(57)【特許請求の範囲】
【請求項１】
複数個のメモリセルがｍ×ｎ個（但し、ｍおよびｎは整数）のマトリックス状に配置されており、相互に平行になったｍ本のワード線のそれぞれにｎ個のメモリセルのゲートが接続されるとともに、各ワード線と直交するｎ本のビット線のそれぞれにｍ個のメモリセルのドレインが接続され、各メモリセルのソース同士が共通に接続された複数のブロックをそれぞれ有するＮ個（但し、Ｎは２以上の整数）のメモリセルアレイを備えており、
前記各メモリセルアレイに含まれる各ブロックのｍ本のワード線同士が共通に接続されており、該ｍ本のワード線は前記各メモリセルアレイ毎に設けられた１つのＸデコーダによってそれぞれ駆動され、前記各ブロックの全てのメモリセルのデータが一括して消去される不揮発性半導体記憶装置であって、
前記各メモリセルアレイのそれぞれのブロック毎に１本のビット線をそれぞれ選択するビット線選択回路と、
前記各メモリセルアレイにおける１つのブロックを選択することによって、該ビット線選択回路にて各ブロック毎にそれぞれ選択された複数のビット線から１本のビット線を選択するブロック選択回路と、
Ｍ個（但し、Ｍは、２≦Ｍ≦Ｎを満足する整数）のセンスアンプと、
前記ブロック選択回路によって前記各メモリセルアレイ毎に選択された１本のビット線を該Ｍ個のセンスアンプのいずれか１つにそれぞれ接続するセンスアンプ切換回路と、
該センスアンプ切換回路によって、前記各メモリセルアレイ毎に選択された１本のビット線がそれぞれ接続された各センスアンプを使用して、各メモリセルアレイ毎に、同時に、読み出し動作、ベリファイ動作を含む消去動作、および、ベリファイ動作を含む書き込み動作のいずれか１つの動作をそれぞれ実行する制御回路と、
を具備する不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイの個数と前記センスアンプの個数とが等しい、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のセンスアンプには、読み出し専用センスアンプとベリファイ専用センスアンプとが含まれている、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイの個数が前記センスアンプの個数よりも多い、請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記センスアンプ切換回路は、前記制御回路に設けられたセンスアンプ切換制御回路からの信号に基づいて制御される、請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記各メモリセルアレイ毎に設けられたＹデコーダをさらに備えており、
前記ビット線選択回路は、該Ｙデコーダからの信号に基づいて制御される、請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記各メモリセルアレイ毎に設けられたＹデコーダと、
前記各メモリセルアレイ毎に設けられたブロック選択制御回路とをさらに備えており、
前記ビット線選択回路は、該Ｙデコーダからの信号に基づいて制御され、
前記ブロック選択回路は、前記ブロック選択制御回路からの信号に基づいて制御される、請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＥＰＲＯＭ、フラッシュメモリなどの書き換え可能な不揮発性半導体記憶装置に開する。
【０００２】
【従来の技術】
まず、不揮発性半導体記憶装置の構造を説明する。
【０００３】
図７は、不揮発性半導体記憶装置のメモリセルの構造を示す。メモリセルＭＣは、コントロールゲートＣＧ、フローティングゲートＦＧ、ソースＳ及びドレインＤを備えている。メモリセルＭＣは、フローティングゲートＦＧに電子が注入されることによりデータを記憶する。
【０００４】
図８は、ＮＯＲ型フラッシュメモリのブロック構造を示す図であり、特に、ＸデコーダＸＤとワード線ＷＬ１、ＷＬ２、…、ＷＬｍとの関係を示す。不揮発性半導体記憶装置としては、例えば、フラッシュメモリが挙げられる。フラッシュメモリの代表的なメモリセルの接続方法としてＮＯＲ型がある。ＮＯＲ型のフラッシュメモリＦＭではｍ×ｎ個のメモリセルＭＣがマトリックス状に接続されている。その各マトリックスをブロックＢＬＫ１、ＢＬＫ２と呼ぶ。
【０００５】
ブロックＢＬＫ１、ＢＬＫ２の構成を説明する。ｍ本のワード線ＷＬ１、…、ＷＬｍのそれぞれにコントロールゲートＣＧがｎ個接続され、ｎ本のビット線ＢＬ１、…、ＢＬｎのそれぞれにドレインＤがｍ個接続され、ソースＳは全てのメモリセルＭＣに共通に接続されている。消去動作の詳細は後に説明する。ブロックＢＬＫ１、ＢＬＫ２毎にソースＳが共通に接続されているという構造上の特徴があるため、メモリセルＭＣに記憶されたデータが消去されるときはブロック単位で一括して消去される。メモリセル単位で１ビット毎に消去を行うことはできない。各ブロックのワード線は、それぞれ対応する他のブロックのワード線と接続されており、ＸデコーダＸＤからの出力信号により共通に駆動される。
【０００６】
図７、図８を参照して、フラッシュメモリＦＭの読み出し動作、書き込み動作および消去動作を簡単に説明する。
【０００７】
フラッシュメモリＦＭの読み出し動作を説明する。フラッシュメモリＦＭの外部から制御信号及びアドレス信号等から成る読み出し信号が与えられると、コントロールゲートＣＧに高電圧（例えば、５Ｖ）、ドレインＤに低電圧（例えば、１Ｖ）、ソースＳに低電圧（例えば、０Ｖ）が印加される。この時に、ソースＳ−ドレインＤ間に流れる電流の大小を検出することにより、メモリセルＭＣに記憶されたテータの”１”、”０”の判定を行う。そして、メモリセルＭＣからの読み出しデータを外部へ送り、読み出しが完了する。
【０００８】
フラッシュメモリＦＭの書き込み動作を説明する。フラッシュメモリＦＭの外部から、制御信号、データ及びアドレス信号が与えられると、コントロールゲートＣＧに高電圧（例えば、１２Ｖ）、ドレインＤに高電圧（例えば、７Ｖ）、ソースＳに低電圧（例えば、０Ｖ）が印加される。このとき、ドレイン接合近傍で発生したホットエレクトロンが、コントロールゲートＣＧに印加された高電圧により、フローティングゲートＦＧに注入される。この後、書き込み状態をオフにして、ベリファイ動作を行う。データを書き込まれたメモリセルのベリファイが成功なら書き込み動作は完了する。ベリファイが失敗の場合は、再び書き込みを行って、ベリファイ動作を行う。この動作を規定回数実施し、最終的にベリファイ失敗となった場合は、フラッシュメモリＦＭの外部へ書き込みエラーのステータス信号を返す。
【０００９】
最後に、フラッシュメモリＦＭの消去動作を説明する。前述したように消去動作はブロック単位で一括して行われる。フラッシュメモリＦＭの外部から制御信号及びアドレス信号から成る消去信号が与えられると、コントロールゲートＣＧに低電圧（例えば、０Ｖ）、ドレインＤに低電圧（例えば、０Ｖ）、ソースＳに高電圧（例えば、１２Ｖ）が印加される。このような電圧が印加されると、フローティングゲートＦＧとソースＳとの間に強電界が発生し、トンネル現象を利用してフローティングゲートＦＧ内の電子をソースＳに放電させることができる。この後、消去状態をオフにして、書き込み時と同様にベリファイ動作を行う。消去すべきブロックのすべてのメモリセルのベリファイが成功なら消去動作は完了する。ベリファイが失敗の場合は、再び、消去動作を行って、ベリファイ動作を行う。この動作を規定回数実施し、最終的にベリファイ失敗となった場合は、フラッシュメモリＦＭの外部へ消去エラーのステータス信号を返す。
【００１０】
一般に、読み出し動作、ベリファイ動作を含めた書き込み動作およびベリファイ動作を含めた消去動作のそれぞれの動作速度は、読み出し動作、ベリファイ動作を含めた書き込み動作、ベリファイ動作を含めた消去動作の順に遅くなる。読み出し動作には、約１００ｎｓ程度、ベリファイ動作を含めた書き込み動作には、約６０μｓ程度、ベリファイ動作を含めた消去動作には、約３００ｍｓ程度、の時間を要する。すなわち、読み出し動作に比べて、書き込み動作および消去動作は桁違いに遅い。以上より、フラッシュメモリでは、ベリファイ動作を含めた書き込み動作またはベリファイ動作を含めた消去動作中に、読み出し動作を行うことができれば、非常に有効である。
【００１１】
図９は、従来の不揮発性半導体記憶装置のブロック構成図を示す。不揮発性半導体記憶装置は、メモリセルアレイ１０１とメモリセルアレイ１０２とを含む。メモリセルアレイ１０１は、ブロック１１１、１１２、１１３及び１１４を含む。メモリセルアレイ１０２は、ブロック１１５、１１６、１１７及び１１８を含む。メモリセルアレイ１０１、１０２は、それぞれ、対応するワード線がブロック間で共通接続されている。これらのメモリセルアレイ１０１及び１０２のワード線は、それぞれ、Ｘデコーダ１３１及び１３２により共通に駆動される。各ブロックのソース線電圧切換スイッチ１２１、…、及び１２８は、それぞれ、対応するブロック１１１、…、及び１１８のソース線に所定の電圧を選択的に供給する。
【００１２】
センスアンプ６４は、ブロック１１１、１１２、１１３、１１４およびブロック１１５、１１６、１１７、１１８に対して共通に設けられている。制御回路１５は、読み出し制御回路１５１、書き込み制御回路１５２、消去制御回路１５３、ソーススイッチ制御回路１５４、センスアンプ制御回路１５５及びベリファイ制御回路１５６を含む。不揮発性半導体記憶装置は、メモリ外部と制御回路１５との間の信号授受を司っている入出力インターフェース回路１６と、Ｙデコーダ１７１、１７２と、ビット線選択回路１８１、１８２とを含む。
【００１３】
図１０は、従来の不揮発性半導体記憶装置に於ける、メモリセルアレイ１０１（ブロック１１１、…、１１４）、Ｘデコーダ１３１、Ｙデコーダ１７１、ビット線選択回路１８１およびセンスアンプ６４の開係を示す構成図である。
【００１４】
図９を参照して、従来の不揮発性半導体記憶装置の動作を説明する。ブロック１１１の消去動作を説明する。まず、ブロック１１１に接続されるソース線電圧切換スイッチ１２１を制御回路１５が切り換え、ブロック１１１のソース電圧を高電圧（例えば、１２Ｖ）に設定する。更に、制御回路１５は、Ｘデコーダ１３１を介して、消去パルス印加中は低電圧（例えば、０Ｖ）を、消去ベリファイ動作中は高電圧（例えば、５Ｖ）をワード線に与える。
【００１５】
消去動作中は、Ｘデコーダ１３２が使用可能であるにもかかわらず、センスアンプ６４が消去ベリファイ動作に使用されているため、Ｘデコーダ１３２に接続されたブロック群、すなわち、メモリセルアレイ１０２のブロック１１５〜１１８からの読み出し動作が行えない。即ち、ブロック１１１の消去動作を一時中断しなければ、ブロック１１５〜１１８からの読み出し動作を行うことができない。このことは、消去動作に長い時間を要してしまうような場合に大きな欠点となる。
【００１６】
一方、消去動作、書き込み動作、読み出し動作中の２つ以上の動作を同時に実行可能とするために、複数個の従来型不揮発性半導体記億装置を実装する手法がある。それぞれの従来型不揮発性半導体記憶装置は、１つの機能動作しか行うことができないが、システム全体でみれば、同時に複数機能の動作が可能となる。複数の不揮発性半導体記憶装置を実装する手法は、消去動作、書き込み動作に要する時間が読み出し動作に要する時間に比べて非常に長い場合に有効になってくるけれども、小型軽量化を進めていく上では、複数の不揮発性半導体記憶装置の実装は、実装面積を大きくとってしまうため、搭載に制約を生じることがある。
【００１７】
また、ベリファイを含めた消去動作または書き込み動作と、読み出し動作とを同時実行可能とした不揮発性半導体記億装置として、特開平７−２８１９５２号公報に示されるものがあるが、不揮発性半導体記憶装置に於いては、各ブロック毎に、センスアンプ及びＸデコーダ等の制御回路を設けているので、チップ面積が非常に大きくなるという問題点があった。
【００１８】
【発明が解決しようとする課題】
上記で述べたように、単一の不揮発性半導体記憶装置では、一度に一つの機能動作しか実行できないため、例えば、消去動作中に於いては、消去動作を一時中断しなければ、読み出し動作を実行することができない。この問題点を解決するために、複数個の不揮発性半導体記憶装置を実装する手法もあるが、かかる手法では、実装面積を大きくとってしまい、搭載に制約を生じるという問題点があった。また、特開平７−２８１９５２号公報の不揮発性半導体記憶装置に於いては、各ブロック毎にＸデコーダ、センスアンプ等を設けており、これにより、チップ面積が極めて大きくなるという問題点があった。
【００１９】
本発明は上記に鑑み成されたものであり、複数個の不揮発性半導体記憶装置を用いることなく、かつ、できる限りチップ面積の増大を抑えて、ベリファイを含めた消去動作または書き込み動作と、読み出し動作とを同時実行可能とした不揮発性半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、複数個のメモリセルがｍ×ｎ個（但し、ｍおよびｎは整数）のマトリックス状に配置されており、相互に平行になったｍ本のワード線のそれぞれにｎ個のメモリセルのゲートが接続されるとともに、各ワード線と直交するｎ本のビット線のそれぞれにｍ個のメモリセルのドレインが接続され、各メモリセルのソース同士が共通に接続された複数のブロックをそれぞれ有するＮ個（但し、Ｎは２以上の整数）のメモリセルアレイを備えており、前記各メモリセルアレイに含まれる各ブロックのｍ本のワード線同士が共通に接続されており、該ｍ本のワード線は前記各メモリセルアレイ毎に設けられた１つのＸデコーダによってそれぞれ駆動され、前記各ブロックの全てのメモリセルのデータが一括して消去される不揮発性半導体記憶装置であって、前記各メモリセルアレイのそれぞれのブロック毎に１本のビット線をそれぞれ選択するビット線選択回路と、前記各メモリセルアレイにおける１つのブロックを選択することによって、該ビット線選択回路にて各ブロック毎にそれぞれ選択された複数のビット線から１本のビット線を選択するブロック選択回路と、Ｍ個（但し、Ｍは、２≦Ｍ≦Ｎを満足する整数）のセンスアンプと、前記ブロック選択回路によって前記各メモリセルアレイ毎に選択された１本のビット線を該Ｍ個のセンスアンプのいずれか１つにそれぞれ接続するセンスアンプ切換回路と、該センスアンプ切換回路によって、前記各メモリセルアレイ毎に選択された１本のビット線がそれぞれ接続された各センスアンプを使用して、各メモリセルアレイ毎に、同時に、読み出し動作、ベリファイ動作を含む消去動作、および、ベリファイ動作を含む書き込み動作のいずれか１つの動作をそれぞれ実行する制御回路とを具備し、これにより上記目的が達成される。
前記メモリセルアレイの個数と前記センスアンプの個数とが等しくてもよい。
前記複数のセンスアンプには、読み出し専用センスアンプとベリファイ専用センスアンプとが含まれていてもよい。
前記メモリセルアレイの個数が前記センスアンプの個数よりも多くてもよい。
前記センスアンプ切換回路は、前記制御回路に設けられたセンスアンプ切換制御回路からの信号に基づいて制御されてもよい。
前記各メモリセルアレイ毎に設けられたＹデコーダをさらに備えており、前記ビット線選択回路は、該Ｙデコーダからの信号に基づいて制御されてもよい。
前記各メモリセルアレイ毎に設けられたＹデコーダと、前記各メモリセルアレイ毎に設けられたブロック選択制御回路とをさらに備えており、前記ビット線選択回路は、該Ｙデコーダからの信号に基づいて制御され、前記ブロック選択回路は、前記ブロック選択制御回路からの信号に基づいて制御されてもよい。
【００３０】
例えば、２個のメモリセルアレイと２個のセンスアンプを備えたものに於いては、消去ベリファイ動作には、２個備えているセンスアンプのうちの一方のセンスアンプを用い、消去を行っていないメモリセルアレイは、他方のセンスアンプを用いて読み出しを行うことができる。
【００３１】
消去ベリファイ動作と読み出し動作とを同時に行わせることができる有利な点は、以下の点にある。消去動作後、ベリファイ動作を行い、所定の条件を満たさない場合は、その条件を満たすまで、消去パルスを印加し、消去動作を繰り返し実行することになる。この場合、ベリファイ条件を満たすまで、消去動作は続いている。センスアンプを１個しか有さない場合は、消去動作が終了するまで、次の、読み出し動作を行うことができない。しかしながら、センスアンプを、例えば、２個備えていれば、上述したような消去動作が長く続くような場合でも、もう一方のセンスアンプを使用することにより、読み出し動作を行うことができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３３】
（実施の形態１）
図１は、本発明の実施の形態に係るフラッシュメモリの構成を示すブロック図である。図９に示した従来の不揮発性半導体記憶装置との相違点は、センスアンプを、メモリセルアレイの個数と同数の、２個設けている点である。前述した要素と同一の要素には同一の参照符号を付しており、これらについての説明は省略する。
【００３４】
図１に示すように、全メモリセルは、２個のメモリセルアレイ１０１及び１０２に分割されている。メモリセルアレイ１０１は、４個のブロック１１１，１１２，１１３及び１１４を含み、メモリセルアレイ１０２は、４個のブロック１１５，１１６，１１７及び１１８を含む。ブロックは消去の単位である。各ブロック１１１，１１２、…、及び１１８毎に、それぞれ、ソース線電圧切換スイッチ１２１，１２２、…、及び１２８が設けられている。また、各メモリセルアレイ１０１及び１０２毎に、Ｘデコーダ１３１及び１３２が設けられている。それぞれのＸデコーダ１３１、１３２は、各メモリセルアレイ１０１、１０２の４個のブロック１１１〜１１４、１１５〜１１８のワード線をそれぞれ共通に駆動する。
【００３５】
更に、センスアンプ１４１、１４２、Ｙデコーダ１７１、１７２、ビット線選択回路１８１、１８２およびセンスアンプ切換回路１９が設けられている。２個のメモリセルアレイ１０１及び１０２は、それぞれ、何れかのセンスアンプ１４１、１４２と選択的に接続される。
【００３６】
メモリセルアレイ１０１、１０２、Ｘデコーダ１３１、１３２及びセンスアンプ１４１、１４２等を制御する制御回路１５Ａ、フラッシュメモリの外部と制御回路１５Ａとの間の信号授受を司る入出力インターフェース回路１６が設けられている。制御回路１５Ａは、従来と同様の、読み出し制御回路１５１、書き込み制御回路１５２、消去制御回路１５３、ソーススイッチ制御回路１５４、センスアンプ制御回路１５５及びベリファイ制御回路１５６に加えて、更に、センスアンプ切換制御回路１５７を含んでいる。
【００３７】
メモリセルアレイ１０１中にあるブロック１１１の消去動作を説明する。制御回路１５Ａに消去コマンドが入力されると、制御回路１５Ａ中の消去制御回路１５３はブロック１１１に接続されるソース線電圧切換スイッチ１２１を切り換え、ブロック１１１のソース線電圧を高電圧（例えば、１２Ｖ）に設定する。更に、制御回路１５Ａは、Ｘデコーダ１３１を介して、ブロック１１１が属するメモリセルアレイ１０１の全ワード線に低電圧（例えば、０Ｖ）を印加する。次に、消去ベリファイ動作を行うため、制御回路１５Ａは、ワード線に、読み出し動作に必要な電圧（高電圧：例えば５Ｖ）を印加する。この状態で、制御回路１５Ａの内部のベリファイ制御回路１５６がセンスアンプ１４１を用いて消去ベリファイ動作を行う。
【００３８】
このとき同時に、メモリセルアレイ１０２のブロック１１５に属するメモリセルの読み出しを行うことを考える。制御回路１５Ａに読み出しコマンドが入力されると、読み出し制御回路１５１及びセンスアンプ切換制御回路１５７は、読み出しを行うセルの属するブロックが消去中のブロック１１１が属するメモリセルアレイ１０１と同一のメモリセルアレイ中にあるかどうかをチェックする。
【００３９】
ここで、もし、消去中のブロック１１１と同じメモリセルアレイ１０１中にあれば、制御回路１５Ａは、エラーメッセージを外部へ返す。一方、異なるメモリセルアレイ１０２上にあれば、制御回路１５Ａは、読み出し可能と判断し、Ｘデコーダ１３２により、ワード線に、読み出し動作に必要な高電圧（例えば、５Ｖ）を印加する。また、制御回路１５Ａは、センスアンプ１４１がブロック１１１の消去に使用中であることを判断し、センスアンプ切換制御回路１５７を動作させ、ブロック１１５よりの読み出し動作にセンスアンプ１４２を使用する。
【００４０】
一般的に説明すると、制御回路１５Ａが、読み出しコマンド、書き込みコマンド、又は消去コマンドを受けると、まず、入力コマンドの実行対象となるブロックが、既に動作中のブロックが含まれるメモリセルアレイと同一のメモリセルアレイに属するか否かの判断が行われる。同一メモリセルアレイに属していれば、その入力コマンドの実行は不可能であるので、制御回路１５Ａは、エラーメッセージを外部へ出力する。異なるメモリセルアレイに属していると判断された場合には、不使用のセンスアンプを用いて入力コマンドが実行される。
【００４１】
なお、異なるメモリセルアレイに属している場合でも、全てのセンスアンプが使用中である場合は、入力コマンドの実行は不可能であるので、この場合も、エラーメッセージが外部へ出力される。センスアンプの使用・不使用の判断については、制御回路１５Ａ中に、センスアンプの使用・不使用状態を示すフラグ等を設けておき、コマンド入力時に、そのフラグの状態を判定することで行うことができる。
【００４２】
次に、センスアンプ切換回路１９、ビット線選択回路１８１およびメモリセルアレイ１０１の内部構成の例を図２に示す。図２に於いて、メモリセルアレイ１０１、ブロック１１１、１１４、Ｘデコーダ１３１が示されている。なお、図２に於いては、ブロック１１２〜１１３については図示を省略している。また、Ｙデコーダ１７１、ビット線選択回路１８１が示されている。センスアンプ切換回路１９は、ビット線選択回路１８１、…からの出力信号を制御回路１５Ａ中のセンスアンプ切換制御回路１５７からの制御信号に基づいて、センスアンプ１４１及び１４２の何れかに選択的に出力する。なお、図２に於いては、メモリセルアレイ１０１についてのみ示しているが、メモリセルアレイ１０２についても同様の構成である。
【００４３】
上記に於いては、消去動作と読み出し動作とを同時に実行する場合を説明したがこれに限定されない。センスアンプを２個備えていれば、読み出し動作、ベリファイ動作を含めた書き込み動作及びベリファイ動作を含めた消去動作の３つの機能動作のうちの２つの動作を同時に実行することができる。
【００４４】
一般に、共通のＸデコーダにより制御される複数個のブロックから成るメモリセルアレイをＮ個（Ｎ≧２）有し、かつ、Ｍ個（２≦Ｍ≦Ｎ）のセンスアンプを備えた不揮発性半導体記憶装置は、最大、Ｍ個の機能動作（読み出し動作、ベリファイ動作を含めた書き込み動作、及び、ベリファイ動作を含めた消去動作）を同時に実行することができる。
【００４５】
図３は、実施の形態１に係るフラッシュメモリの変形例のブロック構成を示す。図１で前述したフラッシュメモリと異なる点は、ブロック選択制御回路２００、２０１、ブロック選択回路２１０、２１１が設けられている点である。フラッシュメモリの変形例では図１で前述したフラッシュメモリと同様に、メモリセルアレイ１０１、１０２毎にＹデコーダ１７１Ａ、１７２Ａが設けられている。
【００４６】
フラッシュメモリの変形例では、ビット線選択回路１８１Ａ、１８２Ａは、Ｙデコーダ１７１Ａ、１７２Ａから制御信号が与えられると、各ブロック１１１〜１１４、１１５〜１１８毎に１本のビット線を選択する。次に、ブロック選択回路２１０、２１１は、ブロック選択制御回路２００、２０１から制御信号が与えられると、各ブロック１１１〜１１４、１１５〜１１８毎に選択されたビット線から唯一１本のビット線を選択する。センスアンプ切換回路１９は、ブロック選択回路２１０、２１１から選択された唯一１本のビット線をセンスアンプ１４１、１４２のいずれかに接続する。
【００４７】
図４は、実施の形態１に係るフラッシュメモリの変形例のセンスアンプ切換回路１９、ビット線選択回路１８１Ａおよびブロック選択回路２１０の内部構成を示す。図２で前述したセンスアンプ切換回路１９、ビット線選択回路１８１に加えてブロック選択回路２１０が設けられている。図４に示されるフラッシュメモリの変形例におけるＹデコーダ１７１Ａの出力ビット線の数は、図２に示されるフラッシュメモリにおけるＹデコーダ１７１の出力ビット線の数よりも少ない。このためフラッシュメモリの変形例では、ビット線選択回路１８１ＡおよびＹデコーダ１７１Ａのレイアウト面積を小さくすることができる。
【００４８】
（実施の形態２）
ここでは、２個のセンスアンプのうち、一方を読み出し専用、他方をベリファイ専用として設けることにより、チップ面積を縮小する手法について述べる。
【００４９】
センスアンプは、２入力の差電圧を増幅する差動増幅器から構成されている。メモリセルの書き込み状態／消去状態等を判断するための基準を示すリファレンスセルが一方の入力に接続され、もう一方の入力にメモリセルが接続される。そのため、一度に読み出せるセルの個数は、差動増幅器の個数に等しくなる。
【００５０】
例えば、８ビットのセル情報を読み出す場合、差動増幅器が８個あれば一度に読み出すことができるが、差動増幅器が４個であれば２回に分けて読み出すことになり、２倍の読み出し時間が必要となる。消去中に読み出す場合、２個のセンスアンプのうち一方のセンスアンプを、従来例に於ける差動増幅器の個数と同じにすることにより、読み出しに要する時間は従来例の場合と等しくなる。このセンスアンプを読み出し専用に用いる。
【００５１】
また、もう一方の消去ベリファイに用いるセンスアンプについては、差動増幅器の個数が多いほど消去ベリファイに要する時間が短くなるが、差動増幅器の個数が多くなるに伴って多くの配線が必要になり、チップ面積の増大を招く。消去ベリファイに要する時間は長くなるが、消去ベリファイ用のセンスアンプの差動増幅器の個数は１個であっても十分動作可能である。逆に、ベリファイ用センスアンプの差動増幅器の個数を、読み出し用センスアンプの差動増幅器の個数と同数にすれば、同じ速度で複数の読み出し動作を行える利点がある。
【００５２】
しかしながら、読み出しは比較的高速で行うことができることを考えれば、読み出し動作には一方のセンスアンプを専用に使用して、もう一方のセンスアンプはできるだけ小さく設計してチップ面積の増大を抑える方が合理的であると考えられる。そこで、２個のセンスアンプのうち、一方は読み出し専用、もう一方はベリファイ専用に用いることにすれば、消去ベリファイ用のセンスアンプの差動増幅器の個数は１個としても十分動作可能であり、チップ面積の増大を防ぐことができる。
【００５３】
読み出し専用センスアンプとベリファイ専用センスアンプとを設けた場合のブロック構成を図５に示す。
【００５４】
図１の実施形態との相違点は、センスアンプ１４１Ａが読み出し専用、センスアンプ１４２Ａがベリファイ専用として設けられている点である。
【００５５】
メモリセルアレイ１０１中にあるブロック１１１の消去動作を説明する。制御回路１５Ａに消去コマンドが入力されると、制御回路１５Ａ中の消去制御回路１５３が動作し、まず、ブロック１１１に接続されるソース線電圧切換スイッチ１２１を、制御回路１５Ａが切り換える。ブロック１１１のソース線電圧が高電圧（例えば、１２Ｖ）に設定される。
【００５６】
更に、制御回路１５Ａが、Ｘデコーダ１３１を通じて、上記ブロック１１１が属するメモリセルアレイ１０１の全ワード線に低電圧（例えば、０Ｖ）を印加する。次に、消去ベリファイ動作を行うため、制御回路１５Ａが、ワード線に、読み出し動作に必要な電圧（高電圧：例えば５Ｖ）を印加する。この状態で、制御回路１５Ａの内部のベリファイ制御回路１５６は、ベリファイ専用センスアンプ１４２Ａを用いて消去ベリファイを行う。
【００５７】
このとき同時に、ブロック１１５に属するメモリセルの読み出しを行うことを考える。制御回路１５Ａに読み出しコマンドが入力されると、読み出し制御回路１５１及びセンスアンプ切換制御回路１５７が動作する。制御回路１５Ａは、まず、読み出しを行うセルの属するブロックが、消去中のブロック１１１が属するメモリセルアレイ１０１と同一のメモリセルアレイ中にあるかどうかをチェックする。
【００５８】
もし、消去中のブロック１１１と同じメモリセルアレイ１０１中にあれば、制御回路１５Ａは、エラーメッセージを返す。一方、異なるメモリセルアレイ１０２上にあれば、制御回路１５Ａは、読み出し可能と判断し、Ｘデコーダ１３２により、ワード線に、読み出し動作に必要な高電圧（例えば、５Ｖ）を印加する。また、制御回路１５Ａは、センスアンプ切換回路１９を動作させ、ブロック１１５の読み出しに、読み出し専用センスアンプ１４１Ａを使用する。
【００５９】
図６は、実施の形態２に係るフラッシュメモリの変形例のブロック構成図を示す。図５で前述したフラッシュメモリと異なる点は、図３で前述した実施の形態１に係るフラッシュメモリの変形例の場合と同様に、Ｙデコーダ１７１Ａ、１７２Ａ、ビット線選択回路１８１Ａ、１８２Ａ、ブロック選択制御回路２００、２０１およびブロック選択回路２１０、２１１が設けられている点である。
【００６０】
実施の形態１で前述したフラッシュメモリの変形例の場合と同様に、図６に示されるフラッシュメモリの変形例におけるＹデコーダ１７１Ａの出力ビット線の数は、図５に示されるフラッシュメモリにおけるＹデコーダ１７１の出力ビット線の数よりも少ない。このため実施の形態２に係る図６に示すフラッシュメモリの変形例でも、実施の形態１で前述したフラッシュメモリの変形例の場合と同様に、ビット線選択回路１８１ＡおよびＹデコーダ１７１Ａのレイアウト面積を図５に示すフラッシュメモリよりも小さくすることができる。
【００６１】
【発明の効果】
以上詳細に説明したように、本発明の不揮発性半導体記憶装置は、消去単位であるブロックを複数個含んで成るメモリセルアレイを複数個有して成り、各メモリセルアレイの複数個のブロックの対応するワード線はそれぞれ共通に接続されて、各メモリセルアレイ毎に設けられたデコーダにより共通に駆動される構成の不揮発性半導体記憶装置であって、上記メモリセルアレイの個数以下の個数の複数個のセンスアンプを設け、該複数個のセンスアンプの同時使用により、複数の機能動作（読み出し動作、ベリファイを含めた書き込み動作、及びベリファイを含めた消去動作の３つの機能動作より選択された複数の機能動作）の同時実行を可能としたことを特徴とするものである。
【００６２】
かかる本発明によれば、複数個の不揮発性半導体記憶装置を用いることなく、かつ、できる限りチップ面積の増大を抑えて、ベリファイを含めた消去、書き込み動作と、読み出し動作を同時実行可能とした、極めて有用な不揮発性半導体記憶装置を提供することができるものである。
【図面の簡単な説明】
【図１】本発明の実施形態１に係るフラッシュメモリのブロック構成図である。
【図２】実施形態１に係るセンスアンプ切換回路１９、ビット線選択回路１８１の説明図である。
【図３】実施形態１に係るフラッシュメモリの変形例のブロック構成図である。
【図４】実施形態１に係るフラッシュメモリの変形例のセンスアンプ切換回路１９、ビット線選択回路１８１Ａおよびブロック選択回路２１０の説明図である。
【図５】実施形態２に係るフラッシュメモリのブロック構成図である。
【図６】実施形態２に係るフラッシュメモリの変形例のブロック構成図である。
【図７】不揮発性半導体記憶装置のメモリセルの構造を示す図である。
【図８】ＮＯＲ型フラッシュメモリに於けるブロック構造を示す図であり、特に、Ｘデコーダとワード線との関係を示す図である。
【図９】従来の不揮発性半導体記憶装置のブロック構成図である。
【図１０】従来の不揮発性半導体記億装置に於けるＹデコーダとセンスアンプとの説明図である。
【符号の説明】
１０１、１０２  メモリセルアレイ
１１１、１１２、１１３、１１４  ブロック
１１５、１１６、１１７、１１８  ブロック
１３１、１３２  Ｘデコーダ
１４１、１４２  センスアンプ
１４１Ａ  読み出し専用センスアンプ
１４２Ａ  ベリファイ専用センスアンプ
１５、１５Ａ  制御回路
１７１、１７１Ａ、１７２、１７２Ａ  Ｙデコーダ
１８１、１８１Ａ、１８２、１８２Ａ  ビット線選択回路
１９  センスアンプ切換回路
２００、２０１  ブロック選択制御回路
２１０、２１１  ブロック選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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