(57)【特許請求の範囲】
【請求項１】
時定数回路と、
前記時定数回路の出力電圧を検出する検出回路と、
入出力が相互接続された２つのインバータを有するフリップフロップ回路と、
前記検出回路の出力を前記検出回路の入力側へ帰還する帰還回路と、
を備え、
前記フリップフロップ回路は、前記電源の投入時に初期化され、前記検出回路が検出する電圧が所定値に達したときに、安定状態が反転するようになっていることを特徴とするパワーオンリセット回路。
【請求項２】
前記検出回路は、第１ＭＯＳトランジスタとダイオード接続された第２ＭＯＳトランジスタとを直列接続させた直列回路からなり、その出力側が前記フリップフロップ回路の入力側に接続されていることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記フリップフロップ回路における電源投入時の初期化は、前記フリップフロップ回路と電源とを容量結合することにより行うようになっていることを特徴とする請求項１または請求項２に記載のパワーオンリセット回路。
【請求項４】
前記２つのインバータは、ＣＭＯＳインバータからなることを特徴とする請求項１、請求項２または請求項３に記載のパワーオンリセット回路。
【請求項５】
前記フリップフロップ回路の出力の反転後に、前記検出回路の検出動作を停止するようにしたことを特徴とする請求項１乃至請求項４のいずれか１に記載のパワーオンリセット回路。
【請求項６】
第１の電源と第２の電源との間に直列接続された第１のコンデンサと抵抗とを有する時定数回路と、
前記時定数回路の前記第１のコンデンサと前記抵抗との接続ノードの電圧に対応した電圧を入力し、該電圧入力が所定のレベルに達した時に第１の電源側に出力をスイッチする検出回路と、
前記検出回路の出力が入力ノードに接続され、該入力ノードと出力ノードとの間に入出力が相互に接続された２つのインバータと、一端が前記入力ノードに、他端が前記第２の電源にそれぞれ接続された第２のコンデンサと、一端が前記出力ノードに、他端が前記第１の電源にそれぞれ接続された第３のコンデンサと、を有するフリップフロップ回路と、
を備え、
前記検出回路の出力電圧に応じて前記第２の電源と前記時定数回路の接続ノードとの間を接続制御する帰還回路をさらに備えることを特徴とするパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子機器の電源投入時に、リセット動作を自動的に行うためのパワーオンリセット回路に関する。
【０００２】
【従来の技術】
従来、この種のパワーオンリセット回路の一例として、図５に示すものが知られている。
【０００３】
このパワーオンリセット回路は、図５に示すように、抵抗Ｒ１とコンデンサＣ１とが電源とアースとの間に直列に接続された時定数回路１と、抵抗Ｒ１とコンデンサＣ１の共通接続部と接続されるバッファ２とからなり、抵抗Ｒ１の一端に電源電圧ＶＤＤが印加されるようになっている。
【０００４】
このような構成からなるパワーオンリセット回路では、電源が投入されると、電源電圧ＶＤＤは図６に示すように比較的早く立ち上がっていく。また、コンデンサＣ１は、抵抗Ｒ１を通してＣ１・Ｒ１の時定数で充電され、ノードＮ１の充電電圧Ｖｎは、図６に示すように電源電圧ＶＤＤの立ち上がりよりも遅れて立ち上がっていく。そして、充電電圧Ｖｎが所定のレベルに達すると、バッファ２から出力されるリセット信号Ｒが、図６に示すように、「Ｌ」レベルから「Ｈ」レベルに比較的短時間に変化する。
【０００５】
このリセット信号Ｒに基づき、上記と同一の電源に接続されているＣＰＵなどの電子機器（図示せず）が電源投入時に自動的にリセットされ、その電子機器は正常な動作状態に入ることができる。
【０００６】
【発明が解決しようとする課題】
ところで、時定数回路１を構成する抵抗Ｒ１は、時定数を大きくするために一般に高抵抗（例えば数ＭΩ）であり、ノードＮ１にノイズ（雑音）がのった場合に誤動作のおそれがある。
【０００７】
また、電源電圧の変動がある場合には、バッファ２から出力されるリセット信号が不安定になるというおそれがある。
【０００８】
さらに、電源電圧が非常にゆっくりと立ち上がる場合には、所定の時間内に、バッファ２からリセット信号が出力されないというおそれがある。
【０００９】
そこで、本発明の目的は、リセット信号の生成時の動作の安定化を図るとともに、その生成後の電流消費の低減化を図るようにしたパワーオンリセット回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項６に記載の各発明は以下のように構成した。
【００１１】
すなわち、請求項１に記載の発明は、時定数回路と、前記時定数回路の出力電圧を検出する検出回路と、入出力が相互接続された２つのインバータを有するフリップフロップ回路と、前記検出回路の出力を前記検出回路の入力側へ帰還する帰還回路と、を備え、前記フリップフロップ回路は、前記電源の投入時に初期化され、前記検出回路が検出する電圧が所定値に達したときに、安定状態が反転するようになっていることを特徴とするものである。
【００１２】
請求項２に記載の発明は、請求項１に記載のパワーオンリセット回路において、前記検出回路は、第１ＭＯＳトランジスタとダイオード接続された第２ＭＯＳトランジスタとを直列接続させた直列回路からなり、その出力側が前記フリップフロップ回路の入力側に接続され、かつ、第１ＭＯＳトランジスタに電源電圧を印加するようになっていることを特徴とするものである。
【００１３】
請求項３に記載の発明は、請求項１または請求項２に記載のパワーオンリセット回路において、前記フリップフロップ回路における電源投入時の初期化は、前記フリップフロップ回路と電源とを容量結合することにより行うようになっていることを特徴とするものである。
【００１４】
請求項４に記載の発明は、請求項１、請求項２または請求項３に記載のパワーオンリセット回路において、前記２つのインバータは、ＣＭＯＳインバータからなることを特徴とするものである。
【００１５】
請求項５に記載の発明は、請求項１乃至請求項４のいずれか１に記載のパワーオンリセット回路において、前記フリップフロップ回路の出力の反転後に、前記検出回路の検出動作を停止するようにしたことを特徴とするものである。
【００１６】
請求項６に記載の発明は、第１の電源と第２の電源との間に直列接続された第１のコンデンサと抵抗とを有する時定数回路と、前記時定数回路の前記第１のコンデンサと前記抵抗との接続ノードの電圧に対応した電圧を入力し、該電圧入力が所定のレベルに達した時に第１の電源側に出力をスイッチする検出回路と、前記検出回路の出力が入力ノードに接続され、該入力ノードと出力ノードとの間に入出力が相互に接続された２つのインバータと、一端が前記入力ノードに、他端が前記第２の電源にそれぞれ接続された第２のコンデンサと、一端が前記出力ノードに、他端が前記第１の電源にそれぞれ接続された第３のコンデンサと、を有するフリップフロップ回路と、を備え、前記検出回路の出力電圧に応じて前記第２の電源と前記時定数回路の接続ノードとの間を接続制御する帰還回路をさらに備えることを特徴とするものである。
【００１７】
このように、請求項１〜請求項６に記載の発明では、検出回路の他に、電源電圧を利用するとともにその電源電圧の立ち上がりよりも遅れて立ち上がる電圧を生成する時定数回路を設け、その時定数回路の生成電圧によりフリップフロップ回路を動作させるようにした。このため、電源の立ち上がり速度が早いような場合でも、安定したリセット動作が確保できる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００２１】
本発明のパワーオンリセット回路の第１実施形態について、図１〜図３を参照して説明する。
【００２２】
この第１実施形態にかかるパワーオンリセット回路は、図１に示すように、電源の投入時に電源電圧ＶＤＤの立ち上がりレベルが所定値になったことを検出する検出回路３と、２つのインバータ４１、４２およびコンデンサＣ２、Ｃ３などから構成され２つの安定状態を持つフリップフロップ回路４と、を少なくとも備えている。
【００２３】
検出回路３は、図１および図２に示すように、ＮＭＯＳトランジスタＱ１とダイオード接続されるＮＭＯＳトランジスタＱ２とを直列接続させ、ＮＭＯＳトランジスタＱ１のドレインがフリップフロップ回路４の入力側に接続され、ＮＭＯＳトランジスタＱ２のソースが接地されている。また、ＮＭＯＳトランジスタＱ１のゲートには、電源電圧ＶＤＤが印加されるようになっている。
【００２４】
なお、この検出回路３は、ダイオード接続されるＮＭＯＳトランジスタＱ２の直列接続される段数を調整することにより、その検出レベルを調整することができる。
【００２５】
フリップフロップ回路４は、図１に示すように、２つのインバータ４１、４２の入出力が相互に接続されており、その入力側の共通接続部と電源との間にコンデンサＣ２が接続され、その出力側の共通接続部とアースとの間にコンデンサＣ３が接続され、その出力端子５からパワーオンリセット信号が出力されるようになっている。
【００２６】
インバータ４１は、図２に示すように、ＰＭＯＳトランジスタＱ３およびＰＭＯＳトランジスタＱ４とからなるＣＭＯＳインバータから構成される。同様に、インバータ４２は、図２に示すように、ＰＭＯＳトランジスタＱ５およびＰＭＯＳトランジスタＱ６とからなるＣＭＯＳインバータから構成される。
【００２７】
次に、このような構成からなる第１実施形態にかかるパワーオンリセット回路の動作について、図１〜図３を参照して説明する。
【００２８】
いま、電源が投入されると、電源電圧ＶＤＤは、３（Ａ）に示すように立ち上がっていき、最大値（飽和値）になる。フリップフロップ回路４の入力側は、コンデンサＣ２により電源電圧ＶＤＤに引っ張られるので、その入力電圧Ｑは、図３（Ｂ）に示すように立ち上がっていき、所定値になる。
【００２９】
一方、フリップフロップ回路４の出力側は、コンデンサＣ３によりアース側に引っ張られるので、その出力電圧（パワーオンリセット信号）Ｒは、図３（Ｃ）に示すように「Ｌ」レベルに維持されている。
【００３０】
そして、電源電圧ＶＤＤが最大値になると、ＭＯＳトランジスタＱ１がオンして、コンデンサＣ２の電荷がＭＯＳトランジスタＱ１、Ｑ２を通して放電される。このため、フリップフロップ回路４の入力電圧Ｑは、図３（Ｂ）に示すように低下していく。この結果、フリップフロップ回路４の出力電圧Ｒは、図３（Ｃ）に示すように「Ｌ」レベルから「Ｈ」レベルに反転する。その後、各部の電圧は、固定された状態になる。
【００３１】
以上説明したように、第１実施形態にかかるパワーオンリセット回路によれば、フリップフロップ回路４が、電源の投入時に初期化され、検出回路３の検出レベルが所定値になったときに、安定状態が反転するようになっている。このため、電源の立ち上がりが非常にゆっくり変化する場合でも、フリップフロップ回路４が確実にリセットされて、確実にリセット信号が得られる。
【００３２】
また、リセット前後の状態保持にフリップフロップ回路４が使用されているので、耐ノイズ性に優れ、誤動作の危険がない。さらに、フリップフロップ回路４は、リセット後は状態の変化がないので、定常的な電流消費が少ない。
【００３３】
次に、本発明のパワーオンリセット回路の第２実施形態について、図４を参照して説明する。
【００３４】
この第２実施形態にかかるパワーオンリセット回路は、図４に示すように、図１に示す第１実施形態にさらに時定数回路などを設け、電源電圧が早く立ち上がるような場合でも安定したパワーオンリセット信号が得られるようにしたものである。
【００３５】
すなわち、この第２実施形態にかかるパワーオンリセット回路は、図４に示すように、時定数回路１１と、バッファ１２と、帰還回路１３と、検出回路３と、フリップフロップ回路４とを、少なくとも備えたものであり、第１実施形態と異なるのは、時定数回路１１、バッファ１２、および帰還回路１３を新たに設けた点である。従って、図１のパワーオンリセット回路と同一の構成要素については、同一符号を付してその説明を適宜省略する。
【００３６】
時定数回路１１は、抵抗Ｒ１とコンデンサＣ１とが電源とアースとの間に直列に接続されたものである。時定数回路１１の出力は、バッファ１２を介して検出回路３の入力であるＭＯＳトランジスタＱ１のゲートに印加されるように構成されている。なお、バッファ１２は、波形成形に使用するものであり、省略することが可能である。
【００３７】
検出回路３の出力は、ＰＭＯＳトランジスタＱ７からなる帰還回路１３を介して検出回路３の入力側に帰還されるようになっている。すなわち、ＰＭＯＳトランジスタＱ７は、そのソースが電源に接続されるとともに、そのゲートがＭＯＳトランジスタＱ１のドレインに接続され、そのドレインがバッファ１２の入力側に接続されている。
【００３８】
次に、このような構成からなる第２実施形態にかかるパワーオンリセット回路の動作について説明する。
【００３９】
いま、電源が投入されると、時定数回路１１の出力電圧（充電電圧）Ｖｎは、電源電圧ＶＤＤの立ち上がりに遅れて立ち上がっていく。このとき、フリップフロップ回路４の入力電圧Ｑは、図３（Ｂ）と同様に立ち上がっていくとともに、フリップフロップ回路４の出力電圧Ｒは、図３（Ｃ）と同様に「Ｌ」レベルに維持された状態にある。
【００４０】
電源電圧ＶＤＤが最大値になったのち、時定数回路１１の出力電圧Ｖｎが所定値になると、検出回路３のＭＯＳトランジスタＱ１がオンし、コンデンサＣ２の電荷がＭＯＳトランジスタＱ１、Ｑ２を通して放電される。このため、フリップフロップ回路４の入力電圧Ｑは、図３（Ｂ）と同様に低下していく。この結果、フリップフロップ回路４の出力電圧Ｒは、図３（Ｃ）と同様に「Ｌ」レベルから「Ｈ」レベルに反転する。
【００４１】
このとき、ＭＯＳトランジスタＱ７はオンし、コンデンサＣ１の電荷が放電される。これにより、検出回路３は非検出の状態になる上に、各部の電位は固定された状態になる。
【００４２】
以上説明したように、第２実施形態にかかるパワーオンリセット回路によれば、検出回路３の他に、電源電圧の立ち上がりよりも遅れて立ち上がる電圧を生成する時定数回路１１を設け、その時定数回路１１の出力電圧によりフリップフロップ回路４を動作させるようにした。このため、フリップフロップ回路４は、電源の立ち上がり速度が早いような場合であっても、安定したリセット動作が確保できる。
【００４３】
また、フリップフロップ回路４がリセット後は、ＭＯＳトランジスタＱ７により、各ノードは所定の状態に固定されるので、耐ノイズ性に優れ、誤動作の危険がない。
【００４４】
【発明の効果】
以上述べたように、請求項１〜請求項４にかかる各発明では、フリップフロップ回路が、電源の投入時に初期化され、検出回路の検出レベルが所定値になったときに、安定状態が反転するようになっている。このため、電源の立ち上がりが非常にゆっくり変化する場合でも、フリップフロップ回路が確実にリセットされて、確実にリセット信号が得られる。
【００４５】
また、請求項１〜請求項４に係る各発明では、リセット前後の状態保持にフリップフロップ回路が使用されているので、耐ノイズ性に優れ、誤動作の危険がない。さらに、フリップフロップ回路は、リセット後は状態の変化がないので、定常的な電流消費が少ない。
【００４６】
さらに、請求項５、請求項６にかかる発明では、検出回路の他に、電源電圧の立ち上がりよりも遅れて立ち上がる電圧を生成する時定数回路を設け、その時定数回路の生成電圧によりフリップフロップ回路を動作させるようにした。このため、電源の立ち上がり速度が早いような場合でも、安定したリセット動作が確保できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】第１実施形態の回路図であり、フリップフロップ回路の部分が詳細に示されている。
【図３】第１実施形態の主要部の波形図である。
【図４】本発明の第２実施形態の構成を示す回路図である。
【図５】従来回路の回路図である。
【図６】従来回路の主要部の波形図である。
【符号の説明】
Ｒ１  抵抗
Ｃ１〜Ｃ３  コンデンサ
Ｑ１〜Ｑ７  ＭＯＳトランジスタ
３  検出回路
４  フリップフロップ回路
５  出力端子
１１  時定数回路
１２  バッファ
１３  帰還回路
４１、４２  インバータ
【図１】
0003687477.tif 000002
【図２】
0003687477.tif 000003
【図３】
0003687477.tif 000004
【図４】
0003687477.tif 000005
【図５】
0003687477.tif 000006
【図６】
0003687477.tif 000007