(57)【特許請求の範囲】
【請求項１】
支持基板上に絶縁層を介して設けた単結晶シリコン層に、分離領域を形成し、前記単結晶シリコン層を複数の素子形成領域に区画する工程と、
前記素子形成領域に第２導電型不純物を注入して素子形成領域を活性化する工程と、
前記素子形成領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子形成領域上に絶縁膜を堆積したのち、絶縁膜をエッチングして前記ゲート電極の一側のドレイン形成位置と対応した位置の前記絶縁膜を除去するとともに、前記ゲート電極の他側のソース形成位置と対応した位置に絶縁膜を残す工程と、
前記素子形成領域に第１導電型不純物を注入し、前記ゲート電極の一側の前記絶縁膜を除去した部分の前記素子形成領域にドレイン領域を形成するとともに、前記絶縁膜を残したゲート電極他側の前記素子形成領域の上部に、浅いソース領域を形成し、ソース領域とドレイン領域との間、および浅く形成した前記ソース領域の下方をボディ部にする工程と、
浅く形成した前記ソース領域の外側の素子形成領域に第２導電型不純物を注入し、前記ボディ部に接続したボディコンタクト部を形成する工程と、
を有したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、支持基板上に絶縁層を介して薄型の単結晶シリコン層を設けたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に、ＭＯＳ構造のトランジスタ（素子）を形成し、当該ＭＯＳ構造のトランジスタを安定的に作動可能とするとともに実効電流を確保することができる半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の高速化を行うに当たっては、トランジスタの寄生容量が問題となる。半導体装置のシリコン層の厚みが大きいと、形成したトランジスタの寄生容量が大きくなり、高速化の妨げとなる。このため、シリコン層を薄くして寄生容量を小さくすることが望まれるが、このような寄生容量を小さくするためにＳＯＩ基板が注目されている。
【０００３】
前記ＳＯＩ基板は、支持基板の表面側に絶縁層を介して薄膜の単結晶シリコン層を形成した構造をしている。前記ＳＯＩ基板の単結晶シリコン層表面に選択酸化（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）を行って、表面上に素子形成領域を形成する。そして、前記素子形成領域にＭＯＳ構造のトランジスタを形成する技術が開発されている。
【０００４】
ＳＯＩ基板上に素子形成領域を形成し、当該素子形成領域にＮＭＯＳ構造のトランジスタを形成する方法について説明する。図５は、素子形成領域１０の製造方法を示す工程図である。素子形成領域１０を設けるＳＯＩ基板は、図５（ａ）に示したように支持基板２の上に絶縁層３が形成され、当該絶縁層３の上に薄型の単結晶シリコン４を形成した三層構造からなっている。そして、前記単結晶シリコン４表面にＳｉ３Ｎ４をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などで堆積させ、素子形成領域作成箇所以外のＳｉ３Ｎ４をエッチングで除去する。これにより、素子形成領域作成箇所表面に窒化膜（Ｓｉ３Ｎ４）５を形成することができる。そして、前記単結晶シリコン４の表面を全面に亘り酸化した後、前記窒化膜５を単結晶シリコン４から除去する。図５（ｂ）は、前記窒化膜５を除去後の素子形成領域１０の一つを示した断面図である。単結晶シリコン４の表層部は酸化されて絶縁層３となる。前記窒化膜５を成膜した部分の単結晶シリコン４は、酸化されずに単結晶シリコンのまま保持される。このようにして、窒化膜５を成膜した部分の単結晶シリコン４を、周囲を絶縁層３にて区画された素子形成領域１０とする。そして、素子形成領域１０の表面に第２導電型不純物であるＰ型不純物イオンを注入して、素子形成領域１０のシリコン層をＰ型に改質して活性化する。
【０００５】
前記素子形成領域１０に、ＮＭＯＳ構造のトランジスタを形成する。図６（ａ）に示したように、素子形成領域１０の表面に薄膜のゲート絶縁膜６を形成させ、素子形成領域１０の中央部にゲート絶縁膜６を介してゲート電極１７を形成する。そして、図６（ｂ）に示すように、素子形成領域１０の表面上に第１導電型不純物であるＮ型不純物イオン９を注入してＮ型に改質した領域を、それぞれソース領域１１とドレイン領域１３とする。そして、これらの間のＰ型層がチャネル領域であるボディ部１２となる。このようにして、ＮＭＯＳ構造のトランジスタを形成する。なお、ＰＭＯＳ構造のトランジスタを形成する場合も、素子形成領域に注入する第１導電型不純物と第２導電型不純物の不純物イオンの種類をＮＭＯＳ構造と逆にすることで、同様に形成することができる。
【０００６】
ところで、このような素子形成領域１０は、周囲を絶縁層３で囲まれているため他の部分からＤＣ的に孤立し、バイアス条件によっては、ボディ部１２の電位が不安定となる。このため、ドレイン電流の急激な増大や履歴依存性、しきい値の低下などといった、いわゆるボディ浮遊効果を発生し、しばしば回路設計上の障害となる恐れがあった。
【０００７】
このようなボディ浮遊効果を抑制するためにはボディ部１２の電位を固定する必要があり、従来は図７に示したように、ボディ部１２と同型層のボディコンタクト部１５をゲート電極１７端部側に設けている。前記ボディコンタクト部１５の表面には、図示しない接地電極を接続するコンタクト穴１４が設けてあり、これによりボディコンタクト部１５の接地がなされている。前記ボディコンタクト部１５がボディ部１２に電気的に接続することで、ボディ部１２の電位の安定化が図られている。しかし、素子形成領域１０の幅が大きいと、ボディコンタクト部１５から離れたボディ部１２の領域では、ボディコンタクト部１５の影響があまり及ばずその領域の電位の安定化が図れない。このため、図８に示すように、ボディコンタクト部１５を接地側のソース領域１１中に形成して、ボディ部１２中央に接続することでボディ部１２の電位の安定化が図られている。このようなボディコンタクト部１５は、ソース領域１１の一部にボディ部１２と同じＰ型不純物イオンを注入して形成され、ボディ部１２中央に接続される。そして、前記ボディコンタクト部１５は、表面のコンタクト穴１４を介して図示しない接地電極に接続する。前記コンタクト穴１４は、図示しない層間絶縁膜の開口部として形成されている。前記コンタクト穴１４は、ボディコンタクト部１５のみならずソース領域１１に跨るように形成してあり、ソース領域１１とボディコンタクト部１５とがともに接地されるのである。なお、ドレイン領域１３表面にもコンタクト穴１６が設けてあり、図示しない電極に接続している。
【０００８】
【発明が解決しようとする課題】
しかし、従来においては以下のような問題があった。
【０００９】
図９（ａ）、図９（ｂ）はそれぞれ図８のＡＡ’、ＢＢ’における断面図である。前記ボディコンタクト部１５を形成させるには、上記したようにソース領域１１内にボディ部１２と同型の不純物イオンを注入して行うが、前記素子形成領域１０は膜厚が小さいため、素子形成領域１０の底部まで不純物イオンが注入され、底部までボディコンタクト部１５に改質される。ボディコンタクト部１５はボディ部１２と同型層であるため、ソース領域１１のボディコンタクト部１５を形成した部分においてはトランジスタ作用を発揮させることができない。これについて図１０を用いて説明する。図１０は従来における半導体装置の問題点を示す説明図である。素子形成領域１０において流すことのできる実効電流は、ソース領域１１とドレイン領域１３間に誘起されるチャネルの幅（以下「チャネル幅」）Ｗに比例する。しかし、上記したようにソース領域１１中のボディコンタクト部１５を形成した部分は同型層であるためチャネルの誘起に寄与しない。このため、図１０（ａ）に示したようにチャネル幅Ｗはボディ部１２の全体幅（以下「ボディ幅」という）Ｗ０よりもボディコンタクト部１５の幅（以下「コンタクト幅」という）Ｖ分だけ少なくなり、それだけ流せる実効電流が低下してしまうという問題があった。このため、本来予定していたトランジスタの性能を発揮させるためには、素子形成領域１０を大きくしなければならず、半導体装置の小型化の障害となっていた。
【００１０】
また、図８に示したものよりさらに大型サイズのトランジスタの場合には、図８のように一つのボディコンタクト部１５を形成しても、ボディコンタクト部１５から離れたボディ部１２の領域における電位の不安定化を充分に解消できない場合がある。このような場合には、図１０（ｂ）に示すようにボディコンタクト部１５をソース領域１１中に複数形成して、ボディ部１２の電位を安定化する必要がある。このため、ボディ部１２の全体幅Ｗ０を大きくしても、コンタクト幅の総和ΣＶｉ（この場合Ｖ１＋Ｖ２）もそれに伴って大きくなる。従って、チャネル幅の総和ΣＷｉ（この場合Ｗ１＋Ｗ２＋Ｗ３）は、コンタクト幅の総和ΣＶｉの分だけボディ部１２の全体幅Ｗ０より小さくなり、トランジスタ機能を発揮させるための実効電流も同様にボディ部１２の全体幅Ｗ０に見合った分だけ増加させることができなかった。
【００１１】
本発明の目的は、上記問題点を解決するためになされたもので、素子形成領域に形成したＭＯＳトランジスタを安定的に作動できるとともに、形成したトランジスタのサイズに見合った実効電流を確保することができる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置の製造方法においては、支持基板上に絶縁層を介して設けた単結晶シリコン層に、分離領域を形成し、前記単結晶シリコン層を複数の素子形成領域に区画する工程と、前記素子形成領域に第２導電型不純物を注入して素子形成領域を活性化する工程と、前記素子形成領域の上にゲート絶縁膜を介してゲート電極を形成する工程と、前記素子形成領域上に絶縁膜を堆積したのち、絶縁膜をエッチングして前記ゲート電極の一側のドレイン形成位置と対応した位置の前記絶縁膜を除去するとともに、前記ゲート電極の他側のソース形成位置と対応した位置に絶縁膜を残す工程と、前記素子形成領域に第１導電型不純物を注入し、前記ゲート電極の一側の前記絶縁膜を除去した部分の前記素子形成領域にドレイン領域を形成するとともに、前記絶縁膜を残したゲート電極他側の前記素子形成領域の上部に、浅いソース領域を形成し、ソース領域とドレイン領域との間、および浅く形成した前記ソース領域の下方をボディ部にする工程と、浅く形成した前記ソース領域の外側の素子形成領域に第２導電型不純物を注入し、前記ボディ部に接続したボディコンタクト部を形成する工程と、を有した構成とした。
【００１４】
【発明の実施の形態】
本発明の実施形態における半導体装置及び半導体装置の製造方法について図面を用いて詳細に説明する。本実施形態においては、ＳＯＩ構造の基板表面に絶縁層にて区画された素子形成領域を形成する。そして、前記素子形成領域中にＮＭＯＳ構造のトランジスタを形成するとともに、ＮＭＯＳ構造のトランジスタのソース領域にボディコンタクト部を形成する場合について説明する。
【００１５】
図１は、本実施形態における半導体装置２０の平面図及び断面図である。前記半導体装置２０は、シリコンからなる支持基板３５の上に酸化膜（ＳｉＯ２）からなる絶縁層２２が設けてあり、前記絶縁層２２が分離領域となって単結晶シリコン層を複数の素子形成領域２１に区画している。図１においては、前記複数の素子形成領域２１のうち一つを示しており、この素子形成領域２１にＮＭＯＳ構造のトランジスタを形成した半導体装置２０について示している。すなわち、前記素子形成領域２１は、表面上にゲート絶縁膜４０を介して設けたゲート電極２３を備えている。
【００１６】
前記素子形成領域２１は、前記ゲート電極２３の一側に第１導電型不純物であるＮ型不純物イオン２６を注入させて形成したＮ型のソース領域（Ｎ＋層）２７と、前記ゲート電極２３の他側に第１導電型不純物であるＮ型不純物イオン２６を注入させて形成したＮ型のドレイン領域（Ｎ＋層）２９とを備えている。そして、前記ソース領域２７と前記ドレイン領域２９との間に、第２導電型不純物であるＰ型不純物イオン３４を注入させて形成したＰ型のボディ部（Ｐ−層）２８を備えてＮＭＯＳ構造のトランジスタを形成している。
【００１７】
本実施形態においては、前記ソース領域２７が素子形成領域２１のゲート電極２３側上部に浅く形成してある。このため、前記ボディ部２８は前記ソース領域２７と前記ドレイン領域２９との間だけでなく、前記ソース領域２７の下部に延在してなっている。そして、前記ソース領域２７外側の素子形成領域２１に第２導電型不純物であるＰ型不純物イオン３４を注入させて形成したボディコンタクト部３０を設け、当該ボディコンタクト部３０と前記ボディ部２８とが前記ソース領域２７の底部側にて接続している。
【００１８】
このようにボディコンタクト部３０をソース領域２７の外側に形成しているため、ソース領域２７とドレイン領域２９間に誘起されるチャネルのチャネル幅Ｗは、ボディ部２８の全体幅Ｗ０とほぼ等しくすることができる。また、ボディ部２８とボディコンタクト部３０とが幅方向全体に亘って接続しているため、ボディ部２８は幅方向全体に亘って電位を安定化することができる。
【００１９】
前記ボディコンタクト部３０は、ソース領域２７との境界表面のコンタクト穴３２を介して図示しない接地電極に接続する。コンタクト穴３２は、図示しない層間絶縁膜の開口部として形成してある。このようなコンタクト穴３２に接地電極を接続することで、ソース領域２７とボディコンタクト部３０とを同時に接地することができる。
【００２０】
また、前記ゲート電極２３は、図１（ａ）に示したように、一端部に配線穴５０を有しており、図示しない配線を配線穴５０にて接続している。また、ドレイン領域２９表面のコンタクト穴５２に、図示しない電極が挿入される。なお、図１（ａ）において、層間絶縁膜やサイドウォール４２は省略している。
【００２１】
上記したように、ボディコンタクト部３０はボディ部２８より濃いＰ型層（Ｐ＋層）であるため、ボディ部２８をボディコンタクト部３０に接続することで、ボディ部２８の電位の安定化をより確実に確保することができる。
【００２２】
本実施形態の半導体装置２０の製造方法について説明する。図２から図４は、本実施形態における半導体装置２０の製造方法を示す工程図である。以下、ＳＯＩ構造の基板の表面に形成した素子形成領域２１に、ＮＭＯＳ構造のトランジスタを形成する場合について説明する。なお、素子形成領域２１の形成工程については、図５に示したものと同様であり説明を省略する。
【００２３】
図２（ａ）に示したように、素子形成領域２１は第２導電型不純物であるＰ型不純物イオン３４を注入して活性化したＰ型層（Ｐ−型層）の単結晶シリコンにて形成してある。そして、素子形成領域２１は、周囲を絶縁層（ＳｉＯ２）２２にて囲ませてなるように形成している。前記絶縁層２２は選択酸化により形成され、素子形成領域２１よりも膜厚を増加させている。そして、前記素子形成領域２１の上部に、薄膜のゲート絶縁膜４０が形成される。そして、前記ゲート絶縁膜４０の上部に、多結晶シリコンからなるゲート電極２３が形成される。前記ゲート電極２３は、素子形成領域２１にボディコンタクト部３０を充分確保するため、中心よりずらして形成する。
【００２４】
次に、図２（ｂ）に示すように、前記素子形成領域２１の上面全体に亘って膜厚の厚い絶縁膜２４を堆積させる。そして、図３（ａ）に示すように、ソース領域２７形成側に残存させた絶縁膜２４上にレジスト２５ａを積層させ、ドレイン領域２９を形成する側の絶縁膜２４を異方性エッチングにより除去して、ゲート電極２３の側方にサイドウォール４２を形成する。
【００２５】
それから、図３（ｂ）に示すように、前記ソース領域２７を形成する部分のレジスト２５ａを除去して、第１導電型不純物であるＮ型不純物イオン２６を素子形成領域２１表面に向けて注入する。このようにすると、ドレイン領域形成側においては薄型のゲート絶縁膜４０が設けてあるのみであるため、素子形成領域２１の底部までＮ型不純物イオン２６が注入されて改質され、Ｎ＋層のドレイン領域２９が形成される。一方、ソース領域形成側においては、薄型のゲート絶縁膜４０のみならずその上に膜厚の厚い絶縁膜２４を設けてある。このため、注入されるＮ型不純物イオン２６が底部まで注入されず、表層部のみがＮ型層に改質され、Ｎ＋層の浅いソース領域２７が形成される。従って、ソース領域２７とドレイン領域２９以外の素子形成領域２１は、Ｐ−層のまま保持される。
【００２６】
その後、図４（ａ）に示したように、前記レジスト２５ｂを除去するとともに、ドレイン領域２９側に別なレジスト２５ｃを堆積する。そして、ソース領域２７外部の素子形成領域２１に第２導電型不純物であるＰ型不純物イオン３４を注入して、濃いＰ型層（Ｐ＋層）のボディコンタクト部３０を形成することができる。このため、ソース領域２７とドレイン領域２９との間、および浅く形成した前記ソース領域２７の下方をボディ部２８とすることができる。このボディコンタクト部３０はソース領域２７の下部にてボディ部２８と接続しており、ボディ部２８の接地がボディコンタクト部３０により確保できる。
【００２７】
そして、レジスト２５ｃを除去した後、図４（ｂ）に示したように、ソース領域２７側のゲート電極２３側面にサイドウォール４２を形成して、レジスト２５ｄを除去することにより半導体装置２０を製造することができるのである。
【００２８】
このようにしてチャネル幅Ｗをボディ部の全体幅Ｗ０に見合った幅とすることができるため、従来に比して実効的な電流を上昇させることができる。
【００２９】
なお、本実施形態においては、ＮＭＯＳ構造のトランジスタについて説明したが、ＰＭＯＳ構造のトランジスタでもよい。この場合には、注入する第１導電型不純物と第２導電型不純物の不純物イオンの種類をＮＭＯＳの場合と逆にすればよい。また、素子分離領域の形成方法としては、トレンチアイソレーションにて行ってもよい。
【００３０】
【発明の効果】
以上説明したように、本発明においては、素子形成領域に形成したＭＯＳトランジスタのボディ部における電位不安定を解消するとともに、形成したトランジスタのサイズに見合った電流を確保することができる。
【００３１】
【図面の簡単な説明】
【図１】本発明の実施形態における半導体装置を示す平面図及び断面図である。
【図２】本発明の実施形態における半導体装置の製造方法を示す工程図である。
【図３】本発明の実施形態における半導体装置の製造方法を示す工程図である。
【図４】本発明の実施形態における半導体装置の製造方法を示す工程図である。
【図５】素子形成領域の製造方法を示す工程図である。
【図６】従来の半導体装置の製造方法を示す工程図である。
【図７】従来における半導体装置を示す平面図である。
【図８】従来における半導体装置を示す平面図である。
【図９】従来における半導体装置を示す断面図である。
【図１０】従来における半導体装置の問題点を示す説明図である。
【符号の説明】
１………半導体装置
２………単結晶シリコン
３………絶縁層
４………単結晶シリコン
５………窒化膜
６………ゲート絶縁膜
８………Ｐ型不純物イオン
９………Ｎ型不純物イオン
１０………素子形成領域
１１………ソース領域
１２………ボディ部
１３………ドレイン領域
１４………コンタクト穴
１５………ボディコンタクト部
１６………コンタクト穴
１７………ゲート電極
１８………Ｐ型不純物イオン
２０………半導体装置、
１………素子形成領域
２２………絶縁層
２３………ゲート電極
２４………絶縁膜
２５………レジスト
２６………Ｎ型不純物イオン
２７………ソース領域
２８………ボディ部
２９………ドレイン領域
３０………ボディコンタクト部
３１………レジスト
３２………コンタクト穴
３３………実質幅
３４………Ｐ型不純物イオン
３５………単結晶シリコン
４０………ゲート絶縁膜
４２………サイドウォール
５０………配線穴
５２………コンタクト穴
【図１】
0003632565.tif 000002
【図２】
0003632565.tif 000003
【図３】
0003632565.tif 000004
【図４】
0003632565.tif 000005
【図５】
0003632565.tif 000006
【図６】
0003632565.tif 000007
【図７】
0003632565.tif 000008
【図８】
0003632565.tif 000009
【図９】
0003632565.tif 000010
【図１０】
0003632565.tif 000011