(57)【特許請求の範囲】
【請求項１】
あらかじめ設定された基準電圧を基に所定の電圧を生成して出力するボルテージレギュレータにおいて、
上記生成して出力された電圧の検出を行い、該検出した出力電圧に応じた電圧を生成して出力する検出回路部と、
該検出回路部の出力電圧と上記基準電圧との電圧比較を行い、該比較結果を示す電圧を出力する差動増幅回路部と、
該差動増幅回路部からの出力電圧を増幅する増幅用トランジスタ及び該増幅用トランジスタに電流供給を行う第１定電流源を有し、差動増幅回路部の出力電圧を増幅して出力する増幅回路部と、
該増幅回路部の上記増幅用トランジスタと第１定電流源との接続部の電圧に応じた電流を出力する出力トランジスタを有する出力回路部と、
該出力回路部の出力トランジスタから所定の電流を流す擬似的な負荷をなす第２定電流源からなる擬似負荷回路部と、
を備え、
上記第１定電流源及び第２定電流源は、制御信号入力端に所定の電圧が印加された同一特性のトランジスタでそれぞれ形成されることを特徴とするボルテージレギュレータ。
【請求項２】
上記第１定電流源及び第２定電流源における上記同一特性の各トランジスタは、上記増幅用トランジスタ及び上記出力トランジスタの特性に応じたトランジスタサイズ比を有することを特徴とする請求項１記載のボルテージレギュレータ。
【請求項３】
上記擬似負荷回路部は、配線を機械的に切断することによって第２定電流源への出力回路部からの電流供給を遮断する遮断部を備えることを特徴とする請求項１又は２記載のボルテージレギュレータ。
【請求項４】
上記遮断部は、レーザトリミングを行って切断されるヒューズであることを特徴とする請求項３記載のボルテージレギュレータ。
【請求項５】
あらかじめ設定された基準電圧を基に所定の電圧を生成して出力された電圧の検出を行い該検出した出力電圧に応じた電圧を生成して出力する検出回路部、該検出回路部の出力電圧と上記基準電圧との電圧比較を行い該比較結果を示す電圧を出力する差動増幅回路部、該差動増幅回路部からの出力電圧を増幅する増幅用トランジスタ及び該増幅用トランジスタに電流供給を行う第１定電流源を有し差動増幅回路部の出力電圧を増幅して出力する増幅回路部、該増幅回路部の上記増幅用トランジスタと第１定電流源との接続部の電圧に応じた電流を出力する出力トランジスタを有する出力回路部、並びに該出力回路部の出力トランジスタから所定の電流を流す擬似的な負荷をなす第２定電流源からなる擬似負荷回路部を備え、上記第１定電流源及び第２定電流源が、制御信号入力端に所定の電圧が印加された同一特性のトランジスタでそれぞれ形成されるボルテージレギュレータと、
該ボルテージレギュレータから電圧供給を受ける負荷と、
を有することを特徴とする携帯電話機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ボルテージレギュレータに関し、特に低電源電圧動作及び低消費電流が要求される携帯機器等に使用されるボルテージレギュレータに関する。
【０００２】
【従来の技術】
図４は、従来のボルテージレギュレータの回路例を示した図である。図４のボルテージレギュレータ１００では、基準電圧発生回路部１０１からの基準電圧ＶＲＥＦと、出力電圧ＶＯＵＴの検出を行う検出回路部１０４の抵抗１０２及び１０３で出力電圧ＶＯＵＴが分圧された分圧電圧ＶＦＢは、差動増幅回路部１０５で電圧比較され該比較結果を示した電圧が出力される。更に、差動増幅回路部１０５から出力される比較結果を示した電圧は、増幅回路部１０６で増幅されて出力回路部１０７をなすＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１０８のゲートに出力され、ＰＭＯＳトランジスタ１０８の制御を行って一定の出力電圧ＶＯＵＴが負荷ＲＬに印加される。
【０００３】
ここで、差動増幅回路部１０５は、カレントミラー回路を形成するＰＭＯＳトランジスタ１１１，１１２と、差動対をなすＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１１３，１１４と、定電流源をなすＮＭＯＳトランジスタ１１５とで構成されている。また、増幅回路部１０６は、ＰＭＯＳトランジスタ１１６と定電流源をなすＮＭＯＳトランジスタ１１７とで構成されている。ＮＭＯＳトランジスタ１１５及び１１７の各ゲートは、定電圧発生回路部１０９からの所定の定電圧ＶＡがそれぞれ印加されている。
【０００４】
【発明が解決しようとする課題】
一方、負荷ＲＬの抵抗値が大きい場合、該負荷ＲＬに流れる電流ＩＯＵＴは小さく、差動増幅回路部１０５は、ＰＭＯＳトランジスタ１１６のゲート−ソース電圧Ｖｇｓを大きくして、ＰＭＯＳトランジスタ１０８のゲート電圧を電源電圧ＶＤＤに近い値になるように制御する。しかし、電源電圧ＶＤＤが低下した場合、ＰＭＯＳトランジスタ１１６のゲート−ソース電圧Ｖｇｓを十分に大きくすることができなくなり、ＰＭＯＳトランジスタ１１６は、ＰＭＯＳトランジスタ１１６のドレイン−ソース電圧ＶｄｓすなわちＰＭＯＳトランジスタ１０８のゲート−ソース電圧Ｖｇｓを十分に小さくすることができなくなるため、出力電圧ＶＯＵＴが上昇するという問題があった。すなわち、電源電圧ＶＤＤが低い低電源電圧動作時においては、出力電圧ＶＯＵＴを一定にすることができなかった。
【０００５】
また、図４のボルテージレギュレータ１００は、差動増幅回路部１０５、増幅回路部１０６及び出力回路部１０７といった３段の増幅段を備えたレギュレータであり、このような３段の増幅段を備えたレギュレータでは、出力電圧ＶＯＵＴの高速な制御が要求される。このため、ＮＭＯＳトランジスタ１１７には、数μＡ〜数十μＡの電流を流している。特に、プロセスのバラツキによって、ＮＭＯＳトランジスタ１１７のドレイン電流が大きくなった場合、低電源電圧動作時において、出力電流ＩＯＵＴが小さくなったときの出力電圧特性への影響が大きくなるという問題があった。
【０００６】
本発明は、上記のような問題を解決するためになされたものであり、低電源電圧動作時において、負荷に流れる電流が小さく又はゼロになったときにおいても出力電圧を一定にすることができるボルテージレギュレータを得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るボルテージレギュレータは、あらかじめ設定された基準電圧を基に所定の電圧を生成して出力するボルテージレギュレータにおいて、該生成して出力された電圧の検出を行い、該検出した出力電圧に応じた電圧を生成して出力する検出回路部と、該検出回路部の出力電圧と基準電圧との電圧比較を行い該比較結果を示す電圧を出力する差動増幅回路部と、該差動増幅回路部からの出力電圧を増幅する増幅用トランジスタ及び該増幅用トランジスタに電流供給を行う第１定電流源を有し差動増幅回路部の出力電圧を増幅して出力する増幅回路部と、該増幅回路部の増幅用トランジスタと第１定電流源との接続部の電圧に応じた電流を出力する出力トランジスタを有する出力回路部と、該出力回路部の出力トランジスタから所定の電流を流す擬似的な負荷をなす第２定電流源からなる擬似負荷回路部とを備え、第１定電流源及び第２定電流源は、制御信号入力端に所定の電圧が印加された同一特性のトランジスタでそれぞれ形成されるものである。
【０００８】
また、上記第１定電流源及び第２定電流源における上記同一特性の各トランジスタは、上記増幅用トランジスタ及び上記出力トランジスタの特性に応じたトランジスタサイズ比を有するようにした。
また、上記擬似負荷回路部は、配線を機械的に切断することによって第２定電流源への出力回路部からの電流供給を遮断する遮断部を備えるようにしてもよい。
具体的には、上記遮断部は、レーザトリミングを行って切断されるヒューズである。
【０００９】
また、この発明に係る携帯電話機器は、あらかじめ設定された基準電圧を基に所定の電圧を生成して出力された電圧の検出を行い該検出した出力電圧に応じた電圧を生成して出力する検出回路部、該検出回路部の出力電圧と上記基準電圧との電圧比較を行い該比較結果を示す電圧を出力する差動増幅回路部、該差動増幅回路部からの出力電圧を増幅する増幅用トランジスタ及び該増幅用トランジスタに電流供給を行う第１定電流源を有し差動増幅回路部の出力電圧を増幅して出力する増幅回路部、該増幅回路部の上記増幅用トランジスタと第１定電流源との接続部の電圧に応じた電流を出力する出力トランジスタを有する出力回路部、並びに該出力回路部の出力トランジスタから所定の電流を流す擬似的な負荷をなす第２定電流源からなる擬似負荷回路部を備え、上記第１定電流源及び第２定電流源が、制御信号入力端に所定の電圧が印加された同一特性のトランジスタでそれぞれ形成されるボルテージレギュレータと、
該ボルテージレギュレータから電圧供給を受ける負荷と、
を有するものである。
【００１０】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態におけるボルテージレギュレータの構成例を示したブロック図である。
図１において、ボルテージレギュレータ１は、所定の基準電圧ＶＲＥＦを生成して出力する基準電圧発生回路部２と、所定の定電圧ＶＡを生成して出力する定電圧発生回路部３と、出力電圧ＶＯＵＴの検出を行い該検出した出力電圧ＶＯＵＴに応じた電圧ＶＦＢを生成して出力する検出回路部４と、基準電圧ＶＲＥＦと該検出回路部４からの電圧ＶＦＢとの電圧比較を行って該比較結果を出力する差動増幅回路部５とを備えている。
【００１１】
また、ボルテージレギュレータ１は、差動増幅回路部５から出力された上記比較結果を示す電圧を増幅して出力する増幅回路部６と、増幅回路部６で増幅された信号に応じた電流を出力して出力電圧ＶＯＵＴを一定にする出力回路部７とを備えている。更に、ボルテージレギュレータ１は、出力回路部７から所定の電流ＩＡを出力させるための擬似負荷回路部８を備えている。
【００１２】
検出回路部４は、出力電圧ＶＯＵＴと接地との間に接続された抵抗Ｒ１とＲ２との直列回路で構成されている。差動増幅回路部５は、カレントミラー回路を形成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１，ＱＰ２と、差動対をなすＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＮ１，ＱＮ２と、定電流源をなすＮＭＯＳトランジスタＱＮ３とで構成されている。
【００１３】
また、増幅回路部６は、ＰＭＯＳトランジスタＱＰ３と定電流源をなすＮＭＯＳトランジスタＱＮ４とで構成されている。更に、出力回路部７は、ＰＭＯＳトランジスタＱＰ４で構成され、擬似負荷回路部８は、定電流源をなすＮＭＯＳトランジスタＱＮ５で構成されている。ＮＭＯＳトランジスタＱＮ３〜ＱＮ５の各ゲートには、定電圧発生回路部３からの所定の定電圧ＶＡがそれぞれ印加されている。
【００１４】
差動増幅回路部５において、ＰＭＯＳトランジスタＱＰ１のゲート及びドレイン並びにＰＭＯＳトランジスタＱＰ２のゲートはそれぞれ接続され、ＰＭＯＳトランジスタＱＰ１及びＱＰ２の各ソースはそれぞれ電源電圧ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＱＰ１のドレインは、ＮＭＯＳトランジスタＱＮ１のドレインに接続され、ＰＭＯＳトランジスタＱＰ２のドレインは、ＮＭＯＳトランジスタＱＮ２のドレインに接続されている。
【００１５】
ＮＭＯＳトランジスタＱＮ１のゲートには基準電圧発生回路部２からの基準電圧ＶＲＥＦが入力されており、ＮＭＯＳトランジスタＱＮ２のゲートには、出力電圧ＶＯＵＴを抵抗Ｒ１とＲ２で分圧して得られた電圧ＶＦＢが入力されている。更に、ＮＭＯＳトランジスタＱＮ１及びＱＮ２の各ソースは接続され、該接続部と接地との間にＮＭＯＳトランジスタＱＮ３が接続されている。ＮＭＯＳトランジスタＱＮ３のゲートには、定電圧発生回路部３からの定電圧ＶＡが印加されていることから、ＮＭＯＳトランジスタＱＮ３は、定電流源として動作する。
【００１６】
次に、増幅回路部６において、電源電圧ＶＤＤと接地との間にＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ４が直列に接続されている。ＰＭＯＳトランジスタＱＰ３のゲートは、差動増幅回路部５におけるＰＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２との接続部に接続されている。ＮＭＯＳトランジスタＱＮ４のゲートには、定電圧発生回路部３からの定電圧ＶＡが印加されていることから、ＮＭＯＳトランジスタＱＮ４は、定電流源として動作する。
【００１７】
一方、出力回路部７のＰＭＯＳトランジスタＱＰ４において、ゲートは、増幅回路部６のＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ４との接続部に接続され、ソースは、電源電圧ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＱＰ４のドレインと接地との間には、検出回路部４の抵抗Ｒ１とＲ２の直列回路及び擬似負荷回路部８のＮＭＯＳトランジスタＱＮ５が並列に接続されている。ＮＭＯＳトランジスタＱＮ５のゲートには、定電圧発生回路部３からの定電圧ＶＡが印加されていることから、ＮＭＯＳトランジスタＱＮ５は、定電流源として動作する。また、ＰＭＯＳトランジスタＱＰ４のドレインがボルテージレギュレータ１の出力端をなし、該ドレインと接地との間に負荷ＲＬが接続される。
【００１８】
差動増幅回路部５において、基準電圧ＶＲＥＦと電圧ＶＦＢが釣り合っている状態から、何らかの原因で出力電圧ＶＯＵＴが低下した場合、ＮＭＯＳトランジスタＱＮ２のドレイン電流は、ＮＭＯＳトランジスタＱＮ１のドレイン電流よりも低下する。このため、ＰＭＯＳトランジスタＱＰ３のゲート電圧は上昇しＰＭＯＳトランジスタＱＰ４のゲート電圧が低下してＰＭＯＳトランジスタＱＰ４の電流駆動能力が大きくなり、出力電圧ＶＯＵＴを上昇させることができる。
【００１９】
次に、差動増幅回路部５において、基準電圧ＶＲＥＦと分圧電圧ＶＦＢが釣り合っている状態から、何らかの原因で出力電圧ＶＯＵＴが上昇した場合、ＮＭＯＳトランジスタＱＮ２のドレイン電流は、ＮＭＯＳトランジスタＱＮ１のドレイン電流よりも増加する。このため、ＰＭＯＳトランジスタＱＰ３のゲート電圧は低下しＰＭＯＳトランジスタＱＰ４のゲート電圧が上昇してＰＭＯＳトランジスタＱＰ４の電流駆動能力が小さくなることにより、出力電圧ＶＯＵＴを低下させることができる。このようにして、ボルテージレギュレータ１は、出力電圧ＶＯＵＴを所定の電圧で一定にすることができる。
【００２０】
このような構成において、擬似負荷回路部８のＮＭＯＳトランジスタＱＮ５には、増幅回路部６のＮＭＯＳトランジスタＱＮ４と同じ特性のものを使用する。このようにすることにより、ＮＭＯＳトランジスタＱＮ４の電流駆動能力が製造上のばらつきによって大きくなった場合、連動して擬似負荷回路８のＮＭＯＳトランジスタＱＮ５の電流駆動能力も大きくなる。ＮＭＯＳトランジスタＱＮ４とＱＮ５とのサイズ比は、ＰＭＯＳトランジスタＱＰ３及びＱＰ４の特性に応じて決めるようにする。
【００２１】
図２は、図１のボルテージレギュレータ１において、負荷ＲＬに流れる電流ＩＯＵＴがゼロになる無負荷状態時における電源電圧ＶＤＤに対する出力電圧ＶＯＵＴの特性例を示した図である。なお、図２では、実線が擬似負荷回路部８のＮＭＯＳトランジスタＱＮ５に数μＡの電流ＩＡが流れるようにしたときのボルテージレギュレータ１の特性例を示しており、点線が従来のボルテージレギュレータの特性例を示している。図２から分かるように、負荷ＲＬに流れる電流ＩＯＵＴがゼロになる無負荷状態において、出力電圧ＶＯＵＴを所定値、例えば０.８Ｖで一定にできる電源電圧ＶＤＤが、従来は２.０Ｖであったのに対して１.４Ｖまで低下させることができる。
【００２２】
一方、ボルテージレギュレータ１を無負荷状態で低電源電圧動作させることがない場合、擬似負荷回路部８を設けていることによって必要のない電流ＩＡがＮＭＯＳトランジスタＱＮ５に流れることになる。このため、図３で示すように、擬似負荷回路部８において、レーザトリミング等を行って機械的に切断されることによりＮＭＯＳトランジスタＱＮ５への出力回路部７からの電流供給を遮断する遮断部をなすヒューズＴ１をＮＭＯＳトランジスタＱＮ５と直列に設けるようにした。このようにすることによって、ボルテージレギュレータ１を無負荷状態で低電源電圧動作させることがない場合は、ヒューズＴ１を切断することにより、ＮＭＯＳトランジスタＱＮ５に電流が流れないようにすることができ、消費電流の増加を防ぐことができる。
【００２３】
このように、本実施の形態におけるボルテージレギュレータは、出力回路部７の出力端と接地との間に、定電流源をなすＮＭＯＳトランジスタＱＮ５からなる擬似負荷回路部８を設け、該ＮＭＯＳトランジスタＱＮ５を、出力回路部７の出力トランジスタであるＰＭＯＳトランジスタＱＰ４に接続された増幅回路部６の定電流源をなすＮＭＯＳトランジスタＱＮ４と同じ特性にするようにした。このことから、負荷ＲＬに流れる電流ＩＯＵＴがゼロになる無負荷状態において、出力電圧ＶＯＵＴを所定値で一定にできる電源電圧ＶＤＤの値を低下させることができ、低電源電圧動作を必要とする機器に使用することができる。また、レーザトリミング等でヒューズＴ１を切断することによって擬似負荷回路部８のＮＭＯＳトランジスタＱＮ５に電流が流れないようにすることにより、無負荷状態で低電源電圧動作させることがない場合は、消費電流の増加を防止することができる。
【００２４】
なお、上記実施の形態では、増幅回路部６が１段の場合を例にして説明したが、これは一例であり、差動増幅回路部５と出力回路部７との間に複数段の増幅回路部を設けるようにしてもよい。
【００２５】
【発明の効果】
上記の説明から明らかなように、本発明のボルテージレギュレータによれば、出力回路部から所定の電流を流す擬似的な負荷をなす第２定電流源からなる擬似負荷回路部を設け、第１定電流源及び第２定電流源を、制御信号入力端に所定の電圧が印加された同一特性のトランジスタでそれぞれ形成するようにした。このことから、負荷に流れる電流がゼロになる無負荷状態において、出力電圧を所定値で一定にできる電源電圧の値を低下させることができ、低電源電圧動作を必要とする機器に使用することができる。
【００２６】
また、上記擬似負荷回路部は、配線を機械的に切断することによって第２定電流源への出力回路部からの電流供給を遮断する遮断部を備えるようにした。このことから、必要に応じて擬似負荷回路部の第２電流源に電流が流れないようにすることができ、無負荷状態で低電源電圧動作させることがない場合は、消費電流の増加を防止することができる。
【００２７】
具体的には、上記遮断部に、レーザトリミングを行って切断されるヒューズを使用するようにした。このことから、第２定電流源への出力回路部からの電流供給を容易に遮断することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態におけるボルテージレギュレータの例を示した回路図である。
【図２】  図１のボルテージレギュレータにおける出力電圧特性例を示した図である。
【図３】  図１の擬似負荷回路部８の他の例を示した図である。
【図４】  従来のボルテージレギュレータの回路例を示した図である。
【符号の説明】
１  ボルテージレギュレータ
２  基準電圧発生回路部
３  定電圧発生回路部
４  検出回路部
５  差動増幅回路部
６  増幅回路部
７  出力回路部
８  擬似負荷回路部
ＲＬ  負荷
Ｔ１  ヒューズ
【図１】
0003643043.tif 000002
【図２】
0003643043.tif 000003
【図３】
0003643043.tif 000004
【図４】
0003643043.tif 000005