(57)【特許請求の範囲】
【請求項１】
ａ）絶縁ゲート電界効果型トランジスタを並列もしくは直列に多段に組み合わせて論理関数もしくは該論理の反転論理関数の信号を出力とするシングルレール方式のパストランジスタツリー回路と、該パストランジスタツリー回路を通して電圧降下した出力信号を電源電位まで補正する電位補償回路からなるパストランジスタロジック回路において、
ｂ）前記パストランジスタツリー回路がＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスタを共に有し、
ｃ）前記電位補償回路は電位帰還用のトランジスタとしてＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスタを共に有することを特徴とするパストランジスタロジック回路。
【請求項２】
ａ）絶縁ゲート電界効果型トランジスタを並列もしくは直列に多段に組み合わせて論理関数もしくは該論理の反転論理関数の信号を出力とするシングルレール方式のパストランジスタツリー回路と、該パストランジスタツリー回路の電圧降下した出力信号のバッファ回路からなるパストランジスタロジック回路において、
ｂ）前記パストランジスタツリー回路がＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスタを共に有し、
ｃ）前記バッファ回路を構成するＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスタのそれぞれのスレッショルド電圧は共に前記パストランジスタロジック回路を内蔵する半導体集積回路装置で標準的に用いているＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスタのスレッショルド電圧よりそれぞれ高いことを特徴とするパストランジスタロジック回路。
【請求項３】
請求項２記載のバッファ回路を構成するＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスタのそれぞれのスレッショルド電圧をそれぞれのＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスにそれぞれイオン打ち込みを行なうことにより高くしたことを特徴とするパストランジスタロジック回路。
【請求項４】
請求項２記載のバッファ回路を構成するＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスタのそれぞれのスレッショルド電圧をそれぞれのＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジス以外のＰ型絶縁ゲート電界効果型トランジスタとＮ型絶縁ゲート電界効果型トランジスにそれぞれイオン打ち込みを行なうことにより、相対的に高くしたことを特徴とするパストランジスタロジック回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用い、パストランジスタロジック回路を有する半導体集積回路装置において、前記パストランジスタロジック回路の中の論理を構成するパストランジスタツリー回路、及び該パストランジスタツリー回路に入力する信号のバッファ回路を少ないトランジスタ数と配線数で具現化する為の回路構成に関する。
【０００２】
【従来の技術】
従来のパストランジスタロジック回路においてシングルレール方式の代表的な例を図３に示す。図３はＳＰＬ（Ｓｉｎｇｌｅ  ｒａｉｌ  Ｐａｓｓ−ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）と呼ばれるもので１９９５年に神戸大学が発表した方式である。図３の回路例は全加算器のキャリーの計算結果の機能をパストランジスタロジックで構成したもので、パストランジスタツリー回路３０１と電位補償回路３０２とからなり、パストランジスタツリー回路３０１はすべてＮ型ＭＯＳＦＥＴで構成されている。なお、図３については参考文献として、信学技報ＴＥＣＨＮＩＣＡＬ  ＲＥＰＯＲＴ  ＯＦ  ＩＥＩＣＥ．ＶＬＤ９５−１１５（１９９５−１２）に掲載されている。また、一般のパストランジスタロジック回路の概要についての参考文献としては、１９９４年日経ＢＰ社、日経マイクロデバイス編集の別冊「低電力ＬＳＩ」の技術白書９８頁−１０４頁がある。
【０００３】
【発明が解決しようとする課題】
さて、前述した図３のパストランジスタツリー回路はすべてＮ型ＭＯＳＦＥＴで構成されているので、Ｎ型ＭＯＳＦＥＴのゲートには信号Ａ、信号Ｂの他にそれぞれの反転信号である信号（−Ａ）、信号（−Ｂ）も入力する必要があった。したがって反転回路のＭＯＳＦＥＴの数や反転信号の為の配線が多いという課題があった。
【０００４】
また、余計な回路や配線が多い為に、信号遅延や消費電力が大きくなるという課題があった。
【０００５】
また、パストランジスタツリー回路はすべてＮ型ＭＯＳＦＥＴで構成しているのでパストランジスタ回路全体としてもＮ型ＭＯＳＦＥＴの数がＰ型ＭＯＳＦＥＴの数に比較して、その占める割合が非常に大きくなり、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの占める領域の面積がアンバランスとなって、他のＣＭＯＳ回路と混載させる場合にレイアウトがしにくくなり、レイアウト上の面積効率が悪化するという問題点があった。
【０００６】
そこで本発明はこのような問題点を解決するもので、その目的とするところは少ないトランジスタ数と少ない配線数のパストランジスタロジック回路を提供することである。
【０００７】
また、その結果として信号遅延や消費電力の少ないパストランジスタロジック回路を提供することである。
【０００８】
また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの使用するトランジスタ数のバランスをよくしてＣＭＯＳ回路との混載する際のレイアウト上の面積効率や相性を良くし、またゲートアレイ半導体集積回路装置等を利用する場合にはゲート使用効率を良くすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明のパストランジスタロジック回路はパストランジスタツリー回路と電位補償回路もしくはスレッショルド電圧を高く設定したバッファ回路からなり、前記パストランジスタツリー回路においてＮ型ＭＯＳＦＥＴのみならずＰ型ＭＯＳＦＥＴも用い、ゲート入力信号において反転信号の使用を削減したことを特徴とする。
【００１０】
【作用】
本発明の上記の構成によれば、パストランジスタツリー回路において、従来のＮ型ＭＯＳＦＥＴで反転信号をゲート入力する場合にＰ型ＭＯＳＦＥＴで置き換えてゲート入力には本来の信号を用いることにより信号の本数が半減する。また反転信号を作る必要がなくなるので反転信号を作る為のインバータ回路が不要となる。また、配線や回路が削減されたことにより、信号遅延や消費電力が低減する。
【００１１】
また、パストランジスタツリー回路においてＮ型ＭＯＳＦＥＴ以外にＰ型ＭＯＳＦＥＴを用いるのでＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの使用するトランジスタ数のバランスがよくなり、ＣＭＯＳ回路との混載する場合においてレイアウトがしやすくなる。
【００１２】
なお、パストランジスタツリー回路において正電位をＮ型ＭＯＳＦＥＴが伝達する場合や、負電位をＰ型ＭＯＳＦＥＴが伝達する場合にパストランジスタツリー回路の出力にはトランジスタのスレッショルド電圧分の電圧降下した電位しか伝わらないが、電位補償回路によって最終的には正規の電源電位を正側にも負側にも出力するか、もしくはスレッショルド電圧を高く設定したＭＯＳＦＥＴを用いるので静止時にはリーク電流が流れない。
【００１３】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の第１の実施例を示す回路図である。図１において破線１に囲まれた回路がパストランジスタツリー回路であり、破線２に囲まれた回路が電位補償回路である。破線１の中において１０、１２、１４はＰ型ＭＯＳＦＥＴであり、１１、１３、１５はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１２のソース（ドレイン）電極は信号Ｃの入力する入力端子５に接続され、ドレイン（ソース）電極はＰ型ＭＯＳＦＥＴ１０のソース（ドレイン）電極に接続されている。Ｐ型ＭＯＳＦＥＴ１０のドレイン（ソース）電極はパストランジスタツリー回路１の出力端子８に接続されている。Ｐ型ＭＯＳＦＥＴ１４のソース（ドレイン）電極は信号Ｃの反転信号（−Ｃ）の入力する入力端子６に接続され、ドレイン（ソース）電極はＮ型ＭＯＳＦＥＴ１１のソース（ドレイン）電極に接続されている。Ｎ型ＭＯＳＦＥＴ１１のドレイン（ソース）電極はパストランジスタツリー回路１の出力端子８に接続されている。Ｎ型ＭＯＳＦＥＴ１３のソース（ドレイン）電極は入力端子６に接続され、ドレイン（ソース）電極はＰ型ＭＯＳＦＥＴ１０のソース（ドレイン）電極に接続されている。Ｎ型ＭＯＳＦＥＴ１５のソース（ドレイン）電極は入力端子５に接続され、ドレイン（ソース）電極はＮ型ＭＯＳＦＥＴ１１のソース（ドレイン）電極に接続されている。Ｐ型ＭＯＳＦＥＴ１０とＮ型ＭＯＳＦＥＴ１１の各ゲート電極はＡの信号の入力している入力端子３に接続されている。Ｐ型ＭＯＳＦＥＴ１２、１４とＮ型ＭＯＳＦＥＴ１３、１５の各ゲート電極はＢの信号の入力している入力端子４に接続されている。
【００１４】
このとき、Ａ、Ｂ、Ｃの各信号に対し、Ｃを下の桁のキャリーとして（Ａ＋Ｂ）の加算結果の上位ビットへのキャリーの反転信号が出力端子８に出力され、更に反転して正規のキャリー信号が出力端子７に出力される。
【００１５】
さて、このとき入力端子５または６の信号が出力端子８に伝達されるとき、正の電源＋ＶＤＤがＮ型ＭＯＳＦＥＴを通る場合はＮ型ＭＯＳＦＥＴのスレッショルド電圧分の電圧降下が起き、負の電源電圧−ＶＳＳがＰ型ＭＯＳＦＥＴを通る場合にはＰ型ＭＯＳＦＥＴのスレッショルド電圧分の電圧降下が生じる。これを信号を反転しながら電位を補正するのが電位補償回路２であり次に説明する。
【００１６】
電位補償回路を示す破線２の中において、１６、１８はＰ型ＭＯＳＦＥＴであり、１７、１９はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１６のソース電極は正極の電源端子＋ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ１７のソース電極は負極の電源端子−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１７のそれぞれのゲート電極とドレイン電極はそれぞれ互いに接続され、第１のインバータ回路を構成している。Ｐ型ＭＯＳＦＥＴ１８のソース電極は正極の電源端子＋ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ１９のソース電極は負極の電源端子−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１９のそれぞれのゲート電極とドレイン電極はそれぞれ互いに接続され、第２のインバータ回路を構成している。ただし、該第２のインバータ回路を構成するＰ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１９はチャネル長を長くするか、もしくはチャネル幅を細くしてトランジスタとしての駆動能力は非常に弱くしてある。第１のインバータ回路を構成するＰ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１７のゲート電極には前記パストランジスタツリー回路の出力８が接続され、該第１のインバータ回路の出力は加算回路の結果の出力端子７となっているとともに第２のインバータ回路の入力に接続されている。第２のインバータ回路の出力は第１のインバータ回路の入力に接続されている。さて、パストランジスタツリー回路からの出力信号は出力８を通して第１のインバータ回路に入力し、反転して出力端子７に出力される。この信号は第２のインバータ回路で反転され出力８に帰還される。
【００１７】
ここで第２のインバータ回路を構成するＰ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１９の駆動能力は前述したように非常に弱いので、正負の信号がパストランジスタツリー回路の出力８と第２のインバータ回路の出力が互いに衝突した場合には出力８が勝って、第１と第２のインバータ回路からなるラッチと等価の回路には出力８側の信号による安定状態に遷移する。このとき出力８は初め前述したように正負とも電源電圧からスレッショルド電圧分だけ電圧降下した電位であるが第２のインバータ回路を構成するＰ型ＭＯＳＦＥＴ１８もしくはＮ型ＭＯＳＦＥＴ１９の帰還作用により電源電位の正極電位＋ＶＤＤ、もしくは負極電位−ＶＳＳに補正される。したがって静止時にはリーク電流は流れない回路となっている。
【００１８】
さて、図１の回路は従来回路例として挙げた図３の回路におけるパストランジスタツリー回路の一部のＭＯＳＦＥＴを変えたものである。すなわち図３の破線３０１の中においてＮ型ＭＯＳＦＥＴ３１０、３１１、３１２、３１３、３１４、３１５のうちＮ型ＭＯＳＦＥＴ３１０、３１２、３１４を図１の本発明の実施例の回路ではそれぞれＰ型ＭＯＳＦＥＴ１０、１２、１４に置き換えている。そして図３のＮ型ＭＯＳＦＥＴ３１０ゲート電極には（−Ａ）の信号を加えていたが、図１で置き換えたＰ型ＭＯＳＦＥＴ１０のゲート電極にＡの信号に変更することで論理を保っている。また同様に図３のＮ型ＭＯＳＦＥＴ３１２、３１４のゲート電極には（−Ｂ）の信号を加えていたが、図１で置き換えたＰ型ＭＯＳＦＥＴ１２、１４のゲート電極にＢの信号に変更することで論理を保っている。
【００１９】
以上の結果として図１と図３を比較すると本発明において従来例より配線数、及び反転信号を作る回路が不要となっていることが解る。また配線数や回路数が減少することにより、寄生静電容量が減り、信号遅延や消費電力の減少することも解る。
【００２０】
また、図１のパストランジスタツリー回路においてＰ型ＭＯＳＦＥＴの数が増え、その分Ｎ型ＭＯＳＦＥＴが減少したことにより、Ｎ型ＭＯＳＦＥＴの数とのバランスがとれ、レイアウトをする場合にＣＭＯＳ回路と混載が容易になる。
【００２１】
さて、図２は本発明の第２の実施例を示す回路図である。図１において破線１に囲まれた回路がパストランジスタツリー回路であり、破線９に囲まれた回路がバッファ回路である。破線１の中の回路は図１のパストランジスタツリー回路と全く同一の構成であるので本発明の第１の実施例の図１のパストランジスタツリー回路と同様の動作と効果をもたらしている。
【００２２】
バッファ回路を表わす破線９の中において、２６はＰ型ＭＯＳＦＥＴであり、２７はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ２６のソース電極は正極の電源端子＋ＶＤＤに接続され、Ｎ型ＭＯＳＦＥＴ２７のソース電極は負極の電源端子−ＶＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ２６とＮ型ＭＯＳＦＥＴ２７のそれぞれのゲート電極とドレイン電極はそれぞれ互いに接続され、インバータ回路を構成している。該インバータ回路の入力はパストランジスタツリー回路１の出力８に接続され、出力は加算回路の結果の出力端子７となっている。ここでＰ型ＭＯＳＦＥＴ２６のスレッショルド電圧はリン等のＮ型不純物元素のイオン打ち込みにより、このパストランジスタロジック回路を含む集積回路装置の一般的、標準的に用いられているＰ型ＭＯＳＦＥＴのスレッショルド電圧より高く設定している。また、Ｐ型ＭＯＳＦＥＴ２７のスレッショルド電圧はボロン等のＰ型不純物元素のイオン打ち込みにより、このパストランジスタロジック回路を含む集積回路装置の一般的、標準的に用いられているＮ型ＭＯＳＦＥＴのスレッショルド電圧より高く設定している。
【００２３】
さて前述したようにパストランジスタツリー回路の出力８の出力電位は正側はパストランジスタツリー回路の中のＮ型ＭＯＳＦＥＴのスレッショルド電圧分の電圧降下しており、また負側はパストランジスタツリー回路の中のＰ型ＭＯＳＦＥＴのスレッショルド電圧分の電圧降下しているが、バッファ回路を構成するＰ型ＭＯＳＦＥＴ２６とＮ型ＭＯＳＦＥＴ２７はそれぞれのスレッショルド電圧を充分に高くしているのでゲート入力電位が電源電位に達していなくともリーク電流は流れない。したがって図２のバッファ回路９のトランジスタ数の少ない回路でもリーク電流無しにバッファ回路としての機能を果たすことが解る。なお、Ｐ型ＭＯＳＦＥＴ２６とＮ型ＭＯＳＦＥＴ２７は他のＰ型ＭＯＳＦＥＴやＮ型ＭＯＳＦＥＴと別にスレッショルド電圧を高くしているので他の回路に悪影響を与えず、かつ安定した製造が可能である。
【００２４】
なお、バッファ回路９のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのスレッショルド電圧を高くする方法として該当するＭＯＳＦＥＴに不純物元素をイオン打ち込みする例を挙げたが、全体のＰ型ＭＯＳＦＥＴやＮ型ＭＯＳＦＥＴのスレッショルド電圧を高くなるような基板の不純物濃度の構成にしておいて、バッファ回路以外のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴにスレッショルド電圧を下げるイオン打ち込みをして通常のスレッショルド電圧とし、バッファ回路のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのスレッショルド電圧を相対的に高くする方法をとってもよい。
【００２５】
また、図１、図２の実施例ではパストランジスタツリー回路を加算回路の例を挙げたが、このなかでのＭＯＳＦＥＴの各接続は論理が変わればそれとともに変化するので本質的な意味合はない。
【００２６】
【発明の効果】
以上、述べたように本発明によれば、少ないトランジスタ数と少ない配線数でパストランジスタロジック回路が構成できる効果がある。
【００２７】
また、その結果として信号遅延が少なく、かつ低消費電力のパストランジスタロジック回路が提供できる。
【００２８】
また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの数のバランスがよくなり、ＣＭＯＳ回路との混載や従来のゲートアレイにも搭載しやすいパストランジスタロジック回路が提供できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来のシングルレール方式のパストランジスタロジック回路例を示す回路図である。
【符号の説明】
１、３０１・・・パストランジスタツリー回路
２、３０２・・・電位補償回路
３、４、５、６、３０３、３０４、３０５、３０６、３０８、３０９・・・入力端子
７、８、３０７・・・出力端子
９・・・バッファ回路
１０、１２、１４、１６、１８、２６、３１８・・・Ｐ型ＭＯＳＦＥＴ
１１、１３、１５、１７、１９、２７、３１０、３１１、３１２、３１３、３１４、３１５・・・Ｎ型ＭＯＳＦＥＴ
３２０、３２１・・・インバータ回路
【図１】
0003666185.tif 000002
【図２】
0003666185.tif 000003
【図３】
0003666185.tif 000004