(57)【特許請求の範囲】
【請求項１】
強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタと第１のスイッチ素子とを含むメモリセルと、
前記メモリセルにおける前記強誘電体キャパシタから前記情報を読み出すセンスアンプ回路と、
前記センスアンプ回路の基準電位を発生する基準電位発生回路と、
前記基準電位発生回路と前記センスアンプ回路との間に挿入された第２のスイッチ素子と、
を備えた半導体集積回路において、
前記第２のスイッチ素子は、該第２のスイッチ素子のゲート電極に
前記強誘電体キャパシタの一方の電極を構成するセルプレートを駆動する信号が入力され、
前記強誘電体キャパシタから前記情報を読み出す際に、
前記セルプレートを駆動する前記信号に基いて、前記第２のスイッチ素子を制御することにより、
前記基準電位発生回路からの前記基準電位を前記センスアンプ回路へ供給することを特徴とする半導体集積回路。
【請求項２】
前記基準電位は前記基準電位発生回路において直列に配置された抵抗の値と前記基準電位発生回路の電源電圧とにより決定されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記セルプレートには前記情報を読み出すための駆動信号を伝達するプレートラインが接続され、
前記第２のスイッチ素子のゲート電極が前記プレートラインに接続され、
前記第２のスイッチ素子は前記プレートラインに伝達される前記駆動信号を受けてオン状態となり、
前記スイッチ素子を通じて前記基準電位が前記センスアンプ回路へ供給されることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記第２のスイッチ素子はｎ型トランジスタであり、
前記ｎ型トランジスタは、前記メモリセルにおける前記第１のスイッチ素子と同一の電流供給能力を有することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記メモリセルにおける前記第１のスイッチ用トランジスタはｎ型トランジスタであり、
前記強誘電体キャパシタの他方の電極には前記第１のスイッチ用トランジスタのソース／ドレインの一方が接続され、
前記第１のスイッチ用トランジスタのソース／ドレインの他方にはビットラインが接続されて、該ビットラインは前記センスアンプ回路に接続されており、
前記第１のスイッチ用トランジスタは、そのゲートに接続されたメモリセル選択用のワードラインを介した印加電圧によりオンオフ駆動される半導体集積回路であることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
請求項１乃至５のいずれかに記載の半導体集積回路における多数併設された前記メモリセルと、前記ビットライン及び前記プレートラインと、前記ワードラインと、前記センスアンプ回路とを含むメモリセル群を備えた半導体装置であって、前記センスアンプ回路には、前記情報を読み出すべくデータ出力線が接続されていることを特徴とする半導体装置。
【請求項７】
前記半導体装置は、強誘電体メモリ（ＦｅＲＡＭ）として機能することを特徴とする請求項６記載の半導体装置。
【請求項８】
請求項７に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積容量としてのキャパシタと、転送用ゲートとしてのスイッチ素子とを含むメモリセルを備えた半導体集積回路におけるセンスアンプ回路への基準電位の供給方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器に関し、特に、データ読み出し時のセンスアンプ回路への基準電位の供給タイミングの制御技術に関する。
【０００２】
【従来の技術】
強誘電体を有するキャパシタを備えた従来の半導体集積回路構成及びその動作を図６のブロック回路図及び図７のタイミングチャートに示す。
先ず、図６に示す回路構成を説明すると、よく知られているように、互いに並設された各メモリセル１〜４は、それぞれ強誘電体からなる電荷蓄積用容量としてのキャパシタ９，１０，１１，１２と、そのスイッチ用の転送ゲートとしてのＮｃｈトランジスタ５，６，７，８を構成要素として含む。各メモリセル１，２は、データ読み出し用のセンスアンプ１３を中心にして、右側のビットラインＢＬＲを通じてセンスアンプ１３に接続されるとともに、右側のプレートラインＰＬＬが接続されている。一方、各メモリセル５，６は、左側のビットラインＢＬＬを通じてセンスアンプ１３に接続されるとともに、左側のプレートラインＰＬＬが接続されている。各メモリセルにおけるＮｃｈトランジスタ５，６，７，８のゲートには、それぞれ対応する個別のワードラインＷＬ１Ｒ，ＷＬ２Ｒ，ＷＬ１Ｌ，ＷＬ２Ｌが接続されている。ビットラインＢＬＬ，ＢＬＲには、Ｎｃｈトランジスタ１５，１６のソース／ドレインの一方が接続されている。これら各Ｎｃｈトランジスタ５，７のソース／ドレインの他方は接地されているとともに、そのゲートには、プリチャージ信号ＰＲＣを与えるための信号線が接続されている。
【０００３】
センスアンプ１３にあっては、センスアンプ駆動信号ＳＡが入力されるとともに、各メモリセルから読み出したデータを出力する。このセンスアンプ１３には、Ｎｃｈトランジスタ１７，１８を介して、基準電位発生回路１４からの基準電位ＶＲＥＦが入力される。これらＮｃｈトランジスタ１７，１８の各ゲートには、各基準電位印加信号ＲＥＦＲ、ＲＥＦＬを伝達する信号線が接続されている。
【０００４】
また、ブロック選択回路１９から出力されるブロック信号ＢＬＫにより、駆動対象とする右側の前述した信号線群（ＷＬ１Ｒ、ＷＬ２Ｒ、ＰＬＲ、ＲＥＦＲ）と、左側の前述した信号線群（ＷＬ１Ｌ、ＷＬ２Ｌ、ＰＬＬ、ＲＥＦＬ）とを選択的に切り換えるとともに、読み出し又は書き込み動作の対象となるメモリセル１〜４を選択する。
【０００５】
次に、読み出し動作について、図６及び図７を参照にして説明する。図５は読み出し動作を示すタイミング図である。例えばメモリセル１を読み出す場合には、プリチャージ信号ＰＲＣを電源電位ＶＤＤからＧＮＤ電位に立ち下げた後、ブロック信号ＢＬＫを電源電位ＶＤＤに立ち上げる。続いて、基準電位印加信号ＲＥＦＲを立ち上げると、Ｎｃｈトランジスタ１８がオンするためビットラインＢＬＬは基準電位ＶＲＥＦに充電され、ビットラインＢＬＲはＧＮＤ電位が保持される（開放状態）。次に、ワードラインＷＬ１ＲをＧＮＤ電位から電源電位ＶＤＤにし、トランジスタ５をオン状態する。その後、セルプレートラインＰＬＲをＧＮＤ電位から電源電位ＶＤＤにすると、強誘電体キャパシタ９に保持された分極に伴う電荷（データ）に応じた電位がビットラインＢＬＲに生じる。ここで基準電位ＶＲＥＦを、データのＨレベル、Ｌレベルに応じてそれぞれ生じるビットライン電位の中間の値に設定しておくと、その電位の大小関係をセンスアンプ１３が検知、増幅し、メモリセルデータのＨレベル、Ｌレベルに応じたデータが出力される。尚、ここでＷＬ１Ｌ，ＷＬ２Ｌ、ＰＬＬ、ＲＥＦＬはＢＬＫ信号によりＧＮＤ電位固定である。
【０００６】
【発明が解決しようとする課題】
このような従来の半導体集積回路にあっては、図７に示すように、センスアンプ１３のオンタイミング（センスアンプ駆動信号ＳＡを電源電位ＶＤＤに立ち上げるタイミング）を、理論上では、早くともｔ３より後に設定しなくてはならない。加えて、実際には、センスアンプの検知感度の応答遅れ、並びに、ΔＶ（基準電位ＶＲＥＦに対するビットラインＢＬＲ，ＢＬＬの電位の差）が十分に大きくなるまでの遅れ時間等を反映させ、ｔ４より後の期間に設定せざるを得ない。このため、読み出しスピードが遅くなるといった記憶素子として致命的な課題を克服できずにいた。
【０００７】
本発明はこのような問題を解決するもので、その目的は、センスアンプに供給する基準電位を印加するタイミングを早めることにより、センスアンプのオンタイミングの早期化を図り、読み出しスピードの向上を図ることにある。
【０００８】
【課題を解決するための手段】
本発明に係る半導体集積回路にあっては、
強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタと第１のスイッチ素子とを含むメモリセルと、
前記メモリセルにおける前記強誘電体キャパシタから前記情報を読み出すセンスアンプ回路と、
前記センスアンプ回路の基準電位を発生する基準電位発生回路と、
前記基準電位発生回路と前記センスアンプ回路との間に挿入された第２のスイッチ素子と、
を備えた半導体集積回路において、
前記第２のスイッチ素子は、該第２のスイッチ素子のゲート電極に
前記強誘電体キャパシタの一方の電極を構成するセルプレートを駆動する信号が入力され、
前記強誘電体キャパシタから前記情報を読み出す際に、
前記セルプレートを駆動する前記信号に基いて、前記第２のスイッチ素子を制御することにより、
前記基準電位発生回路からの前記基準電位を前記センスアンプ回路へ供給することを特徴とする。
【０００９】
また、本発明に係る半導体集積回路にあっては、
前記基準電位は前記基準電位発生回路において直列に配置された抵抗の値と前記基準電位発生回路の電源電圧とにより決定されることを特徴とする。
【００１０】
さらに、本発明に係る半導体集積回路にあっては、
前記セルプレートには前記情報を読み出すための駆動信号を伝達するプレートラインが接続され、
前記第２のスイッチ素子のゲート電極が前記プレートラインに接続され、
前記第２のスイッチ素子は前記プレートラインに伝達される前記駆動信号を受けてオン状態となり、
前記スイッチ素子を通じて前記基準電位が前記センスアンプ回路へ供給されることを特徴とする。
【００１１】
また、本発明に係る半導体装置にあっては、前記の半導体集積回路における多数並設された前記メモリセルと、前記ビットライン及び前記プレートラインと、前記ワードラインと、前記センスアンプ回路とを含むメモリセル群を備えた半導体装置であって、前記センスアンプ回路には、前記情報を読み出すべくデータ出力線が接続されていることとする。
【００１２】
さらに、本発明に係る電子機器にあっては、前記の半導体装置を備えたこととする。
【００１３】
【作用】
上記発明によれば、センスアンプに印加される基準電位がビットラインの電位変化と同一タイミングで印加されるため、センスアンプのオンタイミングを早めることができ、読み出しスピードの向上を図ることが可能である。
【００１４】
【発明の実施の形態】
従来と重複する構成及び動作は既に従来の技術の欄で述べたので、本発明に係る一実施例に関し、従来と異なる相違事項を中心に説明する。
【００１５】
先ず、概略を説明する。本形態に係る半導体集積回路にあっては、先ず、回路構成として、図６を参照にして説明した従来の回路において、右側のプレートラインＰＬＲをＮｃｈトランジスタ１８のゲートに接続するとともに、左側のプレートラインＰＬＬをＮｃｈトランジスタ１７のゲートに接続することにより、図１（ａ）に示すような本発明に係る一実施例としての回路構成とした。つまり、基準電位ＶＲＥＦをセンスアンプ１３へ供給するＮｃｈトランジスタ１７，１８をオンオフ制御する信号として、従来の図６の各基準電位印加信号ＲＥＦＲ、ＲＥＦＬに代えて、セルプレートを駆動する信号とした。これに伴い、データ読み出しに利用する基準電位ＶＲＥＦをセンスアンプ１３に供給するにあたり、従来必要だった図４の各基準電位印加信号ＲＥＦＲ、ＲＥＦＬを伝達するための信号線を図１（ａ）の実施例に示すように削除できた。なお、入力されたブロック信号ＢＬＫに応じて、読み出すべきメモリセルを特定すべく、電圧を印加するワードラインＷＬ１Ｒ，ＷＬ２Ｒ，ＷＬ１Ｌ，ＷＬ２Ｌ、及びプレートラインＰＬＲ，ＰＬＬを選択駆動するためのブロック選択回路１９は、よく知られているように、例えば、図１（ｂ）に示す論理ゲート回路でもって構成される。
【００１６】
このような回路構成とすることで、図１（ａ）に示すセンスアンプ１３に対して右側のメモリセル１，２のデータ読み出しを例にとり説明すると、図２のタイミングチャートに示すように、その読み出し動作を実行すべく、プレートラインＰＬＲを通じて伝達されるセルプレートを駆動する信号としての電位が立ち上がると、この立ち上がりの電位そのものがＮｃｈトランジスタ１８のゲートに印加されてオン状態となるのである。このＮｃｈトランジスタ１８のオンにより、基準電位発生回路１８からの基準電位ＶＲＥＦがビットラインＢＬＬを通じてセンスアンプ回路１３へ供給されることとなる。すなわち、基準電位ＶＲＥＦがビットラインＢＬＲの電位変化と同一タイミングで印加される。
【００１７】
この読み出し動作に関し、より詳しく説明すると、図１（ａ）及び図２に示すように、メモリセル１を読み出す場合には、プリチャージ信号ＰＲＣを電源電位ＶＤＤからＧＮＤ電位に立ち下げた後、ブロック信号ＢＬＫを電源電位ＶＤＤに立ち上げる。この時、ビットラインＢＬＲはＧＮＤ電位が保持されている（開放状態）。次に、ワードラインＷＬ１ＲをＧＮＤ電位から電源電位ＶＤＤにし、トランジスタ５をオン状態にする。その後、セルプレートラインＰＬＲをＧＮＤ電位から電源電位ＶＤＤにすると、強誘電体キャパシタ９に保持された分極に伴う電荷（データ）に応じた電位がビットラインＢＬＲに生じる。ここで、同時にＮｃｈトランジスタ１８がオンするため、ビットラインＢＬＬは基準電位ＶＲＥＦに充電される。
【００１８】
このとき、予め、基準電位ＶＲＥＦを、データのＨレベル、Ｌレベルに応じてそれぞれ生じるビットライン電位の中間の値に設定しておくと、その電位の大小関係をセンスアンプ１３が検知、増幅し、メモリセルデータのＨレベル、Ｌレベルに応じたデータが出力される。尚、ここでＷＬ１Ｌ，ＷＬ２Ｌ、ＰＬＬはＢＬＫ信号によりＧＮＤ電位固定である。
【００１９】
本実施例では図２に示すように、基準電位ＶＲＥＦがプレートラインＰＬＲの立ち上がりタイミングによりセンスアンプに印加されるため、基準電位ＶＲＥＦの電位変化がビットラインＢＬＲの電位変化と同一タイミングで印加される。従って、センスアンプ１３のオンタイミング（センスアンプ駆動信号ＳＡを電源電位ＶＤＤに立ち上げるタイミング）を図２中、少なくともｔ１より遅く、実際には、センスアンプの検知感度、ΔＶ、を考慮してｔ２（＜ｔ４）より遅い期間に設定することが可能であるため、従来例に比べて読み出しスピードの向上を図ることが可能である。
【００２０】
また、Ｎｃｈトランジスタ１７，１８の電流供給能力をメモリセル１のＮｃｈトランジスタ５の電流供給能力と同一にしておくことがより望ましい。このことで、基準電位ＶＲＥＦの電位変化波形（立ち上がり時間）をビットラインＢＬＲの電位変化波形（立ち上がり時間）と同一にしておくことができる。したがって、データの精度の高い判別（ＨあるいはＬ）を早く行うことができ、データの読み出し動作のよりスピードアップを図ることができる。
【００２１】
なお、メモリセル２や、センスアンプ１３に対して左側のメモリセル３，４に関しても、そのデータ読み出しの動作は、上述したメモリセル１の場合と同様である。
【００２２】
本実施例の変形例を図３の回路図に示す。この変形例では、図１（ａ）の実施例における基準電位発生回路１４、Ｎｃｈトランジスタ１７，１８の部分が図３の基準電位発生回路１９に置き換えている。この変形例における基準電位発生回路１４ａは、Ｎｃｈトランジスタ２０〜２３、抵抗２４〜２７よりなる。メモリセル１を読み出す場合にはプレートラインＰＬＲが電源電位ＶＤＤになるとＮｃｈトランジスタ２２、２３がオンとなるため、ビットラインＢＬＬに抵抗２６，２７の分配によって決まる基準電位ＶＲＥＦが供給される。従って、基準電位ＶＲＥＦの電位変化をビットラインＢＬＲの電位変化と同一タイミングで印加できる。さらにＮｃｈトランジスタ２２，２３（２０，２１）の電流供給能力をメモリセル１のＮｃｈトランジスタ５の電流供給能力と同一にしておくと、基準電位ＶＲＥＦの電位変化波形（立ち上がり時間）をビットラインＢＬＲの電位変化波形（立ち上がり時間）と同一にしておくことができる。このことで、データの精度の高い判別（ＨあるいはＬ）を早く行うことができ、データの読み出し動作のよりスピードアップを図ることができる。
【００２３】
ここで、本発明に係る各メモリセルを含む半導体集積回路を、よく知られているように、データ書き込み回路を加えて多数並設し、ワードラインやビットラインのデコーダとでＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ−ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体装置を構成する。この半導体装置を例えば携帯型の情報端末や電話機に適用することができる。その内部回路のシステム構成例の一部を図４に示す。図４に示すように、本発明に係る半導体装置としてのＦｅＲＡＭに加え、ＳＲＡＭ、ＥＥＰＲＯＭやキーボード、ＬＣＤドライバがＣＰＵにバスラインにより接続されている。このシステムを備える携帯型電話機を図５の斜視図に示す。図５における携帯型電話機６００は、本体部６１０及び蓋部６２０で構成される。本体部６１０は、個々の機能を実現すべく互いに連携動作を行う、よく知られた、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を備える。蓋部６２０は、本体部と連係動作を行う、よく知られた送話部６２２を備える。
【００２４】
なお、以上説明した実施の形態において、本発明の趣旨を逸脱しない範囲内で同様の作用効果を奏する適宜な改変や設計変更が可能である。例えば、本実施例の半導体集積回路として、いわゆるオープンビットラインのタイプを一例として挙げて説明したが、他に、よく知られた、ある種のいわゆる「折返し型」のビットラインタイプ（Ｆｏｌｄｅｄ  Ｔｙｐｅ）にも適用することも可能となる。
【００２５】
【発明の効果】
センスアンプに印加される基準電位がビットラインの電位変化と同一タイミングで印加されるため、センスアンプのオンタイミングを早めることができ、読み出しスピードの向上を図ることが可能である。
【００２６】
また、センスアンプに印加される基準電位がビットラインの電位変化と同一タイミングで印加されるため、セルのバラツキに伴うビットラインの電位の変動に対しても確実にセンスアンプが動作するため、動作マージンが広がる。
【００２７】
さらに、データ読み出しに利用する基準電位をセンスアンプに供給するにあたり、従来の半導体集積回路においては必要だった各基準電位印加信号及びこれを伝達するための信号線を本発明では削除できた。その分、配線パターンを減らせると共に、基準電位印加信号を生成して出力する回路系を不要にでき、回路の実装面積を減らせ、なお且つ省力化が図れる。
【図面の簡単な説明】
【図１】本発明の実施例における半導体集積回路図であり、（ａ）はその全体の回路図であり、（ｂ）は（ａ）におけるブロック選択回路の構成例を示す論理ゲート図である。
【図２】本発明の実施例におけるタイミング図である。
【図３】本発明の変形例における基準電位発生回路図である。
【図４】本発明の電子機器の実施例における携帯型電話機のシステムの一部のブロック図である。
【図５】図４に示すシステムを備える携帯型電話機の斜視図である。
【図６】従来例の半導体集積回路図である。
【図７】従来例の実施例におけるタイミング図である。
【符号の説明】
１〜４        メモリセル
１３          センスアンプ回路
１４，１４ａ  基準電位発生回路
６００        携帯型型電話機
６１０        本体部
６２０        蓋部
６１０        本体部
６１２                キーボード
６１４                液晶表示部
６１６                受話部
６１８                アンテナ部
６２０                蓋部
６２２                送話部
【図１】
0003606233.tif 000002
【図２】
0003606233.tif 000003
【図３】
0003606233.tif 000004
【図４】
0003606233.tif 000005
【図５】
0003606233.tif 000006
【図６】
0003606233.tif 000007
【図７】
0003606233.tif 000008