(57)【特許請求の範囲】
【請求項１】
画素トランジスタとして薄膜トランジスタを用いた画素がガラス基板上に行列状に配列されてなる画素部と、内部回路電源電圧に基づいてこれと電圧値が異なる電源電圧を発生する電源発生手段とを備えた表示装置であって、
前記電源発生手段は、
クロックパルスに同期して充放電動作を繰り返すチャージポンプ手段と、
前記チャージポンプ手段の出力電圧を分圧する分圧手段と、
前記分圧手段による分圧電圧と基準電圧とを比較するコンパレータを有し、当該コンパレータの比較結果に基づいて前記チャージポンプ手段に対する前記クロックパルスの供給／遮断を制御するレギュレーション手段と、
前記分圧手段および前記コンパレータの少なくとも一方を１水平走査期間内の一定期間のみアクティブ状態とする制御手段とを有し、
前記画素部と同一のガラス基板上に当該画素部と同一プロセスにて薄膜トランジスタを用いて形成されている
ことを特徴とする表示装置。
【請求項２】
前記制御手段は、前記コンパレータでの電圧比較時以外は前記分圧手段および前記コンパレータを非アクティブ状態とする
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記分圧手段は、前記チャージポンプ手段の出力端と基準電位点との間に直列に接続された分圧抵抗を含み、
前記制御手段は、前記分圧抵抗に対して直列接続されたスイッチ手段を含む
ことを特徴とする請求項１記載の表示装置。
【請求項４】
前記制御手段は、前記分圧手段の分圧点と前記コンパレータの入力端との間に接続されたスイッチ手段を含む
ことを特徴とする請求項１記載の表示装置。
【請求項５】
前記レギュレーション手段は、前記コンパレータの比較結果を保持する保持手段を有する
ことを特徴とする請求項１記載の表示装置。
【請求項６】
前記レギュレーション手段は、前記保持手段でのサンプリング期間以外に変化タイミングを持つクロックと前記保持手段の保持出力との論理積の結果を前記チャージポンプ手段に与える
ことを特徴とする請求項５記載の表示装置。
【請求項７】
前記保持手段は、前記分圧手段および前記コンパレータのアクティブ期間に前記コンパレータの比較結果をサンプリングし、それ以外の期間にホールドまたはラッチするサンプルホールド回路またはラッチ回路であり、
前記コンパレータはオフセットキャンセル機能を持ち、前記サンプルホールド回路またはラッチ回路のホールドまたはラッチ期間中の一定期間にオフセット検出を行う
ことを特徴とする請求項５記載の表示装置。
【請求項８】
前記画素の表示素子が液晶セルである
ことを特徴とする請求項１記載の表示装置。
【請求項９】
画素トランジスタとして薄膜トランジスタを用いた画素がガラス基板上に行列状に配列されてなる画素部と、内部回路電源電圧に基づいてこれと電圧値が異なる電源電圧を発生する電源発生手段とを備えた表示装置を出力表示部として用いた携帯端末装置であって、
前記電源発生手段は、
クロックパルスに同期して充放電動作を繰り返すチャージポンプ手段と、
前記チャージポンプ手段の出力電圧を分圧する分圧手段と、
前記分圧手段による分圧電圧と基準電圧とを比較するコンパレータを有し、当該コンパレータの比較結果に基づいて前記チャージポンプ手段に対する前記クロックパルスの供給／遮断を制御するレギュレーション手段と、
前記分圧手段および前記コンパレータの少なくとも一方を１水平走査期間内の一定期間のみアクティブ状態とする制御手段とを有し、
前記画素部と同一のガラス基板上に当該画素部と同一プロセスにて薄膜トランジスタを用いて形成されている
ことを特徴とする携帯端末装置。
【請求項１０】
前記制御手段は、前記コンパレータでの電圧比較時以外は前記分圧手段および前記コンパレータを非アクティブ状態とする
ことを特徴とする請求項９記載の携帯端末装置。
【請求項１１】
前記分圧手段は、前記チャージポンプ手段の出力端と基準電位点との間に直列に接続された分圧抵抗を含み、
前記制御手段は、前記分圧抵抗に対して直列接続されたスイッチ手段を含む
ことを特徴とする請求項９記載の携帯端末装置。
【請求項１２】
前記制御手段は、前記分圧手段の分圧点と前記コンパレータの入力端との間に接続されたスイッチ手段を含む
ことを特徴とする請求項９記載の携帯端末装置。
【請求項１３】
前記レギュレーション手段は、前記コンパレータの比較結果を保持する保持手段を有する
ことを特徴とする請求項９記載の携帯端末装置。
【請求項１４】
前記レギュレーション手段は、前記保持手段でのサンプリング期間以外に変化タイミングを持つクロックと前記保持手段の保持出力との論理積の結果を前記チャージポンプ手段に与える
ことを特徴とする請求項１３記載の携帯端末装置。
【請求項１５】
前記保持手段は、前記分圧手段および前記コンパレータの少なくとも一方のアクティブ期間に前記コンパレータの比較結果をサンプリングし、それ以外の期間にホールドまたはラッチするサンプルホールド回路またはラッチ回路であり、
前記コンパレータはオフセットキャンセル機能を持ち、前記サンプルホールド回路またはラッチ回路のホールドまたはラッチ期間中の一定期間にオフセット検出を行う
ことを特徴とする請求項１３記載の携帯端末装置。
【請求項１６】
前記表示装置は、前記画素の表示素子として液晶セルを用いた液晶表示装置である
ことを特徴とする請求項９記載の携帯端末装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置および携帯端末装置に関し、特にある電圧値の電源電圧を基にこれと電圧値が異なる電源電圧を発生する電源発生回路を搭載した表示装置および当該表示装置を出力表示部として用いた携帯端末装置に関する。
【０００２】
【従来の技術】
近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末装置の普及がめざましい。これら携帯端末装置の急速な普及の要因の一つとして、その出力表示部として搭載されている表示デバイス、一般的には液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力をあまり要しない特性を持ち、低消費電力の表示デバイスであるためである。
【０００３】
携帯端末装置では、主電源として単一電源電圧のバッテリが用いられる。これに対して、液晶表示装置において、画素が行列状に配列されてなる画素部を駆動する水平駆動系では、ロジック部とアナログ部とで異なる電圧値の電源電圧が用いられ、また各画素を行単位で選択駆動する垂直駆動系では、水平駆動系側よりも絶対値の大きい電源電圧が用いられる。したがって、液晶表示装置を駆動するのに、電圧値が異なる複数の電源電圧を用意する必要がある。
【０００４】
ここで、複数の電源電圧ごとに電源発生回路を用意したのでは、液晶表示装置全体の構成が複雑になるとともにコスト高になり、ひいてはこれを搭載する携帯端末装置のコンパクト化、低コスト化の妨げとなる。したがって、例えば携帯端末装置に搭載される液晶表示装置には、バッテリの電源電圧に基づいて、これと電圧値が異なる電源電圧を発生する電源発生回路、いわゆるＤＣ−ＤＣコンバータが用いられている。
【０００５】
ＤＣ−ＤＣコンバータとしては、従来、種々のタイプのものが知られている。その一つとして、チャージポンプ型ＤＣ−ＤＣコンバータがある。チャージポンプ型ＤＣ−ＤＣコンバータは、従来一般的に知られているインダクタを用いたものに比べて、外付け部品としてインダクタを使わなくて済むため、携帯端末装置の小型化に寄与できるという利点を持っている。また、チャージポンプ型ＤＣ−ＤＣコンバータとして、出力電位のレギュレーション機能を有するものも知られている。
【０００６】
【発明が解決しようとする課題】
ところで、携帯端末装置に搭載される液晶表示装置では、一回の充電でバッテリを長時間使用できるようにするために、駆動電圧の低電圧化や駆動周波数の低周波数化によって低消費電力化が進められている。しかしながら、この種の用途の液晶表示装置では、従来用いていた上記レギュレーション機能を持つＤＣ−ＤＣコンバータが、レギュレーションの電圧比較時以外にも、電圧比較に用いる分圧抵抗に電流を流す構成となっていたため、消費電力のロス分が大きく、低効率であった。したがって、特に携帯電話機やＰＤＡ等の携帯端末装置への用途を考えた場合、携帯端末装置の低消費電力化をさらに押し進めていく上で、液晶表示装置自体の消費電力低減は重要な解決課題となる。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、消費電力のロス分を抑え、装置全体の低消費電力化を可能とした電源発生回路を搭載した表示装置および当該表示装置を出力表示部として用いた携帯端末装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による表示装置は、画素トランジスタとして薄膜トランジスタを用いた画素がガラス基板上に行列状に配列されてなる画素部と、内部回路電源電圧に基づいてこれと電圧値が異なる電源電圧を発生する電源発生手段とを備え、当該電源発生手段が、クロックパルスに同期して充放電動作を繰り返すチャージポンプ手段と、このチャージポンプ手段の出力電圧を分圧する分圧手段と、この分圧手段による分圧電圧と基準電圧とを比較するコンパレータを有し、当該コンパレータの比較結果に基づいてチャージポンプ手段に対するクロックパルスの供給／遮断を制御するレギュレーション手段と、分圧手段およびコンパレータの少なくとも一方を一定期間のみアクティブ状態とする制御手段とを有し、前記画素部と同一のガラス基板上に当該画素部と同一プロセスにて薄膜トランジスタを用いて形成された構成となっている。この表示装置は、携帯端末装置の出力表示部として用いられる。
【０００９】
上記構成の表示装置または当該表示装置を出力表示部として用いた携帯端末装置において、分圧手段およびコンパレータの少なくとも一方を一定期間のみアクティブ状態とすることで、そのアクティブ期間でのみコンパレータでの電圧比較が可能となる。換言すれば、コンパレータでの電圧比較時にのみ分圧手段およびコンパレータがアクティブ状態となり、それ以外では非アクティブ状態となる。これにより、分圧手段およびコンパレータでの消費電力のロスが抑えられる。特に、電源発生手段を構成するトランジスタとして薄膜トランジスタを用い、これらトランジスタ回路を画素部と同一プロセスにて作成することで、その製造が容易になるとともに、低コストにて実現できる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。
【００１１】
図１から明らかなように、本実施形態に係る液晶表示装置は、液晶セルを含む画素回路が行列状に配列されてなる画素部１１と、この画素部１１の各画素回路を行単位で選択駆動する垂直駆動回路１２と、この垂直駆動回路１２によって選択駆動された行の画素に対してセレクタ駆動方式による駆動制御の下に選択的に画像信号を供給するセレクタ回路１３と、内部回路電源電圧ＶＤＤに基づいて例えば負電源電圧ＶＳＳを発生する電源発生回路であるＤＣ−ＤＣコンバータ１４とを備えた構成となっている。
【００１２】
ここで、本実施形態に係る液晶表示装置は、垂直駆動回路１２、セレクタ回路１３およびＤＣ−ＤＣコンバータ１４が、画素部１１が形成された基板（以下、液晶表示パネルと称す）１５上に一体的に形成された駆動回路一体型の構成となっている。液晶表示パネル１５は、各画素回路のスイッチング素子、例えば薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)が形成されたＴＦＴ基板と、カラーフィルタや対向電極等が形成された対向基板とが重ね合わされ、これら２枚の透明絶縁基板（例えば、ガラス基板）間に液晶材料が封入された構造となっている。
【００１３】
画素部１１には、ｎ行ｍ列の画素配列に対してｎ本の走査線１６−１〜１６−ｎおよびｍ本の信号線１７−１〜１７−ｍがマトリクス状に配線され、その交差部分に画素回路が配置されている。画素回路は、例えば図２に示すように、画素選択をなすスイッチング素子、例えば薄膜トランジスタ２１と、この薄膜トランジスタ２１のドレインに一端が接続された保持容量２２と、薄膜トランジスタ２１のドレインに画素電極が接続された液晶容量（液晶セル）２３とを有する構成となっている。
【００１４】
ここで、液晶容量２３は、薄膜トランジスタ２１で形成される画素電極と、これに対向して形成される対向電極との間に生ずる容量を意味している。薄膜トランジスタ２１は、そのソースが信号線１７−１〜１７−ｍに接続され、そのゲートが走査線１６−１〜１６−ｎに接続されている。保持容量２２の他端には、一定の電位Ｃｓが印加される。液晶容量２３の対向電極には、コモン電圧ＶＣＯＭが印加される。
【００１５】
なお、ここでは、画素回路として、基本的な回路構成のものを例に採って示したが、これに限られるものではなく、例えば、画素回路ごとにメモリを有し、アナログ画像信号による通常の表示とメモリに保持したデジタル画像データによる静止画表示との混在表示に対応可能な構成のものであっても良い。
【００１６】
垂直駆動回路１２は例えばシフトレジスタなどによって構成され、画素部１１の走査線１６−１〜１６−ｎに対して順に走査パルスを与えて各画素回路を行単位で順に選択することによって垂直走査を行う。本例では、垂直駆動回路１２を画素部１１の片側にのみ配置する構成としたが、画素部１１の左右両側に配置する構成を採ることも可能である。この左右両側配置の構成を採ることにより、走査線１６−１〜１６−ｎによって各画素回路に行単位で伝送される走査パルスの遅延を防止できる効果がある。
【００１７】
ここで、本実施形態に係る液晶表示装置においては、液晶表示パネル１５の信号線１７−１〜１７−ｍの駆動にセレクタ駆動方式（時分割駆動方式）を用いている。そのために、画素部１１において、信号線１７−１〜１７−ｍを、互いに隣り合う複数本ずつを組にしている。一例として、画素回路が水平方向に例えばＢ（青）Ｇ（緑）Ｒ（赤）の繰り返しで配列されているカラー対応の液晶表示パネル１５の場合は、信号線１７−１〜１７−ｍについて互いに隣り合う３本ずつ（ＢＧＲ）が組になる。すなわち、本例の場合は３時分割駆動となる。
【００１８】
一方、セレクタ回路１３には、液晶表示パネル１５の外部に設けられたドライバＩＣ１８から、ｍ本の信号線１７−１〜１７−ｍに対してｍ／３チャンネル分のカラー画像信号が供給される。すなわち、ドライバＩＣ１８は、各チャンネルから対応する各組の３本の信号線に与えるＢＧＲの各信号を時系列で出力する。これに対して、セレクタ回路１３は、ドライバＩＣ１８から各チャンネルごとに出力される時系列の信号を時分割でサンプリングして各組の３本の信号線に順次供給する。
【００１９】
図３は、３時分割駆動のセレクタ回路１３の概念図である。図３から明らかなように、セレクタ回路１３は、ドライバＩＣ１８の１本の出力線と各組の３本の信号線との間に接続され、これら３本の信号線に与えられる信号を時分割にてサンプリングする３個のアナログスイッチＳＷ１，ＳＷ２，ＳＷ３からなるセレクタ１３−１〜１３−ｋ（ｋ＝ｍ／３）を、ドライバＩＣ１８の各出力線に対応して有する構成となっている。
【００２０】
ここで、ドライバＩＣ１８から１本の出力線に対してＢＧＲの３画素分の信号が時系列で出力されると、このＢＧＲの時系列の信号が３個のアナログスイッチＳＷ１，ＳＷ２，ＳＷ３による時分割駆動によって３本の信号線に順次振り分けられて供給される。３個のアナログスイッチＳＷ１，ＳＷ２，ＳＷ３は、セレクタパルスＳＥＬＢ，ＳＥＬＧ，ＳＥＬＲによって順にＯＮ（閉）／ＯＦＦ（開）駆動される。
【００２１】
本発明においては、ＤＣ−ＤＣコンバータ１４の具体的な構成を特徴としている。以下に、ＤＣ−ＤＣコンバータ１４の構成および動作について説明する。なお、ここでは、液晶表示パネル１５に搭載されている回路で用いる電源電圧を内部回路電源電圧（ＶＤＤ）と称する。
【００２２】
［ＤＣ−ＤＣコンバータの第１回路例］
図４は、ＤＣ−ＤＣコンバータ１４の具体的な回路例（第１回路例）を示す回路図である。同図から明らかなように、本回路例に係るＤＣ−ＤＣコンバータ１４は、チャージポンプ回路３１、分圧回路３２およびレギュレーション回路３３を有する構成となっている。以下に、各回路部分の構成および動作について詳細に説明する。
【００２３】
（チャージポンプ回路の構成）
先ず、チャージポンプ回路３１の構成について説明する。チャージポンプ回路３１は、ＰｃｈＭＯＳトランジスタＱｐ１１、ＮｃｈＭＯＳトランジスタＱｎ１１、コンデンサＣ１１，Ｃ１２、ダイオードＤ１１、ＮｃｈＭＯＳトランジスタＱｎ１２、ＰｃｈＭＯＳトランジスタＱｐ１２，Ｑｐ１３および負荷コンデンサＣ１３を有し、クロックパルス発生源３４からＡＮＤ回路３５を通して供給されるクロックパルスｃｋに同期して充放電動作を繰り返す構成となっている。
【００２４】
このチャージポンプ回路３１において、ＰｃｈＭＯＳトランジスタＱｐ１１およびＮｃｈＭＯＳトランジスタＱｎ１１は、内部回路電源ＶＤＤとグランド（ＧＮＤ）との間に直列に接続され、かつ各ゲートが共通に接続されることによってＣＭＯＳインバータを構成している。コンデンサＣ１１は、その一端がＭＯＳトランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点に接続されている。
【００２５】
ＮｃｈＭＯＳトランジスタＱｎ１２は、そのドレインがコンデンサＣ１１の他端に、そのソースが回路出力端ＯＵＴにそれぞれ接続されている。負荷コンデンサＣ１３は回路出力端ＯＵＴとグランドとの間に接続されている。ＰｃｈＭＯＳトランジスタＱｐ１２は、そのソースがコンデンサＣ１１の他端に、そのドレインがグランドにそれぞれ接続されている。これらＭＯＳトランジスタＱｎ１２，Ｑｐ１２は、各ゲートに後述するスイッチングパルスが印加されることによってＯＮ（導通）状態となるスイッチング素子として機能する。
【００２６】
コンデンサＣ１２は、その一端がＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通接続点に接続されている。ダイオードＤ１１は、そのアノードがコンデンサＣ１２の他端に、そのカソードがグランドにそれぞれ接続されている。このダイオードＤ１１は、回路の起動時にＭＯＳトランジスタＱｎ１２，Ｑｐ１２の各ゲートに印加するスイッチングパルス電圧をダイオードクランプする作用をなす。ＭＯＳトランジスタＱｐ１３は、そのソースがコンデンサＣ１２の他端に、そのドレインがグランドにそれぞれ接続されている。
【００２７】
ＭＯＳトランジスタＱｐ１３のゲートにはクランプパルス発生源３６で発生されるクランプパルスｃｌｐがレベルシフタ３７を介して供給される。ＭＯＳトランジスタＱｐ１３は、そのゲートにクランプパルスｃｌｐが印加されることで、ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲートに印加するスイッチングパルス電圧を接地電圧ＧＮＤにクランプする作用をなす。
【００２８】
レベルシフタ３７は、内部回路電源電圧ＶＤＤを正側電源電圧、回路出力端ＯＵＴに導出される回路出力電圧ＶＳＳを負側電源電圧とし、クランプパルス発生源３６で発生される第１の振幅電圧（ＶＤＤ−０Ｖ）のクランプパルスを、第２の振幅電圧（ＶＤＤ−ＶＳＳ）のクランプパルスにレベルシフトしてＰｃｈＭＯＳトランジスタＱｐ１３のゲートに与える。これにより、ＰｃｈＭＯＳトランジスタＱｐ１３のスイッチング動作をより確実に行えることになる。
【００２９】
（チャージポンプ回路の動作）
ここで、上記構成のチャージポンプ回路３１の動作について説明する。電源投入時（回路起動時）には、クロックパルス発生器３４で発生されるクロックパルスがＡＮＤ回路３５を通してスイッチングパルスとして供給されると、そのスイッチングパルスに基づくコンデンサＣ１２の出力電位は、先ず、ダイオードＤ１１によってグランドレベルからダイオードＤ１１のしきい値電圧Ｖｔｈ分だけレベルシフトした電位にクランプされる。そして、スイッチングパルスが低レベル（０Ｖ）のときは、ＰｃｈＱｐ１１，Ｑｐ１２が導通状態となるため、コンデンサＣ１１が充電される。このとき、ＮｃｈＭＯＳトランジスタＱｎ１１が非導通状態にあるため、ＭＯＳトランジスタＱｐ１１，Ｑｎ１１のドレイン共通接続点の電位がＶＤＤレベルとなる。
【００３０】
次いで、スイッチングパルスが高レベル（ＶＤＤレベル）になると、ＮｃｈＭＯＳトランジスタＱｎ１１，Ｑｎ１２が導通状態となり、ＭＯＳトランジスタＱｐ１１，Ｑｎ１１のドレイン共通接続点の電位がグランドレベル（０Ｖ）になるため、コンデンサＣ１１の出力端の電位が−ＶＤＤレベルになる。この電位（−ＶＤＤ）がそのままＮｃｈＭＯＳトランジスタＱｎ１２を通して回路出力端ＯＵＴから回路出力電圧ＶＳＳとして導出される。
【００３１】
次に、回路出力電圧ＶＳＳがある程度立ち上がると（起動プロセス終了時）、クランプパルスｃｌｐをレベルシフトするためのレベルシフタ３７が動作を始める。レベルシフタ３７が動作し始めると、クランプパルス発生源３６で発生された振幅電圧ＶＤＤ−０Ｖのクランプパルスｃｌｐは、レベルシフタ３７において振幅電圧ＶＤＤ−ＶＳＳのクランプパルスにレベルシフトされ、しかる後ＰｃｈＭＯＳトランジスタＱｐ１３のゲートに印加される。
【００３２】
このとき、クランプパルスの低レベルが回路出力電圧ＶＳＳ、即ち−ＶＤＤレベルであるため、ＰｃｈＭＯＳトランジスタＱｐ１３が確実に導通状態になる。これにより、ダイオードＤ１１のアノードの電位は、グランドレベルからダイオードＤ１１のしきい値電圧Ｖｔｈ分だけシフトした電位ではなく、グランドレベルにクランプされる。これにより、以降のポンピング動作において、特にＰｃｈＭＯＳトランジスタＱｐ１２に対して十分な駆動電圧が得られる。
【００３３】
これにより、ＰｃｈＭＯＳトランジスタＱｐ１２において十分なスイッチング電流が得られるようになるため、安定したＤＣ−ＤＣ変換動作が行えるようになるとともに、変換効率を向上させることができる。特に、ＰｃｈＭＯＳトランジスタＱｐ１２のトランジスタサイズを大きくしなくても、十分なスイッチング電流を得ることができるため、小面積の回路規模にて電流容量の大きなＤＣ−ＤＣコンバータを実現できる。その効果は、しきい値電圧Ｖｔｈが大きいトランジスタ、例えばＴＦＴ（薄膜トランジスタ）を用いた場合に特に大きい。
【００３４】
（分圧回路の構成）
次に、分圧回路３２の構成について説明する。この分圧回路３２は、図４から明らかなように、互いに直列に接続された分圧抵抗Ｒ１，Ｒ２と、これら抵抗Ｒ１，Ｒ２に対して直列に接続されたスイッチ素子、例えばＰｃｈＭＯＳトランジスタＱｐ２１，Ｑｐ２２とを有する構成となっている。ＰｃｈＭＯＳトランジスタＱｐ２１は基準電位点（本例では、内部回路電源ＶＤＤ）と抵抗Ｒ１の一端との間に接続されている。ＰｃｈＭＯＳトランジスタＱｐ２２は、抵抗Ｒ２の一端と回路出力端ＯＵＴとの間に接続されている。
【００３５】
この分圧回路３２において、本例では、分圧抵抗Ｒ１，Ｒ２は各抵抗値が等しくなるように設定されている。これにより、回路出力端ＯＵＴに導出される負側電源電圧ＶＳＳが−ＶＤＤレベルとなったときには、分圧抵抗Ｒ１，Ｒ２の分圧点Ｐの電位が０Ｖ（グランドレベル）となる。なお、分圧抵抗Ｒ１，Ｒ２の各抵抗値については必ずしも等しく設定する必要はなく、必要に応じて任意に設定可能である。
【００３６】
また、分圧回路３２は、ＰｃｈＭＯＳトランジスタＱｐ２１，Ｑｐ２２が導通状態となる一定期間のみアクティブ状態となって分圧動作を行うようになっている。ＰｃｈＭＯＳトランジスタＱｐ２１，Ｑｐ２２は、イネーブルパルス発生源３８で発生され、レベルシフタ３９を介して供給されるイネーブルパルスｅｎｂを各ゲート入力とする。ＰｃｈＭＯＳトランジスタＱｐ２１，Ｑｐ２２は、各ゲートにイネーブルパルスｅｎｂが印加されることで導通状態となり、分圧回路３２をアクティブ状態とする。
【００３７】
ここで、クロックパルス発生源３４で発生されるクロックパルスｃｋの周期を２Ｈ（Ｈは水平走査期間）とした場合に、図５のタイミングチャートに示すように、イネーブルパルス発生源３８からはイネーブルパルスｅｎｂを１Ｈ周期で発生するようにする。そして、１Ｈ期間のうちのある一定期間においてのみ低レベルとなる。この低レベルの期間に、イネーブルパルスｅｎｂはＭＯＳトランジスタＱｐ２１，Ｑｐ２２を導通させることによって分圧回路３２をアクティブ状態とする。
【００３８】
レベルシフタ３９は、内部回路電源電圧ＶＤＤを正側電源電圧、回路出力端ＯＵＴに導出される回路出力電圧ＶＳＳを負側電源電圧とし、イネーブルパルス発生源３８で発生される第１の振幅電圧（ＶＤＤ−０Ｖ）のイネーブルパルスを、第２の振幅電圧（ＶＤＤ−ＶＳＳ）のイネーブルパルスにレベルシフトしてＰｃｈＭＯＳトランジスタＱｐ２１，Ｑｐ２２の各ゲートに与える。これにより、ＰｃｈＭＯＳトランジスタＱｐ２１，Ｑｐ２２に対して駆動電圧を十分にとることができ、それらのスイッチング動作をより確実に行えるになる。
【００３９】
（レギュレーション回路の構成）
最後に、レギュレーション回路３３の構成について説明する。このレギュレーション回路３３は、図４から明らかなように、スイッチ素子、例えばＰｃｈＭＯＳトランジスタＱｐ３１、サンプルホールド（Ｓ／Ｈ）回路４０、コンパレータ４１および先述したＡＮＤ回路３５を有する構成となっている。
【００４０】
このレギュレーション回路３３において、ＰｃｈＭＯＳトランジスタＱｐ３１は、分圧回路３２の分圧点Ｐとコンパレータ４１の非反転（＋）入力端との間に接続されており、先述したイネーブルパルスｅｎｂをゲート入力とする。これにより、ＭＯＳトランジスタＱｐ３１は、分圧回路３２がアクティブ状態となる期間に導通状態となって分圧点Ｐに得られる分圧電圧をサンプルホールド回路４０およびコンパレータ４１に伝達する。
【００４１】
サンプルホールド回路４０は、ＭＯＳトランジスタＱｐ３１を介して伝達される分圧電圧を、ＭＯＳトランジスタＱｐ３１が次に導通状態になるまでホールドし、コンパレータ４１の非反転入力端に与え続ける。コンパレータ４１は、その反転（−）入力端に基準電圧（本例では、グランドレベル）が与えられており、ＭＯＳトランジスタＱｐ３１が導通状態となり、当該ＭＯＳトランジスタＱｐ３１を介して分圧回路３２の分圧点Ｐに得られる分圧電圧が与えられることでアクティブ状態となって当該分圧電圧と基準電圧とを比較し、分圧電圧が基準電圧を越えるときに高レベルの比較結果をＡＮＤ回路３５にそのゲート制御信号として与える。
【００４２】
（レギュレーション回路の動作）
ここで、上記構成のレギュレーション回路３３のレギュレーション動作について説明する。
【００４３】
なお、図５のタイミングチャートに示すように、１Ｈ周期のイネーブルパルスｅｎｂにおける低レベルの期間（ｔ１〜ｔ３）をレギュレーション期間とする。また、イネーブルパルスｅｎｂの立ち下がりタイミングｔ１からクロックパルスｃｋの遷移タイミングｔ２までの期間をコンパレータ４１での比較準備期間、クロックパルスｃｋの遷移タイミングｔ２からイネーブルパルスｅｎｂの立ち上がりタイミングｔ３までの期間をコンパレータ４１での比較期間とする。クランプパルスｃｌｐは、イネーブルパルスｅｎｂの低レベル期間（ｔ１〜ｔ３）で発生するものとする。
【００４４】
先ず、イネーブルパルスｅｎｂが低レベルとなるレギュレーション期間では、分圧回路３２がアクティブ状態となることにより、その分圧点Ｐには回路出力端ＯＵＴの電位に応じた分圧電圧が得られる。ここで、回路出力端ＯＵＴに得られる負側出力電圧ＶＳＳが、目標電圧である−ＶＤＤレベルに達しないときには、分圧点Ｐの電位が０Ｖ(グランドレベル)よりも高くなる。
【００４５】
このとき、コンパレータ４１は、非反転入力電圧（分圧点Ｐの電圧）が反転入力電圧（グランドレベル）を越えることから、高レベルの比較結果をＡＮＤ回路３５に与える。すると、ＡＮＤ回路３５はクロックパルスｃｋをチャージポンプ回路３１に供給する。これにより、チャージポンプ回路３１ではクロックパルスｃｋに同期してポンピング動作が行われる。この一連の動作が１Ｈ周期ごとに繰り返して実行される。そして、最終的に、負側出力電圧ＶＳＳが目標電圧である−ＶＤＤレベルに達する。
【００４６】
負側出力電圧ＶＳＳが目標電圧である−ＶＤＤレベルに達すると、分圧点Ｐの電位が０Ｖ(グランドレベル)となる。このとき、コンパレータ４１は、非反転入力電圧（分圧点Ｐの電圧）と反転入力電圧（グランドレベル）とが等しくなるため、低レベルの比較結果をＡＮＤ回路３５に与える。すると、ＡＮＤ回路３５はクロックパルスｃｋのチャージポンプ回路３１への供給を遮断する。
【００４７】
このようにして、回路出力端ＯＵＴに得られる回路出力電圧ＶＳＳと内部回路電源電圧ＶＤＤとの差分を分圧回路３１で分圧し、その分圧点Ｐに得られる分圧電圧をコンパレータ４１において基準電圧（本例では、グランドレベル）と比較し、その比較結果に基づいてＡＮＤ回路３５でクロックパルスｃｋ（スイッチングパルス）のチャージポンプ回路３１への供給／停止を制御することにより、回路出力電圧ＶＳＳが目標電圧である−ＶＤＤレベルになるようにレギュレーションする回路動作が行われる。
【００４８】
また、上記構成の本実施形態に係るＤＣ−ＤＣコンバータ１４では、イネーブルパルスｅｎｂに基づくＰｃｈＭＯＳトランジスタＱｐ２１，Ｑｐ２２，Ｑｐ３１のＯＮ／ＯＦＦ制御により、レギュレーション期間においてのみ分圧回路３２およびコンパレータ４１をアクティブ状態とし、それ以外の期間では非アクティブ状態とするようにしたことにより、レギュレーション動作に必要な一定期間においてのみ分圧抵抗Ｒ１，Ｒ２およびコンパレータ４１に電流が流れることになるため、分圧抵抗Ｒ１，Ｒ２およびコンパレータ４１に常時電流を流すことに伴う消費電力のロスを抑えることができる。
【００４９】
［ＤＣ−ＤＣコンバータの第２回路例］
図６は、ＤＣ−ＤＣコンバータ１４の他の回路例（第２回路例）を示すブロック図であり、図中、図４と同等部分には同一符号を付して示している。
【００５０】
この第２回路例に係るＤＣ−ＤＣコンバータ１４では、レギュレーション回路３３′の構成が、第１回路例におけるレギュレーション回路３３と相違するのみであり、その他の構成は全く同じである。本回路例におけるレギュレーション回路３３′は、サンプルホールド回路４０がコンパレータ４１の後段に配置されている点で、コンパレータ４１の前段に配置されている第１回路例の場合と相違している。
【００５１】
すなわち、第１回路例におけるレギュレーション回路３３では、分圧回路３１の分圧電圧をサンプルホールド回路４０で保持するようにしているのに対して、第２回路例におけるレギュレーション回路３３′では、コンパレータ４１の比較結果をサンプルホールド回路４０で保持するようにしている。この点における相違のみであり、レギュレーション回路３３′におけるレギュレーションの回路動作には何ら違いはない。
【００５２】
［ＤＣ−ＤＣコンバータの第３回路例］
図７は、ＤＣ−ＤＣコンバータ１４の他の回路例（第３回路例）を示すブロック図であり、図中、図６と同等部分には同一符号を付して示している。この第３回路例に係るＤＣ−ＤＣコンバータ１４では、レギュレーション回路３３″の構成が、第２回路例におけるレギュレーション回路３３′と相違するのみであり、その他の構成は全く同じである。
【００５３】
すなわち、本回路例におけるレギュレーション回路３３″は、スイッチ素子として例えばＮｃｈＭＯＳトランジスタＱｎ３１を用いるとともに、サンプルホールド回路４０のサンプリングパルスとして例えばクランプパルスｃｌｐを用いた構成を採っており、その以外の構成は第２回路例と基本的に同じである。なお、サンプルホールド回路４０のサンプリングパルスとしてはクランプパルスｃｌｐに限られるものではない。
【００５４】
この第３回路例に係るＤＣ−ＤＣコンバータ１４において、分圧回路３２のＭＯＳトランジスタＱｐ２１，Ｑｐ２１の各ゲートには、イネーブルパルス発生源３８で発生される第１の振幅電圧（ＶＤＤ−０Ｖ）のイネーブルパルスがインバータ４２で極性反転されて印加される。ＮｃｈＭＯＳトランジスタＱｎ３１のゲートには、レベルシフタ３９でレベルシフトされた第２の振幅電圧（ＶＤＤ−ＶＳＳ）のイネーブルパルスが印加される。
【００５５】
また、コンパレータ４１としては、オフセットキャンセル機能付きのものを用いることも可能である。ここで、オフセットキャンセル機能とは、コンパレータは通常増幅器によって構成され、その入力にオフセットが発生し易いことから、そのオフセット分が出力に現れないようにするために、オフセットを検出してこれをキャンセルする機能のことである。
【００５６】
図８は、第３回路例に係るＤＣ−ＤＣコンバータ１４の回路動作を説明するためのタイミングチャートである。このタイミングチャートにおいて、期間Ｔ１がコンパレータ４１の比較期間（＝分圧回路３２およびコンパレータ４１のアクティブ期間）、期間Ｔ２がサンプルホールド回路４０のサンプリング期間、期間Ｔ３がサンプルホールド回路４０のホールド期間である。
【００５７】
ここで、コンパレータ４１として、オフセットキャンセル機能付きのものを用いた場合の第３回路例に係るＤＣ−ＤＣコンバータ１４の回路動作について、図８のタイミングチャートを用いて説明する。
【００５８】
先ず、先の各回路例の場合と同様に、分圧回路３２およびコンパレータ４１を一定期間Ｔ１のみアクティブ状態とし、その期間Ｔ１中のある期間Ｔ２にコンパレータ４１の比較結果をサンプルホールド回路４０でサンプリングし、それ以外の期間Ｔ３ではそれをホールドする。このホールド期間Ｔ３中の一定期間、即ち比較期間Ｔ１以外の期間の一部、具体的にはイネーブルパルスｅｎｂが低レベルの期間では、コンパレータ４１のオフセット検出が行われる。
【００５９】
そして、サンプリング期間Ｔ２以外に変化タイミングを持つクロック、具体的にはクロックパルス発生器３４で発生されるクロックパルスｃｋと、サンプルホールド回路４０のホールド出力との論理積をＡＮＤ回路３５でとり、その論理積の結果をチャージポンプ回路３１にスイッチングパルスとして与える。これにより、チャージポンプ回路３１は、サンプリング期間Ｔ２以外に変化タイミングを持つクロックとサンプルホールド回路４０のホールド出力との論理積の結果を用いてポンピング動作を行うことになる。
【００６０】
なお、上記各回路例では、分圧回路３１の分圧電圧あるいはコンパレータ４１の比較結果を保持する手段としてサンプルホールド回路４０を用いるとしたが、サンプルホールド回路４０に限られるものではなく、ラッチ回路やＳＲＡＭ等、分圧回路３１の分圧電圧あるいはコンパレータ４１の比較結果を一定期間保持できる構成のものであれば良い。さらに、分圧回路３２を一定期間だけアクティブ状態にするスイッチ素子として、分圧抵抗Ｒ１，Ｒ２の両側にＰｃｈＭＯＳトランジスタＱｐ２１，Ｑｐ２２を接続する構成としたが、ＰｃｈＭＯＳトランジスタＱｐ２２を省略することも可能である。
【００６１】
また、上記各回路例においては、内部回路電源電圧ＶＤＤを基に、−ＶＤＤレベルの回路出力電圧ＶＳＳを発生する負電圧発生タイプのチャージポンプ型ＤＣ−ＤＣコンバータを例に採って説明したが、その電圧レベルは−ＶＤＤレベルに限られるものではなく、さらには、内部回路電源電圧ＶＤＤを基に、これと電圧値が異なる正の電源電圧を発生する正電圧発生タイプのチャージポンプ型ＤＣ−ＤＣコンバータにも同様に適用可能である。
【００６２】
さらにまた、上記各回路例においては、分圧回路３２およびコンパレータ４１の双方を一定期間だけアクティブ状態にすることによって消費電力のロスを抑えるようにしたが、これは最も好ましい実施の形態であり、分圧回路３２およびコンパレータ４１のいずれか一方のみを一定期間だけアクティブ状態にすることによっても消費電力のロスを抑えることが可能である。
【００６３】
以上説明した各回路例に係るチャージポンプ型ＤＣ−ＤＣコンバータ（電源発生回路）１４は、図１から明らかなように、垂直駆動回路１２やセレクタ回路１３と共に、同一の基板（液晶表示パネル１５）上における画素部１１の周辺領域（いわゆる、額縁領域）に一体的に形成される。
【００６４】
このＤＣ−ＤＣコンバータ１４の形成に際しては、画素部１１の各画素トランジスタとしてＴＦＴを用いていることから、ＤＣ−ＤＣコンバータ１４を構成するトランジスタ、即ち図４，図６におけるＭＯＳトランジスタＱｐ１１〜Ｑｐ１３，Ｑｐ２１，Ｑｐ２２，Ｑｐ３１，Ｑｎ１１，Ｑｎ１２の他、レベルシフタ３７，３９、サンプルホールド回路４０およびコンパレータ４１を構成するトランジスタ等としてもＴＦＴを用い、少なくともこれらトランジスタ回路を画素部１１と同一プロセスを用いて作成することで、その製造が容易となるとともに、低コストにて実現できる。
【００６５】
特に、トランジスタ回路のうち、ＣＭＯＳインバータを構成するＭＯＳトランジスタＱｐ１１，Ｑｎ１１については０Ｖ−ＶＤＤで動作することから、これを除いた高耐圧の必要なＭＯＳトランジスタ（ダイオードＤ１１を含む）については、ＴＦＴで作成すると素子分離が不要なため、画素部１１と同一プロセスを用いて作成することで、その作成が容易になる。この場合、他のトランジスタ回路などについては、液晶表示パネル１５とは別の基板上にシリコンチップで作成するようにすれば良い。
【００６６】
なお、上記の適用例では、先述した実施形態に係るチャージポンプ型ＤＣ−ＤＣコンバータ１４を液晶表示パネル１５上に画素部１１と一体的に形成するとしたが、必ずしも画素部１１と一体的に形成する必要はなく、液晶表示装置の外部回路として用いても良く、また液晶表示パネル１５とは別の基板上に作成するようにしても良い。
【００６７】
ただし、液晶表示パネル１５と同一の基板上に一体形成した方が有利であることは、上述したことから明らかである。しかも、先述した各回路例に係るチャージポンプ型ＤＣ−ＤＣコンバータ１４は、小面積の回路規模にて大きな電流容量を得ることができ、また特にＴＦＴ（薄膜トランジスタ）のように、しきい値電圧Ｖｔｈが大きいトランジスタを用いた場合にその効果が極めて大であるため、当該ＤＣ−ＤＣコンバータ１４を画素部１１と同一の基板上に一体形成することで、液晶表示装置を含むセットの低コスト化、さらには薄型化、コンパクト化に大きく寄与できる。
【００６８】
なお、上記実施形態では、上記各回路例に係るチャージポンプ型ＤＣ−ＤＣコンバータを、各画素の表示素子（電気光学素子）が液晶セルであるアクティブマトリックス型液晶表示装置における電源発生回路として用いる場合を例に採ったが、本発明は、液晶表示装置への適用に限らず、エレクトロルミネッセンス（ＥＬ）素子を各画素の表示素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００６９】
また、本発明に係る表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末装置の表示部として用いて好適なものである。
【００７０】
図９は、本発明に係る携帯端末装置、例えば携帯電話機の構成の概略を示す外観図である。
【００７１】
本例に係る携帯電話機は、装置筐体５１の前面側に、スピーカ部５２、出力表示部５３、操作部５４およびマイク部５５を上部側から順に配置された構成となっている。かかる構成の携帯電話機において、出力表示部５３には液晶表示装置が用いられ、この液晶表示装置として先述した実施形態に係る液晶表示装置が用いられる。
【００７２】
このように、携帯電話機などの携帯端末装置において、先述した各回路例に係るＤＣ−ＤＣコンバータを搭載した液晶表示装置を表示部４３として用いることにより、これらＤＣ−ＤＣコンバータが小面積の回路規模にて大きな電流容量を得ることが可能であるため、携帯端末の低消費電力化、さらには装置本体の小型化、コンパクト化に大きく寄与できる利点がある。特に、当該ＤＣ−ＤＣコンバータは消費電力のロスが少なく、高効率化ができることにより、さらなる低消費電力化が可能であるため、主電源であるバッテリの一回の充電での使用時間の長時間化が図れるという利点がある。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、画素トランジスタとして薄膜トランジスタを用いた画素がガラス基板上に行列状に配列されてなる画素部と、前記画素部と同一のガラス基板上に当該画素部と同一プロセスにて薄膜トランジスタを用いて形成され、内部回路電源電圧に基づいてこれと電圧値が異なる電源電圧を発生する電源発生手段とを備えた表示装置または当該表示装置を出力表示部として用いた携帯端末装置において、回路出力電圧を分圧する分圧回路およびコンパレータの少なくとも一方を一定期間のみアクティブ状態にするようにしたことにより、分圧抵抗やコンパレータに常時電流を流すことに伴う消費電力のロスを抑え、高効率化できるため、装置全体の低消費電力化が可能となる。特に、電源発生手段を構成するトランジスタとして薄膜トランジスタを用い、これらトランジスタ回路を画素部と同一プロセスにて作成することで、その製造が容易になるとともに、低コストにて実現できるため、表示装置を含むセットの低コスト化、さらには薄型化、コンパクト化に大きく寄与できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。
【図２】画素回路の回路構成の一例を示す回路図である。
【図３】３時分割駆動のセレクタ回路の概念図である。
【図４】ＤＣ−ＤＣコンバータの第１回路例を示す回路図である。
【図５】第１回路例に係るＤＣ−ＤＣコンバータの動作説明のためのタイミングチャートである。
【図６】ＤＣ−ＤＣコンバータの第２回路例を示す回路図である。
【図７】ＤＣ−ＤＣコンバータの第３回路例を示す回路図である。
【図８】第３回路例に係るＤＣ−ＤＣコンバータの動作説明のためのタイミングチャートである。
【図９】本発明に係る携帯電話機の構成の概略を示す外観図である。
【符号の説明】
１１…画素部、１２…垂直駆動回路、１３…セレクタ回路、１４…ＤＣ−ＤＣコンバータ、１５…液晶表示パネル、１６−１〜１６−ｎ…走査線、１７−１〜１７−ｍ…信号線、１８…ドライバＩＣ、２１…薄膜トランジスタ（ＴＦＴ）、２２…保持容量、２３…液晶容量（液晶セル）、３１…チャージポンプ回路、３２…分圧回路、３３…レギュレーション回路、３７，３９…レベルシフタ、４０…サンプルホールド（Ｓ／Ｈ）回路、４１…コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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