(57)【特許請求の範囲】
【請求項１】
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロック、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリ、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路、及び
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路、を具備し、
前記メモリマッピング回路は、動作モードに応じて各々の仮想メモリ回路に割り当てられる実メモリの記録領域を変更するよう制御することを特徴とする映像信号処理装置。
【請求項２】
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロック、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリ、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路、及び
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路、を具備し、
前記メモリマッピング回路は、動作モードに応じて各々の仮想メモリ回路に割り当てられる実メモリのメモリサイズを変更するよう制御することを特徴とする映像信号処理装置。
【請求項３】
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロック、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリ、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路、及び
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路、を具備し、
前記メモリマッピング回路は、動作モードに応じて前記仮想メモリ回路に割り当てられる実メモリのメモリサイズが０を含むよう制御することを特徴とする映像信号処理装置。
【請求項４】
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロック、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリ、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路、及び
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路、を具備し、
前記メモリマッピング回路は、静止画処理と動画処理により前記仮想メモリ回路に割り当てられる実メモリの記録領域を変更するよう制御することを特徴とする映像信号処理装置。
【請求項５】
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロック、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリ、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路、及び
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路、を具備し、
前記メモリマッピング回路は、静止画処理が必要な仮想メモリ回路にはフレームサイズの実メモリの記録領域を割り当て、動画処理が必要な仮想メモリ回路にはフィールドサイズの実メモリの記録領域を割り当てるよう制御することを特徴とする映像信号処理装置。
【請求項６】
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロック、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリ、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路、及び
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路、を具備し、
前記メモリマッピング回路は、映像フィールド時間単位または映像フレーム時間単位で前記仮想メモリ回路に割り当てられる実メモリの記録領域を変更するよう制御することを特徴とする映像信号処理装置。
【請求項７】
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロック、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリ、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路、及び
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路、を具備し、
前記メモリ制御回路は、同時に発生する複数の仮想メモリ回路からの前記実メモリへのアクセスを調整することを特徴とする映像信号処理装置。
【請求項８】
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロックであって、その１つが映像データをシャフリングする映像信号処理ブロック、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有する実メモリ、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させ、動画処理を実行するか静止画処理を実行するかの処理内容に応じて各仮想メモリ回路に割り当てられる前記実メモリの記録領域を変更するメモリマッピング回路、及び
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路、を具備することを特徴とする映像信号処理装置。
【請求項９】
前記メモリマッピング回路は、動画を記録するとき、シャフリングする映像信号処理ブロックに接続された仮想メモリ回路に対して前記実メモリにおける映像１フレームサイズより大きな記録領域を割り当てて映像データと実アドレスの位置をフレーム又はフィールド処理単位ごとに変更して格納し、静止画を記録するとき、前記仮想メモリ回路に対して前記実メモリにおける映像１フレームサイズの記録領域を割り当てて映像データと実アドレスの位置を固定して格納することを特徴とする請求項８記載の映像信号処理装置。
【請求項１０】
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロック、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリ、
前記仮想メモリ回路に前記実メモリにおける同一の記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路、及び
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路、を具備し、
前記メモリマッピング回路は、動作モードに応じて、前記実メモリの同一記録領域に割り当てる前記仮想メモリ回路を変更するために、動作モードごとに前記映像信号処理ブロックと前記仮想メモリ回路との間の接続を切り替え制御するよう構成されたことを特徴とする映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、映像信号を信号処理する映像信号処理装置に関し、特に入力された映像信号を格納するメモリを有する映像信号処理装置に関する。
【０００２】
【従来の技術】
図３は従来の映像信号処理装置の構成を示すブロック図である。図３において、カメラから第１の映像信号処理ブロック１０１に入力された映像データである映像信号１１１は、映像信号１１２として第１のメモリ１０３に一旦入力され、その映像データは第１のメモリ１０３に貯えられる。第１の映像信号処理ブロック１０１において、映像信号１１１と第１のメモリ１０３からの映像信号１１３とにより、電子ズーム処理や手ぶれ補正処理等が行われる。
第２の映像信号処理ブロック１０２は、第１の映像信号処理ブロック１０１からの映像信号１１４を子画面化する。子画面化された映像は第２のメモリ１０４に複数個生成してマルチ画面を生成したり、または静止画を生成する。これらの映像データは第２のメモリ１０４に一旦貯えられる。第２の映像信号処理ブロック１０２は、第２のメモリ１０４からの映像信号１１６と第１の映像信号処理ブロック１０１からの映像信号１１４とを加算比率を変えながら加算し、オーバーラップなどのディジタル効果処理等を行う。
【０００３】
第２の映像信号処理ブロック１０２からの映像信号１１７は、モニター出力回路１０７及び第３のメモリ１０５に出力される。第３の映像信号処理ブロック１０６は、第２の映像信号処理ブロック１０２からの映像信号１１７が第３のメモリ１０５を介して入力され、シャフリング処理が行われる。
第１のメモリ１０３と第２のメモリ１０４のメモリサイズは、動画を取り扱う場合にはフィールドサイズでよいが、静止画を取り扱う場合には画質向上のためにフレームサイズにする必要がある。
また、ＤＶフォーマットの場合、第３のメモリ１０５はシャフリング処理を行うため、フレームサイズよりも大きくなる。シャフリング処理はフレーム単位で行われ、フレーム毎に行う必要があるため、第３のメモリ１０５は少なくとも２フレーム以上必要である。しかし、読み出したアドレスに新しいフレームのデータを書き込むよう構成すれば、第３のメモリ１０５のメモリサイズを１フレーム＋αに小さくすることも可能である。
【０００４】
【発明が解決しようとする課題】
映像データであるディジタル映像信号を記録媒体に記録する映像信号処理装置において、ディジタル映像信号を処理するためにフレームサイズまたはフィールドサイズのメモリを複数個設ける必要があった。また、ディジタル映像信号を処理するための各種の機能を付加しようとすると、フィールドサイズまたはフレームサイズのメモリがさらに必要であった。
さらに、昨今の小型化が重視されるムービカメラ等においてはメモリーをＬＳＩに内蔵する傾向にある。しかし、このようなムービカメラ等のＬＳＩにフィールドサイズまたはフレームサイズのメモリを複数個を内蔵させることは困難であった。
本発明は、メモリサイズを増やすことなく、ディジタル映像信号を記録媒体に記録することができるとともに各種の機能を付加することができる映像信号処理装置を実現することを目的とする。
【０００５】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る映像信号処理装置は、
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロックと、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路と、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリと、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路と、
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路とを具備し、
前記メモリマッピング回路は、動作モードに応じて各々の仮想メモリ回路に割り当てられる実メモリの記録領域を変更するよう制御するよう構成されている。このように構成された本発明の映像信号処理装置は、動作モードに応じて仮想メモリに割り当てられる実メモリの記録領域を変更することにより、映像信号を最小限のメモリ容量で記録媒体に記録することが可能となる。
【０００６】
他の観点による発明の映像信号処理装置は、
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロックであって、その１つが映像データをシャフリングする映像信号処理ブロックと、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路と、
前記仮想メモリ回路に割り当てられる複数の記録領域を有する実メモリと、
前記仮想メモリ回路に前記実メモリにおける記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させ、動画処理を実行するか静止画処理を実行するかの処理内容に応じて各仮想メモリ回路に割り当てられる前記実メモリの記録領域を変更するメモリマッピング回路と、
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路とを具備する。
このように構成された本発明の映像信号処理装置は、仮想メモリ回路にマッピングされる実メモリの容量を動画処理時に比べ静止画処理時に減らすよう構成されているため、静止画処理時において実メモリの記録領域を有効に利用することが可能となる。
【０００７】
他の観点による発明の映像信号処理装置は、
映像データが入力されて動作モードに応じた信号処理を行う複数の映像信号処理ブロックと、
前記映像信号処理ブロックからの仮想アドレスを実アドレスに変換する仮想メモリ回路、
前記仮想メモリ回路に割り当てられる複数の記録領域を有し、前記仮想メモリ回路のメモリサイズより小さいメモリサイズの実メモリと、
前記仮想メモリ回路に前記実メモリにおける同一の記録領域を割り当てる制御信号を各仮想メモリ回路へ出力し、各仮想メモリ回路において仮想アドレスを前記実メモリの実アドレスに変換させるメモリマッピング回路と、
前記実アドレスに基づき該当する前記映像信号処理ブロックからの映像データを前記実メモリに書き込み、または前記実メモリから映像データを読み出し、該当する前記映像信号処理ブロックへ出力するメモリ制御回路とを具備し、
前記メモリマッピング回路は、動作モードに応じて、前記実メモリの同一記録領域に割り当てる前記仮想メモリ回路を変更するために、動作モードごとに前記映像信号処理ブロックと前記仮想メモリ回路との間の接続を切り替え制御するよう構成されている。このように構成された本発明の映像信号処理装置は、余分な選択回路を設けることなく、実メモリを経由して各映像信号処理ブロック間の配線を切り替えることが可能となる。
【０００８】
【発明の実施の形態】
以下、本発明に係る映像信号処理装置の好ましい実施例について、添付の図面を用いて説明する。
図１は本発明に係る実施例１の映像信号処理装置の構成を示すブロック図である。実施例１においては、カメラからの映像信号をＤＶフォーマットに変換する場合について一例として説明する。実施例１において、ＤＶフォーマットとはＨＤ  ＤＩＧＩＴＡＬ  ＶＣＲ  ＣＯＮＦＥＲＥＮＣＥ，  ”Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ  ｏｆ  Ｃｏｎｓｕｍｅｒ  −  Ｕｓｅ  Ｄｉｇｉｔａｌ  ＶＣＲｓ  ｕｓｉｎｇ  ６．３ｍｍ  ｍａｇｎｅｔｉｃ  Ｔａｐｅ”  ，Ｄｅｃｅｍｂｅｒ，  １９９４の規格である。また、実施例１における映像信号としては、ＮＴＳＣ方式とＰＡＬ方式の共用を考える。
ＮＴＳＣ方式の場合の映像信号は、１ラインの有効画素数は７２０画素であり、有効ライン数は４８０ラインであり、３０×１．００１フレーム／秒である。
一方、ＰＡＬ方式の場合の映像信号は、１ラインの有効画素数は７２０画素であり、有効ライン数は５７６ラインであり、２５フレーム／秒である。
【０００９】
図１に示すように、実施例１の映像信号処理装置は、複数の映像信号処理ブロック１，３，５，７，１２，１３，１４と複数の仮想メモリ回路２，４，６，８，９，１１，１５とを有している。また、実施例１の映像信号処理装置は、各仮想メモリ回路２，４，６，８，９，１１，１５に制御信号を出力するメモリマッピング回路１８と、各仮想メモリ回路２，４，６，８，９，１１，１５からの信号を制御するメモリ制御回路１６と、このメモリ制御回路１６により制御された各仮想メモリ回路２，４，６，８，９，１１，１５からの信号を格納する実メモリ１７とを有している。
【００１０】
第１の映像信号処理ブロック１は第１の仮想メモリ回路２に接続されており、第１の映像信号処理ブロック１が見かけ上はメモリにアクセスするよう接続されている。即ち、第１の映像信号処理ブロック１は仮想アドレス２２を第１の仮想メモリ回路２に出力して、その仮想アドレス２２にデータの書き込み（書込信号２３）またはデータの読み出し（読出信号２４）を行う。
同様に、第２の映像信号処理ブロック３は第２の仮想メモリ回路４に接続されており、第２の映像信号処理ブロック３が仮想アドレス２６を第２の仮想メモリ回路４に出力して、その仮想アドレス２６のデータの読み出し（読出信号２７）を行う。また、第２の映像信号処理ブロック５は第３の仮想メモリ回路６に接続されており、第３の映像信号処理ブロック５が仮想アドレス２９を第３の仮想メモリ回路６に出力して、その仮想アドレス２９にデータの書き込み（書込信号３０）を行う。さらに、第４の映像信号処理ブロック７は第４の仮想メモリ回路８と第５の仮想メモリ回路９に接続されており、第４の映像信号処理ブロック７が仮想アドレス３２を第４の仮想メモリ回路８に出力して、その仮想アドレス３２にデータの書き込み（書込信号３３）と読み出し（読出信号３４）を行う。また、第４の映像信号処理ブロック７は仮想アドレス３５を第５の仮想メモリ回路９に出力して、その仮想アドレス３５にデータの書き込み（書込信号３６）を行うとともに、その書き込みデータはモニタ出力回路１０に送られる。
【００１１】
第５の映像信号処理ブロック１２は仮想アドレス３７を第６の仮想メモリ回路１１に出力して、その仮想アドレス３７のデータを読み込む（読出信号３８）。第６の映像信号処理ブロック１３は第５の映像信号処理ブロック１２からの出力３９を処理して第７の映像信号処理ブロック１４に出力する。第７の映像信号処理ブロック１４は、第６の映像信号処理ブロック１３からの信号４０を第７の仮想メモリ回路１５の仮想アドレス４１に一旦格納する（書込信号４２）とともに信号４４を外部へ出力する。
【００１２】
第１の仮想メモリ回路２はメモリ制御回路１６を経由して実メモリ１７に接続されている。メモリマッピング回路１８は第１の仮想メモリ回路２に実メモリ１７の領域を割り当てる制御信号７１を出力する。第１の仮想メモリ回路２は入力された制御信号７１に従って、第１の仮想メモリ回路２に与えられた仮想アドレス２２を実アドレス５１に変換する。第１の仮想メモリ回路２は、変換された実アドレス５１に従って、第１の映像信号処理ブロック１からの書込信号２３を実メモリ１７に書き込むための書込信号５２をメモリ制御回路１６に出力する。または、第１の仮想メモリ回路２は、実メモリ１７からの読み出しを行いメモリ制御回路１６が読出信号５３を出力するよう指示する。
【００１３】
上記のように、第１から第７の仮想メモリ回路２，４，６，８，９，１１，１５は、メモリ制御回路１６を経由して実メモリ１７に接続されている。メモリマッピング回路１８は第１から第７の仮想メモリ回路２，４，６，８，９，１１，１５に実メモリ１７の記録領域を割り当てる制御信号７１，７２，７３，７４，７５，７６，７７を出力している。第１から第７の仮想メモリ回路２，４，６，８，９，１１，１５はそれぞれの制御信号７１，７２，７３，７４，７５，７６，７７に従って、第１から第７の仮想メモリ回路２，４，６，８，９，１１，１５に与えられた仮想アドレス２２，２６，２９，３２，３５，３７，４１を実アドレス５１，５４，５６，５８，６１，６３，６５に変換する。第１から第７の仮想メモリ回路２，４，６，８，９，１１，１５は、変換された実アドレスに従って、メモリ制御回路１６に指示を出し、各映像信号処理ブロックからの書込信号２３，３０，３３，３６，４２を実メモリ１７に書き込み、または、実メモリ１７からの読出信号５３，５５，６０，６４，６７を各映像信号処理ブロックに出力する。
【００１４】
メモリ制御回路１６は第１から第７の仮想メモリ回路２，４，６，８，９，１１，１５からのアクセスを調整して、実メモリ１７にアクセスする。図１において、実メモリ１７にアドレス８０が入力されると、そのアドレス８０に書込データ８１が格納され、またはそのアドレス８０の読出データ８２が出力される。
【００１５】
第１の映像信号処理ブロック１は、例えばカメラからのディジタル映像信号２１が入力されると、そのディジタル映像信号２１に基づく映像データ２３を第１の仮想メモリ回路２に出力する。第１の仮想メモリ回路２は、入力された映像データ２３を一旦貯える。第１の映像信号処理ブロック１は、入力された映像信号２１と、フレーム遅延またはフィールド遅延された第１の仮想メモリ回路２から出力された映像データ２４とにより電子ズーム処理や手ぶれ補正処理等を行う。第２の映像信号処理ブロック３は、第２の仮想メモリ回路４からのタイトル用映像データ２７を第１の映像信号処理ブロック１から出力された映像データ２５と混合する。第２の仮想メモリ回路４からのタイトル用映像データ２７は透明の概念が付加された特殊な映像データである。第２の映像信号処理ブロック３は、原画である第１の映像信号処理ブロック１から出力された映像データ２５に文字や絵などを部分的に上書きする機能を有する。
【００１６】
第３の映像信号処理ブロック５は、第２の映像信号処理ブロック３から出力された映像データ２８を子画面化し、その子画面化された映像データ３０を第３の仮想メモリ回路６に出力する。
第４の映像信号処理ブロック７は、子画面化された映像データ３１を第３の仮想メモリ回路６から受け取り、任意の位置に子画面を生成し、第４の仮想メモリ回路８に出力する。第４の仮想メモリ回路８は、マルチ画面を生成する。第４の映像信号処理ブロック７は、生成されたマルチ画面の映像データ３４を第４の仮想メモリ回路８から受け取り、モニター出力回路１０と第５の仮想メモリ回路９にその映像データ３６を出力する。
【００１７】
第４の映像信号処理ブロック７は、上記の動作の他に、次のような動作も行う。第４の映像信号処理ブロック７は、静止画の映像データ３３を第４の仮想メモリ回路８に出力し、その映像データ３３は第４の仮想メモリ回路８に一旦貯えられる。第４の映像信号処理ブロック７は、静止画の映像データ３４と、第２の映像信号処理ブロック３からの映像データ２８とを加算比率を変えながら加算するオーバーラップなどのディジタル効果処理を行う。第４の映像信号処理ブロック７は、ディジタル効果処理を行った映像データ３６をモニター出力回路１０と第５の仮想メモリ回路９に出力する。
【００１８】
第５の映像信号処理ブロック１２は、第６の仮想メモリ回路１１へ仮想アドレス３７を出力し、シャフリング規則に従ってシャフリングされた映像データ３８を受け取る。第６の映像信号処理ブロック１３は第５の映像信号処理ブロック１２から出力された映像データ３９をＤＶ圧縮する。
第７の映像信号処理ブロック１４は第６の映像信号処理ブロック１３から出力された映像データ４０を受け取り、第７の仮想メモリ回路１５に映像データ４２を格納するとともに、誤り訂正符号付加を行いその映像データ４４を外部に出力する。
【００１９】
図２は、実施例１における実メモリ１７の記録領域の構成を示す説明図である。図２に示すように、実メモリ１７は、３Ｍｂｉｔの領域１、３Ｍｂｉｔの領域２、０．６Ｍｂｉｔの領域３、０．６Ｍｂｉｔの領域４、４．８Ｍｂｉｔの領域５、４Ｍｂｉｔの領域６とから構成される。
下記表１は、実施例１における各動作モードの場合に、メモリマッピング回路１８が各仮想メモリ回路に対して割り振る実メモリ１７のマッピング状態を示す。
【００２０】
【表１】
0003629169.tif 000002
【００２１】
動画処理の場合には各種の機能を実現するのに必要なメモリサイズを考慮して、仮想メモリ回路に対して実メモリ１７におけるフィールドサイズの記録領域を割り振る。一方、静止画処理の場合には各種の機能を実現するのに必要なメモリサイズを考慮して、仮想メモリ回路に対して実メモリ１７におけるフレームサイズの記録領域を割り振る。このように記録領域を割り振るとき、データを格納する必要のない仮想メモリ回路には実メモリ１７の記録領域を割り振らない。
【００２２】
実施例１の映像信号処理装置において、ディジタルズームを行う場合には第１の仮想メモリ回路２に実メモリ１７の記録領域を割り振る。また、マルチ画面生成の場合には第３の仮想メモリ回路６と第４の仮想メモリ回路８に実メモリ１７の記録領域を割り振り、オーバーラップ処理する場合は第４の仮想メモリ回路８に実メモリ１７の記録領域を割り振る。
【００２３】
また、第３の仮想メモリ回路６以外の仮想メモリ回路２，４，８，９，１１，１５は、動画処理の場合にフィールドサイズの実メモリ１７の記録領域をその仮想メモリ回路に割り振る。例えば、第１の仮想メモリに３Ｍｂｉｔ、第４の仮想メモリに３Ｍｂｉｔのメモリサイズを割り振る。静止画処理の場合にはフレームサイズの実メモリ１７を仮想メモリ回路に割り振る。例えば、第１の仮想メモリに６Ｍｂｉｔ、第４の仮想メモリに４．８Ｍｂｉｔのメモリサイズを割り振る。このときデータを格納する必要のない機能に関係する仮想メモリ回路には実メモリ１７を割り振らない。
表１において、動画処理のオーバーラップフレームの機能以外は、電子ズームを行うとして、第１の仮想メモリ回路２には実メモリ１７の領域１（３Ｍｂｉｔ）を割り当てている。実施例１の映像信号処理装置は、オーバーラップを行う静止画映像をフレームとするフレームズームの場合には、メモリが不足するため電子ズームを行わないよう構成している。
上記のように構成することにより、実施例１の映像信号処理装置は、実メモリ１７が最小のメモリ容量で各種のディジタル信号処理を効率的に行うことができる。
【００２４】
次に、実施例１の映像信号処理装置におけるシャフリングメモリについて説明する。
動画処理を行う場合には、第５の仮想メモリ回路９をシャフリングメモリとして用い、実メモリ１７の領域４（０．６Ｍｂｉｔ）＋領域５（４．８Ｍｂｉｔ）の５．４Ｍｂｉｔを割り振る。このように実メモリ１７の記録領域を割り振ることにより、従来例でも説明したように読み出したアドレスに次のフレームを書き込み、フレーム毎の映像データに対して実メモリ１７のアドレスを変化させて格納することにより１フレーム強のメモリ容量でシャフリングを実現することができる。
静止画処理を行う場合には、第４の仮想メモリ回路８をシャフリングメモリとして用い、実メモリ１７の領域５の４．８Ｍｂｉｔを割り振る。静止画処理の場合は、フレーム毎に異なる映像データをシャフリングする必要がないため、１フレームのメモリ容量でシャフリングを実行することができる。上記のように、実行することにより、静止画処理の場合において実メモリ１７を有効に使うことができる。
実施例１において、静止画の記録時に領域４（０．６Ｍｂｉｔ）を第２の仮想メモリ回路４に割り当て、トータルのメモリサイズを領域３（０．６Ｍｂｉｔ）と合わせて１．２Ｍｂｉｔにすることにより、タイトルミックスを最小のメモリ容量で実現することができる。
【００２５】
次に、実施例１における第５の映像信号処理ブロック１２の接続について説明する。
表１に示すように、動画処理の場合、第５の仮想メモリ回路９と第６の仮想メモリ回路１１を実メモリ１７の同一領域（領域４＋領域５）に割り振り、静止画処理の場合、第４の仮想メモリ回路８と第６の仮想メモリ回路１１を実メモリ１７の同一領域（領域５）に割り振る。このように実行させるために、動画処理時と静止画処理時で第５の映像信号処理ブロック１２の入力の接続先を、第５の仮想メモリ回路９と第４の仮想メモリ回路８との間でメモリ制御回路１６により変更している。
【００２６】
実施例１の映像信号処理装置は、メモリ制御回路１６により仮想メモリ回路を選択するよう構成されているため、選択するための余分な選択回路を設ける必要がなく、映像信号処理ブロックの接続先を容易に制御することができる。
なお、上記の実施例１においては、実メモリ１７を１個で映像信号処理装置を実現した構成を示したが、複数個の実メモリで実現しても上記実施例１と同様に実施可能である。
また、実施例１では、ＤＶフォーマットに準拠した映像信号処理装置について説明したが、本発明は実施例１に限定されるものではなく、記憶手段としてのメモリを用いる映像信号処理装置であれば上記実施例１と同様な効果を得ることができる。
また、第１の映像信号処理ブロック１は第１の仮想メモリ回路２に対してデータを入出力する構成で示したが、本発明は書き込み用の仮想メモリと読み出し用の仮想メモリとの２つのメモリに分ける構成でもよい。
また、実施例１の映像信号処理装置においては、第７の仮想メモリ回路１５を領域６に常に固定して用いたが、第７の仮想メモリ回路が実メモリ１７の記録領域を流動的に使用するよう構成することにより、本発明は更に実メモリを有効に使うことが可能となる。
【００２７】
【発明の効果】
以上、実施例について詳細に説明したところから明らかなように、本発明は次の効果を有する。
本発明によれば、各映像信号処理ブロックで用いるメモリの記録領域を動作モードに応じて変更することにより、最小限のメモリ容量でかつ最小の回路規模により映像信号処理装置を実現することができる。
特に、小型化が重要視されているこの分野の民生機器において、メモリを用いた各種映像信号処理機能を有する映像信号処理装置は、メモリを映像信号処理回路（ＬＳＩ）に内蔵することが可能となる。この結果、本発明の映像信号処理装置は、小型化を達成することが可能となり、産業上に多大な効果を奏することができる。
【図面の簡単な説明】
【図１】本発明に係る実施例１の映像信号処理装置の構成を示すブロック図である。
【図２】本発明に係る実施例１における実メモリ１７の記録領域の構成を示す説明図である。
【図３】従来の映像信号処理装置の構成を示すブロック図である。
【符号の説明】
１  第１の映像信号処理ブロック
２  第１の仮想メモリ回路
３  第２の映像信号処理ブロック
４  第２の仮想メモリ回路
５  第３の映像信号処理ブロック
６  第３の仮想メモリ回路
７  第４の映像信号処理ブロック
８  第４の仮想メモリ回路
９  第５の仮想メモリ回路
１０  モニター出力回路
１１  第６の仮想メモリ回路
１２  第５の映像信号処理ブロック
１３  第６の映像信号処理ブロック
１４  第７の映像信号処理ブロック
１５  第７の仮想メモリ回路
１６  メモリ制御回路
１７  実メモリ
１８  メモリマッピング回路
【図１】
0003629169.tif 000003
【図２】
0003629169.tif 000004
【図３】
0003629169.tif 000005