(57)【特許請求の範囲】
【請求項１】
ギルバートセルを有するマスタースレーブ型フリップフロップ回路において、
前記ギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に電圧降下手段を備えると共に、前記電圧降下手段を常にオン状態とする定電流源が設けられていることを特徴とするマスタースレーブ型フリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ギルバートセルを備えるマスタースレーブ型フリップフロップ回路に関する。
【０００２】
【従来の技術】
図１３は従来のマスタースレーブ型フリップフロップ回路の一例を示す回路図である。図１３中、１はマスター段、２はスレーブ段であり、ＶＤＤ、ＶＳＳは電源電圧、ＤＩ、／ＤＩは入力データ、ＣＬＫ、／ＣＬＫはクロック、ＶＣＳはバイアス電圧、ＤＯ、／ＤＯは出力データである。
【０００３】
また、マスター段１において、３はギルバートセルであり、４、５は差動動作を行うデータ入力用のトランジスタ、６、７は差動動作を行うデータ保持用のトランジスタ、８はデータの入力を制御するトランジスタ、９はデータの保持を制御するトランジスタ、１０は定電流源をなすトランジスタ、１１、１２は負荷素子をなす抵抗である。
【０００４】
また、１３、１４はマスター段１の出力回路をなすエミッタフォロア回路であり、１５、１６は入力トランジスタ、１７、１８は定電流源をなすトランジスタである。
【０００５】
また、スレーブ段２において、１９はギルバートセルであり、２０、２１は差動動作を行うデータ入力用のトランジスタ、２２、２３は差動動作を行うデータ保持用のトランジスタ、２４はデータの入力を制御するトランジスタ、２５はデータの保持を制御するトランジスタ、２６は定電流源をなすトランジスタ、２７、２８は負荷素子をなす抵抗である。
【０００６】
また、２９、３０はスレーブ段２の出力回路をなすエミッタフォロア回路であり、３１、３２は入力トランジスタ、３３、３４は定電流源をなすトランジスタである。
【０００７】
【発明が解決しようとする課題】
図１３に示す従来のマスタースレーブ型フリップフロップ回路においては、ギルバートセル３、１９の上段のトランジスタ４〜７、２０〜２３のコレクタ・エミッタ間には、それぞれ、オン時に、ベース・エミッタ間の電圧の約２倍の電圧が印加されてしまう。
【０００８】
例えば、トランジスタ６のコレクタ・エミッタ間電圧ＶＣＥ６は、トランジスタ６のベース・エミッタ間電圧をＶＢＥ６、トランジスタ１５のベース・エミッタ間電圧をＶＢＥ１５とすると、ＶＣＥ６≒ＶＢＥ６＋ＶＢＥ１５となる。
【０００９】
このため、デバイス信頼度において定められているギルバートセル３、１９の上段のトランジスタ４〜７、２０〜２３の定格消費電力を満たすためには、トランジスタ４〜７、２０〜２３のコレクタ電流を小さくする必要が生じている。
【００１０】
ところが、一般に、バイポーラトランジスタは、コレクタ電流密度が高いほど高速動作を行うため、コレクタ電流を小さくすると、回路の動作速度が低下してしまうという問題点がある。
【００１１】
本発明は、かかる点に鑑み、動作速度の高速化を図ることができるようにしたマスタースレーブ型フリップフロップ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、ギルバートセルを有するマスタースレーブ型フリップフロップ回路において、ギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に電圧降下手段を備えると共に、前記電圧降下手段にキャパシタが並列接続されているか、又は、前記電圧降下手段を常にオン状態とする定電流源が設けられているというものである。
【００１３】
本発明によれば、ギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に電圧降下手段を備えているので、上段のトランジスタのコレクタ・エミッタ間電圧を小さくし、上段のトランジスタのコレクタ電流密度を高めることができる。そして、前記電圧降下手段にキャパシタが並列接続されている場合には、上段のトランジスタがオンする場合に、前記キャパシタにより、上段のトランジスタに電流を供給することができる。また、前記キャパシタの代わりに、前記電圧降下手段を常にオン状態とする定電流源が設けられている場合には、上段のトランジスタがオンする場合に、直ちに、上段のトランジスタに電流を供給することができる。
【００１４】
【発明の実施の形態】
以下、図１〜図１２を参照して、第１参考例〜第４参考例及び本発明の第１実施形態〜第８実施形態について説明する。なお、図１〜図１２において、図１３に対応する部分には同一符号を付し、その重複説明は省略する。
【００１５】
（第１参考例・・図１）
図１は第１参考例を示す回路図であり、図１中、３５はマスター段、３６はスレーブ段である。マスター段３５は、図１３に示す従来のマスター段１が備えるギルバートセル３と回路構成の異なるギルバートセル３７を設け、その他については、図１３に示す従来のマスター段１と同様に構成したものである。
【００１６】
ギルバートセル３７は、負荷抵抗１１とトランジスタ４のコレクタとの間、負荷抵抗１２とトランジスタ５のコレクタとの間、負荷抵抗１１とトランジスタ６のコレクタとの間、及び、負荷抵抗１２とトランジスタ７のコレクタとの間に、それぞれ、電圧降下手段を構成するダイオード３８、３９、４０、４１を順方向に接続し、その他については、図１３に示す従来のギルバートセル３と同様に構成したものである。
【００１７】
スレーブ段３６は、図１３に示す従来のスレーブ段２が備えるギルバートセル１９と回路構成の異なるギルバートセル４２を設け、その他については、図１３に示す従来のスレーブ段２と同様に構成したものである。
【００１８】
ギルバートセル４２は、負荷抵抗２７とトランジスタ２０のコレクタとの間、負荷抵抗２８とトランジスタ２１のコレクタとの間、負荷抵抗２７とトランジスタ２２のコレクタとの間、及び、負荷抵抗２８とトランジスタ２３のコレクタとの間に、それぞれ、電圧降下手段を構成するダイオード４３、４４、４５、４６を順方向に接続し、その他については、図１３に示す従来のギルバートセル１９と同様に構成したものである。
【００１９】
このように、第１参考例によれば、負荷抵抗１１、１２とトランジスタ４〜７のコレクタとの間にダイオード３８〜４１からなる電圧降下手段を接続すると共に、負荷抵抗２７、２８とトランジスタ２０〜２３のコレクタとの間にダイオード４３〜４６からなる電圧降下手段を接続しているので、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができ、動作速度の高速化を図ることができる。
【００２０】
（第２参考例・・図２）
図２は第２参考例を示す回路図であり、図２中、４７はマスター段、４８はスレーブ段である。マスター段４７は、図１３に示す従来のマスター段１が備えるギルバートセル３と回路構成の異なるギルバートセル４９を設け、その他については、図１３に示す従来のマスター段１と同様に構成したものである。
【００２１】
ギルバートセル４９は、負荷抵抗１１、１２とトランジスタ４、５のコレクタとの間に、トランジスタ５０、５１からなる電圧降下手段を構成するカスコード回路５２を接続すると共に、負荷抵抗１１、１２とトランジスタ６、７のコレクタとの間に、トランジスタ５３、５４からなる電圧降下手段を構成するカスコード回路５５を接続し、その他については、図１３に示す従来のギルバートセル３と同様に構成したものである。
【００２２】
スレーブ段４８は、図１３に示す従来のスレーブ段２が備えるギルバートセル１９と回路構成の異なるギルバートセル５６を設け、その他については、図１３に示す従来のスレーブ段２と同様に構成したものである。
【００２３】
ギルバートセル５６は、負荷抵抗２７、２８とトランジスタ２０、２１のコレクタとの間に、トランジスタ５７、５８からなる電圧降下手段を構成するカスコード回路５９を接続すると共に、負荷抵抗２７、２８とトランジスタ２２、２３のコレクタとの間に、トランジスタ６０、６１からなる電圧降下手段を構成するカスコード回路６２を接続し、その他については、図１３に示す従来のギルバートセル１９と同様に構成したものである。
【００２４】
このように、第２参考例によれば、負荷抵抗１１、１２とトランジスタ４〜７のコレクタとの間にカスコード回路５２、５５からなる電圧降下手段を接続すると共に、負荷抵抗２７、２８とトランジスタ２０〜２３のコレクタとの間にカスコード回路５９、６２からなる電圧降下手段を接続しているので、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができ、動作速度の高速化を図ることができる。
【００２５】
（第３参考例・・図３）
図３は第３参考例を示す回路図であり、図３中、６３はマスター段、６４はスレーブ段である。マスター段６３は、図１３に示す従来のマスター段１が備えるギルバートセル３と回路構成の異なるギルバートセル６５を設け、その他については、図１３に示す従来のマスター段１と同様に構成したものである。
【００２６】
ギルバートセル６５は、負荷抵抗１１とトランジスタ４、６のコレクタとの間、及び、負荷抵抗１２とトランジスタ５、７のコレクタとの間に、それぞれ、電圧降下手段を構成するダイオード６６、６７を順方向に接続し、その他については、図１３に示す従来のギルバートセル３と同様に構成したものである。
【００２７】
スレーブ段６４は、図１３に示す従来のスレーブ段２が備えるギルバートセル１９と回路構成の異なるギルバートセル６８を設け、その他については、図１３に示す従来のスレーブ段２と同様に構成したものである。
【００２８】
ギルバートセル６８は、負荷抵抗２７とトランジスタ２０、２２のコレクタとの間、及び、負荷抵抗２８とトランジスタ２１、２３のコレクタとの間に、それぞれ、電圧降下手段を構成するダイオード６９、７０を順方向に接続し、その他については、図１３に示す従来のギルバートセル１９と同様に構成したものである。
【００２９】
このように、第３参考例によれば、負荷抵抗１１、１２とトランジスタ４〜７のコレクタとの間にダイオード６６、６７からなる電圧降下手段を接続すると共に、負荷抵抗２７、２８とトランジスタ２０〜２３のコレクタとの間にダイオード６９、７０からなる電圧降下手段を接続しているので、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができ、動作速度の高速化を図ることができ、しかも、第１参考例よりも回路構成を簡単にすることができる。
【００３０】
（第４参考例・・図４）
図４は第４参考例を示す回路図であり、図４中、７１はマスター段、７２はスレーブ段である。マスター段７１は、図１３に示す従来のマスター段１が備えるギルバートセル３と回路構成の異なるギルバートセル７３を設け、その他については、図１３に示す従来のマスター段１と同様に構成したものである。
【００３１】
ギルバートセル７３は、負荷抵抗１１、１２とトランジスタ４〜７のコレクタとの間に、トランジスタ７４、７５からなる電圧降下手段を構成するカスコード回路７６を設け、その他については、図１３に示す従来のギルバートセル３と同様に構成したものである。
【００３２】
スレーブ段７２は、図１３に示す従来のスレーブ段２が備えるギルバートセル１９と回路構成の異なるギルバートセル７７を設け、その他については、図１３に示す従来のスレーブ段２と同様に構成したものである。
【００３３】
ギルバートセル７７は、負荷抵抗２７、２８とトランジスタ２０〜２３のコレクタとの間に、トランジスタ７８、７９からなる電圧降下手段を構成するカスコード回路８０を設け、その他については、図１３に示す従来のギルバートセル３と同様に構成したものである。
【００３４】
このように、第４参考例によれば、負荷抵抗１１、１２とトランジスタ４〜７のコレクタとの間にカスコード回路７６からなる電圧降下手段を接続すると共に、負荷抵抗２７、２８とトランジスタ２０〜２３のコレクタとの間にカスコード回路８０からなる電圧降下手段を接続しているので、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができ、動作速度の高速化を図ることができ、しかも、第２参考例よりも回路構成を簡単にすることができる。
【００３５】
（第１実施形態・・図５）
図５は本発明の第１実施形態を示す回路図であり、図５中、８１はマスター段、８２はスレーブ段である。マスター段８１は、図１に示すマスター段３５が備えるギルバートセル３７と回路構成の異なるギルバートセル８３を設け、その他については、図１に示すマスター段３５と同様に構成したものである。
【００３６】
ギルバートセル８３は、ダイオード３８、３９、４０、４１のそれぞれにキャパシタ８４、８５、８６、８７を並列に接続し、その他については、図１に示すギルバートセル３７と同様に構成したものである。
【００３７】
スレーブ段８２は、図１に示すスレーブ段３６が備えるギルバートセル４２と回路構成の異なるギルバートセル８８を備え、その他については、図１に示すスレーブ段３６と同様に構成したものである。
【００３８】
ギルバートセル８８は、ダイオード４３、４４、４５、４６のそれぞれにキャパシタ８９、９０、９１、９２を並列に接続し、その他については、図１に示すギルバートセル４２と同様に構成したものである。
【００３９】
本発明の第１実施形態によれば、第１参考例と同様に、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができると共に、トランジスタ４〜７、２０〜２３の中のいずれかがオンする場合に、ダイオード３８〜４１、４３〜４６の中の対応するダイオードがオンとなる前に、キャパシタ８４〜８７、８９〜９２の中の対応するキャパシタにより、オンするトランジスタに電流を供給することができるので、第１参考例以上に動作速度の高速化を図ることができる。
【００４０】
（第２実施形態・・図６）
図６は本発明の第２実施形態を示す回路図であり、図６中、９３はマスター段、９４はスレーブ段である。マスター段９３は、図２に示すマスター段４７が備えるギルバートセル４９と回路構成の異なるギルバートセル９５を設け、その他については、図２に示すマスター段４７と同様に構成したものである。
【００４１】
ギルバートセル９５は、トランジスタ５０、５１、５３、５４のコレクタ・エミッタ間にそれぞれキャパシタ９６、９７、９８、９９を接続し、その他については、図２に示すギルバートセル４９と同様に構成したものである。
【００４２】
スレーブ段９４は、図２に示すスレーブ段４８が備えるギルバートセル５６と回路構成の異なるギルバートセル１００を設け、その他については、図２に示すスレーブ段４８と同様に構成したものである。
【００４３】
ギルバートセル１００は、トランジスタ５７、５８、６０、６１のコレクタ・エミッタ間にそれぞれキャパシタ１０１、１０２、１０３、１０４を接続し、その他については、図２に示すギルバートセル５６と同様に構成したものである。
【００４４】
本発明の第２実施形態によれば、第２参考例と同様に、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができると共に、トランジスタ４〜７、２０〜２３の中のいずれかがオンする場合に、トランジスタ５０、５１、５３、５４、５７、５８、６０、６１の中の対応するトランジスタがオンとなる前に、キャパシタ９６〜９９、１０１〜１０４の中の対応するキャパシタにより、オンするトランジスタに電流を供給することができるので、第２参考例以上に動作速度の高速化を図ることができる。
【００４５】
（第３実施形態・・図７）
図７は本発明の第３実施形態を示す回路図であり、図７中、１０５はマスター段、１０６はスレーブ段である。マスター段１０５は、図３に示すマスター段６３が備えるギルバートセル６５と回路構成の異なるギルバートセル１０７を設け、その他については、図３に示すマスター段６３と同様に構成したものである。
【００４６】
ギルバートセル１０７は、ダイオード６６、６７にそれぞれキャパシタ１０８、１０９を並列に接続し、その他については、図３に示すギルバートセル６５と同様に構成したものである。
【００４７】
スレーブ段１０６は、図３に示すスレーブ段６４が備えるギルバートセル６８と回路構成の異なるギルバートセル１１０を設け、その他については、図３に示すスレーブ段６４と同様に構成したものである。
【００４８】
ギルバートセル１１０は、ダイオード６９、７０にそれぞれキャパシタ１１１、１１２を並列に接続し、その他については、図３に示すギルバートセル６８と同様に構成したものである。
【００４９】
本発明の第３実施形態によれば、第３参考例と同様に、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができると共に、トランジスタ４〜７、２０〜２３の中のいずれかがオンする場合に、ダイオード６６、６７、６９、７０の中の対応するダイオードがオンとなる前に、キャパシタ１０８、１０９、１１１、１１２の中の対応するキャパシタにより、オンするトランジスタに電流を供給することができるので、第３参考例以上に動作速度の高速化を図ることができる。
【００５０】
（第４実施形態・・図８）
図８は本発明の第４実施形態を示す回路図であり、図８中、１１３はマスター段、１１４はスレーブ段である。マスター段１１３は、図４に示すマスター段７１が備えるギルバートセル７３と回路構成の異なるギルバートセル１１５を設け、その他については、図４に示すマスター段７１と同様に構成したものである。
【００５１】
ギルバートセル１１５は、トランジスタ７４、７５のコレクタ・エミッタ間にそれぞれキャパシタ１１６、１１７を接続し、その他については、図４に示すギルバートセル７３と同様に構成したものである。
【００５２】
スレーブ段１１４は、図４に示すスレーブ段７２が備えるギルバートセル７７と回路構成の異なるギルバートセル１１８を設け、その他については、図４に示すスレーブ段７２と同様に構成したものである。
【００５３】
ギルバートセル１１８は、トランジスタ７８、７９のコレクタ・エミッタ間にそれぞれキャパシタ１１９、１２０を接続し、その他については、図４に示すギルバートセル７７と同様に構成したものである。
【００５４】
本発明の第４実施形態によれば、第４参考例と同様に、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができると共に、トランジスタ４〜７、２０〜２３の中のいずれかがオンする場合に、トランジスタ７４、７５、７８、７９の中の対応するトランジスタがオンとなる前に、キャパシタ１１６、１１７、１１９、１２０の中の対応するキャパシタにより、オンするトランジスタに電流を供給することができるので、第４参考例以上に動作速度の高速化を図ることができる。
【００５５】
（第５実施形態・・図９）
図９は本発明の第５実施形態を示す回路図であり、図９中、１２１はマスター段、１２２はスレーブ段である。マスター段１２１は、図１に示すマスター段３５が備えるギルバートセル３７と回路構成の異なるギルバートセル１２３を設け、その他については、図１に示すマスター段３５と同様に構成したものである。
【００５６】
ギルバートセル１２３は、ダイオード３８、３９、４０、４１を常にオンとしておくための定電流源をなすトランジスタ１２４、１２５、１２６、１２７を設け、その他については、図１に示すギルバートセル３７と同様に構成したものである。
【００５７】
ここに、トランジスタ１２４は、コレクタをダイオード３８のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されており、トランジスタ１２５は、コレクタをダイオード３９のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００５８】
また、トランジスタ１２６は、コレクタをダイオード４０のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されており、トランジスタ１２７は、コレクタをダイオード４１のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００５９】
スレーブ段１２２は、図１に示すスレーブ段３６が備えるギルバートセル４２と回路構成の異なるギルバートセル１２８を設け、その他については、図１に示すスレーブ段３６と同様に構成したものである。
【００６０】
ギルバートセル１２８は、ダイオード４３、４４、４５、４６を常にオンとしておくための定電流源をなすトランジスタ１２９、１３０、１３１、１３２を設け、その他については、図１に示すギルバートセル４２と同様に構成したものである。
【００６１】
ここに、トランジスタ１２９は、コレクタをダイオード４３のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されており、トランジスタ１３０は、コレクタをダイオード４４のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００６２】
また、トランジスタ１３１は、コレクタをダイオード４５のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されており、トランジスタ１３２は、コレクタをダイオード４６のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００６３】
なお、トランジスタ１２４〜１２７、１２９〜１３２は、ダイオード３８〜４１、４３〜４６を弱くオンさせるに必要な微小電流を流すサイズのものであれば足りる。
【００６４】
本発明の第５実施形態によれば、第１参考例と同様に、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができると共に、ダイオード３８〜４１、４３〜４６を常にオンとすることができるので、トランジスタ４〜７、２０〜２３の中のいずれかがオンする場合に、直ちに、オンするトランジスタに電流を供給することができ、第１参考例以上に動作速度の高速化を図ることができる。
【００６５】
（第６実施形態・・図１０）
図１０は本発明の第６実施形態を示す回路図であり、図１０中、１３３はマスター段、１３４はスレーブ段である。マスター段１３３は、図２に示すマスター段４７が備えるギルバートセル４９と回路構成の異なるギルバートセル１３５を備え、その他については、図２に示すマスター段４７と同様に構成したものである。
【００６６】
ギルバートセル１３５は、トランジスタ５０、５１、５３、５４を常にオンとしておくための定電流源をなすトランジスタ１３６、１３７、１３８、１３９を設け、その他については、図２に示すギルバートセル４９と同様に構成したものである。
【００６７】
ここに、トランジスタ１３６は、コレクタをトランジスタ５０のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成され、トランジスタ１３７は、コレクタをトランジスタ５１のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００６８】
また、トランジスタ１３８は、コレクタをトランジスタ５３のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成され、トランジスタ１３９は、コレクタをトランジスタ５４のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００６９】
スレーブ段１３４は、図２に示すスレーブ段４８が備えるギルバートセル５６と回路構成の異なるギルバートセル１４０を備え、その他については、図２に示すスレーブ段４８と同様に構成したものである。
【００７０】
ギルバートセル１４０は、トランジスタ５７、５８、６０、６１を常にオンとしておくための定電流源をなすトランジスタ１４１、１４２、１４３、１４４を設け、その他については、図２に示すギルバートセル５６と同様に構成したものである。
【００７１】
ここに、トランジスタ１４１は、コレクタをトランジスタ５７のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成され、トランジスタ１４２は、コレクタをトランジスタ５８のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００７２】
また、トランジスタ１４３は、コレクタをトランジスタ６０のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成され、トランジスタ１４４は、コレクタをトランジスタ６１のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００７３】
なお、トランジスタ１３６〜１３９、１４１〜１４４は、トランジスタ５０、５１、５３、５４、５７、５８、６０、６１を弱くオンさせるに必要な微小電流を流すサイズのものであれば足りる。
【００７４】
本発明の第６実施形態によれば、第２参考例と同様に、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができると共に、トランジスタ５０、５１、５３、５４、５７、５８、６０、６１を常にオンとすることができるので、トランジスタ４〜７、２０〜２３の中のいずれかがオンする場合に、直ちに、オンするトランジスタに電流を供給することができ、第２参考例以上に動作速度の高速化を図ることができる。
【００７５】
（第７実施形態・・図１１）
図１１は本発明の第７実施形態を示す回路図であり、図１１中、１４５はマスター段、１４６はスレーブ段である。マスター段１４５は、図３に示すマスター段６３が備えるギルバートセル６５と回路構成の異なるギルバートセル１４７を設け、その他については、図３に示すマスター段６３と同様に構成したものである。
【００７６】
ギルバートセル１４７は、ダイオード６６、６７を常にオンとしておくための定電流源をなすトランジスタ１４８、１４９を設け、その他については、図３に示すギルバートセル６５と同様に構成したものである。
【００７７】
ここに、トランジスタ１４８は、コレクタをダイオード６６のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されており、トランジスタ１４９は、コレクタをダイオード６７のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００７８】
スレーブ段１４６は、図３に示すスレーブ段６４が備えるギルバートセル６８と回路構成の異なるギルバートセル１５０を設け、その他については、図３に示すスレーブ段６４と同様に構成したものである。
【００７９】
ギルバートセル１５０は、ダイオード６９、７０を常にオンとしておくための定電流源をなすトランジスタ１５１、１５２を設け、その他については、図３に示すギルバートセル６８と同様に構成したものである。
【００８０】
ここに、トランジスタ１５１は、コレクタをダイオード６９のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されており、トランジスタ１５２は、コレクタをダイオード７０のカソードに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００８１】
なお、トランジスタ１４８、１４９、１５１、１５２は、ダイオード６６、６７、６９、７０を弱くオンさせるに必要な微小電流を流すサイズのものであれば足りる。
【００８２】
本発明の第７実施形態によれば、第３参考例と同様に、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができると共に、ダイオード６６、６７、６９、７０を常にオンとすることができるので、トランジスタ４〜７、２０〜２３の中のいずれかがオンする場合に、直ちに、オンするトランジスタに電流を供給することができ、第３参考例以上に動作速度の高速化を図ることができる。
【００８３】
（第８実施形態・・図１２）
図１２は本発明の第８実施形態を示す回路図であり、図１２中、１５３はマスター段、１５４はスレーブ段である。マスター段１５３は、図４に示すマスター段７１が備えるギルバートセル７３と回路構成の異なるギルバートセル１５５を設け、その他については、図４に示すマスター段７１と同様に構成したものである。
【００８４】
ギルバートセル１５５は、トランジスタ７４、７５を常にオンとしておくための定電流源をなすトランジスタ１５６、１５７を設け、その他については、図４に示すギルバートセル７３と同様に構成したものである。
【００８５】
ここに、トランジスタ１５６は、コレクタをトランジスタ７４のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成され、トランジスタ１５７は、コレクタをトランジスタ７５のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００８６】
スレーブ段１５４は、図４に示すスレーブ段７２が備えるギルバートセル７７と回路構成の異なるギルバートセル１５８を設け、その他については、図４に示すスレーブ段７２と同様に構成したものである。
【００８７】
ギルバートセル１５８は、トランジスタ７８、７９を常にオンとしておくための定電流源をなすトランジスタ１５９、１６０を設け、その他については、図４に示すギルバートセル７７と同様に構成したものである。
【００８８】
ここに、トランジスタ１５９は、コレクタをトランジスタ７８のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成され、トランジスタ１６０は、コレクタをトランジスタ７９のエミッタに接続し、エミッタを接地し、ベースにバイアス電圧ＶＣＳが印加されるように構成されている。
【００８９】
なお、トランジスタ１５６、１５７、１５９、１６０は、トランジスタ７４、７５、７８、７９を弱くオンさせるに必要な微小電流を流すサイズのものであれば足りる。
【００９０】
本発明の第８実施形態によれば、第４参考例と同様に、トランジスタ４〜７、２０〜２３のコレクタ・エミッタ間電圧を小さくし、トランジスタ４〜７、２０〜２３のコレクタ電流密度を高めることができると共に、トランジスタ７４、７５、７８、７９を常にオンとすることができるので、トランジスタ４〜７、２０〜２３の中のいずれかがオンする場合に、直ちに、オンするトランジスタに電流を供給することができ、第４参考例以上に動作速度の高速化を図ることができる。
【００９１】
ここで、本発明の内容を整理すると、本発明には、少なくとも、以下に述べるマスタースレーブ型フリップフロップ回路が含まれる。
【００９２】
（付記１）ギルバートセルを有するマスタースレーブ型フリップフロップ回路において、前記ギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に電圧降下手段を備えると共に、前記電圧降下手段にキャパシタが並列接続されていることを特徴とするマスタースレーブ型フリップフロップ回路。
【００９３】
（付記２）ギルバートセルを有するマスタースレーブ型フリップフロップ回路において、前記ギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に電圧降下手段を備えると共に、前記電圧降下手段を常にオン状態とする定電流源が設けられていることを特徴とするマスタースレーブ型フリップフロップ回路。
【００９４】
（付記３）マスター段に第１のギルバートセルを備え、スレーブ段に第２のギルバートセルを備えるマスタースレーブ型フリップフロップ回路において、前記第１のギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に第１の電圧降下手段を備えると共に、前記第１の電圧降下手段の各電圧降下素子にキャパシタが並列接続され、前記第２のギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に第２の電圧降下手段を備えると共に、前記第２の電圧降下手段の各電圧降下素子にキャパシタが並列接続されていることを特徴とするマスタースレーブ型フリップフロップ回路。
【００９５】
（付記４）マスター段に第１のギルバートセルを備え、スレーブ段に第２のギルバートセルを備えるマスタースレーブ型フリップフロップ回路において、前記第１のギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に第１の電圧降下手段を備えると共に、前記第１の電圧降下手段を常にオン状態とする定電流源が設けられ、前記第２のギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に第２の電圧降下手段を備えると共に、前記第１の電圧降下手段を常にオン状態とする定電流源が設けられていることを特徴とするマスタースレーブ型フリップフロップ回路。
【００９６】
（付記５）付記３又は付記４に記載のマスタースレーブ型フリップフロップ回路において、前記第１のギルバートセルは、前記負荷素子として第１、第２の負荷素子を備え、前記上段のトランジスタとしてデータ入力用の第１、第２のトランジスタとデータ保持用の第３、第４のトランジスタとを備え、前記第１の電圧降下手段は、第１の負荷素子と前記第１のトランジスタのコレクタとの間、前記第２の負荷素子と前記第２のトランジスタのコレクタとの間、前記第１の負荷素子と前記第３のトランジスタのコレクタとの間、及び、前記第２の負荷素子と前記第４のトランジスタのコレクタとの間にそれぞれ第１、第２、第３及び第４のダイオードを順方向に接続して構成され、前記第２のギルバートセルは、前記負荷素子として第３、第４の負荷素子を備え、前記上段のトランジスタとしてデータ入力用の第５、第６のトランジスタとデータ保持用の第７、第８のトランジスタとを備え、前記第２の電圧降下手段は、第３の負荷素子と前記第５のトランジスタのコレクタとの間、前記第４の負荷素子と前記第６のトランジスタのコレクタとの間、前記第３の負荷素子と前記第７のトランジスタのコレクタとの間、及び、前記第４の負荷素子と前記第８のトランジスタのコレクタとの間にそれぞれ第５、第６、第７及び第８のダイオードを順方向に接続して構成されていることを特徴とするマスタースレーブ型フリップフロップ回路。
【００９７】
（付記６）付記３又は付記４に記載のマスタースレーブ型フリップフロップ回路において、前記第１のギルバートセルは、前記負荷素子として第１、第２の負荷素子を備え、前記上段のトランジスタとしてデータ入力用の第１、第２のトランジスタとデータ保持用の第３、第４のトランジスタとを備え、前記第１の電圧降下手段は、前記第１、第２の負荷素子と前記第１、第２のトランジスタのコレクタとの間に第１のカスコード回路を接続し、前記第１、第２の負荷素子と前記第３、第４のトランジスタのコレクタとの間に第２のカスコード回路を接続して構成され、前記第２のギルバートセルは、前記負荷素子として第３、第４の負荷素子を備え、前記上段のトランジスタとしてデータ入力用の第５、第６のトランジスタとデータ保持用の第７、第８のトランジスタとを備え、前記第２の電圧降下手段は、第３、第４の負荷素子と前記第５、第６のトランジスタのコレクタとの間に第３のカスコード回路を接続し、前記第３、第４の負荷素子と前記第７、第８のトランジスタのコレクタとの間に第４のカスコード回路を接続して構成されていることを特徴とするマスタースレーブ型フリップフロップ回路。
【００９８】
（付記７）付記３又は付記４に記載のマスタースレーブ型フリップフロップ回路において、前記第１のギルバートセルは、前記負荷素子として第１、第２の負荷素子を備え、前記上段のトランジスタとしてデータ入力用の第１、第２のトランジスタとデータ保持用の第３、第４のトランジスタとを備え、前記第１の電圧降下手段は、前記第１の負荷素子と前記第１、第３のトランジスタのコレクタとの間、及び、前記第２の負荷素子と前記第２、第４のトランジスタのコレクタとの間にそれぞれ第１及び第２のダイオードを順方向に接続して構成され、前記第２のギルバートセルは、前記負荷素子として第３、第４の負荷素子を備え、前記上段のトランジスタとしてデータ入力用の第５、第６のトランジスタとデータ保持用の第７、第８のトランジスタとを備え、前記第２の電圧降下手段は、第３の負荷素子と前記第５、第７のトランジスタのコレクタとの間、及び、前記第４の負荷素子と前記第６、第８のトランジスタのコレクタとの間にそれぞれ第３及び第４のダイオードを順方向に接続して構成されていることを特徴とするマスタースレーブ型フリップフロップ回路。
【００９９】
（付記８）付記３又は付記４に記載のマスタースレーブ型フリップフロップ回路において、前記第１のギルバートセルは、前記負荷素子として第１、第２の負荷素子を備え、前記上段のトランジスタとしてデータ入力用の第１、第２のトランジスタとデータ保持用の第３、第４のトランジスタとを備え、前記第１の電圧降下手段は、前記第１、第２の負荷素子と前記第１〜第４のトランジスタのコレクタとの間に第１のカスコード回路を接続して構成され、前記第２のギルバートセルは、前記負荷素子として第３、第４の負荷素子を備え、前記上段のトランジスタとしてデータ入力用の第５、第６のトランジスタとデータ保持用の第７、第８のトランジスタとを備え、前記第２の電圧降下手段は、前記第３、第４の負荷素子と前記第５〜第８のトランジスタのコレクタとの間に第２のカスコード回路を接続して構成されていることを特徴とするマスタースレーブ型フリップフロップ回路。
【０１００】
【発明の効果】
以上のように、本発明によれば、ギルバートセルは、負荷素子と上段のトランジスタのコレクタとの間に電圧降下手段を備えているので、上段のトランジスタのコレクタ・エミッタ間電圧を小さくし、上段のトランジスタのコレクタ電流密度を高めることができる。そして、前記電圧降下手段にキャパシタが並列接続されている場合には、上段のトランジスタがオンする場合に、前記キャパシタにより、上段のトランジスタに電流を供給することができる。また、前記キャパシタの代わりに、前記電圧降下手段を常にオン状態とする定電流源が設けられている場合には、上段のトランジスタがオンする場合に、直ちに、上段のトランジスタに電流を供給することができる。したがって、動作速度の高速化を図ることができる。
【図面の簡単な説明】
【図１】第１参考例を示す回路図である。
【図２】第２参考例を示す回路図である。
【図３】第３参考例を示す回路図である。
【図４】第４参考例を示す回路図である。
【図５】本発明の第１実施形態を示す回路図である。
【図６】本発明の第２実施形態を示す回路図である。
【図７】本発明の第３実施形態を示す回路図である。
【図８】本発明の第４実施形態を示す回路図である。
【図９】本発明の第５実施形態を示す回路図である。
【図１０】本発明の第６実施形態を示す回路図である。
【図１１】本発明の第７実施形態を示す回路図である。
【図１２】本発明の第８実施形態を示す回路図である。
【図１３】従来のマスタースレーブ型フリップフロップ回路の一例を示す回路図である。
【符号の説明】
ＤＩ、／ＤＩ  入力データ
ＣＬＫ、／ＣＬＫ  クロック
ＶＣＳ バイアス電圧
【図１】
0003632521.tif 000002
【図２】
0003632521.tif 000003
【図３】
0003632521.tif 000004
【図４】
0003632521.tif 000005
【図５】
0003632521.tif 000006
【図６】
0003632521.tif 000007
【図７】
0003632521.tif 000008
【図８】
0003632521.tif 000009
【図９】
0003632521.tif 000010
【図１０】
0003632521.tif 000011
【図１１】
0003632521.tif 000012
【図１２】
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【図１３】
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