(57)【特許請求の範囲】
【請求項１】
所定周期毎処理を行う数値制御処理用プロセッサと、シーケンス処理用プロセッサを備えた制御装置において、数値制御処理のタイミングをシーケンス処理用プロセッサに通知する手段をもち、この通知されたタイミングを基準にシーケンス処理の実行開始タイミングを変更する手段を有することを特徴とする制御装置。
【請求項２】
前記数値制御処理用プロセッサは、所定制御周期毎に数値制御処理を実行し、前記実行開始タイミングを変更する手段は、数値制御処理の実行終了後同一制御周期内でシーケンス処理を開始するようにした請求項１記載の制御装置。
【請求項３】
通知する数値制御処理のタイミングは、数値制御処理の開始タイミングであり、シーケンス処理の実行開始タイミングを変更する手段は、この通知された時刻を基準に、あらかじめ制御装置に設定された遅延時間パラメータに従って算出したタイミングに、シーケンス処理の実行開始を行うことを特徴とする請求項１又は請求項２記載の制御装置。
【請求項４】
数値制御処理用プロセッサから、シーケンス処理用プロセッサに外部割込みを発生させる手段を持ち、この手段により、数値制御処理の開始タイミングをシーケンス処理用プロセッサに通知することを特徴とする請求項３記載の制御装置。
【請求項５】
数値制御処理用プロセッサと、シーケンス処理用プロセッサの両者でアクセス可能な共有メモリを持ち、数値制御処理用プロセッサがこの共有メモリ上のフラグに書き込みを行い、シーケンス処理用プロセッサが共有メモリ上のフラグを監視することで、数値制御処理の開始タイミングをシーケンス処理用プロセッサに通知することを特徴とする請求項３記載の制御装置。
【請求項６】
通知する数値制御処理のタイミングは、数値制御処理の終了タイミングであり、シーケンスプログラムの実行開始タイミングを変更する手段は、この通知されたタイミングをもって、シーケンスプログラムの実行開始を行うことを特徴とする請求項１又は請求項２記載の制御装置。
【請求項７】
数値制御処理用プロセッサから、シーケンス処理用プロセッサに外部割込みを発生させる手段を持ち、この手段により、数値制御処理の終了タイミングをシーケンス処理用プロセッサに通知することを特徴とする、請求項６記載の制御装置。
【請求項８】
数値制御処理用プロセッサと、シーケンス処理用プロセッサの両者でアクセス可能な共有メモリを持ち、数値制御処理プロセッサがこの共有メモリ上のフラグに書き込みを行い、シーケンス処理用プロセッサで共有メモリ上のフラグを監視することで、数値制御処理の終了タイミングをシーケンス処理用プロセッサに通知することを特徴とする請求項６記載の制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、工作機械等の制御に使用する数値制御処理用プロセッサとシーケンス処理用プロセッサを有する制御装置に関する。
【０００２】
【従来の技術】
近年、工作機械の高速化のため、数値制御処理を行う装置数値制御処理用プロセッサと、シーケンス処理を行うシーケンス処理用プロセッサを独立に持つ制御装置である数値制御装置が多数使用されている。このような数値制御装置では、それぞれのプロセッサが処理を分担することから、数値制御処理、およびシーケンス処理の実行速度が大幅に向上するというメリットがある。
【０００３】
図1は、この数値制御処理用プロセッサとシーケンス処理用プロセッサを独立に持つ数値制御装置の要部ブロック図である。
数値制御部１０とシーケンス処理部２０はバス３０で接続されている。数値制御部１０は、数値制御処理を実行する数値制御処理用プロセッサ１１、システムプログラム等の制御ソフトが格納されているＲＯＭ１２、該ＲＯＭ１２に格納されたシステムプログラム等を読み出し格納し、該プログラムを実行するためのＲＡＭ１３を備える。また、該ＲＡＭ１３は、加工プログラムや各種パラメータ設定値等を記憶する不揮発性部を有する。さらに、各種演算等に利用されるワークＲＡＭ１４を有し、該ＲＡＭ１４内には、シーケンス処理部２０との信号のやりとりを行い、該信号に基づいて数値制御するための信号を記憶する記憶部を備えている。そして、これらの各要素はバス３０で接続されている。
【０００４】
シーケンス処理部２０には、シーケンス処理を実行するシーケンス処理用プロセッサ２１、シーケンス制御の制御ソフトウェア、シーケンスプログラムが格納されるＲＯＭ２２、各種演算等のために使用されるワークＲＡＭ２３、数値制御部１０との信号のやりとりを行うための信号メモリ２４，ＲＯＭ２２に格納された制御ソフトウエアやシーケンスプログラムを読み出し格納し、実行するためのＲＡＭ２５，外部入出力機器に接続されるＩ／Ｏディバイス２６とを有し、これら要素はバス３０で接続されている。
【０００５】
なお、数値制御部１０のワークＲＡＭ１４に記憶する信号Ｆは、数値制御部１０からシーケンス処理部２０への指令信号を表し、信号Ｇ’は、シーケンス処理部２０から数値制御部１０への指令信号Ｇをコピーしたものを表す。またシーケンス処理部２０の信号メモリ２４に記憶した信号Ｆ’は、数値制御部１０からシーケンス処理部２０への指令信号Ｆをコピーしたものであり、信号Ｇは、シーケンス処理部２０から数値制御部１０への指令信号である。この指令信号Ｇにシーケンス処理終了通知をも含む。
【０００６】
このような数値制御装置では、数値制御処理用プロセッサ１１で数値制御処理が実行され、シーケンス処理用プロセッサ２１でシーケンスプログラムの実行を含むシーケンス処理が、独立に制御周期ごとに繰り返し実行される。図２はこの動作処理を示すフローチャートである。また、図３はこの動作処理のタイミングを示すタイミングチャートである。
【０００７】
数値制御部では、数値制御用プロセッサ１１が制御周期の開始割付けを受け付けると（ステップＳ１）、数値制御処理を開始する（図２（ａ）及び図３参照）。
まず、シーケンス処理部２０内の信号メモリ２４に記憶する数値制御部への指令信号Ｇを、数値制御部１０内のワークＲＡＭ１４にコピー(信号Ｇ’)する（ステップＳ２）。ＲＡＭ１３に格納されている加工プログラム及びワークＲＡＭ１４に記憶する信号Ｆ，Ｇ’に基づいて、数値制御処理を行う（ステップＳ３）。数値制御処理の結果、発生した数値制御部１０からシーケンス処理部２０への指令信号Ｆをシーケンス処理部２０の信号メモリ１４にコピー（信号Ｆ’）する（ステップＳ４）。上記ステップＳ１〜Ｓ４の処理を数値制御部のプロセッサ１１は所定制御周期毎に実行する（図３参照）。なお、図３において、Ｓ２〜Ｓ４は及びＴ２は、図２に示す動作処理フローチャートの同一符号で示されるステップの処理を表している。
【０００８】
一方、シーケンス処理部２０では（図２（ｂ）及び図３参照）、シーケンス処理用プロセッサ２１が制御周期の開始の割付けを受け付けると（ステップＴ１）、シーケンス処理を開始する（ステップＴ２）。シーケンス処理は、Ｉ／Ｏデバイス２６を経由して、図示しない外部入出力機器からの入力信号を信号メモリ２４に読み取り、信号メモリ２４に記憶する信号Ｆ’，Ｇ、その他の信号に基づいて、ＲＯＭ２２から読み出しＲＡＭ２５に格納したシーケンスプログラムに基づいてシーケンス処理を実行する（ステップＴ２）。すなわち、信号メモリ２４に記憶されている数値制御部１０からの指令信号Ｆ’を読み取り、判断、処理などを行い、結果に基づいて数値制御部への指令信号Ｇを信号メモリ２４に書き込む。また、信号メモリ２４に記憶されている外部入出力機器への指令を、Ｉ／Ｏデバイス２６を経由して図示しない外部入出力機器へ出力信号を出力し、外部入出力機器から入力される信号を信号メモリ２４に書き込む処理をも含む。以下、上記ステップＴ１〜Ｔ２を制御周期毎繰り返し実行する。
【０００９】
【発明が解決しようとする課題】
数値制御工作機械等においては、数値制御部１０からシーケンス処理部２０への指令信号Ｆ（Ｆ’）に基づいて、シーケンス処理部２０が、シーケンスプログラムで処理し、その処理結果を、シーケンス処理部２０から数値制御部１０への指令信号Ｇ（Ｇ’）として出力することで、工作機械を制御する場合が多い。これら、数値制御部１０からシーケンス処理部２０への信号及びシーケンス処理部２０から数値制御部１０への信号の伝達は、早いほど工作機械を高速に制御できる。
【００１０】
しかし、数値制御処理用プロセッサ１１と、シーケンス処理用プロセッサ２１を独立に持つ数値制御装置では、両者のプロセッサがお互いに並列に同時動作するため、数値制御部１０からシーケンス処理部２０への指令信号Ｆ、およびシーケンス処理部２０から数値制御部１０への指令信号Ｇが、両者の実行のタイミングによって遅延してしまうという問題があった。
【００１１】
図４は、この処理が遅れるケースの説明図である。シーケンス処理部２０の信号メモリ２４内の信号Ｇ１をワークＲＡＭ１４にコピー（Ｇ’１）し（ステップＳ２）、該信号Ｇ１（Ｇ’１）に基づいて数値制御用プロセッサ１１は、数値制御処理し（ステップＳ３）、その結果のシーケンス処理部２０へ指令する信号Ｆ２をシーケンス処理部２０内の信号メモリ２４にコピー（Ｆ’２）する（ステップＳ４）。次の制御周期において、シーケンス処理部２０のプロセッサ２１は、この信号Ｆ２（Ｆ’２）に基づいてシーケンスプログラムで処理する（ステップＴ２）。その結果として、数値制御部１０への指令信号Ｇ２が得られる。そして次の制御周期において、この指令信号Ｇ２は、シーケンス処理部２０から数値制御部１０へ転送され、ワークＲＡＭ１４にコピー（Ｇ’２）され（ステップＳ２）、この信号に基づいて数値制御装置処理がなされる（ステップＳ３）。
【００１２】
以上のように、数値制御部１０→シーケンス処理部２０→数値制御部１０との信号の伝達に、２制御周期時間が必要となっており、この分処理速度が低下している。
本発明は、この点を改善するものであり、高速処理を可能にする数値制御装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
所定周期毎処理を行う数値制御処理用プロセッサと、シーケンス処理用プロセッサを備えた制御装置において、本発明は、数値制御処理のタイミングをシーケンス処理用プロセッサに通知する手段を備え、この手段から通知されたタイミングを基準にシーケンス処理の実行開始タイミングを変更する手段を備えるものである。そして、この実行開始タイミングを変更する手段は、数値制御処理の実行終了後同一制御周期内でシーケンス処理を開始するようにした。
【００１４】
また、通知する数値制御処理のタイミングは、数値制御処理の開始タイミングであり、シーケンス処理の実行開始タイミングを変更する手段は、この通知された時刻を基準に、あらかじめ制御装置に設定された遅延時間パラメータに従って算出したタイミングに、シーケンス処理の実行開始を行うものとした。又は、数値制御処理用プロセッサから、シーケンス処理用プロセッサに外部割込みを発生させる手段を持ち、この手段により、数値制御処理の開始タイミングをシーケンス処理用プロセッサに通知するようにした。若しくは、数値制御処理用プロセッサと、シーケンス処理用プロセッサの両者でアクセス可能な共有メモリを持ち、数値制御処理用プロセッサがこの共有メモリ上のフラグに書き込みを行い、シーケンス処理用プロセッサが共有メモリ上のフラグを監視することで、数値制御処理の開始タイミングをシーケンス処理用プロセッサに通知するようにした。
【００１５】
また、通知する数値制御処理のタイミングは、数値制御処理の終了タイミングとし、シーケンスプログラムの実行開始タイミングを変更する手段は、この通知されたタイミングをもって、シーケンスプログラムの実行開始を行うものとした。
【００１６】
この場合、数値制御処理用プロセッサから、シーケンス処理用プロセッサに外部割込みを発生させる手段を持ち、この手段により、数値制御処理の終了タイミングをシーケンス処理用プロセッサに通知するようにした。若しくは、数値制御処理用プロセッサと、シーケンス処理用プロセッサの両者でアクセス可能な共有メモリを持ち、数値制御処理プロセッサがこの共有メモリ上のフラグに書き込みを行い、シーケンス処理用プロセッサで共有メモリ上のフラグを監視することで、数値制御処理の終了タイミングをシーケンス処理用プロセッサに通知するようにした。
【００１７】
【発明の実施の形態】
図５は本発明の第１の実施形態である数値制御装置の要部ブロック図である。図１に示した従来の数値制御装置と相違する点は、シーケンス処理部２０に外部割込み発生装置２７がバス結合されていること、及び、シーケンス処理部２０のワークＲＡＭ２３に遅延時間パラメータが設けられ、遅延時間が設定されている点であり、他の構成は従来と同じである。また、対応する要素には図１と同一の符号が付されている。
【００１８】
すなわち、数値制御装置は、バス３０で接続された数値制御部１０とシーケンス処理部２０を有する。数値制御部１０は、数値制御処理を実行する数値制御処理用プロセッサ１１と、システムプログラム等の制御ソフトが格納されているＲＯＭ１２、該ＲＯＭ１２に格納されたシステムプログラム等を読み出し格納し、該プログラムを実行するためのＲＡＭ１３、ワークＲＡＭ１４とを有し、これらはバス３０で接続されている。ＲＡＭ１３は、加工プログラムや各種パラメータ設定値等を記憶する不揮発性部を有する。ワークＲＡＭ１４は各種演算等に利用されると共に、本発明に関係して、数値制御部１０からシーケンス処理部２０への指令信号Ｆ、シーケンス処理部２０から数値制御部１０への指令信号Ｇをコピーした信号Ｇ’を記憶する信号記憶部を備えている。
【００１９】
シーケンス処理部２０には、シーケンス処理を実行するシーケンス処理用プロセッサ２１と、シーケンス制御の制御ソフトウェア、シーケンスプログラムが格納されるＲＯＭ２２、各種演算等のために使用されるワークＲＡＭ２３、数値制御部１０からシーケンス処理部２０への指令信号Ｆをコピーした信号Ｆ’、シーケンス処理部２０から数値制御部１０への指令信号Ｇを記憶する信号メモリ２４，ＲＯＭ２２に格納された制御ソフトウエアやシーケンスプログラムを読み出し格納し、実行するためのＲＡＭ２５，外部入出力機器に接続されるＩ／Ｏディバイス２６、さらに、本発明に関係して、外部割込み発生装置２７、タイマ２８を備え、これらはバス接続されている。
【００２０】
この第１の実施形態の動作を図６に示す動作処理フローチャートと図７に示す動作タイミングチャートにより説明する。なお、図６（ａ）は数値制御部１０のプロセッサ１１が実行する動作処理フローチャートであり、図６（ｂ）は、シーケンス処理部２０のプロセッサ２２が実行する動作処理フローチャートである。これらの処理は制御周期毎繰り返し実行される。
【００２１】
まず、図示しない入力手段によりシーケンス処理部２０のワークＲＡＭ２３の遅延時間パラメータに、数値制御部１０が数値制御処理を開始して終了するまでの時間を設定しておく。
数値制御部１０のプロセッサ１１は、制御周期の開始割付けを受けると（ステップＳ１１）、数値制御処理を開始し、まず、シーケンス処理部２０の外部割込み発生装置２７のレジスタに割込信号を書き込む（ステップＳ１２）。次に、シーケンス処理部２０内の信号メモリ２４に記憶する数値制御部への指令信号Ｇを、数値制御部１０内のワークＲＡＭ１４にコピー(信号Ｇ’)し（ステップＳ１３）、ＲＡＭ１３に格納されている加工プログラム及びワークＲＡＭ１４に記憶する信号Ｆ，Ｇ’に基づいて、数値制御処理を行う（ステップＳ１４）。
【００２２】
次に、数値制御処理の結果発生した数値制御部１０からシーケンス処理部２０への指令信号Ｆをシーケンス処理部２０の信号メモリ１４にコピー（信号Ｆ’）し（ステップＳ１５）、当該割込周期の処理を終了する。このステップＳ１１〜Ｓ１５の処理を数値制御部のプロセッサ１１は所定制御周期毎に実行する。
【００２３】
一方、シーケンス処理部２０では、数値制御部１０からの外部割込みを受け付けると（ステップＴ１１）、シーケンス処理用プロセッサ２１はシーケンス処理を開始し、タイマ２８に遅延時間パラメータに設定している時間を設定し、該タイマを起動する（ステップＴ１２）。タイマ２８がタイムアップするまで待ち（ステップＴ１３）、タイムアップすると、Ｉ／Ｏデバイス２６を経由して、図示しない外部入出力機器からの入力信号を信号メモリ２４に読み取り、信号メモリ２４に記憶する信号Ｆ’，Ｇ、その他の信号に基づいて、ＲＯＭ２２からＲＡＭ２５に格納したシーケンスプログラムを実行する（ステップＴ１４）。信号メモリ２４に記憶されている数値制御部１０からの指令信号Ｆ’を読み取り、判断、処理などを行い、その結果に基づいて数値制御部への指令信号Ｇを信号メモリ２４に書き込む。また、信号メモリ２４に記憶されている外部入出力機器への指令をＩ／Ｏデバイス２６を経由して、図示しない外部入出力機器へ出力信号を出力し、外部入出力機器から入力される信号を信号メモリ２４に書き込む処理をも含む。以下、制御周期毎に指令される外部割込み指令毎に上述した処理をシーケンス処理部２０のプロセッサ２１は実行する。
【００２４】
図７は、この実施形態の動作タイミングを示す図である。この図７において、Ｓ１２，Ｓ１４，Ｔ１２等の符号は、図６に示す動作フローチャートのステップ番号を示しその処理を示すものである。
【００２５】
図７に示す例では、数値制御部１０のワークＲＡＭ１４には信号Ｆ１、シーケンス処理部２０の信号メモリ２４には、信号Ｇ１が記憶されているものとする。そこで、数値制御部１０のプロセッサ１１が数値制御処理を開始すると、まず、割込指令がシーケンス処理部２０に送出される（Ｓ１２）。シーケンス処理部２０の信号メモリ２４の数値制御部１０への指令信号Ｇ１がワークＲＡＭ１４にコピー（Ｇ'１）される（Ｓ１３）。該ワークＲＡＭ１４に記憶された信号Ｇ'１，Ｆ１及び加工プログラムに基づいて数値制御処理が実行され（Ｓ１４）、この数値制御処理の結果として、シーケンス処理部２０への指令信号Ｆ２がワークＲＡＭ１４に書き込まれる。そして、この指令信号Ｆ２はシーケンス処理部２０の信号メモリ２４にコピー（Ｆ'２）される（Ｓ１５）。
【００２６】
シーケンス処理部２０のプロセッサ２１は、数値制御部１０からの割込信号を受けた後、遅延時間パラメータに設定された時間だけ経過した後、信号メモリ２４に記憶された信号を読み出し、該信号とシーケンスプログラムに基づいてシーケンス処理を行う（Ｔ１２）。遅延時間パラメータに設定された時間は、数値制御部１０から割込信号を受けてから、数値制御部のプロセッサ１１により信号メモリ２４に、シーケンス処理部２０への指令信号Ｆ２がコピーされるまでの時間よりも長く設定されているから、信号Ｇ１、指令信号Ｆ２のコピーＦ'２に基づいてシーケンス処理がなされる。このシーケンス処理の結果が数値制御部１０への指令信号Ｇ２として信号メモリ２４に書き込まれる（Ｔ１４）。
【００２７】
次の制御周期においては、数値制御部１０のプロセッサ１１は、シーケンス処理部２０からの指令信号Ｇ２を読み込みワークＲＡＭ１４にコピーし（Ｇ'２）、このワークＲＡＭ１４に記憶する信号Ｆ２、Ｇ'２及び加工プログラムに基づいて数値制御処理（Ｓ１４）を実行し、シーケンス処理部２０への指令信号Ｆ３を得る。
【００２８】
以下、各制御周期毎に、数値制御処理、シーケンス処理がなされ、数値制御部１０からの指令（Ｆ）に対して、シーケンス処理部２０でシーケンス処理されて数値制御部１０へ返される指令（Ｇ）は、次の制御周期において数値制御部１０に返されることにより、図７に示すように、１制御周期内でこれらの処理が完結することになり、図１〜図４に示した従来例と比較し、２倍の速さで処理することができる。
【００２９】
なお、シーケンス処理は、該シーケンス処理を開始した制御周期内で処理を終了した例を示したが、終了しない場合には、シーケンス処理の終了を示す指令信号Ｇが発生しないことから、次の制御周期まで延長されることになる。しかし、数値制御部１０での数値制御処理により発生した指令信号Ｆに対するシーケンス処理を当該制御周期内で開始することから、その分処理が速く行われることになる。また、シーケンス処理もこの処理を開始した制御周期内で終了する場合が一般的であるから、全体的に処理は高速化されることになる。
【００３０】
図８は本発明の第２の実施形態である数値制御装置の要部ブロック図である。図５に示した第１の実施形態と相違する点は、外部割込み発生装置２７の代わりに数値制御部１０及びシーケンス処理部２０の各プロセッサ１１，２１がアクセスできる共有メモリ２９をシーケンス処理部２０に設けた点である。そして、この共有メモリ２９内にフラグを設け、第１の実施形態での割込指令の代わりにこのフラグを用いるようにしている。すなわち、第１の実施形態では、外部割込み発生装置２７、タイマ２８、遅延時間パラメータによって、シーケンス処理の実行開始タイミングを変更する手段を構成したが、この第２の実施形態では、共有メモリ２９のフラグとタイマ２８、遅延時間パラメータによって、シーケンス処理の実行開始タイミングを変更する手段を構成している。他の構成は第１の実施形態と同一であるので説明は省略する。
【００３１】
図９はこの第２の実施形態の動作処理フローチャートであり、図１０は動作タイミングチャートである。
数値制御部１０のプロセッサ１１は、制御周期の開始割付けを受けると（ステップＳ２１）、数値制御処理を開始し、まず、共有メモリ２９のフラグをセットし（ステップＳ２２）、以後は第１の実施形態と同一の処理を行う。すなわち、信号メモリ２４に記憶する数値制御部への指令信号Ｇを、ワークＲＡＭ１４にコピー(信号Ｇ’)し（ステップＳ２３）、加工プログラム及びワークＲＡＭ１４に記憶する信号Ｆ，Ｇ’に基づいて、数値制御処理を行い（ステップＳ２４）、その結果のシーケンス処理部２０への指令信号Ｆを信号メモリ１４にコピー（信号Ｆ’）し（ステップＳ２５）、当該割込周期の処理を終了する。この処理を数値制御部のプロセッサ１１は所定制御周期毎に実行する。
【００３２】
一方、シーケンス処理部２０のプロセッサ２１は、共有メモリ２９のフラグを監視し（ステップＴ２１）、該フラグがセットされていることが検出されると、該フラグをリセットした後（ステップＴ２２）、第１の実施形態のステップＴ１２〜Ｔ１４と同一の処理を行う。すなわち、タイマ２８に遅延時間パラメータに設定している時間を設定し該タイマを起動する（ステップＴ２３）。タイマ２８がタイムアップするまで待ち（ステップＴ２４）、タイムアップすると、第１の実施形態で説明したシーケンス処理を実行する（ステップＴ２５）。以上の処理を制御周期毎実行する。
【００３３】
この第２の実施形態においても、図１０に示すタイミングチャートに示すように、１制御周期内で、数値制御部１０からシーケンス処理部２０への指令に対するシーケンス処理を行いその結果が得られるケースがほとんどであるから、次の制御周期では、新たなシーケンス処理結果に基づいて数値制御処理が実行されることになり、処理速度を速くすることができるものである。
【００３４】
図１１は、本発明の第３の実施形態である数値制御装置の要部ブロック図である。図５に示した第１の実施形態と相違する点は、タイマ２８が設けられていない点のみで、他の構成は図５に示した第１の実施形態の数値制御装置と同一である。この第３の実施形態では、外部割込み発生装置２７によってシーケンス処理の実行開始タイミングを変更する手段を構成している。
【００３５】
図１２は、この第３の実施形態の数値制御部１０のプロセッサ１０、シーケンス処理部２０のプロセッサ２１が制御処理周期毎に実施する動作処理フローチャートである。また、図１３は、この第３の実施形態の動作タイミングチャートである。
【００３６】
数値制御部１０のプロセッサ１１は、制御周期の開始割付けを受けると（ステップＳ３１）、第１の実施形態におけるステップ１３〜Ｓ１５と同一の処理を実行する。すなわち、信号メモリ２４に記憶する数値制御部への指令信号Ｇを、ワークＲＡＭ１４にコピー(信号Ｇ’)し（ステップＳ３２）、ＲＡＭ１３に格納されている加工プログラム及びワークＲＡＭ１４に記憶する信号Ｆ，Ｇ’に基づいて、数値制御処理を行う（ステップＳ３３）。この数値制御処理によって生じたシーケンス処理部２０への指令信号Ｆをシーケンス処理部２０の信号メモリ１４にコピー（信号Ｆ’）する（ステップＳ３４）。
【００３７】
そして、この第３の実施形態は、シーケンス処理部２０に割込信号を出力して当該制御周期の処理を終了する（ステップＳ３５）。このステップＳ３１〜Ｓ３５の処理を数値制御部のプロセッサ１１は所定制御周期毎に実行する。
【００３８】
一方、シーケンス処理部２０では、数値制御部１０からの外部割込みを受け付けると（ステップＴ３１）、シーケンス処理用プロセッサ２１は、前述した第１の実施形態のステップＴ１４と同様に、外部入出力機器からの入力信号を信号メモリ２４に信号Ｇ，Ｆ’等に基づいてシーケンス処理を実行する（ステップＴ３２）。この動作処理を繰り返すことになる。
【００３９】
この第３の実施形態も、数値制御部１０での数値制御処理の実行が終了して、この数値制御処理の結果のシーケンス処理部２０への指令信号Ｆをシーケンス処理部２０の信号メモリ２４に書き込んだ後で、かつ、同一制御周期内でシーケンス処理部のプロセッサ２１がシーケンス処理を行うことから、図１３に示すように、一般的に１制御周期内で、数値制御部１０からシーケンス処理部２０への指令に対するシーケンス処理の結果が得られるから、次の制御周期では、新たなシーケンス処理結果に基づいて数値制御処理が実行されることになり、処理速度を速くすることができるものである。
【００４０】
図１４は、本発明の第４の実施形態である数値制御装置の要部ブロック図である。図１１に示した第３の実施形態と比較し、相違する点は外部割込み発生装置２７の代わりに共有メモリ２９を設け、数値制御部のプロセッサ１１とシーケンス処理部２０のプロセッサ２１から共にアクセスできるフラグを設けた点である。他の構成は図１１に示した第３の実施形態の数値制御装置と同一である。この第４の実施形態では共有メモリ２９のフラグによって、シーケンス処理の実行開始タイミングを変更する手段を構成する。
【００４１】
図１５は、この第４の実施形態の数値制御部１０のプロセッサ１１が実行する動作処理（図１５（ａ））及びシーケンス処理部２０のプロセッサ２１が実行する動作処理（図１５（ｂ））のフローチャートである。
【００４２】
数値制御部１０のプロセッサが実行するステップ４１〜Ｓ４４までの処理は、図１２に示す第３の実施形態における数値制御部１０のプロセッサが実行するステップ３１〜Ｓ３４までの処理と同一である。そして、相違する点は、第３の実施形態では外部割込み信号を発生したステップ３５の処理が、この第４の実施形態では、共有メモリ２９のフラグをセットする処理（ステップ４５）に代わっている点である。
【００４３】
一方、シーケンス処理部２０のプロセッサ２１は、共有メモリ２９のフラグを監視し（ステップＴ４１）、該フラグがセットされていることが検出されると、該フラグをリセットした後（ステップＴ４２）、前述した各実施形態と同様のシーケンス処理を実行する。各プロセッサ１１，２１は以上の処理を制御周期毎実行する。
【００４４】
図１６はこの第４の実施形態の動作タイミングチャートであり、この図１６のタイミングチャートでも明らかのように、数値制御部１０での数値制御処理の結果生じたシーケンス処理部２０への指令Ｆに基づいて、同一制御周期内でシーケンス処理部２０のプロセッサ２１がシーケンス処理を実行し完了するのが一般的で多いことから、その結果の数値制御部１０への指令信号Ｇを次の制御周期に数値制御部のワークＲＡＭ１４にコピーして数値制御処理を実行することになり、１制御周期内で、数値制御処理シーケンス処理が完結することから処理速度を速くすることができる。
【００４５】
【発明の効果】
数値制御部からシーケンス処理部への指令信号に基づいて、シーケンス処理が開始され、シーケンス処理の開始が早くなり、処理が高速化される。特に、数値制御処理の制御周期内にシーケンス処理も終了することが多くなることから、数値制御装置の処理が従来の数値制御装置と比較して速くなる。
【図面の簡単な説明】
【図１】従来の数値制御装置の要部ブロック図である。
【図２】同従来の数値制御装置における動作処理のフローチャートである。
【図３】同従来の数値制御装置における動作処理のタイミングを示すタイミングチャートである。
【図４】同従来の数値制御装置において、処理速度が遅くなることの説明する動作処理タイミングチャートである。
【図５】本発明の第１の実施形態の数値制御装置の要部ブロック図である。
【図６】同第１の実施形態における動作処理のフローチャートである。
【図７】同第１の実施形態の動作処理タイミングチャートである。
【図８】本発明の第２の実施形態の数値制御装置の要部ブロック図である。
【図９】同第２の実施形態における動作処理のフローチャートである。
【図１０】同第２の実施形態の動作処理タイミングチャートである。
【図１１】本発明の第３の実施形態の数値制御装置の要部ブロック図である。
【図１２】同第３の実施形態における動作処理のフローチャートである。
【図１３】同第３の実施形態の動作処理タイミングチャートである。
【図１４】本発明の第４の実施形態の数値制御装置の要部ブロック図である。
【図１５】同第４の実施形態における動作処理のフローチャートである。
【図１６】同第４の実施形態の動作処理タイミングチャートである。
【符号の説明】
１０  数値制御部
２０  シーケンス処理部
【図１】
0003715258.tif 000002
【図２】
0003715258.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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