(57)【特許請求の範囲】
【請求項１】
複数の局部入出力ラインから成り、互いに平行に配列される複数の局部入出力ライングループと、
前記局部入出力ライングループと交差し、複数のグローバル入出力ラインから成り、互いに平行に配列される複数のグローバル入出力ライングループと、
前記局部入出力ライングループの間に配列され、前記局部入出力ラインに電気的に連結されるとともに、データを保存する複数のメモリブロックと、
前記局部入出力ライングループと前記グローバル入出力ライングループとが交差する所定の位置に配置され、前記複数のメモリブロックの各メモリブロックがそれぞれ活性化する時にアクティブされる複数のメモリ活性化信号に応答して、複数の局部入出力ラインを相補的に１つのグローバル入出力ラインに電気的に連結せしめるスイッチとを具備することを特徴とする半導体メモリ装置。
【請求項２】
前記複数の局部入出力ラインは、２本の局部入出力ラインであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記複数のグローバル入出力ラインは、４本のグローバル入出力ラインであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記メモリブロックはメモリセルアレイとサブワードラインドライバーとを具備し、前記サブワードラインドライバー上に前記グローバル入出力ラインが配列されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記スイッチは、それぞれ前記メモリ活性化信号が論理ハイの時にターンオンとなるNMOSトランジスタで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
複数の局部入出力ラインから成り、互いに平行に配列される複数の局部入出力ライングループと、
前記局部入出力ライングループと交差し、複数のグローバル入出力ラインから成り、互いに平行に配列される複数のグローバル入出力ライングループと、
前記局部入出力ライングループの間に配列され、前記局部入出力ラインに電気的に連結されるとともに、データを保存する複数のメモリブロックと、
前記局部入出力ライングループと前記グローバル入出力ライングループとが交差する所定の位置に配置され、前記複数のメモリブロックの各メモリブロックがそれぞれ活性化する時にアクティブされる複数のメモリ活性化信号に応答して、２本の局部入出力ラインを相補的に１つのグローバル入出力ラインに電気的に連結せしめるスイッチと、
前記複数のメモリブロックの内の対応する２つのメモリブロックに電気的に連結されるグローバル入出力ラインに、それぞれの入力端を連結した複数の複合データテスト回路とを具備し、
前記メモリブロックの所定のローアドレスとカラムアドレスにより選ばれたメモリセルがいずれも正常の場合は、それぞれの複合データテスト回路は'1'を出力する一方、前記メモリブロックの所定のローアドレスとカラムアドレスにより選ばれたメモリセルの内の何れかに不良があれば、前記不良のメモリブロックに電気的に連結された複合データテストは'0'を出力することを特徴とする半導体メモリ装置。
【請求項７】
前記複数の局部入出力ラインは、２本の局部入出力ラインであることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記複数のグローバル入出力ラインは、４本のグローバル入出力ラインであることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記メモリブロックはメモリセルアレイとサブワードラインドライバーとを具備し、前記サブワードラインドライバー上に前記グローバル入出力ラインが配列されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１０】
前記スイッチは、それぞれ前記メモリ活性化信号が論理ハイの時にターンオンとなるNMOSトランジスタで構成されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１１】
前記複合データテスト回路の各出力端に結ばれる複数のパッドを具備することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１２】
前記複数の複合データテスト回路は、それぞれ、
前記グローバル入出力ラインに入力端が連結されるノアゲートと、
前記グローバル入出力ラインに入力端が連結されるアンドゲートと、
前記ノアゲートと前記アンドゲートとの出力を入力とするオアゲートとを具備することを特徴とする請求項６に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に複合データテスト回路が簡素化された半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体メモリ装置では、メモリセルアレイに保存されたデータがデータバスラインを介してパッドに伝達されたり、あるいはパッドに入力されたデータがメモリセルアレイに伝達される。データバスラインとしては、局部入出力ラインとグローバル入出力ラインとが挙げられる。メモリセルアレイより出力されるデータは、前記局部入出力ラインを介してグローバル入出力ラインに送られ、グローバル入出力ラインを介してパッドに送られる。前記グローバル入出力ラインを介して送られるデータを複合（merge）して、前記メモリセルアレイの機能をテストする回路が複合データテスト回路である。
【０００３】
図１は、従来の半導体メモリ装置のデータバスライン及びメモリブロックの配置図である。図１を参照すれば、半導体メモリ装置101は、第1ないし第8のメモリブロック111〜118、第1ないし第18の局部入出力ライン121〜138及び第1ないし第16のグローバル入出力ライン141〜156を具備してなる。
前記第1ないし第8のメモリブロック111〜118は、それぞれ多数のメモリセルアレイ175と多数のサブワードラインドライバー171とから構成される。前記メモリセルアレイ175とサブワードラインドライバー171は、１つのメモリブロック内において交互に配置される。すなわち、前記サブワードラインドライバー171上に前記グローバル入出力ライン141〜156が配列される。
【０００４】
前記メモリブロック111〜118は、それぞれ前記第1ないし第16のグローバル入出力ライン141〜156を介して前記第1ないし第18の局部入出力ライン121〜138に連結される。
図２は、前記図１に示すメモリブロック111〜118の機能をテストするための複合データ（Merged DQ）テスト回路の回路図である。図２を参照すれば、複合データテスト回路211、221、231、241、251、261、271、281は、それぞれ第1ないし第8のパッド219、229、239、249、259、269、279、289に連結される。前記複合データテスト回路211の入力端は、第1ないし第4のグローバル入出力ライン141〜144に連結される。前記複合データテスト回路221の入力端は、第3ないし第6のグローバル入出力ライン143〜146に連結される。前記複合データテスト回路231の入力端は、第5ないし第8のグローバル入出力ライン145〜148に連結される。前記複合データテスト回路241の入力端は、第7ないし第10のグローバル入出力ライン147〜150に連結される。前記複合データテスト回路251の入力端は、第9ないし第12のグローバル入出力ライン149〜152に連結される。前記複合データテスト回路261の入力端は、第11ないし第14のグローバル入出力ライン151〜154に連結される。前記複合データテスト回路271の入力端は、第13ないし第16のグローバル入出力ライン153〜156に連結される。前記複合データテスト回路281の入力端は、第15及び第16のグローバル入出力ライン156、157と第1及び第2のグローバル入出力ライン141、142とに連結される。
【０００５】
前記第1ないし第8の複合データテスト回路211〜281は、それぞれ１つのノアゲート（NOR Gate）213、１つのアンドゲート（AND Gate）215及び１つのオアゲート（OR Gate）217より成る。
第1のメモリブロック111をテストするには、最初に、第1のメモリブロック111のメモリセルアレイ175に'0'または'1’を書込む。もしも、第1のメモリブロック111の所定のローアドレスとカラムアドレスにより選ばれたメモリセルに'0’が記憶されているなら、前記ノアゲート213は'1’を出力し、前記アンドゲート215は'0’を出力する。これにより、前記オアゲート217は'1’を出力する。前記オアゲート217が'1’を出力すれば、前記第1のメモリブロック111の所定のローアドレスとカラムアドレスにより選ばれたメモリセルは正常である。
【０００６】
もしも、前記第1のメモリブロック111の所定のローアドレスとカラムアドレスにより選ばれたメモリセルの中の一部が不良であれば、前記第１ないし第4のグローバル入出力ライン141〜144を介して伝達されるデータの中の一部は'1'になる。これにより、前記ノアゲート213の出力は'0’になり、前記アンドゲート215の出力は'0’のままでなる。その結果、前記オアゲート217の出力は'0’になる。前記オアゲート217が'0’を出力すれば、前記第1のメモリブロック111の所定のローアドレスとカラムアドレスにより選ばれたメモリセルは不良である。
【０００７】
第2ないし第8のメモリブロック112〜118をテストする動作は、前記第1のメモリブロック111と同一である。
【０００８】
【発明が解決しようとする課題】
このような前記半導体メモリ装置101において、前記複合データテスト回路211、221、231、241、251、261、271、281の数を減少させることができれば、前記半導体メモリ装置101の大きさが縮少され、電力消費も省かれることになる。
従って、本発明が果たそうとする技術的課題は、メモリブロックをテストする複合データテスト回路を簡素化できる半導体メモリ装置を提供するにある。
【０００９】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明は、複数の局部入出力ライングループと複数のグローバル入出力ライングループ、複数のメモリブロック及び複数のスイッチを具備する半導体メモリ装置を提供する。
前記複数の局部入出力ライングループは複数の局部入出力ラインから成り、互いに平行に配列される。前記複数のグローバル入出力ライングループは、前記局部入出力ライングループと交差し、複数のグローバル入出力ラインから成るとともに、互いに平行に配列される。複数のメモリブロックは、前記局部入出力ライングループの間に配列され、前記局部入出力ラインに電気的に連結され、かつ、データを保存する。前記スイッチは、前記局部入出力ライングループと前記グローバル入出力ライングループとが交差する所定の位置に配置され、前記複数のメモリブロックの各メモリブロックがそれぞれ活性化する時にアクティブされる複数のメモリ活性化信号に応答して、複数の局部入出力ラインを相補的に１つのグローバル入出力ラインに電気的に連結する。
【００１０】
前記技術的課題を達成するために、本発明はさらに、複数の局部入出力ライングループと複数のグローバル入出力ライングループと複数のメモリブロックと複数のスイッチ、及び複数の複合データテスト回路を具備する半導体メモリ装置を提供する。前記複数の局部入出力ライングループは、複数の局部入出力ラインから成り、互いに平行に配列される。前記複数のグローバル入出力ライングループは、前記局部入出力ライングループと交差し、複数のグローバル入出力ラインから成るとともに、互いに平行に配列される。前記複数のメモリブロックは、前記局部入出力ライングループの間に配列され、前記局部入出力ラインと電気的に連結されるとともに、データを保存する。前記複数のスイッチは、前記局部入出力ライングループと前記グローバル入出力ライングループとが交差する所定の位置に配置され、前記複数のメモリブロックの各メモリブロックがそれぞれ活性化する時にアクティブされる複数のメモリ活性化信号に応答して、２本の局部入出力ラインを相補的に１つのグローバル入出力ラインに電気的に連結する。前記複数の複合データテスト回路は、前記複数のメモリブロックの中の対応する２つのメモリブロックに電気的に連結されるグローバル入出力ラインにそれぞれの入力端を連結する。
【００１１】
前記メモリブロックの所定のローアドレスとカラムアドレスにより選ばれたメモリセルがいずれも正常の時にそれぞれの複合データテスト回路は'1’を出力する一方、前記メモリブロックの所定のローアドレスとカラムアドレスにより選ばれたメモリセルの中の何れかに不良があれば、前記不良のメモリブロックに電気的に連結された複合データテスト回路は'0’を出力する。
【００１２】
本発明により、半導体メモリ装置の大きさが縮少され、電力消費が省かれる。
【００１３】
【発明の実施の形態】
以下、添付の図面に基づき本発明の好適な実施の形態を詳細に説明する。
図３は、本発明の好適な実施の形態による半導体メモリ装置のデータバスライン及びメモリブロックの配置図である。
【００１４】
図３を参照すれば、本発明の好適な実施の形態による半導体メモリ装置301は、第1ないし第8のメモリブロック311〜318、第1ないし第18の局部入出力ライン321〜338、及び第1ないし第16のグローバル入出力ライン341〜358を具備する。
前記局部入出力ライン321〜338はグループ別に配列される。１つの局部入出力ライングループは、順に並ぶ２本の局部入出力ラインで構成される。例えば、第1及び第2の局部入出力ライン321、322が１つのグループを形成し、第3及び第4の局部入出力ライン323、324が別の１つのグループを形成する。
【００１５】
前記グローバル入出力ライン341〜356もグループ別に配列される。１つのグローバル入出力ライングループは、順に並ぶ４本のグローバル入出力ラインで構成される。例えば、第1及び第2、第9及び第10の局部入出力ライン341、342、349、350が１つのグループを形成し、第3及び第4、第11及び第12の局部入出力ライン343、344、351、352が別の１つのグループを形成する。
【００１６】
前記第1ないし第8のメモリブロック311〜318は、それぞれ多数のメモリセルアレイ375と多数のサブワードラインドライバー371とから成る。前記メモリセルアレイ375とサブワードラインドライバー371は、1つのメモリブロック内において交互に配置される。前記サブワードラインドライバー371上を前記グローバル入出力ライン341〜358が通過する。
【００１７】
前記第1のメモリブロック311と前記第2のメモリブロック312は、それぞれ前記第1ないし第4のグローバル入出力ライン341〜344に電気的に連結され、前記第1及び第2のメモリブロック311、312に保存されているデータが、前記第1ないし第4のグローバル入出力ライン341〜344に送られる。
前記第3及び第4のメモリブロック313、314は、前記第5ないし第8のグローバル入出力ライン345〜348に電気的に連結され、前記第3及び第4のメモリブロック313、314に保存されているデータが、前記第5ないし第8のグローバル入出力ライン345〜348に送られる。
【００１８】
前記第5及び第6のメモリブロック315、316は、前記第9ないし第12のグローバル入出力ライン349〜352に電気的に連結され、前記第5及び第6のメモリブロック315、316に保存されているデータが、前記第9ないし第12のグローバル入出力ライン349〜352に送られる。
前記第7及び第8のメモリブロック317、318は、前記第13ないし第16のグローバル入出力ライン353〜356に電気的に連結され、前記第3及び第4のメモリブロック317、318に保存されているデータが、前記第13ないし第16のグローバル入出力ライン353〜356に送られる。
【００１９】
前記第1及び第2の局部入出力ライン321、322は、ノードN1を介して前記第1及び第2のグローバル入出力ライン341、342に電気的に連結される。
前記第3及び第4の局部入出力ライン323、324は、ノードN2、N11を介して前記第1ないし第4のグローバル入出力ライン341〜344に電気的に連結される。
前記第5及び第6の局部入出力ライン325、326は、ノードN3、N12を介して前記第3ないし第6のグローバル入出力ライン343〜346に電気的に連結される。
【００２０】
前記第7及び第8の局部入出力ライン327、328は、ノードN4、N13を介して前記第5ないし第8のグローバル入出力ライン345〜348に電気的に連結される。
前記第9及び第10の局部入出力ライン329、330は、ノードN5、N14を介して前記第7ないし第10のグローバル入出力ライン347〜350に電気的に連結される。
前記第11及び第12の局部入出力ライン331、332は、ノードN6、N15を介して前記第9ないし第12のグローバル入出力ライン349〜352に電気的に連結される。
【００２１】
前記第13及び第14の局部入出力ライン333、334は、ノードN7、N16を介して前記第11ないし第14のグローバル入出力ライン351〜354に電気的に連結される。
前記第15及び第16の局部入出力ライン335、336は、ノードN8、N17を介して前記第13ないし第16のグローバル入出力ライン353〜356に電気的に連結される。
前記第17及び第18の局部入出力ライン337、338は、ノードN18を介して前記第15及び第16のグローバル入出力ライン355、356に電気的に連結される。
【００２２】
前述の如く、対応するメモリブロックは互いに同様なグローバル入出力ラインに連結される。すなわち、第1のメモリブロック311と第2のメモリブロック312は、それぞれ第1ないし第4のグローバル入出力ライン341〜344に電気的に連結され、第3のメモリブロック313と第4のメモリブロック314は、それぞれ第5ないし第8のグローバル入出力ライン345〜348に電気的に連結され、また、第5のメモリブロック315と第6メモリブロック316は、それぞれ第7ないし第10のグローバル入出力ライン347〜350に電気的に連結され、第7のメモリブロック317と第8のメモリブロック318は、それぞれ第11ないし第16の入出力ライン351〜356に電気的に連結される。
【００２３】
前記ノードN1〜N8、N11〜N18は、スイッチよりなる。
図４は、前記図３に示すメモリブロック311〜318の機能をテストするための複合データテスト回路の回路図である。
【００２４】
図４を参照すれば、複合データテスト回路411、421、431、441は、出力端にそれぞれ第1ないし第4のパッド419、429、439、449を具備する。
前記複合データテスト回路411の入力端は、第1ないし第4のグローバル入出力ライン341〜344に連結される。前記複合データテスト回路421の入力端は、第5ないし第8のグローバル入出力ライン345〜348に連結される。前記複合データテスト回路431の入力端は、第9ないし第12のグローバル入出力ライン349〜352に連結される。前記複合データテスト回路441の入力端は、第13ないし第16のグローバル入出力ライン353〜356に連結される。
【００２５】
前記複合データテスト回路411、421、431、441は、それぞれ１つのノアゲート413、１つのアンドゲート415及び１つのオアゲート417から構成される。
第1のメモリブロック311をテストするには、まず、第1のメモリブロック311のメモリセルアレイ175に'0'もしくは'1’を書込む。もしも、第1のメモリブロック311の所定のローアドレスとカラムアドレスにより選ばれたメモリセルに'0’が保存されているならば、前記ノアゲート413は'1’を出力し、前記アンドゲート415は'0’を出力する。これにより、前記オアゲート417は'1’を出力する。前記オアゲート417が'1’を出力すれば、前記第1のメモリブロック311の所定のローアドレスとカラムアドレスにより選ばれたメモリセルは正常である。
【００２６】
もし、前記第1のメモリブロック311の所定のローアドレスとカラムアドレスにより選ばれたメモリセルの中の一部が不良であれば、前記第1ないし第4のグローバル入出力ライン341〜344を介して送られるデータの中の一部は'1'になる。これにより、前記ノアゲート413の出力は'0’となり、前記アンドゲート415の出力は'0’のままである。この結果、前記オアゲート417の出力は'0’になる。前記オアゲート417が'0’を出力すれば、前記第1のメモリブロック311の所定のローアドレスとカラムアドレスにより選ばれたメモリセルは不良である。
【００２７】
前記第2ないし第8のメモリブロック312〜318をテストする動作は、前記第1のメモリブロック311をテストする動作と同様であるため、これに関する詳しい説明を省略する。
図５は、前記図３に示すノードN1を具体的に示す図面である。
【００２８】
図５を参照すれば、第1の局部入出力ライン321と第1のグローバル入出力ライン341との間に第1のスイッチ511が連結され、第2の局部入出力ライン322と第2のグローバル入出力ライン342との間に第2のスイッチ521が連結される。
前記第1のスイッチ511は、前記第1の局部入出力ライン321に第1の電極が連結され、前記第1のグローバル入出力ライン341に第2の電極が連結されるとともに、第1の制御信号P1をゲート入力とするNMOSトランジスタで構成される。これにより、前記第1の制御信号P1が論理ハイにアクティブされれば、前記第1のスイッチ511はターンオンになり、前記第1の制御信号P1が論理ローにインアクティブされれば、前記第1のスイッチ511はターンオフになる。
【００２９】
前記第2のスイッチ521は、前記第2の局部入出力ライン322に第1の電極が連結され、前記第2のグローバル入出力ライン342に第2の電極が連結されるとともに、前記第1の制御信号P1をゲート入力とするNMOSトランジスタで構成される。これにより、前記第1の制御信号P1が論理ハイにアクティブされれば、前記第2のスイッチ521はターンオンになり、前記第1の制御信号P1が論理ローにインアクティブされれば、前記第2のスイッチ521はターンオフになる。
【００３０】
前記第1の制御信号P1は、前記図３に示すメモリブロック311、313、315、317が活性化すると論理ハイにアクティブされる信号である。
図６は、前記図３に示すノードN2を具体的に示す図面である。
【００３１】
図６を参照すれば、第3の局部入出力ライン323と第3のグローバル入出力ライン343との間に第3のスイッチ611が連結され、かつ、第4の局部入出力ライン324と第4のグローバル入出力ライン344との間に第4のスイッチ621が連結される。
前記第3のスイッチ611は、前記第3の局部入出力ライン323に第1の電極が連結され、前記第3のグローバル入出力ライン343に第2の電極が連結されるとともに、前記図５に示す第1の制御信号P1をゲート入力とするNMOSトランジスタで構成される。これにより、前記第1の制御信号P1が論理ハイにアクティブされれば、前記第3のスイッチ611はターンオンになり、前記第1の制御信号P1が論理ローにインアクティブされれば、前記第3のスイッチ611はターンオフになる。
【００３２】
前記第4のスイッチ621は、前記第4の局部入出力ライン324に第1の電極が連結され、前記第4のグローバル入出力ライン344に第2の電極が連結されるとともに、前記第1の制御信号P1をゲート入力とするNMOSトランジスタで構成される。これにより、前記第1の制御信号P1が論理ハイにアクティブされれば、前記第4のスイッチ621はターンオンになり、前記第1の制御信号P1が論理ローにインアクティブされれば、前記第4のスイッチ621はターンオフになる。
【００３３】
図７は、前記図３に示すノードN11を具体的に示す図面である。
【００３４】
図７を参照すれば、第3の局部入出力ライン323と第1のグローバル入出力ライン341との間に第5のスイッチ711が連結され、第4の局部入出力ライン324と第2のグローバル入出力ライン342との間に第6のスイッチ721が連結される。
前記第5のスイッチ711は、前記第3の局部入出力ライン323に第1の電極が連結され、前記第1のグローバル入出力ライン341に第2の電極が連結されるとともに、第2の制御信号P2をゲート入力とするNMOSトランジスタで構成される。これにより、前記第2の制御信号P2が論理ハイにアクティブされれば、前記第5のスイッチ711はターンオンになり、前記第2の制御信号P2が論理ローにインアクティブされれば、前記第5のスイッチ711はターンオフになる。
【００３５】
前記第6のスイッチ721は、前記第4の局部入出力ライン324に第1の電極が連結され、前記第2のグローバル入出力ライン342に第2の電極が連結されるとともに、前記第2の制御信号P2をゲート入力とするNMOSトランジスタで構成される。これにより、前記第2の制御信号P2が論理ハイにアクティブされれば、前記第6のスイッチ721はターンオンになり、前記第2の制御信号P2が論理ローにインアクティブされれば、前記第6のスイッチ721はターンオフになる。
【００３６】
前記第2の制御信号P2は、前記メモリブロック312、314、316、318が活性化する場合、論理ハイにアクティブされる信号である。
図８は、前記図３に示すノードN12を具体的に示す図面である。
【００３７】
図８を参照すれば、第5の局部入出力ライン325と第3のグローバル入出力ライン343との間に第7のスイッチ811が連結され、第6の局部入出力ライン326と第4のグローバル入出力ライン344との間に第8のスイッチ821が連結される。
前記第7のスイッチ811は、前記第5の局部入出力ライン325に第1の電極が連結され、前記第3のグローバル入出力ライン343に第2の電極が連結されるとともに、前記図７に示す第2の制御信号P2をゲート入力とするNMOSトランジスタで構成される。これにより、前記第2の制御信号P2が論理ハイにアクティブされれば、前記第7のスイッチ811はターンオンになり、前記第2の制御信号P2が論理ローにインアクティブされれば、前記第7のスイッチ811はターンオフになる。
【００３８】
前記第8のスイッチ821は、前記第6の局部入出力ライン326に第1の電極が連結され、前記第4のグローバル入出力ライン344に第2の電極が連結されるとともに、前記第2の制御信号P2をゲート入力とするNMOSトランジスタで構成される。これにより、前記第2の制御信号P2が論理ハイにアクティブされれば、前記第8のスイッチ821はターンオンになり、前記第2の制御信号P2が論理ローにインアクティブされれば、前記第8のスイッチ821はターンオフになる。
【００３９】
ノードN3〜N8、N13〜N18の構成及び動作は、前記図５ないし図８に示すノードN1、N2、N11、N12と同様であるため、これに関する詳しい説明は省略する。
尚、本発明は前記実施の形態に限定されるものではなく、多くの変形が本発明の技術的思想内で、当分野における通常の知識を有した者に取って可能であることは明らかである。
【００４０】
【発明の効果】
以上述べたように、本発明によれば、メモリブロックをテストする複合データテスト回路が簡単であることから、半導体メモリ装置の大きさが縮少でき、電力消費が省かれる。
【００４１】
【図面の簡単な説明】
【図１】従来の半導体メモリ装置のデータバスライン及びメモリブロックの配置図である。
【図２】図１に示すメモリブロックの機能をテストするための複合データ（Merged DQ）テスト回路の回路図である。
【図３】本発明の好適な実施の形態による半導体メモリ装置のデータバスライン及びメモリブロックの配置図である。
【図４】図３に示すメモリブロックの機能をテストするための複合データ（Merged DQ）テスト回路の回路図である。
【図５】図３に示すノードN1を具体的に示す図面である。
【図６】図３に示すノードN2を具体的に示す図面である。
【図７】図３に示すノードN11を具体的に示す図面である。
【図８】図３に示すノードN12を具体的に示す図面である。
【符号の説明】
301  半導体メモリ装置
311〜318  第１ないし第８のメモリブロック
321〜338  局部入出力ライン
341〜358  グローバル入出力ライン
371  サブワードラインドライバー
375  メモリセルアレイ
N1〜N8、N11〜N18  ノード
【図１】
0003728554.tif 000002
【図２】
0003728554.tif 000003
【図３】
0003728554.tif 000004
【図４】
0003728554.tif 000005
【図５】
0003728554.tif 000006
【図６】
0003728554.tif 000007
【図７】
0003728554.tif 000008
【図８】
0003728554.tif 000009