(57)【特許請求の範囲】
【請求項１】
第１導電型のオーミックコンタクト領域と、
該オーミックコンタクト領域の上部に設けられ、該オーミックコンタクト領域よりも低不純物濃度で、２．２ｅＶよりも禁制帯の広い広禁制帯幅材料からなる第１導電型のドリフト領域と、
該ドリフト領域の表面に頂部を露出して、該ドリフト領域の内部に設けられ、前記ドリフト領域の表面から前記オーミックコンタクト領域に向かって、水平方向断面積が次第に広くなるようにされた複数個の第２導電型の深部膨張形拡散領域と、
前記ドリフト領域の表面に接して設けられた前記ドリフト領域とショットキー接合をなすショットキー電極
とを備え、前記複数の深部膨張形拡散領域のそれぞれは、第１の不純物元素を含む上部領域と、該上部領域の下部に位置し、前記第１の不純物元素よりも前記広禁制帯幅材料中における拡散係数の大きな第２の不純物元素を含む下部領域とからなることを特徴とする半導体装置。
【請求項２】
第１導電型若しくは第２導電型の第１主電極領域と、
該第１主電極領域の上部に設けられ、該第１主電極領域よりも低不純物濃度で、２．２ｅＶよりも禁制帯の広い広禁制帯幅材料からなる第１導電型のドリフト領域と、
該ドリフト領域の表面に頂部を露出して、該ドリフト領域の内部に設けられ、前記ドリフト領域の表面から前記オーミックコンタクト領域に向かって、水平方向断面積が次第に広くなるようにされた複数個の第２導電型の深部膨張形拡散領域と、
前記ドリフト領域の表面に頂部を露出して、前記複数個の深部膨張形拡散領域に挟まれて前記ドリフト領域の内部に設けられた第１導電型の第２主電極領域
とを備え、前記深部膨張形拡散領域のそれぞれは、前記第１及び第２主電極領域間を流れる電流を制御する制御電極領域として機能することを特徴とする半導体装置。
【請求項３】
前記複数の深部膨張形拡散領域の間に、第２導電型のベース領域を更に備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型若しくは第２導電型の第１主電極領域と、
該第１主電極領域の上部に設けられ、該第１主電極領域よりも低不純物濃度で、２．２ｅＶよりも禁制帯の広い広禁制帯幅材料からなる第１導電型のドリフト領域と、
該ドリフト領域の表面に配置された第２導電型の複数のボディ領域と、
該ボディ領域の表面に配置された第１導電型の第２主電極領域と、
該第２主電極領域の表面から前記第１主電極領域の方向に向かって掘られ前記ボディ領域を貫通し前記ドリフト領域に達する複数のトレンチと
該複数のトレンチの内壁に形成されたゲート絶縁膜と、
前記複数のトレンチの内部において、前記ゲート絶縁膜の表面に配置されたゲート電極と、
前記複数のトレンチの下部の前記ドリフト領域の内部に設けられ、前記トレンチの底部から前記第１主電極領域領域に向かって、それぞれ水平方向断面積が次第に広くなるようにされ、電界緩和領域として機能する複数個の第２導電型の深部膨張形拡散領域
とを含むことを特徴とする半導体装置。
【請求項５】
第１導電型若しくは第２導電型の第１主電極領域と、
該第１主電極領域の上部に設けられ、該第１主電極領域よりも低不純物濃度で、２．２ｅＶよりも禁制帯の広い広禁制帯幅材料からなる第１導電型のドリフト領域と、
該ドリフト領域の表面に配置された第１導電型の第２主電極領域と、
該第２主電極領域の表面から前記第１主電極領域の方向に向かって、前記第２主電極領域を貫通し前記ドリフト領域に達する複数のトレンチと
該複数のトレンチの内壁に形成されたゲート絶縁膜と、
前記複数のトレンチの内部において、前記ゲート絶縁膜の表面に配置されたゲート電極と、
前記複数のトレンチの下部の前記ドリフト領域の内部に設けられ、前記ゲート電極と接続されて前記トレンチの底部から前記第１主電極領域領域に向かって、それぞれ水平方向断面積が次第に広くなるようにされ、電界緩和領域として機能する複数個の第２導電型の深部膨張形拡散領域
とを含むことを特徴とする半導体装置。
【請求項６】
２．２ｅＶよりも禁制帯の広い広禁制帯幅材料からなる第１導電型のドリフト領域と、
該ドリフト領域の表面に配置された第２導電型の複数のボディ領域と、
該ボディ領域から離間し、前記ドリフト領域よりも高不純物濃度で、前記ドリフト領域の表面に配置された第１導電型若しくは第２導電型の第１主電極領域と、
該ボディ領域の表面に配置された第１導電型の第２主電極領域と、
該第２主電極領域の表面から前記ボディ領域を貫通し前記ドリフト領域に達する複数のトレンチと
該複数のトレンチの内壁に形成されたゲート絶縁膜と、
前記複数のトレンチの内部において、前記ゲート絶縁膜の表面に配置されたゲート電極と、
前記複数のトレンチの下部の前記ドリフト領域の内部に設けられ、前記トレンチの底部から前記ボディ領域から離れる方向に向かって、それぞれ水平方向断面積が次第に広くなるようにされ、電界緩和領域として機能する複数個の第２導電型の深部膨張形拡散領域
とを含むことを特徴とする半導体装置。
【請求項７】
前記複数の深部膨張形拡散領域のそれぞれは、
第１の不純物元素を含む上部領域と、
該上部領域の下部に位置し、前記第１の不純物元素よりも前記広禁制帯幅材料中における拡散係数の大きな第２の不純物元素を含む下部領域
とからなることを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
【請求項８】
２．２ｅＶよりも禁制帯の広い広禁制帯幅材料からなる第１導電型の半導体領域の表面にイオン注入用マスクを形成する工程と、
該イオン注入用マスクを用いて、前記半導体領域中に第２導電型を呈する第１不純物イオンを加速エネルギーを変えながら複数回注入する深部イオン注入工程と、
前記イオン注入用マスクを用いて、前記第１不純物イオンよりも前記半導体領域中における拡散係数が小さい第２不純物イオンを、前記第１不純物イオンの射影飛程よりも浅い位置に、加速エネルギーを変えながら複数回注入する浅部イオン注入工程と、
熱処理工程により、前記第１及び第２不純物イオンを電気的に活性化し、前記半導体領域の内部に深部膨張形拡散領域を形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記広禁制帯幅材料が炭化珪素（ＳｉＣ）であり、前記第１不純物イオンがボロン（Ｂ）、前記第２不純物イオンがアルミニウム（Ａｌ）であることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広禁制帯幅半導体（ワイドギャップ半導体）材料を用いた高耐圧且つ低電流損失である半導体装置に関する。
【０００２】
【従来の技術】
半導体産業において早くから研究され、実用化進んだシリコン（禁制帯幅Ｅｇ＝約１．１ｅＶ）や砒化ガリウム（禁制帯幅Ｅｇ＝約１．４ｅＶ）等の通常の禁制帯幅Ｅｇを有する半導体材料に比し、禁制帯幅Ｅｇの広い半導体材料を広禁制帯幅半導体（ワイドギャップ半導体）と呼ぶ。例えば、禁制帯幅Ｅｇ＝約２．２ｅＶのテルル化亜鉛（ＺｎＴｅ）、禁制帯幅Ｅｇ＝約２．４ｅＶの硫化カドミウム（ＣｄＳ）、禁制帯幅Ｅｇ＝約２．７ｅＶのセレン化亜鉛（ＺｎＳｅ）、禁制帯幅Ｅｇ＝約３．４ｅＶの窒化ガリウム（ＧａＮ）、禁制帯幅Ｅｇ＝約３．７ｅＶの硫化亜鉛（ＺｎＳ）、及び禁制帯幅Ｅｇ＝約５．５ｅＶのダイアモンドがワイドギャップ半導体としてあげられる。又、炭化珪素（ＳｉＣ）も、ワイドギャップ半導体の一例である。ＳｉＣの禁制帯幅Ｅｇは、３Ｃ−ＳｉＣで２．２３ｅＶ、６Ｈ−ＳｉＣで２．９３ｅＶ、４Ｈ−ＳｉＣで３．２６ｅＶ程度の値が報告されている。
【０００３】
ワイドギャップ半導体は、一般に熱的、化学的、機械的に安定で、耐放射
線性にも優れている。特にＳｉＣは、これらの特性に優れ、発光素子や高周波デバイスは勿論のこと、高温、大電力、放射線照射等の過酷な条件で、高い信頼性と安定性を示す電力用半導体装置（パワーデバイス）として様々な産業分野での適用が期待されている。
【０００４】
このような、ワイドギャップ半導体は、禁制帯幅Ｅｇが広くなれば広くなる程、絶縁体としての性質に近づくので、不純物をドープして低い抵抗率を得るのが困難になる。一般に、ワイドギャップ半導体においては、再現性及び信頼性の高い「良導電」材料を得ることが困難であるのが現状である。例えば、青色発光ダイオード用の材料としては、ウルツ鉱構造のIII-Ｖ族の半導体であるＧａＮ、II−VI族のＺｎＳｅなどが、有望な材料として、早くから精力的な研究が進められてきた。その研究課題は、特にｐ型伝導性の制御を実現することにあった。ワイドギャップ半導体においてｐ型の価電子制御が困難であるのは、自己補償効果によるものと考えられてきた。ＺｎＳｅにドナー不純物を導入する場合を例にすると、ドナー不純物を導入するとダブルアクセプタの働きをするＺｎ空孔が自然に形成され、ドナー不純物の導入によって形成された伝導帯の電子を自発的に補償するという現象である。この現象が起こるためには、Ｚｎ空孔の発生エンタルピーΔＨｖ（Ｚｎ）が、２個の電子が、アクセプタに落ち込む時放出されるエネルギーの合計、ΔＥとくらべて小さければ良い。今、ドナーとＺｎ空孔へのキャリアの束縛エネルギーを無視すると、ΔＥは、およそ禁制帯幅Ｅｇの２倍となる。このため、自己補償効果は、ギャップ（禁制帯幅Ｅｇ）の広い半導体ほど顕著に起こると考えられる。このため、長い間、ワイドギャップ半導体材料において、ｐ型伝導を実現することは、本質的な困難があると考えられていた。一方、このような問題は、禁制帯幅Ｅｇ＝約１．１ｅＶのＳｉや禁制帯幅Ｅｇ＝１．４ｅＶのＧａＡｓ等の半導体材料においては、全く問題にならない。従って、Ｓｉ，ＧａＡｓ等の半導体材料は、種々の半導体装置用の材料として、実用化が進んでいる。
【０００５】
特に、ＳｉＣを用いた高耐圧の電力用半導体装置（パワーデバイス）は、Ｓｉを用いたパワーデバイスよりもオン抵抗が低いことが報告されている。又、ＳｉＣを用いたショットキーダイオードの順方向降下電圧が低くなることが報告されている。良く知られているように、パワーデバイスのオン抵抗とスイッチング速度とは、トレード・オフ関係にある。しかし、ＳｉＣを用いたパワーデバイスによれば、低オン抵抗化と高速スイッチング速度化が同時に達成出来る可能性がある。
【０００６】
【発明が解決しようとする課題】
しかしＳｉＣに対する不純物の拡散係数は、Ｓｉ中の不純物の拡散係数に比較して約数千分の１と非常に小さい。このため、プレデポジション（気相拡散）技術では無論のことイオン注入技術でも単純にはｐ＋領域を所望の不純物濃度及び幾何学的形状に設計することは困難である。
【０００７】
半導体パワーデバイスの一つに、ジャンクション・バリア・ショットキーダイオード(以下、「ＪＢＳダイオード」と言う。）がある。このＪＢＳダイオードは、通常のｎ型ショットキーダイオードにおいてショットキー電極下に複数個のｐ＋領域を埋め込んだ構造を有している。ＪＢＳダイオードの特長は、逆方向特性において各ｐ＋領域から空乏層が伸びてピンチオフすることによりショットキー界面に加わる電界を緩和し逆方向のリーク電流を抑制することが出来る点にある。しかし一方で順方向特性においては、ショットキー電極下に複数個のｐ＋領域を埋め込んでいるためキャリアの通過する領域が実効的に減少し、結果として順方向の抵抗が増加してしまうという問題がある。
【０００８】
そこで、耐圧及び漏れ電流等の逆方向特性を損なうことなく、又順方向の抵抗を十分に引き下げるための新規な構造が待望されている。しかし、ＳｉＣにおいては、上述したように、プロセス技術、特に拡散技術が未開発であるため、ＪＢＳダイオードの構造を所望の構造に実現することは容易ではない。そこで、ＳｉＣを用いたＪＢＳダイオードにおいて、出来るなら工程数を増やすことなく、又安価な製造コストで上記のような要求を満足する構造の実現が強く求められているのが現状である。
【０００９】
また上に述べたＳｉＣを用いたＪＢＳダイオードの問題は、別の半導体パワーデバイスである静電誘導型トランジスタ（ＳＩＴ）のゲート領域の形状に係る課題と共通している。ＳＩＴには埋め込みゲート型、表面ゲート型、切り込みゲート型等の種々の構造が知られている。この内、表面ゲート型ＳＩＴでは、基板表面にソース領域を挟む形で一対のゲート領域が対向するように形成される。一対のゲート領域で挟まれた領域がチャネル領域となる。ソース領域とドレイン領域の間を流れる主電流は、ソース領域の前面のチャネル領域に形成された電位障壁の高さをゲート領域に印加する電圧で静電的に制御される。この表面ゲート型ＳＩＴにおいても、先ほど述べたＪＢＳダイオードと同様に、特性を改善するための構造が検討されている。新規な構造を採用することにより、より小さなゲート電圧でドリフト領域に空乏層を効果的に伸ばしてノーマリ・オフ型の特性を得やすくするとともに、ソース・ドレイン間の順方向抵抗を十分に引き下げることが出来る構造が待望されている。しかし、ＳｉＣを用いた表面ゲート型ＳＩＴにおいても、工程数を増やすことなく又安価な製造コストで、所望のデバイス構造実現する技術が十分に見出されていないのが現状である。
【００１０】
上記問題点を鑑み、本発明は、高耐圧で、逆方向漏れ電流が少なく、且つ順方向電圧降下の小さい半導体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を鑑み、本発明の第１の特徴は、第１導電型のオーミックコンタクト領域、このオーミックコンタクト領域の上部に設けられた広禁制帯幅材料からなる第１導電型のドリフト領域、このドリフト領域の内部に設けられた複数個の第２導電型の深部膨張形拡散領域、ドリフト領域の表面に接して設けられたドリフト領域とショットキー接合をなすショットキー電極とからなる半導体装置であることを要旨とする。複数個の第２導電型の深部膨張形拡散領域は、ＪＢＳダイオードの構造を構成している。即ち、複数個の第２導電型の深部膨張形拡散領域を備えることにより、逆方向特性において各深部膨張形拡散領域から空乏層が、ドリフト領域中に伸びて互いにピンチオフすることによりショットキー界面に加わる電界が緩和される。このため、逆方向のリーク電流を抑制することが出来る。尚、以下の第２〜第５の特徴においても同様であるが、本発明において、「広禁制帯幅材料」とは、２．２ｅＶよりも禁制帯の広い半導体材料を意味する。ドリフト領域は、オーミックコンタクト領域よりも低不純物濃度である。深部膨張形拡散領域のそれぞれは、ドリフト領域の表面からオーミックコンタクト領域に向かって、水平方向断面積が次第に広くなるようにされている。例えば台形円錐状や鏡餅形状である。深部膨張形拡散領域は、ドリフト領域の表面に頂部を露出している。第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。
【００１２】
本発明の第１の特徴によれば、深部膨張形拡散領域の水平方向断面積をドリフト領域の内部において、深くなるに従って、拡げているので、ＪＢＳダイオードにおいては耐圧、漏れ電流等の逆方向特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来る。
【００１３】
本発明の第１の特徴において、複数の深部膨張形拡散領域のそれぞれは、上部領域と上部領域の下部に位置する下部領域とからなることが好ましい。上部領域は、第１の不純物元素を含む。一方、下部領域は、第１の不純物元素よりも広禁制帯幅材料中における拡散係数の大きな第２の不純物元素を含む。
【００１４】
本発明の第２の特徴は、第１主電極領域、この第１主電極領域の上部に設けられた広禁制帯幅材料からなる第１導電型のドリフト領域、このドリフト領域の内部に設けられた複数個の第２導電型の深部膨張形拡散領域、複数個の深部膨張形拡散領域に挟まれてドリフト領域の内部に設けられた第１導電型の第２主電極領域とから構成された半導体装置であることを要旨とする。本発明の第１の特徴と同様に、深部膨張形拡散領域のそれぞれは、ドリフト領域の表面から第１主電極領域に近づくに従い、水平方向断面積が次第に広くなるような３次元形状を有する。この深部膨張形拡散領域のそれぞれは、第１及び第２主電極領域間を流れる電流を制御する制御電極領域として機能する。「第１主電極領域」とは、バイポーラトランジスタ（ＢＪＴ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてはソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯサイリスタ）では、アノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＢＪＴ，ＩＧＢＴ等においては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域、ＦＥＴ，ＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。又、ＳＩサイリスタ、ＧＴＯサイリスタでは、「第２主電極領域」は、上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。即ち、第１主電極領域が、エミッタ領域であれば、第２主電極領域はコレクタ領域であり、第１主電極領域がソース領域であれば、第２主電極領域はドレイン領域であり、第１主電極領域がカソード領域であれば、第２主電極領域はアノード領域を意味する。又、「制御電極領域」とは第１主電極領域及び第２主電極領域の間を流れる電流を制御する半導体領域、ショットキー接合領域、絶縁ゲート構造の領域又は構造を意味する。例えば、ＩＧＢＴ、ＦＥＴ，ＳＩＴ，ＳＩサイリスタ，ＧＴＯサイリスタでは、ゲート領域、若しくはゲート構造を意味し、ＢＪＴでは外部ベース領域（ベース電極取り出し領域）を含むベース領域を意味する。
【００１５】
第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。第１主電極領域は、第１導電型でも第２導電型でも構わない。ドリフト領域は、第１主電極領域よりも低不純物濃度である。深部膨張形拡散領域及び第２主電極領域は、ドリフト領域の表面に頂部を露出するように配置されている。
【００１６】
本発明の第２の特徴によれば、深部膨張形拡散領域の幅、３次元的に言えば水平方向の断面積を、ドリフト領域の内部において、深くなるに従って、次第に拡げているので、半導体装置の制御電極領域に係る耐圧特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来る。
【００１７】
本発明の第２の特徴において、複数の深部膨張形拡散領域の間に、第２導電型のベース領域を更に備えるようにしても良い。第２導電型のベース領域の不純物濃度を低くし、第１及び第２主電極領域の間がほとんどパンチスルーするようにすれば。バイポーラモードＳＩＴ（ＢＳＩＴ）或いはノーマリオフ型ＳＩサイリスタとして機能する。一方、第２導電型のベース領域の不純物濃度を第１及び第２主電極領域の間に中性領域が残るように高めに設定すれば、ＢＪＴ或いはＧＴＯサイリスタとして機能する。
【００１８】
又、本発明の第２の特徴において、複数の深部膨張形拡散領域のそれぞれは、第１の不純物元素を含む上部領域、及びこの上部領域の下部に位置し、第１の不純物元素よりも広禁制帯幅材料中における拡散係数の大きな第２の不純物元素を含む下部領域とからなるようにしておけば良い。
【００１９】
本発明の第３の特徴は、第１導電型若しくは第２導電型の第１主電極領域と、この第１主電極領域の上部に設けられ、この第１主電極領域よりも低不純物濃度で、広禁制帯幅材料からなる第１導電型のドリフト領域と、このドリフト領域の表面に配置された第２導電型の複数のボディ領域と、このボディ領域の表面に配置された第１導電型の第２主電極領域と、この第２主電極領域の表面から第１主電極領域の方向に向かって掘られた複数のトレンチと、この複数のトレンチの内壁に形成されたゲート絶縁膜と、複数のトレンチの内部において、ゲート絶縁膜の表面に配置されたゲート電極と、複数のトレンチの下部のドリフト領域の内部に設けられ、トレンチの底部から第１主電極領域領域に向かって、それぞれ水平方向断面積が次第に広くなるようにされ、電界緩和領域として機能する複数個の第２導電型の深部膨張形拡散領域とを含む半導体装置であることを要旨とする。ここで、「第１主電極領域」とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においては、エミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型ＦＥＴや絶縁ゲート型ＳＩＴにおいてはソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＩＧＢＴ等においては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域、絶縁ゲート型ＦＥＴ，絶縁ゲート型ＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。
【００２０】
本発明の第３の特徴によれば、深部膨張形拡散領域が、トレンチの底部近傍におけるゲート絶縁膜の電界強度を大幅に緩和し、より高い耐圧の絶縁ゲート型半導体装置を実現することが出来る。深部膨張形拡散領域が、ゲート絶縁膜に印加される電圧を均等に分担するためである。この結果、絶縁ゲート型半導体装置の信頼性も向上する。
【００２１】
又、本発明の第３の特徴において、複数の深部膨張形拡散領域のそれぞれは、第１の不純物元素を含む上部領域、及びこの上部領域の下部に位置し、第１の不純物元素よりも広禁制帯幅材料中における拡散係数の大きな第２の不純物元素を含む下部領域とからなるようにしておけば良いことは、第１及び第２の特徴と同様である。
【００２２】
本発明の第４の特徴は、広禁制帯幅材料からなる第１導電型のドリフト領域と、このドリフト領域の表面に配置された第２導電型の複数のボディ領域と、このボディ領域から離間し、ドリフト領域よりも高不純物濃度で、ドリフト領域の表面に配置された第１導電型若しくは第２導電型の第１主電極領域と、このボディ領域の表面に配置された第１導電型の第２主電極領域と、この第２主電極領域の表面からボディ領域を貫通しドリフト領域に達する複数のトレンチと、この複数のトレンチの内壁に形成されたゲート絶縁膜と、複数のトレンチの内部において、ゲート絶縁膜の表面に配置されたゲート電極と、複数のトレンチの下部のドリフト領域の内部に設けられ、トレンチの底部からボディ領域をから離れる方向に向かって、それぞれ水平方向断面積が次第に広くなるようにされ、電界緩和領域として機能する複数個の第２導電型の深部膨張形拡散領域とを含む半導体装置であることを要旨とする。ここで、「第１主電極領域」とは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においては、エミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味し、絶縁ゲート型ＦＥＴや絶縁ゲート型ＳＩＴにおいてはソース領域又はドレイン領域のいずれか一方となる半導体領域を意味することは、第３の特徴と同様である。したがって、「第２主電極領域」とは、ＩＧＢＴ等においては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域、絶縁ゲート型ＦＥＴ，絶縁ゲート型ＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。
【００２３】
本発明の第４の特徴によれば、第３の特徴と同様に、深部膨張形拡散領域が、トレンチの底部近傍におけるゲート絶縁膜の電界強度を大幅に緩和し、より高い耐圧の横型絶縁ゲート型半導体装置を実現することが出来る。深部膨張形拡散領域が、ゲート絶縁膜に印加される電圧を均等に分担するためである。この結果、横型絶縁ゲート型半導体装置の信頼性も向上する。又、本発明の第４の特徴に係る横型絶縁ゲート型半導体装置においては、第１及び第２主電極領域が、同じ側の面に設けられているため、モノリシックＩＣとして集積化するのが容易である。又、ハイブリッドＩＣ等に組み込んで用いる場合にも配線作業が簡単となる。又、表面配線や接続の自由度が増すことになり、設計が容易になる。
【００２４】
又、本発明の第４の特徴において、複数の深部膨張形拡散領域のそれぞれは、第１の不純物元素を含む上部領域、及びこの上部領域の下部に位置し、第１の不純物元素よりも広禁制帯幅材料中における拡散係数の大きな第２の不純物元素を含む下部領域とからなるようにしておけば良いことは、第１〜第３の特徴と同様である。
【００２５】
本発明の第５の特徴は、（イ）広禁制帯幅材料からなる第１導電型の半導体領域の表面にイオン注入用マスクを形成する工程、（ロ）このイオン注入用マスクを用いて、半導体領域中に第２導電型を呈する第１不純物イオンを加速エネルギーを変えながら複数回注入する深部イオン注入工程、（ハ）イオン注入用マスクを用いて、第１不純物イオンよりも半導体領域中における拡散係数が小さい第２不純物イオンを、第１不純物イオンの射影飛程よりも浅い位置に、加速エネルギーを変えながら複数回注入する浅部イオン注入工程、（ニ）熱処理工程により、第１及び第２不純物イオンを電気的に活性化し、半導体領域の内部に深部膨張形拡散領域を形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【００２６】
本発明の第５の特徴に係る半導体装置の製造方法によれば、第１〜第４の特徴に係る半導体装置が簡単に製造出来る。
【００２７】
例えば、広禁制帯幅材料が炭化珪素（ＳｉＣ）であれば、第１不純物イオンとして、ボロン（Ｂ）、第２不純物イオンとして、アルミニウム（Ａｌ）を選べば良い。
【００２８】
【発明の実施の形態】
次に、図面を参照して、本発明の第１〜第８の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２９】
（第１の実施の形態）
本発明の第１の実施の形態に係るＪＢＳダイオードは、図２(ｆ)に示すように、第１導電型のオーミックコンタクト領域（ｎ型低抵抗ＳｉＣ基板）１１、このオーミックコンタクト領域１１の上部に設けられた広禁制帯幅材料からなる第１導電型のドリフト領域（ｎ型エピタキシャル成長層）１２、このドリフト領域１２の内部に設けられた複数個の第２導電型の深部膨張形拡散領域１５ａ，１５ｂ、ドリフト領域１２の表面に接して設けられたドリフト領域１２とショットキー接合をなすショットキー電極１７とからなる。オーミックコンタクト領域（ｎ型低抵抗ＳｉＣ基板）１１には、オーミック電極１６が全面に形成されている。図２(ｆ)に示す複数個の第２導電型の深部膨張形拡散領域１５ａ，１５ｂは、ＪＢＳダイオードの構造を構成している。
【００３０】
ドリフト領域１２は、オーミックコンタクト領域１１よりも低不純物濃度である。深部膨張形拡散領域１５ａ，１５ｂのそれぞれは、ドリフト領域１２の表面からオーミックコンタクト領域１１に近づくに従い、水平方向断面積が次第に広くなるようにされている。図２(ｆ)に示す構造によれば、深部膨張形拡散領域１５ａ，１５ｂの水平方向断面積をドリフト領域１２の内部において、深くなるに従って、拡げているので、ＪＢＳダイオードにおいては耐圧、漏れ電流等の逆方向特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来る。即ち、ショットキー接合の面積を十分広くとると同時に、深部膨張形拡散領域１５ａ，１５ｂ相互間の良好なピンチオフ特性を実現している。
【００３１】
図２(ｆ)に示す本発明の第１の実施の形態に係るＪＢＳダイオードの製造方法を図１及び図２を用いて説明する：
（イ）最初に、図１（ａ）に示すように、不純物濃度１×１０19 ｃｍ-3、厚さ３００μｍのｎ型低抵抗ＳｉＣ基板１１上に、エピタキシャル成長法により不純物濃度３×１０15 ｃｍ-3、厚さ１０μｍのｎ型エピタキシャル成長層１２を形成する。但し、ここではｎ型不純物としては窒素（Ｎ）を用いるが、別の不純物、例えば燐（Ｐ）を用いても良い。
【００３２】
（ロ）次に、そのｎ型エピタキシャル成長層１２の表面に金属膜１３を真空蒸着法やスパッタリングにより堆積する。金属膜１３として、例えばモリブデン（Ｍｏ）が使用可能である。そして、金属膜１３の上にフォトレジスト膜（以下において、単に「レジスト」と略記する。）１４をスピン塗布する。そして、フォトリソグラフィ技術により、図１（ｂ）に示すように、レジスト１４をパターニングする。そして、図１（ｂ）に示すようにパターニングされたレジスト１４をエッチングマスクとして用い、金属膜１３をパターニングし、図１（ｃ）に示すようなイオン注入用マスク１３Ｍを形成する。金属膜１３のパターニングは、反応性イオンエッチング（ＲＩＥ）を用いれば良い。そして、このイオン注入用マスク１３Ｍを用いて、図１（ｃ）に示すように、ｎ型エピタキシャル成長層１２の表面から深い位置に、基板温度ＴSUB＝７００℃程度でボロン（11Ｂ+）の選択イオン注入を行う（深部イオン注入工程）。ここで、ボロンは加速エネルギーＥACC＝１００〜２００ｋｅＶ、総ドーズ量Φ＝３×１０15 ｃｍ-2の多段注入により、表面からの深さ０．２５〜０．５μｍの領域に不純物濃度１×１０20 ｃｍ-3のボロン注入層を形成する。例えば：
第１イオン注入：Φ＝６×１０１4ｃｍ-2／ＥACC＝１００ｋｅＶ；
第２イオン注入：Φ＝６×１０１4ｃｍ-2／ＥACC＝１３０ｋｅＶ；
第３イオン注入：Φ＝６×１０１4ｃｍ-2／ＥACC＝１５０ｋｅＶ；
第４イオン注入：Φ＝１．２×１０１５ｃｍ-2／ＥACC＝２００ｋｅＶ；
のようにイオン注入する。
【００３３】
（ハ）更に、イオン注入用マスク１３Ｍを用いて、図２（ｄ）に示すように、ｎ型エピタキシャル成長層１２の表面から、ボロンの射影飛程よりも浅い位置にアルミニウム（27Ａｌ+）の選択イオン注入を行う（浅部イオン注入工程）。アルミニウムは、基板温度ＴSUB＝７００℃程度で、加速エネルギーＥACC＝１０〜１８０ｋｅＶ、総ドーズ量Φ＝２×１０15 ｃｍ-2の多段注入にする。これにより、表面から深さ０．２５μｍの領域に不純物濃度１×１０20 ｃｍ-3のアルミニウム注入層を形成する。
【００３４】
（ニ）その後、基板温度ＴSUB＝１６００℃程度の活性化熱処理により、図２（ｅ）に示すように、選択的にｐ型の深部膨張形拡散領域１５ａ，１５ｂを形成する。このとき深部膨張形拡散領域１５ａ，１５ｂのそれぞれの表面における幅は約２μｍであり、又、対向する深部膨張形拡散領域１５ａと深部膨張形拡散領域１５ｂに挟まれる表面付近のショットキー接合の幅は約２μｍになるようにした。
【００３５】
（ホ）そして、ｎ型低抵抗ＳｉＣ基板１１の裏面にニッケル（Ｎｉ）を約１μｍの厚さで蒸着する。更に、基板温度ＴSUB＝１０００℃程度のシンター処理により、図２（ｅ）に示すようにオーミック電極（カソード電極）１６を形成する。
【００３６】
（ヘ）次に、図２（ｆ）に示すように、ｎ型エピタキシャル成長層１２と深部膨張形拡散領域１５ａ，１５ｂの表面には、チタン（Ｔｉ）を約２００ｎｍ、Ａｌを約１μｍの厚さに順次蒸着し、ショットキー電極（アノード電極）１７を形成してＪＢＳダイオードを完成する。
【００３７】
以上のように製造したＪＢＳダイオードの電気的特性を評価した結果は、以下の通りである。耐圧１０００ＶのＪＢＳダイオードで、逆方向電圧７００Ｖ印加時の逆方向電流は１×１０-6Ａ／ｃｍ2、そして順方向電流密度１００Ａ／ｃｍ2のとき、順方向電圧１．７Ｖとなった。一方従来技術によるＪＢＳダイオードでは同じ耐圧１０００Ｖで比較すると、順方向電圧は２．５Ｖ前後となる。したがって、本発明のＪＢＳダイオードでは約０．８Ｖの順方向電圧の低減が得られることになる。ここで、本発明により順方向電圧を約０．８Ｖ低減出来た理由は、深部膨張形拡散領域１５ａ，１５ｂとｎ型エピタキシャル成長層１２の間のｐｎ接合からｎ型エピタキシャル成長層１２へ拡がる空乏層のピンチオフ特性を実現すると同時に、有効なショットキー接合の面積を拡大出来たためである。有効なショットキー接合の面積が拡大されることにより、同一チップ面積のダイオードの順方向電圧降下を約０．８Ｖ低減出来たことが分かる。
【００３８】
又、図２（ｆ）に示すように深部膨張形拡散領域１５ａ，１５ｂの水平方向断面積を基板の内部に向かって深くなる構造の実現に際しては、質量の軽いボロンの方を深い射影飛程に注入しているため注入時の損傷を大幅に軽減出来る。その結果本発明のＪＢＳダイオードにおいて耐圧、漏れ電流等の逆方向特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来るのである。
【００３９】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図５（ｉ）に示すような表面ゲート型ＳＩＴである。即ち、本発明の第２の実施の形態に係る表面ゲート型ＳＩＴは、第１主電極領域（ｎ型低抵抗ＳｉＣ基板）１１、この第１主電極領域１１の上部に設けられた広禁制帯幅材料からなる第１導電型のドリフト領域（ｎ型エピタキシャル成長層）２１、このドリフト領域２１の内部に設けられた複数個の第２導電型の深部膨張形拡散領域２５ａ，２５ｂ、複数個の深部膨張形拡散領域２５ａ，２５ｂに挟まれてドリフト領域２１の内部に設けられた第１導電型の第２主電極領域３５とから構成されている。本発明の第１の実施の形態と同様に、深部膨張形拡散領域２５ａ，２５ｂのそれぞれは、ドリフト領域２１の表面から第１主電極領域１１に近づくに従い、水平方向断面積が次第に広くなるような３次元形状を有する。
【００４０】
より好ましくは、第２主電極領域３５の外周面の曲率と、この第２主電極領域３５に対向した深部膨張形拡散領域２５ａ，２５ｂの外周面の曲率が、雄／雌の関係で等しくなるようにしておけ良い。更に好ましくは、第２主電極領域３５の有するポテンシャルプロファイルと、この第２主電極領域３５に対向した深部膨張形拡散領域２５ａ，２５ｂのポテンシャルプロファイルが一様に連続するように、深部膨張形拡散領域２５ａ，２５ｂの曲率を選定しておけば良い。
【００４１】
深部膨張形拡散領域２５ａ，２５ｂのそれぞれは、第１及び第２主電極領域３５間を流れる電流を制御する制御電極領域（ゲート領域）として機能する。第１主電極領域１１は、表面ゲート型ＳＩＴのドレイン領域として機能する。第２主電極領域３５は、表面ゲート型ＳＩＴのソース領域として機能する。複数の深部膨張形拡散領域２５ａ，２５ｂのそれぞれは、第１の不純物元素からなる上部領域、及びこの上部領域の下部に位置し、第１の不純物元素よりも広禁制帯幅材料中における拡散係数の大きな第２の不純物元素からなる下部領域とからなる。
【００４２】
第１主電極領域（ドレイン領域）１１には、ドレイン電極４３が、第２主電極領域（ソース領域）３５には、ソース電極４１が、オーミック接触されている。更に、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂのそれぞれには、ゲート電極４５ａ，４５ｂがオーミック接触されている。
【００４３】
ＳＩＴは、ＦＥＴを短チャネル化した極限にあるトランジスタと解することが出来る。即ち、ＦＥＴのソース領域／ドレイン領域間がパンチング・スルーする程度に短チャネル化され、しかもチャネル中に、ドレイン電圧及びゲート電圧で制御可能な電位障壁が存在するデバイスであると定義出来る。具体的には、ソース・ドレイン間ポテンシャルと、ゲート電圧によるチャネル中のポテンシャルの２次元空間における鞍部点である電位障壁（ポテンシャル）の高さがドレイン電圧及びゲート電圧で制御されるデバイスである。電位障壁（ポテンシャル）は、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂのポテンシャルの影響を受けて、第２主電極領域（ソース領域）３５の前面に形成される。電位障壁（ポテンシャル）の高さに依存してドレイン電流が流れるため、ＳＩＴのドレイン電流・ドレイン電圧特性は真空管の三極管特性と同様な指数関数則に従った特性を示す。
【００４４】
後述するように、深部膨張形拡散領域２５ａ，２５ｂのそれぞれをドリフト領域２１の表面から第１主電極領域１１に近づくに従い、水平方向断面積が次第に広くなるような３次元形状を有するにしておけば、表面ゲート型ＳＩＴの逆方向耐圧を高く維持した状態で、順方向電圧降下も低く出来る。
【００４５】
図５（ｉ）に示す表面ゲート型ＳＩＴは、以下の手順で製造可能である：
（イ）最初に、不純物濃度１×１０19 ｃｍ-3、厚さ３００μｍのｎ型低抵抗ＳｉＣ基板１１上にエピタキシャル成長法により不純物濃度３×１０15ｃｍ-3、厚さ１０μｍのｎ型エピタキシャル成長層２１を形成する。但し、ここではｎ型不純物としては窒素を用いるが、別の不純物、例えば燐を用いても良い。
【００４６】
（ロ）次に、そのｎ型エピタキシャル成長層２１の表面に金属膜２４を真空蒸着法やスパッタリングにより堆積する。金属膜２４として、例えばＭｏが使用可能である。そして、金属膜２４の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、金属膜２４をパターニングし、図３（ａ）に示すようなイオン注入用マスク２４を形成する。金属膜２４のパターニングは、ＲＩＥを用いれば良い。そして、図３（ａ）に示すように、ｎ型エピタキシャル成長層２１の表面からイオン注入用マスク２４を介して、深い位置に11Ｂ+の選択イオン注入を行う（深部イオン注入工程）。ここで、11Ｂ+は、基板温度ＴSUB＝７００℃程度で加速エネルギーＥACC＝１００〜４００ｋｅＶ、総ドーズ量Φ＝６×１０15 ｃｍ-2の多段注入する。この結果、表面からの深さ０．２５〜０．８μｍの領域に不純物濃度１×１０20ｃｍ-3 の注入層が形成される。
【００４７】
（ハ）次に、図３（ｂ）に示すように、ｎ型エピタキシャル成長層２１の表面からイオン注入用マスク２４をマスクとして11Ｂ+の射影飛程よりも浅い位置に、27Ａｌ+の選択イオン注入を行う（浅部イオン注入工程）。27Ａｌ+は、基板温度ＴSUB＝７００℃程度で、加速エネルギーＥACC＝１０〜１８０ｋｅＶ、総ドーズ量Φ＝２×１０15ｃｍ-2 の多段注入する。この結果、表面から深さ０．２５μｍの領域に、不純物濃度１×１０20 ｃｍ-3の27Ａｌ+注入層が形成される。
【００４８】
（ニ）その後、イオン注入用マスク２４を除去し基板温度ＴSUB＝１６００℃程度の活性化熱処理により、図３（ｃ）に示すように、選択的にｐ型深部膨張形拡散領域２５ａ，２５ｂを形成する。ｐ型深部膨張形拡散領域２５ａ，２５ｂは、表面ゲート型ＳＩＴのゲート領域である。このとき深部膨張形拡散領域２５ａ，２５ｂのそれぞれの幅は表面付近で約２μｍである。又、一対の型深部膨張形拡散領域２５ａと深部膨張形拡散領域２５ｂに挟まれるチャネルの幅は表面付近で約１μｍになるようにする。
【００４９】
（ホ）次にｎ型エピタキシャル成長層２１の表面に、多結晶シリコンをＣＶＤ法で堆積する。そして、この多結晶シリコンを熱酸化することにより、図４（ｄ）に示すように、ｎ型エピタキシャル成長層２１の表面に、酸化膜９１を形成する。この多結晶シリコンを熱酸化の際に、低抵抗ＳｉＣ基板１１の裏面にも、薄い酸化膜３０が形成される。更に、酸化膜９１の表面に第２金属膜３２を真空蒸着法やスパッタリングにより堆積する。第２金属膜３２として、例えばＭｏが使用可能である。そして、第２金属膜３２の上にレジスト３３をスピン塗布する。そして、フォトリソグラフィ技術により、レジスト３３を、図４（ｅ）に示すようにパターニングする。そして、パターニングされたレジスト３３をエッチングマスクとして用い、第２金属膜３２をパターニングし、図４（ｆ）に示すようなイオン注入用第２マスク３２Ｍを形成する。第２金属膜３２のパターニングは、ＲＩＥを用いれば良い。第２金属膜３２のＲＩＥに続き、その下地の酸化膜９１もＲＩＥで選択的に除去し、ｎ型エピタキシャル成長層２１の表面の一部を露出させる。そして、イオン注入用第２マスク３２Ｍを介して、図４（ｆ）に示すように、基板温度ＴSUB＝７００℃程度で、31Ｐ+を加速エネルギーＥACC＝１０〜２００ｋｅＶ、総ドーズ量Φ＝５×１０15 ｃｍ-2の条件で選択的に多段イオン注入する。その後、イオン注入用第２マスク３２Ｍ及び酸化膜９１を除去後、基板温度ＴSUB＝１６００℃程度の活性化熱処理により、図５（ｇ）に示すように、表面から深さ約０．３μｍの領域に不純物濃度１×１０20 ｃｍ-3のｎ型ソース領域３５を形成する。
【００５０】
（ヘ）次に、基板表面に酸化膜３１をＣＶＤ法等により形成した後、上記の記述と同様にパターニングされたレジストをエッチングマスクとしてＲＩＥ等を用いて酸化膜３１をパターニングする。その後レジストを除去し、パターニングされた酸化膜３１の開口部をソースコンタクトホールとして利用する。その後、ソースコンタクトホールの開口された酸化膜３１の表面をレジストでカバーして、低抵抗ＳｉＣ基板１１の裏面の薄い酸化膜３０を希釈したフッ酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。ｎ型低抵抗ＳｉＣ基板１１の裏面には、第３金属膜４３としてＮｉ膜を約１μｍの厚さで蒸着し、基板温度ＴSUB＝１０００℃〜１２００℃程度のシンター処理によりドレイン電極４３を形成する。
【００５１】
（ト）次に、図５（ｈ）に示すように、ｎ型ソース領域３５の表面に第４金属膜３６として、Ａｌ膜を約１μｍの厚さで蒸着する。そして、第４金属膜３６の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、ソース領域３５の上部にレジストが残るように、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、第４金属膜をエッチングし、図５（ｉ）に示すような第４金属膜をソース領域３５の上部に選択的に残す。そして、基板温度ＴSUB＝１０００℃〜１１００℃程度のシンター処理によりソース電極４１を形成する。
【００５２】
（チ）次に、ソース電極４１及びソース電極４１から露出した酸化膜３１の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂのそれぞれの上部に開口部を有するようにレジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、酸化膜３１を選択的にエッチングし、ゲート領域２５ａ，２５ｂの表面を露出させ、図５（ｉ）に示すようなゲートコンタクトホールを開口する。その後、表面の全面にＴｉ膜を約２００ｎｍ、Ａｌ膜を約１μｍの厚さで順次蒸着する。このＡｌ膜の上にレジストをスピン塗布し、フォトリソグラフィ技術により、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂのそれぞれの上部にレジストを残すようにパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、図５（ｉ）に示すようにＡｌ膜、Ｔｉ膜を順次ＲＩＥで選択的にエッチングし、ゲート電極４５ａ，４５ｂのパターンを形成する。その後、基板温度ＴSUB＝８００〜１０００℃、例えば９５０℃で５分程度シンター処理し、ゲート電極４５ａ，４５ｂのオーミック接触を良好なものにする。５分程度の短時間の熱処理を行うためには、赤外線（ＩＲ）ランプ加熱を用いれば良い。これで、表面ゲート型ＳＩＴの概略工程は、終了する。
【００５３】
又ここでは、11Ｂ+と27Ａｌ+について上記のようなイオン注入の条件を用いるが、更にゲートによるピンチオフを効果的に行うために加速エネルギーＥACCとドーズ量Φを適当に調節してｐ型深部膨張形拡散領域２６ａ，２６ｂを図３０に示すように略台形に形成することも可能である。上述したように深部膨張形拡散領域の深い位置に27Ａｌ+と比較して数倍程度拡散係数が大きい11Ｂ+を意図的に注入しているため、図２に示すように活性化熱処理後には同深部膨張形拡散領域の幅を基板内部に向かって効果的に拡げることが出来る。更に11Ｂ+を深い位置に注入した別の利点としては、27Ａｌ+と比較して質量が軽いため注入時の損傷をより軽減出来、その結果としてピンチオフ時のリーク電流を大幅に抑制出来ることがあげられる。
【００５４】
以上のように製造した表面ゲート型ＳＩＴの電気的特性を評価した結果は、以下の通りである。耐圧１０００Ｖの表面ゲート型ＳＩＴで、ゲート電圧−３０Ｖ及びドレイン電圧６００Ｖ印加時のリーク電流は１×１０-6 Ａ／ｃｍ2 、又オン抵抗は１６ｍΩｃｍ2となった。一方従来技術による表面ゲート型ＳＩＴでは同じ耐圧１０００Ｖで比較すると、オン抵抗は２６ｍΩｃｍ2前後となる。したがって、本発明の第２の実施の形態に係る表面ゲート型ＳＩＴでは約１０ｍΩｃｍ2のオン抵抗の低減が得られることになる。ここで、本発明の第２の実施の形態に係る表面ゲート型ＳＩＴによりオン抵抗を約１０ｍΩｃｍ2低減出来た理由は、同一のピンチオフ特性に比して、相対的にソース面積を拡大出来たからである。この結果、深部膨張形拡散領域１５ａ，１５ｂとｎ型エピタキシャル成長層１２の間のｐｎ接合からｎ型エピタキシャル成長層１２へ拡がる空乏層によって生じる寄生抵抗が約１０ｍΩｃｍ2低減されている。したがって第２の実施の形態に係る表面ゲート型ＳＩＴのような構成をとることにより、上で説明したように深部膨張形拡散領域の幅を基板内部に向かって効果的に拡げることが出来、又質量の軽い11Ｂ+の方を深い位置に注入しているため注入時の損傷を大幅に軽減出来、その結果表面ゲート型ＳＩＴにおいて耐圧、漏れ電流等のゲート耐圧特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来るのである。又、表面ゲート型ＳＩＴの電圧増幅率μは、隣接するゲート領域の間隔に依存するので、深部膨張形拡散領域２５ａ，２５ｂを用いることにより、電圧増幅率μを高くし、且つオン抵抗を低く出来る。
【００５５】
（第３の実施の形態）
図８（ｉ）に示すように、本発明の第３の実施の形態に係る切り込みゲート型ＳＩＴは、第１導電型の第１主電極領域（ドレイン領域）１１、この第１主電極領域１１の上部に設けられた広禁制帯幅材料からなる第１導電型のドリフト領域２１、このドリフト領域２１の表面から第１主電極領域１１の方向に向かって掘られた複数のトレンチ４８ａ，４８ｂ，・・・・・、複数のトレンチ４８ａ，４８ｂ，・・・・・の底部においてドリフト領域２１の内部に設けられた複数個の第２導電型の深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・、複数個の深部膨張形拡散領域２５ａ，２５ｂ，・・・・・に挟まれてドリフト領域２１の内部に設けられた第１導電型の第２主電極領域（ソース領域）３５ａ，３５ｂ，３５ｃ，・・・・・とから構成されている。本発明の第２の実施の形態と同様に、深部膨張形拡散領域２５ａ，２５ｂ，・・・・・のそれぞれは、ドリフト領域２１の表面から第１主電極領域１１に向かう深さ方向において、第１主電極領域１１に近づくに従い、深さ方向に垂直方向の横方向の拡散幅が広くなるような形状を有する。複数の深部膨張形拡散領域２５ａ，２５ｂ，・・・・・のそれぞれは、第１の不純物元素からなる上部領域、及びこの上部領域の下部に位置し、第１の不純物元素よりも広禁制帯幅材料中における拡散係数の大きな第２の不純物元素からなる下部領域とからなる。第３の実施の形態においては、第１導電型としてｎ型を、又第２導電型としてｐ型を用いた場合について説明する。
【００５６】
第１主電極領域（ドレイン領域）１１には、ドレイン電極４３が、第２主電極領域（ソース領域）３５ａ，３５ｂ，３５ｃ，・・・・・には、ソース電極４１ａ，４１ｂ，４１ｃ，・・・・・が、オーミック接触されている。
【００５７】
図８（ｉ）に示す切り込みゲート型ＳＩＴは、以下の手順で製造可能である：
（イ）最初に、不純物濃度１×１０19 ｃｍ-3、厚さ３００μｍのｎ型低抵抗ＳｉＣ基板１１上に、図６（ａ）に示すように、エピタキシャル成長法により不純物濃度３×１０15ｃｍ-3、厚さ１０μｍのｎ型エピタキシャル成長層（第１エピタキシャル成長層）２１及び第１エピタキシャル成長層２１の上の不純物濃度６×１０18ｃｍ-3〜１×１０20ｃｍ-3、厚さ０．３μｍ〜１μｍ程度の第２エピタキシャル成長層１９を形成する。但し、ここではｎ型不純物としては窒素を用いるが、別の不純物、例えば燐を用いても良い。又窒素と燐等の複数の不純物を同時に用いても良い。第２エピタキシャル成長層１９を形成する代わりに、ｎ型第１エピタキシャル成長層２１の表面に燐を基板温度ＴSUB＝７００℃程度で加速エネルギーＥACC＝１０〜２００ｋｅＶ、総ドーズ量Φ＝５×１０15ｃｍ-2の条件で選択的に多段イオン注入し、その後１６００℃程度の活性化熱処理により表面から深さ約０．３μｍの領域に不純物濃度１×１０20ｃｍ-3のｎ型低抵抗領域１９を形成しても良い。
【００５８】
（ロ）次に、その第２エピタキシャル成長層１９の表面に酸化膜３４を形成する。その後酸化膜３４の表面にレジスト１４をスピン塗布し、フォトリソグラフィ技術により、図６（ｂ）に示すように、レジスト１４をパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、図６（ｃ）に示すように、ＲＩＥ等の異方性エッチングにより酸化膜３４及びｎ型低抵抗領域（第２エピタキシャル成長層）１９を貫通し、底部がｎ型第１エピタキシャル成長層２１に達するトレンチ４８ａ，４８ｂ，・・・・・を形成する。トレンチ４８ａ，４８ｂ，・・・・・の形成により、ｎ型低抵抗領域（第２エピタキシャル成長層）１９は、ソース領域３５ａ，３５ｂ，３５ｃ，・・・・・に分割される。
【００５９】
（ハ）そして、レジスト１４を除去した後図７（ｄ）に示すように、トレンチ４８ａ，４８ｂ，・・・・・の内部に酸化膜３７を形成する。そして、ＲＩＥ等の指向性エッチングによりトレンチ４８ａ，４８ｂ，・・・・・の底部の酸化膜３７を除去する。更に、酸化膜３４の表面に第１金属膜を真空蒸着法やスパッタリングにより堆積する。第１金属膜として、例えばＭｏが使用可能である。そして、第１金属膜の上にレジストをスピン塗布し、フォトリソグラフィ技術により、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、第１金属膜をパターニングし、図７（ｅ）に示すようなイオン注入用マスク１３Ｍを形成してもよい。第１金属膜のパターニングは、ＲＩＥを用いれば良い。
【００６０】
（ニ）そして、イオン注入用マスク１３Ｍを介して、図７（ｅ）に示すように、底部に露出したｎ型第１エピタキシャル成長層２１の深い位置に11Ｂ+の選択イオン注入を行う（深部イオン注入工程）。ここで、11Ｂ+は、基板温度ＴSUB＝室温〜７００℃、ここでは５００℃程度で加速エネルギーＥACC＝１００〜４００ｋｅＶ、総ドーズ量Φ＝１．８×１０13ｃｍ-2の多段注入する。この結果、表面からの深さ０．２５〜０．８μｍの領域に不純物濃度３×１０17ｃｍ-3の注入層が形成される。
【００６１】
（ホ）更に、図７（ｆ）に示すように、底部に露出したｎ型第１エピタキシャル成長層２１に対して、イオン注入用マスク１３Ｍをマスクとして11Ｂ+の射影飛程よりも浅い位置に、27Ａｌ+の選択イオン注入を行う（浅部イオン注入工程）。27Ａｌ+は、基板温度ＴSUB＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥACC＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０13ｃｍ-2の多段注入する。この結果、表面から深さ０．２５μｍの領域に、不純物濃度１×１０18ｃｍ-3の27Ａｌ+注入層が形成される。
【００６２】
（ヘ）その後、酸化膜３４，３７及びイオン注入用マスク１３Ｍを除去し基板温度ＴSUB＝１６００℃程度の活性化熱処理により、図８（ｇ）に示すように、選択的にｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・を形成する。ｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・は、切り込みゲート型ＳＩＴのゲート領域である。ここでは、ボロンとアルミニウムについて上記のようなイオン注入の条件を用いたが、更にゲートによるピンチオフを効果的に行うために加速エネルギーＥACCとドーズ量Φを適当に調節してｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・を略台形に形成することも可能である。上述したようにｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・の深い位置にアルミニウムと比較して数倍程度拡散係数が大きいボロンを意図的に注入しているため、第２の実施の形態と同様に活性化熱処理後にはｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・の幅を基板内部に向かって効果的に拡げることが出来る。更にボロンを深い位置に注入した別の利点としては、アルミニウムと比較して質量が軽いため注入時の損傷をより軽減出来、その結果としてピンチオフ時のリーク電流を大幅に抑制出来ることがあげられる。
【００６３】
（ト）次に基板表面及びトレンチ４８ａ，４８ｂ，・・・・・の内部に酸化膜７４、７７を形成する。そして、図８（ｇ）に示すようにＲＩＥ等の指向性エッチングによりトレンチ４８ａ，４８ｂ，・・・・・の底部の酸化膜７７を除去する。その後トレンチ４８ａ，４８ｂ，・・・・・の内部にＡｌ膜（第２金属膜）を約２００ｎｍ、更にＡｌ膜の上に多結晶シリコンをＣＶＤ法で堆積する。そして、ＣＭＰにより、酸化膜７４が露出するまで平坦化し、Ａｌ膜／多結晶シリコンを図８（ｈ）に示すように、トレンチ４８ａ，４８ｂ，・・・・・の内部に埋め込み、埋め込みゲート電極４５ａ，４５ｂ，・・・・・を形成する。
【００６４】
（チ）そして、酸化膜７４の上にレジストをスピン塗布し、フォトリソグラフィ技術により、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、酸化膜７４を選択的にエッチングし、ソースコンタクトホールを開口し、ソース領域３５ａ，３５ｂ，３５ｃ，・・・・の一部を露出させる。酸化膜７４のパターニングは、ＲＩＥを用いれば良い。その後、ソースコンタクトホールの開口された酸化膜７４の表面をレジストでカバーして、低抵抗ＳｉＣ基板１１の裏面の薄い酸化膜３０を希釈したフッ酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。ｎ型低抵抗ＳｉＣ基板１１の裏面には、第３金属膜としてＮｉ膜を約１μｍの厚さで蒸着し、ドレイン電極４３を形成する。
【００６５】
（リ）次に、ｎ型ソース領域３５ａ，３５ｂ，３５ｃ，・・・・・の表面に第４金属膜として、Ａｌ膜を約１μｍの厚さで蒸着する。第４金属膜として、Ｔｉ、Ｍｏ等のメタル、又は各種のメタルシリサイドを使用しても良い。そして、第４金属膜の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、ソース領域３５ａ，３５ｂ，３５ｃ，・・・・・の上部にレジストが残るように、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、第４金属膜をエッチングし、図８（ｉ）に示すような第４金属膜をソース領域３５ａ，３５ｂ，３５ｃ，・・・・・の上部に選択的に残し、ソース電極４１ａ，４１ｂ，４１ｃ，・・・・をパターニングする。そして、基板温度ＴSUB＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、ソース電極４１ａ，４１ｂ，４１ｃ，・・・・、ドレイン電極４３、ゲート電極４５ａ，４５ｂのオーミック接触を良好なものにする。これで、切り込みゲート型ＳＩＴの概略工程は、終了する。
【００６６】
以上のように製造した切り込みゲート型ＳＩＴの電気的特性を評価した結果は、以下の通りである。耐圧８００Ｖの切り込みゲート型ＳＩＴで、ゲート電圧−２０Ｖ及びドレイン電圧５００Ｖ印加時のリーク電流は１×１０-6Ａ／ｃｍ2 、又オン抵抗は１３ｍΩｃｍ2 となった。一方従来技術によるＳｉＣ切り込みゲート型ＳＩＴでは同じ耐圧８００Ｖで比較すると、オン抵抗は２６ｍΩｃｍ2 前後となる。従って、第３の実施の形態に係る切り込みゲート型ＳＩＴでは約１３ｍΩｃｍ2 のオン抵抗の低減が得られることになる。ここで、第３の実施の形態によりオン抵抗を約１３ｍΩｃｍ2 低減出来た理由は、ｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・と第１エピタキシャル成長層２１の間のｐｎ接合から第１エピタキシャル成長層２１へ拡がる空乏層によって生じる寄生抵抗を約１３ｍΩｃｍ2 低減されたことによるものである。又、切り込みゲート型ＳＩＴではゲート領域２５ａ，２５ｂ，・・・・・の容量が大幅に削減されるため第３の実施の形態に係るｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・と組み合わせることにより、高速動作が大幅に改善される。
【００６７】
従って第３の実施の形態のような構成をとることにより、上で説明したようにゲート領域２５ａ，２５ｂ，・・・・・の幅を基板内部に向かって効果的に拡げることが出来、又質量の軽いボロンの方を深い位置に注入しているため注入時の損傷を大幅に軽減出来、その結果切り込みゲート型ＳＩＴにおいて耐圧、漏れ電流等のゲート耐圧特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来るのである。
【００６８】
＜第３の実施の形態の変形例＞
図１１（ｆ）は本発明の第３の実施の形態の変形例に係るトレンチ側壁ゲート型ＳＩＴの断面図である。本発明と第３の実施の形態との異なる点は、片側ｐ型深部膨張形拡散領域３９ａ，３９ｂ，３９ｃ，３９ｄ，・・・・・がトレンチ上部と底部の間に存在する点である。図１１（ｆ）に示すトレンチ側壁ゲート型ＳＩＴの製造方法は、図９（ａ）に示すトレンチ底部にｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・を形成するところまでは第３の実施の形態の切り込みゲート型ＳＩＴと同様であるため省略する。
【００６９】
（イ）その後、ＲＩＥ等の異方性エッチングにより、図９（ａ）に示すようにｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・を貫通して底部が第１エピタキシャル成長層２１に達する第２トレンチを形成する。第２トレンチの形成により、片側ｐ型深部膨張形拡散領域３９ａ，３９ｂ，３９ｃ，３９ｄ，・・・・・がトレンチ上部（第１トレンチ）と底部（第２トレンチ）の間の側壁部に形成される。
【００７０】
（ロ）その後、図１０（ｃ）に示すように、第１トレンチと第２トレンチからなる拡張トレンチの内部に、絶縁膜４６をＣＶＤ法で堆積する。絶縁膜４６は、低温ＣＶＤや真空蒸着による酸化膜、或いはＰＳＧ膜等の、酸化膜７４に比し酸化膜のエッチング速度の速い膜質の材料を選ぶ。或いは、酸化膜７４の表面の一部若しくは全部をシリコン窒化膜（Ｓｉ3Ｎ4膜）で形成しても良い。更に、ＣＭＰで酸化膜７４が露出するまで平坦化し、拡張トレンチの内部に絶縁膜４６を埋め込む。更に、酸化膜７４に比し酸化膜のエッチング速度の速い膜質を利用して、バックエッチを行い、図１０（ｄ）に示すように、底部（第２トレンチ）に埋め込み絶縁膜４７ａ，４７ｂ，・・・・・を形成する。
【００７１】
（ハ）次に拡張トレンチの内部にＡｌ膜（第２金属膜）を約２００ｎｍ、更にＡｌ膜の上に多結晶シリコンをＣＶＤ法で堆積する。そして、ＣＭＰにより、酸化膜７４が露出するまで平坦化し、Ａｌ膜／多結晶シリコンを図１１（ｅ）に示すように、拡張トレンチの内部に埋め込み、埋め込みゲート電極４５ａ，４５ｂ，・・・・・を形成する。
【００７２】
（ニ）そして、酸化膜７４の上にレジストをスピン塗布し、フォトリソグラフィ技術により、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、酸化膜７４をパターニングし、ソースコンタクトホールを開口し、ソース領域３５ａ，３５ｂ，３５ｃ，・・・・の一部を露出させる。酸化膜７４のパターニングは、ＲＩＥを用いれば良い。その後、ソースコンタクトホールの開口された酸化膜７４の表面をレジストでカバーして、低抵抗ＳｉＣ基板１１の裏面の薄い酸化膜３０を希釈したフッ酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。ｎ型低抵抗ＳｉＣ基板１１の裏面には、第３金属膜４３としてＮｉ膜を約１μｍの厚さで蒸着し、ドレイン電極４３を形成する。
【００７３】
（ホ）次に、ｎ型ソース領域３５ａ，３５ｂ，３５ｃ，・・・・・の表面に第４金属膜として、Ａｌ膜を約１μｍの厚さで蒸着する。第４金属膜として、Ｔｉ、Ｍｏ等のメタル、又は各種のメタルシリサイドを使用しても良い。そして、第４金属膜の上にレジストをスピン塗布し、フォトリソグラフィ技術により、ソース領域３５ａ，３５ｂ，３５ｃ，・・・・・の上部にレジストが残るように、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、第４金属膜をエッチングし、図１１（ｆ）に示すような第４金属膜をソース領域３５ａ，３５ｂ，３５ｃ，・・・・・の上部に選択的に残す。そして、基板温度ＴSUB＝１０００℃〜１１００℃程度のシンター処理により、ソース電極４１ａ，４１ｂ，４１ｃ，・・・・、ドレイン電極４３、ゲート電極４５ａ，４５ｂのオーミック接触を良好なものにする。これで、トレンチ側壁ゲート型ＳＩＴの概略工程は、終了する。
【００７４】
第３の実施の形態の変形例に係るトレンチ側壁ゲート型ＳＩＴの電気的特性は、図８（ｉ）に示す切り込みゲート型ＳＩＴと同様に大幅に改善される。第３の実施の形態の変形例に係るトレンチ側壁ゲート型ＳＩＴでは片側ｐ型深部膨張形拡散領域３９ａ，３９ｂ，３９ｃ，３９ｄ，・・・・・の容量が削減されるため、高速動作が大幅に改善される。即ち図１１（ｆ）に示すような構成をとることにより、片側ｐ型深部膨張形拡散領域３９ａ，３９ｂ，３９ｃ，３９ｄ，・・・・・の幅を基板内部に向かって効果的に拡げることが出来る。又質量の軽いボロンの方を深い位置に注入しているため注入時の損傷を大幅に軽減出来、その結果トレンチ側壁ゲート型ＳＩＴにおいて耐圧、漏れ電流等のゲート耐圧特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来る。
【００７５】
（第４の実施の形態）
図１５（ｌ）に示すように、本発明の第４の実施の形態に係る縦型ＵＭＯＳＦＥＴは、第１導電型の第１主電極領域（ドレイン領域）１１、この第１主電極領域１１の上部に設けられた広禁制帯幅材料からなる第１導電型のドリフト領域２１、このドリフト領域２１の表面に配置された第２導電型の複数のボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・、このボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・の表面に選択的に配置された第１導電型の複数の第２主電極領域（ソース領域）６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・、ソース領域６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・の表面からドレイン領域１１の方向に向かって掘られた複数のトレンチ、複数のトレンチの内壁に形成されたゲート酸化膜６５、複数のトレンチを埋め込んでゲート酸化膜６５の表面に配置されたゲート電極４５ａ，４５ｂ，・・・・・、複数のトレンチの底部においてドリフト領域２１の内部に設けられた複数個の第２導電型の深部膨張形拡散領域（電界緩和領域）６６ａ，６６ｂ，・・・・・とから構成されている。本発明の第２及び第３の実施の形態と同様に、深部膨張形拡散領域６６ａ，６６ｂ，・・・・・のそれぞれは、ドリフト領域２１の表面からドレイン領域１１に向かう深さ方向において、ドレイン領域１１に近づくに従い、深さ方向に垂直方向の横方向の拡散幅が広くなるような形状を有する。複数の深部膨張形拡散領域６６ａ，６６ｂ，・・・・・のそれぞれは、第１の不純物元素からなる上部領域、及びこの上部領域の下部に位置し、第１の不純物元素よりも広禁制帯幅材料中における拡散係数の大きな第２の不純物元素からなる下部領域とからなる。第４の実施の形態においては、第１導電型をｎ型、又第２導電型をｐ型を用いた場合について説明する。
【００７６】
第１主電極領域（ドレイン領域）１１には、ドレイン電極４３が、第２主電極領域（ソース領域）６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・には、ソース電極４１が、オーミック接触されている。ソース電極４１は、ソース領域６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・とボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・とを短絡している。
【００７７】
図１５（ｌ）に示す縦型ＵＭＯＳＦＥＴは、以下の手順で製造可能である：
（イ）最初に、図１２（ａ）に示すように、不純物濃度１×１０19 ｃｍ-3、厚さ３００μｍのｎ型低抵抗ＳｉＣ基板１１上にエピタキシャル成長法により不純物濃度３×１０15ｃｍ-3、厚さ１０μｍのｎ型エピタキシャル成長層（第１エピタキシャル成長層）２１及び第１エピタキシャル成長層２１の上の不純物濃度１×１０16ｃｍ-3、厚さ３μｍのｐ型第２エピタキシャル成長層５５を形成する。但し、ここではｎ型不純物としては窒素を用いるが、別の不純物、例えば燐を用いても良い。又窒素と燐等の複数の不純物を同時に用いても良い。又ｐ型不純物としてはボロンを用いたが、別の不純物、例えばアルミニウムを用いても良い。
【００７８】
（ロ）次に、その第２エピタキシャル成長層５５の表面に酸化膜７６を堆積する。次に酸化膜７６の上にレジスト（不図示）をスピン塗布し、フォトリソグラフィ技術により、レジストをパターニングする。次にパターニングされたレジストをエッチングマスクとして酸化膜７６をパターニングする。その後、レジストを除去する。そして、パターニングされた酸化膜７６をイオン注入マスクとして用い、燐を基板温度ＴSUB＝７００℃程度で加速エネルギーＥACC＝１０〜２００ｋｅＶ、総ドーズ量Φ＝５×１０15ｃｍ-2の条件で選択的に多段イオン注入する。
【００７９】
（ハ）その後、酸化膜７６を除去し、１６００℃程度の活性化熱処理により表面から深さ約０．３μｍの領域に不純物濃度１×１０20ｃｍ-3のｎ型低抵抗領域５７ａ，５７ｂ，・・・・・を形成する。その後、図１２（ｃ）に示すように、ｎ型低抵抗領域５７ａ，５７ｂ，・・・・・の上に酸化膜５８を堆積する。
【００８０】
（ニ）次に、酸化膜５８の表面にレジスト５９をスピン塗布し、フォトリソグラフィ技術により、図１３（ｄ）に示すように、レジスト５９をパターニングする。そして、パターニングされたレジスト５９をエッチングマスクとして用い、酸化膜５８をパターニングする。そして、パターニングされた酸化膜５８をエッチングマスクとして用い、図１３（ｅ）に示すように、ＲＩＥ等によりｐ型第２エピタキシャル成長層５５を貫通し、底部がｎ型第１エピタキシャル成長層２１に達するトレンチ４８ａ，４８ｂ，・・・・・を形成する。
【００８１】
トレンチ４８ａ，４８ｂ，・・・・・の形成により、ｎ型低抵抗領域５７ａ，５７ｂ，・・・・・は、ソース領域６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・に分割される。又、ｐ型第２エピタキシャル成長層５５は、ｐ型ボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・に分割される。
【００８２】
（ホ）そして、図１３（ｆ）に示すように、トレンチ４８ａ，４８ｂ，・・・・・の内部に厚さ１０ｎｍ程度の酸化膜６５を形成する。
【００８３】
（ヘ）そして、酸化膜５８をイオン注入用マスクとして、図１４（ｇ）に示すように、トレンチ４８ａ，４８ｂ，・・・・・底部に位置するｎ型第１エピタキシャル成長層２１の深い位置に11Ｂ+の選択イオン注入を行う（深部イオン注入工程）。11Ｂ+の選択イオン注入は、酸化膜６５をスルーして行う。この際、酸化膜５８の表面に金属膜を真空蒸着法やスパッタリングにより堆積しておき、金属膜をパターニングしてイオン注入用マスクとしても良い。ここで、11Ｂ+は、基板温度ＴSUB＝室温〜７００℃、ここでは５００℃程度で加速エネルギーＥACC＝１００〜４００ｋｅＶ、総ドーズ量Φ＝１．８×１０13ｃｍ-2の多段注入する。この結果、表面からの深さ０．２５〜０．８μｍの領域に不純物濃度３×１０17ｃｍ-3の注入層が形成される。
【００８４】
（ト）更に、図１４（ｈ）に示すように、トレンチ底部に位置するｎ型第１エピタキシャル成長層２１に対して、酸化膜５８をイオン注入用マスクとして、11Ｂ+の射影飛程よりも浅い位置に、27Ａｌ+の選択イオン注入を行う（浅部イオン注入工程）。27Ａｌ+の選択イオン注入は、酸化膜６５をスルーして行う。27Ａｌ+は、基板温度ＴSUB＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥACC＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０13ｃｍ-2の多段注入する。この結果、表面から深さ０．２５μｍの領域に、不純物濃度１×１０18ｃｍ-3の27Ａｌ+注入層が形成される。
【００８５】
（チ）次に酸化膜５８、６５を除去した後、基板温度ＴSUB＝１６００℃程度の活性化熱処理により、図１４（ｉ）に示すように、選択的にｐ型深部膨張形拡散領域６６ａ，６６ｂ，・・・・・を形成する。ｐ型深部膨張形拡散領域６６ａ，６６ｂ，・・・・・は、縦型ＵＭＯＳＦＥＴのｐ型電界緩和領域である。ｐ型電界緩和領域６６ａ，６６ｂ，・・・・・の深い位置にアルミニウムと比較して数倍程度拡散係数が大きいボロンを意図的に注入しているため、第３の実施の形態と同様に活性化熱処理後にはｐ型電界緩和領域６６ａ，６６ｂ，・・・・・の幅を基板内部に向かって効果的に拡げることが出来る。更にボロンを深い位置に注入した別の利点としては、アルミニウムと比較して質量が軽いため注入時の損傷をより軽減出来、その結果として逆方向電圧印加時の電界集中を大幅に抑制出来ることがあげられる。
【００８６】
（リ）次に基板表面及びトレンチ４８ａ，４８ｂ，・・・・・の内部に再度酸化膜５８，６５を形成する。その後トレンチ４８ａ，４８ｂ，・・・・・の内部に燐を高濃度に添加したポリシリコンをＣＶＤ法で堆積する。そして、ＲＩＥ、ＣＤＥ等のドライエッチングを用いてトレンチ４８ａ，４８ｂ，・・・・・の内部にのみ燐を高濃度に添加したポリシリコンを残し、それ以外（基板表面等）のポリシリコンを除去することにより、埋め込みゲート電極４５ａ，４５ｂ，・・・・・を形成する。そして、酸化膜５８の上に、図１５（ｋ）に示すように層間絶縁膜６７をＣＶＤ法により堆積する。
【００８７】
（ヌ）そして、この層間絶縁膜６７の上にレジストをスピン塗布し、フォトリソグラフィ技術により、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、層間絶縁膜６７及び酸化膜５８を選択的にエッチングし、ソースコンタクトホールを開口し、ソース領域６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・及びｐ型ボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・の一部を露出させる。ソースコンタクトホールは、その開口部の内部にソース領域６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・及びｐ型ボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・の両方を露出させるように開口される。層間絶縁膜６７及び酸化膜５８のエッチングは、ＲＩＥを用いて連続的に行えば良い。その後、ソースコンタクトホールの開口された、層間絶縁膜６７及び酸化膜５８の表面をレジストでカバーして、低抵抗ＳｉＣ基板１１の裏面の薄い酸化膜３０を希釈したフッ酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。ｎ型低抵抗ＳｉＣ基板１１の裏面には、金属膜４３としてＮｉ膜を約１μｍの厚さで蒸着し、ドレイン電極４３を形成する。
【００８８】
（ル）次に、図１５（ｌ）に示すように、ｎ型ソース領域６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・の表面に金属膜として、Ａｌ膜を約１μｍの厚さで蒸着する。金属膜として、Ｔｉ、Ｍｏ、等のメタル、又は各種のメタルシリサイドを使用しても良い。そして、金属膜の上にレジストをスピン塗布し、フォトリソグラフィ技術により、ソース領域６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・の上部にレジストが残るように、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、金属膜をエッチングし、図１５（ｌ）に示すような金属膜をソース領域６３ａ，６３ｂ，６３ｃ，６３ｄ，・・・・・の上部に選択的に残し、ソース電極４１をパターニングする。尚、パワーデバイスの場合は、ソース電極４１を全面に形成し、パターニングしなくても良い場合がある。そして、基板温度ＴSUB＝８００〜１１００℃、例えば９５０℃で５分程度シンター処理し、ソース電極４１、ドレイン電極４３、ゲート電極４５ａ，４５ｂのオーミック接触を良好なものにする。これで、縦型ＵＭＯＳＦＥＴの概略工程は、終了する。
【００８９】
上記のように製造された縦型ＵＭＯＳＦＥＴでは、ｐ型電界緩和領域６６ａ，６６ｂ，・・・・・の底部側端部における絶縁膜の電界強度が大幅に緩和され、より高い耐圧を実現することが出来る。それは本発明の第４の実施の形態に係るｐ型電界緩和領域６６ａ，６６ｂ，・・・・・により、電圧が均等に分担されるためである。ｐ型電界緩和領域６６ａ，６６ｂ，・・・・・のない場合には耐圧７００〜９００Ｖ程度であるのに対し、ｐ型電界緩和領域６６ａ，６６ｂ，・・・・・のある場合には１０００〜１２００Ｖ程度と大幅に増大し、又ｐ型電界緩和領域６６ａ，６６ｂ，・・・・・への電界集中が顕著に改善されるためデバイスの信頼性も向上する。
【００９０】
＜第４の実施の形態の変形例＞
図１８（ｌ）は本発明の第４の実施の形態の変形例に係る縦型ＵＭＯＳＦＥＴの断面図である。図１８（ｌ）と図１５（ｌ）に示す構造の異なる点は、図１８（ｌ）に示す構造は図１５（ｌ）に示す構造に、第２導電型（ｐ型）の電界緩和領域６９ａ，６９ｂ，６９ｃ，・・・・・を設けた点である。電界緩和領域６９ａ，６９ｂ，６９ｃ，・・・・・は、厚さが０．５μｍ程度であり、表面不純物濃度が１０17から１０18ｃｍ-3程度のｐ型領域（第２導電型）である。
【００９１】
図１８（ｌ）に示す縦型ＵＭＯＳＦＥＴは、以下の手順で製造可能である：
（イ）最初に、不純物濃度１×１０19 ｃｍ-3、厚さ３００μｍのｎ型低抵抗ＳｉＣ基板１１上にエピタキシャル成長法により不純物濃度３×１０15ｃｍ-3、厚さ１０μｍのｎ型エピタキシャル成長層（第１エピタキシャル成長層）２１を成長する。この後、エピタキシャル成長炉より、ＳｉＣ基板１１を取り出し、第１エピタキシャル成長層２１の上に、酸化膜（不図示）を形成する。次に酸化膜の上にレジスト（不図示）をスピン塗布し、フォトリソグラフィ技術により、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、ＲＩＥ等により酸化膜６８をパターニングする。次にレジストを除去した後、図１６（ａ）に示すように、11Ｂ+の選択イオン注入を行う（深部イオン注入工程）。ここで、11Ｂ+は、基板温度ＴSUB＝室温〜７００℃、ここでは５００℃程度で加速エネルギーＥACC＝５０〜２００ｋｅＶ、総ドーズ量Φ＝１．８×１０13ｃｍ-2の多段注入する。更に、図１６（ｂ）に示すように、ｎ型第１エピタキシャル成長層２１に対して、酸化膜６８をイオン注入用マスクとして、11Ｂ+の射影飛程よりも浅い位置に、27Ａｌ+の選択イオン注入を行う（浅部イオン注入工程）。27Ａｌ+は、基板温度ＴSUB＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥACC＝５〜７０ｋｅＶ、総ドーズ量Φ＝２×１０13ｃｍ-2の多段注入する。
【００９２】
（ロ）その後、表面の酸化膜６８を除去し、基板温度ＴSUB＝１６００℃程度の活性化熱処理により、図１６（ｃ）に示すように、選択的にｐ型深部膨張形拡散領域６９ａ，６９ｂ，６９ｃ，・・・・・を形成する。この後、第１エピタキシャル成長層２１の上に、図１６（ｃ）に示すように、不純物濃度１×１０16ｃｍ-3、厚さ３μｍのｐ型第２エピタキシャル成長層５５を形成する。
【００９３】
（ハ）これ以後の製造工程は、前述した図１２（ｂ）〜図１５（ｌ）に示す工程と基本的に同じである。例えば図１7（ｇ），（ｈ），（ｉ）は、それぞれ図１４（ｇ），（ｈ），（ｉ）に対応する。又、図１８（ｊ），（ｋ），（ｌ）は、それぞれ図１５（ｊ），（ｋ），（ｌ）に対応する。したがって、ここでは重複した説明を省略する。
【００９４】
上記のように第４の実施の形態の変形例に係る縦型ＵＭＯＳＦＥＴでは深部膨張形のｐ型電界緩和領域６６ａ，６６ｂ，・・・・・により電圧が均等に分担されるのに加えて、更に同じく深部膨張形の電界緩和領域６９ａ，６９ｂ，６９ｃ，・・・・・によっても電圧が同じく均等に分担されるため、ゲート絶縁膜の電圧分担が非常に小さくなりゲート酸化膜６５への電界集中が更に顕著に緩和される。それは、深部膨張形の電界緩和領域６９ａ，６９ｂ，６９ｃ，・・・・・と第１エピタキシャル成長層２１との接合部から拡がる空乏層と、同じく深部膨張形のｐ型電界緩和領域６６ａ，６６ｂ，・・・・・と第１エピタキシャル成長層２１との接合部から拡がる空乏層とが結合し、その結果ドレイン・ソース電極間に印加された電圧が上記の結合した空乏層によって均等に分担されるためである。
【００９５】
具体的には第４の実施の形態の変形例に係る上記の構成でｐ型電界緩和領域６９ａ，６９ｂ，６９ｃ，・・・・・のない場合には耐圧１０００〜１２００Ｖ程度であるのに対し、深部膨張形のｐ型電界緩和領域６６ａ，６６ｂ，・・・・・がある場合には耐圧１１５０〜１３５０Ｖ程度と大幅に増大し、又ゲート酸化膜６５への電界集中が更に改善されるためデバイスの信頼性も顕著に向上した。
【００９６】
（第５の実施の形態）
図２０（ｆ）に示すように、本発明の第５の実施の形態に係る表面ゲート型バイポーラモードＳＩＴ（ＢＳＩＴ）は、第１導電型の第１主電極領域（ドレイン領域）１１、このドレイン領域１１の上部に設けられた広禁制帯幅材料からなる第１導電型のドリフト領域（ｎ型エピタキシャル成長層）２１、このドリフト領域２１の内部に設けられた複数個の第２導電型の深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・、複数個の深部膨張形拡散領域２５ａ，２５ｂ，・・・・・に挟まれた第２導電型のベース領域７２、ベース領域７２の内部の表面近傍に設けられた第１導電型の第２主電極領域（ソース領域）３５とから構成されている。ベース領域７２の不純物濃度を深部膨張形拡散領域２５ａ，２５ｂ，・・・・・よりも十分に低く設定し、ドレイン領域１１とソース領域３５との間は、ほとんどパンチングスルーしかけた状態となっている。しかし、ゲート領域２５ａ，２５ｂ，・・・・・に電圧を印加しない状態で、電子に対する電位障壁の高さが十分に高いので、ドレイン電流は流れず、表面ゲート型ＢＳＩＴはノーマリーオフ特性を示す。ゲート領域２５ａ，２５ｂ，・・・・・に、ビルトイン電圧以下の電圧を印加すれば、電子に対する電位障壁の高さが静電誘導効果で下がり、表面ゲート型ＢＳＩＴのドレイン電流が流れ始める。
【００９７】
第２の実施の形態に係る表面ゲート型ＳＩＴと同様に、表面ゲート型ＢＳＩＴノ深部膨張形拡散領域２５ａ，２５ｂ，・・・・・のそれぞれは、ドリフト領域２１の表面からドレイン領域１１に近づくに従い、水平方向断面積が次第に広くなるような３次元形状を有する。第５の実施の形態においては、第１導電型としてｎ型を、又第２導電型としてｐ型を用いた場合について説明する。第１主電極領域（ドレイン領域）１１には、ドレイン電極４３が、第２主電極領域（ソース領域）３５には、ソース電極４１が、オーミック接触されている。更に、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・のそれぞれには、ゲート電極４５ａ，４５ｂがオーミック接触されている。
【００９８】
図２０（ｆ）に示す表面ゲート型ＢＳＩＴは、以下の手順で製造可能である：
（イ）最初に、不純物濃度１×１０19 ｃｍ-3、厚さ３００μｍのｎ型低抵抗ＳｉＣ基板１１上にエピタキシャル成長法により不純物濃度３×１０15ｃｍ-3、厚さ１０μｍのｎ型エピタキシャル成長層２１を形成する。但し、ここではｎ型不純物としては窒素を用いるが、別の不純物、例えば燐を用いても良い。次に、そのｎ型エピタキシャル成長層２１の表面に金属膜を真空蒸着法やスパッタリングにより堆積する。金属膜として、例えばＭｏが使用可能である。そして、金属膜の上にレジストをスピン塗布し、フォトリソグラフィ技術により、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、金属膜をパターニングし、イオン注入用マスクを形成する。そして、第２の実施の形態と同様に、ｎ型エピタキシャル成長層２１の表面からイオン注入用マスクを介して、深い位置に11Ｂ+の選択イオン注入を行う（深部イオン注入工程）。ここで、11Ｂ+は、基板温度ＴSUB＝室温〜７００℃、ここでは５００℃程度で加速エネルギーＥACC＝１００〜４００ｋｅＶ、総ドーズ量Φ＝６×１０14ｃｍ-2の多段注入する。この結果、表面からの深さ０．２５〜０．８μｍの領域に不純物濃度１×１０19ｃｍ-3の注入層が形成される。更に、ｎ型エピタキシャル成長層２１の表面からイオン注入用マスクをマスクとして11Ｂ+の射影飛程よりも浅い位置に、27Ａｌ+の選択イオン注入を行う（浅部イオン注入工程）。27Ａｌ+は、基板温度ＴSUB＝室温〜７００℃、ここでは５００℃程度で、加速エネルギーＥACC＝１０〜１５０ｋｅＶ、総ドーズ量Φ＝２×１０16ｃｍ-2の多段注入する。この結果、表面から深さ０．２５μｍの領域に、不純物濃度１×１０20ｃｍ-3の27Ａｌ+注入層が形成される。その後、イオン注入用マスクの金属膜を除去し、基板温度ＴSUB＝１６００℃程度の活性化熱処理により、図１９（ａ）に示すように、選択的にｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・を形成する。ｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・は、表面ゲート型ＢＳＩＴのゲート領域である。このとき深部膨張形拡散領域２５ａ，２５ｂ，・・・・・のそれぞれの幅は約２μｍである。又、一対の型深部膨張形拡散領域２５ａと深部膨張形拡散領域２５ｂに挟まれるチャネルの幅は表面付近で約１μｍになるようにする。ここでは、ボロンとアルミニウムについて上記のようなイオン注入の条件を用いたが、更にゲートによるピンチオフを効果的に行うために加速エネルギーＥACCとドーズ量Φを適当に調節してｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・を図３０に示すように略台形に形成することも可能である。上述したようにｐ型低抵抗領域の深い位置にアルミニウムと比較して数倍程度拡散係数が大きいボロンを意図的に注入しているため、図１９（ｂ）に示すように活性化熱処理後にはゲート領域２５ａ，２５ｂ，・・・・・の幅を基板内部に向かって効果的に拡がることが出来る。更にボロンを深い位置に注入した別の利点としては、アルミニウムと比較して質量が軽いため注入時の損傷をより軽減出来、その結果としてピンチオフ時のリーク電流を大幅に抑制出来ることがあげられる。
【００９９】
（ロ）次にｎ型エピタキシャル成長層２１の表面の全面に、図１９（ａ）に示すように、ボロンを加速エネルギーＥACC＝１０〜２００ｋｅＶ、総ドーズ量Φ＝５×１０12ｃｍ-2の条件で多段イオン注入する。イオン注入用マスクを形成し、ゲート領域２５ａ，２５ｂ，・・・・・には、イオン注入されないような選択イオン注入をしても良い。
【０１００】
（ハ）ボロンのイオン注入後、１６００℃程度の活性化熱処理を施し、図１９（ｂ）に示すように、ｎ型エピタキシャル成長層２１の表面から深さ約０．５μｍの位置及んで、不純物濃度１×１０17ｃｍ-3のｐ型ベース領域７２を形成する。次にｎ型エピタキシャル成長層２１の表面に、多結晶シリコンをＣＶＤ法で堆積する。そして、この多結晶シリコンを熱酸化することにより、図１９（ｂ）に示すように、ｎ型エピタキシャル成長層２１の表面に、酸化膜９１を形成する。この多結晶シリコンを熱酸化の際に、低抵抗ＳｉＣ基板１１の裏面にも、薄い酸化膜３０が形成される。又酸化膜の形成法としては、上記以外にＳｉＨ４及びＮ２Ｏ等を用いたＣＶＤ法で堆積してもよい。
【０１０１】
（ニ）更に、酸化膜９１の表面に第２金属膜３２を真空蒸着法やスパッタリングにより堆積する。第２金属膜３２として、例えばＭｏが使用可能である。そして、第２金属膜３２の上にレジスト３３をスピン塗布する。そして、フォトリソグラフィ技術により、レジスト３３を、図１９（ｃ）に示すようにパターニングする。そして、パターニングされたレジスト３３をエッチングマスクとして用い、第２金属膜３２をＲＩＥでエッチングし、図２０（ｄ）に示すようなイオン注入用第２マスク３２Ｍを形成する。第２金属膜３２のＲＩＥに続き、その下地の酸化膜９１もＲＩＥで選択的に除去し、ｎ型エピタキシャル成長層２１の表面の一部を露出させる。そして、イオン注入用第２マスク３２Ｍを介して、図２０（ｄ）に示すように、基板温度ＴSUB＝７００℃程度で、31Ｐ+を加速エネルギーＥACC＝１０〜２００ｋｅＶ、総ドーズ量Φ＝５×１０15 ｃｍ-2の条件で選択的に多段イオン注入する。その後、イオン注入用第２マスク３２Ｍ及び酸化膜９１を除去後、基板温度ＴSUB＝１６００℃程度の活性化熱処理により、図２０（ｅ）に示すように、表面から深さ約０．３μｍの領域に不純物濃度１×１０20 ｃｍ-3のｎ型ソース領域３５を形成する。
【０１０２】
（ホ）次に、基板表面に再度酸化膜３１をＣＶＤ法等により形成した後、上記の記述と同様にパターニングされたレジストをエッチングマスクとしてＲＩＥ等を用いて酸化膜３１をパターニングする。その後レジストを除去し、パターニングされた酸化膜３１の開口部をソースコンタクトホールとして利用する。その後、ソースコンタクトホールの開口された酸化膜３１の表面をレジストでカバーして、低抵抗ＳｉＣ基板１１の裏面の薄い酸化膜３０を希釈したフッ酸（ＨＦ）若しくは緩衝ＨＦ等でエッチングする。ｎ型低抵抗ＳｉＣ基板１１の裏面には、第３金属膜４３としてＮｉ膜を約１μｍの厚さで蒸着し、ドレイン電極４３を形成する。次に、ｎ型ソース領域３５の表面に第４金属膜として、Ａｌ膜を約１μｍの厚さで蒸着する。そして、第４金属膜の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、ソース領域３５の上部にレジストが残るように、レジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、第４金属膜をエッチングし、図２０（ｆ）に示すような第４金属膜をソース領域３５の上部に選択的に残し、ソース電極４１を形成する。次に、ソース電極４１及びソース電極４１から露出した酸化膜３１の上にレジストをスピン塗布する。そして、フォトリソグラフィ技術により、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・のそれぞれの上部に開口部を有するようにレジストをパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、酸化膜３１を選択的にエッチングし、ゲート領域２５ａ，２５ｂ，・・・・・の表面を露出させ、図２０（ｆ）に示すようなゲートコンタクトホールを開口する。その後、表面の全面にＴｉ膜を約２００ｎｍ、Ａｌ膜を約１μｍの厚さで順次蒸着する。このＡｌ膜の上にレジストをスピン塗布し、フォトリソグラフィ技術により、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・のそれぞれの上部にレジストを残すようにパターニングする。そして、パターニングされたレジストをエッチングマスクとして用い、図２０（ｆ）に示すようにＡｌ膜、Ｔｉ膜を順次ＲＩＥで選択的にエッチングし、ゲート電極４５ａ，４５ｂのパターンを形成する。その後、基板温度ＴSUB＝８００〜１１５０℃、例えば９５０℃で５分程度シンター処理し、ソース電極４１、ドレイン電極４３ゲート電極４５ａ，４５ｂのオーミック接触を良好なものにする。これで、表面ゲート型ＢＳＩＴの概略工程は、終了する。
【０１０３】
以上のように製造した表面ゲート型ＢＳＩＴの電気的特性を評価した結果は、以下の通りである。耐圧１０００Ｖの表面ゲート型ＢＳＩＴで、ゲート電圧−１０Ｖ及びドレイン電圧６００Ｖ印加時のリーク電流は１×１０-6Ａ／ｃｍ2 、又オン抵抗は１８ｍΩｃｍ2 となった。一方従来技術によるＳｉＣ表面ゲート型ＢＳＩＴでは同じ耐圧１０００Ｖで比較すると、オン抵抗は２６ｍΩｃｍ2 前後となる。従って、第５の実施の形態に係る表面ゲート型ＢＳＩＴでは約８ｍΩｃｍ2 のオン抵抗の低減が得られることになる。
【０１０４】
ここで、第５の実施の形態によりオン抵抗を約８ｍΩｃｍ2 低減出来た理由は、ｐ型深部膨張形拡散領域２５ａ，２５ｂ，・・・・・とｎ型エピタキシャル成長層２１の間のｐｎ接合からｎ型エピタキシャル成長層２１へ拡がる空乏層によって生じる寄生抵抗を約８ｍΩｃｍ2 低減されたことによるものである。従って図２０（ｆ）に示す構成をとることにより、ゲート領域２５ａ，２５ｂ，・・・・・の幅を基板内部に向かって効果的に拡げることが出来る。又質量の軽いボロンの方を深い位置に注入しているため注入時の損傷を大幅に軽減出来、その結果表面ゲート型ＢＳＩＴにおいて耐圧、漏れ電流等のゲート耐圧特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来る。又、第５の実施の形態ではｐ型ベース領域７２を設けることにより、ノーマーリーオフ型の表面ゲート型ＢＳＩＴを実現している。
【０１０５】
又、図２１に示すように、ｎ型ソース領域３５とｐ型ベース領域７２との間に低不純物濃度のｎ型領域７３を設けても良い。
【０１０６】
更に、第５の実施の形態に係る発明は、図２２に示すバイポーラトランジスタ（ＢＪＴ）にも適用出来る。本発明の第５の実施の形態の変形例（第２の変形例）に係るＢＪＴは、ＳｉＣ基板からなる第１主電極領域（コレクタ領域）８１、この第１主電極領域８１の上部に設けられた広禁制帯幅材料からなる第１導電型のドリフト領域（ｎ型エピタキシャル成長層）２１、このドリフト領域２１の内部に設けられた複数個の第２導電型の深部膨張形拡散領域８２ａ，８２ｂ，・・・・・、複数個の深部膨張形拡散領域８２ａ，８２ｂ，・・・・・に挟まれたｐ型ベース領域８３、ｐ型ベース領域８３の内部に設けられた第１導電型の第２主電極領域（エミッタ領域）８４とから構成されている。
【０１０７】
図２０（ｆ）に示すＢＳＩＴにおいては、ベース領域７２の不純物濃度は、深部膨張形拡散領域２５ａ，２５ｂ，・・・・・よりも十分に低く設定され、ドレイン領域１１とソース領域３５との間は、ほとんどパンチングスルーしかけた状態となっている。しかし、図２２に示すＢＪＴにおいては、ｐ型ベース領域８３の不純物濃度はベース領域７２よりも高く設定されている。例えば、ｐ型ベース領域８３の不純物濃度は、１×１０18ｃｍ-3〜１×１０19ｃｍ-3程度に設定されている。このため、コレクタ領域８１とエミッタ領域８４との間には、中性のｐ型ベース領域８３が残り、コレクタ領域８１に印加されるコレクタ電圧が、エミッタ領域８４側に影響を与えにくくなっている。
【０１０８】
深部膨張形拡散領域８２ａ，８２ｂ，・・・・・のそれぞれは、ドリフト領域２１の表面から第１主電極領域８１に近づくに従い、水平方向断面積が次第に広くなるような３次元形状を有する。この場合ｐ型深部膨張形拡散領域８２ａ，８２ｂ，・・・・はＢＪＴの外部ベース領域（ベース電極取り出し領域）として機能する。コレクタ領域８１には、コレクタ電極８７が、エミッタ領域８４には、エミッタ電極８６が、がそれぞれオーミック接触している。又、ベース電極取り出し領域８２ａ，８２ｂ，・・・・・にはＡｌ／Ｔｉ複合膜からなるベース電極８５がオーミック接触している。図２２に示すＢＪＴでは、ｐ型深部膨張形拡散領域８２ａ，８２ｂ，・・・・が基板内部に向かって効果的に拡がっているため内部ベースのｐ型ベース領域７２とは低抵抗に接続され、その結果ベース抵抗を大幅に削減することが出来る。即ちＢＪＴの高周波化が可能となる。又バイポーラデバイスであるため導電変調を利用出来、オン抵抗を更に低減することが可能となる。
【０１０９】
（第６の実施の形態）
本発明の第２〜第５の実施の形態で述べた半導体装置の製造方法は、静電誘導サイリスタ（ＳＩサイリスタ）にも適用出来る。ＳＩサイリスタの場合、図５（ｉ）に示す表面ゲート型ＳＩＴの構造においてｎ型低抵抗ＳｉＣ基板１１の導電型を、図２３に示すように、ｐ型低抵抗ＳｉＣ基板５１にすれば良い。
【０１１０】
即ち、本発明の第６の実施の形態に係るＳＩサイリスタは、図２３に示すように、第１主電極領域５１、この第１主電極領域５１の上部に設けられた広禁制帯幅材料からなる第１導電型のドリフト領域２１、このドリフト領域２１の内部に設けられた複数個の第２導電型の深部膨張形拡散領域２５ａ，２５ｂ，・・・・・、複数個の深部膨張形拡散領域２５ａ，２５ｂ，・・・・・に挟まれてドリフト領域２１の内部に設けられた第１導電型の第２主電極領域５３とから構成されている。本発明の第１の実施の形態と同様に、深部膨張形拡散領域２５ａ，２５ｂ，・・・・・のそれぞれは、ドリフト領域２１の表面から第１主電極領域５１に近づくに従い、水平方向断面積が次第に広くなるような３次元形状を有する。この深部膨張形拡散領域２５ａ，２５ｂ，・・・・・のそれぞれは、第１及び第２主電極領域５３間を流れる電流を制御する制御電極領域（ゲート領域２５ａ，２５ｂ，・・・・・）として機能する。第１主電極領域５１は、ＳＩサイリスタのアノード領域として機能する。第２主電極領域５３は、ＳＩサイリスタのカソード領域として機能する。複数の深部膨張形拡散領域２５ａ，２５ｂ，・・・・・のそれぞれは、第１の不純物元素からなる上部領域、及びこの上部領域の下部に位置し、第１の不純物元素よりも広禁制帯幅材料中における拡散係数の大きな第２の不純物元素からなる下部領域とからなる。
【０１１１】
第１主電極領域（アノード領域）５１には、アノード電極５２が、第２主電極領域（カソード領域）５３には、カソード電極５４が、オーミック接触されている。更に、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・のそれぞれには、ゲート電極４５ａ，４５ｂがオーミック接触されている。
【０１１２】
ＳＩサイリスタにおいては、カソード・アノード間ポテンシャルと、ゲート電圧によるチャネル中のポテンシャルの２次元空間における鞍部点である電位障壁（ポテンシャル）の高さがアノード電圧及びゲート電圧で制御される。電位障壁（ポテンシャル）は、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・のポテンシャルの影響を受けて、第２主電極領域（カソード領域）３５の前面に形成される。電位障壁（ポテンシャル）の高さに依存してアノード電流が流れる。このＳＩサイリスタのターンオンは、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・正の電位を印加してドリフト領域２１中に形成される電位障壁の高さを容量結合（静電誘導効果）で下げることにより実現される。即ち、電位障壁の高さが低くなることにより、第２主電極領域（カソード領域）３５から、ドリフト領域２１に電子が注入される。この注入された電子は、第１主電極領域（アノード領域）５１の前面に蓄積され、第１主電極領域（アノード領域）５１からの正孔（ホール）の注入を促進する。即ち、大量の電子及び正孔（ホール）が瞬時に流れ始める。ターンオフは、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・負の電位若しくはゼロの電位を印加して、第２主電極領域（カソード領域）３５から、ドリフト領域２１に注入される電子を阻止することから開始する。
【０１１３】
ノーマリオフ型のＳＩサイリスタであれば、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・ゼロの電位を印加して、第２主電極領域（カソード領域）３５から、ドリフト領域２１に注入される電子が阻止される。ノーマリオン型のＳＩサイリスタであれば、深部膨張形拡散領域（ゲート領域）２５ａ，２５ｂ，・・・・・負の電位を印加して、電位障壁（ポテンシャル）の高さを高くし、第２主電極領域（カソード領域）３５から、ドリフト領域２１に注入される電子を阻止する。但し、第１主電極領域（アノード領域）５１の前面に蓄積された電子が、再結合等で消滅しない限り、第１主電極領域（アノード領域）５１からの正孔（ホール）の注入があるので、テイル電流が存在する。
【０１１４】
ＳＩサイリスタの場合も、一定のピンチオフ特性で比較すれば、カソード面積を相対的に増大出来る。したがって、同じ耐圧で、より低いオン抵抗が得られる。
【０１１５】
つまり、ＳＩＴと同様に、ＳＩサイリスタの場合も、耐圧、漏れ電流等のゲート耐圧特性を損なうことなく、順方向損失を十分に引き下げることが出来、高効率スイッチングが可能となる。
【０１１６】
本発明の第６の実施の形態に係るＳＩサイリスタの製造方法は、図３〜図５を用いて説明した表面ゲート型ＳＩＴの製造方法で、ｎ型低抵抗ＳｉＣ基板１１の導電型を、図２３に示すように、ｐ型低抵抗ＳｉＣ基板５１に変更すれば、他は基本的に同様である。したがって、重複した説明を省略する。
【０１１７】
図２４は、本発明の第６の実施の形態の変形例（第１の変形例）に係る半導体装置の断面図である。図２４に示すアノードショート型ＳＩサイリスタでは、 アノード領域は分割され、複数の分割アノード領域６２ａ，６２ｂ，６２ｃ，・・・・・となり、その間にｎ型のショート領域６１ａ，６１ｂ，・・・・・が形成されたＳＩアノードショート構造となっている。そして、分割アノード領域６２ａ，６２ｂ，６２ｃ，・・・・・が、ゲート領域２５ａ，２５ｂ，・・・・・と同様な深部膨張形拡散領域の構造をなしている。この場合、分割アノード領域６２ａ，６２ｂ，６２ｃ，・・・・・とショート領域６１ａ，６１ｂとのポテンシャルにより電子をショート領域６１ａ，６１ｂに掃引することが出来る。したがって、ターンオフ時のテイル電流が小さくなり、高速スイッチングが可能である。尚、分割アノード領域６２ａ，６２ｂ，６２ｃ，・・・・・のピッチは電子の拡散長の２倍以下に選べば良い。
図２４に示す深部膨張形拡散領域の構造をなす複数の分割アノード領域６２ａ，６２ｂ，６２ｃ，・・・・・を用いることで、アノード領域の実効的な面積を大きくしつつ、有効に、アノード領域の全面に蓄積される電子を、ショート領域６１ａ，６１ｂ，・・・・・を用いて引き抜くことが可能になる。このため、オン抵抗を増大しないで、テイル電流を抑制出来る。したがって、低いオン電圧と、高速ターンオフ特性を同時に奏するアノードショート型ＳＩサイリスタが得られる。
【０１１８】
図２５は、本発明の第６の実施の形態の変形例（第２の変形例）に係る半導体装置の断面図である。図２５に示す切り込みゲート型ＳＩサイリスタは、図２８（ｉ）に示した第３の実施の形態に係る切り込みゲート型ＳＩＴの 抵抗ＳｉＣ基板１１の導電型をｐ型にした構造に対応する。
【０１１９】
図２６は、本発明の第６の実施の形態の変形例（第３の変形例）に係る半導体装置の断面図である。図２６に示すノーマリオフ型ＳＩサイリスタでは、 図２０（ｆ）に示した第５の実施の形態に係るＢＳＩＴの 抵抗ＳｉＣ基板１１の導電型をｐ型にした構造に対応する。
（第７の実施の形態）
図２７は本発明の第７の実施の形態に係る横型ＵＭＯＳＦＥＴ（ラテラルＵＭＯＳＦＥＴ）の断面図である。第７の実施の形態に係る横型ＵＭＯＳＦＥＴと第４の実施の形態に係る縦型ＵＭＯＳＦＥＴとの異なる点は、ドレイン電極９０を基板裏面にではなく第１エピタキシャル成長層２１の表面に形成している点である。
【０１２０】
第７の実施の形態では、第４の実施の形態で第１エピタキシャル成長層２１上にエピタキシャル法により形成されたｐ型第２エピタキシャル成長層５５の代わりに、第１エピタキシャル成長層２１上に一定の領域をもつ例えばストライプ状のｐ型ボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・をボロン或いはアルミニウム又はその両方を用いて選択イオン注入により形成する。次に第１エピタキシャル成長層２１上でｐ型ボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・から一定距離はなれた場所にｎ型ドレイン領域８９を形成する。次にｐ型ボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・とｎ型ドレイン領域８９との間に１個又はそれ以上のｐ型電界緩和領域６４ｄ，６４ｅ，・・・・・をｐ型ボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・に並行して設けている。このｐ型電界緩和領域６４ｄ，６４ｅ，・・・・・は、ｐ型ボディ領域６４ａ，６４ｂ，６４ｃ，・・・・・端部の電界集中を緩和するものである。次にｎ型ドレイン領域８９の上にドレイン電極９０を形成する。ここでドレイン電極９０はゲート電極４５ａ，４５ｂ，・・・・・から所定の距離を隔てて、ゲート電極４５ａ，４５ｂ，・・・・・に並行して形成することが望ましい。上記の各工程以外の構造は、図１５（ｌ）に示す第４の実施の形態に係る縦型ＵＭＯＳＦＥＴと基本的に同じである。以上で横型ＵＭＯＳＦＥＴを完成する。
【０１２１】
横型ＵＭＯＳＦＥＴでは、ソース電極４１ａ，４１ｂ，４１ｃ，・・・・・とドレイン電極９０が同じ面に設けられているため、モノリシックＩＣとして同一半導体チップ上に集積化するのが容易である。又、ハイブリッドＩＣ等に組み込んで用いる場合にも配線作業が簡単となる。又ドレイン電極９０が個々の半導体装置に設けられているため、表面配線や接続の自由度が増すことになり、設計が容易になる。
【０１２２】
第７の実施の形態に示したｎ型ドレイン領域８及びドレイン電極９０の構成は図１８（ｌ）に示す第４の実施の形態の変形例の構成に対しても同様に適用可能である。
【０１２３】
（第８の実施の形態）
図２８は、補助素子２としての第１の実施の形態に係るＪＢＳダイオードと主素子１としての第６の実施の形態に係るアノードショート型ＳＩサイリスタとを同一半導体チップ上に配置した半導体集積回路である。第８の実施の形態に係る半導体集積回路の製造工程は、第１及び第６の実施の形態の実施の形態で詳しく説明した通りであり、ここでは省略する。
【０１２４】
第８の実施の形態に係る半導体集積回路においては、補助素子２としてのＪＢＳダイオードと主素子１としてのアノードショート型ＳＩサイリスタとで、単位セルが構成されている。アノードショート型ＳＩサイリスタは、逆導通型ＳＩサイリスタであり、ＪＢＳダイオードは、逆導通型ＳＩサイリスタに並列接続されたフリーホイールダイオードとして機能する。即ち、逆導通型ＳＩサイリスタとフリーホイールダイオードの並列接続構造を単位セルとし、これら単位セルがストライプ状に、ｎ型ドリフト領域２１内に周期的にマルチチャネル構造で形成されている。
【０１２５】
ここで各単位セルのｐ型ゲート領域２５ａ，２５ｂ，・・・・・は、アノードショート型ＳＩサイリスタ領域を形成するｐ型ゲート領域２５ａ，２５ｂ，・・・・・として機能するとともに、ＪＢＳダイオードのガードリングとしても機能する。従ってアノードショート型ＳＩサイリスタとＪＢＳダイオードとをそれぞれ独立に形成した場合に比較して素子全体の面積を縮小することが出来、素子電流密度を向上させることが出来る。
【０１２６】
（その他の実施の形態）
上記のように、本発明は第１〜第８の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１２７】
第１の実施の形態において、深部膨張形拡散領域１８ａ，１８ｂを図２９に示すように略台形に形成すれば、更に逆方向のリーク電流を低減することが出来る。台形に形成するためには、加速エネルギーＥACCとドーズ量Φを調節すれば良い。いずれにせよ、深部膨張形拡散領域１８ａ，１８ｂの深い位置に、アルミニウムと比較して数倍程度拡散係数が大きいボロンを意図的に注入しているため、イオン注入後の活性化熱処理後には、深部膨張形拡散領域１８ａ，１８ｂの幅を基板内部に向かって効果的に拡げることが出来る。更にボロンを深い位置に注入した別の利点としては、アルミニウムと比較して質量が軽いため注入時の損傷をより軽減出来、その結果としてピンチオフ時のリーク電流を大幅に抑制出来ることがあげられる。
【０１２８】
既に述べた第１〜第８の実施の形態の説明においては、第１導電型としてｎ型を、又第２導電型としてｐ型を用いた場合を説明したが、導電型を全く反対にしても良いことは勿論である。
【０１２９】
第１〜第８の実施の形態においては、ＳｉＣについて例示的に説明したが、禁制帯幅Ｅｇ＝約２．２ｅＶのＺｎＴｅ、禁制帯幅Ｅｇ＝約２．４ｅＶのＣｄＳ、禁制帯幅Ｅｇ＝約２．７ｅＶのＺｎＳｅ、禁制帯幅Ｅｇ＝約３．４ｅＶのＧａＮ、禁制帯幅Ｅｇ＝約３．７ｅＶのＺｎＳ、及び禁制帯幅Ｅｇ＝約５．５ｅＶのダイアモンド等ワイドバンドギャップ半導体にも、同様に適用可能である。
【０１３０】
又、本発明は第１〜第８の実施の形態においてそれぞれ説明したＪＢＳダイオード、表面ゲート型ＳＩＴ、切り込みゲート型ＳＩＴ、縦型ＵＭＯＳＦＥＴ、ＢＳＩＴ、ＳＩサイリスタ、横型ＵＭＯＳＦＥＴ、集積回路に限られたわけではなく、エミッタスイッチドサイリスタ（ＥＳＴ）等のＭＯＳ複合デバイスを含めた種々の他の半導体装置にも応用出来るものである。又、第４の実施の形態で説明した図１５（ｌ）及び図１８（ｌ）の縦型ＵＭＯＳの構造において、ｎ型低抵抗ＳｉＣ基板１１をｐ型低抵抗ＳｉＣ基板に置き換えれば、トレンチ型のＩＧＢＴとして機能する。又、第７の実施の形態で説明した図２７の横型ＵＭＯＳの構造において、ｎ型ドレイン領域８９をｐ型コレクタ領域に置き換えれば、横型のＩＧＢＴとして機能する。更に、第５の実施の形態で説明した図２０（ｆ）及び図２２のＢＳＩＴやＢＪＴの構造において、ｎ型低抵抗ＳｉＣ基板１１をｐ型低抵抗ＳｉＣ基板に置き換えれば、ノーマリオフ型ＳＩサイリスタやＧＴＯサイリスタとして機能する。その他、本発明の要旨を逸脱しない範囲で、種々変形して、種々の他の半導体装置にも応用出来る。
【０１３１】
既に述べた第１〜第８の実施の形態の説明においては、トレンチ或いは表面に形成する絶縁膜として酸化膜を用いたが、これ以外に酸化タンタル（Ｔａ2０5）、窒化珪素（Ｓｉ3Ｎ4）や窒化アルミニウム（ＡｌＮ）といった他の絶縁膜を用いても良い。
【０１３２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１３３】
【発明の効果】
本発明の第１の特徴によれば、耐圧、漏れ電流等の逆方向特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来る。
【０１３４】
本発明の第２の特徴によれば、半導体装置の制御電極領域に係る耐圧特性を損なうことなく、順方向の抵抗を十分に引き下げることが出来る。
【０１３５】
本発明の第３の特徴によれば、深部膨張形拡散領域が、トレンチの底部近傍におけるゲート絶縁膜の電界強度を大幅に緩和し、より高い耐圧の絶縁ゲート型半導体装置を実現することが出来る。
【０１３６】
本発明の第４の特徴によれば、第３の特徴と同様に、より高い耐圧の横型絶縁ゲート型半導体装置を実現することが出来る。又、第１及び第２主電極領域が、同じ側の面に設けられているため、集積化が容易である。
【０１３７】
本発明の第５の特徴に係る半導体装置の製造方法によれば、第１〜第４の特徴に係る半導体装置が簡単に製造出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わるＪＢＳダイオードの製造工程を説明するための工程断面図である（その１）。
【図２】本発明の第１の実施の形態に係わるＪＢＳダイオードの製造工程を説明するための工程断面図である（その２）。
【図３】本発明の第２の実施の形態に係わる表面ゲート型ＳＩＴの製造工程を説明するための工程断面図である（その１）。
【図４】本発明の第２の実施の形態に係わる表面ゲート型ＳＩＴの製造工程を説明するための工程断面図である（その２）。
【図５】本発明の第２の実施の形態に係わる表面ゲート型ＳＩＴの製造工程を説明するための工程断面図である（その３）。
【図６】本発明の第３の実施の形態に係わる切り込みゲート型ＳＩＴの製造工程を説明するための工程断面図である（その１）。
【図７】本発明の第３の実施の形態に係わる切り込みゲート型ＳＩＴの製造工程を説明するための工程断面図である（その２）。
【図８】本発明の第３の実施の形態に係わる切り込みゲート型ＳＩＴの製造工程を説明するための工程断面図である（その３）。
【図９】本発明の第３の実施の形態の変形例に係わるトレンチ側壁ゲート型ＳＩＴの製造工程を説明するための工程断面図である（その１）。
【図１０】本発明の第３の実施の形態の変形例に係わるトレンチ側壁ゲート型ＳＩＴの製造工程を説明するための工程断面図である（その２）。
【図１１】本発明の第３の実施の形態の変形例に係わるトレンチ側壁ゲート型ＳＩＴの製造工程を説明するための工程断面図である（その３）。
【図１２】本発明の第４の実施の形態に係わる縦型ＵＭＯＳＦＥＴの製造工程を説明するための工程断面図である（その１）。
【図１３】本発明の第４の実施の形態に係わる縦型ＵＭＯＳＦＥＴの製造工程を説明するための工程断面図である（その２）。
【図１４】本発明の第４の実施の形態に係わる縦型ＵＭＯＳＦＥＴの製造工程を説明するための工程断面図である（その３）。
【図１５】本発明の第４の実施の形態に係わる縦型ＵＭＯＳＦＥＴの製造工程を説明するための工程断面図である（その４）。
【図１６】本発明の第４の実施の形態の変形例に係わる縦型ＵＭＯＳＦＥＴの製造工程を説明するための工程断面図である（その１）。
【図１７】本発明の第４の実施の形態の変形例に係わる縦型ＵＭＯＳＦＥＴの製造工程を説明するための工程断面図である（その２）。
【図１８】本発明の第４の実施の形態の変形例に係わる縦型ＵＭＯＳＦＥＴの製造工程を説明するための工程断面図である（その３）。
【図１９】本発明の第４の実施の形態に係わるＢＳＩＴの製造工程を説明するための工程断面図である（その１）。
【図２０】本発明の第４の実施の形態に係わるＢＳＩＴの製造工程を説明するための工程断面図である（その２）。
【図２１】本発明の第４の実施の形態の変形例（第１の変形例）に係わるＢＳＩＴの構造を説明するための断面図である。
【図２２】本発明の第４の実施の形態の他の変形例（第２の変形例）に係わるＢＳＩＴの構造を説明するための断面図である。
【図２３】本発明の第６の実施の形態に係わるＳＩサイリスタの構造を説明するための模式的な断面図である。
【図２４】本発明の第６の実施の形態の変形例（第１の変形例）に係わるＳＩサイリスタの構造を説明するための模式的な断面図である。
【図２５】本発明の第６の実施の形態の他の変形例（第２の変形例）に係わるＳＩサイリスタの構造を説明するための模式的な断面図である。
【図２６】本発明の第６の実施の形態の更に他の変形例（第３の変形例）に係わるＳＩサイリスタの模式的な断面図である。
【図２７】本発明の第７の実施の形態に係わる横型ＵＭＯＳの構造を説明するための模式的な断面図である。
【図２８】本発明の第８の実施の形態に係わる半導体集積回路の構造を説明するための模式的な断面図である。
【図２９】本発明の他の実施の形態に係わるＪＢＳダイオードの模式的な断面図である。
【図３０】本発明の他の実施の形態に係わる表面ゲート型ＳＩＴの模式的な断面図である。
【符号の説明】
１  主素子
２  補助素子
１１  ｎ型低抵抗ＳｉＣ基板（第１主電極領域）
１２，２１  ｎ型エピタキシャル成長層（第１エピタキシャル成長層）
１３  金属膜
１３Ｍ  イオン注入用マスク
１４，３３，５６  レジスト
１５ａ，１５ｂ，１８ａ，１８ｂ，２５ａ，２５ｂ，２６ａ，２６ｂ  深部膨張形拡散領域
１６  オーミック電極（カソード電極）
１７  ショットキー電極（アノード電極）
１９  ｎ型エピタキシャル成長層（第２エピタキシャル成長層）
２４  イオン注入用マスク（金属膜）
３０，３１，３４，３７，５８，７４，７６，７７，９１  酸化膜
３２  第２金属膜
３２Ｍ  イオン注入用第２マスク
３５，３５ａ，３５ｂ，３５ｃ，６３ａ，６３ｂ，６３ｃ，６３ｄ  第２主電極領域（ソース領域）
３６    第４金属膜
３９ａ，３９ｂ，３９ｃ，３９ｄ  片側ｐ型深部膨張形拡散領域（ゲート領域）
４１，４１ａ，４１ｂ，４１ｃ  ソース電極
４３  第３金属膜（ドレイン電極）
４５ａ，４５ｂ，４５ｃ  ゲート電極
４６，７１ａ，７１ｂ  絶縁膜
４７ａ，４７ｂ  埋め込み絶縁膜
４８ａ，４８ｂ  トレンチ
５１  第１主電極領域（アノード領域）
５２  アノード電極５
５３  第２主電極領域（カソード領域）
５４  カソード電極
５５  ｐ型エピタキシャル成長層（第２エピタキシャル成長層）
５７ａ，５７ｂ  ｎ型低抵抗領域
６１ａ，６１ｂ，６１ｃ  ショート領域
６２ａ，６２ｂ，６２ｃ、６２ｄ  分割アノード領域
６４ａ，６４ｂ，６４ｃ  ｐ型ボディ領域
６４ｄ，６４ｅ  ｐ型電界緩和領域
６５  ゲート酸化膜
６７  層間絶縁膜
６８  イオン注入用マスク
６９ａ，６９ｂ，６９ｃ  電界緩和領域（深部膨張形拡散領域）
７２，８３  ｐ型ベース領域
７３  ｎ型領域
８１  第１主電極領域（コレクタ領域）
８２ａ，８２ｂ  深部膨張形拡散領域（ベース電極取り出し領域）
８４  第２主電極領域（エミッタ領域）
８５  ベース電極
８６  エミッタ電極
８７  コレクタ電極
８９  ドレイン領域（第１主電極領域）
９０  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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