(57)【特許請求の範囲】
【請求項１】
炭化珪素からなり、ｐ型半導体領域（３、２２）が形成された半導体基板（１、２０）と、
前記ｐ型半導体領域の表面上に選択エピタキシャル成長により形成されたｐ型半導体からなる選択エピ層（７、２３）と、
少なくとも前記選択エピ層に接触するように形成された取り出し電極（８、２４）とを備えていることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素よりなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素エピタキシャル層（２）と、
前記炭化珪素エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３）と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
前記ベース領域あるいは前記ソース領域のうちｐ型半導体からなる領域の表面上に選択エピタキシャル成長により形成されたｐ型半導体からなる選択エピ層（７）と、
前記選択エピ層と、前記ベース領域あるいは前記ソース領域のうちｎ型半導体からなる領域との双方に接触するように形成された取り出し電極（８）とを備えていることを特徴とする炭化珪素半導体装置。
【請求項３】
前記選択エピ層は、３Ｃの炭化珪素からなることを特徴とする請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素よりなる第１導電型の半導体基板（１）を用意する工程と、
前記半導体基板の主表面上に、前記半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素エピタキシャル層（２）をエピタキシャル成長させる工程と、
前記炭化珪素エピタキシャル層の表層部の所定領域に、第２導電型のベース領域（３）を形成する工程と、
前記ベース領域の表層部の所定領域に、該ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、
前記ベース領域あるいは前記ソース領域のうちｐ型半導体からなるｐ型領域の表面上に、ｐ型の選択エピ層（７）を選択エピタキシャル成長により形成する工程と、
前記選択エピ層と、前記ベース領域あるいは前記ソース領域のうちｎ型半導体からなるｎ型領域との双方に接触するように取り出し電極（８）を形成する工程とを備えていることを特徴とする炭化珪素半導体基板の製造方法。
【請求項５】
前記ベース領域はｐ型半導体から構成されており、
前記ベース領域の表層部の所定領域に、該ベース領域の深さより浅いとともに前記ベース領域より不純物濃度の高い高濃度ｐ型層（６）をイオン注入により形成する工程をさらに備え、
前記選択エピタキシャル成長により選択エピ層を形成する工程では、前記高濃度ｐ型層の表面上に前記選択エピ層を形成することを特徴とする請求項４に記載の炭化珪素半導体基板の製造方法。
【請求項６】
前記選択エピタキシャル成長により選択エピ層を形成する工程では、前記高濃度ｐ型層をイオン注入により形成する工程におけるイオン注入に用いたマスクを用いて、前記選択エピタキシャル成長を行うことを特徴とする請求項５に記載の炭化珪素半導体基板の製造方法。
【請求項７】
前記選択エピタキシャル成長により選択エピ層を形成する工程では、レジストを炭化して形成したレジスト炭化層（１０２）をマスクとして用いて前記選択エピタキシャル成長を行うことを特徴とする請求項４または請求項５に記載の炭化珪素半導体基板の製造方法。
【請求項８】
前記選択エピ層を選択エピタキシャル成長により形成する工程では、表面側に位置している炭化珪素層の表層部からＳｉを昇華させて形成したＳｉＣ炭化層（１０４）をマスクとして用いて前記選択エピタキシャル成長を行うことを特徴とする請求項４または請求項５に記載の炭化珪素半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（ＳｉＣ）を用いた半導体装置の電極取り出し部におけるコンタクト抵抗を低減した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素はバンドギャップが大きいため、ｐ型の低抵抗コンタクトを作ることが難しい。このためＳｉＣのＭＯＳＦＥＴで、１種類の電極材でソース領域とベース領域のコンタクトを形成した場合には、ｐ型領域にオーミックコンタクトを形成することが困難である。このため従来では、２種類の電極材を用い、ソース領域およびベース領域それぞれに対して別々に電極を形成していた。
【０００３】
【発明が解決しようとする課題】
ところが、２種類の電極材を用いた場合には、セルの微細化が困難となる。電極を１メタル化するためには、ｐ型領域に対する低抵抗化が必要である。また、ｎ型領域とｐ型領域を別々の電極材料を用いる場合であっても、ｐ型領域のコンタクト抵抗率を低減することが重要である。
【０００４】
本発明は、上記点に鑑み、炭化珪素を用いた半導体装置の電極取り出し部においてｐ型領域のコンタクト抵抗を低減することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素からなり、ｐ型半導体領域（３、２２）が形成された半導体基板（１、２０）と、ｐ型半導体領域の表面上に選択エピタキシャル成長により形成されたｐ型半導体からなる選択エピ層（７、２３）と、少なくとも選択エピ層に接触するように形成された取り出し電極（８、２４）とを備えていることを特徴としている。
【０００６】
このようにｐ型半導体領域上にｐ型選択エピ層を選択エピタキシャル成長させることで、良好な結晶を得ることができると共に高濃度層を形成できる。これにより、電極とｐ型領域との障壁を薄くすることができ、コンタクト抵抗を低減できる。
【０００７】
さらに、請求項３に記載の発明のように、選択エピ層として低温成長できる３Ｃの炭化珪素を用いることで、ドーパントの取り込み量が増大するため、不純物濃度をより高濃度化することが可能となる。これにより、さらにコンタクト抵抗を低減できる。また、３Ｃの炭化珪素はバンドギャップが小さいので、電極とｐ型領域との障壁を小さくすることができ、コンタクト抵抗を低減できる。
【０００８】
本発明の炭化珪素半導体装置として、ｐｎダイオードや、請求項２に記載の発明のような、炭化珪素よりなる第１導電型の半導体基板（１）と、半導体基板の主表面上に形成された第１導電型の炭化珪素エピタキシャル層（２）と、炭化珪素エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第２導電型のベース領域（３）と、ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、ベース領域あるいはソース領域のうちｐ型半導体からなる領域の表面上に選択エピタキシャル成長により形成されたｐ型半導体からなる選択エピ層（７）と、選択エピ層と、ベース領域あるいはソース領域のうちｎ型半導体からなる領域との双方に接触するように形成された取り出し電極（８）とを備えているＭＯＳＦＥＴに適用することができる。
【０００９】
また、請求項４に記載の発明では、炭化珪素よりなる第１導電型の半導体基板（１）を用意する工程と、半導体基板の主表面上に、半導体基板よりも低いドーパント濃度を有する第１導電型の炭化珪素エピタキシャル層（２）をエピタキシャル成長させる工程と、炭化珪素エピタキシャル層の表層部の所定領域に、第２導電型のベース領域（３）を形成する工程と、ベース領域の表層部の所定領域に、該ベース領域の深さよりも浅い第１導電型のソース領域（４）を形成する工程と、ベース領域あるいはソース領域のうちｐ型半導体からなるｐ型領域の表面上に、ｐ型の選択エピ層（７）を選択エピタキシャル成長により形成する工程と、選択エピ層と、ベース領域あるいはソース領域のうちｎ型半導体からなるｎ型領域との双方に接触するように取り出し電極（８）を形成する工程とを備えていることを特徴としている。これにより、請求項３に記載の炭化珪素半導体装置を製造することができる。
【００１０】
また、請求項５に記載の発明では、ベース領域はｐ型半導体から構成されており、ベース領域の表層部の所定領域に、該ベース領域の深さより浅いとともにベース領域より不純物濃度の高い高濃度ｐ型層（６）をイオン注入により形成する工程をさらに備え、選択エピタキシャル成長により選択エピ層を形成する工程では、高濃度ｐ型層の表面上に選択エピ層を形成することを特徴としている。これにより、ベース領域と結晶多形の異なる選択エピ層を形成した場合においても、選択エピ層とベース層との界面の障壁を低減できるため、シート抵抗が増加しない。
【００１１】
また、請求項６に記載の発明では、選択エピタキシャル成長により選択エピ層を形成する工程では、高濃度ｐ型層をイオン注入により形成する工程におけるイオン注入に用いたマスクを用いて、選択エピタキシャル成長を行うことを特徴としている。これにより、選択エピタキシャル成長のためにマスク材を用意する必要がなくなり、製造工程を簡略化することができる。
【００１２】
また、請求項７に記載の発明では、選択エピタキシャル成長により選択エピ層を形成する工程では、レジストを炭化して形成したレジスト炭化層（１０２）をマスクとして用いて選択エピタキシャル成長を行うことを特徴としている。これにより、選択エピタキシャル成長をより高温で行うことができる。
【００１３】
また、請求項８に記載の発明では、選択エピ層を選択エピタキシャル成長により形成する工程では、表面側に位置している炭化珪素層の表層部からＳｉを昇華させて形成したＳｉＣ炭化層（１０４）をマスクとして用いて選択エピタキシャル成長を行うことを特徴としている。これにより、レジストをマスクとして用いた場合に比較して、エピタキシャル成長装置の汚染を防止できる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、蓄積型チャネルを利用したプレーナ型の縦型パワーＭＯＳＦＥＴの断面構成を示す。以下、図１に基づいて縦型パワーＭＯＳＦＥＴの構成の説明を行う。
【００１６】
４Ｈ−ＳｉＣからなるｎ+型半導体基板（以下、ｎ+型基板という）１の主表面上１ａには、基板１よりも低いドーパント濃度を有し、基板１と同じ結晶構造の炭化珪素エピタキシャル層であるｎ-型エピ層２が積層されている。ｎ-型エピ層２は、ｎ+型基板１より高抵抗となっている。
【００１７】
ｎ-型エピ層２の表層部における所定領域には、所定深さを有する複数のｐ型ベース領域３が離間して形成されている。また、各ｐ型ベース領域３の表層部の所定領域には、ｐ型ベース領域３よりも浅いｎ+型ソース領域４が形成されている。
【００１８】
そして、ｎ+型ソース領域４の間におけるｎ-型エピ層２およびｐ型ベース領域３の表面部にはｎ-型ＳｉＣ層５が延設されている。つまり、ｐ型ベース領域３の表面部においてｎ+型ソース領域４とｎ-型エピ層２とを繋ぐようにｎ-型ＳｉＣ層５が配置されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、ｎ-型エピ層２と同じ結晶構造のＳｉＣで構成されている。なお、このｎ-型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表面チャネル層という。
【００１９】
ｐ型ベース領域３の表面部には、ｐ型ベース領域３より高いドーパント濃度を有するｐ+コンタクト領域６が形成されている。ｐ+コンタクト領域６の上面には、ｐ++型選択エピ層７が選択エピタキシャル成長により形成されている。ｎ+型ソース領域４およびｐ++型選択エピ層７の上面には、ｎ+型ソース領域４およびｐ+型コンタクト領域６と電気的に接続された取り出し電極としてのソース電極８が形成されている。
【００２０】
表面チャネル層５の上面およびｎ+型ソース領域４の上面にはゲート酸化膜（ゲート絶縁膜）９が形成され、このゲート酸化膜９の上にゲート電極１０が形成されている。ゲート電極１０は、ＬＴＯ（Low Temperature Oxide）等で構成された層間絶縁膜１１で覆われている。
【００２１】
そして、ｎ+型基板１の裏面１ｂ側にドレイン電極１２が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【００２２】
続いて、図１に示す縦型パワーＭＯＳＦＥＴの製造方法について、図２に示す製造工程図を用いて説明する。
〔図２（ａ）に示す工程〕
まず、主表面１ａおよび裏面１ｂを有する４Ｈ−ＳｉＣからなるｎ+型基板１を用意して、このｎ+型基板１の主表面１ａ側にｎ+型基板１と同じ結晶構造のＳｉＣからなるｎ-型エピ層２をエピタキシャル成長させる。そして、ｎ-型エピ層２の表面の所定領域にＬＴＯ膜１００を配置し、このＬＴＯ膜１００をマスクとしてＢ（ボロンイオン）をドーズ量１×１０19ｃｍ-2、Ｃ（炭素イオン）をドーズ量１×１０20ｃｍ-2でイオン注入する。これにより、ｎ-型エピ層２の表層部にｐ型ベース領域３を形成する。
〔図２（ｂ）に示す工程〕
次に、ＬＴＯ膜１００をフッ酸（ＨＦ）を用いて除去し、１６００℃で３０分間アルゴン雰囲気にて活性化処理を行う。そして、犠牲酸化処理を１０８０℃で２４０分間行った後、ｎ-型エピ層２およびｐ型ベース領域３の表面に、ｎ-エピ層２と同じ結晶構造のＳｉＣからなるｎ-型の表面チャネル層５をエピタキシャル成長させる。
〔図２（ｃ）に示す工程〕
次に、表面チャネル層５の表面の所定領域にＬＴＯ膜１０１を配置し、このＬＴＯ膜１０１をマスクとしてアルミニウムイオンをドーズ量１×１０19ｃｍ-2でイオン注入する。これにより、表面チャネル層５およびｐ型ベース領域３表層部の所定領域にｐ+型コンタクト領域６を形成する。
〔図２（ｄ）に示す工程〕
次に、ＬＴＯ膜１０１をフッ酸（ＨＦ）を用いて除去し、表面チャネル層５およびｐ+コンタクト領域６の表面にレジスト１０２を成膜した後、レジスト１０２を露光して所定領域を開口させる。そして、アルゴン雰囲気にて１０００℃で熱処理を行いレジスト１０２を炭化させる。このレジスト炭化層１０２をマスクとして用い、ｐ+コンタクト領域６の表面にｐ++型選択エピ層７を選択エピタキシャル成長させる。ｐ++型選択エピ層７は０．３μｍの厚みで形成する。ドーパントとしてアルミニウムイオンを１×１０20ｃｍ-3で供給する。
【００２３】
このｐ++型選択エピ層７はいずれの結晶型のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１５５０℃で選択エピタキシャル成長を行い、３Ｃ−ＳｉＣであれば１２００℃で選択エピタキシャル成長を行う。本第１実施形態では、ｐ++型選択エピ層７として３Ｃ−ＳｉＣを形成している。
〔図２（ｅ）に示す工程〕
次に、犠牲酸化を１０８０℃で２４０分間行い、レジスト炭化層１０２を除去する。そして、表面チャネル層５およびｐ+型コンタクト領域６の表面における所定領域にＬＴＯ膜１０３を配置し、このＬＴＯ膜１０３をマスクとして、窒素イオンを注入する。これにより、表面チャネル層５およびｐ型ベース層３に、ｎ+型ソース領域４を形成する。
〔図２（ｆ）に示す工程〕
次に、ＬＴＯ膜１０３をフッ酸（ＨＦ）を用いて除去した後、活性化熱処理をアルゴン雰囲気にて１４００℃で３０分間行う。そして、ｎ+型ソース領域４の上にゲート絶縁膜（ゲート酸化膜）９を形成し、ゲート絶縁膜９の上にポリシリコンゲート電極１０を堆積する。ゲート絶縁膜９の不要部分を除去した後、気相成長法（例えば化学蒸着法）等によりＬＴＯからなる層間絶縁膜１１を形成し、ゲート電極１０を覆う。フォトエッチングによって、絶縁膜１１の所定領域にｎ+ソース領域４に連通するコンタクトホールを選択的に形成する。
〔図２（ｇ）に示す工程〕
次に、ｐ++型選択エピ層７上を含むｎ+ソース領域４の表面に、例えばＮｉからなるソース電極８を形成する。さらにｎ+型炭化珪素基板１の裏面１ｂに例えばＮｉからなるドレイン電極１２を形成する。そして、１０００℃で１０分間、電極シンターを行い、オーミック電極を形成する。以上の工程により、図１に示す構成を有する縦型パワーＭＯＳＦＥＴが完成する。
【００２４】
このように完成した炭化珪素半導体装置は、以下に述べるように電極８のｐ型領域３に対するコンタクト抵抗率の低減を可能としている。すなわち、ｐ型領域３に対する低抵抗化は、電極８とｐ型領域３との、（１）障壁を小さくする、（２）障壁を薄くすることの２点が重要となる。
【００２５】
上記（１）に対し、本第１実施形態では、ｐ型領域３上にバンドギャップの小さい３Ｃ−ＳｉＣからなる選択エピ層７を形成している。これにより、電極とｐ型領域との障壁を小さくすることができ、コンタクト抵抗を低減できる。
【００２６】
上記（２）に対し、本第１実施形態では、ｐ型ベース領域３上にｐ型の選択エピ層７を選択エピタキシャル成長させて、その上にソース電極８を形成している。イオン注入法は活性化率が悪く、高ドーズでイオン注入すると結晶欠陥が増大するため、コンタクト抵抗の低抵抗化を阻害する。これに対し、本第１実施形態のようにエピタキシャル成長を行うことにより、良好な結晶を得ることができると共に、活性化率が高いため不純物濃度を高くでき、高濃度層を形成できる。これにより、電極８とｐ型領域３との障壁を薄くすることができ、コンタクト抵抗を低減できる。
【００２７】
また、３Ｃ−ＳｉＣは低温成長でき、ドーパントの取り込み量が増大するため、固溶限が高い。このため、選択エピ層７として３Ｃ−ＳｉＣを選択エピタキシャル成長させることにより、不純物濃度をより高濃度化することが可能となり、さらにコンタクト抵抗を低減できる。
【００２８】
さらに、本第１実施形態のＭＯＳＦＥＴでは、ｐ型ベース領域３の所定領域に不純物濃度の高いｐ+型コンタクト領域６を形成し、その上にｐ++型選択エピ層７を形成しているので、ベース領域と選択エピ層の結晶多形の異なる場合、ベース領域と選択エピ層との障壁が低減でき、シート抵抗が低減する。
【００２９】
また、本第１実施形態のように、レジスト１０２を炭化させたレジスト炭化層１０２をマスクとして選択エピタキシャル成長を行うことで、高温で選択エピタキシャル成長を行うことが可能となる。これにより工程が簡単になる。
【００３０】
以上により、ｎ型領域とｐ型領域に対して１種類の電極材料からなる電極でコンタクトを形成した場合であっても、ｐ型領域に対しオーミックコンタクトを形成することができる。これにより、本第１実施形態の炭化珪素ＭＯＳＦＥＴでは、電極の１メタル化が可能となり、セルを微細化することが可能となる。
【００３１】
（第２実施形態）
次に、本発明の第２実施形態について図３に基づいて説明する。本第２実施形態は、上記第１実施形態に比較して、選択エピ層７を形成する際のマスクが異なるものである。上記第１実施形態と同様の部分については、同一の符号を付して説明を省略する。
【００３２】
図３は、本第２実施形態の縦型パワーＭＯＳＦＥＴの製造工程図である。以下、本第２実施形態の縦型パワーＭＯＳＦＥＴの製造方法を説明する。
〔図３（ａ）〜（ｃ）に示す工程〕
上記第１実施形態における図２（ａ）〜（ｃ）で示した工程と同様であるので、説明を省略する。
〔図３（ｄ）に示す工程〕
次に、ＬＴＯ膜１０１をフッ酸（ＨＦ）を用いて除去する。そして、活性化熱処理を例えば１５００℃で３０分間行い、表面側に位置している表面チャネル層５およびｐ+コンタクト領域６よりなるＳｉＣ層の表層部からＳｉを昇華させる。これにより、ＳｉＣ層５、６の表層部にはＳｉＣの炭素成分のみが残ったＳｉＣ炭化層１０４が形成される。
〔図３（ｅ）に示す工程〕
次に、ＬＴＯ膜１０５を成膜するとともにレジストマスクを用いたドライエッチングによりパターニングし、レジストを除去する。そして、ＬＴＯ膜１０５をマスクとして、ＳｉＣ炭化層１０４をエッチングする。
〔図３（ｆ）に示す工程〕
次に、ＬＴＯ膜１０５をフッ酸（ＨＦ）を用いて除去し、ＳｉＣ炭化層１０４をマスクとして用い、ｐ+型コンタクト領域６の表面にｐ++型選択エピ層７を選択エピタキシャル成長させる。ドーパントとしてアルミニウムイオンを１×１０20ｃｍ-3で供給する。
【００３３】
このｐ++型選択エピ層７はいずれの結晶型のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１５５０℃で選択エピタキシャル成長を行い、３Ｃ−ＳｉＣであれば１２００℃で選択エピタキシャル成長を行う。本第２実施形態では、ｐ++型選択エピ層７として３Ｃ−ＳｉＣを形成している。
〔図３（ｇ）に示す工程〕
次に、犠牲酸化を１０８０℃で２４０分間行い、ＳｉＣ炭化層１０４を除去する。そして、表面チャネル層５およびｐ+型コンタクト領域６の表面における所定領域にＬＴＯ膜１０３を配置し、このＬＴＯ膜１０３をマスクとして、窒素イオンを注入する。これにより、表面チャネル層５およびｐ型ベース層３に、ｎ+型ソース領域４を形成する。
〔図３（ｈ）（ｉ）に示す工程〕
上記第１実施形態における図２（ｆ）（ｇ）で示した工程と同様であるので、説明を省略する。以上の工程により、図１に示す構成を有する縦型パワーＭＯＳＦＥＴが完成する。
【００３４】
以上のように、ＳｉＣ層の表層部からＳｉを昇華除去して形成したＳｉＣ炭化層１０４をマスクとして用いることで、上記第１実施形態と同様に、高温で選択エピタキシャル成長を行うことが可能となる。また、本第２実施形態では、有機物等の不純物を含んだレジストをマスクとして用いないため、エピタキシャル成長装置の汚染を防止できる。
【００３５】
（第３実施形態）
次に、本発明の第３実施形態について図４に基づいて説明する。本第３実施形態は、上記第１実施形態に比較して、選択エピ層７を形成する際のマスクが異なるものである。上記第１実施形態と同様の部分については、同一の符号を付して説明を省略する。
【００３６】
図４は、本第３実施形態の縦型パワーＭＯＳＦＥＴの製造工程図である。以下、本第３実施形態の縦型パワーＭＯＳＦＥＴの製造方法を説明する。
〔図４（ａ）〜（ｃ）に示す工程〕
上記第１実施形態における図２（ａ）〜（ｃ）で示した工程と同様であるので、説明を省略する。
〔図４（ｄ）に示す工程〕
次に、イオン注入により表面チャネル層５にｐ+型コンタクト領域６を形成する際にマスクとして用いたＬＴＯ膜１０１を利用して、ｐ+型コンタクト領域６の表面にｐ++型選択エピ層７を選択エピタキシャル成長させる。ドーパントとしてアルミニウムイオンを１×１０20ｃｍ-3で供給する。本第３実施形態では、選択エピタキシャル成長として３Ｃ−ＳｉＣを用い、温度条件は１２００℃で行う。
〔図４（ｅ）に示す工程〕
次に、ＬＴＯ膜１０１をフッ酸（ＨＦ）を用いて除去し、表面チャネル層５およびｐ+型コンタクト領域６の表面における所定領域に新たにＬＴＯ膜１０３を配置する。このＬＴＯ膜１０３をマスクとして、窒素イオンを注入する。これにより、表面チャネル層５およびｐ型ベース領域３に、ｎ+型ソース領域４を形成する。
【００３７】
なお、フッ酸によりＬＴＯ膜１０１を除去する前に、例えば１０８０℃で２４０分間犠牲酸化を行い、ＬＴＯ膜１０１表面の堆積物を除去する工程を行ってもよい。これにより、選択エピタキシャル成長によってＬＴＯ膜１０１表面に堆積したＳｉＣを除去でき、フッ酸によるＬＴＯ膜１０１除去を容易に行うことができるようになる。
〔図４（ｆ）（ｇ）に示す工程〕
上記第１実施形態における図２（ｆ）（ｇ）で示した工程と同様であるので、説明を省略する。以上の工程により、図１に示す構成を有する縦型パワーＭＯＳＦＥＴが完成する。
【００３８】
以上のように、イオン注入に用いたマスクを利用して選択エピタキシャル成長を行うことで、選択エピタキシャル成長用に新たにマスクを形成する必要がなくなり、工程を簡略化することができる。
【００３９】
（第４実施形態）
次に、本発明の第４実施形態について図５に基づいて説明する。本第４実施形態は、炭化珪素半導体装置としてｐｎダイオードを適用したものである。
【００４０】
図５は本第４実施形態のｐｎダイオードの製造工程を示している。以下、本第４実施形態のｐｎダイオードの製造方法を図５に基づいて説明する。
〔図５（ａ）に示す工程〕
まず、主表面２０ａおよび裏面２０ｂを有する４Ｈ−ＳｉＣからなるｎ+型基板２０を用意して、このｎ+型基板２０の主表面２０ａ側にｎ+型基板２０と同じ結晶構造のＳｉＣからなるｎ-型エピ層２１をエピタキシャル成長させる。
〔図５（ｂ）に示す工程〕
次に、ｎ-型エピ層２１の表面の所定領域に配置したＬＴＯ膜をマスクとして、ｎ-型エピ層２１にアルミニウムイオンをドーズ量１×１０19ｃｍ-2でイオン注入する。これにより、ｎ-型エピ層２１の表層部にｐ型領域２２を形成する。そして、１６００℃で３０分間アルゴン雰囲気にて活性化処理を行う。
〔図５（ｃ）に示す工程〕
次に、ｎ-型エピ層２１およびｐ型領域２２の表面にレジスト２００を成膜した後、露光して所定領域を開口させる。そして、アルゴン雰囲気にて１０００℃で熱処理を行いレジスト２００を炭化させる。
〔図５（ｄ）に示す工程〕
次に、レジスト炭化層２００をマスクとして用い、ｐ+領域２２の表面にｐ++型選択エピ層２３を選択エピタキシャル成長させる。ドーパントとしてアルミニウムイオンを１×１０20ｃｍ-3で供給する。
【００４１】
このｐ++型選択エピ層２３はいずれの結晶型のＳｉＣでもよく、４Ｈまたは６Ｈ−ＳｉＣであれば１５５０℃で選択エピタキシャル成長を行い、３Ｃ−ＳｉＣであれば１２００℃で選択エピタキシャル成長を行う。本第４実施形態では、ｐ++型選択エピ層２３として３Ｃ−ＳｉＣを形成している。
〔図５（ｅ）に示す工程〕
次に、犠牲酸化を１０８０℃で２４０分間行い、レジスト炭化層２００を除去する。
〔図５（ｆ）に示す工程〕
次に、ｐ++型選択エピ層２３の表面に、例えばＮｉからなる電極２４を形成する。さらにｎ+型炭化珪素基板２０の裏面２０ｂに例えばＮｉからなるドレイン電極２５を形成する。そして、１０００℃で１０分間、電極シンターを行い、オーミック電極を形成する。以上の工程により、ｐｎダイオードが完成する。
【００４２】
以上のように、ｐｎダイオードのｐ+型領域２２上にバンドギャップの小さい３Ｃ−ＳｉＣを形成することで、電極とｐ型領域との障壁を小さくすることができ、コンタクト抵抗を低減できる。
【００４３】
また、ｐ+型領域２２上に選択エピタキシャル成長させた選択エピ層２３上に電極２４を形成することにより、電極２４とｐ型領域２２との障壁を薄くすることができ、コンタクト抵抗を低減できる。さらに、３Ｃ−ＳｉＣを選択エピタキシャル成長させることで、ドーパントの取り込み量が増大するため、さらにコンタクト抵抗を低減できる。
【００４４】
また、本第４実施形態のように、レジスト２００を炭化させたレジスト炭化層２００をマスクとして選択エピタキシャル成長を行うことで、高温で選択エピタキシャル成長を行うことが可能となる。これにより工程が簡単になる。
【００４５】
（他の実施形態）
なお、上記各実施形態では、炭化珪素基板１、２０として４Ｈ−ＳｉＣを用いたが、これに限らず、炭化珪素基板１、２０として例えば６Ｈ、３Ｃ、１５Ｒ等の他の結晶型の炭化珪素を用いることもできる。
【００４６】
また、上記第１〜第３実施形態では、本発明をｎチャネル型ＭＯＳＦＥＴに適用したが、これに限らず、ｐチャネル型ＭＯＳＦＥＴに適用することもできる。この場合には、ｐ型ソース領域上にｐ型選択エピ層を形成すればよい。
【００４７】
また、上記第１〜第３実施形態では、チャネル層を有する蓄積型ＭＯＳＦＥＴについて説明したが、これに限らず、チャネル層を有しない反転型ＭＯＳＦＥＴに適用することもできる。
【００４８】
また、上記第１〜第３実施形態では、ｐ型ベース領域３の所定領域にｐ+型コンタクト領域６を形成したが、ｐ+型コンタクト領域６を形成せずｐ型ベース領域３の表面にｐ型選択エピ層７を選択エピタキシャル成長させる場合であっても、本発明の効果を得ることができる。
【００４９】
また、上記第３実施形態では、イオン注入に用いたＬＴＯ膜マスクを選択エピタキシャル成長にも用いたが、ＬＴＯ膜に代えて、ＨＴＯ（High Temperature Oxide）膜、熱酸化膜を用いてもよい。
【図面の簡単な説明】
【図１】第１実施形態の縦型パワーＭＯＳＥＴの模式断面図である。
【図２】図１に示す縦型パワーＭＯＳＥＴの製造工程図である。
【図３】第２実施形態の縦型パワーＭＯＳＥＴの製造工程図である。
【図４】第３実施形態の縦型パワーＭＯＳＥＴの製造工程図である。
【図５】第４実施形態のｐｎダイオードの製造工程図である。
【符号の説明】
１…ｎ+型炭化珪素半導体基板、２…ｎ-型エピ層、３…ｐ型ベース領域、４…ｎ+型ソース領域、５…ｎ-型表面チャネル層、６…ｐ+型コンタクト領域、７…ｐ++選択エピ層、８…ソース電極、９…ゲート酸化膜、１０…ゲート電極、１１…層間絶縁膜、１２…ドレイン電極、２０…ｎ+型炭化珪素半導体基板、２１…ｎ-型エピ層、２２…ｐ+型層、２３…ｐ++型選択エピ層、２４、２５…電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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