(57)【特許請求の範囲】
【請求項１】
一方の面にメタライズ層と接するｐ型半導体層と他方の面にｎ型半導体層とを有する半導体基板と、該ｎ型半導体層に形成された第１ｐ型領域と、上記第１ｐ型領域の一部に形成された第１ｎ型領域と、上記ｎ型半導体層と上記第１ｎ型領域との間に挟まれた上記第１ｐ型領域の表面にゲート酸化膜を介して形成されたゲートとを備えた絶縁ゲートバイポーラトランジスタを含む半導体装置であって、
上記半導体装置はさらに、上記絶縁ゲートバイポーラトランジスタとは別にサイリスタを有し、
上記サイリスタは、上記ｎ型半導体層の一部にｐ型不純物が拡散されてなる第２ｐ型領域と、該第２ｐ型領域の一部にｎ型不純物が拡散されてなる第２ｎ型領域と、上記第２ｎ型領域に接して形成されたエミッタ電極と、上記第２ｐ型領域に接して形成されたベース電極とを含み、上記ｎ型半導体層をコレクタとするＮＰＮトランジスタと、上記メタライズ層と接するｐ型半導体層をエミッタ、上記ｎ型半導体層をベース、上記第２ｐ型領域をコレクタとするＰＮＰトランジスタから構成されていることを特徴とする半導体装置。
【請求項２】
上記ｎ型半導体層において、上記絶縁ゲートバイポーラトランジスタとサイリスタの間にｐ型不純物を拡散させてなる第３ｐ型領域を形成した請求項１記載の半導体装置。
【請求項３】
上記サイリスタの両側のｎ型半導体層において、第３ｐ型領域を形成し、上記第２ｐ型領域と上記第３ｐ型領域との各間と上記第２ｐ型領域と上記第３ｐ型領域の一部を覆うように、絶縁膜を介して上記ゲートと同一の材料からなる電極を形成し、該電極と上記ベース電極とを接続した請求項１記載の半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１つに記載の半導体装置と、上記ベース電極に接続されたツェナーダイオードとを備えた半導体回路。
【請求項５】
上記エミッタ電極に上記ツェナーダイオードとは別のダイオードを接続し、該ダイオードを介して電流を出力するようにした請求項４記載の半導体回路。
【請求項６】
上記半導体回路においてさらに、上記半導体装置に上記ダイオードを介して制御回路を接続した請求項５記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲートバイポーラトランジスタを含んでなる半導体装置とそれを用いた半導体回路に関する。
【０００２】
【従来の技術】
絶縁ゲートバイポーラトランジスタに代表される電力半導体素子は、各種電力機器の制御に使用される。この絶縁ゲートバイポーラトランジスタを用いた制御回路では、コレクタに接続される負荷ＲLの状態を間接的に検出したり、コレクタから信号を帰還回路に入力して帰還回路の発振安定性を向上させる等のために、コレクタ電流を制限して出力する必要がある。
このような場合、従来は、図６に示すように、高い抵抗値を有する抵抗Ｒ１０を介して制御用端子１００から制限された電流又は電圧を取り出すようにしていた。尚、図６において、Ｚ１０は制御用端子の電圧を一定の電圧以下に制限するためのツェナーダイオードであり、Ｔ１は、絶縁ゲートバイポーラトランジスタである。
【０００３】
また、最近では、図７に示すような、絶縁ゲートバイポーラトランジスタＴ１を含む半導体装置も提案されている。
この図７の半導体装置は、高抵抗の抵抗Ｒ１０に代えて、絶縁ゲートバイポーラトランジスタＴ１に隣接して形成されたディプレッション型ＩＧＢＴ１１０を用い、これを介してコレクタ電圧を検出しようとするものである。
すなわち、ディプレッション型ＩＧＢＴ１１０は、チャンネル領域にｎ型不純物の拡散を行ってｎ-デュプレッション領域１１１を形成し、その上に位置するゲート電極１１７とエミッタ電極１１９とを絶縁膜１１２に形成された開口部を介して接続して構成している。このようにすると、図８に示すような回路が構成でき、ディプレッション型ＩＧＢＴ１１０はゲートエミッタ間のバイアス電圧が０の場合でもＯＮ状態となり、これを介してコレクタ電圧又は電流を取り出すことができるというものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の図６の回路構成では、高抵抗の抵抗を半導体基板上に絶縁ゲートバイポーラトランジスタと一体で形成することが困難であるために、別に抵抗を取り付ける必要があるという問題点があった。
また、図７の構成では、ｎ-デュプレッション領域１１１を形成するための拡散工程が別に必要となり、工程が複雑になるという問題点があった。
【０００５】
そこで、本発明は、半導体基板上に絶縁ゲートバイポーラトランジスタと該絶縁ゲートバイポーラトランジスタのコレクタから制限された電流又は電圧を取り出すことができる端子とを一体で備えた安価な半導体装置と、それを用いた半導体回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、上記目的を達成するためになされたものである。すなわち、本発明に係る半導体装置は、一方の面にメタライズ層と接するｐ型半導体層と他方の面にｎ型半導体層とを有する半導体基板と、該ｎ型半導体層に形成された第１ｐ型領域と、上記第１ｐ型領域の一部に形成された第１ｎ型領域と、上記ｎ型半導体層と上記第１ｎ型領域との間に挟まれた上記第１ｐ型領域の表面にゲート酸化膜を介して形成されたゲートとを備えた絶縁ゲートバイポーラトランジスタを含む半導体装置であって、
上記半導体装置はさらに、上記絶縁ゲートバイポーラトランジスタとは別にサイリスタを有し、
上記サイリスタは、上記ｎ型半導体層の一部にｐ型不純物が拡散されてなる第２ｐ型領域と、該第２ｐ型領域の一部にｎ型不純物が拡散されてなる第２ｎ型領域と、上記第２ｎ型領域に接して形成されたエミッタ電極と、上記第２ｐ型領域に接して形成されたベース電極とを含み、上記ｎ型半導体層をコレクタとするＮＰＮトランジスタと、上記メタライズ層と接するｐ型半導体層をエミッタ、上記ｎ型半導体層をベース、上記第２ｐ型領域をコレクタとするＰＮＰトランジスタから構成されていることを特徴とする。
このように構成された半導体装置において、上記第２ｐ型領域と上記第２ｎ型領域とをそれぞれ、上記絶縁ゲートバイポーラトランジスタの第１ｐ型領域及び第１ｎ型領域と同時に形成することができ、かつ上記絶縁ゲートバイポーラトランジスタのコレクタ電圧又は電流の制限された電圧又は電流を上記エミッタ電極から取り出すことができる。
【０００７】
また、本発明に係る半導体装置では、耐圧特性を劣化させないために、上記ｎ型半導体層において、上記絶縁ゲートバイポーラトランジスタとサイリスタの間にｐ型不純物を拡散させてなる第３ｐ型領域を形成することが好ましい。
【０００８】
さらに、本発明に係る半導体装置では、耐圧特性の劣化をより効果的に防止するために、上記サイリスタの両側のｎ型半導体層において、第３ｐ型領域を形成し、上記第２ｐ型領域と上記第３ｐ型領域との各間と上記第２ｐ型領域と上記第３ｐ型領域の一部を覆うように、絶縁膜を介して上記ゲートと同一の材料からなる電極を形成し、該電極と上記ベース電極とを接続することが好ましい。
【０００９】
また、本発明に係る半導体回路は、上記半導体装置と上記ベース電極に接続されたツェナーダイオードとを備えたことを特徴とする。このような構成により、上記ベース電極の電圧を上記ツェナーダイオードの降伏電圧以下に正期限することができ、これにより上記エミッタ電極から上記ベース電圧に以下の電圧をエミッタ電極をから取り出すことができる。
【００１０】
また、本発明に係る半導体回路においては、上記エミッタ電極から電流を取り出すために、上記エミッタ電極に上記ツェナーダイオードとは別のダイオードを接続することが好ましい。
【００１１】
さらに、上記半導体回路において、上記半導体装置に上記ダイオードを介して制御回路を接続することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、本発明に係る実施の形態について説明する。
実施の形態１．
本発明に係る実施の形態１の半導体装置は、ｐ型半導体基板１にゲート絶縁膜を介して形成されたゲートを備えた絶縁ゲートバイポーラトランジスタＴ１を含む半導体装置であって、絶縁ゲートバイポーラトランジスタＴ１と一体でサイリスタ２０が形成されたことを特徴としている。
【００１３】
この実施の形態１の半導体装置５０において、絶縁ゲートバイポーラトランジスタＴ１は、以下のように構成される。まず、例えばｐ型シリコンからなるｐ型基板１上に、比較的多いｎ型不純物を含むｎ型シリコンがエピタキシャル成長されてなるｎ+エピ層３が形成され、該ｎ+エピ層３上に比較的ｎ型不純物の量が少ないｎ型シリコンがエピタキシャル成長されてなるｎ-エピ層４が形成される。次に、ｎ-エピ層４において、ｐ型不純物が拡散されてなるｐ型領域５が所定の間隔で形成され、さらに各ｐ型領域５において２箇所にｎ型不純物が拡散されてなるｎ+領域６が形成される。そして、その上に例えばポリシリコンからなり酸化シリコンからなりゲート酸化膜８で絶縁されたゲート７が形成され、さらにエミッタ電極となるＡｌ配線９が形成されて、図１に示す絶縁ゲートバイポーラトランジスタＴ１が形成される。尚、ｐ型基板１の裏面には、コレクタ電極となるメタライズ層が形成されている。
【００１４】
また、実施の形態１の半導体装置５０において、サイリスタ２０は、絶縁ゲートバイポーラトランジスタＴ１のｐ型領域５を形成するときに、同時に形成することができるｐ型領域１２を用いて以下のように構成される。
すなわち、ｐ型領域１２の一部にｎ型不純物を拡散されることによりｎ型領域（ｎ+領域）１３を設け、絶縁膜２１と絶縁膜２２の間でｎ型領域（ｎ+領域）１３と接触するようにエミッタ電極１５を設け、絶縁膜２２と絶縁膜２３の間でｐ型領域１２と接触するようにベース電極１６を設けることにより、サイリスタ２０を構成する。尚、サイリスタ２０のコレクタ電極は、メタライズ層２であり、絶縁ゲートバイポーラトランジスタＴ１とサイリスタ２０は、メタライズ層２を共有しいずれの素子においてもコレクタ電極としている。また、エミッタ電極１５とベース電極１６はいずれも、絶縁ゲートバイポーラトランジスタＴ１の各電極と電気的に分離して形成されている。
【００１５】
以上のように構成することにより、図１に示すように、ｎ型領域１３とｐ型領域１２とｎ-エピ層４とによってｎｐｎトランジスタＴ２が構成され、ｐ型領域１２と（ｎ-エピ層４＋ｎ+エピ層３）とｐ型基板１とによってｐｎｐトランジスタＴ３が構成され、ｎｐｎトランジスタＴ２とｐｎｐトランジスタＴ３とからなるサイリスタ２０が構成される。
【００１６】
また、絶縁ゲートバイポーラトランジスタＴ１とサイリスタ２０の間のｎ-エピ層４には、ｐ型領域１２及びｐ型領域５と分離したｐ型領域１１が形成され、絶縁膜２４と絶縁膜２１の間でｐ型領域１１と絶縁ゲートバイポーラトランジスタＴ１のエミッタ電極９とが接続されている。このようにエミッタ電極９が接続されたｐ型領域１１を形成することにより、絶縁ゲートバイポーラトランジスタＴ１とサイリスタ２０の間で耐圧特性が低下することを防止できる。
【００１７】
以上のように構成された半導体装置の等価回路と外部接続回路の一例とを含む回路を図２に示す。図２において、５０の符号を付して示す部分は、実施の形態１の半導体装置の等価回路であり、２０の符号を付して示す部分はサイリスタの等価回路である。また、図２において、Ｂｐは図１のサイリスタ２０のベース電極１６に対応するベース端子を示し、Ｅｐは図１のサイリスタ２０のエミッタ電極１５に対応するエミッタ端子を示す。ここで、ベース端子Ｂｐに接続されたダイオードＺ１は、ベース端子Ｂｐに印加される電圧を一定電圧以下に制限するツェナーダイオードであり、エミッタ端子Ｅｐに接続された抵抗Ｒ１は、サイリスタ２０の動作を維持する必要な電流を供給するための抵抗である。また、ツェナーダイオードＺ１と並列にベース端子Ｂｐに接続された抵抗Ｒ２と電源Ｖ１はサイリスタ２０をオンさせる起動回路であり、コレクタにバイアス電圧が印加されているときにサイリスタ２０のトランジスタＴ２，Ｔ３がＯＮ状態になるようにその電圧と抵抗値を設定する。
【００１８】
以上のように構成された図２の回路を動作させたときの、ゲートへの入力波形に対する、コレクタ、ベース端子Ｂｐ及びエミッタ端子Ｅｐの各出力波形は図３に示すようになる。
すなわち、コレクタにバイアス電圧が印加されている場合は、抵抗Ｒ２と電源Ｖ１とからなる起動回路により、トランジスタＴ２，Ｔ３はＯＮ状態となる。この時、ベース端子Ｂｐの電圧はツェナーダイオードＺ１の降伏電圧に制限される。さらにこの時のエミッタ端子Ｅｐの電圧は、ベース端子Ｂｐの電圧より、トランジスタＴ２のベースエミッタ間の順方向電圧分だけ低い値となる。
【００１９】
次に、絶縁ゲートバイポーラトランジスタＴ１がＯＮ状態となって、コレクタ電圧が低下し、トランジスタＴ３のベース及びトランジスタＴ２のコレクタとなるＡ点電位が低くなり、その結果、トランジスタＴ２のコレクタベース間が順方向にバイアスされ、これによって、トランジスタＴ２の電流増幅率であるｈパラメータｈｆｅが急激に低下してエミッタ端子Ｅｐ及びベース端子Ｂｐの電圧が、トランジスタＴ２のｈパラメータｈｆｅが変化に対応して急激に低下する。このような動作により、エミッタ端子Ｅｐの電圧は、コレクタ電圧に対応して変化しかつツェナーダイオードＺ１の降伏電圧以下に制限される。従って、エミッタ端子Ｅｐには、比較的耐圧の低いトランジスタ回路等を直接接続することができる。
【００２０】
また、本実施の形態１の半導体装置は、ｎ-エピ層４には、ｐ型領域１２及びｎ型領域１３をそれぞれ、ｐ型領域５及びｎ型領域６と同時に拡散により形成することができ、エミッタ電極１５及びベース電極１６をエミッタ電極９の形成時に同時に形成することができる。従って、本実施の形態１の半導体装置は、サイリスタ２０を形成するために工程を追加する必要がないので、半導体装置の製造コストを上昇させることもない。
【００２１】
実施の形態２．
実施の形態２の半導体回路は、図４に示すように、実施の形態１で説明した半導体装置５０を用いて構成した半導体回路であって、半導体装置５０のエミッタ端子ＥｐにダイオードＤ２のアノード端子を接続し、該ダイオードＤ２を介して電流を制御回路３１に出力するようにしたことを特徴としている。また、ダイオードＤ２のカソード端子は、キャパシタＣ１を介して接地されている。そして、ダイオードＤ１を介して入力端子に接続された制御回路３１が、絶縁ゲートバイポーラトランジスタＴ１のゲートに接続され、絶縁ゲートバイポーラトランジスタＴ１を制御している。
本実施の形態２の半導体回路では、絶縁ゲートバイポーラトランジスタＴ１にセンスエミッタ端子を設け、センスエミッタ端子から流出する電流を抵抗Ｒｓで電圧に変換し、ここに発生する電圧に応じて制御（例えば、一定電流以上に電流が流れないように制限をかける帰還制御等）を行うように構成した例を示している。このセンスエミッタ端子を有する絶縁ゲートバイポーラトランジスタでは、エミッタに流れる電流より少ない電流値でエミッタ電流に対して、ある相関が得られるように構成されており、エミッタ・接地間に抵抗を挿入するなどして電力スイッチ特性を損なうことなく電流を検出することができる。
【００２２】
このように構成することで、制御回路３１をダイオードＤ２を介して入力される電流によって動作させることができ、以下のような種々の利点がある。
すなわち、絶縁ゲートバイポーラトランジスタの制御をゲートに印加する電圧を用いて動作させるシステムを実現する場合、通常、制御用の回路をゲート・エミッタ間に接続する。このように構成した場合、従来の回路構成では、ゲートが正電圧にバイアスされた状態では、制御用回路の動作を確実に動作させることができるが、ゲートバイアスが０（ゼロ）の場合には、その回路は動作しない。
【００２３】
これに対して、本実施の形態２の半導体回路では、トランジスタＴ１のコレクタから電流を取り出して、それを電源として制御回路３１を動作させているので、トランジスタＴ１のゲートが０バイアスの場合にも、制御回路を動作させることができる。これにより、例えば、絶縁ゲートバイポーラトランジスタがＯＮ状態からＯＦＦ状態に移行した直後に一定期間はＯＮ状態にならないように制御する、誤動作制御回路等を構成することも可能となる。
また、例えば、図４に示す制御回路３１を含む回路を１つの半導体基板上に集積して形成する場合に、制御回路３１に電源を供給する電源ラインを形成する必要がなくなるので、高度に集積化された回路を構成することができる。
【００２４】
実施の形態３．
次に、本発明に係る実施の形態３の半導体装置について説明する。
本実施の形態３の半導体装置は、図５に示すように実施の形態１の半導体装置において、サイリスタ２０の両側を絶縁ゲートバイポーラトランジスタＴ１のゲート部分に類似した構造とし、素子の耐圧特性の劣化を防止したことを特徴としている。尚、上述以外の構造は、実施の形態１と同様に構成される。また、図５において、実施の形態１と同様の要素には同様の符号を付して示している。
【００２５】
すなわち、ｐ型領域１２とｐ型領域１１との間に位置するｎ-エピ層４上に絶縁膜７３を介してゲート７と同一の材料からなる電極７４を形成し、その電極７１を覆うように絶縁膜７４を形成している。また、ｐ型領域１２とｐ型領域１４との間に位置するｎ-エピ層４上に絶縁膜７３を介してゲート７と同一の材料からなる電極７２を形成し、その電極７２を覆うように絶縁膜７５を形成している。ここで、サイリスタ２０のベース電極１６ａは、絶縁膜７５に形成した開口部を介して電極７２に接続されている。
尚、電極７１は、ｐ型領域１２とｐ型領域１１の一部を覆うように形成され、電極７２は、ｐ型領域１２とｐ型領域１４の一部を覆うように形成されている。また、電極７１と電極７２とは接続されている。
【００２６】
以上のように構成された実施の形態３の半導体装置は、ベース端子Ｂｐを比較的高い電位とすることが可能となり、これによりエミッタ端子Ｅｐから比較的高い電圧を取り出すように構成することができる。
すなわち、実施の形態１の構造で、ベース端子Ｂｐの電圧を高くしようとすると、ｐ型領域１２近辺の電界分布が乱れて、その乱れにより部分的に耐圧の弱い部分が形成されるので、素子全体としての耐圧特性を悪化させることになる。
これに対して、実施の形態３のように構成すると、ｐ型領域１２近辺の電界分布が乱れを軽減でき、これによって、ベース端子Ｂｐの電圧を比較的高い電圧に設定しても、耐圧特性の低下を防止することができる。
【００２７】
【発明の効果】
以上詳細に説明したように、本発明に係る半導体装置は、一方の面にメタライズ層と接するｐ型半導体層と他方の面にｎ型半導体層とを有する半導体基板と、該ｎ型半導体層に形成された第１ｐ型領域と、上記第１ｐ型領域の一部に形成された第１ｎ型領域と、上記ｎ型半導体層と上記第１ｎ型領域との間に挟まれた上記第１ｐ型領域の表面にゲート酸化膜を介して形成されたゲートとを備えた絶縁ゲートバイポーラトランジスタを含む半導体装置であって、上記半導体装置はさらに、上記絶縁ゲートバイポーラトランジスタとは別にサイリスタを有し、上記サイリスタは、上記ｎ型半導体層の一部にｐ型不純物が拡散されてなる第２ｐ型領域と、該第２ｐ型領域の一部にｎ型不純物が拡散されてなる第２ｎ型領域と、上記第２ｎ型領域に接して形成されたエミッタ電極と、上記第２ｐ型領域に接して形成されたベース電極とを含み、上記ｎ型半導体層をコレクタとするＮＰＮトランジスタと、上記メタライズ層と接するｐ型半導体層をエミッタ、上記ｎ型半導体層をベース、上記第２ｐ型領域をコレクタとするＰＮＰトランジスタから構成されているので、上記絶縁ゲートバイポーラトランジスタのコレクタ電圧又は電流の制限された電圧又は電流を上記エミッタ電極から取り出すことができる。また、このように構成された半導体装置において、上記第２ｐ型領域と上記第２ｎ型領域とをそれぞれ、上記絶縁ゲートバイポーラトランジスタの第１ｐ型領域及び第１ｎ型領域と同時に形成することができ、安価に製造することができる。従って、本発明に係る半導体装置によれば、該絶縁ゲートバイポーラトランジスタのコレクタから上記サイリスタにより制限された電流又は電圧を取り出すことができ、しかも安価な半導体装置を提供することができる。
【００２８】
また、本発明に係る半導体装置では、上記絶縁ゲートバイポーラトランジスタとサイリスタの間にｐ型不純物を拡散させてなる第３ｐ型領域を形成することにより、耐圧特性を劣化させないようにでき、従来例と同等の耐圧特性を有する半導体装置を提供できる。
【００２９】
さらに、本発明に係る半導体装置では、上記サイリスタの両側のｎ型半導体層において、第３ｐ型領域を形成し、上記第２ｐ型領域と上記第３ｐ型領域との各間と上記第２ｐ型領域と上記第３ｐ型領域の一部を覆うように、絶縁膜を介して上記ゲートと同一の材料からなる電極を形成し、該電極と上記ベース電極とを接続することにより、エミッタ電極から比較的高い電圧を出力するように構成した場合においても耐圧特性の劣化を効果的に防止できる。
【００３０】
また、本発明に係る半導体回路は、上記半導体装置と上記ベース電極に接続されたツェナーダイオードとを備えているので、上記ベース電極の電圧を上記ツェナーダイオードの降伏電圧以下に正期限することができ、これにより上記エミッタ電極から上記ベース電圧に以下の電圧をエミッタ電極をから取り出すことができる。
【００３１】
また、本発明に係る半導体回路においては、上記エミッタ電極に上記ツェナーダイオードとは別のダイオードを接続することことにより、上記サイリスタの動作を損なうことなく、上記エミッタ電極から電流を取り出すことができる。
【００３２】
さらに、上記半導体回路において、上記半導体装置に上記ダイオードを介して制御回路を接続することにより、例えば誤動作防止制御回路を接続することができる。
【図面の簡単な説明】
【図１】  本発明に係る実施の形態１の半導体装置の構成を示す模式的な断面図である。
【図２】  実施の形態１の半導体装置とその周辺回路とを含む半導体回路の回路図である。
【図３】  実施の形態１の半導体装置における、ゲート電圧に対するコレクタ電圧及びベース端子Ｂｐとエミッタ端子Ｅｐの電圧を模式的に示すグラフである。
【図４】  本発明に係る実施の形態２の半導体回路の回路図である。
【図５】  本発明に係る実施の形態３の半導体装置の構成を示す模式的な断面図である。
【図６】  従来例の絶縁ゲートバイポーラトランジスタを用いた半導体回路の回路図である。
【図７】  従来例のディプレッション型ＩＧＢＴの模式的な断面図である。
【図８】  従来例のディプレッション型ＩＧＢＴの等価回路である。
【符号の説明】
１  ｐ型基板、２  メタライズ層、３  ｎ+エピ層、４  ｎ-エピ層、５，１１，１２，１４  ｐ型領域、６  ｎ+領域、７  ゲート、８  ゲート酸化膜、９  Ａｌ配線、１３  ｎ型領域、１５  エミッタ電極、１６，１６ａ  ベース電極、２０  サイリスタ、２１，２２，２３，２４，７３，７４，７５  絶縁膜、５０  半導体装置、７１，７２  電極、Ｔ１  絶縁ゲートバイポーラトランジスタ、Ｔ２  ｎｐｎトランジスタ、Ｔ３  ｐｎｐトランジスタ、Ｄ１，Ｄ２  ダイオード、Ｚ１  ツェナーダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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