(57)【特許請求の範囲】
【請求項１】
組合せ回路と順序回路とを有する論理回路を備え、該順序回路の複数のフリップフロップがそれぞれ該組合せ回路の出力データを該フリップフロップの入力側又は入力段のマルチプレクサを介して受け取る通常パスと、該複数のフリップフロップが該マルチプレクサを介し縦続接続されてシリアルデータをシフトさせるスキャンパスとが選択的に有効にされる半導体集積回路において、
スキャンモード信号が活性であるとき、該複数のフリップフロップのうちの少なくとも１つのフリップフロップの出力の変化が該組合せ回路に伝達するのを阻止するゲート回路を有し、該スキャンパスが有効であるとき該スキャンモード信号が活性であり、
該少なくとも１つのフリップフロップは、
データ入力端に上記マルチプレクサの出力が供給されるマスターラッチ回路と、
データ入力端に該マスターラッチ回路の出力が供給されるスレーブラッチ回路とを有し、
該ゲート回路は、クロックが供給される第１入力端と、上記スキャンモード信号が供給される第２入力端と、該スレーブラッチ回路のクロック入力端に出力を供給する出力端とを有し、該スキャンモード信号が不活性のとき該クロック又はこれを反転した信号を該出力端から出力し、該スキャンモード信号が活性のとき該クロックによらず該出力端の信号レベルを一定にする、
ことを特徴とする半導体集積回路。
【請求項２】
組合せ回路と順序回路とを有する論理回路を備え、該順序回路の複数のフリップフロップがそれぞれ該組合せ回路の出力データを該フリップフロップの入力側又は入力段のマルチプレクサを介して受け取る通常パスと、該複数のフリップフロップが該マルチプレクサを介し縦続接続されてシリアルデータをシフトさせるスキャンパスとが選択的に有効にされる半導体集積回路において、
スキャンモード信号が活性であるとき、該複数のフリップフロップのうちの少なくとも１つのフリップフロップの出力の変化が該組合せ回路に伝達するのを阻止するゲート回路を有し、該スキャンパスが有効であるとき該スキャンモード信号が活性であり、
該少なくとも１つのフリップフロップは、
データ入力端に上記マルチプレクサの出力が供給されるマスターラッチ回路と、
スレーブラッチ回路とを有し、
該ゲート回路は、該マスターラッチ回路の出力が供給される第１入力端と、上記スキャンモード信号が供給される第２入力端と、該スレーブラッチ回路のデータ入力端に出力を供給する出力端とを有し、該スキャンモード信号が不活性のとき該第１入力端の信号を該出力端から出力し、該スキャンモード信号が活性のとき該第１入力端の信号によらず該出力端の信号レベルを一定にする、
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テスト容易化のためのスキャンパス方式を採用した半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の高集積化及び高機能化に伴い回路規模が増大して、故障検出のためのテストパターン数が膨大になる。少ないテストパターン数で高い故障検出率を得るために、スキャンパス方式が採用されている。
【０００３】
図１２は、この方式を用いた従来の半導体集積回路１０を示す。
【０００４】
回路１０内の論理回路は、組合せ回路１１と順序回路とを有し、この順序回路は、Ｄフリップフロップ１２〜１５を備えている。図１２では簡単化のために、フリップフロップ数が４の場合を示している。組合せ回路１１の内部出力信号Ｄ０〜Ｄ３がそれぞれＤフリップフロップ１２〜１５のデータ入力端Ｄに供給され、Ｄフリップフロップ１２〜１５の出力が組合せ回路１１に戻される。
【０００５】
スキャンモード時のみスキャンパスを有効にするために、Ｄフリップフロップ１２〜１５に対応してマルチプレクサ２２〜２５が備えられ、組合せ回路１１の内部出力信号Ｄ０〜Ｄ３がそれぞれマルチプレクサ２２〜２５を介してＤフリップフロップ１２〜１５のデータ入力端Ｄに供給される。マルチプレクサ２２〜２５の他方の入力端にはそれぞれ、スキャンイン信号ＳＩＮ及びＤフリップフロップ１２〜１５の非反転出力端Ｑからの信号が供給される。マルチプレクサ２２〜２５の選択制御入力端には、スキャンモード信号＊ＳＭが供給される。
【０００６】
通常動作モードでは、スキャンモード信号＊ＳＭが高レベルにされてマルチプレクサ２２〜２５により内部出力信号Ｄ０〜Ｄ３が選択され、スキャンパスは無効になる。
【０００７】
スキャンモードでは、スキャンモード信号＊ＳＭが低レベルにされて、マルチプレクサ２２〜２５によりそれぞれ、スキャンイン信号ＳＩＮ及びＤフリップフロップ１２〜１４の出力信号が選択されて、スキャンパスが有効になる。Ｄフリップフロップ１２〜１５のクロック入力端ＣＫに供給されるクロックＣＬＫに同期して、スキャンイン信号ＳＩＮがスキャンパスに転送される。この転送後に、スキャンモード信号＊ＳＭを高レベルにして組合せ回路１１に対し入力信号Ｉ１〜Ｉｎのパターンを供給し、ワンパルスのクロックＣＬＫを供給し、次いで出力信号Ｏ１〜ＯｍのパターンとＤフリップフロップ１２〜１５の内容とを、期待値パターンと比較する。Ｄフリップフロップ１２〜１５の内容は、クロックＣＬＫを供給することにより、Ｄフリップフロップ１５の非反転出力端Ｑから出力バッファ回路３０を介しシリアルスキャンアウト信号ＳＯＵＴとして取り出される。
【０００８】
【発明が解決しようとする課題】
スキャンモード時にクロックＣＬＫのパルスを供給してＤフリップフロップ１２〜１５の内容をシリアルに読み出す際には、Ｄフリップフロップ１２〜１５の変化する出力が組合せ回路１１に供給されて、Ｄフリップフロップ１２〜１５及び出力バッファ回路３０のみならず、組合せ回路１１も動作する。このため、スキャンパスの駆動能力不足で誤動作しないように、サイズの大きいトランジスタを用いてＤフリップフロップ１２〜１５を構成する必要がある。
【０００９】
しかし、通常動作モードではスキャンパスが無効となるので、一時的なテストのためにこの要求を満たせば、スキャンモード時のみならず通常動作モード時においても消費電力が必要以上に増加する原因となる。
【００１０】
また、テスト回路（スキャンパス）検証のためのシミュレーションにおいて、Ｄフリップフロップ１２〜１５の内容を外部へシリアルに取り出す際に組合せ回路１１が動作するので、シミュレーション時間が長くなる原因となる。
【００１１】
本発明の目的は、このような問題点に鑑み、消費電力を低減するとともに、正常動作に必要なスキャンパスの駆動能力を確保し、また、テスト回路検証のためのシミュレーション時間を低減することが可能な半導体集積回路を提供することにある。
【００１５】
本発明の第１態様では、組合せ回路と順序回路とを有する論理回路を備え、該順序回路の複数のフリップフロップがそれぞれ該組合せ回路の出力データを該フリップフロップの入力側又は入力段のマルチプレクサを介して受け取る通常パスと、該複数のフリップフロップが該マルチプレクサを介し縦続接続されてシリアルデータをシフトさせるスキャンパスとが選択的に有効にされる半導体集積回路において、
スキャンモード信号が活性であるとき、該複数のフリップフロップのうちの少なくとも１つのフリップフロップの出力の変化が該組合せ回路に伝達するのを阻止するゲート回路を有し、該スキャンパスが有効であるとき該スキャンモード信号が活性であり、
該少なくとも１つのフリップフロップは、
データ入力端に上記マルチプレクサの出力が供給されるマスターラッチ回路と、
データ入力端に該マスターラッチ回路の出力が供給されるスレーブラッチ回路とを有し、
該ゲート回路は、クロックが供給される第１入力端と、上記スキャンモード信号が供給される第２入力端と、該スレーブラッチ回路のクロック入力端に出力を供給する出力端とを有し、該スキャンモード信号が不活性のとき該クロック又はこれを反転した信号を該出力端から出力し、該スキャンモード信号が活性のとき該クロックによらず該出力端の信号レベルを一定にする。
【００１６】
本発明の第２態様では、上記前提の半導体集積回路において、上記フリップフロップは、
データ入力端に上記マルチプレクサの出力が供給されるマスターラッチ回路と、
スレーブラッチ回路とを有し、
上記ゲート回路は、該マスターラッチ回路の出力が供給される第１入力端と、上記スキャンモード信号が供給される第２入力端と、該スレーブラッチ回路のデータ入力端に出力を供給する出力端とを有し、該スキャンモード信号が不活性のとき該第１入力端の信号を該出力端から出力し、該スキャンモード信号が活性のとき該第１入力端の信号によらず該出力端の信号レベルを一定にする。
【００１７】
請求項５では、組合せ回路と順序回路とを有する論理回路を備え、該順序回路の複数のフリップフロップがそれぞれ該組合せ回路の出力データを該フリップフロップの入力側又は入力段のマルチプレクサを介して受け取る通常パスと、該複数のフリップフロップが該マルチプレクサを介し縦続接続されてシリアルデータをシフトさせるスキャンパスとが選択的に有効にされる半導体集積回路において、
該スキャンパスが有効であるとき、該複数のフリップフロップのうちの少なくとも１つのフリップフロップの出力の変化が次段の上記マルチプレクサに伝達するのを阻止するゲート回路を有する。
【００１８】
これらいずれの態様においても、スキャンモードにおいて、スキャンパスに対しシフト動作を行なったときゲート回路が閉じられてその出力が変化しないので、組合せ回路での消費電力が低減される。また、このゲート回路に出力が接続されたフリップフロップを、従来より小サイズのトランジスタを用いて構成しても、スキャンパスの駆動能力を確保することが可能となり、これにより、スキャンモードのみならず通常動作モードでも消費電力を低減することができる。また、テスト回路（スキャンパス）検証のためのシミュレーションにおいて、組合せ回路のうち該ゲート回路の出力を受ける部分が動作しないので、シミュレーション時間が短縮される。
【００１９】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２１】
［第１実施形態］
図１は、本発明の第１実施形態の、スキャンパス方式を採用した半導体集積回路１０Ａを示す。図１では簡単化のために、順序回路のフリップフロップ数が４である場合を示している（以下の図２及び図４においても同様）。
【００２２】
Ｄフリップフロップ１２〜１５の出力信号Ｑ０〜Ｑ３はそれぞれ、アンドゲート３２〜３５を介して組合せ回路１１に供給される。アンドゲート３２〜３５の他方の入力端にはスキャンモード信号＊ＳＭが共通に供給される。
【００２３】
他の点は、図１２と同一構成である。
【００２４】
通常動作モードでは、スキャンモード信号＊ＳＭが高レベルにされ、これにより、一方ではマルチプレクサ２２〜２５によりそれぞれ組合せ回路１１からのデータＤ０〜Ｄ３が選択され、他方ではアンドゲート３２〜３５が開かれて図１２の場合と同じ動作が行なわれる。
【００２５】
スキャンモードでは、スキャンモード信号＊ＳＭが低レベルにされ、マルチプレクサ２２〜２５によりそれぞれスキャンイン信号ＳＩＮ及び信号Ｑ０〜Ｑ２が選択されて、Ｄフリップフロップ１２〜１５のスキャンパス（シフトレジスタ）が有効になる。このとき、アンドゲート３２〜３５が閉じられてこれらの出力が低レベルに維持され、クロックＣＬＫによりシフト動作を行なってもＤフリップフロップ１２〜１５の出力が組合せ回路１１に伝達されないので、入力信号Ｉ１〜ＩＮが一定であれば組合せ回路１１は変化しない。
【００２６】
このため、従来より小サイズのトランジスタ用いてＤフリップフロップ１２〜１５を構成しても正常動作に必要なスキャンパスの駆動能力を確保することが可能となる。また、Ｄフリップフロップ１２〜１５のトランジスタサイズを従来より小さくすることにより、スキャンモードのみならず通常動作モードでも消費電力が低減される。さらに、テスト回路（スキャンパス）検証のためのシミュレーションにおいて、組合せ回路１１が動作しないので、シミュレーション時間が短縮される。
【００２７】
［第２実施形態］
図２は、本発明の第２実施形態の、スキャンパス方式を採用した半導体集積回路１０Ｂを示す。
【００２８】
この回路では、図１のアンドゲート３２〜３５の替わりに、互いに同一構成のゲート回路４２〜４５が用いられ、Ｄフリップフロップ１２〜１５の出力信号Ｑ０〜Ｑ３がそれぞれゲート回路４２〜４５を通ってマルチプレクサ２３〜２５の一方の入力端及び出力バッファ回路３０に供給されている。
【００２９】
図３は、ゲート回路４２の構成例を示す論理回路図である。
【００３０】
ゲート回路４２は、図１のアンドゲート３２と同じ機能を有するアンドゲート３２と、スキャンモード信号＊ＳＭをインバータ４２１に通した信号と信号Ｑ０とが供給されるアンドゲート４２２とを備えている。アンドゲート４２２の出力は、信号Ｑ０２として図２のマルチプレクサ２２の入力端に供給される。
【００３１】
他の点は、図１と同一構成である。
【００３２】
通常動作モードでは、スキャンモード信号＊ＳＭが高レベルにされて、アンドゲート３２が開かれアンドゲート４２２が閉じられる。これにより、クロックＣＬＫのパルスがＤフリップフロップ１２〜１５のクロック入力端ＣＫに供給されても、ゲート回路４２〜４５からマルチプレクサ２３〜２５及び出力バッファ回路３０への出力は変化しないので、順序回路での無駄な電力消費が防止される。
【００３３】
スキャンモードでは、スキャンモード信号＊ＳＭが低レベルにされて、アンドゲート３２が閉じられアンドゲート４２２が開かれる。これにより、上記第１実施形態と同じ動作が行なわれる。
【００３４】
［第３実施形態］
図４は、本発明の第３実施形態の、スキャンパス方式を採用した半導体集積回路１０Ｃを示す。
【００３５】
この回路では、図１のＤフリップフロップ１２〜１５、マルチプレクサ２２〜２５及びアンドゲート３２〜３５の替わりにダブルパスフリップフロップ５２〜５５が用いられている。ダブルパスフリップフロップ５２〜５５は互いに同一構成であり、例えばダブルパスフリップフロップ５２は、図１のＤフリップフロップ１２、マルチプレクサ２２及びアンドゲート３２を備えている。
【００３６】
図５は、ダブルパスフリップフロップ５２の構成例を示す。
【００３７】
ダブルパスフリップフロップ５２内のＤフリップフロップ１２は、図１のそれと同一であり、マスターラッチ回路１２１とスレーブラッチ回路１２１とが縦続接続され、ダブルパスフリップフロップ５２のクロック入力端ＣＫが、一方ではマスターラッチ回路１２１のクロック入力端Ｃに接続され、他方ではインバータ１２３を介してスレーブラッチ回路１２１のクロック入力端Ｃに接続されている。ダブルパスフリップフロップ５２のデータ入力端Ｄ及びスキャン入力端ＳＩはマルチプレクサ２２の入力端に接続され、ダブルパスフリップフロップ５２のモード入力端＊Ｍは、マルチプレクサ２２の選択制御入力端及びアンドゲート３２の一方の入力端に接続されている。アンドゲート３２の他方の入力端は、スレーブラッチ回路１２１の非反転出力端Ｑ及びダブルパスフリップフロップ５２のスキャン出力端ＳＯに接続されている。アンドゲート３２の出力端は、一方ではダブルパスフリップフロップ５２の非反転出力端Ｑに接続され、他方ではインバータ５２１を介しダブルパスフリップフロップ５２の反転出力端＊Ｑに接続されている。
【００３８】
図４に戻って、半導体集積回路１０Ｃは、ダブルパスフリップフロップ５２〜５５の反転出力端＊Ｑからの信号が組合せ回路１１Ａに供給される点で図１と異なり、他の点は図１と同一である。
【００３９】
［第４実施形態］
図６は、本発明の第４実施形態の、図４の順序回路に用いられるダブルパスフリップフロップ５２Ａの構成を示す。
【００４０】
この回路では、図５のインバータ５２１の替わりに、ナンドゲート３２Ａが用いられている。ナンドゲート３２Ａの一方の入力端はスレーブラッチ回路１２１の非反転出力端Ｑに接続され、他方の入力端はダブルパスフリップフロップ５２Ａのモード入力端＊Ｍが接続されている。
【００４１】
他の点は図５と同一構成である。
【００４２】
通常動作モードでは、モード入力端＊Ｍが高レベルにされてアンドゲート３２及びナンドゲート３２Ａが開かれ、ナンドゲート３２Ａがインバータとして機能するので、図５の回路と同じ動作になる。
【００４３】
スキャンモードでは、モード入力端＊Ｍが低レベルにされてアンドゲート３２及びナンドゲート３２Ａが閉じられ、アンドゲート３２及びナンドゲート３２Ａの出力がスレーブラッチ回路１２１の出力の変化によらずそれぞれ低レベル及び高レベルになるので、図５の回路と同じ動作が行なわれる。
【００４４】
［第５実施形態］
図７は、本発明の第５実施形態の、図４の順序回路に用いられるダブルパスフリップフロップ５２Ｂの構成を示す。
【００４５】
この回路では、図５の回路にさらにアンドゲート５２２及びインバータ５２３が付加されて、スレーブラッチ回路１２１の出力がアンドゲート５２２を介しスキャン出力端ＳＯに供給される。アンドゲート５２２の他方の入力端には、モード入力端＊Ｍの信号がインバータ５２３を介して供給される。
【００４６】
他の点は、図５と同一構成である。
【００４７】
通常動作モードでは、モード入力端＊Ｍが高レベルにされてアンドゲート５２２が閉じられ、クロック入力端ＣＫの信号の変化によらずスキャン出力端ＳＯが低レベルを維持し、図２の場合と同じ動作が行なわれる。
【００４８】
スキャンモードでは、モード入力端＊Ｍが低レベルにされてアンドゲート５２２が開かれ、図５の場合と同じ動作が行なわれる。
【００４９】
［第６実施形態］
図４において、ダブルパスフリップフロップ５２〜５５は一般に半導体集積回路１０Ｃ内において散在しており、これらのクロック入力端Ｃに共通にクロックＣＬＫを供給すると、クロックＣＬＫのエッジの各クロック入力端Ｃへの到達時刻が異なるので、タイミングエラーが生ずる虞がある。
【００５０】
本発明の第６実施形態では、これを防止するために、図８に示す如く、アンドゲート５２２の出力端とダブルパスフリップフロップ５２Ｃのスキャン出力端ＳＯとの間にラッチ回路５２４が接続され、そのクロック入力端Ｃがダブルパスフリップフロップ５２Ｃのクロック入力端ＣＫに接続されている。他の点は、図７と同一構成である。
【００５１】
これにより、スキャンモードにおいて、アンドゲート５２２の出力がその近くのラッチ回路５２４に保持されるので、上記タイミングエラーが防止される。
【００５２】
ラッチ回路５２４によりスキャンパスの信号伝播が遅延するので、クロックサイクル数をラッチ回路５２４を用いない場合の３／２倍にする。
【００５３】
［第７実施形態］
図９は、本発明の第７実施形態の、図４の順序回路に用いられるダブルパスフリップフロップ５２Ｄの構成を示す。
【００５４】
この回路では、図７のアンドゲート３２が省略され、図７のインバータ１２３の替わりにナンドゲート１２３Ａが用いられている。ナンドゲート１２３Ａの入力端は、ダブルパスフリップフロップ５２Ｄのクロック入力端ＣＫ及びモード入力端＊Ｍに接続され、モード入力端＊Ｍが低レベルになるスキャンモードでは、ナンドゲート１２３Ａが閉じられてスレーブラッチ回路１２１のクロック入力端Ｃにクロックが供給されない。これによりダブルパスフリップフロップ５２Ｄの非反転出力端Ｑが変化しないので、図１の場合と同じ効果が得られる。
【００５５】
また、通常パスのスレーブラッチ回路１２２に、スキャンパスのスレーブラッチ回路１２２Ａが並列接続されている。スレーブラッチ回路１２２Ａのデータ入力端Ｄ及び非反転出力端Ｑはそれぞれマスターラッチ回路１２１の非反転出力端Ｑ及びダブルパスフリップフロップ５２Ｄのスキャン出力端ＳＯに接続されている。スレーブラッチ回路１２２Ａのクロック入力端Ｃには、ダブルパスフリップフロップ５２Ｄのクロック入力端ＣＫがナンドゲート１２３Ｂを介して接続されている。ナンドゲート１２３Ｂの他方の入力端には、ダブルパスフリップフロップ５２Ｄのモード入力端＊Ｍがインバータ５２３を介して接続されている。
【００５６】
モード入力端＊Ｍが高レベルである通常動作モードでは、ナンドゲート１２３Ｂが閉じられて、クロックがスレーブラッチ回路１２１Ａのクロック入力端Ｃに伝達されず、スキャン出力端ＳＯの信号が変化しないので、順序回路の無駄な消費電力が低減される。また、ナンドゲート１２３Ａがインバータとして機能し、マスターラッチ回路１２１及びスレーブラッチ回路１２１が通常パスのフリップフロップとして機能する。
【００５７】
モード入力端＊Ｍが低レベルであるスキャンモードでは、ナンドゲート１２３Ｂがインバータとして機能し、マスターラッチ回路１２１及びスレーブラッチ回路１２１Ａがスキャンパスのフリップフロップとして機能する。また、ナンドゲート１２３Ａが閉じられて、クロックがスレーブラッチ回路１２１のクロック入力端Ｃに伝達されず、ダブルパスフリップフロップ５２Ｄの通常パスの出力が変化しないので、組合せ回路での無駄な消費電力が低減される。
【００５８】
［第８実施形態］
図１０は、本発明の第８実施形態の、図４の順序回路に用いられるダブルパスフリップフロップ５２Ｅの構成を示す。
【００５９】
スキャンモードにおいて、図９では通常パスのクロックをナンドゲート１２３Ａでブロックして通常パスの出力が変化しないようにしているが、図１０では通常パスのデータをアンドゲート３２Ｂでブロックすることにより、これと同じ機能を果たしている。
【００６０】
すなわち、ダブルパスフリップフロップ５２Ｅでは、マスターラッチ回路１２１の非反転出力端Ｑとスレーブラッチ回路１２１のデータ入力端Ｄとの間にアンドゲート３２Ｂが接続され、アンドゲート３２Ｂの他方の入力端がダブルパスフリップフロップ５２Ｅのモード入力端＊Ｍに接続されている。これにより、モード入力端＊Ｍが低レベルのときにマスターラッチ回路１２１からスレーブラッチ回路１２１へデータが伝達されず、アンドゲート３２Ｂの出力が低レベルになるので、ダブルパスフリップフロップ５２Ｅの非反転出力端Ｑは低レベルを維持する。
【００６１】
マスターラッチ回路１２１、スレーブラッチ回路１２２Ａ及びインバータ１２３は、スキャンパスのフリップフロップとして機能する。
【００６２】
［第９実施形態］
図１１は、本発明の第９実施形態の、図４の順序回路に用いられるダブルパスフリップフロップ５２Ｆの構成を示す。
【００６３】
回路５２Ｆ中のアンドゲート３２及びインバータ５２１以外は従来回路であって、Ｎ１〜Ｎ７、ＮＡ及びＮＢはインバータであり、ＴＣ１〜ＴＣ４、ＴＡ１、ＴＡ２、ＴＢ１及びＴＢ２はＮＭＯＳトランジスタとＰＭＯＳトランジスタとが並列接続された転送ゲートである。
【００６４】
ダブルパスフリップフロップ５２Ｆは、図５の回路に類似しており、マスターラッチ回路１２１Ａ、スレーブラッチ回路１２２Ｂ及びマスターラッチ回路１２１Ａ内の入力段のマルチプレクサ２２Ａはそれぞれ図５の回路１２１、１２２及び２２に対応している。マルチプレクサ２２Ａは、転送ゲートＴＡ１と転送ゲートＴＣ１とで構成されている。マルチプレクサ２２Ａの制御入力端には、ダブルパスフリップフロップ５２Ｆのクロック入力端ＣＫ及びＣＫＡが接続され、モード入力端＊Ｍはアンドゲート３２の入力端のみに接続されている。
【００６５】
通常動作モードでは、モード入力端＊Ｍが高レベルにされて、アンドゲート３２が開いている。また、シフトクロック入力端ＣＫＡ及びＣＫＢがそれぞれ低レベル及び高レベルに固定されて、転送ゲートＴＡ１及びＴＢ２がオフ、転送ゲートＴＡ２及びＴＢ１がオンになり、マスターラッチ回路１２１Ａ、スレーブラッチ回路１２２Ｂ及びマルチプレクサ２２Ａはそれぞれ図５の回路１２１、１２２及び２２と同じ状態になる。すなわち、マルチプレクサ２２ＡでデータＤが選択され、マスターラッチ回路１２１Ａ及びスレーブラッチ回路１２２Ｂがクロック入力端ＣＫからのクロックで動作して、通常のパスが有効になり、スキャンパスが無効になる。
【００６６】
スキャンモードでは、モード入力端＊Ｍが低レベルにされて、アンドゲート３２が閉じている。また、クロック入力端ＣＫが高レベルに固定されて、転送ゲートＴＣ１及びＴＣ４がオフ、転送ゲートＴＣ２及びＴＣ３がオンになり、これによりスキャンパスが有効、通常のパスが無効になる。すなわち、マルチプレクサ２２Ａでスキャン入力端ＳＩが選択され、マスターラッチ回路１２１Ａ及びスレーブラッチ回路１２２Ｂがそれぞれシフトクロック入力端ＣＫＡ及びＣＫＢからのクロックで動作する。タイミングエラーが生じなければシフトクロック入力端ＣＫＡとＣＫＢとに、互いに逆相のシフトクロックを供給すればよい。
【００６７】
なお、本発明には外にも種々の変形例が含まれる。
【００６８】
例えば図１において、アンドゲート３２〜３４の少なくとも１つが用いられていれば、本発明の効果が得られる。
【００６９】
図１１の回路を図６〜１０のように変形したものを用いてもよい。
【００７０】
また、半導体集積回路内の順序回路の一部でスキャンパスが構成されていてもよい。順序回路のフリップフロップの出力は、組合せ回路内の配線のみを介し順序回路の他のフリップフロップに供給されていてもよい。
【００７１】
さらに、順序回路内に各種ダブルパスフリップフロップが含まれ、これらを用いてスキャンパスが構成されていてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態の、スキャンパス方式を採用した半導体集積回路を示す図である。
【図２】本発明の第２実施形態の、スキャンパス方式を採用した半導体集積回路を示す図である。
【図３】図２中のゲート回路の構成例を示す論理回路図である。
【図４】本発明の第３実施形態の、スキャンパス方式を採用した半導体集積回路を示す図である。
【図５】図４中のダブルパスフリップフロップの構成例を示す論理回路図である。
【図６】本発明の第４実施形態に係るダブルパスフリップフロップの論理回路図である。
【図７】本発明の第５実施形態に係るダブルパスフリップフロップの論理回路図である。
【図８】本発明の第６実施形態に係るダブルパスフリップフロップの論理回路図である。
【図９】本発明の第７実施形態に係るダブルパスフリップフロップの論理回路図である。
【図１０】本発明の第８実施形態に係るダブルパスフリップフロップの論理回路図である。
【図１１】本発明の第９実施形態に係るダブルパスフリップフロップの論理回路図である。
【図１２】スキャンパス方式を採用した従来の半導体集積回路を示す図である。
【符号の説明】
１０、１０Ａ〜１０Ｃ  半導体集積回路
１１、１１Ａ  組合せ回路
１２〜１５  Ｄフリップフロップ
２２〜２５、２２Ａ  マルチプレクサ
３０  出力バッファ回路
３２〜３５、４２２、３２Ｂ、５２２  アンドゲート
４２〜４５  ゲート回路
５２〜５５、５２Ａ〜５２Ｆ  ダブルパスフリップフロップ
１２１、１２１Ａ  マスターラッチ回路
１２２、１２２Ａ、１２２Ｂ  スレーブラッチ回路
１２３、４２１、５２１、５２３、Ｎ１〜Ｎ７、ＮＡ、ＮＢ  インバータ
３２Ａ、１２３Ａ、１２３Ｂ  ナンドゲート
ＴＡ１、ＴＡ２、ＴＢ１、ＴＢ２、ＴＣ１〜ＴＣ４  転送ゲート
＊ＳＭ  スキャンモード信号
＊Ｍ  モード入力端
ＳＩＮ  スキャンイン信号
ＳＯＵＴ  スキャンアウト信号
Ｄ０〜Ｄ３  内部出力信号
ＳＩ  スキャン入力端
ＳＯ  スキャン出力端
ＣＫ  クロック入力端
ＣＫＡ、ＣＫＢ  シフトクロック入力端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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