(57)【特許請求の範囲】
【請求項１】
連続して入力される複数のフレーム信号に対して、各フレーム信号同士を接続するマージングビットを選択するマージングビット選択器を備えたＥＦＭ変調装置であって、
前記マージングビット選択器は、
入力されたフレーム信号の先頭ビットパターンとこのフレーム信号の１つ前のフレーム信号の最終ビットパターンとから、利用可能なマージングビットを生成するマージングビット生成器と、
最適なマージングビットを選択する指標となるＤＳＶ（Ｄｉｇｉｔａｌ  Ｓｕｍ  Ｖａｒｉａｔｉｏｎ）を、前記フレーム信号及びマージングビット単位で計算するＤＳＶ計算装置とを備え、
前記フレーム信号が入力されたとき、該フレーム信号のＤＳＶの値を表すフレーム信号ＤＳＶデータ、前記フレーム信号の先頭ビットと最終ビットとにおける極性の変化の有無を示すフレーム信号極性信号、前記フレーム信号の１つ前のフレーム信号までのＤＳＶの値を表す累積ＤＳＶデータ及び前記フレーム信号の１つ前のフレーム信号の最終ビットにおける極性を示す累積極性信号が入力され、
前記ＤＳＶ計算装置は、
前記フレーム信号ＤＳＶデータ、フレーム信号極性信号、累積ＤＳＶデータ、累積極性信号、及び前記マージングビット生成器により生成されたマージングビットが入力され、ＤＳＶを計算した後、前記フレーム信号までのＤＳＶの値を表す新たな累積ＤＳＶデータ及び前記フレーム信号の最終ビットにおける極性を示す新たな累積極性信号を出力する機能を有し、かつ、
前記マージングビット及び前記累積極性信号が入力され、該マージングビットのＤＳＶの値を表すマージングビットＤＳＶデータ及び前記マージングビットの最終ビットにおける極性を示す仮の累積極性信号を出力するマージングビットＤＳＶ計算器と、
前記フレーム信号ＤＳＶデータ、前記フレーム信号極性信号及び前記仮の累積極性信号が入力され、前記仮の累積極性信号が示す極性を考慮した前記フレーム信号ＤＳＶデータを極性評価後フレーム信号ＤＳＶデータとして出力すると共に前記フレーム信号の最終ビットにおける極性を示す信号を前記新たな累積極性信号として出力するフレーム信号ＤＳＶ・極性評価器と、
前記マージングビットＤＳＶ計算器から出力されたマージングビットＤＳＶデータと前記フレーム信号ＤＳＶ・極性評価器から出力された極性評価後フレーム信号ＤＳＶデータを加算する第１の加算器と、前記累積ＤＳＶデータと前記第１の加算器の出力とを加算する第２の加算器とを有する加算手段と、
前記累積ＤＳＶデータの最上位ビット、前記第１の加算器の出力の最上位ビット、および前記第２の加算器の出力の最上位ビットに基づいて、オーバーフローまたはアンダーフローを起こしているか否かを判定し、オーバーフローまたはアンダーフローを起こしている場合は、新たな累積ＤＳＶデータとして、所定の最大値または最小値を出力する一方、オーバーフローおよびアンダーフローを起こしていない場合は、前記第２の加算器の出力を前記新たな累積ＤＳＶデータとして出力するオーバーフロー・アンダーフロー処理器とを有している
ことを特徴とするＥＦＭ変調装置。
【請求項２】
前記加算手段は、
入力されたマージングビットＤＳＶデータのビット数を前記累積ＤＳＶデータのビット数に合わせて、前記第１の加算器に出力する第１のビット変換器と、
入力された極性評価後フレーム信号ＤＳＶデータのビット数を前記累積ＤＳＶデータのビット数に合わせて、前記第１の加算器に出力する第２のビット変換器とを有している
ことを特徴とする請求項１に記載のＥＦＭ変調装置。
【請求項３】
前記累積極性信号は、
前記フレーム信号の１つ前のフレーム信号の最終ビットにおける極性が、Ｈｉｇｈのときは“１”、極性がＬｏｗのときは“０”となり、
前記フレーム信号極性信号は、
前記フレーム信号の先頭ビットと最終ビットとにおける極性が、一致するときは“１”、一致しないときは“０”となり、
前記フレーム信号ＤＳＶ・極性評価器は、
第１および第２のセレクタと、反転器とを備え、
前記第１のセレクタは、前記フレーム信号ＤＳＶデータ、前記フレーム信号極性信号、及び前記累積極性信号が入力され、前記累積極性信号が”１”のときは前記フレーム信号ＤＳＶデータ及び前記フレーム信号極性信号を前記第２のセレクタに出力し、前記累積極性信号が”０”のときは前記フレーム信号ＤＳＶデータ及び前記フレーム信号極性信号を前記反転器に出力するものであり、
前記反転器は、前記第１のセレクタからフレーム信号ＤＳＶデータ及びフレーム信号極性信号が入力されたとき、前記フレーム信号ＤＳＶデータと絶対値が等しく符号の反転したＤＳＶデータ及び前記フレーム信号極性信号の“１”ｏｒ“０”を反転した極性信号を前記第２のセレクタに出力するものであり、
前記第２のセレクタは、前記累積極性信号が入力され、前記累積極性信号が”１”のときは、前記第１のセレクタから入力されたフレーム信号ＤＳＶデータを前記極性評価後フレーム信号ＤＳＶデータとして出力すると共に前記第１のセレクタから入力されたフレーム信号極性信号を前記新たな累積極性信号として出力し、前記累積極性信号が”０”のときは、前記反転器から入力されたＤＳＶデータを前記極性評価後フレーム信号ＤＳＶデータとして出力すると共に前記反転器から入力された極性信号を前記新たな累積極性信号として出力するものである
ことを特徴とする請求項２に記載のＥＦＭ変調装置。
【請求項４】
前記第１のビット変換器は、
２ビットの前記マージングビットＤＳＶデータを８ビットデータに変換する機能を持ち、前記８ビットデータの第１ビットには常に”１”をおき、第２及び第３ビットには前記マージングビットＤＳＶデータの２ビットをおき、第４〜第８ビットには前記マージングビットＤＳＶデータの２ビットのうち上位ビットと同じ値をおく機能を持つ
ことを特徴とする請求項２に記載のＥＦＭ変調装置。
【請求項５】
前記第２のビット変換器は、
４ビットの前記極性評価後フレーム信号ＤＳＶデータを８ビットデータに変換する機能を持ち、前記８ビットデータの第１ビットには常に”０”をおき、第２〜５ビットには前記極性評価後フレーム信号ＤＳＶデータの４ビットをおき、第６〜第８ビットには前記極性評価後フレーム信号ＤＳＶデータの最上位ビットと同じ値をおく機能を持つ
ことを特徴とする請求項２に記載のＥＦＭ変調装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ミニディスク装置等に用いられるＥＦＭ変調装置に関するものであり、特に、各フレーム信号を接続するマージングビットを選択するための指標となるＤＳＶ（Digital Sum Variation ）を計算する機能を備えたＥＦＭ（Eight to Fourteen Modulation）変調装置に関する。
【０００２】
【従来の技術】
ＥＦＭ変調とは、ミニディスク装置等において、音声データを光ディスクに録音する際に用いられる変調方式である。
【０００３】
図７（ａ）は、ＥＦＭ変調における変換テーブルの一部と、ＥＦＭ変調されたデータが示す波形である。図７（ａ）に示すように、ＥＦＭ変調とは、元の８ビットのディジタルデータを１４ビットのパターンに変換するものである。元の８ビットデータには２8 ＝２５６のパターンがあり、それぞれに対応して変換テーブルが用意されている。
【０００４】
ＥＦＭ変調されたデータにおいて、データ“０”は、Ｌｏｗレベルを表すのではなく１つ前のデータにおける極性（Ｈｉｇｈ or Ｌｏｗ）を保持することを意味し、データ“１”は、Ｈｉｇｈレベルを表すのではなく極性を反転することを意味する。したがって、図７（ａ）に示すように、１つ前のデータの最終ビットにおける極性がＨｉｇｈかＬｏｗかによって、その波形は変化することになる。
【０００５】
ミニディスクの録音等においてＥＦＭ変調が必要となるのは、光ディスクのピックアップ機構における周波数帯域が制限されているためである。周波数帯域が制限されているので、光ディスクに記録されるピットの長さが短すぎると、データの読み出しが困難になる。したがって、ピットが極端に短くならないように、ＥＦＭ変調により『“１”と“１”との間に“０”が２つ以上』入るようなデータに変換している。１４ビットのデータには２14＝１６３８４のパターンがあるので、その中から『“１”と“１”との間に“０”が２つ以上』という条件に適したものを２５６個選び出し、ＥＦＭ変調の変換テーブルを構成している。
【０００６】
実際のＥＦＭ変調装置においては、入力されたシリアルデータは８ビットずつのデータに分割され、ＥＦＭ変調の変換テーブルに従いそれぞれ１４ビットのフレームデータに変換されると共に、一定数のフレームデータ毎に２４ビットのフレーム同期信号が挿入される。さらに、フレームデータとフレームデータとの間、及びフレームデータとフレーム同期信号との間に、マージングビットが挿入される。
【０００７】
マージングビットについて説明する。
【０００８】
ＥＦＭ変調により『“１”と“１”との間に“０”が２つ以上』入るようなデータに変換しても、データ同士の接続においては『“１”と“１”との間に“０”が２つ以上』という条件を満足しない場合がある。
【０００９】
例えば、あるデータの最終ビットが“１”であり、次のデータの先頭ビットが“１”であるとすると、２つのデータを接続したとき、“１”と“１”とが連続することになる。したがって、『“１”と“１”との間に“０”が２つ以上』という条件を満足しない。このようなことを防ぐために、ＥＦＭ変調においては、データとデータとの接続のために３ビットのデータを用いている。これが、マージングビットである。
【００１０】
マージングビットデータは３ビットであるので、２3 ＝８個のビットパターンが存在する。しかし、『“１”と“１”との間に“０”が２つ以上』というＥＦＭ変調における条件により、「１１１」「１１０」「１０１」「０１１」の４つのパターンは不適となり、「０００」「１００」「０１０」「００１」の４つのパターンのみが利用可能となる。この４つのパターンの中から最適なものを、マージングビットとして選択する。
【００１１】
マージングビットの選択は、次のように行う。まず、前のデータの最後のビットパターンと次のデータの最初のビットパターンとにより、『“１”と“１”との間に“０”が２つ以上』という条件を満足するマージングビットのパターンを選択する。
【００１２】
例えば、前のデータの最後の３ビットが“００１”であり次のデータの最初の３ビットが“１００”である場合は、マージングビットとして利用可能なのは「０００」のみである。また、前のデータの最後の３ビットが“１００”であり次のデータの最初の３ビットが“００１”である場合は、「０００」「１００」「０１０」「００１」の４つのパターンが全てマージングビットとして利用可能となる。
【００１３】
複数のパターンがマージングビットとして利用可能である場合は、ＤＳＶの値を基準にして最適なパターンを選択する。
【００１４】
ここで、ＤＳＶ（Digital Sum Variation ）について説明する。
【００１５】
ＤＳＶとは、変調されたデータの直流成分のバランスのずれを表すものである。実際にはごく簡単に計算することができる。ＥＦＭ変調されたデータの波形に対し、単位時間当たり、Ｈｉｇｈのレベルにあれば＋１、Ｌｏｗのレベルにあれば−１とし、これらの値の和を取っていけばよい。
【００１６】
図７（ｂ）は、ＤＳＶの値によりマージングビットを選択する方法について説明するための図である。図７（ｂ）において、前のデータの最後のビットパターンは“０１０”であり次のデータの最初のビットパターンは“００１”であるので、マージングビットとして利用可能なのは「０００」「０１０」「００１」の３つのパターンである。したがって、それぞれのパターンを選択した場合のＤＳＶの値を計算している。ここで、１つ前のデータの最終ビットにおけるＤＳＶ（以後、累積ＤＳＶと呼ぶ）は−３であるとする。また、１つ前のデータの最終ビットにおける極性（以後、累積極性と呼ぶ）はＨｉｇｈである。
【００１７】
「０００」を選択した場合、マージングビットのＤＳＶは３であり、マージングビットの最終ビットにおける極性はＨｉｇｈとなる。したがって、次のデータのＤＳＶは＋２となり、次のデータの最終ビットにおけるＤＳＶ（以後、新たな累積ＤＳＶと呼ぶ）は＋２となる。また、「０１０」を選択した場合、マージングビットのＤＳＶは−１であり、マージングビットの最終ビットにおける極性はＬｏｗとなる。したがって、次のデータのＤＳＶは−２となり、新たな累積ＤＳＶは−６となる。また、「００１」を選択した場合、マージングビットのＤＳＶは＋１であり、マージングビットの最終ビットにおける極性はＬｏｗとなる。したがって、次のデータのＤＳＶは−２となり、新たな累積ＤＳＶは−４となる。
【００１８】
ＤＳＶの値は０にできるだけ近い方が、音質等の面で望ましい。したがって、ここでは、新たな累積ＤＳＶが０に最も近くなるように、マージングビットとして「０００」を選択する。
【００１９】
累積ＤＳＶの計算方法には、シリアル方式とパラレル方式の２種類がある。
【００２０】
シリアル方式は、ＥＦＭ変調されたデータに対して、データの先頭から順次１ビットずつ、ＤＳＶを計算していく方式である。
【００２１】
一方、パラレル方式は、フレーム同期信号、フレームデータ及びマージングビットのＤＳＶを予め計算しておき、累積ＤＳＶの値に、各ＤＳＶの値を加えていくことによりＤＳＶを計算する方式である。
【００２２】
ＥＦＭ変調されたデータの波形は累積極性によりＨｉｇｈ or Ｌｏｗが反転するので、各ＤＳＶの値も、絶対値は一定であるが、累積極性によって正負が変化する。したがって、各々のデータに対して、累積極性に対する２種類のＤＳＶを計算しておく必要がある。こうして、予め計算しておいた２種類のＤＳＶの中から、実際の累積極性に応じたＤＳＶを選択して、それまでの累積ＤＳＶに加算して新たな累積ＤＳＶを算出する。
【００２３】
【発明が解決しようとする課題】
しかしながら、従来のＥＦＭ変調装置におけるＤＳＶ計算装置には、以下のような問題点があった。
【００２４】
ＤＳＶの計算にシリアル方式を用いる場合、加算自体のアルゴリズムは比較的単純である。しかし、ＤＳＶはマージングビットを選択するための指標であるので、ＥＦＭ変調されたデータにおいて、どこまでがフレーム同期信号あるいはフレームデータでありどこまでがマージングビットデータであるのかという、各データの先頭または終端位置を示す機能、すなわちＤＳＶを切り分ける機能が、加算する機能とは別に必要となる。
【００２５】
さらに、マージングビットを選択した後、累積ＤＳＶ、フレーム同期信号データあるいはフレームデータのＤＳＶ、マージングビットデータのＤＳＶの３種類のＤＳＶデータの加算を行い、新たな累積ＤＳＶを求める必要がある。したがって、各々のデータのＤＳＶを算出するための加算と、これら各々のデータのＤＳＶとこれまでの累積ＤＳＶとを加算して新たな累積ＤＳＶを得るための加算との、少なくとも２段階の加算手段が必要となる。このため、シリアル方式によると、加算自体のアルゴリズムは比較的単純であるにもかかわらず、回路規模が大きくなってしまう。
【００２６】
一方、パラレル方式を用いる場合、予め、フレーム同期信号データ、フレームデータ及びマージングビットデータのＤＳＶを計算しておく機能と、一つ前の極性により、２種類のＤＳＶの中から正しいＤＳＶを選択する機能とが必要となる。したがって、回路の構成を適切に設定しなければ、やはりシリアル方式と同様に回路規模が大きくなってしまう。
【００２７】
また、ＤＳＶ計算装置は、通常、ディジタル音声処理に用いられるので、高速性はさほど求められない。音声データの流れに沿ってＤＳＶの計算処理が実行できれば十分であり、したがって、回路規模の縮小化が最重要課題となる。
【００２８】
本発明は、以上のような問題点に鑑み、計算処理速度に実用上問題がなく、而も従来よりも回路規模の小さなＤＳＶ計算装置を備えたＥＦＭ変調装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
前記の目的を達成するために、本発明は、まず第１に、パラレル方式を採用する。シリアル方式では複数の加算手段が必要となること、アルゴリズムは単純であるが、実質的にはパラレル方式と同様にデータの切り分け機能が必要となること等から、パラレル方式よりも回路規模の縮小が困難であるからである。
【００３０】
第２に、フレーム同期信号及びフレームデータ信号のＤＳＶに対する極性評価器と、累積ＤＳＶ、マージングビットのＤＳＶ、及びフレーム同期信号及びフレームデータ信号のＤＳＶの３種類のデータを加算する加算手段とを利用する。このことにより、パラレル方式に必要な基本機能を実現すると共に、回路構成の冗長度及び回路規模の縮小化が可能になる。
【００３１】
第３に、加算結果におけるオーバーフロー・アンダーフローの有無を判定し、オーバーフロー・アンダーフローのある場合には例外処理を行う手段を提供し、ＤＳＶの計算の信頼性向上を実現する。
【００３２】
請求項１の発明が講じた解決手段は、 連続して入力される複数のフレーム信号に対して、各フレーム信号同士を接続するマージングビットを選択するマージングビット選択器を備えたＥＦＭ変調装置として、前記マージングビット選択器は、入力されたフレーム信号の先頭ビットパターンとこのフレーム信号の１つ前のフレーム信号の最終ビットパターンとから、利用可能なマージングビットを生成するマージングビット生成器と、最適なマージングビットを選択する指標となるＤＳＶ（Ｄｉｇｉｔａｌ  Ｓｕｍ  Ｖａｒｉａｔｉｏｎ）を、前記フレーム信号及びマージングビット単位で計算するＤＳＶ計算装置とを備え、前記フレーム信号が入力されたとき、該フレーム信号のＤＳＶの値を表すフレーム信号ＤＳＶデータ、前記フレーム信号の先頭ビットと最終ビットとにおける極性の変化の有無を示すフレーム信号極性信号、前記フレーム信号の１つ前のフレーム信号までのＤＳＶの値を表す累積ＤＳＶデータ及び前記フレーム信号の１つ前のフレーム信号の最終ビットにおける極性を示す累積極性信号が入力され、前記ＤＳＶ計算装置は、前記フレーム信号ＤＳＶデータ、フレーム信号極性信号、累積ＤＳＶデータ、累積極性信号、及び前記マージングビット生成器により生成されたマージングビットが入力され、ＤＳＶを計算した後、前記フレーム信号までのＤＳＶの値を表す新たな累積ＤＳＶデータ及び前記フレーム信号の最終ビットにおける極性を示す新たな累積極性信号を出力する機能を有し、かつ、前記マージングビット及び前記累積極性信号が入力され、該マージングビットのＤＳＶの値を表すマージングビットＤＳＶデータ及び前記マージングビットの最終ビットにおける極性を示す仮の累積極性信号を出力するマージングビットＤＳＶ計算器と、前記フレーム信号ＤＳＶデータ、前記フレーム信号極性信号及び前記仮の累積極性信号が入力され、前記仮の累積極性信号が示す極性を考慮した前記フレーム信号ＤＳＶデータを極性評価後フレーム信号ＤＳＶデータとして出力すると共に前記フレーム信号の最終ビットにおける極性を示す信号を前記新たな累積極性信号として出力するフレーム信号ＤＳＶ・極性評価器と、前記マージングビットＤＳＶ計算器から出力されたマージングビットＤＳＶデータと前記フレーム信号ＤＳＶ・極性評価器から出力された極性評価後フレーム信号ＤＳＶデータを加算する第１の加算器と、前記累積ＤＳＶデータと前記第１の加算器の出力とを加算する第２の加算器とを有する加算手段と、前記累積ＤＳＶデータの最上位ビット、前記第１の加算器の出力の最上位ビット、および前記第２の加算器の出力の最上位ビットに基づいて、オーバーフローまたはアンダーフローを起こしているか否かを判定し、オーバーフローまたはアンダーフローを起こしている場合は、新たな累積ＤＳＶデータとして、所定の最大値または最小値を出力する一方、オーバーフローおよびアンダーフローを起こしていない場合は、前記第２の加算器の出力を前記新たな累積ＤＳＶデータとして出力するオーバーフロー・アンダーフロー処理器とを有している構成とするものである。
【００３３】
請求項２の発明は、請求項１の発明の構成に、前記加算手段は、入力されたマージングビットＤＳＶデータのビット数を前記累積ＤＳＶデータのビット数に合わせて前記第１の加算器に出力する第１のビット変換器と、入力された極性評価後フレーム信号ＤＳＶデータのビット数を前記累積ＤＳＶデータのビット数に合わせて前記第１の加算器に出力する第２のビット変換器とを有している構成を付加するものである。
【００３４】
請求項３の発明は、請求項２の発明の構成に、前記累積極性信号は、前記フレーム信号の１つ前のフレーム信号の最終ビットにおける極性が、Ｈｉｇｈのときは“１”、極性がＬｏｗのときは“０”となり、前記フレーム信号極性信号は、前記フレーム信号の先頭ビットと最終ビットとにおける極性が、一致するときは“１”、一致しないときは“０”となり、前記フレーム信号ＤＳＶ・極性評価器は、第１および第２のセレクタと、反転器とを備え、前記第１のセレクタは、前記フレーム信号ＤＳＶデータ、前記フレーム信号極性信号、及び前記累積極性信号が入力され、前記累積極性信号が”１”のときは前記フレーム信号ＤＳＶデータ及び前記フレーム信号極性信号を前記第２のセレクタに出力し、前記累積極性信号が”０”のときは前記フレーム信号ＤＳＶデータ及び前記フレーム信号極性信号を前記反転器に出力するものであり、前記反転器は、前記第１のセレクタからフレーム信号ＤＳＶデータ及びフレーム信号極性信号が入力されたとき、前記フレーム信号ＤＳＶデータと絶対値が等しく符号の反転したＤＳＶデータ及び前記フレーム信号極性信号の“１”ｏｒ“０”を反転した極性信号を前記第２のセレクタに出力するものであり、前記第２のセレクタは、前記累積極性信号が入力され、前記累積極性信号が”１”のときは、前記第１のセレクタから入力されたフレーム信号ＤＳＶデータを前記極性評価後フレーム信号ＤＳＶデータとして出力すると共に前記第１のセレクタから入力されたフレーム信号極性信号を前記新たな累積極性信号として出力し、前記累積極性信号が”０”のときは、前記反転器から入力されたＤＳＶデータを前記極性評価後フレーム信号ＤＳＶデータとして出力すると共に前記反転器から入力された極性信号を前記新たな累積極性信号として出力するものである構成を付加するものである。
【００３５】
請求項４の発明は、請求項２の発明の構成に、前記第１のビット変換器は、２ビットの前記マージングビットＤＳＶデータを８ビットデータに変換する機能を持ち、前記８ビットデータの第１ビットには常に”１”をおき、第２及び第３ビットには前記マージングビットＤＳＶデータの２ビットをおき、第４〜第８ビットには前記マージングビットＤＳＶデータの２ビットのうち上位ビットと同じ値をおく機能を持つ構成を付加するものである。
【００３６】
請求項５の発明は、請求項２の発明の構成に、前記第２のビット変換器は、４ビットの前記極性評価後フレーム信号ＤＳＶデータを８ビットデータに変換する機能を持ち、前記８ビットデータの第１ビットには常に”０”をおき、第２〜５ビットには前記極性評価後フレーム信号ＤＳＶデータの４ビットをおき、第６〜第８ビットには前記極性評価後フレーム信号ＤＳＶデータの最上位ビットと同じ値をおく機能を持つ構成を付加するものである。
【００３７】
【作用】
請求項１の発明の構成により、マージングビット選択器において最適なマージングビットを選択する指標となるＤＳＶが、ＤＳＶ計算装置において、フレーム信号及びマージングビット単位で計算されるので、従来よりも回路規模の小さなＤＳＶ計算装置を備えたＥＦＭ変調装置を実現することができる。また、ＤＳＶ計算の機能を従来よりも簡易に実現することができ、ＤＳＶ計算装置の回路規模を大幅に縮小することができる。オーバーフロー・アンダーフロー処理器において、累積ＤＳＶデータの最上位ビット、並びに加算手段が有する第１および第２の加算器の出力の最上位ビットに基づいて、オーバーフロー等の有無を判定し、オーバーフロー等を起こしている場合は、新たな累積ＤＳＶデータとして、所定の最大値または最小値を出力するという例外処理が施される。このため、ＤＳＶデータの信頼性向上を簡易な回路により実現することができる。
【００３８】
請求項２の発明の構成により、加算手段において、マージングビットＤＳＶデータと極性評価後フレーム信号ＤＳＶデータと累積ＤＳＶデータとを加算する機能を簡易に実現することができるので、ＤＳＶ計算装置の回路規模を大幅に縮小することができる。
【００３９】
請求項３の発明の構成により、フレーム信号ＤＳＶ・極性評価器の機能を簡易に実現することができるので、ＤＳＶ計算装置の回路規模を大幅に縮小することができる。
【００４０】
請求項４の発明の構成により、マージングビットＤＳＶデータの最下位ビットが常に“１”であることを利用して、ビット数を削減しているのであり、この結果、ＤＳＶ計算装置の回路をより縮小することができる。
【００４１】
請求項５の発明の構成により、極性評価後フレーム信号ＤＳＶデータの最下位ビットが常に“０”であることを利用して、ビット数を削減しているのであり、この結果、ＤＳＶ計算装置の回路をより縮小することができる。
【００４２】
【実施例】
以下、本発明の一実施例について、図面を参照しながら説明する。
【００４３】
図１は、本発明の実施例に係るＥＦＭ変調装置の概略構成図である。図１において、１はマージングビット（ＭＢ）選択器である。
【００４４】
図１に示すＥＦＭ変調装置の動作について説明する。
【００４５】
まず、入力されたシリアルデータは、データ分割器において、８ビットずつのパラレルデータに分割される。
【００４６】
次に、８−１４データ変換器において、８ビットずつのパラレルデータはそれぞれＥＦＭ変調の変換テーブルに従い１４ビットのビットパターンを持つフレームデータ信号に変換される。また、フレーム同期信号認識器から指示信号が入力されたとき、フレーム同期信号が挿入される。ＥＦＭ変調におけるフレーム同期信号は２４ビットであるが、８−１４データ変換器においては１４ビットの仮のフレーム同期信号が挿入される。フレームデータ信号と１４ビットの仮のフレーム同期信号とを合わせて、以後、フレーム信号と呼ぶ。
【００４７】
８−１４データ変換器から出力されたフレーム信号は、データ保持器においてしばらく保持され、１つ前のフレーム信号と接続するのに用いられるマージングビットが選択された後、データ統合器に出力される。
【００４８】
マージングビットは以下のようにして選択される。
【００４９】
まず、マージングビット選択器１は、ＤＳＶの計算等を基にマージングビットを選択し、暫定マージングビットとしてデータ保持器に出力する。データ保持器は、入力された暫定マージングビットとその前後のフレーム信号とを合わせて、擬似フレーム同期信号検出器に出力する。擬似フレーム同期信号検出器は、入力された信号の中にフレーム同期信号と同じビットパターンが存在するか否かを判定し、その結果をマージングビット選択器１に出力する。マージングビット選択器１は、フレーム同期信号と同じビットパターンが存在していないときは、暫定マージングビットを正マージングビットとしてデータ統合器に出力し、フレーム同期信号と同じビットパターンが存在しているときは、新たにマージングビットを選択し、暫定マージングビットとしてデータ保持器に出力する。
【００５０】
最後に、データ統合器において、フレーム信号と正マージングビットとが組み合わされると共に、１４ビットの仮のフレーム同期信号が２４ビットのフレーム同期信号に置き換えられ、ＥＦＭ変調後のシリアルデータとして出力される。
【００５１】
図２は、マージングビット選択器１の概略構成図である。図２において、１はマージングビット選択器、１０はＤＳＶ計算装置、２０はマージングビット生成器である。
【００５２】
マージングビット生成器２０は、入力されたフレーム信号の先頭ビットパターンと１つ前のフレーム信号の最終ビットパターンとから利用可能なマージングビットを選択し、順にＤＳＶ計算装置１０に出力する。
【００５３】
ＤＳＶ計算装置１０は、１つ前のフレーム信号までの累積ＤＳＶデータ及び累積極性信号、入力されたフレーム信号のフレーム信号ＤＳＶデータ及びフレーム信号極性信号が入力されており、マージングビット生成器２０から入力されたマージングビットを用いた場合のＤＳＶを計算する。
【００５４】
マージングビット生成器２０は、ＤＳＶ計算装置１０において求められたＤＳＶ計算結果を基に、暫定マージングビットを決定し、データ保持器に出力する。判定信号により、フレーム同期信号と同じビットパターンが存在していないと指示された場合は、暫定マージングビットを正マージングビットとしてデータ統合器に出力する。また、ＤＳＶ計算装置１０は、入力されたフレーム信号までの累積ＤＳＶデータ及び累積極性信号を新たな累積ＤＳＶデータ及び新たな累積極性信号としてデータ保持器に出力する。
【００５５】
ＤＳＶ計算装置１０について、さらに詳細に説明する。
【００５６】
図３は、ＤＳＶ計算装置１０の内部構成を表すブロック図である。図３において、１２はマージングビットＤＳＶ計算器、１４はフレーム信号ＤＳＶ・極性評価器、１６は加算手段、１６ａは第１のビット変換器、１６ｂは第２のビット変換器、１６ｃは第１の加算器、１６ｄは第２の加算器、１８はオーバーフロー・アンダーフロー処理器である。
【００５７】
マージングビットＤＳＶ計算器１２は、マージングビット生成器２０から出力されたマージングビットが入力されると、１つ前のフレーム信号までの累積極性信号の極性を考慮した上で前記マージングビットのＤＳＶの値を計算し、計算結果をマージングビットＤＳＶデータとして出力する。また、前記マージングビットを１つ前のフレーム信号に接続したときの累積極性信号を仮の累積極性信号として出力する。
【００５８】
フレーム信号ＤＳＶ・極性評価器１４は、前記仮の累積極性信号が入力されると共にマージングビット生成器２０に入力されたフレーム信号に対するフレーム信号ＤＳＶデータ及びフレーム信号極性信号が入力され、前記仮の累積極性信号の極性を考慮した上で、極性評価後フレーム信号ＤＳＶデータを出力する。また、入力されたフレーム信号までの累積極性信号を新たな累積極性信号として出力する。
【００５９】
加算手段１６は、１つ前のフレーム信号までの累積ＤＳＶデータ、マージングビットＤＳＶデータ及び極性評価後フレーム信号ＤＳＶデータを加算し、加算結果を出力する。
【００６０】
加算手段１６において、第１のビット変換器１６ａは、入力されたマージングビットＤＳＶデータのビット数を累積ＤＳＶデータのビット数に合わせる。また、第２のビット変換器１６ｂは、入力された極性評価後フレーム信号ＤＳＶデータのビット数を累積ＤＳＶデータのビット数に合わせる。第１の加算器１６ｃは、第１のビット変換器１６ａの出力データと第２のビット変換器１６ｂの出力データとを加算する。第２の加算器１６ｄは、累積ＤＳＶデータと第１の加算器１６ｃの出力データとを加算する。第２の加算器１６ｄの出力データは、オーバーフロー・アンダーフロー処理器１８に出力される。
【００６１】
オーバーフロー・アンダーフロー処理器１８は、加算手段１６における第２の加算器１６ｄの出力データを入力とし、このデータがオーバーフローまたはアンダーフローを起こしている場合には、例外処理を施した上で、新たな累積ＤＳＶデータとして出力する。オーバーフローまたはアンダーフローの判定を行うために、累積ＤＳＶデータの最上位ビット（ＭＳＢ）及び第１の加算器１６ｃの出力データの最上位ビット（ＭＳＢ）が入力されている。
【００６２】
マージングビットＤＳＶ計算装置１２の動作について説明する。
【００６３】
ＥＦＭ変調装置において利用されるマージングビットは３ビットのデータであり、「０００」「００１」「０１０」「１００」の４種類である。それぞれのＤＳＶの値は、１０進数で表すと「３」「１」「−１」「−３」となり、出力されるマージングビットＤＳＶデータは３ビットの２の補数表現で表され、それぞれ「０１１」「００１」「１１１」「１０１」となる。
【００６４】
しかし、これは、入力される累積極性信号が“１”の場合である。累積極性信号が“０”の場合には、ＤＳＶの値は正負が反転するので、１０進数で表すとそれぞれ「−３」「−１」「１」「３」となり、出力されるマージングビットＤＳＶデータは、それぞれ「１０１」「１１１」「００１」「０１１」となる。
【００６５】
ただし、マージングビットＤＳＶデータは常に最下位ビットが１となるので、本実施例では、マージングビットＤＳＶデータの上位２ビットのみが、マージングビットＤＳＶ計算装置１２から出力される。
【００６６】
また、マージングビットが「０００」のときは、マージングビットの先頭ビットと最終ビットとにおいてＨｉｇｈ or Ｌｏｗが反転しないので、累積極性は変化しない。したがって、入力された累積極性信号と同じ値を仮の累積極性信号として出力する。
【００６７】
マージングビットが「００１」「０１０」「１００」のときは、マージングビットの先頭ビットと最終ビットとにおいてＨｉｇｈ or Ｌｏｗが反転するので、累積極性が変化する。したがって、入力された累積極性信号が“１”のときは仮の累積極性信号として“０”を出力し、入力された累積極性信号が“０”のときは仮の累積極性信号として“１”を出力する。
【００６８】
フレーム信号ＤＳＶ・極性評価器１４の動作について説明する。
【００６９】
図４は、フレーム信号ＤＳＶ・極性評価器１４の内部構成を示すブロック図である。図４において、１４ａは第１のセレクタ、１４ｂは反転器、１４ｃは第２のセレクタである。
【００７０】
第１のセレクタ１４ａは、仮の累積極性信号の値に応じて、入力されたフレーム信号ＤＳＶデータ及びフレーム信号極性信号の出力先を選択する。仮の累積極性信号が“１”のときは、フレーム信号ＤＳＶデータ及びフレーム信号極性信号を第２のセレクタ１４ｃに出力し、仮の累積極性信号が“０”のときは、フレーム信号ＤＳＶデータ及びフレーム信号極性信号を反転器１４ｂに出力する。
【００７１】
反転器１４ｂは、フレーム信号ＤＳＶデータ及びフレーム信号極性信号が入力されたとき、前記フレーム信号ＤＳＶデータと絶対値が等しく符号の反転したＤＳＶデータを第２のセレクタ１４ｃに出力すると共に、前記フレーム信号極性信号の“１”または“０”を反転した極性信号を第２のセレクタ１４ｃに出力する。
【００７２】
第２のセレクタ１４ｃは、仮の累積極性信号の値に応じて、第１のセレクタ１４ａからのフレーム信号ＤＳＶデータ及びフレーム信号極性信号を入力するのか、反転器１４ｂからのＤＳＶデータ及び極性信号を入力するのかを選択する。仮の累積極性信号が“１”のときは、第１のセレクタ１４ａからのフレーム信号ＤＳＶデータ及びフレーム信号極性信号を入力し、フレーム信号ＤＳＶデータを極性評価後フレーム信号ＤＳＶデータとして出力すると共に、フレーム信号極性信号を新たな累積極性信号として出力する。仮の累積極性信号が“０”のときは、反転器１４ｂからのＤＳＶデータを極性評価後フレーム信号ＤＳＶデータとして出力すると共に、反転器１４ｂからの極性信号を新たな累積極性信号として出力する。
【００７３】
加算手段１６における第１のビット変換器１６ａ及び第２のビット変換器１６ｂについて説明する。
【００７４】
本実施例において、マージングビットＤＳＶデータは、２ビットで表現されている。これは、真のマージングビットＤＳＶデータの３ビットのうち最下位ビットは常に“１”であるという事実を利用し、ビット数を削減しているものである。
【００７５】
また、フレーム信号ＤＳＶデータは、４ビットで表現されている。フレーム信号におけるＤＳＶの値は、ＥＦＭ変調則により、「８」「６」「４」「２」「０」「−２」「−４」「−６」「−８」のいずれかとなる。この値を２進数で表現するためには、４ビットのデータビットと１ビットの符号ビット、合わせて５ビットが必要となる。ＤＳＶの値を２進数で表すと、それぞれ「０１０００」「００１１０」「００１００」「０００１０」「０００００」「１１１１０」「１１１００」「１１０１０」「１１０００」となるが、このとき、最下位ビットは常に“０”である。この事実を利用し、真のフレーム信号ＤＳＶデータの上位４ビットを、本実施例におけるフレーム信号ＤＳＶデータとしている。
【００７６】
第１のビット変換器１６ａは、入力された２ビットのマージングビットＤＳＶデータを８ビットデータに変換するものであり、例えば、図５（ａ）に示すように、１つの８ビットレジスタによって構成されている。図５（ａ）において、マージングビットＤＳＶデータのビットＤ０は、８ビットレジスタのビットｒ１に格納される。マージングビットＤＳＶデータのビットＤ１は、８ビットレジスタのビットｒ１〜ｒ７に格納される。また、８ビットレジスタのビットｒ１には、常に“１”が格納されている。この８ビットレジスタからデータを出力することにより、入力された２ビットのマージングビットＤＳＶデータは、１０進法にすると同じ値を持つ８ビットデータに変換される。
【００７７】
第２のビット変換器１６ｂは、入力された４ビットの極性評価後フレーム信号ＤＳＶデータを８ビットデータに変換するものであり、例えば、図５（ｂ）に示すように、１つの８ビットレジスタによって構成されている。図５（ｂ）において、極性評価後フレーム信号ＤＳＶデータのビットＤ０は、８ビットレジスタのビットｒ１に格納される。同様に、ビットＤ１はビットｒ２に、ビットＤ２はビットｒ３に、ビットＤ３はビットｒ４〜ｒ７に、それぞれ格納される。また、８ビットレジスタのビットｒ０には、常に“０”が格納されている。この８ビットレジスタからデータを出力することにより、入力された４ビットの極性評価後フレーム信号ＤＳＶデータは、１０進法にすると同じ値を持つ８ビットデータに変換される。
【００７８】
オーバーフロー・アンダーフロー処理器１８について説明する。
【００７９】
図６は、オーバーフロー・アンダーフロー処理器１８の内部構成図である。図６において、１８ａは最大値・最小値認識器、１８ｂはセレクタである。また、５１は累積ＤＳＶデータの最上位ビット（ＭＳＢ）、５２は第１の加算器１６ｃ出力データの最上位ビット（ＭＳＢ）、５３は第２の加算器１６ｄ出力データの最上位ビット（ＭＳＢ）である。
【００８０】
本実施例では、累積ＤＳＶデータは８ビットであり、１０進数にすると「−１２７」から「１２７」までの数を表現することができる。各データのＭＳＢは、それぞれのデータの符号を表している。ＭＳＢが“０”ならばデータは正であり、ＭＳＢが“１”ならばデータは負である。
【００８１】
累積ＤＳＶデータがオーバーフローを起こしたとき、すなわち、値が「１２７」を越えたときは、ＭＳＢが“０”から“１”に変化する。また、アンダーフローを起こしたとき、すなわち、値が「−１２７」を下回ったときは、ＭＳＢが“１”から“０”に変化する。オーバーフロー・アンダーフロー処理器１８は、この事実を利用して、新たな累積ＤＳＶデータにおけるオーバーフロー・アンダーフローの有無を判定している。
【００８２】
最大値・最小値認識器１８ａは、累積ＤＳＶデータのＭＳＢ５１及び第１の加算器１６ｃ出力データのＭＳＢ５２が“０”であり（すなわち、累積ＤＳＶデータ及び第１の加算器１６ｃの出力データが共に正の場合）、且つ、第２の加算器１６ｄの出力データのＭＳＢ５３が“１”ならば、オーバーフロー信号として“１”を出力する。それ以外の場合は、オーバーフロー信号として“０”を出力する。
【００８３】
また、累積ＤＳＶデータのＭＳＢ５１及び第１の加算器１６ｃ出力データのＭＳＢ５２が“１”であり（すなわち、累積ＤＳＶデータ及び第１の加算器１６ｃの出力データが共に負の場合）、且つ、第２の加算器１６ｄの出力データのＭＳＢ５３が“０”ならば、アンダーフロー信号として“１”を出力する。それ以外の場合は、アンダーフロー信号として“０”を出力する。
【００８４】
セレクタ１８ｂは、オーバーフロー信号として“１”が入力されたときは、新たな累積ＤＳＶデータとして「０１１１１１１１」を出力し、アンダーフロー信号として“１”が入力されたときは、新たな累積ＤＳＶデータとして「１０００００００」を出力する。オーバーフロー信号及びアンダーフロー信号が共に“０”の場合は、入力された第２の加算器１６ｄの出力データを、そのまま、新たな累積ＤＳＶデータとして出力する。
【００８５】
このように、ＤＳＶの計算にパラレル方式を用いて、さらに、フレーム信号のＤＳＶに対する極性評価器と、累積ＤＳＶ、マージングビットのＤＳＶ、フレーム信号のＤＳＶの３種類のデータを加算する加算手段とを利用することにより、回路規模の小さなＤＳＶ計算装置を実現できる。
【００８６】
また、オーバーフロー・アンダーフロー処理器において、加算結果にオーバーフローまたはアンダーフローのある場合には例外処理を施すことにより、ＤＳＶの計算の信頼性向上を実現できる。
【００８７】
さらに、マージングビットＤＳＶを２ビットデータとして処理すること及びフレーム信号ＤＳＶデータを４ビットデータで処理することにより、ＤＳＶ計算装置の回路規模をより縮小することができる。
【００８８】
【発明の効果】
本発明に係るＥＦＭ変調装置によると、ＤＳＶ計算装置の回路規模を従来よりも縮小することができるとともに、簡易な回路により、ＤＳＶデータの信頼性も向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るＥＦＭ変調装置の概略構成図である。
【図２】本発明の実施例に係るＥＦＭ変調装置におけるマージングビット選択器の概略構成図である。
【図３】本発明の実施例に係るＥＦＭ変調装置におけるＤＳＶ計算装置の内部構成を示すブロック図である。
【図４】本発明の実施例に係るＥＦＭ変調装置におけるＤＳＶ計算装置内のフレーム信号ＤＳＶ・極性評価器の内部構成を示すブロック図である。
【図５】本発明の実施例に係るＥＦＭ変調装置におけるＤＳＶ計算装置内の、（ａ）は第１のビット変換器の構成図であり、（ｂ）は第２のビット変換器の構成図である。
【図６】本発明の実施例に係るＥＦＭ変調装置におけるＤＳＶ計算装置内のオーバーフロー・アンダーフロー処理器の内部構成を示すブロック図である。
【図７】（ａ）は、ＥＦＭ変調における変換テーブルの一部及びＥＦＭ変調されたデータの波形を示す図であり、（ｂ）は、ＤＳＶの計算方法を説明するための図である。
【符号の説明】
１    マージングビット選択器
１０  ＤＳＶ計算装置
１２  マージングビットＤＳＶ計算器
１４  フレーム信号ＤＳＶ・極性評価器
１４ａ  第１のセレクタ
１４ｂ  反転器
１４ｃ  第２のセレクタ
１６ａ  第１のビット変換器
１６ｂ  第２のビット変換器
１６ｃ  第１の加算器
１６ｄ  第２の加算器
１８  オーバーフロー・アンダーフロー処理器
２０  マージングビット生成器
５１  累積ＤＳＶのＭＳＢ
５２  第１の加算器出力のＭＳＢ
５３  第２の加算器出力のＭＳＢ
【図１】
0003611359.tif 000002
【図２】
0003611359.tif 000003
【図３】
0003611359.tif 000004
【図４】
0003611359.tif 000005
【図５】
0003611359.tif 000006
【図６】
0003611359.tif 000007
【図７】
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