(57)【特許請求の範囲】
【請求項１】
被テスト回路と、
スキャンチェーン接続される複数のフリップフロップと、
前記複数のフリップフロップからの出力を入力とし、テストモードの際に前記複数のフリップフロップから出力されるテスト信号を選択して、前記被テスト回路へ出力することで、被テスト回路を動作させるセレクタ回路と、
前記複数のフリップフロップからの出力を入力とする組み合わせ回路を備えており、
前記セレクタ回路は、
前記複数のフリップフロップからの出力と、前記組合わせ回路からの出力とを入力とし、通常動作時には、前記組み合わせ回路からの出力を選択して出力するとともに、テストモードの際に前記複数のフリップフロップから出力されるテスト信号を選択して、前記被テスト回路へ出力することで、被テスト回路を動作させる第１のセレクタと、
前記複数のフリップフロップをスキャンチェーン接続させるとともに、スキャンチェーン接続された各フリップフロップの値を、現在の値で保持、もしくはそれぞれの前段のフリップフロップの出力値で更新する第２のセレクタとを備えている、
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記セレクタ回路は、
前記スキャンチェーン接続される複数のフリップフロップにカウント動作させる論理回路を備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にバーンインテストを行う回路に対してスキャンチェーン接続された複数のフリップフロップによりストレスを印加する半導体装置に関する。
【０００２】
【従来の技術】
図１０は、従来の半導体装置の構成を示すブロック図であり、図において、１は半導体装置全体である。２はメモリ、１１はフリップフロップ、１２は組合せ回路、１３はクロック生成回路、１４，１５は、スキャンチェーンである。１６は第１の入力端子、１７は第２の入力端子、１０１は第１の入力端子からの入力信号、１０２は第２の入力端子からの入力信号である。１８は第１の出力端子、１９は第２の出力端子、１０３は第１の出力端子からの出力信号、１０４は第２の出力端子からの出力信号である。１０５はクロック生成回路１３からのクロック信号である。
【０００３】
次に、この半導体装置におけるスキャンチェーンについて説明する。スキャンチェーンとは、スキャンテストにおいて、前段フリップフロップのスキャン用の出力が次段のフリップフロップの通常の入力となるように、フリップフロップが数珠繋ぎになっているチェーンのことである。図１０においては、１４、１５は数珠繋ぎの状態のフリップフロップ１１からできたスキャンチェーンである。
【０００４】
このスキャンチェーンを用いて半導体装置のテストを行う場合、フリップフロップがスキャン入力端子からスキャン出力端子まで数珠繋ぎに接続されている為、スキャンテスト（以降スキャンシフトと呼ぶ）時にスキャン入力端子から信号を与えることで、任意のフリップフロップにデータ値をセットすることができる。そして、所望のフリップフロップへのデータのセットが完了すると、半導体装置の通常動作を行い、組合せ回路を動作させ、再度スキャンシフトを行い、スキャン出力端子から得られる信号を予め設定した期待値と比較する。このような一連の動作により回路の検査が行われるテストを、スキャンテスト、もしくはスキャンチェーンを用いたバーンインテストと呼ぶ。
【０００５】
図１０においては、第１の入力端子１６と第２の入力端子１７から信号を入力し、検査対象回路であるメモリ回路２に対して、ストレスを与える。また、第１の出力端子１８と第２の出力端子１９から出力を得る。スキャンチェーン１４とスキャンチェーン１５はそれぞれ入力端子と出力端子の間に入出力がなされて、クロック生成回路１３からのクロック信号に同期してテストされる。
【０００６】
換言すれば、スキャンチェーンを用いたバーンインテストを行う場合、スキャンシフト及び通常動作を繰り返すことで、検査対象回路をより大きく動かして、回路にストレスを大きく与えている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来の構成では、テスト時に組み合わせ回路１２の出力を、検査対象回路であるメモリ回路２に入力するようにしていたため、組み合わせ回路１２の構成によってはメモリ回路２全体にストレスを与えることが容易ではなく、最悪の場合にはメモリ回路２にストレスが全く印加されないこともある。
【０００８】
またメモリ回路２全体にストレスを与えていくためにはアドレスカウンタ等の付属回路が必要となり、検査対象となるメモリ回路やアナログ回路を多く搭載したシステムＬＳＩでは付属回路の増加はその付属回路の搭載数に比例するチップ面積の増加につながり、チップの小型化を妨げる。さらに、検査上の課題としても通常の検査に加えて付属回路の検査を実施する必要もあるため、検査時間が増加し、検査コストが上がるという問題がある。
【０００９】
本発明は前記のような問題点を解消するためになされたものであり、ストレス印加用の付属回路を設けることなく、バーンインテスト時に確実にテスト用回路にストレスを与えることができる半導体装置を提供することを課題とする。
【００１０】
【課題を解決するための手段】
この発明に係る半導体装置は、被テスト回路と、スキャンチェーン接続される複数のフリップフロップと、前記複数のフリップフロップからの出力を入力とし、テストモードの際に前記複数のフリップフロップから出力されるテスト信号を選択して、前記被テスト回路へ出力することで、被テスト回路を動作させるセレクタ回路と、前記複数のフリップフロップからの出力を入力とする組み合わせ回路を備えており、前記セレクタ回路は、前記複数のフリップフロップからの出力と、前記組合わせ回路からの出力とを入力とし、通常動作時には、前記組み合わせ回路からの出力を選択して出力するとともに、テストモードの際に前記複数のフリップフロップから出力されるテスト信号を選択して、前記被テスト回路へ出力することで、被テスト回路を動作させる第１のセレクタと、前記複数のフリップフロップをスキャンチェーン接続させるとともに、スキャンチェーン接続された各フリップフロップの値を、現在の値で保持、もしくはそれぞれの前段のフリップフロップの出力値で更新する第２のセレクタとを備えているようにしたものである。
【００１５】
また、前記半導体装置において、前記セレクタ回路が、前記スキャンチェーン接続される複数のフリップフロップにカウント動作させる論理回路を備えているようにしたものである。
【００１８】
【発明の実施の形態】
（実施の形態１）
図１は本実施の形態１に係る半導体装置の構成を示すブロック図であり、図において、１は半導体装置全体である。２はメモリ、１１はフリップフロップ、１２は組合せ回路、１３はクロック生成回路、１４，１５は、スキャンチェーンである。１６は第１の入力端子、１７は第２の入力端子、１０１は第１の入力端子からの入力信号、１０２は第２の入力端子からの入力信号である。１８は第１の出力端子、１９は第２の出力端子、１０３は第１の出力端子からの出力信号、１０４は第２の出力端子からの出力信号である。１０５はクロック生成回路１３からのクロック信号である。２１は選択信号を生成する制御回路、２２はメモリ２へのアクセスを制御するセレクタ回路、２３はセレクタ回路を制御する外部入力端子群、２０１はメモリのライト信号、２０２はメモリのリード信号、２０３はメモリのチップセレクト信号、２０４はメモリの出力許可信号、２０５はメモリへのアドレス信号、２０６はメモリへのライトデータ、２０７はメモリからのリードデータ、２０８はメモリのライト信号２０１とリード信号２０２とを制御する選択信号、２０９はメモリのチップセレクト信号２０３と出力許可信号２０４とを制御する選択信号、２１０はメモリへのアドレス信号２０５、ライトデータ２０６、及びメモリからのリードデータ２０７を制御する選択信号、２１１はスキャンチェーン中のフリップフロップへの入力を制御する信号、２１２はスキャンチェーン中のフリップフロップへのクロック信号である。
【００１９】
以下、本実施の形態１に係る半導体装置の動作について説明する。ここでは、メモリ２は、ライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４がそれぞれ“０”のとき動作することとする。なお、この設定は、これ以降に現れてくるメモリについても同様に適用する。
【００２０】
まず、入力端子群２３からスキャンシフトの動作を行うように信号を設定する。次に、スキャンシフトによって第１の入力端子１６からメモリ２のリード信号２０１、ライト信号２０２、チップセレクト信号２０３、出力許可信号２０４と接続されているそれぞれのフリップフロップへ“０”をセットし、メモリ２のアドレス２０５及びライトデータ２０６に接続されているそれぞれのフリップフロップへストレスを印加したいアドレス値、及びデータ値をセットする。
【００２１】
次に、入力端子群２３から制御回路２１にメモリ２をスキャンチェーン中のフリップフロップ１１の出力信号によって直接アクセスできるよう指示する信号を入力すると、制御回路２１はこの信号に基づき、スキャンチェーン１４，１５中のフリップフロップ１１の出力信号によりメモリ２が直接アクセスできるようセレクタ回路２２を設定するための制御信号を出力する。クロック生成回路１３からはメモリ２に対してクロック信号１０５を供給する。この動作により、メモリ２のライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４が全てアクティブ状態になり、スキャンチェーン１４，１５の各フリップフロップ１１から、セレクタ回路２２を介して、データをセットしたメモリ２のアドレス及びライトデータに対しストレスを印加することができる。そして、メモリ２から読み出されたリードデータ２０７は、セレクタ回路２２によりスキャンチェーン１４，１５の各フリップフロップ１１に入力され、各フリップフロップ１１のデータは、スキャンシフトにより出力端子１８，１９を介して外部に読み出され、読み出されたデータが期待値と比較される。
そして、スキャンチェーン１４，１５中のフリップフロップ１１へのデータセット回数を、メモリ２の全アドレス数回繰り返すことにより、メモリ２の全領域に対してストレスを印加することができる。
【００２２】
（実施の形態２）
図２は、本発明の実施の形態２に係る半導体装置の主要部の構成を示す図である。この図は前記実施の形態１に示した半導体装置の制御回路の周辺に相当する部分の構成を示している。本実施の形態２の半導体装置は、前記実施の形態１に係る半導体装置において制御回路２１の代わりに制御回路２５を用いるようにしたものである。図において、図１と同一符号は同一又は相当する部分を示しており、制御回路２５は複数本の入力端子群２３とデコード回路３１から構成されている。
【００２３】
次に、本実施の形態２に係る半導体装置の動作について説明する。なお制御回路２５以外の動作については前記実施の形態１の動作と同様であるのでここでは説明を省略する。
まず、セレクタ回路２２への出力端子数より本数の少ない入力端子群２３に、セレクタ回路２２への入力を指定する入力信号を設定する。次に、制御回路２５において、入力端子群２３から入力された信号をデコード回路３１でデコードし、そのデコード値をセレクタ回路２２へ出力してセレクタ回路２２を制御する。これによりセレクタ回路２２は入力端子群２３に入力される入力信号に応じて、通常動作時には組み合わせ回路１２からのデータを選択してメモリ２に入力させるとともに、テストモード時にはフリップフロップ１１から直接出力されるデータを選択してメモリ２に入力させる。
【００２４】
本実施の形態２においては、デコード回路３１を介して制御信号を出力しているため、入力端子の数を減らすメリットがある。また、外部からの入力端子群を採用しているため、制御回路の構成も容易である。
なお、入力端子群の本数とセレクタ回路への出力信号数が等しい場合は、デコード回路は必要ではなくなるのはいうまでもない。
【００２５】
（実施の形態３）
図３は、本発明の実施の形態３に係る半導体装置の主要部の構成を示す図である。本実施の形態３の半導体装置は、前記実施の形態２に係る半導体装置において制御回路２５の代わりに制御回路３５を用いるようにしたものである。図において、図２と同一符号は同一又は相当する部分を示しており、制御回路３５は、入力端子群２３及びフリップフロップ４１からなる第３のスキャンチェーン４２と、デコード回路３１とから構成されている。
【００２６】
次に、本実施の形態３に係る半導体装置の動作について説明する。なお制御回路３５以外の動作については前記実施の形態２の動作と同様であるのでここでは説明を省略する。
【００２７】
まず、入力端子２３から入力された信号が第３のスキャンチェーン４２中のフリップフロップ４１にデータセットする。そのセットされた値をデコード回路３１でデコードし、そのデコードされた値をセレクタ回路２２へ出力してセレクタ回路２２を制御する。
ただし、図３においては、セレクタ回路２２を制御する制御回路３５内に設けられた第３のスキャンチェーン４２が１本である場合を例に挙げて説明したが、複数のスキャンチェーンを用いて制御する場合は、その本数に合わせて入力端子の本数は増加する。
【００２８】
本実施の形態３では、制御回路３５内に第３のスキャンチェーンを採用しているため、制御すべき外部からの入力端子数が少なく、さらに制御回路３５の増加を抑えることができる。
なお、本実施の形態３においては、制御回路にフリップフロップからなるスキャンチェーンを用いたが、スキャンチェーン以外のフリップフロップ、ラッチ、ＲＡＭ、ＲＯＭ等、データ状態を保持できる素子であれば同様の作用、効果が得られる。
【００２９】
（実施の形態４）
図４は本発明の実施の形態４に係る半導体装置の主要部の構成を示すブロック図であり、本実施の形態４に係る半導体装置は前記実施の形態１に係る半導体装置において、セレクタ回路としてセレクタ回路５８を用いるようにしたものである。図において、図１と同一符号は同一又は相当する部分を示しており、セレクタ回路５８は、スキャンチェーン中のフリップフロップの出力値もしくは通常動作時に用いる組合せ回路の出力値を選択するメモリの入力セレクタ群５１と、スキャンチェーン中のフリップフロップの値を保持するか、前段のフリップフロップの出力値に更新するかを選択するメモリの出力セレクタ群５２と、前記入力セレクタ群５１と前記出力セレクタ群５２より構成されメモリ２のアドレス信号を出力するアドレスセレクタ回路５３とから構成されている。ここで５０１は通常動作の時に用いる信号、５０２はスキャンチェーン中のフリップフロップの出力信号である。
【００３０】
図５は本実施の形態４に係る半導体装置の動作タイミングチャートであり、図において、ｔ０からｔ１、ｔ２からｔ３、ｔ４からｔ５はスキャン動作期間、ｔ１からｔ２、ｔ３からｔ４、ｔ５からｔ６はメモリ２へのストレス印加期間を示している。
【００３１】
前記のように構成されたセレクタ回路５８を有する半導体装置の動作を以下に説明する。なお、実施の形態１の半導体装置と同様の部分についての動作説明はここでは省略する。
【００３２】
ここで入力セレクタ群５１は選択信号２０８、２０９、２１０が“１”のときにスキャンチェーン中のフリップフロップ１１の直接の出力値を選択し、出力セレクタ群５２は選択信号２１１が“１”のときに、現在の値を保持するように選択することとする。また、この設定は、これ以降に現れてくるセレクタ回路についても同様に適用するものとする。
【００３３】
まず、時間ｔ０において、選択信号２０８、２０９、２１０、２１１にそれぞれ“０”の信号を与える。この設定により入力セレクタ群５１は通常動作時の信号５０１が選択される。このためメモリに入力されるライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４、アドレス２０５、ライトデータ２０６は組合せ回路１２の出力値になるため不定値が入力される。また、セレクタ群５２はスキャンチェーン中のフリップフロップに前段のフリップフロップの出力値５０２が入力される。ｔ０からｔ１の期間に、実施の形態１に示すようにライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４と接続するそれぞれのスキャンチェーン中のフリップフロップに“０”をセットし、メモリ２のアドレス信号２０５及びライトデータ信号２０６に接続されているそれぞれのフリップフロップへストレスを印加したいアドレス値、及びデータ値をセットする。
【００３４】
次に、時間ｔ１において、選択信号２０８、２０９、２１０、２１１に“１”の信号を与える。この設定により入力セレクタ群５１はスキャンチェーン中のフリップフロップ群１１の出力値５０２が直接メモリに接続されるように選択され、出力セレクタ群５２は現在のフリップフロップの出力値を保持するように選択される。ｔ１からｔ２の期間においてメモリに複数回クロックを供給する時、スキャンチェーン中のフリップフロップにはクロックが供給され、ライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４、アドレス信号２０５、ライトデータ２０６を更新しようとするが、出力セレクタ群５２およびアドレスセレクタ回路５３により現在の出力値を保持する。
【００３５】
所望の回数だけメモリにクロック信号を供給したら、時間ｔ２において、選択信号２０８、２０９、２１０、２１１に“０”の信号を与える。ｔ２からｔ３の期間において、ライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４に“１”となるように、スキャンチェーン中のフリップフロップ群１１にデータをスキャン動作によりセットする。
【００３６】
時間ｔ３において、選択信号２０８、２０９、２１１に“１”の信号を与え、ｔ３からｔ４の期間に、ライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４に“１”のストレスを与える。
再び時間ｔ４において、選択信号２０８、２０９、２１１に“０”を設定し、ライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４を“０”と、ｔ１からｔ２で印加したアドレス値及びライトデータとは違うアドレス値およびライトデータをスキャン動作により、アドレス２０５及びライトデータ２０６に接続されているそれぞれのフリップフロップにセットする。
【００３７】
次に時間ｔ５において、選択信号２０８、２０９、２１０、２１１に“１”の信号を与えて、ｔ５からｔ６の期間でメモリ２に複数回クロックを供給する。
前記の一連の動作を順次メモリのアドレス数回繰り返すことによりメモリの全領域へストレスを印加することができる。
【００３８】
本実施の形態４では、フリップフロップの出力値を保持する回路に対してセレクタを採用しているため、各フリップフロップ間のクロックタイミング調整が容易となる。
【００３９】
なお、スキャンチェーン中のフリップフロップの出力信号が組合せ回路を介さず直接メモリに接続されている場合は入力セレクタ群５１は必要ではなくなる。またロード・ホールド機能付きのフリップフロップを用いて出力セレクタ群５２を構成しても、同様の作用、効果が得られる。
【００４０】
（実施の形態５）
図６は本発明の実施の形態５に係る半導体装置の主要部の構成を示すブロック図であり、本実施の形態５に係る半導体装置は、前記実施の形態１に係る半導体装置において、セレクタ回路としてセレクタ回路６８を用いるようにしたものである。図において、図１と同一符号は同一又は相当する部分を示しており、セレクタ回路６８はスキャンチェーン中のフリップフロップ１１の出力値と通常動作時に用いる組合せ回路１２の出力値を選択する入力セレクタ群５１と、スキャンチェーン中のフリップフロップ１１へのクロック信号１０５の供給を止めるＡＮＤ回路７１とＮＯＴ回路７２からなるゲート回路７３とから構成される。また図７において、ｔ０からｔ１’、ｔ２’からｔ３’、ｔ４’からｔ５’はスキャン動作期間、ｔ１’からｔ２’、ｔ３’からｔ４’、ｔ５’からｔ６’はメモリへのストレス印加期間を示している。
【００４１】
以上のように構成されたセレクタ回路を有する半導体装置の動作を、以下に説明する。
まず、時間ｔ０において、選択信号２０８、２０９、２１０、２１１に“０”の信号を与える。この設定により入力セレクタ群５１は通常動作時の信号５０１が選択される。このためメモリ２に入力されるライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４、アドレス２０５、ライトデータ２０６は組合せ回路１２の出力値になるため不定値が入力される。次に、ｔ０からｔ１’の期間において実施の形態１に示すようにスキャンチェーン中のフリップフロップ群１１にライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４を“０”、ストレスを印加したいアドレス信号２０５、ライトデータ信号２０６をスキャン動作によりデータセットする。
【００４２】
次に、時間ｔ１’において選択信号２０８、２０９、２１０、２１１に“１”の信号を与える。この設定により入力セレクタ群５１はスキャンチェーン中のフリップフロップ１１の出力値が直接メモリに接続されるように選択され、クロックゲート回路７３はスキャンチェーン中のフリップフロップ群１１へのクロック１０５の供給を止める。ｔ１’からｔ２’の期間においてメモリ２に複数回クロック１０５を供給する。このとき、スキャンチェーン中のフリップフロップ群１１は、ゲート回路７３によりクロック信号２１２が供給されないため、データを更新せず現在の出力値を保持する。
【００４３】
所望の回数だけメモリにクロック信号の供給を実施したら、時間ｔ２’において、再び選択信号２０８、２０９、２１０、２１１に“０”を設定する。ｔ２’からｔ３’の期間において、ライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４に“１”をスキャン動作によりスキャンチェーン中のフリップフロップ群１１にデータセットする。
【００４４】
時間ｔ３’において、選択信号２０８、２０９、２１１に“１”の信号を与え、ｔ３’からｔ４’の期間に、ライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４に“１”のストレスを与える。
【００４５】
さらに、時間ｔ４’にて選択信号２０８、２０９、２１１に“０”を設定し、ライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４を“０”と、ｔ１からｔ２で印加したアドレス値及びライトデータとは違うアドレス値及びライトデータをスキャンチェーン中のフリップフロップにスキャン動作によりセットする。
【００４６】
次に、時間ｔ５’において選択信号２０８、２０９、２１０、２１１に“１”の信号を与えて、ｔ５’からｔ６’の期間にメモリ２に複数回クロックを供給する。
この一連の動作を順次メモリのアドレス数回繰り返すことによりメモリの全領域へストレスを印加することができる。
【００４７】
本実施の形態５によれば、スキャン中は外部からのクロックをフリップフロップに供給しないようにするための、フリップフロップの出力値を保持するゲート回路７３としてＡＮＤ回路７１とＮＯＴ回路７２の組合せ回路を採用したので、フリップフロップの出力値を保持する回路を容易に構成できる。
なお、本実施の形態ではクロックのゲート回路７３の構成にＡＮＤ回路７１とＮＯＴ回路７２を用いたが、これは複数の素子を用いてクロックの供給を止める機能を実現すれば同様の作用、効果を奏する。
【００４８】
（実施の形態６）
図８は本発明の実施の形態６に係る半導体装置の主要部の構成を示すブロック図であり、本実施の形態６に係る半導体装置は、前記実施の形態４に係る半導体装置において、アドレスセレクタ回路５３の代わりにアドレスセレクタ回路５５を用いるようにしたものである。図において、図４と同一符号は同一又は相当する部分を示しており、図に示すように、アドレスセレクタ回路５３は、入力セレクタ群５１と、出力セレクタ群５２と、最下位ビット用のＮＯＴ回路９１と、最下位ビット以外のビット用のＥＸ-ＯＲ(排他的論理和）回路９２とから構成される。ここでメモリ２のアドレスのビット数をＮ（Ｎは自然数）とすると、９０１はアドレスの最下位ビット信号であり、９０２はアドレスの２ビット目の信号、９０３はＮ−１ビット目の信号、９０４はＮビット目の信号である。
【００４９】
図９は本実施の形態６に係る半導体装置の動作タイミングチャート図であり、ｔ０からｔ１″はスキャン動作期間、ｔ１″からｔ２″はアドレス値“０”をストレス印加している期間、ｔ２″からｔ３″はアドレス値“１”をストレス印加している期間、ｔ３″からｔ４″はアドレス値“２”をストレス印加している期間、ｔ４″からｔ５″はアドレス値“３”をストレス印加している期間、ｔ５″からｔ６″はアドレス値“５”をストレス印加している期間を示している。
【００５０】
次に本実施の形態６に係る半導体装置の動作について説明する。なお、アドレスセレクタ回路５５以外の動作については前記実施の形態４と同様であるのでここでは説明を省略する。
まず、選択信号２０８、２０９、２１０、２１１に“０”の信号を与える。この設定により入力セレクタ群５１は通常動作時の信号が選択される。このためメモリ２に入力されるライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４、アドレス２０５、ライトデータ２０６は組合せ回路１２の出力値になるため不定値が入力される。また、出力セレクタ群５２はスキャンチェーン中のフリップフロップに前段のフリップフロップの出力値を選択する。次に、ｔ０からｔ１″の期間に、実施の形態１に示すようにスキャンチェーン中のフリップフロップにライト信号２０１、リード信号２０２、チップセレクト信号２０３、出力許可信号２０４を“０”、アドレス信号２０５を全ビット “０”、ライトデータ信号２０６にストレスを印加したいデータをスキャン動作によりセットする。
【００５１】
次に、時間ｔ１″において、選択信号２０８、２０９、２１０、２１１に“１”の信号を与える。この設定により入力セレクタ群５１はスキャンチェーン中のフリップフロップの出力値が直接メモリに接続されるように選択され、出力セレクタ５２はスキャンチェーン中のフリップフロップの現在の値を選択する。すなわち、アドレスの最下位ビットのフリップフロップは現時点の出力値“０”のＮＯＴ回路９１により反転され“１”が入力される。それ以外のビットのフリップフロップは前段のフリップフロップの出力値と現時点のフリップフロップの出力値のＥＸ−ＯＲ結果が入力される。
【００５２】
ＥＸ−ＯＲは１ビットの加算回路であるので、ｔ１″からｔ２″の期間においてアドレス信号９０１、９０２、９０３、９０４に接続されるスキャンチェーン中のフリップフロップが現在の保持値“０”をメモリ２のアドレスとしてストレス印加される。ｔ２″からｔ３″の期間において、メモリ２とスキャンチェーンのフリップフロップ１１にクロックを供給すると、アドレス信号９０１、９０２、９０３、９０４に接続されるスキャンチェーン中のフリップフロップが現在の保持値“０”から＋１され、“１”の値に更新される。ｔ３″からｔ４″の期間において、メモリとスキャンチェーンのフリップフロップにクロックを供給すると、アドレス信号９０１、９０２、９０３、９０４に接続されるスキャンチェーン中のフリップフロップがさらに＋１され、“２”の値に更新される。ｔ４″からｔ５″の期間において、メモリとスキャンチェーンのフリップフロップにクロックを供給すると、アドレス信号９０１、９０２、９０３、９０４に接続されるスキャンチェーン中のフリップフロップがさらに＋１され、“３”の値に更新される。ｔ５″からｔ６″の期間において、メモリとスキャンチェーンのフリップフロップにクロックを供給すると、アドレス信号９０１、９０２、９０３、９０４に接続されるスキャンチェーン中のフリップフロップがさらに＋１され、“５”の値に更新される。
【００５３】
すなわちアドレス信号９０１、９０２、９０３、９０４に接続されるスキャンチェーン中のフリップフロップはアップカウンタとして機能し、メモリのアドレスがインクリメントされる。また、クロック信号の入力回数をメモリのアドレス数回繰り返すことによりメモリの全領域へストレスを印加することができる。
【００５４】
したがって、本実施の形態６によれば、アップカウンタ回路を増やすことなく既存のスキャンチェーンにＮＯＴ回路とＥＸ−ＯＲ回路を付加することによりアップカウンタ機能を実現しているため、ゲート数の増加を少なくおさえることができる。
【００５５】
なお、本実施の形態６ではアップカウンタ機能の付加にＮＯＴとＥＸ−ＯＲを用いたが、これはアップカウンタ、ダウンカウンタ問わずカウンタ機能をもつ素子を用いれば同様の作用、効果を発揮しうる。また、本実施の形態ではメモリのアドレスにアップカウンタ機能を搭載しているが、メモリのライトデータにおいてカウンタ機能を搭載しても同様にゲート数の増加を少なくおさえることができる。
【００５６】
また、前記の各実施の形態においては、メモリを持つデジタル回路の半導体装置を対象に説明したが、メモリを持たない回路、またはディジタル入力が可能なアナログ回路に対しても、本発明を適用して、勿論同様なメリットを得ることができる。
【００５７】
【発明の効果】
以上のように、本発明によれば、被テスト回路と、スキャンチェーン接続される複数のフリップフロップと、前記複数のフリップフロップからの出力を入力とし、テストモードの際に前記複数のフリップフロップから出力されるテスト信号を選択して、前記被テスト回路へ出力することで、被テスト回路を動作させるセレクタ回路と、前記複数のフリップフロップからの出力を入力とする組み合わせ回路を備えており、前記セレクタ回路は、前記複数のフリップフロップからの出力と、前記組合わせ回路からの出力とを入力とし、通常動作時には、前記組み合わせ回路からの出力を選択して出力するとともに、テストモードの際に前記複数のフリップフロップから出力されるテスト信号を選択して、前記被テスト回路へ出力することで、被テスト回路を動作させる第１のセレクタと、前記複数のフリップフロップをスキャンチェーン接続させるとともに、スキャンチェーン接続された各フリップフロップの値を、現在の値で保持、もしくはそれぞれの前段のフリップフロップの出力値で更新する第２のセレクタとを備えているようにしたので、バーンインテスト時のストレス印加用の付属回路を増やすことなく、容易にかつ確実に被テスト回路にストレスを印加することができる効果がある。また、回路構成が容易に実現でき、さらに各フリップフロップ間のクロックタイミング調整も容易になるという効果がある。
【００６２】
本発明によれば、前記セレクタ回路は、前記スキャンチェーン接続される複数のフリップフロップにカウント動作させる論理回路を備えているようにしたため、全ての組合わせのアドレス、もしくはライトデータにスキャンチェーンへのデータセットをすることなく、ストレス印加をすることができるので、半導体装置の制御を容易にできるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構成図である。
【図２】本発明の実施の形態２における半導体装置の制御回路の構成図である。
【図３】本発明の実施の形態３における半導体装置の制御回路の構成図である。
【図４】本発明の実施の形態４における半導体装置のセレクタ回路の構成図である。
【図５】本発明の実施の形態４における半導体装置のセレクタ回路の動作タイミングチャート図である。
【図６】本発明の実施の形態５におけるセレクタ回路の構成図である。
【図７】本発明の実施の形態５におけるセレクタ回路の動作タイミングチャート図である。
【図８】本発明実施の形態６におけるセレクタ回路の構成図である。
【図９】本発明の実施の形態６におけるセレクタ回路の動作タイミングチャートである。
【図１０】従来技術の半導体装置の構成図である。
【符号の説明】
１  半導体装置本体
２  メモリ
１１  スキャンチェーン中のフリップフロップ
１２  組合せ回路
１３  クロック生成回路
１４  第１のスキャンチェーン
１５  第２のスキャンチェーン
１６  第１の入力端子
１７  第２の入力端子
１８  第１の出力端子
１９  第２の出力端子
１０１  第１の入力端子からの入力信号
１０２  第２の入力端子からの入力信号
１０３  第１の出力端子への出力信号
１０４  第２の出力端子への出力信号
１０５  クロック信号
２１、２５，３５  制御回路
２２、５８、６８  セレクタ回路
２３  外部入力端子群
５３、５５  アドレスセレクタ回路
２０１  メモリのライト信号
２０２  メモリのリード信号
２０３  メモリのチップセレクト信号
２０４  メモリの出力許可信号
２０５  メモリへのアドレス信号
２０６  メモリへのライトデータ
２０７  メモリからのリードデータ
２０８  メモリのライト信号とリード信号を制御する選択信号
２０９  メモリのチップセレクト信号と出力許可信号と制御する選択信号
２１０  メモリへのアドレスとライトデータとリードデータを制御する選択信号
２１１  スキャンチェーン中のフリップフロップへの入力を制御する信号
２１２  スキャンチェーン中のフリップフロップへのクロック信号
３１  外部入力端子群のデコード回路
４１  第３のスキャンチェーン中のフリップフロップ
４２  第３のスキャンチェーン
５１  メモリの入力セレクタ群
５２  メモリの出力セレクタ群
５３  アドレスセレクタ回路
５０１  通常動作時の信号
５０２  スキャンチェーン中のフリップフロップ出力信号
７１  クロックゲート用ＡＮＤ回路
７２  クロックゲート用ＮＯＴ回路
７３  クロックゲート回路
９１  アップカウンタ用ＮＯＴ回路
９２  アップカウンタ用ＥＸ-ＯＲ回路
９０１  メモリアドレスの最下位ビット信号
９０２  メモリアドレスの２ビット目の信号
９０３  メモリのアドレスＮ−１ビット目の信号（Ｎは自然数）
９０４  メモリのアドレスＮビット目の信号（Ｎは自然数）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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