(57)【特許請求の範囲】
【請求項１】
互いに並列に接続され、デジタル入力データに応じて変化する電圧に対してインピーダンス変換する第１及び第２差動増幅回路と、
上記デジタル入力データの上位２ビットをデコードするデコード手段と、
上記デコード手段の出力に基づいて、動作電源を供給して上記第１又は第２差動増幅回路の何れか一方を動作状態にすると共に動作電源を供給しないで他方を非動作状態にするように制御するか、又は第１及び第２差動増幅回路の双方に動作電源を供給して動作状態にするように制御する制御手段とを備えたインピーダンス変換装置。
【請求項２】
非動作状態の上記差動増幅回路の出力はハイインピーダンスであることを特徴とする請求項１に記載のインピーダンス変換装置。
【請求項３】
上記デジタル入力データは、階調表示用データであり、この階調表示用データに応じて選択されたアナログの階調表示用電圧が請求項１又は２に記載のインピーダンス変換装置によってインピーダンス変換されることを特徴とする表示装置の駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶パネル等の表示装置を駆動させる駆動装置の出力回路部等に採用され、消費電力を低減するインピーダンス変換装置とそれを備えた表示装置の駆動装置に関するものである。
【０００２】
【従来の技術】
差動増幅回路を用いた出力回路の低消費電力を実現する従来技術として、例えば特開平５−１５０７３６号公報（以下、第１従来技術と称す。）に示されるインピーダンス変換回路や特開平８−３１３８６７号公報に示されるオペアンプの停止を行う液晶表示器駆動電源回路（以下、第２従来技術と称す。）が知られている。
【０００３】
図１１乃至図１３を参照しながら、特開平５−１５０７３６号公報に開示の上記の第１従来技術について説明する。
【０００４】
図１１において、オペアンプ１０１はＰチャンネルＭＯＳトランジスタで入力段を構成したものである。
【０００５】
オペアンプ１０１は、図１２に示すように、入力段が、ＰチャンネルＭＯＳトランジスタ１１０６及び１１０７で差動対により構成されている。ＰチャンネルＭＯＳトランジスタ１１０３のゲートには定電圧ＶＢＰが供給され、これにより、定電流ＩがＰチャンネルＭＯＳトランジスタ１１０３に流れる。この定電流Ｉは、上記差動対が歪みのない増幅を行うための動作点を決定するためのものである。ＮチャンネルＭＯＳトランジスタ１１０８・１１０９により構成されるカレントミラー回路において、定電流Ｉは電流Ｉａと電流Ｉｂに分割される。
【０００６】
上記構成の回路において、入力端子１１０１の入力電圧Ｖｉｎと出力端子１１０２の出力電圧Ｖｏｕｔの関係がＶｉｎ＜Ｖｏｕｔを満たす場合、Ｉａ＞Ｉｂとなり、点Ａの電位は下がり、ＮチャンネルＭＯＳトランジスタ１１０８・１１０９がオフする方向に向かう。その結果、点Ｂの電位が上がり、ＮチャンネルＭＯＳトランジスタ１１２１がオンする方向となり、ＮチャンネルＭＯＳトランジスタ１１２１に流れる電流が多くなり、出力電圧Ｖｏｕｔは下がる。このようにして、Ｖｉｎ＝Ｖｏｕｔの状態に推移する。
【０００７】
これに対して、入力端子１１０１の入力電圧Ｖｉｎと出力端子１１０２の出力電圧Ｖｏｕｔの関係がＶｉｎ＞Ｖｏｕｔの場合、Ｉａ＜Ｉｂとなり、点Ａの電位は上がり、ＮチャンネルＭＯＳトランジスタ１１０８・１１０９がオンする方向に向かう。その結果、点Ｂの電位が下がり、ＮチャンネルＭＯＳトランジスタ１１２１がオフする方向となり、ＮチャンネルＭＯＳトランジスタ１１２１に流れる電流が少なくなる。このとき、ＰチャンネルＭＯＳトランジスタ１１０５には、ＰチャンネルＭＯＳトランジスタ１１０４及びＮチャンネルＭＯＳトランジスタ１１２０との関係に基づいて定電流が流れているので、結果として出力電圧Ｖｏｕｔが大きくなる。このようにして、Ｖｉｎ＝Ｖｏｕｔの状態に推移する。
【０００８】
以上のように、カレントミラー回路に流れる電流ＩａとＩｂの電流バランスにより、入力電圧と等しい電圧が出力される。しかしながら、電流Ｉａ・Ｉｂは、ＰチャンネルＭＯＳトランジスタに流れる電流であるため、入力電圧（ゲート電圧）と電源電圧（この場合、Ｖｄｄ）が接近してくると電流を流すことができない電圧レベル領域が発生する。このため、図１２に示す回路は、電源側に近い入力電圧に対して出力が追従しない電圧（オフセット）が発生する。
【０００９】
ここで、オペアンプ１０２の回路構成について図１３を参照しながら以下に説明する。オペアンプ１０２は、図１３に示すように、入力段が、ＮチャンネルＭＯＳトランジスタ１２０６及び１２０７で差動対により構成されている。ＮチャンネルＭＯＳトランジスタ１２０３のゲートには定電圧ＶＢＮが供給され、これにより、定電流ＩがＮチャンネルＭＯＳトランジスタ１２０３に流れる。この定電流Ｉは、歪みのない増幅を行うための動作点を決定するためのものである。ＰチャンネルＭＯＳトランジスタ１２０８・１２０９により構成されるカレントミラー回路において、電流Ｉａと電流Ｉｂが流れ、これが定電流ＩとなってＮチャンネルＭＯＳトランジスタ１２０３を流れる。
【００１０】
上記構成の回路において、入力端子１２０１の入力電圧Ｖｉｎと出力端子１２０２の出力電圧Ｖｏｕｔの関係がＶｉｎ＜Ｖｏｕｔを満たす場合、Ｉｂ＞Ｉａとなり、点Ｃの電位は下がり、ＰチャンネルＭＯＳトランジスタ１２０８・１２０９がオンする方向に向かう。その結果、点Ｄの電位が上がり、ＰチャンネルＭＯＳトランジスタ１２２１がオフする方向となる。このとき、ＮチャンネルＭＯＳトランジスタ１２０５には、ＮチャンネルＭＯＳトランジスタ１２０４及びＰチャンネルＭＯＳトランジスタ１２２０との関係に基づいて定電流が流れているので、結果として出力電圧Ｖｏｕｔは下がる。このようにして、Ｖｉｎ＝Ｖｏｕｔの状態に推移する。
【００１１】
これに対して、入力端子１２０１の入力電圧Ｖｉｎと出力端子１２０２の出力電圧Ｖｏｕｔの関係がＶｉｎ＞Ｖｏｕｔの場合、Ｉｂ＜Ｉａとなり、点Ｃの電位は上がり、ＰチャンネルＭＯＳトランジスタ１２０８・１２０９がオフする方向に向かう。その結果、点Ｄの電位が下がり、ＰチャンネルＭＯＳトランジスタ１２２１がオンする方向となるので、出力電圧Ｖｏｕｔは上がる。このようにして、Ｖｉｎ＝Ｖｏｕｔの状態に推移する。
【００１２】
以上のように、オペアンプ１０２は、図１２の構成と異なり、入力段の差動対を構成するＮチャンネルＭＯＳトランジスタ１２０６及び１２０７に流れる電流により制御が行われる。このため、図１２の場合とは逆にＧＮＤ（グランド）側に近い入力電圧に対して出力が追従しない電圧（オフセット）が発生することになる。
【００１３】
ＧＮＤレベルから電源電圧レベルまでの全ての電圧間に対応したインピーダンス変換回路を作成しようとした場合、上述のように、オペアンプ１０１またはオペアンプ１０２の何れか一方のみでは対応することはできない。このため、図１１に示すように、オペアンプ１０１とオペアンプ１０２の回路を組み合わせる（互いに並列に接続する）ことによって、出力できない電圧を相互に補い合い、オフセットが発生しない回路を実現している。
【００１４】
ここで、図１４を参照しながら、上記第２従来技術（特開平８−３１３８６７号公報）について説明する。
【００１５】
図１４で示す回路は、容量性負荷を駆動する出力回路としても使用されている。図１４（ａ）又は図１４（ｂ）を使用して、図１４（ｃ）に示すようなインピーダンス変換回路を作成し、液晶パネルの容量性負荷を充電している。充電終了後、ＯＦＦ端子に信号を入力することにより、バイアスの電流が流れないようにし、消費電流を削減している。この関係を図１５に示す。
【００１６】
時間ａでは、ＯＦＦ端子がＨ（ハイレベル）であり、／ＯＦＦ端子がＬ（ローレベル）であるので、ＮチャンネルＭＯＳトランジスタ３２・３４およびＰチャンネルＭＯＳトランジスタ３１・３３が全てオンし、バイアス電流を含むアンプ部に電流が流れない。
【００１７】
時間ｂでＯＦＦ端子のレベルを反転させ、上記ＭＯＳトランジスタは全てオフし、アンプ部に電流が流れて通常動作が行えるようにする。時間ｃで入力の信号が変化すると、出力も同様に変化し、容量性負荷の充電を行う。容量を十分に充電した後、再びＯＦＦ端子を反転させてバイアス電流を停止し、アンプ部に電流が流れないようにする（時間ｄ）。これらのバイアス電流の停止は、関係する差動増幅回路に対して一斉に行われる。容量の放電時も同様の動作を行う（時間ｅ、ｆ、ｇ）。
【００１８】
以上のように、容量を充電した後に出力をハイインピーダンスにすると共に、バイアス電流を停止することにより、消費電力を削減することが可能となる。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記第１及び第２従来技術は、それぞれ、次のような問題点を有している。
【００２０】
すなわち、上記第１従来技術では、２つの差動増幅回路が常に動作しているため、１つの差動増幅回路で駆動する場合と比較して、２倍の電流が消費されることになる。
【００２１】
また、差動増幅回路のバイアス電流を停止させて、駆動電流を削減するという上記第２従来技術では、回路外部からの停止命令（停止信号）が必要であると共に、全出力端子が出力につながる容量性負荷を充電した後、一斉にそれらのバイアス電流を停止する構成である。このため、消費電力の削減効果は小さくなってしまう。
【００２２】
【課題を解決するための手段】
本発明に係るインピーダンス変換装置は、上記課題を解決するために、互いに並列に接続され、デジタル入力データに応じて変化する電圧に対してインピーダンス変換する第１及び第２差動増幅回路と、上記デジタル入力データの上位２ビットをデコードするデコード手段と、上記デコード手段の出力に基づいて、動作電源を供給して上記第１又は第２差動増幅回路の何れか一方を動作状態にすると共に動作電源を供給しないで他方を非動作状態にするように制御するか、又は第１及び第２差動増幅回路の双方に動作電源を供給して動作状態にするように制御する制御手段とを備えたものである。
【００３１】
上記の発明によれば、互いに並列に接続された第１及び第２差動増幅回路は、デジタル入力データに応じて変化する電圧に対してそれぞれインピーダンス変換を行う。
【００３２】
上記の発明においては、上記デジタル入力データの上位２ビットをデコードするデコード手段が設けられ、このデコード手段の出力に基づいて、制御手段により、上記デジタル入力データに基づいて、上記第１及び第２差動増幅回路の何れか一方は動作電源が供給されて動作状態になると共に、他方は動作電源が供給されずに非動作状態になるように制御されるか、または、第１及び第２差動増幅回路の双方に動作電源が供給されて双方が動作状態になるように制御される。
【００３３】
上記制御において、前者の場合、前述のように、インピーダンス変換装置の消費電流を上記従来の半分に抑えることが可能となる。これに対して、後者の制御の場合、第１及び第２差動増幅回路の双方を動作させることにより、インピーダンス変換装置の出力の駆動能力を確実に増大させることが可能となる。
【００３４】
加えて、制御手段による上記制御が、インピーダンス変換の対象となる電圧の基となるデジタル入力データに基づいて行われるので、インピーダンス変換装置外部からの信号を別途必要としない。その上、非動作状態への移行が一斉に行われるのではないので、消費電力の削減効果を確実に大きくできる。
【００３５】
更に、オフセットが発生する電圧範囲において、該当する差動増幅回路を非動作状態にでき、これにより、信頼性を著しく向上させることが可能となる。双方の差動増幅回路にオフセットが発生しない電圧範囲において第１及び第２差動増幅回路の双方を動作させることにより、インピーダンス変換装置の出力の駆動能力を確実に増大させることが可能となる。
【００３６】
ところで、非動作状態の上記差動増幅回路の出力は、ハイインピーダンスであることが好ましい。この場合、動作電源が供給されない方の差動増幅回路の出力は、上記制御手段によってハイインピーダンスに制御されるので、動作状態にある差動増幅回路の動作に支障を来さない。それゆえ、インピーダンス変換装置の信頼性を著しく向上させることが可能となる。
【００３７】
上記デジタル入力データは、階調表示用データであり、この階調表示用データに応じて選択されたアナログの階調表示用電圧が上記のインピーダンス変換装置によってインピーダンス変換されるものを表示装置の駆動装置とすることが好ましい。この場合、階調表示用電圧を増幅することによって、従来必要であったレベルシフタ回路が不要となり、回路削減が可能となる。
【００３８】
【発明の実施の形態】
本発明の実施の一形態について図１乃至図４、及び図８乃至図１０に基づいて説明すれば、以下のとおりである。
【００３９】
本発明を使用したシステム構成の一例として、図８にＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を用いた液晶パネルを駆動する液晶ドライバ（液晶駆動装置）を使用した場合の概略図を示す。
【００４０】
液晶パネルには、マトリックス状に液晶画素８０９とＴＦＴ８０８が配置され、ＴＦＴにはソースライン８０７、ゲートライン８０６、及び上記液晶画素８０９が接続されている。ゲートライン８０６は、液晶ドライバ（ゲートドライバ側）８０２により順次駆動され、ＴＦＴ８０８のゲートをオンし、ソースライン８０７の階調表示用電圧を液晶画素に伝達する働きを行う。
【００４１】
ソースライン８０７は、液晶ドライバ（ソースドライバ側）８０１により駆動される。液晶ドライバ（ソースドライバ側）８０１の出力電圧は、液晶画素が光を透過する量を調整する働きをし、これにより階調表示を行う。なお、液晶ドライバ（ソースドライバ側）８０１には、階調表示用データ９０５が入力されている。
【００４２】
図９に液晶ドライバ（ソースドライバ側）８０１のデジタル階調表示用データ９０５（以下、単に、階調表示用データ９０５と称す。）の取り込みを示す。階調表示用データ９０５（例えば、６４階調表示の場合には６ビットのデータ）は、液晶パネルの１ライン分がシリアルデータとして入力される。このようにして入力された階調表示用データ９０５は、駆動クロック８０４によりデータサンプリング回路９０６でサンプリングされ、駆動クロック８０４に同期して、内部データバス９０７に送り出される。
【００４３】
一方、駆動クロック８０４により、シフトレジスタ９０２が動作しており、スタートパルス８０３を転送させることによって、各出力のデータの取り込みタイミングを示す信号（ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４、ＳＤ５、…）を生成する。データの先頭はスタートパルス８０３によって示される。
【００４４】
内部データバス９０７に送り出された階調表示用データ９０５は、信号（ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４、ＳＤ５、…）によりホールドメモリ回路９０８１  、９０８２  、９０８３  、９０８４  、９０８５  、…の所定の番地に取り込まれ、１水平走査期間ラッチされる。これらの信号は、ホールドメモリ回路９０８１  、９０８２  、９０８３  、９０８４  、９０８５  、…内の各レベルシフタ回路（図示しない）においてレベル変換された後、ホールドメモリ回路９０８１  、９０８２  、９０８３  、９０８４  、９０８５  、…内の各ＤＡ変換回路（図示しない）において、基準電圧発生回路９３０からの出力電圧から、階調表示用データ９０５に応じた階調表示用電圧が選択されて出力される。
【００４５】
そして、出力回路（第１出力回路９１０１  、第２出力回路９１０２  、第３出力回路９１０３  、第４出力回路９１０４  、第５出力回路９１０５  、…）でインピーダンス変換された後（後述する）、液晶パネルのソースライン８０７１  、ソースライン８０７２  、ソースライン８０７３  、ソースライン８０７４  、ソースライン８０７５  、…にそれぞれ出力される。
【００４６】
液晶パネル内のゲートライン（ＧＡ１、ＧＡ２、ＧＡ３、…）は、上記液晶ドライバ（ゲートドライバ側）８０２により駆動され、目的の液晶画素のラインにソースライン８０７（８０７１  、８０７２  、８０７３  、…）の電圧を書き込む働きをする。液晶ドライバ（ソースドライバ側）８０１の出力タイミングとゲートラインの駆動タイミングについては、本発明に直接関係ないので、説明は省略する。
【００４７】
内部データバス９０７からのデータ取り込みの関係を図１０に示す。スタートパルス８０３は、駆動クロック８０４の立ち下がりでサンプリングされ、スタートパルス８０３がＨになると、内部データバス９０７はスタートパルス８０３をサンプリングした次の駆動クロック８０４の立ち下がりから階調表示用データ９０５の取り込みを開始する。
【００４８】
一方、サンプリングされたスタートパルス８０３は、シフトレジスタ９０２をスタートさせ、駆動クロック８０４の立ち上がりに同期してＨ信号を順送りして、信号ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４、ＳＤ５、…を生成する。信号ＳＤｘは、液晶ドライバの出力数により決定される。
【００４９】
例えば、２４０出力で、ＲＧＢの３画素分のデータを同時に取り込む場合、８０段の３倍のシフトレジスタが必要となり、信号ＳＤｘのｘは１〜８０が必要になる。信号ＳＤｘは、それぞれがホールドメモリ回路に接続されており、ＨからＬに変化した直前のデータを保持する。
【００５０】
図１０では信号ＳＤ１がＨからＬに変化した時点で、内部データバス９０７の信号は、「１」（ハイレベル）の状態であるため、第１出力データは「１」の状態のデータが保持される。
【００５１】
同様に、信号ＳＤ２、ＳＤ３、ＳＤ４、ＳＤ５、…に対応したデータが順次出力へと取り込まれる。本動作により、各ホールドメモリ回路は、出力すべき階調電圧を示すデータを取り込み、表示パネルの１水平走査期間保持することになる。本発明は、この保持したデータを使って出力回路の低消費電力化を実現するもので、データの入力方法、出力回路の駆動対象等、具体的な実現方法は、一例であり、特にこれに限定されるものではない。
【００５２】
図１は、本発明の参考例に係るインピーダンス変換装置の構成例を示し、この回路は、図９で動作を説明したインピーダンス変換を行う出力回路（第１出力回路９１０１、第２出力回路９１０２、第３出力回路９０１３、第４出力回路９１０４、第５出力回路９１０５、…）に対応する。
【００５３】
オペアンプ（差動増幅回路）１１は、ＰチャンネルＭＯＳトランジスタで入力段の差動対を構成したものであり、信号ＤＩＳがＨ（ハイレベル）になったときに、オペアンプ（差動増幅回路）１１の内部を流れる電流をオフして出力をハイインピーダンス状態にする。
【００５４】
オペアンプ（差動増幅回路）１２は、ＮチャンネルＭＯＳトランジスタで入力段の差動対を構成したものであり、上記信号ＤＩＳがＬになったときに、オペアンプ（差動増幅回路）１２内部を流れる電流をオフして出力をハイインピーダンス状態にする。
【００５５】
オペアンプ（差動増幅回路）１１及び１２内部を流れる電流をオフし、出力をハイインピーダンス状態にする制御は、信号ＤＩＳにより行われるが、この信号ＤＩＳは、後述するように階調表示用データ９０５から生成される。
【００５６】
図２は、ＰチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１１の具体的回路構成例を示す回路図である。また、図３は、ＮチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１２の具体的回路構成例を示す回路図である。
【００５７】
これらの回路構成は、基本的には先に説明した図１２及び図１３と同じであるので、重複する箇所の説明は省略する。
【００５８】
図１（ＰチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１１の場合）は、図１２のオペアンプ１０１において、電源電圧Ｖｄｄ（動作電源）とＰチャンネルＭＯＳトランジスタ１１０３及び１１０４の間に、ＰチャンネルＭＯＳトランジスタ２０１及び２０２をそれぞれ設けた点、電源電圧ＶｄｄとＰチャンネルＭＯＳトランジスタ１１０５のゲートの間にＰチャンネルＭＯＳトランジスタ２０３を設けた点、並びに、出力段のＮチャンネルＭＯＳトランジスタ１１２１のゲートとＧＮＤとの間に、ＮチャンネルＭＯＳトランジスタ２０４を設けた点で、図１２と異なっている。
【００５９】
上記構成によれば、信号ＤＩＳがＨ（Ｖｄｄレベル）の場合、信号ＤＩＳＮは信号ＤＩＳの反転信号であるのでＬ（ＧＮＤレベル）となる。これに伴って、ＰチャンネルＭＯＳトランジスタ２０１及び２０２がオフ状態となる。このため、オペアンプ（差動増幅回路）１１には、動作点を決めるバイアス電流を含む回路電流が流れなくなる（遮断される）。
【００６０】
さらに、出力段に設けられたＰチャンネルＭＯＳトランジスタ２０３とＮチャンネルＭＯＳトランジスタ２０４とは、共に、オン状態となるため、出力段を構成するＰチャンネルＭＯＳトランジスタ１１０５と、ＮチャンネルＭＯＳトランジスタ１１２１とは共にオフ状態となる。これにより、オペアンプ（差動増幅回路）１１の出力がハイインピーダンス状態になると共に、出力段を流れる電流も遮断される。
【００６１】
一方、信号ＤＩＳが逆にＬ（ＧＮＤレベル）の場合は、電源電圧ＶｄｄがＰチャンネルＭＯＳトランジスタ２０１及び２０２を介してＰチャンネルＭＯＳトランジスタ１１０３及び１１０４にそれぞれ供給されると共に、ＰチャンネルＭＯＳトランジスタ２０３とＮチャンネルＭＯＳトランジスタ２０４とは、共に、オフ状態となるので、図１２に示す回路と等価となり、前述した通常のインピーダンス変換動作が行われる。なお、前述の説明と重複するので、ここでは動作説明を省略する。
【００６２】
図３（ＮチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１２の場合）は、図１３において、ＧＮＤとＮチャンネルＭＯＳトランジスタ１２０３及び１２０４の間に、ＮチャンネルＭＯＳトランジスタ３０１及び３０２がそれぞれ設けられていると共に、出力段のＰチャンネルＭＯＳトランジスタ１２２１のゲートと電源電圧Ｖｄｄの間に、ＰチャンネルＭＯＳトランジスタ３０４が設けられ、更に、ＮチャンネルＭＯＳトランジスタ１２０５のゲートとＧＮＤの間に、ＮチャンネルＭＯＳトランジスタ３０３が挿入された点で図１３と異なっている。
【００６３】
上記構成によれば、信号ＤＩＳがＬ（ＧＮＤレベル）の場合、信号ＤＩＳＮは信号ＤＩＳの反転信号であるためＨ（Ｖｄｄレベル）となる。これに伴って、ＮチャンネルＭＯＳトランジスタ３０１及び３０２がオフ状態となるため、オペアンプ（差動増幅回路）１２には、動作点を決めるバイアス電流を含む回路電流が流れず、遮断される。
【００６４】
このとき、出力段に設けられたＮチャンネルＭＯＳトランジスタ３０３とＰチャンネルＭＯＳトランジスタ３０４とは、共に、オン状態となるため、出力段を構成するＮチャンネルＭＯＳトランジスタ１２０５と、ＰチャンネルＭＯＳトランジスタ１２２１とは、共に、オフ状態となる。これにより、オペアンプ（差動増幅回路）１２の出力はハイインピーダンス状態になると共に、出力段を流れる電流も遮断されることになる。
【００６５】
一方、信号ＤＩＳが逆にＨ（Ｖｄｄレベル）の場合は、ＰチャンネルＭＯＳトランジスタ３０１及び３０２を介してＰチャンネルＭＯＳトランジスタ１２０３及び１２０４がそれぞれＧＮＤに接続されると共に、ＮチャンネルＭＯＳトランジスタ３０３とＰチャンネルＭＯＳトランジスタ３０４とは、共に、オフ状態となるので、図１３に示す回路と等価となり、前述した通常のインピーダンス変換動作が行われる。なお、前述の説明と重複するので、ここでは動作説明を省略する。
【００６６】
以上より、信号ＤＩＳがＬのときは、ＮチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１２が動作を停止する一方、ＰチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１１が動作することになる。動作を停止している、ＮチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１２の出力段はハイインピーダンス状態であるので、オペアンプ（差動増幅回路）１１の動作に支障を来さない。これにより、信頼性の非常に高いインピーダンス変換装置を提供することが可能となる。
【００６７】
逆に、信号ＤＩＳがＨのときは、ＰチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１１が動作を停止し、ＮチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１２が動作することになる。この場合も、動作を停止しているオペアンプ（差動増幅回路）１１の出力段はハイインピーダンス状態であるので、オペアンプ（差動増幅回路）１２の動作に支障を来さない。これにより、信頼性の非常に高いインピーダンス変換装置を提供することが可能となる。
【００６８】
上記信号ＤＩＳとしては、例えば、各出力回路（各出力端子毎に設置）に付加されているＤＡ変換回路に入力されている階調表示用データ９０５（例えば、６ビット）の最上位ビット（ＭＳＢ）を使用している。
【００６９】
この段階の階調表示用データ９０５は、上記レベルシフタ回路を介して、レベル変換されており、Ｖｄｄ−ＧＮＤレベル間の電位を持つ信号となっている。６４階調表示の場合を例に、階調（０〜６３）と階調表示データ（６ビット）と、信号ＤＩＳ（階調表示用データ９０５のＭＳＢ）の関係を表１に示す。表１に示すように、０〜３１の階調のときには信号ＤＩＳがＬ（ローレベル、「０」）となる一方、３２〜６３の階調のときには信号ＤＩＳがＨ（ハイレベル、「１」）となる。
【００７０】
【表１】
0003617816.tif 000002
【００７１】
以上のように、信号ＤＩＳは最上位ビット（ＭＳＢ）を使用しているので、階調表示用データ９０５が００Ｈ〜１ＦＨ（１６進表示）ではＬ（ローレベル、「０」）、２０Ｈ〜３ＦＨではＨ（ハイレベル、「１」）になる。このため、階調表示用データ９０５が００Ｈ〜１ＦＨでは、オペアンプ（差動増幅回路）１１が動作し、オペアンプ（差動増幅回路）１２は動作しない。階調表示用データ９０５が２０Ｈ〜３ＦＨでは、逆に、オペアンプ（差動増幅回路）１１は動作を停止し、オペアンプ（差動増幅回路）１２が動作する。オペアンプ（差動増幅回路）１１及び１２を図１のように接続し、階調表示用データ９０５が００Ｈに対する液晶駆動出力電圧を最低位の電圧、階調表示用データ９０５が３ＦＨに対する液晶駆動出力電圧を最高位の電圧に設定した場合を図４に示す。
【００７２】
ここで、図５を参照しながら、以下に、本発明に係る実施の形態について説明する。なお、図１と同じ機能を有する部材には同じ部材番号を付記し、詳細な説明を省略する。
【００７３】
図５において、オペアンプ（差動増幅回路）１１とオペアンプ（差動増幅回路）１２は図１と同じものであり、接続も同様であるが、各ＤＡ変換回路に入力される階調表示用データ９０５により、オペアンプ（差動増幅回路）の動作の停止を制御する信号を生成するデコーダ４５が更に設けられている点で異なっている。なお、図５では、図２の信号ＤＩＳに代えてデコーダ４５からの信号ＤＩＳＰが入力されると共に、図３の信号ＤＩＳに代えてデコーダ４５からの信号ＤＩＳＮが入力される。
【００７４】
デコーダ４５の回路構成例を図６に示す。この実施の形態においては、各出力端子毎に設置されているＤＡ変換回路（図示しない）に入力される階調表示用データ９０５の上位２ビット（ビット数が６の場合、ビット５及びビット４）を使用した例である。
【００７５】
この場合、デコーダ４５は、図６に示すように、論理和回路４５ａと論理積回路４５ｂとから構成されている。論理和回路４５ａの一方の入力端子には、階調表示用データ９０５のビット５が入力されると共に、論理積回路４５ｂの一方の入力端子が接続される。論理和回路４５ａの他方の入力端子には、階調表示用データ９０５のビット４が入力されると共に、論理積回路４５ｂの他方の入力端子が接続される。そして、論理和回路４５ａの出力が信号ＤＩＳＮとしてオペアンプ（差動増幅回路）１２に送られる一方、論理積回路４５ｂの出力が信号ＤＩＳＰとしてオペアンプ（差動増幅回路）１１に送られる。
【００７６】
上記構成のデコーダ４５によれば、階調表示用データ９０５において、ビット５とビット４とが共にＨ（ハイレベル、「１」）の場合、信号ＤＩＳＰはＨ（ハイレベル、「１」）となる一方、ビット５またはビット４がＬ（ローレベル、「０」）の場合、信号ＤＩＳＰはＬ（ローレベル、「０」）となる。
【００７７】
これに対して、階調表示用データ９０５において、ビット５またはビット４の少なくとも一方がＨ（ハイレベル、「１」）の場合、信号ＤＩＳＮはＨ（ハイレベル、「１」）となる一方、ビット５とビット４とが共にＬ（ハイレベル、「０」）の場合、信号ＤＩＳＮはＬ（ローレベル、「０」）となる。
【００７８】
６４階調表示の場合を例に、階調（０〜６３）と階調表示用データ９０５（６ビット）と、信号ＤＩＳＰ及びＤＩＳＮとの関係を示すと表２のようになる。
【００７９】
【表２】
0003617816.tif 000003
【００８０】
図６の回路は、階調表示用データ９０５の上位２ビット（ビット５及びビット４）を使用して、信号ＤＩＳＰを、階調表示用データ９０５が００Ｈ〜２ＦＨではＬ、３０Ｈ〜３ＦＨではＨにすると共に、信号ＤＩＳＮを、階調表示用データ９０５が００Ｈ〜０ＦＨではＬ、１０Ｈ〜３ＦＨではＨにするものである。
【００８１】
換言すれば、オペアンプ（差動増幅回路）１１は信号ＤＩＳＰがＨで停止するため、００Ｈ〜２ＦＨでは動作し、３０Ｈ〜３ＦＨでは停止する。オペアンプ（差動増幅回路）１２は信号ＤＩＳＮがＬで動作が停止するため、００Ｈ〜０ＦＨでは動作が停止し、１０Ｈ〜３ＦＨで動作する（動作状態となる）。
【００８２】
階調表示用データ９０５が００Ｈに対する液晶駆動出力電圧を最低位の電圧、階調表示用データ９０５が３ＦＨに対する液晶駆動出力電圧を最高位の電圧に設定した場合の関係を図７に示す。
【００８３】
以上のように、図５の構成のように、デコーダ４５の構成次第で、オペアンプ（差動増幅回路）１１及び１２の動作、及び動作の停止の範囲をそれぞれ自由に設定できる。このことにより、次のことが言える。
【００８４】
すなわち、本実施の形態においては、階調表示用データ９０５が００Ｈ〜０ＦＨの範囲は、オペアンプ（差動増幅回路）１２の動作を停止してオペアンプ（差動増幅回路）１１のみ動作させる。そして、階調表示データ３０Ｈ〜２ＦＨの範囲は、オペアンプ（差動増幅回路）１１の動作を停止してオペアンプ（差動増幅回路）１２のみ動作させるものである。これにより、オフセットが発生する電圧範囲では、バイアス電流を含む回路電流を遮断して該当するオペアンプの動作を停止する一方、双方にオフセットが発生しない領域では、オペアンプ（差動増幅回路）１１及び１２の双方を動作させることで液晶表示装置等の表示装置の画素容量を駆動する駆動能力を増大させるものである。
【００８５】
図５の構成は、低消費電圧化においては一歩譲ることになるが、電源電圧Ｖｄｄが比較的低い電圧で、表示装置が大画面で大画素数である（ソースライン数が多い）場合等、出力回路で消費される消費電力よりも、高速駆動や画素容量の駆動能力の方が強く要求されるときに有効である。
【００８６】
一方、前述の実施の形態のようにオペアンプ（差動増幅回路）１１及び１２の動作、及び動作の停止の範囲を最上位ビット（ＭＳＢ）により設定することによって、オペアンプ（差動増幅回路）１１と１２は、何れか一方の回路電流が遮断され、同時に回路電流が流れることがないため、電源電圧Ｖｄｄが１０Ｖ以上で数十Ｖ（例えば、８０Ｖ）と高いときに発生する、オペアンプ（差動増幅回路）１１と１２を通じて流れる電流をなくすことができ、表示装置の駆動装置がこれらのオペアンプ（差動増幅回路）１１と１２を備えた場合、低消費電力化に大きく寄与することができる。
【００８７】
なお、上記デコーダ４５により生成された信号ＤＩＳＰ及び信号ＤＩＳＮの各々の信号レベルでの各オペアンプの動作及び停止動作は、前述の実施の形態と基本的に同じであるので、ここでは説明を省略する。
【００８８】
また、以上の例における説明では、出力回路としての差動増幅回路は増幅をしないボルテージフォロアの場合を例示して説明したが、本発明はこれに限定されるものではなく、例えば、非反転増幅回路や反転増幅回路として増幅を行う構成でもよい。この場合、出力回路内で階調用表示電圧を増幅することができるため、図９でホールドメモリ回路９０８１  、９０８２  、９０８３  、９０８４  、９０８５  、…内で必要であった各レベルシフタ回路（図示しない）が不要となり、その分、回路削減が可能となる。
【００８９】
以上、低インピーダンス出力にインピーダンス変換を行う出力回路として、液晶表示装置の駆動装置（特に、ソースドライバ）を例示して説明してきたが、本発明はこれに限定されるものではなく、マトリックス状に配置された画素を有し、画素が寄生容量も含む負荷容量を有し、階調表示を画素への印加電圧を変えることによって実現する表示装置の駆動装置、例えば、液晶表示装置やＥＬ（エレクトロルミネッセンス）表示装置等にも有効であり、特に画素への印加電圧が高い場合、特にその効果を発揮するものである。
【００９０】
本発明のインピーダンス変換装置は、以上のように、デジタル入力データに応じて複数の電圧値から一つを選択する手段と、選択された電圧値を低インピーダンス出力変換するための高電圧側を低インピーダンスに変換する低インピーダンス出力変換手段と低電圧側を低インピーダンスに変換する低インピーダンス出力変換手段の双方の入力段及び出力段を各々接続した並列接続構成を有する低インピーダンス出力変換装置において、上記２種類の低インピーダンス出力変換手段は、変換動作を動作もしくは停止させる制御手段を有し、この制御手段の制御は上記デジタル入力データから取り出したデータに基づいて行うことを特徴としている。
【００９１】
上記制御手段の制御を行うための上記デジタル入力データは、その最上位ビットであることが好ましい。上記制御手段の制御を行うための上記デジタル入力データは、その上位２ビットであってもよい。
【００９２】
上記高電圧側を低インピーダンスに変換する低インピーダンス出力変換手段と低電圧側を低インピーダンスに変換する低インピーダンス出力変換手段はいずれかが動作状態にあるときは他の一方は必ず停止状態にあることが好ましい。
【００９３】
上記停止状態では、上記低インピーダンス出力変換手段内を流れる電流を遮断し、かつ、出力段をハイインピーダンス状態にする制御手段を有していることが好ましい。
【００９４】
以上の低インピーダンス出力変換装置を含んで表示装置用駆動装置を構成することが好ましい。この表示装置用駆動装置は、液晶表示装置の駆動装置であることが好ましい。上記表示装置用駆動装置は、ソースドライバであることが好ましい。
【００９５】
上記の発明によれば、出力毎に設定される階調表示用データ９０５により、各出力回路での出力電圧に影響を与えないオペアンプを停止することによって、出力駆動回路の消費電流をほぼ半分にすることが可能となる。また、階調表示用データをデコードすることにより、出力電圧の範囲でどのオペアンプを使用するかを選択することが可能となる。これにより、非常に有効に、出力回路の駆動電流の低減を図ることが可能となる。
【００９６】
なお、以上の例における説明では、出力回路としての差動増幅回路は増幅をしないボルテージフォロア方式を例示して説明したが、本発明はこれに限定されるものではなく、例えば、非反転増幅回路や反転増幅回路として増幅を行う構成でもよい。この場合、出力回路で階調用表示電圧を増幅することができるため、図９に示したレベルシフタ回路が不要となり、回路削減が可能となる。
【００９７】
以上、低インピーダンス出力にインピーダンス変換を行なう出力回路として、液晶表示装置の駆動装置（特に、ソースドライバ）で説明を行ってきたが、本発明はこれに限定されるものではなく、マトリックス状に配置された画素を有し、画素が寄生容量も含む負荷容量を有し、階調表示を画素への印加電圧を変えることにって実現する表示装置の駆動装置、例えば、液晶表示装置にＥＬ（エレクトロルミネッセンス）表示装置等に有効であり、特に画素への印加電圧が高い場合、特にその効果を発揮するものである。
前記参考例のインピーダンス変換装置は、互いに並列に接続され、デジタル入力データに応じて変化する電圧に対してインピーダンス変換する第１及び第２差動増幅回路と、上記デジタル入力データに基づいて、動作電源を供給して上記第１または第２差動増幅回路の何れか一方を動作状態にすると共に、動作電源を供給しないで他方を非動作状態に制御する制御手段とを備えたものである。
上記の発明によれば、互いに並列に接続された第１及び第２差動増幅回路は、デジタル入力データに応じて変化する電圧に対して、それぞれインピーダンス変換を行う。
上記インピーダンス変換の際、従来は、２つの差動増幅回路が常に両方とも動作しているため、１つの差動増幅回路で駆動する場合と比較して、２倍の電流を消費していた。また、従来は、差動増幅回路の駆動電流を削減する場合でも、差動増幅回路外部からの停止信号が必要であり、しかも、全出力端子が出力につながる容量性負荷を充電した後、一斉にバイアス電流を停止する構成であるため、消費電力の削減効果は小さかった。
そこで、上記の構成によれば、制御手段が設けられており、この制御手段により、上記デジタル入力データに基づいて上記第１及び第２差動増幅回路の何れか一方は動作電源が供給されて動作状態になる一方、他方は動作電源が供給されずに非動作状態になるように制御される。
その結果、常に、動作状態にあるのは、第１又は第２差動増幅回路の何れか一方のみとなる。換言すれば、常に、第１又は第２差動増幅回路の何れか一方は非動作状態にあり、この差動増幅回路においては電流が消費されない（同時に第１及び第２差動増幅回路の双方に電流が流れることはない。）。それゆえ、インピーダンス変換装置の消費電流を上記従来の半分に抑えることが可能となる。
また、２つの差動増幅回路の双方が同時に動作状態にあれば、動作電源の電圧が数十ボルトと高い場合、両差動増幅回路間を通じて電流が流れるという不具合を招来するが、上記構成によれば、何れか一方の差動増幅回路のみが動作状態にあるので、このような不具合も確実に克服できる。
加えて、制御手段による上記制御が、インピーダンス変換装置の対象となる電圧の基となるデジタル入力データに基づいて行われるので、インピーダンス変換装置外部からの信号（停止命令）を別途必要としない。その上、非動作状態への移行が一斉に行われるのではなくて、デジタル入力データに基づいて行われるので、消費電力の削減効果を確実に大きくできる。
上記制御手段は、上記デジタル入力データの最上位ビットに基づいて上記制御を行うことが好ましい。この場合、オフセットが発生する電圧範囲において、該当する差動増幅回路を非動作状態にできるので、信頼性を著しく向上させることが可能となる。
【００９８】
【発明の効果】
本発明に係るインピーダンス変換装置は、以上のように、互いに並列に接続され、デジタル入力データに応じて変化する電圧に対してインピーダンス変換する第１及び第２差動増幅回路と、上記デジタル入力データの上位２ビットをデコードするデコード手段と、上記デコード手段の出力に基づいて、動作電源を供給して上記第１又は第２差動増幅回路の何れか一方を動作状態にすると共に動作電源を供給しないで他方を非動作状態にするように制御するか、又は第１及び第２差動増幅回路の双方に動作電源を供給して動作状態にするように制御する制御手段とを備えたものである。
【０１０５】
上記の発明においては、上記デジタル入力データの上位２ビットをデコードするデコード手段が設けられ、このデコード手段の出力に基づいて、制御手段により、上記デジタル入力データに基づいて上記第１及び第２差動増幅回路の何れか一方は動作電源が供給されて動作状態になると共に、他方は動作電源が供給されずに非動作状態になるように制御されるか、または、第１及び第２差動増幅回路の双方に動作電源が供給されて双方が動作状態になるように制御される。
【０１０６】
上記制御において、前者の場合、前述のように、インピーダンス変換装置の消費電流を上記従来の半分に抑えることが可能となる。これに対して、後者の制御の場合、第１及び第２差動増幅回路の双方を動作させることにより、インピーダンス変換装置の出力の駆動能力を確実に増大させることが可能となる。
【０１０７】
加えて、制御手段による上記制御が、インピーダンス変換の対象となる電圧の基となるデジタル入力データに基づいて行われるので、インピーダンス変換装置外部からの信号を別途必要としない。その上、非動作状態への移行が一斉に行われるのではないので、消費電力の削減効果を確実に大きくできる。
【０１０８】
更に、オフセットが発生する電圧範囲において、該当する差動増幅回路を非動作状態にでき、これにより、信頼性を著しく向上させることが可能となる。双方の差動増幅回路にオフセットが発生しない電圧範囲において第１及び第２差動増幅回路の双方を動作させることにより、インピーダンス変換装置の出力の駆動能力を確実に増大させることが可能となるという効果を併せて奏する。
【０１０９】
上記インピーダンス変換装置において、非動作状態の上記差動増幅回路の出力は、ハイインピーダンスであることが好ましい。この場合、動作電源が供給されない方の差動増幅回路の出力は、上記制御手段によってハイインピーダンスに制御されるので、動作状態にある差動増幅回路の動作に支障を来さない。それゆえ、インピーダンス変換装置の信頼性を著しく向上させることが可能となるという効果を併せて奏する。
【０１１０】
上記デジタル入力データは、階調表示用データであり、この階調表示用データに応じて選択されたアナログの階調表示用電圧が上記のインピーダンス変換装置によってインピーダンス変換されるものを表示装置の駆動装置とすることが好ましい。この場合、階調表示用電圧を増幅することによって、従来必要であったレベルシフタ回路が不要となり、回路削減が可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るインピーダンス変換回路の構成例を示す回路図である。
【図２】ＰチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）の具体的回路構成例を示す回路図である。
【図３】ＮチャンネルＭＯＳトランジスタで入力段の差動対を構成したオペアンプ（差動増幅回路）１２の具体的回路構成例を示す回路図である。
【図４】液晶駆動出力電圧を最低位の電圧及び最高位の電圧に設定した場合を示す説明図である。
【図５】本発明の他の実施の形態に係るインピーダンス変換回路の構成例を示す回路図である。
【図６】図５のデコーダの構成例を示す回路図である。
【図７】液晶駆動出力電圧を最低位の電圧及び最高位の電圧に設定した他の場合を示す説明図である。
【図８】ＴＦＴを用いた液晶パネルを駆動する液晶ドライバを使用した場合を示す概略図である。
【図９】液晶ドライバ（ソースドライバ側）の階調表示用データの取り込みを説明する説明図である。
【図１０】内部データバスからのデータ取り込みの関係を説明する説明図である。
【図１１】従来のインピーダンス変換装置の構成例を示す回路図である。
【図１２】図１１のインピーダンス変換装置において、入力段が、ＰチャンネルＭＯＳトランジスタで差動対により構成されていることを示す回路図である。
【図１３】図１１のインピーダンス変換装置において、入力段が、ＮチャンネルＭＯＳトランジスタで差動対により構成されていることを示す回路図である。
【図１４】（ａ）乃至（ｃ）は、従来の他のインピーダンス変換回路例を示す回路図である。
【図１５】図１４のインピーダンス変換装置において、消費電流が削減されることを示す説明図である。
【符号の説明】
１１    オペアンプ（差動増幅回路）
１２    オペアンプ（差動増幅回路）
４５    デコーダ（デコード手段）
４５ａ  論理和回路（デコード手段）
４５ｂ  論理積回路（デコード手段）
２０１  ＰチャンネルＭＯＳトランジスタ（制御手段）
２０２  ＰチャンネルＭＯＳトランジスタ（制御手段）
２０３  ＰチャンネルＭＯＳトランジスタ（制御手段）
２０４  ＮチャンネルＭＯＳトランジスタ（制御手段）
【図１】
0003617816.tif 000004
【図２】
0003617816.tif 000005
【図３】
0003617816.tif 000006
【図４】
0003617816.tif 000007
【図５】
0003617816.tif 000008
【図６】
0003617816.tif 000009
【図７】
0003617816.tif 000010
【図８】
0003617816.tif 000011
【図９】
0003617816.tif 000012
【図１０】
0003617816.tif 000013
【図１１】
0003617816.tif 000014
【図１２】
0003617816.tif 000015
【図１３】
0003617816.tif 000016
【図１４】
0003617816.tif 000017
【図１５】
0003617816.tif 000018