(57)【特許請求の範囲】
【請求項１】
外部からのコマンド信号によって消去モード命令信号を発生し、かつ外部から印加される消去ブロックサイズに対応したデータとアドレスを入力して消去ブロックサイズを可変させ、可変された消去ブロックサイズに対応したプリデコーディング信号を出力する消去ブロックサイズ可変回路と、
前記消去ブロックサイズ可変回路から印加される可変された消去ブロックサイズに対応したプリデコーディング信号をデコーディングするメインロウデコーダと、
列と行方向に多数のメモリセルが配列され、多数のメモリセルが列方向に分割された多数のメモリブロックを備え、前記メインロウデコーダから出力されるデコーディング信号によって多数のメモリブロック中、該当するメモリブロックが選択されるメモリセルアレイとを具備し、
前記消去ブロックサイズ可変回路は、
前記コマンド信号を入力して前記消去モード命令信号を出力するコマンドレジスタと、
外部から印加されるロード信号によって外部から印加される消去ブロックサイズに対応したデータを入力して貯蔵するブロックサイズレジスタと、
前記ブロックサイズレジスタから出力される消去ブロックサイズに対応したデータを前記コマンドレジスタからの消去モード命令信号によって入力し、デコーディングし、デコーディングした可変された消去ブロックサイズに対応した情報を出力するブロックサイズデコーダと、
外部からのロード信号によって、外部から印加される消去するブロックのアドレスを入力して貯蔵し、かつ前記ブロックサイズデコーダからの可変された消去ブロックサイズに対応した情報を入力して、論理演算によって、前記メモリセルアレイの可変された消去ブロックのアドレスを出力するブロックアドレスレジスタと、
前記ブロックアドレスレジスタからの可変された消去ブロックのアドレスをプリデコーディングして前記メインロウデコーダに出力するブロックアドレスプリデコーダとからなることを特徴とする消去ブロックサイズを可変させることができる半導体メモリ装置。
【請求項２】
前記メインロウデコーダは、前記メモリセルアレイ内の前記メモリブロックに対応して配列される多数のロウデコーダを有し、各ロウデコーダは、
前記消去ブロックサイズ可変回路の出力信号中、該当する出力信号を入力してデコーディングするデコーディング手段と、
前記デコーディング手段の出力信号によって前記メモリセルアレイ内のメモリブロック中、該当するメモリブロックの該当ワードラインを選択するためのパストランジスタ手段と、
プログラム動作時に前記ワードラインに高電圧を印加するためのチャージポンプ手段と
からなることを特徴とする請求項１に記載の消去ブロックサイズを可変させることができる半導体メモリ装置。
【請求項３】
前記ブロックサイズレジスタは、
外部から印加されるロード信号とブロックサイズデータの各１つとを入力する複数の２進カウンタと、
前記各２進カウンタの出力を反転させ、消去ブロックサイズに対応したデータを出力するための複数のインバータと
で構成されることを特徴とする請求項１に記載の消去ブロックサイズを可変させることができる半導体メモリ装置。
【請求項４】
前記ブロックサイズデコーダは、前記コマンドレジスタから消去モード命令信号が印加されると、前記ブロックサイズレジスタからのブロックサイズデータを入力し、ブロックサイズデータをデコーディングし、消去ブロックサイズに対応したデコーディング信号を発生する複数のデコーディング手段からなることを特徴とする請求項１に記載の消去ブロックサイズを可変させることができる半導体メモリ装置。
【請求項５】
各デコーディング手段は、
ブロックサイズに対応したデータ中、下位４ビットのデータを入力する第１ナンドゲートと、
ブロックサイズに対応したデータ中、上位４ビットのデータを入力する第２ナンドゲートと、
前記コマンドレジスタからの消去モード命令信号を反転させる第１反転ゲートと、
前記第１ナンドゲート、前記第２ナンドゲート及び前記第１反転ゲートの出力を入力する第１ノアゲートと、
前記第１ノアゲートの出力と次の段のデコーディング手段のデコーディング信号を入力する第２ノアゲートと、
前記第２ノアゲートの出力を反転させ、消去ブロックサイズに対応したデコーディング信号を出力する第２反転ゲート
から構成されることを特徴とする請求項４に記載の消去ブロックサイズを可変させることができる半導体メモリ装置。
【請求項６】
前記ブロックアドレスレジスタは、
外部から印加されるブロックアドレス信号を外部から印加されるアドレスロード信号によって貯蔵し、前記ブロックサイズデコーダからのデコーディング信号による消去ブロックアドレスを出力する複数のレジスタ手段からなることを特徴とする請求項１に記載の消去ブロックサイズを可変させることができる半導体メモリ装置。
【請求項７】
前記各レジスタ手段は、
消去ブロックアドレス信号の各１つを外部からのアドレスロード信号によって入力する２進カウンタと、
前記２進カウンタの出力を反転させるための第１反転ゲートと、
前記第１反転ゲートの出力と前記ブロックサイズデコーダからのデコーディング信号を入力する第１ノアゲートと、
前記２進カウンタの出力と前記ブロックサイズデコーダからのデコーディング信号を入力する第２ノアゲートと、
前記第１ノアゲートと前記第２ノアゲートの出力を各々反転させ、消去ブロックアドレス信号と反転消去ブロックアドレス信号を各々出力する第３反転ゲート及び第４反転ゲート
で構成されることを特徴とする請求項６に記載の消去ブロックサイズを可変させることができる半導体メモリ装置。
【請求項８】
前記ブロックアドレスプリデコーダは、前記ブロックアドレスレジスタから出力されるアドレス信号中、下位３ビットのアドレス信号を入力してプリデコーディングし、プリデコーディング信号をメインロウデコーダに出力する複数のプリデコーディング手段からなることを特徴とする請求項１に記載の消去ブロックサイズを可変させることができる半導体メモリ装置。
【請求項９】
前記各プリデコーディング手段は、前記ブロックアドレスレジスタから出力されるアドレス信号中、下位３ビットのアドレス信号を入力してナンド論理し、ナンド論理した値をプリデコーディング信号としてメインロウデコーダに出力する複数のナンドゲートを具備することを特徴とする請求項８に記載の消去ブロックサイズを可変させることができる半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置、詳しくは電気的に書換えが可能な不揮発性半導体メモリ装置に関するものであり、特に設計時に既に定められている消去ブロックサイズを可変させ、消去動作を遂行することができるＥＥＰＲＯＭに関するものである。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置の書換え動作において、消去動作は、プログラム動作より長時間が要求されるので、消去動作を行う時、一定な数のメモリセルを基本単位（以下、ブロックと言う）として同時にメモリセルに対して情報の消去動作を遂行することによって、遅い消去動作を改善した。この消去ブロックは、半導体メモリ装置の設計時に既にそれの大きさが定められ、一度定められた消去ブロックの大きさは通常変更が不可能であった。消去ブロックの大きさは、一回で消去可能なメモリセルの数に相当する。
【０００３】
【発明が解決しようとする課題】
これによって、不揮発性半導体メモリ装置において、消去しなければならないメモリセルの数、すなわちブロックの大きさが、設計時に既に定められているブロックの大きさより大きい場合は、一回の消去動作ですべてのメモリセルのデータを消去することが不可能な問題点があった。そして、一回の消去動作を遂行することには長期間が必要とされるので、消去しなければならないメモリセルの数が多ければ多いほど消去動作を遂行することに多くの時間が必要とされる。これは全般的な半導体メモリ装置の遂行能力を低下させる要因になる。
【０００４】
そこで、本発明の目的は、設計時に既に定められている消去ブロックサイズを任意に可変させて消去動作を遂行することによって、消去動作に必要とされる時間を最少化し、全体的な素子の遂行能力を向上させることができる半導体メモリ装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記の課題を解決し、上記の目的を達成するために本発明は、外部からのコマンド信号によって消去モード命令信号を発生し、かつ外部から印加される消去ブロックサイズに対応したデータとアドレスを入力して消去ブロックサイズを可変させ、可変された消去ブロックサイズに対応したプリデコーディング信号を出力する消去ブロックサイズ可変回路と、この消去ブロックサイズ可変回路から印加される可変された消去ブロックサイズに対応したプリデコーディング信号をデコーディングするメインロウデコーダと、列と行方向に多数のメモリセルが配列され、多数のメモリセルが列方向に分割された多数のメモリブロックを備え、前記メインロウデコーダから出力されるデコーディング信号によって多数のメモリブロック中、該当するメモリブロックが選択されるメモリセルアレイとを具備することを特徴とする消去ブロックサイズを可変させることができる半導体メモリ装置とする。
【０００６】
この半導体メモリ装置において、消去ブロックサイズ可変回路は、外部からコマンド信号を入力して消去モード命令信号を出力するコマンドレジスタと、外部から印加されるロード信号によって、外部から印加される消去ブロックサイズに対応したデータを入力して貯蔵するブロックサイズレジスタと、このブロックサイズレジスタから出力される消去ブロックサイズに対応したデータを前記コマンドレジスタからの消去モード命令信号によって入力し、デコーディングし、デコーディングした可変された消去ブロックサイズに対応した情報を出力するブロックサイズデコーダと、外部からのロード信号によって、外部から印加される消去するブロックのアドレスを入力して貯蔵し、かつ前記ブロックサイズデコーダからの可変された消去ブロックサイズに対応した情報を入力して、メモリセルアレイの可変された消去ブロックのアドレスを出力するブロックアドレスレジスタと、このブロックアドレスレジスタからの可変された消去ブロックのアドレスをプリデコーディングしてメインロウデコーダに出力するプリデコーダからなることを特徴とする。
【０００７】
このような本発明の半導体メモリ装置は、設計時に既に定められた消去ブロックの大きさを可変させて消去動作を遂行することによって、消去動作に必要とされる時間を最少化して素子の全体的な遂行能力を向上させることができる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を添付された図面を参照して詳細に説明する。図１は本発明の実施の形態による消去ブロックサイズを可変させることができる半導体メモリ装置のブロック図である。この図に示すように、本発明の実施の形態の消去ブロックサイズを可変させることができる半導体メモリ装置は、消去ブロックサイズ可変回路１００と、メインロウデコーダ２００と、メモリセルアレイ４００とからなる。
【０００９】
消去ブロックサイズ可変回路１００は、外部からのコマンド信号６Ｃｈによって消去モード命令信号Ｓｃｂが発生されると、外部から印加される消去ブロックサイズに対応したデータとアドレスを入力して消去ブロックサイズを可変させ、可変させた消去ブロックサイズを決定して、可変された消去ブロックサイズに対応したプリデコーディング信号をメインロウデコーダ２００に出力する。
【００１０】
メインロウデコーダ２００は、消去ブロックサイズ可変回路１００から印加される可変された消去ブロックサイズに対応したプリデコーディング信号をデコーディングして、デコーディング信号をメモリセルアレイ４００に出力する。従って、メインロウデコーダ２００から出力されるデコーディング信号によってメモリセルアレイ４００は、可変された消去ブロックサイズで複数のブロック中、消去されるブロックが選択され、選択されたブロックに貯蔵されたデータの消去動作が同時に遂行される。
【００１１】
図２はメインロウデコーダ２００及びメモリセルアレイ４００の詳細回路図である。この図２を参照すると、メモリセルアレイ４００は、ナンド型として列と行方向のマトリックス形態に配列された複数のメモリセルで構成される。メモリセルアレイ４００は、多数のメモリセルが列方向に分割された多数のメモリブロック４００−１〜４００−ｎからなり、各メモリブロック４００−１〜４００−ｎは行方向に配列され各ビットラインＢ／Ｌ１〜Ｂ／Ｌｎと共通ソースラインＣＳＬ間に接続された多数のストリングＳＴ１〜ＳＴｎで構成される。
【００１２】
各メモリブロックの各ストリングＳＴ１は、各ビットラインＢ／Ｌｉと共通ソースラインＣＳＬの間に直列接続されたストリング選択トランジスタＳＳＴ１、ソース選択トランジスタＳＳＴ２、そしてストリング選択トランジスタＳＳＴ１とソース選択トランジスタＳＳＴ２の間の多数のメモリセルトランジスタＭ１〜Ｍｊを具備する。
【００１３】
各ストリングＳＴｉにおいて、ストリング選択トランジスタＳＳＴ１のドレインはビットラインＢ／Ｌｉに接続され、ゲートはストリング選択ラインＳＳＬ１に共通接続され、メモリセルトランジスタＭ１〜Ｍｊのコントロールゲートは各々対応するワードラインＳ１〜Ｓｊに接続され、ソース選択トランジスタＳＳＴ２のゲートはソース選択ラインＳＳＬ２に接続され、ソースは共通ソースラインＣＳＬに共通接続される。
【００１４】
又、メモリセルアレイ４００は、メインロウデコーダ２００から出力されるデコーディング信号によって駆動され、各ストリングＳＴｉにストリング選択ラインＳＳＬ１、ワードラインＳ１〜Ｓｊ及びソース選択ラインＳＳＬ２を通じて該当する選択信号を印加するパストランジスタ部３００−１〜３００−ｎを含む。
【００１５】
メインロウデコーダ２００は、消去ブロックサイズ可変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉをデコーディングしてメモリセルアレイ４００内のブロック４００−１〜４００−ｎ中、該当する消去メモリブロックを選択するためのデコーディング信号を出力する。メインロウデコーダ２００は、メモリセルアレイ４００内のメモリブロック数に対応して配列される多数のロウデコーダ部２００−１〜２００−ｎを含む。各ロウデコーダ部２００−１〜２００−ｎは、消去ブロックサイズ可変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉ中、該当する出力信号をデコーディングして最小大きさの消去ブロックを選択するためのデコーディング信号をメモリセルアレイ４００内の対応する各メモリブロック４００−１〜４００−ｎに出力する。
【００１６】
各ロウデコーダ部２００−１〜２００−ｎは、消去ブロックサイズ可変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉ中、該当する出力信号を入力してデコーディングするデコーディング手段２１０と、このデコーディング手段２１０の出力信号によって、メモリセルアレイ４００内のメモリブロック中、該当メモリブロックの該当ワードラインを選択するためのパストランジスタ手段２２０と、プログラム動作時、ワードラインに高電圧を印加するためのチャージポンプ手段２３０で構成される。
【００１７】
各ロウデコーダ部２００−１〜２００−ｎのデコーディング手段２１０は、消去ブロックサイズ可変回路１００の出力信号Ｐｉ，Ｑｉ，Ｒｉ中、該当する出力信号を入力してナンド論理するためのナンドゲート２１１と、このナンドゲート２１１の出力信号を反転させ、パストランジスタ手段２２０に出力するためのインバータ２１２で構成される。
【００１８】
パストランジスタ手段２２０は、ゲートに電源電圧（Ｖcc）が印加され、ドレインがデコーディング手段２１０のインバータ２１２の出力に接続されるエンハンスメントＮ型ＭＯＳトランジスタ２２１と、ゲートに電源電圧（Ｖcc）が印加され、ドイレンが前記エンハンスメントＮ型ＭＯＳトランジスタ２２１のソースに接続され、ソースがメモリセルアレイ４００の各メモリブロック４００−１〜４００−ｎのパストランジスタ部３００−１〜３００−ｎに接続されたデプレッションＮ型ＭＯＳトランジスタ２２２で構成される。
【００１９】
チャージポンプ手段２３０は、半導体メモリ装置に使用される通常的なチャージポンプ回路である。
【００２０】
消去ブロックサイズ可変回路１００は、図１に示すように、コマンドレジスタ１１０、ブロックサイズレジスタ１２０、ブロックサイズデコーダ１３０、ブロックアドレスレジスタ１４０、ブロックアドレスプリデコーダ（以下、単にプリデコーダと言う）１５０で構成される。コマンドレジスタ１１０は、外部からコマンド６Ｃｈを入力して消去モード命令信号Ｓｃｂを出力する。ブロックサイズレジスタ１２０は、外部から印加されるロード信号ＤＬＤによって、外部から印加される消去ブロックの大きさに対応したデータ（ブロックサイズデータ）ＢＤ０〜ＢＤ７を入力して貯蔵する。ブロックサイズデコーダ１３０は、ブロックサイズレジスタ１２０から出力される消去ブロックの大きさに対応したデータ（ブロックサイズデータ）ｐＡ０〜ｐＡ７を、コマンドレジスタ１１０からの消去モード命令信号Ｓｃｂによって入力し、このデータｐＡ０〜ｐＡ７をデコーディングし、デコーディングされた可変された消去ブロックの大きさに対応した情報ＢＳｉを出力する。ブロックアドレスレジスタ１４０は、外部からのロード信号ＡＤＬによって、外部からの消去するブロックのアドレスを入力して貯蔵し、さらにブロックサイズデコーダ１３０からの可変された消去ブロックの大きさに対応した情報ＢＳｉを入力して、メモリセルアレイ４００の可変された消去ブロックのアドレスを出力する。プリデコーダ１５０は、ブロックアドレスレジスタ１４０から出力された可変された消去ブロックのアドレスをプリデコーディングして、プリデコーディング信号をメインロウデコーダ２００に出力する。
【００２１】
図３は、このような消去ブロックサイズ可変回路１００中のブロックサイズレジスタ１２０の詳細回路図である。この図３を参照すると、ブロックサイズレジスタ１２０は、外部から印加されるロード信号ＤＬＤと各ブロックサイズデータＢＤ０〜ＢＤ７を各々入力する２進カウンタ１２１−０〜１２１−７と、各２進カウンタ１２１−１〜１２１−７の各出力を反転させ、ブロックサイズに対応したデータｐＡ０〜ｐＡ７を出力するためのインバータ１２２−０〜１２２−７で構成される。
【００２２】
このブロックサイズレジスタ１２０は、外部から印加されるロード信号ＤＬＤによって、外部から印加されるブロックサイズデータＢＤ０〜ＢＤ７を貯蔵し、ブロックサイズに対応したデータｐＡ０〜ｐＡ７を出力する。
【００２３】
図４は、消去ブロックサイズ可変回路１００中のブロックサイズデコーダ１３０の詳細回路図である。このブロックサイズデコーダ１３０は、コマンドレジスタ１１０から印加される消去モード命令信号Ｓｃｂに従ってブロックサイズレジスタ１２０から印加されるブロックサイズデータｐＡ０〜ｐＡ７及びそれらの相補データを入力してデコーディングする。このブロックサイズデコーダ１３０は、コマンドレジスタ１１０から消去モード命令信号Ｓｃｂが印加されると、ブロックサイズレジスタ１２０からブロックサイズデータｐＡ０〜ｐＡ７を入力し、ブロックサイズデータｐＡ０〜ｐＡ７をデコーディングして、消去ブロックサイズに対応したデコーディング信号ＢＳ０〜ＢＳ２５５を発生する複数（具体的には２５６個）のデコーディング手段１３１−０〜１３１−２５５からなる。
【００２４】
各デコーディング手段１３１−０〜１３１−２５５は、ブロックサイズに対応したデータ中、下位４ビットのデータｐＡ０〜ｐＡ３あるいはそれらの相補データを入力する第１ナンドゲート１３１と、ブロックサイズに対応したデータ中、上位４ビットのデータｐＡ４〜ｐＡ７あるいはそれらの相補データを入力する第２ナンドゲート１３２と、コマンドレジスタ１１０からの消去モード命令信号Ｓｃｂを反転させる第１反転ゲート（ＮＯＴゲート）１３３と、第１ナンドゲート１３１、第２ナンドゲート１３２及び第１反転ゲート１３３の出力を入力する第１ノアゲート１３４と、この第１ノアゲート１３４の出力と次の段のデコーディング手段１３１−１〜１３１−２５５のデコーディング信号ＢＳ１〜ＢＳｉを入力する第２ノアゲート１３５と、この第２ノアゲート１３５の出力を反転させ、消去ブロックサイズに対応したデコーディング信号ＢＳ０〜ＢＳ２５５を出力する第２反転ゲート１３６で構成される。
【００２５】
このような構成のブロックサイズデコーダ１３０は、コマンドレジスタ１１０から消去モード命令信号Ｓｃｂが印加されると、消去ブロックサイズに対応したデコーディング信号ＢＳ０〜ＢＳ２５５を出力する。すなわち、ブロックサイズレジスタ１２０から‘００ｈ’のブロックサイズデータが入力されると、全てのデコーディング信号ＢＳ０〜ＢＳ２５５がロー状態になる。一方、ブロックサイズデータが‘０１ｈ’であると、デコーディング信号のうちＢＳ０が、ブロックサイズデータが‘０２ｈ’であると、デコーディング信号ＢＳ０とＢＳ１が、ブロックサイズデータが‘０３ｈ’であると、デコーディング信号ＢＳ０〜ＢＳ２が、ブロックサイズデータが‘０４ｈ’であると、デコーディング信号ＢＳ０〜ＢＳ３が各々ロー状態からハイ状態に遷移する。
【００２６】
図５は、消去ブロックサイズ可変回路１００中のブロックアドレスレジスタ１４０の詳細回路図である。このブロックアドレスレジスタ１４０は、外部から印加される消去ブロックアドレス信号ＢＡ０〜ＢＡ２５５を、外部から印加されるアドレスロード信号ＡＤＬによって貯蔵し、ブロックサイズデコーダ１３０からのデコーディング信号ＢＳ０〜ＢＳ２５５による消去ブロックアドレス信号Ａ０，Ａ０バー〜Ａ２５５，Ａ２５５バーを出力する。このブロックアドレスレジスタ１４０は、消去ブロックアドレスを貯蔵するための複数（具体的には、２５６個）のレジスタ手段１４０−０〜１４０−２５５からなる。各レジスタ手段１４０−０〜１４０−２５５は、消去ブロックアドレス信号ＢＡ０〜ＢＡ２５５の各々を外部から印加されるアドレスロード信号ＡＤＬによって入力する２進カウンタ１４１と、この２進カウンタ１４１の出力を反転させるための第１反転ゲート１４２と、この第１反転ゲート１４２の出力とブロックサイズデコーダ１３０からのデコーディング信号ＢＳｉを入力する第１ノアゲート１４３と、前記２進カウンタ１４１の出力とブロックサイズデコーダ１３０からのデコーディング信号ＢＳｉを入力する第２ノアゲート１４４と、前記第１ノアゲート１４３と第２ノアゲート１４４の出力を各々反転させ、消去ブロックアドレス信号Ａｉと反転消去ブロックアドレス信号Ａｉバーを出力する第３反転ゲート１４５と第４反転ゲート１４６で構成される。
【００２７】
このようなブロックアドレスレジスタ１４０の動作を見ると、ブロックサイズデコーダ１３０から全てロー状態のデコーディング信号ＢＳ０〜ＢＳ２５５が印加されると、ブロックアドレスレジスタ１４０の出力中、Ａ０〜Ａ２５５バーは全てロー状態になる。一方、デコーディング信号中、ＢＳ０だけがハイ状態に出力された場合は、入力アドレス信号ＢＡ０〜ＢＡ２５５に関係なしに、デコーディング信号ＢＳ０によって出力アドレス信号Ａ０，Ａ０バーが全てハイ状態になる。また、デコーディング信号中、ＢＳ０，ＢＳ１がハイ状態に出力された場合は、アドレス信号Ａ０，Ａ０バー，Ａ１，Ａ１バーが全てハイ状態になり、デコーディング信号中、ＢＳ０〜ＢＳ２がハイ状態に出力された場合は、アドレス信号Ａ０，Ａ０バー〜Ａ２，Ａ２バーが全てハイ状態になる。このようにデコーディング信号ＢＳ０〜ＢＳ２５５によって、ブロックアドレスレジスタ１４０から該当するアドレス信号がハイ状態に出力される。
【００２８】
図６は、消去ブロックサイズ可変回路１００中のプリデコーダ１５０の詳細回路図である。この図６を参照すると、プリデコーダ１５０は、ブロックアドレスレジスタ１４０から出力されるアドレス信号中、下位３ビットのアドレス信号Ａ０，Ａ１，Ａ２を入力してプリデコーディングする。図６に示されるように、プリデコーダ１５０は、プリデコーディング信号Ｐ０〜Ｐ７をメインロウデコーダ２００に出力するプリデコーディング手段１５０−０〜１５０−７を有する。
【００２９】
各プリデコーディング手段１５０−０〜１５０−７は、ブロックアドレスレジスタ１４０から出力されるアドレス信号中、下位３ビットのアドレス信号Ａ０，Ａ１，Ａ２あるいはそれらの相補アドレス信号を入力してナンド論理し、ナンド論理した値をインバータ１５２を介してプリデコーディング信号Ｐ０〜Ｐ７としてメインロウデコーダ２００に出力するナンドゲート１５１で構成される。図６はプリデコーディング信号Ｐｉに対するプリデコーダであるが、プリデコーディング信号Ｑｉ及びＲｉに対するプリデコーダも同一に構成される。
【００３０】
そして、このようなプリデコーダ１５０からプリデコーディング信号Ｐｉ，Ｑｉ，Ｒｉはメインロウデコーダ２００に印加され、メインロウデコーダ２００はプリデコーディング信号Ｐｉ，Ｑｉ，Ｒｉによってメモリセルアレイ４００の複数のメモリブロック中、該当するブロックを選択する。
【００３１】
以上のように、ブロックサイズ変更モードのためのコマンド信号６Ｃｈが外部から印加されると、コマンドレジスタ１１０からの消去モード命令信号Ｓｃｂがロー状態からハイ状態に遷移される。つづいて、消去されなければならないブロックサイズに対応したデータとブロックアドレスが各々ブロックサイズレジスタ１２０及びブロックアドレスレジスタ１４０に印加される。そして、ブロックサイズレジスタ１２０に入力されたブロックサイズデータが‘００ｈ’であると、ブロックサイズデコーダ１３０の出力ＢＳ０〜ＢＳ２５５が全てロー状態に維持され、ブロックサイズデータが‘０１ｈ’であると、ブロックサイズデコーダ１３０の出力ＢＳ０がハイ状態に遷移され、ブロックサイズデータが‘０２ｈ’であるとブロックサイズデコーダ１３０の出力ＢＳ０，ＢＳ１がローからハイ状態に遷移される。
【００３２】
ブロックアドレスレジスタ１４０の出力はプリデコーダ１５０によってプリデコーディングされ、選択されたワードラインを活性化させるようになる。この時、ブロックサイズに対応したデータをデコーディングするブロックサイズデコーダ１３０のデコーディング出力ＢＳ０〜ＢＳ２５５が全てロー状態であると、入力されたブロックアドレスによってプリデコーダ１５０の出力中、一つだけがロー状態からハイ状態に遷移される。また、ブロックサイズデータのデコーディング出力ＢＳ１がハイ状態であると、入力されたブロックアドレス中、反転及び非反転出力Ａ０バー，Ａ０が全てハイ状態になり、プリデコーダ１５０の出力Ｐ０とＰ１，Ｐ２とＰ３，Ｐ４とＰ５、あるいはＰ６とＰ７が同時にロー状態からハイ状態に遷移される。
【００３３】
又、入力されたブロックサイズデータのデコーディング出力ＢＳ０とＢＳ１がハイ状態であると、入力されたブロックアドレス中、最下位ビットの反転出力Ａ０バー及び非反転出力Ａ０とその次の最下位ビットの反転出力Ａ１バー及び非反転出力Ａ１が全てハイ状態になって、プリデコーダ１５０の出力Ｐ０〜Ｐ３あるいはＰ４〜Ｐ７が同時にロー状態からハイ状態に遷移される。このように、入力されたブロックサイズに対応したデータによって活性化されるブロックアドレスプリデコーダの数が変わるようになり、これによって選択されるメモリブロックの数も変わるようになる。
【００３４】
そして、このような方法によるメモリブロックの選択動作が成立すると、メモリセルに対する消去動作のためのコマンドＤ０ｈが入力され、メモリセルに対する消去動作が遂行されると、入力されたブロックサイズデータによって選択されたメモリブロックの全てのセルが同時に消去されるようになる。
【００３５】
【発明の効果】
このように本発明によれば、設計する時、既に定められた消去ブロックの大きさを可変させることができる可変回路を具備し、外部から入力されるデータによって不揮発性半導体メモリ装置の同時に消去されるメモリセルの数を変えることができるようにしたので、多くの量のデータを一時に消去することができ、これによって半導体メモリ素子の能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による消去ブロックサイズを可変させることができる半導体メモリ装置のブロック図。
【図２】図１の半導体メモリ装置におけるメインロウデコーダ及びメモリセルアレイの詳細回路図。
【図３】図１の半導体メモリ装置におけるブロックサイズレジスタの詳細回路図。
【図４】図１の半導体メモリ装置におけるブロックサイズデコーダの詳細回路図。
【図５】図１の半導体メモリ装置におけるブロックアドレスレジスタの詳細回路図。
【図６】図１の半導体メモリ装置におけるブロックアドレスプリデコーダの詳細回路図。
【符号の説明】
１００    消去ブロックサイズ可変回路
１１０    コマンドレジスタ
１２０    ブロックサイズレジスタ
１３０    ブロックサイズデコーダ
１４０    ブロックアドレスレジスタ
１５０    ブロックアドレスプリデコーダ
２００    メインロウデコーダ
４００    メモリセルアレイ
【図１】
0003698526.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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