(57)【特許請求の範囲】
【請求項１】
セルアレイ領域と周辺回路領域とを含むメインパターン領域と、前記メインパターン領域に形成されるパターンの工程変数を間接的に評価するためのテストパターンを含むTEG領域とを有する半導体素子の素子分離方法において、
前記TEG領域内の半導体基板上に活性領域を限定すると共に前記活性領域の周囲にダミー活性領域を限定するためのマスクパターンを形成する工程と、
前記マスクパターンを蝕刻マスクとして前記半導体基板を蝕刻して相応の深さを有するトレンチ領域を形成する工程と、
結果物の全面に対して前記トレンチ領域を埋め込むように絶縁膜を形成する工程と、
前記活性領域上の絶縁膜のみが露出するようなフォトレジストパターンを前記絶縁膜上に形成する工程と、
前記フォトレジストパターンを蝕刻マスクとして露出した絶縁膜を蝕刻することにより、前記活性領域上に所定の厚さを有する絶縁膜パターンを形成する工程と、
前記フォトレジストパターンを取り除く工程と、
前記ダミー活性領域上に絶縁膜が残るように、前記活性領域が露出されるまで前記絶縁膜パターンをソフトパッドを用いたＣＭＰによる平坦化を行って前記トレンチ領域内に素子分離膜を形成する工程と、
を含むことを特徴とする半導体素子の素子分離方法。
【請求項２】
前記マスクパターンは、窒化膜で形成されることを特徴とする請求項１に記載の半導体素子の素子分離方法。
【請求項３】
前記絶縁膜は、TEOS(tetra-ethyl-ortho-silicate)膜で形成されることを特徴とする請求項１に記載の半導体素子の素子分離方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の素子分離方法に係り、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による素子分離方法におけるトレンチ埋立物質の平坦化工程でＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）領域にオーバーポリシング現象が発生することを防止し得る半導体素子の素子分離方法に関する。
【従来の技術】
１ギガ級のＤＲＡＭの如き高集積メモリ装置が開発されるに伴って、デザインルールが進歩し、各素子間の間隔が狭まくなってきた。従って、素子間の絶縁方法を更に効率の良いものにする必要がある。素子分離方法として広く採用されている既存のＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法には、素子分離膜のフィールド酸化膜の形成時に発生するバーズビークによりフィルド酸化膜間の活性領域面積が減少する問題点があった。そこで、不要な部分による面積損失を最大限に減らしながら狭い面積でも所望の素子分離を行い得る新たな素子分離方法が提案された。その方法の一つがＳＴＩによる素子分離法である。
【０００２】
ＳＴＩ法は、シリコン基板において素子を分離させる部分（素子分離領域）に該当する領域をエッチングした後に、酸化膜を蒸着し、その酸化膜の平坦化する工程を経て素子間を分離する方法である。ＳＴＩ法は、ＬＯＣＯＳ法とは異なりバーズビークが存在しないので、限られた面積内において活性領域の面積を減少させることなく素子分離特性に優れた素子分離膜を提供することができる。
【０００３】
ＳＴＩを形成する工程中で最も重要なのは平坦化工程である。即ち、シリコン基板の表面に影響を及ぼすことなくトレンチ埋立用酸化膜の表面を平坦にすることが重要である。このために主に用いる平坦化方法として、エッチバック工程とＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程が挙げられる。このうちＣＭＰ工程による平坦化方法は、機械的な方法と化学的な方法とを同時に用いて酸化膜を研磨することによりウェーハの全面を平坦にする方法である。この方法はポリシングパッドを用いるので均一な平坦化を行うことができる。また、化学作用を起こすスラリーを用いるので平坦化工程における選択比を増加させることができる。従って、ＳＴＩによる素子分離工程では、平坦化方法として主にＣＭＰ工程が採用されている。
【０００４】
ＣＭＰ工程で使用されるポリシングパッドは、ソフトパッドとハードパッドとに分けられるが、一般的には、ＳＴＩによる素子分離工程における平坦化工程にはウェーハの表面状態に対応するような所定の柔軟性を有するソフトパッドが使用される。ところが、ＳＴＩ平坦化工程でソフトパッドを使用する場合、ウェーハ上の活性領域により形成された表面の凹凸によりその上に蒸着された酸化膜の表面も凸凹になり、結果的に平坦化工程を経た後の酸化膜の表面でディッジング現象が発生し得る。このような現象を防止するため、従来は、ＳＴＩ平坦化工程の前にウェーハ上の活性領域に該当する部分の酸化膜の一部をエッチングして取り除いた後に平坦化工程を行っていた（Ｂ．Ｈ．Ｒｏｈ等，”Ｈｉｇｈｌｙ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ  ｆｏｒ  Ｇｉｇａ  Ｂｉｔ  ＤＲＡＭ”，  Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  １９９５  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，  Ｏｓａｋａ，  １９９５，  ｐｐ．５９０−５９２）。
【０００５】
図１Ａ乃至図３Ｂは、前述した従来技術に係るＳＴＩ法による素子分離法を説明するための断面図である。図１Ａ，図２Ａ，図３Ａは、メインパターン領域中のセルアレイ領域を示したものであり、図１Ｂ，図２Ｂ，図３Ｂは、メインパターン領域に形成されるパターンの工程変数を間接的に測定するためのＴＥＧ領域を示したものである。
【０００６】
従来のＳＴＩ法では、図１Ａ及び図１Ｂに示すように、先ず、半導体基板１０上にトレンチ１２を形成して活性領域とフィルド領域を定義し、トレンチ１２の側壁を酸化させ、その後、トレンチ１２を酸化物層１４により埋め立てる。次に、その結果物に対して、ＣＭＰによる平坦化工程を実行する際に発生し得るディッシング現象を防止するために、酸化物層１４を選択的にエッチングするための工程を施す。このため、酸化物層１４のうち半導体基板１０の活性領域に該当する部分のみを選択的に開口したフォトレジストパターン１６を形成する。
【０００７】
そして、図２Ａ及び図２Ｂに示すように、フォトレジストパターン１６をマスクとして酸化物１４を所定の厚さだけエッチングする。その結果、セルアレイ領域では、図２Ａに示すように部分的に酸化物による柱２０が形成され、ＴＥＧ領域では、図２Ｂに示すように活性領域とフィルド領域間の境界に沿って酸化物からなる狭いスパイク２２が形成される。
【０００８】
次いで、上記の結果物に対してソフトパッド３０を用いてＣＭＰ工程を施す。図３Ａ及び図３Ｂは、ソフトパッド３０を用いて酸化物１４に対して平坦化工程を施した結果を示している。図３Ａから分かるように、セルアレイ領域ではＣＭＰによる平坦化工程時にポリシングされる酸化物の量が少量になり、結果的にディッシング現象が発生しない平坦な半導体基板を得ることができる。
【０００９】
ところが、ＴＥＧ領域は、セルアレイ領域と比べてパターンの数やその面積等において著しく異なる。即ち、ＴＥＧ領域では、活性領域はフィルド領域に比べて非常に小さな面積しかもたない。従って、ＣＭＰ工程時において、ソフトパッド３０の面は、ＴＥＧ領域のほとんどを占めているフィルド領域の表面に主に接するようになる。そして、スパイク２２は、増加された物理的力により研磨されて取り除かれる。従って、ＴＥＧ領域でのＣＭＰによる酸化物の除去量がセルアレイ領域より大きくなり、その結果、図３Ｂに示すようにＴＥＧ領域ではフィルド領域での酸化物の高さが活性領域より低く形成される。
【００１０】
以上のように、従来技術に係るＳＴＩ法によって素子を分離した場合、ＴＥＧ領域では、活性領域よりも低い素子分離膜が形成され、その厚さはセルアレイ領域における素子分離膜よりも薄い。従って、ＴＥＧ領域において実測した電気的な特性に基づいてセルアレイ領域における電気的特性を正確に評価することができないという問題がある。
【発明が解決しょうとする課題】
本発明は、前述のような従来の問題点を解決するために案出されたものであり、広いパターンで構成される素子の特性と狭いパターンで構成される素子の特性とを両立させ得る素子分離方法を提供することを目的とし、より詳しくは、例えばＴＥＧ領域において評価した電気的特性に基づいてセルアレイ領域及び周辺回路領域における電気的特性を正確に評価し得る半導体素子を製造するための素子分離方法を提供することを目的とする。
【課題を解決するための手段】
上記目的を達成するために本発明は、セルアレイ領域と周辺回路領域とを含むメインパターン領域と、前記メインパターン領域に形成されるパターンの工程変数を間接的に測定するためのテストパターンを含むＴＥＧ領域とを有する半導体素子の素子分離方法において、前記ＴＥＧ領域内の半導体基板上に活性領域を限定すると共に前記活性領域の周囲にダミー活性領域を限定するためのマスクパターンを形成する工程と、前記マスクパターンを蝕刻マスクとし前記半導体基板を蝕刻して一定の深さを有するトレンチ領域を形成する工程と、前記結果物の全面にトレンチ領域を埋め込む絶縁膜を形成する工程と、前記絶縁膜上に前記活性領域上の絶縁膜が露出するようなフォトレジストパターンを形成する工程と、前記フォトレジストパターンを蝕刻マスクとして前記露出された絶縁膜を蝕刻することにより、前記活性領域上に所定の厚さを有する絶縁膜パターンを形成する工程と、前記フォトレジストパターンを取り除く工程と、前記活性領域が露出されるまで前記絶縁膜パターンを平坦化して前記トレンチ領域内に素子分離膜を形成する工程とを含むことを特徴とする。
【００１１】
例えば、前記マスクパターンは窒化膜で形成されることが望ましく、前記絶縁膜はＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）膜で形成されることが望ましい。
さらに、前記素子分離膜を形成する工程における前記絶縁膜パターンの平坦化は、ＣＭＰ工程により行うことが望ましく、前記ＣＭＰ工程はソフトパッドを用いて行うことが望ましい。
【００１２】
また、本発明は、広いパターンで構成される広パターン領域と、狭いパターンで構成される狭パターン領域とを有する半導体素子の素子分離方法において、前記広パターン領域の半導体基板上に活性領域を限定すると共に前記活性領域の周囲にダミー活性領域を限定するためのマスクパターンを形成する工程と、前記マスクパターンを蝕刻マスクとして前記半導体基板を蝕刻して相応の深さを有するトレンチ領域を形成する工程と、形成したトレンチ領域を埋め込むように絶縁膜を形成する工程と、  前記活性領域上の絶縁膜が露出するようなフォトレジストパターンを前記絶縁膜上に形成する工程と、前記フォトレジストパターンを蝕刻マスクとして露出した絶縁膜を蝕刻することにより、前記活性領域上に所定の厚さを有する絶縁膜パターンを形成する工程と、前記フォトレジストパターンを取り除く工程と、  前記活性領域が露出されるまで前記絶縁膜パターンを平坦化して前記トレンチ領域内に素子分離膜を形成する工程とを含むことを特徴とする。
【００１３】
本発明により素子を分離すると、例えばＴＥＧ領域において評価した電気的特性に基づいてセルアレイ領域及び周辺回路領域における電気的特性を正確に評価することができる。
【発明の実施の形態】
以下、添付図面を参照しながら本発明の１つの実施の形態を詳細に説明する。
【００１４】
図４乃至図８は、本発明の好適な実施の形態に係る半導体素子の素子分離方法を説明するための断面図であり、ＴＥＧ領域（広いパターンで構成される領域の一例）のみを示している。セルアレイ領域と周辺回路とを含むメインパターン領域（狭いパターンで構成される領域の一例）に関しては、例えば、図１Ａ，図２Ａ，図３Ａを参照して説明した素子分離方法により活性領域が分離される。
【００１５】
図４は、マスクパターン１１０，１１０ａを形成する工程を説明するための断面図である。まず、シリコンからなる半導体基板１００上に活性領域Ａを限定するためのマスクパターン１１０と、マスクパターン１１０の周囲にダミー活性領域Ｂを限定するためのマスクパターン１１０ａを形成する。マスクパターン１１０，１１０ａは、半導体基板１００に対して蝕刻選択度の良好なシリコン窒化膜によって形成することが望ましい。前記のように、活性領域Ａの周囲にダミー活性領域Ｂを更に限定することにより、両領域の間の非活性領域の幅を所定のサイズ以下に調節することができる。
【００１６】
図５は、トレンチ領域１２５を形成する工程を説明するための断面図である。具体的に説明すると、マスクパターン１１０，１１０ａを蝕刻マスクとして半導体基板１００を食刻して、所定の深さを有するトレンチ領域１２５を形成する。次に、マスクパターン１１０，１１０ａを取り除いて、トレンチ領域１２５の間において基板１００から突出された活性領域Ａ及びダミー活性領域Ｂを形成する。図４で説明したように、活性領域Ａの周囲にダミー活性領域Ｂを形成することにより、トレンチ領域１２５の幅を所定サイズ以下に調節することができる。
【００１７】
図６は、トレンチ領域１２５を埋め込んだ絶縁膜１３０を形成し、その上に活性領域Ａの上部の絶縁膜１３０が露出するようなフォトレジストパターン１４０を形成する工程を説明するための断面図である。更に詳しく説明すると、トレンチ領域１２５の形成された結果物の全面に絶縁膜１３０、例えば段差塗布性に優れたＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）膜を形成する。次に、絶縁膜１３０上にフォトレジスト膜を塗布した後に、これを通常の写真蝕刻工程によりパタニングして、活性領域Ａ上の絶縁膜１３０を露出させたフォトレジストパターン１４０を形成する。
【００１８】
図７は、絶縁膜１３０をＣＭＰ法により平坦化する工程を説明するための断面図である。更に詳しく説明すると、フォトレジストパターン１４０を蝕刻マスクとして、露出した絶縁膜１３０を蝕刻することにより、活性領域Ａの上に所定の厚さを有する絶縁膜パターン１３０ａを形成する。その結果、活性領域Ａとその活性領域Ａを取り囲むフィールド領域との境界に沿って、絶縁膜パターン１３０ａにより狭いスパイク１３２が形成され、ダミー活性領域Ｂ上には絶縁膜パターン１３０ａが最初に積層された厚さのままで残される。次いで、フォトレジストパターン１４０を取り除いた後に、絶縁膜パターン１３０ａをＣＭＰ工程により平坦化するために、絶縁膜パターン１３０ａの形成された結果物の全面にポリシングパッド、望ましくはソフトパッド１５０を載せる。この際、ソフトパッド１５０には矢印方向に物理的な力が与えられ、図７に示すように、ソフトパッド１５０は絶縁膜パターン１３０ａの形成された結果物の表面の凸凹に沿って接するようになる。
【００１９】
図８は、トレンチ領域１２５を埋め込む素子分離膜１３０ｂを形成する工程を説明するための断面図である。まず、ソフトパッド１５０を用いて活性領域Ａが露出されるまで絶縁膜パターン１３０ａを研磨することにより、素子分離膜１３０ｂを形成する。このとき、トレンチ領域１２５内の絶縁膜パターン１３０ａの表面は、ダミー活性領域Ｂ上に残っている絶縁膜パターン１３０ａの高さに比べて非常に低いので、緩和された圧力がソフトパッド１５０により与えられる。従って、ＣＭＰ工程による平坦化工程の際に、トレンチ領域１２５内の絶縁膜パターン１３０ａの蝕刻率は相対的に小さい（遅い）ので、図８に示すように、トレンチ領域１２５内に形成された素子分離膜１３０ｂの表面は、露出した活性領域Ａの表面と同一な高さを有する。
【００２０】
本発明の好適な実施の形態に拠れば、ＴＥＧ領域に活性領域を形成する際に、１つのマスクパターンを用いて、活性領域とダミー活性領域とを同時に形成することができる。
【００２１】
このダミー活性領域は、必要な密度で形成可能である。すなわち、各ダミー活性領域の位置は特定の位置に限定されず、また、各ダミー活性領域の間の距離は特定の距離に限定されず、必要に応じた配置を任意に選択することができる。従って、ダミー活性領域の密度を小さくすべき工程条件の下でもＣＭＰ法による平坦化工程を効率良く行うことができる。
【００２２】
また、本発明の好適な実施の形態によれば、トレンチ領域を埋め込むための絶縁膜を形成した後、平坦化工程を行う前に、ＴＥＧ領域の活性領域でのみ当該絶縁膜の一部を取り除いて当該活性領域の周囲にスパイクを形成し、ダミー活性領域上には絶縁膜を初期の厚さのまま残す。その結果、ＣＭＰによる平坦化工程の際にソフトパッドを介して活性領域に伝達される圧力がダミー活性領域に残された絶縁物により分散される効果が得られる。従って、本実施の形態によれば、ダミー活性領域の密度を小さくした場合にもＣＭＰによる平滑化工程時にディッシング現象を起さず効率良く平坦化を行うことができる。
【００２３】
また、本発明の好適な実施の形態に拠れば、ＴＥＧ領域内にダミー活性領域を形成することにより、ＴＥＧ領域内のトレンチ領域に実際の半導体素子内に形成される素子分離膜と同一な厚さを有する素子分離膜を形成することができる。従って、ＴＥＧ領域において評価した電気的な特性に基づいてセルアレイ領域及び周辺回路領域での電気的特性を正確に評価することができる。
本発明は上記の特定の実施の形態に限られず、本発明の技術的思想の範囲内で内で様々な変形をなし得ることは明白である。
【発明の効果】
本発明に拠れば、広いパターンで構成される素子の特性と狭いパターンで構成される素子の特性とを両立させることができ、例えばＴＥＧ領域において評価した電気的特性に基づいてセルアレイ領域及び周辺回路領域における電気的特性を正確に評価し得る半導体素子を製造することができる。
【００２４】
【図面の簡単な説明】
【図１Ａ】
【図１Ｂ】従来技術に係る素子分離方法を説明するための図である。
【図２Ａ】
【図２Ｂ】従来技術に係る素子分離方法を説明するための図である。
【図３Ａ】
【図３Ｂ】従来技術に係る素子分離方法を説明するための図である。
【図４】本発明の好適な実施の形態に係る素子分離方法を説明するための図である。
【図５】本発明の好適な実施の形態に係る素子分離方法を説明するための図である。
【図６】本発明の好適な実施の形態に係る素子分離方法を説明するための図である。
【図７】本発明の好適な実施の形態に係る素子分離方法を説明するための図である。
【図８】本発明の好適な実施の形態に係る素子分離方法を説明するための図である。
【図１Ａ】
0003632804.tif 000002
【図１Ｂ】
0003632804.tif 000003
【図２Ａ】
0003632804.tif 000004
【図２Ｂ】
0003632804.tif 000005
【図３Ａ】
0003632804.tif 000006
【図３Ｂ】
0003632804.tif 000007
【図４】
0003632804.tif 000008
【図５】
0003632804.tif 000009
【図６】
0003632804.tif 000010
【図７】
0003632804.tif 000011
【図８】
0003632804.tif 000012