(57)【特許請求の範囲】
【請求項１】
半導体基板の上に、少なくとも最下層がＰｔからなるショットキー電極を形成し、当該ショットキー電極を熱処理することによってＰｔ層と半導体基板をショットキー接合させる半導体装置の製造方法において、
前記ショットキー電極の最下層のＰｔを、２０Å／ｓｅｃ以下の蒸着速度で半導体基板上に蒸着させることを特徴とする半導体装置の製造方法。
【請求項２】
前記最下層のＰｔの蒸着速度が、２Å／ｓｅｃ以上であることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ショットキー電極は、前記Ｐｔ層の上にＭｏ層を形成し、その上にＴｉ層を形成し、その上方に低抵抗金属層を形成したものであることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記最下層のＰｔ層のうち、能動層と接している領域のＰｔを能動層と完全に反応させることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板は、化合物半導体基板であることを特徴とする、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関する。特に、高出力用のＧａＡｓＭＥＳＦＥＴ等の電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
Ｐｔによってゲート電極を形成し、そのゲート電極に熱処理を施すことによってゲート電極を能動層とショットキー接合させるＰｔ埋め込み型の電界効果トランジスタは、所望のショットキー特性、電流値、しきい値電圧、高い耐圧が得られ、非常に有効なデバイスである。
【０００３】
図１は従来のＰｔ埋め込み型のＧａＡｓＭＥＳＦＥＴ９の製造工程を示す断面図である。図１（ａ）はゲート電極及びソース、ドレイン電極を形成する前の半絶縁性ＧａＡｓ基板１を示す図であって、ＧａＡｓ基板１の表面にはｎ型イオン注入層からなる能動層２が形成され、その下にはｐ層３が形成されている。また、能動層２及びｐ層３の両側には、それぞれｎ型イオンを高濃度に注入されたｎ＋領域（ソース領域、ドレイン領域）４が形成されている。
【０００４】
まず、このＧａＡｓ基板１のｎ＋領域４の上には、フォトリソグラフィ法により、図１（ｂ）に示すように、ｎ＋領域とオーミック接合するソース電極５及びドレイン電極６を形成して合金化のための熱処理を施す。ついで、能動層２の上面にゲート電極７となるＰｔが真空蒸着法などにより、１００〜２００Å／ｓｅｃの蒸着速度で堆積される。この後、Ｈ２ガス中において約４００℃で熱処理を施すと、Ｐｔが能動層に拡散してＰｔとＧａＡｓが固相反応し、ＰｔＡｓやＰｔＧａ等を主とする金属化合物を形成する。このＰｔＡｓやＰｔＧａ等からなる反応層８は良好なショットキー接合となり、固相反応の進行に伴って接合位置はＧａＡｓ中へ移動してゆき、図１（ｄ）のような埋め込み型Ｐｔゲート電極７を備えたＧａＡｓＭＥＳＦＥＴ９が形成される。
【０００５】
【発明が解決しようとする課題】
Ｐｔは膜応力が大きく、ＧａＡｓ基板等の半導体基板との密着性があまり良好でないため、Ｐｔゲート電極の膜厚を大きくすると密着性が悪くなって剥離し易くなる。そのため、Ｐｔをゲート電極として用いる電界効果トランジスタでは、Ｐｔを比較的薄く（膜厚約５００Å）形成している。しかし、１００〜２００Å／ｓｅｃの蒸着速度でＰｔゲート電極の膜厚を薄くすると、膜厚の制御が困難になり、ゲート電極の膜厚ばらつきはそのまま特性ばらつきの原因となるので、特性ばらつきのない電界効果トランジスタを作製することができないという問題があった。
【０００６】
そこで、Ｐｔと半導体基板との密着性を良好にするため、Ｐｔの下層にＴｉやＳｉ等の金属を薄く形成する手法などが用いられている。しかし、これらの方法では、密着性を向上させるためのＴｉやＳｉ等の層が厚すぎると、Ｐｔ本来のショットキー特性を得られないので、ＴｉやＳｉ等の層を薄く形成しなければならず、その制御性に問題があり、均一な特性の電界効果トランジスタを作製できないという問題があった。
【０００７】
本発明は叙上の従来例の欠点に鑑みてなされたものであり、その目的とするところは、半導体装置のショットキー電極において、密着性のよいＰｔ層を形成することができ、しかも薄い膜厚のＰｔ層を制御性よく作製することができるようにすることにある。
【０００８】
【発明の開示】
本発明による半導体装置の製造方法は、半導体基板の上に、少なくとも最下層がＰｔからなるショットキー電極を形成し、当該ショットキー電極を熱処理することによってＰｔ層と半導体基板をショットキー接合させるものであって、前記ショットキー電極の最下層のＰｔを、２０Å／ｓｅｃ以下の蒸着速度で半導体基板上に蒸着させることを特徴としている。
【０００９】
ショットキー電極のＰｔを２０Å／ｓｅｃ以下の蒸着速度で成膜すると、膜応力の小さいＰｔ層を形成することができ、半導体基板との良好な密着性を示した。従って、Ｐｔの膜剥がれを生じにくくすることができ、半導体装置の歩留りを向上させることができる。
【００１０】
また、このように蒸着速度を遅くすることによって、Ｐｔ膜の膜厚制御も容易になるので、薄いＰｔ膜を形成しても膜厚ばらつきが生じにくく、ピンチオフ電圧Ｖｐや飽和ドレイン電流Ｉｄｓｓ等の特性を安定させることができる。さらに、従来のようにＰｔ層の下層にＴｉやＳｉ等の層を形成する必要もないので、その制御性の問題も生じない。
【００１１】
一方、前記最下層のＰｔの蒸着速度は、２Å／ｓｅｃ以上であることが望ましい。蒸着速度がこれよりも遅くなると、却って膜厚の制御が容易でなくなり、Ｐｔの半導体基板中への拡散量が変動してピンチオフ電圧等の素子特性もばらつくからである。
【００１２】
このような半導体装置としては、化合物半導体を用いたものに適用することができ、なかでもＧａＡｓＭＥＳＦＥＴに用いることができる。特に、最下層のＰｔ層と能動層を反応させてショットキー接合を形成するＰｔ埋め込み型の電界効果トランジスタに用いることによって高い効果を納めることができる。しかも、その場合、熱処理によって最下層のＰｔ層を能動層と完全に反応させておけば、素子特性のばらつきを小さくして素子特性を安定させることができ、また、最下層のＰｔ層の膜厚制御によって素子特性を容易に管理することができる。
【００１３】
ショットキー電極の構成としては、Ｐｔ層（熱処理後には、反応層）の上にＭｏ層、その上にＴｉ層、その上方にＡｕやＡｌ等の低抵抗金属層を形成したものが望ましい。このような電極構成によれば、最下層のＰｔ層を能動層と完全に反応させることによって良好なショットキー接合を得ることができ、順バイアス下においても良好な動作を行なわせることができる。さらに、低抵抗金属層によってゲート抵抗を小さくすることができる。また、Ｍｏ層の働きによって、Ｐｔ層とＴｉ層との相互拡散を防止し、また、Ｐｔ層が能動層と完全に反応し終えた時点でゲート電極と能動層との反応を停止させることができる。さらに、Ｍｏ層は膜ストレスが大きくてＡｕ層やＡｌ層との密着性が悪いが、Ｍｏ層の上にＴｉ層を形成することによってＭｏ層との密着性を良好にすることができる。
【００１４】
【発明の実施の形態】
（実施形態）
図２（ａ）〜（ｈ）は本発明の一実施形態によるＰｔ埋め込み型のＧａＡｓＭＥＳＦＥＴ（ＰｔゲートＦＥＴ）の製造工程を示す概略断面図である。以下、図２に従って本発明の最適な実施形態を説明する。まず、図２（ａ）に示すように、半絶縁性ＧａＡｓ基板１１の表面にｐ型イオン、例えばＢｅ、Ｍｇを加速エネルギー２００ｋｅＶ、注入イオン密度２×１０１２／ｃｍ２で注入してｐ層１２を形成する。ついで、図２（ｂ）に示すように、ｎ型イオン、例えばＳｉを加速エネルギー１００ｋｅＶ、注入イオン密度５×１０１２／ｃｍ２で注入してｎ型能動層１３を形成する。
【００１５】
つぎに、図２（ｃ）に示すように、ＧａＡｓ基板１１の表面をフォトレジスト１４により覆い、フォトリソグラフィによりソース領域及びドレイン領域を形成しようとする領域においてフォトレジスト１４を開口し、このフォトレジスト１４をマスクとし、マスク開口を通して選択的にｎ型イオン、例えばＳｉを加速エネルギー１８０ｋｅＶ、注入イオン密度１×１０１３／ｃｍ２で注入し、ｎ＋領域１５（ソース領域、ドレイン領域）を形成する。その後、図２（ｄ）に示すように、ｎ＋領域１５の上にＡｕ−Ｇｅ系からなる金属を用いてソース電極１６及びドレイン電極１７を形成し、両電極１６，１７を熱処理によって合金化してｎ＋領域１５にオーミック接合させる。
【００１６】
ついで、ＧａＡｓ基板１１の表面にレジスト膜１９を形成し、フォトリソグラフィを行ない、図２（ｅ）に示すように、ゲート長に等しい幅を有し、逆テーパ状をした開口２０をレジスト膜１９にあける。ついで、リン酸系のエッチング液に浸漬してリセス１８を形成する。
【００１７】
この後、図２（ｆ）に示すように、蒸着法により、レジスト膜１９の開口２０を通して能動層１３の上に、膜厚３００ÅのＰｔ、膜厚２００ÅのＭｏ、膜厚１０００ÅのＴｉ、膜厚５００ÅのＰｔ、膜厚３５００ÅのＡｕからなるゲート電極用金属層２１を順次堆積させる。このとき最下層のＰｔ層を蒸着させる際には、その蒸着速度（デポレート）は、２〜２０Å／ｓｅｃとする。こうしてレジスト膜１９の上に堆積したＰｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕからなるゲート電極用金属層２１をレジスト膜１９とともに剥離（リフトオフ）し、図２（ｇ）及び図３に示すような、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕからなるゲート電極２２を形成する。
【００１８】
この後、ＧａＡｓ基板２２を約３８０℃で１分間の熱処理を行う。熱処理を行なうと、図４（ａ）（ｂ）に模式的に示すように、最下層のＰｔがＧａＡｓ中へ拡散し、ＧａＡｓと反応して合金化し、ＰｔＡｓやＰｔＧａ等の化合物を生成する。この熱処理工程においては、Ｐｔが能動層中へ約５００Å拡散し、ＧａＡｓと固相反応してＰｔＡｓやＰｔＧａ等を含む反応層２３を生成し、ゲート電極２２を能動層１３とショットキー接合させる。その結果、図２（ｈ）に示すように、反応層（ＰｔＡｓ、ＰｔＧａ）／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕからなる、良好なショットキー接合のＰｔ埋め込み型のゲート電極２２を備えたＰｔゲートＦＥＴ２４が形成される。
【００１９】
（本実施形態の特徴）
上記プロセスによって製造されたＰｔゲートＦＥＴにあっては、ゲート電極は、Ｐｔ（又は、反応層）／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕからなっている。このうち、最下層のＰｔ層は上記のように能動層と反応し、ＰｔＡｓやＰｔＧａ等からなる反応層を生成して埋め込み型のゲート電極を形成し、良好なショットキー接合を実現するものである。
【００２０】
本発明の製造方法においては、ゲート電極の最下層のＰｔ層は必ずしもすべてをＧａＡｓに拡散させてＧａＡｓと完全に反応させる必要はないが、以下に述べるように、完全にＧａＡｓと反応させるのが好ましい。
【００２１】
ＧａＡｓと反応していないＰｔ層が残っていたり、Ｐｔ以外の金属がＧａＡｓ中に拡散してＧａＡｓと反応したりすると、熱処理工程における熱や素子動作時の熱によって反応層が変化し、素子特性がばらついたり、不安定になったり、劣化したりする。これに対し、能動層の上に形成されたＰｔ層をＧａＡｓと完全に反応させて反応層を形成すれば、ゲート電極形成後の後工程において、ゲート電極の熱処理温度と同程度もしくはそれ以上の熱処理温度におかれても、Ｐｔ層とＧａＡｓとの反応はそれ以上進むことがなく、素子特性が変化することがない。特に、素子のピンチオフ電圧が変動することがない。同じように、素子動作時の発熱によっても、ピンチオフ電圧等の素子特性が変化して不安定になる恐れがない。従って、最下層のＰｔ層はＧａＡｓと完全に反応させることが望ましい。
【００２２】
また、本発明の製造方法によれば、ゲート電極の最下層のＰｔ層は、２〜２００Å／ｓｅｃの蒸着速度（デポレート）で蒸着法によって成膜される。Ｐｔ層を２０Å／ｓｅｃ以下の蒸着速度で成膜することにより、膜応力の小さいＰｔ層をＧａＡｓ基板上に形成することができ、密着性の良好なＰｔ層を形成することができた。これに対し、蒸着速度を２０Å／ｓｅｃ以上にすると、応力の大きな膜が形成され、部分的あるいは全体的に膜剥がれが発生した。
【００２３】
図５はＰｔ層の蒸着速度を１００Å／ｓｅｃまで変化させて、その剥離率を検査した結果を示すものである。図５から分かるように、蒸着速度が２０Å／ｓｅｃ以下では、剥離率はほとんど０となっているのに対し、２０Å／ｓｅｃを超えると急激に剥離率が増加する。従って、Ｐｔ層の蒸着速度を２０Å／ｓｅｃ以下とすることによってＰｔ層の膜剥がれを生じにくくすることができ、半導体装置の歩留りを向上させることができる。
【００２４】
また、このように蒸着速度を遅くすることによって、Ｐｔ膜の膜厚制御も容易になるので、薄いＰｔ膜を形成しても膜厚ばらつきが生じにくく、ピンチオフ電圧Ｖｐや飽和ドレイン電流Ｉｄｓｓ等の特性を安定させることができる。
【００２５】
一方、Ｐｔ層の蒸着速度を２Å／ｓｅｃよりも遅くすると、却って膜厚の制御が容易でなくなり、Ｐｔの半導体基板中への拡散量が変動してピンチオフ電圧等の素子特性もばらつく。従って、Ｐｔ層の蒸着速度は、２〜２００Å／ｓｅｃが望ましい。
【００２６】
また、ゲート電極の熱処理が良好に行なわれるようにするためには、ゲート電極の最下層のＰｔ層の膜厚や活性層の構造などは、以下のようにするのが好ましい。
【００２７】
（Ｐｔ層の膜厚）
ここで、Ｐｔ層は熱処理によって能動層と完全に反応させるためには、Ｐｔ層の厚みは薄くする必要がある。試作によれば、Ｐｔ層の厚みは、５００Å以下にすることが好ましい。特に、上記実施形態においては、最適な値としてＰｔ層の厚みを２５０Åにしている。Ｐｔ層の厚みが大きくなると、Ｐｔ層を能動層と完全に反応させるための熱処理時間が長くなるばかりでなく、Ｐｔ層の厚みが大きくなるに従って同じピンチオフ電圧を実現する時、相互コンダクタンスｇｍの立ち上がり急峻性も低下し、また膜厚が大きくなるとＰｔ層の膜ストレスが増大してＧａＡｓ基板との密着性も悪くなる。
【００２８】
一方、Ｐｔ層の膜厚が１００Åよりも薄くなると、現在の技術では、膜厚の制御が困難であると共に、十分にＰｔの拡散が行なわれず、良好なショットキー接合が得られなくなるので、Ｐｔ層の膜厚は１００Å以上が好ましい。以上より、Ｐｔ層の膜厚は、１００〜５００Åが望ましい。
【００２９】
（Ｐｔ層の拡散深さ）
Ｐｔ層を熱処理により能動層へ完全に拡散させる場合には、ピンチオフ電圧Ｖｐを所望の値に制御することが重要である。ここで、Ｐｔ層をその膜厚の２倍程度能動層へ拡散させ、反応層の厚みがＰｔ層膜厚の２倍程度になるようにすると、反応層が熱的に安定となって信頼性が増し、素子特性が安定することが実験的に分かっている。
【００３０】
（能動層の厚みとＰｔ層の膜厚との関係）
また、熱処理前における能動層の厚みは、その上のＰｔ層の膜厚の２〜１０倍であることが好ましい。Ｐｔ層の拡散深さはＰｔ層の膜厚の２倍程度が望ましいから、能動層全体が反応層によって塞がれないようにするためには、能動層の厚みはＰｔ層の膜厚の２倍以上必要となる。また、能動層の厚みがＰｔ層の膜厚の１０倍以上になると、相互コンダクタンスｇｍの立ち上がりの急峻性が低下して素子の特性が劣化する。
【００３１】
（Ｍｏ層の働き）
Ｍｏ層は、拡散バリア層として働くものであって、Ｐｔ層を能動層と完全に反応させることを確実ならしめ、かつ、他の金属と能動層との反応を阻止する。
【００３２】
上記のように、製造ばらつきが小さく、安定したＰｔゲートＦＥＴを作製するためには、Ｐｔ層が能動層に完全に拡散して反応層を形成した時点でゲート電極の能動層への拡散を停止させ、Ｐｔ以外の金属が能動層に拡散しないようにする必要がある。まず、ＭｏはＧａＡｓと反応しにくいので、図４（ｂ）に示すように、Ｐｔ層が能動層と反応し、その反応層とＭｏ層とが接触した時点でゲート電極と能動層との反応が停止する。また、Ｍｏは他の金属の拡散を阻止する拡散バリア層くので、ＴｉやＡｕ等が能動層ないし反応層へ拡散してピンチオフ電圧Ｖｐ等の素子特性を変化させるのを防止する。さらに、Ｍｏ層は最下層のＰｔがＴｉ層へ拡散するのも防止するので、Ｐｔ層がＴｉ層へ拡散してＧａＡｓに拡散する量が変動し、反応層の深さにばらつきが生じるのを防止できる。従って、Ｐｔ層の上に一定の厚さを有するＭｏ層を形成しておくことにより、Ｐｔ層のみを能動層と完全に反応させるための工程制御や処理時間管理などの要求精度も緩和される。
【００３３】
このＭｏ層も、Ｐｔ層と同様、薄く形成されており、上記実施例では、２００Åの膜厚となっている。Ｍｏ層は、膜ストレスが大きいため、ゲート長が短い場合、厚い膜を作製すると密着性が悪くなる。そのためＭｏ層の厚みを薄くしている。
【００３４】
また、Ｔｉ層は、この薄いＭｏ層の持つ拡散防止効果を補助するためのもので、上層のＡｕ、Ａｌ層のＰｔ／ＧａＡｓ反応層への拡散を抑制するためと、Ｍｏ層と中間のＰｔ層との密着性を高めるのに必須である。
【００３５】
なお、このような拡散バリアとして働くものとしては、Ｗ、Ｔａ、Ｃｒ等が知られているので、Ｍｏ層に代えて、Ｗ、Ｔａ、Ｃｒ等の金属を拡散バリア層として用いてもよい。
【００３６】
（その他の金属層）
最上層のＡｕ層はゲート電極の抵抗を小さくするための層であって、最も大きな膜厚を有している。すなわち、上記実施例では、３５００Åの膜厚としている。従って、このＡｕ層の代りに、同じように比抵抗の小さなＡｌなどを用いてもよい。
【００３７】
Ｔｉ層の上の中間Ｐｔ層は、ＴｉとＡｕの反応を防ぐ、拡散バリアの働きをしている。Ｐｔの代りにＣｒを用いてもよい。
【００３８】
ゲート長が短い場合、厚いＭｏ膜を最下層のＰｔ層の上に積むと密着性の問題などがあって、厚いＭｏ膜を積むことが困難であり、逆に、Ｍｏ膜を薄くすると、Ｐｔ層とＴｉ層との相互拡散を阻止できなくなる。そこで、上記ゲート構造においては、Ｍｏ膜を非常に薄くすることによってＭｏ膜の成膜を容易にし、さらに、中間Ｐｔ層やＴｉ層によっても相互拡散を防止すると共に、特にＴｉ層はＭｏ層との密着性を高めるのに重要である。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、従来例のＰｔゲートＦＥＴの製造工程を示す概略断面図である。
【図２】（ａ）〜（ｈ）は、本発明の一実施例によるＰｔゲートＦＥＴの製造工程を示す概略断面図である。
【図３】能動層の上に形成されたゲート電極を示す概略拡大断面図である。
【図４】（ａ）（ｂ）は能動層の上のＰｔ層がＧａＡｓ中に拡散して合金化するようすを模式的に示す図である。
【図５】Ｐｔの蒸着速度とＰｔ層の剥離率との関係を示す図である。
【符号の説明】
１１  半絶縁性ＧａＡｓ基板
１３  能動層
１６  ソース電極
１７  ドレイン電極
２２  ゲート電極
２３  反応層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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