(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に複数の電極配線を形成した後、前記複数の電極配線の上部に窒化シリコン膜を堆積する工程、
（ｂ）前記窒化シリコン膜で覆われた前記複数の電極配線の上部に無機ＳＯＧ膜をスピン塗布して、前記複数の電極配線間のスペースに前記無機ＳＯＧ膜を埋め込む工程、
（ｃ）前記窒化シリコン膜をエッチングストッパに用いて前記無機ＳＯＧ膜をドライエッチングすることにより、前記複数の電極配線間のスペースに前記エッチングストッパに対して自己整合的に前記半導体基板に達する接続孔を形成する工程、を含む半導体集積回路装置の製造方法であって、
前記無機ＳＯＧ膜は、ポリシラザン系の無機ＳＯＧに酸化反応促進剤を添加することによって、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合を５％以下（赤外線スペクトル強度比換算）にしたものであることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
（ａ）半導体基板の主面上に複数のＭＩＳＦＥＴのゲート電極を形成した後、前記複数のゲート電極の上部に窒化シリコン膜を堆積する工程、
（ｂ）前記窒化シリコン膜で覆われた前記複数のゲート電極の上部に無機ＳＯＧ膜をスピン塗布して、前記複数のゲート電極間のスペースに前記無機ＳＯＧ膜を埋め込む工程、
（ｃ）前記窒化シリコン膜をエッチングストッパに用いて前記無機ＳＯＧ膜をドライエッチングすることにより、前記複数のゲート電極間のスペースに前記エッチングストッパに対して自己整合的に前記半導体基板に達する接続孔を形成する工程、を含む半導体集積回路装置の製造方法であって、
前記無機ＳＯＧ膜は、ポリシラザン系の無機ＳＯＧに酸化反応促進剤を添加することによって、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合を５％以下（赤外線スペクトル強度比換算）にしたものであることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法であって、前記複数のＭＩＳＦＥＴは、ＤＲＡＭのメモリセルの一部を構成するメモリセル選択用ＭＩＳＦＥＴであることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項３記載の半導体集積回路装置の製造方法であって、前記接続孔は、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方とビット線とを電気的に接続する第１の接続孔、および前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と前記ＤＲＡＭのメモリセルの他の一部を構成する情報蓄積用容量素子とを電気的に接続する第２の接続孔のうち、少なくとも一方であることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法であって、前記接続孔の底部の径は、フォトリソグラフィの解像限界で決まる最小寸法以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
（ａ）半導体基板の主面上に、少なくともその上部に窒素含有の窒化金属膜が積層されたアルミニウム系の導電膜からなる配線を形成する工程、
（ｂ）前記配線の上部に無機ＳＯＧ膜をスピン塗布することにより、前記配線の上部に前記無機ＳＯＧ膜を含んだ層間絶縁膜を形成する工程、
（ｃ）前記無機ＳＯＧ膜を含んだ層間絶縁膜をドライエッチングすることにより、前記配線の上部に前記配線とその上層の配線とを電気的に接続する接続孔を形成する工程、を含む半導体集積回路装置の製造方法であって、
前記無機ＳＯＧ膜は、ポリシラザン系の無機ＳＯＧに酸化反応促進剤を添加することによって、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合を５％以下（赤外線スペクトル強度比換算）にしたものであり、
前記無機ＳＯＧ膜のドライエッチングは、前記窒化金属膜をエッチングストッパに用いて行うことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置の製造方法であって、前記酸化反応促進剤は、メチルアルコール、エチルアルコールまたはプロピルアルコールの何れかであることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体集積回路装置の製造方法であって、前記無機ＳＯＧ膜にリンまたはホウ素、あるいはそれらの両方を添加することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、窒化シリコン膜をエッチングストッパに用いたセルフアラインコンタクト(Self Align Contact;ＳＡＣ) 技術を利用してＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) のゲート電極間に微細なコンタクトホールを形成するプロセスに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルは、半導体基板の主面にマトリクス状に配列した複数のワード線と複数のビット線との交点に配置され、１個の情報蓄積用容量素子とこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) とで構成されている。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域により構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、その延在方向に隣接する２個のメモリセル選択用ＭＩＳＦＥＴによって共有されるソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。
【０００３】
上記のように、ＤＲＡＭのメモリセルは、ワード線の上部にビット線と情報蓄積用容量素子とが配置され、さらにこのメモリセルの上部には、通常複数層のＡｌ（アルミニウム）配線が配置される。そのため、メモリアレイの領域内にはこれらの電極、配線に起因する段差が不可避的に発生する。また、メモリアレイが形成される領域（メモリアレイ）と周辺回路領域との間にも、ほぼ情報蓄積用容量素子の高さ分に相当する段差が発生する。
【０００４】
しかし、このような段差上に配線を形成すると、フォトリソグラフィ時に露光光の焦点ずれが生じたり、段差部にエッチング残りが生じたりするために、配線を精度良く形成することができず、短絡や断線などの不良が発生する。従って、これらの問題を解決するためには、下層の配線と上層の配線とを絶縁する層間絶縁膜の平坦化技術が不可欠となる。
【０００５】
層間絶縁膜の平坦化については、リフロー性が高いＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜やＳＯＧ（スピンオングラス(Spin On Glass) ）膜を用いる方法や、化学的機械研磨(Chemical Mechanical Polishing; ＣＭＰ) 法など、種々の方法が開発されている。
【０００６】
例えば特開平９−６４３０３号公報は、ビット線の上部に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン(Capacitor Over Bitline)構造のＤＲＡＭを開示している。この公報に記載されたＤＲＡＭは、ワード線（ゲート電極）とその上部のビット線との間の絶縁膜、およびビット線とその上部の情報蓄積用容量素子との間の絶縁膜をそれぞれＢＰＳＧ膜で構成することによって、絶縁膜の平坦化を図っている。また、このＤＲＡＭは、情報蓄積用容量素子とその上部のＡｌ配線との間の絶縁膜を酸化シリコン膜、ＳＯＧ膜および酸化シリコン膜の３層膜で構成することによって、メモリアレイと周辺回路領域との間に生じる段差の低減を図っている。
【０００７】
また、特開平９−４５７６６号公報に記載されたＤＲＡＭは、Ｂ（ホウ素）を高濃度（１３モル％程度）に含んだリフロー性の高いＢＰＳＧ膜を使って、メモリアレイと周辺回路領域との間に生じる段差の低減を図っている。
【０００８】
【発明が解決しようとする課題】
前記公報に記載された従来技術は、ワード線（ゲート電極）とその上部のビット線との間の絶縁膜をＢＰＳＧ膜で構成することによって、ワード線（ゲート電極）の段差に起因する絶縁膜の段差を平坦化している。
【０００９】
しかし、２５６Ｍｂｉｔ（メガビット）以降のＤＲＡＭでは、メモリセルを構成するメモリセル選択用ＭＩＳＦＥＴのゲート長が0.２５μｍ以下となり、かつ隣接するワード線（ゲート電極）同士のスペースもそれと同等もしくはそれ以下となるために、ＢＰＳＧ膜を高温で長時間リフローさせても、このスペースに生じたボイドを完全に無くすことが困難になり、ワード線（ゲート電極）の上部の絶縁膜の平坦性を確保することができなくなる。
【００１０】
従って、２５６Ｍｂｉｔ以降のＤＲＡＭでは、ワード線（ゲート電極）の上部の絶縁膜を、ＢＰＳＧ膜よりもリフロー性が高いＳＯＧ膜で構成することによって、ワード線（ゲート電極）のスペースにボイドを生じることなく絶縁膜を埋め込む技術が必須になるものと考えられる。
【００１１】
しかし他方で、ワード線（ゲート電極）の上部の絶縁膜をＳＯＧ膜で構成した場合には、窒化シリコン膜をエッチングストッパに用いたＳＡＣ（セルフアラインコンタクト）技術を利用してゲート電極のスペースに微細なコンタクトホールを形成する際に、ＢＰＳＧ膜に比べて対窒化シリコン膜の選択比が小さいＳＯＧ膜の選択比を如何にして向上するかが課題となる。
【００１２】
すなわち、ＳＯＧ膜／窒化シリコン膜の選択比が小さい場合には、ゲート電極の側壁に形成した窒化シリコンのサイドウォールスペーサがスパッタイオンでオーバーエッチングされるために、コンタクトホールとゲート電極がショートしてしまう。他方、Ｃ（炭素）／Ｆ（フッ素）比の高いフルオロカーボン系のガス（Ｃ4 Ｆ8 、Ｃ3 Ｆ8 、Ｃ2 Ｆ6 など）を多く含有するエッチングガスを使用してＳＯＧ膜／窒化シリコン膜の選択比を大きくしようとすると、エッチング反応で生成したフルオロカーボン系の保護膜がＳＯＧ膜の表面に堆積するようになるために、ＳＯＧ膜のエッチングが途中で停止してコンタクトホールが開孔できなくなるという問題が生じる。
【００１３】
本発明の目的は、窒化シリコン膜をエッチングストッパに用いたＳＡＣ（セルフアラインコンタクト）技術を利用してゲート電極のスペースに埋め込んだＳＯＧ膜にコンタクトホールを形成する際に、コンタクトホールの非開孔を生じることなく、ＳＯＧ膜／窒化シリコン膜の選択比を向上することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
（１）本発明の半導体集積回路装置の製造方法は、以下の工程（ａ）〜（ｃ）を含んでいる。
【００１７】
（ａ）半導体基板の主面上に複数の電極配線を形成した後、前記複数の電極配線の上部に窒化シリコン膜を堆積する工程、
（ｂ）前記窒化シリコン膜で覆われた前記複数の電極配線の上部に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％以下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜をスピン塗布して、前記複数の電極配線間のスペースに前記無機ＳＯＧ膜を埋め込む工程、
（ｃ）前記窒化シリコン膜をエッチングストッパに用いて前記無機ＳＯＧ膜をドライエッチングすることにより、前記複数の電極配線間のスペースに接続孔を形成する工程。
【００１８】
（２）本発明の半導体集積回路装置の製造方法は、以下の工程（ａ）〜（ｃ）を含んでいる。
【００１９】
（ａ）半導体基板の主面上に複数のＭＩＳＦＥＴのゲート電極を形成した後、前記複数のゲート電極の上部に窒化シリコン膜を堆積する工程、
（ｂ）前記窒化シリコン膜で覆われた前記複数のゲート電極の上部に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％以下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜をスピン塗布して、前記複数のゲート電極間のスペースに前記無機ＳＯＧ膜を埋め込む工程、
（ｃ）前記窒化シリコン膜をエッチングストッパに用いて前記無機ＳＯＧ膜をドライエッチングすることにより、前記複数のゲート電極間のスペースに接続孔を形成する工程。
【００２０】
（３）本発明の半導体集積回路装置の製造方法は、前記複数のＭＩＳＦＥＴが、ＤＲＡＭのメモリセルの一部を構成するメモリセル選択用ＭＩＳＦＥＴである。
【００２１】
（４）本発明の半導体集積回路装置の製造方法は、前記接続孔が、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方とビット線とを電気的に接続する第１の接続孔、および前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と前記ＤＲＡＭのメモリセルの他の一部を構成する情報蓄積用容量素子とを電気的に接続する第２の接続孔のうち、少なくとも一方である。
【００２２】
（５）本発明の半導体集積回路装置の製造方法は、前記接続孔の底部の径が、フォトリソグラフィの解像限界で決まる最小寸法以下である。
【００２３】
（６）本発明の半導体集積回路装置の製造方法は、以下の工程（ａ）〜（ｃ）を含んでいる。
【００２４】
（ａ）半導体基板の主面上に、少なくともその上部に窒化金属膜が積層されたアルミニウム系の導電膜からなる配線を形成する工程、
（ｂ）前記配線の上部に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％以下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜をスピン塗布することにより、前記配線の上部に前記無機ＳＯＧ膜を含んだ層間絶縁膜を形成する工程、
（ｃ）前記無機ＳＯＧ膜を含んだ層間絶縁膜をドライエッチングすることにより、前記配線の上部に前記配線とその上層の配線とを電気的に接続する接続孔を形成する工程。
【００２５】
（７）本発明の半導体集積回路装置の製造方法は、ポリシラザン系の無機ＳＯＧに酸化反応促進剤を添加することによって、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％以下（赤外線スペクトル強度比換算）の無機ＳＯＧを得るものである。
【００２６】
（８）本発明の半導体集積回路装置の製造方法は、前記無機ＳＯＧ膜にリンまたはホウ素、あるいはそれらの両方を添加する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
図１は、ポリシラザン(poly silazane) 系の無機ＳＯＧ（スピンオングラス）の分子構造を示す模式図である。図示のように、ポリシラザン系の無機ＳＯＧは、基本骨格がＳｉ−Ｎ結合で構成された原料ポリマーを酸素および水を含む雰囲気中でベークし、Ｓｉ−Ｎ結合をＳｉ−Ｏ結合に置換することにより得られる。但し、このときすべてのＳｉ−Ｎ結合がＳｉ−Ｏ結合に置換されるわけではなく、通常は、ＦＴ−ＩＲのスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）換算で１０数％程度のＳｉ−Ｎ結合が残留した無機ＳＯＧ膜が得られる。
【００２９】
本発明者は、上記原料ポリマー中に酸化反応促進剤を添加してベークを行うことにより、Ｓｉ−Ｎ／Ｓｉ−Ｏの割合（ＦＴ−ＩＲのスペクトル強度比換算、以下同様）が５％以下の無機ＳＯＧ膜を調製した。酸化反応促進剤には主にメチルアルコールを使用したが、それ以外の低級アルコール（エチルアルコール、プロピルアルコールなど）を添加した場合でも同様の結果が得られた。
【００３０】
図２は、酸化反応促進剤の添加量を変えた原料ポリマーをシリコン基板上にスピン塗布してベーク処理した結果得られた３種の無機ＳＯＧ膜（ａ）、（ｂ）、（ｃ）のＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）を示すグラフである。図の横軸はＩＲの波数(Wave Number) 、縦軸はスペクトル強度(Intensity) をそれぞれ示し、図中の破線はＳｉ−Ｎ結合のスペクトル（波数〜９００）を示している。これら３種の無機ＳＯＧ膜（ａ）、（ｂ）、（ｃ）のスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）は、それぞれ1.１％、3.４％、２0.４％である。
【００３１】
次に、図３（ａ）に示すように、単結晶シリコンの半導体基板１を用意し、その表面にＳＯＧ膜２と酸化シリコン膜３とを順次堆積した後、酸化シリコン膜３の上部に孔径を少しずつ変えたフォトレジスト膜４を形成し、このフォトレジスト膜４をマスクにして上記酸化シリコン膜３とＳＯＧ膜３とを順次ドライエッチングした。ＳＯＧ膜２は、前記３種の無機ＳＯＧ膜（ａ）、（ｂ）、（ｃ）をそれぞれ単独で使用した。また、酸化シリコン膜３はＣＶＤ法で堆積した。
【００３２】
また、比較例として、図３（ｂ）に示すように、酸素（Ｏ2 ）とテトラエトキシシランとをソースガスに用いたプラズマＣＶＤ法で半導体基板１の表面に酸化シリコン膜（ｐ−ＴＥＯＳ）膜６を堆積した後、ｐ−ＴＥＯＳ膜６の上部に孔径を少しずつ変えたフォトレジスト膜４を形成し、このフォトレジスト膜４をマスクにして酸化シリコン膜６をドライエッチングした。ｐ−ＴＥＯＳ膜は、窒化シリコン膜に対するドライエッチング選択比が高いことが知られている。
【００３３】
次に、上記フォトレジスト膜４の孔径とエッチング深さとの関係を、前記３種の無機ＳＯＧ膜（ａ）、（ｂ）、（ｃ）を使用した場合とｐ−ＴＥＯＳ膜６を使用した場合とでそれぞれ測定し、図４に示す結果を得た。
【００３４】
図２から得られた３種の無機ＳＯＧ膜（ａ）、（ｂ）、（ｃ）のＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）と、図４から得られた３種の無機ＳＯＧ膜（ａ）、（ｂ）、（ｃ）の対ｐ−ＴＥＯＳ膜エッチング速度比の関係を図５に示す。このグラフから、無機ＳＯＧ膜のスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が低下するにつれてそのエッチング速度がｐ−ＴＥＯＳ膜のそれに近づき、スペクトル強度比が５％以下になると対ｐ−ＴＥＯＳ膜エッチング速度比が0.６以上となることが分かる。
【００３５】
以上のことから、スペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下の無機ＳＯＧ膜を使用することにより、ＳＯＧ膜／窒化シリコン膜の選択比を向上できること、およびこのスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が小さいほど選択比をより向上できることが判明した。
【００３６】
次に、スペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下の無機ＳＯＧ膜を絶縁膜の一部に使用したＤＲＡＭの製造方法の一例を図６〜図３６を用いて説明する。
【００３７】
図６に示すように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）により構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
【００３８】
このＤＲＡＭを製造するには、まず図７に示すように、ｐ型で比抵抗が１０Ωcm程度の半導体基板１を用意し、この半導体基板１の主面の素子分離領域をエッチングして溝を形成した後、この溝の内部に酸化シリコン膜７を埋め込んで素子分離溝５を形成する。
【００３９】
次に、図８に示すように、メモリセルを形成する領域（メモリアレイ）の半導体基板１にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型半導体領域１０を形成し、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型ウエル１２を形成する。ｎ型半導体領域１０は、入出力回路などから半導体基板１を通じてメモリアレイのｐ型ウエル１１にノイズが侵入するのを防ぐために形成する。
【００４０】
次に、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、例えばＢＦ2(フッ化ホウ素) ）をｐ型ウエル１１およびｎ型ウエル１２にイオン打ち込みし、次いでｐ型ウエル１１およびｎ型ウエル１２の各表面をＨＦ（フッ酸）系の洗浄液を使って除去した後、半導体基板１をウェット酸化してｐ型ウエル１１およびｎ型ウエル１２の各表面に清浄なゲート酸化膜１３を形成する。
【００４１】
次に、図９に示すように、ゲート酸化膜１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線ＷＬとして機能する。また、こゲート電極１４Ｂおよびゲート電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００４２】
ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などのｎ型不純物をドープした多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（タングステンナイトライド）膜とＷ膜とをスパッタリング法で堆積し、さらにその上部に窒化シリコン膜１５をＣＶＤ法で堆積した後、フォトレジスト膜１６をマスクにしてこれらの膜をパターニングすることによって形成する。
【００４３】
次に、図１０に示すように、ｎ型ウエル１２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型半導体領域１７を形成する。また、ｐ型ウエル１１にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲート電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル１１にｎ型半導体領域１９を形成する。これにより、メモリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００４４】
次に、図１１に示すように、半導体基板１上にＣＶＤ法で窒化シリコン膜２０を堆積した後、メモリアレイの窒化シリコン膜２０をフォトレジスト膜で覆い、周辺回路の窒化シリコン膜２０を異方性エッチングすることにより、周辺回路のゲート電極１４Ｂ、１４Ｃの側壁にサイドウォールスペーサ２０ａを形成する。このエッチングは、ゲート酸化膜１３や素子分離溝５に埋め込まれた酸化シリコン膜７の削れ量を最少とするために、酸化シリコン膜に対する窒化シリコン膜２０の選択比が高くなるようなエッチングガスを使用して行う。また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１５の削れ量を最少とするために、オーバーエッチング量を必要最小限にとどめるようにする。
【００４５】
次に、周辺回路のｎ型ウエル１２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２（ソース、ドレイン）を形成し、周辺回路のｐ型ウエル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領域２３（ソース、ドレイン）を形成する。これにより、周辺回路にｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００４６】
次に、図１２に示すように、半導体基板１上にＳＯＧ膜２４をスピン塗布してゲート電極１４Ａ（ワード線ＷＬ）のスペースをこのＳＯＧ膜２４で埋め込んだ後、半導体基板１を４００℃程度で熱処理してＳＯＧ膜２４をベークする。このＳＯＧ膜２４は、前述したＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧを使用する。
【００４７】
ＳＯＧ膜２４は、ＣＶＤ法で堆積した酸化シリコン膜に比べてリフロー性が高く、微細な配線間のギャップフィル性に優れているので、ゲート電極１４Ａ（ワード線ＷＬ）のスペースがフォトリソグラフィの解像限界程度まで微細化されている場合でも、このスペースを良好に埋め込むことができる。
【００４８】
また、ＳＯＧ膜２４は、ＢＰＳＧ膜などで必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるため、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ドレインに含まれる不純物の熱拡散を抑制して浅接合化を図ることができ、かつゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメタル（Ｗ膜）が熱処理時に酸化するのを抑制できるので、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能化を実現することができる。
【００４９】
ＳＯＧ膜２４のリフロー性をさらに向上させるために、上記ポリシラザン系無機ＳＯＧにリン（Ｐ）またはホウ素（Ｂ）、あるいはそれらの両方を添加したものを使用してもよい。
【００５０】
次に、図１３に示すように、ＳＯＧ膜２４の上部に酸化シリコン膜２５を堆積し、この酸化シリコン膜２５をＣＭＰ法で研磨してその表面を平坦化する。酸化シリコン膜２５は、例えば酸素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００５１】
このように、本実施の形態では、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４を塗布し、さらにその上部に堆積した酸化シリコン膜２５をＣＭＰ法で平坦化する。これにより、ゲート電極１４Ａ（ワード線ＷＬ）間の微細なスペースのギャップフィル性が向上すると共に、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の平坦化を実現することができる。また、高温・長時間の熱処理を行わないため、メモリセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣化を防止して高性能化を実現することができる。
【００５２】
次に、図１４に示すように、酸化シリコン膜２５の上部に酸化シリコン膜２６を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研磨されたときに生じた前記酸化シリコン膜２５の表面の微細な傷を補修するために堆積する。酸化シリコン膜２６は、例えば酸素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。酸化シリコン膜２５の上部には、上記酸化シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glass)膜などを堆積してもよい。
【００５３】
次に、図１５に示すように、酸化シリコン膜２６の上部に形成したフォトレジスト膜２７をマスクにしてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）の上部の酸化シリコン膜２６、２５をドライエッチングし、続いて窒化シリコン膜２０をエッチングストッパに用いてＳＯＧ膜２４をドライエッチングする。
【００５４】
このとき、スペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧで構成されたＳＯＧ膜２４は、窒化シリコン膜２０に対するエッチング選択比が高い（ゲート電極１４Ａの肩部で１０程度、ゲート電極１４Ａのスペースの底部で２０程度）ので、Ｃ（炭素）／Ｆ（フッ素）比の高いフルオロカーボン系のガス（Ｃ4 Ｆ8 、Ｃ3 Ｆ8 、Ｃ2 Ｆ6 など）を多く含有するエッチングガスを使用しなくとも、窒化シリコン膜２０が完全に除去されないようにすることができる。
【００５５】
続いて、図１６に示すように、上記フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）の上部の窒化シリコン膜１５とゲート酸化膜１３とを除去することにより、ｎ型半導体領域１９（ソース、ドレイン）の一方の上部にコンタクトホール（接続孔）２８を形成し、他方の上部にコンタクトホール（接続孔）２９を形成する。
【００５６】
このエッチングは、酸化シリコン膜（ゲート酸化膜１３および素子分離溝５内の酸化シリコン膜７）に対する窒化シリコン膜１５の選択比が高くなるような条件で行い、ｎ型半導体領域１９や素子分離溝５が深く削れないようにする。また、このエッチングは、窒化シリコン膜１５が異方的にエッチングされるような条件で行い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１５が残るようにする。これにより、フォトリソグラフィの解像限界以下の微細な径を有するコンタクトホール２８、２９がゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成される。なお、コンタクトホール２８、２９をゲート電極１４Ａ（ワード線ＷＬ）に対して自己整合で形成するには、あらかじめ窒化シリコン膜１５を異方性エッチングしてゲート電極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを形成しておいてもよい。
【００５７】
このように、ゲート電極１４Ａ（ワード線ＷＬ）のスペースを埋め込むＳＯＧ膜２４として、スペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧを使用することにより、ＳＯＧ膜２４のエッチングが途中で停止してコンタクトホール２８、２９が非開孔になるといった不具合を生じることなく、ＳＯＧ膜／窒化シリコン膜の選択比を向上することができる。
【００５８】
次に、図１７に示すように、コンタクトホール２８、２９の内部にプラグ３０を形成し、次いで酸化シリコン膜２６の上部に酸化シリコン膜３１を堆積した後、半導体基板１を８００℃程度で熱処理する。プラグ３０は、酸化シリコン膜２６の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール２８、２９の内部に残すことにより形成する。また、上記熱処理によって、プラグ３０を構成する多結晶シリコン膜中のｎ型不純物がコンタクトホール２８、２９の底部からメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化される。
【００５９】
次に、図１８に示すように、フォトレジスト膜３２をマスクにしたドライエッチングで前記コンタクトホール２８の上部の酸化シリコン膜３１を除去してプラグ３０の表面を露出させる。次に、フォトレジスト膜３２を除去した後、図１９に示すように、フォトレジスト膜３３をマスクにしたドライエッチングで周辺回路領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４およびゲート酸化膜１３を除去することにより、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレイン）の上部にコンタクトホール３４、３５を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域２２（ソース、ドレイン）の上部にコンタクトホール３６、３７を形成する。
【００６０】
上記のように、メモリアレイの酸化シリコン膜３１を除去してプラグ３０の表面を露出させるエッチングと、周辺回路領域にコンタクトホール３４〜３７を形成するエッチングを別工程で行うことにより、深いコンタクトホール３４〜３７を形成する際にプラグ３０が削れるのを防ぐことができる。プラグ３０の表面を露出させるエッチングとコンタクトホール３４〜３７を形成するエッチングは、上記と逆の順序で行ってもよい。
【００６１】
次に、フォトレジスト膜３３を除去した後、図２０に示すように、酸化シリコン膜３１の上部にビット線ＢＬと周辺回路の第１層配線３８、３９とを形成する。ビット線ＢＬおよび第１層配線３８、３９を形成するには、まず酸化シリコン膜３１の上部にＴｉ膜をスパッタリング法で堆積し、半導体基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の上部にＴｉＮ膜をスパッタリング法で堆積し、さらにその上部にＷ膜と窒化シリコン膜４０とをＣＶＤ法で堆積した後、フォトレジスト膜４１をマスクにしてこれらの膜をパターニングする。
【００６２】
酸化シリコン膜３１の上部にＴｉ膜を堆積した後、半導体基板１を８００℃程度で熱処理することにより、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレイン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域２２（ソース、ドレイン）の表面とに低抵抗のＴｉＳｉ2 （チタンシリサイド）層４２が形成される。図示は省略するが、このとき、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタクトホール２８に埋め込まれたプラグ３０の表面にもＴｉＳｉ2 層４２が形成される。これにより、ｎ+ 型半導体領域２３およびｐ+ 型半導体領域２２に接続される配線（ビット線ＢＬ、第１層配線３８、３９）のコンタクト抵抗を低減することができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω／□以下にまで低減できるので、情報の読み出し速度および書き込み速度を向上させることができ、かつビット線ＢＬと周辺回路の第１層配線３８、３９とを一つの工程で同時に形成することができる。さらに、周辺回路の第１層配線（３８、３９）をビット線ＢＬと同層の配線で構成した場合は、第１層配線をメモリセルの上層に形成されるＡｌ配線で構成する場合に比べて、周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを接続するコンタクトホール（３４〜３７）のアスペクト比が低減されるため、第１層配線の接続信頼性が向上する。
【００６３】
次に、フォトレジスト膜４１を除去した後、図２１に示すように、ビット線ＢＬの側壁と第１層配線３８、３９の側壁とにサイドウォールスペーサ４３を形成する。サイドウォールスペーサ４３は、ビット線ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒化シリコン膜を堆積した後、この窒化シリコン膜を異方性エッチングして形成する。
【００６４】
次に、図２２に示すように、ビット線ＢＬおよび第１層配線３８、３９の上部にＳＯＧ膜４４をスピン塗布する。このＳＯＧ膜４４は、前述したＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧを使用してもよく、あるいはこのスペクトル強度比が５％を超える無機ＳＯＧや、有機ＳＯＧを使用してもよい。
【００６５】
ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフロー性が高く、微細な配線間のギャップフィル性に優れているので、ビット線ＢＬのスペースを良好に埋め込むことができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるため、ビット線ＢＬの下層に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ドレインに含まれる不純物の熱拡散を抑制して浅接合化を図ることができる。さらに、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメタル（Ｗ膜）の酸化を抑制できるので、ＤＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能化を実現することができる。また、ビット線ＢＬおよび第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ膜の酸化を抑制して配線低抵の低減を図ることができる。
【００６６】
次に、図２３に示すように、ＳＯＧ膜４４の上部に酸化シリコン膜４５を堆積し、次いでこの酸化シリコン膜４５をＣＭＰ法で研磨してその表面を平坦化した後、酸化シリコン膜４５の上部に酸化シリコン膜４６を堆積する。酸化シリコン膜４５、４６は、例えば酸素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。また、酸化シリコン膜４６は、ＣＭＰ法で研磨されたときに生じた前記酸化シリコン膜４５の表面の微細な傷を補修するために堆積する。
【００６７】
次に、図２４に示すように、フォトレジスト膜４７をマスクにしたドライエッチングでコンタクトホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ膜４４および酸化シリコン膜３１を除去してプラグ３０の表面に達するスルーホール４８を形成する。このエッチングは、酸化シリコン膜４６、４５、３１およびＳＯＧ膜４４に対する窒化シリコン膜のエッチングレートが小さくなるような条件で行い、スルーホール４８とビット線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬの上部の窒化シリコン膜４０やサイドウォールスペーサ４３が深く削れないようにする。これにより、スルーホール４８がビット線ＢＬに対して自己整合で形成される。
【００６８】
次に、図２５に示すように、スルーホール４８の内部にプラグ４９を形成する。プラグ４９は、酸化シリコン膜４６の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール４８の内部に残すことにより形成する。
【００６９】
次に、図２６に示すように、酸化シリコン膜４６の上部に窒化シリコン膜５１をＣＶＤ法で堆積した後、フォトレジスト膜５２をマスクにしたドライエッチングで周辺回路領域の窒化シリコン膜５１を除去する。メモリアレイに残った窒化シリコン膜５１は、後述する情報蓄積用容量素子の下部電極を形成する工程で下部電極の間の酸化シリコン膜をエッチングする際のエッチングストッパとして使用される。
【００７０】
次に、フォトレジスト膜５２を除去した後、図２７に示すように、窒化シリコン膜５１の上部に酸化シリコン膜５３を堆積し、フォトレジスト膜５４をマスクにしたドライエッチングで酸化シリコン膜５３および窒化シリコン膜５１を除去することにより、スルーホール４８の上部に溝５５を形成する。このとき同時に、メモリアレイの周囲にメモリアレイを取り囲む枠状の溝５５ａを形成する。酸化シリコン膜５３は、例えば酸素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００７１】
次に、フォトレジスト膜５４を除去した後、図２８に示すように、酸化シリコン膜５３の上部に、情報蓄積用容量素子の下部電極材料として使用されるｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜５６をＣＶＤ法で堆積した後、多結晶シリコン膜５６の上部に溝５５、５５ａを埋め込むのに十分な膜厚のＳＯＧ膜５７をスピン塗布し、次いで４００℃程度の熱処理でＳＯＧ膜５７をベークする。このＳＯＧ膜５７は、前述したＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧを使用してもよく、あるいはこのスペクトル強度比が５％を超える無機ＳＯＧ）や、有機ＳＯＧを使用してもよい。
【００７２】
次に、図２９に示すように、ＳＯＧ膜５７をエッチバックし、さらに酸化シリコン膜５３の上部の多結晶シリコン膜５６をエッチバックすることにより、溝５５、５５ａの内側（内壁および底部）に多結晶シリコン膜５６を残す。
【００７３】
次に、図３０に示すように、周辺回路領域の酸化シリコン膜５３をフォトレジスト膜５８で覆い、溝５５の内部のＳＯＧ膜５７と溝５５の隙間の酸化シリコン膜５３とをウェットエッチングで除去することにより、情報蓄積用容量素子の下部電極６０を形成する。このとき、溝５５の隙間には窒化シリコン膜５１が残っているので、この隙間の酸化シリコン膜４６がエッチングされることはない。また、周辺回路領域の酸化シリコン膜５３を覆うフォトレジスト膜５８の一端は、メモリアレイの最も外側に形成される下部電極６０と周辺回路領域との境界部、すなわち溝５５ａの上部に配置される。このようにすると、フォトレジスト膜５８に合わせずれが生じた場合でも、その端部がメモリアレイの最も外側に形成される下部電極６０上に位置することがないので、この下部電極６０の溝５５の内部にＳＯＧ膜５７が残ったり、この下部電極６０と溝５５ａとの隙間に酸化シリコン膜５３が残ったりすることはない。また、周辺回路領域の酸化シリコン膜５３の一部がエッチング液に曝されることもないので、周辺回路領域の酸化シリコン膜５３の一部が削れて深い溝ができたりすることもない。
【００７４】
次に、フォトレジスト膜５８を除去し、次いで下部電極６０を構成する多結晶シリコン膜（５６）の酸化を防止するために、半導体基板１をアンモニア雰囲気中、８００℃程度で熱処理して多結晶シリコン膜（５６）の表面を窒化した後、図３１に示すように、下部電極６０の上部にＴａ2 Ｏ5(酸化タンタル) 膜６１をＣＶＤ法で堆積し、次いで半導体基板１を８００℃程度で熱処理してＴａ2 Ｏ5 膜６１の欠陥を修復した後、Ｔａ2 Ｏ5 膜６１の上部にＣＶＤ法とスパッタリング法とでＴｉＮ膜６２を堆積し、フォトレジスト膜６３をマスクにしたドライエッチングでＴｉＮ膜６２およびＴａ2 Ｏ5 膜６１をパターニングすることにより、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ5 膜６１からなる容量絶縁膜と、多結晶シリコン膜５６からなる下部電極６０とで構成される情報蓄積用容量素子Ｃを形成する。これにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが完成する。
【００７５】
次に、フォトレジスト膜６３を除去した後、図３２に示すように、情報蓄積用容量素子Ｃの上部に膜厚１００nm程度の酸化シリコン膜６４を堆積する。酸化シリコン膜６５は、例えば酸素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。続いて、フォトレジスト膜６５をマスクにしたドライエッチングで周辺回路の第１層配線３８の上部の酸化シリコン膜６４、５３、４６、４５、ＳＯＧ膜４４および窒化シリコン膜４０を除去することにより、スルーホール６６を形成する。
【００７６】
次に、フォトレジスト膜６５を除去した後、図３３に示すように、スルーホール６６の内部にプラグ６７を形成し、続いて酸化シリコン膜６４の上部に第２層配線６８、６９を形成する。プラグ６７は、酸化シリコン膜６４の上部にスパッタリング法でＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法でＷ膜を堆積した後、これらの膜をエッチバックしてスルーホール６６の内部に残すことにより形成する。第２層配線６８、６９は、酸化シリコン膜６４の上部にスパッタリング法でＴｉＮ膜、Ａｌ（アルミニウム）膜、ＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
【００７７】
次に、図３４に示すように、第２層配線６８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜は、例えばＳＯＧ膜７２および酸化シリコン膜７３の積層膜で構成する。ＳＯＧ膜７２は、前述したＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧを使用してスピン塗布し、酸化シリコン膜７３は、例えば酸素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【００７８】
次に、図３５に示すように、情報蓄積用容量素子Ｃの上部の層間絶縁膜にスルーホール（接続孔）７４を形成し、周辺回路の第２層配線６９の上部の層間絶縁膜にスルーホール（接続孔）７５を形成する。スルーホール７４、７５は、フォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜７３およびＳＯＧ膜７２を除去することにより形成する。
【００７９】
上記スルーホール７４、７５を形成するためのドライエッチングでは、スルーホール７５の底部に第２層配線６９の表面が露出する。この第２層配線６９の最上層はＴｉＮ膜で構成されているために、第２層配線６９を覆う層間絶縁膜の一部を構成するＳＯＧ膜７２として、窒化シリコン膜に対するドライエッチング選択比が低いＳＯＧ材料（例えばスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％を超えるポリシラザン系無機ＳＯＧ）を使用すると、窒化シリコン膜と同様に窒素を含有するＴｉＮ膜がオーバーエッチングされてＡｌ膜が露出する。すると、次の工程でスルーホール７４、７５の内部にプラグを埋め込む際、その前処理としてスルーホール７４、７５の内部を洗浄したときに、Ａｌ膜が洗浄液に晒されて腐蝕を引き起こすことがある。
【００８０】
ところが、ＳＯＧ膜７２として、窒化シリコン膜に対するドライエッチング選択比が高い材料、すなわちスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧを使用した場合には、窒化シリコン膜と同じく含窒素化合物であるＴｉＮ膜がオーバーエッチングされてＡｌ膜が露出するのを防ぐことができるので、第２層配線６９の腐蝕による断線などを防止することができる。なお、第２層配線６９の最上層をＴｉＮ膜に代えて他の窒化金属膜（例えばＷＮ膜）で構成した場合でも、同様の効果（Ａｌ膜の腐蝕防止）を得ることができる。
【００８１】
次に、図３６に示すように、スルーホール７４、７５の内部にプラグ７６を形成し、続いて層間絶縁膜の上部に第３層配線７７、７８、７９を形成する。プラグ７６は、層間絶縁膜の上部にスパッタリング法でＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法でＷ膜を堆積した後、これらの膜をエッチバックしてスルーホール７４、７５の内部に残すことにより形成する。第３層配線７７〜７９は、層間絶縁膜の上部にスパッタリング法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
【００８２】
その後、第３層配線７７〜７９の上部に酸化シリコン膜と窒化シリコン膜とで構成されたパッシベーション膜を堆積するが、その図示は省略する。以上の工程により、本実施の形態のＤＲＡＭが略完成する。
【００８３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８４】
前記実施の形態では、ＤＲＡＭの製造プロセスに適用した場合について説明したが、本発明は、メモリＬＳＩやロジックＬＳＩを問わず、一般に微細な間隔で形成された電極配線のスペースにＳＯＧ膜を埋め込むプロセスを有する高集積ＬＳＩに広く適用することができる。
【００８５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００８６】
本発明によれば、窒化シリコン膜をエッチングストッパに用いたＳＡＣ（セルフアラインコンタクト）技術を利用し電極配線のスペースに埋め込んだＳＯＧ膜にコンタクトホールを形成する際に、コンタクトホールの非開孔を生じることなく、ＳＯＧ膜／窒化シリコン膜の選択比を向上することができる。
【００８７】
本発明によれば、少なくともその上部に窒化金属膜が積層されたＡｌ系の導電膜からなる配線の上部にＳＯＧ膜を含んだ層間絶縁膜を形成し、この層間絶縁膜をドライエッチングしてこの配線の上部に接続孔を形成する際に、窒化金属膜がオーバーエッチングされてＡｌ系の導電膜が接続孔の底部に露出するのを防ぐことができるので、配線腐蝕を防止することができる。
【図面の簡単な説明】
【図１】ポリシラザン系の無機ＳＯＧの分子構造を示す模式図である。
【図２】酸化反応促進剤の添加量を変えた原料ポリマーをシリコン基板上にスピン塗布してベーク処理した結果得られた無機ＳＯＧ膜のＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）を示すグラフである。
【図３】（ａ）、（ｂ）は、無機ＳＯＧ膜の対ｐ−ＴＥＯＳ膜エッチング速度比を調べるために行ったテスト方法を示す半導体基板の要部断面図である。
【図４】フォトレジスト膜の孔径とエッチング深さとの関係を、無機ＳＯＧ膜を使用した場合とｐ−ＴＥＯＳ膜を使用した場合とでそれぞれ測定した結果を示すグラフである。
【図５】無機ＳＯＧ膜の対ｐ−ＴＥＯＳ膜エッチング速度比を調べるために行ったテスト結果を示すグラフである。
【図６】本発明の一実施の形態であるＤＲＡＭの回路図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
１Ａ  半導体チップ
２  ＳＯＧ膜
３  酸化シリコン膜
４  フォトレジスト膜
５  素子分離溝
６  酸化シリコン（ｐ−ＴＥＯＳ）膜
７  酸化シリコン膜
１０  ｎ型半導体領域
１１  ｐ型ウエル
１２  ｎ型ウエル
１３  ゲート酸化膜
１４Ａ〜１４Ｃ  ゲート電極
１５  窒化シリコン膜
１６  フォトレジスト膜
１７  ｐ- 型半導体領域
１８  ｎ- 型半導体領域
１９  ｎ型半導体領域
２０  窒化シリコン膜
２０ａ  サイドウォールスペーサ
２２  ｐ+ 型半導体領域
２３  ｎ+ 型半導体領域
２４  ＳＯＧ（スピンオングラス）膜
２５  酸化シリコン膜
２６  酸化シリコン膜
２７  フォトレジスト膜
２８  コンタクトホール（接続孔）
２９  コンタクトホール（接続孔）
３０  プラグ
３１  酸化シリコン膜
３２  フォトレジスト膜
３３  フォトレジスト膜
３４〜３７  コンタクトホール
３８、３９  第１層配線
４０  窒化シリコン膜
４１  フォトレジスト膜
４２  ＴｉＳｉ2 層
４３  サイドウォールスペーサ
４４  ＳＯＧ膜
４５  酸化シリコン膜
４６  酸化シリコン膜
４７  フォトレジスト膜
４８  スルーホール
４９  プラグ
５１  窒化シリコン膜
５２  フォトレジスト膜
５３  酸化シリコン膜
５４  フォトレジスト膜
５５  溝
５５ａ  溝
５６  多結晶シリコン膜
５７  ＳＯＧ膜
５８  フォトレジスト膜
６０  下部電極
６１  Ｔａ2 Ｏ5(酸化タンタル) 膜
６２  ＴｉＮ膜（上部電極）
６３  フォトレジスト膜
６４  酸化シリコン膜
６５  フォトレジスト膜
６６  スルーホール
６７  プラグ
６８、６９  第２層配線
７２  ＳＯＧ膜
７３  酸化シリコン膜
７４、７５  スルーホール（接続孔）
７６  プラグ
７７〜７９  第３層配線
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
ＭＡＲＹ  メモリアレイ
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＳＡ  センスアンプ
ＷＤ  ワードドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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