(57)【特許請求の範囲】
【請求項１】
不良メモリセルを冗長メモリセルに置き換えて救済するロウ系救済回路およびカラム系救済回路を有する半導体記憶装置であって、
前記ロウ系救済回路は、入力される単相のＮ個のアドレス信号と救済アドレスとを比較するアドレス比較回路を含み、
前記アドレス比較回路は、前記救済アドレスがプログラムされた（Ｎ×２）個のヒューズと、前記（Ｎ×２）個のヒューズのそれぞれに接続され、前記Ｎ個のアドレス信号のそれぞれによりゲート制御されるＮ個のＮＭＯＳトランジスタ、および前記Ｎ個のアドレス信号のそれぞれによりゲート制御されるＮ個のＰＭＯＳトランジスタからなるＣＭＯＳ型回路とを有し、前記Ｎ個のＮＭＯＳトランジスタに接続されたＮ個のヒューズの共通ノードと、前記Ｎ個のＰＭＯＳトランジスタに接続されたＮ個のヒューズの共通ノードとが分割されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記ロウ系救済回路は、前記アドレス比較回路から出力された冗長アドレス信号が入力される冗長判定論理回路を含み、
前記冗長判定論理回路は、前記入力される冗長アドレス信号によりゲート制御されるＭＯＳトランジスタからなるダイナミック型ＯＲ論理回路を有することを特徴とする半導体記憶装置。
【請求項３】
不良メモリセルを冗長メモリセルに置き換えて救済するロウ系救済回路およびカラム系救済回路を有する半導体記憶装置であって、
前記カラム系救済回路へＭ個のマット選択アドレス信号を出力するロウ系プリデコーダ回路を有し、
前記カラム系救済回路は、前記ロウ系プリデコーダ回路から出力されたＭ個のマット選択アドレス信号が入力されるマット選択アドレス比較回路を含み、
前記ロウ系プリデコーダ回路は、入力されるロウマット選択アドレス信号をメモリマットの分割数以下のビット数にエンコードする論理ゲートからなるエンコーダ回路を有し、
前記マット選択アドレス比較回路は、前記Ｍ個の救済マット選択アドレスがプログラムされた（Ｍ×２）個のヒューズと、前記（Ｍ×２）個のヒューズのそれぞれに接続され、前記Ｍ個のマット選択アドレス信号によりゲート制御されるＭ個のＮＭＯＳトランジスタ、および前記Ｍ個のマット選択アドレス信号によりゲート制御されるＭ個のＰＭＯＳトランジスタからなるＣＭＯＳ型回路とを有し、前記Ｍ個のＮＭＯＳトランジスタに接続されたＭ個のヒューズの共通ノードと、前記Ｍ個のＰＭＯＳトランジスタに接続されたＭ個のヒューズの共通ノードとが分割されていることを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置であって、
前記カラム系救済回路は、前記マット選択アドレス比較回路から出力された救済マットアドレス信号が入力される救済アドレスプログラム回路を含み、
前記救済アドレスプログラム回路は、前記入力される救済マットアドレス信号によりゲート制御されるＭＯＳトランジスタに接続され、この救済マットアドレス信号のＨｉｇｈ／Ｌｏｗを１本のヒューズの切断／非切断により記憶可能なヒューズ回路を有することを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置であって、
前記カラム系救済回路は、前記救済アドレスプログラム回路から出力された救済アドレス信号が入力される救済アドレスデコーダ回路を含み、
前記救済アドレスデコーダ回路は、前記入力される救済アドレス信号を共有し、この救済アドレス信号をラッチする論理ゲートからなるラッチ回路を有することを特徴とする半導体記憶装置。
【請求項６】
不良メモリセルを冗長メモリセルに置き換えて救済するロウ系救済回路およびカラム系救済回路を有する半導体記憶装置であって、
前記ロウ系救済回路は、入力される単相のＮ個のアドレス信号と救済アドレスとを比較するアドレス比較回路と、前記アドレス比較回路から出力された冗長アドレス信号が入力される冗長判定論理回路とを含み、
前記カラム系救済回路へＭ個のマット選択アドレス信号を出力するロウ系プリデコーダ回路を有し、
前記カラム系救済回路は、前記ロウ系プリデコーダ回路から出力されたＭ個のマット選択アドレス信号が入力されるマット選択アドレス比較回路と、前記マット選択アドレス比較回路から出力された救済マットアドレス信号が入力される救済アドレスプログラム回路と、前記救済アドレスプログラム回路から出力された救済アドレス信号が入力される救済アドレスデコーダ回路とを含み、
前記アドレス比較回路は、前記救済アドレスがプログラムされた（Ｎ×２）個のヒューズと、前記（Ｎ×２）個のヒューズのそれぞれに接続され、前記Ｎ個のアドレス信号のそれぞれによりゲート制御されるＮ個のＮＭＯＳトランジスタ、および前記Ｎ個のアドレス信号のそれぞれによりゲート制御されるＮ個のＰＭＯＳトランジスタからなるＣＭＯＳ型回路とを有し、前記Ｎ個のＮＭＯＳトランジスタに接続されたＮ個のヒューズの共通ノードと、前記Ｎ個のＰＭＯＳトランジスタに接続されたＮ個のヒューズの共通ノードとが分割されており、
前記冗長判定論理回路は、前記入力される冗長アドレス信号によりゲート制御されるＭＯＳトランジスタからなるダイナミック型ＯＲ論理回路を有し、
前記ロウ系プリデコーダ回路は、入力されるロウマット選択アドレス信号をメモリマットの分割数以下のビット数にエンコードする論理ゲートからなるエンコーダ回路を有し、
前記マット選択アドレス比較回路は、前記Ｍ個の救済マット選択アドレスがプログラムされた（Ｍ×２）個のヒューズと、前記（Ｍ×２）個のヒューズのそれぞれに接続され、前記Ｍ個のマット選択アドレス信号によりゲート制御されるＭ個のＮＭＯＳトランジスタ、および前記Ｍ個のマット選択アドレス信号によりゲート制御されるＭ個のＰＭＯＳトランジスタからなるＣＭＯＳ型回路とを有し、前記Ｍ個のＮＭＯＳトランジスタに接続されたＭ個のヒューズの共通ノードと、前記Ｍ個のＰＭＯＳトランジスタに接続されたＭ個のヒューズの共通ノードとが分割されており、
前記救済アドレスプログラム回路は、前記入力される救済マットアドレス信号によりゲート制御されるＭＯＳトランジスタに接続され、この救済マットアドレス信号のＨｉｇｈ／Ｌｏｗを１本のヒューズの切断／非切断により記憶可能なヒューズ回路を有し、
前記救済アドレスデコーダ回路は、前記入力される救済アドレス信号を共有し、この救済アドレス信号をラッチする論理ゲートからなるラッチ回路を有することを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置であって、
前記半導体記憶装置は、ＤＲＡＭ、シンクロナスＤＲＡＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の冗長救済技術に関し、特に不良メモリセルを冗長メモリセルに置き換えて救済する救済回路を有するＤＲＡＭ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）などの半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討した技術として、ＤＲＡＭ、ＳＤＲＡＭなどの半導体記憶装置においては、４Ｍ、１６Ｍ、６４Ｍ、２５６Ｍビットへの移行による大容量化に伴って１つのチップ内に配置されるメモリセルの数もかなり増加してきており、その結果、製造プロセスにおいて１つのチップ内に発生する不良メモリセルの数も増える傾向にあるものと考えられる。
【０００３】
そこで、通常では、製造歩留まりの向上のためにメモリアレイに不良メモリセルの代替となる冗長メモリセルを配置し、もし、チップのテストなどによって不良メモリセルの存在が発見された場合には、この不良メモリセルは救済アドレスに対応するワード線、ビット線による冗長メモリセルに冗長救済により置き換えられる。
【０００４】
すなわち、メモリセルに対するデータの書き込みまたは読み出しの際に、救済アドレスと書き込みまたは読み出しの入力アドレスとの比較を行い、一致した場合は救済アドレスに対応した冗長アドレスのメモリセルに対してデータの書き込みまたは読み出しを行い、不良メモリセルを冗長メモリセルに置き換えて救済することができるようになっている。
【０００５】
なお、このような半導体記憶装置における冗長救済に関する技術としては、たとえば１９９４年１１月５日、株式会社培風館発行の「アドバンスト  エレクトロニクスＩ−９  超ＬＳＩメモリ」Ｐ１８１〜Ｐ１８３などに記載される技術などが挙げられる。
【０００６】
【発明が解決しようとする課題】
ところで、前記のような半導体記憶装置における冗長救済技術においては、ヒューズに不良ラインのアドレスを記憶し、アクセス時に入力アドレスと不良アドレスとが一致すると予備デコーダが選択され、このときに正規デコーダは不活性化されるような回路構成が用いられている。
【０００７】
このような回路構成による救済回路においては、大容量化に伴う欠陥数の増加に対して救済チャンスを増やす必要があるので、救済回路の信号配線数の増加、ヒューズ本数の増加、回路規模の増大などが問題となり、これらがチップ面積を増大させる要因となっている。
【０００８】
そこで、本発明の目的は、これらの要因を解決するためにＣＭＯＳ型アドレス比較回路を採用してアドレス配線本数を半減し、ダイナミック型論理回路を採用してヒューズデコーダ内配線数を削減し、さらに新しいカラム系救済回路を採用してヒューズ本数およびトランジスタ数、配線本数を低減することができる救済回路を有する半導体記憶装置を提供するものである。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明の半導体記憶装置は、不良メモリセルを冗長メモリセルに置き換えて救済する救済回路に適用されるものであり、ロウ系救済回路のアドレス比較回路は、救済アドレスがプログラムされたヒューズに接続され、単相のアドレス信号によりゲート制御されるＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるＣＭＯＳ型回路を有するものである。さらに、ロウ系救済回路に関しては、冗長判定論理回路に冗長アドレス信号によりゲート制御されるＭＯＳトランジスタからなるダイナミック型ＯＲ論理回路を有するものである。
【００１２】
また、カラム系救済回路に関しては、ロウ系プリデコーダ回路にロウマット選択アドレス信号をメモリマットの分割数以下のビット数にエンコードする論理ゲートからなるエンコーダ回路、マット選択アドレス比較回路に救済マット選択アドレスがプログラムされたヒューズに接続され、マット選択アドレス信号によりゲート制御されるＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるＣＭＯＳ型回路、救済アドレスプログラム回路に救済アドレス信号によりゲート制御されるＭＯＳトランジスタに接続され、この救済アドレス信号のＨｉｇｈ／Ｌｏｗを１本のヒューズの切断／非切断により記憶可能なヒューズ回路、救済アドレスデコーダ回路に救済アドレス信号を共有し、この救済アドレス信号をラッチする論理ゲートからなるラッチ回路を有するものである。
【００１３】
このような構成において、ロウ系救済回路のアドレス比較回路および冗長判定論理回路と、カラム系救済回路のロウ系プリデコーダ回路、マット選択アドレス比較回路、救済アドレスプログラム回路および救済アドレスデコーダ回路とを任意に組み合わせて構成し、特にＤＲＡＭ、ＳＤＲＡＭなどに適用するようにしたものである。
【００１４】
よって、前記半導体記憶装置によれば、ロウ系救済回路に関しては、アドレス比較回路へのＣＭＯＳ型回路の採用による配線本数の低減、冗長判定論理回路へのダイナミック型ＯＲ論理回路の採用による配線本数およびトランジスタ数の低減を図ることができる。
【００１５】
また、カラム系救済回路に関しては、ロウ系プリデコーダ回路へのエンコーダ回路の採用による配線本数の低減、マット選択アドレス比較回路へのＣＭＯＳ型回路の採用による配線本数の低減、救済アドレスプログラム回路へのヒューズ回路の採用によるヒューズ本数およびトランジスタ数の低減、救済アドレスデコーダ回路へのラッチ回路の採用による配線本数の低減を図ることができる。
【００１６】
従って、配線本数、ヒューズ本数、トランジスタ数の低減により、ロウ系／カラム系救済回路の部分の面積を大幅に低減することができ、よってセル占有率を向上し、チップ面積の低減を可能とすることができる。この結果、チップ面積の低減によるコストの低減を実現することができる。すなわち、救済回路の部分の面積を決める要因は配線本数、ヒューズ本数、トランジスタ数であるので、これらを低減することによってチップ面積の低減が可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
図１は本発明の一実施の形態である半導体記憶装置を示す全体ブロック図、図２は本実施の形態の半導体記憶装置において、ロウ系救済回路を示すブロック図、図３〜図８はロウ系救済回路を構成する各回路の回路図と動作波形図、図９はカラム系救済回路を示すブロック図、図１０〜図１４はカラム系救済回路を構成する各回路の回路図である。
【００１９】
まず、図１により本実施の形態の半導体記憶装置の全体構成を説明する。
【００２０】
本実施の形態の半導体記憶装置は、たとえば２５６ＭビットのＤＲＡＭとされ、ワード線とビット線との交点に配置される複数のメモリセルからなるメモリアレイ１と、このメモリアレイ１のロウ／カラムアドレスを指定するアドレスバッファ２、ロウ系／カラム系のラッチ回路３，４、救済回路５，６およびデコーダ７，８と、読み出し／書き込みのためのセンスアンプ９、メインアンプ１０、入力バッファ１１および出力バッファ１２と、クロック発生回路１３、リフレッシュカウンタ１４および内部電圧発生回路１５などから構成されている。
【００２１】
このＤＲＡＭには、外部からアドレス信号Ａｄｄが入力され、アドレスバッファ２によりロウアドレス信号、カラムアドレス信号が生成されて、ロウアドレス信号はラッチ回路３、救済回路５を介してデコーダ７に入力され、カラムアドレス信号はラッチ回路４、救済回路６を介してデコーダ８に入力されて、メモリアレイ１の任意のメモリセルが選択される。さらに、入出力データＩ／Ｏは、書き込み時に入力バッファ１１、ライトアンプを介して入力され、読み出し時にセンスアンプ９、メインアンプ１０、出力バッファ１２を介して出力される。
【００２２】
また、制御信号として、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、アウトプットイネーブル信号ＯＥなどが外部から入力され、これらの制御信号に基づいてクロック発生回路１３により内部制御信号が生成され、この内部制御信号により内部回路の動作が制御される。さらに、外部電源として、電源電圧ＶＤＤ、接地電圧ＶＳＳが供給され、内部電圧発生回路１５により内部電圧が発生されるようになっている。
【００２３】
次に、本実施の形態の特徴である、不良メモリセルを冗長メモリセルに置き換えて救済する、ロウ系の救済回路５、カラム系の救済回路６について順番に説明する。必要に応じて、従来の技術に相当する比較例との対応により検討したそれそれの効果を合わせて示す。
【００２４】
図２は、ロウ系の救済回路５を示し、一例として１６セットの冗長デコーダについて図示している。図２(a) は本実施の形態におけるＣＭＯＳ型アドレス比較回路、ダイナミック型ＯＲ論理回路を採用した方式、図２(b) は比較例のアドレス比較回路、論理回路による方式を示す。
【００２５】
すなわち、本実施の形態のロウ系の救済回路５においては、アドレスラッチ回路１６、ヒューズセット１７（０−１５）を含むＣＭＯＳ型アドレス比較回路１８、ダイナミック型ＯＲ論理回路１９からなるブロック構成において、たとえば外部からの１２ビットのアドレスＡ０−Ａ１１の入力に対して、アドレスラッチ回路１６においても１２ビットで出力する。この１２ビットのアドレスをＣＭＯＳ型アドレス比較回路１８で受けて、１６セットのヒューズセット１７にそれぞれ入力し、ヒューズセット１７はそれぞれ１６ビットの冗長アドレスＲＡＳ０−ＲＡＳ１５を出力するとともに、ダイナミック型ＯＲ論理回路１９にも出力する。これを受けて、ダイナミック型ＯＲ論理回路１９は冗長ヒット信号ＲＨＩＴ、冗長ミス信号ＲＭＩＳを出力する。この１６ビットの冗長アドレスＲＡＳ０−ＲＡＳ１５に冗長ヒット信号ＲＨＩＴ、冗長ミス信号ＲＭＩＳを加えた１８ビット分の信号をデコーダ７に入力する方式を採用している。
【００２６】
(1).アドレス比較回路
このアドレス比較回路に関して、比較例ではアドレス信号線のＴｒｕｅ／Ｂａｒを用いて救済アドレスを比較している。これに対して、本実施の形態においては、ＣＭＯＳ型アドレス比較回路１８を用いることにより、Ｔｒｕｅ／Ｂａｒを必要とすることがない。従って、アドレス信号線の本数を半減することができる。
【００２７】
(2).論理回路
この論理回路については、本実施の形態のようにダイナミック型ＯＲ論理回路１９を用いることにより、冗長ヒットと冗長ミスの論理を簡略化し、配線本数およびトランジスタ数を低減することができる。
【００２８】
一般的に、ロウ系の救済回路５では、アドレス信号線、救済判定出力信号線などの信号配線の本数が他の回路に比べて非常に多く、この本数が回路の面積を決定する傾向にある。従って、信号線の本数を低減することによる面積低減の効果は大きい。この救済回路は、ロウ系だけではなく、カラム系にも同様に適用可能である。以下、それぞれの回路の特徴について詳細に説明する。
【００２９】
図３は、前記図２(a) のロウ系の救済回路５を構成するＣＭＯＳ型アドレス比較回路１８の回路構成を示し、図３(a) は本実施の形態におけるＣＭＯＳ型アドレス比較回路１８、図３(b) は比較例のアドレス比較回路のそれぞれ１６セットのうちの１つのヒューズセット１７（０）を図示している。他のヒューズセット１７（１−１５）も同様の回路構成となっている。
【００３０】
すなわち、本実施の形態におけるＣＭＯＳ型アドレス比較回路１８のヒューズセット１７（０）は、１２ビットのアドレスＲＡ０〜ＲＡ１１の入力に対して、２種類の１２個のＮＭＯＳトランジスタＴＮ１および１２個のＰＭＯＳトランジスタＴＰ１と、この２種類のＭＯＳトランジスタに接続された２４個のヒューズＦ１と、ＮＭＯＳトランジスタＴＮ１側／ＰＭＯＳトランジスタＴＰ１側のヒューズＦ１に並列に接続された２個のＰＭＯＳトランジスタＴＰ２および２個のＮＭＯＳトランジスタＴＮ２と、ヒューズＦ１と反対側のＮＭＯＳトランジスタＴＮ１側／ＰＭＯＳトランジスタＴＰ１側に接続されたＮＭＯＳトランジスタＴＮ３およびＰＭＯＳトランジスタＴＰ３と、出力段に接続されたインバータＩＶ１および否定論理和ゲートＮＯＲ１とから構成されている。
【００３１】
このヒューズセット１７（０）においては、入力されるアドレスＲＡ０〜ＲＡ１１により２種類のＮＭＯＳトランジスタＴＮ１およびＰＭＯＳトランジスタＴＰ１がゲート制御され、ＮＭＯＳトランジスタＴＮ１側／ＰＭＯＳトランジスタＴＰ１側のヒューズＦ１の切断／非切断に対応して、ＰＭＯＳトランジスタＴＰ２を介して電源電圧ＶＤＤに、ＮＭＯＳトランジスタＴＮ２を介して接地電圧ＶＳＳにそれぞれプリチャージされている共通ノードＮＯＤＥ１，ＮＯＤＥ２に所定の電圧レベルが発生される。この共通ノードＮＯＤＥ１，ＮＯＤＥ２の電圧レベルは、インバータＩＶ１および否定論理和ゲートＮＯＲ１により論理演算されて冗長アドレスＲＭＳ０として出力される。なお、ＰＭＯＳトランジスタＴＰ２およびＮＭＯＳトランジスタＴＮ３はクロックＣＬＫ１によりゲート制御され、またＮＭＯＳトランジスタＴＮ２およびＰＭＯＳトランジスタＴＰ３はクロックＣＬＫ１Ｂによりゲート制御されている。
【００３２】
このように、本実施の形態におけるＣＭＯＳ型アドレス比較回路１８は、特に切断／非切断によりアドレスがプログラムされているヒューズＦ１の比較ＭＯＳトランジスタにＮＭＯＳトランジスタＴＮ１とＰＭＯＳトランジスタＴＰ１の２種類を使用し、ヒューズＦ１の反対ノードは共通ノードＮＯＤＥ１，ＮＯＤＥ２とし、それぞれ電源電圧ＶＤＤ、接地電圧ＶＳＳにプリチャージする回路構成を採用している。
【００３３】
よって、アドレス比較回路に関して、比較例の回路構成では、ヒューズＦ１にプログラムされている救済アドレスと入力アドレスとを比較するために、アドレス信号線のＴｒｕｅ／Ｂａｒを必要とする。これに対して、本実施の形態の回路構成では、ＮＭＯＳトランジスタＴＮ１に加えてＰＭＯＳトランジスタＴＰ１を用いることにより、アドレス信号線の本数を半減することができる。
【００３４】
また、回路規模的には、たとえばトランジスタ数が比較例の３２個に対し、本実施の形態では３４個であり、ほぼ同等である。さらに、比較例では配線の本数が全体の面積を決めているため、回路規模が同等なら、配線本数を半分にすることにより、面積を大幅に低減することができる。たとえば、配線のピッチを２μｍとすると、１０本で２０μｍの幅を縮小することができる。
【００３５】
図４および図５は、前記図３(a) のＣＭＯＳ型アドレス比較回路１８のヒューズセット１７（０）の動作波形を示し、図４は入力アドレスが救済されていない場合の冗長ミス時、図５は入力アドレスが救済されている場合の冗長ヒット時をそれぞれ図示している。
【００３６】
冗長ミス時は、図４のように、アドレスＲＡ０〜ＲＡ１１が確定した後、クロックＣＬＫ１／ＣＬＫ１Ｂにより共通ノードＮＯＤＥ１，ＮＯＤＥ２のプリチャージが切れ、アドレス比較が開始される。このとき、プログラムされている救済アドレスと入力アドレスとが不一致の場合、比較用のＮＭＯＳトランジスタＴＮ１およびＰＭＯＳトランジスタＴＰ１により共通ノードＮＯＤＥ１，ＮＯＤＥ２の電位が引き抜かれる。すなわち、共通ノードＮＯＤＥ１は電源電圧ＶＤＤから接地電圧ＶＳＳに、共通ノードＮＯＤＥ２は接地電圧ＶＳＳから電源電圧ＶＤＤになる。従って、出力信号の冗長アドレスＲＭＳ０は接地電圧ＶＳＳによるＬｏｗレベルになる。
【００３７】
一方、冗長ヒット時は、図５のように、プログラムされている救済アドレスと入力アドレスとが一致の場合、共通ノードＮＯＤＥ１，ＮＯＤＥ２の電位はプリチャージ電位を保つ。すなわち、共通ノードＮＯＤＥ１は電源電圧ＶＤＤ、共通ノードＮＯＤＥ２は接地電圧ＶＳＳである。従って、出力信号の冗長アドレスＲＭＳ０は電源電圧ＶＤＤによるＨｉｇｈレベルのままである。
【００３８】
図６は、前記図２(a) のロウ系の救済回路５を構成するダイナミック型ＯＲ論理回路１９の回路構成を示し、図６(a) は本実施の形態におけるダイナミック型ＯＲ論理回路１９、図６(b) は比較例の論理回路をそれぞれ図示している。
【００３９】
すなわち、本実施の形態におけるダイナミック型ＯＲ論理回路１９は、１６ビットの冗長アドレスＲＭＳ０〜ＲＭＳ１５の入力に対して、１６個のＮＭＯＳトランジスタＴＮ４と、このＮＭＯＳトランジスタＴＮ４に並列に接続された２個のＰＭＯＳトランジスタＴＰ４と、これと反対側に接続されたＮＭＯＳトランジスタＴＮ５と、出力段に接続された２個のインバータＩＶ２，ＩＶ３および否定論理積ゲートＮＡＮＤ１とから構成されている。
【００４０】
このダイナミック型ＯＲ論理回路１９においては、入力される冗長アドレスＲＭＳ０〜ＲＭＳ１５によりＮＭＯＳトランジスタＴＮ４がゲート制御され、ＰＭＯＳトランジスタＴＰ４を介して電源電圧ＶＤＤにプリチャージされている共通ノードＮＯＤＥ３に所定の電圧レベルが発生される。この共通ノードＮＯＤＥ３の電圧レベルは、インバータＩＶ２により論理演算されて冗長ヒット信号ＲＨＩＴ、否定論理積ゲートＮＡＮＤ１およびインバータＩＶ３により論理演算されて冗長ミス信号ＲＭＩＳとしてそれぞれ出力される。なお、ＰＭＯＳトランジスタＴＰ４およびＮＭＯＳトランジスタＴＮ５はクロックＣＬＫ３によりゲート制御され、また否定論理積ゲートＮＡＮＤ１にはクロックＣＬＫ４が入力されている。
【００４１】
このように、本実施の形態におけるダイナミック型ＯＲ論理回路１９は、特に配線本数およびトランジスタ数を低減するために、冗長のヒット／ミスの判定にダイナミック型のＯＲ論理回路を用いる回路構成を採用している。
【００４２】
よって、論理回路に関して、比較例の回路構成では、各ヒューズセットから出力された冗長アドレスＲＭＳ０〜ＲＭＳ１５／ＲＲＳ０〜ＲＲＳ１５の論理和／論理積をとって、冗長にヒットしたかどうかを判定しているため、たとえばヒューズセット数を１６とすると、１６入力の論理をとらなければならず、配線本数やトランジスタ数の増加となる。これは、ヒューズセット数を増やすに従い問題となる。
【００４３】
これに対して、本実施の形態の回路構成では、各ヒューズセット１７から出力された冗長アドレスＲＭＳ０〜ＲＭＳ１５とクロックＣＬＫ３とを用いて冗長ヒット信号ＲＨＩＴを作り出している。また、冗長ミス信号ＲＭＩＳは、冗長ヒット信号ＲＨＩＴとクロックＣＬＫ４とを用いて生成しているので、配線本数およびトランジスタ数を低減することができる。
【００４４】
図７および図８は、前記図６(a) のダイナミック型ＯＲ論理回路１９の動作波形を示し、図７は冗長ヒット時、図８は冗長ミス時をそれぞれ図示している。
【００４５】
冗長ヒット時は、図７のように、予め共通ノードＮＯＤＥ３は電源電圧ＶＤＤにプリチャージされている。ヒューズセット１７（０−１５）のうちのどれか、たとえばヒューズセット１７（０）でヒットした場合、その冗長アドレスＲＭＳ０が活性化される。さらに、クロックＣＬＫ３が活性化されると、共通ノードＮＯＤＥ３が接地電圧ＶＳＳに引き抜かれ、冗長ヒット信号ＲＨＩＴが活性化される。この後、クロックＣＬＫ４が活性化されても、冗長ミス信号ＲＭＩＳは出力されない。従って、本実施の形態の回路構成により、冗長ヒット時のフラグ信号を作り出すことができる。
【００４６】
一方、冗長ミス時は、図８のように、予め共通ノードＮＯＤＥ３は電源電圧ＶＤＤにプリチャージされている。ヒューズセット１７（０−１５）のいずれもヒットしなかった場合、冗長アドレスＲＭＳ０〜ＲＭＳ１５は全て接地電圧ＶＳＳになる。このため、クロックＣＬＫ３が活性化されても、共通ノードＮＯＤＥ３は電源電圧ＶＤＤのままであり、冗長ヒット信号ＲＨＩＴは出力されない。この後、クロックＣＬＫ４が活性化されると、冗長ミス信号ＲＭＩＳが出力される。従って、本実施の形態の回路構成により、冗長ミス時のフラグ信号を作り出すことができる。
【００４７】
以上、ロウ系の救済回路５についてまとめると、ＣＭＯＳ型アドレス比較回路１８とダイナミック型ＯＲ論理回路１９を用いることにより、配線本数およびトランジスタ数を大幅に少なくし、ロウ系の救済回路５の部分の面積を低減することができる。
【００４８】
続いて、カラム系の救済回路６について説明する。図９は、このカラム系の救済回路６を示し、一例として１６×９セットの冗長デコーダについて図示している。
【００４９】
すなわち、本実施の形態のカラム系の救済回路６においては、ロウプリデコーダ２０およびエンコーダ２１を含むロウプリデコーダ部２２、マット選択アドレス比較回路２３（０−１５）および救済アドレスプログラム回路２４（０−１５）を含むヒューズデコーダ部２５、ラッチ型デコーダ２６（０−１５）および比較回路２７（０−１５）を含むアドレス比較部２８からなるブロック構成において、たとえばロウプリデコーダ２０から出力される１６ビットのマット選択アドレスＲＭＡＴ０〜ＲＭＡＴ１５に対して、エンコーダ２１で４ビットにエンコードしてロウプリデコーダ部２２から出力する。この４ビットのマット選択アドレスＲＭＡ０〜ＲＭＡ３をヒューズデコーダ部２５で受けて、１６セットのマット選択アドレス比較回路２３にそれぞれ入力し、マット選択アドレス比較回路２３はそれぞれ９ビットの救済マットアドレスＣＲＭＳ０〜ＣＲＭＳ８を救済アドレスプログラム回路２４に出力する。これを受けて、救済アドレスプログラム回路２４は７ビットの救済アドレスＣＣＡ０〜ＣＣＡ６をヒューズデコーダ部２５から出力する。この７ビットの救済アドレスＣＣＡ０〜ＣＣＡ６をアドレス比較部２８で受けて、１６セットのラッチ型デコーダ２６にそれぞれ入力し、ラッチ型デコーダ２６はそれぞれ３２ビットの救済アドレスにして比較回路２７で比較した後に冗長ヒット信号ＣＨＩＴとしてデコーダ８に入力する方式を採用している。
【００５０】
(1).ロウプリデコーダ部２２
このロウプリデコーダ部２２に関して、本実施の形態では、ロウプリデコーダ２０から出力されるロウのマット選択アドレスＲＭＡＴ０〜ＲＭＡＴ１５をエンコーダ２１によってエンコードしてカラム冗長に渡すことにより、配線本数を低減することができる。
【００５１】
(2).マット選択アドレス比較回路２３（ヒューズデコーダ部２５）
このマット選択アドレス比較回路２３に関して、本実施の形態ではＣＭＯＳ型アドレス比較回路を用いることにより、配線本数を低減することができる。
【００５２】
(3).救済アドレスプログラム回路２４（ヒューズデコーダ部２５）
この救済アドレスプログラム回路２４に関して、本実施の形態ではアドレスを１本のヒューズで記憶可能な新規回路を用いることにより、ヒューズ数、トランジスタ数を低減することができる。
【００５３】
(4).ラッチ型デコーダ２６（アドレス比較部２８）
このラッチ型デコーダ２６に関して、本実施の形態では救済アドレスＣＣＡ０〜ＣＣＡ６を複数のデコーダで共有可能なラッチ型のデコーダ回路を用いることにより、配線本数を大幅に低減することができる。以下、それぞれの回路などの特徴について詳細に説明する。
【００５４】
図１０は、前記図９のカラム系の救済回路６を構成するロウプリデコーダ部２２のエンコーダ２１の回路構成を示す。
【００５５】
一般的に、ブロック救済をするには、カラム系の救済回路６でロウのマット選択アドレスＲＭＡＴ０〜ＲＭＡＴ１５が必要となるが、この本数はマットの分割数の数だけ必要となり、大容量化に伴い増加する。ここでは、１６マットの例について図示している。
【００５６】
すなわち、本実施の形態におけるロウプリデコーダ部２２のエンコーダ２１は、１６ビットのマット選択アドレスＲＭＡＴ０〜ＲＭＡＴ１５の入力に対して、７個の否定論理和ゲートＮＯＲ２と、この否定論理和ゲートＮＯＲ２に接続された４個の否定論理積ゲートＮＡＮＤ２とから構成され、またタイミング発生回路へのクロック発生のために１個の否定論理和ゲートＮＯＲ３とこれに接続された１個の否定論理積ゲートＮＡＮＤ３とが設けられている。
【００５７】
このエンコーダ２１においては、入力される１６ビットのマット選択アドレスＲＭＡＴ０〜ＲＭＡＴ１５のうち、所定の４ビットずつが否定論理和ゲートＮＯＲ２により論理演算され、この論理演算結果はさらに否定論理積ゲートＮＡＮＤ２により論理演算されて４ビットのマット選択アドレスＲＭＡ０〜ＲＭＡ３として出力される。また、マット選択アドレスＲＭＡＴ０〜ＲＭＡＴ１５から否定論理和ゲートＮＯＲ２，ＮＯＲ３および否定論理積ゲートＮＡＮＤ３により論理演算されてタイミング発生回路へのクロックＲＣＬＫ１が発生されている。
【００５８】
このように、本実施の形態におけるロウプリデコーダ部２２のエンコーダ２１は、特にロウプリデコーダ部２２にエンコーダ２１を配置し、４ビットにエンコードしてからカラム系の救済回路６のヒューズデコーダ部２５へ出力する回路構成を採用している。よって、エンコーダ２１に関して、本実施の形態の回路構成では、たとえば配線本数を１６→４に低減することができる。この信号は、全てのカラム系の救済回路６に入力されるため、この本数低減の効果は大きい。ただし、カラム系の救済回路６で、この信号を再びデコードしてから使用すると、結局、セル内部のチャネルは従来と同じだけ必要となり、本実施の形態における効果は小さくなる。そこで、次に示すマット選択アドレス比較回路２３を用いて、再デコードしない方式を採用している。
【００５９】
図１１は、前記図９のカラム系の救済回路６を構成するヒューズデコーダ部２５のマット選択アドレス比較回路２３の回路構成を示す。ここでは、９セットからなる１つのマット選択アドレス比較回路２３（０）を示し、９セットのうちの１セットを詳細に図示し、他の８セットも同様の回路構成となっている。また、他のマット選択アドレス比較回路２３（１−１５）も同様に構成されている。
【００６０】
すなわち、本実施の形態におけるマット選択アドレス比較回路２３（０）の１セットは、４ビットのマット選択アドレスＲＭＡ０〜ＲＭＡ３の入力に対して、２種類の４個のＮＭＯＳトランジスタＴＮ６および４個のＰＭＯＳトランジスタＴＰ５と、この２種類のＭＯＳトランジスタに接続された８個のヒューズＦ２と、ＮＭＯＳトランジスタＴＮ６側／ＰＭＯＳトランジスタＴＰ５側のヒューズＦ２に並列に接続された２個のＰＭＯＳトランジスタＴＰ６および２個のＮＭＯＳトランジスタＴＮ７と、ヒューズＦ２と反対側のＮＭＯＳトランジスタＴＮ６側／ＰＭＯＳトランジスタＴＰ５側に接続されたＮＭＯＳトランジスタＴＮ８およびＰＭＯＳトランジスタＴＰ７と、出力段に接続されたインバータＩＶ４および否定論理和ゲートＮＯＲ４とから構成されている。
【００６１】
この回路構成においては、入力されるマット選択アドレスＲＭＡ０〜ＲＭＡ３により２種類のＮＭＯＳトランジスタＴＮ６およびＰＭＯＳトランジスタＴＰ５がゲート制御され、ＮＭＯＳトランジスタＴＮ６側／ＰＭＯＳトランジスタＴＰ５側のヒューズＦ２の切断／非切断に対応して、ＰＭＯＳトランジスタＴＰ６を介して電源電圧ＶＤＤに、ＮＭＯＳトランジスタＴＮ７を介して接地電圧ＶＳＳにそれぞれプリチャージされている共通ノードＮＯＤＥ４，ＮＯＤＥ５に所定の電圧レベルが発生される。この共通ノードＮＯＤＥ４，ＮＯＤＥ５の電圧レベルは、インバータＩＶ４および否定論理和ゲートＮＯＲ４により論理演算されて救済マットアドレスＣＲＭＳ０として出力される。なお、ＰＭＯＳトランジスタＴＰ６およびＮＭＯＳトランジスタＴＮ８はクロックＣＬＫ１によりゲート制御され、またＮＭＯＳトランジスタＴＮ７およびＰＭＯＳトランジスタＴＰ７はクロックＣＬＫ１Ｂによりゲート制御されている。
【００６２】
このように、本実施の形態におけるマット選択アドレス比較回路２３は、特にエンコードしたマット選択アドレスＲＭＡ０〜ＲＭＡ３をそのまま使用できることを特徴としており、前記図３で示したヒューズセット１７と同様のＣＭＯＳ型アドレス比較回路を用いることにより、再デコードする必要がない。よって、マット選択アドレス比較回路２３に関して、本実施の形態の回路構成では、たとえば配線本数を１６→４本に低減することができる。特に、このマット選択アドレス比較回路２３は、図９のカラム系の救済回路６のブロック構成では１６個を繰り返し配置するため、その低減効果は大きい。
【００６３】
また、回路規模的にも、基本的に１本のヒューズＦ２に対してＮＭＯＳトランジスタＴＮ６およびＰＭＯＳトランジスタＴＰ５の２個程度であり、複雑な回路を必要としない。さらに、従来方式による比較例では、マットアドレスをプログラムしておくヒューズＦ２が１６本必要なのに対し、本実施の形態では８本でよい。従って、回路規模の増加を最小限にしながら、配線本数、ヒューズ本数を半減することができる。たとえば、トランジスタ数が１８０個、ヒューズ数が１４４個、配線数が２６本の比較例に対して、本実施の形態ではそれぞれ１８０個、７２個、１５本にすることができる。
【００６４】
図１２は、前記図９のカラム系の救済回路６を構成するヒューズデコーダ部２５の救済アドレスプログラム回路２４の回路構成を示す。ここでは、７セットからなる１つの救済アドレスプログラム回路２４（０）を示し、７セットのうちの１セットを詳細に図示し、他の６セットも同様の回路構成となっている。また、他の救済アドレスプログラム回路２４（１−１５）も同様に構成されている。
【００６５】
すなわち、本実施の形態における救済アドレスプログラム回路２４（０）の１セットは、９ビットの救済マットアドレスＣＲＭＳ０〜ＣＲＭＳ８の入力に対して、９個のＮＭＯＳトランジスタＴＮ９と、このＮＭＯＳトランジスタＴＮ９に接続された９個のヒューズＦ３と、このヒューズＦ３に並列に接続された２個のＰＭＯＳトランジスタＴＰ８と、ヒューズＦ３と反対側に接続されたＮＭＯＳトランジスタＴＮ１０と、出力段に接続されたインバータＩＶ５およびクロックドインバータＣＩＶ１とから構成されている。
【００６６】
この回路構成においては、入力される救済マットアドレスＣＲＭＳ０〜ＣＲＭＳ８によりＮＭＯＳトランジスタＴＮ９がゲート制御され、ヒューズＦ３の切断／非切断に対応して、ＰＭＯＳトランジスタＴＰ８を介して電源電圧ＶＤＤにプリチャージされている共通ノードＮＯＤＥ６に所定の電圧レベルが発生される。この共通ノードＮＯＤＥ６の電圧レベルは、インバータＩＶ５およびクロックドインバータＣＩＶ１により論理演算されて救済アドレスＣＣＡ０として出力される。なお、ＰＭＯＳトランジスタＴＰ８およびＮＭＯＳトランジスタＴＮ１０はクロックＣＬＫ１によりゲート制御され、またクロックドインバータＣＩＶ１はクロックＣＬＫ２，ＣＬＫ２Ｂにより反転／非反転が制御されている。
【００６７】
このように、本実施の形態における救済アドレスプログラム回路２４は、特に１本のヒューズＦ３で救済アドレスＣＣＡ０〜ＣＣＡ６のＨｉｇｈ／Ｌｏｗを記憶することを特徴としている。すなわち、あるマットに対して救済していると仮定すると、このマットの救済マットアドレスＣＲＭＳ０に対応するヒューズ０をカットすれば救済アドレスＣＣＡ０はＨｉｇｈとなり、ヒューズ０をカットしなければＬｏｗとなる。従って、救済アドレスＣＣＡ０〜ＣＣＡ６をプログラムすることができる。よって、救済アドレスプログラム回路２４に関して、本実施の形態の回路構成では、たとえばヒューズ数が１４４個の対して６３個に半分以下にすることができる。また、トランジスタ数、配線本数もそれぞれ、２８８→１２６個、２５→１６本に低減することができる。
【００６８】
図１３は、前記図９のカラム系の救済回路６を構成するヒューズデコーダ部２５の救済アドレスプログラム回路２４とアドレス比較部２８のラッチ型デコーダ２６との接続形態を示す。ここでは、１６×７セットからなる救済アドレスプログラム回路２４とラッチ型デコーダ２６との接続構成を図示している。
【００６９】
すなわち、本実施の形態においては、複数の冗長デコーダ間で救済アドレスＣＣＡ０〜ＣＣＡ６を共有することを特徴としており、救済アドレスＣＣＡ０〜ＣＣＡ６のデコーダ部にラッチ回路を設けることにより、１ショットパルスで信号を伝達する。従って、配線本数を大幅に低減することができる。たとえば、図１３の例では５６→２３本にすることができる。
【００７０】
ただし、信号の伝達は、共有しているデコーダについて順番に行う（たとえば図１３の例では８回に分けて行う）ため、スピード的には不利であるが、ロウアクセスからカラムアクセスまでは時間的に余裕があることと、共有するデコーダ数を減らす（たとえば４個）ことにより、解決することができる。
【００７１】
図１４は、前記図９のカラム系の救済回路６を構成するアドレス比較部２８のラッチ型デコーダ２６と比較回路２７との回路構成を示す。ここでは、前記図１３に示す１６×７セットのうちの１セットを図示し、他のセットも同様の回路構成となっている。
【００７２】
すなわち、本実施の形態におけるラッチ型デコーダ２６の１セットは、３ビットの救済アドレスＣＣＡ０〜ＣＣＡ２の入力に対して、６個のクロックドインバータＣＩＶ２と、このクロックドインバータＣＩＶ２に接続された３個のインバータＩＶ６と、クロックドインバータＣＩＶ２およびインバータＩＶ６に接続された８個の否定論理積ゲートＮＡＮＤ４と、この否定論理積ゲートＮＡＮＤ４に接続された８個のインバータＩＶ７とから構成されている。この回路構成においては、入力される救済アドレスＣＣＡ０〜ＣＣＡ２がクロックＣＬＫ２，ＣＬＫ２Ｂにより制御されるクロックドインバータＣＩＶ２の反転／非反転およびインバータＩＶ６の反転によりラッチされ、このラッチされた救済アドレスは否定論理積ゲートＮＡＮＤ４およびインバータＩＶ７によりデコードされて比較回路２７に出力される。
【００７３】
また、本実施の形態における比較回路２７の１セットは、ラッチ型デコーダ２６からの出力信号、８ビットのカラムプリデコード信号の入力に対して、８個のインバータＩＶ７と、８個のクロックドインバータＣＩＶ３とから構成されている。この回路構成においては、入力されるカラムプリデコード信号がインバータＩＶ７により反転され、ラッチ型デコーダ２６からのクロックにより制御されるクロックドインバータＣＩＶ３により反転／非反転が制御され、他のセットからの信号とともに否定論理積ゲートＮＡＮＤ５により論理演算されて冗長ヒット信号ＣＨＩＴとして出力される。
【００７４】
このように、本実施の形態におけるラッチ型デコーダ２６および比較回路２７は、特にクロックドインバータＣＩＶ２およびインバータＩＶ６により構成されたラッチ回路を持つデコーダ回路を用いることを特徴としている。すなわち、クロックにより救済アドレスＣＣＡ０〜ＣＣＡ６をラッチし、デコードして比較回路２７へ伝達する。従って、ラッチ後は別の救済アドレスＣＣＡ０〜ＣＣＡ６を伝達することができる。
【００７５】
以上、カラム系の救済回路６についてまとめると、エンコーダ２１を含むロウプリデコーダ部２２、ＣＭＯＳ型のマット選択アドレス比較回路２３および救済アドレスプログラム回路２４を含むヒューズデコーダ部２５、ラッチ型デコーダ２６を含むアドレス比較部２８を用いることにより、配線本数、ヒューズ数およびトランジスタ数を大幅に少なくし、カラム系の救済回路６の部分の面積を低減することができる。
【００７６】
従って、本実施の形態の半導体記憶装置によれば、ロウ系の救済回路５にＣＭＯＳ型アドレス比較回路１８とダイナミック型ＯＲ論理回路１９を用い、さらにカラム系の救済回路６にエンコーダ２１を含むロウプリデコーダ部２２、ＣＭＯＳ型のマット選択アドレス比較回路２３および救済アドレスプログラム回路２４を含むヒューズデコーダ部２５、ラッチ型デコーダ２６を含むアドレス比較部２８を用いることにより、配線本数、ヒューズ数およびトランジスタ数を低減することができ、これによって不良メモリセルを冗長メモリセルに置き換えて救済するロウ系／カラム系の救済回路５，６の面積を低減することができる。
【００７７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
たとえば、前記実施の形態においては、２５６ＭビットのＤＲＡＭの例で説明したが、これに限定されるものではなく、４Ｍ、１６Ｍ、６４Ｍビット、さらに大容量化のＤＲＡＭについても広く適当可能であり、このように大容量化の構成とすることにより本発明の効果はますます大きくなる。
【００７９】
以上の説明では、主として本発明者によってなされた発明をその属する技術分野であるＤＲＡＭによる半導体記憶装置に適用した場合について説明したが、これに限定されるものではなく、ＳＤＲＡＭや、ロジック混載ＤＲＡＭなどの他の半導体記憶装置についても広く適用可能である。
【００８０】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８１】
(1).ロウ系救済回路において、アドレス比較回路にＣＭＯＳ型回路を採用することで、配線本数を低減することが可能となる。
【００８２】
(2).ロウ系救済回路において、冗長判定論理回路にダイナミック型ＯＲ論理回路を採用することで、配線本数およびトランジスタ数を低減することが可能となる。
【００８３】
(3).カラム系救済回路において、ロウ系プリデコーダ回路にエンコーダ回路を採用することで、配線本数を低減することが可能となる。
【００８４】
(4).カラム系救済回路において、マット選択アドレス比較回路にＣＭＯＳ型回路を採用することで、配線本数を低減することが可能となる。
【００８５】
(5).カラム系救済回路において、救済アドレスプログラム回路にヒューズ回路を採用することで、ヒューズ本数およびトランジスタ数を低減することが可能となる。
【００８６】
(6).カラム系救済回路において、救済アドレスデコーダ回路にラッチ回路を採用することで、配線本数を低減することが可能となる。
【００８７】
(7).前記(1) 〜(6) により、ＤＲＡＭ、ＳＤＲＡＭなどの救済回路において、配線本数、ヒューズ本数、トランジスタ数の低減によってロウ系／カラム系救済回路の部分の面積を低減することが可能となる。
【００８８】
(8).前記(7) により、救済回路を有するＤＲＡＭ、ＳＤＲＡＭなどの半導体記憶装置において、セル占有率を向上し、チップ面積を低減することができるので、コストの低減を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体記憶装置を示す全体ブロック図である。
【図２】  (a),(b) は本発明の一実施の形態と比較例との半導体記憶装置において、ロウ系救済回路を示すブロック図である。
【図３】  (a),(b) は本発明の一実施の形態と比較例との半導体記憶装置において、ロウ系救済回路を構成するアドレス比較回路を示す回路図である。
【図４】本発明の一実施の形態の半導体記憶装置において、アドレス比較回路の冗長ミス時を示す動作波形図である。
【図５】本発明の一実施の形態の半導体記憶装置において、アドレス比較回路の冗長ヒット時を示す動作波形図である。
【図６】  (a),(b) は本発明の一実施の形態と比較例との半導体記憶装置において、ロウ系救済回路を構成する論理回路を示す回路図である。
【図７】本発明の一実施の形態の半導体記憶装置において、論理回路の冗長ヒット時を示す動作波形図である。
【図８】本発明の一実施の形態の半導体記憶装置において、論理回路の冗長ミス時を示す動作波形図である。
【図９】本発明の一実施の形態の半導体記憶装置において、カラム系救済回路を示すブロック図である。
【図１０】本発明の一実施の形態の半導体記憶装置において、カラム系救済回路を構成するエンコーダを示す回路図である。
【図１１】本発明の一実施の形態の半導体記憶装置において、カラム系救済回路を構成するマット選択アドレス比較回路を示す回路図である。
【図１２】本発明の一実施の形態の半導体記憶装置において、カラム系救済回路を構成する救済アドレスプログラム回路を示す回路図である。
【図１３】本発明の一実施の形態の半導体記憶装置において、カラム系救済回路を構成する救済アドレスプログラム回路とラッチ型デコーダとの接続形態を示すブロック図である。
【図１４】本発明の一実施の形態の半導体記憶装置において、カラム系救済回路を構成するラッチ型デコーダを示す回路図である。
【符号の説明】
１  メモリアレイ
２  アドレスバッファ
３  ロウ系のラッチ回路
４  カラム系のラッチ回路
５  ロウ系の救済回路
６  カラム系の救済回路
７  ロウ系のデコーダ
８  カラム系のデコーダ
９  センスアンプ
１０  メインアンプ
１１  入力バッファ
１２  出力バッファ
１３  クロック発生回路
１４  リフレッシュカウンタ
１５  内部電圧発生回路
１６  アドレスラッチ回路
１７  ヒューズセット
１８  ＣＭＯＳ型アドレス比較回路
１９  ダイナミック型ＯＲ論理回路
２０  ロウプリデコーダ
２１  エンコーダ
２２  ロウプリデコーダ部
２３  マット選択アドレス比較回路
２４  救済アドレスプログラム回路
２５  ヒューズデコーダ部
２６  ラッチ型デコーダ
２７  比較回路
２８  アドレス比較部
ＴＮ１〜ＴＮ１０  ＮＭＯＳトランジスタ
ＴＰ１〜ＴＰ８  ＰＭＯＳトランジスタ
Ｆ１〜Ｆ３  ヒューズ
ＩＶ１〜ＩＶ８  インバータ
ＮＯＲ１〜ＮＯＲ４  否定論理和ゲート
ＮＡＮＤ１〜ＮＡＮＤ５  否定論理積ゲート
ＣＩＶ１〜ＣＩＶ３  クロックドインバータ
【図１】
0003707922.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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