(57)【特許請求の範囲】
【請求項１】
（イ）  第１ウエル領域を有する半導体基板の表面の上に第１絶縁体層を作成する段階と、
（ロ）  前記第１ウエル領域の第１部分の中にベース領域を注入する段階と、
（ハ）  前記第１絶縁体層および前記ベース領域の上に、前記第１絶縁体層を通り前記ベース領域にまでその一部分が延長された、エミッタ電極を作成する段階と、
（ニ）  前記エミッタ電極で被覆されていない前記第１絶縁体層の部分を除去する段階と、
（ホ）  前記半導体基板の表面の上に第２絶縁体層を成長する段階と、
（ヘ）  前記第２絶縁体層の上に、少なくともその１つが前記第１ウエル領域の上に作成されるように、複数個のゲート電極を作成する段階と、
（ト）  前記半導体基板の表面に複数個のソース／ドレイン領域を作成する段階であって、前記ソース／ドレイン領域の中の第１ソース／ドレイン領域が少なくとも１個の前記ゲート電極と前記エミッタ電極との間に作成され、かつ、前記第１ソース／ドレイン領域が前記ベース領域に接続されている、前記複数個のソース／ドレイン領域を作成する段階と、
を有する半導体装置を作成する方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、全体的にいえば、半導体処理工程に関する。さらに詳細にいえば、本発明は、ＢｉＣＭＯＳ処理工程に関する。
【０００２】
【従来の技術およびその問題点】
ＭＯＳＦＥＴ構造体とバイポーラ・トランジスタとを１個の基板の上に集積することが、強く要請されている。当業者にはよく知られているように、ディジタル機能と線形機能が、バイポーラ技術、または、金属・酸化物・半導体（ＭＯＳ）技術、のいずれかを用いた集積回路により実行されることが多い。バイポーラ集積回路は、相補形ＭＯＳ（ＣＭＯＳ）回路に比べて特に電力消費が大きいが、ＭＯＳ回路よりも、もちろん、動作速度が大きく、かつ、駆動電流が大きい。製造技術の進歩により、バイポーラ・トランジスタとＣＭＯＳトランジスタとの両方を同じ集積回路の中で使用する（これは、通常、ＢｉＣＭＯＳ装置と呼ばれる）ことが可能になってきている。バイポーラ・トランジスタの大電流駆動性能をさらに開発することは、さらに高レベルのバイポーラ集積、または、併合されたバイポーラＣＭＯＳ集積を行うのに重要である。
【０００３】
バイポーラ・トランジスタは、典型的には、バイポーラ・トランジスタのベ−スのためのモート領域と、エミッタのために不純物がドープされたポリシリコンと、コレクタのためのウエル領域と、を用いて作成される。次に、すべてのショットキ・ダイオードを作成するために、および、ＰＭＯＳトランジスタのソース／ドレイン領域を作成するために、付加的なモート領域が用いられる。
【０００４】
【問題点を解決するための手段】
全体的にいえば、そして、本発明の１つの形式において、半導体装置を作成するための装置と方法が開示される。ウエル領域を有する半導体基板の表面の上に、第１絶縁体層が作成される。このウエル領域の第１部分の中の第１絶縁体層を通して、ベース領域が注入される。次に、この第１絶縁体層とベース領域との上に、エミッタ電極が作成される。このエミッタ電極の一部分が、第１絶縁体層を通して、ベース領域にまで延長される。第１絶縁体層の露出された部分が除去される。次に、半導体基板の表面の上に、第２絶縁体層が成長される。次に、この第２絶縁体層の上に、複数個のゲート電極が作成される。少なくとも１つのゲート電極が、第１ウエル領域の上に作成される。半導体基板の表面の上に、複数個のソース／ドレイン領域が作成される。これらのソース／ドレイン領域の中の１つのソース／ドレイン領域が、ゲート電極とエミッタ電極との間のウエル領域の中に作成される。このソース／ドレイン領域は、ベース領域と接触する。
【０００５】
本発明の１つの利点は、同じモートの中にＰＭＯＳトランジスタとバイポーラ・トランジスタとの両方を有する併合されたＢｉＣＭＯＳ装置を得ることができることである。
【０００６】
本発明のまた別の利点は、比較的小さな面積領域しか必要としない併合されたバイポーラ／ＰＭＯＳ装置を得ることができることである。
【０００７】
本発明のまた別の利点は、低温度でのソース／ドレイン・アニールが可能で、それにより、ショートチャンネル効果が減少する、ＢｉＣＭＯＳ処理工程を得ることができることである。
【０００８】
【実施例】
本発明のこれらの利点、および、その他の利点は、添付図面を参照しての下記説明により、当業者にはすぐに理解されるであろう。
【０００９】
添付図面において、図面は異なっても、特に断らない限り、対応する部品には、対応する番号および対応する記号が付される。
【００１０】
本発明の好ましい実施例として、同じウエル領域の中に併合されたバイポーラ・トランジスタとＰＭＯＳトランジスタとを備えた、ＢｉＭＯＳトランジスタが説明される。
【００１１】
図１は、バイポーラ・トランジスタ６０と、Ｐチャンネル・トランジスタ６４および６８との、横断面図である。この構造体は基板１２の中に作成される。この実施例では、基板１２はＰ形シリコンである。バイポーラ・トランジスタ６０の中の埋込みＮ＋形領域１４は、従来の方式のように、サブコレクタとしての役割を果たし、そして、Ｎ＋形領域２５は、それへの表面接触体としての役割を果たす。Ｎ形領域１８ａは、バイポーラ・トランジスタ６０の中のコレクタ領域としての役割を果たし、および、Ｐチャンネル・トランジスタ６４に対するウエル領域としての役割を果たす。Ｎ形領域１８ｂは、Ｐチャンネル・トランジスタ６８の対するウエル領域である。真性ベース２６は、Ｎ形領域１８ａ、１８ｂの中に配置されたＰ形領域である。エミッタ電極３０は、不純物がドープされたポリシリコン層であることができる。このエミッタ電極３０は、絶縁体層２４の中の開口部を通して、真性ベース領域２６にまで延長される。Ｐ＋形領域５２ａは、バイポーラ・トランジスタ６０の外因性ベース領域と、Ｐチャンネル・トランジスタ６４に対するソース／ドレイン領域の両方の役割を果たす。Ｐ＋形領域５２は、Ｐチャンネル・トランジスタ６４および６８に対する残りのソース／ドレイン領域の役割を果たす。不純物がドープされたポリシリコン層を用いて、トランジスタ６４および６８のゲート４０を作成することができる。ゲート４０と、Ｎ形領域１８ａ、１８ｂとの間に、ゲート酸化物３６が配置される。埋込み領域１６が、領域２０の下に配置される。フィールド絶縁体領域２２が、真性ベース領域２６をコレクタコンタクト２５から分離し、および、Ｐチャンネル・トランジスタ６４および６８を相互に分離する。エミッタ電極３０およびゲート４０は、任意選択的にシリサイド化されて、ＴｉＳｉ2 層５６を作成することができる。トランジスタ６４および６８の下のＮ＋形領域１４は、埋込みＰ形領域１６により分離され、および、Ｎ形領域１８ａ、１８ｂは、Ｐ形領域２０により分離される。それにより、２個のトランジスタのＮ形領域１８ａ、１８ｂを、異なる電位にすることができる。
【００１２】
図２ａは、Ｎ＋形埋込み領域１４と、Ｐ形埋込み領域１６と、Ｎ形領域１８ａ、１８ｂと、Ｐ形領域２０と、フィールド絶縁体領域２２と、絶縁体層２４と、が作成された後の構造体１０の図面である。これらの埋込み層の作成の方法は、１９９０年９月１８日発行で、テキサス・インスツルメンツ・インコーポレイテッド社に譲渡された、米国特許第４，９５８，２１３号に開示されている。フィールド絶縁体領域２２の作成の方法は、１９８５年９月１７日発行で、テキサス・インスツルメンツ・インコーポレイテッド社に譲渡された、米国特許第４，５４１，１６７号に開示されている。絶縁体層２４は、アンチ・コオイ酸化と、その後の２０オングストローム以下の厚さまでのデグレイズと、さらにその後の３００オングストローム程度の厚さまでの熱酸化とにより作成された、ダミー・ゲート酸化物であることができる。本発明により図２ａの構造体に併合されたＢｉＣＭＯＳ装置の作成を、下記で説明しよう。
【００１３】
構造体１０の表面がパターン形成され、そして、Ｎ形不純物が注入され、深いＮ形領域（コレクタコンタクト２５）が作成される。この深いＮ形領域は、図２ｂに示されているように、領域１８ａを通り、サブコレクタＮ＋形領域１４に接触するように延長される。次に、Ｖt 調整注入が実行される。１つはＮＭＯＳトランジスタ（図示されていない）に対するものであり、そして、１つはＰＭＯＳトランジスタ６４および６８に対するものである。さらに図２ｂに示されているように、ベース領域２６がパターン形成され、そして、Ｐ形不純物が（例えば、ホウ素が１０Ｋｅｖで７．０１３cmに）注入される。
【００１４】
図２ｃに示されているように、マスク層２７を用いて、ダミー酸化物層２４の領域が露出される。次に、露出された酸化物がエッチングされ、それにより、ベース領域２６の一部分が露出される。次に、マスク層２７が除去され、そして、デグレ−ズが（例えば、１０％ＨＦで１０秒間）実行される。図２ｄに示されているように、ポリシリコン層２９のような導電体材料の層が、２５００オングストローム程度の厚さに蒸着される。次に、イオン注入により、ポリシリコン層２９にＮ形不純物がドープされる。または、ポリシリコンには、蒸着の際、その場で不純物ドープを行うことができる。ポリシリコン層２９の上に、窒化物３２の層が蒸着される。窒化物層３２は５００オングストローム程度の厚さを有することができる。次に、ポリシリコン層２９および窒化物層３２が、図２ｅに示されているような従来の方法で、パターン化されおよびエッチングされ、それにより、エミッタ電極３０が作成される。窒化物層３２は、後の処理工程段階の期間中、エミッタ電極３０が酸化することを防止する。
【００１５】
図２ｆに示されているように、次に、ダミー酸化物層２４の露出された部分が、デグレーズを用いて除去され、そして、ゲート酸化物層３６のような絶縁体層で置き換えられる。ゲート酸化物層３６は熱的酸化により作成され、そして、その厚さは、１００オングストローム程度である。ゲート酸化物層３６の成長の期間中、図２ｆに示されているように、エミッタ電極３０の垂直端部の上に、酸化物３７がまた作成されるであろう。この熱的酸化は、またエミッタアニールとして役立つ十分に高い温度で、実行される。好ましい実施例では、熱的酸化は９００℃の程度の温度で実行される。高速熱処理（ＲＴＰ）に用いられる他の温度をまた用いることができることは、当業者にはすぐに分かるであろう。ポリシリコン層３９のような導電体材料の第２の層が、図２ｆに示されているように、構造体１０の表面の上に、ＬＰＣＶＤの方法で蒸着される。ポリシリコン層３９は、３５００オングストローム程度の厚さを有する。次に、イオン注入により、ポリシリコン層３９に不純物ドープを行うことができる。または、ポリシリコンに、蒸着の際その場で、不純物ドープを行うこともできる。ポリシリコン層３９がパターンに作成されそしてエッチングされ、それにより、図２ｇに示されているように、ゲート４０が作成される。
【００１６】
図２ｈに示されているように、次に、従来の技術を用いて少量の不純物がドープされたドレイン（ＬＤＤ）４４に注入が行われ、側壁スペーサ４８が作成され、および、ソース／ドレイン領域５２および５２ａが作成される。ＬＤＤ４４はオプションであり、必ずしも作成する必要のないことを断っておく。側壁スペーサ４８は、誘電体層を蒸着し、そして、この誘電体層を異方性エッチングすることにより、作成することができる。側壁スペーサ４８は、酸化物、または、酸化物／窒化物であることができる。側壁スペーサ４８を作成するために用いられる異方性エッチングはまた、窒化物層３２をも除去し、および、ゲート酸化物層３６の露出した部分を除去する、ことに注目されたい。側壁スペーサ４８が作成された後、ソース／ドレイン領域５２および５２ａにインプラントおよびアニールが行われる。ソース／ドレイン領域５２ａはまた、バイポーラ・トランジスタの外因性ベースとしての役割を果たすことを断っておく。酸化物層３６の作成の期間中、不純物が添加されたエミッタ電極はそれ以前に「アニール」されたから、ソース／ドレイン領域５２および５２ａは（８５０℃の程度の）低い温度でアニールすことができ、それにより、ショートチャンネル効果を減少することができる。
【００１７】
前記で説明した処理工程段階の後、ゲート４０と、ソース／ドレイン領域５２および５２ａと、エミッタ電極３０とは、任意選択としてシリサイド化することができる。耐熱性金属の層（図示されていない）が、構造体１０の表面の上に蒸着される。この構造体は、窒素雰囲気中で、高速アニールを用いて、または、炉アニールを用いて、アニールされる。このことにより、耐熱性金属の層がすべての露出したシリコンと反応し、シリサイドが作成される。図２ｉに示されているように、エミッタ電極３０と、ゲート４０と、ソース／ドレイン領域５２および５２ａとの上に、シリサイド層５６が作成される。他の場所では、耐熱性金属・窒化物、および／または、反応しない金属（図示されていない）の層が作成される。次に、この耐熱性金属・窒化物、および／または、反応しない金属の層が、除去される。
【００１８】
バイポーラ・トランジスタおよびＰＭＯＳトランジスタを併合して有するＢｉＣＭＯＳデバイスに関連して、本発明が前記において説明されたが、他のデバイスをまたバイポーラ・トランジスタと併合することができ、そしてなお、本発明の利点を実現することができることを断っておく。例えば、図３は、バイポーラ・トランジスタ１６０と同じウエル領域１１８ａの中に作成されたショットキ・ダイオード１６４を有する、併合されたＢｉＣＭＯＳデバイスを示している。ショットキ・ダイオード１６４は、ベース領域１２６に接続されたガード・リング１５２ａを有する。
【００１９】
前記で説明された方法が完了した後、図１および図３の活性領域に対する接触体を作成するために、次に、相互接続用メタライゼーションが作成される。このような相互接続体の作成法は、当業者には周知である。その後、個々の回路が基板１２の各部分から分離される。そして、それらに対する外部接続線が、当業者にはよく知られているように、導線接合の方法により、または、直接のバンプ・ボンディングの方法により、または、その他の同等の方法により、作成することができる。次に、これらの個々の回路が、デュアル・イン・ライン・パッケージ、または、チップ・キャリア、または、他の形式のパッケージ、の中に封止することができる。このようなパッケージの１つの例は、１９８５年１月２２日発行で、テキサス・インスツルーメンツ・インコーポレイテッド社に譲渡された、米国特許第４，４９５，３７６号に開示されている。
【００２０】
例示された実施例について本発明が説明されたけれども、前記説明は、本発明がこれらの実施例に限定されることを意味するものではない。例示された実施例を種々に変更した実施例、および、種々に組み合わせた実施例の可能であることは、前記説明から当業者にはすぐに理解されるであろう。したがって、本発明は、このような変更された実施例をすべて包含するものと理解しなければならない。
【００２１】
以上の説明に関し更に以下の項を開示する。
（１）（イ）  第１ウエル領域を有する半導体基板の表面の上に第１絶縁体層を作成する段階と、
（ロ）  前記第１ウエル領域の第１部分の中にベース領域を注入する段階と、
（ハ）  前記第１絶縁体層および前記ベース領域の上に、前記第１絶縁体層を通り前記ベース領域にまでその一部分が延長された、エミッタ電極を作成する段階と、
（ニ）  前記エミッタ電極で被覆されていない前記第１絶縁体層の部分を除去する段階と、
（ホ）  前記半導体基板の表面の上に第２絶縁体層を成長する段階と、
（ヘ）  前記第２絶縁体層の上に、少なくともその１つが前記第１ウエル領域の上に作成されるように、複数個のゲート電極を作成する段階と、
（ト）  前記半導体基板の表面に複数個のソース／ドレイン領域を作成する段階であって、前記ソース／ドレイン領域の中の第１ソース／ドレイン領域が少なくとも１個の前記ゲート電極と前記エミッタ電極との間に作成され、かつ、前記第１ソース／ドレイン領域が前記ベース領域に接続されている、前記複数個のソース／ドレイン領域を作成する段階と、
を有する半導体装置を作成する方法。
（２）  第１項記載の方法において、前記エミッタ電極を作成する前記段階が
（イ）  前記ベース領域の一部分を露出するために前記第１絶縁体層をエッチングする段階と、
（ロ）  前記半導体基板の前記表面の上に不純物が添加された第１導電体層を作成する段階と、
（ハ）  前記第１導電体層の上に窒化物層を沈着する段階と、
（ニ）  前記エミッタ電極を作成するために、かつ、前記第１絶縁体層の一部分を露出するために、前記窒化物層および前記第１導電体層ををエッチングする段階と、
を有する、前記方法。
（３）  第２項記載の方法において、前記ゲート電極を作成する前記段階が
（イ）  前記半導体基板の前記表面の上に不純物が添加された第２導電体層を作成する段階と、
（ロ）  複数個の前記ゲート電極を作成するために不純物が添加された前記第２導電体層をエッチングする段階と、
を有する、前記方法。
（４）  第３項記載の方法において、不純物が添加された前記第１導電体層および不純物が添加された前記第２導電体層が、沈着の後不純物が注入されたポリシリコンを有する、前記方法。
（５）  第３項記載の方法において、不純物が添加された前記第１導電体層および不純物が添加された前記第２導電体層が、その場で不純物が添加されたポリシリコンを有する、前記方法。
（６）  第１項記載の方法において、前記第２絶縁体層が８５０℃以上の温度で成長される、前記方法。
（７）  第１項記載の方法において、
（イ）  前記ゲート電極を作成する前記段階の後、前記ゲート電極のおのおのの反対側の側面の上に少量の不純物が添加されたドレインに不純物を注入する段階と、
（ロ）  前記ゲート電極のおのおのおよび前記エミッタ電極に隣接して側壁誘電体を作成する段階と、
をさらに有する、前記方法。
（８）  第１項記載の方法において、前記エミッタ電極および前記ゲート電極をシリサイド化する段階をさらに有する、前記方法。
（９）  第８項記載の方法において、前記エミッタ電極および前記ゲート電極をシリサイド化する前記段階が
（イ）  前記半導体層の前記表面の上に耐熱性金属の層を沈着する段階と、
（ロ）  前記エミッタ電極および前記ゲート電極の上にシリサイドの層を作成するために、かつ、前記シリサイド層が作成されない位置に耐熱性金属の窒化物または反応しない金属の層を作成するために、耐熱性金属の前記層を窒素を含有する雰囲気中で焼鈍しする段階と、
（ハ）  耐熱性金属窒化物または反応しない金属の前記層をエッチングする段階と、を有する、前記方法。
（１０）  第１項記載の方法において、前記ソース／ドレイン領域を作成する前記段階が
（イ）  前記ソース／ドレイン領域に注入を行う段階と、
（ロ）  前記ソース／ドレイン領域を９００℃以下の温度で焼鈍しする段階と、を有する、前記方法。
（１１）  第１項記載の方法において、前記第１絶縁体層が３００オングストローム程度の厚さの酸化物を有し、かつ、前記第２絶縁体層が１００オングストローム程度の厚さの酸化物を有する、前記方法。
（１２）（イ）  第１ウエル領域を有する半導体基板の表面の上に複数個のフィールド絶縁体領域を作成する段階と、
（ロ）  前記半導体基板の前記表面の上に厚い酸化物層を作成する段階と、
（ハ）  複数個の前記フィールド絶縁体領域の中の第１フィールド絶縁体領域に隣接した前記第１ウエル領域の第１部分の中に、前記厚い酸化物層を通して、ベース領域を注入する段階と、
（ニ）  前記ベース領域の一部分を露出するために、前記厚い酸化物層をエッチングする段階と、
（ホ）  前記厚い酸化物層の上および前記ベース領域の前記露出部分の上に、ポリシリコンの第１層を沈着する段階と、
（ヘ）  前記第１ポリシリコン層の上に窒化物の層を沈着する段階と、
（ト）  前記ベース領域の上にエミッタ電極を作成するために、かつ、前記厚い酸化物層の一部分を露出するために、前記窒化物層および前記第１ポリシリコン層をエッチングする段階と、
（チ）  前記厚い酸化物層の前記露出した部分を除去する段階と、
（リ）  前記半導体基板の前記表面の上にゲート酸化物層を成長する段階と、
（ヌ）  前記ゲート酸化物層の上にポリシリコンの第２層を沈着する段階と、
（ル）  複数個のゲート電極を作成するために、かつ、複数個の前記ゲート電極の中に少なくとも１つのゲート電極が前記第１ウエル領域の上に作成されるように、前記第２ポリシリコン層をエッチングする段階と、
（オ）  ゲート電極のおのおのの反対側の側面の上の前記半導体基板の前記表面に少量の不純物が添加されたドレイン領域を注入する段階と、
（ワ）  前記ゲート電極および前記エミッタ電極に隣接して側壁酸化物を作成する段階と、
（カ）  ゲート電極のおのおのの反対側の側面の上の前記半導体基板の前記表面にソース／ドレイン領域を注入する段階と、
（ヨ）  前記ソース／ドレイン領域を９００℃以下の温度で焼鈍しする段階と、を有する、ＢｉＣＭＯＳ装置を作成する方法。
（１３）  第１２項記載の方法において、前記エミッタ電極と、前記ゲート電極と、前記ソース／ドレイン領域とをシリサイド化する段階をさらに有する、前記方法。
（１４）  第１３項記載の方法において、前記エミッタ電極と、前記ゲート電極と、前記ソース／ドレイン領域とをシリサイド化する前記段階が
（イ）  前記半導体基板の前記表面の上に耐熱性金属の層を沈着する段階と、
（ロ）  前記エミッタ電極と、前記ゲート電極と、前記ソース／ドレイン領域との上にシリサイドの層を作成するために、かつ、それ以外の位置に耐熱性金属の窒化物の層または反応しない金属の層を作成するために、窒素を含有する雰囲気の中で耐熱性金属の前記層を焼鈍しする段階と、
（ハ）  耐熱性金属の窒化物または反応しない金属の前記層をエッチングする段階と、
を有する、前記方法。
（１５）（イ）  ウエル領域と、
（ロ）  前記ウエル領域の中に配置されたバイポーラ・トランジスタと、
（ハ）  前記ウエル領域の中に配置されたＰＭＯＳトランジスタと、
を有する、ＢｉＣＭＯＳ装置。
（１６）  第１５項記載のＢｉＣＭＯＳ装置において、前記ＰＭＯＳトランジスタが前記バイポーラ・トランジスタのベース領域と接触したソース／ドレイン領域を有する、前記ＢｉＣＭＯＳ装置。
（１７）  第１５項記載のＢｉＣＭＯＳ装置において、前記バイポーラ・トランジスタが、ベース領域と、コレクタ領域と、エミッタ電極と、前記エミッタ電極と前記ベース領域との間に配置された厚い酸化物領域と、を有する、前記ＢｉＣＭＯＳ装置。
（１８）  第１７項記載のＢｉＣＭＯＳ装置において、前記ＰＭＯＳトランジスタがゲート酸化物を有し、かつ、前記ゲート酸化物の厚さが前記厚い酸化物領域の厚さよりも小さい、前記ＢｉＣＭＯＳ装置。
（１９）  第１５項記載のＢｉＣＭＯＳ装置において、前記ＰＭＯＳトランジスタがシリサイド化されたゲートを有し、かつ、前記バイポーラ・トランジスタがシリサイド化されたエミッタ電極を有する、前記ＢｉＣＭＯＳ装置。
（２０）（イ）  ウエル領域と、
（ロ）  前記ウエル領域の中に配置されたバイポーラ・トランジスタと、
（ハ）  前記ウエル領域の中に配置され、かつ、そのガード・リングが前記バイポーラ・トランジスタのベース領域と接触している、ショットキ・ダイオードと、
を有する、前記ＢｉＣＭＯＳ装置。
（２１）  同じウエル領域１８ａの中に作成されたバイポーラ・トランジスタ６０およびＰＭＯＳトランジスタ６４を有する、併合されたＢｉＣＭＯＳ装置が得られる。バイポーラ・トランジスタ６０は、エミッタ電極３０と、ベース領域２６と、ウエル領域１８ｂの中に作成されたコレクタ領域とを有する。エミッタ電極３０は、厚い酸化物２４により、ベース領域２６から分離される。ＰＭＯＳトランジスタ６４は、ソース／ドレイン領域５２および５２ａと、ゲート電極４０と、ゲート酸化物３６と、を有する。ＰＭＯＳトランジスタ６４はまた、ＬＤＤ領域４４を有することができる。ソース／ドレイン領域５２ａは、ベース領域２６と接触している。もし必要ならば、エミッタ電極３０およびゲート電極４０をシリサイド化することができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施例の横断面図。
【図２】本発明の好ましい実施例の製造の種々の段階の横断面図であって、ａ図〜ｉ図は製造の順次の段階の横断面図。
【図３】本発明のまた別の好ましい実施例の横断面図。
【符号の説明】
１０  ＢｉＣＭＯＳ装置
６０  バイポーラ・トランジスタ
６４、６８  ＰＭＯＳトランジスタ
１８ａ、１８ｂ  ウエル領域
２６  ベース領域
３０  エミッタ電極
３６  ゲート酸化物
４０  ゲート電極
４４  ＬＤＤ領域
５２、５２ａ  ソース／ドレイン領域
【図１】
0003638313.tif 000002
【図２】
0003638313.tif 000003
【図３】
0003638313.tif 000004