(57)【特許請求の範囲】
【請求項１】
基板上に電極構造を形成する工程を有する配線形成方法において、
半導体基板上に絶縁膜を形成し、
その後レジストパターニング及びドライエッチングにより該絶縁膜に電極幅に相当する溝を形成し、電極材料を形成し、その際電極材料の最表面に該溝を形成した絶縁膜よりもイオン注入阻止能の高い物質を形成し、その後、ポリッシュ手段を用いて前記溝内にのみ電極材料を形成し、
その後前記イオン注入阻止能の高い物質をマスクとして、前記絶縁膜を通してイオン注入を行うことにより不純物領域を形成する配線形成方法であって、
前記絶縁膜はＳｉＯ２であり、
前記電極材料は、不純物含有多結晶Ｓｉ、ＷＳｉまたはＴｉＮ、Ｗの順で形成し、
これにより前記電極材料の最表面に該溝を形成した絶縁膜であるＳｉＯ２よりもイオン注入阻止能の高い物質としてＷを形成した
ことを特徴とする配線形成方法。
【請求項２】
基板上に電極構造を形成する工程を有する半導体装置の製造方法において、
半導体基板上に絶縁膜を形成し、
その後レジストパターニング及びドライエッチングにより該絶縁膜に電極幅に相当する溝を形成し、電極材料を形成し、その際電極材料の最表面に該溝を形成した絶縁膜よりもイオン注入阻止能の高い物質を形成し、その後、ポリッシュ手段を用いて前記溝内にのみ電極材料を形成し、
その後前記イオン注入阻止能の高い物質をマスクとして、前記絶縁膜を通してイオン注入を行うことによりソース／ドレインを形成する半導体装置の製造方法であって、
前記絶縁膜はＳｉＯ２であり、
前記電極材料は、不純物含有多結晶Ｓｉ、ＷＳｉまたはＴｉＮ、Ｗの順で形成し、
これにより前記電極材料の最表面に該溝を形成した絶縁膜であるＳｉＯ２よりもイオン注入阻止能の高い物質としてＷを形成した
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、配線形成方法及び該配線形成方法を利用した半導体装置の製造方法に関する。本発明は、各種電子材料等についての配線形成について利用でき、また、例えば微細な素子構造をもつ半導体集積回路装置等、各種の半導体装置の製造の際等に用いることができる。
【０００２】
【従来の技術及びその問題点】
例えば各種半導体装置の分野では、更なる性能の向上が求められるとともに、集積度向上等のための素子の微細化がますます進行している。
【０００３】
また、特に例えば記憶装置の分野では、メモリーの増大にともない、その製作プロセスも複雑化している。特に上記したような集積化のための配線幅の微細化で、微細フォトリソグラフィー技術と、その加工技術の難しさが、桁違いに増大している。
【０００４】
ここで、従来の半導体プロセス例を以下に示す。
【０００５】
（ａ）図１８を参照する。半導体基板１（ここではＳｉ基板）上に素子分離領域１２（ＬＯＣＯＳ−ＳｉＯ２  ）を形成する。
【０００６】
（ｂ）次に、ゲート絶縁膜１７とする酸化膜（ＳｉＯ２  等）を形成し、更に多結晶Ｓｉ及びＷＳｉの各層１５ａ，１５ｂを成膜する（図１９）。
【０００７】
（ｃ）ゲートをパターニングする。この際、微細配線を形成するために、レジストパターニング後、露光技術により微細ゲートパターニングを行う。これによりゲート１５が形成された図２０の構造を得る。ところがこの場合に、露光時の下地の反射の影響で、パターニングが寸法どおりにできない問題がある。そこで、ダイ入りレジスト膜を用いたり、ゲート上に反射防止膜等を塗布することで反射の影響を軽減化させている。しかし、ダイ入りレジストを使用する場合は、パターニングの解像度が悪化する問題がある。また、ゲート上に反射防止膜を形成させた場合、反射防止膜ごとドライエッチングのパターニングが必要になり、その分膜厚が増加し、ドライエッチング技術の困難さが増大する問題を有する。
【０００８】
また、ゲート構造が例えば、図示のようなＷＳｉ／ポリＳｉの２層１５ｂ，１５ａの積層構造であると、ＷＳｉ層１５ｂ及び下地ポリＳｉ層１５ａの双方にエッチングを施す必要があり、つまりシリサイド系のエッチングとポリＳｉ系のエッチングの両方を行う必要があって、プロセス的に複雑になる問題を有する。
【０００９】
（ｄ）図２０の構造を形成した後は、ＬＤＤ領域１４ａ，１４ｂ形成用イオン注入を行い、ゲートサイドウォール１６ａ，１６ｂを形成し、ソース／ドレイン１３ａ，１３ｂ形成のためのイオン注入を行う。図示のプロセスでは、このようにＭＯＳトランジスタを形成するのであるが、上記理由のため、作製の困難性が増大する問題を有する。
【００１０】
また、従来のゲート配線は、代表的にはＷＳｉを用いた例えば図２１に例示の如きポリサイド構造が用いられている。現状では、ＣＶＤにより形成されたＷＳｉ自体の抵抗率は８０μΩｃｍ程度であるが、さらなる低抵抗化が必要になってきている。特にＭＰＵ等の高速ロジックを必要とするＬＳＩについては、シリサイド中最も低抵抗であるＴｉＳｉ２  （１５μΩｃｍの抵抗率を有する）等の材料が用いられている。しかし、素子の微細化に伴い、ゲート配線幅も微細化している。このために、形成するＴｉＳｉ２  もバルクの１５μΩｃｍの抵抗率を維持できず、０．２５μｍ幅のゲートにおいては、８０μΩｃｍ程度まで上昇する問題がある。このように微細化すると高抵抗化が著しくなるのを「細線効果」などと称しているが、かかる細線効果の小さい物質を用いるか、あるいは細線効果にも拘らず良好に微細な構造を形成する技術が要されるわけである。上記のような理由で、今後、ゲート材料の選定も必須になっているが、材料層及びプロセス改良についても、従来までは、これとした決め手がない。
【００１１】
【発明の目的】
本発明は上記事情に鑑みてなされたもので、加工精度良く、ゲート等の電極形成が可能となる技術を提供することを目的とする。例えば、細線効果の影響を抑えることができて、低抵抗かつ微細なゲート電極等の電極を形成できる技術を提供しようとするものである。また、電極形成のために必ずしもドライエッチング加工の必要がなく、例えばＳｉＯ２  系のエッチングのみで済み、よってプロセスが容易になり、また、電極形成のためのエッチングを不要にできる結果、ＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながる技術を提供しようとするものである。またこれらにより、ゲート等の電極の低抵抗化でゲート遅延等が改善され、素子速度等を向上させることも可能な配線形成方法及び半導体装置の製造方法を提供せんとするものである。
【００１２】
【目的を達成するための手段】
本発明の配線形成方法は、基板上に電極構造を形成する工程を有する配線形成方法において、あらかじめ電極幅に相当する溝を形成し、その溝内のみに電極材料を形成して、電極を形成することを特徴とする配線形成方法であって、これにより上記目的を達成する。
【００１３】
この場合、上記溝内のみに電極材料を形成する手段として、電極材料形成後にポリッシュする手段を用いることができる。このようにすると、溝に電極材料を埋め込む電極材料形成を行った後、ポリッシュするだけで、所定位置（溝内）への電極の形成を達成できる。
【００１４】
上記溝は、半導体基板上の絶縁膜に形成する態様で実施できる。該絶縁膜内はあらかじめ、絶縁膜を形成している下地半導体基板に存在するドーパントと電気的に逆のタイプのドーパントを導入することができる。
【００１５】
この場合、上記絶縁膜内のドーパントをその後の処理で下地半導体基板内へ拡散させる等のことで、基板に不純物導入を施すことができる。
【００１６】
本発明において、上記溝は基板上に形成した除去可能な膜（例えば粗な絶縁膜）に形成するとともに溝内のみに電極材料を形成後、溝を形成している該除去可能な膜を除去し、さらに、再度電極形成部及び上部を含む部分に絶縁膜（第２の絶縁膜）を形成することができる。
【００１７】
この場合、上記絶縁膜（第２の絶縁膜）形成前に、トランジスタ形成のための不純物注入工程を行うことができる。
【００１８】
本発明において、溝への埋め込みを行った最表面に膜形成を行うとともに、該膜は注入すべきイオンの飛程距離よりも厚い膜厚で形成し、該膜を介してイオン注入を行う構成を採用できる。この場合、上記溝を形成する物質よりイオン注入阻止能の高い物質を、溝へ埋め込んだ最表面に形成させ、その状態で、下地にイオン注入する態様をとることができる。
【００１９】
また、本発明の配線形成方法は、基板上に電極構造を形成する工程を有する配線形成方法において、あらかじめ電極幅に相当するレジストパターンを形成し、更に除去可能な膜を形成し、上記レジストパターンを除去することによって電極幅に相当する溝を形成し、その溝内のみに電極材料を形成し、上記除去可能な膜を除去することにより電極を形成することを特徴とする配線形成方法であって、これにより上記目的を達成する。
【００２０】
この場合、上記除去可能な膜を、レジスト材料が分解しない温度において成膜する構成とすることができる。
【００２１】
本発明の半導体装置の製造方法は、半導体基板上に電極構造を形成する工程を有する半導体装置の製造方法において、あらかじめ電極幅に相当する溝を形成し、その溝内のみに電極材料を形成して、電極を形成する工程を備えることを特徴とするものである。この場合の溝内のみへ電極材料を残す手段や、その他各種の手段については、上述した配線形成方法に採用できる各種の手段を用いることができる。
【００２２】
また、本発明の半導体装置の製造方法は、半導体基板上に電極構造を形成する工程を有する半導体装置の製造方法において、電極形成前に、電極形成領域において、基板上に電極幅のレジストパターンを形成し、その後、レジスト材料が分解しない程度の温度で絶縁膜を上記形成したレジストパターン部以外に形成し、レジストパターンのみを除去することにより溝を形成した後、該溝に電極を形成し、その後、上記絶縁膜を除去し、基板と逆のタイプの不純物を自己整合的に注入する工程を備えることを特徴とする半導体装置の製造方法であって、これにより上記目的を達成する。
【００２３】
また、本発明の半導体装置の製造方法は、半導体基板上に電極構造を形成する工程を有する半導体装置の製造方法において、電極形成前に電極形成領域において、基板上に電極幅のレジストパターンを形成し、その後、基板と逆のタイプの不純物を自己整合的に注入し、レジストパターンが分解しない程度の温度で絶縁膜を該レジストパターン部以外に形成し、レジストパターンのみを除去後、溝部に電極を形成し、その後、前記絶縁膜を除去する工程を備えることを特徴とする半導体装置の製造方法であって、これにより上記目的を達成する。
【００２４】
本発明は、ゲート電極の形成工程を有する配線形成及び半導体装置の製造について、好ましく利用することができる。例えばＭＯＳＦＥＴにおけるゲート電極配線を、あらかじめ該配線幅の溝を形成させ、その中のみにゲート電極配線を形成させる方法として、具体化できる。
【００２５】
この場合、このゲート電極配線構造を、シリコン／ポリＳｉ構造、金属／シリサイド／ポリＳｉ構造、高融点金属／密着層金属／ポリＳｉ構造等とすることができる。
【００２６】
この場合のシリサイドは、ＷＳｉ，ＴｉＳｉ，ＣｏＳｉ，ＭｏＳｉ，ＺｒＳｉ，ＨｆＳｉ，ＮｉＳｉ，ＰｔＳｉ等の高融点金属シリサイドとした構造とし、高融点金属もしくは金属を、Ｗ，Ｍｏ，Ｔｉ等のＳｉＯ２  に比較してイオン注入阻止能の高い金属とし、更に密度層金属をＴｉＮ、ＷＮ、Ｔｉ、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＮｉＳｉ等とした構造とすることができる。
【００２７】
上記ゲート電極配線を溝内のみに形成する方法として、全面にゲートを形成する物質（ゲート材料）を形成後、ポリッシュ特にケミカルメカニカルポリッシュ（ＣＭＰ）を行うことで形成する態様をとることができる。
【００２８】
本発明において絶縁膜は、液相ＣＶＤ，プラズマＴＥＯＳＣＶＤ等により形成するものとすることができる。
【００２９】
このＣＶＤとして、該ＣＶＤ膜形成のための供給ガス源として、Ｈ２  Ｏ／ＴＥＯＳ系、Ｈ２  Ｏ／ＳｉＨ４  系、Ｈ２  Ｏ２  ／ＴＥＯＳ系、Ｈ２  Ｏ２  ／ＳｉＨ４  系から形成する絶縁膜を用いることができる。
【００３０】
本発明において、上記レジストが分解しない温度は、１２０℃以下とすることができる。
【００３１】
【作用】
本発明によれば、あらかじめ電極幅に相当する溝を形成し、例えば半導体基板上の絶縁膜等に溝を形成しその溝内のみに電極材料を形成して、電極を形成する構成をとるので、電極材料形成後に溝に電極材料を残すように加工するだけで容易に精度の良い電極を形成できる。従来のように、電極材料を成膜してこれをフォトレジストを用いたリソグラフィー技術等で加工すると、どうしても加工ズレが生じ、精度を上げられないが、溝形成は比較的容易に高精度で達成できるので、本発明のようにこの溝に電極を形成する手法をとることによって、容易かつ精度の良い電極構造をもつ配線を形成することができるわけである。
【００３２】
例えば、酸化膜（例えばＳｉＯ２  ）等の比較的容易な微細パターニングだけで、精度良く溝が形成でき、ここに電極を形成することで、微細な電極が形成を制御性良く達成できる。これにより例えば、細線効果の影響を抑えることができて、低抵抗かつ微細なゲート電極等の電極を形成できるように構成することが可能となった。また、溝への電極材料の埋め込みにより電極構造が形成できるので、電極形成のために必ずしもドライエッチング加工の必要がなく、溝形成のための例えばＳｉＯ２  系のエッチングのみで済み、よってプロセスが容易になり、また、電極形成のためのエッチングを不要にできる。その結果、ＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながる。またこれらにより、ゲート等の電極の低抵抗化でゲート遅延等が改善され、素子速度等を向上させることも可能である。
【００３３】
本発明の実施に際して、ゲート等の電極加工をポリッシュ、例えばＣＭＰ（ケミカル・メカニカル・ポリッシュ）を用いて行うことで、微細なゲート等の電極加工が制御性よく形成できる。
【００３４】
更に、ゲート材料としてＷを用いることで、ゲートの細線効果による抵抗上昇を発生しない構造にできる。特に、抵抗の低いＷを形成できるＣＶＤでＷを形成させる場合、従来技術にあってはＷの密着性の貧弱さから剥がれが発生しやすいが、本発明を適用して溝内にＷを形成させることで剥がれも防止できる構造となる。
【００３５】
本発明の半導体装置の製造方法においては、上記した利点を有する電極構造の形成を達成でき、これにより、例えばＭＯＳ構造におけるゲート遅延等を改善でき、速度向上をも図ることが可能となる。
【００３６】
【実施例】
以下に本発明の実施例について説明する。但し当然のことではあるが、本発明は以下に述べる実施例に限定を受けるものではない。
【００３７】
実施例１
この実施例は、本発明を、メモリー装置として利用できるシリコン半導体デバイスに具体化したものであり、特に微細化・集積化したＭＯＳＦＥＴ構造の形成に適用したものである。
【００３８】
この実施例は、Ｓｉ基板上に形成した絶縁膜について、ここにあらかじめ、下地Ｓｉ基板とは逆のタイプの不純物を導入させ、その後この絶縁膜に微細溝を形成し、この溝内にゲート酸化膜を形成させ、全面に電極材料（ここではゲート材料）を堆積後、ＣＭＰを用いて溝内のみにゲートを形成させる方法をとったものである。さらに熱処理でＳｉ基板内に、絶縁膜中の不純物を拡散させて、不純物導入層を形成させた構造である。
【００３９】
本実施例の工程を、図１ないし図４に示す。本実施例は、基板１上に電極構造１５（ここではゲート電極。図４参照）を形成する工程を有する場合について、あらかじめ電極幅に相当する溝３を形成し（図１）、その溝３内のみに電極材料を形成して（図２、図３）、電極１５を形成する。
【００４０】
ここでは、上記溝３内のみに電極材料を形成する手段として、電極材料１５ａ，１５ｂ形成（図２）後に、ポリッシュして図３の構造とする手段を用いる。
【００４１】
本実施例では、上記溝３は、半導体基板１（ここではＳｉ基板）上の絶縁膜２に形成する（図１）とともに、該絶縁膜２内はあらかじめ、絶縁膜２が形成された下地半導体基板１に存在するドーパントと電気的に逆のタイプのドーパントを導入しておく。
【００４２】
この絶縁膜２内のドーパントを、その後の処理で、下地半導体基板１内へ拡散させて（図４）、不純物導入を施す。
【００４３】
更に詳しくは、本実施例では、以下の工程（ａ）〜（ｄ）を行う。図１ないし図４を参照する。
【００４４】
（ａ）素子分離領域１２（ここではＳｉＯ２  から成るＬＯＣＯＳ選択酸化領域）形成後、ＣＶＤ酸化膜を下記条件で形成する。これにより、不純物としてリンが含有されたＳｉＯ２  膜（ＰＳＧ膜）が絶縁膜２として形成される。
0003629761.tif 000002
【００４５】
レジストパターニング後、下記条件のドライエッチングで、上記形成された絶縁膜２に溝３を形成する。
条件
ガス              Ｃ４  Ｆ８  ＝３０ｓｃｃｍ
ＲＦパワー        ４．０Ｗ／ｃｍ２  
マイクロ波パワー  ４００ｍＡ
圧力              ０．２５Ｐａ
【００４６】
更に、酸化によりゲート絶縁膜１７とする酸化膜を下記条件で形成させる。この結果基板１の露出表面（溝３の底部）のみが選択的に酸化される。これにより図１の構造を得る。
条件
ガス                  Ｈ２  ／Ｏ２  ＝６／４ｓｃｃｍ
温度                  ８５０℃
膜厚                  ９ｎｍ
【００４７】
（ｂ）次に、下記のようにして、第１の電極材料（ゲート材料）１５ａとして、全面にリンドープ多結晶Ｓｉを形成させる。
0003629761.tif 000003
【００４８】
更に、下記条件で第２の電極材料（ゲート材料）１５ｂとして高融点金属シリサイド、特にＷＳｉを形成させる。これにより図２の構造が得られる。
0003629761.tif 000004
【００４９】
（ｃ）次に、ポリッシュ、特に下記条件の全面ケミカルメカニカルポリッシュ（ＣＭＰ）を行い、成膜された電極材料１５ｂ，１５ａ（ＷＳｉ及び多結晶Ｓｉ膜）を削り取る。これによって、図３に示すように、溝３内のみに電極材料１５が形成された構造を得る。
条件
ＣＭＰ装置を用い
研磨プレート回転数        ３７ｒｐｍ
ウエハー保持試料台回転数  １７ｒｐｍ
研磨圧力                  ５．５Ｅ８Ｐａ
スラリー                  ＫＯＨを２２５リットル／ｍｉｎ
なお、このようなＣＭＰが良好に行えることについては、例えば、Ｊ．Ｇｉｖｅｎｓ，ｅｔ．ａｌ．，“Ａ  Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  ＬｏｃａｌＩｎｔｅｒｃｏｎｎｅｃｔ  Ｐｒｏｃｅｓｓ  ｉｎ  ａ  ０．２５−μｍ−Ｃｈａｎｎｅｌ  ＣＭＯＳ  Ｌｏｇｉｃ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ”，  Ｊｕｎｅ  ７−８，  １９９４  ＶＭＩＣ  Ｃｏｎｆｅｒｅｎｃｅ，  １９９４  ＩＳＭＩＣ−１０３／９４／００４３，ＰＰ４３〜４８には、ＴｉＳｉ２  ゲート上にＣＭＰを用いた埋め込みＷ配線を行った例の記載があり、このように、Ｗ系材料のＣＭＰは可能であることが示されている。
【００５０】
（ｄ）本実施例においてはこの後熱処理を施し、絶縁膜２からＳｉ基板１中に不純物を固相拡散させ、ソース／ドレイン１３ａ，１３ｂを形成して、ＮＭＯＳトランジスタを形成する。これにより、図４に示すデバイス構造を、ゲート電極１５の制御性良く形成できた。
【００５１】
上述のように、本実施例によれば、次のような具体的な効果がもたらされる。
▲１▼加工精度良く、電極１５（ここではゲート）の形成が可能となる。
▲２▼本実施例で形成する電極１５は、Ｗを利用したゲートなので、Ｗは微細になっても、抵抗率は維持できる。つまり抵抗が過大になる細線効果もなく、低抵抗な微細ゲートを形成できる。
▲３▼電極材料（ゲート材料）のエッチングの必要がなく、ドライエッチングの加工は絶縁膜２であるＳｉＯ２  系のみなので、プロセスが容易になる。また、ゲート材料であるＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながる。
▲４▼電極（ゲート）の低抵抗化でゲート遅延が改善され、素子速度等が向上する。
【００５２】
実施例２
この実施例は、絶縁膜に微細溝を形成し、溝内にゲート絶縁膜とする酸化膜を形成させ、全面に電極材料であるゲート材料を堆積するとともに、溝を形成した絶縁膜よりイオン注入阻止能の高い質量数の重い物質（例えば原子番号７４のＷはＳｉＯ２  に対して、約３倍のイオン阻止能を有する）、を電極材料（ゲート材料）上に形成させ、その後ＣＭＰを用いて溝内のみに電極（ゲート）を形成させる。その後、ソース／ドレイン形成等の不純物イオン注入を施し、ＣＭＯＳトランジスタを形成する構成としたものである。即ち本実施例では、溝を形成する物質（絶縁膜２を構成する物質。ここではＳｉＯ２  ）よりイオン注入阻止能の高い物質（ここでは第３の電極材料１５ｃであるＷ）を溝へ埋め込んだ最表面に形成させ、その状態で、下地にイオン注入する態様を利用したものである。
【００５３】
以下に、図５及び図６を参照して、本実施例について詳細に説明する。
【００５４】
本実施例は、実施例１の工程（ｂ）以降の変更になる。即ち、前記実施例１と同様の工程（ａ）の後、次のような工程（ｂ）〜（ｄ）を行う。
【００５５】
（ｂ）全面に下記条件で、第１の電極材料（ゲート材料）１５ａとして不純物含有の多結晶Ｓｉ膜（ＤＯＰＯＳ）を形成させる。
多結晶Ｓｉ成膜条件
0003629761.tif 000005
【００５６】
更に、下記条件で第２の電極材料（ゲート材料）１５ｂとして、ＷＳｉを形成させる。
0003629761.tif 000006
【００５７】
更に、第３の電極材料（ゲート材料）１５ｃとして、下記条件でＷを形成させる。以上により図５の構造が得られる。
0003629761.tif 000007
【００５８】
（ｃ）次に、下記のようにして全面ＣＭＰを行い、電極材料（ゲート材料）１５ｃ，１５ｂ，１５ａであるＷ、ＷＳｉ、及び多結晶Ｓｉ膜を削り取る。これにより、図６の如く溝３内にのみ電極材料１５が形成される。
条件
ＣＭＰ装置を用い
研磨プレート回転数        ３７ｒｐｍ
ウエハー保持資料台回転数  １７ｒｐｍ
研磨圧力                  ５．５Ｅ８Ｐａ
スリラー                  ＫＯＨを２２５リットル／ｍｉｎ
【００５９】
全面にソース／ドレインイオン注入を施す。下記条件とすることにより、電極材料１５ｃをなすＷ部は、イオン注入阻止能が高いため、上記膜厚はこの場合のイオン注入のイオン飛程距離より大きいものとなっていて、打ち込まれたイオンは基板１内には注入されない。
条件
Ａｓ＋  ＋  １００ｋｅＶ，５ｅ１５／ｃｍ２  
【００６０】
（ｄ）下記条件で、活性化熱処理を施す。以上により、ソース／ドレイン１３ａ，１３ｂが形成された図６の構造が得られた。
条件
１０００℃１０秒
Ｎ２  ＝５リットル／ｍｉｎ
【００６１】
実施例３
本実施例では、あらかじめ、粗なＳｉＯ２  膜を形成させ、さらに微細溝を形成し、溝内にゲート絶縁膜とする酸化膜を形成させ、全面に電極材料であるゲート材料を堆積後、ＣＭＰを用いて溝内のみに電極材料（ゲート材料）を形成させる。さらに、粗な酸化膜を除去し、その後ソース／ドレイン領域を形成させる構成をとる。
【００６２】
即ち本実施例では、溝は絶縁膜に形成するとともに溝内のみに電極材料を形成後、溝を形成している絶縁膜を除去する。このようにこの場合の絶縁膜は除去すべきものなので、粗な材料により形成するのである。この絶縁膜除去後に、さらに、再度電極側部及び上部を含む部分に第２の絶縁膜を形成した。このとき、第２の絶縁膜形成前に、トランジスタ形成のための不純物注入工程を行うようにした。なお、溝を形成する膜は、後に除去するので、必ずしも絶縁性の膜でなくてもよい場合もある。
【００６３】
本実施例は、更に詳しくは、以下の工程（ａ）〜（ｆ）を行う。図７ないし図１２を参照する。
（ａ）素子分離領域１２（ここではＬＯＣＯＳ−ＳｉＯ２  ）形成後、下記条件で絶縁膜２ａとして比較的粗なＣＶＤ酸化膜を形成させる。
条件
0003629761.tif 000008
【００６４】
レジストパターニング後、下記条件のドライエッチングで、溝３を形成する。
条件
ガス                  Ｃ４  Ｆ８  ＝３０ｓｃｃｍ
ＲＦパワー            ４．０Ｗ／ｃｍ２  
マイクロ波パワー      ４００ｍＡ
圧力                  ０．２５Ｐａ
【００６５】
更に溝３の底部のみを下記条件で酸化して、ゲート絶縁膜１７とする酸化膜を形成させる（図７）。
条件
ガス                  Ｈ２  ／Ｏ２  ＝６／４ｓｃｃｍ
温度                  ８５０℃
膜厚                  ９ｎｍ
【００６６】
（ｂ）全面に下記のようにして、第１の電極材料（ゲート材料）１５ａとしてリンドープ多結晶Ｓｉを形成させる。
0003629761.tif 000009
【００６７】
更に、第２の電極材料（ゲート材料）１５ｂとしてＷＳｉを形成させる。これにより図８の構造とする。
0003629761.tif 000010
【００６８】
（ｃ）下記のようにして、全面ＣＭＰを行い、電極材料（ゲート材料）１５ｂ，１５ａであるＷＳｉ、及び多結晶Ｓｉ膜を削り取る（図９）。
条件
ＣＭＰ装置を用い
研磨プレート回転数        ３７ｒｐｍ
ウエハー保持試料台回転数  １７ｒｐｍ
研磨圧力                  ５．５Ｅ８Ｐａ
スリラー                  ＫＯＨを２２５リットル／ｍｉｎ
【００６９】
（ｄ）下記条件のＣＤＥ（ケミカルドライエッチング）処理で、粗な酸化膜から成る絶縁膜２ａのみのエッチングを施す。
条件
ＨＦベーパー中に５分間設定
なお、第４０回応用物理学関係連合講演会予稿集（１９９３年春季の報告）２９ａ−ＺＶ−４「減圧気相ＨＦ処理によるリン含有酸化膜の選択エッチング」に、ＨＦベーパーによる、ＣＮＤＳｉＯ２  膜と、ＬＯＣＯＳ等を形成している熱酸化膜との選択比を実験した報告があり、これより、選択比は、１０００以上あり、上記ＣＤＥが良好に実施できることがわかる。
【００７０】
次に、下記条件のＬＤＤイオン注入を施す。
ｎｃｈ
Ａｓ  ２０ｋｅＶ  ５ｅ１３／ｃｍ２  
ｐｃｈ
Ｂ  ２０ｋｅＶ  ５ｅ１３／ｃｍ２  
以上によりＬＤＤ領域１４ａ，１４ｂが形成された図１０の構造が得られる。
【００７１】
（ｅ）全面に次のようにサイドウォール形成用ＳｉＯ２  を形成させる。
0003629761.tif 000011
【００７２】
下記のように全面エッチングバックを施し、サイドウォール１６ａ，１６ｂを形成する。
条件
ガス                  Ｃ４  Ｆ８  ＝３０ｓｃｃｍ
ＲＦパワー            ４．０Ｗ／ｃｍ２  
マイクロ波パワー      ４００ｍＡ
圧力                  ０．２５Ｐａ
【００７３】
更に、ソース／ドレインイオン注入を施す。
条件
ｎｃｈ
Ａｓ  ３０ｋｅＶ  ５ｅ１５／ｃｍ２  
ｐｃｈ
ＢＦ２    ３０ｋｅＶ  ５ｅ１５／ｃｍ２  
以上によりソース／ドレイン１３ａ，１３ｂが形成された図１１の構造が得られる。
【００７４】
（ｆ）全面に下記条件で第２の絶縁膜であるＳｉＯ２  層間膜１８を形成させる。
0003629761.tif 000012
【００７５】
レジストパターニング後、下記条件のドライエッチングで接続孔１９を形成する。
条件
ガス                  Ｃ４  Ｆ８  ＝３０ｓｃｃｍ
ＲＦパワー            ４．０Ｗ／ｃｍ２  
マイクロ波パワー      ４００ｍＡ
圧力                  ０．２５Ｐａ
【００７６】
次に埋め込み配線構造としてＷプラグを接続孔内に形成させる。まず次のように下地密着層２０（Ｔｉ層、ＴｉＮ層）を接続孔１９内に形成する。
Ｔｉ成膜
条件例
パワー        ４ｋＷ
成膜温度      １５０℃
ガス          Ａｒ＝１００ｓｃｃｍ
膜厚          ３０ｎｍ
圧力          ０．４７Ｐａ
ＴｉＮ成膜
条件例
パワー        ４ｋＷ
成膜温度      １５０℃
ガス          Ｎ２  ／Ａｒ＝５０／１００ｓｃｃｍ
膜厚          ３０ｎｍ
圧力          ０．４７Ｐａ
【００７７】
更に、埋め込み材２１として下記条件でＣＶＤＷを接続孔１９内に埋め込む。更に下記のようにエッチングバックを行う。
ＣＶＤ条件
ガス                  ＷＦ６  ／Ｈ２  ＝６０／４００ｓｃｃｍ
温度                  ４５０℃
圧力                  １０６４０Ｐａ
膜厚                  ５００ｎｍ
Ｗエッチングバック条件
ガス                  ＳＦ６  ／Ａｒ＝１５０／１１０ｓｃｃｍ
圧力                  ２６Ｐａ
ＲＦパワー            ５００Ｗ
【００７８】
更に、下地基板上に配線２３としてＡｌ配線を形成させる。まず、次のようにＴｉ膜をバリア層２２として形成する。
Ｔｉ成膜条件例
パワー        ４ｋＷ
成膜温度      １５０℃
ガス          Ａｒ＝１００ｓｃｃｍ
膜厚          ３０ｎｍ
圧力          ０．４７Ｐａ
次に下記条件で配線２３形成用Ａｌ膜を形成する。
Ａｌ成膜条件例
パワー        ２２．５ｋＷ
成膜温度      １５０℃
ガス          Ａｒ＝４０ｓｃｃｍ
膜厚          ５００ｎｍ
圧力          ０．４７Ｐａ
【００７９】
その後、レジストパターニング及び下記条件のドライエッチングで配線２３を形成させる。
条件
ガス                  ＢＣｌ３  ／Ｃｌ２  ＝６０／９０ｓｃｃｍ
マイクロ波パワー      １０００Ｗ
ＲＦパワー            ５０Ｗ
圧力                  ０．０１６Ｐａ
これにより、図１２の金属配線完了後の半導体デバイス構造が得られる。
【００８０】
実施例４
この実施例は、実施例２について、Ｗゲートを形成させた構造を示すものである。実施例２の工程（ｂ）の部分の変更を示す。図１３を参照する。
【００８１】
（ｂ）実施例１の工程（ａ）の後、図１に示した構造に対して更に、下記条件で全面に第１の電極材料１５Ａとしてリンドープ多結晶Ｓｉを形成させる。
0003629761.tif 000013
次に第２の電極材料１５Ｂ（密着材料）としてＴｉＮを次のように形成する。
条件
パワー                ４ｋＷ
成膜温度              １５０℃
ガス                  Ｎ２  ／Ａｒ＝５０／１００ｓｃｃｍ
膜厚                  ３０ｎｍ
圧力                  ０．４７Ｐａ
【００８２】
更に、次のように第３の電極材料１５ＣとしてＷを形成させる。このようにして図１３の構造とする。
条件
ガス                  ＷＦ６  ／Ｈ２  ＝６０／４００ｓｃｃｍ
温度                  ４５０℃
圧力                  １０６４０Ｐａ
膜厚                  ５０ｎｍ
【００８３】
以下実施例２の（ｃ）以降と同様にする。これにより、Ｗ／ＴｉＮ／ＰｏｌｙＳｉ構造のゲート電極を有する半導体デバイスが得られる。
【００８４】
実施例５
この実施例は、実施例３についてＷゲートを用いた構造を示すものである。
【００８５】
実施例３の（ｂ）のみの変更である。図７の構造について、更に次の成膜を行う。図１４を参照する。まず下記条件で、第１の電極材料１５Ａとしてリンドープ多結晶Ｓｉを形成させる。
0003629761.tif 000014
【００８６】
次に第２の電極材料１５Ｂ（密着材料）としてＴｉＮを形成する。
条件
パワー                ４ｋＷ
成膜温度              １５０℃
ガス                  Ｎ２  ／Ａｒ＝５０／１００ｓｃｃｍ
膜厚                  ３０ｎｍ
圧力                  ０．４７Ｐａ
【００８７】
更に、次のように第３の電極材料１５Ｃとして、Ｗを形成させる。
条件
ガス                  ＷＦ６  ／Ｈ２  ＝６０／４００ｓｃｃｍ
温度                  ４５０℃
圧力                  １０６４０Ｐａ
膜厚                  ５０ｎｍ
以降は、実施例３の（ｃ）以降と同様に行う。これにより上記Ｗ／ＴｉＮ／ＰｏｌｙＳｉゲート構造を備えた図１２と同等の半導体デバイスが得られる。
【００８８】
実施例６
この実施例は、更にＬＯＣＯＳの出っ張りをＣＭＰを用いて平坦化した構造及び製造法である。本製法で素子分離であるＬＯＣＯＳとゲート部を完全平坦化を可能とする。
【００８９】
本実施例では、下記平坦化工程を行った後、前述の実施例３の工程（ａ）を行い、更に実施例５と同等の工程を行ってデバイスを完成させるので、その前の工程のみ記す。図１５ないし図１７を参照する。
（ａ）図１５に示すように、Ｓｉ基板１上に素子分離領域１２として、ＬＯＣＯＳ部を形成する。
（ｂ）その後、全面をＣＭＰを用いて平坦化する。これにより、図１６に示す平坦化構造が得られる。
【００９０】
以降は、実施例３の（ｃ）以降と同様に行い、かつ実施例５と同様のＷゲート構造を形成して、図１７の半導体デバイスを得た。対応する符号を付しておく。
【００９１】
実施例７
この実施例は、ゲート領域部にレジストをパターニングし、その後液相ＣＶＤでＳｉＯ２  を成膜する。ポリッシュでレジスト上のＳｉＯ２  を削り取り、レジスト除去後ゲート材料を形成し、ＣＭＰで溝内のみにゲート材料を形成させる。ＳｉＯ２  除去後ソース／ドレインイオン注入を自己整合的に施す態様としたものである。図２２ないし図２７を参照する。
【００９２】
本実施例では、配線形成方法において、基板１上に電極構造１５を形成する場合、あらかじめ電極幅に相当するレジストパターン４を形成し（図２２）、更に除去可能な膜５（ここでは液相ＣＶＤによるＳｉＯ２  膜）を形成し（図２３）、上記レジストパターン４を除去することによって電極幅に相当する溝３を形成し（図２４）、その溝３内のみに電極材料１５ａ，１５ｂを形成し（図２５）、上記除去可能な膜５を除去することにより電極（ここではゲート１５）を形成する（図２６）。
【００９３】
更に具体的には本実施例では、以下の工程（ａ）〜（ｆ）を行う。
【００９４】
（ａ）半導体基板１（Ｓｉ基板）上に素子分離領域１２（ＬＯＣＯＳ）形成後、形成すべき電極（ここではゲート）に対応したレジストパターニングを行う（図２２）。形成されたレジストパターンを、符号４で示す。
【００９５】
（ｂ）次に下記条件で、全面に液相ＣＶＤでＳｉＯ２  を形成する。なお下記温度では、レジスト材料は分解しない。
条件
ガス                      ＴＥＯＳ／Ｈ２  Ｏ＝５００／１００ｓｃｃｍ
圧力                      １２００Ｐ
ＲＦパワー                ３００Ｗ
温度                      ５０℃
膜厚                      ２０ｎｍ
【００９６】
次に下記条件で全面ポリッシュを施す。
条件
ＣＭＰ装置を用い
研磨プレート回転数        ３７ｒｐｍ
ウエハー保持試料台回転数  １７ｒｐｍ
研磨圧力                  ５．５Ｅ８Ｐａ
スラリー                  ＫＯＨを２２５リットル／ｍｉｎ
以下より、平坦化された除去可能な膜５（液相ＣＶＤ−ＳｉＯ２  ）が形成された図２３の構造を得る。
【００９７】
（ｃ）次に、レジストパターン４を除去する。ここでは下記条件でレジスト材料に対し、Ｏ２  アッシングを施すことで、レジストパターン４を除去する。
条件
ガス                      Ｏ２  ／Ｎ２  ＝３．７５ＳＬＭ／０．３７ＳＬＭ
圧力                      ２６６Ｐａ
ＲＦパワー                １ｋＷ
温度                      １８０℃
これにより図２４の構造とする。
【００９８】
（ｄ）更に、次のようにしてゲート絶縁膜１７である酸化膜を形成させる。
条件
ガス                      Ｈ２  ／Ｏ２  ＝６／４ｓｃｃｍ
温度                      ８５０℃
膜厚                      ９ｎｍ
【００９９】
全面に、電極材料としてまず、リンドープ多結晶Ｓｉを下記条件で形成させる。これを符号１５ａで示す。
0003629761.tif 000015
【０１００】
更にゲート電極材料としてＷＳｉを次の条件で形成させる。これを符号１５ｂで示す。
0003629761.tif 000016
【０１０１】
下記条件で全面ＣＭＰを行い、上記形成したＷＳｉ、及び多結晶Ｓｉ膜を削り取る。
条件
ＣＭＰ装置を用い
研磨プレート回転数        ３７ｒｐｍ
ウエハー保持資料台回転数  １７ｒｐｍ
研磨圧力                  ５．５Ｅ８Ｐａ
スラリー                  ＫＯＨを２２５リットル／ｍｉｎ
以上により、溝３内にＰｏｌｙＳｉ１５ａ／ＷＳｉ１５ｂ構造が形成された図２５の構造を得る。
【０１０２】
（ｅ）次に下記条件のＣＤＥにより、液相ＣＶＤで形成したＳｉＯ２  層（除去可能な膜５）のみを除去する。
条件
ＨＦベーパー中に５分間設定。
（上述したように、ＨＦベーパーのＣＶＤＳｉＯ２  膜と熱酸化膜の選択比は、１０００以上ある。）
【０１０３】
更に、次のようにＬＤＤイオン注入を施して、ＬＤＤ領域１４ａ，１４ｂを形成する。
条件
ｎｃｈ
Ａｓ  ３５ｋｅＶ  ２ｅ１３／ｃｍ２  
ｎｃｈ
ＢＦ  ２２５ｋｅＶ  ｌｅ１３／ｃｍ２  
【０１０４】
次いで下記条件で全面にサイドウォール形成用のＳｉＯ２  を形成させる。
0003629761.tif 000017
膜厚                      ３００ｎｍ全面エッチバックを施し、サイドウォール１６ａ，１６ｂを形成する。
【０１０５】
更に下記条件で、ソース／ドレインイオン注入を行う。
条件
ＮＭＯＳ
Ａｓ  ３０ｋｅＶ  ５ｅ１５／ｃｍ２  
ＰＭＯＳ
ＢＦ２    ３０ｋｅＶ  ８ｅ１５／ｃｍ２  
以上により、ソース／ドレイン１３ａ，１３ｂが形成された図２６の構造が得られた。
【０１０６】
（ｆ）下記条件で層間膜１８ａを形成する。更に熱処理を施し、Ｓｉ基板１中に不純物を固相拡散させ、ＭＯＳトランジスタを形成する。
0003629761.tif 000018
【０１０７】
レジストパターニング後、ドライエッチングで接続孔１９を形成する。
条件
ガス              Ｃ４  Ｆ８  ＝３０ｓｃｃｍ
ＲＦパワー        ４．０Ｗ／ｃｍ２  
マイクロ波パワー  ４００ｍＡ
圧力              ０．２５Ｐａ
【０１０８】
次にＷプラグ２１を接続孔１９内に形成させる。まず下地密着層１９として、Ｔｉ／ＴｉＮ膜を形成させる。次のようにＴｉ成膜を行った。
Ｔｉ成膜
条件例
パワー            ４ｋＷ
成膜温度          １５０℃
ガス              Ａｒ＝１００ｓｃｃｍ
膜厚              ３０ｎｍ
圧力              ０．４７Ｐａ
更に次のようにＴｉＷ成膜を行った。
ＴｉＮ成膜
条件例
パワー            ４ｋＷ
成膜温度          １５０℃
ガス              Ｎ２  ／Ａｒ＝５０／１００ｓｃｃｍ
膜厚              ３０ｎｍ
圧力              ０．４７Ｐａ
【０１０９】
更に、ＣＶＤＷを接続孔１９内に下記条件で埋め込み、次いでエッチバックして、埋め込みプラグ２１を形成する。
条件例
ガス              ＷＦ６  ／Ｈ２  ＝６０／４００ｓｃｃｍ
温度              ４５０℃
圧力              １０６４０Ｐａ
膜厚              ５００ｎｍ
Ｗエッチバック条件
条件例
ガス              ＳＦ６  ／Ａｒ＝１５０／１１０ｓｃｃｍ
圧力              ２６Ｐａ
ＲＦパワー        ５００Ｗ
【０１１０】
更に、Ａｌ配線２３を形成させる。まず、下地層としてＴｉ層２２を次ぎのように成膜し、その後Ａｌ成膜して、配線層を得る。
Ｔｉ成膜
条件例
パワー            ４ｋＷ
成膜温度          １５０℃
ガス              Ａｒ＝１００ｓｃｃｍ
膜厚              ３０ｎｍ
圧力              ０．４７Ｐａ
Ａｌ成膜
条件例
パワー            ２２．５ｋＷ
成膜温度          １５０℃
ガス              Ａｒ＝４０ｓｃｃｍ
膜厚              ５００ｎｍ
圧力              ０．４７Ｐａ
【０１１１】
その後、レジストパターニング及び下記条件のドライエッチングで配線２３を形成させる。
条件
ガス              ＢＣｌ３  ／Ｃｌ２  ＝６０／９０ｓｃｃｍ
マイクロ波パワー  １０００Ｗ
ＲＦパワー        ５０Ｗ
圧力              ０．０１６Ｐａ
以上により、図２７に示すＭＯＳデバイス構造を得た。
【０１１２】
本実施例によれば、微細なゲート１５も加工精度良く形成でき、自己整合的にソース／ドレイン領域１３ａ，１３ｂを形成でき、かつ、Ｗを利用したゲートなので、細線効果もなく、低抵抗な微細ゲートを形成できる。更にドライエッチングによる加工については、ゲート材料のエッチングの必要がなく、かつＳｉＯ２  系のみのエッチングでよいので、プロセスが容易になる。また、ＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながる。また、ゲートの低抵抗化でゲート遅延が改善され、素子速度等が向上する、という具体的な効果が得られる。
【０１１３】
実施例８
この実施例は、実施例７の液相ＣＶＤを、Ｐ−ＴＥＯＳ−ＳｉＯ２  膜の１００℃成膜とした例である。
【０１１４】
本実施例は、実施例７の（ｂ）工程の変更になる。この（ｂ）工程について述べる。
【０１１５】
（ｂ）Ｐ−ＴＥＯＳ−ＳｉＯ２  を、下記条件で形成させる。
条件
ガス                      ＴＥＯＳ／Ｏ２  ＝８００／６００ｓｃｃｍ
圧力                      １１３３．２Ｐａ
温度                      １００℃
膜厚                      １００ｎｍ
その他は実施例７と同様である。本実施例によっても、実施例７と同様の効果が得られる。
【０１１６】
実施例９
この実施例は、ゲート領域部にレジストをパターニングし、その後液相ＣＶＤでＳｉＯ２  を成膜する。ポリッシュでレジスト上のＳｉＯ２  を削り取り、レジストパターンを除去後、ゲート材料を形成し、ＣＭＰで溝内のみにゲート材料を形成させる。そしてＳｉＯ２  除去後、ソース／ドレインイオン注入を自己整合的に施す態様としたものである。
【０１１７】
本実施例では、以下の工程（ａ）〜（ｆ）を行う。図２８ないし図３３を参照する。
【０１１８】
（ａ）素子分離領域１２（ＬＯＣＯＳ）形成後、ゲートが形成される領域にレジストパターニングを施す。図２８に、形成したレジストパターンを符号４で示す。
【０１１９】
更に、下記条件でＬＤＤイオン注入を施す。これによりＬＤＤ領域１４ａ，１４ｂを形成した図２８の構造を得る。
条件
ｎｃｈ
Ａｓ  ３５ｋｅＶ  ２ｅ１３／ｃｍ２  
ｐｃｈ
ＢＦ２    ２５ｋｅＶ  ｌｅ１３／ｃｍ２  
【０１２０】
（ｂ）下記条件の液相ＣＶＤでＳｉＯ２  膜を形成させる。これは粗な膜であるので、これにより除去可能な膜５を形成する（図２９）。
条件
ガス                      ＴＥＯＳ／Ｈ２  Ｏ＝５００／１００ｓｃｃｍ
圧力                      １２００Ｐ
ＲＦパワー                ３００Ｗ
温度                      ５０℃
膜厚                      ２０ｎｍ
【０１２１】
下記条件で全面ＣＭＰを行い、レジスト上のＳｉＯ２  膜を削り取る。以上で表面が平滑化された図２９の構造とす。
条件
全面ＣＭＰ装置を用い、
研磨プレート回転数        ３７ｒｐｍ
ウエハー保持試料台回転数  １７ｒｐｍ
研磨圧力                  ５．５Ｅ８Ｐａ
スラリー                  ＫＯＨを２２５リットル／ｍｉｎ
【０１２２】
（ｃ）図２９の符号４で示すレジストをアッシャーで除去する。条件は下記のとおりとした。
条件
ガス                      Ｏ２  ／Ｎ２  ＝３．７５ＳＬＭ／０．３７ＳＬＭ
圧力                      ２６６Ｐａ
ＲＦパワー                １ｋＷ
温度                      １８０℃
【０１２３】
（ｄ）更に、下記条件での表面酸化により、ゲート絶縁膜１７とする酸化膜を形成させる。
条件
ガス                      Ｈ２  ／Ｏ２  ＝６／４ｓｃｃｍ
温度                      ３６０℃
膜厚                      ９ｎｍ
【０１２４】
全面に下記条件で、リンドープ多結晶Ｓｉを形成させる。これがゲート材料としてのポリＳｉ１５ａとなる。
0003629761.tif 000019
【０１２５】
更にＷＳｉを形成させる。これがゲート材料としてのシリサイド１５ｂとなる。
0003629761.tif 000020
【０１２６】
全面ＣＭＰを下記条件で行い、上記形成したＷＳｉ、及び多結晶Ｓｉ膜の不要部（溝３内以外に形成された部分）を削り取る。以上で図３０の構造とした。
条件
ＣＭＰ装置を用い、
研磨プレート回転数        ３７ｒｐｍ
ウエハー保持資料台回転数  １７ｒｐｍ
研磨圧力                  ５．５Ｅ８Ｐａ
スラリー                  ＫＯＨを２２５リットル／ｍｉｎ
【０１２７】
（ｅ）下記条件のＣＤＥ処理で、除去可能な膜５である粗な酸化膜のみエッチングを施す。
条件
ＨＦペーパー中に５分間設定。
以上で図３１の構造とした。
【０１２８】
全面に下記条件でのＳｉＯ２  を形成させる。
0003629761.tif 000021
【０１２９】
全面エッチング（下記条件）を施し、サイドウォール１６ａ，１６ｂを形成する。
条件
ガス              Ｃ４  Ｆ８  ＝３０ｓｃｃｍ
ＲＦパワー        ４．０Ｗ／ｃｍ２  
マイクロ波パワー  ４００ｍＡ
圧力              ０．２５Ｐａ
以上で図３２の構造とした。
【０１３０】
更に、ソース／ドレインイオン注入を施す。
条件
ｎｃｈ
Ａｓ  ３０ｋｅＶ  ５ｅ１５／ｃｍ２  
ｎｃｈ
ＢＦ２  ３０ｋｅＶ  ５ｅ１５／ｃｍ２  
これによりソース／ドレイン１３ａ，１３ｂを構えた図３２の構造が得られた。
【０１３１】
（ｆ）全面に下記条件でのＳｉＯ２  層間膜１８ａを形成させる。
0003629761.tif 000022
【０１３２】
レジストパターニング後、ドライエッチングで接続孔１９を形成する。
条件
ガス              Ｃ４  Ｆ８  ＝３０ｓｃｃｍ
ＲＦパワー        ４．０Ｗ／ｃｍ２  
マイクロ波パワー  ４００ｍＡ
圧力              ０．２５Ｐａ
【０１３３】
次に埋め込み材料２１として、Ｗプラグを接続孔内に形成させる。まず下地密着層２０（Ｔｉ／ＴｉＮ）を下記条件で形成させる。
0003629761.tif 000023
ＴｉＮ成膜
条件例
パワー        ４ｋＷ
成膜温度      １５０℃
ガス          Ｎ２  ／Ａｒ＝５０／１００ｓｃｃｍ
膜厚          ３０ｎｍ
圧力          ０．４７Ｐａ
【０１３４】
更に、下記条件でＣＶＤＷを接続孔内に埋め込む。更に下記条件のエッチバックにより、埋め込みプラグ２１（図３３）を形成する。
条件例
ガス                  ＷＦ６  ／Ｈ２  ＝６０／４００ｓｃｃｍ
温度                  ４５０℃
圧力                  １０６４０Ｐａ
膜厚                  ５００ｎｍ
Ｗエッチングバック条件
ガス                  ＳＦ６  ／Ａｒ＝１５０／１１０ｓｃｃｍ
圧力                  ２６Ｐａ
ＲＦパワー            ５００Ｗ
【０１３５】
更に、下地基板上にＡｌ配線２３を形成させる。まずバリア層２２であるＴｉを成膜し、次いでＡｌを成膜する条件は下記のとおりとした。
Ｔｉ成膜
条件例
パワー        ４ｋＷ
成膜温度      １５０℃
ガス          Ａｒ＝１００ｓｃｃｍ
膜厚          ３０ｎｍ
圧力          ０．４７Ｐａ
Ａｌ成膜
条件例
パワー        ２２．５ｋＷ
成膜温度      １５０℃
ガス          Ａｒ＝４０ｓｃｃｍ
膜厚          ５００ｎｍ
圧力          ０．４７Ｐａ
【０１３６】
その後、レジストパターニング及び下記条件のドライエッチングで配線層２３を形成させる。以上で図３３の配線構造を有するＭＯＳ半導体装置を得た。
条件
ガス                  ＢＣｌ３  ／Ｃｌ２  ＝６０／９０ｓｃｃｍ
マイクロ波パワー      １０００Ｗ
ＲＦパワー            ５０Ｗ
圧力                  ０．０１６Ｐａ
本実施例によっても、実施例７と同様の効果が得られる。
【０１３７】
実施例１０
この実施例は、実施例８についてＷゲートを形成させた構造を示すものである。
【０１３８】
本実施例は、実施例７の（ｄ）工程の部分のみの変更となる。実施例７の（ｃ）工程までを行うことによって図２４の構造を得た後、ここの（ｄ）工程を行う。
【０１３９】
（ｄ）全面に下記条件でリンドープ多結晶Ｓｉを形成させる。
0003629761.tif 000024
【０１４０】
次に下記条件でＴｉＮを成膜する。
条件
パワー                ４ｋＷ
成膜温度              １５０℃
ガス                  Ｎ２  ／Ａｒ＝５０／１００ｓｃｃｍ
膜厚                  ３０ｎｍ
圧力                  ０．４７Ｐａ
【０１４１】
更に、Ｗを下記条件で形成させる。
条件
ガス                  ＷＦ６  ／Ｈ２  ＝６０／４００ｓｃｃｍ
温度                  ４５０℃
圧力                  １０６４０Ｐａ
膜厚                  ５０ｎｍ
【０１４２】
全面ＣＭＰを行い上記で形成したＷ、及び多結晶Ｓｉ膜を削り取る。
条件
ＣＭＰ装置を用い、
研磨プレート回転数        ３７ｒｐｍ
ウエハー保持資料台回転数  １７ｒｐｍ
研磨圧力                  ５．５Ｅ８Ｐａ
スラリー                  Ｈ２  Ｏ２  を２２５リットル／ｍｉｎ
Ｗを研磨後、
スラリー                  ＫＯＨを２２５リットル／ｍｉｎ
に変更し研磨する。
【０１４３】
以下実施例７の工程（ｄ）以降と同様である。本実施例によっても、実施例７と同様の効果が得られる。
【０１４４】
実施例１１
この実施例は、実施例９についてＷゲートを用いた構造を示すものである。
【０１４５】
本実施例は、実施例９の（ｄ）工程のみの変更である。実施例９の工程（ｃ）の途中までを行ってレジスト４を除去し、溝３１をあけた後、次の（ｄ）工程を行う。
【０１４６】
（ｄ）次の条件で多結晶Ｓｉの成膜を行う。
0003629761.tif 000025
【０１４７】
次に、下記条件でＴｉＮを成膜する。
条件例
パワー                      ４ｋＷ
成膜温度                    １５０℃
ガス                        Ｎ２  ／Ａｒ＝５０／１００ｓｃｃｍ
膜厚                        ３０ｎｍ
圧力                        ０．４７Ｐａ
【０１４８】
Ｗを下記条件で形成させ、更に下記条件で、研磨を行う。
Ｗ成膜条件
ガス                        ＷＦ６  ／Ｈ２  ＝６０／４００ｓｃｃｍ
温度                        ４５０℃
圧力                        １０６４０Ｐａ
膜厚                        ５０ｎｍ
研磨条件
ＣＭＰ装置を用い、
研磨プレート回転数        ３７ｒｐｍ
ウエハー保持試料台回転数  １７ｒｐｍ
研磨圧力                  ５．５Ｅ８Ｐａ
スリラー                  Ｈ２  Ｏを２２５リットル／ｍｉｎ
Ｗを研磨後、
スリラー                  ＫＯＨを２２５リットル／ｍｉｎ
【０１４９】
以降は、実施例９の工程（ｄ）以降と同等である。本実施例によっても、実施例７と同様の効果が得られる。
【０１５０】
本発明は、上記した各実施例に限定されるものでなく、その目的が達成できるなら他の具体的な手法を用いても構わない。ＭＯＳデバイス以外の積層ゲート構造を有する他のデバイス（ハイポーラトランジスタ、ＣＣＤ等）にも適用できた。
【０１５１】
【発明の効果】
上述の如く本発明によれば、加工精度良く、ゲート等の電極形成が可能となる。例えば、細線効果もなく、低抵抗な微細ゲートを形成でき、また、ドライエッチングの加工が、電極材料のエッチングの必要がなく、例えばＳｉＯ２  系のみなのでプロセスが容易になり、また、ＷＳｉ等のエッチングガスの節約になり、低コスト化にもつながり、ゲート等の電極の低抵抗化でゲート遅延等が改善され、素子速度等を向上させることができた。
【図面の簡単な説明】
【図１】実施例１の工程を順に断面図で示すものである（１）。
【図２】実施例１の工程を順に断面図で示すものである（２）。
【図３】実施例１の工程を順に断面図で示すものである（３）。
【図４】実施例１の工程を順に断面図で示すものである（４）。
【図５】実施例２の工程を順に断面図で示すものである（１）。
【図６】実施例２の工程を順に断面図で示すものである（２）。
【図７】実施例３の工程を順に断面図で示すものである（１）。
【図８】実施例３の工程を順に断面図で示すものである（２）。
【図９】実施例３の工程を順に断面図で示すものである（３）。
【図１０】実施例３の工程を順に断面図で示すものである（４）。
【図１１】実施例３の工程を順に断面図で示すものである（５）。
【図１２】実施例３の工程を順に断面図で示すものである（６）。
【図１３】実施例４を示す図である。
【図１４】実施例５を示す図である。
【図１５】実施例６の工程を順に断面図で示すものである（１）。
【図１６】実施例６の工程を順に断面図で示すものである（２）。
【図１７】実施例６の工程を順に断面図で示すものである（３）。
【図１８】従来例の工程を順に断面図で示すものである（１）。
【図１９】従来例の工程を順に断面図で示すものである（２）。
【図２０】従来例の工程を順に断面図で示すものである（３）。
【図２１】従来例の工程を順に断面図で示すものである（４）。
【図２２】実施例７の工程を順に断面図で示すものである（１）。
【図２３】実施例７の工程を順に断面図で示すものである（２）。
【図２４】実施例７の工程を順に断面図で示すものである（３）。
【図２５】実施例７の工程を順に断面図で示すものである（４）。
【図２６】実施例７の工程を順に断面図で示すものである（５）。
【図２７】実施例７の工程を順に断面図で示すものである（６）。
【図２８】実施例９の工程を順に断面図で示すものである（１）。
【図２９】実施例９の工程を順に断面図で示すものである（２）。
【図３０】実施例９の工程を順に断面図で示すものである（３）。
【図３１】実施例９の工程を順に断面図で示すものである（４）。
【図３２】実施例９の工程を順に断面図で示すものである（５）。
【図３３】実施例９の工程を順に断面図で示すものである（６）。
【符号の説明】
１      基板（半導体（Ｓｉ）基板）
１２    素子分離領域
２      （溝を形成する）絶縁膜（ＳｉＯ２  ）
２ａ    除去可能な（粗な）膜
３      溝
４      レジストパターン
５      除去可能な（粗な）膜
１３ａ，１３ｂ
ソース／ドレイン領域
１４ａ，１４ｂ
ＬＤＤ領域
１５ａ，１５Ａ
電極材料（ポリＳｉ）
１５ｂ  電極材料（ＷＳｉ）
１５Ｂ  電極材料（ＴｉＮ）
１５ｃ，１５Ｃ
電極材料（Ｗ）
１６ａ，１６ｂ
ゲートサイドウォール
１７    ゲート絶縁膜（ゲート酸化膜）
１８    層間絶縁膜（第２の絶縁膜）（ＳｉＯ２  ）
１９    接続孔
２３    配線材料（Ａｌ−Ｓｉ）
２０    ＴｉＮ／Ｔｉ
２１    Ｗ
２２    ＴｉＮ
【図１】
0003629761.tif 000026
【図２】
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【図３】
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【図４】
0003629761.tif 000029
【図５】
0003629761.tif 000030
【図６】
0003629761.tif 000031
【図７】
0003629761.tif 000032
【図８】
0003629761.tif 000033
【図９】
0003629761.tif 000034
【図１０】
0003629761.tif 000035
【図１１】
0003629761.tif 000036
【図１２】
0003629761.tif 000037
【図１３】
0003629761.tif 000038
【図１４】
0003629761.tif 000039
【図１５】
0003629761.tif 000040
【図１６】
0003629761.tif 000041
【図１７】
0003629761.tif 000042
【図１８】
0003629761.tif 000043
【図１９】
0003629761.tif 000044
【図２０】
0003629761.tif 000045
【図２１】
0003629761.tif 000046
【図２２】
0003629761.tif 000047
【図２３】
0003629761.tif 000048
【図２４】
0003629761.tif 000049
【図２５】
0003629761.tif 000050
【図２６】
0003629761.tif 000051
【図２７】
0003629761.tif 000052
【図２８】
0003629761.tif 000053
【図２９】
0003629761.tif 000054
【図３０】
0003629761.tif 000055
【図３１】
0003629761.tif 000056
【図３２】
0003629761.tif 000057
【図３３】
0003629761.tif 000058