(57)【特許請求の範囲】
【請求項１】
等価中点電流発生器Ａ（３１０）の出力をしきい値とし、正論理入力信号をトランスファゲートを介して収束し入力する電流入力形センスアンプＡ（３２０）と、
等価中点電流発生器Ｂ（３１１）の出力をしきい値とし、負論理入力信号をトランスファゲートを介して収束し入力する電流入力形センスアンプＢ（３２１）と、
電流入力形センスアンプＡ（３２０）の出力を遅延調整器Ａ（３３０）で遅延制御して入力し増幅する差動増幅器Ａ（３４０）と、
電流入力形センスアンプＢ（３２１）の出力を遅延調整器Ｂ（３３１）で遅延制御し、反転して入力し増幅する差動増幅器Ｂ（３４１）と、
差動増幅器Ａ（３４０）の出力と差動増幅器Ｂ（３４１）の出力とを入力とし、その論理和を出力信号とする論理回路（３５０）と、
を具備することを特徴とする論理信号選択回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、周波数の高い論理信号を選択し、高い時間精度で出力する論理信号選択回路に関するものである。
【０００２】
【従来の技術】
電子回路の高速化に伴って、電子機器で使用する信号の高い時間精度が要求されるようになっている。特に、多数の論理入力信号のうちの１信号を選択して出力する論理信号選択回路において高い時間精度の要求がある。
図７は、従来の一般的な論理信号選択回路の一例を示している。この場合、負論理入力のＯＲ回路の入力信号数はＮＡＮＤ回路の入力信号数ｎに等しい。
【０００３】
図８（ａ）は、ｎ個の負論理入力のＯＲ回路をＣＭＯＳ回路で構成した場合を示す。この回路では、Ｎｃｈ  ＭＯＳＦＥＴがｎ個直列に接続され、Ｐｃｈ  ＭＯＳＦＥＴがｎ個並列に接続されている。このため、出力信号波形の立ち上がり時は、１つのＰｃｈ  ＭＯＳＦＥＴが配線容量、次段のゲート容量を駆動し、比較的早く立ち上がる。しかし、立ち下がり時は、ｎ個直列接続されたＮｃｈ  ＭＯＳＦＥＴが、配線容量、次段のゲート容量を駆動するため、ｎ個のＮｃｈ  ＭＯＳＦＥＴのＯＮ抵抗が大きく、図８（ｂ）に示すように、立ち下がりの遷移時間が著しく大きくなる。
【０００４】
図９は、トランスファゲートを用いた論理信号選択回路の一例を示している。この場合においても、ＯＮになっている１つのトランスファゲートのＯＮ抵抗Ｒで、他の（ｎ−１）個のＯＦＦになっているトランスファゲートの容量Ｃを駆動するため、ワイアードＯＲした加算点の波形の立ち上がり、立ち下がり時間は、Ｒ及びＣで制限を受けるため、繰り返し周波数の高い信号の選択回路として使用できない。
【０００５】
【発明が解決しようとする課題】
従来の論理信号選択回路においては、配線容量、次段のゲート容量及びＯＦＦになっているトランスファゲート容量を電圧変動のために駆動する必要があり、周波数の高い論理信号の選択回路として限界があった。
本発明は、高い時間精度を有する高速の論理信号選択回路を実現することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明においては、複数の入力信号のうち一つを選択して出力する論理信号選択回路において、複数の入力信号に対応したＣＭＯＳトランスファゲートを設け、上記トランスファゲートの出力をワイアードＯＲした入力信号選択回路１０を設ける。上記入力信号選択回路１０の出力を、上記トランスファゲートのＯＮ抵抗より充分小さい入力抵抗をもち、電流電圧変換機能をもつ電流入力形センスアンプ２０に入力することで論理信号選択回路の出力を得る構造とする。
【０００７】
また、等価中点電流発生器Ａ３１０の出力をしきい値とし、正論理入力信号をトランスファゲートを介して収束し入力する電流入力形センスアンプＡ３２０と、等価中点電流発生器Ｂ３１１の出力をしきい値とし、負論理入力信号をトランスファゲートを介して収束し入力する電流入力形センスアンプＢ３２１と、電流入力形センスアンプＡ３２０の出力を遅延調整器Ａ３３０で遅延制御して入力し増幅する差動増幅器Ａ３４０と、電流入力形センスアンプＢ３２１の出力を遅延調整器Ｂ３３１で遅延制御し、反転して入力し増幅する差動増幅器Ｂ３４１と、差動増幅器Ａ３４０の出力と差動増幅器Ｂ３４１の出力とを入力とし、その論理和を信号出力とする論理回路３５０とで論理信号選択回路を構成している。
【０００８】
【作用】
上記のように構成された論理信号選択回路においては、電流入力形センスアンプの入力端子の電圧変動がないため、電流入力形センスアンプの入力端子にあるＯＦＦになっているトランスファゲートの容量Ｃへの電流の出入りがなく、選択された入力信号を高い時間精度で高速に出力することができる。
また、正論理入力と負論理入力とを別のグループとし、それぞれ別の電流入力形センスアンプに入力することで、それぞれの遅延量を調整するための制御を独立して行うことができ、正論理入力及び負論理入力に関係なく、選択された入力信号を高い時間精度で高速に出力することができる作用がある。
【０００９】
【実施例】
（実施例１）
図１に本発明の一実施例を示す。この回路は、ｎ個の入力信号から１入力信号を選択する入力信号選択回路１０と、ワイアードＯＲの後に接続する電流入力形センスアンプ２０とで構成される。この電流入力形センスアンプ２０の入力インピーダンスは０に近いため、入力信号によって入力点Ａに電圧変動を生じない。このため、入力点Ａに存在する寄生容量Ｃへの電流の出入りがなく、寄生容量の存在を無視できる。
つまり、入力信号の立ち上がり時、立ち下がり時の容量による遅延がなく、高い時間精度をもった、高速の論理信号の選択回路を実現できる。
【００１０】
図２に電流入力形センスアンプ２０として、（ａ）Ｔｒを使用した場合、（ｂ）ＭＯＳＦＥＴを使用した場合、（ｃ）差動増幅器を使用した場合を示す。どの回路においても選択された入力信号によって、電流入力形センスアンプ２０への入力電流が変化し出力電圧が得られる。
【００１１】
図３に電流入力形センスアンプ２０として、ＣＭＯＳによる構成例を示す。この回路においても選択された入力信号によって電流が変化し出力電圧が得られる。この回路では、Ｉａｄｊ端子の電流を変化させることで、入力電流に対するしきい値を設定することができ、遅延時間を変化させることができる。
また、この回路からＱ２及びＱ９を無くし、Ｑ１及びＱ８を定電流源Ｉ１  及びＩ２  に直接接続してもよい。この場合、入力信号の電位が変動するが入力インピーダンスが充分小さいため、入力信号の立ち上がり時、立ち下がり時の容量による遅延は小さい。
また、この回路の全てのＦＥＴのｐ−ｃｈ及びｎ−ｃｈを逆にし、電源ＶＤＤ及びＶＳＳを逆にした回路も、電流入力形センスアンプ２０として使用できる。
【００１２】
（実施例２）
図４に本発明の論理信号選択回路を使用したタイミング信号発生回路ブロックを示す。本回路ブロックは、次のブロックに分解できる。
▲１▼  可変遅延回路１２０
ｍ段の可変遅延素子１２１を従続に接続している。この時ｍは、１ＣＬＫを分割するタイミング数である。そして、ｍ段の可変遅延素子１２１の遅延時間の合計である可変遅延時間が１ＣＬＫの時間になるよう帰還回路１５０で制御されている。
▲２▼  位相比較器１４０
２つの入力端子ｅ１、ｅ２に入力する信号の位相差に比例した電圧又は電流を出力する回路である。チャージポンプは、このブロックに含まれる。なお、ｅ１にはＣＬＫ信号を１ＣＬＫ分遅延した可変遅延回路１２０の最終出力を入力し、ｅ２にはＣＬＫ信号をそのまま入力する。
▲３▼  帰還回路１５０
可変遅延回路１２０、位相比較器１４０及び帰還回路１５０で構成される位相同期ループ回路部１００の周波数特性を決める。
▲４▼  入力信号選択回路１１０
本発明の回路ブロックで、可変遅延回路１２０の可変遅延素子１２１からのｍ個の出力信号から１つを選択し、電流入力形センスアンプ２０と組み合わせてタイミング信号として取り出す回路である。
▲５▼  デコーダ１６０
遅延データをもとに可変遅延回路１２０の可変遅延素子１２１からのｍ個の出力のうち１つを選択する選択信号を発生する。
【００１３】
ＣＬＫ周期の１／ｍの微小遅延を発生するために、可変遅延回路１２０を構成する可変遅延素子１段あたりの遅延時間を、ＣＬＫ周期の１／ｍの遅延時間となるよう位相同期ループ回路部１００で制御している。すなわち、ｍ段の可変遅延素子１２１の全体の遅延時間は、ＣＬＫの周期に等しい。
このｍ段の可変遅延素子１２１からなる可変遅延回路１２０の可変遅延素子１２１の出力は、ＣＬＫを均等にｍ相に分割したものとなる。このｍ相ＣＬＫの中から１つを入力信号選択回路１１０で選択し、電流入力形センスアンプ２０に入力することで電圧に変換し出力する。各可変遅延素子１２１の出力から得られるタイミング信号には、高い時間精度が要求されるため、本発明の入力信号選択回路１１０と電流入力形センスアンプ２０とを使用したタイミング信号発生回路は、その要求に合致したものである。
【００１４】
（実施例３）
可変遅延素子２２１としてインバータを使用した場合、タイミング信号発生回路は、図５のようになる。この場合、選択の対象となる信号は、正論理と負論理交互に入力信号選択回路２１０に入力するが、高い時間精度と高速を維持したまま論理を整合するため、正論理入力信号と負論理入力信号とにグループ分けし、それぞれ別の電流入力形センスアンプ２０に入力し、その後に接続する差動増幅器で論理を整合している。
【００１５】
図６に正論理入力信号と負論理入力信号をグループ分けした場合の論理信号選択回路の一例をブロック図で示す。この回路は、等価中点電流発生器Ａ３１０の出力をしきい値とし、正論理入力信号をトランスファゲートを介して収束し入力する電流入力形センスアンプＡ３２０と、等価中点電流発生器Ｂ３１１の出力をしきい値とし、負論理入力信号をトランスファゲートを介して収束し入力する電流入力形センスアンプＢ３２１と、電流入力形センスアンプＡ３２０の出力を遅延調整器Ａ３３０で遅延制御して入力し増幅する差動増幅器Ａ３４０と、電流入力形センスアンプＢ３２１の出力を遅延調整器Ｂ３３１で遅延制御し、反転して入力し増幅する差動増幅器Ｂ３４１と、差動増幅器Ａ３４０の出力と差動増幅器Ｂ３４１の出力とを入力とし、その論理和を出力信号とする論理回路３５０とで構成されている。
【００１６】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
つまり、電流入力形センスアンプの入力端子の電圧変動がないため、電流入力形センスアンプの入力端子にあるＯＦＦになっているトランスファゲートの容量Ｃへの電流の出入りがなく、選択された入力信号を高い時間精度で高速に出力することができる。
また、正論理入力と負論理入力とを別のグループとし、それぞれ別の電流入力形センスアンプに入力することで、それぞれの遅延量を調整するための制御を独立して行うことができ、正論理入力及び負論理入力に関係なく、選択された入力信号を高い時間精度で高速に出力することができる効果がある。
特に、高い時間分解能が要求されるタイミング信号発生回路では、上記特徴を発揮でき、現実的で有効な発明である。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路ブロック図である。
【図２】電流入力形センスアンプの概略回路図である。
【図３】電流入力形センスアンプの別の概略回路図である。
【図４】本発明の論理信号選択回路を使用したタイミング信号発生回路ブロック図である。
【図５】正論理及び負論理の入力を分けて制御したタイミング信号発生回路ブロック図である。
【図６】本発明の正論理及び負論理の入力を分けて制御した論理信号選択回路を示す回路ブロック図である。
【図７】従来の一般的な論理信号選択回路図である。
【図８】ｎ個の負論理入力のＣＭＯＳ  ＯＲ回路の概略回路図である。
【図９】トランスファゲートを用いた論理信号選択回路図である。
【符号の説明】
１０    入力信号選択回路
２０    電流入力形センスアンプ
１００、２００    位相同期ループ回路部
１１０、２１０    入力信号選択回路
１２０、２２０    可変遅延回路
１２１、２２１    可変遅延素子
１４０    位相比較器
１５０    帰還回路
１６０    デコーダ
３１０    等価中点電流発生器Ａ
３１１    等価中点電流発生器Ｂ
３２０    電流入力形センスアンプＡ
３２１    電流入力形センスアンプＢ
３３０    遅延調整器Ａ
３３１    遅延調整器Ｂ
３４０    差動増幅器Ａ
３４１    差動増幅器Ｂ
３５０    論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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