(57)【特許請求の範囲】
【請求項１】
複数のデータ端末装置からのデータを多重化部で多重して送出する時分割多重化装置の多重化方法において、
予め設定された基本速度のディジタルチャネルのフレーム周期の整数分の１の周期を持つマルチフレームを設けると共に、マルチフレーム内の各フレームに前記データ端末装置からの信号データが入っていることを示す状態ビットを設けて、前記データ端末装置からのデータを前記マルチフレーム内のフレームに乗せた際に該フレームの状態ビットをオンにし、
前記多重化部においては、前記マルチフレーム内の、前記状態ビットがオンになっているフレームから、前記データ端末装置からのデータ信号の信号ビットのみを取り出して、マッピングテーブルに書かれた内容に従ってマッピングすることにより、ビット単位で多重化することを特徴とする時分割多重化装置の多重化方法。
【請求項２】
複数のデータ端末装置からのデータを時分割スイッチで時分割交換接続を行った後、多重化部で多重して送出する時分割多重化装置の多重化方法において、
予め設定された基本速度のディジタルチャネルのフレーム周期の整数分の１の周期を持つマルチフレームを設けると共に、マルチフレーム内の各フレームに前記データ端末装置からの信号データが入っていることを示す状態ビットを設けて、前記データ端末装置からのデータを前記マルチフレーム内のフレームに乗せた際に該フレームの状態ビットをオンにし、
前記時分割スイッチにおいては、基本速度のディジタルチャネルで時分割交換接続を行い、
前記多重化部においては、前記マルチフレーム内の、前記状態ビットがオンになっているフレームから、前記データ端末装置からのデータ信号の信号ビットのみを取り出して、マッピングテーブルに書かれた内容に従ってマッピングすることにより、ビット単位で多重化することを特徴とする時分割多重化装置の多重化方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、種々のデータ伝送速度を持った多数のデータ端末装置からのディジタルデータを時分割多重化して、高速ディジタル回線を用いて効率的に伝送する、時分割多重化装置の多重化方法に関する。
【０００２】
【従来の技術】
従来の時分割多重化装置の１例を図１８に示す。この構成は、各種端末インタフェースＤＡＴＡＩ／Ｆと、高速ディジタルインタフェースＳＤＩＩ／Ｆと、制御装置ＣＯＮＴを、ハイウェイＨＷによってバス形式で接続している。
【０００３】
端末インタフェースＤＡＴＡＩ／Ｆの低速データは、制御装置ＣＯＮＴの指示によって１ビットづつ高速ディジタルインタフェースＳＤＩＩ／Ｆに転送され、ビット多重化が行われる。
【０００４】
この方式の例としては特開昭６１―１６３７４１号公報があるが、この方式は構成が簡単であるため比較的小規模の時分割多重化装置に採用されることが多い。
【０００５】
図１９は、ＮＴＴ研究実用化報告第３６巻第１１号（１９８７）の１，４３５ページから１，４５３ページに採録された「高機能ＭＴＤＭシステム構成」から引用した図である。
【０００６】
本例は、６４キロビット毎秒（以下、Ｋｂｐｓと表す）の基本速度で時分割交換をする、時分割スイッチＴＳＷをもっており、端末インタフェースＤＡＴＡＩ／Ｆからの信号速度を、３．２Ｋｂｐｓ系と８Ｋｂｐｓ系に分け、３．２Ｋｂｐｓ、８Ｋｂｐｓ、０．４Ｋｂｐｓのそれぞれがタイムスロット入れ替え部ＴＳＩをもってビット多重化を行っている。
【０００７】
端末インタフェースからの低速データを６４Ｋｂｐｓのチャネルに乗せる方法は、国際電気通信連合電気通信標準化部門（以下、ＩＴＵ−Ｔと呼ぶ）の勧告Ｘ．５０によるユニバーサル形式によっているが、これはサービス総合ディジタル網ＩＳＤＮ（以下、ＩＳＤＮと呼ぶ）回線を通して低速の端末装置間でエンドツーエンドの通信を行うことを目的としており、低速データを繰り返し６４Ｋｂｐｓチャネルに乗せて、見かけ上６４Ｋｂｐｓのデータにする方法をとっている。
【０００８】
ＩＴＵ−Ｔの勧告にはＶ．１１０もあるが、時分割多重化装置の様に、時分割スイッチで交換機能を持たせながらビット多重化を行う目的で、端末インタフェースの低速データを６４Ｋｂｐｓのチャネルに乗せるには、ＩＴＵ−Ｔの勧告Ｖ．１１０は複雑で制御し難い。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のような従来の方式においては、
時分割スイッチが無い方式では、低速データを６４Ｋｂｐｓのチャネルに乗せる必要は無いが、トラヒックの変動に伴う回線構成の変動に対応し難く、規模の拡大も困難である、等の欠点がある。
【００１０】
時分割スイッチを備えた方式においては、交換機能を持たせながらビット多重化を行うために、端末インタフェースの低速データを６４Ｋｂｐｓのチャネルに乗せ、常に効率良く多重化し直すという目的にとっては、ＩＴＵ−Ｔの勧告Ｘ．５０を用いたのでは冗長であり、サポート可能な通信速度に制約があるという欠点があった。
【００１１】
また、勧告Ｖ．１１０による方法を採用しても、複雑でハードウェアの規模が大きくなるという欠点がある。
【００１２】
本発明は、このような従来の課題を解決するためになされたもので、低速データを例えば６４Ｋｂｐｓの基本速度のチャネルに乗せる時、信号データを６４Ｋｂｐｓのチャネルに繰り返し乗せることなく、各フレームに信号データが乗っているかどうかを識別可能にすることによって、経済的な時分割多重化装置の多重化方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の課題を解決するために請求項１に記載の発明は、複数のデータ端末装置からのデータを多重化部で多重して送出する時分割多重化装置の多重化方法において、予め設定された基本速度のディジタルチャネルのフレーム周期の整数分の１の周期を持つマルチフレームを設けると共に、マルチフレーム内の各フレームに前記データ端末装置からの信号データが入っていることを示す状態ビットを設けて、前記データ端末装置からのデータを前記マルチフレーム内のフレームに乗せた際に該フレームの状態ビットをオンにし、前記多重化部においては、前記マルチフレーム内の、前記状態ビットがオンになっているフレームから、前記データ端末装置からのデータ信号の信号ビットのみを取り出して、マッピングテーブルに書かれた内容に従ってマッピングすることにより、ビット単位で多重化することを特徴とする。
【００１４】
本発明によれば、マルチフレーム内のどのフレームにデータ端末装置からの信号データが入っているかを、状態ビットを設けたことにより識別可能にするので、データ端末装置からの低速の信号データを、繰り返しディジタルチャネルに乗せることなく基本速度のディジタルチャネルに乗せることが可能になり、複数のデータ端末装置からのデータ信号の信号ビットをマルチフレームから取り出す際、信号ビットのあるフレームが状態ビットで表示されるので、ビット単位の多重化が容易に行える。
【００１５】
本発明の請求項２に記載の発明は、複数のデータ端末装置からのデータを時分割スイッチで時分割交換接続を行った後、多重化部で多重して送出する時分割多重化装置の多重化方法において、予め設定された基本速度のディジタルチャネルのフレーム周期の整数分の１の周期を持つマルチフレームを設けると共に、マルチフレーム内の各フレームに前記データ端末装置からの信号データが入っていることを示す状態ビットを設けて、前記データ端末装置からのデータを前記マルチフレーム内のフレームに乗せた際に該フレームの状態ビットをオンにし、前記時分割スイッチにおいては、基本速度のディジタルチャネルで時分割交換接続を行い、前記多重化部においては、前記マルチフレーム内の、前記状態ビットがオンになっているフレームから、前記データ端末装置からのデータ信号の信号ビットのみを取り出して、マッピングテーブルに書かれた内容に従ってマッピングすることにより、ビット単位で多重化することを特徴とする。
【００１６】
本発明によれば、データ端末装置からの低速信号データが入っているマルチフレーム内のフレームを状態ビットで表示することにより、時分割スイッチにおいて、基本速度のディジタルチャネルで時分割交換接続を行うことを可能にし、多重化部においては、前記マルチフレームの、前記状態ビットがオンになっているフレームから信号ビットのみを取り出してマッピングすることにより、ビット単位の多重化を容易に行うことができる。
【００１７】
【発明の実施の形態】
図１は、本発明の実施の形態を示すシステム構成図で、１０は、種々のデータ伝送速度、例えば１．２キロビット毎秒（以下、Ｋｂｐｓと表す）の整数倍のデータ伝送速度をもった、１．２Ｋｂｂｐｓ系のデータ伝送速度、あるいは８Ｋｂｐｓの整数倍のデータ伝送速度をもった、８Ｋｂｐｓ系のデータ伝送速度を持ち、一方同期方式においても同期式、非同期式の両方式をとる、データ端末装置ＤＴＥであり、２０は、本発明による時分割多重化装置、３０は、例えばサービス総合ディジタル網ＩＳＤＮ（以下、ＩＳＤＮと呼ぶ）における、６４Ｋｂｐｓのような基本速度の整数倍の速度をもった高速ディジタル回線である。
【００１８】
データ端末装置ＤＴＥ１０（括弧内は装置番号を示す）は、時分割多重化装置２０の端子１（括弧内は回路番号を示す）を介して時分割多重化装置２０に接続される。時分割多重化装置２０は更に端子９（括弧内は回路番号を示す）を介して各ルートの高速ディジタル回線３０に接続され、更に相手局の時分割多重化装置２０に接続されて、ネットワークを構成している。
【００１９】
本実施の形態でいうネットワークは、呼毎に接続を行う交換ネットワークとは異なり、データ端末装置とデータ端末装置が半固定的に接続されたネットワークである。
【００２０】
本実施の形態における時分割多重化装置の多重化方法は、テータ端末装置の比較的低速度のデータを多重化して、予め設定された基本速度、例えば６４Ｋｂｐｓという比較的大きい基本速度のチャネルで、複数の端末データを選ぶことを主要な目的としている。
【００２１】
図２は、本発明の実施の形態の１例を示す時分割多重化装置２０のブロック構成図である。ディジタル回線の基本速度は予め自由に設定可能であるが、以下の時分割多重化装置２０の説明では、基本速度を６４Ｋｂｐｓとし、その整数倍の速度の高速ディジタル回線を提供しているＩＳＤＮを利用して、加入者に対して国際電気通信連合電気通信標準化部門（以下、ＩＴＵ−Ｔと呼ぶ）の標準のＩインタフェースをもった高速ディジタル回線でネットワークを構成する場合を仮定する。
【００２２】
図２において、１は端子で、いろいろな種類のデータ端末装置ＤＴＥが接続され、一群の端子を代表的に表したものである。符号の後の括弧内の英数字は、回路番号を表す。すなわち図２の実施の形態においてはｎ個の端子１（１）から（ｎ）が設けられており、ｎ個のデータ端末装置ＤＴＥが接続可能であることを示している。ここで、ｎは任意の整数である。
【００２３】
２は端末インタフェース（以下、インタフェースはＩ／Ｆと表す）でデータ端末装置ＤＴＥからのデータを、６４Ｋｂｐｓの送りハイウェイに乗せる機能をもつ。
【００２４】
既に説明したように、データ端末装置ＤＴＥのデータ伝送速度には、１．２Ｋｂｐｓの整数倍、例えば２．４Ｋｂｐｓ、４．８Ｋｂｐｓ等の１．２Ｋｂｐｓ系のデータ伝送速度と、８Ｋｂｐｓの整数倍、例えば１６Ｋｂｐｓ、３２Ｋｂｐｓ等の８Ｋｂｐｓ系のデータ伝送速度がある。
【００２５】
本発明の実施の形態における両者の制御には一部違いがあるので、以下の説明では両者を区別する。
【００２６】
３は時分割スイッチＴＳＷで、６４Ｋｂｐｓチャネル単位の時分割交換接続をおこなう。
【００２７】
４は多重化部ＭＵＸで、複数のビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸと、これらを多重化するサブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸから構成される。
【００２８】
５は多重化部４の一部で、時分割スイッチＴＳＷ３から６４Ｋｂｐｓのチャネルに乗せられてきたデータ端末装置ＤＴＥの低速データをビット単位で多重化する、ビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸである。
【００２９】
６も多重化部４の一部で、複数のビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５から送られてきたディジタル信号を、時分割多重化して順方向ハイウェイＦＨＷに送り出す、サブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸである。
【００３０】
７は伝送路Ｉ／Ｆで、順方向ハイウェイＦＨＷから自分の伝送路へのデータを取り出し、高速ディジタル回線の速度に合わせて伝送路へ送出する
。
【００３１】
８はシステムクロック発生器で、伝送路からの同期信号に同期したクロックを生成すると共に、時分割多重化装置内で必要な全てのクロック信号を発生する。
【００３２】
次に、図２によって時分割多重化装置２０の動作の概要を説明する。
【００３３】
端末Ｉ／Ｆ２では、種々のデータ伝送速度のデータ端末装置、また同期式、非同期式の両方式のデータ端末装置からのデータを、６４Ｋｂｐｓのチャネルを基本単位とした送りハイウェイＳＨＷの、６４Ｋｂｐｓチャネルに乗せる。本実施の形態ではハイウェイの速度を６４Ｋｂｐｓのチャネル、６４チャネル分の速度、４．０９６メガビット毎秒（以下４Ｍｂｐｓと略称する）として説明を進める。
【００３４】
送りハイウェイＳＨＷの６４Ｋｂｐｓチャネルに乗せられた前記データは、時分割スイッチＴＳＷ３によって多重化部ＭＵＸ４の受けハイウェイＲＨＷの１つに接続される。この受けハイウェイＲＨＷは多重化部ＭＵＸ４内のビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５の１つに接続されている。
【００３５】
ここでも符号５の後の括弧内の英数字は回路番号を表し、以下同様である。以下の説明ではｉ＝４とする。
【００３６】
ビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５に入ってくる受けハイウェイＲＨＷでは、１．２Ｋｂｐｓ系の低速データも６４Ｋｂｐｓのチャネルに乗せられているので、非常に効率が悪い。
【００３７】
このためビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５のマルチプレクサＭＰＸ部では、後で詳細に説明するビット多重化の技術を用いて、データ端末装置から送られてきた意味のある信号データ（以下、有意データと呼ぶ）のみを多重化する。
【００３８】
この様にしてビット多重化されたデータは、上りハイウェイＵＨＷに送り出される。このデータは、同じく多重化部ＭＵＸ４内のサブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６に送り込まれる。
【００３９】
この時、他のビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５の出力もサブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６に送り込まれる。
【００４０】
サブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６のマルチプレクサＭＰＸ部では４つ（ｉ＝４）の上りハイウェイＵＨＷからのデータを、出力すべき伝送路のルート毎に多重化して順方向ハイウェイＦＨＷに送り出す。
【００４１】
順方向ハイウェイＦＨＷには、ｊ個の伝送路Ｉ／Ｆ７が接続されている。ここで伝送路Ｉ／Ｆ７は、例えばＩＳＤＮのディジタル回線終端装置ＤＳＵにインタフェースし、高速ディジタル回線に接続される。
【００４２】
各伝送路Ｉ／Ｆ７は順方向ハイウェイＦＨＷから、自分の回線に割り当てられたデータのみを取り込み、このデータをシステムクロック発生器ＳＣＬＫ８からのクロックにしたがって、対応する出力端子９（１）から９（ｊ）へ、伝送路のデータ伝送速度に整合した速度で送出する。
【００４３】
一方、伝送路から端子９に送り込まれたデータは、伝送路Ｉ／Ｆ７で同期信号を抽出されると共に、逆方向ハイウェイＢＨＷの空きタイムスロットに乗せられる。
【００４４】
逆方向ハイウェイＢＨＷのデータは、多重化部ＭＵＸ４内のサブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６のディマルチプレクサＤＭＰＸ部によって、下りハイウェイＤＨＷに送られる。
【００４５】
下りハイウェイＤＨＷからデータを受け取ったビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５は、ディマルチプレクサＤＭＰＸ部で、図２には示されていないビットマッピングテーブルによって、下りハイウェイ上のデータを送信相手であるデータ端末装置毎のデータに分解して６４Ｋｂｐｓチャネルに乗せ、送りハイウェイＳＨＷへ送り出す。
【００４６】
送りハイウェイＳＨＷ上に時分割多重化された６４Ｋｂｐｓチャネルは、時分割スイッチＴＳＷ３によって送信相手のデータ端末装置に対応した端末Ｉ／Ｆ２の受けハイウェイＲＨＷに接続され、端末Ｉ／Ｆ２では受けハイウェイＲＨＷから自分に割り当てられた６４Ｋｂｐｓチャネルのデータを取り込み、データ端末装置のデータ伝送速度に速度変換し、非同期端末であれば同期／非同期変換をもおこなって、端子１へ送り出す。
【００４７】
以上が、図２による時分割多重化装置の動作の概要であるが、次に図３以下によって各部の動作の詳細と、多重化の原理を説明する。
【００４８】
図３は端末Ｉ／Ｆ２の構成を示すブロック図で、データ端末装置ＤＴＥは、図３の左側の５つの端子に接続される。
【００４９】
図３において、２―１から２―３はケーブルドライバＣＤ、２―４と２―５はケーブルレシーバＣＲで、端末Ｉ／Ｆ内の論理レベルと外部ケーブルの整合を行う。
【００５０】
２―６は可変分周器で、システムクロック発生器ＳＣＬＫ８からクロック信号を受けてこれを分周し、端末Ｉ／Ｆ内で必要なクロックを発生する。
【００５１】
２―７、２―２２は、同期端末装置と端末Ｉ／Ｆの同期信号の間の位相差を吸収する回路、２―８は非同期端末装置の信号を同期信号に変換する回路、２―２３は、端末Ｉ／Ｆ内の同期信号を非同期端末用に非同期変換する回路、２−９、２―２４は同期端末か非同期端末かを選択するセレクタＳＥＬである。
【００５２】
２―１０は、信号データの送出の前と後に送られる擬似キャリア信号の発生を制御する回路、２―２６は受け取った擬似キャリア信号を検出する回路、２―１１は２―１０で発生した擬似キャリアをデータ信号の前後に乗せるためのマルチプレクサＭＰＸ，２―２５は制御信号が擬似キャリアによるか直接受けられるかを選択するセレクタＳＥＬである。
【００５３】
２―１３、２―１９はそれぞれ、送り、受けのタイムスロット入れ替え部ＴＳＩ、２―１２、２―１７はそれぞれ、ＴＳＩ２―１３、２―１９の書き込みアドレスコントローラ、２―１４、２―２０はそれぞれ、ＴＳＩ２―１３、２―１９の読み出しアドレスコントローラである。
【００５４】
２―１５は各端末装置からのデータを多重化して送りハイウェイに送り出すマルチプレクサＭＰＸであり、２―２１は受け側の信号を分離するディマルチプレクサＤＭＰＸである。
【００５５】
２―１６と２―１８は、フレームにデータが乗っていることを表示するＦビットを付加および検出する回路で、Ｆビットの詳細は後で詳述する。
【００５６】
次に、図３によって端末Ｉ／Ｆ２の動作を説明する。
【００５７】
図３における端子、受信データＲＤ、キャリア検出ＣＤ、送信データＳＤ、送信要求ＲＳ、クロックＣＬＫが、図１および図２で端子１と総称したものの内訳である。
【００５８】
データ端末装置ＤＴＥが送信要求した時には、端末装置から端子ＲＳに信号が送られてくる。この信号はケーブルレシーバＣＲ２―５で受信され、論理レベルに変換されて擬似キャリア制御部およびタイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１３に送り込まれる。
【００５９】
送信要求ＲＳの伝達方法には２つの方法がある。１つは通信の始めと終わりに、例えばＩＴＵ−Ｔの勧告Ｖ１３にもなっている、擬似キャリア信号と呼ばれるスクランブル信号を主信号に乗せて送る方法であり、もう１つは後で詳しく述べるＳビットと名づけた信号ビットに乗せて送る方法である。
【００６０】
擬似キャリア信号を用いる時には、擬似キャリア制御部２―１０（スクランブル回路）が送信要求信号を受けて擬似キャリア信号を発生し、マルチプレクサＭＰＸ２−１１を通してタイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１３に送り込む。
【００６１】
信号ビットであるＳビットを使う場合には、書き込みアドレスコントローラＷＡＣ２−１２の制御によって送信要求ＲＳをタイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１３のＳビット位置に書き込む。
【００６２】
送信データは端子ＳＤに送られてくる。データ端末装置ＤＴＥには同期端末装置と、非同期端末装置があり、同期端末装置にはケーブルドライバＣＤ２―３から端子ＣＬＫを通してクロック信号が送られ、同期端末装置ではこのクロックに同期して送信データＳＤを送ってくる。
【００６３】
非同期端末装置では端末Ｉ／Ｆ２からのクロックＣＬＫを受け取らない。そして非同期端末装置には、例えば一連のデータ信号の前と後ろにスタート信号とストップ信号を付加して送る調歩同期端末装置等がある。
【００６４】
同期端末装置の場合には、端子ＳＤに送られてきた送信データはケーブルレシーバＣＲ２―４で論理レベルに変換され、位相差吸収回路２―７で送信データのクロックと内部クロックの位相が合わされ、同期か非同期かを選択するセレクタＳＥＬ２―９で選択されてマルチプレクサＭＰＸ２−１１に入る。
【００６５】
非同期端末装置の場合には、ケーブルレシーバＣＲ２―４を通った非同期データ信号は、非同期／同期変換部２―８で同期信号に変換され、同期か非同期かを選択するセレクタＳＥＬ２―９で選択されてマルチプレクサＭＰＸ２−１１に入る。
【００６６】
マルチプレクサＭＰＸ２−１１では、データ信号と擬似キャリア信号が多重化され、タイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１３へ送られる。マルチプレクサＭＰＸ２―１１からの信号は、書き込みアドレスコントローラＷＡＣ２−１２の制御によってタイムスロット入れ替え部ＴＳＩ（Ａ）および（Ｂ）２―１３に順次書き込まれ、読み出しアドレスコントローラＲＡＣ２−１４の制御によってハイウェイ上のデータフォーマットに合わせてランダムに読み出され、指定されたタイムスロットに乗せられる。
【００６７】
制御信号を擬似キャリアを使わず、前記信号ビットであるＳビットを用いて送る場合には、マルチプレクサＭＰＸ２―１１で擬似キャリアとの多重化は行われず、データ信号と共に制御信号も書き込みアドレスコントローラＷＡＣ２―１２の制御によってタイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）のＳビット位置に順次書き込まれる。読み出しアドレスコントローラＲＡＣ２―１４の制御によって所定のタイムスロットで読み出されたデータと制御信号は、マルチプレクサＭＰＸ２―１５で多重化され、同一フォーマット上に配列される。
【００６８】
図３におけるタイムスロット入れ替え部ＴＳＩ（Ａ）と（Ｂ）２―１３には同じものが２面あって、０．８ＫＨｚ毎に書き込みと読み出しに交互に使用し、書き込みと読み出しが同時にできるようになっている。このタイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１３以外でも、図面上、記号の後ろに（Ａ）、（Ｂ）と表記してあるものは交互使用され、一方が書き込みの時は他方は読み出しを行うと言う使い方がされていることを示す。
【００６９】
ここで、タイムスロットへのデータの乗せ方を、図７から図１１を用いて説明する。
【００７０】
図７では、６４Ｋｂｐｓチャネルの基本になる８ＫＨｚ周期のフレームに加えて、低速度のデータを処理するのに便利な、周期が１０分の１の０．８ＫＨｚになる、８ＫＨｚフレームの１０フレームを１マルチフレームとする、０．８ＫＨｚマルチフレームを定義する。従って０．８ＫＨｚマルチフレームでは１フレームの長さが１．２５ｍｓになる。
【００７１】
ここでは８ＫＨｚフレーム１０フレームを１マルチフレームとしたが、８ＫＨｚフレーム２０フレームを１マルチフレームとし、０．４ＫＨｚマルチフレームを定義してもよい。
【００７２】
この０．８ＫＨｚマルチフレームと、１．２Ｋｂｐｓ系のデータ伝送速度である２．４Ｋｂｐｓ、９．６Ｋｂｐｓ、３８．４Ｋｂｐｓの受信データの関係を示したのが図７で、１つの０．８ＫＨｚマルチフレーム期間中に、それぞれ何ビットのデータを受信するかを示している。図に示すように、２．４Ｋｂｐｓでは３ビット、９．６Ｋｂｐｓでは１２ビット、３８．４Ｋｂｐｓでは４８ビットを受信する。
【００７３】
本実施の形態では、１つの８ＫＨｚフレームで３ビットを運ぶことにし、３ビットで足りない時には６ビットを運ぶことに決めておく。このような取り決めの下で１０マルチフレームのどの８ＫＨｚフレームでデータを送れば良いかを図示したのが図８であり、図７より１マルチフレーム分、すなわち１．２５ｍ遅れた時間関係にある。
【００７４】
図８で明らかなように、２．４Ｋｂｐｓの場合は１０マルチフレームの内の第１フレームＦ１でのみ、９．６Ｋｂｐｓの場合は１０マルチフレームの内の第１、第３、第６、第８フレーム、すなわちＦ１、Ｆ３、Ｆ６、Ｆ８の４フレームで３ビットずつを運ぶ。
【００７５】
３８．４Ｋｂｐｓの場合は１０フレーム全部で３ビット送っても３０ビットにしかならず、ビット速度にすると３０ビット×０．８ＫＨｚ＝２４Ｋｂｐｓにしかならないので、この場合は１フレームで６ビットを送ることにする。このようにすると図８に示すように、第５、第１０フレームを除く８フレームで送れば良いことがわかる。
【００７６】
なお、１．２Ｋｂｐｓの場合は同じデータを２度送ることによって、見かけ上２．４Ｋｂｐｓにして送ることにする。この場合には２マルチフレーム分の時間、すなわち２．５ｍｓ送信が遅れることになる。
【００７７】
これによって、図８に示す様に、０．８ＫＨｚマルチフレーム内でもデータの乗ったフレームとデータの乗らないフレームが生じる。
【００７８】
本実施の形態におけるハイウェイのタイムスロットの形式の例を図９に示す。図でＢ７からＢ０は任意のタイムスロット内のビットを示し、Ｂ７が最上位ビットＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）であり、Ｂ０は最下位ビットＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）である。Ｆ１からＦ１０は図７、図８に示した０．８ＫＨｚマルチフレーム内の１０個のフレームを示す。
【００７９】
ＭＳＢであるＢ７ビットは、そのフレームにデータが存在するかどうかを示すための状態ビットとして用い、データが存在する場合にはオン（例えば０）、データが存在しない場合にはオフ（例えば１）にセットする。本実施の形態ではこの状態ビットであるＢ７ビットをＦビットと呼ぶ。
【００８０】
図９のＢ６ビットは、端末制御線信号を運ぶために用いられ、Ｓビットと呼ぶ。図のＳ１は送信要求のような信号に使われる。これ以外のＳ２、Ｓ３、等は必要に応じて他の目的に使うことができる。
【００８１】
図９は、図３の送りハイウェイＳＨＷの各タイムスロットに、２．４Ｋｂｐｓ、９．６Ｋｂｐｓ、３８．４Ｋｂｐｓの低速データを送り出す時の、図８に対応した各フレームのビット構成を示したもので、Ｄ１からＤ４８は０．８ＫＨｚマルチフレーム内の個々のデータビットを示している。
【００８２】
図１０は、８Ｋｂｐｓ系のデータ伝送速度の内、８Ｋｂｐｓ、５６Ｋｂｐｓ、６４Ｋｂｐｓについて図９と同様のビット構成図を示したもので、１０フレームの全てを用いて伝送することを前提にしているため、前述のＦビットは無い。
【００８３】
信号ビットのＳビットも５６Ｋｂｐｓ以下では用いることができるが、６４Ｋｂｐｓでは全ビットをデータビットに使うので使用できない。
【００８４】
なお、６４Ｋｂｐｓより速いデータの伝送は、６４Ｋｂｐｓチャネルを複数用いて行うことができる。
【００８５】
図７から図１０においては、一部のデータ伝送速度について説明したが、図１１はその他のデータ伝送速度も含めて主要な数字を示したものである。図１１に示した数字は本実施の形態において定義したものであって、一例に過ぎない。
【００８６】
図３に戻って、読み出しアドレスコントローラＲＡＣ２―１４は、データ端末装置のデータ伝送速度に応じて、図９、図１０あるいはこれに準じたフォーマットで、タイムスロット入れ替え部ＴＳＩ（Ａ）または（Ｂ）２―１３からデータを読み出し、Ｆビットが必要な場合にはＦビット付加部２―１６に指示してＦビットを付加して、送りハイウェイＳＨＷの指定されたタイムスロットに送り出す。
【００８７】
端末Ｉ／Ｆ２の送りハイウェイＳＨＷの時分割多重化された６４Ｋｂｐｓチャネルに乗せられたデータは、時分割スイッチＴＳＷ３によって多重化部ＭＵＸ４内の４つあるビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５（１）から（４）の、１つの受けハイウェイＲＨＷの、あるタイムスロットに接続される。
【００８８】
時分割多重化装置２０は、２つのデータ端末装置ＤＴＥ１０の間の比較的低速度のデータをビット多重化することによって、中間の６４Ｋｂｐｓの整数倍の高速ディジタル回線を用いて、効率良くデータを伝送しようとするものであり、本来交換機能を持たないが、上記の時分割スイッチＴＳＷ３の導入によってオンデマンドによる回線設定の変更がある程度可能になる。
【００８９】
時分割スイッチＴＳＷ３による回線設定の変更は、端末Ｉ／Ｆ２と多重化部４の間での変更に限られ、多重化部４の設定範囲内での接続替えに止まる。
【００９０】
端末Ｉ／Ｆ２の送りハイウェイＳＨＷでは、前に述べたようにハイウェイの速度を４Ｍｂｐｓとしたので、図４の受けハイウェイＲＨＷには６４Ｋｂｐｓのチャネルに乗せられたいろいろな速度のデータが最大６４チャネル時分割多重化されて入ってくる。
【００９１】
次に、図４の各装置の概要を説明する。
【００９２】
図３で説明した送りハイウェイＳＨＷは、時分割スイッチ３を通っているので図４の受けハイウェイＲＨＷに接続されており、送りと受けが逆になっている。
【００９３】
５―１は既に説明したＦビットの検出部、５―１７はＦビットの付加部である。５―３および５―１３はそれぞれ上りと下りのデータを記憶するメモリＭＥＭ、５―２と５―１４は前記メモリＭＥＭの書き込みアドレスコントローラ、５―４と５―１６は同じメモリＭＥＭの読み出しアドレスコントローラである。
【００９４】
５―５は後に説明する送信ビット同期パターンの発生部、５―６は信号データに前記同期パターンを多重化するマルチプレクサＭＰＸである。
【００９５】
５―７は下りの信号データのマルチフレームを検出するためにルート毎に設けられた検出部、５―９はルート毎の信号データの受信幅を指示する受信幅レジスタ、５―８はルート毎に設けられ、対応するマルチフレーム検出部５―７からの情報によって、下りの信号データをメモリＭＥＭ５―１１に書き込む、書き込みアドレスコントローラである。
【００９６】
５―１０は書き込みアドレスコントローラＷＡＣ５―８の書き込み信号を多重化してメモリＭＥＭ５―１１を制御するマルチプレクサＭＰＸである。
【００９７】
５―１２はメモリＭＥＭ５―１１に記憶されたデータの読み出しを制御する読み出しアドレスコントローラＲＡＣ、５―１５はビット多重化の鍵となる、以下で詳細に説明するビットマッピングテーブルである。
【００９８】
次に、図４によって、送り側のビット多重化部の動作を説明するが、その原理は図１２および図１３を用いて説明する。
【００９９】
図１２の左側の図は、図９および図１０のビットパターンに対応するもので、あるタイムスロットの１つの０．８ＫＨｚマルチフレーム内のすべてのビットを表している。
【０１００】
図４のメモリＭＥＭ（Ａ）および（Ｂ）５―３は、それぞれ図１２の左側のビットパターンを記憶するメモリエリアをタイムスロット毎にもっている。そしてこれ等のメモリエリアは、後述のビットマッピングテーブルに書き込まれたデータによって、どのビット速度のデータを記憶するか、言い換えれば図９や図１０に示したような受信ビットパターンが決っている。
【０１０１】
従って図４の受けハイウェイＲＨＷに入ってきた４Ｍｂｐｓのハイウェイ信号は、タイムスロット毎にＦビット検出部５―１でＦビットを検出され、Ｆビットで識別された有意データのみが、書き込みアドレスコントローラＷＡＣ５―２の制御によって、決められたメモリエリアに書き込まれる。
【０１０２】
既に図３のタイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１３で説明したように、メモリＭＥＭ５−３の（Ａ）と（Ｂ）は同じものであり、前記メモリエリアにデータを書き込むのに要する時間、１．２５ｍｓ毎、すなわち０．８ＫＨｚの周期で書き込みと読み出しが切り替えられ、一方に書き込んでいる時には、もう一方で読み出すという使い方がされる。
【０１０３】
次に、ビット多重化の方法を図１２によって説明する。
【０１０４】
図９および図１０に示したように、低速度データの場合には図１２の左側のメモリエリアに書き込まれるデータ量は少なく、このままの形で伝送路に送り出せば無効データが多く、効率が悪い。そこで図１２左のデータを伝送フォーマットに変換するために、仮想的に図１２の右側のテーブルを作り、データの移し替えを行う。この仮想的なテーブルを以下仮想テーブルと呼ぶ。
【０１０５】
この仮想テーブルの大きさは、どのような伝送速度にも対応できるようにするためには、同図左側のメモリエリア、６４タイムスロット分のビット数があれば良い。理論的には仮想テーブルの縦の長さと横の長さは、自由に決めることができる。唯一の制限事項は縦の長さに横のビット数を乗じた数が、左側のテーブルのビット数にタイムスロット数を乗じた数だけあればよい。
【０１０６】
この仮想テーブルは、図１２の左側の図に示すメモリエリアの有意データのみをマッピングするためのものであるから、前に述べた左側のメモリエリア、６４タイムスロット分全部を持つ必要は無く、仮想テーブルを小さくしてデータ量を圧縮することもできる。
【０１０７】
本実施の形態ではこの仮想テーブルでは圧縮せずサブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６で速度を半分に落としているが、仮想テーブルを半分、すなわち図１２、右側の図の横方向の５１２ビットを、半分の２５６ビットにすることによっても同じ効果が得られる。
【０１０８】
ここでは単純に、図１２の左側のメモリエリア（１０フレーム×８ビット）に６４タイムスロット乗じたビット数を、１マルチフレームのフレーム数と同じ幅１０で、各々が５１２ビットをもった仮想テーブルにマッピングする。これが図１２右側の図の縦方向のＦ１からＦ１０と横方向の５１２ビットに対応する。
【０１０９】
更に横方向の５１２ビットは伝送路のルート毎に分けられる。分割はルート毎のデータ量に応じて行われ、ここではルート数を８と仮定する。図１２ではルート毎にＲ１ビットからＲ８ビットが割り当てられる。なおＲ１からＲ８の総和は５１２である。
【０１１０】
図１２の左側に示すメモリエリアに書き込まれた有意データは、２．４Ｋｂｐｓ信号であれば図９に示したように３ビットである。これは図１２の左側のメモリエリア上、Ｆ１のＢ５、Ｂ４、Ｂ３にデータビット３、４、５として書き込まれているので、行き先がルート１であるとすると例えば図１２右側のテーブルのルート１の第２ビットのＦ１、Ｆ２、Ｆ３に割り付ける。
【０１１１】
この様に、他のタイムスロットの有意データについても図１２の右側のテーブルの空いている所に、例えば左から詰めて割り付けてゆく。従って、左側のメモリエリア上の有意データ以外のビットは右側のテーブルにはマッピングされない。
【０１１２】
この様な操作を全てのタイムスロットについて行うと、右側のテーブルではルート毎に有意データのみを左から詰めた形になる。この様に有意データが割り付けられた右側のテーブルを、例えば左から右へ、上から下へ読み出して行けば、ルート毎に有意データが規則的に配列されるので、ここからルート別に有意データのみを取り出して伝送路に送ることが容易になる。
【０１１３】
なお、図１２の右側のテーブルの各ルートのビット番号１のＦ１、Ｆ２、Ｆ３（図でハッチングを施した部分）は、後で述べる同期信号を乗せるためにデータを乗せることはできない。
【０１１４】
上で述べた仮想的なテーブル上での書き込み、読み出しが実際にどのように行われるかを、図１３によって説明する。
【０１１５】
図１３の上のテーブルは、図１２の右側のテーブルを書き移したものである。このテーブルは４Ｍｂｐｓハイウェイにおいて、１つの０．８ＫＨｚマルチフレームで送られる全ビットを表している。図１３の下のＦ１からＦ１０のテーブルは、図４におけるビットマッピングテーブル５―１５の内容であり、小さい枠は上の仮想テーブルの１ビットに対応している。
【０１１６】
そしてこの小枠の中には、対応する仮想テーブル上にマッピングされた元のビット番号（図１２の左側のメモリエリア上のビット番号１から８０の一つ）と、そのビットが運ばれたタイムスロット番号ＴＳ、言い換えれば図４のメモリＭＥＭ（Ａ）、（Ｂ）５―３に書き込まれる入力データビットのアドレス、が書き込まれる。
【０１１７】
従って、図４の読み出しアドレスコントローラ５―４の制御によって、図１３下側に示すビットマッピングテーブル（すなわち図４のビットマッピングテーブル５―１５）のＦ１のアドレスを左から右へと順次読み出して、メモリＭＥＭ（Ａ）、（Ｂ）５―３上の前記アドレスにあるデータを読み出し、これをＦ２からＦ１０まで繰り返せば、図１２の右側の仮想テーブル上のデータを左から右へ、上から下へと読み出したことになる。
【０１１８】
この様に６４Ｋｂｐｓチャネルに乗せられた低速データから有意データのみを取り出し、圧縮することをビット多重化と呼ぶ。
【０１１９】
この様にしてメモリＭＥＭ（Ａ）、（Ｂ）５―３から読み出されたデータは、４Ｍｂｐｓの速度で、図４のマルチプレクサＭＰＸ５―６へ送られる。
【０１２０】
以上の説明から分かるように、ルート毎のデータ速度は図４のビットマッピングテーブル５―１５によって決まる。従って、ビットマッピングテーブル５―１５のデータを書き換えてやれば、時分割多重化装置のルート数の範囲内で自由にネットワーク構成を設定できる。
【０１２１】
回線構成を昼と夜とで変えたいと言う要求もあるので、ビットマッピングテーブル５―１５も２面をもっており、予備の面を予め書き換えておき、切替時刻に予備面に切り替えることによって、瞬時に回線構成の変更を可能にしている。
【０１２２】
図４のマルチプレクサＭＰＸ５―６では、相手局との間の同期信号が付加される。同期信号には、図１４に示した同期捕捉用と同期維持用の２つのパターンが準備されている。本実施の形態では、図１４（１）の同期捕捉用の初期同期確立パターンは７ビットから構成され、通信の開始に先立って相手局とやりとりされる。この同期確立パターンには図１４（１）でＡと表したアンサービットが更に１ビット付加される。これは同期が確立したかどうかを相手局に知らせるもので、同期が確立していない時には０が送出され、相手局からの前記７ビットの初期同期確立パターンを例えば８回連続して検出すると、同期が確立したものとしてＡ＝１にして同期確立信号を相手局に送る。相手局からの初期同期確立パターンのＡも１になれば、相互に同期の確立を確認したことになるので、本実施の形態では、同期信号を図１４（２）に示す同期維持用の３ビットの縮退同期パターンに切り替える。
【０１２３】
初期同期確立パターンを長くすれば同期の確立を確認するに必要な連続検出回数が少なくて済み、短くすれば同期の確立を確認するに必要な連続検出回数が多くなる、言い換えればパターンが長ければ同期確立に要する時間が短くて済み、パターンが短ければ同期確立に要する時間が長くなる。本実施の形態では初期同期確立パターンに７ビットを用い、連続検出回数を８回とするが、同期確立後は同期の維持を行えば良いので、同期信号領域の一部でデータを送れるように、３ビットの縮退同期パターンに切り替える。
【０１２４】
初期同期の確立の時期はルートによってそれぞれ異なるが、３ビットの縮退同期パターンの送出は、図１２のハッチングで示した様に、ルート毎に０．８ＫＨｚマルチフレームの先頭で送られる。
【０１２５】
以上説明した同期パターンが図４の送信ビット同期パターン発生部５―５で生成され、マルチプレクサＭＰＸ５―６で送信データと多重化されて上りハイウェイＵＨＷに送られる。
【０１２６】
図１５は、上で述べた同期の確立、維持の状態遷移図であって、ハンチングモード、同期引き込みモード、対局同期確認モード、同期監視モードの４状態の間を遷移する。ハンチングモードは、同期パターンが未検出で７ビットの同期パターンを探している状態である。
【０１２７】
マルチフレーム中に７ビットの同期パターンが検出されると同期引き込みモードに入り、このパターンが所定の回数、例えば８回検出されるまでこの状態にある。一旦このモードに入っても、当該同期パターンが所定の回数検出されない状態が続くと、再度ハンチングモードに戻る。
【０１２８】
７ビットパターンが所定の回数検出されると、対向装置側に対して初期同期が確立した旨を通知するためにＡビットを送出する。初期同期が確立していてＡビットを受信した装置は、対向側が同期確立完了しているものと判断して、同期監視モードに遷移する。通信中は同期監視モードになっている。
【０１２９】
同期監視モード中に何らかの原因で同期外れになると、ハンチングモードに戻る。
【０１３０】
この同期信号はビット多重に対して必要なものであるが、ビット多重領域（ルート）が複数ある場合には、各領域（ルート）の同期シーケンスは独立に動作し、各々図１５による。
【０１３１】
なお、図１４におけるＲｋは図１２におけるルート毎のビット数を表す。
【０１３２】
図５において、６―２は上りのデータ記憶用メモリＭＥＭ、６―７（１）―（４）は下りのデータ記憶用のメモリＭＥＭで、下りのメモリＭＥＭは図４のビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸの数だけ、すなわち本実施の形態においては４つメモリＭＥＭを持っている。
【０１３３】
６―１は上りハイウェイＵＨＷ（１）―（４）からのデータをメモリＭＥＭ６―２に書き込む、書き込みアドレスコントローラＷＡＣ、６―４は上りのサブレートマッピングテーブル６―５の内容に従って、メモリＭＥＭ６―２から必要なデータのみをを読み出すと共に、６―３のマルチプレクサＭＰＸに、順方向ハイウェイＦＨＷへの多重化の指示を与える読み出しアドレスコントローラＲＡＣである。
【０１３４】
６―６は、逆方向ハイウェイＢＨＷからのデータをメモリＭＥＭ６―７の全てに書き込む、書き込みアドレスコントローラＷＡＣである。
【０１３５】
６―８（１）―（４）はメモリＭＥＭ６―７（１）―（４）にそれぞれ対応して設けられ、下りのサブレートマッピングテーブル６―９の内容に従って、各下りハイウェイＤＨＷに対応したデータだけを読み出す、読み出しアドレスコントローラＲＡＣである。
【０１３６】
次に、図５を用いてサブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６の動作を説明する。
【０１３７】
図４における上りハイウェイＵＨＷは、図５に示すサブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６の上りハイウェイＵＨＷ（１）から（４）のいずれかにつながっている。
【０１３８】
既に述べたように、括弧内の数字は回路番号を示すので、本実施の形態では多重化部４に、４つの上りハイウェイＵＨＷおよび４つの下りハイウェイＤＨＷ、すなわち４つのビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５があることを示している。
【０１３９】
図５におけるメモリＭＥＭ（Ａ）、（Ｂ）６―２には、４Ｍｂｐｓの上りハイウェイＵＨＷ４本が入ってくる。これらの入力データは書き込みアドレスコントローラＷＡＣ６―１の制御によって順次メモリＭＥＭ（Ａ）、（Ｂ）６―２に書き込まれる。
【０１４０】
メモリＭＥＭ（Ａ）、（Ｂ）６―２に書き込まれたデータは、すでに説明したように、図１２右側の仮想テーブルを左から右へ、上から下へ読み出した形をとっている。４つの上りハイウェイＵＨＷ（１）から（４）に対して書き込まれたこれらデータは、読み出しアドレスコントローラＲＡＣ６―４の制御により、図１６の左側に示す上りサブレートマッピングテーブル６―５の内容に従って読み出される。
【０１４１】
上りハイウェイＵＨＷ（１）から（４）は、端末Ｉ／Ｆ２に接続されるデータ端末装置等のデータ速度が低速度であれば、ハイウェイのビットレートに対して、送られる有意データは少ない。
【０１４２】
しかし全てのデータ端末装置が６４Ｋｂｐｓの同期端末であると仮定すると、４Ｍｂｐｓのハイウェイには全てデータが乗ることになり１００パーセント使われる。
【０１４３】
このような極端な場合を考えれば、メモリＭＥＭ（Ａ）、（Ｂ）６―２の読み出し速度は、書き込み速度と同じ４Ｍｂｐｓでなければならず、マルチプレクサＭＰＸ６―３の出側は４倍の１６Ｍｂｐｓでなけらばならない。
【０１４４】
しかし、このような極端な場合には時分割多重化装置を置くこと自身意味が無く、時分割多重化装置を置く目的は比較的低速度のデータ端末装置の通信を、６４Ｋｂｐｓを単位とした高速ディジタル回線を用いて効率的に行うことであるから、サブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６で速度を落とし、伝送路の効率を上げてやる。
【０１４５】
データ端末装置のデータ速度は、基本速度である６４Ｋｂｐｓに比べて低速のものが多いので、本実施の形態では順方向ハイウェイＦＨＷの速度を半分の８Ｍｂｐｓに落とす。
【０１４６】
サブレートマッピングテーブル６―５の１フレーム分のテーブルは、図１６の左側の上りサブレートマッピングテーブルのように構成されている。すなわち各フレームについて１，０２４ビットが割り当てられており、その各々に上りハイウェイＵＨＷ番号（１）から（４）のいずれかと、当該ハイウェイ内のビット番号が１ビットづつ書き込まれている。
【０１４７】
各上りハイウェイＵＨＷは、１フレーム５１２ビットであるから、このサブレートマッピングテーブルによってビット数が半分に絞られることになる。
【０１４８】
上で述べた様に、上りハイウェイＵＨＷ上のデータはビットバイビットでサブレートマッピングテーブル６―５に割り付けられるが、図１４に示した縮退同期パターンは、上りサブレートマッピングテーブル上でもルート毎に配置される。
【０１４９】
読み出しアドレスコントローラＲＡＣ６―４は、サブレートマッピングテーブル６―５が指示する、メモリＭＥＭ（Ａ）、（Ｂ）６―２上のデータを、１ビットづつ読み出してマルチプレクサＭＰＸ６―３で多重化してやり、順方向ハイウェイＦＨＷに８Ｍｂｐｓの速度で全データを送り出す。
【０１５０】
８Ｍｂｐｓのデータ速度の順方向ハイウェイＦＨＷには、伝送路Ｉ／Ｆ７（１）から７（ｊ）が接続されている。
【０１５１】
図６において、７―１、７―８はそれぞれ上りタイムスロット入れ替え部ＴＳＩ，下りタイムスロット入れ替え部ＴＳＩで、７―２および７―９は、それぞれのタイムスロット入れ替え部ＴＳＩの書き込みアドレスコントローラＲＡＣ、７―３および７―１０は、それぞれのタイムスロット入れ替え部の読み出しアドレスコントローラＲＡＣである。
【０１５２】
７―４と７―７は、伝送路Ｉ／Ｆ７内部の速度を伝送路の伝送速度に合わせるためのフレーム変換およびフレーム逆変換部である。
【０１５３】
７―５および７―６は、それぞれ送信および受信の高速ディジタル回線と電気的条件を合わせるインタフェース回路であり、７―１１は伝送路受信Ｉ／Ｆ７―６から同期信号を抽出し、これを分周して８ＫＨｚクロックＣＬＫを作る分周回路である。
【０１５４】
伝送路側の端子９は、送信側のＴｘと受信側のＲｘからなる。
【０１５５】
図６の伝送路Ｉ／Ｆ７では、書き込みアドレスコントローラＷＡＣ７―２が、自分が取り込むべき順方向ハイウェイＦＨＷ上のビット番号情報をもっており、８ビット単位でデータをタイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）７―１に書き込む。
【０１５６】
読み出しアドレスコントローラＲＡＣ７―３の制御によって６４Ｋｂｐｓ単位にし易い形で読み出されたデータは、フレーム変換部７―４で伝送路の速度、例えば６４Ｋｂｐｓ、１２８Ｋｂｐｓ、３８４Ｋｂｐｓ等に合わせてフレーム変換され、伝送路送信Ｉ／Ｆ７―５を通して送信端子Ｔｘに送り出される。
【０１５７】
ここで図２における端子９（１）から９（ｊ）は、ｊ個の伝送路Ｉ／Ｆ７（１）から７（ｊ）に対応した送信端子Ｔｘと、後述の受信端子Ｒｘを代表的に表したものである。
【０１５８】
本実施の形態における伝送路としては、ＩＴＵ−Ｔの標準勧告によるＩＳＤＮとユーザ端末間のインタフェースであるＩインタフェースをもつ専用線、またはＩＳＤＮ回線を想定している。
【０１５９】
次に伝送路からの入力データについて説明する。
【０１６０】
図２に示す端子９のうち、図６に示す受信端子Ｒｘに入ってきた信号は伝送路受信Ｉ／Ｆ７―６に入り、同期信号が抽出され、分周回路７―１１で８ＫＨｚのクロックに分周され、システムクロック発生器ＳＣＬＫ８に回路毎に送られる。
【０１６１】
フレーム逆変換部７―７では、伝送路受信Ｉ／Ｆ７―６から信号データだけを取り込み、書き込みアドレスコントローラＷＡＣ７―９の制御によって順次タイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）７―８に書き込む。
【０１６２】
読み出しアドレスコントローラＲＡＣ７―１０は、このデータをシステムクロックＳＣＬＫ８からのクロックに同期して１ビットづつ読み出し、８ＭＨｚの逆方向ハイウェイＢＨＷの決められたビット位置に乗せる。
【０１６３】
図５のサブレートマルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６のディマルチプレクサ部ＤＭＰＸでは、書き込みアドレスコントローラＷＡＣ６―６の制御によって逆方向ハイウェイＢＨＷに入ってきたデータを、４回路あるメモリＭＥＭ（Ａ）、（Ｂ）６―７（１）から（４）の全てに書き込む。
【０１６４】
読み出しアドレスコントローラＲＡＣ６―８（１）から（４）は、メモリＭＥＭ（Ａ）、（Ｂ）６―７（１）から（４）にそれぞれ対応しており、各々が下りサブレートマッピングテーブル６―９を参照して、自分のコントローラに対応したデータだけを読み出す。
【０１６５】
下りサブレートマッピングテーブル６―９は、図１６の右側に示すように下りハイウェイＤＨＷ毎に、フレーム毎に設けられており、それぞれ読み出すべき逆方向ハイウェイＢＨＷのビット番号が書き込まれている。図は１フレーム分のみを示している。
【０１６６】
下りハイウェイＤＨＷに送り出されたデータは、図４のビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５の下りハイウェイＤＨＷに入り、ルート毎に設けられたマルチフレーム検出部５―７（１）から（８）によって、同期信号を検出される。この時マルチフレーム検出部５―７（１）から（８）には、受信幅レジスタ５―９によってルートの境目になるビット位置、言い換えればルート毎のデータビットの幅を与えられる。
【０１６７】
従って、ルートに対応した書き込みアドレスコントローラＷＡＣ５―８（１）から（８）は、対応するマルチフレーム検出部５―７（１）から（８）から、ルート毎のデータの先頭位置の情報を受け取る。書き込みアドレスコントローラＷＡＣ５―８（１）から（８）から出される書き込み信号はマルチプレクサＭＰＸ５―１０で時間的に重複しないように多重化された上で、下りハイウェイ上のデータをメモリＭＥＭ５−１１ヘ書き込む。
【０１６８】
メモリＭＥＭ５―１１には、図１７の上の図のように各ルートのビット多重化用の同期信号の位置がランダムな形で入力される。図でＦ１、Ｆ２、Ｆ３はすでに述べた３ビットパターンの縮退モードの同期信号を表しており、ルート毎のデータの先頭を意味する。
【０１６９】
送りの信号をビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５でビット多重化した時は、図１２に示したようにルート毎の最初のビットからＦ１、Ｆ２、Ｆ３に同期ビットが配置されていた。従ってビットディマルチプレクシング、すなわちビット逆多重化するためには図１７の下側の図のように、同期ビットＦ１、Ｆ２、Ｆ３を各ルートの先頭位置に並べ替えてやる必要がある。
【０１７０】
このため、読み出しアドレスコントローラＲＡＣ５―１２は、図１７の上の図のように同期ビットＦ１、Ｆ２、Ｆ３がルート毎にランダムに配置されているメモリＭＥＭ５―１１の内容を、Ｆ１ビットから順番に読み出してメモリＭＥＭ（Ａ）、（Ｂ）５―１３へ転送する。
【０１７１】
これは図１３の上側の図を左から右へ、上から下へと読み出したのと同じになるので、図１３の下側のテーブルを書き込んだビットマッピングテーブル５―１５を用いて、ビットディマルチプレクシング、すなわちビット逆多重化が可能になる。
【０１７２】
メモリＭＥＭ（Ａ）、（Ｂ）５―１３は、図１２の左側に示す０．８ＫＨｚマルチフレームを表す８ビット×１０フレームの８０ビットのテーブルを、タイムスロット分、すなわち６４枚分持っている。書き込みアドレスコントローラＷＡＣ５―１４は、メモリＭＥＭ５―１１から転送されてきたデータを、メモリＭＥＭ（Ａ）、（Ｂ）５―１３の、ビットマッピングテーブル５―１５によって指示された位置に書き込む。
【０１７３】
これによってメモリＭＥＭ（Ａ）、（Ｂ）５―１３に、図９および図１０の例の様なビットパターンを得る。
【０１７４】
ビットマッピングテーブル５―１５が２面あることについてはすでに説明したが、受信幅レジスタ５―９、メモリＭＥＭ５―１１、サブレートマッピングテーブル６―５および６―９の様に、（Ａ）、（Ｂ）と表示されていない面が２面あるのは、１面は回線構成の設定変更を瞬時に行うための予備があることを示しているが、細部は省略してある。
【０１７５】
読み出しアドレスコントローラＲＡＣ５―１６は、メモリＭＥＭ（Ａ）、（Ｂ）５―１３に記憶されたデータを、タイムスロット順に、フレーム毎に、図１２の左図のビットＢ７からＢ０まで読み出し、１．２Ｋｂｐｓ系のデータの場合には、Ｆビット付加部５―１７で有意データがあることを示すＢ７ビットにＦビットの０を付加して、４Ｍｂｐｓの送りハイウェイＳＨＷに送り出す。
【０１７６】
この送りハイウェイＳＨＷは時分割スイッチＴＳＷ３によって目的の端末Ｉ／Ｆ２が接続されている受けハイウェイＲＨＷに接続される。
【０１７７】
図３の端末Ｉ／Ｆ２の受けハイウェイＲＨＷに入ったデータは、Ｆビット検出部２―１８で割り当てられたタイムスロットのＦビットが検出され、書き込みアドレスコントローラＷＡＣ２―１７の制御で、システムクロックと同期しながら、有意データのみがタイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１９に書き込まれる。
【０１７８】
読み出しアドレスコントローラＲＡＣ２―２０は、端末の伝送速度に従ってタイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１９からデータを読み出してディマルチプレクサＤＭＰＸ２―２１に送る。
【０１７９】
ディマルチプレクサＤＭＰＸ２―２１で分離された信号は、非同期端末であれば同期／非同期変換部２―２３で非同期信号に変換され、同期端末であれば位相差吸収部２―２２で位相差を吸収されて、セレクタＳＥＬ２―２４で一方が選択され、ケーブルドライバＣＤ２―１を通してデータ受信端子ＲＤに送られる。
【０１８０】
一方、端末制御信号として擬似キャリア信号を採用している場合には、主信号の前後で擬似キャリアを検出し、キャリア検出信号ＣＤをセレクタＳＥＬ２―２５に送る。制御信号の伝送に信号ビットであるＳビットを使用している場合には、Ｓビットを取り出してセレクタＳＥＬ２―２５に送る。セレクタＳＥＬ２―２５では、何れか該当する方を選択し、ケーブルドライバＣＤ２―２を通してキャリア検出信号端子ＣＤに送る。
【０１８１】
なお、端末に対して送るクロックは、可変分周器２―６がシステムクロックＳＣＬＫ８から、５．３７６ＭＨｚと８．０６４ＭＨｚのクロック信号を受け、これを分周して必要なクロックを作ってケーブルドライバＣＤ２―３を通してクロック端子ＣＬＫに送る。
【０１８２】
本発明によれば、複数のデータ端末装置ＤＴＥからのデータ信号の信号ビットを、予め設定された基本速度のディジタルチャネルに乗せる時、状態ビットによって信号ビットが乗っているフレームを識別可能にするので、ビット多重化する際の処理が容易になり、経済的な時分割多重化装置の多重化方法を実現できる。
【０１８３】
本発明によれば、前記状態ビットによって信号ビットの乗っているフレームを識別できるので、時分割スイッチで交換接続しても、ビット多重化が複雑にならない。
【図面の簡単な説明】
【図１】本発明の実施の形態によるシステム構成図である。
【図２】図１における時分割多重化装置の構成を示すブロック図である。
【図３】図２における端末インタフェースの構成を示すブロック図である。
【図４】図２におけるビットマルチプレクサ／ディマルチプレクサの構成を示すブロック図である。
【図５】図２におけるサブレートマルチプレクサ／ディマルチプレクサの構成を示すブロック図である。
【図６】図２における伝送路インタフェースの構成を示すブロック図である。
【図７】フレームとマルチフレームおよび１．２Ｋｂｐｓ系のデータの関係を示す説明図である。
【図８】フレームとマルチフレーム、およびこれらを使っての１．２Ｋｂｐｓ系データ伝送を示す説明図である。
【図９】マルチフレームに１．２Ｋｂｐｓ系のデータを乗せた場合を示す説明図である。
【図１０】マルチフレームに８Ｋｂｐｓ系のデータを乗せた場合の説明図である。
【図１１】マルチフレームを用いて１．２Ｋｂｐｓ系、８Ｋｂｐｓ系のデータを送る場合の説明図である。
【図１２】マルチフレームを用いてビット多重化を行う説明図である。
【図１３】メモリ上のビットマッピングテーブルの説明図である。
【図１４】初期同期確立パターンと、縮退同期パターンの説明図である。
【図１５】同期の確立、維持の各モード間の状態遷移図である。
【図１６】上りおよび下りのサブレートマッピングテーブルの説明図である。
【図１７】ビット逆多重化を行うためのメモリ上のデータの説明図である。
【図１８】従来の技術の１例を示す、バス接続方式のブロック図である。
【図１９】従来の技術の１例を示す、時分割スイッチ方式のブロック図である。
【符号の説明】
１０          データ端末装置
２０          時分割多重化装置
３０          高速ディジタル回線
２          端末インタフェース
３          時分割スイッチ
４          多重化部
５          ビットマルチプレクサ／ディマルチプレクサ
６          サブレートマルチプレクサ／ディマルチプレクサ
７          伝送路インタフェース
２―７、２―２２    位相差吸収回路
２―８    非同期／同期変換部
２―２３  同期／非同期変換部
２―１０  擬似キャリア制御部
２―２６  擬似キャリア検出部
２―１１、２―１５、５―６、５―１０、６―３    マルチプレクサ
２―２１  ディマルチプレクサ
２―１２、２―１７、５―２、５―８、５―１４、６―１、６―６、
７―２、７―９    書き込みアドレスコントローラ
２―１４、２―２０、５―４、５―１２、５―１６、６―４、
６―８、７―３、７―１０    読み出しアドレスコントローラ
２―１３、２―１９、７―１、７―８    タイムスロット入れ替え部
２―１６、５―１７    Ｆビット付加部
２―１８、５―１    Ｆビット検出部
５―３、５―１１、５―１３、６―２、６―７    メモリ
５―５    送信ビット同期パターン発生部
５―７    マルチフレーム検出部
５―９    受信幅レジスタ
５―１５  ビットマッピングテーブル
６―５    サブレートマッピングテーブル（上り）
６―９    サブレートマッピングテーブル（下り）
７―４    フレーム変換部
７―７    フレーム逆変換部
７―５    伝送路送信インタフェース
７―６    伝送路受信インタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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