(57)【特許請求の範囲】
【請求項１】
外部入力のクロック信号に同期して動作しクロックサイクルごとに外部メモリ制御信号をコマンド信号として入力しアクティブコマンド，ライトコマンド，プリチャージコマンドに対応して内部でアクティブ動作，ライト動作，プリチャージ動作を行う同期式半導体記憶装置において、
テストモード時に前記ライトコマンドに対応して前記ライト動作に続いてクロック非同期で遅延して前記プリチャージ動作を行い且つ前記プリチャージコマンドに対応して前記プリチャージ動作の代わりに前記アクティブ動作を行うことを特徴とする同期式半導体記憶装置。
【請求項２】
前記外部メモリ制御信号をクロック同期で入力およびデコードし前記アクティブコマンド，前記ライトコマンド，前記プリチャージコマンドに対応した内部アクティブ信号，内部ライト信号，内部プリチャージ信号をそれぞれ出力するコマンドデコーダと、
前記内部ライト信号に対応して発生され前記ライト動作を制御するライト制御信号を入力し設定遅延時間だけ遅延し遅延信号を出力する遅延回路と、
メモリセルアレイのワード線の選択／非選択を制御するワード制御信号を通常時に前記内部アクティブ信号／前記内部プリチャージ信号に対応して発生しテストモード時に前記内部プリチャージ信号／前記遅延信号に対応して発生する制御信号発生回路とを備える、請求項１記載の同期式半導体記憶装置。
【請求項３】
前記コマンドデコーダが、前記クロック信号に同期して前記内部アクティブ信号を高速出力し前記内部プリチャージ信号を遅延出力する、請求項２記載の同期式半導体記憶装置。
【請求項４】
前記ワード制御信号が、通常時に前記内部アクティブ信号／前記内部プリチャージ信号に対応して活性レベル／不活性レベルへ変化し、テストモード時に前記内部プリチャージ信号／前記遅延信号に対応して活性レベル／不活性レベルへ変化する、請求項２または３記載の同期式半導体記憶装置。
【請求項５】
前記制御信号発生回路が、通常時に前記内部アクティブ信号／前記内部プリチャージ信号のパルス前縁によりセット／リセットされ且つテストモード時に前記内部プリチャージ信号／前記遅延信号のパルス前縁によりセット／リセットされ前記ワード制御信号を出力するフリップフロップ回路を備える、請求項４記載の同期式半導体記憶装置。
【請求項６】
前記制御信号発生回路が、前記内部アクティブ信号，前記内部プリチャージ信号，前記遅延信号を入力し通常時に前記内部アクティブ信号／前記内部プリチャージ信号を選択し且つテストモード時に前記内部プリチャージ信号／前記遅延信号を選択しセット信号／リセット信号としてそれぞれ出力するセレクタと、
前記セット信号／前記リセット信号のパルス前縁を検出してセット／リセットされ前記ワード制御信号を出力するエッジ検出ＲＳフリップフロップとを備える、請求項４記載の同期式半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式半導体記憶装置に関し、特に、テストモードへエントリ可能な同期式半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、この種の同期式半導体記憶装置は、外部入力のクロック信号に同期して動作し、クロックサイクルごとに、外部メモリ制御信号をコマンド信号として入力したコマンドに対応して内部動作をそれぞれ行い、高速システムのメモリとして広く用いられている。この同期式半導体記憶装置の１つとして、たとえば、特開平１１−２５６９５号公報に開示されている、同期式のＤＲＡＭである同期式半導体記憶装置がある。
【０００３】
図４は、この従来の同期式半導体記憶装置の構成例を示すブロック図である。この従来の同期式半導体記憶装置は、大きく分類すると、メモリアレイおよび周辺部と、その制御部とを備える。メモリアレイおよび周辺部は、メモリセルアレイ１１と、行アドレス系の行デコーダ１２，行アドレスバッファ１３と、列アドレス系のセンスアンプ１４，列デコーダ１５，列アドレスバッファ１６と、データ系のライトバッファ１７，ラッチ回路１８，入出力バッファ１９とを備える。これら各ブロックは、制御部により制御され、その制御信号として、図４では、本発明に関連するワード制御信号，ライト制御信号のみが記載され、他は省略記載されている。また、これら各ブロックの機能については、周知機能のため、説明を省略する。
【０００４】
制御部は、クロック信号発生回路２１，コマンドデコーダ２２，モードレジスタ２３，制御回路２４，遅延回路２５を備える。
【０００５】
クロック信号発生回路２１は、外部からクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥに対応して、内部クロック信号を発生し、他のブロックをクロック同期で動作させる。
【０００６】
コマンドデコーダ２２は、外部メモリ制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥをコマンド信号としてクロック同期で入力およびデコードし、入力したコマンドに対応した内部コマンド信号を１クロックサイクル期間それぞれ活性レベル出力し、例えば、アクティブコマンド，ライトコマンド，プリチャージコマンドに対応した内部アクティブ信号，内部ライト信号，内部プリチャージ信号を１クロックサイクル期間それぞれ活性レベル出力する。
【０００７】
モードレジスタ２３は、外部メモリ制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥの活性レベルの組み合わせ入力によりアドレス信号を保持し、テストモードへのエントリなど各動作モードの初期設定を行う。
【０００８】
制御回路２４は、各動作モードおよび内部コマンド信号に対応して、各種の動作制御を行い、メモリ部の各ブロックを制御する制御信号をそれぞれ発生する制御信号発生回路をそれぞれ備える。例えば、ライトバッファ１７を活性制御するライト制御信号が、内部ライト信号に対応してタイミング制御されて出力され、行デコーダ１２を活性制御するワード制御信号が、制御信号発生回路２４１により、内部アクティブ信号，内部プリチャージ信号および遅延回路２５の遅延信号の活性レベル変化に対応してタイミング制御されて出力される。
【０００９】
遅延回路２５は、ライトバッファ１７を制御するライト制御信号を入力し、設定遅延時間だけクロック非同期で遅延し、遅延信号を制御回路２４の制御信号発生回路２４１へ出力する。
【００１０】
また、図５は、制御回路２４における制御信号発生回路２４１の構成例を示す回路図である。この制御信号発生回路２４１は、コマンドデコーダ２２から内部コマンド信号として入力した内部アクティブ信号，内部プリチャージ信号によりセット，リセットされ、活性レベル，不活性レベルになるワード制御信号を出力するフリップフロップを備える。また、このフリップフロップは、テストモード信号が高レベルであるテストモード時に、遅延回路２５の遅延信号によりリセットされ不活性レベルになるワード制御信号を出力する。
【００１１】
なお、この「発明の詳細な説明」では、説明の便宜上、外部メモリ制御信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥにおいては、低レベルを活性レベルとし、その極性記号の表記を省略して説明する。また、内部アクティブ信号，内部ライト信号，内部プリチャージ信号，ライト制御信号，遅延信号において、高レベルを活性レベルとし、ワード制御信号において、低レベルを活性レベルとして説明する。
【００１２】
次に、この従来の同期式半導体記憶装置の動作の中で、本発明に関連する書込動作について説明する。
【００１３】
図６は、この従来の同期式半導体記憶装置における通常時の書込動作を示すタイミング図である。ここで、クロック信号ＣＬＫの立ち上り時に、同期式半導体記憶装置が選択され、コマンドが入力されるときには、外部メモリ制御信号ＣＳは、常に活性レベルすなわち低レベルであり、図では省略記載されている。
【００１４】
まず、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＲＡＳが低レベルであり外部メモリ制御信号ＣＡＳ，ＷＥが高レベルであるときに、アクティブコマンドが入力される。このとき、コマンドデコーダ２２の内部コマンド信号の中で、内部アクティブ信号が高レベルへ変化する。この内部アクティブ信号の高レベル変化に対応して、内部でアクティブ動作が行われる。すなわち、外部入力のアドレス信号が行アドレスバッファ１３にラッチされ行デコーダ１２によりデコードされ、同時に、ワード制御信号が活性レベルである低レベルとなり、行デコーダ１２が活性化され、メモリセルアレイ１１のワード線が選択および駆動される。
【００１５】
次に、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＡＳ，ＷＥが低レベルであり外部メモリ制御信号ＲＡＳが高レベルであるときに、ライトコマンドが入力される。このとき、コマンドデコーダ２２の内部コマンド信号の中で、内部ライト信号が高レベルへ変化する。この内部ライト信号の高レベル変化に対応して、内部でライト動作が行われる。すなわち、外部入力のアドレス信号が列アドレスバッファ１６にラッチされ列デコーダ１５によりデコードされ、メモリセルアレイ１１のデータ線が選択され、同時に、ライト制御信号がタイミング制御されて出力され、ライトバッファ１７が選択されたメモリセルアレイ１１のデータ線を駆動し、外部入力の書込データがメモリセルに書き込まれる。
【００１６】
次に、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＲＡＳ，ＷＥが低レベルであり外部メモリ制御信号ＣＡＳが高レベルであるときに、プリチャージコマンドが入力される。このとき、コマンドデコーダ２２の内部コマンド信号の中で、内部プリチャージ信号が高レベルへ変化する。この内部プリチャージ信号の高レベル変化に対応して、内部でプリチャージ動作が行われる。すなわち、ワード制御信号が不活性レベルである高レベルとなり、行デコーダ１２が不活性化され、メモリセルアレイ１１のワード線が非選択状態となり、プリチャージ制御信号が活性化され、メモリセルアレイ１１のデータ線がプリチャージされ、同期式半導体記憶装置はスタンバイ状態となる。
【００１７】
このとき、図６で示されるように、ライトコマンド，プリチャージコマンドが連続したクロックサイクルで入力される場合、ライトコマンド入力から一定時間を費やし内部でライト動作を行い、次のクロックサイクルのプリチャージコマンド入力により内部でプリチャージ動作を行うまでの期間が、内部で実際にライト動作が行われる内部ライト動作期間Ｗ３であり最小となる。この内部ライト動作期間Ｗ３の最小値に対応してクロックサイクル期間Ｗ１の最小スペック値が規定されている。
【００１８】
このクロックサイクル期間Ｗ１の最小スペック値に関連して起きる不具合の一つとして、たとえば、メモリセル部のコンタクト抵抗が異常に高い場合に、正常な場合よりデータ書き込みが遅れ、書き込み完了前にプリチャージが開始され、メモリセルへのデータ書き込みが不十分になり発生する不具合があり、書込動作を正常に完了させるためには、内部で実際にライト動作を行う内部ライト動作期間Ｗ３が充分に確保されている必要がある。
【００１９】
このため、コマンドデコーダ２２の内部アクティブ信号の高レベル変化に対応してワード制御信号が活性レベルとなる信号伝播は最高速に設計されるが、コマンドデコーダ２２の内部プリチャージ信号の高レベル変化に対応してワード制御信号が不活性レベルとなる信号伝播は低速に設計され、コマンドデコーダ２２の内部プリチャージ信号の高レベル変化が、他の内部コマンド信号に比較してクロック信号ＣＬＫの立ち上りから遅延出力される。図６で示されるように、このコマンドデコーダ２２の内部プリチャージ信号の遅延差を含む内部遅延差Ｗ２と、ライトコマンドおよびプリチャージコマンドの入力差である１クロックサイクル期間Ｗ１との和が、内部ライト動作期間Ｗ３となる。
【００２０】
この内部ライト動作期間Ｗ３の最小値における書込動作をＡＣテストする場合、クロックサイクル期間Ｗ１の最小スペック値に対応して、テストパターンレートが高速なメモリテスタが必要となる。たとえば、現在、１００ＭＨｚで動作するＳＤＲＡＭが主流であり、クロックサイクル期間Ｗ１は１０ｎｓとなり、この１０ｎｓの値をチェックするためには、テストパターンレートが高速および高精度なメモリテスタが必要となり、低速のメモリテスタに比べ非常に高価であり、一般的には、製造工程における台数が制限されている。
【００２１】
この対策として、この従来の同期式半導体記憶装置では、図５で示されるように、制御信号発生回路２４１が、テストモード時に遅延回路２５の遅延信号によりリセットされ、ワード制御信号が不活性レベルに変化する。これにより、テストモード時の書込動作では、図６のタイミング図と異なり、ライトコマンドの直後のクロックサイクルでプリチャージコマンドを入力しない場合も、ライトコマンドの入力に対応して、コマンドデコーダ２２の内部ライト信号が高レベルに変化し、内部ライト動作が行われ、遅延回路２５で遅延した遅延信号により、内部プリチャージ動作が擬似的に行われる。
【００２２】
このため、この従来の同期式半導体記憶装置は、設計時に、クロックサイクル期間Ｗ１の最小スペック値に対応した設定遅延時間を遅延回路２５に予め設定することにより、テストパターンレートが低速のメモリテスタでも、テストモード時に、遅延回路２５の設定遅延時間に対応した擬似のクロックサイクル期間Ｗ１で書込動作をＡＣテストでき、テストパターンレートが高速で高価なメモリテスタを必要とせず、テストコストが削減される。
【００２３】
【発明が解決しようとする課題】
上述のように、この従来の同期式半導体記憶装置は、テストモード時に、ライトコマンドに対応して内部ライト動作に続いて設定遅延時間だけクロック非同期で遅延して内部プリチャージ動作を擬似的に行うため、内部の遅延回路を使用する。しかし、この内部の遅延回路の設定遅延時間がクロックサイクル期間Ｗ１の最小スペック値に対して狙った時間に出来上がらない場合がある。
【００２４】
たとえば、予測外の製造バラツキなどにより、内部の遅延回路の設定遅延時間がクロックサイクル期間Ｗ１の最小スペック値に対して狙った時間よりも短く出来上がった場合は、スペックを超えて厳しくテストされることで、良品となるべきデバイスを不良としてしまい、生産を落としてしまう危険性がある。逆に、内部の遅延回路の設定遅延時間がクロックサイクル期間Ｗ１の最小スペック値に対して狙った時間よりも長く出来上がった場合は、甘くテストされることで、テストする意味がなくなり、不良品とすべきデバイスを良品として出荷する危険性がある。
【００２５】
したがって、本発明の目的は、同期式半導体記憶装置のテストコストを従来と同じく削減し、且つ、テスト品質を向上することにある。
【００２６】
【課題を解決するための手段】
そのため、本発明は、外部入力のクロック信号に同期して動作しクロックサイクルごとに外部メモリ制御信号をコマンド信号として入力しアクティブコマンド，ライトコマンド，プリチャージコマンドに対応して内部でアクティブ動作，ライト動作，プリチャージ動作を行う同期式半導体記憶装置において、
テストモード時に前記ライトコマンドに対応して前記ライト動作に続いてクロック非同期で遅延して前記プリチャージ動作を行い且つ前記プリチャージコマンドに対応して前記プリチャージ動作の代わりに前記アクティブ動作を行っている。
【００２７】
また、前記外部メモリ制御信号をクロック同期で入力およびデコードし前記アクティブコマンド，前記ライトコマンド，前記プリチャージコマンドに対応した内部アクティブ信号，内部ライト信号，内部プリチャージ信号をそれぞれ出力するコマンドデコーダと、
前記内部ライト信号に対応して発生され前記ライト動作を制御するライト制御信号を入力し設定遅延時間だけ遅延し遅延信号を出力する遅延回路と、
メモリセルアレイのワード線の選択／非選択を制御するワード制御信号を通常時に前記内部アクティブ信号／前記内部プリチャージ信号に対応して発生しテストモード時に前記内部プリチャージ信号／前記遅延信号に対応して発生する制御信号発生回路とを備えている。
【００２８】
また、前記コマンドデコーダが、前記クロック信号に同期して前記内部アクティブ信号を高速出力し前記内部プリチャージ信号を遅延出力している。
【００２９】
また、前記ワード制御信号が、通常時に前記内部アクティブ信号／前記内部プリチャージ信号に対応して活性レベル／不活性レベルへ変化し、テストモード時に前記内部プリチャージ信号／前記遅延信号に対応して活性レベル／不活性レベルへ変化している。
【００３０】
また、前記制御信号発生回路が、通常時に前記内部アクティブ信号／前記内部プリチャージ信号のパルス前縁によりセット／リセットされ且つテストモード時に前記内部プリチャージ信号／前記遅延信号のパルス前縁によりセット／リセットされ前記ワード制御信号を出力するフリップフロップ回路を備えている。
【００３１】
また、前記制御信号発生回路が、前記内部アクティブ信号，前記内部プリチャージ信号，前記遅延信号を入力し通常時に前記内部アクティブ信号／前記内部プリチャージ信号を選択し且つテストモード時に前記内部プリチャージ信号／前記遅延信号を選択しセット信号／リセット信号としてそれぞれ出力するセレクタと、
前記セット信号／前記リセット信号のパルス前縁を検出してセット／リセットされ前記ワード制御信号を出力するエッジ検出ＲＳフリップフロップとを備えている。
【００３２】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。本発明の同期式半導体記憶装置は、大きく分類すると、図４に示した従来の同期式半導体記憶装置と同じく、メモリアレイおよび周辺部と、その制御部とを備え、従来と比較すると、制御回路２４内の制御信号発生回路２４１を除いて、同じブロックから構成され、テストモード時に、ライトコマンドに対応してライト動作に続いてクロック非同期で遅延してプリチャージ動作を行い、且つ、プリチャージコマンドに対応してプリチャージ動作の代わりにアクティブ動作を行う。以下、制御信号発生回路２４１以外のブロックについては、従来の同期式半導体記憶装置と同じであり重複説明を省略する。
【００３３】
図１は、本発明の同期式半導体記憶装置の実施形態における制御信号発生回路２４１を示す回路図である。
【００３４】
本実施形態の同期式半導体記憶装置における制御信号発生回路２４１は、セレクタ２４１１およびエッジ検出ＲＳフリップフロップ２４１２を備える。
【００３５】
セレクタ２４１１は、コマンドデコーダ２２および遅延回路２５から内部コマンド信号として内部アクティブ信号，内部プリチャージ信号および遅延信号を入力し、テストモード信号が低レベルである通常時に、内部アクティブ信号／内部プリチャージ信号を選択し、且つ、テストモード信号が高レベルであるテストモード時に、内部プリチャージ信号／遅延信号を選択し、セット信号／リセット信号としてそれぞれ出力する。
【００３６】
エッジ検出ＲＳフリップフロップ２４１２は、セット信号／リセット信号のパルス前縁を検出してセット／リセットされ、ワード制御信号を出力する。
【００３７】
次に、本実施形態の同期式半導体記憶装置における書込動作について説明する。
【００３８】
本実施形態の同期式半導体記憶装置は、図１に示されるように、制御信号発生回路２４１において、セレクタ２４１１が、テストモード信号が低レベルである通常時に、内部アクティブ信号／内部プリチャージ信号を選択し、セット信号／リセット信号としてそれぞれ出力し、エッジ検出ＲＳフリップフロップ２４１２が、セット信号／リセット信号のパルス前縁を検出してセット／リセットされ、ワード制御信号が活性レベル／不活性レベルに変化する。これにより、通常時の書込動作については、図６に示した従来の同期式半導体記憶装置における通常時の書込動作と同じであり重複説明を省略する。
【００３９】
本実施形態の同期式半導体記憶装置では、図１に示されるように、制御信号発生回路２４１において、セレクタ２４１１が、テストモード信号が高レベルであるテストモード時に、プリチャージ信号／遅延信号を選択しセット信号／リセット信号としてそれぞれ出力し、エッジ検出ＲＳフリップフロップ２４１２が、セット信号／リセット信号のパルス前縁を検出してセット／リセットされ、ワード制御信号が活性レベル／不活性レベルに変化する。
【００４０】
これにより、テストモード時の書込動作において、従来の同期式半導体記憶装置におけるテストモード時の書込動作と同じく、ライトコマンドの直後のクロックサイクルでプリチャージコマンドを入力しない場合も、ライトコマンドの入力に対応して、コマンドデコーダ２２の内部ライト信号が高レベルに変化し、内部ライト動作が行われ、遅延回路２５で遅延した遅延信号により、内部プリチャージ動作が擬似的に行われる。
【００４１】
このため、本実施形態の同期式半導体記憶装置も、従来と同じく、設計時に、クロックサイクル期間Ｗ１の最小スペック値に対応した設定遅延時間を遅延回路２５に予め設定することにより、テストパターンレートが低速のメモリテスタでも、テストモード時に、遅延回路２５の設定遅延時間に対応した擬似のクロックサイクル期間Ｗ１で書込動作をＡＣテストでき、テストパターンレートが高速で高価なメモリテスタを必要とせず、テストコストが削減される。
【００４２】
さらに、本実施形態の同期式半導体記憶装置では、テストモード時の書込動作において、ライトコマンドの直後のクロックサイクルでプリチャージコマンドを入力した場合、セレクタ２４１１によりセット信号またはリセット信号として選択される内部プリチャージ信号および遅延信号が、クロックサイクル期間Ｗ１によっては、互いに競合する信号となり、内部プリチャージ信号および遅延信号のパルス前縁の位相関係は、クロックサイクル期間Ｗ１に依存する。また、後段のエッジ検出ＲＳフリップフロップ２４１２が内部プリチャージ信号および遅延信号のパルス前縁に対応して動作し、ワード制御信号の変化も、クロックサイクル期間Ｗ１に依存する。
【００４３】
また、内部プリチャージ信号のパルス前縁は、通常時の書込動作においてワード制御信号を不活性レベルへ変化させ、内部ライト動作期間Ｗ３の終点タイミングであり、クロックサイクル期間Ｗ１の最小スペック値の起因タイミングである。
【００４４】
このため、クロックサイクル期間Ｗ１に対するワード制御信号の変化を読出動作テストにより外部検出し、内部プリチャージ信号および遅延信号のパルス前縁の位相が一致するクロックサイクル期間Ｗ１を求め、テストモード時に遅延回路２５の設定遅延時間の出来上がり値に対応して書込動作をテストする擬似のクロックサイクル期間Ｗ１とすることができる。
【００４５】
次に、この擬似のクロックサイクル期間Ｗ１を外部測定する方法について追加して説明する。
【００４６】
擬似のクロックサイクル期間Ｗ１を外部測定する場合、まず、通常モードでアクティブコマンドを入力し、次に、テストモードへ遷移してライトコマンド，プリチャージコマンドを入力し、更に、通常モードへ遷移してライトコマンド，リードコマンドを入力する測定用テストパターンを予め作成する。次に、この測定用テストパターンを用いて、クロックサイクル期間Ｗ１を一定の範囲で単調増加または単調減少させてリードコマンドによる読出データと期待値データとの一致または不一致により合否判定するテストを繰返し、合否境界のクロックサイクル期間Ｗ１を擬似のクロックサイクル期間Ｗ１として出力する測定用プログラムを作成する。
【００４７】
図２は、外部測定中の合格判定テスト動作を示すタイミング図であり、予め作成された測定用テストパターンに対応して変化する内部アクティブ信号，内部プリチャージ信号，ライト制御信号，遅延信号，ワード制御信号の波形をそれぞれ示す。図２を参照して、ワード制御信号の変化に注目して簡単に説明する。
【００４８】
まず、通常時のアクティブコマンド入力に対応して、内部アクティブ信号が高レベルへ変化し、ワード制御信号が低レベルへ変化する。
【００４９】
次に、テストモード時のライトコマンド入力に対応して、ライト制御信号が高レベルへ変化し、設定遅延時間だけ遅延して遅延信号が高レベルへ変化し、次クロックサイクルのテストモード時のプリチャージコマンド入力に対応して、内部プリチャージ信号が高レベルへ変化する。このとき、遅延信号および内部プリチャージ信号の高レベル変化が競合するが、この場合、遅延信号の前縁が内部プリチャージ信号の前縁より早いので、遅延信号の前縁により、ワード制御信号が高レベルへ変化し、内部プリチャージ信号の前縁により、ワード制御信号が低レベルへ変化する。
【００５０】
次に、通常時のライトコマンド，リードコマンド入力に対応してライト動作，リード動作が行われ、ワード制御信号が活性レベルであるので、読出データと期待値データとは一致し合格判定される。
【００５１】
また、図３は、外部測定中の不合格判定テスト動作を示すタイミング図であり、図２と同様に、各信号の波形をそれぞれ示す。
【００５２】
テストモード時のライトコマンド入力およびプリチャージコマンド入力に対応して、遅延信号および内部プリチャージ信号の高レベル変化が図２と同様に競合するが、図２と比べると、クロックサイクル期間Ｗ１がより短く、この場合、内部プリチャージ信号の前縁が遅延信号の前縁より早いので、内部プリチャージ信号の前縁によりセットされるが、ワード制御信号が低レベルから変化せず、遅延信号の前縁により、ワード制御信号が高レベルへ変化する。
【００５３】
次に、通常時のライトコマンド，リードコマンド入力に対応してライト動作，リード動作が行われるが、ワード制御信号が不活性レベルであるので、読出データと期待値データとは一致せず不合格判定される。
【００５４】
これら図２および図３の合否境界のクロックサイクル期間Ｗ１が、測定プログラムおよび高速のメモリテスタにより、擬似のクロックサイクル期間Ｗ１として出力される。
【００５５】
これにより、本実施形態の同期式半導体記憶装置では、たとえば、小数の高速のメモリテスタにより、擬似のクロックサイクル期間Ｗ１のデータをサンプル収集し、多数の低速のメモリテスタで、テストモード時に擬似のクロックサイクル期間Ｗ１で書込動作を全数ＡＣテストするテストフローを実施でき、テストコストが削減されると共に、テスト品質が向上する。
【００５６】
なお、本実施形態では、制御信号発生回路２４１が、セレクタ２４１１とエッジ検出ＲＳフリップフロップ２４１２とを備えるとして説明したが、これらと等価機能のフリップフロップ回路を備える多種の変形例も可能であり、同等の効果が奏せられることは明らかである。
【００５７】
【発明の効果】
以上説明したように、本発明による同期式半導体記憶装置は、テストモード時に遅延回路の設定遅延時間の出来上がり値に対応して書込動作をテストする擬似のクロックサイクル期間Ｗ１を外部測定でき、高速のメモリテスタと低速のメモリテスタとを使い分けたテストフローを実施でき、テストコストが削減されると共に、テスト品質が向上するなどの効果がある。
【図面の簡単な説明】
【図１】本発明の同期式半導体記憶装置の実施形態における制御信号発生回路２４１を示す回路図である。
【図２】外部測定中の合格判定テスト動作を示すタイミング図である。
【図３】外部測定中の不合格判定テスト動作を示すタイミング図である。
【図４】従来の同期式半導体記憶装置の構成例を示すブロック図である。
【図５】図４における制御信号発生回路２４１の構成例を示す回路図である。
【図６】図４の同期式半導体記憶装置における通常時の書込動作を示すタイミング図である。
【符号の説明】
１１    メモリセルアレイ
１２    行デコーダ
１３    行アドレスバッファ
１４    センスアンプ
１５    列デコーダ
１６    列アドレスバッファ
１７    ライトバッファ
１８    ラッチ回路
１９    入出力バッファ
２１    クロック信号発生回路
２２    コマンドデコーダ
２３    モードレジスタ
２４    制御回路
２５    遅延回路
２４１    制御信号発生回路
２４１１    セレクタ
２４１２    エッジ検出ＲＳフリップフロップ
【図１】
0003705759.tif 000002
【図２】
0003705759.tif 000003
【図３】
0003705759.tif 000004
【図４】
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【図５】
0003705759.tif 000006
【図６】
0003705759.tif 000007