(57)【特許請求の範囲】
【請求項１】
複数のメモリセルと、
上記複数のメモリセルに接続された複数のビット線と、
上記複数のメモリセルに接続された複数のワード線と、
複数のデータ線と、
上記複数のビット線を上記複数のデータ線のいずれかに接続制御する複数のトランスファゲートと、
上記複数のトランスファゲートを導通制御する複数のカラム選択線と、
チップ外部からの１回のカラムアドレス入力に対応して上記複数のカラム選択線の少なくとも２つを同時に選択駆動するカラム選択線駆動回路
とを具備したことを特徴とする半導体記憶装置。
【請求項２】
前記カラム選択線駆動回路は、チップ外部からの１回のカラムアドレス入力に対応して２つのカラム選択線を同時に選択駆動するように構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記カラム選択線駆動回路によって同時に選択駆動される選択カラム選択線のそれぞれには、前記カラム選択線駆動回路によって選択駆動されない非選択カラム選択線が隣接するように前記複数のカラム選択線が配置されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記カラム選択線駆動回路によって同時に選択駆動される選択カラム選択線のそれぞれには、前記カラム選択線駆動回路によって選択駆動されない２つの非選択カラム選択線が両側に隣接するように前記複数のカラム選択線が配置されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記複数の各トランスファゲートは半導体基板に形成されたソース／ドレイン拡散層を有し、このソース／ドレイン拡散層と前記複数の各データ線とがコンタクト部を介して接続されており、
前記選択カラム選択線で導通制御されるトランスファゲートのソース／ドレイン拡散層を前記データ線と接続するコンタクト部と前記選択カラム選択線に隣接した非選択のカラム選択線で導通制御されるトランスファゲートのソース／ドレイン拡散層を前記データ線と接続するコンタクト部とが共有されていることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記カラム選択線駆動回路は、前記カラム選択線の数に対応した数だけ設けられ、出力ノードが対応するカラム選択線にそれぞれ接続された複数のカラム選択線ドライバで構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記カラム選択線ドライバのうち、１回のカラムアドレス入力に対応して前記少なくとも２つのカラム選択線を同時に選択駆動する少なくとも２つのカラム選択線ドライバには同じカラムアドレス信号が入力されることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
複数のスペアメモリセルと、
上記複数のスペアメモリセルに接続された複数のスペアビット線と、
少なくとも第１、第２のスペアカラム選択線を含む複数のスペアカラム選択線と、
上記第１のスペアカラム選択線によって上記複数のスペアビット線を前記複数のデータ線に接続制御する複数の第１のスペアトランスファゲートと、
上記第２のスペアカラム選択線によって上記複数のスペアビット線を前記複数のデータ線に接続制御する複数の第２のスペアトランスファゲートとをさらに具備し、
上記複数のスペアビット線は、上記第１のスペアカラム選択線によって接続制御される複数の第１のスペアトランスファゲートを介して前記複数のデータ線の一部に接続され、上記第２のスペアカラム選択線によって制御される複数の第２のスペアトランスファゲートを介して前記複数のデータ線の上記一部とは異なる他のデータ線に接続されることを特徴とする請求項１ないし７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記複数のスペアビット線が少なくとも第１、第２のスペアビット線群からなり、
前記複数のデータ線が少なくとも第１、第２のデータ線群からなり、
上記第１のスペアビット線群は前記第１のスペアカラム選択線によって制御される複数の第１のスペアトランスファゲートを介して上記第１のデータ線群に接続され、かつ上記第２のスペアビット線群は前記第２のスペアカラム選択線によって制御される複数の第２のスペアトランスファゲートを介して上記第２のデータ線群に接続されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記複数のメモリセルは全体のメモリ容量の１／２ｎ（ｎは正の整数）倍の容量を持つ２ｎ個のメモリセルアレイブロックに分割されており、これら各メモリセルアレイブロック毎に前記スペアメモリセルがそれぞれ配置されていることを特徴とする請求項８または９に記載の半導体記憶装置。
【請求項１１】
複数のメモリセルと、
上記複数のメモリセルに接続された複数のビット線対と、
上記複数のメモリセルに接続された複数のワード線と、
複数のデータ線対と、
上記複数のビット線対と上記複数のデータ線対との間に接続された複数のトランスファゲートと、
上記複数のデータ線対のうち半数のデータ線対に接続された複数の第１のトランスファゲートを導通制御する第１のカラム選択線と、
上記複数のデータ線対のうち残りの半数のデータ線対に接続された複数の第２のトランスファゲートを導通制御する第２のカラム選択線と、
チップ外部からの１回のカラムアドレス入力に対応して上記第１、第２のカラム選択線を同時に選択駆動するカラム選択線駆動回路
とを具備したことを特徴とする半導体記憶装置。
【請求項１２】
複数のスペアメモリセルと、
上記複数のスペアメモリセルに接続された複数のスペアビット線対と、
第１、第２のスペアカラム選択線と、
上記第１のスペアカラム選択線によって上記複数のスペアビット線対を前記複数のデータ線対に接続制御する複数の第１のスペアトランスファゲートと、
上記第２のスペアカラム選択線によって上記複数のスペアビット線対を前記複数のデータ線対に接続制御する複数の第２のスペアトランスファゲートとをさらに具備し、
上記複数のスペアビット線は、上記第１のスペアカラム選択線によって接続制御される複数の第１のスペアトランスファゲートを介して前記複数のデータ線対の一部に接続され、上記第２のスペアカラム選択線によって接続制御される複数の第２のスペアトランスファゲートを介して前記複数のデータ線対の上記一部とは異なる他のデータ線対に接続されることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
複数のメモリセルと、
第１のビット線群と第２のビット線群からなり上記複数のメモリセルに接続された複数のビット線と、
上記複数のメモリセルに接続された複数のワード線と、
第１のデータ線群と第２のデータ線群とからなる複数のデータ線と、
上記第１のビット線群と上記第１のデータ線群との間に設けられた第１のトランスファゲート群と、
上記第２のビット線群と上記第２のデータ線群との間に設けられた第２のトランスファゲート群と、
上記第１のトランスファゲート群に接続された第１のカラム選択線と、
上記第２のトランスファゲート群に接続された第２のカラム選択線と、
上記第１のカラム選択線に対応した第１のカラム選択線ドライバと上記第２のカラム選択線に対応した第２のカラム選択線ドライバとを有し、上記第１、第２のカラム選択線ドライバには共通のカラムアドレス信号が供給されるカラム選択線駆動回路
とを具備したことを特徴とする半導体記憶装置。
【請求項１４】
前記第１のカラム選択線に隣接して配置され、前記第１及び第２のカラム選択線と同時に選択されることがない第３のカラム選択線と、
前記第２のカラム選択線に隣接して配置され、前記第１及び第２のカラム選択線と同時に選択されることがない第４のカラム選択線
とをさらに具備したことを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
前記第１、第２のカラム選択線の間に配置され、前記第１及び第２のカラム選択線と同時に選択されることがない第５のカラム選択線をさらに具備したことを特徴とする請求項１３記載の半導体記憶装置。
【請求項１６】
前記第３のカラム選択線に接続された第３のトランスファゲート群と、
前記第４のカラム選択線に接続された第４のトランスファゲート群とをさらに具備し、
前記第１のトランスファゲート群のそれぞれは第１のソース／ドレイン拡散層を有し、
前記第２のトランスファゲート群のそれぞれは第２のソース／ドレイン拡散層を有し、
前記第３のトランスファゲート群のそれぞれは上記第１のトランスファゲート群と第１のソース／ドレイン拡散層を共有し、
前記第４のトランスファゲート群のそれぞれは上記第２のトランスファゲート群と第２のソース／ドレイン拡散層を共有することを特徴とする請求項１４記載の半導体記憶装置。
【請求項１７】
前記第１のカラム選択線ドライバの出力と前記第２のカラム選択線ドライバとの出力が、１回のカラムアドレス入力に対応して同時に活性化され、これにより前記第１、第２のカラム選択線が同時に選択駆動されることを特徴とする請求項１３記載の半導体記憶装置。
【請求項１８】
複数のスペアメモリセルと、
上記複数のスペアメモリセルに接続された複数のスペアビット線と、
上記複数のスペアビット線と前記第１のデータ線群との間に設けられた第１のスペアトランスファゲート群と、
上記複数のスペアビット線と前記第２のデータ線群との間に設けられた第２のスペアトランスファゲート群と、
上記第１のスペアトランスファゲート群に接続された第１のスペアカラム選択線と、
上記第２のスペアトランスファゲート群に接続された第２のスペアカラム選択線とをさらに具備し、
上記複数のスペアビット線は、上記第１のスペアカラム選択線によって接続制御される上記第１のスペアトランスファゲート群を介して前記第１のデータ線群に接続され、上記第２のスペアカラム選択線によって接続制御される上記第２のスペアトランスファゲート群を介して前記第２のデータ線群に接続されることを特徴とする請求項１３記載の半導体記憶装置。
【請求項１９】
前記複数のメモリセルは全体のメモリ容量の１／２ｎ（ｎは正の整数）倍の容量を持つ２ｎ個のメモリセルアレイブロックに分割されており、これら各メモリセルアレイブロック毎に前記スペアメモリセルがそれぞれ配置されていることを特徴とする請求項１８記載の半導体記憶装置。
【請求項２０】
前記複数のビット線が互いに対をなすビット線対からなり、前記第１、第２のデータ線群のそれぞれが互いに対をなすデータ線対からなることを特徴とする請求項１３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はダイナミック型半導体記憶装置（ＤＲＡＭ）に係り、特にカラム単位で不良メモリセルをスペアメモリセルと置き換える、いわゆるカラムリダンンダンシ機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
主にパーソナルコンピュータ（ＰＣ）やワークステーション（ＷＳ）等の主記憶装置として用いられているＤＲＡＭは世代毎に４倍ずつの大容量化が行われてきた。その結果、試作段階や学会発表の段階とはいえ、既に１Ｇｂもの大容量のものが実現されている。このような大容量のＤＲＡＭチップでは、全てのメモリセルが正常に動作するということはまず有り得ない。そのため、不良メモリセルをスペアメモリセルで置き換える、いわゆるリダンダンシ技術が必須である。
【０００３】
スペアメモリセルを数多く準備すればＤＲＡＭの製造歩留まりは向上する。しかし、当然ながら、チップサイズが増加し、コストが上昇する。そのために、リダンダンシ技術の効率化、すなわち、なるべく少ない数のスペアメモリセルで高い製造歩留まりを実現することが重要である。
【０００４】
リダンダンシ技術を不良メモリセルの置き換え方法で大別すると、ワード線単位で置き換えるロウ・リダンダンシ（Row Redundancy）と、カラム選択線（ＣＳＬ）単位で置き換えるカラム・リダンダンシ（Column Redundancy ）とに分けられる。
【０００５】
ここで、カラム・リダンダンシに注目する。一般的に、カラム・リダンダンシでは、ＣＳＬ１本毎に不良メモリセルがスペアメモリセルに置き換えられる。
通常、１本のＣＳＬによって選択されるビット線の本数は、データ入出力線（ＤＱ線）の本数に等しい。このため、カラム・リダンダンシの最小置き換え単位はＤＱ線の本数に等しい。
【０００６】
ここでＤＱ線の本数について考えてみる。ＤＲＡＭに対する高速化の要求は以前よりあり、現状では５０ｎｓ〜６０ｎｓ程度のアクセス速度が限界といわれている。そのためにデータ入出力ピンの多い、いわゆる多ビット品を使用することでデータ転送のバンド幅を向上させることが行われてきた。データ入出力ピンを多くするためにはＤＲＡＭ内部のバス幅を広くする必要がある。また、そのためには、ＤＱ線の本数を増やす必要がある。
【０００７】
しかし、このことは、前述したようにカラム・リダンダンシの最小置き換え単位が大きくなることを意味する。その結果、カラム・リダンダンシの救済効率が下がるという問題があった。
【０００８】
このような状況において、スペアメモリセルの数を増やすことなく不良品の救済効率を向上させるようにしたカラム・リダンダンシ技術が開発されている。図１２はその一例を示している。この技術は特開平５−５４６９１号公報に記載されているものであり、以下、これについて説明する。
【０００９】
図１２（ａ）は上記公報に記載されているＤＲＡＭの本体メモリセルアレイ及びその周辺回路の構成を示している。また、同１２（ｂ）は同様にスペアメモリセルアレイ及びその周辺回路の構成を示している。
【００１０】
図１２（ａ）において、ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２はそれぞれメモリセル、ＷＬ１、ＷＬ２はそれぞれワード線、ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２はそれぞれビット線対、ＳＡ１、ＳＡ２はそれぞれ上記２対のビット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２に接続され、各ビット線対に読み出されるデータをセンスするセンスアンプ、ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１はＤＱ線対、Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２は上記２個のセンスアンプＳＡ１、ＳＡ２でデータがセンスされた後のビット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２を上記２対のＤＱ線対ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１に接続制御するトランスファゲートである。
【００１１】
上記４個のトランスファゲートＱ１１、Ｑ１２、Ｑ２１、Ｑ２２の全てのゲートは１つのカラム選択線ＣＳＬ１に共通に接続されている。
また、図１２（ｂ）において、ＭＣＲ１１、ＭＣＲ１２はそれぞれスペアメモリセル、ＢＬＲ１、／ＢＬＲ１はスペアビット線対、ＳＡＲ１はスペアビット線対ＢＬＲ１、／ＢＬＲ１に接続され、このスペアビット線対に読み出されるデータをセンスするセンスアンプ、ＱＲ１１、ＱＲ１２、ＱＲ２１、ＱＲ２２は上記センスアンプＳＡＲ１でデータがセンスされた後のスペアビット線対ＢＬＲ１、／ＢＬＲ１を上記２対のＤＱ線対ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１に接続制御するトランスファゲートである。
【００１２】
図１２（ｂ）中の４個のトランスファゲートのうち、２個のトランスファゲートＱＲ１１、ＱＲ１２のゲートはスペアカラム選択線ＣＳＬＲ１に共通に接続され、残り２個のトランスファゲートＱＲ２１、ＱＲ２２のゲートはスペアカラム選択線ＣＳＬＲ２に共通に接続されている。
【００１３】
このような構成において、ワード線ＷＬ１、ＷＬ２のいずれか一方が図示しないロウデコーダによって選択されると、活性化されたワード線に接続されているメモリセル、例えばワード線ＷＬ１が選択された場合にはメモリセルＭＣ１１とＭＣ１２からそれぞれのメモリセルに記憶されているデータがビット線対、この場合にはビット線対ＢＬ１、／ＢＬ１に読み出され、その後、センスアンプＳＡ１、ＳＡ２が活性化されて、記憶データがセンスされる。
【００１４】
センスアンプＳＡ１、ＳＡ２が活性化された後は、一方のビット線対ＢＬ１、／ＢＬ１におけるセンスデータが、トランスファゲートＱ１１、Ｑ１２を介して一方のＤＱ線対ＤＱ０、／ＤＱ０に転送される。他方のビット線対ＢＬ２、／ＢＬ２におけるセンスデータは、トランスファゲートＱ２１、Ｑ２２を介して他方のＤＱ線対ＤＱ１、／ＤＱ１に転送される。
【００１５】
ここで、メモリセルアレイ内に不良メモリセルが存在する場合、この不良メモリセルに替えてスペアメモリセルアレイ内のスペアメモリセルＭＣＲ１１、ＭＣＲ１２が使用される。すなわち、メモリセルＭＣ１１、ＭＣ１２のいずれか一方もしくは両方が不良セルの場合、外部からこの両メモリセルＭＣ１１、ＭＣ１２をアクセスしようとすると、図示しない冗長制御回路によりスペアカラム選択線ＣＳＬＲ１が駆動され、２個のトランスファゲートＱＲ１１、ＱＲ１２が導通する。これにより、この２個のトランスファゲートＱＲ１１、ＱＲ１２を介して、スペアビット線対ＢＬＲ１、／ＢＬＲ１がＤＱ線対ＤＱ０、／ＤＱ０に接続される。この結果、メモリセルＭＣ１１、ＭＣ１２に替えてスペアメモリセルＭＣＲ１１、ＭＣＲ１２でデータの読み書きが行われる。
【００１６】
他方、メモリセルＭＣ２１、ＭＣ２２のいずれか一方もしくは両方が不良セルの場合には、スペアカラム選択線ＣＳＬＲ２が駆動され、２個のトランスファゲートＱＲ２１、ＱＲ２２が導通する。そして、この２個のトランスファゲートＱＲ２１、ＱＲ２２を介して、スペアビット線対ＢＬＲ１、／ＢＬＲ１がＤＱ線対ＤＱ１、／ＤＱ１に接続され、メモリセルＭＣ２１、ＭＣ２２に替えてスペアメモリセルＭＣＲ１１、ＭＣＲ１２でデータの読み書きが行われる。
【００１７】
【発明が解決しようとする課題】
ところで、図１２に示した従来例では、メモリセルアレイ側の４個のトランスファゲートＱ１１、Ｑ１２、Ｑ２１、Ｑ２２の全てが１つのカラム選択線ＣＳＬ１の信号で制御されている。
【００１８】
一般的にカラムリダンダンシは、カラム選択線単位で不良カラムの置換を行うため、メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２のいずれか一つまたは二つ以上のメモリセルが不良となった場合は、カラム選択線ＣＳＬ１に接続されているビット線対全てが図１２（ｂ）のスペアカラムに置換されることになる。その場合、一般的な置換方法においては、一組目のスペアカラムはＤＱ０、／ＤＱ０のＤＱ線対に接続され、二組目のスペアカラムはＤＱ１、／ＤＱ１のＤＱ線対に接続されることになる。
【００１９】
そのため、この従来例においては、スペアカラムのビット線対ＢＬＲ１、／ＢＬＲ１がどちらのＤＱ線対にも接続可能なような構成を取っているにもかかわらず、そのような構成を取らない場合と比較して救済効率の向上がほとんどないという欠点がある。
【００２０】
この発明は上記のような事情を考慮してなされたものであり、その目的は、スペアメモリセルの数を増やすことなく不良品の救済効率の向上を図ることができる半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】
この発明の半導体記憶装置は、複数のメモリセルと、上記複数のメモリセルに接続された複数のビット線と、上記複数のメモリセルに接続された複数のワード線と、複数のデータ線と、上記複数のビット線を上記複数のデータ線のいずれかに接続制御する複数のトランスファゲートと、上記複数のトランスファゲートを導通制御する複数のカラム選択線と、チップ外部からの１回のカラムアドレス入力に対応して上記複数のカラム選択線の少なくとも２つを同時に選択駆動するカラム選択線駆動回路とを具備している。
【００２２】
この発明の半導体記憶装置は、複数のメモリセルと、上記複数のメモリセルに接続された複数のビット線対と、上記複数のメモリセルに接続された複数のワード線と、複数のデータ線対と、上記複数のビット線対と上記複数のデータ線対との間に接続された複数のトランスファゲートと、上記複数のデータ線対のうち半数のデータ線対に接続された複数の第１のトランスファゲートを導通制御する第１のカラム選択線と、上記複数のデータ線対のうち残りの半数のデータ線対に接続された複数の第２のトランスファゲートを導通制御する第２のカラム選択線と、チップ外部からの１回のカラムアドレス入力に対応して上記第１、第２のカラム選択線を同時に選択駆動するカラム選択線駆動回路とを具備している。
【００２３】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により説明する。
図１はこの発明に係るＤＲＡＭのチップ内部の構成を概略的に示すブロック図である。ＤＲＡＭチップには、アドレス入力ピン１０、カラムアドレスバッファ１１、カラムアドレスストローブ信号入力ピン１２、／ＣＡＳバッファ１３、カラムパーシャルデコーダ１４、カラムデコーダコントローラ１５、スペアカラムアドレス比較回路１６、ＣＳＬドライバ群１７、スペアＣＳＬドライバ群１８、本体メモリセルアレイ１９及びスペアメモリセルアレイ２０からなるメモリセルアレイ２１、センスアンプ（Ｓ／Ａ）群２２等が設けられている。
【００２４】
また、上記本体メモリセルアレイ１９及びスペアメモリセルアレイ２０を連続して横断するように複数のワード線ＷＬが設けられている。本体メモリセルアレイ１９には、上記ワード線ＷＬと交差する方向に横断する複数のカラム選択線ＣＳＬが設けられている。また、スペアメモリセルアレイ２０には、上記複数のカラム選択線ＣＳＬと平行する方向に複数のスペアカラム選択線ＣＳＬＲ（スペアカラムＣＳＬ）が設けられている。
【００２５】
なお、本体メモリセルアレイ１９及びスペアメモリセルアレイ２０には、図示しないがそれぞれ複数のビット線対及びスペアビット線対が設けられている。
上記アドレス入力ピン１０には、チップ外部からアドレス信号Addrが入力される。なお、このアドレス入力ピン１０は便宜上１個のみ示しているが、実際にはアドレス信号Addrは複数ビットからなるので、このピン１０はこのアドレス信号Addrのビット数に対応した数だけ存在している。
【００２６】
上記アドレス入力ピン１０から入力されるロウアドレス信号は、図示しないロウ系の回路に供給される。また、上記アドレス入力ピン１０から入力されるカラムアドレス信号はカラムアドレスバッファ１１に供給される。
【００２７】
上記信号入力ピン１２にはチップ外部からカラムアドレスストローブ信号／ＣＡＳが入力される。このカラムアドレスストローブ信号／ＣＡＳは／ＣＡＳバッファ１３に供給される。／ＣＡＳバッファ１３は、カラムアドレスストローブ信号／ＣＡＳを受けてラッチ信号を出力する。このラッチ信号はカラムアドレスバッファ１１に供給される。カラムアドレスバッファ１１は上記ラッチ信号を受けると、カラムアドレス信号をラッチし、内部カラムアドレス信号を出力する。この内部カラムアドレス信号はカラムパーシャルデコーダ１４、カラムデコーダコントローラ１５及びスペアカラムアドレス比較回路１６に供給される。
【００２８】
カラムパーシャルデコーダ１４は、内部カラムアドレス信号を受け、それぞれ複数ビットからなる３種類のカラムアドレス信号YAddr.A 、YAddr.B 、YAddr.C をＣＳＬドライバ群１７に出力する。ここで、例えばYAddr.A とYAddr.B は共に（Ｎ＋１）ビットの信号であり、YAddr.C は（Ｍ＋１）ビットの信号である。しかし、それぞれのアドレス信号のビット数はこれに限定されるものではない。
【００２９】
また、カラムパーシャルデコーダ１４からは３種類のカラムアドレス信号YAddr.A 、YAddr.B 、YAddr.C を出力する例を示したが、カラムパーシャルデコーダ１４から出力されるカラムアドレス信号の数はこれに限定されるものではない。
【００３０】
スペアカラムアドレス比較回路１６は、複数のフューズが設けられたフューズ回路１６ａと、このフューズ回路１６ａに設けられた複数のフューズの接続／切断状態に応じた信号をラッチするフューズラッチ回路１６ｂとを有している。スペアカラムアドレス比較回路１６では、上記フューズ回路１６ａ内のフューズを選択的に溶断することにより不良カラムアドレスがプログラムされる。また、スペアカラムアドレス比較回路１６では、データのアクセス時に、カラムアドレスバッファ１１から出力される内部カラムアドレス信号が、予めプログラムされている不良カラムアドレスと比較され、両アドレスが一致した時にその不良カラムアドレス信号Spare Select Addr.が出力される。この不良カラムアドレス信号Spare Select Addr.はカラムデコーダコントローラ１５及びスペアＣＳＬドライバ群１８に供給される。
【００３１】
カラムデコーダコントローラ１５は、内部カラムアドレス信号、不良カラムアドレス信号Spare Select Addr.及びＣＳＬイネーブル信号CSL Enableとに応じて2 組の制御信号ＣＤＲＶＬ、／ＣＤＲＶＬ、ＣＤＲＶＵ、／ＣＤＲＶＵを出力する。これらの制御信号ＣＤＲＶＬ、／ＣＤＲＶＬ、ＣＤＲＶＵ、／ＣＤＲＶＵはＣＳＬドライバ群１７に供給される。
【００３２】
ＣＳＬドライバ群１７は、先の３種類のカラムアドレス信号YAddr.A 、YAddr.B 、YAddr.C 及び上記2 組の制御信号ＣＤＲＶＬ、／ＣＤＲＶＬ、ＣＤＲＶＵ、／ＣＤＲＶＵに応じて、複数のカラム選択線ＣＳＬを選択駆動する。このとき、ＣＳＬドライバ群１７は、１回の内部カラムアドレス信号の入力に対応して、複数のカラム選択線ＣＳＬのうちの複数本、例えば２本を同時に選択駆動するように構成されている。
【００３３】
スペアＣＳＬドライバ群１８には、上記不良カラムアドレス信号Spare Select Addr.の他に、スペアＣＳＬイネーブル信号Spare CSL Enable、後述するＤＱ線の下位ビット側を選択するための制御信号/Select Lower DQ及び上位ビット側を選択するための制御信号/Select Upper DQが供給される。上記スペアＣＳＬイネーブル信号Spare CSL Enableは、スペアＣＳＬドライバ群１８でスペアカラム選択線ＣＳＬＲを選択駆動する際にＨレベルにされる信号であり、図示しない回路で発生される。また、上記制御信号/Select Lower DQ及び/Select Upper DQは、選択すべきスペアカラムがどのＤＱ線対に接続されるのかを規定する信号であり、この両信号として例えばカラムアドレス信号のある特定ビットの信号が使用できる。
【００３４】
そして、スペアＣＳＬドライバ群１８は、これらの信号に応じた一本またはて複数本のスペアカラム選択線ＣＳＬＲを選択駆動する。
図２（ａ）は、図１のＤＲＡＭチップ全体のパターンレイアウトを示している。この例は６４Ｍビットの記憶容量を持つＤＲＡＭチップ３０の場合であり、チップ３０にはそれぞれ１６Ｍビットの記憶容量を持つ４個の１６Ｍビットサブアレイ３１−０〜３１−３が設けられている。
【００３５】
図２（ｂ）は、図２（ａ）中の１個のサブアレイ３１−ｉ（ｉ＝０〜３）のパターンレイアウトを示している。このサブアレイ３１−ｉには、それぞれ１Ｍビットの記憶容量を持つ１６個の１Ｍビットメモリセルアレイブロック３２−０〜３２−１５、複数のセンスアンプ３３及び複数のロウデコーダ３４が設けられている。
【００３６】
図２（ｃ）は、図２（ｂ）中の１個のメモリセルアレイブロック３２−ｊ（ｊ＝０〜１５）のパターンレイアウトを示している。このメモリセルアレイブロック３２−ｊには、前記本体メモリセルアレイ１９の一部と前記スペアメモリセルアレイ２０の一部が設けられている。すなわち、前記本体メモリセルアレイ１９内のメモリセルは、この本体メモリセルアレイ全体のメモリ容量の１／２6 （１／６４）倍の容量を持つ６４個のメモリセルアレイブロックに分割されており、これら各メモリセルアレイブロック毎に前記スペアメモリセルがそれぞれ配置されている。
【００３７】
図３は図１に示したＤＲＡＭの本体メモリセルアレイ１９及びその周辺回路の具体的な回路構成を示しており、図４はスペアメモリセルアレイ２０及びその周辺回路の具体的な回路構成を示している。
【００３８】
図３において、ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２、ＭＣ３１、ＭＣ３２、ＭＣ４１、ＭＣ４２、ＭＣ５１、ＭＣ５２、ＭＣ６１、ＭＣ６２、ＭＣ７１、ＭＣ７２、ＭＣ８１、ＭＣ８２…はそれぞれメモリセル、ＷＬ１、ＷＬ２…はそれぞれワード線、ＢＬ１、／ＢＬ１、…ＢＬ８、／ＢＬ８…はそれぞれビット線対、ＳＡ１…ＳＡ４…は前記センスアンプ群２２内に設けられ、それぞれ上記ビット線対ＢＬ１、／ＢＬ１、…ＢＬ８、／ＢＬ８…に接続され、各ビット線対に読み出されるデータをセンスするセンスアンプ、ＤＱ０、／ＤＱ０〜ＤＱ３、／ＤＱ３はＤＱ線対、Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１、Ｑ４２、Ｑ５１、Ｑ５２、Ｑ６１、Ｑ６２、Ｑ７１、Ｑ７２、Ｑ８１、Ｑ８２…は上記各センスアンプＳＡ１、…ＳＡ８…でデータがセンスされた後のビット線対ＢＬ１、／ＢＬ１、…ＢＬ８、／ＢＬ８…を上記４対のＤＱ線対ＤＱ０、／ＤＱ０〜ＤＱ３、／ＤＱ３に接続制御するトランスファゲート、ＣＳＬ１１、ＣＳＬ１２、ＣＳＬ２１、ＣＳＬ２２…はＣＳＬドライバ群１７によって選択駆動されるカラム選択線である。
【００３９】
ＣＳＬドライバ群１７内には、複数のＣＳＬドライバ４１−１１、４１−１２、４１−２１、４１−２１…が設けられている。
上記ＣＳＬドライバ４１−１１には、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.A の０ビット目の信号、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.B の０ビット目の信号、前記（Ｍ＋１）ビットのカラムアドレス信号YAddr.C の０ビット目の信号及び制御信号ＣＤＲＶＬ、／ＣＤＲＶＬが供給される。
【００４０】
上記ＣＳＬドライバ４１−１２には、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.A の０ビット目の信号、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.B の０ビット目の信号、前記（Ｍ＋１）ビットのカラムアドレス信号YAddr.C の０ビット目の信号及び制御信号ＣＤＲＶＵ、／ＣＤＲＶＵが供給される。すなわち、このＣＳＬドライバ４１−１２には、先のＣＳＬドライバ４１−１１に供給されるものと同じカラムアドレス信号が供給される。しかし、制御信号ＣＤＲＶ、／ＣＤＲＶの種類は異なる。
【００４１】
上記ＣＳＬドライバ４１−２１には、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.A の１ビット目の信号、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.B の０ビット目の信号、前記（Ｍ＋１）ビットのカラムアドレス信号YAddr.C の０ビット目の信号及び制御信号ＣＤＲＶＬ、／ＣＤＲＶＬが供給される。
【００４２】
上記ＣＳＬドライバ４１−２２には、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.A の１ビット目の信号、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.B の０ビット目の信号、前記（Ｍ＋１）ビットのカラムアドレス信号YAddr.C の０ビット目の信号及び制御信号ＣＤＲＶＵ、／ＣＤＲＶＵが供給される。すなわち、このＣＳＬドライバ４１−２２には、先のＣＳＬドライバ４１−２１に供給されるものと同じカラムアドレス信号が供給される。しかし、制御信号ＣＤＲＶ、／ＣＤＲＶの種類は異なる。
【００４３】
これら各ＣＳＬドライバは、それぞれの制御信号ＣＤＲＶＬまたはＣＤＲＶＵがＨレベル、／ＣＤＲＶＬまたは／ＣＤＲＶＵがＬレベルのときにカラムアドレス信号をデコードし、そのデコード出力によって対応するカラム選択線ＣＳＬを駆動する。なお、上記制御信号ＣＤＲＶＬ、／ＣＤＲＶＬ及びＣＤＲＶＵ、／ＣＤＲＶＵのレベルは、前記図１中のカラムデコーダコントローラ１５に入力されるカラムアドレスと、スペアカラムアドレス比較回路１６から出力される不良カラムアドレス信号Spare Select Addr.の両方に基づいて設定される。
【００４４】
上記４個のトランスファゲートＱ１１、Ｑ１２、Ｑ２１、Ｑ２２は、２対のビット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と２対のＤＱ線対ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１との間にそれぞれ接続されている。これら４個のトランスファゲートＱ１１、Ｑ１２、Ｑ２１、Ｑ２２のゲートはカラム選択線ＣＳＬ１１に共通に接続されている。
【００４５】
上記４個のトランスファゲートＱ３１、Ｑ３２、Ｑ４１、Ｑ４２は、２対のビット線対ＢＬ３、／ＢＬ３、ＢＬ４、／ＢＬ４と２対のＤＱ線対ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１との間にそれぞれ接続されている。これら４個のトランスファゲートＱ３１、Ｑ３２、Ｑ４１、Ｑ４２のゲートはカラム選択線ＣＳＬ１２に共通に接続されている。
【００４６】
上記４個のトランスファゲートＱ５１、Ｑ５２、Ｑ６１、Ｑ６２は、２対のビット線対ＢＬ５、／ＢＬ５、ＢＬ６、／ＢＬ６と２対のＤＱ線対ＤＱ２、／ＤＱ２、ＤＱ３、／ＤＱ３との間にそれぞれ接続されている。これら４個のトランスファゲート５１、Ｑ５２、Ｑ６１、Ｑ６２のゲートはカラム選択線ＣＳＬ２１に共通に接続されている。
【００４７】
上記４個のトランスファゲートＱ７１、Ｑ７２、Ｑ８１、Ｑ８２は、２対のビット線対ＢＬ７、／ＢＬ７、ＢＬ８、／ＢＬ８と２対のＤＱ線対ＤＱ２、／ＤＱ２、ＤＱ３、／ＤＱ３との間にそれぞれ接続されている。これら４個のトランスファゲート７１、Ｑ７２、Ｑ８１、Ｑ８２のゲートはカラム選択線ＣＳＬ２２に共通に接続されている。
【００４８】
図４において、ＭＣＲ１１、ＭＣＲ１２、ＭＣＲ２１、ＭＣＲ２２、ＭＣＲ３１、ＭＣＲ３２、ＭＣＲ４１、ＭＣＲ４２…はそれぞれスペアメモリセル、ＢＬＲ１、／ＢＬＲ１、ＢＬＲ２、／ＢＬＲ２、ＢＬＲ３、／ＢＬＲ３、ＢＬＲ４、／ＢＬＲ４…はスペアビット線対、ＳＡＲ１、ＳＡＲ２、ＳＡＲ３、ＳＡＲ４はそれぞれ上記スペアビット線対ＢＬＲ１、／ＢＬＲ１、ＢＬＲ２、／ＢＬＲ２、ＢＬＲ３、／ＢＬＲ３、ＢＬＲ４、／ＢＬＲ４…に接続され、各スペアビット線対に読み出されるデータをセンスするセンスアンプ、ＱＲ１１、ＱＲ１２、ＱＲ２１、ＱＲ２２、ＱＲ３１、ＱＲ３２、ＱＲ４１、ＱＲ４２、ＱＲ５１、ＱＲ５２、ＱＲ６１、ＱＲ６２、ＱＲ７１、ＱＲ７２、ＱＲ８１、ＱＲ８２…はそれぞれ上記センスアンプＳＡＲ１…ＳＡＲ８…でデータがセンスされた後のスペアビット線対ＢＬＲ１、／ＢＬＲ１、ＢＬＲ２、／ＢＬＲ２、ＢＬＲ３、／ＢＬＲ３、ＢＬＲ４、／ＢＬＲ４…を前記４対のＤＱ線対ＤＱ０、／ＤＱ０〜ＤＱ３、／ＤＱ３のいずれかに接続制御するトランスファゲート、ＣＳＬＲ１１、ＣＳＬＲ１２、ＣＳＬＲ２１、ＣＳＬＲ２２…はスペアＣＳＬドライバ群１８の出力によって選択駆動されるスペアカラム選択線である。
【００４９】
スペアＣＳＬドライバ群１８内には、スペアＣＳＬドライバ４２−１、４２−２…が設けられている。これら各スペアＣＳＬドライバはそれぞれ二つの出力ノードを有している。
【００５０】
上記スペアＣＳＬドライバ４２−１には（Ｐ＋１）ビットの不良カラムアドレス信号Spare Select Addr.の０ビット目の信号、スペアＣＳＬイネーブル信号Spare CSL Enable、下位側のＤＱ線を選択するための制御信号/Select Lower DQ及び上位側のＤＱ線を選択するための制御信号/Select Upper DQが供給される。そして、このスペアＣＳＬドライバ４２−１の一方の出力ノードにはスペアカラム選択線ＣＳＬＲ１１が接続され、他方の出力ノードにはスペアカラム選択線ＣＳＬＲ１２が接続される。
【００５１】
上記スペアＣＳＬドライバ４２−１２は上記不良カラムアドレス信号Spare Select Addr.の１ビット目の信号、スペアＣＳＬイネーブル信号Spare CSL Enable、下位側のＤＱ線を選択するための制御信号/Select Lower DQ及び上位側のＤＱ線を選択するための制御信号/Select Upper DQが供給される。そして、このスペアＣＳＬドライバ４２−２の一方の出力ノードにはスペアカラム選択線ＣＳＬＲ２１が接続され、他方の出力ノードにはスペアカラム選択線ＣＳＬＲ２２が接続される。
【００５２】
上記２個のトランスファゲートＱＲ１１、ＱＲ１２はスペアビット線対ＢＬＲ１、／ＢＬＲ１とＤＱ線対ＤＱ０、／ＤＱ０との間に接続されそれぞれ接続されている。これら２個のトランスファゲートＱＲ１１、ＱＲ１２のゲートはスペアカラム選択線ＣＳＬＲ１１に共通に接続されている。
【００５３】
上記２個のトランスファゲートＱＲ３１、ＱＲ３２はスペアビット線対ＢＬＲ１、／ＢＬＲ１とＤＱ線対ＤＱ２、／ＤＱ２との間に接続されそれぞれ接続されている。これら２個のトランスファゲートＱＲ３１、ＱＲ３２のゲートはスペアカラム選択線ＣＳＬＲ１２に共通に接続されている。
【００５４】
上記２個のトランスファゲートＱＲ２１、ＱＲ２２はスペアビット線対ＢＬＲ２、／ＢＬＲ２とＤＱ線対ＤＱ１、／ＤＱ１との間に接続されそれぞれ接続されている。これら２個のトランスファゲートＱＲ２１、ＱＲ２２のゲートはスペアカラム選択線ＣＳＬＲ１１に共通に接続されている。
【００５５】
上記２個のトランスファゲートＱＲ４１、ＱＲ４２はスペアビット線対ＢＬＲ２、／ＢＬＲ２とＤＱ線対ＤＱ３、／ＤＱ３との間に接続されそれぞれ接続されている。これら２個のトランスファゲートＱＲ４１、ＱＲ４２のゲートはスペアカラム選択線ＣＳＬＲ１２に共通に接続されている。
【００５６】
上記２個のトランスファゲートＱＲ５１、ＱＲ５２はスペアビット線対ＢＬＲ３、／ＢＬＲ３とＤＱ線対ＤＱ０、／ＤＱ０との間に接続されそれぞれ接続されている。これら２個のトランスファゲートＱＲ５１、ＱＲ５２のゲートはスペアカラム選択線ＣＳＬＲ２１に共通に接続されている。
【００５７】
上記２個のトランスファゲートＱＲ６１、ＱＲ６２はスペアビット線対ＢＬＲ３、／ＢＬＲ３とＤＱ線対ＤＱ２、／ＤＱ２との間に接続されそれぞれ接続されている。これら２個のトランスファゲートＱＲ６１、ＱＲ６２のゲートはスペアカラム選択線ＣＳＬＲ２１に共通に接続されている。
【００５８】
上記２個のトランスファゲートＱＲ７１、ＱＲ７２はスペアビット線対ＢＬＲ４、／ＢＬＲ４とＤＱ線対ＤＱ１、／ＤＱ１との間に接続されそれぞれ接続されている。これら２個のトランスファゲートＱＲ７１、ＱＲ７２のゲートはスペアカラム選択線ＣＳＬＲ２１に共通に接続されている。
【００５９】
上記２個のトランスファゲートＱＲ８１、ＱＲ８２はスペアビット線対ＢＬＲ４、／ＢＬＲ４とＤＱ線対ＤＱ３、／ＤＱ３との間に接続されそれぞれ接続されている。これら２個のトランスファゲートＱＲ８１、ＱＲ８２のゲートはスペアカラム選択線ＣＳＬＲ２２に共通に接続されている。
【００６０】
このような構成において、本体メモリセルアレイ１９に不良メモリセルが存在していない場合、すなわち、スペアカラムアドレス比較回路１６で不良カラムアドレスがプログラムされていない場合に、チップ外部からワード線ＷＬ１に対応したロウアドレス信号とカラム選択線ＣＳＬ１１及びＣＳＬ１２（１個のカラムアドレス）に対応したカラムアドレス信号が入力されたとする。このとき、図示しないロウデコーダの出力によってワード線ＷＬ１が駆動される。また、カラムデコーダコントローラ１５は、制御信号ＣＤＲＶＬ及びＣＤＲＶＵを共にＨレベル、／ＣＤＲＶＬ及び／ＣＤＲＶＵを共にＬレベルに設定する。これによりＣＳＬドライバ群１７内の２個のＣＳＬドライバ４１−１１と４１−１２が動作し、カラム選択線ＣＳＬ１１とＣＳＬ１２が同時に選択駆動される。
【００６１】
ワード線ＷＬ１が駆動されることにより、このワード線ＷＬ１に接続されている本体メモリセルアレイ１９内のメモリセルＭＣ１１、ＭＣ２１、ＭＣ３１、ＭＣ４１、ＭＣ５１、ＭＣ６１、ＭＣ７１、ＭＣ８１…からそれぞれ記憶データが読み出され、その後、センスアンプＳＡ１、…ＳＡ８…が活性化されてデータがセンスされる。
【００６２】
一方、カラム選択線ＣＳＬ１１及びＣＳＬ１２が同時に選択駆動されることにより、カラム選択線ＣＳＬ１１にゲートが接続されている４個のトランスファゲートＱ１１、Ｑ１２、Ｑ２１、Ｑ２２が導通し、ビット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２がこれらトランスファゲートを介してＤＱ線対ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１に接続される。同時に、カラム選択線ＣＳＬ１２にゲートが接続されている４個のトランスファゲートＱ３１、Ｑ３２、Ｑ４１、Ｑ４２が導通し、ビット線対ＢＬ３、／ＢＬ３、ＢＬ４、／ＢＬ４がこれらトランスファゲートを介してＤＱ線対ＤＱ２、／ＤＱ２、ＤＱ３、／ＤＱ３に接続される。
【００６３】
このようにして、４個のメモリセルＭＣ１１、ＭＣ２１、ＭＣ３１、ＭＣ４１に記憶されていたデータがセンスされ、４ビットのデータとして４対のＤＱ線対ＤＱ０、／ＤＱ０〜ＤＱ３、／ＤＱ３に伝えられる。
【００６４】
このとき、スペアＣＳＬドライバ群１８はいずれのスペアカラム選択線も駆動しないので、スペアメモリセルからのデータ読み出しは行われない。
なお、上記説明では、チップ外部からアドレス信号を供給してメモリセルを選択し、選択メモリセルからデータを読み出す場合を例にしたが、選択メモリセルに対してデータの書き込みを行う場合には、４対のＤＱ線対に対してそれぞれ書き込みデータを与えるようにすればよい。
【００６５】
次に、本体メモリセルアレイ１９に不良メモリセルが存在している場合について説明する。いま、例えばメモリセルＭＣ１１が不良メモリセルであるとすると、スペアカラムアドレス比較回路１６では、フューズ回路１６ａ内のフューズを選択的に溶断することにより、この不良メモリセルに対応したカラムアドレスが不良カラムアドレスとして予めプログラムされる。
【００６６】
このようにプログラムされた後に、不良メモリセルに対応したカラムアドレスがスペアカラムアドレス比較回路１６に入力すると、このスペアカラムアドレス比較回路１６から不良カラムアドレス信号Spare Select Addr.が出力される。この場合、不良カラムアドレス信号Spare Select Addr.の０ビット目の信号のみがＨレベルとなり、０ビット以外の信号は全てＬレベルとなる。そして、この不良カラムアドレス信号Spare Select Addr.がカラムデコーダコントローラ１５に入力すると、カラムデコーダコントローラ１５は、制御信号ＣＤＲＶＬをＬレベル、／ＣＤＲＶＬをＨレベルに設定し、制御信号ＣＤＲＶＵをＨレベル、／ＣＤＲＶＵをＬレベルに設定する。
【００６７】
これにより、ＣＳＬドライバ４１−１１はカラムアドレス信号にかかわらずにカラム選択線ＣＳＬ１１を駆動しなくなる。従って、不良メモリセルＭＣ１１が接続されているビット線ＢＬ１を含む２つのビット線対ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２はＤＱ線対ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１に接続されなくなる。
【００６８】
一方、ＣＳＬドライバ４１−１２はカラム選択線ＣＳＬ１２を駆動し、２つのビット線対ＢＬ３、／ＢＬ３、ＢＬ４、／ＢＬ４がＤＱ線対ＤＱ２、／ＤＱ２、ＤＱ３、／ＤＱ３に接続される。
【００６９】
このとき、スペアＣＳＬドライバ群１８に入力する制御信号/Select Lower DQがＬレベル、制御信号/Select Upper DQがＨレベルとなり、スペアＣＳＬドライバ４２−１からスペアカラム選択線ＣＳＬ１１に出力される信号のみがＨレベルにされる。これにより、このスペアカラム選択線ＣＳＬ１１にゲートが接続されている４個のトランスファゲートＱＲ１１、ＱＲ１２、ＱＲ２１、ＱＲ２２が導通し、スペアビット線対ＢＬＲ１、／ＢＬＲ１、ＢＬＲ２、／ＢＬＲ２がこれらトランスファゲートを介してＤＱ線対ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１に接続される。
【００７０】
すなわち、これにより不良メモリセルＭＣ１１を含む４個のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２がスペアメモリセルＭＣＲ１１、ＭＣＲ１２、ＭＣＲ２１、ＭＣＲ２２に置き換えられたことになる。
【００７１】
ここで、メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２のいずれかに不良が発生した場合には、カラム選択線ＣＳＬ１１に代わってスペアカラム選択線ＣＳＬＲ１１が駆動されることにより、上記と同様に不良メモリセルを含む４個のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２がスペアメモリセルＭＣＲ１１、ＭＣＲ１２、ＭＣＲ２１、ＭＣＲ２２に置き換えられる。
【００７２】
また、メモリセルＭＣ３１、ＭＣ３２、ＭＣ４１、ＭＣ４２のいずれかに不良が発生した場合には、ＣＳＬドライバ４１−１１に供給される制御信号ＣＤＲＶＬがＨレベル、／ＣＤＲＶＬがＬレベル、ＣＳＬドライバ４１−１２に供給される制御信号ＣＤＲＶＵがＬレベル、／ＣＤＲＶＵがＨレベルとなり、上記とは逆にＣＳＬドライバ４１−１１によってカラム選択線ＣＳＬ１１が駆動され、ＣＳＬドライバ４１−１２によってカラム選択線ＣＳＬ１２は駆動されなくなる。
【００７３】
このとき、スペアＣＳＬドライバ群１８に入力する制御信号/Select Lower DQがＨレベル、制御信号/Select Upper DQがＬレベルとなり、スペアＣＳＬドライバ４２−１からスペアカラム選択線ＣＳＬ１２に出力される信号のみがＨレベルにされる。これにより、このスペアカラム選択線ＣＳＬ１２にゲートが接続されている４個のトランスファゲートＱＲ３１、ＱＲ３２、ＱＲ４１、ＱＲ４２が導通し、スペアビット線対ＢＬＲ１、／ＢＬＲ１、ＢＬＲ２、／ＢＬＲ２がこれらトランスファゲートを介してＤＱ線対ＤＱ２、／ＤＱ２、ＤＱ３、／ＤＱ３に接続される。
【００７４】
なお、他のカラム選択線ＣＳＬ２１とＣＳＬ２２は、１回の内部カラムアドレスの入力時に同時に選択されるものである。
このように本実施の形態に係るＤＲＡＭでは、ＤＱ線対の数の半数のビット線対毎にカラム選択線を独立に設け、２本のカラム選択線を同時に活性化し、かつカラム選択線単位で本体メモリセルアレイのメモリセルをスペアメモリセルと置換することで、カラムリダンダンシの救済単位を小さくすることができ、救済効率の向上を図ることができる。
【００７５】
また、従来と同等の救済効率を確保した場合においては、スペアメモリセルの数の削減が可能となるために、チップ面積の縮小が可能になる。この結果、チップの製造コストの削減が可能である。
【００７６】
加えて、高速化並びに広バンド幅のために、ＤＱ線対の本数を増やした場合においても、高い救済効率が実現可能である。
図５（ａ）は、図３中でカラム選択線ＣＳＬ１１を選択駆動するＣＳＬドライバ４１−１１の具体的な回路構成の一例を示している。なお、他のＣＳＬドライバは全て同じ回路構成であり、入力されるカラムアドレス信号と制御信号ＣＤＲＶ、／ＣＤＲＶの上位下位が異なるだけである。
【００７７】
このＣＳＬドライバ４１−１１には、３入力のＮＡＮＤゲート５１、Ｐチャネルトランジスタ５２、２個のＮチャネルトランジスタ５３、５４及び２個のインバータ５５、５６が設けられている。
【００７８】
上記ＮＡＮＤゲート５１には、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.A のうち１ビットの信号、前記（Ｎ＋１）ビットのカラムアドレス信号YAddr.B のうち１ビットの信号及び前記（Ｍ＋１）ビットのカラムアドレス信号YAddr.C のうち１ビットの信号が供給される。
【００７９】
上記Ｐチャネルトランジスタ５２のソースには前記制御信号ＣＤＲＶＬが供給される。このトランジスタ５２のゲートは上記ＮＡＮＤゲート５１の出力ノードに接続されている。また、このトランジスタ５２のドレインには上記Ｎチャネルトランジスタ５３のドレインが接続されている。
【００８０】
上記トランジスタ５３のソースは接地電圧のノードに接続されている。また、このトランジスタ５２のゲートは上記ＮＡＮＤゲート５１の出力ノードに接続されている。
【００８１】
上記Ｎチャネルトランジスタ５４のドレインは上記トランジスタ５２、５３のドレイン共通接続ノードに接続されている。また、このトランジスタ５４のソースは接地電圧のノードに接続されている。さらに、このトランジスタ５２のゲートには前記制御信号／ＣＤＲＶＬが供給される。
【００８２】
上記トランジスタ５２、５３及び５４のドレイン共通接続ノードにはインバータ５５の入力ノードが接続されている。このインバータ５５の出力ノードにはインバータ５６の入力ノードが接続されている。そして、このインバータ５６の出力ノードが前記カラム選択線ＣＳＬ１１に接続されている。
【００８３】
このような構成のＣＳＬドライバでは、カラムアドレス信号YAddr.A 、YAddr.B 及びYAddr.C それぞれの各１ビットの信号が全てＨレベルのときにＮＡＮＤゲート５１の出力信号がＬレベルになる。そして、制御信号ＣＤＲＶＬがＨレベル、／ＣＤＲＶＬがＬレベルのとき、トランジスタ５２のソースには信号ＣＤＲＶＬのＨレベルが供給され、トランジスタ５４がオフするので、トランジスタ５２、５３からなる回路がインバータとして動作し、トランジスタ５２、５３及び５４のドレイン共通接続ノードの出力信号はＨレベルになる。従って、インバータ５５の出力信号はＬレベル、インバータ５６の出力信号はＨレベルとなり、対応するカラム選択線ＣＳＬ１１が選択駆動される。
【００８４】
ここで、カラムアドレス信号YAddr.A 、YAddr.B 及びYAddr.C それぞれの各１ビットの信号の少なくともいずれか１つがＬレベルならば、ＮＡＮＤゲート５１の出力信号はＨレベルになり、対応するカラム選択線ＣＳＬ１１は非選択となる。
【００８５】
また、制御信号ＣＤＲＶＬがＬレベル、／ＣＤＲＶＬがＨレベルのときは、トランジスタ５２のソースにはＨレベルの信号／ＣＤＲＶＬが入力するので、トランジスタ５４がオンし、トランジスタ５２、５３及び５４のドレイン共通接続ノードの出力信号はＬレベルになる。従って、インバータ５５の出力信号はＨレベル、インバータ５６の出力信号はＬレベルとなり、対応するカラム選択線ＣＳＬ１１は非選択状態になる。
【００８６】
図５（ｂ）は、図４中のスペアＣＳＬドライバ４２−１１の具体的な回路構成の一例を示している。なお、他のスペアＣＳＬドライバは全て同じ回路構成であり、入力される不良カラムアドレス信号Spare Select Addr.のビット位置が異なるだけである。
【００８７】
このスペアＣＳＬドライバ４２−１１には、２入力のＮＡＮＤゲート６１、２個の２入力のＮＯＲゲート６２、６３及び４個のインバータ６４〜６７が設けられている。
【００８８】
ＮＡＮＤゲート６１には、不良カラムアドレス信号Spare Select Addr.のあるビットの信号とスペアＣＳＬイネーブル信号Spare CSL Enableが入力される。また、上記一方のＮＯＲゲート６２には、下位側のＤＱ線を選択するための制御信号/Select Lower DQと上記ＮＡＮＤゲート６１の出力信号が入力される。
【００８９】
そして、上記ＮＯＲゲート６２の出力ノードにはインバータ６４の入力ノードが接続されている。このインバータ６４の出力ノードにはインバータ６５の入力ノードが接続されている。そして、このインバータ６５の出力ノードが前記スペアカラム選択線ＣＳＬＲ１１に接続されている。
【００９０】
上記他方のＮＯＲゲート６３には、上位側のＤＱ線を選択するための制御信号/Select Upper DQと上記ＮＡＮＤゲート６１の出力信号が入力される。
そして、上記ＮＯＲゲート６３の出力ノードにはインバータ６６の入力ノードが接続されている。このインバータ６６の出力ノードにはインバータ６７の入力ノードが接続されている。そして、このインバータ６７の出力ノードが前記スペアカラム選択線ＣＳＬＲ１２に接続されている。
【００９１】
このような構成において、ＮＡＮＤゲート６１に入力される不良カラムアドレス信号Spare Select Addr.のあるビットの信号とスペアＣＳＬイネーブル信号Spare CSL Enableが共にＨレベルのとき、このＮＡＮＤゲート６１の出力信号がＬレベルになる。
【００９２】
このとき、下位側のＤＱ線を選択するための制御信号/Select Lower DQがＬレベルであれば、ＮＯＲゲート６２の出力信号がＨレベルとなり、インバータ６４の出力信号がＬレベル、さらにインバータ６５の出力信号がＨレベルになり、スペアカラム選択線ＣＳＬＲ１１が選択駆動される。
【００９３】
他方、ＮＡＮＤゲート６１の出力信号がＬレベルのときに、上位側のＤＱ線を選択するための制御信号/Select Upper DQがＬレベルであれば、ＮＯＲゲート６３の出力信号がＨレベルとなり、インバータ６５の出力信号がＬレベル、さらにインバータ６６の出力信号がＨレベルになり、スペアカラム選択線ＣＳＬＲ１２が選択駆動される。
【００９４】
図６は図１に示したＤＲＡＭの本体メモリセルアレイ及びその周辺回路の具体的な他の回路構成を示している。なお、図３と対応する箇所には同じ符号を付してその説明は省略し、図３と異なる箇所についてのみ説明する。
【００９５】
図３の場合、トランスファゲートＱ１１、Ｑ１２、Ｑ２１、Ｑ２２のゲートがカラム選択線ＣＳＬ１１に接続されていた。しかし、この図６の場合、これらのゲートはカラム選択線ＣＳＬ２１に接続されている。
【００９６】
さらに、図３の場合、トランスファゲートＱ３１、Ｑ３２、Ｑ４１、Ｑ４２は、ビット線対ＢＬ３、／ＢＬ３、ＢＬ４、／ＢＬ４とＤＱ線ＤＱ２、／ＤＱ２、ＤＱ３、／ＤＱ３との間に接続され、各ゲートはカラム選択線ＣＳＬ１２に接続されていた。しかし、この図６の場合、トランスファゲートＱ３１、Ｑ３２、Ｑ４１、Ｑ４２は、ビット線対ＢＬ３、／ＢＬ３、ＢＬ４、／ＢＬ４とＤＱ線ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１との間に接続され、各ゲートはカラム選択線ＣＳＬ１１に接続されている。
【００９７】
さらに、図３の場合、トランスファゲートＱ５１、Ｑ５２、Ｑ６１、Ｑ６２は、ビット線対ＢＬ５、／ＢＬ５、ＢＬ６、／ＢＬ６とＤＱ線ＤＱ０、／ＤＱ０、ＤＱ１、／ＤＱ１との間に接続され、各ゲートはカラム選択線ＣＳＬ２１に接続されていた。しかし、この図６の場合、トランスファゲートＱ５１、Ｑ５２、Ｑ６１、Ｑ６２は、ビット線対ＢＬ５、／ＢＬ５、ＢＬ６、／ＢＬ６とＤＱ線ＤＱ２、／ＤＱ２、ＤＱ３、／ＤＱ３との間に接続され、各ゲートはカラム選択線ＣＳＬ１２に接続されている。
【００９８】
図６においては、ＣＳＬドライバ群１７によって同時に選択駆動されるカラム選択線ＣＳＬ２１、ＣＳＬ２２の間には、ＣＳＬドライバ群１７によって同時に選択駆動されるカラム選択線ＣＳＬ１１、ＣＳＬ１２が互いに隣接して配置されており、カラム選択線ＣＳＬ１１、ＣＳＬ１２には、それぞれが選択されているときに非選択となる各カラム選択線ＣＳＬ２１、ＣＳＬ２２のそれぞれが隣接して配置されている。
【００９９】
すなわち、ＣＳＬドライバ群１７によって同時に選択駆動される選択カラム選択線のそれぞれには、ＣＳＬドライバ群１７によって選択駆動されない非選択カラム選択線が隣接するように複数のカラム選択線が配置されている。
【０１００】
ここで、カラム選択線がゲートに接続されているトランスファゲートのレイアウトについて考えてみる。一般的に、トランスファゲートはセンスアンプに隣接して、各ビット線対毎に配置される。従って、トランスファゲートはセンスアンプと同様、メモリセルの配置ピッチに従って配置されなければならない。このため、ビット線と垂直な方向のサイズには制限がある。
【０１０１】
図６のように、ＣＳＬドライバ群１７によって同時に選択駆動される選択カラム選択線のそれぞれに、ＣＳＬドライバ群１７によって選択駆動されない非選択カラム選択線が隣接するように、複数のカラム選択線を配置すれば、トランスファゲートＱ１１とＱ４２、Ｑ１２とＱ４１、Ｑ２１とＱ３２、Ｑ２２とＱ３１それぞれのソース／ドレイン拡散層を共通化することができ、また、これら拡散層とＤＱ線とを接続するコンタクトを共通化することができる。
【０１０２】
従って、効率的なレイアウト配置が可能となり、ビット線垂直方向の配置が容易になる。加えて、ＤＱ線とコンタクトを介して接続されている拡散層の数が半分になるので、ＤＱ線の容量のうち拡散容量が１／２となる。それにより、低消費電力化や高速化、ＤＱ線を駆動するライトバッファ等の回路内のトランジスタのサイズの縮小化などが可能になる。
【０１０３】
図７は、図６の回路におけるトランスファゲートとＤＱ線のパターンレイアウトの一例を示している。図において、７１ａ〜７１ｄはそれぞれトランスファゲートのソース／ドレイン拡散層である。また、７２ａ、７２ｂ、７２ｃは例えばポリシリコンや金属で構成され、前記トランスファゲートのゲート電極となる配線層である。また、７２ｄ〜７２ｆは、上記配線層７２ａ、７２ｂ、７２ｃと同じレイヤーの配線層である。７３ａ〜７３ｈは、上記配線層７２ａ〜７２ｆよりも１つ上のレイヤーの配線層であり、前記ビット線対ＢＬ０、／ＢＬ０…を構成している。さらに、７４ａ〜７４ｄは、上記配線層７３ａ〜７３ｈよりも１つ上のレイヤーの配線層であり、前記ＤＱ線対ＤＱ０、／ＤＱ０…を構成している。
【０１０４】
ここで、配線層７２ｄはコンタクト７５ａを介してその下のソース／ドレイン拡散層７１ａと接続されており、さらにこの配線層７２ｄはビア７６ａを介してＤＱ線／ＤＱ０を構成する配線層７４ｂと接続されている。すなわち、コンタクト７５ａを挟んだ上下方向には２個のトランスファゲート（Ｑ１２、Ｑ４１）が形成されており、この２個のトランスファゲートとＤＱ線／ＤＱ０とのコンタクト部が共通化されている。同様に、７５ｂ、７５ｃ、７５ｄはコンタクトであり、７６ｂ、７６ｃ、７６ｄはビアである。
【０１０５】
図７のようなパターンレイアウトを採用すれば、各トランスファゲートのソース／ドレイン拡散層のそれぞれに独自のコンタクト部を設けてＤＱ線に接続する場合と比較して、トランスファゲートとＤＱ線とを接続するコンタクト部の数を半減することができ、集積度を高めることができる。
【０１０６】
図８は図１に示したＤＲＡＭの本体メモリセルアレイ及びその周辺回路の具体的な他の回路構成を示している。
図８に示した回路が先の図６のものと異なっているところは、ＣＳＬドライバ群１７によって同時に選択駆動されるカラム選択線ＣＳＬ１１とＣＳＬ１２との間に、これらのカラム選択線ＣＳＬ１１、ＣＳＬ１２が選択されているときに非選択となるカラム選択線ＣＳＬ２１を配置すると共に、ＣＳＬドライバ群１７によって同時に選択駆動されるカラム選択線ＣＳＬ２１とＣＳＬ２２との間に、これらのカラム選択線ＣＳＬ２１、ＣＳＬ２２が選択されているときに非選択となるカラム選択線ＣＳＬ１２を配置するようにしたものである。
【０１０７】
すなわち、ＣＳＬドライバ群１７１７によって同時に選択駆動される選択カラム選択線のそれぞれ両側に、ＣＳＬドライバ群１７によって選択駆動されない非選択カラム選択線が隣接するように複数のカラム選択線が配置されている。
【０１０８】
この場合にも、トランスファゲートＱ１１とＱ４２、Ｑ１２とＱ４１、Ｑ２１とＱ３２、Ｑ２２とＱ３１、Ｑ５１とＱ８２、Ｑ５２とＱ８１、Ｑ６１とＱ７２、Ｑ６２とＱ７１それぞれのソース／ドレイン拡散層を共通化することができ、それぞれ共通のコンタクト部を介してＤＱ線と接続することができるので、図６の場合と同様の理由により集積度を高めることができる。
【０１０９】
図９は、上記図８に示したＤＲＡＭの本体メモリセルアレイ及びその周辺回路を、スペアメモリセルアレイ及びその周辺回路と合わせて示したものである。
ここで、スペア側の構成についてのみ説明すると、ＭＣＲ１１、ＭＣＲ１２〜ＭＣＲ４１、ＭＣＲ４２…はそれそれスペアメモリセル、ＢＬＲ１、／ＢＬＲ１、…ＢＬＲ４、／ＢＬＲ４…はそれぞれスペアビット線対、ＳＡＲ１、…ＳＡＲ４…はスペアビット線対ＢＬＲ１、／ＢＬＲ１、…ＢＬＲ４、／ＢＬＲ４…に接続され、これらのスペアビット線対に読み出されるデータをセンスするセンスアンプ、ＱＲ１１、ＱＲ１２、…ＱＲ８１、ＱＲ８２…はそれぞれ上記センスアンプＳＡＲ１、…ＳＡＲ４…でデータがセンスされた後のスペアビット線対ＢＬＲ１、／ＢＬＲ１、…ＢＬＲ４、／ＢＬＲ４…を４対のＤＱ線対ＤＱ０、／ＤＱ０〜ＤＱ３、／ＤＱ３に接続制御するトランスファゲート、ＣＳＬＲ１１、ＣＳＬＲ１２、ＣＳＬＲ２１、ＣＳＬＲ２２…はそれぞれスペアカラム選択線である。
【０１１０】
上記２個のトランスファゲートＱＲ１１、ＱＲ１２はスペアビット線対ＢＬＲ１、／ＢＬＲ１とＤＱ線対ＤＱ０、／ＤＱ０との間に接続されており、その各ゲートはスペアカラム選択線ＣＳＬＲ１１に共通に接続されている。
【０１１１】
上記２個のトランスファゲートＱＲ２１、ＱＲ２２はスペアビット線対ＢＬＲ２、／ＢＬＲ２とＤＱ線対ＤＱ１、／ＤＱ１との間に接続されており、その各ゲートはスペアカラム選択線ＣＳＬＲ１１に共通に接続されている。
【０１１２】
上記２個のトランスファゲートＱＲ３１、ＱＲ３２はスペアビット線対ＢＬＲ１、／ＢＬＲ１とＤＱ線対ＤＱ２、／ＤＱ２との間に接続されており、その各ゲートはスペアカラム選択線ＣＳＬＲ１２に共通に接続されている。
【０１１３】
上記２個のトランスファゲートＱＲ４１、ＱＲ４２はスペアビット線対ＢＬＲ２、／ＢＬＲ２とＤＱ線対ＤＱ３、／ＤＱ３との間に接続されており、その各ゲートはスペアカラム選択線ＣＳＬＲ１２に共通に接続されている。
【０１１４】
上記２個のトランスファゲートＱＲ５１、ＱＲ５２はスペアビット線対ＢＬＲ３、／ＢＬＲ３とＤＱ線対ＤＱ０、／ＤＱ０との間に接続されており、その各ゲートはスペアカラム選択線ＣＳＬＲ２１に共通に接続されている。
【０１１５】
上記２個のトランスファゲートＱＲ６１、ＱＲ６２はスペアビット線対ＢＬＲ４、／ＢＬＲ４とＤＱ線対ＤＱ１、／ＤＱ１との間に接続されており、その各ゲートはスペアカラム選択線ＣＳＬＲ１２に共通に接続されている。
【０１１６】
上記２個のトランスファゲートＱＲ７１、ＱＲ７２はスペアビット線対ＢＬＲ２、／ＢＬＲ２とＤＱ線対ＤＱ２、／ＤＱ２との間に接続されており、その各ゲートはスペアカラム選択線ＣＳＬＲ２１に共通に接続されている。
【０１１７】
上記２個のトランスファゲートＱＲ８１、ＱＲ８２はスペアビット線対ＢＬＲ２、／ＢＬＲ２とＤＱ線対ＤＱ３、／ＤＱ３との間に接続されており、その各ゲートはスペアカラム選択線ＣＳＬＲ２１に共通に接続されている。
【０１１８】
このような構成において、スペアカラム選択線ＣＳＬＲ１１、ＣＳＬＲ２１が４本のカラム選択線ＣＳＬ１１、ＣＳＬ１２、ＣＳＬ２１、ＣＳＬ２２の代わりに前記スペアＣＳＬドライバ群１８の出力で選択駆動されることにより、本体メモリセルアレイ内のメモリセルＭＣ１１、ＭＣ１２、…ＭＣ８１、ＭＣ８２…がスペアメモリセルアレイ内のスペアセルＭＣＲ１１、ＭＣＲ１２、…ＭＣ４１、ＭＣ４２…に置き換えられる。
【０１１９】
図１０は、図９において本体メモリセルアレイ内のメモリセルが正常な場合に、カラム選択線ＣＳＬ１１とＣＳＬ１２とが同時に選択駆動される場合の波形図を示している。ここでカラムアドレス信号Y Addr.A、Y Addr.B、Y Addr.Cそれぞれの末尾に付した括弧内の数字は、それぞれのアドレス信号のビット位置を示している。すなわち、カラムアドレス信号Y Addr.A(0) 、Y Addr.B(0) 、Y Addr.C(0) が共にＨレベルになると、カラム選択線ＣＳＬ１１とＣＳＬ１２とが共にＨレベルになり、カラム選択線ＣＳＬ１１とＣＳＬ１２とが同時に選択駆動される。
【０１２０】
図１１は、図９において本体メモリセルアレイ内のカラム選択線ＣＳＬ１１に関連したメモリセルに不良が存在している場合に、カラム選択線ＣＳＬ１１に代えてスペアカラム選択線ＣＳＬＲ１１が駆動される場合の波形図を示している。ここで不良カラムアドレス信号Spare Select Addr.の末尾に付した括弧内の数字はアドレス信号のビット位置を示している。
【０１２１】
なお、この発明は上記実施の形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、上記実施の形態では、ＤＱ線対の数の半数のビット線対毎にカラム選択線を独立に設けて、スペアメモリセルと置き換える場合を説明したが、これはＤＱ線対の数の１／ｍ（ｍは２以上の整数）のビット線対毎にカラム選択線を独立に設けて、スペアメモリセルと置き換えるようにしてもよい。
【０１２２】
【発明の効果】
以上説明したようにこの発明によれば、スペアメモリセルの数を増やすことなく不良品の救済効率の向上を図ることができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明に係るＤＲＡＭの一部の内部構成を概略的に示すブロック図。
【図２】図１のＤＲＡＭチップ全体及びその一部のパターンレイアウトを示す図。
【図３】図１に示したＤＲＡＭの本体メモリセルアレイ及びその周辺回路の具体的な構成を示す回路図。
【図４】図１に示したＤＲＡＭのスペアメモリセルアレイ及びその周辺回路の具体的な構成を示す回路図。
【図５】図３中のＣＳＬドライバ及び図４中のスペアＣＳＬドライバの具体的な構成の一例を示す回路図。
【図６】図１に示したＤＲＡＭの本体メモリセルアレイ及びその周辺回路の具体的な他の構成を示す回路図。
【図７】図６におけるトランスファゲートとＤＱ線のパターンレイアウトを示す図。
【図８】図１に示したＤＲＡＭの本体側メモリセルアレイ及びその周辺回路の具体的なさらに他の構成を示す回路図。
【図９】図８に示したＤＲＡＭの本体メモリセルアレイ及びその周辺回路をスペアメモリセルアレイ及びその周辺回路と合わせて示す回路図。
【図１０】図９の回路の動作の一例を示す波形図。
【図１１】図９の回路の動作の一例を示す波形図。
【図１２】従来のＤＲＡＭの本体メモリセルアレイ及びその周辺回路をスペアメモリセルアレイ及びその周辺回路と合わせて示す回路図。
【符号の説明】
１０…アドレス入力ピン、
１１…カラムアドレスバッファ、
１２…カラム・アドレス・ストローブ信号入力ピン、
１３…／ＣＡＳバッファ、
１４…カラムパーシャルデコーダ、
１５…カラムデコーダコントローラ、
１６…スペアカラムアドレス比較回路、
１７…ＣＳＬドライバ群、
１８…スペアＣＳＬドライバ群、
１９…本体メモリセルアレイ、
２０…スペアメモリセルアレイ、
２１…メモリセルアレイ、
２２…センスアンプ（Ｓ／Ａ）群、
ＷＬ、ＷＬ１、ＷＬ２…ワード線、
ＣＳＬ、ＣＳＬ１１、ＣＳＬ１２、ＣＳＬ２１、ＣＳＬ２２…カラム選択線、
ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２、ＭＣ３１、ＭＣ３２、ＭＣ４１、ＭＣ４２、ＭＣ５１、ＭＣ５２、ＭＣ６１、ＭＣ６２、ＭＣ７１、ＭＣ７２、ＭＣ８１、ＭＣ８２…メモリセル、
ＢＬ１、／ＢＬ１〜ＢＬ４、／ＢＬ４…ビット線対、
ＳＡ１〜ＳＡ４、ＳＡＲ１、ＳＡＲ２…センスアンプ、
ＤＱ０、／ＤＱ０〜ＤＱ３、／ＤＱ３…ＤＱ線対、
Ｑ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１、Ｑ４２、Ｑ５１、Ｑ５２、Ｑ６１、Ｑ６２、Ｑ７１、Ｑ７２、Ｑ８１、Ｑ８２…トランスファゲート、
ＭＣＲ１１、ＭＣＲ１２、ＭＣＲ２１、ＭＣＲ２２、ＭＣＲ３１、ＭＣＲ３２、ＭＣＲ４１、ＭＣＲ４２…スペアメモリセル、
ＢＬＲ１、／ＢＬＲ１、ＢＬＲ２、／ＢＬＲ２…スペアビット線対、
ＣＳＬＲ１１、ＣＳＬＲ１２、ＣＳＬＲ２１、ＣＳＬＲ２２…スペアカラム選択線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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