(57)【特許請求の範囲】
【請求項１】
行列状に配列された複数個の光電変換素子を持つ固体撮像素子と、
前記固体撮像素子の奇数ラインと偶数ラインの各々の光電変換素子で発生した電荷を撮像信号としてそれぞれ独立して時系列に出力する固体撮像素子駆動回路と、
静止画撮影に応じて前記固体撮像素子に対する露光を遮断する遮光手段と、
前記遮光手段が閉状態にある第１のタイミングで、前記固体撮像素子の奇数、偶数のいずれか一方のラインの撮像信号を記憶する第１の記憶手段と、
前記遮光手段が閉状態にある第２のタイミングで、前記固体撮像素子の他方のラインの撮像信号を記憶する第２の記憶手段と、
前記第２のタイミングにおいて、前記第１の記憶手段で記憶された撮像信号と前記固体撮像素子の出力信号とを同時に得て第１の映像信号を生成するとともに、前記第２のタイミングに続く第３のタイミングにおいて、前記第１の記憶手段で記憶された撮像信号と前記第２の記憶手段で記憶された撮像信号とを同時に得て第２の映像信号を生成する映像信号生成手段と、
を備えることを特徴とする撮像装置。
【請求項２】
前記映像信号生成手段で生成される第１、第２の映像信号は、インタレース信号処理回路に接続されることを特徴とする請求項１記載の撮像装置。
【請求項３】
請求項１または請求項２記載の撮像装置の構成に加えて、前記映像信号生成手段で生成された前記第１の映像信号と第２の映像信号とを共に記憶する映像信号記憶手段を設けたことを特徴とする撮像装置。
【請求項４】
第１の映像信号と第２の映像信号とを共に記憶する映像信号記憶手段は、第１、第２の記憶手段とは異なるものであることを特徴とする請求項３記載の撮像装置。
【請求項５】
前記映像信号記憶手段から読み出される第１の映像信号と第２の映像信号とは、プログレッシブ信号処理回路に接続されることを特徴とする請求項３または請求項４記載の撮像装置。
【請求項６】
行列状に配列された複数個の光電変換素子を持つ固体撮像素子と、
前記固体撮像素子の奇数ラインと偶数ラインの各々の光電変換素子で発生した電荷を撮像信号としてそれぞれ独立して時系列に出力する固体撮像素子駆動回路と、
静止画撮影に応じて前記固体撮像素子に対する露光を遮断する遮光手段と、
前記遮光手段が閉状態にある第１のタイミングで、前記固体撮像素子の奇数、偶数のいずれか一方のラインの撮像信号を記憶する第１の記憶手段と、
前記遮光手段が閉状態にある第２のタイミングで、前記固体撮像素子の他方のラインの撮像信号を記憶する第２の記憶手段と、
前記第２のタイミングにおいて、前記固体撮像素子の他方のラインの撮像信号と前記第１の記憶手段に記憶されている一方のラインの撮像信号とを同時に得て第１の映像信号を生成するる手段と、
前記第２のタイミングの前記２つの撮像信号をそれぞれ２ライン期間にわたって補間する補間手段と、
を備えることを特徴とする撮像装置。
【請求項７】
第２のタイミングにおいて、同時に得た２つの撮像信号から生成する映像信号は、プログレッシブ信号処理回路に接続されることを特徴とする請求項６記載の撮像装置。
【請求項８】
請求項６または請求項７記載の撮像装置の構成に加えて、前記第２のタイミングにおいて、前記補間手段出力信号から生成した映像信号を記憶する映像信号記憶手段を設けたことを特徴とする撮像装置。
【請求項９】
請求項８記載の撮像装置において、
前記映像信号記憶手段は前記第１の記憶手段とメモリを共用することを特徴とする撮像装置。
【請求項１０】
前記映像信号記憶手段に記憶された映像信号は、インタレース信号処理回路に接続されることを特徴とする請求項８または請求項９に記載の撮像装置。
【請求項１１】
第２のタイミングにおける固体撮像素子からの出力信号は、間欠信号であることを特徴とする請求項６、８、９のいずれかに記載の撮像装置。
【請求項１２】
固体撮像素子の出力信号に対する補間手段は略１ラインの容量のメモリを有し、第１の記憶手段の出力信号に対する補間手段は同一領域の信号を読み出すメモリ制御手段を有することを特徴とする請求項６、８、９のいずれかに記載の撮像装置。
【請求項１３】
映像信号を生成する手段は、固体撮像素子上で隣り合う偶数ラインの信号と奇数ラインの信号との加算処理を含むことを特徴とする請求項２、３、７、８、９のいずれかに記載の撮像装置。
【請求項１４】
遮光手段は、光量調整が可能な絞りであることを特徴とする請求項１、３、６、８、９のいずれかに記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主として静止画撮影を行うための撮像装置に関するものである。
【０００２】
【従来の技術】
従来、動画像信号処理方式を用いた高画質の静止画撮像装置については、特開平７−２９８１４０号公報(以下、従来例という)に記載されたものが知られている。
【０００３】
以下、この従来例の撮像装置について説明する。
【０００４】
この従来例の撮像装置は、行列状に配列された複数個の光電変換素子を持つ固体撮像素子(以下、ＣＣＤと表記する)と、光量調整手段と遮光手段を有する絞りを備え、ＣＣＤには、フィールド色差線順次方式のカラーフィルタを有している。
【０００５】
この従来例の撮像装置における動作タイミングについて、さらに具体的に図１６を参照して説明する。
【０００６】
図１６において、４０１は垂直方向の基準信号としてのＶＤ信号、４０２は静止画撮影パルス、４０３は遮光動作、４０４、４０５はＣＣＤの垂直転送部の駆動パルスである。なお、４０４は奇数ラインの光電変換素子の蓄積電荷読みだしゲートを兼ね、４０５は偶数ラインの光電変換素子の蓄積電荷読みだしゲートを兼ねている場合を示している。また、４０６は奇数ラインの光電変換素子の電荷蓄積時間、４０７は偶数ラインの光電変換素子の電荷蓄積時間、４０８はＣＣＤの出力タイミング、４０９はメモリ書き込みタイミング、４１０はメモリからの読み出しと信号処理タイミングを表している。
【０００７】
図１６に示すように、ＣＣＤで１フィールド分の期間にわたって被写体を撮像した後、遮光手段により遮光し、次に、ＣＣＤの奇数ラインの光電変換素子で発生した電荷と、偶数ラインの光電変換素子で発生した電荷をそれぞれ時系列に読み出し、前記奇数ラインと偶数ラインの信号を一旦メモリに記憶する。続いて、このメモリに書き込まれた電荷を奇数ラインと偶数ライン各一行ずつ同時に読み出して両信号を加算処理する。
【０００８】
【発明が解決しようとする課題】
このように、従来例では、１枚の静止画を撮影するためには、撮像素子の奇数ラインの信号の読み出し期間と、偶数ラインの信号の読み出し期間と、これら奇数ライン及び偶数ラインの各信号を用いて加算処理などを行う期間が必要である。
【０００９】
ここで、撮像素子からの奇数ライン及び偶数ラインの出力信号が、動画撮影に使用するテレビジョン方式に対応したライン数(ＮＴＳＣ形式の場合は２４０ライン)をもつ場合、一般的には図１６のように、１フィールド期間(ＮＴＳＣの場合１／６０秒)に奇数ライン及び偶数ラインの信号を読み出し、２フィールド期間にわたって信号処理を行うことになり、合計で４フィールド期間が必要となる。
【００１０】
また、ＣＣＤが静止画撮影用に高画素数の場合、例えば１２８０Ｈ×９６０Ｖの画素のものを用いて動画撮影と同等程度の周波数で処理を行った場合、それぞれの処理に４倍の期間(例：奇数ライン信号の読み出し期間は約４フィールド)が必要になり、処理全体には合わせて１６フィールド期間必要となる。
【００１１】
つまり、従来は、フレーム静止画を得るための所要時間が比較的長いものとなっていた。
【００１２】
本発明は、上記課題を解決するものであって、静止画撮影に必要な所要時間を従来よりも短縮化して、速やかなフレーム静止画像の形成ができる撮像装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の撮像装置は、この課題を解決するために、次のように構成している。
【００１４】
請求項１記載の発明は、行列状に配列された複数個の光電変換素子を持つ固体撮像素子と、前記固体撮像素子の奇数ラインと偶数ラインの各々の光電変換素子で発生した電荷を撮像信号としてそれぞれ独立して時系列に出力する固体撮像素子駆動回路と、静止画撮影に応じて前記固体撮像素子に対する露光を遮断する遮光手段と、前記遮光手段が閉状態にある第１のタイミングで、前記固体撮像素子の奇数、偶数のいずれか一方のラインの撮像信号を記憶する第１の記憶手段と、前記遮光手段が閉状態にある第２のタイミングで、前記固体撮像素子の他方のラインの撮像信号を記憶する第２の記憶手段と、前記第２のタイミングにおいて、前記第１の記憶手段で記憶された撮像信号と前記固体撮像素子の出力信号とを同時に得て第１の映像信号を生成するとともに、前記第２のタイミングに続く第３のタイミングにおいて、前記第１の記憶手段で記憶された撮像信号と前記第２の記憶手段で記憶された撮像信号とを同時に得て第２の映像信号を生成する映像信号生成手段とを備える。
【００１５】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において静止画作成所要時間を短縮したぶれのないフレーム静止画をインタレース信号形式で得ることができる。
【００１６】
請求項３記載の発明は、請求項１または請求項２記載の撮像装置の構成に加えて、前記映像信号生成手段で生成された前記第１の映像信号と第２の映像信号とを共に記憶する映像信号記憶手段を設けている。
【００１７】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において、静止画作成の所要時間を短縮したぶれのないフレーム静止画をプログレッシブ信号形式で得ることができる。
【００１８】
請求項６記載の発明は、行列状に配列された複数個の光電変換素子を持つ固体撮像素子と、前記固体撮像素子の奇数ラインと偶数ラインの各々の光電変換素子で発生した電荷を撮像信号としてそれぞれ独立して時系列に出力する固体撮像素子駆動回路と、静止画撮影に応じて前記固体撮像素子に対する露光を遮断する遮光手段と、前記遮光手段が閉状態にある第１のタイミングで、前記固体撮像素子の奇数、偶数のいずれか一方のラインの撮像信号を記憶する第１の記憶手段と、前記遮光手段が閉状態にある第２のタイミングで、前記固体撮像素子の他方のラインの撮像信号を記憶する第２の記憶手段と、前記第２のタイミングにおいて、前記固体撮像素子の他方のラインの撮像信号と前記第１の記憶手段に記憶されている一方のラインの撮像信号とを同時に得て第１の映像信号を生成するる手段と、前記第２のタイミングの前記２つの撮像信号をそれぞれ２ライン期間にわたって補間する補間手段とを備える。
【００１９】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において、必要メモリ容量を削減した上で、静止画作成の所要時間を短縮したぶれのないフレーム静止画をプログレッシブ信号形式で得ることができる。
【００２０】
請求項８記載の発明は、請求項６または請求項７記載の撮像装置の構成に加えて、前記第２のタイミングにおいて、前記補間手段出力信号から生成した映像信号を記憶する映像信号記憶手段を設けている。
【００２１】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において、必要メモリ容量を削減した上で、静止画作成の所要時間を短縮したぶれのないフレーム静止画をインタレース信号形式で得ることができる。
【００２２】
請求項９記載の発明は、請求項８記載の撮像装置において、前記映像信号記憶手段は前記第１の記憶手段とメモリを共用するようにしている。
【００２３】
これにより、インタレース駆動方式の撮像素子を有する静止画撮像装置において、必要メモリ容量を撮像素子の画素数サイズまで削減した上で、静止画作成の所要時間を短縮したぶれのないフレーム静止画をインタレース信号形式で得ることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
(実施の形態１)
図１は、本発明の実施の形態１に係る撮像装置のブロック図である。
【００２５】
この実施の形態１の撮像装置は、レンズ１０１、絞り１０２、撮像素子１０３、撮像素子駆動回路１０４、撮像素子駆動制御回路１０５、アナログ処理回路１０６、アナログ・デジタル変換回路(以下Ａ／Ｄ)１０７、奇数ラインメモリ１０８、偶数ラインメモリ１０９、Ａ／Ｄ１０７の出力と偶数ラインメモリ１０９の出力を選択して出力するセレクタ１１０、奇数ラインメモリ１０８の出力とセレクタ１１０の出力を加算する垂直加算回路１１１、およびカメラ部信号処理回路１１２を備える。
【００２６】
図２(a)，(b)は、この実施の形態１に用いるＣＣＤ１０３の動画撮影時の読み出し動作の説明図である。
【００２７】
図２(a)において、ＣＣＤ１０３は、一般的なＩＴ型のものであり、２０１は水平転送部(ＨＣＣＤ)、２０２は電荷検出部、２０３は光電変換部、２０４は垂直転送部(ＶＣＣＤ)である。
【００２８】
このＣＣＤ１０３上には、各光電変換素子ごとに個別に対応して色差線順次方式のカラーフィルタが形成されているが、ここでは、説明の都合上、図示省略している。
【００２９】
また、図２(a)に示したインタレース読み出し駆動では、テレビジョン信号における１フィールド期間(ＮＴＳＣ方式の場合、約６０分の１秒)にすべての画素に対応する光電変換素子に蓄積した電荷信号を読み出すために、垂直方向に隣接した上下２画素の電荷信号を垂直転送部２０４において混合し、この混合のペアをフィールドごとに切り替えている。例えば、第１フィールドでは、Ｖ１１＝Ｐ１１＋Ｐ１２、Ｖ１２＝Ｐ１３＋Ｐ１４、…であり、第２フィールドでは、Ｖ１１＝Ｐ１２＋Ｐ１３、Ｐ１２＝Ｐ１４＋Ｐ１５、…となる。
【００３０】
また、フィールドごとに混合ペアを切り替えることによるＣＣＤ１０３からの出力信号の空間位置の関係を図２(b)に示す。
【００３１】
図２(b)に示すように、ＮＴＳＣ方式の場合、第１、第２フィールド共にライン数は２４０ラインで、かつ、ライン間隔はＶfであり、第１フィールドと第２フィールドとでは、Ｖf／２分だけライン位相が異なっている。
【００３２】
図３(a)，(b)は、この実施の形態１に用いるＣＣＤ１０３の静止画撮影時の読み出し動作の説明図である。
【００３３】
図３において、ＣＣＤ１０３上には、色差線順次方式のカラーフィルタが配置されている。同図中、Ｙeはイエロー、Ｍgはマゼンタ、Ｃyはシアン、Ｇはグリーンの各カラーフィルタを表している。
【００３４】
また、図３において、図２に示した構成と同じ部分には同じ番号を付している。そして、静止画撮影時の場合において、動画撮影時の場合と異なるのは、電荷検出部２０２の出力信号が図１に示したアナログ処理回路１０６、Ａ／Ｄ１０７を経て奇数メモリ１０８または偶数ラインメモリ１０９に接続されるように構成されていることである。
【００３５】
このように構成された撮像装置において、ここでは特に静止画撮影時の動作について説明する。
【００３６】
レンズ１０１及び絞り１０２を通過した被写体像は、ＣＣＤ１０３によって光電変換される。この場合、絞り１０２により遮光される直前の１フィールド期間が静止画撮影用の期間となる。そして、絞り１０２により遮光されることによって、ＣＣＤ１０３では、まず、図３(a)に示すように、奇数ラインの光電変換部２０３の電荷が垂直転送部２０４に移動し、垂直転送部２０４内部を転送し水平転送部２０１、電荷検出部２０２を経て出力され、奇数ラインメモリ１０８に記録される。
【００３７】
次に、図３(b)に示すように、偶数ラインの光電変換部２０３の電荷が垂直転送部２０４に移動し、垂直転送部２０４内部を転送し、水平転送部２０１、電荷検出部２０２を経て出力され偶数ラインメモリ１０９に記録される。
【００３８】
これにより、動画撮影用のインタレース駆動方式のＣＣＤ１０３からその内部で垂直方向の加算処理を行わない同一タイミングに露光した奇数ライン及び偶数ラインの画素の信号を得ることができる。これは、言い換えれば全画素読み出し撮像素子と同様に、同一タイミングに露光した独立した全画素の信号を得ることと同等である。
【００３９】
このようにして奇数ラインメモリ及び偶数ラインメモリに記録されたＣＣＤ１０３の撮像信号は、垂直加算回路１１１、カメラ部信号処理回路１１２を経て出力される。この動作タイミングを図４および図５を用いて説明する。
【００４０】
図４は静止画像作成の動作タイミング図、図５は信号経路の説明図であり、図５(a)は奇数ライン処理時、図５(b)は偶数ライン処理時をそれぞれ示している。
【００４１】
図４において、４０１は垂直方向の基準信号であるＶＤ信号、４０２は静止画撮影パルス、４０３は遮光動作、４０４、４０５は固体撮像素子のＶＣＣＤの駆動パルスである。なお、４０４は奇数ラインの光電変換素子蓄積電荷読みだしゲートを兼ね、４０５は偶数ラインの光電変換素子蓄積電荷読みだしゲートを兼ねている場合を示している。
【００４２】
４０６は奇数ラインの光電変換素子蓄積電荷蓄積時間、４０７は偶数ラインの光電変換素子蓄積電荷蓄積時間、４０８はＣＣＤ固体撮像素子の出力タイミング、４０９はメモリ書き込みタイミング、４１０はメモリからの読み出しと信号処理タイミングを表している。
【００４３】
図４において、従来例と異なる点を中心に、図５を用いて以下説明する。
【００４４】
図４に示すように、まず、ｆ２期間に静止画撮影パルス４０２が押されたとすると、ｆ３期間に絞り１０２が閉じられて露光状態から遮光状態となり、ｆ４期間から静止画像作成が開始される。
【００４５】
すなわち、まず、ｆ４期間にＣＣＤ１０３の奇数ラインの信号(Ａ４)が順次読み出されて奇数ラインメモリ１０８に記録される。
【００４６】
次に、ｆ５期間においては、奇数ラインメモリ１０８に記憶されている奇数ラインの信号(Ａ４)が読み出されると共に、セレクタ１１０はフィールド切り替えパルスが入力されると、これに応じてＡ／Ｄ１０７の出力信号を選択する。
【００４７】
これにより、ＣＣＤ１０３から偶数ラインの信号(Ｂ４)が順次読み出されて偶数ラインメモリ１０９に記録されると同時に、セレクタ１１０を経由して垂直加算回路１１１に入力される。
【００４８】
これにより、図５(a)に示すように、垂直加算回路１１１において奇数ラインメモリ１０８からの奇数ラインの信号(Ａ４)とＣＣＤ１０３から出力される偶数ラインの信号(Ｂ４)との垂直方向の加算が行われる。そして、この加算信号を用いてカメラ部信号処理回路１１２において輝度信号(Ｙ)及び色信号(Ｃ)が生成される。
【００４９】
次に、ｆ６期間においては、奇数ラインメモリ１０８に記憶されている奇数ラインの信号(Ａ４)が読み出されると共に、セレクタ１１０はフィールド切り替えパルスが入力されると、これに応じて偶数ラインメモリ１０９から読み出される出力信号(Ｂ４)を選択する。
【００５０】
これにより、図５(b)に示すように、垂直加算回路１１１において奇数ラインメモリ１０８からの奇数ラインの信号(Ａ４)と偶数ラインメモリ１０９からの偶数ラインの信号(Ｂ４)との垂直方向の加算が行われる。そして、この加算信号を用いてカメラ部信号処理回路１１２において輝度信号(Ｙ)及び色信号(Ｃ)が生成される。
【００５１】
この場合、図５(a)(b)に示すように、奇数ライン処理時と偶数ライン処理時とでは、垂直加算の画素の組み合わせを変化させる。すなわち、動画撮影時のインタレース駆動の場合と同等な信号を得るため、垂直方向に隣接した上下ラインの電荷信号を垂直加算回路１１１において混合するが、その際に、この混合のペアをフィールドごとに切り替える。例えば、奇数ライン処理時では、(２n＋１)＋(２n＋２)、(２n＋３)＋(２n＋４)、(２n＋５)＋(２n＋６)、…というように上下の奇数、偶数の両ラインの信号を加算する。また、偶数ライン処理時では、(２n＋２)＋(２n＋３)、(２n＋４)＋(２n＋５)、(２n＋６)＋(２n＋７)、…というように上下の奇数、偶数の両ラインの信号を加算する。
【００５２】
これにより、ＮＴＳＣ方式の場合、奇数ライン処理時と偶数ライン処理時とでは、共に全ライン数は２４０ラインで、かつ、ライン間隔はＶfであり、奇数ライン処理時と偶数ライン処理時とでは、Ｖf／２分だけライン位相が異なったものとなる。
【００５３】
このように、インタレース駆動の場合と同等の信号が得られるので、カメラ部信号処理回路１１２では、通常の動画の場合と同じフィールド画像に対する信号処理を行うことができる。つまり、輝度信号(Ｙ)及び色信号(Ｃ)は、インタレース信号形式となるので、その後、図外のインタレース信号処理回路を経て記録媒体等に入力される。このインタレース信号処理回路としては、動画像信号処理回路、例えばＤＶフォーマット記録信号処理回路があり、記録媒体としてはテープ等が挙げられる。
【００５４】
また、ｆ５の期間でＣＣＤ１０３からの信号読み出しが完了するので、ｆ６の期間よりも以降は、次の撮影に備えて絞り１０２が開かれて遮光状態から露光状態となる。
【００５５】
以上のように、この実施の形態１では、動画撮影用のインタレース駆動方式の撮像素子から撮像素子内で垂直方向の加算処理を行わない同一タイミングで露光した奇数ライン及び偶数ラインの画素の信号を得た後、垂直加算回路１１１にて垂直方向の加算処理を行う際に、ＣＣＤ１０３から出力される偶数ラインの信号を偶数ラインメモリ１０９に記憶すると共に、この偶数ラインの信号を垂直加算回路１１１に与えて奇数ラインメモリ１０８からの出力信号との間で垂直加算処理するようにしているので、静止画像作成に要する時間を従来の４フィールド期間から３フィールド期間に短縮することが可能であり、しかも、インタレース信号形式の静止画の信号を得ることができる。
【００５６】
(実施の形態２)
図６は、本発明の実施の形態２に係る撮像装置のブロック図であり、図１に示した実施の形態１の構成と対応する部分には同一の符号を付す。
【００５７】
図６において図１と異なるのは、ＹＣメモリ１１３を備えたことである。
【００５８】
その他の構成は、実施の形態１の場合と同じであるから、ここでは詳しい説明は省略する。
【００５９】
このように構成された撮像装置における静止画撮影動作を、以下、先の図４、ならびに図７および図８に示した信号経路の説明図を用いて説明する。
【００６０】
実施の形態１と同様に、ｆ２期間に静止画撮影パルス４０２が押されたとすると、ｆ３期間で絞り１０２が閉じられて露光状態から遮光状態となり、ｆ４期間から静止画像作成を開始している。
【００６１】
そして、まず、ｆ４期間にＣＣＤ１０３の奇数ラインの信号(Ａ４)が読み出され奇数ラインメモリ１０８に記録される。
【００６２】
次に、ｆ５期間にＣＣＤ１０３の偶数ラインの信号(Ｂ４)が読み出され偶数ラインメモリ１０９に記録されると共に、セレクタ１１０がＡ／Ｄ１０７出力信号、つまり偶数ラインメモリ１０９への入力信号をフィールド切り替えパルスにより選択する。
【００６３】
これにより、図７に示すように、垂直加算回路１１１において奇数ラインメモリ１０８からの奇数ラインの信号とＣＣＤ１０３からの偶数ラインの信号の垂直方向の加算が行われ、この加算信号を用いてカメラ部信号処理回路１１２にて輝度信号(Ｙ)及び色信号(Ｃ)が生成され、ＹＣメモリ１１３の奇数ライン領域に記録される。
【００６４】
次に、ｆ６期間にセレクタ１１０が偶数ラインメモリ１０９の出力信号をフィールド切り替えパルスにより選択し、図８に示すように、垂直加算回路１１１において奇数ラインメモリ１０８からの奇数ラインの信号と偶数ラインメモリ１０９からの偶数ラインの信号の垂直方向の加算が行われ、この加算信号を用いてカメラ部信号処理回路１１２にて輝度信号(Ｙ)及び色信号(Ｃ)が生成され、ＹＣメモリ１１３の偶数ライン領域に記録される。
【００６５】
ここで、図７に示した奇数ライン処理と図８に示した偶数ライン処理とでは、実施の形態１の場合と同様に、垂直加算の画素の組み合わせを変化させる。これにより、ＮＴＳＣ方式の場合、奇数ライン処理時と偶数ライン処理時とでは、共に全ライン数は２４０ラインで、かつ、ライン間隔はＶfであり、奇数ライン処理時と偶数ライン処理時とでは、Ｖf／２分だけライン位相が異なったものとなる。
【００６６】
このように、インタレース駆動の場合と同等の信号が得られるので、カメラ部信号処理回路１１２では、通常の動画と同じフィールド画像に対する信号処理を行うことになる。
【００６７】
このインタレース信号形式の輝度信号(Ｙ)及び色信号(Ｃ)をＹＣメモリ１１３の奇数ライン領域と偶数ライン領域とにそれぞれ記憶した後は、これらの輝度信号(Ｙ)及び色信号(Ｃ)を奇数ライン領域と偶数ライン領域とから交互に読み出すことで、ＹＣメモリ１１３からはプログレッシブ信号形式の信号を出力することが可能になる。
【００６８】
以上のように、この実施の形態２では、実施の形態１の場合と同様に、静止画像作成に要する時間を従来の４フィールド期間から３フィールド期間に短縮することが可能であり、しかも、その後、輝度信号(Ｙ)及び色信号(Ｃ)をＹＣメモリ１１３に記憶することにより、プログレッシブ信号形式(ノンインタレース信号形式)の静止画の信号を得ることが可能となる。したがって、その後、プログレッシブ信号処理回路を経て記録媒体等にも入力することが可能となる。このプログレッシブ信号処理回路としては、静止画信号処理回路例えばＪＰＥＧ信号処理があり、記録媒体としてはメモリカード等がある。
【００６９】
(実施の形態３)
図９は、本発明の実施の形態３に係る撮像装置のブロック図であり、図１に示す実施の形態１の構成と対応する部分には同一の符号を付す。
【００７０】
図９において、図１と異なるのは、偶数ラインメモリ１０９に代えて１Ｈメモリ１１４を設けたことである。
【００７１】
その他の構成は、実施の形態１の場合と同じであるから、ここでは詳しい説明は省略する。
【００７２】
このように構成された撮像装置の静止画撮影時の動作について、以下、図１０ないし図１２を用いて説明する。
【００７３】
図１０は静止画像作成の動作タイミング図、図１１は信号経路の説明図、図１２は撮像素子の動作説明図である。
【００７４】
図１０において、実施の形態１の図４と同一部分には同じ符号を記している。
【００７５】
図１０に示すように、ｆ２期間に静止画撮影パルス４０２が押されたとすると、ｆ３期間に絞り１０２が閉じられて露光状態から遮光状態となり、ｆ４期間から静止画像作成が開始される。
【００７６】
すなわち、まず、ｆ４期間にＣＣＤ１０３の奇数ラインの信号(Ａ４)が順次読み出されて奇数ラインメモリ１０８に記録される。
【００７７】
次に、ｆ５期間からｆ６期間の２フィールド期間にわたってＣＣＤ１０３の偶数ラインの信号(Ｂ４)が順次読み出される。そして、偶数ラインの信号(Ｂ４)は、１ラインごとに１Ｈメモリ１１４に記録される。セレクタ１１０は、ライン切り替えパルスが入力されるたびに、これに応じてＡ／Ｄ１０７の出力信号と１Ｈメモリ１１４からの出力信号のいずれか一方を交互に選択する。また、この動作に並行して、奇数ラインメモリ１０８に対する読み出しアドレス制御により、奇数ラインメモリ１０８に記憶されている奇数ラインの信号(Ａ４)が読み出される。
【００７８】
これにより、垂直加算回路１１１においては、図１１に示すようにして上下に隣接する各ラインの垂直加算が行われる。
【００７９】
まず、第１のラインでは、奇数ラインメモリ１０８からの(２n＋１)ラインの信号とＣＣＤ１０３からの(２n＋２)ラインの信号との垂直方向の加算が行われる。
【００８０】
第２のラインでは、奇数ラインメモリ１０８からの(２n＋３)ラインの信号と１Ｈメモリ１１４からの(２n＋２)ラインの信号との垂直方向の加算が行われる。
【００８１】
第３のラインでは、奇数ラインメモリ１０８からの奇数ライン(２n＋３)ラインの信号とＣＣＤ１０３からの(２n＋４)ラインの信号との垂直方向の加算が行われる。
【００８２】
第４のラインでは、奇数ラインメモリ１０８からの(２n＋５)ラインの信号と１Ｈメモリ１１４からの(２n＋４)ラインの信号との垂直方向の加算が行われる。
【００８３】
これを、垂直加算回路１１１に入力される信号として見ると、奇数ラインメモリ１０８からは、最初は(２n＋１)ラインの信号が出力されるが、それ以降では、(２n＋３)、(２n＋３)、(２n＋５)、(２n＋５)、…というように奇数ラインの信号が２ライン期間にわたって与えられる。また、セレクタ１１０からは、(２n＋２)、(２n＋２)、(２n＋４)、(２n＋４)、(２n＋６)、(２n＋６)、…というように、偶数ラインの信号が２ライン期間にわたって与えられる。
【００８４】
そして、垂直加算回路１１１で得られた加算信号がカメラ部信号処理回路１１２に入力され、このカメラ部信号処理回路１１２において輝度信号(Ｙ)及び色信号(Ｃ)が生成される。
【００８５】
上記の垂直加算処理を行う際のＣＣＤ１０３からの電荷信号の読み出し動作を図１２を用いてさらに詳しく説明する。
【００８６】
図１２において、９０１は水平方向の基準信号であるＨＤ信号、９０２はライン切り替えパルス、９０３はＶＣＣＤの駆動パルスである。なお、９０３は垂直方向の転送用パルスを示している。９０４はＨＣＣＤの駆動パルス、９０５はＣＣＤ１０３からの偶数ラインにおける電荷信号の出力タイミングを表している。
【００８７】
図１２に示すように、ライン切り替えパルス９０２が「Ｈ」の状態においては、ＶＣＣＤ２０４に対する駆動パルス９０３が発生せず、したがって、垂直方向の転送が停止する。このため、ＣＣＤ１０３から出力される偶数ラインの信号は、ＣＣＤ出力タイミング９０５に示すように、２ライン間隔で出力される。
【００８８】
このように、ｆ５及びｆ６期間においては、ＣＣＤ１０３からは、偶数ラインの信号が２ライン間隔で出力されるため、ライン切り替えパルスによってセレクタ１１０をＡ／Ｄ１０７出力信号と１Ｈメモリ１１４の出力信号とを切り替えることで、セレクタ１１０からは、ＣＣＤ１０３の偶数ラインの同じ信号を２ライン期間にわたって継続して出力することができる。
【００８９】
なお、上述のように、奇数ラインメモリ１０８からは、読み出しアドレス制御によって奇数ラインの信号を２ラインの期間にわたって出力する。
【００９０】
これにより、第１のラインでは、(２n＋１)領域の撮像信号(Ｙe，Ｃy)と(２n＋２)領域の撮像信号(Ｍg，Ｇ)とが垂直加算回路１１１において垂直方向に加算されて加算信号(Ｙe＋Ｍg，Ｃy＋Ｇ)となり、この加算信号はその後カメラ部信号処理回路１１２を経て出力される。
【００９１】
続いて、第２のラインでは、(２n＋２)領域の撮像信号(Ｍg，Ｇ)と(２n＋３)領域の撮像信号(Ｙe，Ｃy)とが垂直加算回路１１１において垂直方向に加算されて加算信号(Ｙe＋Ｍg，Ｃy＋Ｇ)となり、この加算信号はその後カメラ部信号処理回路１１２を経て出力される。
【００９２】
以下、同様に、各ライン毎に垂直加算の画素の組み合わせを変化することで、インタレース駆動時の奇数ラインの信号と偶数ラインの信号を交互に生成することになり、カメラ部信号処理回路１１２では、１フレームが４８０ラインからなるフレーム画像に対する信号処理を行うことになる。
【００９３】
このように、輝度信号(Ｙ)及び色信号(Ｃ)はプログレッシブ信号形式(ノンインタレース信号形式)となるので、その後、図外のプログレッシブ信号処理回路を経て記録媒体等に入力される。このプログレッシブ信号処理回路としては、静止画信号処理回路、例えばＪＰＥＧ信号処理回路があり、記録媒体としてはメモリカード等が挙げられる。
【００９４】
以上のように、この実施形態３では、静止画像作成に要する時間を従来の４フィールド期間から３フィールド期間に短縮することが可能であり、しかも、プログレッシブ信号形式の静止画の信号を得ることができる。さらに、実施の形態１，２に比べて画像メモリ１１４のメモリ容量を削減することが可能である。
【００９５】
(実施の形態４)
図１３は、本発明の実施の形態４に係る撮像装置のブロック図であり、図９に示した実施の形態３の構成と対応する部分には同一の符号を付す。
【００９６】
この実施の形態４において、図９に示した実施の形態３の場合の構成と異なるのは、ＹＣメモリ１１３を備えたことである。
【００９７】
その他の構成は、実施の形態３の場合と同じであるから、ここでは詳しい説明は省略する。
【００９８】
このように構成された撮像装置における静止画撮影時の動作について、以下、図１４に示す信号経路の説明図を用いて説明する。なお、静止画像作成の動作タイミングは、実施の形態３の図１０および図１１に示した内容と同じであり、ＣＣＤ１０３の動作も実施の形態３の図１２の場合と同じであるので、詳しい説明は省略する。
【００９９】
この実施の形態４においても、実施の形態３の場合と同様に、第１のラインでは、(２n＋１)領域の撮像信号(Ｙe，Ｃy)と(２n＋２)領域の撮像信号(Ｍg，Ｇ)とが垂直加算回路１１１において垂直方向に加算され、この加算信号(Ｙe＋Ｍg，Ｃy＋Ｇ)がカメラ部信号処理回路１１２を経てＹＣメモリ１１３の(２n＋１)領域に記録される。
【０１００】
続いて、第２のラインでは、(２n＋２)領域の撮像信号(Ｍg，Ｇ)と(２n＋３)領域の撮像信号(Ｙe，Ｃy)とが垂直加算回路１１１にて垂直方向に加算され加算信号(Ｙe＋Ｍg，Ｃy＋Ｇ)がカメラ部信号処理回路１１２を経てＹＣメモリ１１３の（２n＋２）領域に記録される。
【０１０１】
以下、同様に、各ライン毎に垂直加算の画素の組み合わせを変化することでインタレース駆動時の奇数ラインの信号と偶数ラインの信号を交互に生成することになり、カメラ部信号処理回路１１２では、１フレームが４８０ラインからなるフレーム画像に対する信号処理を行うことになる。
【０１０２】
このように、輝度信号(Ｙ)及び色信号(Ｃ)はプログレッシブ信号形式(ノンインタレース信号形式)となるので、その後、このプログレッシブ信号形式の輝度信号(Ｙ)及び色信号(Ｃ)をＹＣメモリ１１３に記憶することにより、ＹＣメモリ１１３からはインタレース信号形式とすることが可能になる。したがって、その後、図外のインタレース信号処理回路を経て記録媒体等にも入力することが可能となる。このインタレース信号処理回路としては、動画像信号処理回路、例えばＤＶフォーマット記録信号処理があり、記録媒体としてはテープ等が挙げられる。
【０１０３】
以上のように、この実施の形態４では、静止画像作成に要する時間を従来の４フィールド期間から３フィールド期間に短縮することが可能であり、しかも、実施の形態１，２に比べて画像メモリ１１４のメモリ容量を削減することが可能である。さらに、輝度信号(Ｙ)と色信号(Ｃ)とをＹＣメモリ１１３に記憶することにより、インタレース信号形式の静止画を得ることが可能となる。
【０１０４】
(実施の形態５)
図１５は、本発明の実施の形態５に係る撮像装置のブロック図であり、図１３に示した実施の形態４の構成と対応する部分には同一の符号を付す。
【０１０５】
この実施の形態５において、図１３に示した実施の形態４の場合と構成が異なるのは、Ａ／Ｄ１０７と奇数ラインメモリ１０８との間にセレクタ１１５を設けるとともに、ＹＣメモリ１１３の出力と奇数ラインメモリ１０８の出力を選択するセレクタ１１６を設け、さらに、ＹＣメモリ１１３のメモリ容量を実施の形態４の場合の半分(ここでは、２４０ライン分のメモリ容量)に設定していることである。
【０１０６】
その他の構成は、実施の形態４の場合と同じであるから、ここでは詳しい説明は省略する。
【０１０７】
このように構成された撮像装置における静止画撮影時の動作について、以下、図１６に示す信号経路の説明図を用いて説明する。なお、静止画像作成の動作タイミングは、実施の形態３の図１０および図１１に示した内容と同じであり、また、ＣＣＤ１０３の読み出し動作も実施の形態３の図１２に示した内容と同じであるので、詳しい説明は省略する。
【０１０８】
セレクタ１１５は、図１０に示したｆ４期間ではＡ／Ｄ１０７の出力が奇数ラインメモリ１０８に与えられるように接続を切り替えているため、ＣＣＤ１０３の奇数ラインの信号(Ａ４)が順次読み出されて奇数ラインメモリ１０８に記録される。その後、セレクタ１１５は、１フレーム分の静止画信号処理が終了するまでは、カメラ部信号処理回路１１２の出力が奇数ラインメモリ１０８に与えられるように接続を切り替える。
【０１０９】
実施の形態３の場合と同様に、図１０に示したｆ５及びｆ６の両期間においては、ＣＣＤ１０３からの出力は２ライン間隔となり、Ａ／Ｄ１０７の出力信号と１Ｈメモリ１１４の出力信号とセレクタ１１０で切り替えることで、ＣＣＤ１０３の偶数ラインの信号を２ライン期間にわたって出力する。
【０１１０】
また、奇数ラインメモリ１０８からは、読み出しアドレスを制御することにより、奇数ラインの信号を２ライン期間にわたって出力する。
【０１１１】
これにより、まず、第１のラインでは、奇数ラインメモリ１０８からの(２n＋１)ラインの信号(Ｙe，Ｃy)とＣＣＤ１０３からの(２n＋２)ラインの信号(Ｍg，Ｇ)とが垂直加算回路１１１において垂直方向に加算されて加算信号(Ｙe＋Ｍg，Ｃy＋Ｇ)となり、この加算信号がカメラ部信号処理回路１１２によって輝度信号(Ｙ)及び色信号(Ｃ)として生成され、これらの信号はＹＣメモリ１１３に記憶されることなくセレクタ１１５にフィードバックされて奇数ラインメモリ１０８の(２n＋１)領域に記録される。
【０１１２】
次に、第２のラインでは、１Ｈメモリ１１４からの(２n＋２)ラインの信号(Ｍg，Ｇ)と奇数ラインメモリ１０８からの(２n＋３)ラインの信号(Ｙe，Ｃy)とが垂直加算回路１１１において垂直方向に加算されて加算信号(Ｙe＋Ｍg，Ｃy＋Ｇ)となり、この加算信号がカメラ部信号処理回路１１２によって輝度信号(Ｙ)及び色信号(Ｃ)として生成され、これらの信号がＹＣメモリ１１３の(２n＋２)領域に記録される。
【０１１３】
第３のラインでは、奇数ラインメモリ１０８からの(２n＋３)ラインの信号(Ｙe，Ｃy)とＣＣＤ１０３からの(２n＋４)ラインの信号(Ｇ，Ｍg)とが垂直加算回路１１１において垂直方向に加算されて加算信号(Ｙe＋Ｇ，Ｃy＋Ｍg)となり、この加算信号がカメラ部信号処理回路１１２によって輝度信号(Ｙ)及び色信号(Ｃ)として生成され、これらの信号はＹＣメモリ１１３に記憶されることなくセレクタ１１５にフィードバックされて奇数ラインメモリ１０８の(２n＋３)領域に記録される。
【０１１４】
次に、第４のラインでは、１Ｈメモリ１１４からの(２n＋４)ラインの信号(Ｇ，Ｍg)と奇数ラインメモリ１０８からの(２n＋５)ラインの信号(Ｙe，Ｃy)とが垂直加算回路１１１において垂直方向に加算されて加算信号(Ｙe＋Ｇ，Ｃy＋Ｍg)となり、この加算信号がカメラ部信号処理回路１１２によって輝度信号(Ｙ)及び色信号(Ｃ)として生成され、これらの信号がＹＣメモリ１１３の(２n＋４)領域に記録される。
【０１１５】
以下、同様に、１ライン毎に垂直加算の画素の組み合わせを変化することで、図１０のｆ５およびｆ６の期間が経過した後においては、奇数ラインメモリ１０８には、奇数ラインの１フィールド分(ここでは２４０ライン分)の輝度信号(Ｙ)及び色信号(Ｃ)が記憶され、また、ＹＣメモリ１１３には、偶数ラインの１フィールド分(ここでは２４０ライン分)の輝度信号(Ｙ)及び色信号(Ｃ)が記憶される。よって、ＹＣメモリ１１３は奇数ラインメモリ１０８と同等サイズのメモリ容量があれば良い。
【０１１６】
その後、セレクタ１１６をフィールドごとに切り替えることにより、たとえば奇数ラインメモリ１０８から奇数ラインの１フィールド分の輝度信号(Ｙ)及び色信号(Ｃ)を読み出した後、次に、ＹＣメモリ１１３から偶数ラインの１フィールド分の輝度信号(Ｙ)及び色信号(Ｃ)を読み出すようにすれば、インタレース信号形式とすることが可能になる。
【０１１７】
したがって、その後、図外のインタレース信号処理回路を経て記録媒体等にも入力することが可能となる。このインタレース信号処理回路としては、動画像信号処理回路、例えばＤＶフォーマット記録信号処理回路があり、記録媒体としてはテープ等が挙げられる。
【０１１８】
以上のように、この実施形態５では、静止画像作成に要する時間を従来の４フィールド期間から３フィールド期間に短縮することが可能であり、しかも、実施の形態４の場合よりもさらに画像メモリ１１３のメモリ容量を削減することが可能である。さらに、輝度信号(Ｙ)と色信号(Ｃ)とを奇数ラインメモリ１０８およびＹＣメモリ１１３に記憶することにより、インタレース信号形式の静止画を得ることが可能となる。
【０１１９】
なお、上記の実施の形態１〜５においては、ＣＣＤ１０３のフィールド色差線順次方式のカラーフィルタとしてＹe，Ｍg，Ｃy，Ｇの場合を示したが、これに限るものでない。
【０１２０】
また、上記の実施の形態１〜５の静止画作成時の動作タイミングにおいて、１フィールド期間にＣＣＤ１０３の奇数ラインの信号を読み出す場合を説明したが、これに限るものでなく、静止画撮影用に高画素数の場合、例えば１２８０Ｈ×９６０Ｖの画素数をもつＣＣＤ１０３を用いて動画撮影と同等程度の周波数で処理を行った場合、それぞれの処理に４倍の期間(例：奇数ライン信号の読み出し期間は約４フィールド)が必要になり、その場合、静止画撮影の所要時間の短縮時間も同様に４倍の効果がある。
【０１２１】
【発明の効果】
以上のように、本発明の撮像装置においては、動画撮影用のインタレース駆動方式の撮像素子を備える場合において、ぶれのないフレーム静止画撮影を静止画像の作成に必要な所要時間を短縮して実現することが可能である。
【０１２２】
さらに、この効果を維持しつつ静止画撮影に必要なメモリ容量を削減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における撮像装置のブロック図
【図２】同実施の形態１における撮像素子の動画撮影時の読み出し動作の説明図
【図３】同実施の形態１における撮像素子の静止画撮影時の読み出し動作の説明図
【図４】同実施の形態１における静止画像作成時の動作タイミング図
【図５】同実施の形態１における静止画像作成時の信号経路の説明図
【図６】本発明の実施の形態２における撮像装置のブロック図
【図７】同実施の形態２における奇数ライン処理時の信号経路の説明図
【図８】同実施の形態２における偶数ライン処理時の信号経路の説明図
【図９】本発明の実施の形態３における撮像装置のブロック図
【図１０】同実施の形態３における静止画像作成時の動作タイミング図
【図１１】同実施の形態３における静止画像作成時の信号経路の説明図
【図１２】同実施の形態３における撮像素子の偶数ラインの読み出し動作の説明図
【図１３】本発明の実施の形態４における撮像装置のブロック図
【図１４】同実施の形態４における静止画像作成時の信号経路の説明図
【図１５】本発明の実施の形態５に係る撮像装置のブロック図
【図１６】同実施の形態５における静止画像作成時の信号経路の説明図
【図１７】従来例における静止画像作成時の動作タイミング図
【符号の説明】
１０１  レンズ
１０２  絞り
１０３  撮像素子
１０４  撮像素子駆動回路
１０５  撮像素子駆動制御回路
１０６  アナログ信号処理部
１０７  Ａ／Ｄ
１０８  奇数ラインメモリ
１０９  偶数ラインメモリ
１１０  セレクタ
１１２  カメラ部信号処理回路
１１３  ＹＣメモリ
１１４  １Ｈメモリ
１１５  セレクタ
１１６  セレクタ
【図１】
0003666563.tif 000002
【図２】
0003666563.tif 000003
【図３】
0003666563.tif 000004
【図４】
0003666563.tif 000005
【図５】
0003666563.tif 000006
【図６】
0003666563.tif 000007
【図７】
0003666563.tif 000008
【図８】
0003666563.tif 000009
【図９】
0003666563.tif 000010
【図１０】
0003666563.tif 000011
【図１１】
0003666563.tif 000012
【図１２】
0003666563.tif 000013
【図１３】
0003666563.tif 000014
【図１４】
0003666563.tif 000015
【図１５】
0003666563.tif 000016
【図１６】
0003666563.tif 000017
【図１７】
0003666563.tif 000018