(57)【特許請求の範囲】
【請求項１】
装着されたディスクに記録された信号を再生するため、前記ディスクをモータにより駆動するディスク駆動装置であって、
前記モータを駆動したとき誘起される複数の電圧に応じて、位相切り替えのタイミングを示すエッジ信号を生成するエッジ信号生成手段と、
前記エッジ信号の間隔に応じて、前記最大値の遷移期間を算出する遷移期間算出手段と、  前記エッジ信号に応じて、少なくとも前記最大値の遷移開始又は遷移終了タイミングを決定するタイミング制御手段と、
前記遷移開始又は遷移終了タイミングと前記遷移期間を用いて演算処理し、最大リミッタ値を決定するリミッタ値決定手段と、
前記エッジ信号と前記リミッタ値決定手段の出力信号に応じて、前記駆動電圧を所定値以下に制限するリミッタ回路と
を備えたことを特徴とするディジタルディスク駆動装置。
【請求項２】
前記リミッタ値決定手段は、異なる二つのレベル間で前記最大値を遷移させると共に、供給されたコマンドをマイクロコンピュータに供給し、前記レベル間における遷移時間を一定値又は可変値とする遷移パターン選択手段を含む請求項１に記載のディジタルディスク駆動装置。
【請求項３】
前記リミッタ値決定手段は、供給されたコマンド信号をマイクロコンピュータに供給し、前記最大リミッタ値をソフトスイッチング制御するか、一定値とするかを選択する選択手段を含む請求項１に記載のディジタルディスク駆動装
置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、装着されたディスクに記録された信号を再生するためのディジタルディスク駆動装置に関するものである。
【０００２】
【従来の技術】
ポータブルＭＤプレーヤなどの回転系を有するシステムにおいては、該回転系に含まれたスピンドルモータによる騒音が問題となっている。また特に、パルス幅変調信号を直接的に供給することによって該スピンドルモータを駆動するダイレクトＰＷＭ方式では、相切り替え時に生じる急激な電流変動に起因するノイズが大きな問題とされる。
【０００３】
ここで、上記ノイズを低減する方法として、スピンドルモータの相切り替え前後において該モータに流れる電流を小さくするソフトスイッチング駆動（制御）方式が知られている。
【０００４】
しかしながら、上記ソフトスイッチング駆動方式は、モータドライバに含まれたトランジスタにより構成されるアナログ回路により実現されているため、該回路の集積度を十分高めることができず、コストを低減することができないという問題がある。
【０００５】
また、ソフトスイッチング駆動方式を実現する従来の回路は、上記のようにモータドライバ内に予め所定の仕様で作り込まれているため、マイコン（ＭＣＵ）などの外部装置を用いることによって該駆動方式に係るパラメータを自由に設定することができないという問題もある。すなわち、該モータの特性が変化した場合などにおいては、モータドライバの回路構成を変更する必要が生じてしまうという問題がある。
【０００６】
【発明が解決しようとする課題】
本発明は、上記のような問題を解消するためになされたもので、回路規模及びコストが低減されると共に、汎用性が高められたディジタルディスク駆動装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の目的は、装着されたディスクに記録された信号を再生するため、ディスクをモータにより駆動するディジタルディスク駆動装置であって、モータを駆動したとき誘起される複数の電圧に応じて、位相切り替えのタイミングを示すエッジ信号を生成するエッジ信号生成手段と、エッジ信号に応じて、モータを駆動する駆動電圧の最大値を制御する駆動電圧制御手段とを備えたことを特徴とするディジタルディスク駆動装置を提供することにより達成される。
【０００８】
このような手段によれば、駆動電圧制御手段は、位相切り替えタイミングにおいて駆動電圧を容易かつ確実に低減することができる。そして、駆動電圧制御手段は、例えば、エッジ信号に応じて駆動電圧を所定値以下に制限するリミッタ回路により実現することができる。
ここで、上記駆動電圧制御手段は、異なる二つのレベル間で最大値を遷移させると共に、供給されたコマンドに応じて、上記レベル間における遷移時間を一定値又は可変値とする遷移パターン選択手段を含むものとすれば、自由度の高いソフトスイッチング制御を実現することができる。
【０００９】
また、駆動電圧制御手段は、エッジ信号の間隔に応じて、最大値の遷移期間を算出する遷移期間算出手段と、エッジ信号に応じて、少なくとも最大値の遷移開始又は遷移終了タイミングを決定するタイミング制御手段とを含み、遷移開始又は遷移終了タイミングと遷移期間とに応じて、最大値を制御するものとすることができる。
【００１０】
このような手段によれば、簡易な構成によりいわゆるソフトスイッチングを実現することができる。
【００１１】
また、供給されたコマンド信号に応じて、上記最大値をソフトスイッチング制御するか、一定値とするかを選択する選択手段を含むものとすれば、モータの制御方法における自由度を高めることができる。
【００１２】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１３】
図１は、本発明の実施の形態に係るディジタルディスク駆動装置の全体構成を示すブロック図である。図１に示されるように、本発明の実施の形態に係るディジタルディスク駆動装置は、ディスク１を回転させるスピンドルモータ３と、ディスク１に記録された信号を読み取る読み取り部５と、モータドライバ１０と、ＲＦアンプ１１と、システムＬＳＩ２０と、ヘッドホンアンプ２１とを備える。そして、読み取り部５はピックアップ７と、レーザダイオード（ＬＤ）及びフォトディテクトＩＣ（ＰＤ）からなる素子部９とを含む。また、システムＬＳＩ２０はＣＬＶサーボ回路１３とモータコントローラ１５、及びＭＣＵ１７とを含む。なお、上記スピンドルモータ３は、モータの回転位置を検出するホール素子を持たないブラシレスの三相モータ（以下において、単に「モータ」とも呼ぶ。）よりなるが、詳しくは後述する。
【００１４】
ここで、スピンドルモータ３及び読み取り部５はモータドライバ１０に接続され、ＲＦアンプ１１は素子部９に接続される。また、システムＬＳＩ２０は、モータドライバ１０及びＲＦアンプ１１に接続され、ヘッドホンアンプ２１はシステムＬＳＩ２０に接続される。
そして、モータコントローラ１５はモータドライバ１０に接続され、ＣＬＶサーボ回路１３はモータコントローラ１５及びＭＣＵ１７に接続される。また、ＭＣＵ１７はモータコントローラ１５に接続される。
【００１５】
上記のような構成を有する本実施の形態に係るディスク駆動装置では、素子部９に含まれたフォトディテクトＩＣにより検知された信号がＲＦアンプ１１により増幅され、システムＬＳＩ２０によって所定の処理が施される。そして、該信号はヘッドホンアンプ２１により増幅され、オーディオ信号として出力される。
【００１６】
一方、ＣＬＶサーボ回路１３は、ＭＣＵ１７から供給される信号SWDT,SCLK,XLATに応じてパルス幅変調を実行することにより、信号ＳＰＦを生成してモータコントローラ１５へ供給する。なお、ＣＬＶサーボ回路１３は、信号ＸＷＬを生成してモータコントローラ１５へ供給する。
【００１７】
また、モータコントローラ１５は、ＭＣＵ１７から供給される信号SWDT,SCLK,XLATにより制御され、ＣＬＶサーボ回路１３から供給される信号ＳＰＦに基づいてスピンドルモータ３を駆動するためのドライブ電圧ＶＳを生成して、モータドライバ１０へ供給する。さらに、モータコントローラ１５は、スピンドルモータ３を制御するための論理ドライブ信号ＤＵ，ＤＶ，ＤＷを生成してモータドライバ１０へ供給する。
そして、モータドライバ１０は、供給された論理ドライブ信号ＤＵ，ＤＶ，ＤＷ及びドライブ電圧ＶＳに応じてモータの回転位置を示す信号ＣＵ，ＣＶ，ＣＷを生成し、モータコントローラ１５へ供給する。
【００１８】
図２は、図１に示されたモータドライバ１０に含まれたドライブ部１０ａの構成を示す図である。図２に示されるように、ドライブ部１０ａは三相制御部２３とプリドライバ２５、コンパレータ２７、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６及び中間ノードＮ１〜Ｎ３を含む。ここで、三相制御部２３はモータコントローラ１５に接続され、プリドライバ２５は三相制御部２３に接続される。
【００１９】
一方、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２とＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４、及びＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ６は、それぞれ電源電圧ノードＶｃｃと接地ノードとの間に直列接続され、各々のＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６のゲートは、プリドライバ２５に接続される。
【００２０】
また、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２の間に位置する中間ノードＮ１と、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４の間に位置する中間ノードＮ２、及びＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ６の間に位置する中間ノードＮ３は、モータＴＰＭとコンパレータ２７に接続され、モータＴＰＭの中点ＣＰはコンパレータ２７に接続される。なお、上記モータＴＰＭは、図１に示されたスピンドルモータ３に内蔵されるものである。
【００２１】
このような構成を有するドライブ部１０ａでは、三相制御部２３がモータコントローラ１５から供給された論理ドライブ信号ＤＵ，ＤＶ，ＤＷ及びドライブ電圧ＶＳに基づいて、モータＴＰＭを駆動する電流の向きを決定し、該電流の向きを指示する信号をプリドライバ２５へ供給する。このとき、プリドライバ２５は供給された該信号をデコードし、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６のゲートへ閾値電圧以上の電圧を選択的に供給する。これにより、該ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６が選択的にオンされ、中間ノードＮ１〜Ｎ３の電位が調整されることによって、モータＴＰＭへ所定の向きに電流が供給される。
【００２２】
また、コンパレータ２７は、各相の電圧（中間ノードＮ１〜Ｎ３の電位）と中点ＣＰの電位とを比較することによって、モータの回転位置を示す信号ＣＵ，ＣＶ，ＣＷを生成し、モータコントローラ１５へ供給する。
【００２３】
以下において、図３及び図４に示されたタイミングチャートを参照しつつ、図２に示されたモータＴＰＭの制御方法を説明する。ここで、図３（ａ）〜（ｃ）はそれぞれ図２に示された中間ノードＮ１〜Ｎ３の電位ＶＮ１〜ＶＮ３を示し、図３（ｄ）〜（ｆ）はそれぞれ中間ノードＮ１〜Ｎ３を介して中点ＣＰに流れる電流の大きさＩＵ，ＩＶ，ＩＷを示す。なお、図３（ｇ）に示されたマスクセット信号ＸＭＳと図３（ｈ）に示された信号BUSYについては後述する。
【００２４】
また、図４は、図３に示された電流ＩＵ〜ＩＷとドライブ電圧ＶＳの時刻Ｔ１〜Ｔ３における変化を拡大して示したものである。なお、図３及び図４においては、時刻ＰＴ，Ｔ２において相の切り替えがなされ、図３（ａ）〜（ｃ）に示されるように、これらの相切り替え時においてはスパイク電圧が発生する。
【００２５】
一方、図１に示されたモータコントローラ１５は、図３及び図４に示されるように、モータＴＰＭにおいて相切り替えを行うまでの間、ハイインピーダンス（Hi-Z）の相を保持する。これより例えば、時刻Ｔ１〜Ｔ２の間においては電流ＩＷが０とされる。また、このとき図３（ｄ）及び図４（ａ）に示されるように、中間ノードＮ１から中点ＣＰへ流入する電流ＩＵは、ソフトスイッチングの開始タイミングである時刻Ｔ１から減少させ、相切り替え時である時刻Ｔ２において０あるいは０に近い値とされる。そして、時刻Ｔ２において相切り替えが行われると、図３（ｆ）及び図４（ｃ）に示されるように、中点ＣＰから中間ノードＮ３へ向かう電流ＩＷは、ソフトスイッチングの終了とされる時刻Ｔ３まで徐々に増加される。
【００２６】
なお、図４（ｄ）はドライブ電圧ＶＳをパルス幅変調形式で示したものであるが、図４（ｄ）に示されるように、時刻Ｔ１から時刻Ｔ２まで徐々に低減され、時刻Ｔ２から時刻Ｔ３まで徐々に増加される。以下に、モータコントローラ１５について詳しく説明する。
【００２７】
図５は、図１に示されたモータコントローラ１５の構成を示す図である。図５に示されるように、モータコントローラ１５は、エッジ検出部３１と相切り替え部３３、ドライブ論理・ブレーキ論理回路３５、内挿エッジ回路３７、ディレイ回路３９、コマンドデコードクロック発生部４０、マスク・リミッタ回路４１、ウィンドウ部４３、起動回路４５、ＰＷＭ回路４７、及びＶＳ制御部４９を含む。
【００２８】
ここで、エッジ検出部３１はモータドライバ１０に接続され、相切り替え部３３はエッジ検出部３１に接続され、ドライブ論理・ブレーキ論理回路３５は相切り替え部３３に接続される。また、内挿エッジ回路３７はエッジ検出部３１に接続され、ディレイ回路３９はエッジ検出部３１及び内挿エッジ回路３７に接続される。
【００２９】
また、コマンドデコードクロック発生部４０はＣＬＶサーボ回路１３とディレイ回路３９及びＶＳ制御部４９に接続され、マスク・リミッタ回路４１は相切り替え部３３及びディレイ回路３９に接続され、ウィンドウ部４３はマスク・リミッタ回路４１に接続される。そして、起動回路４５にはスピンドルモータ３を起動させる際に必要とされる起動パラメータが供給され、ＰＷＭ回路４７は起動回路４５に接続される。また、ＶＳ制御部４９はエッジ検出部３１と相切り替え部３３、ディレイ回路３９、ＰＷＭ回路４７及びコマンドデコードクロック発生部４０に接続される。
【００３０】
以下において、上記のような構成を有するモータコントローラ１５の動作を、図６を参照しつつ説明する。なお、図６（ａ）及び図６（ｂ）に示されたドライブ電圧ＶＳは、アナログ形式で示されたものである。
【００３１】
エッジ検出部３１は、図６（ｃ）〜（ｅ）に示された信号ＣＵ，ＣＶ，ＣＷの論理レベルが遷移するタイミング（エッジ）を検出して、エッジ検出信号ＸＥＧを生成し出力する。また、ディレイ回路３９は、エッジ検出部３１により生成されたエッジ検出信号ＸＥＧに応じて、相切り替えタイミングを計算する際に必要とされる遅延量を計算し、スピンドルモータ３の回転速度を表すエッジ間隔信号ＦＥＩを生成する。
【００３２】
なお、エッジ検出部３１により該エッジが正確に検出されない場合には、モータが脱調してしまうため、検出されるエッジが欠如してしまった場合であってもスピンドルモータ３を正常に回転させるよう、内挿エッジ回路３７はエッジ検出部３１から供給されたエッジ検出信号ＸＥＧ及びディレイ回路３９から供給されたエッジ間隔信号ＦＥＩに応じて、エッジを内挿すべく、相切り替え部３３及びディレイ回路３９へエッジ検出信号を供給する。
【００３３】
また、相切り替え部３３は、エッジ検出部３１及び内挿エッジ回路３７から供給される信号と、ディレイ回路３９で決定される遅延量とに応じて、モータＴＰＭの相切り替えタイミングを示すマスクセット信号ＸＭＳを生成し（図６（ｆ））、マスク・リミッタ回路４１及びＶＳ制御部４９へ供給すると共に、スピンドルモータ３の回転を制御する制御信号をドライブ論理・ブレーキ論理回路３５へ供給する。
【００３４】
一方、起動回路４５は、上記のように、供給された起動パラメータに応じてスタート信号ＳＴ及び相切り替え信号を生成し、スタート信号ＳＴを相切り替え部３３へ供給すると共に、相切り替え信号を相切り替え部３３及びＰＷＭ回路４７へ供給する。このとき、ＰＷＭ回路４７は起動回路４５から供給された信号をパルス幅変調してパルス幅変調（ＰＷＭ）信号を生成する。また、ドライブ論理・ブレーキ論理回路３５は、スピンドルモータ３の回転を加速又は減速する回路であって、相切り替え部３３から供給された制御信号に応じて、論理ドライブ信号ＤＵ，ＤＶ，ＤＷを生成する。
【００３５】
そして、マスク・リミッタ回路４１は、ディレイ回路３９から供給されたエッジ間隔信号ＦＥＩ及び相切り替え部３３から供給されたマスクセット信号ＸＭＳに応じてマスク時間を決定すると共に、スピンドルモータ３の回転速度を所定の範囲内に制限する。なお、マスク・リミッタ回路４１は、マスク信号ＭＳＫを生成してウィンドウ部４３へ供給する。
【００３６】
ここで、ウィンドウ部４３は、供給されたエッジ検出信号及びマスク信号ＭＳＫに応じてウィンドウ信号を生成し、エッジ検出部３１へ供給する。なお、このウィンドウ信号は、エッジ検出の許可又は不許可状態を示すパルス信号で、例えばハイレベルの間のみエッジ検出部３１からエッジ検出信号が出力される。
【００３７】
また、コマンドデコードクロック発生部４０は、ディレイ回路３９から供給されるエッジ間隔信号ＦＥＩとＶＳ制御部４９から供給される後述する信号BUSYとに応じてシリアル信号SRDTを生成し、ＭＣＵ１７へ供給する。このとき、ＭＣＵ１７はシリアル信号SRDTをソフトウェアの実行により監視しながら、コマンドSWDT,SCLK,XLATをコマンドデコードクロック発生部４０へ供給する。そして、コマンドデコードクロック発生部４０は、ＭＣＵ１７から供給されたコマンドSWDT,SCLK,XLATをデコードし、最大制御信号SPLTと選択信号SEL、コマンド信号SCD、及び制御切り替え信号SSWを生成する。
【００３８】
さらに、ＶＳ制御部４９は、ＰＷＭ回路４７から供給されたパルス幅変調信号とディレイ回路３９から供給されたエッジ間隔信号ＦＥＩ、ＣＬＶサーボ回路１３から供給された信号ＳＰＦ，ＸＷＬ、相切り替え部３３から供給されたマスクセット信号ＸＭＳ、エッジ検出部３１から供給されたエッジ検出信号ＸＥＧ、コマンドデコードクロック発生部４０から供給された最大制御信号SPLTと選択信号ＳＥＬ及びコマンド信号ＳＣＤに応じて、ドライブ電圧ＶＳを生成しモータドライバ１０へ供給する。
【００３９】
また、ＶＳ制御部４９は、コマンドデコードクロック発生部４０から供給された制御切り替え信号SSWに応じて、相切り替え時にドライブ電圧ＶＳの最大値を減少させるいわゆるソフトスイッチング制御をオン・オフする。そして、モータコントローラ１５がＭＣＵ１７からソフトスイッチング制御をオフするコマンドが供給された場合には、ＶＳ制御部４９は、図６（ｂ）に示されるように、一定のドライブ電圧ＶＳを出力する。
ここで、ＶＳ制御部４９は、図６（ａ）に示されるソフトスイッチング制御をデジタル回路により実現するものであるが、以下に詳しく説明する。
【００４０】
図５に示されたＶＳ制御部４９は、図７に示された最大リミッタ値決定回路５０と、図９に示された最大値制限回路７０とを含む。
図７に示されるように、最大リミッタ値決定回路５０は、セレクタ５１，５２と演算部５３、タイミング信号生成部５７、デコーダ５９、アップダウンカウンタ６１を備え、演算部５３は演算回路５４と除算器５５、及びコンパレータ５６を含む。
【００４１】
ここで、セレクタ５１にはコマンドデコードクロック発生部４０により生成された信号SPLTと、後述する第二検知回路６５により生成された信号ＳＶＳが供給され、セレクタ５２にはドライブ電圧ＶＳのデューティ比の目標値とされる０又は１／３２の数値情報が供給される。一方、演算回路５４にはエッジ間隔信号ＦＥＩとコマンド信号ＳＣＤが供給される。
【００４２】
そして、コンパレータ５６のプラス端子はセレクタ５１に、マイナス端子はセレクタ５２にそれぞれ接続され、除算器５５は演算回路５４及びコンパレータ５６の出力端子に接続される。また、タイミング信号生成部５７は、エッジ検出部３１と相切り替え部３３、及び演算回路５４に接続される。また、デコーダ５９は除算器５５及びタイミング信号生成回路５７に接続され、アップダウンカウンタ６１はデコーダ５９とセレクタ５１及びタイミング信号生成部５７に接続される。
【００４３】
上記のような構成を有する最大リミッタ値決定回路５０は、スピンドルモータ３の相切り替えタイミングに応じてパルス幅変調を制御する。すなわち、上記の相切り替え前後においては、パルス幅変調におけるデューティ比を０とする（以下、「ＰＷＭ台形制御」ともいう。）ことによって、相切り替えタイミングにおいてスピンドルモータ３へ流れる電流量を抑制し、相切り替えにより生じる電流の変動量を低減する。これにより、スピンドルモータ３のロータ及びステータ間に生じる吸引・反発力を抑え、ノイズを低減することができる。具体的には、最大リミッタ値決定回路５０は、最大値制限回路７０を制御するためのリミッタ信号ＬＭＴを以下のように生成する。
【００４４】
まず、セレクタ５１は、コマンドデコードクロック発生部４０により生成された選択信号ＳＥＬに応じて、信号SPLTか信号ＳＶＳのいずれか一方をコンパレータ５６のプラス端子、及び後述するアップダウンカウンタ６１へ選択的に出力する。また、セレクタ５２は、生成するドライブ電圧ＶＳのデューティ比に応じて、０又は１／３２の数値情報を選択的にコンパレータ５６のマイナス端子へ供給する。
【００４５】
ここで、演算部５３は、ＰＷＭ台形制御に必要なパラメータの計算を行う。すなわち、コンパレータ５６は、セレクタ５１から出力された現在のドライブ電圧のデューティ比ＣＶＳと、目標とするドライブ電圧ＶＳのデューティ比とを比較して、比較結果に応じた信号を除算器５５へ供給する。一方、演算回路５４は、エッジ間隔信号ＦＥＩ及びコマンド信号ＳＣＤに基づいて、図６（ａ）に示されたドライブ電圧ＶＳの遷移時間Ｔvrvsを示す信号ＶＳＧと、エッジ間隔信号ＦＥＩの１／２と信号ＶＳＧとの差を示す信号ＶＳＧＬとを生成し、除算器５５及びタイミング信号生成部５７へ供給する。
【００４６】
そして、除算器５５は演算回路５４から供給された信号ＶＳＧをコンパレータ５６から供給された信号により除算し、その結果得られた商及び剰余をデコーダ５９へ供給する。また、タイミング信号生成部５７は、供給された信号ＶＳＧと信号ＶＳＧＬに応じて、ドライブ電圧（パルス幅変調信号）におけるデューティ比の変化開始タイミングを示す信号ＸＳ及び変化終了タイミングを示す信号ＸＦを生成してデコーダ５９へ供給する。ここで、これらの信号ＸＳ，ＸＦは、エッジ検出タイミングからドライブ電圧ＶＳの減少開始までの時間と、ドライブ電圧ＶＳの増加時間をカウンタで計測することによって生成される。また、タイミング信号生成部５７は、ドライブ電圧ＶＳの論理レベルが変化中であることを示す信号BUSYを生成してコマンドデコードクロック発生部４０へ供給すると共に、ドライブ電圧ＶＳの最大値を制御するための信号Ｕ／Ｄをアップダウンカウンタ６１へ供給する。
【００４７】
また、デコーダ５９は、供給された信号ＸＳと除算器５５から供給された商を示す信号とをデコードしてドライブ電圧ＶＳの最大値の変化タイミングを示すカウント信号を生成し、アップダウンカウンタ６１へ供給する。そして、アップダウンカウンタ６１は、供給された上記カウント信号とデューティ比ＣＶＳ及び信号Ｕ／Ｄに応じて、最大値制限回路７０を制御する制御信号ＬＭＴを生成し出力する。なお、この制御信号ＬＭＴにより、ドライブ電圧ＶＳの最大リミッタ値が決定される。
【００４８】
図８は、図７に示された演算回路５４の構成を示すブロック図である。図８に示されるように、演算回路５４は乗算回路９０と定数出力回路９１，９２及びセレクタ９３〜９６を含む。
【００４９】
ここで、乗算回路９０はディレイ回路３９に接続され、セレクタ９３，９５は乗算回路９０及びコマンドデコードクロック発生部４０に接続される。また、セレクタ９４はセレクタ９３及びコマンドデコードクロック発生部４０に接続され、セレクタ９６はセレクタ９５及びコマンドデコードクロック発生部４０に接続される。また、定数出力回路９１はセレクタ９４に接続され、定数出力回路９２はセレクタ９６に接続される。
【００５０】
上記において乗算回路９０は、入力されたエッジ間隔信号ＦＥＩに１／２を乗じた信号を端子ＴＡから出力し、１／４を乗じた信号を端子ＴＢから出力し、１／８を乗じた信号を端子ＴＣから出力し、３／８を乗じた信号を端子ＴＤから出力する。一方、定数出力回路９１，９２は、所定の電圧を有する信号をそれぞれセレクタ９４，９６へ供給する。ここで、セレクタ９３〜９６は供給されるコマンド信号ＳＣＤに応じて、入力された信号を選択的に出力することにより、セレクタ９４は信号ＶＳＧを、セレクタ９６は信号ＶＳＧＬをそれぞれ出力する。
【００５１】
これにより、セレクタ９３〜９６は信号ＶＳＧ及び信号ＶＳＧＬの大きさを変えることによって、図６に示された遷移時間Ｔvrvsを調整する。なお、遷移時間Ｔvrvsは、例えばディスク１の回転速度に応じて調整される一方、セレクタ９４，９６がそれぞれ定数出力回路９１，９２から供給された信号を選択的に出力する場合には、上記遷移時間Ｔvrvsは一定時間とされる。
【００５２】
一方、図９に示される最大値制限回路７０は、上記制御信号ＬＭＴに基づいて、ＣＬＶサーボ回路１３からＰＷＭ形式で供給される信号ＳＰＦの最大値を制限する。
【００５３】
ここで、最大値制限回路７０は定数出力回路６２と、第一検知回路６３、セレクタ６４、第二検知回路６５、リミッタ回路６７、ＡＮＤ回路６９、フリップフロップ７１を含む。ここで、第一検知回路６３及び第二検知回路６５はＣＬＶサーボ回路１３に接続され、リミッタ回路６７は第一検知回路６３に接続される。また、定数出力回路６２はセレクタ６４に接続され、セレクタ６４はコマンドデコードクロック発生部４０及びリミッタ回路６７に接続される。そして、ＡＮＤ回路６９は、第一検知回路６３及びリミッタ回路６７に接続され、フリップフロップ７１はＡＮＤ回路６９に接続される。
【００５４】
上記のような構成を有する最大値制限回路７０において、第一検知回路６３は供給されるパルス幅変調形式の信号ＳＰＦがロウレベルからハイレベルに遷移する（立ち上がり）エッジを検出して、ロウレベルの信号ＸＰＦＳをリミッタ回路６７へ供給する。また、第二検知回路６５は供給される上記信号ＳＰＦのデューティ比を検出すると共に、ＣＬＶサーボ回路１３から供給される信号ＸＷＬをカウンタのロード信号として、信号ＳＰＦがハイレベルとなっている期間を該カウンタで計測する。そして、第二検知回路６５は、該計測結果を信号ＳＶＳとして出力する。
【００５５】
一方、セレクタ６４は、供給される制御切り替え信号SSWに応じて、ソフトスイッチング制御をオンする場合には最大リミッタ値決定回路５０により生成された制御信号ＬＭＴを、オフする場合には定数出力回路６２により生成された一定の大きさを有する定数信号をそれぞれ制御信号ＳＬＭＴとしてリミッタ回路６７へ供給する。
【００５６】
そして、リミッタ回路６７は、ＰＷＭ信号におけるデューティ比に対してリミッタをかける回路であり、ＶＳリミッタカウンタを内蔵してドライブ電圧の最大値を制限する。そして、このＶＳリミッタカウンタは、供給された制御信号ＳＬＭＴをロード値として入力し、該カウント値が設定値に到達するまではハイレベルの信号ＳＧＴを出力すると共に、到達した時点において、信号ＳＧＴをロウレベルへ遷移させる。このとき、ＡＮＤ回路６９は供給される信号ＳＧＴがロウレベルとされる期間において不活性化されるため、第一検知回路６３に供給される信号ＳＰＦが設定されたドライブ電圧の最大値以下である場合に限って、該信号ＳＰＦをフリップフロップ７１へ供給する。
【００５７】
以上のような動作により、最大値制限回路７０は、フリップフロップ７１より上記最大値以下の大きさを有するドライブ電圧ＶＳを出力する。
【００５８】
図１０は、図７に示されたタイミング信号生成部５７に含まれた信号生成回路８０の構成を示すブロック図である。図１０に示されるように、信号生成回路８０はセレクタ７３とＲＳ回路７５、ＡＮＤ回路７６、ダウンカウンタ７７、判定回路７９とを含む。ここで、ＲＳ回路７５はエッジ検出部３１及び相切り替え部３３に接続され、セレクタ７３は演算回路５４及びＲＳ回路７５に接続される。また、ＡＮＤ回路７６はエッジ検出部３１及び相切り替え部３３に接続される。
【００５９】
そして、ダウンカウンタ７７は、セレクタ７３及びＡＮＤ回路７６に接続され、判定回路７９はダウンカウンタ７７に接続される。
【００６０】
上記のような構成を有する信号生成回路８０において、ＲＳ回路７５はドライブ電圧ＶＳの増減を示す信号ＤＩＲを生成する。そして、セレクタ７３は、この信号ＤＩＲに応じて信号ＶＳＧ又は信号ＶＳＧＬを選択的にダウンカウンタ７７へ供給する。
【００６１】
このとき、ダウンカウンタ７７は、エッジ検出タイミングからドライブ電圧が減少し始めるまでの時間及びドライブ電圧の増加時間をカウントし、デコーダからなる判定回路７９は、ダウンカウンタ７７のカウント値が予め設定された値に到達したか否かを判定する。
【００６２】
そして、判定回路７９はドライブ電圧におけるデューティ比の変化開始タイミングを示す信号ＸＳ、及び変化終了タイミングを示す信号ＸＦを生成すると共に、ドライブ電圧の大きさが変化している期間において図６（ｇ）に示された信号BUSYを出力する。
【００６３】
図１１は、図９に示されたリミッタ回路６７の構成を示すブロック図である。図１１に示されるように、リミッタ回路６７はセレクタ６４及び第一検知回路６３に接続されたダウンカウンタ８１と、ダウンカウンタ８１に接続された判定回路８３とを含む。ここで、判定回路８３はダウンカウンタ８１によるカウント値が予め設定された値に到達したか否かを判定し、到達した時点においてロウレベルの信号ＳＧＴを出力する。
【００６４】
以上より、本発明の実施の形態に係るディジタルディスク駆動装置によれば、図１に示されたＣＬＶサーボ回路１３によって生成されたＰＷＭ形式の信号ＳＰＦの大きさを制御するため、最大リミッタ値決定回路５０及び最大値制限回路７０を含むモータコントローラ１５を備え、かつシステムＬＳＩにこのモータコントローラ１５と一緒にＭＰＵ１７を内臓し、このモータコントローラ１５をＭＣＵ１７でマイコン制御していることから、デジタル回路によりいわゆるソフトスイッチングを実現するため、回路の集積度を容易に高めることができる。
【００６５】
なお、上記のような高集積化に伴い、ディジタルディスク駆動装置の製造コストを低減することもできる。
【００６６】
また、上記のようなデジタル回路により構成されたディジタルディスク駆動装置によれば、ＭＣＵ等において実行されるソフトウェアによりスピンドルモータ３の制御を容易に調整することができるため、ディジタルディスク駆動装置の汎用性を高めることができる。
【００６７】
また、モータコントローラ１５に含まれたＶＳ制御部４９は、ＭＣＵ１７から供給されたコマンドに応じてソフトウェアスイッチング制御をオン／オフすることができるため、スピンドルモータ３の制御における自由度を容易に高めることができる。
【００６８】
【発明の効果】
本発明に係るディジタルディスク駆動装置によれば、駆動電圧制御手段は、位相切り替えタイミングにおいて駆動電圧を容易かつ確実に低減することができるため、回路規模及び製造コストを低減することができる。
【００６９】
また、本発明に係るディジタルディスク駆動装置によれば、駆動電圧をソフトウェアにより容易に制御できるため、モータの制御方法における自由度を高め、装置の汎用性を容易に高めることができる。
【図面の簡単な説明】
【図1】  本発明の実施の形態に係るディジタルディスク駆動装置の全体構成を示すブロック図である。
【図２】  図１に示されたモータドライバに含まれたドライブ部の構成を示す図である。
【図３】  図２に示されたモータの制御方法を示す第一のタイミングチャートである。
【図４】  図２に示されたモータの制御方法を示す第二のタイミングチャートである。
【図５】  図１に示されたモータコントローラの構成を示すブロック図である。
【図６】  図５に示されたモータコントローラの動作を示すタイミングチャートである。
【図７】  図５に示されたＶＳ制御部に含まれた最大リミッタ値決定回路の構成を示すブロック図である。
【図８】  図７に示された演算回路の構成を示すブロック図である。
【図９】  図５に示されたＶＳ制御部に含まれた最大値制限回路の構成を示すブロック図である。
【図１０】  図７に示されたタイミング信号生成部に含まれた信号生成回路の構成を示すブロック図である。
【図１１】  図９に示されたリミッタ回路の構成を示すブロック図である。
【符号の説明】
１  ディスク、３  スピンドルモータ、５  読み取り部、７  ピックアップ、９  素子部、１０  モータドライバ、１０ａ  ドライバ部、１１  ＲＦアンプ、１３  ＣＬＶサーボ回路、１５  モータコントローラ、１７  ＭＣＵ（マイクロコンピュータユニット）、２０  システムＬＳＩ、２１  ヘッドホンアンプ、２３  三相制御部、２５  プリドライバ、２７，５６  コンパレータ、３１  エッジ検出部、３３  相切り替え部、３５  ドライブ論理・ブレーキ論理回路、３７  内挿エッジ回路、３９  ディレイ回路、４０  コマンドデコードクロック発生部、４１  マスク・リミッタ回路、４３  ウィンドウ部、４５  起動回路、４７  ＰＷＭ回路、４９  ＶＳ制御部、５０  最大リミッタ値決定回路、５１，５２，６４，７３，９３〜９６  セレクタ、５３  演算部、５４  演算回路、５５  除算器、５７  タイミング信号生成部、５９  デコーダ、６１  アップダウンカウンタ、６２，９１，９２  定数出力回路、６３  第一検知回路、６５  第二検知回路、６７  リミッタ回路、６９，７６  ＡＮＤ回路、７０  最大値制限回路、７１  フリップフロップ、７５  ＲＳ回路、７７，８１  ダウンカウンタ、７９，８３  判定回路、８０  信号生成回路、９０  乗算回路、ＴＰＭ  モータ、ＮＴ１〜ＮＴ６  ＮチャネルＭＯＳトランジスタ、Ｖｃｃ  電源電圧ノード、Ｎ１〜Ｎ３  中間ノード、ＴＡ〜ＴＤ  端子、ＣＰ  中点。
【図１】
0003698071.tif 000002
【図２】
0003698071.tif 000003
【図３】
0003698071.tif 000004
【図４】
0003698071.tif 000005
【図５】
0003698071.tif 000006
【図６】
0003698071.tif 000007
【図７】
0003698071.tif 000008
【図８】
0003698071.tif 000009
【図９】
0003698071.tif 000010
【図１０】
0003698071.tif 000011
【図１１】
0003698071.tif 000012