(57)【特許請求の範囲】
【請求項１】
第1導電型縦型デプレッション電界効果トランジスタと第2導電型横型デプレッション電界効果トランジスタ及びツエナーダイオードを有する半導体素子において、前記２つの電界効果トランジスタは直列に配置され、横型電界効果トランジスタのバックゲートは縦型電界効果トランジスタのドレイン電極と共通で過電流制限型半導体素子のアノードを形成し、横型電界効果トランジスタのゲート及びソース電極と、縦型電界効果トランジスタのソース電極及びツエナーダイオードのカソード電極が互いに接続され、ツエナーダイオードのアノード電極は横型電界効果トランジスタのドレイン電極と縦型電界効果トランジスタのゲート電極に接続され過電流制限型半導体素子のカソードを形成し、全体として2端子とする半導体素子を構成することを特徴とする過電流制限型半導体素子。
【請求項２】
請求項１に記載の過電流制限型半導体において、第1導電型縦型電界効果トランジスタと第2導電型横型電界効果トランジスタ及びツエナーダイオードは第1導電型半導体基板に構成されていることを特徴とする過電流制限型半導体素子。
【請求項３】
請求項１に記載の過電流制限型半導体素子において、第2導電型横型デプレッション電界効果トランジスタは基板の１つの面に構成され反対面をバックゲートとしていることを特徴とする過電流制限型半導体素子。
【請求項４】
請求項１に記載の過電流制限型半導体素子において、ツエナーダイオードの耐圧は電界効果トランジスタのゲート−ソース間耐圧より低いことを特徴とする過電流制限型半導体素子。
【請求項５】
請求項１に記載の過電流制限型半導体素子において、過電流を第2導電型横型デプレッション電界効果トランジスタのバックゲートで電流を制限することを特徴とする過電流制限型半導体素子。
【請求項６】
請求項１に記載の過電流制限型半導体素子において、ツエナーダイオードのアノードは第2導電型横型デプレッション電界効果トランジスタのドレイン電極と共通にしたことを特徴とする過電流制限型半導体素子。
【請求項７】
請求項１に記載の過電流制限型半導体素子の構成において、反転した導電型の半導体で構成されたことを特徴とする過電流制限型半導体素子。
【発明の詳細な説明】
&#9;
【０００１】
【発明の属する分野】
本発明は、直列に接続された電気的負荷に過電流が流れることで電気的負荷を破壊しないよう保護するための2端子型の過電流制限型半導体素子に関するものである。
【０００２】
【従来の技術】
従来電気的負荷に過電流が流れ破壊することに対して、電気機械的には回路ブレーカを直列に接続し過電流を遮断する方法があるが、一度遮断すると再復帰させるためにブレーカーを操作せねばならず、また形状も大きく集積回路に搭載することは難しい状況にある。
【０００３】
集積回路に適用するため半導体素子を組み合わせた過電流制限型半導体素子が考案されているが、この様な過電流制限型半導体素子においては過電流による電圧降下を検出し、過電流が流れた場合ゲート電圧で遮断する手段が用いられている。この例として特開平１１−９７６２３は電気的過負荷の保護装置およびこれを有する電源回路が開示されているが、過電流を瞬時に遮断する方法でないため過電流が流れてしまう欠点があった。
【０００４】
また特開平１１−９７６２３の過電流保護装置の構成は、図5に示すように３つの電界効果トランジスタとツエナーダイオードで構成されており、回路構成要素の数が大きく、回路が複雑になり応答が遅く、経済的にも負担が大きく、さらに素子の小型化が難しいことになる。
【０００５】
【本発明が解決しようとする課題】
本発明は、上記従来技術の問題点を鑑みてなされたもので、その目的は、半導体同一基板上にモノリシック化可能で、かつ2端子で電流の流れが半導体基板の厚み方向に対して水平となるため、高耐圧化を図ることが可能であり、本発明の電流制限型半導体素子にあらかじめ決められた電流が流れると、素子のインピーダンスが大きくなり、本電流制限型半導体素子と直列に接続されている何らかの電気的負荷を保護する過電流制限型半導体素子を提供できる。
【０００６】
【課題を解決しようとする手段】
上記目的を達成するためになされた請求項記載の発明は、第1導電型縦型構造のデプレッション型電界効果トランジスタと第2導電型横型構造のデプレッション型電界効果トランジスタが直列に配置され、ツエナーダイオードは第２導電型横型構造のデプレッション型電界効果トランジスタのソース、ドレイン間に接続されている。
【０００７】
第2導電型横型電界効果トランジスタのゲート、ソース電極と、第1導電型縦型電界効果トランジスタのソース電極と、ツエナーダイオードのカソード電極が互いに接続され、ツエナーダイオードのアノード電極は第2導電型横型電界効果トランジスタのドレイン電極と、第1導電型縦型電界効果トランジスタのゲート電極に接続され、全体として第1導電型縦型電界効果トランジスタのドレイン電極と第2導電型電界効果トランジスタのドレイン電極を2端子とする半導体素子を構成する。
【０００８】
前記２つの電界効果トランジスタとツエナーダイオードは１つのシリコン基板の表面に形成され、裏面は第1導電型縦型電界効果トランジスタのドレイン電極と第2導電型横型電界効果トランジスタのバックゲートとして使われる。
【０００９】
このように構成した第2導電型横型電界効果トランジスタの表面反転層を浅くすることで、過電流をバックゲートで第2導電型横型電界効果トランジスタに流れる電流を抑制、遮断し、それによって生じる電圧で第1導電型縦型電界効果トランジスタのゲート電圧をしきい値以上に上げ第1導電型縦型電界効果トランジスタに流れる電流を遮断することができる。
【００１０】
図３に電流の遮断特性を示す。従来の遮断特性図４にくらべるとある電流以上になると急激に過電流を抑制し遮断することができ過電流による電気的負荷に電力を与えず発熱、破壊を防止する効果が上がる。
【００１１】
第1導電型縦型電界効果トランジスタは縦型構造であるため高電圧に耐えうる高電圧電界効果トランジスタとなって電流を遮断することができるが、絶縁ゲートバイポーラトランジスタでも同じ効果を示すことは明白である。
【００１２】
本発明の過電流制御型半導体素子の製造工程においてツエナーダイオードは電界効果トランジスタと同時に形成することができ、これによって形成されるツエナーダイオードの耐圧は第2導電型横型電界効果トランジスタのドレイン−ソース間耐圧と同じか低い耐圧が得られ、高い電圧が印加されたとき第2導電型電界効果トランジスタと、第1導電型電界効果トランジスタのゲートを保護することができる。
【００１３】
この発明における実施例はシリコン基板をｎ型の導電型としているが、第１導電型ｎ型と第２導電型ｐ型を、それぞれすべて反対の導電型に置き換えた場合でも同じ効果が得られることは明白である。
【００１４】
２つの電界効果トランジスタとツエナーダイオードは同じ基板上に構成されアノード電極とバックゲート電極、ツエナーダイオード、カソード電極とを共通にしているため小型化も図れ装置の大型化にならないなどの効果がある。
さらに拡散が同一工程で処理できるため製造コストを安くすることができる効果がある。
【００１５】
【発明の実施の形態】
以下、添付図面を用いて本発明に係る過電流制限型半導体装置の実施形態を説明する。なお、図面の説明において同一部材には同じ符号を付し、重複する説明は省略する。
【００１６】
図１は本発明の実施形態の実施例を示しており、図１はそのモノリシック断面構造図である。この断面構造はＡの部分がｎチャネル縦型構造デプレッション型電界効果トランジスタ１０を示し、Ｂの部分がｐチャネル横型構造デプレッション型電界効果トランジスタ２０を示し、Ｃの部分がツエナーダイオード４を示している。
【００１７】
それぞれの電極は図１に示されるように配線が結線されており、符号１はアノード、符号２はカソードを示しており全体の構成は2端子の過電流遮断半導体装置を示している。
【００１８】
図２は図１に示される実施例の等価回路を示しており、ｎチャネル縦型電界効果トランジスタ１０とｐチャネル横型電界効果トランジスタ２０は直列に接続され、ツエナーダイオード４はｐチャネル横型電界効果トランジスタ２０に並列に接続され、ツエナーダイオード４のアノード電極５はｐチャネル横型電界効果トランジスタ２０のドレイン電極２１に接続され、さらにｎチャネル縦型電界効果トランジスタ１０のゲート電極１３が接続されている。ツエナーダイオード４のカソード電極６はｎチャネル縦型電界効果トランジスタ１０のソース電極１２とｐチャネル横型電界効果トランジスタ２０のソース電極２２及びゲート電極２３に接続されている。
【００１９】
ｐチャネル横型電界効果トランジスタ２０とｎチャネル縦型電界効果トランジスタ１０はゲート−ソース間電圧がゼロのときオン状態であり、ゲート−ソース間電圧がしきい値を越えるまで電流が流れる状態である。ｎチャネル縦型電界効果トランジスタ１０はゲートしきい値が負の領域にあり、しきい値を越えるとドレイン１１−ソース１２間は非導通のオフ状態になって、縦型構造であるため高耐圧を保持できる。
【００２０】
ｐチャネル横型電界効果トランジスタ２０はｎチャネル縦型電界効果トランジスタ１０に比べて導通抵抗が高いものを選ぶと、アノード１の電位の上昇に伴い、２つの電界効果トランジスタの接続点ノード３で電位はアノード１の電位の電位に近い値で上昇する。同時にノード３の電位はｎチャネル縦型電界効果トランジスタ１０のゲート１３−ソース１２間に負の電圧として印加される。
【００２１】
ノード３の電位が上昇しｎチャネル縦型電界効果トランジスタ１０のゲート１３−ソース１２間電圧がしきい値を越えるとｎチャネル縦型電界効果トランジスタ１０はオフ動作に入り、ノード３の電位上昇を抑制するためｎチャネル縦型電界効果トランジスタ１０のゲート１３−ソース１２間電圧にフィードバックがかかる状態となり、ｎチャネル縦型電界効果トランジスタ１０はある値で飽和特性を示し定電流動作となる。
【００２２】
ｎチャネル縦型電界効果トランジスタ１０の動作によりノード３の電位が飽和するためｐチャネル横型電界効果トランジスタ２０のドレイン２１−ソース２２間には一定電圧が印加される。またｐチャネル横型電界効果トランジスタ２０のゲート２３とソース２２は短絡しているためゲート２３−ソース２２間電圧はゼロで飽和特性を示す。
【００２３】
ｎチャネル縦型電界効果トランジスタ１０の動作によりノード３は一定電位に抑制されるが、電位がさらに上昇した場合にはツエナーダイオード４のブレークダウン電圧を越えるとノード３の電位はツエナーダイオード４のブレークダウン電圧で保持される。このツエナーダイオード４の働きによりｐチャネル横型電界効果トランジスタ２０のドレイン２１−ソース２２間電圧、ゲート２３−ソース２２間電圧、さらにｎチャネル縦型電界効果トランジスタ１０のゲート１３−ソース１２間電圧の上昇を抑制し保護され、本過電流制限型半導体素子にかかる電圧はｎチャネル縦型電界効果トランジスタ１０が主に耐圧を分担する。
【００２４】
従って、ｎチャネル縦型電界効果トランジスタ１０と比較しｐチャネル横型電界効果トランジスタ２０の導通抵抗を高く設定することによりノード３の電位は2端子過電流制限型半導体素子のアノード電圧１に敏感に反応する。本過電流制限型半導体素子に電流が流れるとｐチャネル横型電界効果トランジスタ２０による電圧降下分が負のバイアスとなってｎチャネル縦型電界効果トランジスタ１０のゲート１３−ソース１２間に印加され、ゲート１３−ソース１２間電圧がしきい値に近づくとｎチャネル縦型電界効果トランジスタ１０のドレイン電流を制限し、本素子を流れる電流は飽和する。
【００２５】
ｐチャネル横型電界効果トランジスタ２０のゲート２３−ソース２２間は短絡されているためゲート２３−ソース２２間の電圧はゼロであるが、デプレション型であるためドレイン電極２１−ソース電極２２間の電圧はゲート２３−ドレイン２１間電圧と等しくなってゲート２３はオフ動作を行う。しかしゲート２３はノード３に接続されているためノード３の電位が一定となるとｐチャネル横型電界効果トランジスタ２０は飽和特性を示すだけとなる。ノード３の飽和電圧値よりもｎチャネル縦型電界効果トランジスタ１０のしきい値が高い場合ｐチャネル横型電界効果トランジスタ２０は動作しないためノード３の電位はしきい値より高くして遮断効果を効かせるように構成される。
【００２６】
さらにノード３の電位が上昇するだけでは過電流は飽和するが遮断には至らないので、ｐチャネル横型電界効果トランジスタ２０のバックゲート２５しきい値と本過電流制限型半導体素子のしきい値がほぼ同じであることから、電流が遮断され本過電流制限型半導体素子がオフするにはチャネル表面ｐ型反転層２４を浅くし、バックゲート２５の電位を上昇させることが効果的である。
【００２７】
すなわちｐチャネル横型電界効果トランジスタ２０のチャネル表面反転層２４は本過電流制限型半導体素子の遮断特性に大きく影響し、チャネル表面反転層２４が深い接合になってしまうとゲート２３によるオフ機能が弱くまたバックゲート２５によるオフ機能も弱くなってしまうため遮断効果が悪くなる。
【００２８】
同様にｎチャネル縦型電界効果トランジスタ１０の表面反転層１４の拡散が深くなってしまうとオフ状態でのリーク電流の増加やブレークダウンが発生するため、所望の耐圧を持たせるためには出来るだけ浅い接合にする。
【００２９】
本実施例は一例であってｎ型ｐ型の導電型を反対にした構造も同様な効果があることは明白である。
【００３０】
【発明の効果】
本発明によれば、１つの基板上にｎチャネル縦型電界効果トランジスタ１０とｐチャネル横型電界効果トランジスタ２０をモノリシック構成で直列にし、過電流が流れた時ｐチャネル横型電界効果トランジスタ２０のバックゲート２５の制御により発生する電圧降下をｎチャネル縦型電界効果トランジスタ１０のゲート１３に印加することで過電流を遮断し、さらにツエナーダイオード４でｐチャネル横型電界効果トランジスタ２０及びｎチャネル縦型電界効果トランジスタ１０のゲート２３，１３を保護できる過電流制限型半導体素子を提供できる。
【００３１】
【図面の簡単な説明】
【図１】本発明の実施形態を示す実施例の構造断面図である。
【図２】本発明の実施例の等価回路を示す図である。
【図３】本発明の過電流制御の特性図である。
【図４】従来の過電流制御の特性図である。
【図５】従来の過電流保護装置の回路図である。
【符号の説明】
１、アノード
２、カソード
３、ノード
４、ツエナーダイオード
５、ツエナーダイオードのアノード電極
６、ツエナーダイオードのカソード電極
７、印加電流ＩAK
８、印加電圧ＶAK
１０、第１導電型縦型デプレション電界効果トランジスタ
１１、第１導電型縦型デプレション電界効果トランジスタのドレイン
１２、第１導電型縦型デプレション電界効果トランジスタのソース
１３、第１導電型縦型デプレション電界効果トランジスタのゲート
１４、第１導電型縦型デプレション電界効果トランジスタのチャネル表面反転層
２０、第２導電型横型デプレション電界効果トランジスタ
２１、第２導電型横型デプレション電界効果トランジスタのドレイン
２２、第２導電型横型デプレション電界効果トランジスタのソース
２３、第２導電型横型デプレション電界効果トランジスタのゲート
２４、第２導電型横型デプレション電界効果トランジスタのチャネル表面反転層
２５、第２導電型横型デプレション電界効果トランジスタのバックゲート
【図１】
0003660566.tif 000002
【図２】
0003660566.tif 000003
【図３】
0003660566.tif 000004
【図４】
0003660566.tif 000005
【図５】
0003660566.tif 000006