(57)【特許請求の範囲】
【請求項１】
ディクス媒体のトラックを横切る方向にヘッドを移動させるアクチュエータと装置筐体との間をＦＰＣによって電気的に接続し、前記ＦＰＣ上のシリアル転送ラインを使用したレジスタの設定により回路パラメータや動作状態を制御可能なＲ／Ｗプリアンプ回路として機能するヘッドＩＣ回路を前記アクチュエータ側のＦＰＣ上に配置した記憶装置に於いて、
前記ヘッドＩＣ回路のレジスタを設定するコントロール回路に、レジスタ設定時以外は前記シリアル転送ラインをハイインピーダンスにするハイインピーダンス回路を設けたことを特徴とする記憶装置。
【請求項２】
請求項１記載の記憶装置に於いて、前記ハイインピーダンス回路を前記コントロール回路を構成するＩＣ回路に内蔵したことを特徴とする記憶装置。
【請求項３】
請求項１記載の記憶装置に於いて、前記ハイインピーダンス回路を前記コントロール回路を構成するＩＣ回路の外部に設けたことを特徴とする記憶装置。
【請求項４】
請求項１記載の記憶装置に於いて、前記コントロール回路と前記ハイインピーダンス回路の電源系統を同じにしたことを特徴とする記憶装置。
【請求項５】
請求項１記載の記憶装置に於いて、前記コントロール回路と前記ハイインピーダンス回路の電源系統を別々に分離したことを特徴とする記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘッドアクチュエータ側に設けられたヘッドＩＣのリードラインに混入するノイズを除去する磁気ディスク装置等の記憶装置に関し、特に、シリアル転送によるレジスタ設定でプリアンプの回路パラメータや動作モード等を制御するヘッドＩＣをアクチュエータ側のＦＰＣ上に配置した記憶装置に関する。
【０００２】
【従来の技術】
近年、情報化社会における情報量の増大化に伴い、磁気ディスク装置の記憶容量の増加及び記憶データへのアクセスの高速化が要求されている。このため磁気ディスク装置は、記録密度（ＢＰＩ）の増加が著しくなってきている。しかし、転送レートの高速化に伴い、高周波ノイズの影響が問題となっている。
【０００３】
特に、微弱なヘッド読取信号を増幅するヘッドＩＣ回路であるＲ／Ｗプリアンプ回路にノイズが加わると、リードデータにノイズが混入してしまうため、エラーレートが増加し、性能が低下する問題がある。
図１３は従来の磁気ディスク装置のＲ／Ｗプリアンプとデジタル回路側となるＭＰＵのブロック図である。従来は、ＭＰＵ１０１からヘッド側のＲ／Ｗプリアンプ１０２に対しては、ヘッド選択ＨＳ０，ＨＳ１，ＨＳ２の各々に対応したヘッド切替ライン１０３−１〜１０３−３や、リード／ライトを切り替えるＲ／Ｗ切替ライン１０４等を、リードデータライン１０６やライトデータライン１０７と共にＦＰＣ上にパラレルに配置している。
【０００４】
このヘッド切替ライン１０３−１〜１０３−３やＲ／Ｗ切替ライン１０４からリードライン１０６にノイズが混入しないようするため、それぞれ抵抗ＲとコンデンサＣを備えたローパスフィルタ１０５等のノイズ除去回路を設けている。
【０００５】
【発明が解決しようとする課題】
しかしながら、ヘッドＩＣ回路としてのＲ／Ｗプリアンプ回路が高機能になるにつれて機能設定用のラインが多数必要となってきている。例えば、ライト電流やＭＲヘッドの採用に伴うリード・センス電流の切替え、アクセス時のアクティブ・モードとアクセス待ちでのパワーセーブ・モードの設定等がある。そこで、図１４のように、Ｒ／Ｗプリアンプ回路内にレジスタ２０５を内蔵し、シリアル転送によるレジスタ設定によって高機能化に対応できるようにしている。
【０００６】
ここでシリアル転送ラインは、シリアルデータイネーブル信号ＳＤＥＮを送る転送ライン２０２、シリアル転送クロックＳＣＬＫを供給する転送ライン２０３、及びレジスタ設定データＳＤＡＴＡを送る転送ライン２０４の３本となる。
図１５は、図１４のシリアル転送ラインの動作である。図１５（Ａ）のシリアルデータイネーブル信号ＳＤＥＮは、ハイ・イネーブルの信号であり、通常は、イネーブル時にデータがレジスタ２０５にセットされる。
【０００７】
図１５（Ｂ）のシリアル転送クロックＳＣＬＫは、データ・セット用のクロックであり、この場合は立ち上がりエッジでデータ・セットを行っている。図１５（Ｃ）のシリアル転送データＳＤＡＴＡは、シリアル転送クロックＳＣＬＫの立ち上がりで確定され、レジスタ２０５に対する転送データを設定する。
更に、ＦＰＣ上のＲ／Ｗプリアンプユニット２０２には、ＭＰＵ２０１を含むデジタル回路部分からのノイズがデジタル用電源ＤＶccの電源ライン等から回り込まないようにするため、アナログ用電源ＡＶccの電源系統を分離している。
【０００８】
しかし、デジタル回路側となるＭＰＵ２０１からシリアル転送用の信号ライン２０２，２０３，２０４をＲ／Ｗプリアンプ回路２０２に直接接続しているため、デジタル回路部分に含まれるクロックや電源等のノイズ成分が、シリアル転送用の信号ライン２０２，２０３，２０４からＲ／Ｗプリアンプ回路２０２へ流入し、微弱なヘッド読取データに乗ってしまい、信号品質が劣化する問題点があった。
【０００９】
また、ＦＰＣ上の信号ライン間でのクロストークによって、シリアル転送用の信号ライン２０２，２０３，２０４からのノイズがリードデータライン２０６のリードデータに乗ってしまうという問題点もあった。
この結果、Ｒ／Ｗプリアンプ回路のレジスタ設定用のシリアル転送ラインの信号は、内部で高速動作させるために高周波ノイズを含むＭＰＵ又はゲートアレイ等で生成されるためノイズを含んでおり、デジタル回路では問題にならないノイズ成分でも、微弱アナログ信号を増幅するＲ／Ｗプリアンプユニットに対しては大きな問題となっている。
【００１０】
本発明は、このような従来の問題点に鑑みてなされたもので、シリアル転送によるレジスタ設定により高機能化されたヘッドＩＣ回路としてのＲ／Ｗプリアンプ回路に対するノイズの流入を確実に防止するようにした磁気ディスク装置等の記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
図１は本発明の原理説明図である。ここで図１（Ａ）は構成であり、図１（Ｂ）はシリアル転送ラインのタイミングチャートである。
まず本発明は、ディクス媒体のトラックを横切る方向にヘッドを移動させるアクチュエータと装置筐体との間をＦＰＣによって電気的に接続し、ＦＰＣ上のシリアル転送ラインを使用したレジスタの設定により回路パラメータや動作状態を制御可能なＲ／Ｗプリアンプ回路として機能するヘッドＩＣ回路２をアクチュエータ側のＦＰＣ上に配置した磁気ディスク装置等の記憶装置を対象とする。
【００１２】
このような記憶装置につき本発明にあっては、ヘッドＩＣ回路２のレジスタを設定するＭＣ等のデジタル回路１側に、レジスタ設定時以外はシリアル転送ライン７−１〜７−３をハイインピーダンス（Ｈｉ−Ｚ）にするハイインピーダンス回路３を設けたことを特徴とする。
ここで、ハイインピーダンス回路３をデジタル回路１を構成するＩＣ回路に内蔵することによって部品点数を削減できる。またデジタル回路１側のＩＣ回路内に設けることができない場合には、ハイインピーダンス回路３をデジタル回路１を構成するＩＣ回路の外部に設けてもよい。
【００１３】
更に、デジタル回路１とハイインピーダンス回路３の電源系統は、同じデジタル用電源系統であってもよいが、デジタル回路１側からのノイズ混入を低減するためには、デジタル回路１とハイインピーダンス回路３の電源系統を、別々に分離したデジタル用電源系統とすることが望ましい。
このような本発明の記憶装置によれば、Ｒ／Ｗプリアンプ回路として機能するヘッドＩＣ回路のレジスタ設定に使用するシリアル転送ラインを、データ設定時以外は、ハイインピーダンスにすることにより、信号ラインをＭＰＵを含むデジタル回路側とヘッドＩＣ回路側を電気的に絶縁分離し、デジタル回路側のノイズをヘッドＩＣ回路に及ぼさないようにする。その結果、ヘッド読取りによる再生信号へのノイズの混入を防ぎ、再生信号の品質を向上できる。
【００１４】
【発明の実施の形態】
図２は本発明のＲ／Ｗプリアンプ回路に対するノイズ除去が適用される磁気ディスク装置のブロック図である。ハードディスクドライブ（ＨＤＤ）として知られた磁気ディスク装置は、ディスクエンクロージャ１０とコントロール回路ボード１２で構成される。
【００１５】
ディスクエンクロージャ１０にはヘッドＩＣ回路として実装されたＲ／Ｗプリアンプ回路２、ヘッドアクチュエータの先端に支持されて磁気ディスク媒体のトラックを横切る方向に位置決めされるヘッドアッセンブリィ１６、ヘッドアクチュエータを駆動するボイスコイルモータ（以下「ＶＣＭ」という）、および磁気ディスク媒体を回転するスピンドルモータ３４を備える。
【００１６】
ディスクエンクロージャ１０に設けたＲ／Ｗプリアンプ回路２は、ヘッド選択、リード／ライト切替えの通常の機能に加え、ライト電流やＭＲヘッドに対するリードセンス電流の切替え、更にはパワーセーブ等のモード設定等の多機能化が図られており、コントロール回路ボード１２側からのシリアル転送ラインによるレジスタ設定により回路パラメータやモード設定が制御される。このためＲ／Ｗプリアンプ回路２に対しては、コントロール回路ボード１２側よりシリアル転送ライン７が接続されている。
【００１７】
ヘッドアッセンブリィ１６はディスクエンクロージャ１０に設けている磁気ディスク媒体の記録面の枚数に対応した数だけ設けられ、各ヘッドアッセンブリィ１６はインダクティブヘッドを用いたライトヘッドとＭＲヘッドを用いたリードヘッドを一体化した複合ヘッドアッセンブリィを使用している。
コントロール回路ボード１２側には、ハードディスクドライブ全体の制御を行うＭＣＵ（マイクロコントローラユニット）、リードチャネル回路２０、ハードディスクコントローラ（ＨＤＣ）２４、不揮発性メモリとして設けられたフラッシュＰＥＲＯＭ２６、ＤＲＡＭを使用したデータバッファ２８、ＶＣＭ３２およびスピンドルモータ３４を駆動するサーボコントローラ３６、更に上位コントローラに対するインタフェースコネクタ３８が設けられている。
【００１８】
ディスクエンクロージャ１０とコントロール回路ボード１２側との接続はＦＰＣ５，３５を使用して行っている。
図３は図２のハードディスクドライブの上部カバーを外して平面的に見た内部構造であり、磁気ディスク媒体１５に対し筐体コーナ側を回転中心としてヘッドアクチュエータ６が設けられている。ヘッドアクチュエータ６の先端にはヘッドアッセンブリィ１６が設けられ、反対側にＶＣＭ３２を配置している。ＦＰＣ５は回動側となるヘッドアクチュエータ６の側面と筐体側面の固定側との間に設けられており、ヘッドアクチュエータ６側に装着しているＦＰＣの部分にヘッドＩＣ回路としてのＲ／Ｗプリアンプ回路２を実装している。
【００１９】
図４は図３のＦＰＣ５を取り出して平面的に一部省略して表わしている。ＦＰＣ５は、上側をコントロール回路ボード接続部４０とし、中央の変形部となるバンド部４６を介して下側をヘッドアクチュエータ６の側面に装着するヘッド接続部４８としている。
コントロール回路ボード接続部４０には３本のシリアル転送ライン７が引き出されており、またその左側に一対のリードデータライン４６とライトデータライン４４を引き出している。シリアル転送ライン７、リードデータライン４６およびライトデータライン４４は、ＦＰＣの最も幅が狭くなるバンド部４６を通ってヘッドアクチュエータ６の側面に装着されるヘッド接続部４８に至っており、このヘッド接続部４８の部分にヘッドＩＣ回路となるＲ／Ｗプリアンプ回路２を実装している。
【００２０】
このようにコントロール回路ボード１２とディスクエンクロージャ１０を電気的に接続するＦＰＣ５上では、ヘッドアッセンブリィ１６のＭＲヘッドからのリード信号を送るリードデータライン４６とＲ／Ｗプリアンプ回路２の高機能化の各種設定のためのレジスタ設定を行うシリアル転送ライン７が近接して並んでおり、デジタル回路側となるシリアル転送ラインのクロック等のノイズがクロストークによりリードデータライン４６に乗り易い環境となっている。
【００２１】
再び図２を参照するに、リードチャネル回路２０には、Ｒ／Ｗプリアンプ回路２のヘッド選択により選択された適宜のヘッドアッセンブリィ１６に対しライトアクセスまたはリードアクセスを行うための回路が設けられている。即ちハードディスクコントローラ２４によりリードチャネル回路２０に対するライトゲート信号がオンするライト動作時にあっては、ライト変調系統が有効となる
ハードディスクコントローラ２４でフォーマットが済んだＮＲＺライトデータは、８／９エンコーダで符号化された後、プリコーダでパーシャルレスポンス最尤検出のための１／（１＋Ｄ）ｍのプリコードを行った後、書込補障を行い、最終的に書込ＦＦによって書込信号に変換され、ＦＰＣ５よりＲ／Ｗプリアンプ回路２に供給され、Ｒ／Ｗプリアンプ回路２に設けているライトドライバにより、そのとき選択されているヘッドアッセンブリィ１６を使用して磁気ディスク媒体に記録される。
【００２２】
またハードディスクコントローラ２４からのリードゲート信号がオンとなるリード動作の際には、Ｒ／Ｗプリアンプ回路２は、そのとき選択されているヘッドアッセンブリィ１６のＭＲヘッドからの読取信号を増幅した後にリードチャネル回路２０のリード復調系統に入力し、ＡＧＣアンプで増幅した後にローパスフィルタを通し、続いて自動等化器で例えばパーシャルレスポンス・クラス４（ＰＲ４）の波形等化を施し、ビタビ検出器で最尤検出によりリードデータを復元する。
【００２３】
そして、８／９デコーダでＮＲＺリードデータを復号化し、ハードディスクコントローラ２４に出力する。ハードディスクコントローラ２４にあっては、リードデータについてＥＣＣ処理を行い、訂正可能なエラーがあればエラー訂正を行った後に、データバッファ２８を経由してインタフェースコネクタ３８より上位装置にリードデータの転送を行う。
【００２４】
サーボコントローラ３０は、リードチャネル回路２０に設けたサーボフ復調系統で復調したサーボ信号に基づくヘッド位置をＭＣＵ１を経由して受け、ヘッドを目的トラックに移動するためのシーク制御とシーク完了後のオントラック制御をＶＣＭ３２の駆動で行う。またハードディスクドライブの電源投入による起動時にスピンドルモータ３４の起動制御を行い、起動完了後は予め定めた一定回転速度の定速制御を行っている。
【００２５】
更に、発振器２２はＭＣＵ１およびハードディスクコントローラ２４で使用する基準クロック信号を発振しており、またパワーモニタ３６はハードディスクドライブにおける電力消費の状態を監視し、例えば上位装置からのアクセス待ち状態にあってはパワーセーブモードに切り替え、アクセスを受けるとパワーセーブモードを解除して通常モードとすることで消費電力の低減を図っている。
【００２６】
図５は、図２のＭＣＵ１に設けられたＲ／Ｗプリアンプ回路２に対するシリアル転送ライン７を通って加わるノイズを除去するための本発明の第１実施形態のブロック図である。
図５の第１実施形態にあっては、ＭＣＵ１の内部にゲートアレイ等を含むＭＰＵ４に、ディスクエンクロージャ１０側のＲ／Ｗプリアンプ回路２に設けているレジスタにデータを設定するためのシリアル転送の制御機能を設けている。即ち、この実施形態にあっては、Ｒ／Ｗプリアンプ回路２のレジスタ設定のためにＭＰＵ４はシリアルデータ・イネーブル信号ＳＤＥＮ、シリアル転送クロック信号ＳＣＬＫおよびシリアル転送データ信号ＳＤＡＴＡの３つを発生する。
【００２７】
この３つのシリアル転送信号に対応してシリアル転送ライン７には、ＳＤＥＮ転送ライン７−１、ＳＣＬＫ転送ライン７−２およびＳＤＡＴＡ転送ライン７−３の３本のラインが設けられている。本発明にあっては、ＭＰＵ４からの転送ライン７の出力側にハイインピーダンス回路３を新たに設けている。
ハイインピーダンス回路３は図６のように、ＳＤＥＮ転送ライン７−１、ＳＣＬＫ転送ライン７−２およびＳＤＡＴＡ転送ライン７−３のそれぞれに３ステート・バッファアンプ３−１，３−２，３−３を挿入接続しており、３ステート・バッファアンプ３−１〜３−３の制御端子に対してはＭＰＵ４からのハイインピーダンス制御ライン８を接続している。
【００２８】
３ステート・バッファアンプ３−１〜３−３は、ＭＰＵ４からのハイインピーダンス制御信号８をイネーブルにすると入出力間がハイインピーダンス状態となり、電気的に入力側と出力側の転送ラインを切り離すことができる。もちろん、ハイインピーダンス制御ライン８をディセーブル状態にしていると通常のバッファアンプとして機能し、入力のハイレベルとローレベルに対応した出力のハイレベルとローレベルの出力を行う。
【００２９】
図７は図５のＭＰＵ４からのシリアル転送信号によるＲ／Ｗプリアンプ回路２のレジスタ設定動作のタイミングチャートである。ＭＰＵ４はリードアクセスに先立って、Ｒ／Ｗプリアンプ回路２のレジスタにリード動作に必要なリード／ライト切替え、ヘッドセレクト、ＭＲヘッドのセンス電流制御等の機能選択のためのレジスタ設定を行う場合に、図７（Ａ）のようにレジスタ設定機関に亘ってハイインピーダンス制御信号をディセーブル状態として図６の３ステート・バッファアンプ３−１〜３−３のハイインピーダンス状態（Ｈｉ−Ｚ）を解除してバッファアンプとして動作可能状態とする。
【００３０】
このようにして３ステート・バッファアンプ３−１〜３−３のハイインピーダンス状態の解除が済むと、図７（Ａ）のようにレジスタ設定機関に亘ってＳＤＥＮ転送ライン７−１をイネーブル状態とし、同時に図７（Ｂ）のようにシリアル転送クロック信号ＳＬＣＫをＳＬＣＫラインに出力し、更に図７（Ｃ）のようにシリアル転送データ信号ＳＤＡＴＡとして各種の機能を設定するためのデータＤ１，Ｄ２，Ｄ３，・・・ＤＸＸをＳＤＡＴＡライン７−３に転送する。
【００３１】
このようなＲ／Ｗプリアンプ回路２に対するレジスタ設定が済むと、再びハイインピーダンス制御ライン８がイネーブル状態となり、図６の３ステート・バッファアンプ３−１〜３−３がハイインピーダンス状態（Ｈｉ−Ｚ）となって、ＭＣＵ１側をＲ／Ｗプリアンプ回路２側に対し電気的に切り離す。
このためＭＣＵ１側となるデジタル回路部でクロックやデータ等のパルス的な信号変化があっても、Ｒ／Ｗプリアンプ回路２に対しレジスタ設定を行っている期間以外はハイインピーダンス回路３により転送ライン７の信号ライン７−１〜７−３が全てハイインピーダンスの絶縁状態となっており、図２に示したようにＲ／Ｗプリアンプ回路２からＦＰＣ５を通ってコントロール回路ボード１２のリードチャネル回路２０に出力されるリード信号に、ＭＣＵ１側のデジタル回路部によるクロック等に起因したノイズが混入することが確実に防止できる。
【００３２】
また図５の実施形態にあっては、Ｒ／Ｗプリアンプ回路２側に対する電源系統はアナログ用の電源電圧ＡＶccとし、ＭＣＵ１側のデジタル用の電源ＤＶcc１と別の電源系統としている。更にＭＣＵ１に内蔵しているハイインピーダンス回路３に対する電源をデジタル的なノイズ源となるＭＰＵ４側のデジタル用電源電圧ＤＶcc１の電源系統とは別の電源系統によるデジタル用電源電圧ＤＶcc２としている。
【００３３】
このためＭＰＵ４からのシリアル転送ライン７を経由したＲ／Ｗプリアンプ回路２側へのノイズ混入の防止に加え、ハイインピーダンス回路３をＭＰＵ４側のクロック等によるノイズの影響を受けない別のデジタル用電源の電源電圧ＤＶcc２としたことで、デジタル用電源系統からの転送ライン７に対するノイズの混入も確実に防止できるようにしている。
【００３４】
図８は図５に示した本発明で使用されるＲ／Ｗプリアンプ回路２の具体例である。図８のＲ／Ｗプリアンプ回路２は、制御レジスタ回路６０、ヘッド選択回路６２、ライトドライバ６４、プリアンプ６６、アンプ６８、ブースタ７０を備えている。制御レジスタ回路６０に対しては、ＭＣＵ１側からのＳＤＥＮ転送ライン７−１、ＳＣＬＫ転送ライン７−２およびＳＤＡＴＡ転送ライン７−３を使用した図７に示したような転送信号の供給により、ヘッドアッセンブリィとのリードライトに必要な各種の回路パラメータや動作モードの設定ができる。
【００３５】
図８の実施形態にあっては、制御レジスタ６０に対するレジスタ設定によりヘッド選択回路６２を制御するリードライト切替えとヘッド選択、ライトドライバ６４の制御によるライト電流の設定制御、プリアンプ６６に続いて設けられたアンプ６８によるリード信号のゲイン制御、アンプ６８に続いて設けたブースタ７０による広域共調のブーストアップ周波数の切替制御、更にはＭＲヘッドバイアス制御回路７２によるＭＲヘッドに対するセンサ電流を最適化するためのバイアス制御ができる。
【００３６】
更に制御レジスタ６０によるモード制御としては、
▲１▼ライトモード
▲２▼ライトモードでのＭＲバイアス制御のオン
▲３▼サーボライトモード
▲４▼リードモード
▲５▼アイドルモード
等が設定できる。このような高機能化されたＲ／Ｗプリアンプ回路２に対しては、例えばテキサスインスツルメント製のＴＬＳ２４Ｆ５５６ＤＢＴ等を使用することができる。
【００３７】
図９は図５のＭＣＵ１側に設けているＭＰＵ４によるハイインピーダンス回路３の制御に伴うシリアル転送制御のフローチャートである。まずステップＳ１において、ＭＰＵ４にリードアクセス要求が発生すると、ステップＳ１でＲ／Ｗプリアンプ回路２に対するレジスタ変更要求を行い、ステップＳ２でハイインピーダンス回路３をディセーブル状態として転送ライン７のハイインピーダンスを解除する。
【００３８】
続いてステップＳ３で、ハイインピーダンス状態が解除された転送ライン７を使用してＲ／Ｗプリアンプ回路２に対しシリアル転送処理によりレジスタ設定を行う。このレジスタ設定のデータ転送が済むと、ステップＳ４で、ハイインピーダンス回路３をハイインピーダンス状態に設定してＭＣＵ１とＲ／Ｗプリアンプ回路２の転送ライン７による接続を絶縁状態に切り離し、この状態でステップＳ５のデータリードを行う。
【００３９】
これによってデータリードを行っている間、転送ライン７はハイインピーダンス状態におかれ、ＭＣＵ１を含むデジタル回路側からのクロック等のノイズがＲ／Ｗプリアンプ回路２側に転送ライン７を経由して流れ込み、リードチャネル回路２０に対するリード信号に混入することを確実に防止できる。
図１０は本発明の第２実施形態であり、この実施形態にあってはＭＣＵ１の内部にハイインピーダンス回路３を図５の実施形態のように設けることができない場合であり、この場合にはＭＣＵ１の外部にハイインピーダンス回路３を設けている。
【００４０】
ＭＣＵ１に対し外部に設けられたハイインピーダンス回路３は、図６の回路構成を備え、ＭＣＵ１からの３本のＳＤＥＮ，ＳＣＬＫおよびＳＤＡＴＡ転送ラインを入力接続し、出力よりＲ／Ｗプリアンプ回路２に同じ３本の転送ライン７−１〜７−３を接続している。またＭＣＵ１よりハイインピーダンス制御ライン８を引き出し、内蔵した３ステート・バッファアンプの制御端子にハイインピーダンス制御信号を供給している。
【００４１】
また図１０の実施形態にあっては、ＭＣＵ１の外部に取り出したハイインピーダンス回路３に対する電源電圧は、同じデジタル用の電源電圧ＤＶcc１としており、デジタル用電源ラインに対するＭＣＵ１側からのノイズの混入が少ない場合に適用できる。
図１１は本発明の第３実施形態であり、この実施形態にあっては図１０のＭＣＵ１に対し外部にハイインピーダンス回路３を設けた場合について、それぞれのデジタル用電源系統を分離したことを特徴とする。即ちＭＣＵ１のデジタル用電源電圧ＤＶcc１の電源系統に対し、外部に設けているハイインピーダンス回路３のデジタル用電源電圧ＤＶcc２を別の電源系統としている。
【００４２】
これによってデジタル用電源系統を共通したことによってＭＣＵ１側のクロック等のノイズが電源系統を通じてハイインピーダンス回路３に回り込み、ハイインピーダンス状態にあっても出力側の転送ライン７に流れ込んでＲ／Ｗプリアンプ回路２のリード信号に混入してしまうことを確実に防止している。
図１２は本発明のハイインピーダンス回路に代替可能な実施形態であり、ＭＣＵ１に対するデジタル用電源電圧ＤＶcc１の電源系統に対し転送ライン７にバッファ回路６を設け、このバッファ回路６については別のデジタル用電源電圧ＤＶcc２を分離した電源系統からの電源供給を行うようにしたことを特徴とする。
【００４３】
バッファ回路６にはＳＤＥＮ，ＳＣＬＫおよびＳＤＡＴＡ転送ライン７−１〜７−３に対応して３つのバッファアンプ６−１，６−２，６−３が設けられており、３ステート・バッファアンプを使用しないことからハイインピーダンス状態への切替えは特に行っていない。
この図１２の実施形態は、ＭＣＵ１の電源電圧ＤＶcc１の電源系統と分離した電源系統のデジタル用電源電圧ＤＶcc２を用いるだけでＲ／Ｗプリアンプ回路２側の転送ライン７にノイズの混入が防止できるような場合に有効である。
【００４４】
尚、上記の実施形態はＲ／Ｗプリアンプ回路のレジスタ設定に使用するシリアル転送ラインを例にとるものであったが、リード信号の出力中は休止状態におかれ、リード信号の出力期間以外に信号出力が行われるＲ／Ｗプリアンプ回路に対する信号ラインについて、全く同様に適用することができる。
【００４５】
【発明の効果】
以上説明してきたように本発明によれば、Ｒ／Ｗプリアンプ回路として機能するヘッドＩＣ回路のレジスタ設定を行う期間以外については、ＭＣＵ等のデジタル回路側からのシリアル転送ラインをハイインピーダンス状態に維持することで、レジスタ設定用の転送ラインからのリード再生信号に対するノイズの混入を確実に防止し、再生信号の品質を向上させ、Ｒ／Ｗプリアンプ回路側の高機能化に影響されることなくエラーレートを更に低減させることができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明のノイズ除去を備えた磁気ディスク装置のブロック図
【図３】本発明が適用されるディスクドライブの内部構造の説明図
【図４】図３のヘッドアクチュエータと筐体間に配置したＦＰＣを取り出した説明図
【図５】本発明による第１実施形態のブロック図
【図６】図５のハイインピーダンス回路の回路図
【図７】図５のシリアル転送ラインによるレジスタ設定のタイミングチャート
【図８】図５のＲ／Ｗプリアンプ回路の回路ブロック図
【図９】図５のＭＰＵによるリード処理のフローチャート
【図１０】ハイインピーダンス回路を外部に設けた本発明の第２実施形態のブロック図
【図１１】ＭＰＵとハイインピーダンス回路を別電源に分離した本発明の第３実施形態のブロック図
【図１２】本発明のハイインピーダンス回路の代替回路のブロック図
【図１３】従来のパラレルラインによるＲ／Ｗプリアンプの機能設定のブロック図
【図１４】従来のシリアル転送ラインのレジスタ設定によるＲ／Ｗプリアンプの機能設定のブロック図
【図１５】図１４のシリアル転送ラインによるレジスタ設定のタイミングチャート
【符号の説明】
１：デジタル制御回路（ＭＣＵ）
２：Ｒ／Ｗプリアンプ回路（ヘッドＩＣ回路）
３：ハイインピーダンス回路
３−１〜３−３：３ステート・バッファアンプ
４：ＭＰＵ
５：ＦＰＣ
６：ヘッドアクチュエータ
７：シリアル転送ライン
７−１：ＳＤＥＮ転送ライン
７−２：ＳＬＣＫ転送ライン
７−３：ＳＤＡＴＡ転送ライン
８：ハイインピーダンス制御ライン
９：バッファ回路
９−１〜９−３：バッファアンプ
１０：ディスクエンクロージャ
１１：磁気ディスク媒体
１２：コントロール回路ボード
１５：磁気ディスク媒体
１６：ヘッドアッセンブリィ
１８ａ，１８ｂ：コネクタ
２０：リードチャネル回路
２２：発振器
２４：ハードディクコントローラ（ＨＤＣ）
２６：フラッシュＰＥＲＯＭ
２８：データバッファ
３０：サーボコントローラ
３２：ボイスコイルモータ（ＶＣＭ）
３４：スピンドルモータ
３６：パワーモニタ
３８：インタフェースコネクタ
４０：プリント回路ボード接続部
４２：ライトデータライン
４４：リードデータライン
４６：バンド部
４８：ヘッド接続部
６０：制御レジスタ回路
６２：ヘッド選択回路
６４：ライトドライバ
６６：プリアンプ
６８：アンプ
７０：ブースタ
７２：ＭＲヘッドバイアス制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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