(57)【特許請求の範囲】
【請求項１】
互いに相違する位相の複数のクロックを発生する手段と、
前記複数のクロックのうちの対応するものの周期の立上り又は立下りごとに一定値が加算されるデータを保持し、Ｎを整数とした場合、前記データの値が２Ｎに達する瞬時に桁あふれが発生し、前記データが２Ｎ−１−１以下のときにはハイとローのうちの一方のパルス出力を発生し、前記データが２Ｎ−１−１を超えるとともに２Ｎ−１以下のときにはハイとローのうちの他方のパルス出力を発生する複数のパルス出力回路と、
２Ｎ−１に最も近いデータを保持するパルス出力回路のパルス出力及び２Ｎ−１−１に最も近いデータを保持するパルス出力回路のパルス出力を選択するようにパルス出力波形を生成する手段とを具えることを特徴とするパルス波形発生装置。
【請求項２】
前記パルス出力回路が、
対応する前記クロックの周期の立上り又は立下りごとに一定値が加算されるデータを保持する保持回路と、
パルス周波数に関連する第１及び第２のデータを加算する第１の加算器と、
前記保持回路の出力と、前記第１の加算器の出力とを加算する第２の加算器と、
前記第２の加算器の出力及び所定の値が入力され、リセットの際に前記保持回路の値を初期値にするように作用するマルチプレクサとを有することを特徴とする請求項１記載のパルス波形発生装置。
【請求項３】
外部からのクロックの周期の立上り又は立下りごとに一定値が加算されるデータを保持する保持回路と、
周波数に関連する第１及び第２のデータを加算する第１の加算器と、
前記保持回路の出力と、前記第１の加算器の出力とを加算する第２の加算器と、
前記第２の加算器の出力及び所定の値が入力され、リセットの際に前記保持回路の値を初期値にするように作用するマルチプレクサとを有することを特徴とするパルス出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、テレビジョン信号処理などに用いられる高周波回路の少なくとも一部を構成する周波数可変のパルス波形発生装置及びそれに含まれるパルス出力回路に関し、特に、回路外部から発振周波数を任意に設定することができるパルス波形発生装置及びそれに含まれるパルス出力回路にするものである。
【０００２】
【従来の技術】
パルス波形発生装置としては、電圧制御発振器が知られている。電圧制御発振器は、伝送装置において送信側で使用したクロックを受信側で再生するときに使用されるコンポーネントである。伝送装置においては、送信側で使用したクロックを定期的に伝送路に送出し、受信側ではその情報を元にして連続したクロックを再生する。クロック再生だけからみると、伝送路にはクロック情報だけを送り出すときには、確実に送信側のクロックを再生できるため理想的であるが、この場合には、必須の情報を送り出すことができないので、時間を区切って定期的にクロック情報を送り出している。
【０００３】
従来のアナログ電圧制御発信器には、以下の不都合がある。
（１）温度変化により周波数が変化する。
（２）経年変化がある。
（３）個別特性にばらつきがある。
（４）周波数制御のためにコンデンサを使用する場合、放電特性により周波数が変化する。
（５）デジタル制御則を用いる場合、Ｄ／Ａ変換器が必要となる。
【０００４】
これら（１）−（５）の不都合を解消するために、例えば、特開平９−２６１０１５号公報に記載されているような周波数可変のパルス波形発生装置が、デジタル回路によって実現されている。パルス波形発生装置をデジタル回路で実現するために、図１に示すような回路によって実現することが知られている。
【０００５】
図１に示すような回路で実現されたパルス波形発生装置は、基本クロック発振器１と、Ｎビット加算器２と、エッジ動作のＮビット保持回路（Ｄ形フリップフロップ）３とを有する。この場合、Ｎビット加算器２には、パルス周波数設定データＤと、Ｎビット保持回路３の出力データが入力され、これらのデータの和は、基本クロック周期の立上り又は立下りごとにＮビット保持回路３に再保持される。また、１０ＫＨｚ程度であるステップモータの応答速度に適合するようジッタ（これについては後に詳しく説明する。）を１％以内に抑えるためには、応答速度の１００倍の１ＭＨｚの基本クロックを生成するとともに、Ｎビット加算器２が１ＭＨｚで動作する必要がある。
【０００６】
次に、このパルス波形発生装置の動作について、図２のタイムチャートを参照して説明する。ここで、説明を容易にするために、以下の条件を満足するものと仮定する。
(i)Ｎビット保持回路３のサイズをＮビットとする。
(ii)Ｎビット保持回路３の保持データの初期値Ａを２Ｎ／２とする。この際、Ｎビット保持回路３の出力の最上位ビット（パルス出力）はローとなっている。
(iii)Ａ＋（ｎ＋１）Ｄ＞２Ｎ−１とする。すなわち、このタイミングで桁あふれが発生し、パルス出力がローとなる。
(iv)Ｂ＝Ａ＋（ｎ＋１）Ｄ−２Ｎとする。
なお、Ａ，Ｂ，Ｄ，Ｎは特定の数値を示すものではない。
【０００７】
パルス周波数設定データをＤに設定したときのＮビット保持回路３の保持データをＡとした場合、Ｎビット加算器２の出力はＡ＋Ｄとなる。次回のクロックの立上りにおいて、Ｎビット保持回路３の保持データはＡ＋Ｄに変更され、Ｎビット加算器２の演算遅延時間後、Ｎビット加算器２の出力はＡ＋２Ｄとなる。これ以降、クックごとにこの動作が繰り返され、ｎ回目のクロック立上りでは、Ｎビット加算器２の出力はＡ＋ｎＤとなる。
【０００８】
このように、Ｎビット保持回路３の保持データは、クロックごとにＤづつ増加し、その値が２Ｎに到達する瞬時に桁あふれが発生し、その結果、保持データがＢとなる。この際、Ｎビット保持回路３の出力の最上位ビット（パルス出力）は、ハイからローに変化し、これ以降、保持データの値が２Ｎ−１を超えるたびに桁あふれが発生し、パルス出力がハイからローに変化する。
【０００９】
次に、保持データの桁あふれとパルス出力の周波数との関係について、図３のタイムチャートを用いて説明する。この場合、先ず、保持データは、１クロックごとに設定データＤづつ増加し、保持データの値が２Ｎ−１を超えるたびに桁あふれが発生し、保持データは、一度に２Ｎだけ減少する。保持データの取り得る値が０と２Ｎ−１の間であるので、クロック周期の２Ｎ／Ｄ倍の周期で保持データの内容は一巡する。パルス出力はＮビット保持回路３の出力の最上位ビットであるので、保持データの内容により次のような値をとる。
【００１０】
０≦保持データ≦２Ｎ−１−１の場合、パルス出力はローとなり、それに対して、２Ｎ−１−１＜保持データ≦２Ｎ−１の場合、パルス出力はハイとなる。したがって、パルス出力の周期Ｔｏｕｔは、Ｔｏｕｔ＝（２Ｎ／Ｄ）・ＴＣＬＫとなり、パルス出力の周波数ｆｏｕｔは、その逆数であるので、以下の式のように表される。
ｆｏｕｔ＝（Ｄ／２Ｎ）・ｆＣＬＫ          （１）
式（１）に表すように、図１に示すパルス波形発生装置は、パルス周波数設定データＤに正比例する周波数を有する出力パルスを発生する。
【００１１】
【発明が解決しようとする課題】
図１に示すような従来のパルス波形発生装置の場合、パルス周波数設定データＤが２Ｎで割り切れないために生じるジッタがパルス出力に含まれる。このようなジッタは、従来のパルス波形発生装置では、パルス周波数設定データの最大値に対して２Ｎを十分大きくとることによって、許容できるレベルまで低減している。
【００１２】
しかしながら、ステップモータに比べて周波数が著しく高い周波数の場合、パルス周波数設定データの最大値に対して２Ｎを十分大きくとることができないため、従来のパルス波形発生装置では、ジッタを許容できるレベルまで低減することができない。すなわち、従来のパルス波形発生装置では、パルス出力に対するクロックの周波数を十分大きく取れない場合には、パルス出力に含まれるジッタを十分に低減することができない。例えば、映像信号を用いる場合には、映像品質の低下を抑制するためにジッタを１％以内に抑えることが要求されるが、従来のパルス波形発生装置では、ジッタを許容できるレベルまで低減することができないため、この要求を満足することができない。
【００１３】
本発明の目的は、パルス出力に対するクロックの周波数を十分大きく取れない場合でも、パルス出力に含まれるジッタを十分に低減することができる周波数可変のパルス波形発生装置及びそれに含まれるパルス出力回路を提供することである。
【００１４】
【課題を解決するための手段】
本発明によるパルス波形発生装置は、
互いに相違する位相の複数のクロックを発生する手段と、
前記複数のクロックのうちの対応するものの周期の立上り又は立下りごとに一定値が加算されるデータを保持し、Ｎを整数とした場合、前記データの値が２Ｎに達する瞬時に桁あふれが発生し、前記データが２Ｎ−１−１以下のときにはハイとローのうちの一方のパルス出力を発生し、前記データが２Ｎ−１−１を超えるとともに２Ｎ−１以下のときにはハイとローのうちの他方のパルス出力を発生する複数のパルス出力回路と、
２Ｎ−１に最も近いデータを保持するパルス出力回路のパルス出力及び２Ｎ−１−１に最も近いデータを保持するパルス出力回路のパルス出力を選択するようにパルス出力波形を生成する手段とを具えることを特徴とする。
【００１５】
本発明によれば、複数のパルス出力回路を設け、２Ｎ−１に最も近いデータを保持するパルス出力回路のパルス出力及び２Ｎ−１−１に最も近いデータを保持するパルス出力回路のパルス出力を選択するようにパルス出力波形を生成しているので、パルス出力に対するクロックの周波数を十分大きく取れない場合でも、パルス出力に含まれるジッタを十分に低減することができる。
【００１６】
例えば、前記パルス出力回路は、
対応する前記クロックの周期の立上り又は立下りごとに一定値が加算されるデータを保持する保持回路と、
パルス周波数に関連する第１及び第２のデータを加算する第１の加算器と、
前記保持回路の出力と、前記第１の加算器の出力とを加算する第２の加算器と、
前記第２の加算器の出力及び所定の値が入力され、リセットの際に前記保持回路の値を初期値にするように作用するマルチプレクサとを有することを特徴とする。
【００１７】
本発明によるパルス出力回路は、
外部からのクロックの周期の立上り又は立下りごとに一定値が加算されるデータを保持する保持回路と、
周波数に関連する第１及び第２のデータを加算する第１の加算器と、
前記保持回路の出力と、前記第１の加算器の出力とを加算する第２の加算器と、
前記第２の加算器の出力及び所定の値が入力され、リセットの際に前記保持回路の値を初期値にするように作用するマルチプレクサとを有することを特徴とする。
【００１８】
本発明によるパルス出力回路を用いることによって、パルス出力に対するクロックの周波数を十分大きく取れない場合でもパルス出力に含まれるジッタを十分に低減することができるパルス波形発生装置を構成することができる。
【００１９】
【発明の実施の形態】
本発明によるパルス波形発生装置及びそれに含まれるパルス出力回路の実施の形態を、図面を参照して詳細に説明する。
図４は、本発明によるパルス波形発生装置のブロック図である。このパルス波形発生装置は、テレビジョンの映像処理に使用されるものであり、基本クロック発振器１１と、クロック分配器１２と、パルス出力回路１３−１６と、ＡＮＤゲート１７と、ＯＲゲート１８と、１ビット保持回路（Ｄ形フリップフロップ）１９とを具える。
【００２０】
本実施の形態において、基本クロック発振器１１は、標準テレビジョンで周波数が２７ＭＨｚである映像信号のジッタを１％以内に抑えるために、その周波数の１００倍である２．７ＧＨｚの基本クロックを発生し、かつ、パルス出力回路１３−１６はそれぞれ、後に説明するように、２．７ＧＨｚで動作するＮビット加算器を有する必要があった。本発明によれば、４個のパルス出力回路が存在するため、２．７ＧＨｚ／４＝６７５ＭＨｚで動作するＮビット加算器でよい。
【００２１】
基本クロック発振器１１から発生した基本クロックは、クロック分配器１２に供給され、クロック分配器１２は、基本クロックから０°，９０°，１８０°，２７０°の位相が異なる四つのクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０をパルス出力回路１３，１４，１５，１６にそれぞれ分配する。
【００２２】
パルス出力回路１３−１６には、共通データとして周波数制御データＣ及びパルス周波数設定データＤがそれぞれ入力され、０，Ｄ／４，Ｄ／２，３Ｄ／４が初期値として個別に入力される。本実施の形態では、周波数制御データＣを、パルス周波数の可変範囲とし、パルス周波数設定データＤを中心周波数とする。
【００２３】
パルス出力回路１３−１６の出力は、ＡＮＤゲート１７を通じて１ビット保持回路１９のクロック入力となり、かつ、ＯＲゲート１８を通じて１ビット保持回路１９のリセット入力となる。
【００２４】
図５は、図４のパルス出力回路１３−１６のブロック図である。パルス出力回路１３−１６はそれぞれ、Ｎビット加算器２１，２２と、Ｎビットマルチプレクサ２３と、Ｎビット保持回路（Ｄ形フリップフロップ）２４とを有する。
【００２５】
Ｎビット加算器２１には、周波数制御データＣ及びパルス周波数設定データＤが供給され、Ｎビット加算器２１の加算結果は、Ｎビット保持回路２４の出力データとともにＮビット加算器２２に供給される。Ｎビット加算器２２の出力は、基本クロックの周期の立上り又は立下りごとに再保持されるＮビット保持回路２４に入力される。Ｎビットマルチプレクサ２３は、リセットの際にＮビット保持回路２４の値を初期値にする役割を果たし、Ｎビット保持回路２４は、リセット信号が解除された後に、初期値にデータを加算する。
【００２６】
次に、本発明によるパルス波形発生装置の動作を、図６のタイムチャートとともに説明する。
パルス出力回路１３−１６のパルス出力は、パルス周波数設定データＤが２Ｎで割り切れないため、ジッタを有する。ＡＮＤゲート１７を用いてこれらパルス出力の論理積をとることによって、一番最後に桁あふれが発生したパルス出力によって、１ビット保持回路１９がセットされる。このことは、２Ｎ−１に最も近い保持データを有するパルス出力回路のパルス出力を選択することを意味する。１ビット保持回路１９がセットされると、パルス出力はハイとなる。
【００２７】
それに対して、１ビット保持回路１９は、ＯＲゲート１８を用いてパルス出力の論理和をとることによって、全てのパルス出力がローになるまでリセットされない。このことは、２Ｎ−１−１に最も近い保持データを有するパルス出力回路のパルス出力を選択することを意味する。
【００２８】
本実施の形態によれば、４個のパルス出力回路１３−１６を設け、２Ｎ−１に最も近いデータを保持するパルス出力回路のパルス出力及び２Ｎ−１−１に最も近いデータを保持するパルス出力回路のパルス出力を選択するようにパルス出力波形を生成しているので、パルス出力に対するクロックの周波数を十分大きく取れない場合でも、パルス出力に含まれるジッタを十分に低減することができる。
【００２９】
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
例えば、上記実施の形態ではテレビジョンの映像処理に適用した場合について説明したが、データ通信分野のような他の分野においても適用することができる。
【００３０】
上記実施の形態において、４個のパルス出力回路を使用する場合について説明したが、４個以外の複数のパルス出力回路を使用することもでき、例えば、８個のパルス出力回路を使用する場合、クロック分配器は、基本クロックから０°，４５°，９０°，１３５°，１８０°，２２５°，２７０°，３１５°の位相が異なる八つのクロックを、対応するパルス出力回路にそれぞれ分配する。
【図面の簡単な説明】
【図１】  従来のパルス波形発生装置のブロック図である。
【図２】  図１のパルス波形発生装置のタイムチャートである。
【図３】  図１のパルス波形発生装置における保持データの桁あふれとパルス出力の周波数との関係を示すタイムチャートである。
【図４】  本発明によるパルス波形発生装置のブロック図である。
【図５】  図４のパルス出力回路のブロック図である。
【図６】  図４のパルス波形発生装置のタイムチャートである。
【符号の説明】
１，１１  基本クロック発振器
２，２１，２２  Ｎビット加算器
３，２４  Ｎビット保持回路
１２  クロック分配器
１３，１４，１５，１６  パルス出力回路
１７  ＡＮＤゲート
１８  ＯＲゲート
１９  １ビット保持回路
２３  Ｎビットマルチプレクサ
【図１】
0003679373.tif 000002
【図２】
0003679373.tif 000003
【図３】
0003679373.tif 000004
【図４】
0003679373.tif 000005
【図５】
0003679373.tif 000006
【図６】
0003679373.tif 000007