(57)【特許請求の範囲】
【請求項１】
機能ブロックと、前記機能ブロックに供給する所定の負電圧を発生する負電圧発生回路とを有する半導体集積回路であって、
前記負電圧発生回路は、
電源電圧を前記所定の負電圧に変換し出力するチャージポンプ部と、
前記チャージポンプ部の出力電圧を検知する電圧検知部とを備え、
前記チャージポンプ部は、
前記電圧検知部からの出力信号が活性化状態にある期間のみ所定のパルス信号を発生する自励発振器と、前記自励発振器からの出力パルス信号をタイミング信号に変換するタイミング信号発生回路とを備え、
前記電圧検知部は、
定電圧発生回路と、前記定電圧発生回路からの出力電圧と前記チャージポンプ部からの出力電圧を受けて、抵抗器により測定電圧に変換する測定電圧発生回路と、前記測定電圧発生回路からの測定電圧を接地電圧と比較し比較結果を出力する第１の比較器と、前記第１の比較器からの比較出力を増幅して前記チャージポンプ部に出力する出力バッファ回路とを備え、
前記定電圧発生回路は、カレントミラー回路を構成するトランジスタのサイズを変化させ、出力電流値を変化させることで出力電圧の調整を行う第１の電圧調整手段を備え、前記測定電圧発生回路は、前記抵抗器の抵抗値を変化させることで測定電圧を変化させる第２の電圧調整手段を備えたことを特徴とする半導体集積回路。
【請求項２】
前記抵抗器は、各々が直列に接続された第１から第ｎの抵抗器を含み、前記第２の電圧調整手段は、各々が前記第１から第ｎの抵抗器と並列に接続された第１から第ｎのヒューズを備え、
前記第１のヒューズと並列に接続された第１の抵抗器の抵抗値をＲとした場合、第ｎのヒューズと並列に接続された第ｎの抵抗器の抵抗値がＲの２(n-1)倍に設定され、前記第２の電圧調整手段は、前記第１から第ｎのヒューズの少なくとも１つが切断されることにより、抵抗値の増分をＲからＲの２(n-1)倍まで変化させることで前記測定電圧を変化させることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電圧検知部の前記第１の比較器は、前記電圧検知部における前記第１の比較器よりも前段の回路で用いるトランジスタよりも厚いゲート酸化膜を有するトランジスタからなることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記電圧検知部の前記出力バッファ回路は、初段のインバータが他段のインバータよりも厚いゲート酸化膜を有するトランジスタからなる複数段のインバータを備えていることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、更に詳細には、半導体集積回路に内蔵された電源電圧発生回路に関する。
【０００２】
【従来の技術】
ここでは、半導体集積回路に内蔵された電源電圧発生回路を用いる機能回路として、ダイナミック型メモリデバイスを取り上げて説明を行う。
【０００３】
ダイナミック型メモリデバイスでは、マトリックス状に配置された記憶素子（メモリセル）へのデータアクセス方法として、ワード線に電位を与え、ビット線とメモリセルとの間でデータをやりとりすることで読み出し、書き込み動作を実現している。
【０００４】
図１１に、一般的なダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリセル部の回路構成を示す。
【０００５】
ＤＲＡＭの記憶動作では、図１１に示すビット線ＢＬから伝達される論理「Ｈ」レベルの電位もしくは論理「Ｌ」レベルの電位を、アクセストランジスタＴＭＥＭを介し、メモリセルキャパシタＣＯに電荷を蓄積することで、メモリセルキャパシタＣＯに論理「Ｈ」レベル、もしくは論理「Ｌ」レベルのデータの書き込みを行い、データの記憶を行う。
【０００６】
近年、ＤＲＡＭの高集積化や大容量化に伴い、回路全体での微細化が進行しており、メモリセルキャパシタＣ０の面積も微細化の傾向にあるため、容量も縮小される傾向がある。ここで、メモリセルキャパシタＣＯの容量の縮小に対してもメモリ動作を保証するためには、メモリセルキャパシタＣＯの電荷蓄積時間を充分確保することが必要となる。
【０００７】
そのためには、電荷転送を行うアクセストランジスタＴＭＥＭを介したリーク電流による、メモリセルキャパシタＣＯからの電荷の減少を防止する必要がある。
【０００８】
そこで、アクセストランジスタＴＭＥＭの基板に負の電圧を印加することで、アクセストランジスタＴＭＥＭの閾値電圧ＶＴを大きくし、アクセストランジスタＴＭＥＭを介したリーク電流を抑えることにより、電荷の減少を防止する対策がＤＲＡＭでは一般的に行われている。
【０００９】
図１２に、メモリセルトランジスタＴＭＥＭの断面構造を示す。
【００１０】
図１２において、アクセストランジスタＴＭＥＭのソース（Ｓ）に接続されるメモリセルキャパシタＣからの電荷のリーク成分としては、ＴＭＥＭのソースからドレイン（Ｄ）方向へのリーク電流成分Ｉ（ｏｆｆ）と、ソースのｎ型不純物拡散領域からｐ型基板（ｐ−Ｓｕｂ．）へのリーク電流成分Ｉ（ｌｅａｋ）に分けられる。
【００１１】
ここで、図１２では、ｐ型領域からｎ型領域へ向かう電流の向きを正の方向と定義する。
【００１２】
図１３（ａ）のグラフは、Ｉ（ｏｆｆ）の基板電圧ＶＢＢ依存性を、図１３（ｂ）のグラフは、Ｉ（ｌｅａｋ）の基板電圧ＶＢＢ依存性を示したものである。
【００１３】
ワード線ＷＬに電位が印加されておらず、非活性状態にあるときには、図１３（ａ）において、（ｉ）で示す領域でのドレイン−ソース間電流ＩｄｓがＩ（ｏｆｆ）となることが示されている。ここで、基板電位ＶＢＢの印加により、アクセストランジスタＴＭＥＭの閾値電圧ＶＴが大きくなり、グラフの傾きが緩やかとなることから、基板電位ＶＢＢの印加にともなうＩ（ｏｆｆ）の現象が観測される。
【００１４】
その一方で、図１３（ｂ）に示される、ｐ−ｎ接合での電流Ｉｐ−ｎに着目すると、負の基板電位ＶＢＢの印加に伴い、Ｉｐ−ｎは、図１３（ｂ）のグラフの第３象現において増加する。このことは、ＶＢＢを大きくするに伴い、ソースのｎ型不純物拡散領域からｐ型基板への電流が増加する、つまりＴＭＥＭのソース領域からｐ型基板へのリーク電流Ｉｐ−ｎ＝Ｉ（ｌｅａｋ）が増加することを示している。
【００１５】
次に、図１４に、従来から用いられている、ｐ型基板に印加される負電圧ＶＢＢを発生するための負電圧発生回路の一般的な構成を示す。
【００１６】
図１４において、負電圧発生回路は、基板電圧発生部（チャージポンプ部）１５−Ａと、電圧検知部１５−Ｂとから構成される。基板電圧発生部１５−Ａは、自励発振回路１５−Ａ１、タイミング生成論理回路１５−Ａ２、チャージポンプ回路１５−Ａ３により構成され、自励発振回路１５−Ａ１は、電圧検知部１５−Ｂにより生成される制御信号ＢＢＧＯＥが論理「Ｈ」レベルである期間動作する。
【００１７】
タイミング生成回路１５−Ａ２で生成されるタイミング信号によって、チャージポンプ回路１５−Ａ３が駆動され、負電圧ＶＢＢが発生する。
【００１８】
この負電圧発生回路は、電圧検知部１５−Ｂにより基板電圧発生部１５−Ａの制御を行い、基板に印加する負電圧ＶＢＢを所定の値に保持する機能を有している。
【００１９】
図１５に、電圧検知部１５−Ｂの一構成例を示す。
【００２０】
図１５において、電圧検知部１５−Ｂでは、ＰチャネルトランジスタＴＰ１５１と、ＮチャネルトランジスタＴＮ１５２および抵抗Ｒ１５３によって構成される分圧回路によって、電源電圧ＶＤＤと基板電圧ＶＢＢを分圧した電位ＤＥＴＩＮを生成し、ＰチャネルトランジスタＴＰ１５４、ＴＰ１５５、およびＮチャネルトランジスタＴＮ１５６で構成されるインバータによって、設定電圧との大小関係を判定し、インバータＩ１５７、Ｉ１５８、およびＩ１５９により増幅を行い、大小関係を論理信号ＢＢＧＯＥとして出力する。
【００２１】
図１６に、図１４の負電圧発生回路における電源電圧ＶＤＤに対する負電圧ＶＢＢ特性（ａ）およびメモリのデータ保持時間であるポーズタイム（Ｐａｕｓｅｔｉｍｅ）特性（ｂ）を示す。
【００２２】
図１６（ａ）に示すように、電圧検知部１５−Ｂでは、電源電圧ＶＤＤが大きくなると、基板に印加する負電圧ＶＢＢが大きく、ＶＤＤが小さいときにはＶＢＢは小さくなり、また、図１６（ｂ）に示すように、ポーズタイムが最も長くなる電源電圧ＶＤＤＰが存在し、電源電圧ＶＤＤがＶＤＤＰより大きい場合および小さい場合ともに、データ保持時間は短くなる。これは、メモリセルトランジスタの基板に負電圧ＶＢＢを印加したときには、図１３（ａ）に示すように、メモリセルトランジスタの閾値電圧が大きくなり（ＶＴ１→ＶＴ２→ＶＴ３）、ソースからドレインへと向かう電流成分Ｉ（ｏｆｆ）が減少する一方、ＶＤＤの増加に伴うＶＢＢのレベル変化により、ｐ型基板へと向かうリーク電流成分Ｉ（ｌｅａｋ）が増加することが原因である。これらは、図１６（ｂ）に示すポーズタイム特性において、減少する電流成分Ｉ（ｏｆｆ）に起因したディスターブポーズ（Ｐ１）と、増加する電流成分Ｉ（ｌｅａｋ）に起因したスタティックポーズ（Ｐ２）として、ＤＲＡＭメモリセルの特性を示すのに用いられる。
【００２３】
したがって、基板に印加する負電圧ＶＢＢを設定する際には、前述した２種類の電荷のリーク経路を考慮し、それぞれが最小となる電圧条件でかつ電源電圧に依存しないように設定された回路が望ましく、このような負電圧発生回路を適用することで、リーク電流を低減してメモリのデータ保持時間を長く設定できるため、メモリの消費電力を低減することが可能となり、特に、携帯用通信機器など消費電力の少ない回路が望まれる場合に有用である。
【００２４】
また、回路の消費電力を低減すると、発熱などを抑えることができ、その他の電子回路においても安定した動作を達成することが可能となる。
【００２５】
【発明が解決しようとする課題】
しかしながら、前述した従来の電圧検知部１５−Ｂの構成では、電源電圧ＶＤＤと基板電位ＶＢＢを分圧した電位ＤＥＴＩＮを設定電圧との大小関係の判定に用いるため、電源電圧ＶＤＤの変動によって検出電圧が変化するという特性がある。
【００２６】
メモリセルキャパシタＣＯに接続されるアクセストランジスタＴＭＥＭは、電源電圧ＶＤＤが低い場合もしくは高い場合での特性が違ってくるために、電源電圧ＶＤＤの条件によっては、メモリの特性が充分発揮できないという問題があった。
【００２７】
また、電圧検知部１５−Ｂ内のＮチャネルトランジスタＴＮ１５２において、基板電位ＶＢＢの値によっては、そのソース電極に負の電圧が印加される可能性があり、ｐ基板からソースのｎ型不純物拡散領域に電流が流れる可能性が考えられる。
【００２８】
したがって、ＰチャネルトランジスタＴＰ１５１と、ＮチャネルトランジスタＴＮ１５２および抵抗Ｒ１５３とによって構成される分圧回路を正常に動作させるには、ＮチャネルトランジスタＴＮ１５２のｐ型基板にＶＢＢを印加する必要があり、そのために、ＮチャネルトランジスタＴＮ１５２の基板を周囲の基板から分離させた領域を設ける必要がある。
【００２９】
このために、回路を作製する際の製造工程が複雑になると同時に、レイアウト構成上での電圧検知部の配置が難しくなるという問題が生じる。
【００３０】
よって、本発明は、上記問題点に鑑みてなされたものであり、その目的は、電源電圧や環境条件の変動、プロセス条件等によらず安定した負電圧をメモリセルトランジスタ基板に供給可能な負電圧発生回路を容易に実現し、メモリセルトランジスタのリーク電流が最小となる条件を維持して、メモリのデータ保持時間を充分に確保可能であり且つ低消費電力化を図った半導体集積回路を提供することにある。
【００３１】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体集積回路は、機能ブロックと、前記機能ブロックに供給する所定の負電圧を発生する負電圧発生回路とを有する半導体集積回路であって、前記負電圧発生回路は、電源電圧を前記所定の負電圧に変換し出力するチャージポンプ部と、前記チャージポンプ部の出力電圧を検知する電圧検知部とを備え、前記チャージポンプ部は、前記電圧検知部からの出力信号が活性化状態にある期間のみ所定のパルス信号を発生する自励発振器と、前記自励発振器からの出力パルス信号をタイミング信号に変換するタイミング信号発生回路とを備え、前記電圧検知部は、定電圧発生回路と、前記定電圧発生回路からの出力電圧と前記チャージポンプ部からの出力電圧を受けて、抵抗器により測定電圧に変換する測定電圧発生回路と、前記測定電圧発生回路からの測定電圧を接地電圧と比較し比較結果を出力する第１の比較器と、前記第１の比較器からの比較出力を増幅して前記チャージポンプ部に出力する出力バッファ回路とを備え、前記定電圧発生回路は、カレントミラー回路を構成するトランジスタのサイズを変化させ、出力電流値を変化させることで出力電圧の調整を行う第１の電圧調整手段を備え、前記測定電圧発生回路は、前記抵抗器の抵抗値を変化させることで測定電圧を変化させる第２の電圧調整手段を備えたことを特徴とする。
【００３３】
前記本発明に係る半導体集積回路によれば、チャージポンプ部からの出力電圧を、電源電圧や環境条件の変動、プロセス条件等によるトランジスタ特性の影響を受けない参照電位として、接地電圧と比較して、チャージポンプ部の出力電圧制御を行うことで、安定した負電圧を機能ブロックに供給することができる。また、負電圧発生回路の出力電圧制御を行う電圧検知部を定電圧発生回路によって構成することにより、電源電圧の変動に対して出力される負電圧を一定にすることができる。さらに、定電圧発生回路と抵抗器のそれぞれに独立して電圧調整手段を設けることにより、プロセス条件の変化に対して一定の負電圧出力が保証され、また回路検査および調整が容易になる。
【００４４】
本発明に係る半導体集積回路において、前記抵抗器は、各々が直列に接続された第１から第ｎの抵抗器を含み、前記第２の電圧調整手段は、各々が前記第１から第ｎの抵抗器と並列に接続された第１から第ｎのヒューズを備え、前記第１のヒューズと並列に接続された第１の抵抗器の抵抗値をＲとした場合、第ｎのヒューズと並列に接続された第ｎの抵抗器の抵抗値がＲの２(n-1)倍に設定され、前記第２の電圧調整手段は、前記第１から第ｎのヒューズの少なくとも１つが切断されることにより、抵抗値の増分をＲからＲの２(n-1)倍まで変化させることで前記測定電圧を変化させることが好ましい。
【００４５】
この構成によれば、各抵抗器に並列接続されたヒューズで調整できる抵抗値を最小ステップの２のべき乗に設定することにより、ヒューズの本数がｎ本の場合、電圧の変化幅を最小ステップの０倍から２(n-1)倍まで調整することが可能になる。
【００４６】
本発明に係る半導体集積回路において、前記電圧検知部の前記第１の比較器は、前記電圧検知部における前記第１の比較器よりも前段の回路で用いるトランジスタよりも厚いゲート酸化膜を有するトランジスタからなることが好ましい。
【００４７】
この構成によれば、チャージポンプ部からの出力電圧を、電源電圧や環境条件の変動、プロセス条件等によるトランジスタ特性の影響を受けない参照電位として、接地電圧と比較して、チャージポンプ部の出力電圧制御を行うことで、安定した負電圧を機能ブロックに供給することができる。また、負電圧発生回路の出力電圧制御を行う電圧検知部を定電圧発生回路によって構成することにより、電源電圧の変動に対して出力される負電圧を一定にすることができる。さらに、第１の比較器に入力される電圧が急激に変動した場合でも、トランジスタ素子の絶縁破壊を防止することができる。
【００４８】
本発明に係る半導体集積回路において、前記電圧検知部の前記出力バッファ回路は、初段のインバータが他段のインバータよりも厚いゲート酸化膜を有するトランジスタからなる複数段のインバータを備えていることが好ましい。
【００４９】
この構成によれば、チャージポンプ部からの出力電圧を、電源電圧や環境条件の変動、プロセス条件等によるトランジスタ特性の影響を受けない参照電位として、接地電圧と比較して、チャージポンプ部の出力電圧制御を行うことで、安定した負電圧を機能ブロックに供給することができる。また、負電圧発生回路の出力電圧制御を行う電圧検知部を定電圧発生回路によって構成することにより、電源電圧の変動に対して出力される負電圧を一定にすることができる。さらに、電圧が緩やかに変化する初段のインバータに対しては、厚いゲート酸化膜を有するトランジスタを用いて、ゲートの容量負荷を低減させる一方、電圧が充分速く変化する２段目以降のインバータに対しては、初段よりも薄いゲート酸化膜を有するトランジスタを用いて、回路全体の応答速度を向上させることができる。
【００５９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００６０】
（第１実施形態）
図１は、本発明の第１実施形態による半導体集積回路に含まれる負電圧発生回路の構成例を示すブロック図である。
【００６１】
図１において、負電圧発生回路は、負電圧発生部１−Ａ（チャージポンプ部）と電圧検知部１−Ｂとで構成されており、負電圧発生部１−Ａは、電圧検知部１−Ｂから供給される制御信号ＢＢＧＯＥにより動作制御され、機能ブロックを構成するトランジスタの基板電圧ＶＢＢを所定の負電圧に保持する。ここで、負電圧発生部１−Ａは、電圧検知部１−Ｂから供給される制御信号ＢＢＧＯＥが論理「Ｈ」レベルである期間動作する自励発振回路１−Ａ１と、タイミング生成回路１−Ａ２と、負電圧生成のためのチャージポンプ回路１−Ａ３とで構成される。
【００６２】
電圧検知部１−Ｂは、定電圧発生回路１−Ｂ１と、電圧複製回路１−Ｂ２と、測定電圧発生回路１−Ｂ３と、出力部１−Ｂ４とで構成される。
【００６３】
図２は、電圧検知部１−Ｂの概略構成例を示す回路図である。
【００６４】
図２において、電圧複製回路１−Ｂ２は、差動増幅器ＡＭＰ１１（第２の比較器）およびＰチャネルトランジスタＴＰ１１からなり、定電圧発生回路１−Ｂ１からの定電圧を受けてその電圧を複製する。
【００６５】
測定電圧発生回路１−Ｂ３は、可変抵抗器Ｒ１’およびＲ２’からなり、電圧複製回路１−Ｂ２から出力される所定の定電圧と負電圧発生部１−Ａからの基板電圧ＶＢＢとを分圧し、電圧ＲＥＦＶ０として出力する。
【００６６】
出力部１−Ｂ４は、測定電圧発生回路１−Ｂ３から出力される電圧ＲＥＦＶ０を、参照電圧である接地電圧ＶＳＳと比較して、大小関係を判別する差動増幅器ＡＭＰ１２（第１の比較器）と、出力バッファ回路１−Ｂ４’とで構成される。出力バッファ回路１−Ｂ４’は、緩やかに変化する差動増幅器ＡＭＰ１２の出力信号Ｍ２２を増幅し、制御信号ＢＢＧＯＥを生成するためのインバータ列ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ１３、バッファＢＵＦ１４と、ＩＮＶ１３の出力をゲートに印加することで、「Ｈ」レベルから「Ｌ」レベルへの変化と、「Ｌ」レベルから「Ｈ」レベルへの変化に対する応答に差を生じさせヒステリシス特性を生成するＰチャネルトランジスタ組ＴＰ１２によるシュミットトリガ回路とで構成される。
【００６７】
図３は、図１に示す定電圧発生回路１−Ｂ１と電圧複製回路１−Ｂ２の構成を示す回路図である。なお、図３において、定電圧発生回路１−Ｂ１を構成するＮチャネルトランジスタＴ４およびＴ５に接続され、トランジスタサイズ変更による電流調整で出力電圧調整を行う部分については説明の便宜上削除しているが、図４に記載があり、後ほど説明する。
【００６８】
図３において、定電圧発生回路１−Ｂ１におけるＰチャネルトランジスタＴ１およびＴ２、またＮチャネルトランジスタＴ４およびＴ５は、それぞれ同じゲート幅およびゲート長でカレントミラー回路を構成している。ここでは、ＰチャネルトランジスタＴ１およびＴ２のゲート幅をＷＰ１、ゲート長をＬＰ１とし、ＮチャネルトランジスタＴ４およびＴ５のゲート幅をＷＮ１、ゲート長をＬＮ１とし、ＰチャネルトランジスタＴ１とＮチャネルトランジスタＴ４を含む経路を流れる電流をＩ１、ＰチャネルトランジスタＴ２とＮチャネルトランジスタＴ５を含む経路を流れる電流をＩ２とすると、ＰチャネルトランジスタＴ１とＮチャネルトランジスタＴ５について、それぞれ以下の関係式が成立する。
【００６９】
Ｉ１＝−（β／２）・（ＷＰ１／ＬＰ１）・（Ｖ１−ＶＴＰ）2
Ｉ２＝（β／２）・（ＷＮ１／ＬＮ１）・（Ｖ３−ＶＴＮ）2
ただし、上記の式では、Ｐチャネルトランジスタの閾値電圧をＶＴとした場合、ＶＴＰ＝ＶＴ＋ＶＤＤと定義するものとする。
【００７０】
また、抵抗Ｒ０については、Ｒ０・Ｉ２＝ＶＤＤ−Ｖ４となることから、電源電圧ＶＤＤの上昇に伴い、電流Ｉ２は増加しようとする。ＮチャネルトランジスタＴ５を流れる電流の関係を考慮すると、Ｔ５のドレインおよびゲート電圧Ｖ３は上昇することになり、トランジスタＴ６、Ｔ７、Ｔ８の経路を流れる電流Ｉ３は減少する傾向を示す。電流Ｉ３が減少すると、Ｔ８の電流の関係により電圧Ｖ７が上昇し、Ｔ１１およびＴ１２の経路を流れる電流Ｉ４が減少することになる。電流Ｉ４が減少すると、Ｔ１２についての電流の関係から、電圧Ｖ５が減少することになり、その結果、電流Ｉ１が減少する。電流Ｉ１の減少は、Ｔ１を流れる電流の関係から電圧Ｖ１の上昇を招くことになり、電流Ｉ２を減少させる方向に働く。
【００７１】
以上をまとめると、カレントミラー回路と電圧を制御するトランジスタＴ１１、Ｔ１２の働きにより、電源電圧ＶＤＤの増加および減少に対する系全体の電流および電圧の変化を打ち消す方向に作用し、電圧Ｖ７が安定するためにＴ９およびＴ１０を流れる電流は一定となり、定電圧発生回路１−Ｂ１の出力電圧Ｖ９は、ＰチャネルトランジスタＴ１０のサイズで決定される、一定の値となる。
【００７２】
定電圧発生回路１−Ｂ１で生成される一定の電圧Ｖ９は、電圧複製回路１−Ｂ２の差動増幅器ＡＭＰ１１の反転入力端子に印加されており、差動増幅器ＡＭＰ１１の出力をＰチャネルトランジスタＴＰ１１のゲート端子に接続し、ドレインを電源電圧ＶＤＤに接続し、ソースを出力ＳＴＤＶＯＵＴおよび差動増幅器ＡＭＰ１１の正転入力端子に接続して帰還をかけることで、入力電圧Ｖ９と等しい出力ＳＴＤＶＯＵＴが複製される。
【００７３】
次に、図４を用いて、定電圧発生回路１−Ｂ１における第１の電圧調整手段について説明する。
【００７４】
図４は、定電圧発生回路１−Ｂ１の詳細回路図である。
【００７５】
定電圧発生回路１−Ｂ１は、図４に示すように、カレントミラー回路の左右に、それぞれ３つずつ、ヒューズＦＵＳＥ４ＴＡ、ＦＵＳＥ４ＴＢ、ＦＵＳＥ４ＴＣと、ヒューズＦＵＳＥ５ＴＡ、ＦＵＳＥ５ＴＢ、ＦＵＳＥ５ＴＣとを備えており、未切断状態では、トランジスタＴ４＋Ｔ４Ａ＋Ｔ４Ｂ＋Ｔ４Ｃと、トランジスタＴ５＋Ｔ５Ａ＋Ｔ５Ｂ＋Ｔ５Ｃとして機能するトランジスタを、ヒューズの切断によりサイズを変えることで左右の電流を変え、安定点での電圧Ｖ５およびＶ７を変化させることで、電圧調整が行える機能を有している。
【００７６】
カレントミラー回路の右側におけるトランジスタＴ５Ａ、Ｔ５Ｂ、Ｔ５Ｃのドレイン端子にそれぞれ備えられた３本のヒューズＦＵＳＥ５ＴＡ、ＦＵＳＥ５ＴＢ、ＦＵＳＥ５ＴＣを切断することにより、電流Ｉ２に対する電流Ｉ３の比率を増加させる働きがあるため、電流Ｉ３の増加により電圧Ｖ７は下降し、トランジスタＴ９およびＴ１０を流れる電流が増加するため、出力電圧Ｖ９は上昇する。
【００７７】
一方、カレントミラー回路の左側におけるトランジスタＴ４Ａ、Ｔ４Ｂ、Ｔ４Ｃのドレイン端子にそれぞれ備えられた３本のヒューズＦＵＳＥ４ＴＡ、ＦＵＳＥ４ＴＢ、ＦＵＳＥ４ＴＣを切断した場合、電流Ｉ２に対する電流Ｉ１の比率が減少するために、電圧Ｖ１は未切断状態に比べ高いレベルで安定するようになり、電流Ｉ２も減少することから安定状態での電圧Ｖ７は上昇し、出力電圧Ｖ９が下降する。
【００７８】
次に、図５を用いて、測定電圧発生回路１−Ｂ３における第２の電圧調整手段について説明する。
【００７９】
図５は、測定電圧発生回路１−Ｂ３を構成する可変抵抗器Ｒ１’とＲ２’の構成を示す回路図である。
【００８０】
図５において、ヒューズＦＵＳＥ１、ＦＵＳＥ２、ＦＵＳＥ３がそれぞれ並列接続された抵抗器ＲＴＲＩＭ１、ＲＴＲＩＭ２、ＲＴＲＩＭ３は、抵抗器ＲＴＲＩＭ２の抵抗値が抵抗器ＲＴＲＩＭ１の抵抗値（Ｒ1）の２倍に、抵抗器ＲＴＲＩＭ３の抵抗値がＲＴＲＩＭ１の抵抗値（Ｒ1）の４倍に設定されている。
【００８１】
同様に、ヒューズＦＵＳＥ４、ＦＵＳＥ５、ＦＵＳＥ６がそれぞれ並列接続された抵抗器ＲＴＲＩＭ４、ＲＴＲＩＭ５、ＲＴＲＩＭ６は、抵抗器ＲＴＲＩＭ５の抵抗値が抵抗器ＲＴＲＩＭ４の抵抗値（Ｒ4）の２倍に、抵抗器ＲＴＲＩＭ６の抵抗値がＲＴＲＭＩ４の抵抗値（Ｒ4）の４倍に設定されている。
【００８２】
これにより、最小でＲ1、Ｒ4、最大で７×Ｒ1、７×Ｒ4だけの抵抗値の設定、したがって電圧設定をそれぞれのヒューズで８通り、合計１６通り行うことが可能となる。
【００８３】
抵抗器による電圧設定は、温度やプロセス条件などから受ける特性変化の影響が小さいため、あらかじめ目標設定電圧との差から切るべきヒューズを特定することが可能であり、設定に必要な時間を短縮することが可能である。
【００８４】
次に、図６を用いて、差動増幅器ＡＭＰ１２（第１の比較器）の動作の概略について説明する。
【００８５】
図６は、差動増幅器ＡＭＰ１２の等価回路図である。図６に示すように、差動増幅器ＡＭＰ１２は、ＡＭＰ１２Ａ、ＡＭＰ１２Ｂ、ＡＭＰ１２Ｃの３個の差動増幅器によって構成される。
【００８６】
ＡＭＰ１２Ａの反転入力端子には、定電圧ＳＴＤＶＯＵＴと負電圧ＶＢＢから分圧された電圧ＲＥＦＶ０が印加され、その正転入力端子には、接地電圧ＶＳＳが印加される。また、ＡＭＰ１２Ｂの正転入力端子には、測定電圧ＲＥＦＶ０が印加され、その反転入力端子には接地電圧ＶＳＳが印加される。ＡＭＰ１２Ａの出力をＡＭＰ１２Ｃの正転入力端子に、ＡＭＰ１２Ｂの出力をＡＭＰ１２Ｃの反転入力端子に印加することで、ＲＥＦＶ０＞ＶＳＳの場合は、ＡＭＰ１２Ｃの出力Ｍ２２の電圧レベルが下がり、ＲＥＦＶ０＜ＶＳＳの場合は、ＡＭＰ１２Ｃの出力Ｍ２２の電圧レベルは上がることになる。したがって、差動増幅器ＡＭＰ１２全体としては、ＲＥＦＶ０を反転入力端子に、ＶＳＳを正転入力端子に印加する構成と等価になる。
【００８７】
次に、図７を用いて、差動増幅器ＡＭＰ１２の動作の詳細について説明する。
【００８８】
図７は、差動増幅器ＡＭＰ１２の詳細回路図である。
【００８９】
図７において、ＡＭＰ１２Ａ、ＡＭＰ１２Ｂはそれぞれ同じ能力、特性を備えさせるために、対応するトランジスタが同じサイズで構成されている。ＡＭＰ１２Ａ、ＡＭＰ１２Ｂ、ＡＭＰ１２Ｃのそれぞれの電流源を構成するトランジスタＴＰ１２Ａ１、ＴＰ１２Ｂ１、ＴＰ１２Ｃ１のゲートに、図３に示す定電圧発生回路１−Ｂ１のカレントミラー回路で生成される電圧Ｖ１が入力されている。
【００９０】
ＡＭＰ１２Ａでは、測定電圧ＲＥＦＶ０の電圧レベルが上昇した場合、ＴＰ１２Ａ３を流れる電流が減少して、その減少分だけＴＰ１２Ａ２を流れる電流が増加する。ここで、ＴＮ１２Ａ４、ＴＮ１２Ａ５はカレントミラー回路を構成しており、ＴＮ１２Ａ４を流れる電流すなわちＴＮ１２Ａ２を流れる電流が増加し、その増加分だけＴＮ１２Ａ５を流れる電流が減少した場合、出力Ｍ１４の電圧レベルが下降する方向へと状態が遷移する。一方、測定電圧ＲＥＦＶ０の電圧レベルが下降した場合は、逆に、出力Ｍ１４の電圧レベルが上昇する方向へと状態が変化する。
【００９１】
また、ＡＭＰ１２Ｂでは、測定電圧ＲＥＦＶ０はＴＰ１２Ｂ２のゲートに入力されているために、測定電圧ＲＥＦＶ０の電圧レベルの上昇にともない、出力Ｍ１７の電圧レベルは上昇し、逆に、測定電圧ＲＥＦＶ０の電圧レベルの下降によって出力Ｍ１７の電圧レベルが下降する。
【００９２】
よって、ＡＭＰ１２Ｃでは、ＡＭＰ１２ＡとＡＭＰ１２Ｂの出力結果から、測定電圧ＲＥＦＶ０の上昇に伴い、出力Ｍ２２の電圧レベルは上昇し、測定電圧ＲＥＦＶ０の下降に伴い、出力Ｍ２２の電圧レベルは下降する。
【００９３】
ここで、本実施形態によれば、トランジスタＴＰ１２Ａ２、ＴＰ１２Ｂ３のゲートにはそれぞれ接地電圧ＶＳＳが接続されるため、定電圧源で生成される電圧と違い、プロセス条件の影響を受けず、差動増幅器１２において常に安定した電圧比較が可能となる。
【００９４】
また、負電圧ＶＢＢの変化が急峻であった場合に、トランジスタ素子の絶縁破壊を防止するために、ＡＭＰ１２を構成する回路は、他の回路よりも厚いゲート酸化膜を有するトランジスタによって構成されている。
【００９５】
図８は、図１に示す出力部１−Ｂ４のうち、差動増幅器ＡＭＰ１２の出力Ｍ２２を受け、制御信号ＢＢＧＯＥを生成する出力バッファ段の構成を示す詳細回路図である。
【００９６】
図８において、差動増幅器ＡＭＰ１２の出力Ｍ２２は緩やかに変化するため、Ｍ２２を受ける初段のインバータＩＮＶ１１においては、他段のインバータＩＮＶ１２、ＩＮＶ１３、およびバッファＢＵＦ１４を構成するトランジスタ、およびＰチャネルトランジスタ組ＴＰ１２よりも厚いゲート酸化膜を有するトランジスタを用いることで、ゲートの容量負荷を低減し、応答速度の遅れの影響を軽減している。
【００９７】
初段のインバータＩＮＶ１１は、８個のＮチャネルトランジスタＴＮ１１１〜ＴＮ１１８と、８個のＰチャネルトランジスタＴＰ１１１〜ＴＰ１１８とで構成され、ＴＮ１１１およびＴＮ１１２をＮチャネル側として、ＴＰ１１１〜ＴＰ１１５をＰチャネル側として機能させており、残りのトランジスタは、最上層の配線マスクを変更することで、ＩＮＶ１１のスイッチングレベルを調整可能とするために、予備として設けられている。
【００９８】
Ｐチャネルトランジスタ組ＴＰ１２は、ＩＮＶ１２のスイッチングレベルにヒステリシス特性を持たせるために用いるもので、Ｍ２５の電圧レベルが下降しようとする場合には、ＴＰ１２内のＴＰ１２１を流れる電流が増えることで、Ｍ２４の電圧レベルを決定するＩＮＶ１２のスイッチングレベルが上がり、Ｍ２５の電圧レベルが下降して「Ｌ」レベルに近づこうとする電圧変化を阻止するように働く。ここでは、ＴＰ１２１のみを機能させており、他の４個のトランジスタＴＰ１２２〜ＴＰ１２５は、最上層マスクで使用するトランジスタの個数を変化させることことで、ヒステリシスの幅を変化させるために、予備として設けられている。
【００９９】
バッファＢＵＦ１４では、制御信号ＢＢＧＯＥを供給する負電圧発生部１−Ａのトランジスタに対し、十分な出力電流を確保するため、トランジスタＴＰ１４１およびＴＮ１４１に比べて、大きなゲート幅を有するトランジスタＴＰ１４２およびＴＮ１４２を用いている。
【０１００】
上記のように、本実施形態によれば、定電圧発生回路１−Ｂ１の出力電圧を基板に印加する負電圧ＶＢＢに対する参照電圧として用いることで、基板電圧の電源電圧依存性を無くすと同時に、基板電圧の検出に用いる差動増幅器の基準電圧を接地電圧ＶＳＳに設定することで、電源電圧や環境温度の変動、プロセス条件等のいずれに対しても、安定した負電圧ＶＢＢをメモリセルトランジスタ基板に供給することが可能となる。
【０１０１】
また、２つの電圧調整手段を定電圧発生回路１−Ｂ１と測定電圧発生回路１−Ｂ３の２箇所に独立して備えることで、定電圧発生回路１−Ｂ１の定電圧を適正な値として出力するための調整を行った後、測定電圧発生回路１−Ｂ３により、その適正な定電圧と負電圧ＶＢＢから分圧される電圧を変化させて、制御信号ＢＢＧＯＥの最適設定を行うことが可能になる。
【０１０２】
（第２実施形態）
図９は、本発明の第２実施形態による半導体集積回路に含まれる負電圧発生回路の部分構成例を示すブロック図である。
【０１０３】
図９に示すように、本実施形態では、差動増幅器ＡＭＰ１１およびＰチャネルトランジスタＴＰ１１で構成される第１の電圧複製回路１−Ｂ２と、差動増幅器ＡＭＰ１１ＢおよびＰチャネルトランジスタＴＰ１１Ｂで構成される第２の電圧複製回路１−Ｂ２’とに共通の定電圧発生回路１−Ｂ１を用いることで、第１の制御信号ＢＢＧＯＥ１と第２の制御信号ＢＢＧＯＥ２を出力可能な複数の電圧検知部が構成されている。
【０１０４】
まず、第１の電圧検知部からの第１の制御信号ＢＢＧＯＥ１によって制御される第１の負電圧をＶＢＢ１、第１の電圧検知部で用いる定電圧出力をＳＴＤＶＯＵＴ１とした場合、ＡＭＰ１２の反転入力端子に印加される電圧ＲＥＦＶ０が、正転入力端子に印加されている接地電圧ＶＳＳに等しくなったとき、すなわちＲＥＦＶ０＝０Ｖで制御系が安定するため、第１の負電圧ＶＢＢ１は以下の式で表される。
【０１０５】
ＶＢＢ１＝−（Ｒ２’／Ｒ１’）・ＳＴＤＶＯＵＴ１
次に、第２の電圧検知部からの第２の制御信号ＢＢＧＯＥ２によって制御される第２の負電圧をＶＢＢ２、第２の電圧検知部で用いる定電圧出力をＳＴＤＶＯＵＴ２とした場合、ＡＭＰ２１２の反転入力端子に印加される電圧ＲＥＦＶ１が、正転入力端子に印加されている接地電圧ＶＳＳに等しくなったとき、すなわちＲＥＦＶ１＝０Ｖで制御系が安定するため、第２の負電圧ＶＢＢ２は以下の式で表される。
【０１０６】
ＶＢＢ２＝−（Ｒ４’／Ｒ３’）・ＳＴＤＶＯＵＴ２
このように、第１の負電圧ＶＢＢ１と第２の負電圧ＶＢＢ２は、それぞれ、Ｒ１’とＲ２’の抵抗比、Ｒ３’とＲ４’の抵抗比によって決められる。
【０１０７】
本実施形態によれば、ＤＲＡＭのメモリセル以外に負電圧が必要な回路が、集積回路の中に含まれるときに、複数の電圧検知部で定電圧発生回路を共用することで、レイアウト面積を低減することが可能になる。
【０１０８】
（第３実施形態）
図１０は、本発明の第３実施形態による半導体集積回路に含まれる負電圧発生回路の部分構成例を示すブロック図である。
【０１０９】
図１０に示すように、本実施形態では、差動増幅器ＡＭＰ１１およびＰチャネルトランジスタＴＰ１１で構成された第１の電圧複製回路１−Ｂ２により複製される一定の電圧ＳＴＤＶＯＵＴ１と負電圧ＶＢＢとから制御信号ＢＢＧＯＥを生成する第１の電圧検知部に加え、差動増幅器ＡＭＰ１１ＣおよびＰチャネルトランジスタＴＰ１１Ｃで構成された第３の電圧複製回路１−Ｂ２”により複製される一定の電圧ＳＴＤＶＯＵＴ３と、差動増幅器ＡＭＰ３１２の正転入力端子に供給される電圧ＶＭＥＡＳＵＲＥとから、制御信号ＣＴＲＬＯＵＴを生成可能な第３の電圧検知部が構成されている。
【０１１０】
ここでは、電圧ＶＭＥＡＳＵＲＥ＝（Ｒ６／（Ｒ５＋Ｒ６））・ＳＴＤＶＯＵＴ３が印加された場合に、制御信号ＣＴＲＬＯＵＴによる制御が可能になる。一例としては、第３の電圧検知部は、制御信号ＣＴＲＬＯＵＴにより昇圧電源電圧ＶＰＰを検知する回路として機能させることが可能である。
【０１１１】
このように、定電圧発生回路の出力Ｖ９を直接用いず、電圧を複製させて用いることで、複数の電圧検知部を独立して機能させることが可能になる。
【０１１２】
本発明の実施の形態による負電圧発生回路の検査項目として、素子作製プロセスの条件などにより定電圧発生回路の出力変動を抑制するために、ヒューズによる出力電圧の調整が必要となるため、同一ウェハ上に作製される半導体集積回路の検査としては、全数検査を行うよりも、あらかじめ良否判定を行った後に、負電圧発生回路の検査を行うことが検査時間の短縮に有用である。
【０１１３】
ＤＲＡＭでは、この負電圧発生回路の適用回路ブロックはメモリセルであり、その特性の良否はメモリセルのポーズタイム測定に基づいて行われる。
【０１１４】
従って、以上のことを考慮に入れた、検査プログラムのアルゴリズムの一例としては、次に示すような流れとなる。
【０１１５】
（１）負電圧発生回路とは独立した入力端子からメモリセルの基板領域に負の電圧を入力し、ポーズタイムの測定をウェハ上の半導体集積回路にそれぞれ備えられたＤＲＡＭに対して実行する。また、同時にポーズタイムが最大となる基板電圧の値をそれぞれの回路に対し記録しておく。
【０１１６】
（２）ポーズタイム測定結果が規格を満たす回路に対し、良品選別を行って、良品と判定された回路に対してのみ、負電圧発生回路の検査を行う。
【０１１７】
（３）負電圧発生回路の出力電圧が、あらかじめ外部電圧入力により行ったポーズタイム検査での基板電圧の値と違った場合には、回路内に備えられたヒューズを用いて前記基板電圧と等しい値が出力されるよう出力電圧の調整を行う。
【０１１８】
（４）以降、ＤＲＡＭのファンクションテストは、ポーズタイムが規格を満足する回路で、前記負電圧発生回路の電圧調整を行ったものに対してのみ実施する。
【０１１９】
このように、良品と判定された回路に対してのみ負電圧発生回路の検査を行うことで、検査時間の短縮を行えると同時に、それぞれの回路に対してポーズタイムを最大にできる負電圧出力の調整が行えるために、メモリの性能を最大限に活用できる設定による検査手法が提供される。
【０１２０】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、電源電圧や環境条件の変動、プロセス条件等によらず安定した負電圧をメモリセルトランジスタ基板に供給可能な負電圧発生回路を容易に実現し、メモリセルトランジスタのリーク電流が最小となる条件を維持して、メモリのデータ保持時間を充分に確保可能にするとともに、低消費電力化を図ることで、携帯用の記録装置や通信装置等に適用した際に、特に効果を発揮させることが可能になる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態による半導体集積回路に含まれる負電圧発生回路の構成例を示すブロック図
【図２】  電圧検知部１−Ｂの概略構成例を示す回路図
【図３】  定電圧発生回路１−Ｂ１と電圧複製回路１−Ｂ２の構成を示す回路図
【図４】  定電圧発生回路１−Ｂ１の詳細構成を示す回路図
【図５】  測定電圧発生回路１−Ｂ３の詳細構成を示す回路図
【図６】  差動増幅器ＡＭＰ１２の構成を等価的に示す回路図
【図７】  差動増幅器ＡＭＰ１２の詳細構成を示す回路図
【図８】  出力バッファ回路１−Ｂ４’の詳細構成を示す回路図
【図９】  本発明の第２実施形態による半導体集積回路に含まれる負電圧発生回路の部分構成例を示すブロック図
【図１０】  本発明の第３実施形態による半導体集積回路に含まれる負電圧発生回路の部分構成例を示すブロック図
【図１１】  ＤＲＡＭメモリセル部の回路構成図
【図１２】  メモリセルトランジスタの構造を示す断面図
【図１３】  メモリセルトランジスタのリーク電流Ｉ（ｏｆｆ）の基板電圧ＶＢＢ依存性（ａ）、およびリーク電流Ｉ（ｌｅａｋ）の基板電圧ＶＢＢ依存性を示すグラフ
【図１４】  従来の負電圧発生回路の構成を示すブロック図
【図１５】  従来の電圧検知部１５−Ｂの詳細回路図
【図１６】  従来の負電圧発生回路における負電圧ＶＢＢの電源電圧ＶＤＤ依存性（ａ）、およびメモリにおけるポーズタイムの電源電圧ＶＤＤ依存性（ｂ）を示すグラフ
【符号の説明】
１−Ａ  負電圧発生部（チャージポンプ部）
１−Ｂ  電圧検知部
１−Ａ１  自励発振回路
１−Ａ２  タイミング生成回路
１−Ａ３  チャージポンプ回路
１−Ｂ１  定電圧発生回路
１−Ｂ２  電圧複製回路（第１の電圧複製回路）
１−Ｂ２’  第２の電圧複製回路
１−Ｂ２”  第３の電圧複製回路
１−Ｂ３  測定電圧発生回路
１−Ｂ４  出力部
１−Ｂ４’  出力バッファ回路
ＡＭＰ１１  差動増幅器（第２の比較器）
ＡＭＰ１２  差動増幅器（第１の比較器）
ＩＮＶ１１  初段インバータ
Ｒ１’、Ｒ２’  抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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