(57)【特許請求の範囲】
【請求項１】
電源電圧が第１の電位を越えたことに応答して第１の出力信号を発生する第１の信号発生回路と、
前記電源電圧を生ずるノードと、アース電位との間に接続され、前記電源電圧が第１の電位よりも高い第２の電位を越えたことに応答して第２の出力信号を発生し、
前記第２の出力信号をオン／オフするためのスイッチ手段を含む第２の信号発生回路と、
前記第１の出力信号と前記第２の出力信号とを入力し、パワーオンリセット信号を出力するパワーオンリセット信号発生回路であって、前記電源電圧の立ち上がりに伴い前記パワーオンリセット信号をアクティブとし、前記第1の出力信号が発生した後で、前記第２の出力信号が発生するまでの間アクティブ状態を維持し、前記第２の出力信号が発生した後では前記パワーオンリセット信号をノンアクティブとすると共に前記スイッチ手段をオフさせるパワーオンリセット信号発生回路と、
を具備し、
前記スイッチ手段をオフすることによって前記第２の信号発生回路における前記電源電圧を生ずるノードと、アース電位との間を開放制御することを特徴とするパワーオンリセット回路。
【請求項２】
前記第１の信号発生回路が、
前記電源電圧を入力し、該電源電圧の値をシフトして出力する第１の電圧シフト素子と、
前記第１の電圧シフト素子の出力と前記アース電位との間で第１の電流路を形成するための第１のインピーダンス素子と、
前記第１のインピーダンス素子に印加される電圧を入力し、該電圧が第１の電位を越えたときにハイレベルの第１の出力信号を出力する第１の電圧検出回路と、
を含む、請求項１記載のパワーオンリセット回路。
【請求項３】
前記第１の電圧シフト素子が、ゲートとドレインが接続されたＭＯＳトランジスタを含む、請求項２記載のパワーオンリセット回路。
【請求項４】
前記第１のインピーダンス素子が、抵抗とＭＯＳトランジスタとの内の１つを含む、請求項２記載のパワーオンリセット回路。
【請求項５】
前記第１の電圧検出回路が、直列に接続された偶数個のインバータ回路で構成されたバッファ回路を含む、請求項２記載のパワーオンリセット回路。
【請求項６】
前記第２の信号発生回路が、
前記電源電圧を入力し、該電源電圧の値をシフトして出力する第２の電圧シフト素子と、
前記第２の電圧シフト素子の出力と前記アース電位との間で第２の電流路を形成するための第２のインピーダンス素子と、
前記第２のインピーダンス素子に印加される電圧を入力し、該電圧が第２の電位を越えたときにローレベルとなる第２の出力信号を出力する第２の電圧検出回路と、
を含む、請求項１記載のパワーオンリセット回路。
【請求項７】
前記第２の電圧シフト素子が、ゲートとドレインが接続されたＭＯＳトランジスタを含む、請求項６記載のパワーオンリセット回路。
【請求項８】
前記第２のインピーダンス素子が、抵抗とＭＯＳトランジスタとの内の１つを含む、請求項６記載のパワーオンリセット回路。
【請求項９】
前記第２のインピーダンス素子が、前記第１のインピーダンス素子のインピーダンスよりも小さいインピーダンスを有する、請求項６記載のパワーオンリセット回路。
【請求項１０】
前記第２の電圧検出回路が、直列に接続された奇数個のインバータ回路を含む、請求項６記載のパワーオンリセット回路。
【請求項１１】
前記パワーオンリセット信号発生回路が、前記第１及び第２の出力信号が存在しないときにセット状態になって前記パワーオンリセット信号をアクティブとし、前記第１の出力信号が存在し、前記第２の出力信号が存在しないときにラッチ状態になって前記パワーオンリセット信号をアクティブに保持し、前記第１及び第２の出力信号が存在するときにリセット状態になって前記パワーオンリセット信号をノンアクティブとすると共に前記スイッチ手段をオフさせ、前記スイッチ手段がオフすることにより再びラッチ状態になって前記パワーオンリセット信号をノンアクティブに保持するＳＲラッチ回路を含む、請求項１に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリの動作を制御するレジスタのように電源投入時に初期化することが必要な回路のために使用するパワーオンリセット回路に関し、特に、半導体集積回路（ＩＣ）に内蔵されたパワーオンリセット回路に関する。
【０００２】
【従来の技術】
一般的に、パワーオンリセット回路は、装置やＩＣの電源立上げ時に、所定の期間パワーオンリセット信号を出力するために用いられる。このパワーオンリセット信号は、ハイレベルでアクティブになることもあるし、ローレベルでアクティブになることもある。以下では、レジスタを初期化するために、ローレベルでアクティブになるパワーオンリセット信号を発生する場合について説明する。
【０００３】
従来のパワーオンリセット回路の一例を図６に示す。電源電圧ＶCCには、ＰチャネルＭＯＳトランジスタＭＰ１１のソースが接続されており、トランジスタＭＰ１１のゲート及びドレイン（ノードＮ１１）とアース電位との間に抵抗Ｒ１１が接続されている。抵抗Ｒ１１は、ノードＮ１１の電位ＶN11を安定化させるためのリークパスである。ノードＮ１１にはインバータ回路ＩＮＶ１１の入力端子が接続され、さらに、インバータ回路ＩＮＶ１１の出力端子には、インバータ回路ＩＮＶ１２の入力端子が接続されている。
【０００４】
図６の回路の動作について、図７を参照しながら説明する。電源投入直後においては、パワーオンリセット信号ＰＯＲがローレベルであり、レジスタはパワーオンリセット状態となっている。電源投入後に、電源電圧ＶCCが０Ｖから上昇して行くと、電源電圧ＶCCがトランジスタＭＰ１１のしきい電圧Ｖｔを越えた時点から、ノードＮ１１の電位ＶN11も上昇を開始する。ただし、インバータ回路ＩＮＶ１１の入力レベルは、まだローレベルである。ここで、ノードＮ１１の電位ＶN11は、電源電圧ＶCCからトランジスタＭＰ１１のしきい電圧Ｖｔ分だけ電圧降下した値となる（ＶN11＝ＶCC−Ｖｔ）。ノードＮ１１の電位ＶN11がインバータ回路ＩＮＶ１１のしきい電圧を越えた時点で、２個のインバータ回路ＩＮＶ１１とＩＮＶ１２の出力が反転し、パワーオンリセット信号ＰＯＲがハイレベルとなって、パワーオンリセット期間が終了する。
【０００５】
【発明が解決しようとする課題】
しかしながら、図６に示す従来のパワーオンリセット回路においては、抵抗Ｒ１１の値を大きくすると、ノードＮ１１の寄生容量に蓄積した電荷をアース電位に放電するために要する時間が長くなり、パワーオン・オフを繰り返した場合にパワーオンリセット期間が短くなって、適切なパワーオンリセット動作が行われないおそれがある。一方、抵抗Ｒ１１の値を小さくすると、パワーオンリセット期間の長さは安定するが、定常的な消費電流が増加してしまう。
【０００６】
ところで、日本国特許出願公開公報（特開）平５−２９１９１５号には、ＬＳＩチップ面積の増大を最小限に抑えて、かつ充分に長いリセット期間を確保できるパワーオンリセットシステムが掲載されている。しかしながら、このパワーオンリセットシステムは、抵抗とコンデンサとで時定数が決定されるワンショットパルス発生器１０やタイマ１４を内蔵するので、回路面積や消費電流が大きくなってしまう。
【０００７】
また、特開平８−１１１０８９号には、ＳＤＲＡＭにおいて、外部電源の立ち上がり速度によらずに十分長い期間のパルスを有するパワーオンリセット信号を得ることができるパワーオンリセット信号発生回路が掲載されている。しかしながら、このパワーオンリセット信号発生回路も、コンデンサＣ１、１１、１２やタイマＴ１を内蔵するので、やはり回路面積や消費電流が大きくなってしまう。
【０００８】
そこで、上記の点に鑑み、本発明は、コンデンサのような面積の大きい素子を用いずに、定常的な消費電流が小さく、パワーオンリセット期間が安定しているパワーオンリセット回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明によるパワーオンリセット回路は、電源電圧が第１の電位を越えたことに応答して第１の出力信号を発生する第１の信号発生回路と、前記電源電圧を生ずるノードと、アース電位との間に接続され、前記電源電圧が第１の電位よりも高い第２の電位を越えたことに応答して第２の出力信号を発生し、前記第２の出力信号をオン／オフするためのスイッチ手段を含む第２の信号発生回路と、前記第１の出力信号と前記第２の出力信号とを入力し、パワーオンリセット信号を出力するパワーオンリセット信号発生回路であって、前記電源電圧の立ち上がりに伴い前記パワーオンリセット信号をアクティブとし、前記第1の出力信号が発生した後で、前記第２の出力信号が発生するまでの間アクティブ状態を維持し、前記第２の出力信号が発生した後では前記パワーオンリセット信号をノンアクティブとすると共に前記スイッチ手段をオフさせるパワーオンリセット信号発生回路と、を具備し、前記スイッチ手段をオフすることによって前記第２の信号発生回路における前記電源電圧を生ずるノードと、アース電位との間を開放制御することを特徴とする。
【００１０】
本発明によれば、コンデンサのような面積の大きい素子を用いなくとも、第２の信号発生回路の応答速度によってパワーオンリセット解除タイミングを決定できる。ここで、パワーオンリセット期間を安定させるためには、第２の信号発生回路の応答速度を決定する素子のインピーダンスを小さくする必要がある。本発明によれば、パワーオンリセット解除後に、パワーオンリセット信号発生回路から第２の信号発生回路へのフィードバックによってスイッチ手段がオフするので、定常的な消費電流を小さくできる。
【００１１】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るパワーオンリセット回路を示す回路図である。パワーオンリセット信号は、ハイレベルでアクティブになることもあるし、ローレベルでアクティブになることもあるが、本実施形態においては、ローレベルでアクティブになるパワーオンリセット信号を発生する場合について説明する。
【００１２】
図１において、第１の信号発生回路１は、電源電圧ＶCCの立ち上がりにおいて電源電圧ＶCCが第１の電位を越えたことに応答して、ハイレベルの第１の出力信号を発生する。また、第２の信号発生回路２は、電源電圧ＶCCの立ち上がりにおいて電源電圧ＶCCが第１の電位よりも高い第２の電位を越えたことに応答して、ローレベルの第２の出力信号を出力する。第１の出力信号は、パワーオンリセット信号発生回路を構成するＳＲラッチ回路３の反転セット入力（Ｓバー）に接続され、第２の出力信号は、ＳＲラッチ回路３の反転リセット入力（Ｒバー）に接続されている。ＳＲラッチ回路３の出力（Ｑ）にはインバータ回路ＩＮＶ２の入力端子が接続され、インバータ回路ＩＮＶ２の出力端子からパワーオンリセット信号ＰＯＲが出力される。あるいは、ＳＲラッチ回路３の反転出力（Ｑバー）からパワーオンリセット信号ＰＯＲを出力するようにしても良い。
【００１３】
第１の信号発生回路１は、電源電圧ＶCCをシフトするための素子として、ＰチャネルＭＯＳトランジスタＭＰ１を含む。トランジスタＭＰ１のソースは電源電圧ＶCCに接続され、ゲートはドレインに接続され（ノードＮ１）、シフトされた電圧がドレインから出力される。トランジスタＭＰ１のドレインとアース電位との間には、電流路を形成するために、インピーダンス素子として抵抗Ｒ１が接続されている。ノードＮ１には、バッファ回路ＢＵＦ１の入力端子も接続されている。また、バッファ回路ＢＵＦ１の出力端子は、ＳＲラッチ回路３の反転セット入力端子（Ｓバー）に接続されている。なお、バッファ回路ＢＵＦ１は、直列に接続された２つのインバータ回路によって構成される。
【００１４】
第２の信号発生回路２は、電源電圧ＶCCをシフトするための素子として、ＰチャネルＭＯＳトランジスタＭＰ２を含む。トランジスタＭＰ２のソースは電源電圧ＶCCに接続され、ゲートはドレインに接続され、シフトされた電圧がドレインから出力される。トランジスタＭＰ２のドレインとアース電位との間には、電流路を形成するために、スイッチ素子としてＮチャネルＭＯＳトランジスタＭＮ１と、インピーダンス素子として抵抗Ｒ２が接続されている。トランジスタＭＮ１のソース（ノードＮ３）には、インバータ回路ＩＮＶ１の入力端子も接続されている。また、インバータ回路ＩＮＶ１の出力端子は、ＳＲラッチ回路３の反転リセット入力端子（Ｒバー）に接続されている。さらに、ＳＲラッチ回路３の出力（Ｑ）は、スイッチ手段としてのＭＯＳトランジスタＭＮ１のゲートに接続されており、これにより、パワーオンリセット信号発生回路の出力が第２の信号発生回路にフィードバックされる。
【００１５】
ここで、抵抗Ｒ１は、定常的な消費電流を低減するために大きな値とする。一方、抵抗Ｒ２は、パワーオンリセット期間を安定させるために小さな値とする。例えば、抵抗Ｒ２の値を１ｋΩとし、抵抗Ｒ１の値はそれより２桁大きい１００ｋΩとする。また、バッファ回路ＢＵＦ１のしきい電圧（絶対値）は、インバータ回路ＩＮＶ１のしきい電圧（絶対値）よりも小さくする。これらの値は、電源電圧ＶCCの立ち上がり速度及び定常値に基づいて決定される。
【００１６】
上記回路の動作について、図２及び図３を参照しながら説明する。
電源投入直後においては、ノードＮ１の電位ＶN1もノードＮ３の電位ＶN3もローレベルである。従って、バッファ回路ＢＵＦ１を介したノードＮ２の電位ＶN2はローレベルであり、インバータ回路ＩＮＶ１を介したノードＮ４の電位ＶN4はハイレベルである。これにより、ＳＲラッチ回路３はセット状態となり、パワーオンリセット信号ＰＯＲはローレベルとなっている（パワーオンリセット状態）。
【００１７】
電源投入後に電源電圧ＶCCが０Ｖから上昇して行くと、電源電圧ＶCCがトランジスタＭＰ１のしきい電圧Ｖｔを越えた時点からノードＮ１の電位ＶN1も上昇を開始する。ノードＮ１の電位ＶN1は、電源電圧ＶCCからトランジスタＭＰ１のしきい電圧Ｖｔ分だけ電圧降下した値となる（ＶN1＝ＶCC−Ｖｔ）。図２に示すように、ノードＮ１の電位ＶN1がバッファ回路ＢＵＦ１のしきい電圧を越えた時点ｔ1で、バッファ回路ＢＵＦ１の出力が反転してノードＮ２の電位ＶN2がハイレベルとなる。このようにして、第１の信号発生回路が、ハイレベルを有する第１の出力信号を発生する。この時、ＳＲラッチ回路３の入力は、反転セット入力端子（Ｓバー）も反転リセット入力端子（Ｒバー）もハイレベルになり、ＳＲラッチ回路３はラッチ状態となる。従って、パワーオンリセット信号ＰＯＲはローレベルであり、パワーオンリセット状態が維持される。
【００１８】
次に、電源電圧ＶCCがさらに上昇して行くと、ノードＮ３の電位ＶN3がインバータ回路ＩＮＶ１のしきい電圧に達した時点ｔ2で、インバータ回路ＩＮＶ１の出力が反転してノードＮ４の電位ＶN4がローレベルとなる。このようにして、第２の信号発生回路が、ローレベルを有する第２の出力信号を発生する。この時、ＳＲラッチ回路３はリセット状態となる。従って、パワーオンリセット信号ＰＯＲがハイレベルとなって、パワーオンリセット期間が終了する。
【００１９】
その際、ＳＲラッチ回路３の出力（Ｑ）がローレベルになるので、第２の信号発生回路２においてトランジスタＭＮ１がオフし、ノードＮ３の電位ＶN3がローレベルになる。これにより、インバータ回路ＩＮＶ１を介したノードＮ４の電位ＶN4がハイレベルになり、ＳＲラッチ回路３はラッチ状態に戻る。従って、パワーオンリセット信号ＰＯＲはハイレベルのままであり、パワーオンリセット終了状態が維持される。この動作によって、比較的低い抵抗値を有する抵抗Ｒ２に電流が流れなくなるので、消費電流を削減できる。
【００２０】
一方、第１の信号発生回路１は、ＳＲラッチ回路３がリセット動作を行う前にセット信号を解除する（ハイレベルにする）だけの役目しか果たさないので、蓄積電荷の影響を受けて動作タイミングが変化したとしても問題はない。従って、抵抗Ｒ１に比較的高い抵抗値を用いることができるので、抵抗Ｒ１に定常電流が流れていてもＩＣ全体の消費電流に及ぼす影響は小さい。
【００２１】
なお、上記第１及び第２の信号発生回路においては、図６に示すＰチャネルＭＯＳトランジスタＭＰ１１と抵抗Ｒ１１の組み合わせと同様な構成を用いているが、図４に示すように、ＰチャネルＭＯＳトランジスタＭＰ１１のかわりにＮチャネルＭＯＳトランジスタＭＮ１１を使用したり、図５に示すように、抵抗Ｒ１１のかわりにＮチャネルＭＯＳトランジスタＭＮ１２を使用しても良い。
【００２２】
【発明の効果】
以上述べた様に、本発明によれば、コンデンサのような面積の大きい素子を用いずに、定常的な消費電流が小さく、パワーオンリセット期間が安定しているパワーオンリセット回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るパワーオンリセット回路を示す回路図である。
【図２】図１のパワーオンリセット回路における各部の電圧変化を示す波形図である。
【図３】図１のパワーオンリセット回路におけるノードＮ４の電圧変化を示す波形図である。
【図４】本発明の第１の実施形態に係るパワーオンリセット回路において使用できる電圧シフト素子の他の例を示す回路図である。
【図５】本発明の第１の実施形態に係るパワーオンリセット回路において使用できるインピーダンス素子の他の例を示す回路図である。
【図６】従来のパワーオンリセット回路の一例を示す回路図である。
【図７】従来のパワーオンリセット回路における各部の電圧変化を示す波形図である。
【符号の説明】
１  第１の信号発生回路
２  第２の信号発生回路
３  ＳＲラッチ回路
ＭＰ１〜ＭＰ１１  ＰチャネルＭＯＳトランジスタ
ＭＮ１〜ＭＮ１２  ＮチャネルＭＯＳトランジスタ
Ｒ１〜Ｒ１１  抵抗
ＢＵＦ１  バッファ回路
ＩＮＶ１〜ＩＮＶ１２  インバータ回路
Ｎ１〜Ｎ１１  ノード
ＰＯＲ  パワーオンリセット信号
ＶCC  電源電圧
Ｖｔ  しきい電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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