(57)【特許請求の範囲】
【請求項１】
差動アンプと、当該差動アンプの出力端子と負入力端子との間に設けられた第１抵抗とを有し、上記第１抵抗と負入力端子との接続点に供給される入力電流を電圧に変換して出力電圧として出力する電流−電圧変換回路において、
上記第１抵抗は、複数設けられており、かつ、一端が上記負入力端子へ共通接続されており、
ゲイン切り換え信号に基づいて、上記各第１抵抗の他端と、上記差動アンプの出力端子とを選択的に接続し、飽和せずに動作する第１スイッチを備え、
上記各第１抵抗の他端と上記第１スイッチとの接続点から上記出力電圧を出力することを特徴とする電流−電圧変換回路。
【請求項２】
上記差動アンプの正入力端子へ印加する電圧を調整するオフセット補償手段とを備え、
当該オフセット補償手段には、一端が基準電圧に共通接続され、それぞれの抵抗値が、対応する上記第１抵抗と同一に設定された第２抵抗と、
選択された上記第１抵抗と同一値の第２抵抗を選択して、上記差動アンプの正入力端子に接続する第２スイッチとが設けられていることを特徴とする請求項１記載の電流−電圧変換回路。
【請求項３】
上記第１スイッチには、上記各第１抵抗に対応して、エミッタ共通接続されたトランジスタ対と、上記各トランジスタ対のエミッタ共通接続点に所定の電流を供給する第１定電流回路と、上記各トランジスタ対のエミッタ共通接続点に入力端子が接続され、対応する第１抵抗に出力端子が接続された第１のエミッタフォロワ回路とが設けられており、
上記各トランジスタ対を構成する一方の第１トランジスタは、上記差動アンプの出力端子がベース端子に接続され、他方の第２トランジスタは、上記ゲイン切り換え信号に基づいて導通／遮断が制御されることを特徴とする請求項１または２記載の電流−電圧変換回路。
【請求項４】
上記各第１のエミッタフォロワ回路を構成するトランジスタのエミッタには、上記ゲイン切り換え信号に連動して、当該トランジスタに電流を供給するか否かを選択する第２定電流回路が接続されていることを特徴とする請求項３記載の電流−電圧変換回路。
【請求項５】
上記第１スイッチは、上記トランジスタ対の動作停止が指示された時点から、所定の時間が経過した後で、当該トランジスタ対の動作を停止させる遅延回路を備えていることを特徴とする請求項３または４記載の電流−電圧変換回路。
【請求項６】
上記ゲイン切り換え信号に連動して、上記各第１抵抗と上記差動アンプの出力端子との各接続点の１つを選択する第３スイッチを備えていることを特徴とする請求項１、２、３、４または５記載の電流−電圧変換回路。
【請求項７】
上記第３スイッチには、上記各接続点のうちの対応する接続点の電圧が、正入力端子に印加される差動入力部と、
上記各差動入力部の出力を、各差動入力部の負入力端子へ負帰還する第２のエミッタフォロワ回路と、
上記ゲイン切り換え信号に連動して、上記各差動入力部へバイアス電流を供給するか否かを選択する第３定電流回路とを備えていることを特徴とする請求項６記載の電流−電圧変換回路。
【請求項８】
上記差動入力部のうちの少なくとも１つの負入力端子と上記第２のエミッタフォロワ回路の出力端子との間には、第３抵抗が設けられ、当該負入力端子には、第４抵抗を介して、所定の電圧が印加されていることを特徴とする請求項７記載の電流−電圧変換回路。
【請求項９】
上記各第１抵抗には、それぞれに並列に接続された位相補償用キャパシタが設けられていることを特徴とする請求項１、２、３、４、５、６、７または８記載の電流−電圧変換回路。
【請求項１０】
上記位相補償用キャパシタは、電極となる金属と半導体とで絶縁膜を挟んで形成されており、金属側の電極が上記差動アンプの負入力端子に接続されていることを特徴とする請求項９記載の電流−電圧変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、受光した光信号によって生じる信号光電流を増幅する受光アンプ回路などとして用いられる電流−電圧変換回路に関し、特に、書き込み可能なコンパクトディスクやデジタルビデオディスクなどを読み書きする装置に好適に用いられ、入力電流の大小に拘わらず、誤差の小さい電流−電圧変換回路に関するものである。
【０００２】
【従来の技術】
従来より、例えば、光ディスクの読み取り・書き込み装置で用いられる光ピックアップなどにおいて、受光した光信号を電気信号に変換する受光アンプ回路は、広く用いられている。例えば、図７に示す受光アンプ回路１０１において、光信号を受け取ると、フォトダイオード１０２のカソード端子からアノード端子へ向けて、光信号に応じた量の信号光電流ＩSCが流れる。フォトダイオード１０２のカソード端子は、差動アンプ１０３の負入力端子に接続されている。また、差動アンプ１０３の出力は、互いに直列に接続された抵抗Ｒ１０１・Ｒ１０２を介して、差動アンプ１０３の負入力端子へ負帰還される。これにより、受光アンプ回路１０１は、信号光電流ＩSCをＩ−Ｖ（電流−電圧）変換して出力できる。
【０００３】
ここで、光ディスクへデータを書き込む場合には、読み取る場合に比べて極めて強い光を照射する必要がある。このように、信号光電流ＩSCの変動範囲が広い場合、受光アンプ回路１０１のゲインを一定にすると、信号光電流ＩSCが大きいときに受光アンプ回路１０１が飽和して、正しくＩ−Ｖ変換できなくなる。したがって、光ディスクの読み取り・書き込み装置で用いられる受光アンプ回路１０１では、Ｉ−Ｖ変換時のゲインを変更して、受光アンプ回路１０１の飽和を防止するために、上記抵抗Ｒ１０１の両端を導通／遮断するスイッチングトランジスタＱ１０１が設けられている。
【０００４】
読み取り時のように、信号光電流ＩSCが小さいときは、スイッチングトランジスタＱ１０１が遮断されている。この場合は、差動アンプ１０３、抵抗Ｒ１０２、抵抗Ｒ１０１によって負帰還ループが構成される。この結果、受光アンプ回路１０１の出力電圧は、ＶREF ＋（Ｒ101 ＋Ｒ102 ）×ＩSCとなり、ゲインは、大きな値に設定される。なお、Ｒ101 ・Ｒ102 は、各抵抗Ｒ１０１・Ｒ１０２の抵抗値であり、Ｒ101 ＜＜Ｒ102 に設定される。
【０００５】
一方、書き込み時のように、信号光電流ＩSCが大きいときには、スイッチングトランジスタＱ１０１が導通する。これにより、負帰還ループの抵抗値が減少し、受光アンプ回路１０１のゲインを小さな値に切り換えることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記構成の受光アンプ回路では、負帰還ループ中に、スイッチングトランジスタが配されるため、出力電圧に誤差が発生するという問題を生ずる。
【０００７】
具体的には、スイッチングトランジスタＱ１０１が導通した場合、負帰還ループは、差動アンプ１０３、スイッチングトランジスタＱ１０１および抵抗Ｒ１０１によって構成される。この状態では、スイッチングトランジスタＱ１０１は、飽和しているので、受光アンプ回路１０１の出力電圧は、ＶREF ＋（Ｒ101 ×ＩSC）＋Ｖsat(Q101) となり、スイッチングトランジスタＱ１０１の飽和電圧Ｖsat(Q101) 分だけ、誤差を生じる。
【０００８】
本発明は、上記の問題点を鑑みてなされたものであり、その目的は、入力電流が大きい場合であっても、入力電流が小さい場合と同様に出力誤差の小さな電流−電圧変換回路を実現することにある。
【０００９】
【課題を解決するための手段】
請求項１の発明に係る電流−電圧変換回路は、上記課題を解決するために、差動アンプと、当該差動アンプの出力端子と負入力端子との間に設けられた第１抵抗とを有し、上記第１抵抗と負入力端子との接続点に供給される入力電流を電圧に変換して出力電圧として出力する電流−電圧変換回路において、以下の手段を講じたことを特徴としている。
【００１０】
すなわち、上記第１抵抗は、複数設けられており、かつ、一端が上記負入力端子へ共通接続されており、ゲイン切り換え信号に基づいて、上記各第１抵抗の他端と、上記差動アンプの出力端子とを選択的に接続し、飽和せずに動作する第１スイッチを備え、上記各第１抵抗の他端と上記第１スイッチとの接続点から上記出力電圧が出力される。
【００１１】
上記構成において、第１スイッチは、ゲイン切り換え信号に基づいて、第１抵抗のうちの１つを選択し、差動アンプの出力端子と接続する。これにより、差動アンプ、第１スイッチ、および、選択された第１抵抗によって、負帰還ループが形成され、第１抵抗と第１スイッチとの接続点（以下では、出力端と称する）から出力される出力電圧は、入力電流に比例する電圧になる。なお、比例定数、すなわち、電流−電圧変換回路が電流から電圧へ変換する際のゲインは、当該第１抵抗の抵抗値によって決定される。
【００１２】
ゲイン切り換え信号が第１抵抗の切り換えを指示すると、第１スイッチは、新たな第１抵抗を選択して、差動アンプの出力端子と接続する。これにより、ゲイン切り換え信号によって指示された第１抵抗を含む負帰還ループが選択され、電流−電圧変換回路のゲインを切り換えることができる。
【００１３】
ここで、上記各第１抵抗の他端と上記第１スイッチとの接続点から上記出力電圧が出力されるので、この接続点から差動アンプの負入力端子までの間には、飽和するスイッチが介在しない。さらに、上記第１スイッチは、飽和せずに動作するので、いずれの負帰還ループを選択したとしても、飽和デバイスを含まない安定した負帰還ループを構成でき、例えば、スイッチングトランジスタやアナログスイッチなどの飽和デバイスが、負帰還ループ中に設けられている従来技術のように、飽和電圧による誤差が発生しない。
【００１４】
この結果、入力電流が大きく、ゲインが小さな場合であっても、入力電流が小さい場合と同様に出力誤差の小さな電流−電圧変換回路を実現できる。
【００１５】
また、請求項２の発明に係る電流−電圧変換回路は、上記請求項１記載の発明の構成において、上記差動アンプの正入力端子へ印加する電圧を調整するオフセット補償手段とを備え、当該オフセット補償手段には、一端が基準電圧に共通接続され、それぞれの抵抗値が、対応する上記第１抵抗と同一に設定された第２抵抗と、選択された上記第１抵抗と同一値の第２抵抗を選択して、上記差動アンプの正入力端子に接続する第２スイッチとが設けられていることを特徴としている。
【００１６】
当該構成によれば、第１スイッチが第１抵抗を選択すると、第２スイッチは、当該第１抵抗と同一の抵抗値を持つ第２抵抗を選択し、当該第２抵抗と、差動アンプの正入力端子とを接続する。これにより、正入力端子へ印加される電圧は、正入力端子へ流れ込む入力バイアス電流と、選択された第２抵抗の抵抗値との積だけ、基準電圧から低下する。
【００１７】
ここで、一般の差動アンプでは、正入力端子へ流れ込む入力バイアス電流と、負入力端子へ流れ込む入力バイアス電流とは、同じ量である。一方、出力電圧のオフセットは、負入力端子へ流れ込む入力バイアス電流と、第１抵抗の抵抗値との積で表される。
【００１８】
したがって、オフセット電圧を切り換えたり、測定したりすることなく、オフセット補償手段は、入力バイアス電流に起因するオフセットを相殺可能な電圧を、上記正入力端子へ印加できる。これにより、オフセット補償手段は、第１スイッチがいずれの第１抵抗を選択した場合であっても、差動アンプの入力バイアスに起因するオフセットを確実に除去でき、電流−電圧変換回路の出力電圧の誤差をさらに低減できる。
【００１９】
なお、上記構成では、上記オフセット補償手段が差動アンプの正入力端子に接続されているため、負入力端子側に入力される入力電流に影響を与えることなく、オフセットを調整できる。
【００２０】
また、請求項３の発明に係る電流−電圧変換回路は、請求項１または２記載の発明の構成において、上記第１スイッチには、上記各第１抵抗に対応して、エミッタ共通接続されたトランジスタ対と、上記各トランジスタ対のエミッタ共通接続点に所定の電流を供給する第１定電流回路と、上記各トランジスタ対のエミッタ共通接続点に入力端子が接続され、対応する第１抵抗に出力端子が接続された第１のエミッタフォロワ回路とが設けられており、上記各トランジスタ対を構成する一方の第１トランジスタは、上記差動アンプの出力端子がベース端子に接続され、他方の第２トランジスタは、上記ゲイン切り換え信号に基づいて導通／遮断が制御されることを特徴としている。
【００２１】
上記構成において、ゲイン切り換え信号が、ある第１抵抗からなる負帰還ループの選択を指示した場合、当該第１抵抗に対応するトランジスタ対において、第２トランジスタは、例えば、ベース端子に遮断電圧が印加されるなどして遮断され、第１トランジスタが導通する。この状態では、第１のエミッタフォロワ回路の入力端子となるトランジスタ対の共通エミッタ接続点の電位は、差動アンプの出力に応じて変動し、第１のエミッタフォロワ回路が動作可能となる。したがって、差動アンプの出力は、第１トランジスタ、上記第１のエミッタフォロワ回路および第１抵抗を介して、負入力端子へ負帰還される。
【００２２】
一方、残余のトランジスタ対では、第２トランジスタは、例えば、ベース端子に電源電圧が印加されるなどして導通し、第１トランジスタが遮断される。この状態では、第１エミッタフォロワ回路の入力端子電圧は、上記差動アンプの出力に拘わらず、例えば、第２トランジスタのエミッタ端子電圧と略同一の電圧など、一定の値に保たれる。この結果、第１のエミッタフォロワ回路は、上記差動アンプの出力を、第１抵抗を介して差動アンプの負入力端子へ負帰還できなくなり、負帰還ループの形成が阻止される。
【００２３】
この結果、上記第１スイッチは、ゲイン切り換え信号に応じて、負帰還ループを選択できる。加えて、第１スイッチの入力は、第１トランジスタおよび第１のエミッタフォロワ回路を介して出力される。したがって、例えば、入出力間にスイッチングトランジスタを設ける場合とは異なり、入出力間に飽和するトランジスタを持たない。したがって、電流−電圧変換回路は、さらに高精度に入力電流を電圧へ変換できる。
【００２４】
なお、上記構成の各トランジスタ対は、第１のエミッタフォロワ回路の入力端子を電位的に制御することによって、選択されていない第１のエミッタフォロワ回路の動作を停止させている。ところが、この場合、ノイズなどによって、入力端子電圧が一時的に変動すると、第１のエミッタフォロワ回路が不所望に動作して、電流−電圧変換回路の出力電圧を変動させる虞れがある。
【００２５】
これに対して、請求項４の発明に係る電流−電圧変換回路は、請求項３記載の発明の構成において、上記各第１のエミッタフォロワ回路を構成するトランジスタのエミッタには、上記ゲイン切り換え信号に連動して、当該トランジスタに電流を供給するか否かを選択する第２定電流回路が接続されていることを特徴としている。
【００２６】
上記構成によれば、第２定電流回路は、ゲイン切り換え信号に基づいて、自らに関連する負帰還ループが選択されているか否かを判定する。選択されていなかった場合、第２定電流回路は、電流供給を停止して、第１のエミッタフォロワ回路の動作を停止させる。
【００２７】
これにより、ノイズなどによって、入力端子電圧が不所望に変動した場合であっても、選択されていない第１のエミッタフォロワ回路を確実に停止させることができる。この結果、電流−電圧変換回路の出力電圧の誤差を、さらに低減できる。
【００２８】
さらに、請求項５の発明に係る電流−電圧変換回路は、請求項３または４記載の発明の構成において、上記第１スイッチは、上記トランジスタ対の動作停止が指示された時点から、所定の時間が経過した後で、当該トランジスタ対の動作を停止させる遅延回路を備えていることを特徴としている。なお、遅延回路は、例えば、第２トランジスタのベース端子に接続されたキャパシタなどによって形成できる。
【００２９】
上記構成において、ゲイン切り換え信号が負帰還ループの切り換えを指示した場合、これまで選択されていたトランジスタ対の動作停止が指示され、新たに選択されるトランジスタ対が動作を開始する。なお、以下では、これまで選択されていた負帰還ループに関連する部材と、新たに選択される負帰還ループに関連する部材とを、名称に旧あるいは新を付して区別する。
【００３０】
ここで、遅延回路は、旧トランジスタ対の動作停止が指示された時点から、所定の時間が経過した後で、当該旧トランジスタ対の動作を停止させる。したがって、旧負帰還ループは、新負帰還ループが十分に活性化されるまで、活性状態のまま保持される。所定の時間が経過して、旧トランジスタ対が動作を停止して、旧負帰還ループが不活性化される。
【００３１】
上記構成では、旧負帰還ループは、新負帰還ループが十分に活性化された後で、不活性化される。したがって、不活性化する際に、例えば、第２トランジスタのベース端子電圧変動などに起因するノイズが発生し、旧第１抵抗を介して負入力端子へ印加されたとしても、新負帰還ループが活性化されているので、当該ノイズを除去できる。これにより、負帰還ループの切り換えを円滑に行うことができる。この結果、電流−電圧変換回路において、負帰還ループ切り換え時の出力電圧変動を抑えることができる。
【００３２】
一方、請求項６の発明に係る電流−電圧変換回路は、請求項１、２、３、４または５記載の発明の構成において、上記ゲイン切り換え信号に連動して、上記各第１抵抗と上記差動アンプの出力端子との各接続点の１つを選択する第３スイッチを備えていることを特徴としている。
【００３３】
上記構成によれば、第１スイッチが、ある第１抵抗を選択すると、第３スイッチは、第１スイッチに連動して、当該第１抵抗と差動アンプの出力端子との接続点を選択し、当該接続点の電圧に応じた電圧を出力する。この結果、出力端子を１つにまとめることができ、電流−電圧変換回路は、いずれの負帰還ループが選択されている場合であっても、単一の出力端子から、電流−電圧変換して生成した電圧を出力できる。
【００３４】
ところで、上記構成の電流−電圧変換回路では、出力側に接続された負荷の変動によって、第１抵抗へ流れる電流が変化すると、出力電圧に誤差を生じる。したがって、多くの場合、第１抵抗と、電流−電圧変換回路の出力との間には、例えば、ボルテージフォロワ回路など、インピーダンスの変換回路が設けられ、負荷変動による誤差を削減している。
【００３５】
ここで、上記第３スイッチを、スイッチングトランジスタなどによって構成し、その後に、上記インピーダンス変換回路が設けられた場合、電流−電圧変換回路の出力電圧には、スイッチングトランジスタの飽和電圧の分だけ、誤差が発生する。
【００３６】
これに対して、請求項７の発明に係る電流−電圧変換回路は、請求項６記載の発明の構成において、  上記第３スイッチには、上記各接続点のうちの対応する接続点の電圧が、正入力端子に印加される差動入力部と、上記各第１抵抗のうちの対応する第１抵抗に、正入力端子が接続された差動入力部と、上記各差動入力部の出力を、各差動入力部の負入力端子へ負帰還する第２のエミッタフォロワ回路と、上記ゲイン切り換え信号に連動して、上記各差動入力部へバイアス電流を供給するか否かを選択する第３定電流回路とを備えていることを特徴としている。
【００３７】
当該構成によれば、第３定電流回路は、ゲイン切り換え信号に基づいて、選択された第１抵抗に対応する差動入力部のみへ、バイアス電流を供給する。これにより、選択された差動入力部のみが動作して、当該差動入力部と、第２のエミッタフォロワ回路とによって負帰還回路が形成される。この結果、電流−電圧変換回路は、選択して入力電圧を、インピーダンス変換した後で出力できる。
【００３８】
上記構成では、第３スイッチと上記インピーダンス変換回路とが同時に構成される。また、第３スイッチの入出力間には、飽和するトランジスタが存在しないため、当然ながら、トランジスタの飽和電圧に起因する出力誤差も発生しない。この結果、電流−電圧変換回路の出力電圧の誤差をさらに低減できる。
【００３９】
さらに、請求項８の発明に係る電流−電圧変換回路は、請求項７記載の発明の構成において、上記差動入力部のうちの少なくとも１つの負入力端子と上記第２のエミッタフォロワ回路の出力端子との間には、第３抵抗が設けられ、当該負入力端子には、第４抵抗を介して、所定の電圧が印加されていることを特徴としている。
【００４０】
上記構成の第３スイッチでは、少なくとも１つの負帰還ループ中には、第３抵抗が挿入されており、負入力端子には、第４抵抗を介して所定の電圧が印加されているので、入力電圧を所定のゲインで増幅できる。ここで、第３および第４抵抗は、負帰還ループ毎に設けるか否かを選択できるので、入力端子毎に、増幅時のゲインを所望の値に設定できる。
【００４１】
上記構成では、電流−電圧変換回路が電流−電圧変換する際のゲインは、第１抵抗の抵抗値と増幅時のゲインとの積で設定されるので、第１抵抗において、抵抗値の最小値に対する最大値の比率を抑えることができる。したがって、例えば、光ディスクの読み取り・書き込み装置の光ピックアップ用の受光アンプ回路として電流−電圧変換回路を使用する場合のように、電流−電圧変換する際のゲインが、極めて小さい値から極めて大きい値までの広い範囲で選択される場合であっても、小型かつ高精度の電流−電圧変換回路を実現できる。
【００４２】
また、請求項９の発明に係る電流−電圧変換回路は、請求項１、２、３、４、５、６、７または８記載の発明の構成において、上記各第１抵抗には、それぞれに並列に接続された位相補償用キャパシタが設けられていることを特徴としている。
【００４３】
上記構成では、各位相補償用キャパシタは、電流−電圧変換回路の位相補償を行い、電流−電圧変換回路において、ピーキングなどの異常な動作を防止できる。さらに、第１抵抗と位相補償用キャパシタとの積で決定される周波数以上の信号をカットオフして帯域制限する。この結果、高域のノイズを除去でき、電流−電圧変換回路の出力電圧の誤差を、さらに低減できる。
【００４４】
なお、上記位相補償用キャパシタの構造は種々の構造が考えられるが、上記構成では、一端が共通接続されているため、各位相補償用キャパシタにて、共通接続側の電極に付随する寄生容量が合計され、負入力端子に付加される。この結果、各位相補償用キャパシタにて、余分な寄生容量が付加されると、負入力端子へ付加される容量は、極めて大きくなり、電流−電圧変換回路の動作速度を低下させる虞れがある。
【００４５】
これに対して、請求項１０の発明に係る電流−電圧変換回路は、請求項９記載の発明の構成において、上記位相補償用キャパシタは、電極となる金属と半導体とで絶縁膜を挟んで形成されており、金属側の電極が上記差動アンプの負入力端子に接続されていることを特徴としている。
【００４６】
上記構成の位相補償用キャパシタは、通常の半導体製造工程と同一の工程で製造でき、差動アンプなど、電流−電圧変換回路の他の回路と集積しやすい。また、上記差動アンプの負入力端子には、上記構成の位相補償用キャパシタの電極のうち、金属側の電極が接続される。したがって、半導体側の電極を接続する場合に比べて、負入力端子へ付加される寄生容量を削減でき、寄生容量に起因する電流−電圧変換回路の動作速度の低下を抑えることができる。
【００４７】
【発明の実施の形態】
本発明の一実施形態について図１ないし図６に基づいて説明すると以下の通りである。すなわち、本実施形態に係る受光アンプ回路は、例えば、少なくとも１回の書き込み可能な光ディスクの読み取り・書き込み装置の光ピックアップ用受光アンプ回路などに特に好適に用いられる回路であって、光信号の光強度を示す信号光電流が出力電圧へ変換される際のゲインを切り換えることができる。
【００４８】
なお、上記光ディスクとしては、例えば、１回だけ書き込み可能なコンパクトディスク（ＣＤ−Ｒ）、複数回の書き込み及び消去が可能なコンパクトディスク（ＣＤ−ＲＷ）、あるいは、書き込み及び消去が可能なデジタルビデオディスク（ＤＶＤ−ＲＡＭ）などが挙げられる。また、読み取り・書き込み装置としては、ＣＤ−Ｒドライバ、ＣＤ−ＲＷドライバあるいはＤＶＤ−ＲＡＭドライバなどが挙げられる。
【００４９】
具体的には、図１に示すように、上記受光アンプ回路（電流−電圧変換回路）１は、光信号を受光した場合、当該光信号の光強度に応じた信号光電流ＩSCがカソードからアノードへ流れるフォトダイオード２と、フォトダイオード２のカソードに負入力端子が接続されたＩ−Ｖ変換用の差動アンプ３と、上記フォトダイオード２と差動アンプ３との接続点に、それぞれの一端が共通接続されたＩ−Ｖ変換用抵抗（第１抵抗）４ａ・４ｂと、各Ｉ−Ｖ変換用抵抗４ａ・４ｂの他端に個別接点５ａ・５ｂが接続され、共通接点５ｃが上記差動アンプ３の出力端子に接続された第１スイッチ５とを備えている。なお、上記フォトダイオード２のアノードは、接地されている。
【００５０】
上記Ｉ−Ｖ変換用抵抗４ａ・４ｂの抵抗値Ｒ4a・Ｒ4bは、図示しない光ディスクの読み取り・書き込み装置において、読み取りモード時に必要なゲインと、書き込みモード時に必要なゲインとに応じて設定されている。一般に、光ディスクの読み取り・書き込み装置では、光ディスクへ書き込む際、読み取り時に比べて、より光強度の強い光が照射され、フォトダイオード２へ入力される信号光電流ＩSCが大きくなる。したがって、上記抵抗値Ｒ4a・Ｒ4bは、Ｒ4a＞＞Ｒ4bに設定されている。
【００５１】
一方、上記第１スイッチ５は、制御回路２１からのスイッチング信号ＣＴＬ１によって、いずれの個別端子を選択するかが制御されており、個別接点５ａを選択した場合、差動アンプ３の出力から第１スイッチ５およびＩ−Ｖ変換用抵抗４ａを介して、差動アンプ３の負入力端子への負帰還ループＬａが形成される。同様に、個別接点５ｂ側が選択された場合は、差動アンプ３、第１スイッチ５およびＩ−Ｖ変換用抵抗４ｂによって負帰還ループＬｂが形成される。当該第１スイッチ５は、後述するように、いずれを選択した場合であっても、入出力間に飽和する素子を介さないように構成されており、常に飽和せずに動作できる。
【００５２】
上記構成において、読み取りモード時には、第１スイッチ５は、制御回路２１の指示に従って、個別接点５ａを選択する。この結果、上記負帰還ループＬａが形成され、フォトダイオード２の信号光電流ＩSCは、Ｉ−Ｖ変換用抵抗４ａによってＩ−Ｖ変換される。この場合、個別接点５ａと上記Ｉ−Ｖ変換用抵抗４ａとの接続点Ａの電圧ＶA は、差動アンプ３の正入力端子電圧ＶC および負入力端子電圧ＶD を基準電圧ＶREF とすると、以下の式（１）に示すように、
ＶA ＝ＶREF ＋（Ｒ4a×ＩSC）                                …（１）
となる。
【００５３】
一方、書き込みモード時には、個別接点５ｂが選択されるので、負帰還ループＬｂが形成され、信号光電流ＩSCは、Ｉ−Ｖ変換用抵抗４ｂによってＩ−Ｖ変換される。同様に、個別接点５ｂと上記Ｉ−Ｖ変換用抵抗４ｂとの接続点Ｂの電圧ＶB は、差動アンプ３の両入力端子電圧ＶC ・ＶD をＶREF とすると、以下の式（２）に示すように、
ＶB ＝ＶREF ＋（Ｒ4b×ＩSC）                                …（２）
となる。
【００５４】
いずれの負帰還ループＬａ・Ｌｂが選択された場合であっても、出力点となる各点Ａ・Ｂからフォトダイオード２までの間には、図７に示す従来技術の場合と異なり、飽和するスイッチが介在していない。さらに、第１スイッチ５が飽和せずに動作するので、いずれの負帰還ループＬａ・Ｌｂも飽和デバイスを含まずに構成される。これらの結果、信号光電流ＩSCの大きさに合わせて、受光アンプ回路１のゲインを選択可能でありながら、上記従来技術に比べて、当該飽和デバイスに起因する出力電圧の誤差を削減できる。したがって、受光アンプ回路１は、信号光電流ＩSCが大きい光ディスクの書き込み時であっても、信号光電流ＩSCが小さな読み取り時と同様、高精度にＩ−Ｖ変換できる。
【００５５】
加えて、上記構成では、フォトダイオード２は、差動アンプ３の負入力端子のみに接続されており、正入力端子と接続されていない。したがって、上記正入力端子へ印加する電圧ＶC を調整することによって、フォトダイオード２の動作に影響を与えることなく、例えば、差動アンプ３の入力バイアス電流などに起因する差動アンプ３の出力誤差を削減できる。この結果、受光アンプ回路１は、極めて高精度に、信号光電流ＩSCをＩ−Ｖ変換できる。
【００５６】
ここで、本実施形態に係る受光アンプ回路１は、上記構成に加えて、上記各Ｉ−Ｖ変換用抵抗４ａ・４ｂのうちの対応する抵抗と同一の抵抗値を持つオフセット補償用抵抗（第２抵抗）６ａ・６ｂと、上記第１スイッチ５と連動して動作する第２スイッチ７とを備えている。なお、上記オフセット補償用抵抗６ａ・６ｂと第２スイッチ７とによって、特許請求の範囲に記載のオフセット補償手段が構成されている。
【００５７】
上記第２スイッチ７の個別接点７ａは、上記オフセット補償用抵抗６ａを介して、基準電圧ＶREF に保たれる端子ＲＥＦに接続されており、個別接点７ｂは、オフセット補償用抵抗６ｂを介して端子ＲＥＦに接続されている。また、第２スイッチ７の共通接点７ｃは、上記差動アンプ３の正入力端子に接続されている。
【００５８】
読み取りモード時には、第２スイッチ７は、制御回路２１の指示に従って、個別接点７ａ側を選択する。この結果、差動アンプ３の正入力端子の電圧ＶC は、正入力端子へ流れ込むバイアス電流をＩB1とすると、以下の式（３）に示すように、
ＶC ＝ＶREF −（Ｒ6a×ＩB1）                                …（３）
となる。なお、上式（３）において、Ｒ6aは、オフセット補償用抵抗６ａの抵抗値である。
【００５９】
一方、上記Ｉ−Ｖ変換用抵抗４ａを流れる電流は、信号光電流ＩSCに比べて、差動アンプ３の負入力端子へ流れ込むバイアス電流ＩB2だけ増加している。この結果、バイアス電流ＩB2を考慮すると、上記点Ａの電圧ＶA は、上述の式（１）とは異なり、以下の式（４）に示すように、
ＶA ＝ＶD ＋Ｒ4a×（ＩSC＋ＩB2）                            …（４）
となり、バイアス電流ＩB2に応じたオフセット誤差が発生する。
【００６０】
ここで、差動アンプ３の入力端子間オフセット電圧を無視すると、負入力端子電圧ＶD は、上記の式（３）に示す正入力端子電圧ＶC と等しくなる。したがって、点Ａの電圧ＶA は、以下の式（５）に示すように、
ＶA ＝ＶREF −（Ｒ6a×ＩB1）＋Ｒ4a×（ＩSC＋ＩB2）          …（５）
となる。
【００６１】
ここで、上式（５）において、オフセット補償用抵抗６ａの抵抗値Ｒ6aは、Ｉ−Ｖ変換用抵抗４ａの抵抗値Ｒ4aと同一である。また、差動アンプ３の正入力端子側の入力トランジスタと、負入力端子側の入力トランジスタとは整合のとれた同一特性のトランジスタを使用しているので、通常は、ＩB1＝ＩB2の関係が成立する。この結果、以下の式（６）に示すように、
ＶA ＝ＶREF ＋（Ｒ4a×ＩSC）                                …（６）
となり、バイアス電流ＩB1およびＩB2に起因するオフセット誤差を打ち消すことができる。
【００６２】
同様に、書き込みモード時には、第２スイッチ７は、個別接点７ｂを選択するので、差動アンプ３の正入力端子の電圧ＶC は、以下の式（７）に示すように、
ＶC ＝ＶREF −（Ｒ6b×ＩB1）                                …（７）
となり、点Ｂの電圧ＶB は、以下の式（８）および式（９）に示すように、
ＶB ＝ＶD ＋Ｒ4b×（ＩSC＋ＩB2）                            …（８）
ＶB ＝ＶREF −（Ｒ6b×ＩB1）＋Ｒ4b×（ＩSC＋ＩB2）          …（９）
となる。さらに、Ｒ6b＝Ｒ4b、ＩB1＝ＩB2なので、
ＶB ＝ＶREF ＋（Ｒ4b×ＩSC）                                …（10）
となり、バイアス電流ＩB1およびＩB2に起因するオフセット誤差が打ち消される。
【００６３】
上記構成では、差動アンプ３の正入力端子へ印加される電圧ＶC は、第２スイッチ７が上記第１スイッチ５に連動して、オフセット補償用抵抗６ａおよび６ｂの一方を選択することによって、上記負入力端子のバイアス電流ＩB2に起因するオフセット誤差を打ち消し可能な値に調整される。この結果、スイッチと抵抗という比較的簡単な構成で、バイアス電流ＩB1・ＩB2による出力電圧の誤差を打ち消すことができる。
【００６４】
特に、Ｉ−Ｖ変換用抵抗４ａ・４ｂおよびオフセット補償用抵抗６ａ・６ｂを形成する際、同一の抵抗値を持つ両抵抗の形状を同一に設定し、両抵抗を同一基板上に集積することによって、両抵抗の特性や周囲条件を揃えることができる。この結果、製造工程にて比較的大きな特性バラツキが発生する場合や、周囲温度などの周囲条件が大きく変動する場合であっても、受光アンプ回路１は、極めて高精度に、信号光電流ＩSCをＩ−Ｖ変換できる。
【００６５】
また、本実施形態に係る受光アンプ回路１では、位相補償用のキャパシタ８ａ・８ｂが、上記各Ｉ−Ｖ変換用抵抗４ａ・４ｂに並列に設けられている。これにより、受光アンプ回路１の位相が補償され、例えば、ピーキングなど、受光アンプ回路１の異常動作を防止できる。
【００６６】
また、負帰還ループＬａの高域遮断周波数ｆｃａは、Ｉ−Ｖ変換用抵抗４ａの抵抗値Ｒ4aとキャパシタ８ａの容量Ｃ8aとで決定され、以下の式（１１）に示すように、
ｆｃａ＝１／（２π×Ｒ4a×Ｃ8a）                            …（11）
となる。同様に、負帰還ループＬｂの高域遮断周波数ｆｃｂは、Ｉ−Ｖ変換用抵抗４ｂの抵抗値Ｒ4bとキャパシタ８ｂの容量Ｃ8bとで決定され、以下の式（１２）に示すように、
ｆｃｂ＝１／（２π×Ｒ4b×Ｃ8b）                            …（12）
となる。
【００６７】
これにより、受光アンプ回路１は、上記各高域遮断周波数ｆｃａ・ｆｃｂ以上の周波数帯域でカットオフされる。ここで、上記各高域周波数ｆｃａ・ｆｃｂは、例えば、高域ノイズ成分の周波数などに応じて設定される所定の周波数以下で、かつ、信号光電流ＩSCの信号成分よりも高い周波数に設定される。この帯域制限によって、高周波領域でのノイズが削減され、受光アンプ回路１は、信号光電流ＩSCの信号成分を、さらに高精度にＩ−Ｖ変換できる。
【００６８】
加えて、Ｒ4a×Ｃ8a＝Ｒ4b×Ｃ8bと設定すれば、第１スイッチ５によって、いずれの負帰還ループＬａ・Ｌｂが選択された場合であっても、受光アンプ回路１の高域遮断周波数を一定の値に保つことができる。
【００６９】
ところで、上記構成において、各キャパシタ８ａ・８ｂの一端は、差動アンプ３の負入力端子に共通接続されている。したがって、各キャパシタ８ａ・８ｂの接合容量、並びに、フォトダイオード２の接続容量を加えた容量が、負入力端子に接続され、受光アンプ回路１の応答速度が低下する虞れがある。
【００７０】
したがって、特に、速い応答速度が必要な場合には、上記各キャパシタ８ａ（８ｂ）は、例えば、図２に示すように構成される方がよい。すなわち、Ｐ型の半導体基板８１の上には、エピタキシャル層による不純物濃度の薄いＮ型半導体層８２が形成されている。上記Ｎ型半導層８２のうち、キャパシタ部のエピタキシャル層８２ａは、Ｐ型拡散層８３・８３によって、他のエピタキシャル層８２ｂ・８２ｂと分離されている。また、エピタキシャル層８２ａの上面には、不純物濃度の濃いＮ型半導体層（半導体）８４によって、キャパシタ８ａ（８ｂ）の一方の電極が形成されており、当該Ｎ型半導体層８４の上には、キャパシタ８ａ（８ｂ）の誘電体として、例えば、厚さ約１０，０００ｎｍ程度の窒化膜や酸化膜などの薄膜層（絶縁膜）８５が形成されている。さらに、薄膜層８５の上には、キャパシタ８ａ（８ｂ）の他方の電極となる金属層（金属）８６が形成されている。また、上記Ｎ型半導体層８４の上で、かつ、上記金属層８６とは別の位置には、金属層８７が形成されている。当該金属層８７は、上記Ｎ型半導体層８４とオーミックコンタクトを行っており、当該Ｎ型半導体層８４からなるキャパシタ８ａ（８ｂ）の電極の取り出し口となる。なお、上記Ｎ型半導体層８２の上で、両金属膜８６および８７以外の場所には、例えば、キャパシタ外部の酸化膜などによって、厚い保護膜８８が形成されている。
【００７１】
上記構成のキャパシタ８ａ（８ｂ）において、金属層８６からなる電極が、図１に示す差動アンプ３の負入力端子に接続される。当該電極は、金属で形成された電極なので、薄膜層８５による容量以外の容量は持たない。この結果、差動アンプ３の負入力端子には、余分な容量が接続されず、受光アンプ回路１の応答速度の低下を防止できる。
【００７２】
なお、これに対して、Ｎ型半導体層８４によって形成される電極が上記負入力端子に接続される場合は、上記薄膜層８５による容量に加えて、エピタキシャル層８２ａと半導体基板８１とによって構成されるＰＮ接合の接合容量が、上記負入力端子に接続される。したがって、上述の金属層８６側を接続した場合と比較すると、各キャパシタ８ａ・８ｂにおける上記接合容量を合わせた容量によって、受光アンプ回路１の応答速度が低下する。
【００７３】
ところで、図１に示す第１スイッチ５は、例えば、リレーなど、機械的なスイッチによって構成することもできるが、小型で動作速度の速い受光アンプ回路１を実現するためには、電気的なスイッチによって実現されることが望まれる。以下では、図３を参照して、第１スイッチ５の好適な構成例について詳細に説明する。
【００７４】
すなわち、本実施形態に係る第１スイッチ５は、個別接点５ａおよび５ｂのそれぞれに対応して設けられた２系統の入力回路部（トランジスタ対）５１ａ・５１ｂ、定電流回路部（第１定電流回路）５２ａ・５２ｂ、エミッタフォロワ回路部（第１のエミッタフォロワ回路）５３ａ・５３ｂおよび能動負荷部（第２定電流回路）５４ａ・５４ｂと、スイッチング信号入力端子Ｔ１へ与えられるスイッチング信号ＣＴＬ１に基づいて、両系統のうちの一方を選択して動作させる制御回路部５５とを備えている。
【００７５】
個別接点５ａに関連する第１系統において、上記入力回路部５１ａは、エミッタ端子が共通接続されたＮＰＮ型のトランジスタＱ１ａ・Ｑ２ａからなる入力トランジスタ対を備えており、上記共通のエミッタ端子には、上記定電流回路部５２ａから所定の電流Ｉ1aが供給される。当該トランジスタＱ１ａのベース端子は、共通接点５ｃであり、図１に示す差動アンプ３の出力端子に接続されている。一方、トランジスタＱ１ｂのベース端子電圧は、制御回路部５５によって制御される。なお、上記トランジスタＱ１ａが、特許請求の範囲に記載の第１トランジスタに対応し、トランジスタＱ２ａが第２トランジスタに対応する。
【００７６】
また、上記共通のエミッタ端子は、上記エミッタフォロワ回路部５３ａを構成するＰＮＰ型のトランジスタＱ３ａのベース端子に接続されている。当該トランジスタＱ３ａは、コレクタ端子が接地されており、個別端子５ａとなるエミッタ端子は、能動負荷部５４ａを構成するトランジスタＱ４ａのコレクタ端子に接続されている。上記トランジスタＱ４ａは、トランジスタＱ３ａの能動負荷となり、両トランジスタＱ３ａ・Ｑ４ａによってエミッタフォロワ回路が構成される。
【００７７】
さらに、能動負荷部５４ａでは、ベース端子が互いに接続されたＰＮＰ型のトランジスタＱ４ａ・Ｑ５ａによってカレントミラー回路が構成されている。共通のベース端子には、トランジスタＱ５ｂのコレクタ端子が接続され、さらに、抵抗Ｒ１ａ、および、制御回路部５５のトランジスタＱ６ａを介して接地される。なお、両トランジスタＱ４ａ・Ｑ５ａのエミッタ端子には、電源電圧ＶCCが印加される。
【００７８】
一方、第２系統の入力回路部５１ｂ、定電流回路部５２ｂ、エミッタフォロワ回路部５３ｂおよび能動負荷部５４ｂは、上記第１系統の対応する部材と同一の構成である。したがって、説明の便宜上、第２系統の各部材には、対応する部材の参照符号の末尾をａからｂに変更した符号を付して、説明を省略する。例えば、第１系統のトランジスタＱ３ａは、第２系統のトランジスタＱ３ｂに対応しており、当該トランジスタＱ３ｂのエミッタ端子が個別接点５ｂとなる。なお、トランジスタＱ１ｂのベース端子は、第１系統のトランジスタＱ１ａと同様に、共通接点５ｃである。
【００７９】
また、上記制御回路部５５において、スイッチング動作を行うＮＰＮ型のトランジスタＱ７のベース端子には、スイッチング信号入力端子Ｔ１が接続されており、図１に示す制御回路２１からスイッチング信号ＣＴＬ１が印加される。当該トランジスタＱ７のコレクタ端子は、抵抗Ｒ２を介して、ＮＰＮ型のトランジスタＱ８のベース端子に接続されている。当該トランジスタＱ８および抵抗Ｒ２は、上記トランジスタＱ７の出力を反転するためのインバータとして動作する。なお、トランジスタＱ７およびＱ８のエミッタ端子は、接地されている。
【００８０】
上記トランジスタＱ８のコレクタ端子は、抵抗Ｒ３ａを介して、能動負荷部５４ａに接続された上記トランジスタＱ６ａのベース端子に接続されている。また、トランジスタＱ８のコレクタ端子は、抵抗Ｒ４ａを介して、ＮＰＮ型のトランジスタＱ９ａのベース端子に接続されている。当該トランジスタＱ９ａのコレクタ端子には、上記入力回路部５１ａのトランジスタＱ２ａのベース端子が接続されていると共に、抵抗Ｒ５ａを介して、電源電圧ＶCCが印加されている。また、トランジスタＱ９ａのエミッタ端子は、接地されており、上記抵抗Ｒ３ａおよびＲ４ａの接続点には、抵抗Ｒ６ａを介して、電源電圧ＶCCが印加されている。さらに、本実施形態に係る第１スイッチ５では、トランジスタＱ９ａのコレクタ端子が、キャパシタ（遅延回路）Ｃ１ａを介して接地されている。
【００８１】
一方、制御回路部５５には、上記第１系統に関連する抵抗Ｒ３ａ、Ｒ４ａ、Ｒ５ａおよびＲ６ａ、トランジスタＱ９ａ、並びに、キャパシタＣ１ａと同様に、第２系統に関連する抵抗Ｒ３ｂ、Ｒ４ｂ、Ｒ５ｂおよびＲ６ｂ、トランジスタＱ９ｂ、並びに、キャパシタＣ１ｂが設けられている。ただし、第１系統とは異なり、制御回路部５５は、スイッチング信号ＣＴＬ１がローレベルのときに第２系統の回路へ動作を指示する。したがって、抵抗Ｒ３ｂ、Ｒ４ｂおよびＲ６ｂの接続点は、インバータ回路として動作する上記トランジスタＱ８のコレクタ端子ではなく、上記トランジスタＱ７のコレクタ端子に接続されている。なお、それ以外の接続は、第１系統の回路と同様であるため、説明を省略する。
【００８２】
上記構成の第１スイッチ５において、スイッチング信号入力端子Ｔ１にハイレベル（約０．８Ｖ以上）のスイッチング信号ＣＴＬ１が印加された場合、制御回路部５５のトランジスタＱ７は導通し、そのコレクタ端子電圧がローレベル（約０．４Ｖ以下）となる。したがって、トランジスタＱ８が遮断され、そのコレクタ端子電圧は、ハイレベルとなる。これにより、第１系統に関連するトランジスタＱ９ａは、導通し、そのコレクタ端子電圧、すなわち、入力回路部５１ａのトランジスタＱ２ａのベース端子電圧Ｖ2aは、ローレベルとなる。
【００８３】
この状態では、トランジスタＱ１ａ・Ｑ２ａからなるトランジスタ対において、トランジスタＱ１ａのベース端子電圧ＶF （図１に示す差動アンプ３の出力電圧）は、トランジスタＱ２ａのベース端子電圧Ｖ2aよりも大きくなるので、トランジスタＱ１ａが導通（能動）状態、トランジスタＱ２ａが遮断状態となる。したがって、上記トランジスタ対に共通のエミッタ端子電圧Ｖ3aは、以下の式（１３）に示すように、
Ｖ3a＝ＶF −ＶBE(Q1a)                                       …（13）
となる。なお、上式（１３）において、ＶBE(Q1a) は、トランジスタＱ１ａのベース−エミッタ間電圧である。
【００８４】
上記電圧Ｖ3aは、エミッタフォロワ回路部５３ａを構成するトランジスタＱ３ａのベース端子へ印加され、トランジスタＱ３ａのエミッタ端子の電圧は、個別接点５ａ、および、図１に示すＩ−Ｖ変換用抵抗４ａを介して、差動アンプ３の負入力端子へ負帰還する。このとき、図１に示す差動アンプ３、トランジスタＱ１ａ、トランジスタＱ３ａおよびＩ−Ｖ変換用抵抗４ａによって、負帰還ループＬａが構成される。したがって、トランジスタＱ３ａのエミッタ端子電圧、すなわち、個別接点５ａの電圧ＶA は、式（１）および（６）に示すように、ＶREF ＋Ｒ4a×ＩSCとなる。
【００８５】
一方、第２系統に関連する回路では、上記トランジスタＱ７のコレクタ端子電圧がローレベルなので、制御回路部５５のトランジスタＱ９ｂが遮断され、そのコレクタ端子電圧、すなわち、入力回路部５１ｂのトランジスタＱ２ｂのベース端子電圧は、ハイレベルとなる。
【００８６】
この状態では、トランジスタＱ１ｂ・Ｑ２ｂからなるトランジスタ対において、トランジスタＱ１ｂのベース端子電圧ＶF は、トランジスタＱ２ｂのベース端子電圧Ｖ2bよりも小さくなる。この結果、上述の第１系統の場合とは逆に、トランジスタＱ１ｂが遮断状態、トランジスタＱ２ａが導通状態となる。ここで、上記トランジスタＱ９ｂが遮断されているので、トランジスタＱ２ｂのベース電流を無視すると、上記トランジスタ対に共通のエミッタ端子電圧Ｖ3b、は、以下の式（１４）に示すように、
Ｖ3b＝ＶCC−ＶBE(Q2b)                                       …（14）
となる。なお、上式（１４）において、ＶBE(Q2b) は、トランジスタＱ２ａのベース−エミッタ間電圧である。
【００８７】
上記電圧Ｖ3bは、エミッタフォロワ回路部５３ｂのトランジスタＱ３ｂのベース端子へ印加される。ここで、個別接点５ｂとなるトランジスタＱ３ｂのエミッタ端子電圧は、差動アンプ３の負入力端子電圧と略同一であり、基準電圧ＶREF と略同一となる。したがって、トランジスタＱ３ｂは、ベース端子電圧がエミッタ端子電圧よりも大きくなり、遮断される。これにより、共通接点５ｃと個別接点５ｂとの間が遮断され、図１に示すＩ−Ｖ変換用抵抗４ｂを含む負帰還ループＬｂの形成が阻止される。
【００８８】
これに対して、スイッチング信号入力端子Ｔ１へローレベルのスイッチング信号ＣＴＬ１が印加される場合、各トランジスタは、ハイレベルの場合とは逆の動作を行う。
【００８９】
具体的には、制御回路部５５において、トランジスタＱ７のコレクタ端子電圧がハイレベル、トランジスタＱ８のコレクタ端子電圧がローレベルとなり、トランジスタＱ９ａのコレクタ端子電圧がハイレベル、トランジスタＱ９ｂのコレクタ端子電圧がローレベルとなる。したがって、入力回路部５１ａでは、トランジスタ対のうちのトランジスタＱ２ａが導通し、入力回路部５１ｂでは、トランジスタＱ１ｂが導通する。この結果、上記各共通エミッタ端子電圧Ｖ3a、Ｖ3bは、以下の式（１５）および式（１６）に示すように、
Ｖ3a＝ＶCC−ＶBE(Q2a)                                       …（15）
Ｖ3b＝ＶF −ＶBE(Q1b)                                       …（16）
となる。なお、ＶBE(Q2a) 、ＶBE(Q1b) は、それぞれ、トランジスタＱ２ａおよびＱ１ｂのベース−エミッタ間電圧を示している。これにより、エミッタフォロワ回路部５３ａのトランジスタＱ３ａが遮断され、エミッタフォロワ回路部５３ｂのトランジスタＱ３ｂが導通する。この結果、図１に示す差動アンプ３、上記トランジスタＱ１ｂおよびＱ３ｂ、並びに、Ｉ−Ｖ変換用抵抗４ｂによる負帰還ループＬｂが構成され、トランジスタＱ３ｂのエミッタ端子電圧、すなわち、個別接点５ｂの電圧ＶB は、式（２）および（１０）に示すように、ＶREF ＋Ｒ4b×ＩSCとなる。
【００９０】
このように、第１スイッチ５は、スイッチング信号ＣＴＬ１のレベルに基づいて、第１系統のエミッタフォロワ回路部５３ａが動作するか、あるいは、第２系統のエミッタフォロワ回路部５３ｂが動作するかを制御することによって、図１に示すＩ−Ｖ変換用抵抗４ａ・４ｂの一方を選択している。したがって、各個別接点５ａ・５ｂと、共通接点５ｃとの間にスイッチングトランジスタを設ける場合とは異なり、各負帰還ループＬａ・Ｌｂ中に、飽和するトランジスタなどの飽和デバイスを持たない。したがって、受光アンプ回路１は、より高精度に、信号光電流ＩSCをＩ−Ｖ変換できる。
【００９１】
なお、本実施形態に係る第１スイッチ５では、後述するように、能動負荷部５４ａ・５４ｂのうちの一方のみが動作して、対応するエミッタフォロワ回路部５３ａ・５３ｂのみにバイアス電流を供給しているが、これに限るものではない。上述したように、エミッタフォロワ回路部５３ａ・５３ｂのトランジスタＱ３ａ・Ｑ３ｂは、電位的に導通／遮断が制御されているので、各トランジスタＱ３ａ・Ｑ３ｂの導通／遮断は、上記トランジスタＱ３ａ・Ｑ３ｂの双方にバイアス電流を供給しても制御され、第１スイッチ５は、個別接点５ａ・５ｂの一方を選択できる。ただし、この場合は、例えば、ノイズなどによって、トランジスタＱ３ａ・Ｑ３ｂのベース端子電圧やエミッタ端子電圧が変動した場合、各トランジスタＱ３ａ・Ｑ３ｂが不所望に導通する虞れがある。
【００９２】
これに対して、本実施形態に係る第１スイッチ５において、トランジスタＱ５ａは、抵抗Ｒ１ａおよびトランジスタＱ６ａを介して接地されており、制御回路部５５は、能動負荷部５４ａがエミッタフォロワ回路部５３ａへ電流を供給するか否かを指示できる。同様に、制御回路部５５は、トランジスタＱ６ｂの導通／遮断を制御することで、能動負荷部５４ｂが動作するか否かを選択できる。これにより、制御回路部５５は、スイッチング信号ＣＴＬ１に基づいて、エミッタフォロワ回路部５３ａ・５３ｂおよび能動負荷部５４ａ・５４ｂのうち、選択した系統のみを動作させることができる。
【００９３】
具体的には、スイッチング信号ＣＴＬ１がハイレベルの場合、トランジスタＱ８のコレクタ端子電圧がハイレベルとなるので、第１系統に関連するトランジスタＱ６ａは導通している。この結果、トランジスタＱ６ａのコレクタ電流Ｉ2aは、以下の式（１７）に示すように、
Ｉ2a＝（ＶCC−ＶBE(Q5a) −Ｖsat(Q6a)）／Ｒ1a              …（17）
となる。なお、上式（１７）において、ＶBE(Q5a) は、トランジスタＱ５ａのベース−エミッタ間電圧、Ｖsat(Q6a)は、トランジスタＱ６ａの飽和電圧、Ｒ1aは、抵抗Ｒ１ａの抵抗値である。
【００９４】
ここで、能動負荷部５４ａにおいて、トランジスタＱ４ａ・Ｑ５ａは、カレントミラー回路を構成しているので、両トランジスタＱ４ａ・Ｑ５ａのベース電流を無視すると、トランジスタＱ４ａのコレクタ電流Ｉ3aは、上記電流Ｉ2aと等しくなる。この結果、トランジスタＱ３ａは、上記電流Ｉ3aでバイアスされ、エミッタフォロワ回路部５３ａが動作状態となる。
【００９５】
なお、この状態では、能動負荷部５４ａから上記定電流Ｉ3aが供給されているので、図１に示す差動アンプ３の負入力端子側からの電流が、Ｉ−Ｖ変換用抵抗４ｂを介して、上記トランジスタＱ３ａへ流入することは防止される。
【００９６】
一方、スイッチング信号ＣＴＬ１がハイレベルの場合、トランジスタＱ７のコレクタ端子電圧がローレベルなので、第２系統に関連するトランジスタＱ６ｂは遮断され、トランジスタＱ６ｂのコレクタ電流Ｉ2b＝０となる。したがって、能動負荷部５４ｂにおいて、トランジスタＱ４ｂのコレクタ電流Ｉ3bも０となり、エミッタフォロワ回路部５３ｂのトランジスタＱ３ｂは、バイアスされない状態となる。ここで、上述したように、スイッチング信号ＣＴＬ１がハイレベルの場合、トランジスタＱ６ｂは、電位的にも遮断状態となっている。したがって、バイアス電流（Ｉ3b）を遮断することによって、例えば、ノイズなどが印加されても、トランジスタＱ３ｂおよびＱ４ｂから構成されるエミッタフォロワ回路を完全に遮断状態（オフ状態）に保つことができる。この結果、当該エミッタフォロワ回路の電流が、図１に示すＩ−Ｖ変換用抵抗４ｂを介して、差動アンプ３の負入力端子へ入力することを防止できる。
【００９７】
これとは逆に、スイッチング信号ＣＴＬ１がローレベルの場合、トランジスタＱ６ａが遮断され、トランジスタＱ６ｂが導通する。この場合、トランジスタＱ６ａのコレクタ電流Ｉ2a＝０となり、トランジスタＱ６ｂのコレクタ電流Ｉ2bは、以下の式（１８）に示すように、
Ｉ2b＝（ＶCC−ＶBE(Q5b) −Ｖsat(Q6b)）／Ｒ1b                …（18）
となる。なお、上式（１７）において、ＶBE(Q5b) は、トランジスタＱ５ｂのベース−エミッタ間電圧、Ｖsat(Q6b)は、トランジスタＱ６ｂの飽和電圧、Ｒ1bは、抵抗Ｒ１ｂの抵抗値である。
【００９８】
この結果、カレントミラー回路を構成するトランジスタＱ４ｂ・Ｑ５ｂのベース電流を無視すると、上式（１８）に示す電流Ｉ2bと同量の電流Ｉ3bによって、トランジスタＱ３ｂがバイアスされ、トランジスタＱ３ｂ・Ｑ４ｂから構成されるエミッタフォロワ回路が動作状態となる。また、トランジスタＱ３ａのエミッタ電流Ｉ3aは、０となり、トランジスタＱ３ａがバイアスされない状態となる。この結果、トランジスタＱ３ａ・Ｑ４ａで構成されるエミッタフォロワ回路の動作を完全に停止させ、当該エミッタフォロワ回路の電流が、図１に示すＩ−Ｖ変換用抵抗４ａを介して、差動アンプ３の負入力端子へ流入することを防止できる。また、負入力端子側の電流が、Ｉ−Ｖ変換用抵抗４ｂを介して、トランジスタＱ３ｂのエミッタ端子へ流入することを防止できる。
【００９９】
なお、本実施形態では、後述するように、各入力回路部５１ａ・５１ｂにおいて、トランジスタＱ２ａ・Ｑ２ｂのベース端子にキャパシタＣ１ａ・Ｃ１ｂが接続されており、当該ベース端子電圧変動を緩和しているが、これに限るものではない。例えば、両キャパシタＣ１ａ・Ｃ１ｂを省くこともできる。
【０１００】
ただし、この場合は、負帰還ループＬａ・Ｌｂを切り換える際、受光アンプ回路１の出力電圧が大きく変動し、例えば、光ピックアップの駆動回路など、受光アンプ回路１の後段に設けられた回路に悪影響を及ぼす虞れがある。
【０１０１】
例えば、負帰還ループＬｂから負帰還ループＬａへ切り換える場合を例にして具体的に説明すると、切り換えを指示してから負帰還ループＬａが活性化して、負帰還ループＬａの出力端の電圧ＶA が上述の式（１）および（６）に示す値になるまでには、ある一定時間の遅延が発生する。この期間中、負帰還ループＬａは、十分に活性化していないため、例えば、ノイズや他の負帰還ループＬｂが差動アンプ３の負入力端子電圧を変動させたとしても、当該変動を打ち消すことができない。この結果、出力電圧ＶA は、不所望に変動する虞れがある。なお、この遅延期間の長さは、例えば、エミッタフォロワ回路部５３ａの駆動能力や負荷容量などによって決定される。
【０１０２】
特に、図３に示す第１スイッチ５では、これまで活性化されていた負帰還ループＬｂが不活性化する際、入力回路部５１ｂにおいて、トランジスタＱ２ｂのベース端子電圧Ｖ2bが急峻に上昇すると、この急峻な変動は、トランジスタＱ１ｂ、Ｑ２ｂのベース端子電圧ＶF 、Ｖ2bが、Ｖ2b＞ＶF を満足する期間中に、エミッタフォロワ回路部５３ｂから出力されてしまう。これにより、図１に示す差動アンプ３の負入力端子電圧が不所望に変動し、他方の出力電圧ＶA を大きく変動させる虞れがある。
【０１０３】
これに対して、本実施形態に係る第１スイッチ５には、上記両キャパシタＣ１ａ・Ｃ１ｂが設けられており、負帰還ループＬａ・Ｌｂの切り換えを円滑に行うことができる。以下では、上記両キャパシタＣ１ａ・Ｃ１ｂの動作について、詳細に説明する。
【０１０４】
すなわち、スイッチング信号ＣＴＬ１がローレベルからハイレベルへと切り換わると、第１系統に関連するトランジスタＱ９ａが導通し、入力回路部５１ａのトランジスタＱ２ａのベース端子電圧を低下させる。この結果、上述したように、入力回路部５１ａのトランジスタＱ１ａ、エミッタフォロワ回路部５３ａのトランジスタＱ３ａおよびＩ−Ｖ変換用抵抗４ａによって、負帰還ループＬａが構成される。この負帰還ループＬａは、上述の遅延時間を経た後、活性になる。
【０１０５】
一方、第２系統に関連するトランジスタＱ９ｂのベース端子電圧は、ハイレベルからローレベルへと切り換えられ、トランジスタＱ９ｂのコレクタ端子電圧がローレベルからハイレベルへ急峻に上昇しようとする。ところが、トランジスタＱ９ｂのコレクタ端子には、キャパシタＣ１ｂが接続されており、抵抗Ｒ５ｂおよびキャパシタＣ１ｂによって、時定数がＲ5b×Ｃ1bの積分回路が構成されている。なお、Ｒ5bは、抵抗Ｒ５ｂの抵抗値、Ｃ1bはキャパシタＣ１ｂの容量をそれぞれ示しており、上述の遅延時間に応じて設定される。
【０１０６】
これらの数値Ｒ5bおよびＣ1bの一例として、負帰還ループＬａ・Ｌｂを円滑に切り換え可能な最小値をシミュレーションより算出すると、例えば、Ｒ5a＝Ｒ5b＝５０ｋΩ、Ｃ1a＝Ｃ1b＝５ｐＦなどの数値となる。なお、Ｒ5aとＣ1aとは、後述する抵抗Ｒ５ａの抵抗値とキャパシタＣ１ａの容量である。
【０１０７】
この結果、トランジスタＱ９ｂのコレクタ端子電圧、すなわち、入力回路部５１ｂにおけるトランジスタＱ２ｂのベース端子電圧Ｖ2bの上昇は、緩和される。したがって、スイッチング信号ＣＴＬ１が切り換えられてから、上記ベース端子電圧Ｖ2bが、トランジスタＱ１ｂのベース端子電圧ＶF を上回るまでの時間、すなわち、図１に示す負帰還ループＬｂが不活性化するまでの時間が長くなる。この結果、上記負帰還ループＬｂは、負帰還ループＬａが活性化するまでの期間、活性のまま保持される。
【０１０８】
加えて、ベース端子電圧Ｖ2bの上昇が緩和されているので、Ｖ2b＞ＶF の期間中に、差動アンプ３の負入力端子電圧へ与える影響は少ない。また、Ｖ2b＞ＶF となる時点も遅くなっており、負帰還ループＬａがある程度活性化している。したがって、ベース端子電圧Ｖ2bの上昇に起因する負帰還ループＬａの出力電圧変動を抑えることができる。
【０１０９】
これらの結果、受光アンプ回路１は、負帰還ループＬｂから負帰還ループＬａへの移行を円滑に行うことができる。
【０１１０】
同様にして、抵抗値がＲ5aの抵抗Ｒ５ａと、容量がＣ1aのキャパシタＣ１ａとによって、時定数がＲ5a×Ｃ1aの積分回路が構成されている。この結果、スイッチング信号ＣＴＬ１がハイレベルからローレベルへ切り換わる際、当該積分回路によって、トランジスタＱ２ａのベース電圧Ｖ2aの上昇は、緩和されると共に、負帰還ループＬｂが活性化するまでの間、負帰還ループＬａを活性のまま保持する。したがって、受光アンプ回路１は、負帰還ループＬａから負帰還ループＬｂへ円滑に移行できる。
【０１１１】
ここで、図１に戻って説明すると、本実施形態に係る受光アンプ回路１は、第１スイッチ５の後段に、当該第１スイッチ５と連動する第３スイッチ１１と、ボルテージフォロワ回路を構成する差動アンプ１２とが設けられている。これにより、受光アンプ回路１は、第１スイッチ５が両負帰還ループＬａ・Ｌｂのいずれを選択するかに拘わらず、単一の端子ＯＵＴから出力電圧を出力できる。
【０１１２】
具体的には、第３スイッチ１１の個別接点１１ａは、負帰還ループＬａ選択時の出力端となる点Ａに接続され、個別接点１１ｂは、負帰還ループＬｂ選択時の出力端となる点Ｂに接続されている。また、第３スイッチ１１の共通接点１１ｃは、差動アンプ１２の正入力端子に接続されている。一方、差動アンプ１２の負入力端子は、差動アンプ１２の出力および上記端子ＯＵＴに接続されている。
【０１１３】
上記構成において、図示しない読み取り・書き込み装置が読み取りモードの場合、第３スイッチ１１は、制御回路２１の指示に従って、個別接点１１ａと共通接点１１ｃとを接続する。また、このモードでは、第１スイッチ５が負帰還ループＬａを選択している。したがって、上述の式（１）および式（６）に示す点Ａの電圧ＶA が上記差動アンプ１２の正入力端子へ印加される。当該差動アンプ１２からなるボルテージフォロワ回路は、インピーダンス変換を行い、当該電圧ＶA と同一の電圧を出力電圧ＶOUT として出力する。
【０１１４】
同様に、書き込みモードの場合は、個別接点１１ｂ側が選択される。したがって、上述の式（２）および式（１０）に示す点Ｂの電圧ＶB が差動アンプ１２の正入力端子へ印加され、ボルテージフォロワ回路によって、インピーダンス変換された後、出力電圧ＶOUT として出力される。
【０１１５】
上記構成では、第３スイッチ１１は、各負帰還ループＬａ・Ｌｂの出力端となる点Ａ・点Ｂのうちの上記第１スイッチ５が選択した方と、差動アンプ１２からなるボルテージフォロワ回路とを接続する。この結果、受光アンプ回路１は、単一の端子ＯＵＴから出力電圧ＶOUT を出力できる。さらに、ボルテージフォロワ回路によってインピーダンス変換されているので、端子ＯＵＴに接続された負荷が変動しても、出力電圧ＶOUT の変動を抑えることができ、受光アンプ回路１の出力誤差を低減できる。
【０１１６】
ここで、上記第３スイッチ１１は、例えば、機械的スイッチによって構成することもできるが、小型で動作速度の速い受光アンプ回路１を実現するためには、電気的なスイッチによって実現されることが望まれる。以下では、好適な構成例として、図４を参照しながら、第３スイッチ１１と差動アンプ１２との双方の機能を有する端子選択機能付きのアンプ１３について説明する。
【０１１７】
すなわち、上記アンプ１３は、スイッチング信号ＣＴＬ３と、その反転信号ＣＴＬ３バーとに基づいて、個別接点１１ａ・１１ｂの一方を選択すると共に、選択した個別接点の電圧をインピーダンス変換して出力端子ＯＵＴより出力できる。
【０１１８】
具体的には、アンプ１３は、個別接点１１ａに対応するトランジスタ対Ｑ１１ａ・Ｑ１２ａと、個別接点１１ｂに対応するトランジスタ対Ｑ１１ｂ・Ｑ１２ｂとを備えている。両トランジスタ対Ｑ１１ａ・Ｑ１２ａ、並びに、Ｑ１１ｂ・Ｑ１２ｂは、ＮＰＮトランジスタ対であり、エミッタ共通接続されている。上記トランジスタ対Ｑ１１ａ・Ｑ１２ａにおいて、トランジスタＱ１１ａのベース端子は、図１に示す差動アンプ１２の正入力端子に対応しており、上記個別接点１１ａに接続されている。また、トランジスタＱ１２ａのベース端子は、上記差動アンプ１２の負入力端子に対応しており、出力端子ＯＵＴに接続されている。一方、トランジスタ対Ｑ１１ｂ・Ｑ１２ｂは、トランジスタ対Ｑ１１ａ・Ｑ１１ｂと同様に接続されており、例えば、上記正入力端子に対応するトランジスタＱ１１ａのベース端子は、上記個別接点１１ｂに接続されている。
【０１１９】
また、上記両トランジスタ対Ｑ１１ａ・Ｑ１２ａ並びにＱ１１ｂ・Ｑ１２ｂは、能動負荷となるＰＮＰトランジスタ対Ｑ１３・Ｑ１４に接続されている。当該トランジスタＱ１３・Ｑ１４は、ベース共通接続されて、カレントミラー回路を構成しており、トランジスタＱ１３のコレクタ端子とベース端子との間が接続されている。また、トランジスタＱ１３のコレクタ端子は、上記正入力に対応する上記トランジスタＱ１１ａおよびＱ１１ｂのコレクタ端子に接続され、トランジスタＱ１４のコレクタ端子は、負入力側、すなわち、上記トランジスタＱ１２ａ・Ｑ１２ｂのコレクタ端子に接続されている。なお、トランジスタＱ１３およびＱ１４のエミッタ端子には、電源電圧ＶCCが印加される。
【０１２０】
さらに、上記トランジスタＱ１４のコレクタ端子は、ＮＰＮ型のトランジスタＱ１５のベース端子に接続されており、当該トランジスタＱ１５のエミッタ端子は、定電流回路Ｉ１１を介して接地されている。上記トランジスタＱ１５と定電流回路Ｉ１１は、エミッタフォロワ回路を構成しており、出力となるトランジスタＱ１５のエミッタ端子は、出力端子ＯＵＴと、上記負入力側のトランジスタＱ１２ａ・Ｑ１２のベース端子とに接続されている。なお、トランジスタＱ１５のコレクタ端子には、電源電圧ＶCCが印加される。
【０１２１】
一方、上記両トランジスタ対Ｑ１１ａ・Ｑ１２ａ並びにＱ１１ｂ・Ｑ１２ｂの電流源として、ベース共通接続されたＮＰＮ型のトランジスタＱ１６ａ・Ｑ１６ｂおよびＱ１７からなるカレントミラー回路が設けられている。上記トランジスタＱ１７は、コレクタ端子とベース端子とが接続され、定電流回路Ｉ１２によってバイアスされている。また、上記各トランジスタＱ１６ａ・Ｑ１６ｂ・Ｑ１７のエミッタ端子は、それぞれ、抵抗値が互いに同一の抵抗Ｒ１１ａ・Ｒ１１ｂ・Ｒ１２を介して接地されている。さらに、上記トランジスタＱ１６ａのコレクタ端子は、上記トランジスタ対Ｑ１１ａ・Ｑ１２ａのエミッタ共通接続点に接続されており、同様に、トランジスタＱ１６ｂのコレクタ端子は、上記トランジスタ対Ｑ１１ｂ・Ｑ１２ｂのエミッタ共通接続点に接続される。なお、上記トランジスタＱ１６ａ・Ｑ１６ｂが特許請求の範囲に記載の第３定電流回路に対応する。
【０１２２】
さらに、アンプ１３は、ハイレベルのスイッチング信号ＣＴＬ３が印加された場合に上記トランジスタＱ１６ａを動作させるために、当該トランジスタＱ１６ａにエミッタ共通接続されたＮＰＮ型のトランジスタＱ１８ａと、ベース端子とコレクタ端子とが互いに接続されたＮＰＮ型のトランジスタＱ１９ａ・Ｑ２０ａと、当該トランジスタＱ１９ａ・Ｑ２０ａをバイアスする定電流回路Ｉ１３ａと、スイッチング用のＮＰＮ型のトランジスタＱ２１ａとを備えている。上記トランジスタＱ１８ａのベース端子は、上記定電流回路Ｉ１３ａとトランジスタＱ１９ａとの接続点に接続されており、さらに、上記トランジスタＱ２１ａのコレクタ端子に接続されている。また、上記トランジスタＱ２１ａのベース端子には、ベース電流制限用の抵抗Ｒ１３ａを介して、スイッチング信号ＣＴＬ３が印加される。
【０１２３】
一方、上記スイッチング信号ＣＴＬ３の反転信号ＣＴＬ３バーがハイレベルの場合に上記トランジスタＱ１６ｂを動作させるために、上記トランジスタＱ１８ａないしＱ２１ａ、定電流回路Ｉ１３ａ、並びに、抵抗Ｒ１３ａと同様の構成のトランジスタＱ１８ｂないしＱ２１ｂ、定電流回路Ｉ１３ｂ、並びに、抵抗Ｒ１３ｂが設けられている。
【０１２４】
上記構成のアンプ１３において、スイッチング信号ＣＴＬ３がハイレベル、その反転信号ＣＴＬ３バーがローレベルの場合、スイッチング用のトランジスタＱ２１ａは導通する。この結果、トランジスタＱ２１ａのコレクタ端子電圧がローレベルとなり、トランジスタＱ１８ａが遮断される。この状態では、カレントミラー回路を構成するトランジスタＱ１７・Ｑ１６ａにおいて、ベース電流を無視すると、トランジスタＱ１６ａのコレクタ電流は、トランジスタＱ１７のコレクタ電流、すなわち、定電流回路Ｉ１２が供給する電流Ｉ12と同じ量になる。
【０１２５】
この結果、トランジスタＱ１１ａ・Ｑ１２ａ・Ｑ１３・Ｑ１４およびＱ１６ａから構成される差動アンプ（差動入力部）１３ａと、トランジスタＱ１５および定電流回路Ｉ１１からなるエミッタフォロワ回路（第２のエミッタフォロワ回路）１３ｃとが動作する。ここで、当該エミッタフォロワ回路１３ｃの出力となるトランジスタＱ１５のエミッタ端子と、上記差動アンプ１３ａの負入力端子となるトランジスタＱ１２ａのベース端子とが接続されているので、ボルテージフォロワ回路が構成される。これにより、アンプ１３は、個別接点１１ａの電圧ＶA をインピーダンス変換した後、出力電圧ＶOUT として出力する。
【０１２６】
一方、個別接点１１ｂに関連する回路では、上記反転信号ＣＴＬ３バーがローレベルなので、スイッチング用のトランジスタＱ２１ｂが遮断される。この状態では、トランジスタＱ１８ｂのベース端子電圧は、２ＶBEとなり、トランジスタＱ１８ｂのエミッタ端子、すなわち、トランジスタＱ１６ｂのエミッタ端子は、ＶBEとなる。また、上記抵抗Ｒ１１ａの抵抗値Ｒ12および上記電流Ｉ12は、図４に示す各トランジスタのベース−エミッタ間電圧をＶBEとすると、Ｒ12×Ｉ12＜＜ＶBEとなるように設定されている。したがって、トランジスタＱ１６ｂにおいて、ベース−エミッタ間電圧は、Ｒ12×Ｉ12となり、ＶBEを大きく下回る。この結果、トランジスタＱ１６ｂは、導通できず、上記トランジスタ対Ｑ１１ｂ・Ｑ１２ｂを含む差動アンプ１３ｂは、動作できない。
【０１２７】
これとは逆に、スイッチング信号ＣＴＬ３がローレベル、その反転信号ＣＴＬ３バーがハイレベルの場合、スイッチング用のトランジスタＱ２１ｂが導通し、トランジスタＱ２１ａが遮断される。この結果、スイッチング信号ＣＴＬ３がハイレベルの場合とは逆に、トランジスタＱ１６ａは、トランジスタ対Ｑ１１ａ・Ｑ１２ａへ電流を供給できず、トランジスタＱ１６ｂは、トランジスタ対Ｑ１１ｂ・Ｑ１２ｂへ電流Ｉ12を供給する。
【０１２８】
この結果、トランジスタＱ１１ｂ・Ｑ１２ｂ・Ｑ１３・Ｑ１４およびＱ１６ｂから構成される差動アンプ１３ｂと、トランジスタＱ１５および定電流回路Ｉ１１からなるエミッタフォロワ回路１３ｃとが動作する。ここで、当該エミッタフォロワ回路１３ｃの出力となるトランジスタＱ１５のエミッタ端子と、上記差動アンプ１３ｂの負入力端子となるトランジスタＱ１２ｂのベース端子とが接続されているので、ボルテージフォロワ回路が構成される。これにより、アンプ１３は、個別接点１１ｂの電圧ＶA をインピーダンス変換した後、出力電圧ＶOUT として出力する。
【０１２９】
上記構成では、図１に示す第３スイッチ１１と差動アンプ１２とを同時に構成できる。ここで、両者を別々に構成した場合の一例として、例えば、差動アンプ１２の正入力端子と接続点Ａ（Ｂ）との間に、第３スイッチ１１となるスイッチングトランジスタを設けた場合は、正入力端子の電圧が、接続点Ａ（Ｂ）の電圧ＶA （ＶB ）よりも、スイッチングトランジスタにおける電圧降下分だけ低下する。この結果、受光アンプ回路１の出力電圧ＶOUT に誤差が発生する。
【０１３０】
これに対して、図４に示す構成では、第３スイッチ１１と差動アンプ１２とが同時に構成されており、トランジスタ対Ｑ１１ａ・Ｑ１２ａ、並びに、トランジスタＱ１１ｂ・Ｑ１２ｂの一方に電流を供給することによって、個別接点１１ａ・１１ｂのうちの一方を選択する。この結果、上記スイッチングトランジスタの電圧降下に起因する出力電圧ＶOUT の誤差を削減でき、受光アンプ回路１の精度をさらに向上できる。
【０１３１】
なお、上記構成では、トランジスタ対Ｑ１１ａ・Ｑ１２ａへ電流を供給するトランジスタＱ１６ａと、トランジスタ対Ｑ１１ｂ・Ｑ１２ｂへ電流を供給するトランジスタＱ１６ｂとを制御して、各トランジスタ対の動作／動作停止を制御しているが、これに限るものではない。例えば、各トランジスタＱ１１ａ・Ｑ１２ａ・Ｑ１１ｂ・Ｑ１２ｂのエミッタへ、共通の電流源から電流を供給すると共に、上記各トランジスタＱ１１ａ・Ｑ１２ａ・Ｑ１１ｂ・Ｑ１２ｂと、当該電流源との間に、スイッチングトランジスタをそれぞれ設ければ、各スイッチングトランジスタの導通／遮断を制御することによって、各トランジスタ対の動作／動作停止を制御できる。この場合は、各トランジスタ対において、両スイッチングトランジスタの特性を揃えておけば、例えば、電圧降下など、スイッチングトランジスタの影響を相殺できる。ただし、この場合は、誤差の発生を抑えるためには、各トランジスタ対を構成するトランジスタの特性バラツキだけではなく、スイッチングトランジスタの特性バラツキをも抑制する必要がある。これに対して、図４に示す構成では、各トランジスタ対において、トランジスタの特性が揃っていれば、誤差が発生しないので、受光アンプ回路１の精度をさらに向上できる。
【０１３２】
ところで、図１では、差動アンプ１２がボルテージフォロワ回路を構成する場合、すなわち、電圧利得が１の場合を例にして説明したが、これに限らず、差動アンプ１２の電圧利得は、任意の値に設定できる。また、図４に示すように、個別接点１１ａを選択したときと、個別接点１１ｂを選択したときとで、異なる差動アンプが動作する場合には、それぞれのゲインを異なる値に設定することもできる。
【０１３３】
具体的には、図５にアンプ１４には、図４に示す構成に加えて、トランジスタＱ１５のエミッタ端子と出力端子ＯＵＴとの接続点と、トランジスタＱ１２ａのベース端子との間に、第３抵抗となる抵抗Ｒ１４が設けられている。また、抵抗Ｒ１４とトランジスタＱ１２ａとの接続点には、第４抵抗となる抵抗Ｒ１５を介して、基準電圧ＶREF が印加されている。
【０１３４】
上記構成では、スイッチング信号ＣＴＬ３がローレベル、その反転信号ＣＴＬ３バーがハイレベルの場合、図４と同様に、トランジスタＱ１１ｂ・Ｑ１２ｂ・Ｑ１３・Ｑ１４・Ｑ１６ｂから構成される差動アンプ１４ｂが動作する。当該差動アンプ１４ｂは、上述したようにボルテージフォロワ回路として動作して、個別端子１１ｂに印加された電圧ＶB をインピーダンス変換して出力端子ＯＵＴより出力する。
【０１３５】
一方、スイッチング信号ＣＴＬ３がハイレベル、その反転信号ＣＴＬ３バーがローレベルの場合は、図４と略同様に、トランジスタＱ１１ａ・Ｑ１２ａ・Ｑ１３・Ｑ１４・Ｑ１６ａから構成される差動アンプ１４ａが動作する。ただし、当該差動アンプの出力電圧、すなわち、トランジスタＱ１５のエミッタ端子電圧は、新たに設けられた抵抗Ｒ１４を介して、負入力端子となるトランジスタＱ１２ａのベース端子へ負帰還されている。この結果、図６に示すように、上記差動アンプ１４ａと、抵抗Ｒ１４・Ｒ１５とによって、非反転型の差動アンプが構成される。なお、図６では、トランジスタＱ１５および定電流回路Ｉ１１から構成され、差動アンプ１４ａの出力段として動作するエミッタフォロワ回路１４ｃの図示を省略している。
【０１３６】
上記非反転型差動アンプの出力電圧ＶOUT は、以下の式（１９）に示すように、
ＶOUT ＝｛１＋（Ｒ14／Ｒ15）｝×ＶA ＋ＶREF                 …（19）
となり、電圧利得Ｇは、両抵抗Ｒ１４・Ｒ１５の抵抗値をＲ14・Ｒ15とすると、以下の式（２０）に示すように、
Ｇ＝１＋（Ｒ14／Ｒ15）                                      …（20）
となる。したがって、一方の端子を選択した場合にのみ、所定の電圧利得Ｇを有する端子選択機能付きアンプ１４を構成できる。
【０１３７】
ここで、図１に示す受光アンプ回路１において、信号光電流ＩSCをＩ−Ｖ変換する際に必要なゲインは、読み取りモード時と書き込みモード時との間で大きく異なるので、Ｉ−Ｖ変換用抵抗４ａ・４ｂの抵抗値Ｒ4a・Ｒ4bのみによって、両モード時のゲインを設定した場合、Ｒ4a＞＞Ｒ4bとなる。この場合、上記抵抗値Ｒ4bが小さ過ぎると、位相補償が困難となり、出力のピーキングを生じやすくなる。一方、抵抗値Ｒ4bが大き過ぎると、Ｉ−Ｖ変換用抵抗４ａの寸法が大きくなると共に消費電力が増大する。したがって、両モード時のゲインが異なっている程、小型かつ精度のよい受光アンプ回路１を実現しにくくなる。
【０１３８】
これに対して、図５および図６に示す構成では、アンプ１４は、一方の端子を選択した場合にのみ、所定の利得Ｇで電圧を増幅する。この結果、両モード時に必要なゲインが極めて大きく異なっている場合であっても、小型かつ高精度の受光アンプ回路１を実現できる。
【０１３９】
なお、上記第２スイッチ７は、機械的なスイッチでも構成できる。また、例えば、各個別接点７ａ・７ｂと共通接点７ｃとの間に介在するスイッチングトランジスタなど、電気的なスイッチで構成してもよい。ただし、図４に示す第３スイッチ１１と同様に構成すれば、入出力間に、飽和するトランジスタを配さずに、第２スイッチ７を構成できる。したがって、電流−電圧変換回路の誤差をさらに低減できる。
【０１４０】
また、本実施形態では、受光アンプ回路のゲインが２つの値の間で切り換えられる場合について説明しているが、これに限るものではない。所望の数のＩ−Ｖ変換用抵抗を設けることによって、任意の数の値の間でゲインを切り換えることができる。ただし、書き込みと読み取りとの双方が可能な光ディスクを読み書きする場合、書き込み時と読み取り時との間で、光強度が大きく相違する。したがって、この場合は、読み取り時と書き込み時との２通りに切り換える方がよい。
【０１４１】
なお、本実施形態では、受光アンプ回路を例にして説明したが、これに限るものではない。本発明は、入力電流の変動範囲が大きく、ゲインの切り換えを必要とする電流−電圧変換回路に広く適用できる。
【０１４２】
【発明の効果】
請求項１の発明に係る電流−電圧変換回路は、以上のように、電流−電圧変換用の抵抗となる第１抵抗は、複数設けられており、かつ、一端が差動アンプの負入力端子へ共通接続されていると共に、ゲイン切り換え信号に基づいて、上記各第１抵抗の他端と、上記差動アンプの出力端子とを選択的に接続し、飽和せずに動作する第１スイッチを備え、上記各第１抵抗の他端と上記第１スイッチとの接続点から上記出力電圧が出力される構成である。
【０１４３】
上記構成では、上記第１スイッチが、いずれの負帰還ループを選択したとしても、飽和デバイスを含まない安定した負帰還ループを構成でき、飽和電圧による誤差が発生しない。それゆえ、入力電流が大きく、ゲインが小さな場合であっても、入力電流が小さい場合と同様に出力誤差の小さな電流−電圧変換回路を実現できるという効果を奏する。
【０１４４】
請求項２の発明に係る電流−電圧変換回路は、以上のように、上記請求項１記載の発明の構成において、上記差動アンプの正入力端子へ印加する電圧を調整するオフセット補償手段とを備え、当該オフセット補償手段には、一端が基準電圧に共通接続され、それぞれの抵抗値が、対応する上記第１抵抗と同一に設定された第２抵抗と、選択された上記第１抵抗と同一値の第２抵抗を選択して、上記差動アンプの正入力端子に接続する第２スイッチとが設けられている構成である。
【０１４５】
当該構成では、第２スイッチが第１スイッチに連動して動作して、オフセット補償手段は、第１スイッチの選択に応じた電圧を正入力端子へ印加する。それゆえ、差動アンプの入力バイアスに起因するオフセットを確実に除去でき、電流−電圧変換回路の出力電圧の誤差をさらに低減できるという効果を奏する。
【０１４６】
請求項３の発明に係る電流−電圧変換回路は、以上のように、請求項１または２記載の発明の構成において、上記第１スイッチには、上記各第１抵抗に対応して、エミッタ共通接続されたトランジスタ対と、当該各トランジスタ対の出力を、対応する第１抵抗を介して負帰還する第１のエミッタフォロワ回路とが設けられており、上記各トランジスタ対を構成する一方の第１トランジスタは、上記差動アンプの出力端子がベース端子に接続され、他方の第２トランジスタは、上記ゲイン切り換え信号に基づいて導通／遮断が制御される構成である。
【０１４７】
上記構成では、第１スイッチの入力は、ゲイン切り換え信号に応じた第１トランジスタおよび第１のエミッタフォロワ回路を介して出力され、飽和するトランジスタを介さずに、負帰還ループを形成できる。この結果、電流−電圧変換回路は、指示されたゲインにて、高精度に入力電流を電圧へ変換できるという効果を奏する。
【０１４８】
請求項４の発明に係る電流−電圧変換回路は、以上のように、請求項３記載の発明の構成において、上記各第１のエミッタフォロワ回路を構成するトランジスタのエミッタには、上記ゲイン切り換え信号に連動して、当該トランジスタに電流を供給するか否かを選択する第２定電流回路が接続されている構成である。
【０１４９】
それゆえ、ノイズなどによって、入力端子電圧が不所望に変動した場合であっても、選択されていない第１のエミッタフォロワ回路を確実に停止させることができる。この結果、電流−電圧変換回路の出力電圧の誤差を、さらに低減できるという効果を奏する。
【０１５０】
請求項５の発明に係る電流−電圧変換回路は、以上のように、請求項３または４記載の発明の構成において、上記第１スイッチは、上記トランジスタ対の動作停止が指示された時点から、所定の時間が経過した後で、当該トランジスタ対の動作を停止させる遅延回路を備えている構成である。
【０１５１】
上記構成では、これまで選択されていた負帰還ループは、新たに選択される負帰還ループが十分に活性化された後で、不活性化される。この結果、負帰還ループを円滑に切り換えることができ、切り換え時の出力電圧変動を低減できるという効果を奏する。
【０１５２】
請求項６の発明に係る電流−電圧変換回路は、以上のように、請求項１、２、３、４または５記載の発明の構成において、上記ゲイン切り換え信号に連動して、上記各第１抵抗と上記差動アンプの出力端子との各接続点の１つを選択する第３スイッチを備えている構成である。
【０１５３】
それゆえ、出力端子を１つにまとめることができ、電流−電圧変換回路は、いずれの負帰還ループが選択されている場合であっても、単一の出力端子から、電流−電圧変換して生成した電圧を出力できるという効果を奏する。
【０１５４】
請求項７の発明に係る電流−電圧変換回路は、以上のように、請求項６記載の発明の構成において、上記第３スイッチには、上記第３スイッチには、上記各接続点のうちの対応する接続点の電圧が、正入力端子に印加される差動入力部と、上記各差動入力部の出力を、各差動入力部の負入力端子へ負帰還する第２のエミッタフォロワ回路と、上記ゲイン切り換え信号に連動して、上記各差動入力部へバイアス電流を供給するか否かを選択する第３定電流回路とを備えている構成である。
【０１５５】
それゆえ、第３スイッチと、上記インピーダンス変換回路とを同時に構成でき、飽和するトランジスタを介することなく、上記接続点の電圧に応じた電圧を出力できる。この結果、電流−電圧変換回路の出力電圧の誤差をさらに低減できるという効果を奏する。
【０１５６】
請求項８の発明に係る電流−電圧変換回路は、以上のように、請求項７記載の発明の構成において、上記差動入力部のうちの少なくとも１つの負入力端子と上記第２のエミッタフォロワ回路の出力端子との間には、第３抵抗が設けられ、当該負入力端子には、第４抵抗を介して、所定の電圧が印加されている構成である。
【０１５７】
上記構成によれば、第３スイッチにおいて、入力端子毎に、増幅時のゲインを所望の値に設定でき、電流−電圧変換回路が電流−電圧変換する際のゲインを、第１抵抗の抵抗値と増幅時のゲインとの積で設定できる。この結果、第１抵抗において、抵抗値の最小値に対する最大値の比率を抑えることができ、小型かつ高精度の電流−電圧変換回路を実現できるという効果を奏する。
【０１５８】
請求項９の発明に係る電流−電圧変換回路は、以上のように、請求項１、２、３、４、５、６、７または８記載の発明の構成において、上記各第１抵抗には、それぞれに並列に接続された位相補償用キャパシタが設けられている構成である。
【０１５９】
それゆえ、ピーキングなどの異常な動作を防止すると共に、高域のノイズを除去でき、電流−電圧変換回路の出力電圧の誤差を、さらに低減できるという効果を奏する。
【０１６０】
請求項１０の発明に係る電流−電圧変換回路は、以上のように、請求項９記載の発明の構成において、上記位相補償用キャパシタは、電極となる金属と半導体とで絶縁膜を挟んで形成されており、金属側の電極が上記差動アンプの負入力端子に接続されている構成である。
【０１６１】
それゆえ、半導体側の電極を接続する場合に比べて、負入力端子へ付加される寄生容量を削減でき、寄生容量に起因する電流−電圧変換回路の動作速度の低下を抑止できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、受光アンプ回路の要部構成を示すブロック図である。
【図２】上記受光アンプ回路において、キャパシタの構造を示す断面図である。
【図３】上記受光アンプ回路において、第１スイッチの構成例を示す回路図である。
【図４】上記受光アンプ回路において、第２スイッチおよびボルテージフォロワ回路の構成例を示すものであり、端子選択機能付きアンプを示す回路図である。
【図５】上記受光アンプ回路の一変形例を示すものであり、上記端子選択機能付きアンプを示す回路図である。
【図６】上記端子選択機能付きアンプが一方の端子を選択している場合を示すブロック図である。
【図７】従来例を示すものであり、受光アンプ回路の要部構成を示すブロック図である。
【符号の説明】
１    受光アンプ回路（電流−電圧変換回路）
３    差動アンプ
４ａ・４ｂ    Ｉ−Ｖ変換用抵抗（第１抵抗）
５    第１スイッチ
６ａ・６ｂ    オフセット補償用抵抗（オフセット補償手段；第２抵抗）
７    第２スイッチ（オフセット補償手段）
８ａ・８ｂ  キャパシタ（位相補償用キャパシタ）
１１    第３スイッチ
１３ａ・１３ｂ・１４ａ・１４ｂ  差動アンプ（差動入力部）
１３ｃ・１４ｃ  エミッタフォロワ回路（第２のエミッタフォロワ回路）
５１ａ・５１ｂ  入力回路部（トランジスタ対）
５２ａ・５２ｂ  定電流回路部（第１定電流回路）
５３ａ・５３ｂ  エミッタフォロワ回路（第１のエミッタフォロワ回路）
５４ａ・５４ｂ  能動負荷部（第２定電流回路）
８４            Ｎ型半導体層（半導体）
８５            薄膜層（絶縁膜）
８６            金属層（金属）
Ｃ１ａ・Ｃ１ｂ  キャパシタ（遅延回路）
Ｒ１４          抵抗（第３抵抗）
Ｒ１５          抵抗（第４抵抗）
Ｑ１１ａ・Ｑ１１ｂ  第１トランジスタ
Ｑ１２ａ・Ｑ１２ｂ  第２トランジスタ
Ｑ１６ａ・Ｑ１６ｂ  トランジスタ（第３定電流回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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