(57)【特許請求の範囲】
【請求項１】
複数のワードラインと複数のビットラインとを有し、データを貯蔵するためのメモリセルアレイ部と；
複数のロッカブルワードラインとロッカブルビットラインとを有し、前記メモリセルアレイ部のページ毎の消去ロック情報を貯蔵するための前記ロッカブルワードラインに各々連結された複数のメモリセルを持つロッカブルセル部と；
外部命令及びアドレスに応答して前記メモリセルアレイ部内の前記ページ中の一つを選択するためのページ選択信号を発生する手段と；
前記外部命令及び前記アドレスに応答して前記ロッカブルセル部内の前記メモリセル中の一つを選択するためのロッカブルセル選択信号を発生する手段と；
前記外部命令及び前記アドレスに応答して第１及び第２選択信号と、スイッチング制御信号とを発生する手段と；
前記スイッチング制御信号に応答して前記ワードラインに前記ページ選択信号を選択的に伝達する第１スイッチング手段と；
前記スイッチング制御信号に応答して前記ロッカブルワードラインに前記ロッカブルセル選択信号を選択的に伝達する第２スイッチ手段と；
を含むことを特徴とするロッカブルセルを持つ不揮発性半導体メモリ装置。
【請求項２】
前記メモリセルアレイ部は；
共通ソースライン（ＣＳＬ）、第１及び第２選択ラインＳＳＬ，ＧＳＬ及び、各々が対応するワードラインと前記共通ソースラインとの間に連結される複数のメモリセルストリングを持ち；
前記各メモリセルストリングは、ドレインが対応するビットラインに連結されゲートが前記第１選択ラインに連結される第１選択トランジスタと、ソースが前記共通ソースラインに連結されゲートが前記第２選択ラインに連結される第２選択トランジスタと、各々がコントロールゲートとフローティングゲートとを有し、各々のコントロールゲートが対応するワードラインに連結され、各々のチャンネルが前記第１選択トランジスタのソースと前記第２選択トランジスタのドレインとの間に直列に連結される複数のセルトランジスタとを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第１スイッチ手段は、チャンネルが前記第１選択信号ラインと前記第１選択ラインとの間に連結され、ゲートが前記スイッチング制御信号と連結される第１電界効果トランジスタと、チャンネルが前記第２選択信号ラインと前記第２選択ラインとの間に連結され、ゲートが前記スイッチング制御信号と連結される第２電界効果トランジスタと、各々のチャンネルが対応するページ選択信号と対応するワードラインとの間に連結され、ゲートが前記スイッチング制御信号に連結される複数の電界効果トランジスタとを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記ロッカブルセル部は；
ドレインが前記ロッカブルビットラインに連結され、ゲートが前記第１選択ラインに連結される第１ロッカブル選択トランジスタと、ソースが前記共通ソースラインに連結され、ゲートが前記第２選択ラインに連結される第２ロッカブル選択トランジスタと、各々がコントロールゲートとフローティングゲートとを持ち、各々のコントロールゲートは対応するロッカブルワードラインに連結され、各々のチャンネルが前記第１ロッカブル選択トランジスタのソースと前記第２ロッカブル選択トランジスタのドレインとの間に直列に連結される複数のロッカブルセルトランジスタとを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第２スイッチ手段は；
各々のチャンネルが対応するロッカブルセル選択信号と対応するロッカブルワードラインの間に連結され、ゲートが前記スイッチング制御信号に連結される複数の電界効果トランジスタを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置（non volatile memory device）に係り、より具体的にはロッカブルセル（lockable cells）を持つＥＥＰＲＯＭ（electrically erasable and programmable read-only memory)装置に関する。
【０００２】
【従来の技術】
周知のように、不揮発性半導体メモリ装置の一つの特徴は、電源電圧の供給が遮断されても、書込まれたデータ（written data）の損失が発生しないということである。電気的に消去可能で、プログラム可能な不揮発性半導体メモリ装置、すなわち、ＥＥＰＲＯＭで、プログラムされた特定セルのデータは、それに対する消去動作が実行されないかぎり、持続的に保存されなければならない。
【０００３】
ＥＥＰＲＯＭのプログラミングモード（programming mode）の間、使用者が特定メモリセルに書込まれた（あるいはプログラムされた）データが消去されないように、それを保護しようと希望する場合が少なからず発生する。たとえば、消去動作を実行しないにもかかわらず、電源電圧レベルの急激な変化、あるいは外部のノイズ等のため、メモリ装置が誤動作し、プログラムされたデータが破壊される、すなわち、消去されることがたびたび発生する。従って、メモリ装置の誤動作によってデータが破壊されないように未然に防止することが必要である。このために、最近のＥＥＰＲＯＭは選択されたメモリセルのデータが破壊されることを防止するための消去ロック（erase lock）機能を持っている。
【０００４】
従来の消去ロック技術では、メモリセルアレイのワードラインに各々対応するようにロッカブルセル（lockable cells）を配置し、当該ワードラインにそれぞれコントロールゲート（control gates)が連結された複数のメモリセルトランジスタ、すなわち、ページ（page）を一つの単位として、当該ページに連結されたロッカブルセルが消去ロック情報（erase lock information）あるいは消去アンロック情報（erase unlock information）を持つように構成されていた。
【０００５】
図８には、従来の技術によるロッカブルセルを持つ不揮発性半導体メモリ装置内で一つのメモリブロック及びその周辺回路の構成が概略的に図示されている。図８を参照すると、対応するページバッファ８ａ〜８ｎの一つにドレインが連結された第１選択トランジスタ（selection transistor）ＭＳ１と、対応するビットラインＢＬ１〜ＢＬｎの１つにソースが連結された第２選択トランジスタＭＳ２と、第１選択トランジスタＭＳ１のソースと第２選択トランジスタＭＳ２のドレインとの間にチャンネルが直列に連結され、各々がコントロールゲート（control gate）とフローティングゲート（floating gate)とを持つ複数のＮＡＮＤセルトランジスタＭＣ１〜ＭＣ８とが一つのストリング（string）を構成している。一つのストリングは一つのビットラインに対応する。そして、複数のビットラインの各々が並列に配置されることにより複数のストリングがメモリセルアレイ部１を構成する。このメモリセルアレイ部１の一方の側には、当該ビットライン（ＬＢＬ）にチャンネルが直列に連結される一つのストリングのトランジスタＭＬＳ１，ＭＬＣ１〜ＭＬＣ８，ＭＬＳ２からなるロッカブルセル部２が配置される。ロッカブルセル部２の選択トランジスタＭＬＳ１，ＭＬＳ２及びロッカブルセルトランジスタＭＬＣ１〜ＭＬＣ８の各ゲートは対応するメモリセルアレイ部１のトランジスタのゲートとともに選択ラインＳＳＬ，ＧＳＬ及びワードラインＷＬ１〜ＷＬ８に各々連結される。言い変えれば、一つのページになるメモリセルトランジスタのコントロールゲートとこれらに対応するロッカブルセルトランジスタのコントロールゲートとには同一の制御信号が提供される。
【０００６】
このようなメモリセルアレイ部１及びロッカブルセル部２を持つＥＥＰＲＯＭで、消去ロック動作が実行される課程を簡単に説明すると、次のようである。まず、外部から入出力バッファ３を通じてプログラムするアドレスとプログラム命令とが入力されると、命令制御回路４はロック制御回路５を駆動させる。ロック制御回路５は制御回路６を駆動し、制御回路６は電圧制御回路７を駆動する。これによって、選択されたワードラインの各々には読出電圧（Ｖｒｅａｄ）が印加され、感知（sensing)動作が実行される。この感知動作により、選択されたワードライン（あるいは選択されたページ）に連結されたメモリセルトランジスタの状態及び選択されたワードラインに連結されたロッカブルセルの状態がページバッファ（page buffers）８ａ，８ｎ及び感知バッファ（sensing buffer）９に各々貯蔵される。以後、ロック制御回路５は感知バッファ９を通じて選択されたワードラインに連結されたロッカブルセルの情報を読出する。ここで、ロックされた（locked）ロッカブルセルの状態をオフセル（off-cell）状態（すなわち、プログラムされた状態）と称し、アンロックされた（unlocked）ロッカブルセルの状態をオンセル（on-cell)状態（すなわち、消去された状態）と称する。選択されたロッカブルセルがオフセル状態にあると、ロック制御回路５は当該ページが消去−ロックされた（erase-locked）と判断する。これとは別に、選択されたロッカブルセルがオンセル状態にあると、当該ページは消去−アンロックされた（erase-unlocked）状態にあるので、当該ページはプログラム可能となる。
【０００７】
【発明が解決しようとする課題】
しかし、上述した従来の技術では、プログラミング動作の間に、消去−ロックされたページを指定するために、まず、ロックされるページの全てのセル（メモリセルとロッカブルセル）のデータを適切な記憶装置に各々貯蔵した後、当該セル全てを消去する。次に、当該ロッカブルセルをプログラムし、つづいて、貯蔵されたデータを利用して消去されたメモリセルを再びプログラムする。従って、このような従来のロック指定方式によると、当該ロッカブルセルのプログラミングの前、当該ページの全てのセルのデータを一つづつ消去しなければならない煩わしさが従う。また、従来技術によると、ロックされているページがアンロックされるように、当該ページの全てのメモリセルのデータを貯蔵した後、全てのセルに対して消去動作を実行し、つづいて貯蔵されたデータを利用して必要なメモリセルだけをプログラムする。このように従来の技術ではアンロック指定方式の場合にも、当該ページの全てのセルのデータを全部消去しなければならないという問題点がある。
【０００８】
本発明の目的は電源電圧の不均一あるいは外部ノイズのため、データが破壊されるのを防止することができる電気的に消去及びプログラム可能な不揮発性半導体メモリ装置を提供することである。
【０００９】
本発明の他の目的はメモリセルに独立的にロッカブルセルのロック及びアンロックを指定することができる電気的に消去及びプログラム可能な不揮発性半導体メモリ装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明の電気的に消去及びプログラム可能な不揮発性半導体メモリ装置は：複数のワードラインと複数のビットラインとを有し、データを貯蔵するためのメモリセルアレイ部と；複数のロッカブルワードラインとロッカブルビットラインとを有し、前記メモリセルアレイ部のページ毎の消去ロック情報を貯蔵するための前記ロッカブルワードラインに各々連結された複数のメモリセルを持つロッカブルセル部と；外部命令及びアドレスに応答して前記メモリセルアレイ部内のページ中の一つを選択するためのページ選択信号を発生する手段と；前記外部命令及びアドレスに応答して前記ロッカブルセル部内の前記メモリセル中の一つを選択するためのロッカブルセル選択信号を発生する手段と；前記外部命令及びアドレスに応答して第１及び第２選択信号と、スイッチング制御信号とを発生する手段と；前記スイッチング制御信号に応答して前記ワードラインに前記ページ選択信号を選択的に伝達する第１スイッチ手段と；前記スイッチング制御信号に応答して前記ロッカブルワードラインに前記ロッカブルセル選択信号を選択的に伝達する第２スイッチ手段とを含む。
【００１１】
本発明によると、不揮発性半導体メモリ装置のメモリセルアレイ部のワードラインとロッカブルセル部のワードラインとが相互電気的に分離されるので、メモリセルアレイ部のデータがプログラムされた後、データをまったく損傷させることなしに当該ロッカブルセルの消去ロック情報を消去アンロック情報に、あるいはその反対に各々変換することができる。
【００１２】
【発明の実施の形態】
以下添付図面を参照して本発明の望ましい実施の形態を詳細に説明する。図１は本発明の望ましい実施の形態による一つのメモリブロックの構成を示す。図１を参照すると、本発明の望ましい実施の形態による新規なＥＥＰＲＯＭ装置では、メモリブロック内のロッカブルセルトランジスタＭＬＣ１〜ＭＬＣ８のコントロールゲートがワードラインＷＬ１〜ＷＬ８に各々ページ単位に連結されたメモリセルトランジスタＭＣ１〜ＭＣ８のコントロールゲートと直接には連結されない構成となっている。メモリセルトランジスタＭＣ１〜ＭＣ８のコントロールゲートとロッカブルセルトランジスタＭＬＣ１〜ＭＬＣ８のコントロールゲートとは各々パスゲート１３，１４を通じて外部信号Ｓ１〜Ｓ８，ＬＳ１〜ＬＳ８に各々連結される。このようなメモリブロックで、選択されたロッカブルセルの情報を消去するためには、当該ロッカブルセルトランジスタのコントロールゲートにグラウンド電圧（０Ｖ）を印加し、当該ロッカブルセルトランジスタのバルク（bulk）には消去電圧（Ｖｅｒｓ）を印加し、選択されたページのメモリセルトランジスタのコントロールゲートはフローティング状態になるようにする。これによって、選択されたページのメモリセルのデータは消去されることはない。また、選択されたロッカブルセルをプログラムするためには、当該ロッカブルセルトランジスタのコントロールゲートにプログラム電圧（Ｖｐｇｍ）を印加し、ロッカブルビットラインにグラウンド電圧（０Ｖ）を印加し、選択されたページのメモリセルトランジスタのコントロールゲートにグラウンド電圧（０Ｖ）を印加する。これによって、選択されたページのメモリセルはプログラムされることはない。
【００１３】
再び、図１を参照すると、一つのストリングはビットラインＢＬ１〜ＢＬｎ中の対応する一つにドレインが連結された第１選択トランジスタ（ＭＳ１）と、動作モードによって印加される電圧の大きさが可変する共通ソースライン（ＣＳＬ）にソースが連結された第２選択トランジスタＭＳ２と、第１選択トランジスタ（ＭＳ１）のソースと第２選択トランジスタＭＳ２のドレインとの間にチャンネルが直列に連結され、各々がコントロールゲートとフローティングゲートとを持つ複数のＮＡＮＤセルトランジスタＭＣ１〜ＭＣ８とで構成される。複数のビットラインＢＬ１〜ＢＬｎに各々並列に配置される複数のストリングがメモリセルアレイ部１０を構成する。このメモリセルアレイ部１０の一方側にそれと並列に一つのストリング、すなわち、ロッカブル選択トランジスタＭＬＳ１，ＭＬＳ２及びロッカブルセルトランジスタＭＬＣ１〜ＭＬＣ８からなるロッカブルセル部１１が配置される。ロッカブル選択トランジスタＭＬＳ１，ＭＬＳ２のゲートはメモリセルアレイ部１０の選択トランジスタＭＳ１，ＭＳ２のゲートとともに選択ラインＣＳＬ，ＧＳＬにそれぞれ連結される。上記のような構成を持つセルアレイ部１０及びロッカブルセル部１１は一つのメモリブロックを構成し、ＥＥＰＲＯＭ装置は通常複数のメモリブロックを含む。
【００１４】
各メモリブロックは、当該ブロックのローデコーダ（row decoder)１２の出力信号であるパスゲート制御信号（φＧＡＴＥ）に応答して、メモリセルアレイのページを選択するためのメモリセルサブデコーダ（memory cell sub-decoder)（図２参照）の出力信号、すなわち、ページ選択信号Ｓ１〜Ｓ８を当該ブロックのセルトランジスタＭＣ１〜ＭＣ８に各々連結させるためのパスゲート（pass gate)部１３を持つ。このパスゲート部１３は１０の増加型ＮＭＯＳトランジスタ（enhancement moden-channel metal oxide semiconductor transisters)ＭＰ１〜ＭＰ１０で構成される。このトランジスタＭＰ１〜ＭＰ１０のゲートにはパスゲート制御信号（φＧＡＴＥ）が印加される。トランジスタＭＰ１〜ＭＰ１０中、２つのトランジスタＭＰ１，ＭＰ１０はパスゲート制御信号（φＧＡＴＥ）によって、タン−オン（turnon）／タン−オフ（turnoff)され、選択的にデコーダ１２からのストリング選択信号及び共通ソース選択信号を選択ラインＳＳＬ，ＧＳＬに各々伝達する。他のトランジスタＭＰ２〜ＭＰ９は、同様にパスゲート制御信号（φＧＡＴＥ）によってタン−オン／タン−オフされ、ページ選択信号Ｓ１〜Ｓ８を選択的にメモリセルアレイ部１０のワードラインＷＬ１〜ＷＬ８に各々伝達する。このように、トランジスタＭＰ１〜ＭＰ１０、すなわち、パスゲート部１３はスイッチとして動作する。
【００１５】
さらに、各メモリブロックは、スイッチとして作用する他の一つのパスゲート部１４を持つ。このパスゲート部１４は、同様に、パスゲート制御信号（φＧＡＴＥ）に応答して、消去ロック情報を貯蔵するためのロッカブルメモリセルＭＬＣ１〜ＭＬＣ８を選択するためのロッカブルセルサブデコーダ（図２参照）の出力信号、すなわち、ロッカブルセル選択信号ＬＳ１〜ＬＳ８を当該ブロックのロッカブルセルトランジスタＭＬＣ１〜ＭＬＣ８に各々連結させる。図１に示すように、このパスゲート部１４は８つの増加型ＮＭＯＳトランジスタＭＬＰ１〜ＭＬＰ８で構成される。このトランジスタＭＬＰ１〜ＭＬＰ８のチャンネルにロッカブルセルトランジスタＭＬＣ１〜ＭＬＣ８のコントロールゲート、すなわち、ロッカブルセル部１１のロッカブルワードラインＬＷＬ１〜ＬＷＬ８が各々連結される。このように、当該ブロックで、ロッカブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ８がメモリセルアレイ部１０のワードラインＷＬ１〜ＷＬ８と分離されて存在し、ロッカブルワードラインＬＷＬ１〜ＬＷＬ８としてはロッカブルセルサブデコーダから出力されるロッカブルセル選択信号ＬＳ１〜ＬＳ８を各々伝達させるのが本発明の一番重要な特徴である。
【００１６】
図２は本発明の望ましい実施の形態によるＥＥＰＲＯＭ装置のメモリセルアレイとロッカブルセルアレイ及びそれらの周辺回路の構成を示すブロック図である。図２を参照すると、ＥＥＰＲＯＭ装置は複数のメモリブロックからなるセルアレイ１６を具備している。セルアレイ１６は複数のメモリセルアレイ部１０からなるメモリセルアレイ１７と、複数のロッカブルセル部１１からなるロッカブルセルアレイ１８を含む。セルアレイ１６の一方側には複数のローデコーダ１２からなるブロックデコーダ１９が配置され、他方側にはページバッファ回路２８が配置される。ページバッファ回路２８はメモリセルページバッファ２８ａとロッカブルセルページバッファ２８ｂで構成される。各ページバッファ２８ａ，２８ｂはデータラッチ（data latch）及び感知増幅器（sense amplifier)回路で構成される。
【００１７】
アドレスバッファ回路２０は、よく知られているように、外部から提供されるｎビットのアドレス信号Ａ０〜Ａｎを受け入れる。アドレスバッファ回路２０はメモリブロックを選択するためのロープリデコーダ（row predecoder）２１と、選択されたブロックのメモリセルアレイ部１０で一つのページを選択するためのメモリセルサブデコーダ２２と、当該セルアレイ部１０で複数のビットラインＢＬ１〜ＢＬｎ中、一つのビットラインを選択するためのカラムデコーダ（column decoder）２３と、当該メモリブロックのロッカブルセル部１１で一つのロッカブルセルを選択するためのロッカブルセルサブデコーダ２４及び、当該ロッカブルセル部１１のビットライン（ＬＢＬ）を選択するためのロッカブルセルカラムデコーダ（lockable cell column decoder）２５にアドレス信号Ａ０〜Ａｎを各々出力する。ロープリデコーダ２１、メモリセルサブデコーダ２２、カラムデコーダ２３、ロッカブルセルサブデコーダ２４及び、ロッカブルセルカラムデコーダ２５により、各々一つのページとビットライン及びロッカブルセルとが選択される。
【００１８】
外部から入力されたデータは入出力バッファ回路２６と、カラムゲート回路２７を通じてページバッファ回路２８に貯蔵される。これで、入力データは当該セルに書込まれる。カラムゲート回路２７は半導体メモリ装置で通常的に使用されるよく知られている回路として、入力データをメモリセルページバッファ２８ａに連結したり、ロッカブルセルページバッファ２８ｂに連結したりする機能を持つ。また、カラムゲート回路２７はページバッファ２８ａ，２８ｂのセル状態を読出して、貯蔵したり外部から入力されたデータを貯蔵したりする機能を持つ。
【００１９】
命令レジスタ回路（command register circuit）２９は外部から入力された信号を組み合わせて、プログラム動作あるいは消去動作の実行のためのフラグ（flags)を生成し、これらを貯蔵する。この命令レジスタ回路２９は入出力バッファ回路２６を通じて入力された命令信号（command signal）（ＦＡ）によって動作モードが終了される時まで、フラグを活性化させる。たとえば、ローアドレスストローブ信号（row address strobe signal)（ＲＡＳＢ／バー）、カラムアドレスストローブ信号（column address strobe signal）（ＣＡＳＢ／バー）と、書込インエーブル信号（write enable signal)（ＷＢ／バー）が各々ローレベル（low level)に印加された状態で、入出力バッファ回路２６を通じて入力された命令信号（ＦＡ）がプログラミング（programming)を表示する時、命令レジスタ回路２９はプログラムフラグ（ＳＰＧＭ）を活性化（activation）させ、命令信号（ＦＡ）が消去（erasing)を表示する時、消去フラグ（ＳＥＲＳ）を活性化させる。また、入出力バッファ回路２６を通じて入力された命令信号（ＦＡ）が消去ロックを表示する時、命令レジスタ回路２９はロックフラグ（ＳＬＣＫ）を活性化させ、命令信号（ＦＡ）が消去アンロックを表示する時、アンロックフラグ（ＳＮＬＫ）を活性化させる。
【００２０】
命令レジスタ回路２８から出力されるフラグは消去＆プログラム制御回路３０に提供される。又、フラグ中、消去ロックと関連したフラグはロッカブルセル制御回路３１としても提供される。消去＆プログラム制御回路３０は消去電圧発生回路３２とプログラム電圧発生回路３３とを制御して消去動作及びプログラム動作で必要な高電圧、すなわち、消去動作モードの間には消去電圧（Ｖｅｒｓ）（約２０Ｖ）、そして、プログラム動作モードの間にはプログラム電圧（Ｖｐｇｍ）（約１８Ｖ）及びパス電圧（Ｖｐａｓｓ）（約８Ｖ）を発生させる。消去電圧（Ｖｅｒｓ）はメモリセルアレイ１７及びロッカブルセルアレイ１８のバルク（bulk）（あるいは基板（substrate)）に印加され、プログラム電圧（Ｖｐｇｍ）及びパス電圧（Ｖｐａｓｓ）はメモリセルサブデコーダ２２及びロッカブルセルサブデコーダ２４を通じてメモリセルアレイ１７及びロッカブルセルアレイ１８のワードラインに印加される。
【００２１】
〈ロッカブルセルプログラミングモード〉
次に、ロッカブルセルが消去ロック情報を持つように、それらをプログラムする動作を説明する。図３は当該ロッカブルセルをロックされたセルにプログラムする動作を説明するフローチャートであり、図４はロッカブルセルプログラム動作のタイミング図である。説明上の便宜のために、選択された一つのページのメモリセルとそれに対応するロッカブルセル全てが消去されたと仮定しよう。
【００２２】
まず、図３に示すように、ロッカブル命令（lockablecommand)が入出力バッファ回路２６を通じて命令レジスタ回路２９に入力され、ロックされるページのアドレス（Ａ０〜Ａｎ）がアドレスバッファ回路２０に入力されると（ステップＳ１０）、デコーダ回路によるアドレスデコーディング（すなわち、ブロックデコーディング及びページデコーディング）が実行され（ステップＳ１１）、図４に示すように、命令レジスタ回路２９のロックフラグ（ＳＬＣＫ）がローレベルからハイレベル（high level）に遷移する。このように、ロックフラグ（ＳＬＣＫ）が活性化されると、消去＆プログラム制御回路３０のプログラムチェイン（programchain）が動作する（ステップＳ１２）。プログラムチェインが動作すると、プログラム電圧発生回路３３からは高電圧であるプログラム電圧（Ｖｐｇｍ）が発生し、プログラム電圧（Ｖｐｇｍ）はメモリセルサブデコーダ２２とロッカブルセルサブデコーダ２４とに各々印加される。
【００２３】
次にステップＳ１３と関連して、ロッカブルセル部１１のワードライン（ＬＷＬｉ）（ここで、ｉ＝１，２，…８）を制御するためのデコーディング回路の動作を説明する。まず、図２を参照して、ロッカブルセル制御回路３１から出力されるロッカブル制御信号（φＬＣＫ）はロックフラグ（ＳＬＣＫ）によって、ローレベルからハイレベルに遷移する。このように活性化されたロッカブル制御信号（φＬＣＫ）はメモリセルサブデコーダ２２からのページ選択信号Ｓ１〜Ｓ８を強制的にグラウンド電圧（０Ｖ）にする。また、活性化されたロッカブル制御信号（φＬＣＫ）はロッカブルセルサブデコーダ２４からのロッカブルセル選択信号ＬＳ１〜ＬＳ８中でアドレスデコーディングによって選択されたページに対応する一つをプログラム電圧（Ｖｐｇｍ）とし、非選択されたページに対応する残りの信号を各々パス電圧（Ｖｐａｓｓ）とする。すなわち、最後のページが選択されたとすれば、ロッカブルセルサブデコーダ２４の出力ＬＳ１〜ＬＳ７はパス電圧（Ｖｐａｓｓ）を各々維持し、最後の出力ＬＳ８はプログラム電圧（Ｖｐｇｍ）を維持する。この時、ブロックデコーダ１９によって選択されたメモリブロックの出力（φＧＡＴＥ）はプログラム電圧（Ｖｐｇｍ）が当該ロッカブルセルに印加されるように、プログラム電圧（Ｖｐｇｍ）より、高い電圧に昇圧され、メモリセルパスゲート部１３及びロッカブルセルパスゲート部１４のトランジスタＭＰ１〜ＭＰ１０，ＭＬＰ１〜ＭＬＰ８のゲートに各々印加される。従って、メモリセルアレイ部１０のワードラインＷＬ１〜ＷＬ８はグラウンド電圧（０Ｖ）を維持し、ロッカブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ８はプログラム電圧（Ｖｐｇｍ）とパス電圧（Ｖｐａｓｓ）とを各々維持する。前の例のように、最後のページが選択されたとすれば、ロッカブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ７はパス電圧（Ｖｐａｓｓ）を各々維持し、最後のワードラインＬＷＬ８はプログラム電圧（Ｖｐｇｍ）を維持するようになる。一方、メモリセルページバッファ２８ａとロッカブルセルページバッファ２８ｂとのデータはロッカブル制御信号（φＬＣＫ）によってプログラム動作の初期電圧であるグラウンド電圧（０Ｖ）に設定される。従って、外部からロッカブルセルにデータを印加することが不必要となるだけでなく、メモリセルがプログラムされることを防止するための手段を必要としない。
【００２４】
上述したように、アドレスデコーディングによって選択されたブロック内のメモリセルアレイ部１０のワードラインＷＬ１〜ＷＬ８及びビットラインＢＬ０〜ＢＬｎに各々グラウンド電圧（０Ｖ）が印加されるので、メモリセルのデータは全く変わらない。一方、選択されたページのロッカブルセルトランジスタ（ＭＬＣ８）のコントロールゲートにプログラム電圧（Ｖｐｇｍ）が印加され、ロッカブルセル部１１のビットライン（ＬＢＬ）にグラウンド電圧（０Ｖ）が印加されるので、ロッカブルセルトランジスタ（ＭＬＣ８）ではファウラーノーダヘイムトンネリング（Fowler-Nordheinm tunneling）が起きて、ロッカブルセルトランジスタ（ＭＬＣ８）のスレショルド電圧（thresholdvoltage）が上昇する。その結果、ロッカブルセルトランジスタ（ＭＬＣ８）は消去ロック情報を持つようになる。
【００２５】
〈ロッカブルセル消去モード〉
次にロッカブルセルが消去アンロック情報を持つように、それを消去する動作について説明する。このロッカブルセル消去動作は前述したロッカブルセルプログラム動作に類似している。図５は当該ロッカブルセルを消去し、アンロックされたセルを作る動作を示すフローチャートであり、図６はロッカブルセル消去動作のタイミング図である。まず、図５に示すように、ロッカブル命令（lockable command）が入出力バッファ回路２６を通じて命令レジスタ回路２９に入力され、ロックされるページのアドレスがアドレスバッファ回路２０に入力されると（ステップＳ１４）、デコーディング回路によるアドレスデコーディング（すなわち、ブロックデコーディング及びページデコーディング）が遂行され（ステップＳ１５）、図６に示すように、命令レジスタ回路２９のアンロックフラグ（ＳＮＬＫ）がローレベルからハイレベルに遷移する。このように、アンロックフラグ（ＳＮＬＫ）が活性化されると、消去＆プログラム制御回路３０の消去チェイン（erasechain）が動作する（ステップＳ１６）、消去チェインが動作すると、消去電圧発生回路３２からは高電圧である消去電圧（Ｖｅｒｓ）（約２０Ｖ）が発生し、消去電圧（Ｖｅｒｓ）はメモリセルアレイ部１０とロッカブルセル部１１のバルク（bulk）とに印加される。これで、全てのセルのバルクは消去電圧（Ｖｅｒｓ）を維持する。
【００２６】
次に、ステップＳ１７と関連して、ロッカブルセル部１１のワードライン（ＬＷＬｉ）（ここで、ｉ＝１，２，…８）を制御するためのデコーディング回路の動作を説明する。まず、図２を参照して、ロッカブルセル制御回路３１から出力されるロッカブル制御信号（φＬＣＫ）はアンロックフラグ（ＳＮＬＫ）によってローレベルからハイレベルに遷移する。このように、活性化されたロッカブル制御信号（φＬＣＫ）はメモリセルサブデコーダ２２の出力Ｓ１〜Ｓ８を強制的に電源電圧（Ｖｃｃ）にする。また、活性化されたロッカブル制御信号（φＬＣＫ）はロッカブルセルサブデコーダ２４の出力ＬＳ１〜ＬＳ８中のアドレスデコーディングにより選択されたページに対応する出力をグラウンド電圧（０Ｖ）にし、非選択されたページに対応する出力を電源電圧（Ｖｃｃ）にする。すなわち、最後のページが選択されたとすれば、ロッカブルセルサブデコーダ２４の出力ＬＳ１〜ＬＳ７は電源電圧（Ｖｃｃ）を各々維持し、最後の出力ＬＳ８はグラウンド電圧（０Ｖ）を維持する。この時、ブロックデコーダ１９によって選択されたメモリブロックの出力（φＧＡＴＥ）はグラウンド電圧（０Ｖ）から電源電圧（Ｖｃｃ）に活性化され、メモリセルパスゲート部１３及びロッカブルセルパスゲート部１４のトランジスタＭＰ１〜ＭＰ１０，ＭＬＰ１〜ＭＬＰ８のゲートに各々印加される。従って、メモリセルアレイ部１０のワードラインＷＬ１〜ＷＬ８はＶｃｃ−Ｖｔｈ（ここで、Ｖｔｈはパスゲートトランジスタのスレショルド電圧）を維持し、ロッカブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ８はグラウンド電圧（０Ｖ）とＶｃｃ−Ｖｔｈとを各々維持する。前の例のように、最後のページが選択されると、ロッカブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ７はＶｃｃ−Ｖｔｈを各々維持するようになり、最後のワードラインＬＷＬ８はグラウンド電圧（０Ｖ）を維持するようになる。
【００２７】
一方、ビットライン（ＬＢＬ）と共通ソースライン（ＣＳＬ）とは消去動作が始まると同時にフローティング（floating）される。これはＮＡＮＤセルを消去する周知の方式なので、ここではこれに対する詳細な説明は省略する。
【００２８】
次に、消去動作の間に、メモリセルと非選択されたロッカブルセルの消去防止ができる過程を詳細に説明する。消去動作が始まると、消去電圧発生回路３２で発生された消去電圧（Ｖｅｒｓ）がセルアレイ１６のバルクに印加され、バルク電圧が徐々に上昇する。バルク電圧が上昇する時間はバルクノードのキャパシタンスの大きさとこれを充電（charging）する消去電圧発生回路３２の充電容量によって決定される。従って、バルク電圧が上昇するに従ってメモリセルアレイ部１０のワードラインＷＬ１〜ＷＬ８と非選択されたロッカブルセルのワードラインＬＷＬ１〜ＬＷＬ７の電圧はＶｃｃ−Ｖｔｈでバルクノードとのカップリング（coupling）によってますます上昇して消去防止電圧（erase inhibition voltage）に至るようになる。従って、メモリセルトランジスタと非選択されたロッカブルセルトランジスタのソース、ドレイン、ゲート及び、バルクに各々消去電圧（Ｖｅｒｓ）が印加されるとともに、メモリセルトランジスタ及び非選択されたロッカブルセルトランジスタの消去防止ができるようになる。一方、選択されたロッカブルセルトランジスタのバルク、ソース及びドレインには各々消去電圧（Ｖｅｒｓ）が印加され、それのゲートにはグラウンド電圧（０Ｖ）が印加されるため、選択されたロッカブルセルトランジスタはＦ−Ｎトンネリングにより負の（negative）スレショルド電圧を持つようになる。これで、選択されたロッカブルセルトランジスタは消去アンロック情報を持つようになる。
【００２９】
以上、選択されたロッカブルセルが消去ロック情報あるいは消去アンロック情報を持たせるロッカブルセルのプログラム及び消去動作を説明した。次に、情報によるメモリセルの動作を図７を参照して説明する。
【００３０】
〈メモリセルプログラミング／消去モード〉
図７に示すように、まず、プログラム命令や消去命令が命令レジスタ回路２９に入力されると、プログラムフラグ（ＳＰＧＭ）や消去フラグ（ＳＥＲＳ）が活性化される（ステップＳ１８）。以後、アドレス経路を通じて入力されるアドレスによりプログラムする、あるいは消去するページが選択され、入出力経路を通じて入力されたデータが補助記憶回路（subsidiary storage）３５に貯蔵される（ステップＳ１９）。この補助記憶回路３５は選択されたページのロッカブルセルの消去ロック情報が感知される時、当該ページのメモリセルのデータが破壊されるのを防止するために設けられている。動作が終了すると、選択されたページのロッカブルセルを読出して当該ロッカブルセルが消去ロック情報を持っているか否かを検査（check)する（ステップＳ２０）。このロッカブル読出動作はＮＡＮＤセルの読出動作と同一である。すなわち、非選択ワードラインに読出電圧（Ｖｒｅａｄ）（約４．５Ｖ）を印加し、選択されたワードラインにグラウンド電圧（０Ｖ）を印加することにより、選択されたページのセルの状態が感知される。このようにして感知された情報はメモリセルページバッファ２８ａとロッカブルセルページバッファ２８ｂとに各々貯蔵された後、ロッカブルカラムゲート回路２７を通じてロック検出回路３４に出力される（ステップＳ２１）。ロック検出回路３４は選択されたページが消去−ロックされた状態にあるか否かを検出する（ステップＳ２２）。この時、選択されたページが消去−ロックされたものと判明されると、ロック検出回路３４はハイレベルのロック検出信号（ＬＣＫ）を出力する。このように活性化されたロック検出信号（ＬＣＫ）は消去＆プログラム制御回路３０の消去命令及びプログラム命令をリセットさせるにより選択されたページのプログラム及び消去動作が実行されることを防ぐ（ステップＳ２３）。従って、消去−ロックされたページのデータはそのまま維持される。
【００３１】
一方、ステップＳ２２で、選択されたページが消去−アンロックされたことが判明すると、ロック検出回路３４はローレベルのロック検出信号（ＬＣＫ）を出力する。このように非活性化されたロック検出信号（ＬＣＫ）は消去＆プログラム制御回路３０が消去フラグ及びプログラムフラグ（ＳＥＲＳ，ＳＰＧＭ）により、消去及びプログラム動作を実行することを許可する（ステップＳ２４）。しかし、プログラム動作の間にはロッカブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ８にはグラウンド電圧（０Ｖ）を各々印加させ、消去動作の間にはここに電源電圧（Ｖｃｃ）を印加させる。それゆえ、プログラム動作と消去動作との間に、当該ロッカブルセルに対する消去（erasing)とプログラミング（programming)とが防止される。その結果、当該ロッカブルセルは、つづいて、消去アンロック情報を持つようになる。
【００３２】
以上詳細に説明した実施の形態に、ロッカブルページアドレス、すなわち、ロッカブルセルサブデコーダ２４の出力を同時に選択することができる手段だけを付加すると、ブロック全体に拡張してロック情報を貯蔵することができるということはこの分野に通常的な知識を持つ者には自明であろう。
【００３３】
【発明の効果】
本発明によると、メモリセルアレイ部のワードラインとロッカブルセル部のワードラインとが相互電気的に分離されるので、ロッカブルセルを制御することが容易である。すなわち、メモリセルアレイ部のデータがプログラムされた後、データを全く損傷させないで当該ロッカブルセルの消去ロック情報を消去アンロック情報に、又はその反対に各々変換することができる。
【図面の簡単な説明】
【図１】本発明の望ましい実施の形態による不揮発性半導体メモリ装置のメモリセルアレイとロッカブルセルアレイ及びその周辺回路の構成を示すブロック図。
【図２】本発明の望ましい実施の形態による不揮発性半導体メモリ内で一つのメモリブロック及びその周辺回路の構成を示すブロック図。
【図３】本発明の不揮発性半導体メモリ装置で選択されたページのロッカブルセルをプログラムしてロッカブルセルにするロッカブルセルプログラム動作のフローチャート。
【図４】ロッカブルセルプログラム動作のタイミング図。
【図５】選択されたページのロッカブルセルを消去してアンロッカブルされたセルにするロッカブルセル消去動作のフローチャート。
【図６】ロッカブルセル消去動作のタイミング図。
【図７】選択されたページのロッカブルセル情報によって当該ページのメモリセルをプログラムしたり消去したりするメモリセルプログラム及び消去動作のフローチャート。
【図８】従来の技術による不揮発性半導体メモリ内で一つのメモリブロック及びその周辺回路の構成を示すブロック図。
【符号の説明】
１０    メモリセルアレイ部
１１    ロッカブルセル部
１２    ローデコーダ
１３    パスゲート部
１４    パスゲート部
２２    メモリセルサブデコーダ
２４    ロッカブルセルサブデコーダ
【図１】
0003643471.tif 000002
【図２】
0003643471.tif 000003
【図３】
0003643471.tif 000004
【図４】
0003643471.tif 000005
【図５】
0003643471.tif 000006
【図６】
0003643471.tif 000007
【図７】
0003643471.tif 000008
【図８】
0003643471.tif 000009