(57)【特許請求の範囲】
【請求項１】
ロジック部と、
前記ロジック部と同一半導体基板上に混載されるメモリマクロと、
テストコマンドまたはテストデータからなるテスト入力信号を入力するためのテスト入力端子と、
前記テストコマンドに基づいて出力切換信号と前記メモリマクロをテスト動作させるためのテスト信号とを発生するテスト信号発生器と、前記テスト信号によってテスト動作した前記メモリマクロの出力および前記テストデータのうちの一方を、前記出力切換信号に応じて選択して出力するスイッチ回路と、を有するテスト回路と、
前記スイッチ回路の出力を受け、外部に出力するテスト出力端子と、
を備えたことを特徴とするメモリ混載半導体集積回路装置。
【請求項２】
前記スイッチ回路は、前記出力切換信号に応じて、前記メモリマクロの出力、前記テスト入力信号、第１の所定値、および第２の所定値のうちの一つを選択して出力するように構成されていることを特徴とする請求項１記載のメモリ混載半導体集積回路装置。
【請求項３】
前記テスト回路は、前記テスト入力端子を介して送られてくる前記テスト入力信号をクロック信号に同期して取込み、この取込んだ信号を前記クロック信号に同期して出力する同期取込み回路を有し、
前記テスト信号発生器は前記同期取込み回路の出力を受け、前記スイッチ回路は前記出力切換信号に応じて前記メモリマクロの出力および前記同期取込み回路の出力のうちの一方を選択して出力することを特徴とする請求項１記載のメモリ混載半導体集積回路装置。
【請求項４】
前記同期取込み回路はＤ型フリップフロップであることを特徴とする請求項３記載のメモリ混載半導体集積回路装置。
【請求項５】
ロジック部と、
前記ロジック部と同一半導体基板上に混載されるメモリマクロと、
テストコマンドまたはテストデータからなるテスト入力信号を入力するためのテスト入力端子と、
前記テスト入力端子を介して入力される前記テスト入力信号を、制御信号に応じて、クロック信号に同期して取込み出力するかまたは直ちに取込んで直ちに出力するタイミング調整回路と、前記タイミング調整回路を介して送られてくる前記テストコマンドに基づいて前記メモリマクロをテスト動作させるためのテスト信号を発生するテスト信号発生器と、を有するテスト回路と、
前記テスト信号によってテスト動作した前記メモリマクロの出力を受け、外部に出力するテスト出力端子と、
を備えたことを特徴とするメモリ混載半導体集積回路装置。
【請求項６】
前記テスト信号発生器は、前記テストコマンドに基づいて出力切換信号を発生するとともに前記メモリマクロにテスト信号を発生し、
前記テスト回路は、前記メモリマクロの出力および前記タイミング調整回路の出力のうちの一方を前記出力切換信号に応じて選択し、前記テスト出力端子に出力するスイッチ回路を更に備えたことを特徴とする請求項５記載のメモリ混載半導体集積回路装置。
【請求項７】
前記タイミング調整回路は、前記テスト入力端子を介して送られてくる信号を前記クロック信号に同期して取込み、この取込んだ信号を前記クロック信号に同期して出力する同期取込み回路と、
前記テスト入力端子を介して送られてくる信号と前記同期取込み回路の出力の一方を前記制御信号に基づいて選択し、出力するスイッチ手段と、を備えていることを特徴とする請求項５乃至６のいずれかに記載のメモリ混載半導体集積回路装置。
【請求項８】
前記同期取込み回路はリセット機能付きＤ型フリップフロップであり、前記スイッチ手段は、前記テスト入力端子を介して送られてくる信号と前記制御信号とを受けるＯＲゲートと、このＯＲゲートの出力と前記Ｄ型フリップフロップの出力を受けるＡＮＤゲートとを備えたことを特徴とする請求項７記載のメモリ混載半導体集積回路装置。
【請求項９】
前記制御信号を入力するための制御入力端子を更に備えたことを特徴とする請求項５乃至８のいずれかに記載のメモリ混載半導体集積回路装置。
【請求項１０】
前記テスト信号発生器は特定のテストコマンドに基づいて前記制御信号を発生する手段を更に備えていることを特徴とする請求項５乃至８のいずれかに記載のメモリ混載半導体集積回路装置。
【請求項１１】
前記テスト入力端子と前記テスト回路との間にテスト入力配線が設けられており、前記テスト入力端子から前記テスト入力配線を介して送られてくる前記テストデータが前記テスト入力配線の配線遅延の影響を受けないように前記スイッチ回路に入力するように構成されていることを特徴とする請求項１または２記載のメモリ混載半導体集積回路装置。
【請求項１２】
前記テストデータは前記テスト入力配線から直接前記スイッチ回路に送られるように構成されていることを特徴とする請求項１１記載のメモリ混載半導体集積回路装置。
【請求項１３】
前記テストデータは前記テスト入力配線からバッファを介して前記スイッチ回路に送られるように構成されていることを特徴とする請求項１１記載のメモリ混載半導体集積回路装置。
【請求項１４】
請求項１乃至４のいずれかに記載のメモリ混載半導体集積回路装置において、
テストコマンドを前記テスト入力端子に入力し前記出力切換信号を活性化するステップと、次に、テストデータを前記テスト入力端子に入力するステップと、
前記スイッチ回路から出力されるデータを前記テスト出力端子を介して受信し、この受信したデータと前記テストデータと比較するステップと、
を備えたことを特徴とするメモリ混載半導体集積回路装置のテスト方法。
【請求項１５】
請求項３記載のメモリ混載半導体集積回路装置において、
テストコマンドを前記テスト入力端子に入力し、前記出力切換信号を活性化するステップと、
次に、確実に入力され得るタイミングで前記テスト入力端子にテストデータを入力するステップと、
前記テストデータの前記テスト入力端子に入力するタイミングを変えて、前記テストデータを前記テスト入力端子に入力することを繰返すステップと、
前記スイッチ回路から出力されるデータを前記テスト出力端子を介して受信し、この受信したデータに基づいて、前記テスト入力端子に入力される信号のセットアップ時間またはホールド時間を決定するステップと、
を備えたことを特徴とするメモリ混載半導体集積回路装置のテスト方法。
【請求項１６】
前記決定されたセットアップ時間またはホールド時間を有する信号を前記テスト入力端子に入力して前記メモリマクロのテストをするステップを更に備えたことを特徴とする請求項１５記載のメモリ混載半導体集積回路装置のテスト方法。
【請求項１７】
請求項６記載のメモリ混載半導体集積回路装置において、
活性化した制御信号を前記タイミング調整回路に入力するステップと、
テストコマンドを前記テスト入力端子に入力し、前記出力切換信号を活性化するステップと、
次ぎに、確実に入力され得るタイミングで前記テスト入力端子にテストデータを入力するステップと、
前記テストデータの前記テスト入力端子に入力するタイミングを変えて、前記テストデータを前記テスト入力端子に入力することを繰返すステップと、
前記スイッチ回路から出力されるデータを前記テスト出力端子を介して受信し、この受信したデータに基づいて、前記テスト入力端子に入力される信号のセットアップ時間またはホールド時間を決定するステップと、
を備えたことを特徴とするメモリ混載半導体集積回路装置のテスト方法。
【請求項１８】
前記決定されたセットアップ時間またはホールド時間に前記テスト回路から前記メモリマクロまでの信号遅延時間を足し合わせ、修正されたセットアップ時間またはホールド時間を求めるステップと、
前記制御信号を非活性状態にして前記修正されたセットアップ時間またはホールド時間を有する信号を前記テスト入力端子に入力し、この信号を前記タイミング調整回路に直ちに取込ませた後、直ちに出力させることによりテストを行うステップと、
を更に備えたことを特徴とする請求項１７記載のメモリ混載半導体集積回路装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリとロジック部が１つのチップに混載されたメモリ混載半導体集積回路装置及びそのテスト方法に関する。
【０００２】
【従来の技術】
近年、ＡＳＩＣ（Application Specific Integrated Circuit)やマイクロプロセッサ等のロジック部に大規模メモリマクロを混載した半導体集積回路装置が種々提案されている。この種のメモリ混載ＬＳＩにおいて、メモリマクロの通常動作は、ロジック部からの信号により制御され、たとえばロジック部から読み出し命令が出されると、メモリマクロは選択されたアドレスのデータをロジック部に出力する。同様にロジック部からの書き込み命令が入力されると、命令と同時に入力されるデータが選択されたメモリマクロのアドレスに書き込まれる。この種のメモリ混載ＬＳＩにおいて、メモリマクロのテストを行うには２つの方法がある。１つは専用のテスト回路を設けることなく、ロジック部を介してメモリマクロを動作制御してテストを行う方式であり、もう１つは専用のテスト回路を内蔵し、テスト用入力出力パッドを設けてロジック部とは無関係にテストを行うという方式である。前者は大規模メモリマクロではベクター長が長くなることから、実用的でなく、一般的に後者のテスト方式が用いられる。
【０００３】
専用のテスト回路が設けられた従来のメモリ混載半導体集積回路装置の第１の例の構成を図２６に示す。この第１の従来例のメモリ混載半導体集積回路装置１００は、ゲートアレイあるいはスタンダードセルにより構成されるロジック部３と、メモリマクロ５と、メモリマクロ５の動作特性を評価するテスト回路１１０と、を備えている。なお、このメモリ混載半導体集積回路装置１００にはｎ個の端子からなるテスト入力端子群２０と、ｍ個の端子からなるテスト出力端子群２１とを有するＩ／Ｏ部２が周辺に設けられている。
【０００４】
テスト回路１１０はテスト信号発生器１４０を備えている。テスト信号発生器１４０は、テスタ（図示せず）からｎビットのテストコマンドが入力されるテスト入力端子群２０に、テスト入力配線２３を介して接続されるとともに、ｍビットのテストデータを出力するためにテスト出力配線２４を介してテスト出力端子群２１に接続されている。そしてこのテスト信号発生器１４０は上記テストコマンドをデコードしてメモリマクロ５をテスト動作させるためのテスト信号１７ａを発生する。
【０００５】
メモリマクロ５は一般に図２７に示すように、メモリセルアレイ７１、カラムアドレスデコーダ７２、およびロウアドレスデコーダ７４からなるメモリ７０を複数組、備えている。そして上記テスト信号１７ａがメモリマクロ５内のテストすべきメモリセルアレイ７１に入力されると、このメモリセルアレイ７１からｍビットのテストデータ出力１７ｂがテスト回路１５０に出力される。このテストデータ出力１７ｂはテスト回路１５０およびテスト出力配線２４を介してテスト出力端子群２１に出力される。そして、このテスト出力端子群２１に出力されたテストデータ出力に基づいてテスタ（図示せず）がパス・フェイルを判断する。
【０００６】
なお、メモリマクロ５は、テスト信号１７ａを受けるための端子およびテストデータ出力１７ｂを出力するための端子の他に、通常動作における入力１８ａを受けるための端子およびデータ出力１８ｂを出力するための端子を有している。
【０００７】
次にメモリ混載半導体集積回路装置の第２の従来例を図２８に示す。この第２の従来例のメモリ混載半導体集積回路装置は図２６に示す第１の従来例のメモリ混載半導体集積回路装置のテスト回路１１０をテスト回路１１０Ａに置換えるとともにＩ／Ｏ部（図示せず）にテストクロック入力端子２２を設けた構成となっている。
【０００８】
テスト回路１１０Ａは、クロックに同期してｎビットのテストコマンドを取込むフリップフロップ回路１２と、フリップフロップ回路１２の出力をデコードしてメモリマクロ５をテスト動作させるためのテスト信号を発生するテスト信号発生器１４０とを備えている。なお、図面上では１個のフリップフロップ回路１２しか示していないが実際はｎ個のフリップフロップ回路が設けられている。
【０００９】
テスタ４０から出力されるテストコマンドはリード配線４２、プローブカード針４３、テスト入力端子群２０、およびテスト入力配線２３を介してフリップフロップ１２に入力される。またテスタ４０から出力されるテストクロックはリード配線４２、プローブカード針４３、テストクロック入力端子２２、およびテストクロック配線２５を介してフリップフロップ回路１２に入力されるとともにメモリマクロ５にクロック入力１７ｃとして入力される。
【００１０】
なお、メモリマクロ５から出力されるｍビットのテストデータ出力１７ｂはテスト回路１１０Ａ、テスト出力配線２４を介してテスト出力端子群２１に出力される。
【００１１】
この第２の従来例のメモリ混載半導体集積回路装置のウェハーテストは次のようにして行われる。まず、プローブカード針４３をテスト入力端子群２０、テスト出力端子群２１、およびテストクロック入力端子２２に接続する。その後、テスタ４０からテストコマンドをテスト入力端子群２０に入力するとともにテストクロックをテストクロック入力端子２２に入力する。
【００１２】
すると、テスト入力端子群２０に入力されたテストコマンドはテストクロック入力端子２２に入力されたテストクロックに同期してフリップフロップ回路１２に取込まれる。そして上記テストクロックに同期してフリップフロップ回路１２から出力され、取込みテストコマンドとなる。この取込みテストコマンドはテスト信号発生器１４０においてデコードされてメモリマクロ５をテスト動作させるためのテスト信号１７ａとなりメモリマクロ５に送られる。その後メモリマクロ５からｍビットのテストデータ出力１７ｂがテスト回路１１０Ａ、テスト出力配線２４を介してテスト出力端子群２１に出力される。そしてこのテスト出力端子群２１に出力されたテストデータ出力１７ｂはプローブカード針４３、リード配線４２を介してテスタ４０に送られる。このテストデータ出力１７ｂに基づいてテスタ４０によってパス・フェイルが判断される。
【００１３】
なおこの第２の従来例のメモリ混載半導体集積回路装置においてはテスト入力配線２３、テスト出力配線２４、およびテストクロック入力配線２５の長さと容量は製品毎に異なっている。
【００１４】
【発明が解決しようとする課題】
上述のように構成された第１の従来のメモリ混載半導体集積回路装置においては、テスト入力端子群２０からメモリマクロ５の入力端までに不良があるか、またはメモリマクロ５の出力端からテスト出力端子群２１までに不良があったときにテストを行っても、メモリマクロ５内に不良があるのか、それともテスト経路（例えば、テスト入力マクロ外配線２２およびテスト回路１１０）に不良があるのかを同定することができず、解析に多大な時間を費やしてしまい、テストに多大な時間がかかるという問題がある。
【００１５】
また、上記第１の従来例においては、テスト入力端子群２０からテスト回路１１０までのテスト入力配線２３の各々の配線長が、異なる場合が生じる可能性があり、これにより、配線容量がテスト入力配線２３の各々で異なって各テストコマンドがテスト信号発生器１４０に入力するまでに各テストコマンド間でスキューが生じてしまい、テスト回路が誤動作するという問題があった。
【００１６】
また、上記第２の従来例においては、テスト入力配線２３、テスト出力配線２４、およびテストクロック入力配線の長さが、製品毎に違っているため、テストする際には１品種毎にキャリブレーションを行う必要がある。このキャリブレーションを行うためには、動作が安定したチップが必要であるか、または内部波形を観測する必要があり、テストに多大な時間がかかるという問題があった。
【００１７】
また、上記第２の従来例においては、テスト信号発生器１４０の前段にフリップフロップ１２が設けられているのでテストコマンドをクロックに同期して取込むことが可能となり、各テストコマンド間でスキューが生じるという問題がなくなるが、メモリマクロ５の評価を行うときにメモリマクロ５の入力のタイミングを変えて評価することができないという問題が生じる。
【００１８】
本発明は上記事情を考慮してなされたものであって、第１の目的はテスト時間を可及的に短くすることのできるメモリ混載半導体集積回路装置を提供することにある。
【００１９】
また第２の目的はテスト回路が誤動作するのを可及的に防止することのできるメモリ混載半導体集積回路装置を提供することにある。
【００２０】
また第３の目的は、メモリマクロの入力のタイミングを変えてテストすることのできるメモリ混載半導体集積回路装置を提供することにある。
【００２１】
【課題を解決するための手段】
本発明によるメモリ混載半導体集積回路装置の第１の態様は、ロジック部と、前記ロジック部と同一半導体基板上に混載されるメモリマクロと、テストコマンドまたはテストデータからなるテスト入力信号を入力するためのテスト入力端子と、前記テストコマンドに基づいて出力切換信号と前記メモリマクロをテスト動作させるためのテスト信号とを発生するテスト信号発生器と、前記テスト信号によってテスト動作した前記メモリマクロの出力および前記テストデータのうちの一方を、前記出力切換信号に応じて選択して出力するスイッチ回路と、を有するテスト回路と、前記スイッチ回路の出力を受け、外部に出力するテスト出力端子と、を備えたことを特徴とする。
【００２２】
なお、前記スイッチ回路は、前記出力切換信号に応じて、前記メモリマクロの出力、前記テスト入力信号、第１の所定値、および第２の所定値のうちの一つを選択して出力するように構成しても良い。
【００２３】
なお、前記テスト回路は、前記テスト入力端子を介して送られてくる前記テスト入力信号をクロック信号に同期して取込み、この取込んだ信号を前記クロック信号に同期して出力する同期取込み回路を有し、前記テスト信号発生器は前記同期取込み回路の出力を受け、前記スイッチ回路は前記出力切換信号に応じて前記メモリマクロの出力および前記同期取込み回路の出力のうちの一方を選択して出力するように構成しても良い。
【００２４】
なお、前記同期取込み回路はＤ型フリップフロップであることが好ましい。
【００２５】
また本発明によるメモリ混載半導体集積回路装置の第２の態様は、ロジック部と、前記ロジック部と同一半導体基板上に混載されるメモリマクロと、テストコマンドまたはテストデータからなるテスト入力信号を入力するためのテスト入力端子と、前記テスト入力端子を介して入力されるテスト入力信号を、制御信号に応じて、クロック信号に同期して取込み出力するかまたは直ちに取込んで直ちに出力するタイミング調整回路と、前記タイミング調整回路を介して送られてくる前記テストコマンドに基づいて前記メモリマクロをテスト動作させるためのテスト信号を発生するテスト信号発生器と、を有するテスト回路と、前記テスト信号によってテスト動作した前記メモリマクロの出力を受け、外部に出力するテスト出力端子と、を備えたことを特徴とする。
【００２６】
なお、前記テスト信号発生器は、前記テストコマンドに基づいて出力切換信号を発生するとともに前記メモリマクロにテスト信号を発生し、前記テスト回路は、前記メモリマクロの出力および前記タイミング調整回路の出力のうちの一方を前記出力切換信号に応じて選択し、前記テスト出力端子に出力するスイッチ回路を更に備えるように構成しても良い。
【００２７】
なお、前記タイミング調整回路は、前記テスト入力端子を介して送られてくる信号を前記クロック信号に同期して取込み、この取込んだ信号を前記クロック信号に同期して出力する同期取込み回路と、前記テスト入力端子を介して送られてくる信号と前記同期取込み回路の出力の一方を前記制御信号に基づいて選択し、出力するスイッチ手段と、を備えているように構成しても良い。
【００２８】
なお、前記同期取込み回路はリセット機能付きＤ型フリップフロップであり、前記スイッチ手段は、前記テスト入力端子を介して送られてくる信号と前記制御信号とを受けるＯＲゲートと、このＯＲゲートの出力と前記Ｄ型フリップフロップの出力を受けるＡＮＤゲートとを備えるように構成しても良い。
【００２９】
なお、前記制御信号が入力されるための制御信号入力端子を更に備えるように構成しても良い。
【００３０】
なお、前記テスト信号発生器は特定のテストコマンドに基づいて前記制御信号を発生する手段を更に備えているように構成しても良い。
【００３１】
なお、前記テスト入力端子と前記テスト回路との間にテスト入力配線が設けられており、前記テスト入力端子から前記テスト入力配線を介して送られてくる前記テストデータが前記テスト入力配線の配線遅延の影響を受けないように前記スイッチ回路に入力するように構成されていても良い。
【００３２】
なお、前記テストデータは前記テスト入力配線から直接前記スイッチ回路に送られるように構成されていても良い。
【００３３】
なお、前記テストデータは前記テスト入力配線からバッファを介して前記スイッチ回路に送られるように構成されていても良い。
【００３４】
本発明によるメモリ混載半導体集積回路装置のテスト方法の第１の態様は、
テストコマンドを前記テスト入力端子に前記出力切換信号を活性化するステップと、次に、テストデータを前記テスト入力端子に入力するステップと、
前記スイッチ回路から出力されるデータを前記テスト出力端子を介して受信し、この受信したデータと前記テストデータと比較するステップと、
を備えたことを特徴とする。
【００３５】
また本発明によるメモリ混載半導体集積回路装置のテスト方法の第２の態様は、
テストコマンドを前記テスト入力端子に入力し、前記出力切換信号を活性化するステップと、
次に、確実に入力され得るタイミングで前記テスト入力端子にテストデータを入力するステップと、
前記テストデータの前記テスト入力端子に入力するタイミングを変えて、前記テストデータを前記テスト入力端子に入力することを繰返すステップと、
前記スイッチ回路から出力されるデータを前記テスト出力端子を介して受信し、この受信したデータに基づいて、前記テスト入力端子に入力される信号のセットアップ時間またはホールド時間を決定するステップと、
を備えたことを特徴とする、
なお、前記決定されたセットアップ時間またはホールド時間を有する信号を前記テスト入力端子に入力して前記メモリマクロのテストをするステップを更に備えるように構成しても良い。
【００３６】
また本発明によるメモリ混載半導体集積回路装置のテスト方法の第３の態様は、
活性化した制御信号を前記タイミング調整回路に入力するステップと、
テストコマンドを前記テスト入力端子に入力し、前記出力切換信号を活性化するステップと、
次ぎに、確実に入力され得るタイミングで前記テスト入力端子にテストデータを入力するステップと、
前記テストデータの前記テスト入力端子に入力するタイミングを変えて、前記テストデータを前記テスト入力端子に入力することを繰返すステップと、
前記スイッチ回路から出力されるデータを前記テスト出力端子を介して受信し、この受信したデータに基づいて、前記テスト入力端子に入力される信号のセットアップ時間またはホールド時間を決定するステップと、
を備えたことを特徴とする。
【００３７】
なお、前記決定されたセットアップ時間またはホールド時間に基づいて修正されたセットアップ時間またはホールド時間を求めるステップと、
前記制御信号を非活性状態にして前記修正されたセットアップ時間またはホールド時間を有する信号を前記テスト入力端子に入力し、この信号を前記タイミング調整回路に直ちに取込ませた後、直ちに出力させることによりテストを行うステップと、
を更に備えるように構成しても良い。
【００３８】
【発明の実施の形態】
（第１の実施の形態）
本発明によるメモリ混載半導体集積回路装置の第１の実施の形態の構成を図１に示す。この第１の実施の形態のメモリ混載半導体集積回路装置１は、ゲートアレイあるいはスタンダードセルにより構成されるロジック部３と、メモリマクロ５と、メモリマクロ５の動作特性を評価するテスト回路１０と、を備えている。なお、このメモリ混載半導体集積回路装置１にはｎ個のテスト入力端子からなるテスト入力端子群２０およびｍ個のテスト出力端子からなるテスト出力端子群２１を有するＩ／Ｏ部２が設けられている。
【００３９】
テスト回路１０はテスト信号発生器１４と、スイッチ回路１６とを備えている。テスト信号発生器１４は、テスト入力配線２３を介してテスト入力端子群２０に接続される。そしてこのテスト信号発生器１４は図示しないテスタからテスト入力端子群２０およびテスト入力配線２３を介して送られてきたｎビットのテストコマンドをデコードして、メモリマクロ５をテスト動作させるための信号すなわちテスト信号１７ａ及び活性化された入力出力接続信号（出力切換信号）１５を発生する。なお、テスト信号発生器１４は、テストコマンドをデコードしないでテストコマンドをテスト信号として出力するように構成しても良い。
【００４０】
なお、テスト信号１７ａがメモリマクロ５に入力されると、メモリマクロ５からｍビットのテストデータ出力１７ｂが出力される。
【００４１】
スイッチ回路１６はテスト信号発生器１４から活性化された入力出力接続信号１５を受信したときにはテスト入力端子群２０およびテスト入力配線２３を介して送られてくるテストコマンドを選択する。上記活性化された入力出力接続信号１５を受信しないとき、すなわち入力出力接続信号が非活性状態のときにはメモリマクロ５から出力されるテストデータ出力１７ｂを選択して出力する。スイッチ回路１６の出力はテスト出力配線２４、テスト出力端子群２１を介して図示しないテスタに送られ、パス・フェイルが判断される。
【００４２】
なお、メモリマクロ５はテスト信号１７ａを受けるための端子およびテストデータ出力１７ｂを出力するための端子の他に、通常動作における入力１８ａを受けるための端子および通常動作におけるデータ出力１８ｂを出力するための端子を有している。
【００４３】
次にこの第１の実施の形態のメモリ混載半導体集積回路装置の動作を図２、図３を参照して説明する。説明を簡単にするため、テスト入力端子群２０に入力される信号を２ビットの信号ＴＩ［０］，ＴＩ［１］の信号とし、テスト出力端子群２１から出力される信号を２ビットの信号ＴＯ［０］，ＴＯ［１］とする。
【００４４】
まず図示しないテスタから、入力出力接続信号１５を活性化するための入力出力接続命令を示す信号ＴＩ［０］，ＴＩ［１］をテスト入力端子群２０に入力する（図２の時刻ｔ１  参照）。するとこの信号ＴＩ［０］，ＴＩ［１］はテスト配線２３を介してテスト信号発生器１４に送られ、このテスト信号発生器１４から活性化された入力出力接続信号１５が出力される（図２の時刻ｔ２  参照）。この活性化された入力出力接続信号１５をスイッチ回路１６が受信すると、スイッチ回路１６はテスト入力端子群２０から入力された信号を選択するように動作する。この状態で図示しないテスタからテスト入力端子群２０にテストコマンドを示す信号ＴＩ［０］，ＴＩ［１］を入力すると（図２の時刻ｔ３  参照）、この信号ＴＩ［０］，ＴＩ［１］はテスト入力配線２３を介してスイッチ回路１６に入力され、スイッチ回路１６からそのまま出力される。このスイッチ回路１６の出力はテスト出力配線２４を介してテスト出力端子群２１から出力される（図２の時刻ｔ４  参照）。このときテスト入力配線２３、スイッチ回路１６、およびテスト出力配線２４のいずれかに欠陥がなければ、テスト出力端子群２１から出力される信号ＴＯ［０］，ＴＯ［１］は、ＴＯ［０］＝ＴＩ［０］かつＴＯ［１］＝ＴＩ［１］となってテストコマンドに一致したものとなる。欠陥がある場合は信号ＴＯ［０］，ＴＯ［１］の値と対応する信号ＴＩ［０］，ＴＩ［１］の値とは異なるものとなる。最後に、図示しないテスタからリセット命令を示す信号ＴＩ［０］，ＴＩ［１］をテスト入力端子群２０に入力すると（図２の時刻ｔ５  参照）、テスト信号発生器１４によって入力出力接続信号１５が非活性状態にされる（図２の時刻ｔ６  参照）。これにより入力出力接続テストが終了する。
【００４５】
メモリマクロ５をテストする場合は、入力出力接続信号１５を活性化させないようなテストコマンドを用いて行えば良い。このようなテストコマンドがテスト入力端子群２０に入力されると、このテストコマンドはテスト信号発生器１４によってデコードされて、メモリマクロ５をテスト動作させるテスト信号１７ａとしてメモリマクロ５に送られる。するとテストマクロ５からテスト結果を示すテストデータ出力１７ｂがメモリマクロ５からスイッチ回路１６、テスト出力配線２４を介してテスト出力端子群２１に送られる。これによりメモリマクロ５に欠陥があるか否かを調べることができる。
【００４６】
以上説明したように、本実施の形態によれば、テスト入力配線２３を伝播するテスト入力信号を、スイッチ回路１６およびテスト出力配線２４を介してテスト出力端子群２１から出力することができる。このため、メモリマクロ５に欠陥があるのかそれともメモリマクロ５以外のテスト回路１０および配線２３，２４に欠陥があるのかの判別を迅速に行うことが可能となり、テストの解析にかかる時間を可及的に短くすることができる。これによりテスト時間を可及的に短くすることができる。
【００４７】
また通常、テスト信号発生器１４、スイッチ回路１６、テスト入力配線２３、テスト出力配線２４はコンピュータによって自動的に配置および配線される。
【００４８】
このため、図１では直線として描かれた配線は、実際には折れ曲がった配線である場合もある。更に、ｎ本のテスト入力配線２３も全て同じ長さであるとは限らない。即ち、ｎ本のテスト入力配線２３のそれぞれが異なる配線遅延を有する場合もある。このため、配線間でスキューが発生してしまう。しかし、本実施の形態において、テスト入力配線２３の配線遅延によるスキューの影響が無いような位置から、テスト入力配線２３を伝播するテスト入力信号をスイッチ回路１６に入力するように構成している。すなわち、テスト入力配線２３がテスト回路１０に入力して直ちにスイッチ回路１６に入力されている。このため、スキューに起因したテスト不良を防止することができるので、信頼性の高いテストを行うことが可能となる。このとき、テスト入力端子群２０に入力されるテスト入力信号のタイミングを変えてテストすることも可能となる。
【００４９】
また、上記実施の形態においては上記テスト入力信号はテスト入力配線２３から直接スイッチ回路１６に送られるように構成されている。しかし、上記テスト入力信号をテスト入力配線２３から、例えばバッファ（図示せず）等を介してスイッチ回路１６に送るように構成しても良い。
【００５０】
上記第１の実施の形態のメモリ混載半導体集積回路装置のテストの手順を図３に示す。まず図３のステップＦ１に示すように上述した入力出力接続テストを行う。すなわち入力出力接続信号１５を活性化して入力端子群２０または出力端子群２１からメモリマクロ５までの間に不良があるか否かのテストを行う。このとき不良が発見された場合（ＮＧの場合）は、上記メモリ混載半導体集積回路装置（チップ）は不良品であるとして、テストを終了する。不良が発見されず、ＯＫの場合は図３のステップＦ２に示すように通常のダイソートテスト、すなわち入力出力接続信号１５を非活性状態にしてメモリマクロ５のテストを行う。このとき不良が発見された場合（ＮＧの場合）は、不良品であるとしてテストを終了する。不良が発見されずＯＫの場合は良品として例えば組立等の次の工程を行う。このようにすることにより、入力端子群２０または出力端子群２１からメモリマクロ５までの間に不良がある半導体集積回路装置（チップ）をテストせずに済み、テスト時間を短縮することができる。
【００５１】
次に上記第１の実施の形態のメモリ混載半導体集積回路装置にかかるスイッチ回路１６の第１の具体例の構成を図４に示す。この具体例のスイッチ回路１６は、テスト入力端子群２０に含まれるテスト入力端子の数ｎとテスト出力端子群２１に含まれるテスト出力端子の数ｍとの間に
ｍ≦２ｎ≦２ｍ
の関係がある場合に用いられる。
【００５２】
この第１の具体例のスイッチ回路１６はｍ個のマルチプレクサ１６ａ０  ，…１６ａｍ  を有している。今、テスト入力端子群２０に入力されるテストコマンドのｎ個のビット値をＴＩ［０］，…，ＴＩ［ｎ−１］とし、メモリマクロ５から出力されるテストデータ出力１７ｂのｍ個のビット値をＭＯ［０］，…，ＭＯ［ｍ−１］とし、スイッチ回路１６から出力される信号のｍ個のビット値をＴＯ［０］，…，ＴＯ［ｍ−１］とする。マルチプレクサ１６ａｉ  （ｉ＝０，…，ｎ−１）はビット値ＴＩ［ｉ］を入力端子Ｅ１で受信し、ビット値ＭＯ［ｉ］を入力端子Ｅ２で受信し、入力出力接続信号１５をＳ端子で受信し、出力端子から信号ＴＯ［ｉ］を出力する。そしてマルチプレクサ１６ａｉ  （ｉ＝０，…，ｎ−１）は上記入力出力接続信号１５が活性状態のときには入力された２つのビット値ＴＩ［ｉ］，ＭＯ［ｉ］のうちビット値ＴＩ［ｉ］を選択し、非活性状態のときにはビット値ＭＯ［ｉ］を選択し、この選択したビット値を信号ＴＯ［ｉ］として出力するように構成されている。
【００５３】
また、残りのマルチプレクサ１６ａｉ  （ｉ＝ｎ，…，ｍ−１）は、入力端子Ｅ１でビット値ＴＩ［ｉ−ｎ］を受信し、入力端子Ｅ２でビット値ＭＯ［ｉ］を受信し、Ｓ端子で入力出力接続信号１５を受信し、出力端子から値ＴＯ［ｉ］を出力する。そしてこのマルチプレクサ１６ａｉ  （ｉ＝ｎ，…，ｍ−１）は上記入力出力接続信号１５が活性状態のときには入力された２つのビット値ＴＩ［ｉ−ｎ］，ＭＯ［ｉ］のうちビット値ＴＩ［ｉ］を選択し、非活性状態のときにはビット値ＭＯ［ｉ］を選択し、この選択したビット値をＴＯ［ｉ］として出力するように構成されている。
【００５４】
次にスイッチ回路１６の第２の具体例の構成を図５に示す。このスイッチ回路１６は
ｍ≦ｎ≦２ｍ
である場合に用いられるものであって、ｍ個のマルチプレクサ１６ｂ０  ，…１６ｂｍ−１  を備えている。
【００５５】
マルチプレクサ１６ｂｉ  （ｉ＝０，…，ｎ−ｍ−１）は、入力端子Ｅ１にビット値ＴＩ［ｉ］を受け、入力端子Ｅ２にビット値ＴＩ［ｍ＋ｉ］を受け、入力端子Ｅ３にビット値ＭＯ［ｉ］を受け、Ｓ端子に２ビットの入力出力接続信号１５を受け、出力端子から値ＴＯ［ｉ］を出力する。２ビットの入力出力接続信号１５の各ビット値を１５［０］，１５［１］とすると、上記マルチプレクサ１６ｂｉ  （ｉ＝０，…，ｎ−１）は、１５［０］が活性状態のとき（１５［０］＝「Ｈ」）、ＴＩ＜ｉ＞を選択し、１５［１］が活性状態のとき（１５［１］＝「Ｈ」）、ＴＩ［ｍ＋１］を選択し、１５［０］および１５［１］が共に非活性状態のとき（１５［０］＝１５［１］＝「Ｌ」）、ＭＯ［ｉ］を選択し、この選択したビット値をＴＯ［ｉ］として出力する。なお、１５［０］および１５［１］が共に「Ｈ」となる状態は禁止されているものとする。
【００５６】
また、残りのマルチプレクサ１６ｂｉ  （ｉ＝ｎ−ｍ，…，ｍ−１）は、入力端子Ｅ１にビット値ＴＩ［ｉ］を受け、入力端子Ｅ３にビット値ＭＯ［ｉ］を受け、入力端子Ｅ２に任意の信号、例えばＴＩ［ｉ］を受け、Ｓ端子に１５［０］，１５［１］からなる２ビットの入力出力接続信号１５を受け、出力端子からビット値ＴＯ［ｉ］を出力する。そしてこのマルチプレクサ１６ｂｉ  （ｉ＝ｎ−ｍ，…，ｍ−１）は１５［０］が活性状態のとき、入力端子Ｅ１に入力されたビット値を選択し、１５［１］が活性状態のとき、入力端子Ｅ２に入力されたビット値を選択し、１５［０］および１５［１］が共に非活性状態のとき、入力端子Ｅ３に入力されたビット値を選択し、この選択されたビット値をＴＯ［ｉ］として出力するように構成されている。
【００５７】
次に第１の実施の形態のメモリ混載半導体集積回路装置にかかるテスト信号発生器１４の具体的な構成を図６に示す。説明を簡単にするためにテスト入力端子群２０から送られてくるテストコマンドを示す信号を３ビットの信号ＴＩ［０］，ＴＩ［１］，ＴＩ［２］とする。そして、これらの信号ＴＩ［０］，ＴＩ［１］，ＴＩ［２］をデコードして入力出力接続信号１５を生成する機能のみを図６に示してある。すなわち、テストコマンドをデコードしてテスト信号１７ａを得る構成は図６では省略してある。
【００５８】
この図６に示すテスト信号発生器１４はＮＡＮＤゲート１４ａ，１４ｂと、ＲＳラッチ回路１４ｃとを備えている。ＲＳラッチ回路１４ｃはＳｎ  端子、Ｒｎ  端子への入力信号が各々「Ｌ」，「Ｈ」のときＱ端子から出力される信号は「Ｈ」となり、Ｓｎ  端子、Ｒｎ  端子への入力信号が各々「Ｈ」，「Ｌ」のときはＱ端子から出力される信号は「Ｌ」となり、Ｓｎ  端子、Ｒｎ  端子への入力信号が各々「Ｈ」，「Ｈ」のときはＱ端子から出力される信号は前の値が保持された信号となる。なおＳｎ  端子、Ｒｎ  端子への入力信号が各々「Ｌ」，「Ｌ」となることは禁止されている。
【００５９】
今、ＲＳラッチ回路１４ｃのＱ端子から出力される入力出力接続信号１５を活性化するテストコマンドはＴＩ［０］＝「Ｌ」，ＴＩ［１］＝「Ｈ」，ＴＩ［２］＝「Ｌ」である。このテストコマンドがテスト信号発生器１４に入力されると、ＮＡＮＤゲート１４ａの出力は「Ｌ」でＮＡＮＤゲート１４ｂの出力は「Ｈ」となるからＲＳラッチ回路１４ｃから出力される入力出力接続信号１５は活性化される。
【００６０】
また、入力出力接続信号１５を非活性状態に戻すテストコマンドはＴＩ［０］＝「Ｈ」，ＴＩ［１］＝「Ｈ」，ＴＩ［２］＝「Ｌ」である。このテストコマンドがテスト信号発生器１４に入力されると、ＮＡＮＤゲート１４ａの出力は「Ｈ」でＮＡＮＤゲー１４ｂの出力は「Ｌ」となるから、ＲＳラッチ回路１４ｃから出力される入力出力接続信号１５は「Ｌ」となって非活性状態にされる。
【００６１】
（第２の実施の形態）
次に本発明によるメモリ混載半導体集積回路装置の第２の実施の形態の構成を図７に示す。この第２の実施の形態のメモリ混載半導体集積回路装置は図１に示す第１の実施の形態のメモリ混載半導体集積回路装置においてスイッチ回路１６をスイッチ回路１６Ａに置換えた構成となっている。
【００６２】
このスイッチ回路１６Ａには、次の４種類の入力信号
ａ）テスト入力端子群２０を介して図示しないテスタから入力されるテスト信号、
ｂ）「Ｈ」レベルを示す電源電圧Ｖｃｃ信号、
ｃ）「Ｌ」レベルを示す接地電圧ＧＮＤ信号、
ｄ）メモリマクロ５から送られてくるテストデータ出力、
が入力される。そしてスイッチ回路１６Ａはテスト信号発生器１４から送られてくる入力出力接続信号１５に応じて上記４種類の入力の中から１種類の入力信号を選択し、この選択した入力信号をテスト出力配線２４を介してテスト出力端子群２１に出力するように構成されている。例えば、入力出力接続信号１５を３ビットの信号とし、そのビット値を示す信号を１５［０］，１５［１］，１５［２］とすると、信号１５［０］が活性状態のときには、テスト入力端子群２０を介して入力されたテスト信号が選択され、信号１５［１］が活性状態のときには電源電圧Ｖｃｃ信号が選択され、信号１５［２］が活性状態のときには接地電圧ＧＮＤ信号が選択され、３つの信号１５［０］，１５［１］，１５［２］のいずれもが活性状態でないときにはメモリマクロ５から出力されるテストデータ出力が選択されるように構成されている。
【００６３】
次にこの第２の実施の形態の動作を図８を参照して説明する。説明を簡単にするため、テスト入力端子群２０を介して入力されるテストコマンドは２ビットの信号ＴＩ［０］，ＴＩ［１］とし、テスト出力端子群２１から出力される信号を２ビットの信号ＴＯ［０］，ＴＯ［１］と仮定する。図８に示すように時刻ｔ０  に入力出力接続命令がテスト入力端子群２０に入力されると、テスト信号発生器１４から出力される入力出力接続信号１５のうち信号１５＜０＞が時刻ｔ１  で活性化される。その後、時刻ｔ２  でテスト入力端子２０を介して図示しないテスタからテストデータが入力されると、このテストデータがスイッチ回路１６によって選択されて時刻ｔ３  でテスト出力端子群２１から出力される。このとき、テスト入力配線２３、テスト回路１０、およびテスト出力配線２４に不良がなければ、テスト出力端子群２１から出力されるＴＯ［０］，ＴＯ［１］は、テスト入力端子群２０に入力された信号ＴＩ［０］，ＴＩ［１］に各々一致することになる。
【００６４】
これに反して例えば図８の時刻ｔ４  に示すように信号ＴＯ［０］は入力された信号ＴＩ［０］一致するが、信号ＴＯ［１］が、入力された信号ＴＩ［１］に一致しない場合は、テスト入力配線２３、テスト回路１０、またはテスト出力配線２４のいずれかに不良があることになる。この場合は、上記のうちのどれに不良があるかを特定するために入力出力接続信号１５のうちの１５［０］を非活性状態にするとともに信号１５［１］を活性状態にするＶｃｃ出力命令をテスト入力端子群２０に入力すると（時刻ｔ５  参照）、テスト信号発生器１４によって信号１５［０］は非活性状態にされ、信号１５［１］は活性状態にされる（時刻ｔ６  参照）。すると、ＴＯ［０］，ＴＯ［１］は共に「Ｈ」レベルになる（図８の時刻ｔ７  参照）。
【００６５】
次に接地出力命令をテスト入力端子群２０に入力すると（時刻ｔ８  参照）、テスト信号発生器１４によって信号１５［１］は非活性状態にされ、信号１５［２］は活性状態にされる（時刻ｔ９  参照）。するとＴＯ［０］，ＴＯ［１］は共に「Ｌ」レベルとなる（図８の時刻ｔ１０参照）。次に上記入力出力接続テストを終了させるリセット命令をテスト入力端子群２０に入力すると（時刻ｔ１１参照）、入力出力接続信号１５が全て非活性状態にされ（時刻ｔ１２参照）、入力出力接続テストが終了する。この場合、Ｖｃｃ出力命令、接地出力命令が入力されたとき、すなわち上記命令を入力するとき以外はテスト入力配線２３が用いられないときに不良が発見されず、テスト入力配線２３を介してテストデータ入力されたときに不良が発見されたため、欠陥はテスト入力配線２３に欠陥があると推定されることになる。仮にテスト出力配線２４に欠陥があれば、Ｖｃｃ出力命令または接地出力命令が入力されたときに不良が発見されることになる。
【００６６】
以上説明したことにより、テスト入力配線２３およびテスト出力配線２４のうちのどちらに欠陥があるか否かを容易に調べることが可能となり、テスト解析に要する時間を短縮することができる。これによりテスト時間を短くすることができる。
【００６７】
更にこの第２の実施の形態も第１の実施の形態と同様に、テスト入力配線２３を伝播するテスト入力信号を、スイッチ回路１６Ａおよびテスト出力配線２４を介してテスト出力端子群２１から出力することができる。このため、メモリマクロ５に欠陥があるのかそれともメモリマクロ５以外の部分に欠陥があるのかの判別を迅速に行うことが可能となり、テスト解析に要する時間を更に短縮することができる。
【００６８】
また、第１の実施の形態で説明したと同様に、テスト入力配線２３の配線遅延によるスキューの影響が無いような位置から、テスト入力配線２３を伝播するテスト入力信号をスイッチ回路１６Ａに入力するように構成している。すなわち、テスト入力配線２３がテスト回路１０に入力して直ちにスイッチ回路１６Ａに入力されている。このため、スキューに起因したテスト不良を防止することが可能となり、信頼性の高いテストを行うことができる。
【００６９】
またこのときテスト入力信号のタイミングを変えてテストすることも可能である。
【００７０】
また、第１の実施の形態で説明したと同様にテスト入力配線２３からのテスト入力信号を、例えばバッファ（図示せず）等を介してスイッチ回路１６Ａに送るように構成しても良い。
【００７１】
なお、第２の実施の形態においてメモリマクロをテストする場合は、第１の実施の形態の場合と同様に入力出力接続信号１５を非活性状態にしてテスト入力端子群２０にテストコマンドを入力して行う。
【００７２】
（第３の実施の形態）
次に本発明によるメモリ混載半導体集積回路装置の第３の実施の形態の構成を図９に示す。この第３の実施の形態のメモリ混載半導体集積回路装置は、図１に示す第１の実施の形態のメモリ混載半導体集積回路装置において、クロックに同期して動作するフリップフロップ回路１２を新たに設けた構成となっている。このフリップフロップ回路１２は図面上では１個しか示されていないがテスト入力端子の数に等しい個数だけ設けられている。そしてこのフリップフロップ回路１２はテスタ４０からリード配線４２、プローブカード針４３、テストクロック入力端子２２、およびテストクロック入力配線２５を介して送られてくるテストクロックに同期して、テストコマンドまたはテストデータを取込み、テスト信号発生器１４およびスイッチ回路１６に送出する。なお、上記テストコマンドまたはテストデータはテスタ４０からリード配線４２、プローブカード針４３、テスト入力端子２０、およびテスト入力配線２３を介して入力される。
【００７３】
この実施の形態においては、テストを行う場合は、まずプローブカード針４３をテスト入力端子群２０、テスト出力端子群２１、およびテストクロック入力端子２２に各々接触させ、テストコマンドをテスタ４０から発生することにより行う。テスト入力端子群２０およびテスト出力端子群２１からメモリマクロ５の入口までのテストは、第１の実施の形態の場合と同様に、テスト信号発生器１４からスイッチ回路１６に送られる入力出力接続信号１５を活性状態にして行う。またメモリマクロ５をテストする場合は第１の実施の形態の場合と同様に、上記入力出力接続信号１５を非活性状態にして行う。なお上記テストにおいて、第１の実施の形態と異なるのはテストコマンドがテストクロックに同期してフリップフロップ１２によって取込まれた後、テスト信号発生器１４に送られることである。
【００７４】
このようにして第３の実施の形態は第１の実施の形態と同様のテストを行うことができる。
【００７５】
以上説明したように、この第３の実施の形態においては、テストコマンドがテストクロックに同期して取込まれるのでテストコマンド間のスキューは考慮しなくても良く、テスト回路１０が誤動作するのを防止することができる。また、この第３の実施の形態も第１の実施の形態と同様に、テスト入力配線２３を伝播するテスト入力信号を、スイッチ回路１６およびテスト出力配線２４を介してテスト出力端子群２１から出力することができる。このため、メモリマクロ５に欠陥があるのかそれともメモリマクロ５以外の部分に欠陥があるのかの判別を迅速に行うことが可能となり、テスト解析に要する時間を短縮することができる。これにより、テスト時間を短くすることができる。
【００７６】
更にこの第３の実施の形態のメモリ混載半導体集積回路装置においては、キャリブレーション即ち、テスト入力端子群２０の各々の端子に入力されるテスト入力信号のセットアップ時間およびホールド時間の決定を容易に行うことが可能である。このキャリブレーションの方法を図１０乃至図１３を参照して説明する。
【００７７】
以下説明を簡単にするためにテスト入力端子群２０から入力されるテストコマンドまたはテストデータは２ビットの信号ＴＩ［０］，ＴＩ［１］とし、テスト出力端子群２１から出力されるテストデータ出力を２ビットの信号ＴＯ［０］，ＴＯ［１］とする。
【００７８】
「Ｈ」側のセットアップ時間を決定する方法を図１０を参照して説明する。まず入力出力接続信号１５を活性状態にするテストコマンドを、テストクロック入力端子２２に入力されるテストクロックに同期してテスタ４０からテスト入力端子群２０に送出する（図１０の時刻ｔ０  参照）。すると、このテストコマンドはフリップフロップ１２に上記テストクロックに同期して取込まれ、テスト信号発生器１４に送られる。そしてテスト信号発生器１４によって次のテストクロックの立上がりで入力出力接続信号１５が活性状態（本実施の形態では「Ｈ」状態）にされる（時刻ｔ１  参照）。この状態においては、スイッチ回路１６からテスト出力配線２４を介してテスト出力端子群２１に出力される信号は、テスト回路等に不良がなければテスト入力端子群２０からテスト入力配線２３およびフリップフロップ回路１２を介してスイッチ回路１６に入力された信号となる。このため、入力出力接続信号１５が活性状態になった後の最初のテストクロックの立上がりから、テスト入力端子群２０に入力されたデータがそのままテスト出力端子群２１に出力されることになる。
【００７９】
まず、確実に入力され得るセットアップタイミング（図１０においては、２ｎｓ）でテスト入力端子群２０に入力される信号ＴＩ［０］，ＴＩ［１］を各々「Ｈ」，「Ｈ」レベルとする（時刻ｔ２  参照）。これらの信号はフリップフロップ１２によってテストクロックの次の立上がりで取込まれ（時刻ｔ３  参照）、そのサイクル内でテスト出力端子群２１から出力される信号ＴＯ［０］，ＴＯ［１］が各々「Ｈ」，「Ｈ」レベルとなる（時刻ｔ４  参照）。その後、次のテストクロックの立上がりのとき確実に入力されるホールドタイミング（図１０においては、２ｎｓ（図示せず））で、信号ＴＩ［０］，ＴＩ［１］を各々「Ｌ」，「Ｌ」レベルにする（時刻ｔ５  参照）。これらの信号はフリップフロップ１２によって、次のテストクロックの立上がりで取込まれ（時刻ｔ６  参照）、そのサイクル内で信号ＴＯ［０］，ＴＯ［１］が各々「Ｌ」，「Ｌ」レベルとなる（時刻ｔ７  参照）。
【００８０】
続いてセットアップタイミングを所定時間（図１０においては１ｎｓ）だけ少なくして上述のステップを繰返す。なお、信号ＴＩ［０］，ＴＩ［１］を各々「Ｈ」，「Ｈ」レベルから「Ｌ」，「Ｌ」レベルにするホールドタイミングは変えずに確実に入力されるタイミング（図１０では２ｎｓ）とする。このようにすることにより、出力信号ＴＯ［０］，ＴＯ［１］は各々一旦「Ｌ」，「Ｌ」レベルにるので、入力信号ＴＩ［０］，ＴＩ［１］の「Ｈ」レベルが入力されるようになったとき、すなわち出力信号ＴＯ［０］，ＴＯ［１］が「Ｈ」レベルにならなくなったときの１ステップ前のセットアップ時間が「Ｈ」側のセットアップ時間となる。図１０においては、信号ＴＩ［１］は、テストクロックの立上がりと同時に「Ｈ」レベルが入力されると（時刻ｔ８  参照）、フリップフロップ１２に取込まれなくなるので（時刻ｔ９  参照）、信号ＴＩ［１］の「Ｈ」側のセットアップ時間は１ｎｓ必要であることが分かる。また信号ＴＩ［０］については、テストクロックより１ｎｓ遅らせるとフリップフロップ１２に取込まれなくなるので（時刻ｔ１０，ｔ１１参照）、信号ＴＩ［０］の「Ｈ」側のセットアップ時間は０ｎｓであることが分かる。したがって信号ＴＩ［１］はテストクロックより１ｎｓ早く入力する必要があることになる。
【００８１】
最後に時刻ｔ１２でリセット命令をテスト入力端子群２０に入力すると、テストクロックの次の立上がりでフリップフロップ１２に取込まれ、テスト信号発生器１４から出力される入力出力接続信号１５が非活性状態となる（時刻ｔ１３参照）。この後、メモリマクロ５をテストすることが可能となる。
【００８２】
次に図１１を参照して「Ｌ」側のセットアップ時間を決定する方法を説明する。
【００８３】
まず、入力出力接続信号１５を活性状態にするテストコマンド（入力出力接続命令）をテスト入力端子群２０に入力し（図１１の時刻ｔ０  参照）、入力出力接続信号１５を活性状態にする（時刻ｔ１  参照）。
【００８４】
続いて確実に入力され得るセットアップタイミング（図１１においては２ｎｓ）で、入力信号ＴＩ［０］，ＴＩ［１］を各々「Ｌ」，「Ｌ」レベルとする（時刻ｔ２  参照）。これらの信号はフリップフロップ１２によってテストクロックの次の立上がりで取込まれ（時刻ｔ３  参照）、そのサイクル内で出力信号ＴＯ［０］，ＴＯ［１］が各々「Ｌ」，「Ｌ」レベルとなる（時刻ｔ４  参照）。その後、テストクロックの次の立上がりのとき確実に入力されるホールドタイミング（図１１においては２ｎｓ（図示せず））で信号ＴＩ［０］，ＴＩ［１］を各々「Ｈ」，「Ｈ」レベルにする（時刻ｔ５  参照）。これらの信号はフリップフロップ１２によって、テストクロックの次の立上がりで取込まれ（時刻ｔ６  参照）、そのサイクル内で信号ＴＯ［０］，ＴＯ［１］が各々「Ｈ」，「Ｈ」レベルとなる（時刻ｔ７  参照）。
【００８５】
続いてセットアップタイミングを所定時間（図１１においては１ｎｓ）だけ少なくして上述のステップを繰返す。このようにすることにより、出力信号ＴＯ［０］，ＴＯ［１］は各々一旦「Ｈ」，「Ｈ」レベルになるので、入力信号ＴＩ［０］，ＴＩ［１］の「Ｌ」レベルが入力されなくなったとき、すなわち出力信号ＴＯ［０］，ＴＯ［１］が「Ｌ」レベルにならなくなったときの１ステップ前のセットアップ時間が、「Ｌ」側のセットアップ時間となる。図１１においては信号ＴＩ［１］は、テストクロックの立上がりと同時に「Ｌ」レベルが入力されると（時刻ｔ８  参照）、フリップフロップ１２に取込まれなくなるので（時刻ｔ９  参照）、信号ＴＩ［１］の「Ｌ」側のセットアップ時間は１ｎｓ必要であることが分かる。また信号ＴＩ［０］については、テストクロックより１ｎｓ遅らせると、フリップフロップ１２に取込まれなくなるので（時刻ｔ１０，ｔ１１参照）、信号ＴＩ［０］の「Ｌ」側のセットアップ時間は０ｎｓであることが分かる。
【００８６】
最後に時刻ｔ１２でリセット命令をテスト入力端子群２０に入力すると、テストクロックの次の立上がりでフリップフロップ１２に取込まれ、テスト信号発生器１４から出力される入力出力接続信号１５が非活性状態となる（時刻ｔ１３参照）。図１０、図１１から分かるようにセットアップ時間は信号ＴＩ［０］は０ｎｓ、信号ＴＩ［１］は１ｎｓであるため、テスタ４０から入力する場合、信号ＴＩ［０］は０ｎｓ、信号ＴＩ［１］は１ｎｓのセットアップ時間を設定する。
【００８７】
次に図１２を参照して「Ｈ」側のホールド時間を決定する方法を説明する。
【００８８】
まず入力出力接続信号１５を活性状態にする入力出力接続命令をテスト入力端子群２０に入力し（図１２の時刻ｔ０  参照）、入力出力接続信号１５を活性状態にする（時刻ｔ１  参照）。
【００８９】
続いて確実に入力され得るセットアップタイミング（図１２においては２ｎｓ（図示せず））で、入力信号ＴＩ［０］，ＴＩ［１］を各々「Ｈ」，「Ｈ」レベルとする（時刻ｔ２  参照）。これらの信号はフリップフロップ１２によってテストクロックの次の立上がりで取込まれ（時刻ｔ３  参照）、そのサイクル内で出力信号ＴＯ［０］，ＴＯ［１］が各々「Ｈ」，「Ｈ」レベルとなる（時刻ｔ４  参照）。
【００９０】
その後、テストクロックの次の立上がりのとき確実に入力されるホールドタイミング（図１２においては２ｎｓ）で信号ＴＩ［０］，ＴＩ［１］を各々「Ｌ」，「Ｌ」レベルにする（時刻ｔ５  参照）。これらの信号はフリップフロップ１２によって、テストクロックの次の立上がりで取込まれ（時刻ｔ６  参照）、そのサイクル内で信号ＴＯ［０］，ＴＯ［１］が各々「Ｌ」，「Ｌ」レベルとなる（時刻ｔ７  参照）。
【００９１】
続いてホールドタイミングを所定時間（図１２においては１ｎｓ）だけ少なくして上述のステップを繰返す。このようにすることにより、出力信号ＴＯ［０］，ＴＯ［１］は各々一旦「Ｌ」，「Ｌ」レベルとなるので、入力信号ＴＩ［０］，ＴＩ［１］の「Ｈ」レベルが入力されなくなったとき、すなわち出力信号ＴＯ［０］，ＴＯ［１］が「Ｈ」レベルにならなくなったときの１ステップ前のホールド時間が「Ｈ」側のホールド時間となる。図１２におていは、信号ＴＩ［０］の「Ｈ」側のホールド時間は１ｎｓであり（時刻ｔ８  ，ｔ９  参照）、信号ＴＩ［１］の「Ｈ」側のホールド時間は０ｎｓである（時刻ｔ１０，ｔ１１参照）。
【００９２】
最後に時刻ｔ１２でリセット命令をテスト入力端子群２０に入力すると、このリセット命令はテストクロックの次の立上がりでフリップフロップ１２に取込まれ、テスト信号発生器１４から出力される入力出力接続信号１５が非活性状態となる（時刻ｔ１３参照）。
【００９３】
次に図１３を参照して「Ｌ」側のホールドタイミングを決定する方法を説明する。
【００９４】
まず入力出力接続命令をテスト入力端子群２０に入力し（図１３の時刻ｔ０  参照）、入力出力接続信号１５を活性状態にする（時刻ｔ１  参照）。
【００９５】
続いて確実に入力され得るセットアップタイミング（図１３においてはセットアップ時間が２ｎｓ（図示せず））で、入力信号ＴＩ［０］，ＴＩ［１］を各々「Ｌ」，「Ｌ」レベルとする（時刻ｔ２  参照）。これらの信号はフリップフロップ１２によってテストクロックの次の立上がりで取込まれ（時刻ｔ３  参照）、そのサイクル内で出力信号ＴＯ［０］，ＴＯ［１］が各々「Ｌ」，「Ｌ」レベルとなる（時刻ｔ４  参照）。
【００９６】
その後、テストクロックの次の立上がりのとき確実に入力されるホールドタイミング（図１３においてはホールド時間が２ｎｓ）で信号ＴＩ［０］，ＴＩ［１］を各々「Ｈ」，「Ｈ」レベルにする（時刻ｔ５  参照）。これらの信号はフリップフロップ１２によって、テストクロックの次の立上がりで取込まれ（時刻ｔ６  参照）、そのサイクル内で信号ＴＯ［０］，ＴＯ［１］が各々「Ｈ」，「Ｈ」レベルとなる（時刻ｔ７  参照）。
【００９７】
続いてホールドタイミングを所定時間（図１３においては１ｎｓ）だけ少なくして上述のステップを繰返す。このようにすることにより、出力信号ＴＯ［０］，ＴＯ［１］は各々一旦「Ｈ」，「Ｈ」レベルとなるので、入力信号ＴＩ［０］，ＴＩ［１］の「Ｌ」レベルが入力されなくなったとき、すなわち出力信号ＴＯ［０］，ＴＯ［１］が「Ｌ」レベルにならなくったときの１ステップ前のホールド時間が「Ｌ」側のホールド時間となる。図１３においては、信号ＴＩ［０］の「Ｌ」側のホールド時間は１ｎｓであり、信号ＴＩ［１］の「Ｌ」側のホールドタイミングは０ｎｓである（時刻ｔ１０，ｔ１１参照）。
【００９８】
最後に、時刻ｔ１２でリセット命令をテスト入力端子群２０に入力すると、このリセット命令はテストクロックの次の立上がりでフリップフロップ１２に取込まれ、入力出力接続信号１５が非活性状態になる（時刻ｔ１３参照）。
【００９９】
図１２、図１３から分かるようにホールド時間はＴＩ［０］が１ｎｓ、ＴＩ［１］が０ｎｓであるため、テスタ４０から入力する場合はＴＩ［０］は０ｎｓ、ＴＩ［１］は１ｎｓのホールド時間を設定する。
【０１００】
以上説明したようにしてテスト入力信号のセットアップ時間およびホールド時間を設定することができるので、１端子づつテスト回路１０の入口までの経路についてキャリブレーションを容易に行うことが可能となり、テストに要する時間を可及的に短かくすることができる。
【０１０１】
上述のキャリブレーションを用いた高速テストの手順を図１４を参照して説明する。まず図１０乃至図１３で説明した方法を用いて（図１４のステップＦ１０参照）、各端子のスキュー値すなわちセットアップ時間およびホールド時間を取得する（図１４のステップＦ１１参照）。このスキュー値の取得は、各チップまたは各ウェハーまたは各ロット単位で行う。そしてこの取得されたスキュー値はテスタ４０の変数として取込まれ、このスキュー値を有する信号を用いて高速テストを行う（図１４のステップＦ１２参照）。
【０１０２】
このように上述のキャリブレーション機能を用いてより正確な高速テストを実施することができる。
【０１０３】
なお、上述の第３の実施の形態のメモリ混載半導体集積回路装置をテストする場合には、端子群２０，２１，２２とテスタ４０との間にはリード配線４２とプローブカード針４３を用いて接続した。メモリ混載半導体集積回路装置が図１５に示すようにモールド樹脂２８で封止されている場合には、各端子群２０，２１，２２とボンディング線２６によって接続された外側の端子２９ａ，２９ｂ，２９ｃにテスタ４０のリード配線４２を接続すれば良い。この場合、ボンディング線２６の長さは全て同じなので、テスタ４０からメモリ混載半導体集積回路装置までのスキューを考慮する必要がないという利点がある。
【０１０４】
（第４の実施の形態）
次に本発明によるメモリ混載半導体集積回路装置の第４の実施の形態の構成を図１６に示す。この第４の実施の形態のメモリ混載半導体集積回路装置は、図示しないロジック部と、メモリマクロ５と、テスト回路１０と、ｎ個のテスト入力端子２００  ，…，２０ｎ−１  からなるテスト入力端子群２０と、ｍ個のテスト出力端子からなるテスト出力端子群２１と、クロック信号ＣＬＫが入力されるＣＬＫ端子２２と、制御信号２８が入力される制御信号入力端子２７と、を備えている。
【０１０５】
テスト回路１０は、タイミング調整回路５００  ，…，５０ｎ−１  と、テスト信号発生器１４と、テストデータ出力ドライバ１８と、を備えている。タイミング調整回路５０ｉ  （ｉ＝０，…，ｎ−１）は、テスト入力端子２０ｉ  を介して送られてくるテスト入力信号（テストコマンドまたはテストデータ）を、制御信号２８に応じて、クロック信号ＣＬＫに同期して取込んで１クロック後に出力するか、または直ちに取込んで直ちに出力するように構成されている。このタイミング調整回路５０ｉ  （ｉ＝０，…，ｎ−１）は例えば図１７に示すように、リセット機能を有するＤ型のフリップフロップ５１と、スイッチ回路５２とから構成される。このタイミング調整回路５０ｉ  （ｉ＝０，…，ｎ−１）においては、フリップフロップ５１の入力端子にはテスト入力端子２０ｉ  を介して送られてくるテスト入力信号が入力され、リセット端子には制御信号２８が入力され、クロック端子にはクロック信号ＣＬＫが入力される。またスイッチ回路５２はＯＲ回路５２ａと、ＡＮＤ回路５２ｂとから構成される。そしてＯＲ回路５２ａはテスト入力信号と制御信号２８とに基づいてＯＲ演算を行い、演算結果をＡＮＤ回路５２ｂに送出する。ＡＮＤ回路５２ｂはフリップフロップ５１の出力とＯＲ回路５２ａの出力とに基づいてＡＮＤ演算を行い、演算結果である出力信号５５をテスト信号発生器１４に送出する。
【０１０６】
上記タイミング調整回路５０ｉ  （ｉ＝０，…，ｎ−１）の動作を図１８を参照して説明する。初期状態で、図１７に示すフリップフロップ５１内のノードＮ１とノードＮ２は「Ｌ」レベルであるものとする。制御信号２８が「Ｈ」レベルの状態のときにクロック信号ＣＬＫが入力されると、このクロック信号ＣＬＫの立上がり時にテスト入力信号のデータがラッチされるとともにノードＮ１のデータがノードＮ２へ転送される。またクロック信号ＣＬＫの立上がり時には、ラッチされていたデータがノードＮ１へ転送されるが、ノードＮ２のデータは前の値を保持している。したがって図１８に示す時刻ｔ０  でラッチされたテスト入力信号のデータＡは、時刻ｔ１  でノードＮ１へ転送され、時刻ｔ２  でノードＮ１からノードＮ２に転送される。このため、時刻ｔ２  後にデータＡが論理ゲート回路５２から出力信号５５として出力される。なお、時刻ｔ２  ではデータＢがラッチされるため、時刻ｔ２  より１クロック後の時刻ｔ３  ではデータＢが出力信号５５として出力される。
【０１０７】
一方、制御信号２８が「Ｌ」レベルの状態のときには、フリップフロップ５１のノードＮ１およびノードＮ２は「Ｈ」レベルに固定されるため、クロック信号ＣＬＫに同期した動作は行われず、入力されたテスト入力信号が直ちにスイッチ回路５２から出力される。したがって図１８の時刻ｔ４  において制御信号２８が「Ｌ」レベルとなるため、入力されたテスト入力信号がそのままスイッチ回路５２から出力されることになる。
【０１０８】
テスト信号発生器１４はタイミング調整回路５００  ，…，５０ｎ−１  から送られて来るテスト入力信号（テストコマンド）をデコードし、メモリマクロ５をテストするテスト信号１７ａを発生する。なお、クロック信号ＣＬＫはメモリマクロ５にも送られている。テスト信号１７ａを受けたメモリマクロはテストデータ出力１７ｂをテストデータ出力ドライバ１８を介してテスト出力端子群２１に出力する。なおテスト信号発生器１４はテストコマンドをデコードしないでテストコマンドをテスト信号として出力するように構成しても良い。
【０１０９】
以上説明したように本実施の形態においては、テスト入力端子群２０を介して入力されたテスト入力信号を制御信号２８に応じて、タイミング調整回路５０ｉ  （ｉ＝０，…，ｎ−１）がクロック信号ＣＬＫに同期して取込んでテスト信号発生器１４に送出するか、またはクロック信号ＣＬＫに関係なく直ちに取込んでテスト信号発生器１４に送出するように構成されているため、上記制御信号を「Ｌ」レベルにすることによりメモリマクロ５の入力信号のタイミングを変えてテストすることが可能となり、入力信号の遅れおよび進みに関する仕様をメモリマクロ５が満足しているか否かをテストすることができる。
【０１１０】
また制御信号を「Ｈ」レベルにしてクロック信号ＣＬＫに同期してテスト入力信号を取込むことにより、テスト信号発生器１４に入力する際のスキューを無視することが可能となり、テスト回路１０が誤動作するのを防止することができる。
【０１１１】
（第５の実施の形態）
次に本発明によるメモリ混載半導体集積回路装置の第５の実施の形態の構成を図１９に示す。この実施の形態のメモリ混載半導体集積回路装置は、図１６に示す第４の実施の形態のメモリ混載半導体集積回路装置のテスト信号発生器１４をテスト信号発生器１４Ａに置換えるとともに制御信号入力端子２７を削除した構成となっている。そしてテスト信号発生器１４Ａは、テスト入力端子群２０およびタイミング調整回路５００  ，…，５０ｎ−１  を介して送られてくる特定のテストコマンドに基づいて制御信号２８を発生し、それ以外のテストコマンドをデコードしてテスト信号を発生し、メモリマクロ５に送出するように構成されている。
【０１１２】
このテスト信号発生器１４Ａの制御信号２８を発生する部分の具体的な構成を図２０に示す。このテスト信号発生器１４ＡはＮＡＮＤゲート１４ａ，１４ｂと、Ｒ−Ｓ型フリップフロップ１４ｃとを備えている。なお、説明を簡単にするため図２０においてはテスト入力端子２００  ，…，２０ｎ−１  の個数ｎは３、したがってタイミング調整回路５００  ，…，５０ｎ−１  からテスト信号発生器１４Ａに送られてくるテストコマンド５５は３ビットのコマンド入力信号５５［０］，５５［１］，５５［２］からなると仮定している。
【０１１３】
ＮＡＮＤゲート１４ａはコマンド入力信号５５［０］，５５［１］の反転信号と、コマンド入力信号５５［２］とに基づいてＮＡＮＤ演算を行い、演算結果をＲ−Ｓ型フリップフロップ１４ｃのセット端子Ｓｎ  に送出する。ＮＡＮＤゲート１４ｂはコマンド入力信号５５［０］，５５［１］と、コマンド入力信号５５［２］の反転信号とに基づいてＮＡＮＤ演算を行い、演算結果をＲ−Ｓ型フリップフロップ１４ｃのリセット端子Ｒｎ  に送出する。
【０１１４】
Ｒ−Ｓ型フリップフロップ１４ｃはセット端子に入力される信号Ｓｎ  が「Ｌ」レベルでかつリセット端子に入力される信号Ｒｎ  が「Ｈ」レベルのときは、制御信号２８となる出力信号Ｑｎ  が「Ｌ」レベルとなるように動作する。また信号Ｓｎ  が「Ｈ」レベルでかつ信号Ｒｎ  が「Ｌ」レベルのときは信号Ｑｎ  が「Ｈ」レベルとなるように動作する。また、信号Ｓｎ  ，Ｒｎ  が共に「Ｈ」レベルのときには信号Ｑｎ  が前の状態を保持するように動作する。なお、信号Ｓｎ  ，Ｒｎ  が共に「Ｌ」レベルとなる入力は禁止されている。
【０１１５】
このテスト信号発生器１４Ａの動作を説明する。
【０１１６】
制御信号２８の初期状態は「Ｌ」レベルとする。このとき、制御信号２８を活性化するためのテストコマンド、すなわちコマンド入力信号５５［０］が「Ｈ」レベル、信号５５［１］が「Ｈ」レベル、信号５５［２］が「Ｌ」レベルであるテストコマンド５５がテスト信号発生器１４Ａに入力されると、ＮＡＮＤゲート１４ａの出力は「Ｈ」レベル、ＮＡＮＤゲート１４ｂの出力は「Ｌ」レベルとなるので、Ｒ−Ｓ型フリップフロップ１４ｃの出力、すなわち制御信号２８は「Ｈ」レベルとなり、活性状態となる。
【０１１７】
一方、制御信号２８を活性状態から非活性状態にするテストコマンド、すなわちコマンド入力信号５５［０］が「Ｌ」レベル、信号５５［１］が「Ｌ」レベル、信号５５［２］が「Ｈ」レベルであるテストコマンド５５がテスト信号発生器１４Ａに入力されると、ＮＡＮＤゲート１４ａの出力は「Ｌ」レベル、ＮＡＮＤゲート１４ｂの出力は「Ｈ」レベルとなるので、フリップフロップ１４ｃから出力される制御信号２８は「Ｌ」となり、非活性状態になる。
【０１１８】
以上説明したように特定のテストコマンドを入力することにより制御信号２８を活性状態にしたり、非活性状態にすることが可能となるので、この第５の実施の形態のメモリ混載半導体集積回路装置も第４の実施の形態と同様にテストを行うことができる。これにより、第４の実施の形態と同様の効果を有することができる。
【０１１９】
なお、この第５の実施の形態は第４の実施の形態に比べて制御信号入力端子２７を省略することが可能となる。
【０１２０】
（第６の実施の形態）
次に本発明によるメモリ混載半導体集積回路装置の第６の実施の形態の構成を図２１に示す。この第６の実施の形態のメモリ混載半導体集積回路装置は、図１９に示す第５の実施の形態のメモリ混載半導体集積回路装置において、テスト信号発生器１４Ａ、テストデータ出力ドライバ１８を各々テスト信号発生器１４Ｂ、スイッチ回路６１に置換えた構成となっている。
【０１２１】
テスト信号発生器１４Ｂは第５の実施の形態のテスト信号発生器１４Ａの機能の他に、特定のテストコマンドに基づいて、出力切換信号６０をスイッチ回路６１に送る機能を有している。スイッチ回路６１は出力切換信号６０に応じて、メモリマクロ５から送られてくるテストデータ出力かまたは、タイミング調整回路５００  ，…，５０ｎ−１  の出力を選択してテスト出力端子群２１に送出するように構成されている。
【０１２２】
テスト信号発生器１４Ｂの制御信号２８を発生する部分と、出力切換信号６０を発生する部分の具体的な構成を図２２に示す。このテスト信号発生器１４Ｂは、ＮＡＮＤゲート１４ａ，１４ｂおよびＲ−Ｓ型フリップフロップ１４ｃからなる制御信号２８を発生する部分と、ＮＡＮＤゲート１４ｄおよびＲ−Ｓ型フリップフロップ１４ｅからなる出力切換信号６０を発生する部分とを有している。制御信号２８を発生する部分は第５の実施の形態で説明済のため、説明を省略する。なお、説明を簡単にするため図２２においては、第５の実施の形態の場合と同様にテスト信号発生器１４Ｂに入力されるテストコマンド５５は３ビットのコマンド入力信号５５［０］，５５［１］，５５［２］からなるものと仮定する。
【０１２３】
ＮＡＮＤゲート１４ｄはコマンド入力信号５５［０］の反転信号、コマンド入力信号５５［１］，５５［２］に基づいてＮＡＮＤ演算を行い、演算結果をＲ−Ｓ型フリップフロップ１４ｅのセット端子Ｓｎ  に送出する。またフリップフロップ１４ｅは、リセット端子Ｒｎ  にＮＡＮＤゲート１４ｂの出力が入力され、出力端子Ｑから出力切換信号６０が出力される構成となっている。したがってこの例においては、コマンド入力信号５５［０］が「Ｈ」レベル、信号５５「１］，５５［２］が共に「Ｌ」レベルのときにのみ、出力切換信号６０が「Ｈ」になる。
【０１２４】
次にスイッチ回路６１の具体的な構成を図２３に示す。図２３に示すスイッチ回路６１はテスト入力端子群２０のテスト入力端子の個数ｎとテスト出力端子群２１のテスト出力端子の個数ｍが同じ場合、すなわちｍ＝ｎの場合の構成を示している。このスイッチ回路６１は各タイミング調整回路５０ｉ  （ｉ＝０，…，ｎ−１）毎に、インバータ６２と、ＮＡＮＤゲート６４，６５，６６と、インバータ６７，６８とを備えている。
【０１２５】
ＮＡＮＤゲート６４は出力切換信号６０をインバータ６２によって反転した信号と、メモリマクロ５の出力（ｍ個の出力のうちの１つの出力）とを受けてＮＡＮＤ演算を行い、演算結果をＮＡＮＤゲート６６に送出する。ＮＡＮＤゲート６５はタイミング調整回路５０ｉ  （ｉ＝０，…，ｎ−１）の出力５５ｉ  と、出力切換信号６０を受けてＮＡＮＤ演算を行い、演算結果をＮＡＮＤゲート６６に送出する。ＮＡＮＤゲート６６はＮＡＮＤゲート６４，６５の出力に基づいてＮＡＮＤ演算を行う。ＮＡＮＤゲート６６の出力は直列に接続されたインバータ６７，６８を通ってテスト出力信号となり、対応する出力端子に送出される。
【０１２６】
この図２３に示すスイッチ回路６１においては、出力切換信号６０が「Ｈ」レベルのときには、メモリマクロ５の出力に関係なくＮＡＮＤゲート６４の出力が常に「Ｈ」レベルとなるため、テスト出力信号はタイミング調整回路５０ｉ  （ｉ＝０，…，ｎ−１）から送られてくる信号５５ｉ  となる。
【０１２７】
一方、出力切換信号６０が「Ｌ」レベルのときには、信号５５ｉ  の値に依らずＮＡＮＤゲート６５の出力が常に「Ｈ」レベルとなるため、テスト出力信号はメモリマクロ５の出力となる。
【０１２８】
以上説明したように、第６の実施の形態においては、出力切換信号６０が例えば「Ｈ」レベルのときにはテスト入力端子群２０を介して入力されたテスト入力信号をテスト出力端子群２１を介して得ることができ、また出力切換信号６０が「Ｌ」レベルのときにはメモリマクロ５から送られてくるテストデータ出力をテスト出力端子群を介して得ることができる。これにより、テスト回路１０内に不良があるか、それともメモリマクロ５内に不良があるかを容易に解析することが可能となり、テスト解析に要する時間を可及的に減少させることができる。なお、この第６の実施の形態も第５の実施の形態と同様の効果を得ることができる。
【０１２９】
なお、上記実施の形態においては、スイッチ回路６１の具体的な構成はｍ＝ｎの場合であったが、ｍ≠ｎの場合は第１の実施の形態で説明した、例えば図４、または図５に示すスイッチ回路１６を用いれば良い。このとき入力出力接続信号１５が出力切換信号６０となる。
【０１３０】
また、上記第４乃至第６の実施の形態においては、各テスト入力端子２０ｉ  （ｉ＝０，…，ｎ−１）に入力されたテスト入力信号のスキューを測定することが可能であり、この得られたスキュー値を用いて１品種毎にキャリブレーションを行うことが可能となる。以下、これを図２４および図２５を参照して説明する。
【０１３１】
まず図２４のステップＦ２１に示すように制御信号２８をＯＮ、すなわち、「Ｈ」レベルにする。すると、テスト入力端子群２０から入力されるテスト入力信号はクロック信号ＣＬＫに同期してタイミング調整回路５００  ，…，５０ｎ−１  に取込まれてテスト信号発生器に送出されることになる。そこで、図１０乃至図１３を参照して第３の実施の形態で説明したと同様にして、各テスト入力端子に入力されるテスト入力信号のセットアップ時間およびホールド時間を求める（図２４のステップＦ２２，Ｆ２３参照）。例えばまず図２５に示すように、出力切換信号６０を「Ｈ」レベルにし、テスト入力信号ＴＩ［０］，ＴＩ［１］，ＴＩ［２］をタイミング調整回路、スイッチ回路を介してテスト出力端子２１から出力するようにする。その後、各テスト入力信号ＴＩ［０］，ＴＩ［１］，ＴＩ［２］のセットアップタイミングを変えてテストを行い、テスト出力端子２１から出力されるテスト出力信号ＴＯ［０］，ＴＩ［１］，ＴＩ［２］を検査することにより、スキュー値、すなわちセットアップ時間およびホールド時間を各ピン（入力端子）毎に取得する。
【０１３２】
各スキュー値を取得した後は、制御信号２８をＯＦＦにする（図２４のステップＦ２４参照）。その後、上記スキュー値を用いてキャリブレーションを行うことが可能となり、入力される信号の遅れおよび進みに関する仕様をメモリマクロ５が満足しているか否かをテストすることができる（図２４のステップＦ２５参照）。
【０１３３】
上記スキュー値はテスト入力端子群２０からテスト回路１０までのものなので、テスト回路１０の入口からメモリマクロ５の入口までの信号遅延時間を上記スキュー値に加算して、上記スキュー値を修正する必要がある。テスト回路１０の入口からメモリマクロ入口までは製品によって異ならないため、遅延時間としては設計段階で求めた値、または実際に測定した値を使用する。このようにしてスキュー値を修正し、この修正されたスキュー値を有するテスト入力信号をテスト入力端子群に入力して、メモリマクロ５が仕様を満足しているか否かのテストを行なう。
【０１３４】
なお、上記第１乃至第６の実施の形態においては、テスト回路とメモリマクロとは分離されていたが、メモリマクロ内にテスト回路を設けるようにしても良い。
【０１３５】
【発明の効果】
以上述べたように、本発明によれば、テスト時間を可及的に短くすることができる。
【０１３６】
また、テスト回路が誤動作するのを可及的に防止することができる。
【０１３７】
またメモリマクロが、入力の遅れおよび進みに関する仕様を満足しているか否かをテストすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示すブロック図。
【図２】第１の実施の形態の動作を説明するタイミングチャート。
【図３】第１の実施の形態のメモリ混載半導体集積回路装置のテスト手順を示すフローチャート。
【図４】本発明によるメモリ混載半導体集積回路装置にかかるスイッチ回路の具体例の構成を示す回路図。
【図５】スイッチ回路の他の具体例の構成を示す回路図。
【図６】テスト信号発生器の具体例の構成を示す回路図。
【図７】本発明の第２の実施の形態の構成を示すブロック図。
【図８】第２の実施の形態の動作を説明するタイミングチャート。
【図９】本発明の第３の実施の形態の構成を示すブロック図。
【図１０】第３の実施の形態のメモリ混載半導体集積回路装置を用いてセットアップ時間を求める方法を説明するタイミングチャート。
【図１１】第３の実施の形態のメモリ混載半導体集積回路装置を用いてセットアップ時間を求める方法を説明するタイミングチャート。
【図１２】第３の実施の形態において、ホールド時間を求める方法を説明するタイミングチャート。
【図１３】第３の実施の形態において、ホールド時間を求める方法を説明するタイミングチャート。
【図１４】第３の実施の形態において高速テストの方法を説明するフローチャート。
【図１５】第３の実施の形態の変形例の構成を示すブロック図。
【図１６】本発明の第４の実施の形態の構成を示すブロック図。
【図１７】第４の実施の形態に用いられるタイミング調整回路の一具体例を示す回路図。
【図１８】図１７に示すタイミング調整回路の動作を説明するタイミングチャート。
【図１９】本発明の第５の実施の形態の構成を示すブロック図。
【図２０】第５の実施の形態に用いられるテスト信号発生器の一具体例を示す回路図。
【図２１】本発明の第６の実施の形態の構成を示すブロック図。
【図２２】第６の実施の形態に用いられるテスト信号発生器の一具体例の構成を示す回路図。
【図２３】第６の実施の形態に用いられるスイッチ回路の一具体例の構成を示す回路図。
【図２４】第４乃至第６の実施の形態におけるテスト方法を説明するフローチャート。
【図２５】第４乃至第６の実施の形態においてスキュー値を求める方法を説明するタイミングチャート。
【図２６】従来のメモリ混載半導体集積回路装置の第１の例を示すブロック図。
【図２７】
メモリマクロの構成を説明する模式図。
【図２８】
従来のメモリ混載半導体集積回路装置の第２の例を示すブロック図。
【符号の説明】
１  メモリ混載半導体集積回路装置
２  Ｉ／Ｏ部
３  ロジック部
５  メモリマクロ
１０  テスト回路
１２  Ｄ型フリップフロップ
１４  テスト信号発生回路
１５  入力出力接続信号（出力切換信号）
１６  スイッチ回路
１７ａ  テスト信号
１７ｂ  テストデータ出力
２０  テスト入力端子群
２１  テスト出力端子群
２３  テスト入力配線
２４  テスト出力配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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