(57)【特許請求の範囲】
【請求項１】
表面に導電性領域を有する半導体基板の該表面上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記導電性領域の表面の一部を露出させる開孔を形成する工程と、
前記開孔内に、前記層間絶縁膜の上面よりも低い位置まで導電性材料を成長させ、該導電性材料からなるプラグを形成する工程と、
前記層間絶縁膜及びプラグの表面を連続的に覆う被覆層を形成する工程と、
前記被覆層の上面から化学機械研磨する工程であって、前記プラグが形成された位置において、前記被覆層の上面が前記層間絶縁膜の上面と同じ高さになるまで研磨する工程と
を有する半導体装置の製造方法。
【請求項２】
前記研磨する工程の後に、さらに、研磨後の基板表面上にＴｉ膜を形成する工程を含む請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に多層配線を有する半導体装置の製造方法に関する。
【０００２】
半導体集積回路装置の微細化、高集積化が進むにつれて、配線層の下地表面を平坦化する必要性が高まってきた。特に、多層配線を形成する場合には、平坦化の要請が強い。
【０００３】
【従来の技術】
従来、層間絶縁膜に設けられたコンタクトホールもしくはビアホールの内面を含む基板全面にＡｌ膜またはＷ膜を形成してエッチバックすることにより、ホール内にのみＡｌ膜またはＷ膜を残して表面を平坦化する方法が用いられている。しかし、半導体集積回路装置の微細化、高集積化により、ホールのアスペクト比が高くなると、下地表面全面上の成長したＡｌ膜もしくはＷ膜によってホール内を安定して埋め込むことが困難になる。
【０００４】
化学気相成長（ＣＶＤ）によりホール内にのみ選択的に金属を成長させる技術が研究されている。
【０００５】
【発明が解決しようとする課題】
ホール内に選択的に金属膜を成長させると、選択性が崩壊して層間絶縁膜の表面上にも金属粒子が成長する場合がある。この金属粒子が上層の配線間に連続して形成されると、配線間が短絡してしまう。また、金属粒子により上層配線の形成が妨げられ、断線が生ずる場合もある。
【０００６】
層間絶縁膜上に堆積した金属粒子による配線の短絡、断線を防止するために、金属膜の選択成長後に表面を化学機械研磨する方法が提案されている。表面を化学機械研磨することにより余分な金属粒子が除去されるため、配線の短絡、断線を防止できる。
【０００７】
しかし、金属膜がホールの深さよりも厚く成長している場合には、ホール内に成長した金属膜が層間絶縁膜の表面上に突出し、ホール部に凸部が形成される。化学機械研磨時にこの凸部に大きな力が加わるため、ホール内に成長した金属膜が剥がれてしまう場合がある。
【０００８】
また、金属膜がホールの深さよりも浅く成長している場合には、ホール部に凹部が生じる。化学機械研磨を行うと、この凹部にＳｉＯ2 、Ａｌ2 Ｏ3 等のスラリーが残留し、上層配線との良好な電気的接続を得ることができなくなる場合がある。
【０００９】
本発明の目的は、金属膜の成長の選択性が崩壊しても、配線間の短絡及び断線の発生しにくい配線層間の接続を行うことができる半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一観点によると、表面に導電性領域を有する半導体基板の該表面上に、層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記導電性領域の表面の一部を露出させる開孔を形成する工程と、前記開孔内に、前記層間絶縁膜の上面よりも低い位置まで導電性材料を成長させ、該導電性材料からなるプラグを形成する工程と、前記層間絶縁膜及びプラグの表面を連続的に覆う被覆層を形成する工程と、前記被覆層の上面から化学機械研磨する工程であって、前記プラグが形成された位置において、前記被覆層の上面が前記層間絶縁膜の上面と同じ高さになるまで研磨する工程とを有する半導体装置の製造方法が提供される。
【００１２】
化学機械研磨を行う前に、基板全面に被覆層を形成するため、研磨時の力を被覆層内に分散させることができる。プラグに集中的に力が加わらなくなるため、研磨時のプラグの脱落を防止できる。プラグ形成直後に開孔部に残った凹部が、研磨の前に被覆層で埋め込まれるため、スラリーの残留を防止することができる。
【００１３】
【発明の実施の形態】
図１を参照して、本発明の第１の実施例による半導体装置の製造方法を説明する。
【００１４】
図１（Ａ）に示すように、表面にＳｉＯ2 等の絶縁層１が形成されたシリコン基板を準備する。絶縁層１の表面上に、厚さ５０ｎｍのＴｉＮ膜２ａ、厚さ６００ｎｍのＡｌ−Ｃｕ−Ｔｉ合金膜２ｂ及び厚さ５０ｎｍのＴｉＮ膜２ｃからなる３層の下層配線層２を形成する。
【００１５】
ＴｉＮ膜２ａは、ターゲットとしてＴｉを用い、スパッタガスとしてＡｒとＮ2 との混合ガスを用いた反応性スパッタリングによりＴｉＮ膜を成膜した後、Ｎ2 雰囲気中で４５０℃の熱処理を行って形成する。Ａｌ−Ｃｕ−Ｔｉ合金膜２ｂは、ターゲットとしてＡｌ−Ｃｕ−Ｔｉ合金を用いたスパッタリングにより、ＴｉＮ膜２ｃは、ターゲットとしてＴｉを用い、スパッタガスとしてＡｒとＮ2 との混合ガスを用いた反応性スパッタリングにより形成する。
【００１６】
下層配線層２の表面上にＳｉＯ2 からなる厚さ１１００ｎｍの層間絶縁膜３を形成する。層間絶縁膜３は、例えば原料ガスとしてテトラエチルオルソシリケート（ＴＥＯＳ）を用いたプラズマ励起型化学気相成長（ＰＥ−ＣＶＤ）により形成したＳｉＯ2 膜と、その上にスピンオングラス（ＳＯＧ）法により形成したＳｉＯ2 膜の積層構造を有する。
【００１７】
層間絶縁膜３に、フッ素化合物ガスを用いた異方性のプラズマエッチングにより、約０．５μｍ径の開孔を設け、下層配線層２の表面の一部を露出させる。開孔の底面に露出した下層配線層２の表面上にＷ膜を選択的に成長させ、Ｗプラグ４を形成する。Ｗ膜は、例えば原料ガスとしてＷＦ6 、還元ガスとしてＳｉＨ4 、キャリアガスとしてＨ2 を用い、ＷＦ6 に対するＳｉＨ4 の流量比を０．３とした条件で、化学気相成長（ＣＶＤ）により形成する。理想的には、この条件で、Ｗ膜は導電性材料（下層配線層２）の表面上には成長するが、層間絶縁膜３の表面にはほとんど成長しない。
【００１８】
図１（Ａ）は、Ｗ膜を開孔の深さよりも厚く形成した場合を示している。Ｗプラグ４の上部が層間絶縁膜３の上面よりも上に盛り上がっている。また、成長の選択性が崩壊すると、層間絶縁膜３の表面上にも島状のＷ粒５が成長する。
【００１９】
図１（Ｂ）に示すように、Ｗプラグ４、Ｗ粒５を覆うように層間絶縁膜３の表面上にＴｉＮからなる厚さ５０ｎｍの密着層６を堆積し、その上にＷからなる厚さ８００ｎｍの被覆層７を堆積する。
【００２０】
密着層６は、図１（Ａ）に示すＴｉＮ膜２ａと同様の方法で形成する。被覆層７は、原料ガスとしてＷＦ6 、還元ガスとしてＨ2 、キャリアガスとしてＡｒを用いたＣＶＤにより堆積する。なお、ターゲットとしてＷを用いたスパッタリングにより堆積してもよい。
【００２１】
また、被覆層７の表面上に、原料ガスとしてＳｉＨ4 を用いたＰＥ−ＣＶＤにより厚さ１０００ｎｍ程度のＳｉＯ2 からなる上層被覆層８を堆積してもよい。なお、上層被覆層８は、原料ガスとしてＴＥＯＳを用いたＰＥ−ＣＶＤにより堆積してもよい。
【００２２】
図１（Ｃ）に示すように、基板表面から層間絶縁膜３の上面まで化学機械研磨する。化学機械研磨は、例えば研磨剤としてアルカリ性溶剤とＨ2 Ｏ2 との混合液、研磨布としてＳＵＢＡ４００（ロデール・ニッタ製）を用い、基板を保持する定盤の回転数を２０ｒｐｍ、研磨布を取付けたヘッドの回転数を４０ｒｐｍ、圧力を０．２４ｋｇｗ／ｃｍ2 とし、３〜６分間行う。
【００２３】
化学機械研磨により、プラグ４の上面と層間絶縁膜３の上面とが面一になり、表面が平坦化される。また、Ｗの成長の選択性の崩壊により、層間絶縁膜３の上面に成長したＷ粒５が除去される。なお、層間絶縁膜３の上面で研磨を停止する場合を説明したが、やや過度に研磨してもよい。
【００２４】
図１（Ｄ）に示すように、平坦化された基板表面上に、厚さ５０ｎｍのＴｉ膜１０ａ、厚さ５０ｎｍのＴｉＮ膜１０ｂ、厚さ６００ｎｍのＡｌ膜１０ｃからなる上層配線層１０を形成する。
【００２５】
Ｔｉ膜１０ａは、例えばターゲットとしてＴｉを用いたスパッタリングにより形成される。ＴｉＮ膜１０ｂは、ターゲットとしてＴｉ、スパッタガスとしてＡｒとＮ2 との混合ガスを用いた反応性スパッタリングにより形成される。Ａｌ膜１０ｃは、ターゲットとしてＡｌを用いたスパッタリングにより形成される。
【００２６】
化学機械研磨時に、Ｗプラグ４の表面が酸化され、薄い酸化タングステン膜が形成される。Ｔｉ膜１０ａを堆積することにより、Ｗプラグ４の表面に形成された酸化タングステン膜とＴｉ膜とが固相反応し、酸化タングステン膜が還元され、Ｔｉ膜が酸化される。酸化還元反応によって生成した酸化チタンは、Ｗプラグ４と上層配線層１０との界面全域に形成されるのではなく、凝集して島状に形成される。従って、酸化チタンの形成されていない領域において、Ｗプラグ４と上層配線層１０との間の良好な電気的接続が得られる。
【００２７】
ＴｉＮ膜１０ｂは、Ｔｉ膜１０ａとＡｌ膜１０ｃとの密着性を高める作用を有する。
図１（Ａ）に示すように、Ｗプラグ４の上面が層間絶縁膜３の上面よりも上に盛り上がって露出している状態で化学機械研磨を行うと、盛り上がり部に力が集中して加わるため、Ｗプラグ４が基板から脱落してしまう場合がある。
【００２８】
これに対し、上記第１の実施例では、図１（Ａ）に示す工程でＷプラグ４を形成した後、図１（Ｃ）に示す工程で化学機械研磨を行う前に、基板全面にＴｉＮからなる密着層６及びＷからなる被覆層７を形成している。
【００２９】
研磨時の力が被覆層７内に分散するため、Ｗプラグ４の脱落を防止することができる。実際に、Ｗプラグ４が露出している状態で研磨を行ったところ、２０個のうち１〜２個の割合でＷプラグの脱落が見られた。これに対し、第１の実施例による方法では、Ｗプラグの脱落は見られなかった。
【００３０】
なお、図１（Ｂ）で説明したように、被覆層７の上にＳｉＯ2 からなる上層被覆層８を形成すると、研磨時の力の集中をより抑制することができる。また、密着層６と被覆層７を設けず、ＳｉＯ2 等の絶縁材料からなる上層被覆層８のみを形成してもよい。Ｗプラグの脱落を防止できる強度を有する材料で被覆層を形成することにより、研磨時のＷプラグの脱落を防止できる。
【００３１】
また、上記実施例では、図１（Ｃ）に示すように、層間絶縁膜３の上面に成長したＷ粒を上層配線層の堆積前に化学機械研磨により除去するため、Ｗ粒が原因となるプラグ間の短絡、配線の断線を防止することができる。
【００３２】
また、上記実施例では、プラグ材料としてＷを用いた場合を説明したが、その他の選択成長可能な金属を用いてもよい。また、被覆層７としてＷを用いた場合を説明したが、その他の金属を用いてもよい。ただし、研磨時に加わる力を効率的に分散させるためには、被覆層７の材料の硬度がプラグ９の材料の硬度に近いことが好ましい。例えば、被覆層７をプラグ９と同一の材料で形成することが好ましい。
【００３３】
また、上記実施例では、図１（Ｂ）に示すように、被覆層７の下に密着層６を形成したが、被覆層７と層間絶縁膜３との間の十分な密着性が得られる場合には、密着層６を形成する必要はない。
【００３４】
次に、図２を参照して、本発明の第２の実施例による半導体装置の製造方法ついて説明する。
図２（Ａ）に示す絶縁膜１、下層配線層２、層間絶縁膜３は、図１（Ａ）の第１の実施例の場合と同様の構成である。層間絶縁膜３に設けられた開孔内に、Ｗ膜を選択的に成長させ、プラグ１４を形成する。図１（Ａ）では、Ｗ膜の厚さが開孔の深さよりも厚くなるようにＷ膜を堆積したが、図２（Ａ）ではＷ膜の厚さが開孔の深さよりも薄くなるように堆積する。従って、層間絶縁膜３の開孔部に凹部が残る。
【００３５】
図２（Ｂ）に示すように、基板表面上の全領域にＴｉＮからなる密着層１６、Ｗからなる被覆層１７をそれぞれ図１（Ｂ）の密着層６、被覆層７と同様の方法で堆積する。層間絶縁膜３の開孔部に残った凹部内は、密着層１６及び被覆層１７で埋め込まれる。この凹部のアスペクト比は、プラグ１４形成前の開孔のアスペクト比よりも十分小さいため、良好な埋め込みを容易に行うことができる。この時、開孔部の被覆層１７の上面が層間絶縁膜３の上面と同じ高さか、またはそれよりも高くなるようにする。図１（Ｂ）の場合と同様に被覆層１７の上にＳｉＯ2 等の絶縁材料からなる上層被覆層１８を形成してもよい。
【００３６】
図２（Ｃ）に示すように、図１（Ｃ）の場合と同様の条件で、基板の上面から層間絶縁膜３の上面まで化学機械研磨する。プラグ１４の上に密着層１６及び被覆層１７が残り、基板表面が平坦化される。
【００３７】
図２（Ｄ）に示すように、図１（Ｄ）の場合と同様の方法で上層配線１０を形成する。
図２（Ａ）に示すように、層間絶縁膜３の開孔部に凹部が残された状態で化学機械研磨を行うと、この凹部内にシリカ（ＳｉＯ2 ）、アルミナ（Ａｌ2 Ｏ3 ）等のスラリーが蓄積される。研磨終了時に、スラリーが残留している場合には、上層配線との良好な電気的接続を得ることが困難になる。これに対し、上記第２の実施例の場合には、図２（Ｂ）に示すように、化学機械研磨を行う前に、開孔部に残った凹部を密着層１６と被覆層１７で埋め込んでいる。このため、プラグ１４の上部領域へのスラリーの残留を防止でき、上層配線との接続不良の発生を抑制することができる。
【００３８】
次に、図３を参照して、本発明の第１の実施例による半導体装置の製造方法のＣＭＯＳ装置への応用例を説明する。
図３に示すように、ｐ型シリコン基板１１の表面にｎ型ウェル２０とｐ型ウェル３０が形成されている。シリコン基板１１の表面に形成されたフィールド酸化膜１２によって、ｎ型ウェル２０及びｐ型ウェル３０の表面に活性領域が画定されている。
【００３９】
ｎ型ウェル２０の表面層及び表面上に、ソース領域２１Ｓ、ドレイン領域２１Ｄ、ゲート絶縁膜２１Ｉ、ゲート電極２１ＧからなるｐチャネルＭＯＳトランジスタが形成されている。ｐ型ウェル３０の表面層及び表面上に、ソース領域３１Ｓ、ドレイン領域３１Ｄ、ゲート絶縁膜３１Ｉ、ゲート電極３１ＧからなるｎチャネルＭＯＳトランジスタが形成されている。ゲート電極２１Ｇ及び３１Ｇは、ポリシリコン層とタングステンシリサイド（ＷＳｉ）層との２層構造を有する。
【００４０】
図の右端のフィールド酸化膜１２の表面上に、ゲート電極２１Ｇ及び３１Ｇと同様の層構造を有するローカル配線５０が形成されている。ゲート電極２１Ｇ、３１Ｇ及びローカル配線５０の側壁上には、それぞれサイドウォール絶縁物が形成されている。サイドウォール絶縁物は、低濃度ドレイン（ＬＤＤ）構造のドレイン領域を形成するときのイオン注入用マスクとして使用される。
【００４１】
シリコン基板１１の表面上に形成されたＭＯＳトランジスタ、フィールド酸化膜１２及びローカル配線５０を覆うように、ＣＶＤによりＳｉＯ2 からなる厚さ約０．１μｍの絶縁層４０が形成されている。絶縁層４０の表面上に、原料ガスとしてＴＥＯＳと酸素を用いたＰＥ−ＣＶＤにより、厚さ約０．８μｍのＴＥＯＳ酸化膜４１が形成されている。
【００４２】
ＴＥＯＳ酸化膜は成長時に下地表面上を流動しやすいため、ＴＥＯＳ酸化膜４１の表面の凹凸が下地表面の凹凸よりも緩和される。
ＴＥＯＳ酸化膜４１及び絶縁層４０を貫通し、ソース領域２１Ｓ、ドレイン領域３１Ｄ及びローカル配線５０の一部表面をそれぞれ露出させるコンタクトホール４５、４６及び４７が形成されている。
【００４３】
コンタクトホール４５、４６及び４７内にそれぞれＷプラグ４２、４３及び４４が形成されている。Ｗプラグ４２〜４４は、図１（Ａ）〜（Ｃ）で説明した第１の実施例による方法、または図２（Ａ）〜（Ｃ）で説明した第２の実施例による方法で形成される。
【００４４】
ＴＥＯＳ酸化膜４１の表面上に、配線４８、４９が形成されている。ソース領域２１Ｓがプラグ４２、及び配線４８を介して基板内の他の素子に接続され、ドレイン領域３１Ｄがプラグ４３、配線４９及びプラグ４４を介してローカル配線５０に接続されている。なお、配線４８、４９は、図１（Ｄ）に示す上層配線１０と同様の３層構造としてもよい。
【００４５】
第１または第２の実施例による方法を用いて、プラグ４２〜４４を形成することにより、プラグの脱落を防止し、再現性よくプラグを形成し、かつプラグ４２〜４４とその上の配線４８、４９との良好な電気的接続を確保することができる。また、配線４８、及び４９の断線、及び他の配線との短絡を防止するとこができる。
【００４６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、金属プラグの選択成長における選択性が崩壊して層間絶縁膜上に金属粒が成長した場合、化学機械研磨によってこの金属粒を除去することができる。化学機械研磨を行う前に、プラグ上面を含む基板全面に被覆層を形成することにより、研磨時のプラグの脱落、プラグ上へのスラリーの残留を防止することができる。このため、再現性よく配線の層間接続を行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図２】本発明の第２の実施例による半導体装置の製造方法を説明するための基板の断面図である。
【図３】本発明の第１または第２の実施例による半導体装置の製造方法を利用したＣＭＯＳ装置の断面図である。
【符号の説明】
１  絶縁層
２  下層配線層
３  層間絶縁膜
４  プラグ
５  金属粒
６  密着層
７  被覆層
８  上層被覆層
１０  上層配線層
１１  シリコン基板
１２  フィールド酸化膜
２０、３０  ウェル
２１Ｓ、３１Ｓ  ソース領域
２１Ｄ、３１Ｄ  ドレイン領域
２１Ｉ、３１Ｉ  ゲート絶縁膜
２１Ｇ、３１Ｇ  ゲート電極
４０  絶縁層
４１  ＴＥＯＳ酸化膜
４２、４３、４４  プラグ
４５、４６、４７  コンタクトホール
４８、４９  配線
５０  ローカル配線
【図１】
0003698801.tif 000002
【図２】
0003698801.tif 000003
【図３】
0003698801.tif 000004