(57)【特許請求の範囲】
【請求項１】
フローティングゲートとのオーバラップ部分の面積が大きい第１不純物領域と当該オーバラップ部分の面積が当該第１不純物領域よりも小さい第２不純物領域とを備える、フローティングゲート構造のトランジスタを有するメモリセルが行列状に配置されたメモリセルブロックと、
同一行の前記トランジスタの制御端子にそれぞれ接続された、複数の第１選択線と、
同一列の前記トランジスタの前記第１不純物領域にそれぞれ接続された、複数の第２選択線と、
複数行または複数列の前記トランジスタの前記第２不純物領域に接続された共通線と、
記憶データの書き換え時に前記第２選択線に書き換え電位を印加する書き換え用トランジスタ回路と、
記憶データの読み出し時に前記共通線に読み出し電位を印加する電圧印加手段と、前記共通線に供給される充電電荷量を一時的に増大させる充電加速手段とを有するドライバ回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記記憶データの読み出しを開始する際に、前記充電加速手段が、前記共通線に供給される充電電荷量を一時的に増大させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記記憶データの読み出しアドレスを遷移させる際に、前記充電加速手段が、電圧印加手段から前記共通線に供給される充電電荷量を一時的に増大させることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ドライバ回路が、前記電圧印加手段の出力電位を安定化させるための負帰還手段を備えることを特徴とする請求項１〜３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばフラッシュメモリ等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置として、例えば、フラッシュメモリが知られている。図６は、フラッシュメモリの要部構成を示す回路図である。
【０００３】
図６に示したように、フラッシュメモリ６００のメモリセルは、ＦＡＭＯＳ（Ｆｌｏａｔｉｎｇ  ｇａｔｅ  Ａｖａｌａｎｃｈｅ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  トランジスタＴ００〜Ｔｎｍによって構成される。ＦＡＭＯＳトランジスタＴ００〜Ｔｎｍは、コントロールゲートが各行に対応するワード線ＷＬ０  〜ＷＬｎ  に接続され、ドレインが各列に対応するビット線ＢＬ０  〜ＢＬｍ  に接続され、且つ、ソースが共通のソース線ＳＬに接続されている。
【０００４】
ワード線ＷＬ０  〜ＷＬｎ  は、ローデコーダ６０１から供給されたワード線選択信号を、ＦＡＭＯＳトランジスタＴ００〜Ｔｎｍのコントロールゲートに供給する。
【０００５】
ビット線ＢＬ０  〜ＢＬｍ  は、プリチャージ用のｎＭＯＳトランジスタ６０４−０〜６０４−ｍによって、参照電位Ｖｒｅｆ  まで充電される。また、ビット線ＢＬ０  〜ＢＬｍ  は、列制御用のｎＭＯＳトランジスタ６０３−０〜６０３−ｍのソースに接続される。ｎＭＯＳトランジスタ６０４−０〜６０４−ｍは、プリチャージ信号ＰＣ０  〜ＰＣｍ  に応じてオン／オフする。また、ｎＭＯＳトランジスタ６０３−０〜６０３−ｍは、カラムデコーダ６０２から列制御線ＣＬ０  〜ＣＬｍ  に出力されたビット線選択信号に応じて、オン／オフする。
【０００６】
センスアンプ６０５は、非反転入力端子がｎＭＯＳトランジスタ６０４−０〜６０４−ｍに接続され、反転入力端子からしきい値電位１／２Ｖｒｅｆ  （参照電位Ｖｒｅｆ  の２分の１の電圧値）を入力する。センスアンプ６０５は、非反転入力端子の入力電位の方が高い場合は、出力信号Ｄｏｕｔ  をハイレベルにし、反転入力端子の入力電位１／２Ｖｒｅｆ  の方が高い場合は、出力信号Ｄｏｕｔ  をローレベルにする。
【０００７】
図７は、このフラッシュメモリ６００の読み出し手順を説明するためのタイミングチャートである。なお、図７は、ＦＡＭＯＳトランジスタＴ００の記憶データを読み出す場合の例を示している。
【０００８】
図７に示したように、ＦＡＭＯＳトランジスタＴ００の記憶データを読み出すときは、まず、プリチャージ信号ＰＣ０  〜ＰＣｍ  を所定時間ハイレベルにすることによって、各ビット線ＢＬ０  〜ＢＬｍ  を参照電位Ｖｒｅｆ  まで充電する。そして、外部から入力されたアドレスデータに基づいて、ローデコーダ６０１およびカラムデコーダ６０２が、ワード線ＷＬ０  およびビット線ＢＬ０  を選択する。
【０００９】
ワード線ＷＬ０  がハイレベルになったとき、ＦＡＭＯＳトランジスタＴ００は、フローティングゲートに電荷が蓄積されていない場合はオンするが、フローティングゲートに電荷が蓄積されている場合はオフに維持される。したがって、ビット線ＢＬ０  の電位は、ＦＡＭＯＳトランジスタＴ００のフローティングゲートに電荷が蓄積されていない場合は接地電位（ソース線ＳＬの電位）まで低下するが、ＦＡＭＯＳトランジスタＴ００のフローティングゲートに電荷が蓄積されている場合は参照電位Ｖｒｅｆ  に維持される。そして、センスアンプ６０５は、ビット線ＢＬ０  が接地電位の場合はローレベル（すなわち「０」）を出力し、ビット線ＢＬ０  が参照電位Ｖｒｅｆ  の場合はハイレベル（すなわち「１」）を出力する。
【００１０】
【発明が解決しようとする課題】
図６のフラッシュメモリ６００には、以下のような理由により、データの書き換え速度が遅いという欠点があった。
【００１１】
図８は、ＦＡＭＯＳトランジスタの断面構造を示す模式図である。図８に示したように、ＦＡＭＯＳトランジスタは、ｎ型ソース領域８０１と、ｎ型ドレイン領域８０２と、フローティングゲート８０３と、コントロールゲート８０４とを備えている。
【００１２】
ＦＡＭＯＳトランジスタのデータ書き換え速度を向上させるためには、ＦＮ電流密度（すなわち、ｎ型ドレイン領域８０２とフローティングゲート８０３との間に流れる電流の密度）を大きくする必要がある。このためには、ｎ型ドレイン領域８０２の面積を大きくすることによって、このｎ型ドレイン領域８０２とフローティングゲート８０３とのオーバラップ部分８０２ａの面積を大きくすればよい。これに対して、ｎ型ソース領域８０１とフローティングゲート８０３とのオーバラップ部分８０１ａの面積は、書き換え速度に影響しないので、小さくてもよい。
【００１３】
しかしながら、ＦＡＭＯＳトランジスタＴ００〜Ｔｎｍの、オーバラップ部分８０２ａの面積を大きくすると、以下のような理由から、リードディスターブ耐性が劣化してしまう。
【００１４】
上述したように、オーバラップ部分８０２ａの面積を大きくするためには、ｎ型ドレイン領域８０２の面積を大きくしなければならない。ここで、ｎ型ドレイン領域８０２は、拡散法を用いて形成されるので、面積を大きくしようとすると、不純物濃度を高くする必要が生じる。しかし、ｎ型ドレイン領域８０２の不純物濃度を高くすると、記憶データの読み出し時（すなわちコントロールゲート８０４に低電位を印加したとき）にフローティングゲート８０３に対する電荷の注入或いは引き抜きが発生するおそれ、すなわちリードディスターブ耐性が劣化するおそれが、生じる。リードディスターブ耐性の劣化は、書き込みデータの保持特性を悪化させる。
【００１５】
このような理由から、図６のフラッシュメモリ６００では、良好なデータ保持特性を維持しようとすると、データ書き換え速度を向上させることができなかった。
【００１６】
これに対して、読み出し時の電位（プリチャージ電位）を、ｎ型ドレイン領域８０２側ではなく、ｎ型ソース領域８０１側に与えることとすれば、書き換え速度の向上に伴うリードディスターブ耐性の劣化を防止することができる。上述したように、書き換え速度を向上させようとする場合、ｎ型ドレイン領域８０２側のオーバラップ部分８０２ａのみを広くすればよく、ｎ型ソース領域８０１側のオーバラップ部分８０１ａを広くする必要はない。したがって、読み出し時の電位をｎ型ソース領域８０１に与えることとすれば、書き換え速度を向上させても、リードディスターブ耐性を劣化させることはない。すなわち、図６のフラッシュメモリ６００において、読み出し時に、ビット線ＢＬ０  〜ＢＬｍ  をプリチャージするのではなく、ソース線ＳＬをプリチャージすることとすれば、書き換え速度を向上させつつ良好なリードディスターブ耐性を維持することができる。
【００１７】
しかし、図６に示したように、ソース線ＳＬは、メモリセルアレイ内のすべてのＦＡＭＯＳトランジスタＴ００〜Ｔｎｍに接続されているので、ジャンクション容量が非常に大きく、したがって、ソース線ＳＬの電位を読み出し電位まで上昇させるには長時間のプリチャージが必要となる。すなわち、ソース線ＳＬをプリチャージすることによって、書き換え速度を向上させつつ良好なリードディスターブ耐性を維持しようとすると、読み出し速度が遅くなってしまうという新たな欠点が生じる。
【００１８】
ここで、ソース線ＳＬのプリチャージ時間を短縮するためには、このソース線ＳＬを１行ごとまたは１列ごとに分割し、読み出しを行う行または列のソース線のみに対してプリチャージを実行すればよい。しかしながら、ソース線ＳＬを分割した場合には、分割後の各ソース線を選択する回路が必要となるので、回路規模が増大してしまう。
【００１９】
以上のような理由から、書き換えおよび読み出しを高速で行うことができ、リードディスターブ耐性が良好で、且つ、回路規模が小さい半導体記憶装置が嘱望されていた。
【００２０】
【課題を解決するための手段】
この発明にかかる半導体記憶装置は、フローティングゲートとのオーバラップ部分の面積が大きい第１不純物領域と当該オーバラップ部分の面積が当該第１不純物領域よりも小さい第２不純物領域とを備えるフローティングゲート構造のトランジスタを有するメモリセルが行列状に配置されたメモリセルブロックと、同一行のトランジスタの制御端子にそれぞれ接続された、複数の第１選択線と、同一列のトランジスタの第１不純物領域にそれぞれ接続された複数の第２選択線と、複数行または複数列のトランジスタの第２不純物領域に接続された共通線と、記憶データの書き換え時に第２選択線に書き換え電位を印加する書き換え用トランジスタ回路と、記憶データの読み出し時に共通線に読み出し電位を印加する電圧印加手段と共通線に供給される充電電荷量を一時的に増大させる充電加速手段とを有するドライバ回路とを備える。
【００２１】
この発明によれば、記憶データ書き換え時には第１不純物領域（すなわち、フローティングゲートとのオーバラップ部分の面積が大きい方の不純物領域）に電圧を印加し且つ記憶データ読み出し時には第２不純物領域（すなわち、フローティングゲートとのオーバラップ部分の面積が小さい方の不純物領域）に電圧を印加する半導体記憶装置において、小さい回路規模で読み出し速度を向上させることができる。したがって、この発明に係る半導体記憶装置によれば、読み出し速度の悪化や回路規模の増大を伴わずに、書き換え速度およびリードディスターブ耐性の両方を向上させることができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２３】
第１の実施の形態
以下、第１の実施の形態について、この発明をフラッシュメモリに適用した場合を例に採り、図１〜図３を用いて説明する。
【００２４】
この実施の形態は、記憶データの読み出しを開始する際に、充電加速を行う例である。
【００２５】
図１は、この実施の形態に係るフラッシュメモリ１００の構成を示す回路図である。図１に示したように、このフラッシュメモリ１００は、メモリセルとしてのＦＡＭＯＳトランジスタＴ００〜Ｔｎｍ、ローデコーダ１０１、カラムデコーダ１０２、列制御用のｎＭＯＳトランジスタ１０３−０〜１０３−ｍ、データ書き換え用のｎＭＯＳトランジスタ１０４−０〜１０４−ｍ、センスアンプ１０５、ソース線用ドライバ回路１０６、ワード線ＷＬ０  〜ＷＬｎ  、ビット線ＢＬ０  〜ＢＬｎ  、ソース線ＳＬおよび列制御線ＣＬ０  〜ＣＬｎ  を備えている。
【００２６】
ＦＡＭＯＳトランジスタＴ００〜Ｔｎｍは、コントロールゲートが各行に対応するワード線ＷＬ０  〜ＷＬｎ  に接続され、ドレインが各列に対応するビット線ＢＬ０  〜ＢＬｎ  に接続され、且つ、ソースが共通のソース線ＳＬに接続されている。
【００２７】
ローデコーダ１０１は、外部から行アドレスデータを入力する。そして、ローデコーダ１０１は、ワード線ＷＬ０  〜ＷＬｎ  のうち、この行アドレスデータに対応するワード線にはハイレベルの電圧を印加し、他のワード線にはローレベルの電圧を印加する。
【００２８】
カラムデコーダ１０２は、外部から列アドレスデータを入力する。そして、カラムデコーダ１０２は、列制御線ＣＬ０  〜ＣＬｎ  のうち、この列アドレスデータに対応する列制御線にはハイレベルの電圧を印加し、他の列制御線にはローレベルの電圧を印加する。
【００２９】
列制御用トランジスタ１０３−０〜１０３−ｍは、それぞれ、列制御線ＣＬ０  〜ＣＬｎ  のうち対応するものにゲートが接続され、ビット線ＢＬ０  〜ＢＬｎ  のうち対応するものにソースが接続されている。列制御用トランジスタ１０３−０〜１０３−ｍのドレインは、センスアンプ１０５の非反転入力端子に接続されている。
【００３０】
データ書き換え用トランジスタ１０４−０〜１０４−ｍは、ゲートからプリチャージ信号ＰＣ０  〜ＰＣｍ  を入力し、且つ、ソースから参照電位Ｖｒｅｆ  を入力する。また、データ書き換え用トランジスタ１０４−０〜１０４−ｍのドレインは、ビット線ＢＬ０  〜ＢＬｎ  のうち対応するものに、接続されている。
【００３１】
センスアンプ１０５は、非反転入力端子がトランジスタ１０４−０〜１０４−ｍのドレインに接続され、且つ、反転入力端子からしきい値電位１／２Ｖｒｅｆ  （参照電位Ｖｒｅｆ  の２分の１の電圧値）を入力する。センスアンプ１０５は、非反転入力端子の入力電位の方が高い場合は、出力信号Ｄｏｕｔ  をハイレベルにし、反転入力端子の入力電位１／２Ｖｒｅｆ  の方が高い場合は、出力信号Ｄｏｕｔ  をローレベルにする。
【００３２】
ソース線用ドライバ回路１０６は、入力端子から入力された駆動制御信号ＡＳＥがハイレベルのときに、ソース線ＳＬをプリチャージするための駆動電圧ＶＡＳを出力する。
【００３３】
図２は、ドライバ回路１０６の内部構成例を示す回路図である。
【００３４】
図２において、ｎＭＯＳトランジスタ２０１は、ゲートがトランスファゲート２１１を介してノードＮ２に接続され、ソースが電源線Ｖｃｃに接続され、且つ、ドレインがノードＮ１に接続されている。また、ｎＭＯＳトランジスタ２０２は、ゲートから駆動制御信号ＡＳＥを入力し、ソースがグランド線ＧＮＤに接続され、且つ、ドレインがノードＮ１に接続されている。ここで、ノードＮ１の電位が、ソース線ＳＬ（図１参照）に印加される駆動電圧ＶＡＳになる。
【００３５】
ｎＭＯＳトランジスタ２０３は、ゲートがトランスファゲート２１２を介してノードＮ１に接続され、ソースがグランド線ＧＮＤに接続され、且つ、ドレインがノードＮ２に接続されている。抵抗素子２０４は、一端が電源線Ｖｃｃに接続され、且つ、他端がノードＮ２に接続されている。
【００３６】
ｐＭＯＳトランジスタ２０５は、ゲートがＮＡＮＤ回路２１３の出力端に接続され、且つ、ソースが電源線Ｖｃｃに接続されている。また、ダイオード接続されたｎＭＯＳトランジスタ２０６は、ゲートおよびドレインがｐＭＯＳトランジスタ２０５のドレインに接続され、ソースがｎＭＯＳトランジスタ２０１のゲートに接続されている。
【００３７】
遅延回路２０７は、直列に接続された４段のＮＯＴ回路２０７ａ〜２０７ｄとＡＮＤ回路２０７ｅとを備えている。ＡＮＤ回路２０７ｅは、一方の入力端からＮＯＴ回路２０７ａ〜２０７ｄを介して駆動制御信号ＡＳＥを入力し、他方の入力端から直接駆動制御信号ＡＳＥを入力する。このような構成によれば、信号ＡＳＥが立ち上がるときにのみ、ＮＯＴ回路２０７ａ〜２０７ｄによる遅延を与えることができる。以下の説明では、遅延回路２０７による遅延時間をＴＤ１とする。
【００３８】
キャパシタ２０８は、一端が遅延回路２０７の出力端に接続され、他端がｎＭＯＳトランジスタ２０１のゲートに接続されている。
【００３９】
遅延回路２０９は、直列に接続された４段のＮＯＴ回路２０９ａ〜２０９ｄとＡＮＤ回路２０９ｅとを備えている。ＡＮＤ回路２０９ｅの一方の入力端は、ＮＯＴ回路２０９ａ〜２０９ｄを介して、遅延回路２０７の出力端に接続されている。一方、ＡＮＤ回路２０９ｅの他方の入力端は、直接、遅延回路２０７の出力端に接続されている。以下の説明では、遅延回路２０９による遅延時間をＴＤ２とする。
【００４０】
ＮＯＴ回路２１０の入力端は、遅延回路２０９の出力端に接続されている。
【００４１】
トランスファゲート２１１は、ｐＭＯＳトランジスタ２１１ａとｎＭＯＳトランジスタ２１１ｂとを備えている。ｐＭＯＳトランジスタ２１１ａは、ゲートがＮＯＴ回路２１０の出力端に接続され、ソースがノードＮ２に接続され、且つ、ドレインがｎＭＯＳトランジスタ２０１のゲートに接続されている。また、ｎＭＯＳトランジスタ２１１ｂは、ゲートが遅延回路２０９の出力端に接続され、ソースがｎＭＯＳトランジスタ２０１のゲートに接続され、且つ、ドレインがノードＮ２に接続されている。
【００４２】
トランスファゲート２１２は、ｎＭＯＳトランジスタ２１２ａとｐＭＯＳトランジスタ２１２ｂとを備えている。ｎＭＯＳトランジスタ２１２ａは、ゲートが遅延回路２０９の出力端に接続され、ソースがｎＭＯＳトランジスタ２０３のゲートに接続され、且つ、ドレインがノードＮ１に接続されている。ｐＭＯＳトランジスタ２１２ｂは、ゲートがＮＯＴ回路２１０の出力端に接続され、ソースがノードＮ１に接続され、且つ、ドレインがノードＮ３でｎＭＯＳトランジスタ２０３のゲートに接続されている。
【００４３】
ＮＡＮＤ回路２１３は、一方の入力端がＮＯＴ回路２１０の出力端に接続され、他方の入力端から駆動制御信号ＡＳＥを入力する。
【００４４】
ＮＯＴ回路２１４は、入力端から駆動制御信号ＡＳＥを入力する。ｎＭＯＳトランジスタ２１５は、ゲートがＮＯＴ回路２１４の出力端に接続され、ソースがグランド線ＧＮＤに接続され、且つ、ドレインがノードＮ３でｎＭＯＳトランジスタ２０３のゲートに接続されている。
【００４５】
次に、この実施の形態に係るフラッシュメモリ１００の動作について、図３を用いて説明する。
【００４６】
フラッシュメモリ１００の読み出し動作を実行していないときは、駆動制御信号ＡＳＥは、ローレベルに維持される。駆動制御信号ＡＳＥがローレベルのとき、ＮＡＮＤ回路２１３の出力はハイレベルである。このため、ｐＭＯＳトランジスタ２０５は、オフしており、ｎＭＯＳトランジスタ２０１のゲートに電位を供給しない。また、このとき、トランジスタ２１１ａ，２１１ｂ，２１２ａ，２１２ｂはすべてオフしているので、ノードＮ２の電位はｎＭＯＳトランジスタ２０１のゲートに供給されず、且つ、ノードＮ１の電位はｎＭＯＳトランジスタ２０３のゲートに供給されない。さらに、遅延回路２０７の出力信号ＡＳＥＤ１がローレベルなので、ｎＭＯＳトランジスタ２０１のゲート電位はキャパシタ２０８を介してローレベルに維持され、したがって、ｎＭＯＳトランジスタ２０１はオフしている。また、駆動制御信号ＡＳＥがローレベルのとき、ｎＭＯＳトランジスタ２０２は、ゲート電位がローレベルになるので、オフしている。このため、ノードＮ１の電位は、不定である。一方、ＮＯＴ回路２１４の出力がハイレベルなので、ｎＭＯＳトランジスタ２１５がオンしており、したがってｎＭＯＳトランジスタ２０３のゲート電位はローレベルになっているので、このｎＭＯＳトランジスタ２０３もオフしている。このため、ノードＮ２の電位は、Ｖｃｃである。
【００４７】
フラッシュメモリ１００に対する読み出し動作を開始する際には、まず、駆動制御信号ＡＳＥをハイレベルにする。これにより、以下のようにして、ソース線ＳＬ（図１参照）のプリチャージが実行される。
【００４８】
駆動制御信号ＡＳＥがハイレベルになると、まず、ｎＭＯＳトランジスタ２０２がオンする。次に、ＮＡＮＤ回路２１３の出力がローレベルになるので、ｐＭＯＳトランジスタ２０５がオンする。したがって、ｎＭＯＳトランジスタ２０１のゲートには、Ｖｃｃ−Ｖｔ（ＶｔはｎＭＯＳトランジスタ２０６の電圧降下量）が、印加される。これにより、ｎＭＯＳトランジスタ２０１がオンする。以上の動作により、ノードＮ１の電位すなわち駆動電圧ＶＡＳは、電源電圧Ｖｃｃを、ｎＭＯＳトランジスタ２０１，２０２のオン抵抗比で分圧した値まで上昇する。また、駆動制御信号ＡＳＥがハイレベルになると、ｎＭＯＳトランジスタ２１５のゲート電位がローレベルになるので、このｎＭＯＳトランジスタ２１５がオフし、したがって、ｎＭＯＳトランジスタ２０３のゲートはフローティング状態になる。このとき、ノードＮ２の電位はＶｃｃに維持される。
【００４９】
駆動制御信号ＡＳＥがハイレベルになってから時間ＴＤ１が経過すると、遅延回路２０７の出力信号ＡＳＥＤ１がローレベルからハイレベルに変化する。したがって、キャパシタ２０８の一端の電位は、零ボルトからＶｃｃに急激に上昇する。これにより、キャパシタ２０８の他端の電位（すなわちｎＭＯＳトランジスタ２０１のゲート電位）も、Ｖｃｃだけ急激に上昇して２Ｖｃｃ−Ｖｔになった後、緩やかに下降する。これにより、ノードＮ１からソース線ＳＬ（図１参照）に供給される充電電荷も、急激に増加する。このため、駆動電圧ＶＡＳの上昇が加速される。ただし、ソース線ＳＬは非常に負荷が大きいので、電圧ＶＡＳが異常に上昇することはない。
【００５０】
信号ＡＳＥＤ１がハイレベルになってから時間ＴＤ２が経過すると、遅延回路２０９の出力信号ＡＳＥＤ２がローレベルからハイレベルに変化する。これにより、トランスファゲート２１１，２１２が閉じ、さらに、ＮＡＮＤ回路２１３の出力がローレベルになる。トランスファゲート２１１，２１２が閉じることにより、ｎＭＯＳトランジスタ２０３のゲートはノードＮ１と導通し、且つ、ｎＭＯＳトランジスタ２０１のゲートはノードＮ２と導通する。一方、ＮＡＮＤ回路２１３の出力がローレベルになることにより、ｐＭＯＳトランジスタ２０５がオフする。これにより、ｎＭＯＳトランジスタ２０１のゲート電位はノードＮ２によって与えられるようになり、且つ、ｎＭＯＳトランジスタ２０３のゲート電位はノードＮ１によって与えられるようになる。上述したように、ノードＮ２の電位は、トランスファゲート２１１，２１２が閉じた時点ではＶｃｃであるが、ノードＮ１の電位によってｎＭＯＳトランジスタ２０３がオンすると低下する。したがって、ｎＭＯＳトランジスタ２０１のドレイン電流が減少するので、ノードＮ１の電位が低下する。ノードＮ１の電位が低下すると、ｎＭＯＳトランジスタ２０３のドレイン電流が減少するので、ノードＮ２の電位は上昇する。このような負帰還作用により、ノードＮ１の電位すなわち駆動電圧ＶＡＳは、ｎＭＯＳトランジスタ２０１，２０２，２０３および抵抗素子２０４のディメンジョンで決定される値に収束する。
【００５１】
以上のようにしてソース線ＳＬのプリチャージが実行されると、次に、ローデコーダ１０１およびカラムデコーダ１０２（図１参照）にアドレスデータが入力され、このアドレスデータで指定されたＦＡＭＯＳトランジスタからデータが読み出される。アドレスデータ入力後の動作は、従来のフラッシュメモリと同様であるので、詳細な説明は省略する。
【００５２】
上述のように、この実施の形態に係るドライバ回路１０６によれば、プリチャージ開始時の電荷出力量を一時的に高くすることができる。したがって、このドライバ回路１０６を使用することにより、ソース線ＳＬをプリチャージする方式を採用したフラッシュメモリ１００の読み出し時間を短縮することができる。上述したように、ソース線ＳＬをプリチャージする方式を採用したフラッシュメモリ１００では、書き換え速度を速くしても、リードディスターブ耐性を良好に保つことができる。さらに、この実施の形態では、ソース線ＳＬを１本の共通線としたので、ソース線用のドライバ回路が不要となり、したがって、回路規模が小さい。すなわち、この実施の形態によれば、書き換えおよび読み出しを両方とも高速で行うことができ、リードディスターブ耐性が良好で、且つ、回路規模が小さいフラッシュメモリを提供することが可能になる。
【００５３】
なお、この実施の形態では、メモリセルアレイ内のすべてのＦＡＭＯＳトランジスタＴ００〜Ｔｎｍのソースを１本の共通ソース線ＳＬに接続したフラッシュメモリを例に採って説明したが、この共通ソース線を複数行ずつまたは複数列ずつのソース線に分割した場合でも、上述の効果を得ることができる。このような場合でも、各ソース線の負荷（ＦＡＭＯＳトランジスタＴ００〜Ｔｎｍのジャンクション抵抗）は、共通ソース線を１行ずつまたは１列ずつのソース線に分割した場合よりも大きくなるので、図２に示したドライバ回路の適用が有用である。また、この場合には、分割されたソース線を選択するためのデコーダを設けることが望ましいが、かかるデコーダの構成は、１行ずつまたは１列ずつのソース線に分割する場合よりも簡単なので、フラッシュメモリ全体としての回路規模は小さい。
【００５４】
さらに、この実施の形態では、メモリセルアレイを１個のメモリセルブロックで構成した場合を例に採って説明したが、この発明は、メモリセルアレイを複数個のメモリセルブロックで構成したフラッシュメモリにも適用できることは、もちろんである。
【００５５】
第２の実施の形態
以下、第２の実施の形態について、この発明をフラッシュメモリに適用した場合を例に採り、図４および図５を用いて説明する。
【００５６】
この実施の形態は、記憶データの読み出しを開始する際および読み出しアドレスを遷移させる際に、充電加速を行う例である。
【００５７】
この実施の形態に係るフラッシュメモリの全体構成は、図１とほぼ同様であるので、説明を省略する。
【００５８】
図４は、この実施の形態によるドライバ回路の内部構成例を示す回路図である。
【００５９】
図４において、ｎＭＯＳトランジスタ４０１は、ゲートがトランスファゲート４１１を介してノードＮ２に接続され、ソースが電源線Ｖｃｃに接続され、且つ、ドレインがノードＮ１に接続されている。また、ｎＭＯＳトランジスタ４０２は、ゲートから駆動制御信号ＡＳＥを入力し、ソースがグランド線ＧＮＤに接続され、且つ、ドレインがノードＮ１に接続されている。第１の実施の形態と同様、ノードＮ１の電位が、ソース線ＳＬ（図１参照）に印加される駆動電圧ＶＡＳになる。
【００６０】
ｎＭＯＳトランジスタ４０３は、ゲートがトランスファゲート４１２を介してノードＮ１に接続され、ソースがグランド線ＧＮＤに接続され、且つ、ドレインがノードＮ２に接続されている。抵抗素子４０４は、一端が電源線Ｖｃｃに接続され、且つ、他端がノードＮ２に接続されている。
【００６１】
ｐＭＯＳトランジスタ４０５は、ゲートがＮＡＮＤ回路４１５の出力端に接続され、且つ、ソースが電源線Ｖｃｃに接続されている。また、ダイオード接続されたｎＭＯＳトランジスタ４０６は、ゲートおよびドレインがｐＭＯＳトランジスタ４０５のドレインに接続され、ソースがｎＭＯＳトランジスタ４０１のゲートに接続されている。
【００６２】
遅延回路４０７は、直列に接続された４段のＮＯＴ回路４０７ａ〜４０７ｄとＡＮＤ回路４０７ｅとを備えている。ＡＮＤ回路４０７ｅは、一方の入力端からＮＯＴ回路４０７ａ〜４０７ｄを介して駆動制御信号ＡＳＥを入力し、他方の入力端から直接駆動制御信号ＡＳＥを入力する。以下の説明では、遅延回路４０７による遅延時間をＴＤ１とする。
【００６３】
キャパシタ４０８は、一端が遅延回路４０７の出力端に接続され、他端がｎＭＯＳトランジスタ４０１のゲートに接続されている。
【００６４】
遅延回路４０９は、直列に接続された４段のＮＯＴ回路４０９ａ〜４０９ｄとＡＮＤ回路４０９ｅとを備えている。ＡＮＤ回路４０９ｅの一方の入力端は、ＮＯＴ回路４０９ａ〜４０９ｄを介して、遅延回路４０７の出力端に接続されている。一方、ＡＮＤ回路４０９ｅの他方の入力端は、直接、遅延回路４０７の出力端に接続されている。以下の説明では、遅延回路４０９による遅延時間をＴＤ２とする。
【００６５】
ＮＯＴ回路４１０の入力端は、遅延回路４０９の出力端に接続されている。
【００６６】
トランスファゲート４１１は、ｐＭＯＳトランジスタ４１１ａとｎＭＯＳトランジスタ４１１ｂとを備えている。ｐＭＯＳトランジスタ４１１ａは、ゲートがＯＲ回路４１３の出力端に接続され、ソースがノードＮ２に接続され、且つ、ドレインがｎＭＯＳトランジスタ４０１のゲートに接続されている。また、ｎＭＯＳトランジスタ４１１ｂは、ゲートがＮＯＴ回路４１４を介してＯＲ回路４１３の出力端に接続され、ソースがｎＭＯＳトランジスタ４０１のゲートに接続され、且つ、ドレインがノードＮ２に接続されている。
【００６７】
トランスファゲート４１２は、ｎＭＯＳトランジスタ４１２ａとｐＭＯＳトランジスタ４１２ｂとを備えている。ｎＭＯＳトランジスタ４１２ａは、ゲートが遅延回路４０９の出力端に接続され、ソースがｎＭＯＳトランジスタ４０３のゲートに接続され、且つ、ドレインがノードＮ１に接続されている。ｐＭＯＳトランジスタ４１２ｂは、ゲートがＮＯＴ回路４１０の出力端に接続され、ソースがノードＮ１に接続され、且つ、ドレインがノードＮ３でｎＭＯＳトランジスタ４０３のゲートに接続されている。
【００６８】
ＯＲ回路４１３は、一方の入力端がＮＯＴ回路４１０の出力端に接続されており、他方の入力端からアドレス遷移信号ＡＴＤを入力する。
【００６９】
ＮＡＮＤ回路４１５は、一方の入力端がＯＲ回路４１３の出力端に接続され、他方の入力端から駆動制御信号ＡＳＥを入力する。
【００７０】
ＮＯＴ回路４１６は、入力端から駆動制御信号ＡＳＥを入力する。ｎＭＯＳトランジスタ４１７は、ゲートがＮＯＴ回路４１６の出力端に接続され、ソースがグランド線ＧＮＤに接続され、且つ、ドレインがノードＮ３でｎＭＯＳトランジスタ４０３のゲートに接続されている。
【００７１】
遅延回路４１８は、直列に接続された４段のＮＯＴ回路４１８ａ〜４１８ｄとＡＮＤ回路４１８ｅとを備えている。ＡＮＤ回路４１８ｅは、一方の入力端からＮＯＴ回路４１８ａ〜４１８ｄを介してアドレス遷移信号ＡＴＤを入力し、他方の入力端から直接アドレス遷移信号ＡＴＤを入力する。以下の説明では、遅延回路４１８による遅延時間をＴＤ３とする。
【００７２】
キャパシタ４１９は、一端が遅延回路４１８の出力端に接続され、他端がｎＭＯＳトランジスタ４０１のゲートに接続されている。
【００７３】
次に、この実施の形態に係るフラッシュメモリの動作について、図５を用いて説明する。
【００７４】
フラッシュメモリの読み出し動作を実行していないときは、駆動制御信号ＡＳＥおよびアドレス遷移信号ＡＴＤは、ローレベルに維持される。駆動制御信号ＡＳＥがローレベルのとき、ＮＡＮＤ回路４１５の出力はハイレベルなので、ｐＭＯＳトランジスタ４０５はオフしており、ｎＭＯＳトランジスタ４０１のゲートに電位を供給しない。また、このとき、トランスファゲート４１１，４１２は開いている。また、ｎＭＯＳトランジスタ４０１，４０２は、ゲート電位がローレベルなので、オフしている。
【００７５】
ここで、フラッシュメモリに対する読み出し動作を開始するために、駆動制御信号ＡＳＥをハイレベルにすると、まず、ｎＭＯＳトランジスタ４０２がオンする。次に、ＮＡＮＤ回路４１５の出力がハイレベルになるので、ｐＭＯＳトランジスタ４０５がオンする。したがって、ｎＭＯＳトランジスタ４０１のゲートには、Ｖｃｃ−Ｖｔ（ＶｔはｎＭＯＳトランジスタ４０６の電圧降下量）が、印加される。これにより、ｎＭＯＳトランジスタ４０１がオンするので、ノードＮ１の電位すなわち駆動電圧ＶＡＳは、電源電圧ＶｃｃをｎＭＯＳトランジスタ２０１，２０２のオン抵抗比で分圧した値まで上昇する。また、駆動制御信号ＡＳＥがハイレベルになると、ｎＭＯＳトランジスタ４１７がオフするので、ｎＭＯＳトランジスタ４０３のゲートはフローティング状態になる。このとき、ノードＮ２の電位はＶｃｃに維持される。
【００７６】
駆動制御信号ＡＳＥがハイレベルになってから時間ＴＤ１が経過すると、遅延回路４０７の出力信号ＡＳＥＤ１がローレベルからハイレベルに変化する。したがって、キャパシタ４０８の一端の電位は、零ボルトからＶｃｃに急激に上昇する。これにより、キャパシタ４０８の他端の電位（すなわちｎＭＯＳトランジスタ４０１のゲート電位）も、Ｖｃｃだけ急激に上昇して２Ｖｃｃ−Ｖｔになった後、緩やかに下降する。これにより、ノードＮ１からソース線ＳＬ（図１参照）に供給される充電電荷も、急激に増加するので、駆動電圧ＶＡＳの上昇が加速される。
【００７７】
信号ＡＳＥＤ１がハイレベルになってからさらに時間ＴＤ２が経過すると、遅延回路４０９の出力信号ＡＳＥＤ２がローレベルからハイレベルに変化し、したがって、ＯＲ回路４１３の出力がハイレベルからローレベルに変化する。これにより、トランスファゲート４１１，４１２が閉じ、さらに、ＮＡＮＤ回路４１５の出力がローレベルになる。したがって、第１の実施の形態と同様にして、ｎＭＯＳトランジスタ４０１のゲート電位はノードＮ２によって与えられるようになり、且つ、ｎＭＯＳトランジスタ４０３のゲート電位はノードＮ１によって与えられるようになる。そして、第１の実施の形態と同様の負帰還作用により、ノードＮ１の電位すなわち駆動電圧ＶＡＳは、ｎＭＯＳトランジスタ４０１，４０２，４０３および抵抗素子４０４のディメンジョンで決定される値に収束する。
【００７８】
以上のようにしてソース線ＳＬのプリチャージが実行されると、ローデコーダ１０１およびカラムデコーダ１０２（図１参照）を用いたデータの読み出しが開始される。
【００７９】
図１のフラッシュメモリでは、選択されたワード線に属するすべてのＦＡＭＯＳトランジスタから、データの読み出しが行われる。すなわち、すべてのビット線ビット線ＢＬ０  〜ＢＬｍ  には、「０」または「１」の読み出しデータが出力される。そして、これらの読み出しデータのうち、選択されたビット線に対応する読み出しデータのみが、センスアンプ１０５に入力される。なお、以下の説明では、フローティングゲートに電荷が蓄積されている状態を「１」とし、フローティングゲートに電荷が蓄積されていない状態を「０」とした場合を例に採って説明する。
【００８０】
ここで、ワード線電位がハイレベルになったとき、フローティングゲートに電荷が蓄積されていないＦＡＭＯＳトランジスタ（すなわち記憶値が「０」のＦＡＭＯＳトランジスタ）はオンし、フローティングゲートに電荷が蓄積されているＦＡＭＯＳトランジスタ（すなわち記憶値が「１」のＦＡＭＯＳトランジスタ）はオフに維持される。そして、ＦＡＭＯＳトランジスタがオンした場合は、対応するビット線が、ソース線ＳＬの蓄積電荷によって充電されて、ハイレベルになる。一方、ＦＡＭＯＳトランジスタがオフに維持された場合は、対応するビット線は充電されずに、ローレベルに維持される。しかしながら、記憶値「０」のＦＡＭＯＳトランジスタが非常に多いワード線が選択された場合には、充電しなければならないビット線の本数が非常に多くなるので、これらのビット線の電位を速やかに上昇させることができなくなる。ここで、記憶値「０」に対応するビット線の電位が、データの読み出し周期内に、しきい値１／２Ｖｒｅｆ  まで上昇しない場合は、センスアンプ１０５が読み出しデータの値を誤ることになる。したがって、読み出しデータの信頼性を確保するためには、データの読み出し周期を十分に長くしなければならない。このことは、読み出し速度向上の妨げになる。
【００８１】
このため、この実施の形態に係るフラッシュメモリでは、読み出しアドレスを遷移させる際に、以下のようにして、充電加速を行う。
【００８２】
アドレス遷移の際には、アドレス遷移信号ＡＴＤ（図４、図５参照）が、ローレベルからハイレベルに変換する。これにより、ＯＲ回路４１３の出力は、ローレベルからハイレベルに変化するので、トランスファゲート４１１が開く。またアドレス遷移信号ＡＴＤがハイレベルになると、ＮＡＮＤ回路４１５の出力がローレベルになるので、ｐＭＯＳトランジスタ４０５がオンする。これにより、ｎＭＯＳトランジスタ４０１のゲート電位ＶＧは、Ｖｃｃ−Ｖｔになる。
【００８３】
アドレス遷移信号ＡＴＤがハイレベルになってから時間ＴＤ３が経過すると、遅延回路４１８の出力信号ＢＳＴがローレベルからハイレベルに変化する。これにより、キャパシタ４１９の一端の電位は、零ボルトからＶｃｃに急激に上昇する。したがって、キャパシタ４１９の他端の電位（すなわちｎＭＯＳトランジスタ４０１のゲート電位）も、Ｖｃｃだけ急激に上昇して２Ｖｃｃ−Ｖｔになった後、緩やかに下降する。これにより、ノードＮ１からソース線ＳＬ（図１参照）に供給される充電電荷も、急激に増加する。
【００８４】
その後、アドレス遷移信号ＡＴＤがローレベルになると、遅延回路４１８の出力は直ちにローレベルになり、ソース線ＳＬに対する充電の加速が終了する。
【００８５】
以上説明したように、この実施の形態に係るフラッシュメモリでも、第１の実施の形態と同様、ソース線ＳＬのプリチャージ時間を短縮することができる。
【００８６】
さらに、この実施の形態に係るドライバ回路によれば、アドレス遷移時の電荷出力量を一時的に高くすることができるので、記憶値「０」のＦＡＭＯＳトランジスタが非常に多いワード線が選択された場合でも、対応するビット線の電位を速やかに上昇させることができる。このため、この実施の形態に係るフラッシュメモリでは、データの読み出し周期を短くしても、読み出し値の信頼性を損なうことがない。したがって、この実施の形態に係るフラッシュメモリによれば、読み出し速度を、第１の実施の形態のフラッシュメモリよりもさらに高速化することができる。
【００８７】
なお、この実施の形態も、第１の実施の形態と同様、この共通ソース線を複数行ずつまたは複数列ずつのソース線に分割したフラッシュメモリに適用することができる。
【００８８】
さらに、この実施の形態に係るフラッシュメモリも、メモリセルアレイを複数個のメモリセルブロックで構成したフラッシュメモリに適用できる。
【００８９】
【発明の効果】
以上詳細に説明したように、本発明によれば、書き換えおよび読み出しを高速で行うことができ、リードディスターブ耐性が良好で、且つ、回路規模が小さい半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第１、第２の実施の形態に係るフラッシュメモリの構成を概略的に示す回路図である。
【図２】第１の実施の形態に係るドライバ回路の内部構成を示す回路図である。
【図３】第１の実施の形態に係るドライバ回路の動作を説明するためのタイミングチャートである。
【図４】第２の実施の形態に係るドライバ回路の内部構成を示す回路図である。
【図５】第２の実施の形態に係るドライバ回路の動作を説明するためのタイミングチャートである。
【図６】従来のフラッシュメモリの構成を概略的に示す回路図である。
【図７】従来のフラッシュメモリの動作を説明するためのタイミングチャートである。
【図８】フラッシュメモリのメモリセルに使用されるＦＡＭＯＳトランジスタの構成を模式的に示す断面図である。
【符号の説明】
１０１  ローデコーダ
１０２  カラムデコーダ
１０３−０〜１０３−ｍ  列制御用トランジスタ
１０４−０〜１０４−ｍ  データ書き換え用トランジスタ
１０５  センスアンプ
Ｔ００〜Ｔｎｍ  ＦＡＭＯＳトランジスタ
ＷＬ０  〜ＷＬｎ    ワード線
ＢＬ０  〜ＢＬｎ    ビット線
ＣＬ０  〜ＣＬｎ    列制御線
２０１，２０２，２０３，２０６，２１５  ｎＭＯＳトランジスタ
２０４  抵抗素子
２０５  ｐＭＯＳトランジスタ
２０７，２０９  遅延回路
２０８  キャパシタ
２１０，２１４  ＮＯＴ回路
２１１，２１２  トランスファゲート
２１３  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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