(57)【特許請求の範囲】
【請求項１】
複数のテストモード機能が搭載されている半導体記憶装置であって、
入力される複数のカラムアドレス情報をそれぞれラッチして複数のラッチアドレス情報として出力するアドレスラッチ手段と、
カラムアドレスストローブ信号及びライトイネーブル信号をロウアドレスストローブ信号よりも先に活性化するＷＣＢＲサイクルを検知すると、ＷＣＢＲ情報を出力するＷＣＢＲ検出手段と、
前記複数のラッチアドレス情報及び前記ＷＣＢＲ情報の入力を受け、前記ＷＣＢＲ情報が入力されると、前記複数のラッチアドレス情報の組み合わせに基づき、前記複数のテストモード機能のうちの特定のテストモード機能を選択するテストモード選択情報を生成して出力するテストモード選択手段とを備えており、
前記アドレスラッチ手段は、第１の動作サイクルにおいて前記複数のラッチアドレス情報を出力するよう構成されており、
前記ＷＣＢＲ検出手段は、前記第１の動作サイクルよりも後の第２の動作サイクルにおいて前記ＷＣＢＲ情報を出力するよう構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記テストモード選択手段は、前記複数のカラムアドレス情報、前記複数のラッチアドレス情報及び前記ＷＣＢＲ情報の入力を受け、前記ＷＣＢＲ情報が入力されると、前記第１の動作サイクルにおいて入力される前記複数のラッチアドレス情報と前記第２の動作サイクルにおいて入力される複数のカラムアドレス情報との組み合わせに基づき、前記テストモード選択情報を生成して出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のカラムアドレス情報及び前記複数のラッチアドレス情報の入力を受け、前記複数のカラムアドレス情報と前記複数のラッチアドレス情報との比較に基づき、前記特定のテストモード機能へのエントリーを可能にするエントリー可能情報を生成して出力する手段をさらに備えていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、複数のテストモード機能が搭載された半導体記憶装置に関するものである
【０００２】
【従来の技術】
近年、ダイナミック型半導体メモリ（ＤＲＡＭ）の高集積化に伴う出荷前試験の長時間化等の問題を解決するために、ＤＲＡＭ内に様々なテスト回路を予め設けておき、ＤＲＡＭ内においてテストモードを実行する場合が多い。
【０００３】
単一のテストモード機能をエントリーする方式としては、図６のタイミングチャートに示すような、通常動作時には用いられないＷＣＢＲサイクルでエントリーするＷＣＢＲエントリー方式が標準となっている。ＷＣＢＲサイクルとは、ライトイネーブル信号／ＷＥ及びカラムアドレスストローブ信号／ＣＡＳをロウアドレスストローブ信号／ＲＡＳよりも先に活性化にするＷＥ・ＣＡＳビフォアＲＡＳサイクルの略である。ＷＣＢＲエントリー方式においては、ＷＣＢＲサイクル時には、アドレスＡ０〜Ａ１０（図６のタイミングチャートにおいては、アドレス入力端子を１１端子と仮定している。）及び書き込みデータＤinはどのような状態であってもよく、出力データＤout は解放状態（ハイインピーダンス状態）である。
【０００４】
また、複数のテストモード機能が搭載されている場合には、図７のタイミングチャートに示すように、ＷＣＢＲサイクル時にアドレスＡ０〜Ａ１０を設定することにより、複数のテストモード機能を互いに区別する複数テストモードエントリー方式が通常用いられている。
【０００５】
ところが、複数テストモードエントリー方式では、ＷＣＢＲサイクル時にアドレスＡ０〜Ａ１０を無視することができず、標準となっているＷＣＢＲエントリー方式（アドレス入力がどのような状態でもよい）に制約が生じることが避けられないため、使い勝手が必ずしも良くないので、ユーザーとしては受け入れ難いのが現状である。
【０００６】
また、標準となっているＷＣＢＲエントリー方式では、内部ロウアドレスカウンタによる自動リフレッシュを行なうように規定されているが、ＷＣＢＲサイクル時にアドレスＡ０〜Ａ１０をみる複数テストモードエントリー方式においては、アドレスＡ０〜Ａ１０の取り込みのためにロウアドレスバッファを用いる必要がある。従って、内部ロウアドレスカウンタから出力されるリフレッシュアドレスは、ロウアドレスバッファを通すことなく、他の経路から供給されなければならない。このため、従来の回路方式を大きく変更しないと、内部ロウアドレスカウンタによる自動リフレッシュができないという問題もある。
【０００７】
そこで、特開平６−２６７２９７号公報に示されるような半導体記憶装置が提案されている。すなわち、この半導体記憶装置は、図８のタイミングチャートに示すように、ライトイネーブル信号／ＷＥ及びカラムアドレスストローブ信号／ＣＡＳをロウアドレスストローブ信号／ＲＡＳよりも先に活性化するＷＣＢＲサイクルが開始された後で且つロウアドレスストローブ信号／ＲＡＳ信号が活性化状態のときに、ライトイネーブル信号／ＷＥが活性化する回数をカウントし、２回目以降で且つ最終回のアドレス情報に応じて複数のテストモード機能から特定のテストモード機能を選択してエントリーする方式を採用している。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体記憶装置においては、複数のテストモード機能のうちの特定のテストモードを選択してエントリーするためには、通常動作では必要としない、ライトイネーブル信号／ＷＥをカウントするためのカウンター回路、ＷＣＢＲサイクル中のアドレス情報を認識するための制御信号発生回路、及びテスト時専用のアドレスバッファ等を搭載する必要がある。このため、前記従来の半導体記憶装置によると、レイアウト面積の増大が避けられないという問題がある。また、ライトイネーブル端子に対するノイズの発生や狭パルス信号によるカウンター回路の誤動作の懸念もある。
【０００９】
また、長時間に亘るテストを行なう場合、メモリーセルの蓄積電荷の減少等に起因する動作不良を解消するため、テストモード機能の実行中においてもリフレッシュ動作を行なう必要がある。このリフレッシュ動作にはＲＡＳオンリーリフレッシュ方式やＣＢＲ（ＣＡＳ  ｂｅｆｏｒｅ  ＲＡＳ）リフレッシュ方式が用いられるが、ＷＣＢＲサイクルによるテストモードは、ＲＡＳオンリーリフレッシュやＣＢＲリフレッシュを実行すると、テストモードが解除されるということが標準化されている。
【００１０】
さらに、従来の複数テストモードエントリー方式においては、ＷＣＢＲエントリー方式によるリフレッシュを行なった場合でも、再度同じテストモード機能にエントリーするための動作を行なわせる必要が生じる。
【００１１】
前記に鑑み、本発明は、複数のテストモード機能から特定のテストモード機能を選択してエントリーできる回路を付加するにも拘わらず、レイアウト面積の増大を抑制できるようにすることを第１の目的とし、特定のテストモード機能にエントリーしているときのリフレッシュ方式として、ＷＣＢＲエントリー方式によるリフレッシュを実行することにより、テストモード機能をリセットせずにリフレッシュ動作を行ない、従来のＷＣＢＲエントリー方式の制約（ＲＡＳオンリーリフレッシュ又はＣＢＲリフレッシュの実行に伴ってテストモード機能のリセットを行なうという制約）と相反しない仕様にすることを第２の目的とする。
【００１２】
【課題を解決するための手段】
前記の第１の目的を達成するため、本発明に係る第１の半導体記憶装置は、複数のテストモード機能が搭載されている半導体記憶装置を対象とし、入力される複数のカラムアドレス情報をそれぞれラッチして複数のラッチアドレス情報として出力するアドレスラッチ手段と、カラムアドレスストローブ信号及びライトイネーブル信号をロウアドレスストローブ信号よりも先に活性化するＷＣＢＲサイクルを検知すると、ＷＣＢＲ情報を出力するＷＣＢＲ検出手段と、複数のラッチアドレス情報及びＷＣＢＲ情報の入力を受け、ＷＣＢＲ情報が入力されると、複数のラッチアドレス情報の組み合わせに基づき、複数のテストモード機能のうちの特定のテストモード機能を選択するテストモード選択情報を生成して出力するテストモード選択手段とを備えている。
【００１３】
第１の半導体記憶装置によると、ＷＣＢＲ情報が入力されると、複数のラッチアドレス情報の組み合わせに基づき、複数のテストモード機能のうちの特定のテストモード機能を選択するテストモード選択情報が出力されるため、複数のテストモード機能のうちの特定のテストモードを選択してエントリーするために従来の半導体記憶装置では必要であった、ライトイネーブル信号をカウントするためのカウンター回路、ＷＣＢＲサイクル中のアドレス情報を認識するための制御信号発生回路及びテスト時専用のアドレスバッファが不要になる。
【００１４】
第１の半導体記憶装置において、アドレスラッチ手段は、第１の動作サイクルにおいて複数のラッチアドレス情報を出力するよう構成されており、ＷＣＢＲ検出手段は、第１の動作サイクルよりも後の第２の動作サイクルにおいてＷＣＢＲ情報を出力するよう構成されていることが好ましい。
【００１５】
この場合、テストモード選択手段は、複数のカラムアドレス情報、複数のラッチアドレス情報及びＷＣＢＲ情報の入力を受け、ＷＣＢＲ情報が入力されると、第１の動作サイクルにおいて入力される複数のラッチアドレス情報と第２の動作サイクルにおいて入力される複数のカラムアドレス情報との組み合わせに基づき、テストモード選択情報を生成して出力することが好ましい。
【００１６】
第１の半導体記憶手段は、複数のカラムアドレス情報及び複数のラッチアドレス情報の入力を受け、複数のカラムアドレス情報と複数のラッチアドレス情報との比較に基づき、特定のテストモード機能へのエントリーを可能にするエントリー可能情報を生成して出力する手段をさらに備えていることが好ましい。
【００１７】
前記の第２の目的を達成するため、本発明に係る第２の半導体記憶装置は、複数のテストモード機能が搭載されている半導体記憶装置を対象とし、カラムアドレスストローブ信号及びライトイネーブル信号をロウアドレスストローブ信号よりも先に活性化するＷＣＢＲサイクルを最初に検知した場合には、複数のテストモード機能のうちの特定のテストモード機能を選択してエントリーすると共に、特定のテストモード機能を選択しているときにＷＣＢＲサイクルを再び検知した場合には特定のテストモード機能に再びエントリーするエントリー手段と、リフレッシュ動作をするＣＢＲリフレッシュサイクル又はＲＡＳオンリーリフレッシュサイクルを検知すると、特定のテストモード機能の動作を中断させる中断手段とを備えている。
【００１８】
第２の半導体記憶装置によると、特定のテストモード機能を選択しているときにＷＣＢＲサイクルを２回目以降に検知した場合には、ＷＣＢＲサイクルを最初に検知したときにエントリーしたテストモード機能に再びエントリーするエントリー手段と、ＣＢＲリフレッシュサイクル又はＲＡＳオンリーリフレッシュサイクルを検知すると、実行中のテストモード機能の動作を中断させる中断手段とを備えているため、ＣＢＲリフレッシュサイクル又はＲＡＳオンリーリフレッシュサイクルを検知したときには、実行中のテストモード機能の動作は中断されて、ＣＢＲリフレッシュサイクル又はＲＡＳオンリーリフレッシュサイクルによるリフレッシュ動作が実行され、その後、再びＷＣＢＲサイクルを検知すると、リフレッシュ前に実行中であったテストモード機能に再びエントリーすることができる。
【００１９】
第２の半導体記憶装置において、エントリー手段は、ＷＣＢＲサイクルを検知すると、特定のテストモード機能を選択する第１の内部制御信号を活性化する手段を有し、中断手段は、ＣＢＲリフレッシュサイクル又はＲＡＳオンリーリフレッシュサイクルを検知すると、第１の内部制御信号を非活性化すると共に、動作中の特定のテストモード機能をリセットする第２の内部制御信号を活性化し、所定の時間が経過すると、活性化している第２の内部制御信号を非活性化する手段を有していることが好ましい。
【００２０】
【発明の実施の形態】
以下、本発明の一実施形態に係る半導体記憶装置について図１に示すブロック図を参照しながら説明する。尚、本実施形態に係る半導体記憶装置には、複数のテストモード機能が搭載されており、また、本実施形態においては、説明の簡略化のために、アドレス入力端子の数は２端子としている。
【００２１】
図１において、１はＷＣＢＲ判定回路、２はカラムアドレスラッチ回路、３はアドレスデコード回路、４は複数テストモード発生回路、５はクロック信号を活性化するクロックジェネレータ、６は制御クロックを発生する制御クロック発生回路、／ＲＡＳはロウアドレスストローブ信号、／ＣＡＳはカラムアドレスストローブ信号、／ＷＥはライトイネーブル信号、Ａ１，Ａ２はカラムアドレス信号、ＰＴＳＴはＷＣＢＲサイクルが検知されたときに発生するプリテスト信号、ＡＹ１，ＡＹ２は内部カラムアドレス信号、ＰＹ１，ＰＹ２，〜，ＰＹ４はプリデコード信号、ＲＡ３はロウアドレスストローブ信号／ＲＡＳに対して遅延時間を持つロウアドレスストローブ信号／ＲＡＳの反転信号、ＴＭＯＮはプリセット信号ＰＴＳＴのレベルに応じ、ロウアドレスストローブ信号／ＲＡＳの非活性のタイミングに同期して高レベルを発生する制御信号、ＳＡ１はプリデコード信号ＰＹ１，ＰＹ２，〜，ＰＹ４を次段に転送するための制御信号、ＰＯＲは電源投入時のみ高レベルを発生し、電源投入時以外は低レベルを保持する電源投入認識信号である。尚、カラムアドレスラッチ回路２、アドレスデコード回路３及びクロックジェネレータ５としては、公知の回路を用いることができるので、詳細な説明は省略する。
【００２２】
図２は、複数のテストモード機能から特定のテストモード機能を選択してエントリーするための入力信号及び制御信号のタイミングチャートを示しており、図２に示すように、第１の動作サイクルにおいて、カラムアドレスラッチ回路２によりカラムアドレスをラッチする。例えば、カラムアドレス信号Ａ１，Ａ２がともに低レベルであるとすると、カラムアドレスラッチ回路２により、内部カラムアドレス信号ＡＹ１，ＡＹ２はともに低レベルにラッチされる。このラッチ状態は、カラムアドレス信号Ａ１，Ａ２が次に取り込まれるまで有効となっている。第２の動作サイクルにおいて、ライトイネーブル信号／ＷＥ及びカラムアドレスストローブ信号／ＣＡＳをロウアドレスストローブ信号／ＲＡＳよりも先に活性化する動作サイクルをＷＣＢＲ判定回路１により検知すると、プリテスト信号ＰＴＳＴが低レベルから高レベルに移行する。
【００２３】
第１の動作サイクルにおいてラッチされた内部カラムアドレス信号ＡＹ１〜ＡＹ２と、プリテスト信号ＰＴＳＴの活性化とに基づき、アドレスデコード回路３により、４つのプリデコード信号ＰＹ１〜ＰＹ４のうち、１つのプリデコード信号が低レベルから高レベルに移行する一方、他の３つのプリデコード信号は低レベルのまま保持される。図２に示すように、カラムアドレス信号Ａ１，Ａ２がともに低レベルである場合には、プリデコード信号ＰＹ１が低レベルから高レベルへ移行する一方、プリデコード信号ＰＹ２〜ＰＹ４は低レベルのまま保持される。
【００２４】
また、第２の動作サイクルにおいて、制御信号ＳＡ１は、プリテスト信号ＰＴＳＴが低レベルから高レベルに移行するタイミングに同期して低レベルから高レベルに移行し、所定の遅延時間の後、高レベルから低レベルに移行する。制御信号ＳＡ１が高レベルの期間のみ、プリデコード信号ＰＹ１のレベルに基づいて、ＲＳフリッププロップをセットする信号が入力され、出力信号ＦＦ１はプリデコード信号ＰＹ１が高レベルのときのみ低レベルから高レベルに移行し高レベルにラッチされる。
【００２５】
第２の動作サイクルの終了、すなわちロウアドレスストローブ信号／ＲＡＳ信号のリセットタイミング（反転信号ＲＡ３が高レベルから低レベルに移行するタイミング）に同期して制御信号ＴＭＯＮは低レベルから高レベルに移行する。
【００２６】
出力信号ＦＦ１及び制御信号ＴＭＯＮがともに高レベルである場合に限り、特定テストモードエントリー信号ＴＥＳＴ１が低レベルから高レベルに移行し、特定テストモードへのエントリーが完了する。
【００２７】
以上の説明においては、第１サイクルにおいてラッチされるカラムアドレス信号Ａ１，Ａ２はともに低レベルであったが、これに代えて、第１サイクルにおいてラッチされるカラムアドレス信号Ａ１が高レベルであり、カラムアドレス信号Ａ２が低レベルである場合には、特定テストモードエントリー信号ＴＥＳＴ２が低レベルから高レベルに移行し、第１サイクルにおいてラッチされるカラムアドレス信号Ａ１が低レベルであり、カラムアドレス信号Ａ２が高レベルである場合には、特定テストモードエントリー信号ＴＥＳＴ３が低レベルから高レベルに移行し、第１サイクルにおいてラッチされるカラムアドレス信号Ａ１が高レベルであり、カラムアドレス信号Ａ２が高レベルである場合には、特定テストモードエントリー信号ＴＥＳＴ４が低レベルから高レベルに移行する。
【００２８】
従って、第１サイクルにおけるカラムアドレス信号Ａ１，Ａ２の入力レベルに応じて、複数種類（本実施形態においては４種類）の特定テストモード機能へのエントリーが可能になる。
【００２９】
尚、本実施形態においては、説明の簡略化のため、アドレス入力端子の数を２端子として説明したが、アドレス入力端子の数をＡ０〜Ａ１０の１１端子とすると、２の１１乗の種類のテストモード機能の区別が可能になる。
【００３０】
また、本実施形態においては、電源投入時の不確定ノードを無くし、電源投入時にテストモード機能へのエントリーを防止するため、電源投入時のみ高レベルを発生する電源投入認識信号ＰＯＲを発生する回路を有している。
【００３１】
また、テストモードのリセットに関しては、従来から用いられているＷＣＢＲエントリー方式と同様に、ＲＡＳオンリーリフレッシュ又はＣＢＲリフレッシュによるリセットが可能な構成になっており、ＷＣＢＲエントリー方式に対する仕様はそのままである。
【００３２】
図３（ａ）は、前記実施形態におけるテストモード発生回路４の第１の変形例を示している。第１の変形例は、第１の動作サイクルでラッチしたアドレス情報からの制御信号ＦＦ１と、第２の動作サイクル（ＷＣＢＲサイクル）のアドレス情報からの制御信号ＴＡ１とをＡＮＤ回路で組み合わせたことが特徴である。これにより、アドレス入力端子の数をＡ０〜Ａ１０の１１端子とすると、２の２２乗の種類のテストモード機能から特定のテストモード機能を選択することが可能になる。
【００３３】
図３（ｂ）は、前記実施形態におけるテストモード発生回路４の第２の変形例を示している。第２の変形例は、第１の動作サイクルでラッチしたアドレス情報からの制御信号ＦＦ１と、第２の動作サイクル（ＷＣＢＲサイクル）でラッチしたアドレス情報からの制御信号ＴＡ２とをＡＮＤ回路で組み合わせ、両者が一致した場合にのみ特定テストモードエントリー信号ＴＥＳＴ１を発生させるようにしたことが特徴である。これにより、第１の動作サイクルでラッチしたアドレス情報と、第２の動作サイクルでラッチしたアドレス情報とが同じである場合に限り、テストモードをエントリーすることが可能になるので、テストモード機能に誤ってエントリーする事態を回避できる。
【００３４】
特定テストモードにエントリーした状態のときのＷＣＢＲの動作について説明する。特定テストモードにエントリーした状態のときには、プリテスト信号ＰＴＳＴは高レベルであり、制御信号ＴＭＯＮは高レベルである。特定テストモードにエントリーした状態において、再度ＷＣＢＲ動作サイクルを実行した場合でも、プリテスト信号ＰＴＳＴは高レベルのまま保持される。このため、制御信号ＳＡ１は低レベルのまま保持されるので、特定テストモードのエントリー時とは異なっているであろうプリデコード信号ＰＹ１〜ＰＹ４の再取り込みが行なわれないと共にフリップフロップの出力は不変であるから、特定テストモードエントリー信号ＴＥＳＴ１〜ＴＥＳＴ４のレベルは保持される。
【００３５】
このように、特定テストモード機能にエントリーした状態において、再度ＷＣＢＲ動作サイクルを実行したときには、特定テストモードのリセットが行われず、特定のテストモード状態がそのまま保持される。
【００３６】
図４は、プリセット信号ＰＴＳＴを発生するＷＣＢＲ判定回路１の構成の一例を示しており、図４において、１１はＲＡＳオンリーリフレッシュサイクルが実行されたことを検知するＲＡＳオンリーリフレッシュサイクル判定回路、１２はＣＢＲリフレッシュサイクルが実行されたことを検知するＣＢＲリフレッシュ判定回路、１３はロウアドレスストローブ信号／ＲＡＳ及びカラムアドレスストローブ信号、／ＣＡＳと共にライトイネーブル信号／ＷＥが入力される／ＷＥ入力バッファ、１４はプリセット信号ＰＴＳＴのリセット信号を発生するリセット信号発生回路、１５はプリセット信号ＰＴＳＴのセット信号を発生するセット信号発生回路、１６はセット信号及びリセット信号に基づいてプリセット信号ＰＴＳＴを生成するフリップフロップ、Ｔ１は電源投入時にＰＯＲ信号によって信号ＰＴＳＴを低レベルに初期化するトランジスタである。
【００３７】
以下、ＷＣＢＲ判定回路１の動作について、図５のタイミングチャートを参照しながら説明する。
【００３８】
まず、ロウアドレスストローブ信号／ＲＡＳの立ち下がりよりも前に、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥが活性化されるＷＣＢＲによるセット動作について説明する。
【００３９】
この場合、ロウアドレスストローブ信号／ＲＡＳの立ち下がりでＣＢＲリフレッシュ判定回路１２の出力信号ＣＢＲが高レベルになる。このとき、／ＷＥ入力バッファ１３の出力信号ＷＥＩＮが高レベルになっており、出力信号ＣＢＲがセット信号発生回路１５に入力されることによってセット信号発生回路１５の出力であるセット信号ＸＳＥＴが低レベルになる。セット信号ＸＳＥＴはフリップフロップ１６に入力され、プリセット信号ＰＴＳＴを高レベルにセットする。このとき、リセット信号発生回路１４の出力であるリセット信号ＸＲＥＳＥＴは、一瞬高レベルになるが、すぐにまた低レベルに戻り、フリップフロップ１６は、結局、セット信号ＸＳＥＴでセットされた状態になる。その後、ＣＢＲリフレッシュサイクル又はＲＡＳオンリーリフレッシュサイクルにより、リセット信号ＸＲＥＳＥＴが発生されるまで、フリップフロップ１６はセット状態を保持し、プリセット信号ＰＴＳＴが高レベルに保持される。
【００４０】
次に、ＣＢＲリフレッシュ又はＲＯＲ（ＲＡＳオンリーリフレッシュ）によるリセット動作について説明する。
【００４１】
ＣＢＲリフレッシュの場合には、ロウアドレスストローブ信号／ＲＡＳの立ち下がりにより、ＣＢＲリフレッシュ判定回路１２の出力信号ＣＢＲが高レベルになる。ＷＣＢＲの場合と異なり、このとき、ライトイネーブル信号／ＷＥが高レベルになっているので、／ＷＥ入力バッファ１３の出力信号ＷＥＩＮは低レベルである。このため、セット信号発生回路１５の出力信号ＸＳＥＴは高レベルのままとなる。一方、リセット信号発生回路１４の出力信号ＸＲＥＳＥＴは、ＷＣＢＲの場合と同様に一瞬低レベルとなる。これにより、フリップフロップ１６がリセットされ、プリセット信号ＰＴＳＴは高レベルから低レベルへと変化する。
【００４２】
ＲＡＳオンリーリフレッシュの場合には、ロウアドレスストローブ信号／ＲＡＳの立ち上がりにより、ＲＡＳオンリーリフレッシュ判定回路１１の出力信号ＲＯＲが高レベルになる。高レベルの出力信号ＲＯＲがリセット信号発生回路１４に入力されると、リセット信号ＸＲＥＳＥＴが一瞬低レベルとなる。これによって、フリップフロップ１６がリセットされ、プリセット信号ＰＴＳＴが高レベルから低レベルへと変化する。
【００４３】
以上説明したように、ＷＣＢＲ判定回路１は、ＷＣＢＲサイクルによって高レベルにセットされる一方、ＣＢＲリフレッシュサイクル又はＲＡＳオンリーリフレッシュサイクルによって低レベルにリセットされるプリセット信号ＰＴＳＴを発生する。いったんＷＣＢＲサイクルにエントリーした後、再びＷＣＢＲサイクルが実行された場合、前述したＷＣＢＲサイクルによるセット動作を繰り返すことになり、プリセット信号ＰＴＳＴは高レベルのまま保持される。
【００４４】
【発明の効果】
第１の半導体記憶装置によると、複数のテストモード機能のうちの特定のテストモードを選択してエントリーするためには、複数のラッチアドレス情報の組み合わせに基づき、複数のテストモード機能のうちの特定のテストモード機能を選択するテストモード選択情報を生成して出力する手段を備えるのみでよく、従来の半導体記憶装置で必要とした、ライトイネーブル信号をカウントするためのカウンター回路、ＷＣＢＲサイクル中のアドレス情報を認識するための制御信号発生回路及びテスト時専用のアドレスバッファが不要になるので、つまり、通常動作に用いられている回路に若干の変更を加えることにより対応できるので、回路規模が小さくてすみ、レイアウト面積の増大を抑制することができる。
【００４５】
第１の半導体記憶装置において、アドレスラッチ手段が第１の動作サイクルにおいてラッチアドレス情報を出力し、ＷＣＢＲ検出手段が第２の動作サイクルにおいてＷＣＢＲ情報を出力すると、ラッチアドレス情報及びＷＣＢＲ情報の入力を受けるテストモード選択手段の回路構成が簡易になる。
【００４６】
この場合、テストモード選択手段が第１の動作サイクルにおいて入力される複数のラッチアドレス情報と第２の動作サイクルにおいて入力される複数のカラムアドレス情報との組み合わせに基づいて、テストモード選択情報を生成して出力すると、選択可能なテストモード機能の種類が大きく増加する。
【００４７】
第１の半導体記憶装置が、ラッチアドレス情報とカラムアドレス情報との比較に基づき、特定のテストモード機能へのエントリーを可能にするエントリー可能情報を生成して出力する手段を備えていると、テストモード機能に誤ってエントリーする事態を回避することができる。
【００４８】
第２の半導体記憶装置によると、ＣＢＲリフレッシュサイクル又はＲＡＳオンリーリフレッシュサイクルを検知したときには、実行中のテストモード機能の動作を中断して、ＣＢＲリフレッシュサイクル又はＲＡＳオンリーリフレッシュサイクルによるリフレッシュ動作を実行し、その後、再びＷＣＢＲサイクルを検知した場合には、リフレッシュ前に実行中であったテストモード機能に再びエントリーできるため、ＣＢＲリフレッシュ方式又はＲＡＳオンリーリフレッシュ方式を、従来から用いられており標準化されているＷＣＢＲエントリー方式と相反することなく実行できるので、汎用性が増加し、ユーザーにとって極めて使い勝手の良い半導体記憶装置となる。
【００４９】
第２の半導体記憶装置において、エントリー手段が、ＷＣＢＲサイクルを検知すると特定のテストモード機能を選択する第１の内部制御信号を活性化する手段を有し、中断手段が、リフレッシュサイクルを検知すると、第１の内部制御信号を非活性化すると共に、動作中の特定のテストモード機能をリセットする第２の内部制御信号を活性化し、所定の時間が経過すると、活性化している第２の内部制御信号を非活性化する手段を有していると、第２の半導体記憶装置において、リフレッシュサイクルを検知したときには、実行中のテストモード機能の動作を中断してリフレッシュ動作を実行し、その後、ＷＣＢＲサイクルを検知したときには、リフレッシュ前に実行中であったテストモード機能に再びエントリーする方式を簡易且つ確実に実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置のブロック図である。
【図２】前記一実施形態に係る半導体記憶装置における、複数のテストモード機能から特定のテストモード機能を選択してエントリーするための入力信号及び制御信号のタイミングチャートである。
【図３】（ａ）は、前記一実施形態に係る半導体記憶装置におけるテストモード発生回路の第１の変形例を示す回路図であり、（ｂ）は、前記一実施形態に係る半導体記憶装置におけるテストモード発生回路の第２の変形例を示す回路図である。
【図４】前記一実施形態に係る半導体記憶装置におけるＷＣＢＲ判定回路のブロック図である。
【図５】前記ＷＣＢＲ判定回路の動作を説明するタイミングチャートである。
【図６】従来から用いられているＷＣＢＲエントリー方式を説明するタイミングチャートである。
【図７】従来から用いられている複数テストモードエントリー方式を説明するタイミングチャートである。
【図８】従来の半導体記憶装置における、複数のテストモード機能から特定のテストモードを選択してエントリーする方式を説明するタイミングチャートである。
【符号の説明】
１  ＷＣＢＲ判定回路
２  カラムアドレスラッチ回路
３  アドレスデコード回路
４  複数テストモード発生回路
５  クロックジェネレータ
６  制御クロック発生回路
１１  ＲＡＳオンリーリフレッシュ回路
１２  ＣＢＲリフレッシュ判定回路
１３  ／ＷＥ入力バッファ回路
１４  リセット信号発生回路
１５  セット信号発生回路
１６  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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