(57)【特許請求の範囲】
【請求項１】
電源電圧と接地電圧との間に接続され、出力する基準電圧を複数の電流通路制御信号に応じて変えることができる基準電圧発生回路と、
前記複数の電流通路制御信号を発生する制御回路と、を有し、
前記制御回路は、
前記電源電圧と前記接地電圧との間に接続され、入力した複数のコード信号に応じた分配電圧を発生する電圧分配回路と、
前記基準電圧と前記分配電圧とを比較し、その結果を比較信号として発生する比較回路と、
前記比較回路に接続され、前記複数のコード信号に応じて前記電流通路制御信号を発生する出力回路と、を含み、
前記制御回路は、前記基準電圧の第１レベル電圧と前記分配電圧とを比較した結果である比較信号に相応する前記電流通路制御信号によって、第２レベル電圧の基準電圧を発生するように前記基準電圧発生回路を制御する、ことを特徴とする基準電圧発生装置。
【請求項２】
前記基準電圧発生回路は、
前記電源電圧に接続された第１ノードと、
前記接地電圧に接続された第２ノードと、
前記第１ノードと第２ノード間に位置する第３ノートと、
前記第１ノードと第３ノードとの間に直列接続された複数の抵抗と、
前記第２ノードと前記第３ノードとの間に直列接続された、抵抗として機能する複数のＮＭＯＳトランジスタと、
温度変化による前記ＮＭＯＳトランジスタのスレショルド電圧を補償するＰＭＯＳトランジスタと、
前記各抵抗または前記各ＮＭＯＳトランジスタに並列接続され、前記電流通路制御信号に応じて電流経路のシャットオフを行う複数のシャットオフ回路とを含むことを特徴とする請求項１に記載の基準電圧発生装置。
【請求項３】
前記シャットオフ回路は、
電流通路制御信号に応じて電流通路を制御する伝達ゲート回路と、
前記伝達ゲート回路に接続され、電流通路制御信号によって最後にターンオフされた後、電流経路のシャットオフを行う電流シャットオフ手段と、を含み、
前記伝達ゲート回路は、インバータ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成されることを特徴とする請求項２に記載の基準電圧発生装置。
【請求項４】
前記電流シャットオフ手段は、ヒューズを含むことを特徴とする請求項３に記載の基準電圧発生装置。
【請求項５】
前記電圧分配回路は、
前記電源電圧に直列接続された複数の抵抗と、
各々が前記各抵抗の一端に接続されたドレーン、前記接地電圧に接続されたソース、そしてコード信号を受け入れるゲートを有する複数のＮＭＯＳトランジスタと、を含み、
前記ＮＭＯＳトランジスタは、前記コード信号によって選択的に制御され、その結果、前記複数の抵抗を選択的に動作させることを特徴とする請求項１に記載の基準電圧発生装置。
【請求項６】
前記出力回路は、前記複数のコード信号に応じて前記比較信号を前記基準電圧発生回路に伝達する複数の伝達回路を含むことを特徴とする請求項１に記載の基準電圧発生装置。
【請求項７】
前記伝達回路は、
インバータ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、前記コード信号に応じて比較回路の比較信号を伝達する伝達ゲート回路と、
前記伝達ゲート回路に接続され、前記伝達ゲート回路から出力された比較信号をラッチし、前記ラッチされた比較信号を前記基準電圧発生回路に出力するラッチ回路と、を含むことを特徴とする請求項６に記載の基準電圧発生装置。
【請求項８】
前記ラッチ回路は、前記コード信号が活性化状態であるとき、電流通路制御信号を発生することを特徴とする請求項７に記載の基準電圧発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は基準電圧発生装置、より具体的にはメモリ装置等の集積回路装置に有利に適用される基準電圧発生装置に関する。
【０００２】
【従来の技術】
周辺温度および電圧の変化に影響を受けない安定した集積回路装置における基準電圧発生装置を実現するための多くの応用例が従来技術としてある。この種の装置は、発振器、タイマーおよび、電圧調整回路を含む。
【０００３】
図３は、従来の基準電圧発生装置を示す回路図である。
図面に示されているようにこの従来の基準電圧発生装置は、電源電圧ＶｃｃとノードＮ１との間に直列接続された複数の抵抗Ｒ１〜Ｒ４を有する。複数のＮＭＯＳトランジスタＭＮ１〜ＭＮ３は、ノードＮ１と接地電圧Ｖｓｓとの間に接続され、抵抗として機能する。
【０００４】
ＰＭＯＳトランジスタＭＰ１は、温度変化によるＮＭＯＳトランジスタＭＮ１〜ＭＮ３のスレショルド電圧を補償し、抵抗Ｒ３およびＲ４と、ＮＭＯＳトランジスタＭＮ２およびＭＮ３の電圧によって基準電圧Ｖｒｅｆを制御する。すなわち、ヒューズｆ１〜ｆ４が、例えばレーザビームでオープン（開放）されたとき、電源電圧Ｖｃｃは、抵抗Ｒ３およびＲ４やＮＭＯＳトランジスタＭＮ２およびＭＮ３にも印加され、その結果ノードＮ１の電圧は低くなる。
【０００５】
これによって、ＰＭＯＳトランジスタＭＰ１のゲート電圧が低くなり、ＰＭＯＳトランジスタＭＰ１のソース−ドレイン間に流れる電流が少し多くなる。そのため、基準電圧Ｖｒｅｆが制御される。複数のヒューズｆ１〜ｆ４は、対応する抵抗Ｒ３およびＲ４、または対応するＮＭＯＳトランジスタＭＮ２およびＭＮ３と並列に接続されている。そして、ヒューズｆ１〜ｆ４は、設計通りの基準電圧Ｖｒｅｆを得るためにレーザビームによって選択的にオープンされる。
すなわち、基準電圧Ｖｒｅｆは、製造過程で、また温度変化およびそれと類似な要因によって変化する。このような変化に応じて、ヒューズｆ１〜ｆ４は基準電圧Ｖｒｅｆの変化を補償するためオープンしてオフされる。
【０００６】
【発明が解決しようとする課題】
しかしながらこのような従来技術では、ヒューズｆ１〜ｆ４のオープンによって基準電圧Ｖｒｅｆを調整する場合、基準電圧Ｖｒｅｆの変化によってヒューズを的確にオープンさせることが難しいという問題点があった。具体的には、ＥＤＳ（Ｅｌｅｃｔｒｉｃ  Ｄｉｅ  Ｓｏｒｔｉｎｇ）のためウェーハ状態で、基準電圧Ｖｒｅｆは、基準電圧と目標電圧が同一であるかを判断するため、目標電圧と比較される。目標電圧は設計のときに要求される電圧である。これら電圧を比較した後にその比較結果によってヒューズを適宜オープンにしてオフする。
前述したＥＤＳ処理は、２つの段階、すなわち基準電圧に係わる多様なパラメータ（ｐａｒａｍｅｔｅｒ）を測定する段階と、多様なパラメータをベースにしてヒューズをオープンした後にデバイスのパスまたは欠陥を決定する段階を実行する。
【０００７】
上述の段階を実行した後、デバイスがリペア（ｒｅｐａｉｒ）されたかどうか、すなわち正しく動作するかどうかを確認するため、再度、ＥＤＳが実行される。結果的に、このような過程は、全般的なＥＳＤ時間の増加原因になる。また、ヒューズが誤ってオープンされた場合には、デバイスが数回テストされて最終的に不良と判定されるので、デバイスの歩留りが低くなり、その結果、コストが高くなるという問題もあった。
【０００８】
本発明このような従来技術の課題を解決し、温度のような基準電圧を変化させる種々の要因による影響を解消して目標とする基準電圧を出力させることが可能な基準電圧発生装置を提供することを目的とする。
また、本発明は、ヒューズの誤切断を無くすことで歩留りを向上し、生産コストを低く抑えることができる基準電圧発生装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述の課題を達成するために本発明によれば、電源電圧と接地電圧との間に接続され、出力する基準電圧を複数の電流通路制御信号に応じて変更可能な基準電圧発生回路と、複数の電流通路制御信号を発生する制御回路とを有する。制御回路は、電源電圧と前記接地電圧との間に接続され、入力した複数のコード信号に応じた分配電圧を発生する電圧分配回路と、基準電圧と分配電圧とを比較し、その結果を比較信号として発生する比較回路と、比較回路に接続され、複数のコード信号に応じて電流通路制御信号を発生する出力回路とを含む。
【００１０】
【発明の実施の形態】
次に添付図面を参照し、本発明による基準電圧発生装置の実施の形態を詳細に説明する。
図１は本発明による基準電圧発生装置の実施の形態を示す回路図である。また、図２は複数の電流通路制御信号を発生する制御回路を示す回路図である。本実施の形態による基準電圧発生装置は、図１に図示された基準電圧発生回路１００と図２に図示された電流通路制御信号ＴＲＩＭ０〜ＴＲＩＭ３を発生する制御回路２００とを含む。
【００１１】
基準電圧発生回路１００は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に接続され、複数の電流通路制御信号ＴＲＩＭ０〜ＴＲＩＭ３に応じて基準電圧Ｖｒｅｆ１を発生する回路である。基準電圧発生回路１００は、電源電圧ＶｃｃとノードＮ１１との間に直列接続された複数の抵抗Ｒ１１〜Ｒ１４と、ノードＮ１１と接地電圧Ｖｓｓとの間に直列接続された抵抗として機能する複数のＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３を有する。また、基準電圧発生回路１００はＰＭＯＳトランジスタＭＰ１１を有し、これは温度変化によるＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のスレショルド電圧を補償する。
【００１２】
さらに、基準電圧発生回路１００は複数のシャットオフ（ｓｈｕｔ−ｏｆｆ：遮断）回路１０〜１３を有する。シャットオフ回路１０〜１３はそれぞれ、対応する抵抗Ｒ１３およびＲ１４、または対応するＮＭＯＳトランジスタＭＮ１２およびＭＮ１３と並列接続され、対応する電流通路制御信号ＴＲＩＭ０〜ＴＲＩＭ３にしたがって動作する。各シャットオフ回路１０〜１３はそれぞれ、インバータＩＶ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成される伝達ゲート回路ＴＧと、電流経路のシャットオフを行うヒューズｆにより構成され、これらが図１に示すように接続されている。
【００１３】
図２を参照すると、制御回路２００は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に接続された電圧分配回路５０を有する。電圧分配回路５０は、複数のコード信号ＣＯＤＥ０〜ＣＯＤＥ３に応じて、電圧Ｖｒｅｆｔｒｉｍを発生する。複数のコード信号ＣＯＤＥ０〜ＣＯＤＥ３は、外部より印加される信号であり、順番に高レベル（Ｈレベル）に印加される。
【００１４】
制御回路２００はまた、比較回路５２および出力回路５４を備えている。比較回路５２は、基準電圧Ｖｒｅｆと電圧Ｖｒｅｆｔｒｉｍを比較する回路であり、比較結果として比較信号ＣＯＭを発生する。出力回路５４は、比較回路５２に接続され、複数のコード信号ＣＯＤＥ０〜ＣＯＤＥ３に応じて複数の電流通路制御信号ＴＲＩＭ０〜ＴＲＩＭ３を発生する。
比較回路５２は、基準電圧Ｖｒｅｆ１が所定の目標電圧に達するときまで反復的に電圧Ｖｒｅｆｔｒｉｍと基準電圧Ｖｒｅｆ１とを比較する。出力回路５４は、複数のコード信号ＣＯＤＥ０〜ＣＯＤＥ３に応じた比較信号ＣＯＭを、基準電圧発生回路１００に伝達する複数の伝達回路３０〜３３を有する。
【００１５】
伝達回路３０〜３３はそれぞれ、図２に示すように、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタおよびインバータにより構成される伝達ゲート回路と、２つのインバータにより構成されるラッチ回路とを含む。各伝達ゲート回路は、コード信号ＣＯＤＥ０〜ＣＯＤＥ３に応じた比較信号ＣＯＭを対応するラッチ回路２０〜２３に伝達する。ラッチ回路２０〜２３は、コード信号ＣＯＤＥ０〜ＣＯＤＥ３が活性化状態であるとき、電流通路制御信号ＴＲＩＭ０−ＴＲＩＭ３を出力する。
【００１６】
電圧分配回路５０は、複数の抵抗Ｒ２１〜Ｒ２５と、複数のＮＭＯＳトランジスタＭＮ２１〜ＭＮ２４により構成される。抵抗Ｒ２１〜Ｒ２５は、電源電圧ＶｃｃとＮＭＯＳトランジスタＭＮ２４との間に直列接続される。ＮＭＯＳトランジスタＭＮ２１は、コード信号ＣＯＤＥ３をゲート入力することによって制御され、抵抗Ｒ２２とＲ２３の接続点がドレインに、ソースが接地電圧Ｖｓｓに接続される。
【００１７】
また、ＮＭＯＳトランジスタＭＮ２２は、コード信号ＣＯＤＥ２をゲート入力することによって制御され、抵抗Ｒ２３とＲ２４の接続点がドレインに、ソースが接地電圧Ｖｓｓに接続される。さらに、ＮＭＯＳトランジスタＭＮ２３は、コード信号ＣＯＤＥ１をゲート入力することによって制御され、抵抗Ｒ２４とＲ２５の接続点がドレインに、ソースが接地電圧Ｖｓｓに接続される。
【００１８】
また、ＮＭＯＳトランジスタＭＮ２４は、コード信号ＣＯＤＥ０をゲート入力することによって制御され、ドレインが抵抗Ｒ２５にソースが接地電圧Ｖｓｓに接続される。このように、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２４は、コード信号ＣＯＤＥ０〜ＣＯＤＥ３によって選択的に制御され、その結果、抵抗Ｒ２３〜Ｒ２５の中から選択された抵抗が電源電圧Ｖｃｃと接地電圧Ｖｓｓ間に接続される。
制御回路２００は、基準電圧発生回路１００を制御し、基準電圧Ｖｒｅｆ１の第１レベル電圧と電圧Ｖｒｅｆｔｒｉｍとを比較した結果である比較信号ＣＯＭに対応する電流通路制御信号ＴＲＩＭ０〜ＴＲＩＭ３によって、第２レベル電圧の基準電圧Ｖｒｅｆ１を発生する。
【００１９】
次に本発明による基準電圧発生装置の実施の形態の動作を以下に説明する。
図１に図示された基準電圧発生回路１００が正常な基準電圧を発生するとき、電流通路制御信号ＴＲＩＭ０〜ＴＲＩＭ３のそれぞれは低レベル（Ｌレベル）信号である。例えば基準電圧の目標レベルが１．２Ｖであり、実質的な基準電圧が１．３５Ｖと仮定した場合を説明する。
【００２０】
図２において、電圧分配回路５０は、コード信号ＣＯＤＥ０〜ＣＯＤＥ３によって電圧Ｖｒｅｆｔｒｉｍを出力する。コード信号ＣＯＤＥ０〜ＣＯＤＥ３は、アドレスコーディング信号であり、順次に高レベルになる。コード信号ＣＯＤＥ０〜ＣＯＤＥ３のそれぞれが高レベル信号であるときの各電圧Ｖｒｅｆｔｒｉｍを下記の表に示す。
【００２１】
【表１】
0003707965.tif 000002
【００２２】
コード信号ＣＯＤＥ１が高レベル信号であるとき、電圧Ｖｒｅｆｔｒｉｍは１．３Ｖである。この電圧Ｖｒｅｆｔｒｉｍは、１．３Ｖの基準電圧とともに比較回路５２に出力される。このとき、１．３５Ｖの基準電圧は電圧Ｖｒｅｆｔｒｉｍより高いため、比較回路５２は、低レベルの比較信号ＣＯＭを出力する。
したがって、電流通路制御信号ＴＲＩＭ０〜ＴＲＩＭ３を発生する出力回路５４は、低レベルの比較信号を入力する。一方、各伝達ゲート回路ＴＧはコード信号ＣＯＤＥ０〜ＣＯＤＥ３に応じてオンされるので、伝達ゲート回路ＴＧ１２が高レベル信号となったコード信号ＣＯＤＥ１によりオンされ、その結果、低レベルの比較信号ＣＯＭがラッチ２１に伝達される。
【００２３】
ラッチ２１は、低レベルの比較信号ＣＯＭをインバータにより反転して高レベルの電流通路制御信号ＴＲＩＭ１として出力する。その結果、高レベルの電流通路制御信号ＴＲＩＭ１が基準電圧発生回路１００に出力される。同時に電流通路制御信号ＣＯＤＥ０、ＣＯＤＥ２、ＣＯＤＥ３は、低レベルに維持されるため、低レベルの電流通路制御信号ＴＲＩＭ０、ＴＲＩＭ２、ＴＲＩＭ３が基準電圧発生回路１００に伝達される。
【００２４】
図２において、高レベルの電流通路制御信号ＴＲＩＭ１と低レベルの電流通路制御信号ＴＲＩＭ０、ＴＲＩＭ２、ＴＲＩＭ３が基準電圧発生回路１００に伝達されるため、シャットオフ回路１１の伝達ゲート回路ＴＧ２はオフされ、他の伝達ゲート回路ＴＧ１、ＴＧ３、ＴＧ４はオンされる。したがって、電源電圧Ｖｃｃは、抵抗Ｒ１１、Ｒ１２、シャットオフ回路１０、抵抗Ｒ１４、ＮＭＯＳトランジスタＭＮ１１、そしてシャットオフ回路１２および１３を通して接地電圧Ｖｓｓに印加される。
【００２５】
シャットオフ回路１１がオフされたため、電源電圧ＶｃｃはノードＮ１１の電圧が低くなるように抵抗Ｒ１４に印加される。その結果、ＰＭＯＳトランジスタＭＰ１１のゲート電圧が低くなり、ＰＭＯＳトランジスタＭＰ１１のソース−ドレイン間に流れる電流は少し多くなる。したがって、電源電圧Ｖｃｃが抵抗Ｒ１１およびＰＭＯＳトランジスタＭＰ１１を通して接地電圧Ｖｓｓに印加される。電源電圧ＶｃｃがＰＭＯＳトランジスタＭＰ１１によって低くなり、その結果基準電圧Ｖｒｅｆ１が低くなる。そのため、基準電圧Ｖｒｅｆ１は、要求される電圧（例えば、１．２Ｖ）に達する。基準電圧Ｖｒｅｆ１が要求される電圧に達した後、シャットオフ回路１１のヒューズｆ１２は、基準電圧Ｖｒｅｆ１が永久に固定されるようにオープンされる。
【００２６】
【発明の効果】
以上、詳細に説明したように本発明による基準電圧発生装置では、多くのパラメータを考慮した基準電圧がコード信号によって簡単に得ることができる。また、基準電圧が要求される目標値に達した後に永久に固定することができるので、全体的なＥＤＳ時間を少なくさせる効果があるとともに、歩留りを向上させることができ、生産コストを低く抑えることが可能となる。
【００２７】
【図面の簡単な説明】
【図１】本発明による基準電圧発生装置の実施の形態を示す回路図。
【図２】複数の電流通路制御信号を発生するための制御回路を示す回路図である。
【図３】従来技術における基準電圧発生装置を示す回路図。
【符号の説明】
１０：伝達ゲート回路
２０〜２３：ラッチ
３０〜３３：伝達回路
５０：電圧分配回路
５２：比較回路
５４：出力回路
１００：基準電圧発生回路
２００：制御回路
【図１】
0003707965.tif 000003
【図２】
0003707965.tif 000004
【図３】
0003707965.tif 000005