(57)【特許請求の範囲】
【請求項１】
制御回路内蔵絶縁ゲート型半導体装置とバッテリと負荷を少なくとも有し、
上記制御回路内蔵絶縁ゲート型半導体装置は、半導体基板のＮ型の第１の不純物領域と該第１の不純物領域に接するＰ型の第２の不純物領域と該第２の不純物領域に覆われたＮ型の第３の不純物領域とを含む第１トランジスタと、
上記第１の不純物領域に接するＰ型の第４の不純物領域と、
上記第４の不純物頭域に覆われたＮ型の第５及び第６の不純物領域を含む第２のトランジスタと、
上記第１の不純物領域に接続された第１端子と、
上記第２のトランジスタの上記第５の不純物領域に接続されたゲート端子と、
上記第３の不純物領域に接続された第２端子と、
上記ゲート端子と上記第４の不純物領域との間に設けられた第１のスイッチ回路と、
上記第２端子と上記第４の不純物領域との間に設けられた第２のスイッチ回路とを具備し、
上記ゲート端子の電圧が上記第２端子に対して負極性のとき、上記第２のスイッチ回路がオフであるとともに上記第１のスイッチ回路がオンであり、
上記ゲート端子の電圧が上記第２端子に対して正極性のとき、上記第２のスイッチ回路がオンであるとともに上記第１のスイッチ回路がオフであり、
上記第１端子の電圧が上記第２端子に対して所定の正極性の電圧よりも大きいとき上記第２のスイッチ回路がオフであるとともに上記第１のスイッチ回路がオンであり、
上記第１のスイッチ回路は、上記ゲート端子の電圧が上記第２端子に対して負極性のときオン状態となる第４のトランジスタと、上記第１端子電圧が上記第２端子に対して上記所定の正極性の電圧よりも大きいときオン状態となる第５のトランジスタとを具備し、
上記制御回路内蔵絶縁ゲート型半導体装置は上記第１端子を上記バッテリに接続し、上記第２端子を上記負荷に接続し、上記ゲート端子により上記第１端子と上記第２端子の間の主電流を制御することを特徴とするパワースイッチ回路。
【請求項２】
請求項１に記載のパワースイッチ回路において、
上記第１のトランジスタのゲート電極は上記第６の不純物領域と接続され、
上記第１のトランジスタのゲート電極と上記第２端子に接続されたグランド線との間に設けられた第３のスイッチ回路と、
上記第１のトランジスタの過負荷状態を検出して上記第３のスイッチ回路をオンするとともに上記第２のトランジスタのソース・ドレイン間抵抗を大きくする保護回路とをさらに具備することを特徴とするパワースイッチ回路。
【請求項３】
請求項１に記載のパワースイッチ回路において、
上記制御回路内蔵絶縁ゲート型半導体装置の上記第１のトランジスタのゲート電極は上記第６の不純物領域と接続され、
上記第１のトランジスタのゲート電極と上記第４の不純物領域に接続されたグランド線との間に設けられた第３のスイッチ回路と、
上記第１のトランジスタの過負荷状態を検出して上記第３のスイッチ回路をオンにするとともに上記第２のトランジスタのソース・ドレイン間抵抗を大きくする保護回路とをさらに具備することを特徴とするパワースイッチ回路。
【請求項４】
請求項２又は３のいずれかに記載のパワースイッチ回路において、
上記第３のスイッチ回路は上記制御回路内蔵絶縁ゲート型半導体装置の過負荷状態を検出したことを示す信号によりオン状態となる第３のトランジスタを具備することを特徴とするパワースイッチ回路。
【請求項５】
請求項４に記載のパワースイッチ回路において、
上記第１のトランジスタのゲートにそのアノードが接続された第１のダイオードをさらに具備し、
上記第３のトランジスタのソース・ドレイン経路と直列に上記第１のダイオードが接続されることを特徴とするパワースイッチ回路。
【請求項６】
請求項１に記載のパワースイッチ回路において、
上記第４のトランジスタはＮ型のトランジスタからなり、そのソース・ドレイン経路は上記ゲート端子と上記第４の不純物領域との間に設けられ、そのゲートは上記第２端子に接続されることを特徴とするパワースイッチ回路。
【請求項７】
請求項１又は６の何れかに記載のパワースイッチ回路において、
上記第５のトランジスタはそのソース・ドレイン経路が上記ゲート端子と上記第４の不純物領域との間に設けられたＮ型のトランジスタからなり、
上記第５のトランジスタのゲートと上記第１端子との間に設けられた第２のダイオードをさらに具備することを特徴とするパワースイッチ回路。
【請求項８】
請求項７に記載のパワースイッチ回路において、
上記第２のダイオードは、上記第１の不純物領域と該第１の不純物領域に接するＰ型の第７の不純物領域により形成され、
上記第７の不純物領域は上記所定の正極性の電圧が上記第１端子に印加されたときに上記第２の不純物領域と上記第１の不純物領域との間に形成される空乏層が達する位置に形成されていることを特徴とするパワースイッチ回路。
【請求項９】
請求項１乃至８の何れかに記載のパワースイッチ回路において、
上記第２のスイッチ回路は、上記第２端子と上記第４の不純物領域との間にそのソース・ドレイン経路が設けられ、そのゲートが上記ゲート端子に接続されたＮ型の第６のトランジスタを具備することを特徴とするパワースイッチ回路。
【請求項１０】
請求項１乃至８の何れかに記載のパワースイッチ回路において、
上記第２のスイッチ回路は、上記第２端子と上記第４の不純物領域との間にダイオードを有することを特徴とするパワースイッチ回路。
【発明の詳細な説明】
技術分野
パワーＭＯＳＦＥＴやＩＧＢＴ(Insulated gate bipolar transistor)等の絶縁ゲート型半導体装置とその制御回路を同一チップ上に具備する制御回路内蔵絶縁ゲート型半導体装置をパワースイッチ素子として用いたスイッチ回路に係り、特に、上記パワースイッチ素子をソースフォロア接続したスイッチ回路の高速化、誤動作防止、耐圧劣化防止に関する。
背景技術
パワーＭＯＳＦＥＴの信頼性向上のため同一チップ上に過熱保護回路を内蔵した例が特開平７−５８２９３号公報に開示されている。この従来例では外部ゲート端子と内部ゲート端子との間にゲート抵抗を接続し、さらに内部ゲート端子と外部ソース端子との間には保護回路用ＭＯＳＦＥＴを接続してある。チップ温度が規定温度以上に上昇した場合には前記保護回路用ＭＯＳＦＥＴをオンさせて前記抵抗にゲート電流を流すことにより前記パワーＭＯＳＦＥＴが破壊する前に前記パワーＭＯＳＦＥＴを遮断させることができる。プロセスはステップの増加を抑さえるためパワーＭＯＳＦＥＴのドレイン領域に制御回路を形成する自己分離型構造を採用してある。従って、プロセスコストは安く抑さえられものの保護回路用ＭＯＳＦＥＴのドレインと前記パワーＭＯＳＦＥＴのドレインとの間に存在する寄生ｎｐｎトランジスタが存在する。そこで、前記の特開平７−５８２９３号では前記寄生ｎｐｎトランジスタのエミッタ電流を遮断するためのダイオードを前記保護回路用ＭＯＳＦＥＴと直列に接続し、さらに前記ダイオードの降伏を防止するダイオードを外部ベース端子と外部ソース端子との間に接続していた。これにより、ゲート端子がソース端子に対し負電圧になった時に前記寄生ｎｐｎトランジスタがオンすることにより、ドレイン端子からゲート端子にリーク電流が流れることを防止する負ゲート電圧保護を実現していた。
車載分野においてはパワースイッチ回路を構成するために低オン抵抗化と安全性の観点からｎチャネル型の保護回路内蔵パワーＭＯＳＦＥＴをハイサイドスイッチ回路で用いられることが多い。ハイサイドスイッチ回路とはパワースイッチを電源端子側に配線し、負荷をグランド端子側に配線する回路で、負荷を電源端子側に配線し、パワースイッチをグランド端子側に配線するローサイドスイッチ回路に比べ安全性が高いため車載用のパワースイッチ回路においてしばしば使用される回路構成である。これは、ローサイドスイッチ回路では負荷がシャーシ（グランド）に接触すると負荷に過電流が流れ続けて火災等の原因になるのに対し、ハイサイドスイッチ回路の場合にはたとえ負荷がシャーシに接触しても負荷には電流が流れないためである。
また、ハイサイドスイッチ回路のパワースイッチとして使用する制御回路内蔵パワーＭＯＳＦＥＴ３１０はｐチャネル型にくらべて低価格で低オン抵抗素子が得られるｎチャネル型素子が使用される。このため、保護回路内蔵パワーＭＯＳＦＥＴはソースフォロア接続で使用され、この素子を遮断するためにはゲート端子にソース端子より低い電圧を印加する必要が生ずる。前記の特開平７−５８２９３号で開示してある保護回路内蔵パワーＭＯＳＦＥＴでは上述のように負ゲート電圧保護を設けてあるためｎチャネル型の保護回路内蔵パワーＭＯＳＦＥＴを用いたハイサイドスイッチ回路を実現できるという特徴があった。
一方、過熱保護回路を内蔵して信頼性を向上した制御回路内蔵パワーＭＯＳＦＥＴの高周波化のためには上記ゲート抵抗の代りにＭＯＳＦＥＴを用いた例が特開平６−２４４４１４号公報に開示してある。この実施例の場合にはパワーＭＯＳＦＥＴをオンさせる時には前記ゲート抵抗の代りのＭＯＳＦＥＴをオンし、過熱遮断回路が動作したときには前記ゲート抵抗の代りのＭＯＳＦＥＴをオフする。これにより、高速にパワーＭＯＳＦＥＴをオンさせることができると同時に、過熱遮断後のゲート電流も過大になることを防止した。
発明の開示
前記特開平７−５８２９３号公報に開示してある回路では過熱保護動作後の電流が過大になることを防ぐため前記ゲート抵抗しては通常５〜１０ｋΩ程度の高抵抗を使用していた。このためパワーＭＯＳＦＥＴの入力容量と前記ゲート抵抗とのＲＣ時定数によりスイッチング速度は５〜１０μｓ程度が限界であるという問題がある。
また、特開平６−２４４４１４号公報で述べた高周波駆動法の場合にはゲート抵抗の代わりにＭＯＳＦＥＴを用いるがこのＭＯＳＦＥＴのドレインとパワーＭＯＳＦＥＴのドレインとの間に寄生バイポーラトランジスタが形成され、前記制御回路内蔵パワーＭＯＳＦＥＴのゲート端子とソース端子との間に負電圧が印加される場合にはこの寄生バイポーラトランジスタがオンしてドレイン端子からゲート端子にリーク電流が流れるという問題がある。しかし、このようにゲート抵抗の代わりに追加してＭＯＳＦＥＴに内蔵される寄生バイポーラトランジスタに関しては上記特開平７−５８２９３号公報に開示されているダイオードを用いた寄生バイポーラトランジスタ動作防止方法が利用できないという問題があった。これは、ゲート抵抗の代わりに追加した上記ＭＯＳＦＥＴではパワーＭＯＳＦＥＴをオン・オフさせるために双方向のドレイン電流が流れなければいけないが、寄生ダイオード動作防止用のダイオードを直列に接続させるとパワーＭＯＳＦＥＴをオフできなくなってしまうためである。このため、制御回路内蔵パワーＭＯＳＦＥＴをソースフォロア回路にして高速動作させるパワースイッチ回路は実現できないという問題があった。
本発明の第１の目的はプロセスコストの増加を極力抑えるため従来のパワーＭＯＳＦＥＴプロセスを用いパワーＭＯＳＦＥＴのドレイン領域内にＭＯＳＦＥＴを内蔵した制御回路内蔵パワーＭＯＳＦＥＴを用い、この制御回路内蔵パワーＭＯＳＦＥＴをソースフォロアで使用するパワースイッチ回路を提供することにある。
本発明の第２の目的はプロセスコストの増加を極力抑えるため従来のＩＧＢＴプロセスを用いＩＧＢＴのｎ型ベース領域内にＭＯＳＦＥＴを内蔵した制御回路内蔵ＩＧＢＴを用い、この制御回路内蔵ＩＧＢＴをエミッタフォロアで使用するパワースイッチ回路を提供することにある。
上記の目的を達成するために、本発明に係るパワースイッチ回路においては、
制御回路内蔵絶縁ゲート型半導体装置（３１０）とバッテリ（３０１）と負荷（３０４）を少なくとも有し、
前記制御回路内蔵絶縁ゲート型半導体装置（３１０）は、
半導体基板のＮ型の第１の不純物領域（１０２）と該第１の不純物領域に接するＰ型の第２の不純物領域（１０７）と該第２の不純物領域に覆われたＮ型の第３の不純物（１０９ａ）とを含む第１トランジスタ（パワーＭＯＳ３０）と、
上記第１の不純物領域に接するＰ型の第４の不純物領域（１０４ａ）と、上記第４の不純物領域に覆われたＮ型の第５及び第６の不純物領域（１０９ｂ、ｃ）を含む第２のトランジスタ（ＭＯＳＦＥＴ３２）と、
上記第１の不純物領域に接続された第１端子（１）と、
上記第２のトランジスタの上記第５の不純物領域（１０９ｂ）に接続されたゲート端子（２）と、
上記第３の不純物領域に接続された第２端子（３）と、
上記ゲート端子（２）と上記第４の不純物領域との間に設けられた第１のスイッチ回路（ＳＷ２）と、
上記第２端子（３）と上記第４の不純物領域との間に設けられた第２のスイッチ回路（ＳＷ３）とを具備し、
上記ゲート端子（２）の電圧が上記第２端子（３）に対して負極性のとき、上記第２のスイッチ回路（ＳＷ３）がオフであるとともに上記第１のスイッチ回路（ＳＷ２）がオンであり、
上記ゲート端子（２）の電圧が上記第２端子（３）に対して正極性のとき、上記第２のスイッチ回路（ＳＷ３）がオンであるとともに上記第１のスイッチ回路（ＳＷ２）がオフであり、
上記第１端子（１）の電圧が上記第２端子（３）に対して所定の正極性の電圧よりも大きいとき上記第２のスイッチ回路（ＳＷ３）がオフであるとともに上記第１のスイッチ回路（ＳＷ２）がオンであり、
上記制御回路内蔵絶縁ゲート型半導体装置（３１０）は上記第１端子（１）を上記バッテリ（３０１）に接続し、上記第２端子（３）を上記負荷（３０４）に接続し、上記ゲート端子（２）により上記第１端子（１）と上記第２端子（３）の間の主電流を制御するように構成したものである。
さらに好適な構成としては、
上記第１のトランジスタのゲート電極は上記第６の不純物領域と接続され、
上記第１のトランジスタのゲート電極と上記第２端子（３）に接続されたグランド線（６）との間に設けられた第３のスイッチ回路（ＳＷ１）と、
上記第１のトランジスタの過負荷状態を検出して上記第３のスイッチ回路をオンするとともに上記第２のトランジスタのソース・ドレイン間抵抗を大きくする保護回路（２１）とをさらに具備すればよい。
また、他の好適な構成としては、
上記制御回路内蔵絶縁ゲート型半導体装置（３１０）の上記第１のトランジスタのゲート電極は上記第６の不純物領域と接続され、
上記第１のトランジスタのゲート電極と上記第４の不純物領域に接続されたグランド線（６）との間に設けられた第３のスイッチ回路（ＳＷ１）と、
上記第１のトランジスタの過負荷状態を検出して上記第３のスイッチ回路をオンにするとともに上記第２のトランジスタのソース・ドレイン間抵抗を大きくする保護回路（２１）とをさらに具備すればよい。
本発明をさらに具体的に構成すると、
上記第３のスイッチ回路（ＳＷ１）は上記保護回路が上記半導体装置の過負荷状態を検出したことを示す信号によりオン状態となる第３のトランジスタ（３１または４２）を具備すればよい。
また、本発明をさらに好適な構成とするならば、
上記第１のトランジスタのゲートにそのアノードが接続された第１のダイオード（９１または８９）をさらに具備し、
上記第３のトランジスタ（３１または４２）のソース・ドレイン経路と直列に上記第１のダイオード（９１または８９）が接続すればよい。
また、本発明をさらに好適な構成とするならば、
上記第１のスイッチ回路（ＳＷ２）は、上記ゲート端子（２）の電圧が上記第２端子（３）に対して負極性のときオン状態となる第４のトランジスタ（３９）と、
上記第１端子（１）電圧が上記第２端子（３）に対して上記所定の正極性の電圧よりも大きいときオン状態となる第５のトランジスタ（４０）とを具備すればよい。
本発明をさらに具体的に構成すると、
上記第４のトランジスタ（３９）はＮ型のトランジスタからなり、そのソース・ドレイン経路は上記ゲート端子（２）と上記第４の不純物領域との間に設けられ、そのゲートは上記第２端子（３）に接続さればよい。
また、本発明をさらに好適な構成とするならば、
上記第５のトランジスタ（４０）はそのソース・ドレイン経路が上記ゲート端子（２）と上記第４の不純物領域との間に設けられたＮ型のトランジスタからなり、
上記第５のトランジスタ（４０）のゲートと上記第１端子（１）との間に設けられた第２のダイオード（８３）をさらに具備すればよい。
本発明をさらに具体的に構成すると、
上記第２のダイオード（９２）は、上記第１の不純物領域と該第１の不純物領域に接するＰ型の第７の不純物領域（１０３ｃ）により形成され、
上記第７の不純物領域は上記所定の正極性の電圧が上記第１端子（１）に印加されたときに上記第２の不純物領域と上記第１の不純物領域との間に形成される空乏層が達する位置に形成すればよい。
また、本発明をさらに好適な構成とするならば、
請求項１乃至９の何れかに記載のパワースイッチ回路において、
上記第２のスイッチ回路（ＳＷ３）は、上記第２端子（３）と上記第４の不純物領域との間にそのソース・ドレイン経路が設けられ、そのゲートが上記ゲート端子（２）に接続されたＮ型の第６のトランジスタ（３８）を具備すればよい。
また、他の好適な構成としては、
上記制御回路内蔵絶縁ゲート型半導体装置（３１０）は、
半導体基板のＮ型の第１の不純物領域（１０２）と該第１の不純物領域に接するＰ型の第２の不純物領域（１０７）と該第２の不純物領域に覆われたＮ型の第３の不純物領域（１０９ａ）とを含む第１トランジスタ（パワーＭＯＳ３０）と、
上記第１の不純物領域に接するＰ型の第４の不純物領域（１０４ａ）と、
上記第４の不純物領域に覆われたＮ型の第５及び第６の不純物領域（１０９ｂ、ｃ）を含む第２のトランジスタ（ＭＯＳＦＥＴ３２）と、
上記第１の不純物領域に接続された第１端子（１）と、
上記第２のトランジスタの上記第５の不純物領域（１０９ｂ）に接続されたゲート端子（２）と、
上記第３の不純物領域に接続された第２端子（３）と、
上記ゲート端子（２）と上記第４の不純物領域との間に設けられた第１のスイッチ回路（ＳＷ２）と、
上記第２端子（３）と上記第４の不純物領域との間に設けられた第２のスイッチ回路（ＳＷ３）と、
上記第２端子（３）と上記第４の不純物領域との間に設けられた第１の抵抗素子（７２）とを具備し、
上記ゲート端子（２）の電圧が上記第２端子（３）に対して負極性のとき、上記第２のスイッチ回路（ＳＷ３）がオフであるとともに上記第１のスイッチ回路（ＳＷ２）がオンであり、
上記ゲート端子（２）の電圧が上記第２端子（３）に対して正極性のとき、上記第２のスイッチ回路（ＳＷ３）がオンであるとともに上記第１のスイッチ回路（ＳＷ２）がオフであり、
上記制御回路内蔵絶縁ゲート型半導体装置（３１０）は上記第１端子（１）を上記バッテリ（３０１）に接続し、上記第２端子（３）を上記負荷（３０４）に接続し、上記ゲート端子（２）により上記第１端子（１）と上記第２端子（３）の間の主電流を制御すればよい。
これらのさらに具体的な構成及び作用効果は、以下の説明において明らかにする。
【図面の簡単な説明】
第１図は本発明の第１の実施例の半導体回路のブロック図である。
第２図は本発明の第１の実施例の半導体回路に用いる半導体装置の断面構造図を示す。
第３図は本発明の第２の実施例の半導体回路である。
第４図は本発明の第３の実施例の半導体回路である。
第５図は本発明の第４の実施例の半導体回路である。
第６図は本発明の第５の実施例の半導体回路である。
第７図は本発明の第６の実施例の半導体回路である。
第８図は本発明の第７の実施例の半導体装置のブロック回路図である。
第９図は本発明の第７の実施例の半導体回路に用いる半導体装置の断面構造図を示す。
第１０図は本発明の第８の実施例の半導体回路である。
第１１図は本発明の第９の実施例の半導体回路のブロック回路図である。
第１２図は本発明の第１０の実施例の半導体回路である。
第１３図は本発明の第１１の実施例の半導体回路のブロック回路図である。
第１４図は本発明の第１２の実施例の半導体回路のブロック回路図である。
第１５図は本発明の第１２の実施例の半導体回路に用いる半導体装置の断面構造図を示す。
発明を実施するための最良の形態
以下、本発明に係る半導体装置の実施例につき、添付図面を参照しながら以下詳細に説明する。
（実施例１）
図１は本発明に係る半導体回路の第１の実施例を示す。
図１の３１０は保護回路２１を内蔵した制御回路内蔵パワーＭＯＳＦＥＴ、３０４は負荷、３０１はバッテリ、３１５はプリドライバで３０６はその入力端子である。本回路ではパワースイッチとして使用する制御回路内蔵パワーＭＯＳＦＥＴ３１０をバッテリ３０１の電源端子３０３側にソースフォロア接続し、負荷３０４をグランド端子３０２側に接続したハイサイドスイッチ回路である。ハイサイドスイッチ回路とはパワースイッチを電源端子側に配線し、負荷をグランド端子側に配線する回路で、負荷を電源端子側に配線し、パワースイッチをグランド端子側に配線するローサイドスイッチ回路に比べ安全性が高いため車載用のパワースイッチ回路においてしばしば使用される回路構成である。これは、ローサイドスイッチ回路では負荷がシャーシ（グランド）に接触すると負荷に過電流が流れ続けて火災等の原因になるのに対し、ハイサイドスイッチ回路の場合にはたとえ負荷がシャーシに接触しても負荷には電流が流れないためである。
また、ハイサイドスイッチ回路のパワースイッチとして使用する制御回路内蔵パワーＭＯＳＦＥＴ３１０はｐチャネル型にくらべ価格が安いｎチャネル型素子が使用される。このため、プリドライバ３１５はパワーＭＯＳＦＥＴ３０のオン抵抗が十分下がるようにゲート端子２を電源端子３０３より５Ｖから１０Ｖ程度昇圧して駆動する必要がある。また、パワーＭＯＳＦＥＴ３０をオフさせるためにはゲート端子２をグランド３０２まで下げる。この時注意すべき点は高速にパワーＭＯＳＦＥＴ３０をオフしようとすると制御回路内蔵パワーＭＯＳＦＥＴ３１０のゲート端子２がソース端子３より負に駆動される。このため、制御回路内蔵パワーＭＯＳＦＥＴ３１０の回路構成には後述のような工夫が必要である。
制御回路内蔵パワーＭＯＳＦＥＴ３１０の保護回路２１の中には温度検出回路や過電流検出回路などを内蔵させ、ゲート端子に正の電圧が印加されている場合でもドレイン端子１・ソース端子３間に大電流が流れる過負荷状態ではパワーＭＯＳＦＥＴ３０を強制的に遮断、若しくは、パワーＭＯＳＦＥＴ３０のドレイン電流を制限するスイッチ回路（ＳＷ１）を設けてある。ＭＯＳＦＥＴ３２は通常のパワーＭＯＳＦＥＴ３０のスイッチング時にはＭＯＳＦＥＴ３２のオン抵抗を下げることによりゲート端子２からパワーＭＯＳＦＥＴ３０のゲートまで入力信号を伝達しやすくて、高速スイッチングを可能にさせる。過負荷状態では保護回路２１に内蔵してある過熱または過電流などの検出回路が動作し、信号ｘによりスイッチ回路（ＳＷ１）を閉じるように保護回路が動作する。これにより、過負荷状態においてはパワーＭＯＳＦＥＴ３０のドレイン電流を遮断ないしは制限し、素子の破壊を防止できる。本回路では上記保護回路が動作するときノード１０の電圧を低下させてＭＯＳＦＥＴ３２のオン抵抗を上げることが特徴である。これにより、保護回路が動作してパワーＭＯＳＦＥＴ３０のドレイン電流を遮断ないしは制限する場合には、ゲート端子２からのゲート電流が流れにくくなり、上記スイッチ回路（ＳＷ１）を介してパワーＭＯＳＦＥＴ３０のゲートにある電荷が放出される。この場合、上記スイッチ回路（ＳＷ１）のオン抵抗が高い場合でもＭＯＳＦＥＴ３２がゲート電流を抑制しているため、パワーＭＯＳＦＥＴ３０を高速に遮断でき、また保護回路が働いた後のゲート電流も小さくできるため消費電力が小さくてすむという特徴がある。
一方、図２を用いて後述するように、制御回路内蔵パワーＭＯＳＦＥＴ３１０はプロセスコスト低減のため通常のパワーＭＯＳＦＥＴプロセスを用いて制御回路２０を形成している。このため、安いプロセスコストで制御回路を内蔵できるという利点があるもののパワーＭＯＳＦＥＴのドレイン１０２をコレクタ、制御回路用ＭＯＳＦＥＴであるＭＯＳＦＥＴ３２のドレイン領域１０９ｂをエミッタ、制御回路用ＭＯＳＦＥＴであるＭＯＳＦＥＴ３２のボディ領域１０４ａをベースとする寄生ｎｐｎトランジスタ２９が形成される。従ってゲート端子が負になった場合には、ゲート端子２に接続されるＭＯＳＦＥＴ３２のドレイン領域１０９ｂとＭＯＳＦＥＴ３２のボディ領域１０４ａに順方向電圧が印加されることになり、寄生ｎｐｎトランジスタ２９がオンして、ドレイン端子１からゲート端子２へリーク電流が流れるという問題がある。
本実施例ではこの寄生ｎｐｎトランジスタ問題を解決するために前記第１のＭＯＳＦＥＴのボディとゲート端子２を接続（短絡）するスイッチ回路（ＳＷ２）と、前記第１のＭＯＳＦＥＴのボディ４とソース端子３を接続するスイッチング回路（ＳＷ３）を設けてある。
ゲート端子２の電圧が正の場合には、ＳＷ２はオフでＳＷ３はオンにする。通常、ゲート端子２の電圧が正の場合には、パワーＭＯＳＦＥＴ３０がオンして、ソース端子３に対するドレイン端子１の電圧は立ち上がり、ゲート端子２の電圧はドレイン端子１の電圧よりも大きくされる。従って、ＳＷ２がオンのままでは、ＭＯＳＦＥＴ３２のボディ４とドレイン端子１との間のＰＮ接合に順バイアスが印加されることになってしまう。すなわち、寄生ｎｐｎトランジスタ２９のコレクタ・エミッタ間が順バイアスされ寄生ｎｐｎトランジスタ２９は逆方向動作する。このため、ゲート端子２からドレイン端子１へリーク電流が流れるという問題が生じる。そこで、ＳＷ２をオフしてＳＷ３をオンして、ＭＯＳＦＥＴ３２のボディ４はソース端子３と同電位とする。このようにして寄生ｎｐｎトランジスタ２９の逆方向動作を防止できるという特徴がある。
一方、ゲート端子２の電圧がソース端子３の電圧に対して負の場合には、ＳＷ２はオンでＳＷ３はオンにする。これにより、ＭＯＳＦＥＴ３２のボディ４はゲート端子２と同電位になり、寄生ｎｐｎトランジスタ２９がオンすることを防止する。このようにすることで、本実施例にはドレイン端子１からゲート端子２へリーク電流を防止できるという特徴がある。
上述の対策は特願平７−２３２３９７及び特願平８−２３４５７３において考慮されている。ところが、スイッチング手段（ＳＷ２とＳＷ３）はゲート端子２とソース端子３との間に印加される電圧により動作するためゲート端子２とソース端子３との間の電圧がほぼ等しい場合にはＳＷ２もＳＷ３もオフ状態または高インピーダンスとなることが新たに発見された。つまり、前記寄生ｎｐｎトランジスタ２９のベース４はフローティングまたは高インピーダンスとなる。このため、ゲート端子２とソース端子３との間の電圧がほぼ等しい場合にドレイン端子１に高電圧が印加されると、前記寄生ｎｐｎトランジスタはパワーＭＯＳＦＥＴ３０の本来のドレイン耐圧（約７０Ｖ）より低いベース・エミッタ間が開放の場合のコレクタ・エミッタ間耐圧ＢＶｃｅｏ（約２０〜３０Ｖ：エミッタが開放の場合）ないしはそれに近い値で降伏し、ドレイン端子１からゲート端子２に大電流が流れる危険性があることが判明した。
そこで、本発明では前記寄生ｎｐｎトランジスタがコレクタ・エミッタ間耐圧ＢＶｃｅｏにより降伏しないようにゲート端子２とソース端子３の電圧がほぼ等しく、ドレイン端子１に上記ＢＶｃｅｏにマージンを入れた１０〜２０Ｖ程度以上の正の電圧が印加される場合にも前記第２のスイッチング手段（ＳＷ２）をオンすることにした。これにより、寄生ｎｐｎトランジスタ２９のコレクタ・エミッタ間耐圧はパワーＭＯＳＦＥＴ３０のドレイン・ソース間耐圧と等しいコレクタ・エミッタ間耐圧ＢＶｃｅｏ（ベース・エミッタ間が短絡の場合）となる。このため、パワーＭＯＳＦＥＴ３０のドレイン耐圧劣化を防止できる。なお、ここでは１０〜２０Ｖ程度以上の正の電圧が印加される場合には前記第２のスイッチング手段（ＳＷ２）をオンすることにしたが、ＢＶｃｅｏよりも小さい値であれば、理論的には問題ない。
すなわち、本実施例では信頼性向上のための保護回路を低コストプロセスで内蔵したインテリジェントパワーＭＯＳＦＥＴを高速動作化でき、さらにゲート・ソース間が負になる場合にも寄生素子動作を防止する負ゲート電圧保護を内蔵でき、さらにこのような機能追加によってもパワーＭＯＳＦＥＴのドレイン・ソース間耐圧が低下しないという特徴がある。
図２は図１のＭＯＳＦＥＴ３２とパワーＭＯＳＦＥＴ３０の断面構造である。図２において、アンチモン又は砒素を不純物とした抵抗率０．０２Ω・cm〜０．００２Ω・ｃｍ程度の高濃度ｎ型半導体基板１０１上に、抵抗率１〜２Ω・cm程度のＮ型エピタキシャル層を１０μm程度形成されている。
パワーＭＯＳＦＥＴ３０の形成部分には約５０nmのゲート酸化膜１０５ａと、その上に形成した多結晶シリコンゲート層１０６ａと、多結晶シリコンゲート層１０６ａのパターン間に深さ６μｍ、ドーズ量１Ｅ１５／平方ｃｍ程度の第１のｐ型ウエル拡散層１０３ａと、多結晶シリコンゲート層１０６ａをマスクにして自己整合的に形成した深さ２μｍ、ドーズ量５Ｅ１３／平方ｃｍ程度のボディ用ｐ型拡散層１０７と深さ０．４μｍ、ドーズ量１Ｅ１６／平方ｃｍ程度のソース用ｎ型拡散層１０９ａとが設けられている。また、ボディ１０７とアルミ電極１１２ａの間にオーミックなコンタクトを取るために深さ０．５μｍ、ドーズ量１Ｅ１５／平方ｃｍ程度の高濃度Ｐ型拡散層１１０ａが設けられ、多結晶シリコンゲート層１０６ａの上には絶縁層１１１を介してソース電極となるアルミ電極層１１２ａが形成されている。
またＭＯＳＦＥＴ３２の形成部分にはボディとなる深さ５μｍ、ドーズ量２Ｅ１３／平方ｃｍ程度の第２のｐ型ウエル不純物層１０４ａと、前記１０９ａと同一工程で形成され、ドレイン不純物層およびソース不純物層となる高濃度ｎ型不純物層１０９ｂ及び高濃度ｎ型拡散層１０９ｃと、前記１１０ａと同一工程で形成される高濃度ｐ型不純物層１１０ｂが設けられている。また、１０６ａと同じ工程で形成される１０６ｂを保護回路用ＭＯＳＦＥＴのゲート電極とし、１０８をドレイン耐圧向上のためのドーズ量５Ｅ１２／平方ｃｍ程度の低濃度ｎ型オフセット領域としてある。また、アルミ電極層１１２ｂ、１１２ｃ、１１２ｄは各々ＭＯＳＦＥＴ３２のドレイン電極、ソース電極、ボディ電極である。また、１０５ｂは選択酸化により形成された厚さ約１μｍのフィールド酸化膜である。
制御回路内蔵パワーＭＯＳＦＥＴ３１０はプロセスコスト低減のため通常のパワーＭＯＳＦＥＴプロセスを用いてＭＯＳＦＥＴ３２等の保護回路用ＭＯＳＦＥＴをパワーＭＯＳＦＥＴのドレイン領域であるｎ型エピタキシャル層１０２の中に形成した自己分離型構造である。このため、従来のパワーＭＯＳＦＥＴプロセスと同様に低コストで制御回路を内蔵できるという利点があるものの図１に示したようにパワーＭＯＳＦＥＴのドレイン端子１をコレクタ、ＭＯＳＦＥＴ３２のドレイン領域１０９ｂをエミッタ、ＭＯＳＦＥＴ３２のボディ領域１０４ａをベースとする寄生ｎｐｎトランジスタ２９が形成される。しかし、本発明の半導体回路では上記図１の説明したようにＳＷ２、ＳＷ３によりＭＯＳＦＥＴ３２のボディ４の電圧を制御することにより上記寄生ｎｐｎトランジスタ２９の動作を防止できる制御回路内蔵パワーＭＯＳＦＥＴ３１０を使用していることが特徴である。このため、安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０をソースフォロア接続させて負荷３０４を高速駆動するハイサイドスイッチ回路を実現できるという特徴がある。
（実施例２）
図３は本発明に係る第２の実施例の半導体回路の制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分を示す。すなわち、本実施例では図１に示した実施例のなかの制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分だけを具体的な回路で示してある。また、図１のグランド６はソース端子３に接続する場合（接続ａ）に対応した実施例であり、ＳＷ１からＳＷ３も具体的な回路で示した。また、本実施例では保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合を示してある。
すなわち、ＳＷ１はパワーＭＯＳＦＥＴ３０の内部ゲート５とソース端子３の間を開閉しパワーＭＯＳＦＥＴ３０が過負荷状態においても破壊しないように設けたスイッチであり、過熱保護に対するＭＯＳＦＥＴ３１、過電流保護に対するＭＯＳＦＥＴ４２で構成されている。ＳＷ２はゲート端子２とＭＯＳＦＥＴ３２のボディ４を開閉するスイッチで、ソース端子３に対しソース端子２が負になった時にオンするＭＯＳＦＥＴ３９と、ソース端子３に対しゲート端子２がほぼ同電位の時にドレイン端子１がソース端子３に対し１０〜２０Ｖ以上の正電圧になった場合にオンするＭＯＳＦＥＴ４０で構成されている。ＳＷ３はソース端子３とＭＯＳＦＥＴ３２のボディ４を開閉するスイッチで、ＭＯＳＦＥＴ３８で構成されている。
室温において、ゲート端子２に５〜１０Ｖ程度の正のゲート電圧を印加してパワーＭＯＳＦＥＴ３０をオンさせる場合にはＭＯＳＦＥＴ３１、３３、４２、３５、３６、３９、４０はオフ状態、ＭＯＳＦＥＴ３４、３７、３８、４１はオン状態になる。この理由は以下の通りである。すなわち、抵抗６６とダイオード８２は定電圧回路を構成しており、ダイオード８２のカソードには３Ｖ程度の定電圧が印加される。室温状態では抵抗６５とダイオード列８１の分圧によりＭＯＳＦＥＴ３７のゲートには、１．５Ｖ以上の電圧が印加されている。このためＭＯＳＦＥＴ３７はオン、ＭＯＳＦＥＴ３６はオフ状態である。また、抵抗６２、６３とＭＯＳＦＥＴ３４、３５で構成されるラッチ回路は抵抗６２の値を抵抗６３の値より約１桁大きく設計してあるため、ゲート端子２の正の電圧が印加されたときには、常にＭＯＳＦＥＴ３４はオン、ＭＯＳＦＥＴ３５はオフ状態となる。このため、ＭＯＳＦＥＴ３１はオフ状態である。このため、ゲート端子２の電圧が印加されるとダイオード９０と抵抗６１にゲート端子２から電流が流れＭＯＳＦＥＴ３２をオンし、パワーＭＯＳＦＥＴ３０のゲートに電荷が供給されパワーＭＯＳＦＥＴ３０は高速にオンする。抵抗６０は定常状態においてゲート端子２と内部ゲート端子５の電位差を小さくするために設けてある。また、キャパシタ２５はゲート端子２の電圧を上昇させるときブートストラップ効果によりさらに高速にＭＯＳＦＥＴ３２のゲート電圧を上昇させるために設けてある。ゲート端子２をゼロボルトにしてパワーＭＯＳＦＥＴ３０をオフする場合にはＭＯＳＦＥＴ３２のみならずダイオード８０を介してもパワーＭＯＳＦＥＴ３０のゲート電荷を放出できるためパワーＭＯＳＦＥＴ３０を高速に遮断できる。
過電流保護動作は以下の通りである。すなわち、ドレイン電流が増加する場合にはパワーＭＯＳＦＥＴ３０のドレイン電流をモニタする電流センス用のＭＯＳＦＥＴ４３のドレイン電流が増加する。このため、抵抗７０における電圧降下が増加しＭＯＳＦＥＴ４２がオンし始める。このため、ＭＯＳＦＥＴ３１がオンし、パワーＭＯＳＦＥＴ３０の内部ゲート５の電圧を低下させる（ＳＷ１の抵抗を小さくする）。これによりパワーＭＯＳＦＥＴ３０のドレイン電流が過大になることを防止する。過熱保護動作は以下の通りである。すなわち、チップ温度が規定温度以上に上昇する場合には、温度の上昇により順方向電圧が低下するダイオード列８１の電圧降下が低下するためＭＯＳＦＥＴ３７がオフする。このため、ＭＯＳＦＥＴ３６がオンして、ＭＯＳＦＥＴ３４、３５と抵抗６２、６３で構成されるラッチ回路の状態が反転する。このため、パワーＭＯＳＦＥＴ３０の内部ゲート電圧５は低下する（ＳＷ１の抵抗を小さくする）。これによりパワーＭＯＳＦＥＴ３０が遮断する。
本実施例では、上述の過電流保護や過熱保護が働き、パワーＭＯＳＦＥＴ３０の内部ゲート５の電圧を下げる場合にもＭＯＳＦＥＴ３２のゲート１０の電圧１０を下げて、ＭＯＳＦＥＴ３２のオン抵抗を増加させることが特徴である。これにより、ＭＯＳＦＥＴ３１やＭＯＳＦＥＴ４２のようにパワーＭＯＳＦＥＴのドレイン電流を遮断または制限するために設けてあるスイッチＳＷ１のオン抵抗をあまり低くしなくても高速に保護回路を動作できるという効果がある。また、過大なゲート電流を流す必要がなくなるという効果もある。
本実施例では、ソースがソース端子３に接続されているＭＯＳＦＥＴ、すなわち、ＭＯＳＦＥＴ３１、ＭＯＳＦＥＴ４２、ＭＯＳＦＥＴ３３〜３７に関しては特開平７−５８２９３号公報に開示してある方法、すなわちダイオード９１、８９、９０、８８を用いることにより、上記ＭＯＳＦＥＴのドレインとパワーＭＯＳＦＥＴ３０のドレインとの間に存在する寄生ｎｐｎトランジスタの動作防止を行い負ゲート電圧保護を行ない、さらにソースがソース端子３に接続されていないＭＯＳＦＥＴ３２の寄生ｎｐｎトランジスタの動作防止のためにはＭＯＳＦＥＴ３９、４０、３８を使用している。すなわち、外部ゲート端子２が負になった場合にはＳＷ２であるＭＯＳＦＥＴ３９とＭＯＳＦＥＴ４０がオンし、ＳＷ３であるＭＯＳＦＥＴ３８がオフする。このため、ＭＯＳＦＥＴ３２のボディ電圧４はゲート端子電圧２と同電位になり、図１に示した寄生ｎｐｎトランジスタ２９のベース・エミッタ間が順バイアスされることを防止した。本実施例ではこのような負ゲート電圧保護により、高速動作化のためＭＯＳＦＥＴ３２を内蔵させた場合にもドレイン端子１からゲート端子２へのリーク電流を遮断できるという効果がある。
さらに本実施例では、ＭＯＳＦＥＴ３９、３８、４０のしきい電圧を例えば１Ｖにした場合にはゲート端子２の電圧が±１Ｖの範囲内ではＭＯＳＦＥＴ３８、３９、４０はすべてオフ状態となる。このため、ゲート端子２がゼロボルト近辺の時には図１で述べた寄生ｎｐｎトランジスタ２９のベースが開放状態ないしは開放状態に近くなる。従って、前記寄生ｎｐｎトランジスタ２９のコレクタ・エミッタ間耐圧はベース・エミッタ間を短絡した場合のＢＶｃｅｓ耐圧（約７０Ｖ）ではなく、ベースが開放の場合のＢＶｃｅｏ耐圧（２０〜３０Ｖ程度）近くに低下する恐れがある。そこで、本実施例ではドレイン端子１がソース端子３に対し高電位になり、ＳＷ２であるＭＯＳＦＥＴ４０がオンすると、ゲート端子２とＭＯＳＦＥＴ３２のボディ４を短絡するようにしてある。これにより、上記寄生ｎｐｎトランジスタ２９のコレクタ・エミッタ間耐圧をベース・エミッタ間を短絡した場合のＢＶｃｅｓ耐圧（約７０ＶでパワーＭＯＳＦＥＴ３０のドレイン・ソース間耐圧と同じ）に戻しドレイン耐圧の劣化を防止することができるという効果がある。なお、ダイオード８３、８４の降伏電圧を各々１０Ｖ、抵抗６７として４００ｋΩ以上の抵抗を用いた場合には抵抗６７を通って流れるドレインリーク電流はドレイン電圧が２０Ｖ程度までは遮断し、ドレイン電圧が６０Ｖにおいても１００μＡ（＝（６０Ｖ−２×１０Ｖ）／４００ｋΩ）以下に抑えられる。ここで、ダイオード８４はＭＯＳＦＥＴ４０のゲート保護としても働く。
従って本実施例でも実施例１で述べたように信頼性向上のための保護回路を低コストプロセスで内蔵したインテリジェントのパワーＭＯＳＦＥＴを高速動作化でき、さらにゲート・ソース間が負になる場合にも寄生素子動作を防止する負ゲート電圧保護を内蔵でき、さらにこのような機能追加によってもパワーＭＯＳＦＥＴのドレイン・ソース間耐圧が劣化しないという特徴がある。なお、本実施例で使用されるダイオードや抵抗は寄生素子が形成されないようにＭＯＳＦＥＴのゲートに用いる多結晶シリコン層を用いて形成することが望ましい。
本実施例においても、安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０をソースフォロア接続させて負荷３０４を高速駆動するハイサイドスイッチ回路を実現できるという特徴がある。
（実施例３）
図４は本発明に係る第３の実施例の半導体回路の制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分を示す。すなわち、本実施例でも図１に示した実施例のなかの制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分だけを具体的な回路で示してある。また、図１のグランド６はソース端子３に接続する場合（接続ａ）に対応した実施例であり、ＳＷ１とＳＷ２も具体的な回路で示した。本実施例では図３においてＳＷ３として使用したＭＯＳＦＥＴ３８の代りにダイオード９０を用いた場合の実施例を示してある。また、本実施例でも保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合を示してある。
本実施例ではゲート端子２の電圧が正の時にはＭＯＳＦＥＴ３２のボディ４の電圧はダイオード９３を介してほぼソース端子３の電圧になるためＭＯＳＦＥＴ３８を用いた場合に比べＭＯＳＦＥＴ３２のボディ電圧とソース端子３の電圧との差は大きくなりやすいという点が実施例２と異なるだけであり本実施例においても、実施例１や２で述べたように安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０をソースフォロア接続させて負荷３０４を高速駆動するハイサイドスイッチ回路を実現できるという特徴がある。
（実施例４）
図５は本発明に係る第３の実施例の半導体回路の制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分を示す。すなわち、本実施例でも図１に示した実施例のなかの制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分だけを具体的な回路で示してある。本実施例は図１に示したグランド６はＭＯＳＦＥＴ３２のボディ４に接続する場合（接続ｂ）に対応した実施例であり、ＳＷ１〜ＳＷ３を具体的な回路で示してある。また、本実施例でも保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合を示してある。
本実施例では図３に示していたＭＯＳＦＥＴ３１、３３〜３７に存在する寄生ｎｐｎトランジスタ動作防止のために使用していた負ゲート電圧保護用ダイオード８８、９１を使用せずに第三のスイッチング手段（ＳＷ３）であるＭＯＳＦＥＴ３８を用いてＭＯＳＦＥＴ３２と同じ方法により負ゲート電圧保護を行う場合を示してある。なお、本実施例ではダイオード９０を残してある。これは、キャパシタ２５によるブートストラップ効果により、通常のＭＯＳＦＥＴ３０のオン動作ではＭＯＳＦＥＴ３２のゲートを高速に昇圧させるためである。従って、このブートストラップ効果を期待しない場合にはダイオード９０とキャパシタ２５は不要である。
本実施例においても、実施例１や２で述べたように安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０をソースフォロア接続させて負荷３０４を高速駆動するハイサイドスイッチ回路を実現できるという特徴がある。
さらに、本実施例の制御回路内蔵パワーＭＯＳＦＥＴ３１０はＭＯＳＦＥＴ３８として低オン抵抗素子を使用することにより、ＭＯＳＦＥＴ３８におけるドレイン・ソース間電圧を図１〜図４で用いていた負ゲート電圧保護用ダイオード８８、９１のアノード・カソード間電圧より低くすることができる。従ってこの電圧分だけゲート端子２の電圧が下がってもＭＯＳＦＥＴ３３〜３７を用いた過熱保護回路は正常動作範囲できる。すなわち、ゲート電圧の動作マージンを拡大できるという効果があり、さらに、過熱保護回路が動作した後の内部ゲート端子５の電圧を従来より低くできるためドレイン電流を遮断する能力を高くできるという効果もある。従って、制御回路内蔵パワーＭＯＳＦＥＴ３１０のゲート電圧の動作マージンが広く、保護回路が動作した後のドレイン電流の制限効果が高いパワースイッチ回路を実現できるという特徴もある。
（実施例５）
図６は本発明に係る第５の実施例の半導体回路の制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分を示す。すなわち、本実施例でも図１に示した実施例のなかの制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分だけを具体的な回路で示してある。本実施例も図１に示したグランド６はＭＯＳＦＥＴ３２のボディ４に接続する場合（接続ｂ）に対応した実施例であり、ＳＷ１〜ＳＷ３を具体的な回路で示してある。また、本実施例でも保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合を示してある。
図６に示した実施例５においてはＭＯＳＦＥＴ３９とＭＯＳＦＥＴ４０を用いてＳＷ２を構成していたのに対し、本実施例はＭＯＳＦＥＴ４０だけでＳＷ２を構成でした場合の実施例である。本実施例では実施例５に比べ負ゲート電圧保護能力が低下するものの図５に示したＭＯＳＦＥＴ３９を使用しなくてもすむため保護回路の占用面積を低減できるという効果がある。本実施例の場合にも実施例１や２で述べたように安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０をソースフォロア接続させて負荷３０４を高速駆動するハイサイドスイッチ回路を実現できるという特徴があり、実施例４に述べたように制御回路内蔵パワーＭＯＳＦＥＴ３１０のゲート電圧の動作マージンが広く、保護回路が動作した後のドレイン電流の制限効果が高いパワースイッチ回路を実現できるという特徴もある。
（実施例６）
図７は本発明に係る第６の実施例の半導体回路の制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分を示す。すなわち、本実施例でも図１に示した実施例のなかの制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分だけを具体的な回路で示してある。本実施例は図１に示したグランド６はソース端子３に接続する場合（接続ａ）に対応した実施例であり、ＳＷ１〜ＳＷ３を具体的な回路で示してある。また、本実施例でも保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合を示してある。
本実施例では図１に示したグランド６はソース端子３に接続する場合（接続ａ）ではあるがＭＯＳＦＥＴ３１、３３〜３７のボディはＭＯＳＦＥＴ３２のボディ４と接続してある。このため、ＭＯＳＦＥＴ３１、３３〜３７に存在する寄生ｎｐｎトランジスタ動作防止のために図１等で使用していた負ゲート電圧保護用ダイオード８８、９１を使用せずに第三のスイッチング手段（ＳＷ３）であるＭＯＳＦＥＴ３８を用いてＭＯＳＦＥＴ３２と同じ方法（寄生ｎｐｎトランジスタのエミッタ・ベース間を短絡する方法）により負ゲート電圧保護を行っている。この点では図５に示した実施例４の場合と同様である。本実施例ではＭＯＳＦＥＴ３１、３３〜３７のソースがソース端子３に接続してあるためＭＯＳＦＥＴ３１、３３〜３７のドレイン電流がＭＯＳＦＥＴ３８には流れない。このため、図６に示した実施例５の場合に比べＭＯＳＦＥＴ３８のオン抵抗を低くしなくても（素子の占有面積を大きくしなくても）ＭＯＳＦＥＴ３２のボディ４を容易に制御できるという利点がある。その他の点では本実施例の場合にも実施例１や２で述べたように安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０を用い負荷３０４を高速駆動するハイサイドスイッチ回路を耐圧劣化なく実現できるという効果があり、さらに、実施例４に述べたように制御回路内蔵パワーＭＯＳＦＥＴ３１０のゲート電圧の動作マージンが広く、保護回路が動作した後のドレイン電流の制限効果が高いパワースイッチ回路を実現できるという特徴もある。
（実施例７）
図８は本発明に係る半導体装置の第７の実施例を示す。本実施例では図９の断面図に示してあるようにフローティングのｐ型拡散層１０３ｃのノード７を用いてＳＷ２を制御する場合の実施例である。本実施例ではドレイン端子１に１０Ｖ程度の電圧が印加されたときパワーＭＯＳＦＥＴ３０のボディであるｐ型拡散層１０３ａとｎ型エピタキシャル層１０２の間に形成される空乏層がフローティングのｐ型拡散層１０３ｃに達するように設計し、これによりＳＷ２がオンするようにしてあることが特徴である。このフローティングノード７とｎ型エピタキシャル層１０２との間には寄生ダイオード９２が形成されるがこのダイオードの耐圧はＭＯＳＦＥＴ３０のドレイン耐圧と同じにしても構わない。本実施の場合には寄生ダイオードの耐圧をパワーＭＯＳＦＥＴ３０のドレイン耐圧と同じにした場合には図３等においてドレイン端子１からのリーク電流を低減するために設けていた抵抗６７は不要である。本実施例の場合にも実施例１で述べたように安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０をソースフォロア接続させて負荷３０４を高速駆動するハイサイドスイッチ回路を実現できるという特徴がある。
（実施例８）
図１０は本発明に係る第８の実施例の半導体回路の制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分を示す。すなわち、本実施例は図８に示した実施例のなかの制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分だけを具体的な回路で示してある。本実施例は図１に示したグランド６はソース端子３に接続する場合（接続ａ）に対応した実施例であり、ＳＷ１〜ＳＷ３を具体的な回路で示してある。また、本実施例でも保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合を示してある。
本実施例は図３の多結晶ダイオード８３の代りにｎ型エピタキシャル層１０２とｐ型拡散層１０３ｃにより形成される寄生ダイオード９２が形成される回路になる。本実施例では前述のようにダイオード９２の耐圧をパワーＭＯＳＦＥＴ３０のドレイン耐圧と同じにした場合には図３等においてドレイン端子１からのリーク電流を低減するために設けていた抵抗６７は不要である。本実施例では実施例７で説明したようにドレイン電圧が例えば１０Ｖ以上になるとｐ型拡散層１０３ａとｎ型エピタキシャル層１０２の間に形成される空乏層がフローティングのｐ型拡散層１０３ｃに達するためにフローティングノード７が１０Ｖになる（寄生ダイオード９２が降伏するためではない）。このため、ゲート端子２とソース端子３がほぼ同じ電圧の場合でも図３の回路と同じようにＭＯＳＦＥＴ４０がオンするためＭＯＳＦＥＴ３２のボディ４はゲート端子２と同じ電圧となり寄生ｎｐｎトランジスタによるドレイン・ソース間の耐圧劣化を防止できる。このため、本実施例の場合にも実施例１や２で述べたように安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０をソースフォロア接続させて負荷３０４を高速駆動するハイサイドスイッチ回路を実現できるという特徴がある。
（実施例９）
図１１は本発明に係る半導体回路の第９の実施例を示す。本実施例では実施例１においてゲート端子２とソース端子３がほぼ同じ電圧の場合にＭＯＳＦＥＴ２９のボディがフローティングになることを防止する手段として、ＭＯＳＦＥＴ３２のボディ４とソース端子３との間に抵抗７２を設けて寄生ｎｐｎトランジスタ２９によるドレイン・ソース間耐圧劣化を防止する場合の実施例である。このため、本実施例の場合には実施例１のようにドレイン電圧によりＳＷ２を制御してＭＯＳＦＥＴ２９のボディがフローティングになることを防ぐ必要はなくなる。
抵抗７２の値はＳＷ２やＳＷ３のオン抵抗より約５倍以上大きくすることにより、本実施例の場合にも実施例１で述べたように安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０をソースフォロア接続させて負荷３０４を高速駆動するハイサイドスイッチ回路を実現できるという特徴がある。
（実施例１０）
図１２は本発明に係る第１０の実施例の半導体回路の制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分を示す。すなわち、本実施例は図１１に示した実施例のなかの制御回路内蔵パワーＭＯＳＦＥＴ３１０の部分だけを具体的な回路で示してある。本実施例は図１に示したグランド６はソース端子３に接続する場合（接続ａ）に対応した実施例であり、ＳＷ１〜ＳＷ３を具体的な回路で示してある。また、本実施例でも保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合を示してある。本実施例ではドレイン電圧によりＳＷ２を制御してＭＯＳＦＥＴ２９のボディがフローティングになることを防ぐ必要はないため、図３の抵抗６７〜７０、ＭＯＳＦＥＴ４０、４１、ダイオード８３、８４が不要となり、そのかわり抵抗７２を設けてＭＯＳＦＥＴ２９のボディがフローティングになることを防止している。これにより、本実施例の場合にも実施例１や２で述べたように安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１０をソースフォロア接続をさせて負荷３０４を高速駆動するハイサイドスイッチ回路を実現できるという特徴がある。
なお、本実施例においてゲート端子２に正の電圧が印加されている場合にＭＯＳＦＥＴ３２のボディ４とソース端子３のインピーダンスを小さくする必要がない場合にはＭＯＳＦＥＴ３８を取り除くことも可能である。
（実施例１１）
図１３は本発明に係る半導体回路の第１１の実施例を示す。本実施例では３１１、３１２は図１、３〜８、１０〜１２に示した制御回路内蔵パワーＭＯＳＦＥＴ３１０である。また、３０４は負荷、３０１はバッテリ、３１３、３１４はパワーＭＯＳＦＥＴ、３１６と３１７は上記制御回路内蔵パワーＭＯＳＦＥＴ３１１、３１２とパワーＭＯＳＦＥＴ３１３、３１４を駆動するプリドライバ、３０７、３０８はプリドライバの入力端子である。本回路ではパワースイッチとして使用する制御回路内蔵パワーＭＯＳＦＥＴ３１１、３１２を上アーム素子として使用したＨブリッジ回路である。本実施例の場合にも制御回路内蔵パワーＭＯＳＦＥＴ３１１、３１２はソースフォロア接続されているため、プリドライバ回路３１６、３１７でパワーＭＯＳＦＥＴ３０のオン抵抗が十分下がるようにゲート端子２を電源端子３０３より５Ｖから１０Ｖ程度昇圧して駆動する必要がある。また、制御回路内蔵パワーＭＯＳＦＥＴ３１１、３１２をオフさせるためにはゲート端子２をグランド３０２まで下げる。この時注意すべき点は実施例１でも述べたように高速に制御回路内蔵パワーＭＯＳＦＥＴ３１１、３１２をオフしようとすると制御回路内蔵パワーＭＯＳＦＥＴ３１１、３１２のゲート端子２がソース端子３より負に駆動されることがあるが、安価なプロセスを用いて製作可能な制御回路内蔵パワーＭＯＳＦＥＴ３１１、３１２を実施例１から１０までに示した回路構成にすることによりハイサイドスイッチ回路の場合と同様に本実施例で示すようなブリッジ回路も実現でき高速に駆動できるという特徴がある。
（実施例１２）
図１４は本発明に係る半導体回路の第１２の実施例を示す。本実施例は図１、３〜８、１０〜１２に示したパワーＭＯＳＦＥＴ３０の代りにＩＧＢＴ５０を用いた場合の実施例である。図１４において１１はコレクタ端子、１２はゲート端子、１３はエミッタ端子である。またＭＯＳＦＥＴ３２は図１の場合と同様にＩＧＢＴ５０の高速スイッチングを行うために設けてあり、パワースイッチ素子がパワーＭＯＳＦＥＴ３０の代りにＩＧＢＴ５０を使用したことだけが異なり他の回路構成は同じである。図１５には本発明の保護回路を内蔵したＩＧＢＴの断面構造を示してある。図１５と図２の相違点は基板としてｐ型基板２０１を使用し、その上にｐ型基板２０１からｎ型ベース領域として働くｎ型エピタキシャル層１０２への少数キャリアの注入を抑制するためにｎ型エピタキシャル層１０２より高濃度のｎ型バッファ領域２０２を設けている点だけである。また、本実施例の場合には寄生ｎｐｎトランジスタの代りに図１５の断面構造から明らかなように、ＩＧＢＴ５０のコレクタ端子１１とＭＯＳＦＥＴ３２のドレインの間には図１４に示す寄生サイリスタ５２が形成される。従ってゲート端子１２に負の電圧が印加されるとこの寄生サイリスタ５２がオンしてコレクタ端子１１からゲート端子１２にリーク電流が流れる恐れがある。つまり、パワーＭＯＳＦＥＴ３０の代りにＩＧＢＴ５０を用いた場合には寄生ｎｐｎトランジスタ２９の代りに寄生サイリスタ５２による問題が発生し、その対策はこれまで述べてきたパワーＭＯＳＦＥＴ３０の場合と同じ方法が使用できる。すなわち、実施例１の図１に示したＳＷ２とＳＷ３を用いたＭＯＳＦＥＴ３２のボディ４の制御によりＩＧＢＴ５０の負ゲート電圧保護を達成し、さらにゲート端子１２がゼロボルト付近においてサイリスタ５２のベース４がフローティングになった時、サイリスタ５２のラッチアップによりＩＧＢＴ５０の実効的コレクタ・エミッタ間耐圧が劣化することを防止している。すなわち、実施例１１までにパワーＭＯＳＦＥＴを用いて説明した本発明の半導体回路のようにＩＧＢＴを用いた場合にも全く同様な回路を構成でき、プロセスコストが安く、高速動作化、負ゲート電圧保護、コレクタ・エミッタ間耐圧の劣下防止を図ったエミッタフォロアの制御回路内蔵ＩＧＢＴを用いたパワースイッチ回路が実現できるという特徴がある。
以上、本発明の好敵な実施例について説明したが、本発明は前記実施例に限定するものではなく、例えば前記実施例ではパワーＭＯＳＦＥＴを含む全てのＭＯＳＦＥＴやＩＧＢＴはｎチャネル型として説明したが全ての素子をｐチャネル型としても同様の効果が得られ、本発明の精神を逸脱しない範囲内において数々の設計変更をなしえることは勿論である。
前述した実施例から明らかなように、本発明によれば例えば過熱保護回路や過電流保護回路等の制御回路を自己分離構造で内蔵したパワーＭＯＳＦＥＴやＩＧＢＴをパワースイッチ素子として使用するハイサイドスイッチ回路やブリッジ回路の高速動作化を寄生ｎｐｎトランジスタや寄生サイリスタによる誤動作を防止して実現できるという効果がある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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