(57)【特許請求の範囲】
【請求項１】
強誘電体を電極間に用いた二値データ記憶用のキャパシタに直列にスイッチ用トランジスタが接続されてなる強誘電体メモリセルを行列状に配置してなるメモリセルアレイと、
前記メモリセルアレイにおける同一行のメモリセルのスイッチ用トランジスタのゲートに共通接続されたワード線と、
前記メモリセルアレイにおける同一行のメモリセルのキャパシタのプレート電極に共通接続されたプレート線と、
前記メモリセルアレイにおける同一列のメモリセルのスイッチ用トランジスタの一端に共通接続されたビット線と、
前記ワード線を選択して駆動するロウデコーダと、
前記プレート線を選択して駆動するプレート線駆動回路と、
前記メモリセルアレイの各カラムに対応して設けられたセンスアンプと、
前記ビット線に接続されたカラム選択ゲートと、
カラムアドレス信号をデコードして前記カラム選択ゲートを選択して駆動するカラムデコーダと、
所定のタイミングに、前記メモリセルアレイにおける任意のメモリセルを選択して当該選択セルから二値データを読み出すデータ読み出し動作、読み出された二値データとは論理レベルが反対のデータを前記選択セルに書き込む反対データ書き込み動作、前記読み出されたデータと同じ論理レベルの二値データを前記選択セルに再び書き込む同一データ書き込み動作を一連として行うリフレッシュ動作を選択列を変えて繰り返すように制御するリフレッシュ制御回路とを具備し、
前記リフレッシュ制御回路は、
外部から入力する制御信号に基づいてリフレッシュ制御信号を発生するリフレッシュ制御信号発生回路と、
前記リフレッシュ制御信号を受けて所定のパルス信号を生成するカウンタアドレス転送回路と、
前記パルス信号を受けてカウント動作を開始し、リフレッシュアドレス信号を発生し、上記リフレッシュアドレス信号のうちのロウアドレス信号を前記ロウデコーダに供給するアドレスカウンタと、
前記カラムアドレス信号の遷移を検知するために設けられ、所定の制御信号により動作の可否が制御されるカラムアドレス遷移検知回路と、
前記カラムアドレス遷移検知回路の検知出力信号により動作の可否が制御され、前記カラム選択ゲートを介して前記センスアンプとの間でデータを授受するデータ線バッファと、
前記データ線バッファに接続されている読み出し・書込みデータ線と、
前記読み出し・書込みデータ線に接続され、前記リフレッシュ制御信号により動作が制御され、前記メモリセルアレイから前記読み出し・書込みデータ線のうちの読み出しデータ線に読み出されたセルデータを取り込み、その二値レベルとは逆レベルを持つ逆データを前記読み出し・書込みデータ線のうちの書込みデータ線に転送する逆データ転送回路と、
前記読み出し・書込みデータ線に接続され、前記逆データ転送回路の動作に続いて動作が制御され、前記逆データの二値レベルとは逆レベルを持つ元データを前記読み出し・書込みデータ線のうちの書込みデータ線に転送する元データ転送回路とを有することを特徴とする強誘電体メモリ。
【請求項２】
強誘電体を電極間に用いた二値データ記憶用のキャパシタに直列にスイッチ用トランジスタが接続されてなる強誘電体メモリセルを行列状に配置してなるメモリセルアレイと、
前記メモリセルアレイにおける同一行のメモリセルのスイッチ用トランジスタのゲートに共通接続されたワード線と、
前記メモリセルアレイにおける同一行のメモリセルのキャパシタのプレート電極に共通接続されたプレート線と、
前記メモリセルアレイにおける同一列のメモリセルのスイッチ用トランジスタの一端に共通接続されたビット線と、
前記ワード線を選択して駆動するロウデコーダと、
前記プレート線を選択して駆動するプレート線駆動回路と、
前記メモリセルアレイの各カラムに対応して設けられたセンスアンプと、
前記ビット線に接続されたカラム選択ゲートと、
カラムアドレス信号をデコードして前記カラム選択ゲートを選択して駆動するカラムデコーダと、
所定のタイミングに、前記メモリセルアレイにおける任意の行および列を選択することによって選択したメモリセルから二値データを読み出すデータ読み出し動作、読み出された二値データとは論理レベルが反対のデータを前記選択セルに書き込む反対データ書き込み動作、前記読み出されたデータと同じ論理レベルの二値データを前記選択セルに再び書き込む同一データ書き込み動作を一連として順次行うリフレッシュ動作を、選択列を変えて繰り返し、さらに選択行を変えて繰り返すように制御するリフレッシュ制御回路とを具備し、
前記リフレッシュ制御回路は、
外部から入力する制御信号に基づいてリフレッシュ制御信号を発生するリフレッシュ制御信号発生回路と、
前記リフレッシュ制御信号を受けて所定のパルス信号を生成するカウンタアドレス転送回路と、
前記パルス信号を受けてカウント動作を開始し、リフレッシュアドレス信号を発生し、上記リフレッシュアドレス信号のうちのロウアドレス信号を前記ロウデコーダに供給するアドレスカウンタと、
前記カラムアドレス信号の遷移を検知するために設けられ、所定の制御信号により動作の可否が制御されるカラムアドレス遷移検知回路と、
前記カラムアドレス遷移検知回路の検知出力信号により動作の可否が制御され、前記カラム選択ゲートを介して前記センスアンプとの間でデータを授受するデータ線バッファと、
前記データ線バッファに接続されている読み出し・書込みデータ線と、
前記読み出し・書込みデータ線に接続され、前記リフレッシュ制御信号により動作が制御され、前記メモリセルアレイから前記読み出し・書込みデータ線のうちの読み出しデータ線に読み出されたセルデータを取り込み、その二値レベルとは逆レベルを持つ逆データを前記読み出し・書込みデータ線のうちの書込みデータ線に転送する逆データ転送回路と、
前記読み出し・書込みデータ線に接続され、前記逆データ転送回路の動作に続いて動作が制御され、前記逆データの二値レベルとは逆レベルを持つ元データを前記読み出し・書込みデータ線のうちの書込みデータ線に転送する元データ転送回路とを有することを特徴とする強誘電体メモリ。
【請求項３】
強誘電体を電極間に用いた二値データ記憶用のキャパシタに直列にスイッチ用トランジスタが接続されてなる強誘電体メモリセルを行列状に配置してなるメモリセルアレイと、
前記メモリセルアレイにおける同一行のメモリセルのスイッチ用トランジスタのゲートに共通接続されたワード線と、
前記メモリセルアレイにおける同一行のメモリセルのキャパシタのプレート電極に共通接続されたプレート線と、
前記メモリセルアレイにおける同一列のメモリセルのスイッチ用トランジスタの一端に共通接続されたビット線と、
前記ワード線を選択して駆動するロウデコーダと、
前記プレート線を選択して駆動するプレート線駆動回路と、
前記メモリセルアレイの各カラムに対応して設けられたセンスアンプと、
前記ビット線に接続されたカラム選択ゲートと、
カラムアドレス信号をデコードして前記カラム選択ゲートを選択して駆動するカラムデコーダと、
前記メモリセルアレイにおける任意のメモリセルを選択して当該選択セルから二値データを読み出すデータ読み出し動作、読み出された二値データとは論理レベルが反対のデータを前記選択セルに書き込む反対データ書き込み動作、前記読み出されたデータと同じ論理レベルの二値データを前記選択セルに再び書き込む同一データ書き込み動作を一連として行うリフレッシュ動作を外部制御信号に基づいたタイミングで行うと共に、前記リフレッシュ動作を選択列を変えて繰り返すように制御するリフレッシュ制御回路
とを具備することを特徴とする強誘電体メモリ。
【請求項４】
請求項１または２記載の強誘電体メモリにおいて、
前記リフレッシュ制御信号発生回路は、書込み動作を許可するための制御信号入力／ＷＥに基づいて生成される内部信号およびチップの動作を許可するための制御信号入力／ＣＥに基づいて生成される内部信号を受け、それらの内部信号が所定の順序で活性化した場合に前記リフレッシュ制御信号を発生することを特徴とする強誘電体メモリ。
【請求項５】
請求項１乃至３のいずれか１項に記載の強誘電体メモリにおいて、
前記リフレッシュ制御回路は、選択されたメモリセルに対する通常のデータ書き込み動作毎に書き込み動作の完了時点から所定の経過時間後に前記リフレッシュ動作を行うように制御することを特徴とする強誘電体メモリ。
【請求項６】
請求項１乃至３のいずれか１項に記載の強誘電体メモリにおいて、
前記リフレッシュ制御回路は、電源電圧の立ち上がり時に前記リフレッシュ動作を行うように制御することを特徴とする強誘電体メモリ。
【請求項７】
請求項１乃至３のいずれか１項に記載の強誘電体メモリにおいて、
前記リフレッシュ制御回路は、電源電圧の立ち下がり時に前記リフレッシュ動作を行うように制御することを特徴とする強誘電体メモリ。
【請求項８】
請求項５乃至７のいずれか１項に記載の強誘電体メモリにおいて、
前記リフレッシュ動作におけるデータ読み出し動作と反対データ書き込み動作を互いに相異なるパルス幅のパルスを前記プレート線に印加して行なうことを特徴をする強誘電体メモリ。
【請求項９】
請求項８記載の強誘電体メモリにおいて、
前記リフレッシュ動作におけるデータ読み出し動作よりも反対データ書き込み動作を、パルス幅の長いパルスを前記プレート線に印加して行なうことを特徴とする強誘電体メモリ。
【請求項１０】
請求項５乃至７のいずれか１項に記載の強誘電体メモリにおいて、
前記リフレッシュ動作における反対データ書き込み動作よりも同一データ書き込み動作を、パルス幅の長いパルスを前記プレート線に印加して行なうことを特徴をする強誘電体メモリ。
【請求項１１】
請求項５乃至７のいずれか１項に記載の強誘電体メモリにおいて、
前記リフレッシュ動作におけるデータ読み出し動作と反対データ書き込み動作を、通常のデータ書き込み動作よりパルス幅の長いパルスを前記プレート線に印加して行なうことを特徴をする強誘電体メモリ。
【請求項１２】
請求項５乃至７のいずれか１項に記載の強誘電体メモリにおいて、
前記リフレッシュ動作における反対データ書き込み動作を複数回繰り返し行なうことを特徴とする強誘電体メモリ。
【請求項１３】
請求項５乃至７のいずれか１項に記載の強誘電体メモリにおいて、
前記リフレッシュ動作におけるデータ読み出し動作と反対データ書き込み動作を、バイアス電位をかけた状態で行なうことを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、特に強誘電体メモリセルのアレイを有する強誘電体メモリ（ＦＲＡＭ）のリフレッシュ制御回路に関するものである。
【０００２】
【従来の技術】
ＦＲＡＭは、強誘電体を電極間に用いた二値データ記憶用のキャパシタに直列にスイッチ用のＭＯＳトランジスタが接続されてなるデータ破壊読み出し型の強誘電体メモリセル（ＦＲＡＭセル）を行列状に配置してなるメモリセルアレイを有する。
【０００３】
このようなＦＲＡＭは、低消費電力の半導体記憶装置として近年盛んに研究開発がなされており、例えば米国特許4,873,664(Eaton,Jr.)や、S.S.Eaton,Jr. et al. "A Ferroelectric DRAM Cell for High Density NVRAMs", ISSCC Digest of Technical Papers, pp.130-131,Feb.1988 等に詳細に記載されている。
【０００４】
ＦＲＡＭは、不揮発性のみならず、低消費電力、高速動作、高書換え回数を実現できるメモリであることから、汎用メモリの他、無電源ＩＤ装置用のカード用メモリとしても期待されている。
【０００５】
ＦＲＡＭセルの情報記憶用キャパシタの電極間には、チタン酸バリウムストロンチウム（(Ba,Sr)TiO3 ）、チタン酸ジルコン酸鉛（Pb(Zr,Ti)O3 ；ＰＺＴ）、ランタンドープチタン酸ジルコン酸鉛（ (Pb,La)(Zr,Ti)O3 ；ＰＬＺＴ）、ニオブ酸リチウム（ LiNbO3 ）、ビスマス層状化合物であるストロンチウムタンタレート（SrBi2 Ta2 O 9 ；ＳＢＴ）、ビスマス層状化合物であるストロンチウムタンタルナイオベート（SrBi2 (Ta,Nb) 2 O 9 ；ＳＢＮＴ）などから構成された強誘電体膜が用いられている。
【０００６】
これらの強誘電体膜は、電界を印加することによって分極が生じ、印加電圧と分極量との関係はいわゆるヒステリシス特性を呈するものであり、その成膜方法には、ＭＯＤ法、ゾルゲル法、スパッタ法、ＣＶＤ法、反応性蒸着法などがある。
【０００７】
ＦＲＡＭの信頼性確保上の問題点は、書換え回数、長時間記録保持、耐環境性などが挙げられるが、改善が難しい点の一つにＦＲＡＭセルのインプリントという問題がある。このインプリントは、あるデータの書き込み後に、長時間にわたって放置され、または、高温にさらされた場合に、前記データとは分極が反対方向のデータの書き込みが正しく行われないというエラーが生じる現象である。
【０００８】
このインプリントは、強誘電体膜が長時間にわたって放置され、または高温にさらされると、分極ドメインの周りに分極を安定させる方向で可動性の電荷が集まり、結果的に強誘電体膜に内部電界が発生したような状態になることにより起因する。
【０００９】
この強誘電体膜に発生した内部電界は一時的に固定されたものであるので、インプリントは素子の破壊や老朽化といったハードエラーに至る現象ではないが、ＦＲＡＭ特有のソフトエラーとして大きな問題になっている。
【００１０】
【発明が解決しようとする課題】
上記したように従来のＦＲＡＭは、強誘電体膜が長時間にわたって放置され、または高温にさらされると、分極ドメインの周りに分極を安定させる方向で可動性の電荷が集まり、結果的に強誘電体膜に内部電界が発生したような状態になることにより起因するインプリントによってソフトエラーが発生するという問題があった。
【００１１】
本発明は上記の問題点を解決すべくなされたもので、メモリセルに対するリフレッシュ動作を導入することにより、インプリントを抑制し、ソフトエラーの発生を防止し得る強誘電体メモリを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の強誘電体メモリは、強誘電体を電極間に用いた二値データ記憶用のキャパシタに直列にスイッチ用トランジスタが接続されてなる強誘電体メモリセルを行列状に配置してなるメモリセルアレイと、前記メモリセルアレイにおける同一行のメモリセルのスイッチ用トランジスタのゲートに共通接続されたワード線と、前記メモリセルアレイにおける同一行のメモリセルのキャパシタのプレート電極に共通接続されたプレート線と、前記メモリセルアレイにおける同一列のメモリセルのスイッチ用トランジスタの一端に共通接続されたビット線と、前記ワード線を選択して駆動するロウデコーダと、前記プレート線を選択して駆動するプレート線駆動回路と、前記メモリセルアレイの各カラムに対応して設けられたセンスアンプと、前記ビット線に接続されたカラム選択ゲートと、カラムアドレス信号をデコードして前記カラム選択ゲートを選択して駆動するカラムデコーダと、所定のタイミングに、前記メモリセルアレイにおける任意のメモリセルを選択して当該選択セルから二値データを読み出すデータ読み出し動作、読み出された二値データとは論理レベルが反対のデータを前記選択セルに書き込む反対データ書き込み動作、前記読み出されたデータと同じ論理レベルの二値データを前記選択セルに再び書き込む同一データ書き込み動作を一連として行うリフレッシュ動作を選択列を変えて繰り返すように制御するリフレッシュ制御回路とを具備している。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
まず、ＦＲＡＭセルの基本的な構成、特性、書き込み／読み出し原理について説明しておく。
【００１５】
図１は、ＦＲＡＭセルの強誘電体キャパシタの電極対間に挟まれたＰＺＴ膜等の強誘電体薄膜の印加電界（印加電圧Ｖ）と分極量Ｐとの関係（ヒステリシス曲線）を示す特性図である。
【００１６】
図１に示すヒステリシス特性から分かるように、ＦＲＡＭセルの強誘電体キャパシタの強誘電体薄膜に電界を印加しない状態、即ち、キャパシタ電極対間の印加電圧Ｖ＝０（Ｖ）の状態での強誘電体薄膜の残留分極Ｐｒが「正」であるか「負」であるかによって、ＦＲＡＭセルは二値データを記憶することができ、このようなＦＲＡＭセルのアレイを用いて不揮発性のＦＲＡＭを実現している。
【００１７】
図２（ａ）は、強誘電体キャパシタに残留分極Ｐｒが「正」の状態にデータが書き込まれた後、長時間にわたって放置され、または高温にさらされた場合のヒステリシス特性、図２（ｂ）は強誘電体キャパシタに残留分極Ｐｒが「負」の状態にデータが書き込まれた後、長時間にわたって放置され、または高温にさらされた場合のヒステリシス特性をそれぞれ示している。
【００１８】
これらのヒステリシス特性は、バイアス電位がかかったかのように中心位置がずれ、かつ、分極方向にもずれを生じている。これは、強誘電体キャパシタがインプリント状態に変化したためである。ＦＲＡＭセルの通常動作中は、このようなヒステリシス特性のシフトは見られない。
【００１９】
ＦＲＡＭセルには、１トランジスタ・１キャパシタからなる１Ｔ／１Ｃ型の構成と、２トランジスタ・２キャパシタからなる２Ｔ／２Ｃ型の構成がある。
図１５（ａ）は、１Ｔ／１Ｃ型のＦＲＡＭセルの等価回路を示している。
【００２０】
この１Ｔ／１Ｃ型のＦＲＡＭセルは、１つのスイッチ用のＭＯＳトランジスタＱと１つのデータ記憶用の強誘電体キャパシタＣとからなり、上記ＭＯＳトランジスタＱのゲートにワード線ＷＬが接続され、上記ＭＯＳトランジスタＱの一端（ドレイン）にビット線ＢＬが接続され、上記キャパシタＣの一端（プレート）にプレート線ＰＬが接続されている。
【００２１】
図１５（ｂ）は、２Ｔ／２Ｃ型のＦＲＡＭセルの等価回路を示している。
この２Ｔ／２Ｃ型のＦＲＡＭセルは、図１５（ａ）のメモリセルを２個用いたものであり、第１のセルのトランジスタＱ１の一端に第１のビット線ＢＬが接続され、第２のセルのトランジスタＱ２の一端に前記ビット線ＢＬと対をなす第２のビット線／ＢＬ（「／」は反転信号を表わす、以下同じ）が接続される。そして、各トランジスタＱ１、Ｑ２のゲートに共通にワード線ＷＬが接続され、各キャパシタＣ１、Ｃ２のプレート電極に共通にプレート線ＰＬが接続される。
【００２２】
上記２本のビット線ＢＬ、／ＢＬには、ビット線電位センス増幅用のセンスアンプ（図示せず）、プリチャージ・イコライズ回路（図示せず）などが接続されている。
【００２３】
図３（ａ）および図３（ｂ）は、２Ｔ／２Ｃ型のＦＲＡＭセルに二値データの相異なるデータが書き込まれている状態における強誘電体キャパシタの分極の向きを示している。
【００２４】
図４（ａ）は、２Ｔ／２Ｃ型のＦＲＡＭセルに対する通常のデータ書き込み時／データ読み出し動作時におけるプレート線印加電圧ＶＰＬの波形を示している。
【００２５】
ＦＲＡＭセルに対するデータの書き込み、読み出しに際して、例えば０Ｖ→３Ｖ→０Ｖと変化するようなパルスを選択されたメモリセルのプレート線ＰＬに印加することにより誘電分極の向きを制御する。
【００２６】
次に、図３（ａ）、（ｂ）および図４（ａ）を参照しながら、前記２Ｔ／２Ｃ型のＦＲＡＭセルのデータ書き込み動作の原理およびデータ読み出し動作の原理について説明する。
【００２７】
ここで、図３（ａ）に示すように、キャパシタＣ１に図中上向きの分極（プレート電極からビット線に向かう方向の分極、以下、正分極と記す）、キャパシタＣ２に図中下向きの分極（ビット線からプレート電極に向かう方向の分極、以下、負分極と記す）が現れている状態をデータ“０”と定義する。
【００２８】
また、図３（ｂ）に示すように、キャパシタＣ１に負分極、キャパシタＣ２に正分極が現れている状態をデータ“１”と定義する。
＜データの書き込み＞
２Ｔ／２Ｃ型のＦＲＡＭセルのデータの書き込み動作に際しては、初期状態では、プレート線ＰＬを接地電位Ｖss（０Ｖ）に設定し、２本のビット線ＢＬ、／ＢＬをそれぞれ０Ｖにプリチャージしておく。
【００２９】
（“１”書き込み）
まず、２本のビット線ＢＬ、／ＢＬのうちの第１のビット線ＢＬを３Ｖに設定し、ワード線ＷＬに３Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状態にする。
【００３０】
これにより、第１のキャパシタＣ１は、両端間に電位差が生じ、その分極は図１中ａ点の状態になり、図３（ｂ）に示すように、図中下向きの分極（負分極）が発生する。これに対して、第２のキャパシタＣ２は、両端間に電位差が生じることがなく、その分極は図１中ｂ点の状態にある。
【００３１】
次に、プレート線ＰＬを３Ｖに設定にすると、第１のキャパシタＣ１は、両端間の電位差が０Ｖになり、その分極は図１中ｂ点の状態になる。これに対して、第２のキャパシタＣ２は、両端間に電位差が生じ、その分極は図１中ｃ点の状態になり、図３（ｂ）に示すように、図中上向きの分極（正分極）が発生する。
【００３２】
次に、プレート線ＰＬを０Ｖに設定すると、第１のキャパシタＣ１は、両端間に電位差が生じ、その分極は図１中ａ点の状態になり、第２のキャパシタＣ２は両端間に電位差が０Ｖになり、その分極は図１中ｄ点の状態になる。この後、ワード線ＷＬを０Ｖにして２個のトランジスタＱ１、Ｑ２をオフ状態にする。
【００３３】
以上の動作により、２個のキャパシタＣ１、Ｃ２に互いに逆向きの分極（Ｃ１に負分極、Ｃ２に正分極）が発生した状態になり、“１”書き込みが実現される。
【００３４】
（“０”書き込み）
上記“１”書き込みとは逆に、まず、２本のビット線ＢＬ、／ＢＬのうちの第２のビット線ＢＬを３Ｖに設定し、ワード線ＷＬに３Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状態にする。
【００３５】
これにより、第２のキャパシタＣ２は、両端間に電位差が生じ、その分極は図１中ａ点の状態になり、図３（ａ）に示すように、図中下向きの分極（負分極）が発生する。これに対して、第１のキャパシタＣ１は、両端間に電位差が生じることがなく、その分極は図１中ｂ点の状態にある。
【００３６】
次に、プレート線ＰＬを３Ｖに設定にすると、第２のキャパシタＣ２は、両端間の電位差が０Ｖになり、その分極は図１中ｂ点の状態になる。これに対して、第１のキャパシタＣ１は、両端間に電位差が生じ、その分極は図１中ｃ点の状態になり、図３（ａ）に示すように、図中上向きの分極（正分極）が発生する。
【００３７】
次に、プレート線ＰＬを０Ｖに設定すると、第２のキャパシタＣ２は、両端間に電位差が生じ、その分極は図１中ａ点の状態になり、第１のキャパシタＣ１は両端間に電位差が０Ｖになり、その分極は図１中ｄ点の状態になる。この後、ワード線ＷＬを０Ｖにして２個のトランジスタＱ１、Ｑ２をオフ状態にする。
【００３８】
以上の動作により、２個のキャパシタＣ１、Ｃ２に互いに逆向きの分極（Ｃ１に正分極、Ｃ２に負分極）が発生した状態になり、“０”書き込みが実現される。
【００３９】
＜データの読み出し＞
２Ｔ／２Ｃ型のＦＲＡＭセルのデータの読み出し動作に際しては、２つの強誘電体キャパシタＣ１、Ｃ２に互いに反対方向になった状態で保持されている分極の向きを読み出し、両者の向きの関係から読み出しデータの“１”、“０”を判別する。
【００４０】
即ち、初期状態では、プレート線ＰＬを０Ｖに設定し、２本のビット線ＢＬ、／ＢＬを０Ｖにプリチャージしておく。ここで、２個のキャパシタＣ１、Ｃ２には例えば図３（ａ）に示すように互いに逆向きの分極が発生した状態のデータが書き込まれている場合を想定する。
【００４１】
まず、プレート線ＰＬを３Ｖに設定し、ワード線ＷＬに例えば３Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状態にすると、第２のキャパシタＣ２の両端間に電位差が生じてその分極の向きが反転するが、第１のキャパシタＣ１の分極の向きは反転しない。この２個のキャパシタＣ１、Ｃ２からの読み出し電位がセンスアンプによりセンス増幅されることによって２本のビット線ＢＬ、／ＢＬは対応して０Ｖ、３Ｖに設定され、上記センスアンプの出力に基づいて読み出しデータの“１”、“０”を判別する。
【００４２】
続いて、プレート線ＰＬを０Ｖに設定すると、第２のキャパシタＣ２の両端間に電位差が生じてその分極の向きが反転し、第１のキャパシタＣ１の分極の向きは反転しないので、初期状態に戻る。
【００４３】
即ち、データ読み出し動作が終わると、ＦＲＡＭセルのデータは破壊されたままになるので、読み出しデータと同じデータを書き込む動作（再書込み）を行う。
【００４４】
なお、前記１Ｔ／１Ｃ型のＦＲＡＭセルに対する書き込み／読み出しは、前述した２Ｔ／２Ｃ型のＦＲＡＭセルに対する書き込み／読み出しと基本的には同様に行われる。１Ｔ／１Ｃ型のＦＲＡＭセルは、１つの強誘電体キャパシタＣ１の分極の向きに応じて読み出された信号電圧を、例えばレファレンス用のセルから発生される参照電圧と比較することによってデータを得ることができる。
【００４５】
次に、本発明の第１の実施の形態に係るＦＲＡＭおよびそのリフレッシュ制御方法について説明する。
図５および図６は、第１の実施の形態に係るＦＲＡＭのカラム系およびロウ系、リフレッシュ制御回路系を概略的に示すブロック図である。
【００４６】
図７（ａ）は、図５および図６におけるＦＲＡＭリフレッシュ動作モードの設定動作を示すタイミング波形図である。図７（ｂ）は、図５および図６におけるＦＲＡＭリフレッシュ動作モード時の内部信号を示すタイミング波形図である。
【００４７】
図５において、１０はデータ破壊読み出し型のＦＲＡＭセルを行列状に配置してなるメモリセルアレイ、１１は前記メモリセルアレイの各カラムに対応して設けられたセンスアンプ（Ｓ／Ａ）、１２はカラムデコーダ（ＣＤ）、１３は前記カラムデコーダ１２からのデコード信号により前記メモリセルアレイ１０のカラム選択を行うカラム選択ゲート（ＣＧ）、ＤＱはデータ線である。
【００４８】
１４はカラムアドレス信号が入力するカラムアドレスバッファ、１５は前記カラムアドレスバッファ１４からのカラムアドレス信号をプリデコードして前記カラムデコーダ１２に入力するカラムプリデコーダ、１６は前記カラムアドレスバッファ１４からのカラムアドレス信号の遷移を検知するためのカラムアドレス遷移検知（ＡＴＤ）回路、／ＣＥＮＢは前記ＡＴＤ回路１６の動作の可否を制御する制御信号（カラムイネーブル信号）、１７は前記ＡＴＤ回路１６の検知出力信号により動作の可否が制御され、前記データ線ＤＱおよび前記カラム選択ゲート１３を介して前記センスアンプ１１との間でデータを授受するデータ線バッファ、ＲＷＤは前記データ線バッファ１７に接続されている読み出し・書込みデータ線、１８は前記読み出し・書込みデータ線ＲＷＤに接続された入出力（Ｉ／Ｏ）回路、１９は前記読み出し・書込みデータ線ＲＷＤに接続された逆データ転送回路、２０は前記読み出し・書込みデータ線ＲＷＤのうちの書込みデータ線に接続された元データ転送回路である。
【００４９】
前記逆データ転送回路１９は、リフレッシュ制御信号ＦＲＥＦにより動作が制御され、前記メモリセルアレイ１０から前記読み出し・書込みデータ線ＲＷＤのうちの読み出しデータ線に読み出されたセルデータを取り込み、その二値レベルとは逆レベルを持つ逆データを前記読み出し・書込みデータ線ＲＷＤのうちの書込みデータ線に転送するように構成されている。
【００５０】
また、前記元データ転送回路２０は、前記逆データ転送回路１９の動作に続いて動作が制御され、前記逆データの二値レベルとは逆レベル（つまり、前記読み出しデータ線に読み出されたセルデータと同じレベル）を持つ元データを前記読み出し・書込みデータ線ＲＷＤのうちの書込みデータ線に転送するように構成されている。
【００５１】
図６において、２１は書込み動作を許可するための制御信号入力／ＷＥ（ライトイネーブル）を受けて内部信号ＷＩＮＴを生成する／ＷＥ入力バッファ回路である。
【００５２】
２２はＦＲＡＭチップの動作を許可するための制御信号入力／ＣＥ（チップイネーブル）を受けて内部信号ＣＩＮＴを生成する／ＣＥ入力バッファ回路である。
【００５３】
リフレッシュ制御信号発生回路２３は、前記信号ＷＩＮＴおよびＣＩＮＴを受け、それらが所定の順序で活性化したことを検知すると、リフレッシュ動作を開始させるためのリフレッシュ制御信号ＦＲＥＦを発生（活性化）する。
【００５４】
カウンタアドレス転送回路２４は、前記ＦＲＥＦが入力すると、短時間のパルス信号ＦＴＲＳを生成してアドレスカウンタ２５に出力する。アドレスカウンタ２５は、ＦＴＲＳを受けてカウント動作を開始し、リフレッシュアドレス信号を発生する。
【００５５】
このリフレッシュアドレス信号のうちのロウアドレス信号は、メモリセルアレイ（図５の１０）の行を選択するためのロウデコーダ２６に入力し、前記リフレッシュアドレス信号のうちのカラムアドレス信号は前記カラムアドレスバッファ（図５の１４）に入力する。
【００５６】
これにより、メモリセルアレイ１０は、ロウデコーダ２６の出力信号（ワード線駆動信号）により行が順次指定され、ある行が選択されている期間（／ＣＥが活性状態である限り選択される）に前記カラムデコーダ（図５の１２）により列（カラム）が高速に順次指定されることになる。
【００５７】
換言すれば、カラムデコーダ（図５の１２）は、前記メモリセルアレイ１０における列方向のカラムアドレスを高速にアクセスするためのカラムアクセス制御回路としての機能を有する。
【００５８】
また、図５および図６において、前記リフレッシュ制御信号発生回路２３と、カウンタアドレス転送回路２４と、アドレスカウンタ２５と、カラムアドレス遷移検知回路１６と、データ線バッファ１７と、読み出し・書込みデータ線ＲＷＤと、逆データ転送回路１９と、元データ転送回路２０は、所定のタイミングに前記セルアレイ１０における任意行を選択して当該選択行のメモリセルから二値データを読み出すデータ読み出し動作、読み出された二値データとは論理レベルが反対のデータを前記メモリセルに書き込む反対データ書き込み動作、前記読み出されたデータと同じ論理レベルの二値データを再び書き込む同一データ書き込み動作を一連として順次行うリフレッシュ動作を選択行を変えて繰り返すリフレッシュ制御回路系を構成している。
【００５９】
図８は、図５および図６の一部を取り出して詳細に示す回路図である。
メモリセルアレイは、例えば４個のセルアレイ３１、３２、３３、３４に区分され、これらは並列に配置されている。これらのセルアレイ３１、３２、３３、３４では、前述したように電極間に強誘電体膜を用いた二値データ記憶用のキャパシタに直列にスイッチ用のＭＯＳトランジスタが接続されてなるデータ破壊読み出し型のＦＲＡＭセルを行列状に配置してなる。
【００６０】
ＷＬは前記セルアレイ３１、３２、３３、３４における同一行のメモリセルのスイッチ用トランジスタのゲートに共通接続されたワード線（例えばポリシリコン配線）であり、本例では代表的に１本のみ示している。
【００６１】
ＰＬは前記各セルアレイ３１、３２、３３、３４毎に分割して設けられており、同一行のメモリセルのキャパシタのプレート電極に共通接続されたプレート線であり、本例では代表的に１本のみ示している。
【００６２】
ＢＬは前記各メモリセルアレイ３１、３２、３３、３４における同一列のメモリセルのスイッチ用トランジスタの一端に共通接続されたビット線であり、本例では各セルアレイ３１、３２、３３、３４毎に代表的に１本のみ示している。
【００６３】
４０は外部から入力されたアドレス信号に応じて複数本のワード線ＷＬのうちの一部を選択してワード線電圧を供給（ワード線を駆動）するロウデコーダ（ＲＤ）であり、前記４個のセルアレイ３１、３２、３３、３４に共用されている。
【００６４】
３５、３６、３７、３８は前記各セルアレイ３１、３２、３３、３４毎に対応して行方向一端側に配置され、前記各メモリセルアレイ３１、３２、３３、３４毎に複数本のプレート線ＰＬのうちの一部を選択駆動するプレート線駆動回路（プレートデコーダＰＤ）である。
【００６５】
４１、４２、４３、４４は各セルアレイ３１、３２、３３、３４毎に対応して列方向一端側に配置され、各セルアレイ３１、３２、３３、３４毎にビット線ＢＬに接続され、読み出し時にビット線に現れた微小電位差を増幅するセンスアンプ（ＳＡ）回路である。
【００６６】
５１、５２、５３、５４は前記各セルアレイ３１、３２、３３、３４毎にビット線ＢＬに接続され、カラム選択線ＣＳＬによりスイッチング制御され、ビット線とデータ線５５とを選択的に接続するカラム選択ゲート（ＣＧ）回路である。
【００６７】
５６は外部から入力されたアドレス信号に応じて前記カラム選択ゲート回路５１、５２、５３、５４を選択し、前記カラム選択線ＣＳＬを駆動するカラムデコーダ（ＣＤ）である。
【００６８】
５７はデータ線５５上のデータを増幅するデータ線センスアンプ回路である。
図９は、図８中のセルアレイ３１、３２、３３、３４と周辺回路の一部を取り出して示す回路図である。
【００６９】
各プレート線駆動回路３５、３６、３７、３８は、二入力のナンド回路とインバータ回路から構成され、各プレート線駆動回路３５、３６、３７、３８のインバータ回路は対応するセルアレイ３１、３２、３３、３４のプレート線ＣＰＬ１、ＣＰＬ２、ＣＰＬ３、ＣＰＬ４に電源電圧を供給する。
【００７０】
各プレート線駆動回路３５、３６、３７、３８にそれぞれ対応して列方向にプレート制御線ＰＬＣ１〜ＰＬＣ４が配列されており、この各プレート制御線ＰＬＣ１〜ＰＬＣ４は、それぞれ対応してプレート制御線駆動回路６２、６３、６４、６５により駆動される。
【００７１】
そして、前記各プレート線駆動回路３５、３６、３７、３８の二入力のナンド回路の一方の入力端に前記プレート制御線駆動回路６２、６３、６４、６５が対応して接続され、二入力のナンド回路の他方の入力端にワード線ＷＬが共通に接続されている。
【００７２】
前記プレート制御線駆動回路６２、６３、６４、６５は、二入力のナンド回路とインバータ回路から構成され、上記二入力のナンド回路の一方の入力端にはプレート線駆動イネーブル制御信号ＰＬＣが入力し、他方の入力端にはプレート線駆動タイミング信号φおよびそれが遅延ゲート６６、６７、６８により所定の遅延時間Ｄ１、Ｄ２、Ｄ３だけ遅延された信号が対応して入力する。
【００７３】
これにより、前記プレート制御線駆動回路６２、６３、６４、６５は、対応するプレート線駆動回路３５、３６、３７、３８を順次駆動して前記セルアレイ３１、３２、３３、３４を順次駆動するようになっている。
【００７４】
図１０は、図６中のリフレッシュ制御信号発生回路２３の一具体例を示す。
図１０において、１０１は前記／ＷＥ入力バッファ２１から入力する信号ＷＩＮＴを反転させる第１のインバータ、１０２は前記／ＣＥ入力バッファ２２から入力する信号ＣＩＮＴを反転させる第２のインバータ、１０３は上記第２のインバータ１０２の出力を反転させる第３のインバータ、１０４は前記第１のインバータ１０１の出力が一端に入力し、前記第２のインバータ１０２、第３のインバータ１０３から出力する相補信号によりスイッチ制御されるＣＭＯＳトランスファゲート、１０５は上記ＣＭＯＳトランスファゲート１０４の他端の信号をラッチするラッチ回路、１０６は上記ラッチ回路１０５の出力および前記第３のインバータ１０３の出力が入力するナンド回路、１０７は上記ナンド回路１０６の出力を反転させて前記リフレッシュ制御信号ＦＲＥＦを出力する第４のインバータである。
【００７５】
図１１は、図６中のカウンタアドレス転送回路２４の一具体例を示す。
図１１において、１１１は前記リフレッシュ制御信号発生回路２３から入力する信号ＦＲＥＦを遅延させるとともに反転させて反転遅延信号を生成する奇数段の遅延回路、１１２は前記信号ＦＲＥＦおよび反転遅延信号が入力するナンド回路、１１３は上記ナンド回路１１２の出力を反転させて前記パルス信号ＦＴＲＳを出力する第１のインバータ、１１４は前記第１のインバータ１１３の出力を反転させて反転信号／ＦＴＲＳを出力する第２のインバータである。
【００７６】
図１２は、図６中のアドレスカウンタ回路２５の１段分の一具体例を示す。
図１２において、１２１〜１２２は相補信号Ｃj-1 、／Ｃj-1 が対応して活性／非活性状態のときに駆動されるクロックトインバータ、１２３〜１２４は前記相補信号Ｃj-1 、／Ｃj-1 およびクロック信号Ｃj-1 により動作が制御されるクロックトインバータ、１２５〜１２７はインバータであり、これらはマスタースレーブ型のフリップフロップ（Ｆ／Ｆ）を構成しており、次段回路へ相補信号Ｃj 、／Ｃj を出力する。
【００７７】
図１３は、図５中の逆データ転送回路１９の一具体例を示す。
図１３において、１３１はビット線ＢＬの充放電などが終了したことを知らせる前記カラムイネーブル信号／ＣＥＮＢを反転させる第１のインバータ、１３２は前記第１のインバータの出力および前記リフレッシュ制御信号発生回路２３からの信号ＦＲＥＦが入力する第１のナンド回路、１３３は上記第１のナンド回路１３２の出力を反転させて信号ＤＤＷを出力する第２のインバータ、１３４は前記第２のインバータ１３３の出力を遅延させるとともに反転させて反転遅延信号を生成する奇数段の遅延回路、１３５は前記第２のインバータ１３３の出力および反転遅延信号が入力する第２のナンド回路、１３６は上記第２のナンド回路１３５の出力を反転させて逆データ転送制御信号ＤＷを出力する第３のインバータ、１３７は前記第３のインバータ１３６の出力を反転させて反転信号／ＤＷを出力する第４のインバータである。
【００７８】
上記相補信号ＤＷ、／ＤＷは、前記読み出し・書込みデータ線ＲＷＤおよびそれと相補対をなす読み出し・書込みデータ線／ＲＷＤにそれぞれ挿入された逆データ転送ゲート用のクロックトインバータ１３８および１３９をそれぞれスイッチ制御するために用いられる。
【００７９】
図１４は、図５中の元データ転送回路２０の一具体例を示す回路である。
図１４において、１４１は前記逆データ転送回路１９から入力する前記信号ＤＤＷを遅延させる偶数段の遅延回路、１４２は前記遅延回路１４１の出力を遅延させるとともに反転させて反転遅延信号を生成する奇数段の遅延回路、１４３は前記遅延回路１４１の出力および反転遅延信号が入力するナンド回路、１４４は上記ナンド回路１４３の出力を反転させて同一データ転送制御信号ＭＷを出力する第１のインバータ、１４５は前記第１のインバータ１４４の出力を反転させて反転信号／ＭＷを出力する第２のインバータである。
【００８０】
上記相補信号ＭＷ、／ＭＷは、前記読み出し・書込みデータ線ＲＷＤおよびそれと相補対をなす読み出し・書込みデータ線／ＲＷＤにそれぞれ挿入された元データ転送ゲート用のクロックトインバータ１４６および１４７をそれぞれスイッチ制御するために用いられる。
【００８１】
次に、図５乃至図１４に示した第１の実施の形態に係るＦＲＡＭのリフレッシュ制御動作を図１７を参照して説明する。
第１の実施の形態では、ＦＲＡＭ外部から入力される制御信号に基づいたタイミングでリフレッシュ動作を開始するように制御を行なう。
【００８２】
つまり、図７に示すように、／ＷＥが活性状態（本例では“Ｌ”レベル）になった後に／ＣＥが活性状態（本例では“Ｌ”レベル）になる動作モード（／ＷＥビフォア／ＣＥ）に入ると、図１０に示すリフレッシュ制御信号発生回路２３がリフレッシュ制御信号ＦＲＥＦを出力することによってリフレッシュ動作を開始する。
【００８３】
これにより、図１１に示すカウンタアドレス転送回路２４がパルス信号ＦＴＲＳを出力し、図６中のアドレスカウンタ回路２５がカウント動作を開始する。そして、あるロウアドレスが指定された状態でメモリセルアレイ１０の行選択が行われた状態でカラムアドレスがＣ0 、Ｃ1 、Ｃ2 、Ｃ3 、…、Ｃn と遷移して選択セルが切り替っていく。
【００８４】
この過程で、選択セルに対して、まず、二値データの読み出し動作を行なう。この場合、ビット線ＢＬの充放電などが終了したことを知らせる前記カラムイネーブル信号／ＣＥＮＢを図５中のＡＴＤ回路１６が受けることにカラム系の回路が動作し、カラムアドレスがラッチされる。
【００８５】
そして、最初のカラムアドレスＣ0 の選択セルのデータがデータ線ＤＱに読み出され、さらにデータ線バッファ１７を経て読み出し・書込みデータ線ＲＷＤのうちの読み出しデータ線に転送される。
【００８６】
このとき、図１３に示す逆データ転送回路１９は、前記ＡＴＤ回路１６からのカラムイネーブル信号／ＣＥＮＢおよびリフレッシュ制御信号発生回路２３からの信号ＦＲＥＦに基づいて逆データ転送制御信号ＤＷを出力し、前記読み出しデータ線に読み出された二値データとは論理レベルが反対のデータを書込みデータ線に送り出す。これにより、選択セルに対する書き込み動作が行なわれる。この時点でデータのインプリント状態、即ち、図２（ａ）または（ｂ）の状態を、元に戻すかまたは軽減する、即ち、図１の状態に戻すことができる。
【００８７】
さらに、図１４に示す元データ書込み回路２０は、前記逆データ書込み回路１９からの信号ＤＤＷに基づいて同一データ転送制御信号ＭＷを出力し、前記読み出しデータ線に読み出されたデータと同じ論理レベルの二値データを書込みデータ線に送り出す。これにより、選択セルに対する書き込み動作が行なわれる（前記読み出し動作と同じ動作により再書き込みが行なわれる）。
【００８８】
このような一連の動作（リフレッシュ動作）を、前記カラムアドレスＣ0 、Ｃ1 、Ｃ2 、Ｃ3 、…、Ｃn により選択列を変え、さらに、ロウアドレスにより選択行を変えて繰り返す。
【００８９】
次に、本発明の第２の実施の形態に係るＦＲＡＭのリフレッシュ制御方法の複数の実施例を説明する。
＜第１実施例＞
第１実施例においては、選択されたメモリセルに対する通常のデータ書き込み動作毎に書き込み動作の完了時点から所定の時間経過後にリフレッシュ動作を行うようにリフレッシュ制御回路により制御を行う。
【００９０】
つまり、ＦＲＡＭセルを選択し、選択セルに対して、まず、データの読み出し動作を行ない、元のデータの書き込み状況を調べる。その結果に基づいて、反対データの書き込み動作を行なう。この時点でデータのインプリント状態、即ち、図２（ａ）または（ｂ）の状態を、元に戻すかまたは軽減する、即ち、図１の状態に戻すことができる。さらに、元のデータの再書き込み動作を行ない、一連の動作（リフレッシュ動作）を終了する。
【００９１】
＜第２実施例＞
第２実施例においては、ＦＲＡＭを搭載している機器がバックアップ機能を持たない場合を想定し、機器の電源電圧の立ち上げ時（つまり、ＦＲＡＭの動作電源の立ち上げ時）に前記リフレッシュ動作を行うように前記リフレッシュ制御回路系により制御を行なう。
【００９２】
ＦＲＡＭセルに対するデータ書き込み後にそのまま放置される時間として最も長いのは、ＦＲＡＭを搭載している機器の電源がオフになっている時間であることが多いことを考慮すると、第２実施例は有効である。
【００９３】
＜第３実施例＞
第３実施例においては、ＦＲＡＭを搭載している機器がバックアップ機能を持たない場合を想定し、機器の電源電圧の立ち下げ時（つまり、ＦＲＡＭの動作電源の立ち下げ時）に前記一連の動作（リフレッシュ動作）を行なうように前記リフレッシュ制御回路により制御を行なう。
【００９４】
これによって、それまでの操作中のインプリント状態を元に戻すかまたは軽減することができ、ＦＲＡＭセルに対するデータ書き込み後にそのまま放置される時間を、次回の電源電圧の立ち上げ時までの時間以内、即ち、最短にできるので、第３実施例は有効である。
【００９５】
＜第４実施例＞
第４実施例においては、前記第１実施例乃至第３実施例におけるリフレッシュ動作に際して、前記リフレッシュ動作におけるデータ読み出し動作と反対データ書き込み動作を、互いに相異なるパルス幅のパルスをプレート線ＰＬに印加して行なうように前記リフレッシュ制御回路により制御を行なう。
【００９６】
＜第５実施例＞
第５実施例においては、前記第１実施例乃至第３実施例におけるリフレッシュ動作に際して、前記リフレッシュ動作におけるデータ読み出し動作よりも反対データ書き込み動作を、パルス幅の長いパルスをプレート線ＰＬに印加して行なうように前記リフレッシュ制御回路により制御を行なう。これにより、データのインプリント状態の軽減効果を高めることができる。
【００９７】
＜第６実施例＞
第６実施例においては、前記第１実施例乃至第３実施例におけるリフレッシュ動作に際して、前記リフレッシュ動作における反対データ書き込み動作よりも同一データ書き込み動作を、パルス幅の長いパルスをプレート線ＰＬに印加して行なうように前記リフレッシュ制御回路により制御を行なう。これにより、データのインプリント状態の軽減効果を高めることができる。
【００９８】
＜第７実施例＞
第７実施例においては、前記第１実施例乃至第３実施例におけるリフレッシュ動作に際して、前記リフレッシュ動作におけるデータ読み出し動作と反対データ書き込み動作を、通常のデータ書き込み動作よりパルス幅が長いパルスをプレート線ＰＬに印加して行なうように前記リフレッシュ制御回路により制御を行なう。
【００９９】
＜第８実施例＞
第８実施例においては、前記第１実施例乃至第３実施例におけるリフレッシュ動作に際して、前記リフレッシュ動作における反対データ書き込み動作を複数回繰り返し行なうように前記リフレッシュ制御回路により制御を行なう。具体的には、上記したようなデータ読み出し後の反対データ書き込み動作により反対データが書き込まれた選択セルに対し通常のデータ読み出し動作と同様にしてデータの読み出しおよび再書き込み動作を行わせるように制御すればよい。これにより、データのインプリント状態の軽減効果を高めることができる。
【０１００】
＜第９実施例＞
第９実施例においては、前記第１実施例乃至第３実施例におけるリフレッシュ動作に際して、前記リフレッシュ動作におけるデータ読み出し動作と反対データ書き込み動作を、バイアス電位をかけた状態で行なうように前記リフレッシュ制御回路により制御を行なう。
【０１０１】
この場合には、図４（ａ）に示した書き込み時のプレート線ＰＬの電位ＶＰＬを、例えば図４（ｂ）、（ｃ）、（ｄ）に示すようにｎＶ（ｎ＜０）と３Ｖの間で変化させ、プレートＰＬ線に印加されるパルスの高さを実質的に大きくすることが望ましい。これにより、データのインプリント状態の軽減効果を高めることができる。
【０１０２】
上記した第１の実施例の形態および第２の実施例の形態のＦＲＡＭにおいては、前記したＦＲＡＭセルのインプリント現象は素子のハードエラーではなくソフトエラーであることに着目し、リフレッシュ制御を行うことによって、ＦＲＡＭセルの動作上の問題（ソフトエラー）を起こさないようにしたものである。
【０１０３】
上記インプリントは、ＦＲＡＭセルのキャパシタの内部電界の一時的な固定であるので、キャパシタの分極を反対に向けたり、何回か反転させることで消滅させることが可能である。そのためにリフレッシュ動作をＦＲＡＭセルに加えることにより、ＦＲＡＭの長期信頼性は飛躍的に向上する。
【０１０４】
上記リフレッシュ動作の頻度は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のリフレッシュ動作に比べて低くても、十分な効果が得られる。なぜなら、ＦＲＡＭセルのインプリント状態への状態変化は、ＤＲＡＭのセルキャパシタにおけるリークによる電荷の消失に比べて、時間にして１０4 倍以上のゆっくりとした状態変化であるからである。
【０１０５】
また、そもそもＦＲＡＭは消費電力が小さく、さらに、前記リフレッシュ動作による消費電力の増大は、ＦＲＡＭの通常動作時の消費電力と比較して高々１％程度の増大にすぎず、ＦＲＡＭの通常動作のみの消費電力と比べて無視し得る程度の増大に過ぎないので、ＤＲＡＭのリフレッシュ動作のように消費電力を左右する動作ではない。
【０１０６】
また、本発明は、電源電圧がオンの時だけに適用しても十分な効果が得られる。換言すれば、本発明を電源電圧の立ち上がり時や立ち下がり時に適用すれば、バックアップ電源を持たない機器で、電源電圧がオフの時にリフレッシュ動作を行わなくともよい。
【０１０７】
従って、ＦＲＡＭの不揮発性という利点が失われることがない。勿論、本発明をバックアップ電源を持つ機器で、電源電圧がオフの時間にも、一定時間後に適用すればより信頼性が高まり、ＦＲＡＭの保証温度、保証年数（通常８５℃で１０年保証）よりさらに向上させることができる。
【０１０８】
さらに、本発明を電源電圧の立ち上がり時や立ち下がり時に適用する場合には、通常、パーソナルコンピュータ等の機器のセットアップに必要な時間内にリフレッシュ動作を行なうことができるので、機器の立ち上げ・立ち下げ時間を左右することがない。
【０１０９】
また、本発明は、前記したようなデータ破壊型のＦＲＡＭに限らず、以下に述べるようなデータ非破壊型のＦＲＡＭに適用しても同様に有効である。
次に、本発明の第３の実施の形態として、データ非破壊読み出し型のＦＲＡＭセルを行列状に配置してなるメモリセルアレイを備えたＦＲＡＭに本発明を適用する場合について説明する。
【０１１０】
図１６（ａ）、（ｂ）は、非破壊型メモリセル１６０の一例の構成と動作原理を説明するために示す等価回路図および断面図である。
このセルは、強誘電体をゲート絶縁膜１６１に用いた強誘電体膜型のＭＦＳ  ＦＥＴ（電界効果トランジスタ）のゲート電極１６２と基板１６３との間に電圧を印加することにより、ゲート絶縁膜である強誘電体が分極反転し、その分極方向によりトランジスタのドレイン１６４・ソース１６５間のチャネル領域に電子または正孔が誘起され、トランジスタの閾値電圧が変化する。この時、ある電圧でのドレイン電流値（チャネル抵抗値）の大小として情報が読み出せる。
【０１１１】
なお、強誘電体膜の種類によっては、界面層が生成して、シリコン基板上でのトラップ準位を制御できない場合があり、この場合には、図１７（ａ）、（ｂ）に等価回路図および断面図を示すようなＭＦ  ＭＩＳ構造の非破壊型メモリセル１７０を用いることができる。このセルは、基板１７１と強誘電体ゲート膜１７２の間にゲート酸化膜１７３と浮遊ゲート層１７４を設けたものである。
【０１１２】
上記した非破壊型メモリセルは、そのゲート電極１７５にワード線ＷＬが接続され、そのドレイン１７６にビット線ＢＬが接続される。また、非破壊型メモリセルの基板電位を固定するウェル領域はビット線方向に分離されるか、あるいはセルのソース１７７と共通化される。
【０１１３】
上記非破壊型メモリセルに対するデータ書き込みは、そのゲート電極に接続されているワード線とウェル・ソース間に電界を印加することによって行なわれる。
【０１１４】
また、上記非破壊型メモリセルからのデータ読み出しは、そのゲート電極に接続されているワード線を選択し、そのドレインに接続されているビット線に接続された電流検出回路によりビット線に流れるセル電流量をセンスする。
【０１１５】
上記したようなデータ非破壊読み出し型のメモリセルを用いた強誘電体メモリについても、前記データ破壊読み出し型のメモリセルを用いた強誘電体メモリの第１実施例および第２実施例に準じてリフレッシュ制御を行うことが可能である。
【０１１６】
【発明の効果】
上述したように本発明によれば、メモリセルに対するリフレッシュ動作を導入することにより、インプリントを抑制し、ソフトエラーの発生を防止し得る強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＦＲＡＭのデータ破壊型メモリセルの強誘電体キャパシタの印加電界と分極量との関係（ヒステリシス特性）を示す図。
【図２】図１中のメモリセルのヒステリシス特性がシフトした状態の一例を示す図。
【図３】図１中のＦＲＡＭセルのデータ書込み動作を説明するために示す等価回路図。
【図４】図１中のＦＲＡＭセルのデータ書込み／読み出し動作に際して強誘電体キャパシタのプレート電極に印加されるプレート線印加電圧の波形を示す波形図。
【図５】本発明の第１の実施の形態に係るＦＲＡＭのカラム系を概略的に示すブロック図。
【図６】本発明の第１の実施の形態に係るＦＲＡＭのロウ系およびリフレッシュ制御回路系を概略的に示すブロック図。
【図７】図６の回路の動作を示すタイミング波形図。
【図８】図５および図６の一部を取り出して詳細に示す回路図。
【図９】図８中のセルアレイと周辺回路の一部を取り出して示す回路図。
【図１０】図６中のリフレッシュ制御信号発生回路の一具体例を示す回路図。
【図１１】図６中のカウンタアドレス転送回路の一具体例を示す回路図。
【図１２】図６中のアドレスカウンタ回路の一具体例を示す回路図。
【図１３】図５中の逆データ転送回路の一具体例を示す回路図。
【図１４】図５中の元データ転送回路の一具体例を示す回路図。
【図１５】１Ｔ／１Ｃ型ＦＲＡＭセルおよび２Ｔ／２Ｃ型ＦＲＡＭセルを示す等価回路図。
【図１６】本発明の第３の実施の形態に係るＦＲＡＭのデータ非破壊型メモリセルの一例を示す回路図。
【図１７】本発明の第３の実施の形態に係るＦＲＡＭのデータ非破壊型メモリセルの他の例を示す回路図。
【符号の説明】
１０…メモリセルアレイ、
１１…センスアンプ（Ｓ／Ａ）、
１２…カラムデコーダ（ＣＤ）、
１３…カラム選択ゲート（ＣＧ）、
１４…カラムアドレスバッファ、
１５…カラムプリデコーダ、
１６…カラムアドレス遷移検知（ＡＴＤ）回路、
１７…データ線バッファ、
１８…入出力回路、
１９…逆データ転送回路、
２０…元データ転送回路、
ＤＱ…データ線、
ＲＷＤ…読み出し・書込みデータ線、
２１…／ＷＥ入力バッファ、
２２…／ＣＥ入力バッファ、
２３…リフレッシュ制御信号発生回路、
２４…カウンタアドレス転送回路、
２５…アドレスカウンタ、
２６…ロウデコーダ。
【図１】
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【図２】
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【図３】
0003720983.tif 000004
【図４】
0003720983.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0003720983.tif 000009
【図９】
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【図１０】
0003720983.tif 000011
【図１１】
0003720983.tif 000012
【図１２】
0003720983.tif 000013
【図１３】
0003720983.tif 000014
【図１４】
0003720983.tif 000015
【図１５】
0003720983.tif 000016
【図１６】
0003720983.tif 000017
【図１７】
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