(57)【特許請求の範囲】
【請求項１】
半導体層と制御ゲートの間に容量結合する電荷蓄積層を備えて構成された電気的書き替え可能なメモリセルと、
前記メモリセルのしきい値を制御するしきい値制御手段であって、前記メモリセルのしきい値を変動させるために前記制御ゲートと前記半導体層との間に電圧パルスを印加する第１のステップと、前記電圧パルスの印加後に前記メモリセルのしきい値を検出する第２のステップとを、前記メモリセルのしきい値が所望のしきい値に達するまで前記電圧パルスの電圧を一定の電圧変動分ずつ高めながら繰り返すしきい値制御手段と、
を備え、
前記電圧変動分は、前記電圧パルスを印加した時に前記メモリセルのしきい値がほぼ前記電圧変動分だけ変動されるように設定され、
前記メモリセルは複数個設けられ、前記第１のステップと前記第２のステップを前記複数のメモリセルに対して同時に行い、それぞれのメモリセルが前記所望のしきい値に達した時にそれぞれのメモリセルに対する前記電圧パルスの印加を独立に止めることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体層と制御ゲートの間に容量結合する電荷蓄積層を備えて構成された電気的書き替え可能なメモリセルと、
前記メモリセルのしきい値を制御するしきい値制御手段であって、前記メモリセルのしきい値を変動させるために前記制御ゲートと前記半導体層との間に電圧パルスを印加する第１のステップと、前記電圧パルスの印加後に前記メモリセルのしきい値を検出する第２のステップとを、前記メモリセルのしきい値が所望のしきい値に達するまで前記電圧パルスの電圧を一定の電圧変動分ずつ高めながら繰り返すしきい値制御手段と、
を備え、
前記電圧変動分は、前記電圧パルスを印加した時に前記メモリセルのしきい値がほぼ前記電圧変動分だけ変動されるように設定され、且つ少なくとも前記メモリセルのしきい値が前記所望のしきい値に達するときに、前記電圧パルスの印加によって前記メモリセルのしきい値が前記電圧変動分だけ変動するように、前記電圧パルスの初期値が設定され、
前記メモリセルは複数個設けられ、前記第１のステップと前記第２のステップを前記複数のメモリセルに対して同時に行い、それぞれのメモリセルが前記所望のしきい値に達した時にそれぞれのメモリセルに対する前記電圧パルスの印加を独立に止めることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第２のステップを所定の回数だけ省略することを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記しきい値制御手段は、書き込みのためのしきい値制御を行うものであることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項５】
前記複数個のメモリセルは直列に接続されてＮＡＮＤ型メモリユニットを構成することを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項６】
前記しきい値制御手段によるしきい値制御はメモリセル毎に行われることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルは、３つ以上のしきい値レベルを記憶する多値メモリセルであることを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項８】
前記しきい値制御手段によるしきい値制御は、前記多値メモリセルのしきい値レベル毎に行われることを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
半導体層と制御ゲートの間に容量結合する電荷蓄積層を備えて構成された電気的書き替え可能なメモリセルと、
前記メモリセルのしきい値を制御するしきい値制御手段であって、前記メモリセルのしきい値を変動させるために前記制御ゲートと前記半導体層との間に電圧パルスを印加する第１のステップと、前記電圧パルスの印加後に前記メモリセルのしきい値を検出する第２のステップとを、前記メモリセルのしきい値が所望のしきい値に達するまで前記電圧パルスの電圧を一定の電圧変動分ずつ高めながら繰り返すしきい値制御手段と、
を備え、
前記しきい値制御手段は、消去のためのしきい値制御を行うものであり、
前記電圧変動分は、前記電圧パルスを印加した時に前記メモリセルのしきい値がほぼ前記電圧変動分だけ変動されるように設定されることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電気的書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特にトンネル電流によりメモリセルに対して書き込み／消去を行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。これは、複数のメモリセルをそれらのソース，ドレインを隣接するもの同士で共用する形で直列接続し、これを１単位としてビット線に接続するものである。メモリセルは通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。
【０００３】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電圧Ｖｐｐｍ  （＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又は中間電圧Ｖｍ（＝８Ｖ程度）を与える。
【０００４】
ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで転送されて、電荷畜積層に電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を例えば“０”とする。ビット線にＶｍが与えられた時は電子注入が実効的に起こらず、従ってしきい値は変化せずに、負に止まる。この状態は消去状態で“１”とする。データ書き込みは制御ゲートを共有するメモリセルに対して同時に行われる。
【０００５】
データ消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。即ち、全ての制御ゲートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このとき、選択ゲート，ビット線及びソース線も２０Ｖにされる。これにより、全てのメモリセルで電荷蓄積層の電子がｐ型ウェルに放出され、しきい値は負方向にシフトする。
【０００６】
データ読み出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【０００７】
読み出し動作の制約から、“０”書き込み後のしきい値は０ＶからＶｃｃの間に制御しなければならない。このため、書き込みベリファイが行われ、“０”書き込み不足のメモリセルのみを検出し、“０”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。“０”書き込み不足のメモリセルは、選択された制御ゲートを例えば０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。つまり、メモリセルのしきい値が０Ｖに対してマージンを持って、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“０”書き込み不足と検出される。
【０００８】
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され“０”書き込み後のしきい値は０ＶからＶｃｃの間に制御される。
【０００９】
このようなＮＡＮＤセル型ＥＥＰＲＯＭでは、書き込み時の書き込み電圧Ｖｐｐを一定としているため、電荷蓄積層の電子の量が比較的少ない書き込み初期ではメモリセルのしきい値変化は速く、電子注入が行われ電荷蓄積層の電子の量が比較的多い書き込み後期ではメモリセルのしきい値変化は遅い。また、書き込み初期ではトンネル電流の流れる絶縁膜に印加される電界が強く、書き込み後期ではその電界は弱い。
【００１０】
このため、書き込み速度を速くするため書き込み電圧Ｖｐｐを高めると、書き込み後の最大しきい値が高く、書き込み後のしきい値分布幅が広くなり、またトンネル電流の流れる絶縁膜に印加される電界が強くなり信頼性が悪くなる。逆に、書き込み後のしきい値分布幅を狭くするためＶｐｐを低めると、書き込み速度が遅くなる。言い替えれば、書き込み電圧マージンが狭いという問題があった。
【００１１】
以下、この問題について詳しく説明する。ここで、メモリセルとしては、後述する図１の構成を考える。図１において、１は制御ゲート、２はゲート間絶縁膜、３は浮遊ゲート、４はトンネル酸化膜、５はｎ型拡散層、６はｐ型ウェルである。
【００１２】
従来、例えば浮遊ゲートに電子注入を行う場合、図２１（ａ）に示すように制御ゲート電圧Ｖｃｇを印加し、ｐ型ウェルとｎ型拡散層を０Ｖにしていた。この場合、制御ゲート電圧Ｖｃｇを一定時間Ｔの間だけ一定電圧Ｖｐｐにする。初期的には浮遊ゲート中の電子の量が少ないので、図２１（ｂ）に示すように浮遊ゲート電位Ｖｆｇは比較的高く、図２１（ｃ）に示すようにトンネル電流Ｉｔｕｎｎｅｌは比較的大きい。浮遊ゲートへの電子注入が進むと、浮遊ゲート中の電子の量が多くなるので、浮遊ゲート電位Ｖｆｇは比較的低くなり、トンネル電流Ｉｔｕｎｎｅｌは比較的小さくなる。よって、メモリセルのしきい値Ｖｔｈの変化量は、図２１（ｄ）に示すように初期的に大きく、徐々に少なくなる。
【００１３】
一般に、ベリファイと呼ばれるメモリセルのしきい値確認動作を行いながら、浮遊ゲートへの電子注入を行う場合、図２２のようになる。制御ゲート電圧Ｖｃｇは数発のパルスに分割され、各浮遊ゲートへの電子注入動作の後、ベリファイが行われる。図２２では、便宜上ベリファイ動作時の制御ゲート電圧Ｖｃｇは０Ｖにしてあるが、ベリファイの方法によって制御ゲートに何らかの電圧が印加される場合が多い。ベリファイによってメモリセルのしきい値が所望の値に達したと検知されると、電子注入動作は終了される。同時に複数個のメモリセルに電子注入を行う場合は、ベリファイによってメモリセルのしきい値が所望の値に達したと検知されると、メモリセル毎に電子注入動作は終了される。
【００１４】
図２３は図２２と同じ方法で複数のメモリセルに電子注入を行った場合の、各メモリセルのしきい値の変化を示す図である。通常、メモリセルの形状は少しづつばらついていて、その結果、電子注入の時経変化がばらつく。最も電子注入しやすいメモリセルでは、直ぐにメモリセルのしきい値の収まるべき範囲の上限Ｖｔｈ−ｍａｘに達し、１回目の電子注入動作でしきい値がＶｔｈ−ｍａｘを越えないように電圧Ｖｐｐの上限電圧Ｖｐｐ−ｍａｘは決まる。最も電子注入しにくいメモリセルでは、メモリセルのしきい値の収まるべき範囲の下限Ｖｔｈ−ｍｉｎに達しにくく、所定の電子注入動作回数以内でしきい値がＶｔｈ−ｍｉｎを越えるように電圧Ｖｐｐの下限電圧Ｖｐｐ−ｍｉｎは決まる。
【００１５】
Ｖｐｐ−ｍａｘ−Ｖｐｐ−ｍｉｎはＶｐｐマージンと呼ばれ、正の値でなければならない。Ｖｔｈ−ｍａｘを下げしきい値分布幅を狭くしようとすると、Ｖｐｐを下げなければならずＶｐｐマージンは０Ｖに近づく。電子注入・放出を繰り返すとトンネル酸化膜は劣化し、電子注入・放出特性が変化するため、Ｖｐｐマージンが十分ないと信頼性上問題となる。
【００１６】
【発明が解決しようとする課題】
このように従来のＮＡＮＤセル型ＥＥＰＲＯＭにおいては、書き込み電圧Ｖｐｐを高めると書き込み後のしきい値分布幅が広くなり、書き込み電圧Ｖｐｐを低めると書き込み速度が遅くなるという、いわゆるトレードオフの関係があった。そして、書き込み電圧Ｖｐｐマージンが狭いことから、素子信頼性が低下するという問題があった。
【００１７】
本発明は、上記の事情を考慮してなされたもので、その目的とするところは、十分な書き込み電圧Ｖｐｐマージンを確保することができると共に、メモリセルのしきい値分布幅を狭くすることができ、かつ高速に電子注入を行うことができるＥＥＰＲＯＭを提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、半導体層と制御ゲートの間に容量結合する電荷蓄積層を備えて構成された電気的書き替え可能なメモリセルと、前記メモリセルのしきい値を制御するしきい値制御手段であって、前記メモリセルのしきい値を変動させるために前記制御ゲートと前記半導体層との間に電圧パルスを印加する第１のステップと、前記電圧パルスの印加後に前記メモリセルのしきい値を検出する第２のステップとを、前記メモリセルのしきい値が所望のしきい値に達するまで前記電圧パルスの電圧を一定の電圧変動ずつ分高めながら繰り返すしきい値制御手段とを備えた不揮発性半導体装置であって、前記電圧変動分は、前記電圧パルスを印加した時に前記メモリセルのしきい値がほぼ前記電圧変動分だけ変動されるように設定され、前記メモリセルは複数個設けられ、前記第１のステップと前記第２のステップを前記複数のメモリセルに対して同時に行い、それぞれのメモリセルが前記所望のしきい値に達した時にそれぞれのメモリセルに対する前記電圧パルスの印加を独立に止めることを特徴とする。
【００２２】
【作用】
本発明においては、書き込み電圧Ｖｐｐは書き込み時間の経過とともに徐々に高められ、書き込みやすいメモリセルに対しては、比較的低い書き込み電圧Ｖｐｐで書き込みを完了し、書き込み難いメモリセルに対しては、比較的高い書き込み電圧Ｖｐｐで書き込みを行うことで、広い書き込み電圧Ｖｐｐマージンを得ることができる。
【００２３】
また、“０”書き込み後のしきい値分布幅がΔＶｐｐとなるように、ΔＶｐｐ，Δｔは設定されるということは、１サイクルでのしきい値シフト量がほぼ一定値ΔＶｐｐであるということで、トンネル電流の流れる絶縁膜に印加される電圧は毎サイクル同じように平均的になるよう制御され、その最大値が低減でき、信頼性が向上する。
【００２４】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
図１（ａ）は、本発明の実施例に用いた不揮発性メモリセルの構造を示している。ｎ型シリコン基板７の上のｐ型ウェル６の上に浮遊ゲート（電荷蓄積層）３と制御ゲート１が積層形成される。ｐ型ウェル６と浮遊ゲート３はトンネル酸化膜４によって絶縁され、浮遊ゲート３と制御ゲート１はゲート間絶縁膜２によって絶縁されている。ｎ型拡散層５はメモリセルトランジスタのソース・ドレインを形成する。
【００２５】
浮遊ゲート３と制御ゲート１との間の容量、浮遊ゲート３とｐ型ウェル６との間の容量は、それぞれ図１（ｂ）に示すようにＣｃｇとＣｏｘである。容量Ｃｏｘは浮遊ゲート３とｎ型拡散層５との間の容量も含む。メモリセルはそのしきい値でデータを記憶し、しきい値は浮遊ゲート３に蓄えられる電荷量で決まる。浮遊ゲート３中の電荷量は、トンネル酸化膜４を通るトンネル電流で変化させられる。
【００２６】
即ち、ｐ型ウェル６とｎ型拡散層５に対して制御ゲート１を十分高い電位にすると、トンネル酸化膜４を通して電子が浮遊ゲート３に注入され、しきい値は高くなる。逆に、制御ゲート１に対してｐ型ウェル６とｎ型拡散層５を高電位にすると、トンネル酸化膜４を通して電子が浮遊ゲート３から放出され、しきい値は低くなる。
【００２７】
図２は、本発明の第１の実施例に係わる電子注入方式を示している。（ａ）は制御ゲート電圧Ｖｃｇ、（ｂ）は浮遊ゲート電位Ｖｆｇ、（ｃ）はトンネル電流Ｉｔｕｎｎｅｌ、（ｄ）はメモリセルのしきい値Ｖｔｈである。
【００２８】
制御ゲートには高電圧Ｖｐｐパルスが与えられ、Ｖｐｐパルス印加後にベリファイが行われる。最初のＶｐｐパルス電圧はＶｃｇ０  で、徐々にΔＶｐｐづつ高められる。パルス幅は一定時間Δｔである。ΔｔとΔＶｐｐは、１回の電子注入動作でのメモリセルのしきい値の最大変化量ΔＶｔｈが、ΔＶｐｐと等しくなるようにされる。実際には、Ｖｐｐが十分高くトンネル電流が十分流れ出すようになった時、１回の電子注入動作でのメモリセルのしきい値変化量ΔＶｔｈをΔＶｐｐと等しくなるようにすると、１回の電子注入動作で注入される電子が、次の電子注入動作でのＶｐｐの増加分ΔＶｐｐによるトンネル酸化膜に印加される電圧増加をキャンセルし、それ以降、しきい値変化量ΔＶｔｈは毎回一定値ΔＶｐｐとなる。
【００２９】
初期パルス電圧Ｖｃｇ０  を十分小さくしておけば、最も電子注入しやすいメモリセルのしきい値は、確実にしきい値の上限Ｖｔｈ−ｍａｘ以下に制御でき広いＶｐｐマージンが得られ、また、同時にＶｔｈ−ｍａｘ−Ｖｔｈ−ｍｉｎ＝ΔＶｐｐとすることができる。最も電子注入しにくいメモリセルでは、Ｖｐｐが高められることによって高速にＶｔｈ−ｍｉｎに達する。ベリファイによって各メモリセル毎にしきい値が検証され、しきい値下限Ｖｔｈ−ｍｉｎに達していると検知されると、各メモリセル毎に電子注入動作は終了させられる。
【００３０】
この方式では、さらに電子注入量の増加に従って、Ｖｐｐが高められるため、浮遊ゲート電圧Ｖｆｇの最大値Ｖｆｇ−ｍａｘが抑えられ、トンネル酸化膜の劣化も抑制される。実際には、しきい値変化量ΔＶｔｈが毎電子注入動作時に一定値ΔＶｐｐとなり、浮遊ゲート電圧Ｖｆｇも毎回同じように印加され、その結果、Ｖｆｇ−ｍａｘが抑えられる。
【００３１】
図３は、本発明の第２の実施例に係わる電子注入方式を示している。基本的には第１の実施例と同様であるが、電子注入初期の数発のパルスを１つにまとめ、ベリファイ動作を省くことで高速化している。この方式では、図２に示される電子注入方式で、メモリセルのしきい値が電子注入初期の数発のパルスでＶｔｈ−ｍｉｎに達しないような場合、電子注入を高速に行うためには有効である。
【００３２】
図４は、第２の実施例において、最も電子注入されやすいメモリセル、典型的なメモリセル、最も電子注入されにくいメモリセル、のしきい値の時経変化を示すものである。トンネル酸化膜の劣化を防ぐためには、Ｖｆｇ−ｍａｘが小さい方がよい。このため、図５に示すように、Ｖｐｐパルス幅ΔｔとＶｐｐ増加率ΔＶｐｐを小さくするとよい。しかし、これではベリファイ動作回数が増加し、電子注入に時間がかかる。また、必要以上にしきい値分布幅が狭く、無駄が多い。
【００３３】
図６は、本発明の第３の実施例に係わる電子注入方式を示している。これは、図５に見られるＶｐｐパルスを数発ずつまとめたものである。初期的には、図３，４で説明したように、より多くのＶｐｐパルスをまとめている。この方法によって、浮遊ゲート電圧Ｖｆｇはほぼ一定となり、図３，４で説明した方式よりトンネル酸化膜の劣化を抑えつつ、同様にＶｔｈ−ｍａｘ−Ｖｔｈ−ｍｉｎ＝ΔＶｐｐとし、高速に電子注入できる。
【００３４】
図７は、本発明の第４の実施例に係わる電子注入方法を示すものである。これは、図６で示される方法で、Δｔ０→０，ΔＶｐｐ０  →０としたもので、各Ｖｐｐパルスは一定のｄＶｐｐ／ｄｔを持ち、連続的にΔＶｐｐだけ上昇する。この方法では電子注入中の浮遊ゲート電位をほぼ一定にすることができ、トンネル酸化膜の劣化は最小に抑えられる。
【００３５】
以上説明したＮＭＯＳメモリセルへの電子注入動作中は、Ｖｐｐが十分高ければチャネル部は反転していて、ドレイン，ソース，チャネル部は同電位である。よって、例えば図７に示される方法は、以下に示す図８，９のような方法と同じである。
【００３６】
図８に示される方法は、制御ゲート電圧Ｖｃｇを一定にし、ドレイン電圧Ｖｄ  を徐々に低下させる。これによって図７に示される方法と図８に示される方法は同じ効果を生む。図８に示される方法で、ドレインに印加する電圧の初期値Ｖｄ０が高く、耐圧を越えてしまうようであれば、図９に示される方法を用いればよい。つまり、ドレイン電圧の初期値Ｖｄ０を下げて、同時に制御ゲートの初期値Ｖｃｇ０  も下げる。ドレイン電圧Ｖｄ  が０Ｖまで下がりきったら、制御ゲート電圧ＶｃｇをＶｄ０だけ上げ、Ｖｄ  をＶｄ０から下げていく。このような方式でも、図７に示される方法と同じ効果が得られる。
【００３７】
また、図７〜９では、ｄＶｐｐ／ｄｔ＝一定としたが、現実的にこれが困難である場合でも、ｄＶｐｐ／ｄｔ≧０を保持しながらＶｐｐをΔｔの時間にΔＶｐｐの率で変化させ、かつ電子注入後のしきい値分布幅がΔＶｐｐとなるようにすれば、ｄＶｐｐ／ｄｔ＝一定の場合に近い効果が得られる。
【００３８】
電圧Ｖｐｐには勿論上限があり、それはデバイスの耐圧Ｖｂｒｅａｋ  で決まる。ＶｐｐがＶｂｒｅａｋ  に達したらそれ以上はＶｐｐは高められない。この場合でも、ＶｐｐがＶｂｒｅａｋ  に達するまでの間、本発明による効果が得られる。また、図２〜９では、電子注入の場合について説明したが、電子放出の場合もｐ型ウェルに対する制御ゲートの極性を反転させ、同様に実施できる。
【００３９】
図１０は、本発明の第５の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイを示している。８個のメモリセルＭ１〜８が、それぞれ隣接するもの同士でソース，ドレインを共有する形で直列接続されて１つのＮＡＮＤセルを構成し、一方の端子は第１の選択トランジスタＳ１を介してビット線ＢＬに接続される。また、他方の端子は第２の選択トランジスタＳ２を介して、共通ソース線Ｖｓに接続される。選択ゲートＳＧ１，２は選択トランジスタＳ１，２のゲート電極、制御ゲートＣＧ１〜８はメモリセルのゲート電極である。制御ゲートＣＧを共有するメモリセル群でページを構成し、選択ゲートＳＧを共有するＮＡＮＤセル群でブロックを構成する。１つ１つのメモリセルは図１のような構造をしていて、メモリセルアレイは共通のｐ型ウェルに形成されている。
【００４０】
このＮＡＮＤセル型ＥＥＰＲＯＭの消去・書き込み・読み出し・書き込みベリファイの各動作は、次の通りである。
消去は、ブロック単位で行われる。ｐ型ウェルを高電圧Ｖｐｐ（〜２０Ｖ）にし、選択ブロック内の制御ゲートＣＧ１〜８を０Ｖにする。非選択ブロック内の制御ゲートと全ての選択ゲートは、Ｖｐｐにされる。浮遊ゲート内の電子はｐ型ウェルに放出され、メモリセルのしきい値は負となる。
【００４１】
消去後、ページ単位で一括してデータ書き込みが、ビット線から最も離れた位置のページから行われる。書き込み動作時は、選択されたページの制御ゲート（例えばＣＧ４）にＶｐｐ（１０〜２０Ｖ程度）を印加し、非選択のページの制御ゲートＣＧ１〜３、５〜８と第１の選択ゲートＳＧ１に中間電位Ｖｍ（〜１０Ｖ）を印加する。ビット線ＢＬには、“０”書き込み動作の場合０Ｖ、“１”書き込み動作の場合Ｖｍを与える。第２の選択ゲートＳＧ２は０Ｖである。
【００４２】
“０”書き込み動作の場合、選択された制御ゲートＣＧ４とチャネルの電位差Ｖｐｐによって、電子がチャネルから浮遊ゲートにトンネル電流によって注入され、しきい値は正の方向に変化する。“１”書き込み動作の場合、チャネルの電位がＶｍにされているので、トンネル酸化膜にかかる電界は弱く電子の浮遊ゲートへの実効的な注入は起こらない。よって、しきい値は変化しない。
【００４３】
書き込み動作後、メモリセルのしきい値を確認するための、ベリファイが行われる。選択された制御ゲート（例えばＣＧ４）にベリファイ電位（〜０．５Ｖ）を与え、非選択の制御ゲートＣＧ１〜３，５〜８、第１，２の選択ゲートＳＧ１，２を電源電圧Ｖｃｃにする。もし“０”書き込み動作後に、ビット線ＢＬとソース線が電気的に通じれば、その選択されたメモリセルのしきい値はベリファイ電位以下で“０”書き込み不十分で、再書き込み時に“０”書き込み動作が再度実行される。そうでなければ、しきい値はベリファイ電位以上で“０”書き込み十分で、それ以上の浮遊ゲートへの電子注入は必要でないと判断され、再書き込み時は“１”書き込み動作が実行される。“１”書き込み動作後はメモリセルのしきい値に拘らず、再書き込み動作時に再度“１”書き込み動作が実行される。
【００４４】
書き込み動作とベリファイ動作を繰り返しながらデータ書き込みを行うことで、書き込み時間は各メモリセル毎に調節される。１ページ分のメモリセル全てが書き込み十分と検出されると、１ページ分のデータ書き込みは終了する。
【００４５】
読み出しは、選択された制御ゲート（例えばＣＧ４）を０Ｖにし、非選択の制御ゲートＣＧ１〜３，５〜８、第１，２の選択ゲートＳＧ１，２を電源電圧Ｖｃｃにする。予め充電されているビット線ＢＬの電位が下がれば、メモリセルのしきい値は０Ｖ以下でデータは“１”である。ビット線ＢＬの電位が保持されれば、メモリセルのしきい値は０Ｖ以上でデータは“０”である。読み出し動作から、メモリセルのしきい値は電源電圧Ｖｃｃ以下でなければならない。
【００４６】
次に、このようなＮＡＮＤセル型ＥＥＰＲＯＭの、書き込み時の選択された制御ゲートＣＧへの書き込み電圧Ｖｐｐの印加方法を説明する。
図１１は、制御ゲートを駆動する回路の構成を示す図である。各制御ゲート，選択ゲートに対して、制御ゲートドライバ１１、第１，第２選択ゲートドライバ１０，１２の出力を選択的に転送する、転送回路９が設けられる。セルアレイ８のブロックに対応する１０個の転送回路９群はブロック選択信号φｗｉ，φｗＢｉ  によって選択される。昇圧回路１３は電源電圧Ｖｃｃから書き込み・消去時に必要なＶｐｐ，Ｖｍを発生し、制御ゲートドライバ１１、第１，２選択ゲートドライバ１０，１２に供給する。
【００４７】
図１２は、図１１の制御ゲートＣＧ４の転送回路９、制御ゲートドライバ１１、昇圧回路１３の構成をより具体的に示している。転送回路９は、ｎチャネルＭＯＳトランジスタ（ｎ−ｃｈ．  ＭＯＳ  Ｔｒ．）  Ｑｎ１とｐチャネルＭＯＳトランジスタ（ｐ−ｃｈ．  ＭＯＳ  Ｔｒ．）  Ｑｐ１で構成されるＣＭＯＳ転送回路と、ｎ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｎ２で構成されるリセット回路から構成される。信号φｗｉ，φｗＢｉ  がそれぞれ“Ｈ”，“Ｌ”となるとノードＮ１の電圧が制御ゲートへ転送され、“Ｌ”，“Ｈ”となると制御ゲートは接地される。昇圧回路１３は、Ｖｍ昇圧回路１４とＶｐｐ昇圧回路１５から構成される。制御ゲートドライバ１１は、第１スイッチ回路１６、第２スイッチ回路１７、第３スイッチ回路１８から構成される。
【００４８】
第１スイッチ回路１６は、Ｖｍ昇圧回路１４の出力ＶｍをノードＮ１に接続するか否かを制御する。第２スイッチ回路１７は、Ｖｐｐ昇圧回路１５の出力ＶｐｐをノードＮ１に接続するか否かを制御するが、ノードＮ１に転送される電圧はＶｐｐ−ΔＶｐｐである。第３スイッチ回路１８は、Ｖｐｐ昇圧回路１５の出力ＶｐｐをノードＮ１に接続するか否かを制御するが、ノードＮ１にＶｐｐを転送する時の電流量は、ノードＮ１の電位の上昇率ｄＶｐｐ／ｄｔを制御するために制御される。
【００４９】
図１３は、制御ゲートドライバ１１の具体的な構成を示している。第１スイッチ回路１６は、ｐ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｐ２〜４  ，ｎ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｎ３，４，ｎチャネルＤタイプＭＯＳトランジスタ（ｎ−ｃｈ．  Ｄ−ｔｙｐｅ  ＭＯＳ  Ｔｒ．）ＱＤ１，及びインバータＩ１から構成される。Ｑｐ２，３，Ｑｎ３，４とインバータＩ１で構成される回路は、０ＶとＶｃｃの間で振幅する信号φ１  を、０ＶからＶｐｐの間を振幅する信号に変換する。φ１  が“Ｌ”で、Ｑｐ４のゲートはＶｐｐ、ＱＤ１のゲートは０Ｖとなり、ＶｍとＮ１は切り離される。φ１  が“Ｈ”で、Ｑｐ４のゲートは０Ｖ、ＱＤ１のゲートはＶｐｐとなり、ＶｍとＮ１は接続される。ＱＤ１は、Ｎ１がＶｐｐとなった場合にＶｐｐがＱｐ４に転送されるのを防ぐためのものである。
【００５０】
第２スイッチ回路１７は、ｐ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｐ５〜８  ，ｎ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｎ５，６とインバータＩ２から構成される。φ２  が“Ｌ”で、Ｑｐ７のゲートはＶｐｐとなり、ＶｐｐとＮ１は切り離される。φ２  が“Ｈ”で、Ｑｐ７のゲートは０Ｖとなり、ＶｐｐとＮ１は接続され、ＶｐｐよりＱｐ８のしきい値分（〜１Ｖ）低い電圧がＮ１に転送される。
【００５１】
第３スイッチ回路１８は、ｐ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｐ９〜１１，ｎ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｎ７，８とインバータＩ３と電流制御回路１９から構成される。φ３  が“Ｌ”で、Ｑｐ１１  のゲートはＶｐｐとなり、ＶｐｐとＮ１は切り離される。φ３  が“Ｈ”で、Ｑｐ１１  のゲートは０Ｖとなり、ＶｐｐとＮ１は接続され、ＶｐｐはＮ１に電流制御回路１９によりｄＶｐｐ／ｄｔを制御されながら転送される。
【００５２】
ｐ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｐ１２  ，ｎ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｎ９，ｎ−ｃｈ．  Ｄ−ｔｙｐｅ  ＭＯＳ  Ｔｒ．ＱＤ２は、Ｎ１をＶＧＨ或いはＶｃｃにするための回路である。φ４  が“Ｈ”でＮ１はＶＧＨ、φ４  が“Ｌ”でＮ１はＶｃｃとなる。電圧ＶＧＨは通常０Ｖで、ベリファイ時にベリファイ電圧ＶＶＲＦＹ（〜０．５Ｖ）になる。ＱＤ２は、信号φ５  が“Ｌ”となってノードＮ１にＶｍやＶｐｐが印加された場合に、Ｑｐ１２  にＶｍやＶｐｐが転送されないようにするためのものである。
【００５３】
図１４は、図１３中の電流制御回路１９の具体的な構成を示す図である。図１４（ａ）は、ｐ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｐ１３  〜１５とｎ−ｃｈ．  Ｄ−ｔｙｐｅ  ＭＯＳ  Ｔｒ．ＱＤ３，４から構成され、信号φ３Ｂは図１３中の信号φ３  の反転信号である。信号φ３  が“Ｈ”、φ３Ｂが“Ｌ”となってノードＮ２がＶｐｐとなると、Ｑｐ１５  のゲートはＶｐｐ−２Ｖｔｐ（Ｖｔｐはｐ−ｃｈ．  ＭＯＳ  Ｔｒ．  のしきい値）となり、ノードＮ３からＮ１への電流はＱｐ１５  で制御される。
【００５４】
図１４（ｂ）は、ｐ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｐ１６，１７，ｎ−ｃｈ．  ＭＯＳ  Ｔｒ．  Ｑｎ１０  ，キャパシタＣ１と抵抗Ｒ１から構成される。信号φ３  が“Ｈ”、ノードＮ２がＶｐｐとなると、Ｑｐ１６  のゲートはＶｐｐから０ＶまでキャパシタＣ１と抵抗Ｒ１により制御され変化する。よって、ノードＮ３からＮ１への電流はＱｐ１６  で制御される。
【００５５】
図１５は、以上のように構成されたＥＥＰＲＯＭの書き込み動作を示すタイミング図である。ここでは、制御ゲートＣＧ４が選択されているとする。まず、電圧Ｖｍ，Ｖｐｐが昇圧回路１４，１５によって電源電圧Ｖｃｃから昇圧される。電圧Ｖｐｐは、書き込み／ベリファイが繰り返される毎に、Ｖｐｐ１  からＶｔｐづつ高くなる。図１２に見られる信号φｗｉ，φｗＢｉ  は選択されたブロックで、それぞれＶｐｐ，０Ｖである。
【００５６】
書き込み動作は、信号φ４  が“Ｌ”となってノードＮ１がＶｃｃとなり、選択されたブロックの制御ゲートＣＧ１〜８は全てＶｃｃとなる。同時に選択されたブロックの選択ゲートＳＧ１もＶｃｃにされ、ビット線ＢＬは“１”書き込みの場合のみＶｃｃにされる。選択ゲートＳＧ２は書き込み動作中０Ｖとされる。φ１  が“Ｈ”となって、制御ゲートＣＧ１〜８、選択ゲートＳＧ１、“１”書き込みビット線ＢＬはＶｍとなる。選択された制御ゲートＣＧ４は、φ３  が“Ｈ”となることでＶｍからＶｐｐ１  まで時間Δｔ０  かけて制御されながら上げられる。非選択制御ゲートＣＧ１〜３，５〜８と選択ゲートＳＧ１，“１”書き込みビット線ＢＬはＶｍのままである。非選択の制御ゲートに関する信号φ１  ，φ２  ，φ３  ，φ４  は図中点線で示してある。
【００５７】
φ４  が“Ｈ”となって全制御ゲートＣＧ１〜８は０Ｖとなる。このとき、選択ゲートＳＧ１も０Ｖにリセットされ、遅れてビット線ＢＬが０Ｖにリセットされる。
【００５８】
続いて、ベリファイ動作となる。選択制御ゲートＣＧ４はベリファイ電位ＶＶＲＦＹになり、非選択制御ゲートＣＧ１〜３，５〜８はφ４  が“Ｌ”となってＶｃｃとされる。選択ゲートＳＧ１，２もＶｃｃとなる。“０”書き込みすべきメモリセルのしきい値がＶＶＲＦＹを越えたと検出されると、再書き込み動作時に“１”書き込みが行われ、過剰“０”書き込みが防がれる。“０”書き込みすべきメモリセルのしきい値がＶＶＲＦＹを越えてない検出されると、再書き込み動作時に“０”書き込みが再度行われる。“１”書き込みすべきメモリセルでは、再書き込み動作時には“１”書き込みが再度行われる。
【００５９】
２回目以降の書き込み動作では、選択制御ゲートＣＧ４はＶｍまで充電された後、φ２  が出力され、前回の書き込み動作時の選択制御ゲート最大電圧まで急速に充電される。更に、φ３  が“Ｈ”となって、Ｖｔｐだけ時間Δｔをかけて制御されながら上げられる。例えば、２回目の書き込み動作時には、Ｖｐｐ１  からＶｐｐ２  （Ｖｐｐ２  ＝Ｖｐｐ１  ＋Ｖｔｐ）まで制御されながら上げられる。
【００６０】
初回の書き込み動作時の（  Ｖｐｐ１  −Ｖｍ）  ／Δｔ０  と２回目以降の書き込み動作時のＶｔｐ／Δｔはほぼ同じ値になるように設定される。初回の書き込み動作時には、最も速く“０”書き込みされるメモリセルのしきい値が、“０”書き込み後収まるべきしきい値分布の最大値以下になるよう、２回目以降の書き込み動作時には、“０”書き込みすべきメモリセルのしきい値がΔＶｐｐ（ΔＶｐｐはＶｐｐの増加率で、この例ではＶｔｐ）シフトするように、設定される（図１６）。よって、“０”書き込み後のしきい値分布幅はΔＶｐｐ（この例ではＶｔｐ）となる。
【００６１】
データ書き込みは、以上の書き込み動作とベリファイ動作を繰り返し行い、全ての“０”書き込みすべきメモリセルのしきい値が、ＶＶＲＦＹを越えたと検出されると、終了する。
【００６２】
制御ゲートドライバ１１の他の実施例を、図１７，１８に示す。ここでは、２つのＶｐｐ昇圧回路Ａ２０とＶｐｐ昇圧回路Ｂ２１が設けられ、それぞれの出力はＶｐｐＡ  ，ＶｐｐＢ  である。第４スイッチ回路２２は、Ｖｐｐ昇圧回路Ａ２０の出力ＶｐｐＡ  をノードＮ１に接続するか否かを制御する。
【００６３】
図１９は、書き込み動作を示すタイミング図である。ＶｐｐＡ  ，ＶｐｐＢ  は初回の書き込み動作時は同じＶｐｐ１  で、２回目の書き込み動作以降ＶｐｐＢ  ＝ＶｐｐＡ  ＋ΔＶｐｐとされる。ＶｐｐＡ  ，ＶｐｐＢ  以外は、図１５と同じである。この実施例では、ΔＶｐｐの設定が、図１２，１３に示される実施例より容易である。
【００６４】
図２０は、本発明の第７の実施例に係わる電子注入方式を示している。これは、１つのメモリセルに３つの状態（データ“０”，“１”，“２”）を記憶させるものである。Ｖｐｐパルス波形は、図７に示したものと同じであるが、“２”書き込みするメモリセルと“１”書き込みするメモリセルに印加される電圧はΔＶｐｐＢ  だけ異なる。また、ベリファイ動作で、“２”書き込みすべきメモリセルで所望のしきい値（ＶＶＲＦＹ２  ）に達していないもの、“１”書き込みすべきメモリセルで所望のしきい値（ＶＶＲＦＹ１  ）に達していないもの、がそれぞれ検出され、それらのメモリセルのみ“２”或いは“１”追加書き込みが行われる。この時、ｄＶｐｐ２  ／ｄｔ＝ｄＶｐｐ１  ／ｄｔ＝ΔＶｐｐＡ  とされ、ΔＶｐｐＡ  はメモリセルのしきい値変化量ｄＶｔｈ／ｄｔと等しくされる。
【００６５】
これによって“２”と“１”書き込み後のしきい値分布ΔＶｔｈはΔＶｐｐＡ  となる。また、ΔＶｐｐＢ  は、“２”と“１”書き込み後のしきい値分布の間のしきい値マージンΔＶｍａｒｊｉｎにしきい値分布幅ΔＶｔｈを加えたものと等しくされる（ΔＶｐｐＢ  ＝ΔＶｔｈ＋ΔＶｍａｒｊｉｎ、又はΔＶｐｐＢ  ＝ＶＶＲＦＹ２  −ＶＶＲＦＹ１  ）。これによって、“２”と“１”書き込みはそれぞれ独立に並行処理され、高速に書き込みが行われる。当然、メモリセルのトンネル酸化膜に印加される最大電圧は最小に抑えられる。
【００６６】
また、“２”と“１”書き込みがそれぞれ独立に並行処理され、高速に書き込みが行われるという意味では、Ｖｐｐパルス波形はいかなる形の場合でも、“２”書き込みするメモリセルと“１”書き込みするメモリセルに印加される電圧をΔＶｐｐＢ  だけ差をつけることは効果がある。
【００６７】
以上の主旨に従えば４値以上の多値記憶の場合も同様に実施できる。図２０では、電子注入の場合について説明したが、電子放出の場合もｐ型ウェルに対する制御ゲートの極性を反転させ、同様に実施できる。
【００６８】
基本的に本発明は、電子（正孔）注入或いは放出による浮遊ゲートの電位変化が、徐々に高められるＶｐｐによって浮遊ゲート下の電子（正孔）が移動する酸化膜部分に印加される電界の上昇を打ち消すようにしていることに特徴がある。よって、この主旨に従えば、以上の説明の実施例のようにチャネル全面を介するトンネル電流で電子（正孔）注入或いは放出を行うもの以外に、例えば、ドレイン又はソースと浮遊ゲートの間のトンネル電流で行うものや、ホットエレクトロン或いはホットホールで行うものでも、同様の効果が得られる。
【００６９】
【発明の効果】
以上説明したように本発明によれば、書き込み動作とビット毎ベリファイ動作のサイクルを繰り返しながら、書き込み電圧Ｖｐｐを徐々に高めることにより、十分なＶｐｐマージンを確保し、メモリセルのしきい値分布幅を狭く、高速に電子注入を行うことができるＥＥＰＲＯＭを実現することができる。また、電子放出もメモリセルの制御ゲート電圧極性を反転することで容易に実施できる。さらに、メモリセルがｐチャネルＭＯＳトランジスタの場合も同様に実施できる。
【図面の簡単な説明】
【図１】本発明の実施例に用いたメモリセルの構造と等価回路を示す図。
【図２】第１の実施例における、ベリファイ動作を取り入れた電子注入方式による電子注入特性を示す図。
【図３】第２の実施例における、ベリファイ動作を取り入れた電子注入方式による電子注入特性を示す図。
【図４】第２の実施例における、ビット毎ベリファイ動作を取り入れた従来の電子注入方式によるメモリセルのしきい値変化を示す図。
【図５】第２の実施例における、よりメモリセルのしきい値の制御性を高めるための、ベリファイ動作を取り入れた、電子注入方式による電子注入特性を示す図。
【図６】第３の実施例における、ベリファイ動作を取り入れた電子注入方式による電子注入特性を示す図。
【図７】第４の実施例における、ベリファイ動作を取り入れた電子注入方式による電子注入特性を示す図。
【図８】第４の実施例における、ベリファイ動作を取り入れた電子注入方式の変形例を示す図。
【図９】第４の実施例における、ベリファイ動作を取り入れた電子注入方式の変形例を示す図。
【図１０】第５の実施例における、ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイを示す図を示す図。
【図１１】第５の実施例における、制御ゲートを駆動する回路の構成を示す図。
【図１２】第５の実施例における、制御ゲートドライバの回路構成を示す図。
【図１３】第５の実施例における、制御ゲートドライバの具体的な回路構成を示す図。
【図１４】第５の実施例における、制御ゲートドライバ中の電流制御回路の具体的な構成を示す図。
【図１５】第５の実施例における、書き込み／ベリファイ動作を説明するためのタイミング図。
【図１６】第５の実施例における、メモリセルの書き込み特性を示す図。
【図１７】第６の実施例における、制御ゲートドライバの構成を示す図。
【図１８】第６の実施例における、制御ゲートドライバの具体的な回路構成を示す図。
【図１９】第６の実施例における、書き込み／ベリファイ動作を説明するためのタイミング図。
【図２０】第７の実施例における、ベリファイ動作を取り入れた電子注入方式及びその電子注入特性を示す図。
【図２１】従来の電子注入方式による電子注入特性を示す図。
【図２２】ベリファイ動作を取り入れた従来方式による電子注入特性を示す図。
【図２３】ビット毎ベリファイ動作を取り入れた従来の電子注入方式によるメモリセルのしきい値変化を示す図。
【符号の説明】
１…制御ゲート                    ２…ゲート間絶縁膜
３…浮遊ゲート                    ４…トンネル酸化膜
５…ｎ型拡散層                    ６…ｐ型ウェル
７…ｎ型基板                      ８…ＮＡＮＤセル型セルアレイ
９…転送回路                      １０…第１選択ゲートドライバ
１１…制御ゲートドライバ          １２…第２選択ゲートドライバ
１３…昇圧回路                    １４…Ｖｍ昇圧回路
１５…Ｖｐｐ昇圧回路                １６…第１スイッチ回路
１７…第２スイッチ回路            １８…第３スイッチ回路
１９…電流制御回路                ２０…Ｖｐｐ昇圧回路Ａ
２１…Ｖｐｐ昇圧回路Ｂ              ２２…第４スイッチ回路
Ｑｎ  …ｎチャネルＭＯＳトランジスタ
Ｑｐ  …ｎチャネルＭＯＳトランジスタ
ＱＤ  …ｎチャネルＤタイプＭＯＳトランジスタ
Ｉ…ＣＭＯＳインバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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