(57)【特許請求の範囲】
【請求項１】
複数のメモリセルに対するデータ読み出し及びデータ書き込みを行う複数のセンスアンプと、
データ書き込み時及びデータ読み出し時に、該複数のセンスアンプから少なくとも一つのセンスアンプを選択して該データバスとの間を導通し、データを通過させるコラムゲートトランジスタからなるゲートと、
前記コラムゲートトランジスタのゲート入力にパルス信号を供給し、前記ゲートの導通期間をデータ書き込み時よりもデータ読み出し時において長くなるように制御するパルス生成手段を備え、
前記パルス信号が前記ゲートを導通させる期間以外の期間に前記データバスに対するプリチャージ動作及びイコライズ動作を行うことを特徴とする半導体記憶装置。
【請求項２】
前記パルス生成手段は、前記パルス信号を保持するラッチと、書き込み動作時と読み出し動作時とで異なったタイミングで該ラッチをリセットするリセット回路を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記リセット回路は、前記ラッチの出力を遅延させる遅延回路と、書き込み動作であるか読み出し動作であるかを指定する識別信号に基づいて、該遅延回路から異なった遅延時間を有する遅延信号を取り出す回路を含み、該遅延信号によって前記ラッチをリセットすることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記パルス生成手段は、前記パルス信号を保持する第１のラッチと、第１の所定のタイミングで該第１のラッチをリセットする第１のリセット回路と、該パルス信号を保持する第２のラッチと、第２の所定のタイミングで該第２のラッチをリセットする第２のリセット回路と、書き込み動作であるか読み出し動作であるかを指定する識別信号に基づいて、該第１のラッチ及び該第１のリセット回路或いは該第２のラッチ及び該第２のリセット回路の何れかを動作させる手段を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
第１のリセット回路と第２のリセット回路の各々は、対応するラッチの出力を遅延させ遅延信号を出力する遅延回路を含み、該遅延信号によって該対応するラッチをリセットすることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
半導体記憶装置に於いて、メモリセルと外部データバスとの間でコラムゲートトランジスタを介してデータ読み出し及びデータ書き込みを行う方法であって、
データ読み出し時に、該コラムゲートトランジスタを第１の所定の期間導通させ、
データ書き込み時に、該コラムゲートトランジスタを該第１の所定の期間より短い第２の所定の期間導通させる各段階を含み、
前記第１の所定の期間及び前記第２の所定の期間以外の期間に、前記外部データバスのプリチャージ動作及びイコライズ動作を行うことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体記憶装置に関し、詳しくはセンスアンプに対するデータの読み出し及び書き込み動作が内部生成されたパルスによって制御される半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（dynamic random access memory）或いはＳＤＲＡＭ（synchronous ＤＲＡＭ）等の半導体記憶装置に於ては、メモリセルに対するデータ読み出し及び書き込み動作をセンスアンプを介して行う。データ読み出しの場合には、ワード撰択線を選択することによって、選択したメモリセルからデータをビットラインに読み出し、ビットラインのデータをセンスアンプに書き込んで増幅する。この増幅されたデータを、コラム撰択線を選択することにより選択したコラムゲートを開いて、データバスに読みだす。データ書き込みの場合には、コラム撰択線を選択することにより選択したコラムゲートを開いて、データバス上のデータをセンスアンプに書き込む。センスアンプに書き込まれたデータは、ワード撰択線によって選択されたメモリセルに、ビットラインを介して書き込まれる。
【０００３】
ビットライン及びデータバスは１ビットのデータに対して一対の信号線を有しており、この一対の信号線は、データを伝送する前に所定の電圧にチャージされ（プリチャージ）、短絡によって互いに同電位に設定される（イコライズ）。このプリチャージ及びイコライズされた一対の信号線間で、電位差としてデータが伝送されることにより、高速なデータ伝送が可能となる。
【０００４】
このプリチャージ動作及びイコライズ動作は同時に実行されるが、伝送するデータを信号線に与える前に完了している必要がある。読み出し／書き込み動作が連続して行われる場合、ある読み出し／書き込み動作が終了した後、次の読み出し／書き込み動作が開始されるまでの短期間の間に、ビットライン及びデータバスのプリチャージ及びイコライズを完了しなければならない。
【０００５】
従ってクロックの１サイクルの間で、まずデータ読み出し／書き込み動作を行い、残りの時間内にプリチャージ及びイコライズ動作を行う必要がある。
ここでデータバス及びセンスアンプ間に於けるコラムゲートを介したデータ読み出し／書き込み動作を考えると、データ読み出し／書き込み動作は、コラムゲートを選択して開く（導通させる）ことに相当する。コラムゲートはトランジスタで構成され、このトランジスタのゲートにパルス入力を与えてトランジスタを導通させることでコラムゲートを開き、データ読み出し／書き込み動作を行う。従ってクロックの１サイクルを、コラムゲートトランジスタへのパルス入力の期間とイコライズの期間（プリチャージは同時に行われる）とで、適当に分割することになる。
【０００６】
【発明が解決しようとする課題】
データ書き込み動作を行う場合には、センスアンプのデータを上書きする必要があるため、データバスに大きな電圧振幅を与える必要がある。ところが大きな電圧振幅をデータバスに与えると、次のサイクルに備えてイコライズする際に、一対の信号線間の大きな電位差を同電位にまで戻す必要があるため、イコライズにかなりの時間を必要としてしまう。従って、書き込み動作を行うためのパルス幅をそれ程長くすることが出来ない。
【０００７】
一方データ読み出し動作は、微小電圧増幅回路である読み出しアンプでデータバスの小さな電圧振幅を増幅しながらデータを読みだすので、データバスは比較的小さな電圧振幅を持てば十分である。従って、データバスのイコライズにはそれ程の時間を必要としない。しかしながら微小電圧増幅回路で小さな電圧振幅を増幅しながらデータを読み出すので、データバスにデータが出力されている時間が長いほうが、より電圧振幅が増幅されると共にデータ読み出しタイミングのマージンが大きくなる。従って、読み出し動作を行うためのパルス幅はなるべく長いほうが好ましい。
【０００８】
従来、コラムゲートへのパルス入力は、データ読み出し動作であるかデータ書き込み動作であるかに関わらず一定のパルス幅となっている。従って、書き込み動作に適切なようにパルス幅を短く設定すると、読み出し動作に於てデータ読み出しには不十分な長さとなり、逆に読み出し動作に適切なようにパルス幅を長く設定すると、書き込み動作に於てイコライズに十分な時間が取れないことになる。クロックの１サイクルの時間がある程度長ければこの相反する要求は問題とならないが、１サイクルの時間を短くして動作速度を上げようとすると、この問題が顕在化してくる。従って、半導体記憶装置の動作周波数を高くすることが出来ず、高速な動作を実現することが出来ない。
【０００９】
従って本発明の目的は、半導体記憶装置に於て、データ読み出し動作期間の長さ及びデータ書き込み動作期間の長さに対する相反する要求を解消し、高い周波数での高速な動作を可能にすることである。
【００１０】
【課題を解決するための手段】
請求項１の発明に於ては、複数のメモリセルに対するデータ読み出し及びデータ書き込みを行う複数のセンスアンプと、データ書き込み時及びデータ読み出し時に、該複数のセンスアンプから少なくとも一つのセンスアンプを選択して該データバスとの間を導通し、データを通過させるコラムゲートトランジスタからなるゲートと、前記コラムゲートトランジスタのゲート入力にパルス信号を供給し、前記ゲートの導通期間をデータ書き込み時よりもデータ読み出し時において長くなるように制御するパルス生成手段を備え、前記パルス信号が前記ゲートを導通させる期間以外の期間に前記データバスに対するプリチャージ動作及びイコライズ動作を行うことを特徴とする。
【００１１】
請求項２の発明に於ては、請求項１記載の半導体記憶装置に於て、前記パルス生成手段は、前記パルス信号を保持するラッチと、書き込み動作時と読み出し動作時とで異なったタイミングで該ラッチをリセットするリセット回路を含むことを特徴とする。
【００１２】
請求項３の発明に於ては、請求項２記載の半導体記憶装置に於て、前記リセット回路は、前記ラッチの出力を遅延させる遅延回路と、書き込み動作であるか読み出し動作であるかを指定する識別信号に基づいて、該遅延回路から異なった遅延時間を有する遅延信号を取り出す回路を含み、該遅延信号によって前記ラッチをリセットすることを特徴とする。請求項４の発明に於ては、請求項１記載の半導体記憶装置に於て、前記パルス生成手段は、前記パルス信号を保持する第１のラッチと、第１の所定のタイミングで該第１のラッチをリセットする第１のリセット回路と、該パルス信号を保持する第２のラッチと、第２の所定のタイミングで該第２のラッチをリセットする第２のリセット回路と、書き込み動作であるか読み出し動作であるかを指定する識別信号に基づいて、該第１のラッチ及び該第１のリセット回路或いは該第２のラッチ及び該第２のリセット回路の何れかを動作させる手段を含むことを特徴とする。
【００１３】
請求項５の発明に於ては、請求項４記載の半導体記憶装置に於て、第１のリセット回路と第２のリセット回路の各々は、対応するラッチの出力を遅延させ遅延信号を出力する遅延回路を含み、該遅延信号によって該対応するラッチをリセットすることを特徴とする。請求項６の発明に於ては、半導体記憶装置に於いて、メモリセルと外部データバスとの間でコラムゲートトランジスタを介してデータ読み出し及びデータ書き込みを行う方法であって、データ読み出し時に、該コラムゲートトランジスタを第１の所定の期間導通させ、データ書き込み時に、該コラムゲートトランジスタを該第１の所定の期間より短い第２の所定の期間導通させる各段階を含み、前記第１の所定の期間及び前記第２の所定の期間以外の期間に、前記外部データバスのプリチャージ動作及びイコライズ動作を行うことを特徴とする。
【００１８】
上記発明に於ては、ゲートの導通期間をデータ書き込み時及びデータ読み出し時で変化させる制御手段が設けられているので、データ読み出し動作期間の長さ及びデータ書き込み動作期間の長さに対する相反する要求を解消し、高い周波数での高速な動作を可能にすることが出来る。
即ち、書き込みのために必要なデータ信号の電圧波形は大きな電圧振幅を有するために、イコライズによってデータバスを同電位にするためには比較的長い時間を必要とする。上記発明に於ては、書き込み動作時には比較的短いゲート導通時間を用いることが出来るので、次サイクルに移る前に大きな電圧振幅を完全にイコライズすることが出来る。また読み出し動作の際にはデータ信号の電圧振幅が徐々に増幅されるために、十分な電圧振幅まで増幅するためには比較的長い時間を必要とし、更に長い期間データ信号が保持されたほうが、十分な動作タイミングのマージンを提供できるので好ましい。上記発明に於ては、読み出し動作時には比較的長いゲート導通時間を用いることが出来るので、読み出し動作に対して十分に長い動作時間を設定することが出来る。
【００１９】
仮に書き込み動作時及び読み出し動作時のパルス幅を同一にしようとすると、書き込み動作時に十分なイコライズ時間が取れないか、読み出し動作時に十分な読み出し動作時間が取れないことになる。しかし上記本発明に於ては、書き込み動作時のゲート導通時間と読み込み動作時のゲート導通時間とを変えることで、従来よりも短いサイクルでの動作を可能とし、高速な読み出し及び書き込み動作を実現できる。
【００２０】
【発明の実施の形態】
以下に本発明の実施例を添付の図面を参照して説明する。
図１は、本発明によるＤＲＡＭの実施例を示す。図１のＤＲＡＭは、複数のワード撰択線１０、複数のメモリセル１１、複数のセルトランジスタ１２、センスアンプ１３、コラムゲートトランジスタ１４及び１５、複数のコラム撰択線１６、ワードデコーダ２０、コラムデコーダ２１、読み出しアンプ／書き込みバッファ２２、センスアンプ制御ユニット２３、コラムアクセスパルス生成ユニット２４、データ入出力バッファ２５、コマンド制御ユニット２６、アドレスバッファ２７、データパッド２８、コントロールパッド２９、アドレスパッド３０、信号線３１、一対のビットラインＢＬ及び／ＢＬ、及び一対のデータバスＤＢ及び／ＤＢを含む。ここで／ＢＬ或いは／ＤＢ等のシンボルの前の" ／" は、反転データを示す。
【００２１】
図１のＤＲＡＭに於て、コラムアクセスパルス生成ユニット２４は、従来技術のＤＲＡＭのものとは異なり、コマンド制御ユニット２６から信号線３１を介して、現在の動作が読み出し動作であるか書き込み動作であるかを示す読み出し／書き込み信号を受け取る。コラムアクセスパルス生成ユニット２４は、コマンド制御ユニット２６からコラムアクセス信号を受け取るとパルス信号を生成するが、読み出し／書き込み信号が示す現在の動作が読み出し動作であるか書き込み動作であるかによって、異なったパルス幅のパルス信号を生成し、コラムデコーダ２１に供給する。コラムデコーダ２１は、供給されたパルスを選択されたコラム選択線１６に供給し、選択されたコラムゲートトランジスタ１４或いは１５を導通させる。
【００２２】
このようにして、データ読み出し或いはデータ書き込みを行うためのコラムゲートトランジスタ１４或いは１５は、データ読み出し時とデータ書き込み時とで異なった長さの期間オンとなりデータを転送することが出来る。従って、書き込み動作の時には、コラムアクセスパルス生成ユニット２４が生成するパルスのパルス幅を比較的短くしてイコライズに十分な時間的余裕を与え、読み出し動作の時には、コラムアクセスパルス生成ユニット２４が生成するパルスのパルス幅を比較的長くしてデータ読み出しに十分な時間的余裕を与えることが出来る。従って、クロックサイクルを短縮して、高いクロック周波数による高速なデータ読み出し／書き込み動作を行うことが出来る。
【００２３】
図１のＤＲＡＭに於て上記以外の動作は、従来のＤＲＡＭと同様である。なおプリチャージ動作及びイコライズ動作は、コラムアクセスパルス生成ユニット２４が生成するパルスがＨＩＧＨの時にコラムゲートが開かれるとすると、このパルスがＬＯＷである期間に行えばよい。これもまた従来のＤＲＡＭと同様の構成である。
【００２４】
図１のＤＲＡＭの動作について以下に説明する。なお図１のＤＲＡＭに於ては図面の簡略化のために、一対のデータバス及び一つのデータパッドのみが示されるが、複数対のデータバス及び複数のデータパッドを有する構成でよい。
データ読み出しの場合、アドレスパッド３０にアドレス信号が供給される。アドレス信号はアドレスバッファ２７に格納されて、ワードデコーダ２０とコラムデコーダ２１に供給される。
【００２５】
ワードデコーダ２０は、アドレス信号で指定されたワード線１０を選択してＨＩＧＨとし、対応するセルトランジスタ１２を導通させる。これによって、選択されたメモリセル１１のデータが、セルトランジスタ１２を介してビットラインＢＬ及び／ＢＬに供給される。ビットラインＢＬ及び／ＢＬのデータ信号は、センスアンプ制御ユニット２３によって制御されるセンスアンプ１３によって増幅される。
【００２６】
コラムデコーダ２１は、アドレスバッファ２７からのアドレス信号と共に、コラムアクセスパルス生成ユニット２４からパルス信号を受け取る。コラムデコーダ２１は、アドレス信号で選択されたコラム撰択線１６に、このパルス信号を供給する。選択されたコラム撰択線１６に対応するコラムゲートトランジスタ１４或いは１５がオンされ、センスアンプ１３で増幅されたデータ信号がデータバスＤＢ及び／ＤＢに供給される。データバスＤＢ及び／ＤＢ上のデータ信号は、読み出しアンプ／書き込みバッファ２２に読み込まれて増幅され、データ入出力バッファ２５に供給される。データ入出力バッファ２５は、データ信号をデータパッド２８に出力する。このようにして記憶されたデータを、アドレス信号によって指定されたアドレスから読みだすことが出来る。
【００２７】
上述の読み出し動作に於て、コラムゲートトランジスタ１４或いは１５の導通期間を決定するパルス信号のパルス幅は、コラムアクセスパルス生成ユニット２４によって、読み出し動作に十分な電圧増幅時間と十分な動作マージンを与えるように長いパルス幅に設定される。従って、クロックサイクルを短縮して、高いクロック周波数による高速なデータ読み出し動作を行うことが出来る。
【００２８】
データ書き込みの場合、データパッド２８及びアドレスパッド３０に、データ信号及びアドレス信号が供給される。データ信号はデータ入出力バッファ２５を介して、読み出しアンプ／書き込みバッファ２２に供給される。読み出しアンプ／書き込みバッファ２２に供給されたデータ信号は、データバスＤＢ及び／ＤＢ上に電位差信号として現われる。またアドレスパッド３０に与えられたアドレス信号はアドレスバッファ２７に格納されて、ワードデコーダ２０とコラムデコーダ２１に供給される。
【００２９】
コラムデコーダ２１は、アドレスバッファ２７からのアドレス信号と共に、コラムアクセスパルス生成ユニット２４からパルス信号を受け取る。コラムデコーダ２１は、アドレス信号で選択されたコラム撰択線１６に、このパルス信号を供給する。選択されたコラム撰択線１６に対応するコラムゲートトランジスタ１４或いは１５がオンされ、データバスＤＢ及び／ＤＢ上のデータ信号がセンスアンプ１３に供給され、センスアンプ１３内のデータを書き換える。センスアンプ１３に供給されたデータは、データ信号としてビットラインＢＬ及び／ＢＬ上に現われる。
【００３０】
ワードデコーダ２０は、アドレス信号で指定されたワード線１０を選択してＨＩＧＨとし、対応するセルトランジスタ１２を導通させる。これによって、選択されたメモリセル１１に、導通されたセルトランジスタ１２を介して、ビットラインＢＬ及び／ＢＬ上のデータが電荷として記憶される。このようにして、入力したデータを、アドレス信号によって指定したアドレスに記憶させることが出来る。
【００３１】
上述の読み出し動作に於て、コラムゲートトランジスタ１４或いは１５の導通期間を決定するパルス信号のパルス幅は、コラムアクセスパルス生成ユニット２４によって、書き込み動作後のイコライズ動作に十分な時間的余裕を与えるような短いパルス幅に設定される。従って、クロックサイクルを短縮して、高いクロック周波数による高速なデータ読み出し動作を行うことが出来る。
【００３２】
図２（Ａ）及び（Ｂ）は、図１のコラムアクセスパルス生成ユニット２４が生成するパルス信号を示す。図２（Ａ）は、書き込み動作の場合に生成されるパルス信号を示し、図２（Ｂ）は、読み出し動作の場合に生成されるパルス信号を示す。また各パルス信号に重ねて、データバスＤＢ及び／ＤＢ上のデータ信号の電圧波形を示す。
【００３３】
図２（Ａ）と図２（Ｂ）を比較すれば明らかなように、書き込み動作時のパルス信号と読み込み動作時のパルス信号は同一のサイクルであるが、読み込み動作時のパルスの方が長いパルス幅（信号がＨＩＧＨの期間）を有する。
図２（Ａ）に示されるように、書き込みのために必要なデータ信号の電圧波形は大きな電圧振幅を有するために、イコライズによってデータバスＤＢ及び／ＤＢを同電位にするためには比較的長い時間を必要とする。本発明に於ては、書き込み動作時には比較的短いパルス幅を有するパルス信号を用いるので、次サイクルに移る前に大きな電圧振幅を完全にイコライズすることが出来る。
【００３４】
また図２（Ｂ）に示されるように、読み出し動作の際にはデータ信号の電圧振幅が徐々に増幅されるために、十分な電圧振幅まで増幅するためには比較的長い時間を必要とする。またデータバスＤＢ及び／ＤＢから次段へのデータ読み出しのタイミングを考えると、長い期間データ信号が保持されたほうが、十分な動作タイミングのマージンを提供できるので好ましい。本発明に於ては、読み出し動作時には比較的長いパルス幅を有するパルス信号を用いるので、読み出し動作に対して十分に長い動作時間を設定することが出来る。
【００３５】
図２（Ａ）及び（Ｂ）に示されるクロックサイクルで、書き込み動作時及び読み出し動作時のパルス幅を同一にしようとすると、書き込み動作時に十分なイコライズ時間が取れないか、読み出し動作時に十分な読み出し動作時間が取れないことになる。つまり本発明によって図２（Ａ）及び（Ｂ）に示されるように、書き込み動作時のパルス幅と読み込み動作時のパルス幅とを変えることで、従来よりも短いサイクルでの動作を可能とし、高速な読み出し及び書き込み動作を実現できることになる。
【００３６】
図３は、本発明によるコラムアクセスパルス生成ユニット２４の第１の実施例を示す。図３のコラムアクセスパルス生成ユニット２４は、ＮＡＮＤ回路４０及び４１、インバータ４２乃至４８、ＮＭＯＳトランジスタ５０及び５１、ＰＭＯＳトランジスタ５２及び５３、及び複数対の抵抗Ｒ及び容量Ｃを含む。ＮＡＮＤ回路４０及び４１はＲＳフリップフロップを形成し、また抵抗Ｒ及び容量Ｃの対は遅延素子を形成する。
【００３７】
図４は、図３のコラムアクセスパルス生成ユニット２４の動作を説明するためのタイミングチャートを示す。以下に図３及び図４を参照して、図３のコラムアクセスパルス生成ユニット２４の動作を説明する。
初期状態に於て、ＮＡＮＤ回路４０及び４１からなるＲＳフリップフロップの一方の入力ノードＮ１はＨＩＧＨであり、もう一方の入力ノードｎ０１もＨＩＧＨである。またノードｎ０２及びｎ０３は各々、ＨＩＧＨ及びＬＯＷの状態にある。従って初期状態に於て、コラムアクセスパルス生成ユニット２４の出力ノードＮ３には、ノードｎ０２のＨＩＧＨをインバータ４２で反転したＬＯＷ信号が現われる。
【００３８】
この初期状態で、コラムアクセス信号として、ノードＮ１にＬＯＷのパルスが入力される。従って、ＲＳフリップフロップの入力ノードＮ１及びｎ０１は各々ＬＯＷ及びＨＩＧＨとなるので、ＲＳフリップフロップの出力であるノードｎ０２及びｎ０３は、各々ＬＯＷ及びＨＩＧＨとなる。ノードｎ０２の反転であるコラムアクセスパルス生成ユニット２４の出力ノードＮ３は、ＬＯＷからＨＩＧＨに変化する。
【００３９】
以後の動作は書き込み動作の場合と読み出し動作の場合によって異なる。
まず書き込み動作の場合について説明する。
書き込み動作の場合には、ノードＮ２に供給される読み出し／書き込み信号はＨＩＧＨである。従って、ＮＭＯＳトランジスタ５０及びＰＭＯＳトランジスタ５２がオンとなり導通される。またＮＭＯＳトランジスタ５１及びＰＭＯＳトランジスタ５３はオフである。
【００４０】
ノードｎ０３のＬＯＷからＨＩＧＨへの変化は、インバータ４３乃至４６及び抵抗Ｒと容量Ｃからなる遅延素子列を伝播していく。従ってノードｎ０４の電位は、ノードｎ０３の変化に遅延して、ＬＯＷからＨＩＧＨへ変化する。このノードｎ０４のＬＯＷからＨＩＧＨからへの変化は、ＮＭＯＳトランジスタ５０及びＰＭＯＳトランジスタ５２を介して、インバータ４７に供給される。これによって、インバータ４７の出力であるノードｎ０１の電位は、ＨＩＧＨからＬＯＷに変化する。
【００４１】
この時点では既に、ノードＮ１に供給されるコラムアクセス信号は、ＨＩＧＨに戻っている。従って、ＲＳフリップフロップの入力ノードＮ１及びｎ０１は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリップフロップの出力であるノードｎ０２及びｎ０３は、各々ＨＩＧＨ及びＬＯＷとなる。ノードｎ０２の反転であるコラムアクセスパルス生成ユニット２４の出力ノードＮ３は、ＨＩＧＨからＬＯＷに変化する。
【００４２】
このようにして書き込み動作の場合には、コラムアクセスパルス生成ユニット２４は、ノードｎ０３及びｎ０４の間を信号が伝達する時間に等しいパルス幅を有したパルス信号を生成することになる。
以下に読み出し動作の場合について説明する。
読み出し動作の場合には、ノードＮ２に供給される読み出し／書き込み信号はＬＯＷである。従って、ＮＭＯＳトランジスタ５１及びＰＭＯＳトランジスタ５３がオンとなり導通される。またＮＭＯＳトランジスタ５０及びＰＭＯＳトランジスタ５２はオフである。
【００４３】
ノードｎ０３のＬＯＷからＨＩＧＨへの変化は、インバータ４３乃至４６及び抵抗Ｒと容量Ｃからなる遅延素子列を伝播していく。従ってノードｎ０５の電位は、ノードｎ０３の変化に遅延して、ＬＯＷからＨＩＧＨへ変化する。このノードｎ０５のＬＯＷからＨＩＧＨからへの変化は、ＮＭＯＳトランジスタ５１及びＰＭＯＳトランジスタ５３を介して、インバータ４７に供給される。これによって、インバータ４７の出力であるノードｎ０１の電位は、ＨＩＧＨからＬＯＷに変化する。
【００４４】
この時点では既に、ノードＮ１に供給されるコラムアクセス信号は、ＨＩＧＨに戻っている。従って、ＲＳフリップフロップの入力ノードＮ１及びｎ０１は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリップフロップの出力であるノードｎ０２及びｎ０３は、各々ＨＩＧＨ及びＬＯＷとなる。ノードｎ０２の反転であるコラムアクセスパルス生成ユニット２４の出力ノードＮ３は、ＨＩＧＨからＬＯＷに変化する。
【００４５】
このようにして読み出し動作の場合には、コラムアクセスパルス生成ユニット２４は、ノードｎ０３及びｎ０５の間を信号が伝達する時間に等しいパルス幅を有したパルス信号を生成することになる。
上述のようにコラムアクセスパルス生成ユニット２４の第１の実施例に於ては、ＲＳフリップフロップをリセットする信号をインバータ、抵抗、及び容量より構成される遅延素子列から取り出して供給する際に、その取り出し位置を変化させることによって、読み出し動作時と書き込み動作時とでパルス幅を変化させることが出来る。
【００４６】
図５は、本発明によるコラムアクセスパルス生成ユニットの第２の実施例を示す。図５のコラムアクセスパルス生成ユニット２４Ａは、書き込み用パルス生成ユニット９０、読み出し用パルス生成ユニット９１、ＮＭＯＳトランジスタ８０及び８１、ＰＭＯＳトランジスタ８２乃至８５、インバータ８６、ＮＯＲ回路８７、インバータ８８を含む。
【００４７】
書き込み用パルス生成ユニット９０は、ＮＡＮＤ回路６０及び６１、インバータ６２乃至６５、及び複数対の抵抗Ｒ及び容量Ｃを含む。ＮＡＮＤ回路６０及び６１はＲＳフリップフロップを形成し、また抵抗Ｒ及び容量Ｃの対は遅延素子を形成する。
読み出し用パルス生成ユニット９１は、ＮＡＮＤ回路７０及び７１、インバータ７２乃至７７、及び複数対の抵抗Ｒ及び容量Ｃを含む。ＮＡＮＤ回路７０及び７１はＲＳフリップフロップを形成し、また抵抗Ｒ及び容量Ｃの対は遅延素子を形成する。
【００４８】
図５のコラムアクセスパルス生成ユニット２４Ａに於ては、書き込み用パルス生成ユニット９０或いは読み出し用パルス生成ユニット９１が、書き込み動作或いは読み出し動作に応じて選択的に動作する。ＮＭＯＳトランジスタ８０及び８１、ＰＭＯＳトランジスタ８２乃至８５、及びインバータ８６が、ノードＮ２に入力される読み出し／書き込み信号に応じて、書き込み用パルス生成ユニット９０或いは読み出し用パルス生成ユニット９１の何れかに、ノードＮ１に入力されるコラムアクセス信号を供給する。
【００４９】
書き込み動作の場合、ノードＮ２に入力される読み出し／書き込み信号はＨＩＧＨである。この時ＮＭＯＳトランジスタ８０及びＰＭＯＳトランジスタ８２がオンとなり導通され、またＰＭＯＳトランジスタ８４はオフであるので、読み出し／書き込み信号が、書き込み用パルス生成ユニット９０に供給される。またＮＭＯＳトランジスタ８１及びＰＭＯＳトランジスタ８３はオフであり、ＰＭＯＳトランジスタ８５がオンであるので、読み出し用パルス生成ユニット９１へは常時ＨＩＧＨ電位が供給される。従って書き込み用パルス生成ユニット９０が動作し、読み出し用パルス生成ユニット９１は非動作となる。
【００５０】
読み出し動作の場合、ノードＮ２に入力される読み出し／書き込み信号はＬＯＷである。この時ＮＭＯＳトランジスタ８１及びＰＭＯＳトランジスタ８３がオンとなり導通され、またＰＭＯＳトランジスタ８５はオフであるので、読み出し／書き込み信号が、読み出し用パルス生成ユニット９１に供給される。またＮＭＯＳトランジスタ８０及びＰＭＯＳトランジスタ８２はオフであり、ＰＭＯＳトランジスタ８４がオンであるので、書き込み用パルス生成ユニット９０へは常時ＨＩＧＨ電位が供給される。従って書き込み用パルス生成ユニット９０は非動作であり、読み出し用パルス生成ユニット９１が動作する。
【００５１】
図６は、図５のコラムアクセスパルス生成ユニット２４Ａの動作を説明するためのタイミングチャートを示す。以下に図５及び図６を参照して、図５のコラムアクセスパルス生成ユニット２４Ａの動作を説明する。
まず書き込み動作の場合について、書き込み用パルス生成ユニット９０の動作を説明する。
【００５２】
初期状態に於て、ＮＡＮＤ回路６０及び６１からなるＲＳフリップフロップの一方の入力ノードｎ０１はＨＩＧＨであり、もう一方の入力ノードｎ０５もＨＩＧＨである。またノードｎ０２及びｎ０３は各々、ＨＩＧＨ及びＬＯＷの状態にある。従って初期状態に於て、書き込み用パルス生成ユニット９０の出力は、ノードｎ０２のＨＩＧＨをインバータ６２で反転したＬＯＷ信号が現われる。
【００５３】
この初期状態で、コラムアクセス信号として、ノードｎ０１にＬＯＷのパルスが入力される。従って、ＲＳフリップフロップの入力ノードｎ０１及びｎ０５は各々ＬＯＷ及びＨＩＧＨとなるので、ＲＳフリップフロップの出力であるノードｎ０２及びｎ０３は、各々ＬＯＷ及びＨＩＧＨとなる。ノードｎ０２の反転である書き込み用パルス生成ユニット９０の出力は、従って、ＬＯＷからＨＩＧＨに変化する。
【００５４】
ノードｎ０３のＬＯＷからＨＩＧＨへの変化は、インバータ６３及び６４と抵抗Ｒ及び容量Ｃからなる遅延素子の列を伝播していく。従ってノードｎ０４の電位は、ノードｎ０３の変化に遅延して、ＬＯＷからＨＩＧＨへ変化する。このノードｎ０４のＬＯＷからＨＩＧＨからへの変化は、インバータ６５によって反転されるので、インバータ６５の出力であるノードｎ０５の電位は、ＨＩＧＨからＬＯＷに変化する。
【００５５】
この時点では既に、ノードｎ０１に供給されるコラムアクセス信号は、ＨＩＧＨに戻っている。従って、ＲＳフリップフロップの入力ノードｎ０１及びｎ０５は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリップフロップの出力であるノードｎ０２及びｎ０３は、各々ＨＩＧＨ及びＬＯＷとなる。ノードｎ０２の反転である書き込み用パルス生成ユニット９０の出力は、従って、ＨＩＧＨからＬＯＷに変化する。
【００５６】
以下に、読み出し動作の場合について、読み出し用パルス生成ユニット９１の動作を説明する。
初期状態に於て、ＮＡＮＤ回路７０及び７１からなるＲＳフリップフロップの一方の入力ノードｎ１１はＨＩＧＨであり、もう一方の入力ノードｎ１５もＨＩＧＨである。またノードｎ１２及びｎ１３は各々、ＨＩＧＨ及びＬＯＷの状態にある。従って初期状態に於て、読み出し用パルス生成ユニット９１の出力は、ノードｎ１２のＨＩＧＨをインバータ７２で反転したＬＯＷ信号が現われる。
【００５７】
この初期状態で、コラムアクセス信号として、ノードｎ１１にＬＯＷのパルスが入力される。従って、ＲＳフリップフロップの入力ノードｎ１１及びｎ１５は各々ＬＯＷ及びＨＩＧＨとなるので、ＲＳフリップフロップの出力であるノードｎ１２及びｎ１３は、各々ＬＯＷ及びＨＩＧＨとなる。ノードｎ１２の反転である読み出し用パルス生成ユニット９１の出力は、従って、ＬＯＷからＨＩＧＨに変化する。
【００５８】
ノードｎ１３のＬＯＷからＨＩＧＨへの変化は、インバータ７３乃至７６と抵抗Ｒ及び容量Ｃからなる遅延素子の列を伝播していく。従ってノードｎ１４の電位は、ノードｎ１３の変化に遅延して、ＬＯＷからＨＩＧＨへ変化する。このノードｎ１４のＬＯＷからＨＩＧＨからへの変化は、インバータ７５によって反転されるので、インバータ７５の出力であるノードｎ１５の電位は、ＨＩＧＨからＬＯＷに変化する。
【００５９】
この時点では既に、ノードｎ１１に供給されるコラムアクセス信号は、ＨＩＧＨに戻っている。従って、ＲＳフリップフロップの入力ノードｎ１１及びｎ１５は各々ＨＩＧＨ及びＬＯＷとなるので、ＲＳフリップフロップの出力であるノードｎ１２及びｎ１３は、各々ＨＩＧＨ及びＬＯＷとなる。ノードｎ１２の反転である読み出し用パルス生成ユニット９１の出力は、従って、ＨＩＧＨからＬＯＷに変化する。
【００６０】
書き込み用パルス生成ユニット９０と読み出し用パルス生成ユニット９１の出力は、ＮＯＲ回路８７及びインバータ８８によって、ＯＲ論理が取られる。従って、書き込み用パルス生成ユニット９０と読み出し用パルス生成ユニット９１とのうちで動作しているほうのユニットからの出力が、コラムアクセスパルス生成ユニット２４Ａの出力としてノードＮ３に与えられる。
【００６１】
このようにして書き込み動作の場合には、コラムアクセスパルス生成ユニット２４Ａは、ノードｎ０３及びｎ０４の間を信号が伝達する時間に等しいパルス幅を有したパルス信号を生成することになる。また読み出し動作の場合には、コラムアクセスパルス生成ユニット２４Ａは、ノードｎ１３及びｎ１４の間を信号が伝達する時間に等しいパルス幅を有したパルス信号を生成することになる。
【００６２】
上述のようにコラムアクセスパルス生成ユニットの第２の実施例に於ては、異なったパルス幅のパルス信号を生成する書き込み用パルス生成ユニット及び読み出し用パルス生成ユニットを設け、何れかのユニットを選択的に動作させることによって、読み出し動作時と書き込み動作時とでパルス幅を変化させることが出来る。
【００６３】
上述のようにして図３或いは図５の回路によって生成されたパルス信号が、図１のコラムデコーダ２１に供給される。
図７はコラムデコーダ２１の回路構成の一例を示す。図７のコラムデコーダ２１は従来技術の範囲内であり、供給されるパルス信号のパルス幅が、書き込み動作時と読み出し動作時で変化する点だけが従来とは異なる。
【００６４】
図７のコラムデコーダ２１は、ＮＡＮＤ回路１０１−１乃至１０１−ｎ、インバータ１０２−１乃至１０２−ｎ、及びインバータ１０３乃至１０６を含む。インバータ１０３乃至１０６は、アドレス信号Ｙ０乃至Ｙ３を受け取り、それらの信号を反転する。アドレス信号Ｙ０乃至Ｙ３とそれらの反転信号との適当な組み合わせが、ＮＡＮＤ回路１０１−１乃至１０１−ｎの各々に入力される。またＮＡＮＤ回路１０１−１乃至１０１−ｎの各々は更に、コラムアクセスパルス生成ユニット２４（或いは２４Ａ）からのパルス信号を入力として受け取る。
【００６５】
例えばＮＡＮＤ回路１０１−２は、アドレス信号（Ｙ３，Ｙ２，Ｙ１，Ｙ０）が（０，０，０，１）の場合に選択される。選択されたＮＡＮＤ回路１０１−２は更なる入力であるパルス信号を通過させ、このパルス信号が図１のコラム撰択線１６を介してコラムゲートトランジスタに供給される。
図８（Ａ）は、アドレス信号のタイミングとパルス信号のタイミングとを示し、図８（Ｂ）は、コラムデコーダ２１から出力されるコラム撰択のためのパルス信号を示す。図８（Ａ）に示されるように、パルス信号はアドレス信号が有効である期間内に収まるように生成される。即ち、読み出し動作時であっても書き込み動作時であっても、パルス信号はアドレス信号の有効期間内に収まるようにＨＩＧＨとなるので、パルス信号は元のパルス幅を保ったままでコラム選択線１６に供給される。
【００６６】
図９はコラムデコーダ２１の回路構成の別の一例を示す。図９のコラムデコーダ２１は従来技術の範囲内であり、供給されるパルス信号のパルス幅が、書き込み動作時と読み出し動作時で変化する点だけが従来とは異なる。
図９のコラムデコーダ２１は、ＮＡＮＤ回路１１１−１乃至１１１−ｎ、インバータ１１２−１乃至１１２−ｎ、ＮＡＮＤ回路１１３−１乃至１１３−８、インバータ１１４−１乃至１１４−８、及びインバータ１１５乃至１１８を含む。インバータ１１５乃至１１８は、アドレス信号Ｙ０乃至Ｙ３を受け取り、それらの信号を反転する。アドレス信号Ｙ０乃至Ｙ３とそれらの反転信号との適当な組み合わせが、ＮＡＮＤ回路１１３−１乃至１１３−８の各々に入力される。これによってアドレス信号Ｙ０及びＹ１の２ビットのデコード結果が、ＮＡＮＤ回路１１３−１乃至１１３−４のうちの一つを選択し、アドレス信号Ｙ２及びＹ３の２ビットのデコード結果が、ＮＡＮＤ回路１１３−５乃至１１３−８のうちの一つを選択する。
【００６７】
ＮＡＮＤ回路１１３−１乃至１１３−４は更に、コラムアクセスパルス生成ユニット２４（或いは２４Ａ）からのパルス信号を入力として受け取る。従ってパルス信号がＨＩＧＨの場合のみ、ＮＡＮＤ回路１１３−１乃至１１３−４のうちのデコード選択された回路が、パルス信号（の反転）を出力する。
ＮＡＮＤ回路１１３−１乃至１１３−８の出力は、インバータ１１４−１乃至１１４−８によって反転される。インバータ１１４−１乃至１１４−８の出力の適当な組み合わせが、ＮＡＮＤ回路１１１−１乃至１１１−ｎに供給される。従って、アドレス信号Ｙ０乃至Ｙ３のデコード結果に基づいて、ＮＡＮＤ回路１１１−１乃至１１１−ｎのうちの一つが選択される。この選択されたＮＡＮＤ回路の出力は、パルス信号の反転となり、これがインバータ１１２−１乃至１１２−ｎの一つによって更に反転されて、パルス信号としてコラム撰択線１６（図１）に供給される。
【００６８】
図９の回路に於ても、図８（Ａ）に示されるように、パルス信号はアドレス信号が有効である期間内に収まるように生成される。即ち、読み出し動作時であっても書き込み動作時であっても、パルス信号はアドレス信号の有効期間内に収まるようにＨＩＧＨとなるので、パルス信号は元のパルス幅を保ったままでコラム選択線１６に供給される。
【００６９】
上述の説明は実施例に基づいて説明されたが、本発明は実施例に限定されることなく、特許請求の範囲に示される範囲内で、様々な修正・変更を加えることが出来る。
【００７０】
【発明の効果】
本発明に於ては、ゲートの導通期間をデータ書き込み時及びデータ読み出し時で変化させる制御手段が設けられているので、データ読み出し動作期間の長さ及びデータ書き込み動作期間の長さに対する相反する要求を解消し、高い周波数での高速な動作を可能にすることが出来る。
【００７１】
即ち、書き込みのために必要なデータ信号の電圧波形は大きな電圧振幅を有するために、イコライズによってデータバスを同電位にするためには比較的長い時間を必要とする。本発明に於ては、書き込み動作時には比較的短いゲート導通時間を用いることが出来るので、次サイクルに移る前に大きな電圧振幅を完全にイコライズすることが出来る。
【００７２】
また読み出し動作の際にはデータ信号の電圧振幅が徐々に増幅されるために、十分な電圧振幅まで増幅するためには比較的長い時間を必要とし、更に長い期間データ信号が保持されたほうが、十分な動作タイミングのマージンを提供できるので好ましい。本発明に於ては、読み出し動作時には比較的長いゲート導通時間を用いることが出来るので、読み出し動作に対して十分に長い動作時間を設定することが出来る。
【００７３】
仮に書き込み動作時及び読み出し動作時のパルス幅を同一にしようとすると、書き込み動作時に十分なイコライズ時間が取れないか、読み出し動作時に十分な読み出し動作時間が取れないことになる。しかし上記本発明に於ては、書き込み動作時のゲート導通時間と読み込み動作時のゲート導通時間とを変えることで、従来よりも短いサイクルでの動作を可能とし、高速な読み出し及び書き込み動作を実現できる。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭの実施例を示す図である
【図２】（Ａ）は、書き込み動作の場合に生成されるパルス信号を示す図であり、（Ｂ）は、読み出し動作の場合に生成されるパルス信号を示す図である。
【図３】図１のコラムアクセスパルス生成ユニットの第１の実施例を示す図である。
【図４】図３のコラムアクセスパルス生成ユニットの動作を説明するためのタイミングチャートである。
【図５】図１のコラムアクセスパルス生成ユニットの第２の実施例を示す図である。
【図６】図５のコラムアクセスパルス生成ユニットの動作を説明するためのタイミングチャートである。
【図７】図１のコラムデコーダの回路構成の一例を示す図である。
【図８】（Ａ）はアドレス信号のタイミングとパルス信号のタイミングとを示すタイムチャートであり、（Ｂ）はコラムデコーダから出力されるコラム撰択のためのパルス信号を示すタイムチャートである。
【図９】図１のコラムデコーダの回路構成の別の一例を示す図である。
【符号の説明】
１０  ワード撰択線
１１  メモリセル
１２  セルトランジスタ
１３  センスアンプ
１４、１５  コラムゲートトランジスタ
１６  コラム撰択線
２０  ワードデコーダ
２１  コラムデコーダ
２２  読み出しアンプ／書き込みバッファ
２３  センスアンプ制御ユニット
２４  コラムアクセスパルス生成ユニット
２５  データ入出力バッファ
２６  コマンド制御ユニット
２７  アドレスバッファ
２８  データパッド
２９  コントロールパッド
３０  アドレスパッド
３１  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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