(57)【特許請求の範囲】
【請求項１】
基板表面上に被加工膜を形成し、前記被加工膜上にガラス転移温度Ｔｃｂ1である第１化学増幅レジスト膜を形成する工程と、
前記第１化学増幅レジスト膜上にマスクを配置し、前記マスクを介して前記第１化学増幅レジストを露光する工程と、
前記露光工程の後、前記第１化学増幅レジストを現像し、前記基板表面上に線状もしくは点状の第１レジストパターンを形成する工程と、
前記第１レジストパターンに対して電子ビーム線を照射することによって架橋反応を生じさせ、該架橋反応によって前記ガラス転移温度Ｔｃｂ1をガラス転移温度Ｔｃａ1へと上昇させる工程と、
前記電子ビーム線を照射した前記第１レジストパターンに対して、温度Ｔ1（Ｔｃｂ1≦Ｔ1＜Ｔｃａ1）にてベーク処理を行い、前記第１レジストパターンを前記第１レジストパターンの有するパターン幅以下のパターン幅を有する線状もしくは点状の第２レジストパターンへと縮小させる工程と、
前記第２レジストパターンをマスクとして前記被加工膜をパターニングし、パターニングされた前記被加工膜よりなる前記ゲート電極を形成する工程と
を有することを特徴とするゲート電極の形成方法。
【請求項２】
請求項１記載のゲート電極の形成方法において、前記露光工程には、エキシマレーザが用いられていることを特徴とするゲート電極の形成方法。
【請求項３】
請求項１記載のゲート電極の形成方法において、前記電子ビーム線の波長が１００〜３００ｎｍであることを特徴とするゲート電極の形成方法。
【請求項４】
請求項１記載のゲート電極の形成方法において、前記露光工程は、前記第１レジストパターンの繰り返し部分を部分的に一括して行われることを特徴とするゲート電極の形成方法。
【請求項５】
請求項１記載のゲート電極の形成方法において、前記ガラス転移温度Ｔｃｂ1をガラス転移温度Ｔｃａ1へと上昇させる工程は、前記第１レジストパターン中における高分子材料を架橋させることにより行われることを特徴とするゲート電極の形成方法。
【請求項６】
請求項１記載のゲート電極の形成方法は、さらに、前記ベーク処理工程における加熱温度と、前記ベーク処理工程による前記第１レジストパターンのパターン幅の縮小率との関係を求める工程を有し、前記ベーク温度はパターン幅の縮小率との関係により決定されることを特徴とするゲート電極の形成方法。
【請求項７】
基板表面上に被加工膜を形成し、前記被加工膜上にガラス転移温度Ｔｃｂ1である第１化学増幅レジスト膜を形成する工程と、
前記第１化学増幅レジスト膜上にマスクを配置し、前記マスクを介して前記第１化学増幅レジストを露光する工程と、
前記露光工程の後、前記第１化学増幅レジストを現像し、前記基板表面上に線状もしくは点状の第１レジストパターンを形成する工程と、
前記第１レジストパターンに対して電子ビーム線を照射することによって架橋反応を生じさせ、該架橋反応によって前記ガラス転移温度Ｔｃｂ1をガラス転移温度Ｔｃａ1へと上昇させる工程と、
前記電子ビーム線を照射した前記第１レジストパターンに対して、温度Ｔ1（Ｔｃｂ1≦Ｔ1＜Ｔｃａ1）にてベーク処理を行い、前記第１レジストパターンを前記第１レジストパターンの有するパターン幅以下のパターン幅を有する線状もしくは点状の第２レジストパターンへと縮小させる工程と、
前記第２レジストパターンをマスクとして前記被加工膜をパターニングし、パターニングされた前記被加工膜よりなる前記ゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記基板表面に不純物を注入し、前記基板表面上にＭＯＳＦＥＴを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項８記載の半導体装置の製造方法は、さらに
前記ＭＯＳＦＥＴが形成された前記基板表面上に前記ＭＯＳＦＥＴと電気的に接続される導電膜を形成し、前記導電膜上にガラス転移温度Ｔｃｂ2の第２化学増幅レジスト膜を形成する工程と、
前記第２化学増幅レジスト膜上にマスクを配置し、前記マスクを介して前記第２化学増幅レジストを露光する工程と、
前記露光工程の後、前記第２化学増幅レジストを現像し、前記基板表面上に線状もしくは点状の第３レジストパターンを形成する工程と、
前記第３レジストパターンに対して電子ビーム線を照射し、前記ガラス転移温度Ｔｃｂ2をガラス転移温度Ｔｃａ2へと上昇させる工程と、
前記電子ビーム線を照射した前記第３レジストパターンに対して、温度Ｔ2（Ｔｃｂ2≦Ｔ2＜Ｔｃａ2）にてベーク処理を行い、前記第３レジストパターンを前記第３レジストパターンの有するパターン幅以下のパターン幅を有する線状もしくは点状の第４レジストパターンへと縮小させる工程と、
前記第４レジストパターンをマスクとして前記導電膜をパターニングし、前記ＭＯＳＦＥＴと電気的に接続される配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載のゲート電極の形成方法において、
前記ベーク処理の温度Ｔ1は、２００℃以上であることを特徴とするゲート電極の形成方法。
【請求項１０】
請求項７記載のゲート電極の形成方法において、
前記ベーク処理の温度Ｔ1は、２００℃以上であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に、半導体素子などの製造工程における微細加工に用いられるパターン形成方法に関するものである。
【０００２】
【従来の技術】
半導体装置における一般的なパターン形成方法では、まず、半導体基板上の全面に、パターン形成を行う被加工膜が形成され、その被加工膜上の全面にフォトレジスト膜が塗布される。次に、公知のフォトリソグラフィ技術により、フォトレジスト膜がパターニングされる。このパターニングされたレジストパターンがマスクとして用いられ、下地膜である被加工膜がエッチング加工される。その後、レジスト膜が除去され、半導体基板上に被加工膜のパターンが形成される。
【０００３】
近年の半導体素子における集積度の増加に伴い、半導体素子の最小線幅の微細化が要求されている。このような要求を満たす場合、微細なレジストパターンの形成が重要であるが、従来のフォトリソグラフィ技術においては、レジストパターン形成時に用いる露光波長による解像限界が存在するため、解像限界以上の微細化要求に応えられないといった問題が生じていた。
【０００４】
上記のような問題点を改善するための方法として、従来、例えば、下記の特許文献１に示されるようなレジストパターン形成方法があった。
【０００５】
【特許文献１】
特開２００２−２３３９０号公報
以下、上記公報に記載された従来技術を説明する。
【０００６】
上記公報に記載されたレジストパターンの微細化技術は、まず、リソグラフィ工程において最終的な仕上がり目標値（目標寸法）よりも大きな寸法を有するレジストパターンを形成する。その後、レジストパターンに対してアッシングを行い、所望の寸法（目標寸法）までレジストパターンを微細化することで、露光波長による解像限界以下の寸法を有するレジストパターンを得るものである。
【０００７】
【発明が解決しようとする課題】
しかしながら、レジストパターンをアッシングにて微細化させる従来のレジストパターンの微細化技術では、レジストパターンに対するアッシング時に、チャンバー内の雰囲気の差異や化学種の変動に起因するプラズマの不均一性が生じてしまうといった問題があった。その結果、ウエハ面内、および複数のウエハ間で寸法変換差が変動し易く、アッシング後のレジストパターン寸法にばらつきが生じていた。つまり、従来におけるレジストパターンの微細化技術では、高精度な寸法制御が困難であり、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題が生じていた。
【０００８】
本発明は、上記のような問題点を解決するために成されたものであり、基板上に形成されたレジストパターンを、リソグラフィの限界を超えて、容易に寸法制御良く微細化することのできるレジストパターンの形成方法を提供することを目的とする。さらに、それを用いた半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るパターン形成方法は、基板表面上に被加工膜を形成し、被加工膜上にレジスト膜を形成する工程と、基板表面上にマスクを配置し、マスクを介してレジスト膜に第１のエネルギー線を照射する工程と、第１のエネルギー線を照射した後、レジスト膜を現像し、基板表面上に第１のレジストパターンを形成する工程と、マスクを介さずに、第１のレジストパターンに対して第２のエネルギー線を照射する工程と、第２のエネルギー線を照射した後、第１のレジストパターンに対して熱処理を行い、第１のレジストパターンよりも小さい第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとし、被加工膜をパターニングする工程とから構成されるものである。
【００１０】
本構成により、容易に寸法制御良く微細化することのできるレジストパターンの形成方法が提供され、結果として、寸法精度が劣化することによって生じる、チップ信頼性の低下や歩留まりの低下といった課題を回避することが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明の第１の実施形態について図面を参照して詳細に説明する。
【００１２】
図１（ａ）〜（ｅ）は、第１の実施形態におけるパターン形成方法の各工程断面図である。
【００１３】
第１の実施形態におけるパターン形成方法では、まず、図１（ａ）に示されるように、例えば、後に、その表面にトランジスタ等の半導体素子が形成されるシリコン（Ｓｉ）基板１０１を準備する。その後、基板１０１表面上に、被加工膜である下地膜１０２を形成する。この下地膜１０２はパターニングされて、例えばトランジスタのゲート電極や配線等となるものであり、例えば、ポリシリコンや金属等の導電膜により構成されている。次に、下地膜１０２上の全面に約６０ｎｍ程度の膜厚の反射防止膜１０３を形成する。反射防止膜１０３上に、第１のエネルギー線の照射によりパターニングされるポジ型化学増幅レジスト（ＳＩＰＬＥＹ社製のＫｒＦ用ポジレジストＵＶ１１３）を約４３０ｎｍ程度の膜厚で塗布し、約１００℃程度の温度にてベーク処理を行う。これらの工程により、レジスト膜１０４、反射防止膜１０３および下地膜１０２が表面上に形成された基板１０１が準備される。
【００１４】
その後、下地膜１０２、反射防止膜１０３およびレジスト膜１０４を順次形成した基板１０１の上方に、所望のパターンが描かれたマスク１０５を配置し、マスク１０５を介して第１のエネルギー線、例えばＫｒＦエキシマレーザ（λ＝２４８ｎｍ）１０６を照射することで、マスク１０５上のパターンをレジスト膜１０４に転写する。
【００１５】
本実施形態では、基板１０１上に光の透過率が約６％程度のハーフトーンマスクを配置し、約３０ｍＪ／ｃｍ２程度のエネルギー量にてＫｒＦエキシマレーザの照射を行う。また、本実施形態における照射工程においては、開口数（ＮＡ：ｎｕｍｅｒｉｃａｌ ａｐｅｒｔｕｒｅ）＝０．６０，２／３輪帯照明のＫｒＦエキシマレーザ露光装置を使用する。
【００１６】
第１のエネルギー線であるＫｒＦエキシマレーザ１０６を照射した後、感光させたレジスト膜１０４を約２．３８％程度のテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）にて現像し、図１（ｂ）に示すように、反射防止膜１０３上にレジストパターン１０４１を形成する。反射防止膜１０３上に形成されたレジストパターン１０４１の幅Ｗ１は約１６０ｎｍ程度である。レジストパターン幅Ｗ１は、使用するＫｒＦエキシマレーザ露光装置のパターン形成条件等によって適宜決定される。
【００１７】
ポジ型レジストを用いた本実施形態においては、第１のエネルギー線を照射した領域が酸を触媒とする分解反応により溶易性となり、後の現像工程を経て、第１のレジストパターン１０４１を形成する。すなわち、第１のエネルギー線が照射された領域のレジスト膜１０４にエネルギーが吸収されて、酸を発生し、その酸を触媒として用いることで、レジスト膜１０４に含まれる高分子材料の分解反応を生じさせる。こうして、易溶性となったレジスト膜１０４を現像液にて除去することで、第１のレジストパターン１０４１を得る。
【００１８】
その後、マスク１０５を除去し、図１（ｃ）に示すように、マスク１０５を介さずに基板１０１上方から第１のレジストパターン１０４１に対して第２のエネルギー線である電子ビーム線（ＥＢ）（λ＝約１００ｎｍ）１０７の照射を行う。このとき、第２のエネルギー線の電子ビーム線については、少なくとも約２ｍＣ／ｃｍ２程度以上、望ましくは約２．８ｋｅＶ、約４ｍＣ／ｃｍ２程度のエネルギー量にて照射を行う。この第１のレジストパターン１０４１に対する第２のエネルギー線の照射により、第１のレジストパターン１０４１中には架橋反応が引き起こされる。
【００１９】
第１のエネルギー線にてパターニングを行い、第２のエネルギー線の照射にて架橋反応を生じさせるような本実施形態のパターン形成方法においては、第２のエネルギー線照射による架橋反応の影響により、第２のエネルギー線照射後のレジストパターンにおけるガラス転移転温度Ｔｃａが、第２のエネルギー線照射前のレジストパターンにおけるガラス転移温度Ｔｃｂよりも上昇する。ＫｒＦ用ポジ型レジスト（ＵＶ１１３）をレジスト膜１０４として使用する本実施形態では、第１のエネルギー線（ＫｒＦエキシマレーザ）の照射によるパターン形成後、約１５０℃程度であったガラス転移温度Ｔｃｂが、第２のエネルギー線（電子ビーム線）照射の後には、約３５０℃以上のガラス転移温度Ｔｃａへと変化する。
【００２０】
そのため、本実施形態のパターン形成方法によれば、第２のエネルギー照射を行わない従来のパターン形成方法では、レジストパターンの熱だれ等によるパターンの形状劣化のため不可能であったガラス転移温度（Ｔｂｃ＝１５０℃）以上の高温ベーク処理も可能となる。
【００２１】
ここで、図２を用い、架橋反応を生じさせる第２のエネルギー線を照射したレジストパターンの寸法縮小量とベーク処理時におけるベーク温度との関係について説明する。
【００２２】
図２は、第２のエネルギー線である電子ビーム線を照射したＫｒＦ用ポジ型化学増幅レジスト（ＵＶ１１３）におけるレジストパターンの寸法縮小量とベーク温度との関係を示すグラフである。
【００２３】
ベーク温度を５０℃間隔で２００℃から３５０℃へと変化させてベーク処理を行い、各ベーク温度におけるレジストパターンの寸法縮小量の測定を行った。これらの測定結果をプロットすることで、レジストパターンの寸法縮小量とベーク処理時におけるベーク温度との関係を示す図２を得た。
【００２４】
第１のレジストパターン１０４１形成後、第２のエネルギー線を照射することで架橋反応を生じさせるレジストパターンの寸法縮小量は、図２より、その後に行われるベーク温度に比例して増加していくことが判る。本実施形態にて使用したＫｒＦエキシマレーザ用ポジ型レジスト（ＵＶ１１３）のレジストパターンでは、約０．１４ｎｍ／℃程度のシュリンク特性を有する。
【００２５】
つまり、ポジ型レジスト（ＵＶ１１３）をレジスト膜１０４の材料として使用する本実施形態のパターン形成方法では、架橋反応後のレジストパターンに対するベーク温度を、レジストパターンの寸法縮小量に応じて、適宜設定することにより、所望の寸法Ｗ２を有する微細レジストパターンを形成することが可能となる。
【００２６】
本実施形態では、図１（ｄ）に示すように、第２のエネルギー線を照射し、レジストパターン１０４１に架橋反応を生じさせた後、公知のホットプレートにて、３５０℃、６０秒間の加熱１０８を行う。これにより、反射防止膜１０３上に、１６０ｎｍ幅のレジストパターン１０４１が約２７．１ｎｍ程度縮小されて微細化された幅Ｗ２の第２のレジストパターン１０４２を形成する。
【００２７】
最後に、図１（ｅ）に示すように、反射防止膜１０３上に形成された第２のレジストパターン１０４２をマスクとして、反射防止膜１０３および下地膜１０２の異方性エッチング１０９を行い、下地膜の微細パターン１１０を形成する。
【００２８】
以上のような、マスクを介して第１のエネルギー線を照射することでレジストパターンを形成し、その後、形成されたレジストパターンに対して、さらにレジストパターンのガラス転移温度を上昇させる第２のエネルギー線の照射を行う本実施形態のパターン形成方法では、第２のエネルギー線照射後の高温ベーク処理にて、レジストパターンの等方的な膜減りが観察される。これは、第２のエネルギー線照射によってレジストパターン１０４１中の高分子材料に引き起こされる架橋反応、自由体積の減少、残留溶媒の揮発等に依るものである。
【００２９】
本実施形態では、第２のエネルギー線照射後のレジストパターンに対する、ベーク時間またベーク温度を、架橋反応等によるレジストパターンの寸法縮小量に基づいて、適宜設定することで、基板上に形成されたレジストパターンを、リソグラフィの限界を超えて、容易に寸法制御良く微細化することを実現している。
【００３０】
つまり、第２のエネルギー線照射後のレジストパターンに対するベーク時間またベーク温度を制御することによりレジストパターンの微細化を実現する本実施形態のパターン形成方法によれば、従来のレジストパターン微細化技術にて用いられていたドライエッチング技術を使用することなく、リソグラフィの限界を超えた寸法のレジストパターンを形成することが可能となる。その結果、ウエハ面内およびウエハ間のレジストパターンの寸法精度について高精度な寸法制御が可能となり、従来のレジストパターン微細化技術にて生じていた、レジストパターンの寸法制御の困難性、寸法精度の劣化に伴う信頼性や歩留まりの低下といった課題を回避することが可能となる。
【００３１】
また、本実施形態のパターン形成方法においては、第２のエネルギー線照射後のレジストパターンに対するベーク温度とレジストパターンの寸法縮小量との間に存在する比例の関係に基づき、ベーク処理の条件を設定することが可能となるため、複雑な工程を増やすこと無く、微細な所望寸法のレジストパターンを得ることが可能となる。
【００３２】
さらに、例えば、現在市販されているレジスト塗布、現像装置に搭載されているホットプレートの面内の温度差としては、レンジで０．５℃程度あるのが現状であるが、この程度の分布があった場合でもウエハ面内のレンジで約０．０５ｎｍ程度の寸法シュリンク量の差としかならないため、非常に高い寸法制御性が得られる。
【００３３】
加えて、本実施形態におけるパターン形成方法では、レジストパターン１０４１を得るための第１のエネルギー線としては、ある波長（本実施形態では、ＫｒＦエキシマレーザ（λ＝２４８ｎｍ））を光源とした一括縮小投影露光を用いることが可能である。一括縮小投影露光とは、マスク上に形成されたレチクルのパターンを縮小して順次基板上のレジスト膜を露光するものであり、短時間での加工、高いスループットを可能とする。そのため、この一括縮小投影露光を本実施形態における第１のレジストパターンの形成に用いれば、高いスループットを維持しつつ、微細化されたレジストパターンを短時間で得ることが可能となる。
【００３４】
なお、本実施形態におけるパターン形成方法においては、第１のエネルギー線にＫｒＦエキシマレーザ、第２のエネルギー線に電子ビーム線を用いた場合を例に挙げて説明を行った。しかし、本発明に用いられる各エネルギー線は、これらのものに限られるものではない。
【００３５】
第１のエネルギー線としては、基板上に形成されたレジスト膜にパターンを形成することができるものであればよく、例えば、ＡｒＦエキシマレーザ、ＥＢ、Ｆ２エキシマレーザ、ＥＵＶ（極紫外線）、Ｘ線、ｉ線、ｇ線等も用いることが可能である。
【００３６】
さらに、第２のエネルギー線としては、第１のエネルギー線により感光されるレジスト膜に対して架橋反応を生じさせ、レジスト膜のガラス転移温度を上昇させるものであればよく、例えば、λ＝１００〜３００ｎｍ程度のエネルギー線、例えば紫外線等を用いることができる。
【００３７】
また、本実施形態におけるパターン形成方法では、下地膜のパターニングを行うレジスト膜として、ポジ型化学増幅レジスト膜を用いた場合を例に挙げて説明を行ったが、このような種類のレジスト膜に限られるものではなく、ネガ型化学増幅型レジストも本実施形態にて用いることができる。
【００３８】
次に、第１の実施形態におけるパターン形成方法を用いた半導体装置の製造方法について、説明を行う。
【００３９】
図３（ａ）〜（ｇ）は、集積回路装置を構成する半導体素子の１つであるＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の製造方法の各工程を示す工程断面図である。以下、約１３０ｎｍ程度のゲート長を有するＭＯＳＦＥＴを製造する場合を例に挙げて説明を行う。
【００４０】
図３（ａ）に示すように、例えばシリコン等よりなるｐ型半導体基板２０１上に素子分離領域として酸化シリコン膜２０２を公知の選択酸化法（ＬＯＣＯＳ法：ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）等により形成する。
【００４１】
その後、図３（ｂ）に示すように、酸化シリコン膜２０２が形成された半導体基板２０１上に、ゲート絶縁膜２０３、多結晶シリコン膜２０４、反射防止膜２０５およびレジスト膜２０６を順次形成する。多結晶シリコン膜２０４は、化学気相成長法（ＣＶＤ法：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ法）により形成され、後に加工されて、トランジスタのゲート電極２１１となる。また、下地膜である多結晶シリコン膜２０４上に形成されるレジスト膜２０６には、先の第１の実施形態におけるパターン形成方法にて用いられたレジスト膜１０４と同様のものを用いることができる。本ＭＯＳＦＥＴのゲート電極の製造工程では、反射防止膜２０５上に、例えば、ＳＩＰＬＥＹ社製のＫｒＦ用ポジ型化学増幅レジストＵＶ１１３を約４３０ｎｍ程度の膜厚で回転塗布し、プリベークを１００℃、２分間行うことでレジスト膜２０６を形成する。
【００４２】
次に、図３（ｃ）に示すように、レジスト膜２０６上に、所望のパターンが描かれたマスク２０７を配置し、マスク２０７を介して第１のエネルギー線である、ＫｒＦエキシマレーザ（λ＝２４８ｎｍ）２０８を照射する。
【００４３】
ここでも、開口数（ＮＡ：ｎｕｍｅｒｉｃａｌ ａｐｅｒｔｕｒｅ）＝０．６０，２／３輪帯照明のＫｒＦエキシマレーザ露光装置を用いて露光を行い、約３０ｍＪ／ｃｍ２程度のエネルギー量にてＫｒＦエキシマレーザの照射を行う。また、基板１０１上方には、光透過率が６％程度のハーフトーンマスクを配置し、ＫｒＦエキシマレーザの照射を行う。
【００４４】
第１のエネルギー線であるＫｒＦエキシマレーザ２０８を照射した後、感光させたレジスト膜２０６を約２．３８％程度のテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）にて現像し、図３（ｃ）に示すように、反射防止膜２０５上に第１のレジストパターン２０６１を形成する。このときのレジストパターン２０６１の幅Ｗ１は、目標ゲート長寸法の１３０ｎｍに比べて約２０ｎｍ程度長い幅Ｗ１＝１５０ｎｍ程度となっている。レジストパターン２０６１の幅Ｗ１は、後に施される熱処理等の条件によって決定される。
【００４５】
次に、マスク２０７を除去した後、図３（ｄ）に示すように、第１のエネルギー線にて露光されたレジストパターン２０６１に対して第２のエネルギー線である電子ビーム線（ＥＢ）（λ＝１００ｎｍ）２０９の照射を行う。このとき、少なくとも約２ｍＣ／ｃｍ２程度以上、望ましくは約２．８ｋｅＶ、約４ｍＣ／ｃｍ２程度のエネルギー量にて電子ビーム線の照射を行う。この第２のエネルギー線の照射により、レジストパターン２０６１中には架橋反応が生じる。
【００４６】
その後、図３（ｅ）に示すように、第２のエネルギー線を照射したレジストパターン２０６１を、公知のホットプレートにて加熱２１０し、ベーク処理を行う。このときのレジストパターン２０６１に対するベーク条件は、予め求めておいた第２のエネルギー線照射後のレジストパターン２０６１の寸法縮小率と熱処理温度との関係（シュリンク特性）に基づき適宜設定される。ポジ型レジスト（ＵＶ１１３）を使用する本ＭＯＳＦＥＴの製造方法においては、レジストパターン２０６１の幅Ｗ１が１５０ｎｍ、目標ゲート長寸法が１３０ｎｍであるため、予め求めておいた図２のシュリンク特性により、約３００℃、６０秒間のベーク処理を行う。
【００４７】
この処理により、レジストパターン２０６１は約２０ｎｍ程度微細化され、反射防止膜２０５上には、幅Ｗ２が約１３０ｎｍ程度の第２のレジストパターン２０６２が形成される。
【００４８】
第２のレジストパターン２０６２形成後、図３（ｆ）に示すように、微細化されたレジストパターン２０６２をマスクとして、反射防止膜２０５、下地膜である多結晶シリコン膜２０４およびゲート絶縁膜２０３に対して異方性エッチング２１２を行い、所望のゲート長（１３０ｎｍ）を有するゲート電極２１１を半導体基板２０１上に形成する。
【００４９】
図３（ｆ）に示す工程後は、通常のＭＯＳＦＥＴの製造工程と同様に、イオン打ち込み装置により、ｎ型不純物であるヒ素（Ａｓ＋）をゲート電極２１１をマスクとして半導体基板２０１に注入し、半導体基板２０１表面にｎ型拡散層２１２を形成する。その後、ホットキャリヤー効果等を抑制するためのドレイン電界を緩和するＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を形成するため、ゲート電極２１１を含む半導体基板２０１上にＣＶＤ法等により形成されたシリコン酸化膜よりなるサイドウォール２１３を形成する。このサイドウォール２１３が形成されたゲート電極２１１をマスクとし、イオン打ち込み装置を用いて、ｎ型不純物であるヒ素（Ａｓ＋）２１４を半導体基板２０１に注入する。これにより、ｎ＋型拡散層が形成され、ＬＤＤ構造を有するソース／ドレイン領域２１５を半導体基板２０１表面に形成する。以上の工程により、所望のゲート長を有するＭＯＳＦＥＴが実現される。
【００５０】
上記にて詳細に説明したように、本発明におけるパターン形成方法を用いた半導体装置の製造方法によれば、高い処理速度（高スループット）で、高い寸法制御性をもつ半導体装置を製造することが可能となる。
【００５１】
また、上記の半導体装置の製造方法においては、ＭＯＳＦＥＴの一部であるゲート電極を形成する際のパターン形成方法を例に挙げて説明を行ったが、その他の部分の形成、例えば、半導体基板２０１表面に形成された素子と電気的な接続をとるための配線形成工程等においても適用することも可能である。このときパターニングされる下地層は配線を構成する、例えばＡｌ膜等よりなる導電膜となる。
【００５２】
もちろん配線形成工程にて本発明のパターン形成方法を適用した場合においても、ＭＯＳＦＥＴの製造方法の場合と同様に、高い処理速度（高スループット）で、高い寸法制御性をもつ半導体装置を製造することが可能である。
【００５３】
なお、本発明におけるパターン形成方法は、例えばＭＯＳＦＥＴのゲート電極や配線等、微細パターンで、かつ、高精度の寸法制御が求められる線状パターンや点状パターン形成時に用いられることが望ましい。
【００５４】
【発明の効果】
以上説明したように、第２のエネルギー線照射後のレジストパターンに対するベーク時間またベーク温度を制御することでレジストパターンの微細化を実現する本実施形態のパターン形成方法によれば、従来のレジストパターン微細化技術にて用いられていたドライエッチング技術を使用することなく、リソグラフィの限界を超えた寸法のレジストパターンを形成することが可能となる。その結果、ウエハ面内およびウエハ間のレジストパターンの寸法精度について高精度な寸法制御が可能となり、従来のレジストパターン微細化技術にて生じていた、レジストパターンの寸法制御の困難性、寸法精度の劣化に伴う信頼性や歩留まりの低下といった課題を回避することが可能となる。
【００５５】
さらに、本発明におけるパターン形成方法をＭＯＳＦＥＴ、配線等の半導体素子の製造に用いることで、従来のレジストパターン微細化技術にて生じていた、レジストパターンの寸法制御の困難性、寸法精度の劣化に伴う信頼性や歩留まりの低下といった課題を回避しつつ、さらに、高い処理速度（高スループット）および高い寸法制御性を実現することが可能となる。
【図面の簡単な説明】
【図１】 本発明における第１実施形態のパターン形成方法の各工程断面図である。
【図２】本発明における第１実施形態のパターン形成方法にて使用されるレジスト膜のベーク温度と寸法シュリンク量との関係を示す図である。
【図３】本発明のパターン形成方法を用いたＭＯＳＦＥＴの製造方法における各工程断面図である。
【符号の説明】
１０１                          シリコン基板
１０２                  下地膜
１０３                  反射防止膜（ＢＡＲＣ膜）
１０４                  レジスト膜
１０４１                第１のレジストパターン
１０４２                第２のレジストパターン
１０５                  フォトマスク
１０６                  ＫｒＦ光
１０７                  電子ビーム線（ＥＢ線）
１０８                  加熱
１０９                  エッチング
１１０                  下地パターン
【図１】
0003694504.tif 000002
【図２】
0003694504.tif 000003
【図３】
0003694504.tif 000004