(57)【特許請求の範囲】
【請求項１】
基準クロックを遅延させて所定の位相関係を有する制御クロックを生成するディレー・ロックド・ループ（ＤＬＬ）回路において、
出力端子に出力信号を供給する出力バッファが該制御クロックに応答して動作し、
前記ＤＬＬ回路は、
前記基準クロックが入力され、制御された遅延時間だけ遅延したクロックを出力する第１の可変遅延回路と、
前記第１の可変遅延回路の出力クロックを入力され、所定の遅延時間遅延した遅延クロックを出力する第２の可変遅延回路と、
前記基準クロックと前記遅延クロックとの位相を比較し、前記基準クロックと遅延クロックとの位相が所定の関係になる様に、前記第１の可変遅延回路の遅延量を制御する位相比較・遅延制御回路と、
前記出力バッファの動作遅延時間を測定し、当該測定した動作遅延時間に応じて前記第２の可変遅延回路の遅延量を設定する遅延測定回路とを有することを特徴とするＤＬＬ回路。
【請求項２】
請求項１において、
前記基準クロックが入力バッファを介して供給され、
前記遅延測定回路は、前記出力バッファの動作遅延時間と前記入力バッファと同等の遅延時間を有するダミー入力バッファの遅延時間との合計遅延時間を測定し、前記第２の可変遅延回路の遅延量を、当該合計遅延時間と同等に設定することを特徴とするＤＬＬ回路。
【請求項３】
請求項１において、
前記遅延測定回路は、前記制御クロックのタイミングから前記出力バッファの出力信号のタイミングまでの時間を測定することを特徴とするＤＬＬ回路。
【請求項４】
請求項２または３において、
前記遅延測定回路は、前記出力信号が切り替わる時に動作し、前記制御クロックのタイミングから前記出力信号の切り替わりまでの時間を測定することを特徴とするＤＬＬ回路。
【請求項５】
請求項２または３において、
前記遅延測定回路は、電源起動時の初期化状態において、前記時間を測定することを特徴とするＤＬＬ回路。
【請求項６】
請求項２または３において、
前記遅延測定回路は、デバイスの通常状態において、定期的なタイミングで、前記時間を測定することを特徴とするＤＬＬ回路。
【請求項７】
請求項５において、
更に、ダミーデータを発生するダミーデータ発生回路を有し、前記初期化状態において、前記ダミーデータが前記出力バッファに供給されることを特徴とするＤＬＬ回路。
【請求項８】
請求項１において、
前記第１の可変遅延回路の出力クロックが、前記制御クロックとして前記出力バッファに供給されることを特徴とするＤＬＬ回路。
【請求項９】
請求項１において、
更に、前記基準クロックが供給される第３の可変遅延回路を有し、
前記第３の可変遅延回路は前記第１の可変遅延回路と同じ遅延量に制御され、前記第３の可変遅延回路の出力クロックが、前記制御クロックとして前記出力バッファに供給されることを特徴とするＤＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックのタイミングを安定化する回路であるディレー・ロックド・ループ（Delay Locked  Loop: ＤＬＬ）に関し、特に、短時間で、出力端子に接続される外部負荷に応じて制御クロックのタイミングを調整することができるＤＬＬ回路に関する。
【０００２】
【従来の技術】
高速のメモリデバイスとして、外部クロックに同期して動作するＳＤＲＡＭが広く普及している。この様なクロック同期型のメモリデバイスは、外部クロックに同期してデータの入力や出力を行う為に、内部にタイミング制御回路としてデレー・ロックド・ループ（ＤＬＬ）回路を内蔵する。かかるＤＬＬ回路は、例えば、本出願人が出願した特開平10-112182 号に記載されている。
【０００３】
上記のＤＬＬ回路は、供給されるクロックと位相が一致或いは所定の位相関係にある制御クロックを生成し、その制御クロックが入力バッファや出力バッファの動作タイミングを制御する。ＤＬＬ回路の概略的な構成は、基準クロックを遅延させる可変遅延回路と、その可変遅延回路の出力のクロックを入力バッファや出力バッファの遅延時間分だけ更に遅延させるダミー遅延回路と、基準クロックとダミー遅延回路の出力の遅延クロックとの位相を比較し、両クロックの位相が一致するように可変遅延回路の遅延量を制御する位相比較器及び遅延制御回路とを有する。基準クロックと遅延クロックの位相が一致するロック状態では、可変遅延回路の出力の制御クロックに応答してデータ出力バッファから出力されるデータ出力が外部クロックの位相と一致することになる。
【０００４】
【発明が解決しようとする課題】
上記のＤＬＬ回路を内蔵するメモリデバイス或いはそれ以外のデバイスは、通常、プリント回路基板やモジュール基板上に搭載される。そして、ＤＬＬ回路により生成された制御クロックにより動作タイミングが制御されるデータ出力バッファの出力端子は、搭載されるプリント回路基板等の配線に接続される。したがって、データ出力バッファの動作に要する時間は、この外部負荷の大きさに依存して異なる。
【０００５】
ところが、かかるデータ出力バッファの出力端子に接続される外部負荷は、搭載されるプリント回路基板やモジュール基板の配線の構造により異なり、デバイス単体で設計する段階では予測不可能である。そのため、ＤＬＬ回路内のフィードバックループ内に設けられるダミー出力バッファの遅延時間を固定的にすると、デバイスがシステム内に搭載された状態でのデータ出力バッファの動作に要する遅延時間が、固定的に設定されたダミー出力バッファの動作時間と整合しなくなることが予想される。その結果、ＤＬＬ回路による制御クロックのタイミングが最適でなくなる。
【０００６】
したがって、デバイスがシステム内に搭載された状態で、例えば電源起動後の初期化状態において、外部負荷も考慮してフィードバックループ内の遅延回路の遅延量を設定することが望まれる。
【０００７】
一方、デバイスからの出力は、複数のデバイスに共通のバスに接続されるので、初期化状態における各デバイスの調整は、複数のデバイスに対して同時に行うことができず、１つ１つのデバイス毎に調整を行う必要がある。その場合、デバイス１つ１つに対してフィードバックループ内の遅延量を調整することが要求される。しかしながら、上記の特開平10-112182 号で提案したＤＬＬ回路では、タイミング調整を行う為に、複数回の基準クロックと遅延クロックとの位相比較動作と遅延量の調整を行う必要があり、もしデバイス毎に外部負荷に応じた調整を行うと、システム全体のタイミング調整に長時間を要することになる。
【０００８】
そこで、本発明の目的は、基準クロックに同期する制御クロックであって、デバイスの出力端子に接続される外部負荷に対応して最適のタイミングを有する制御クロックを生成することができるＤＬＬ回路を提供することにある。
【０００９】
更に、本発明の目的は、基準クロックに同期する制御クロックであって、デバイスの出力端子に接続される外部負荷に対応して最適のタイミングを有する制御クロックを生成することができるＤＬＬ回路において、短時間で最適のタイミングに調整することができるＤＬＬ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、基準クロックを遅延させて所定の位相関係を有する制御クロックを生成するディレー・ロックド・ループ（ＤＬＬ）回路において、出力バッファの動作遅延時間を測定し、その動作遅延時間に応じて制御クロックのタイミングを調整する。ＤＬＬ回路は、基準クロックが入力され、制御された遅延時間だけ遅延したクロックを出力する第１の可変遅延回路と、第１の可変遅延回路の出力クロックを入力され、所定の遅延時間遅延した遅延クロックを出力する第２の可変遅延回路と、基準クロックと遅延クロックとの位相を比較し、基準クロックと遅延クロックとの位相が一致する様に、第１の可変遅延回路の遅延量を制御する位相比較・遅延制御回路とを有する。そして、外部負荷に応じて異なる出力バッファの動作遅延時間を測定し、その測定した出力バッファの動作遅延時間に応じて、ＤＬＬ回路のフィードバックループ内の第２の可変遅延回路の遅延量を調整する。その結果、第１の可変遅延回路遅延回路の出力クロックのタイミングが、外部負荷の大きさに応じて調整される。そして、この出力クロック或いは同等の遅延制御を受ける別の可変遅延回路の出力クロックを制御クロックとして利用する。
【００１１】
上記の目的を達成する為に、本発明は、基準クロックを遅延させて所定の位相関係を有する制御クロックを生成するディレー・ロックド・ループ（ＤＬＬ）回路において、
出力端子に出力信号を供給する出力バッファが該制御クロックに応答して動作し、
前記ＤＬＬ回路は、
前記基準クロックが入力され、制御された遅延時間だけ遅延したクロックを出力する第１の可変遅延回路と、
前記第１の可変遅延回路の出力クロックを入力され、所定の遅延時間遅延した遅延クロックを出力する第２の可変遅延回路と、
前記基準クロックと前記遅延クロックとの位相を比較し、前記基準クロックと遅延クロックとの位相が所定の関係になる様に、前記第１の可変遅延回路の遅延量を制御する位相比較・遅延制御回路と、
前記出力バッファの動作遅延時間を測定し、当該測定した動作遅延時間に応じて前記第２の可変遅延回路の遅延量を設定する遅延測定回路とを有することを特徴とする。
【００１２】
上記の構成によれば、出力端子の出力容量に応じて制御クロックのタイミングを微調整することができ、最適のタイミングの制御クロックを生成することができる。
【００１３】
更に、上記の発明において、前記遅延測定回路は、前記制御クロックのタイミングから前記出力バッファの出力信号のタイミングまでの時間を測定することを特徴とする。出力バッファの動作遅延時間を測定して、それに応じて前記第２の可変遅延回路の遅延量を設定しているので、ＤＬＬ回路のフィードバックループを利用した遅延量の設定に比較して、短時間での設定が可能になる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１５】
［ＤＬＬ回路］
図１は、第１の実施の形態例のＤＬＬ回路の構成図である。また、図２は、その動作タイミングチャート図である。外部から供給される外部クロックＣＬＫが、入力バッファ１１に供給され、基準クロックＣＬＫ１が生成される。図２には、入力バッファ１１の遅延時間Δｔ１１が示され、基準クロックＣＬＫ１が外部クロックＣＬＫより遅延時間Δｔ１１だけ位相がずれていることが示される。
【００１６】
基準クロックＣＬＫ１は、可変遅延回路１３で制御された遅延時間Δｔ１３だけ遅延され、制御クロックＣＬＫ２となる。制御クロックＣＬＫ２は、データ出力バッファ１７に供給される。データ出力バッファ１７は、制御クロックＣＬＫ２に応答してデータＤＡを取り込み出力Ｄ１を出力端子Ｄout に供給する。出力端子Ｄout には、デバイスが搭載されるプリント回路基板などの外部負荷ＣL が接続される。したがって、データ出力バッファ１７は、出力端子Ｄout と外部負荷ＣL とを駆動する必要がある。つまり、外部負荷ＣL の大きさに依存して、データ出力バッファ１７の動作時間Δｔ１７が異なることになる。
【００１７】
基準クロックＣＬＫ１は、分周器１２を介して、例えば２分の１の周波数に分周される。分周された基準クロックＣＬＫ１１は、別の可変遅延回路１４で制御された遅延時間Δｔ１４だけ遅延され、クロックＣＬＫ１２となる。この可変遅延回路１４は、可変遅延回路１３と同等の遅延回路であり、同じ遅延制御信号φE により同等の遅延時間を有するように制御される。クロックＣＬＫ１２は、更にフィードバックループ内に設けた可変遅延回路２０に供給され、入力バッファ１１と出力バッファ１７の動作遅延時間（Δｔ２０＝Δｔ１１＋Δｔ１７）に相当する時間だけ遅延された遅延クロックｄ−ｉ−ｃｌｋが出力される。
【００１８】
位相比較回路１６は、基準クロックＣＬＫ１１と遅延された遅延クロックｄ−ｉ−ｃｌｋとの位相を比較し、位相比較結果信号φS 、φR とを生成し、遅延制御回路１５に供給する。遅延制御回路１５は、位相比較結果信号φs 、φR 、にしたがって、両クロックＣＬＫ１１，ｃ−ｉ−ｃｌｋの位相差がなくなる様に、可変遅延回路１４，１３の遅延量を制御する遅延制御信号φE を生成する。その結果、可変遅延回路１４と可変遅延回路２０の遅延量の合計（Δｔ１４＋Δｔ２０）は、基準クロックＣＬＫ１１の周期（またはクロックＣＬＫの整数倍）になるように、制御される。その結果、基準クロックＣＬＫ１１と遅延された遅延クロックｃ−ｉ−ｃｌｋの位相が一致する。
【００１９】
図１の実施の形態例では、ＤＬＬ回路内のフィードバックループ内の可変遅延回路２０の遅延量Δｔ２０が、出力負荷ＣL に応じて異なるデータ出力バッファ１７の動作遅延時間Δｔ１７に応じて設定される。即ち、遅延測定回路１９は、データ出力バッファ１７の動作開始を制御する制御クロックＣＬＫ２の立ち上がりエッジから、その制御クロックＣＬＫ２に応答して出力信号Ｄ１が変化するまでのタイミングまでの時間Δｔ１７と、その出力信号Ｄ１がダミー入力バッファ１８を通過する時間Δｔ１１の合計を測定する。そして、その測定時間（Δｔ１７＋Δｔ１１）に応じて、可変遅延回路２０の遅延量を遅延設定信号φD により設定する。したがって、可変遅延回路２０は、データ出力バッファ１７の動作遅延時間Δｔ１７と、ダミー入力バッファ１８の遅延時間Δｔ１１の合計時間に設定される。入力バッファ１１の遅延時間Δｔ１１は、出力端子Ｄout の外部負荷ＣL に依存しないので、それと同等の遅延時間を有するダミー入力バッファ１８が利用される。
【００２０】
遅延測定回路１９は、後述するとおり、１回のデータ出力動作でデータ出力バッファ１７の動作遅延時間Δｔ１７を測定することができる。尚、分周器１２は、必須ではないが、高周波のクロックＣＬＫに対して、ＤＬＬ回路の位相比較動作と遅延制御動作の頻度を下げる為に設けられる。動作頻度を下げる必要がない場合は、後述する例にある通り、この分周器１２は必要ない。その場合は、可変遅延回路１３，１４が１つの可変遅延回路で構成可能である。
【００２１】
上記の構成によれば、外部負荷ＣL に依存して変化するデータ出力バッファ１７の動作遅延時間に応じて、ＤＬＬ回路のフィードバックループ内の可変遅延回路２０の遅延時間が設定される。従って、基準クロックＣＬＫ１１と遅延された遅延クロックｃ−ｉ−ｃｌｋの位相が一致するので、制御クロックＣＬＫ２の立ち上がりエッジのタイミングは、外部クロックＣＬＫの立ち上がりエッジ（位相０度）からデータ出力バッファ１７の動作遅延時間Δｔ１７だけ早いので、出力される出力信号Ｄ１は、外部クロックＣＬＫの立ち上がりエッジの位相に一致して出力される。
【００２２】
図３は、第２の実施の形態例のＤＬＬ回路の構成図である。その動作タイミングチャート図は、図２に示される。図３のＤＬＬ回路は、図１と同じ部分には同じ引用番号を有する。第２の実施の形態例は、第１の実施の形態例と異なり、ＤＬＬ回路のフィードバックループ内には、可変遅延回路で構成されるダミー出力バッファ２１と遅延量が固定のダミー入力バッファ１８が設けられる。そして、遅延測定回路１９は、制御クロックＣＬＫ２の立ち上がりエッジからデータ出力バッファ１７が出力信号Ｄ１を出力するまでの時間Δｔ１７を測定し、その遅延時間Δｔ１７に応じてダミー出力バッファ２１の遅延時間を遅延量設定信号φD により設定する。従って、遅延されたクロックＣＬＫ１３は、クロックＣＬＫ１２から測定された時間Δｔ１７分だけ遅延する。そして、クロックＣＬＫ１３は、更にダミー入力バッファ１８により入力バッファ１１と同等の遅延時間Δｔ１８（＝Δｔ１１）だけ遅延して、遅延クロックｃ−ｉ−ｃｌｋとなる。それ以外の構成は、図１の回路と同じである。
【００２３】
図４は、第１の実施の形態例の変形例のＤＬＬ回路の構成図である。この例は、図１の可変遅延回路１３，１４が共通の可変遅延回路１３で構成され、分周器１２は設けられていない。従って、可変遅延回路１３の出力のクロックＣＬＫ２が可変遅延回路２０を介して位相比較回路１６に供給され、そのクロックＣＬＫ２が制御クロックとしてデータ出力バッファ１７に共有される。そして、位相比較回路１６は、外部クロックＣＬＫの周期毎で位相比較を行い、遅延制御回路１５が可変遅延回路１３の遅延量を制御する。図１の第１の実施の形態例と同様に、遅延測定回路１９は、制御クロックＣＬＫ２の立ち上がりエッジからデータ出力バッファ１７が出力信号Ｄ１を出力するまでの時間Δｔ１７と、ダミー入力バッファ１８の遅延時間Δｔ１１の合計を測定する。
【００２４】
図４の実施の形態例では、データ出力バッファ１７へのデータＤＡは、通常のメモリデバイス内のデータバスＤＢからのデータ、または電源起動時の初期化状態の時に活性化されるダミーデータ発生器２２からのダミーデータが、スイッチ２３により切り換えられる。電源起動時の初期化状態では、メモリデバイスは動作していないので通常のデータバスからの出力データの変化はない。従って、初期化状態において生成されるリセット信号に応答して、ダミーデータ発生器２２が活性化され、ダミーデータがデータ出力バッファ１７に供給され、遅延測定回路１９の測定動作に利用される。
【００２５】
また、遅延測定回路１９は、初期化状態において、リセット信号に応答して、制御クロックＣＬＫ２の立ち上がりエッジからダミー入力バッファ１８の出力Ｄｉ１が変化するまでの時間を測定する。そのために、遅延測定回路１９は、データ出力バッファ１７に供給されるデータＤＡが、例えばＨレベルからＬレベルに変化したことを検出し、その後の制御クロックＣＬＫ２の立ち上がりエッジから、出力信号Ｄｉ１の立ち下がりエッジまでの時間を測定する。
【００２６】
更に、後述する遅延測定回路１９の内部回路により明らかになるが、遅延測定回路１９は、通常動作状態においても、所定の頻度で、データバスＤＢからのデータＤＡがＨレベルからＬレベルに変化したことを検出し、その後の制御クロックＣＬＫ２の立ち上がりエッジから、出力信号Ｄｉ１の立ち下がりエッジまでの時間を測定する。初期化状態で一旦設定した可変遅延回路２０の遅延量は、例えば温度変化やその他の要因により外部負荷ＣL が変化して、変化する場合がある。その場合は、通常動作状態における遅延測定回路１９の動作により、可変遅延回路２０の遅延量が再設定される。
【００２７】
［遅延測定回路］
図５は、遅延測定回路１９と可変遅延回路２０の構成を示す図である。図２に示した可変遅延回路２１もこの構成と同等である。
【００２８】
遅延測定回路１９は、遅延測定回路の制御部１９Ａと、その制御部１９Ａが生成するスタートパルスＳＴＡＲＴ、ストップパルスＳＴＯＰ及びゲートパルスＧＡＴＥにより制御されて遅延時間を測定する測定部１９Ｂとを有する。制御部１９Ａの構成は後述する。また、測定部１９Ｂは、測定結果に応じて遅延設定信号φD を生成し、その遅延設定信号φD によって、可変遅延回路２０の遅延量が設定される。
【００２９】
遅延測定回路の制御部１９Ａは、後述する通り、電源起動時の初期化状態において、リセット信号ＲＥＳＥＴに応答して、データＤＡがＨレベルからＬレベルに切り替わったことを検出し、その直後の制御クロックＣＬＫ２の立ち上がりエッジに応答してスタートパルスＳＴＡＲＴを生成する。このスタートパルスＳＴＡＲＴの立ち上がりによるＨレベルが、ＮＡＮＤゲートとインバータからなる遅延回路３０を伝播する。従って、遅延回路３０の各ノードＮ１０〜Ｎ４０は、次々にＨレベルとなる。その状態は、ゲート３１を介して、インバータからなるラッチ回路郡３２にラッチされる。
【００３０】
制御部１９Ａは、ダミー入力バッファ１８の出力信号Ｄｉ１の立ち下がりエッジに応答して、ストップパルスＳＴＯＰを生成し、そのストップパルスＳＴＯＰによりＣＭＯＳトランスファゲート３１が閉じられる。即ち、ストップパルスＳＴＯＰが生成された時点で、スタートパルスＳＴＡＲＴが遅延回路３０を伝播した箇所までのノードＮ１０〜Ｎ４０が、全てＨレベルとなる。図６のタイミングチャートの例では、ノードＮ３０までがＨレベルになっている。従って、ストップパルスＳＴＯＰの生成により、ラッチ回路群３２のノードＮ１１，Ｎ２１，Ｎ３１がＬレベル、それより右側のノードＮ４１らがＨレベルとなる。従って、ＮＯＲゲート群３４の出力は、ノードＮ３２のみがＨレベルとなり、それ以外のノードＮ１２，Ｎ２２，Ｎ４２は全てＬレベルとなる。
【００３１】
制御部１９Ａは、ストップパルスＳＴＯＰの生成に応答して、ゲートパルスＧＡＴＥを生成する。このゲートパルスＧＡＴＥのＨレベルに応答して、ＣＭＯＳトランスファゲート群３４が導通し、ラッチ回路群３５が上記の状態をラッチする。従って、遅延設定信号φD は、３段目の信号のみがＨレベルとなり、それ以外は全てＬレベルとなる。
【００３２】
可変遅延回路２０は、インバータ４５，４７，４９などとＮＡＮＤゲート４６，４８，５０などからなる遅延回路と、入力される制御クロックＣＬＫ２を供給するＮＡＮＤゲート４１，４２，４３，４４などで構成される。このＮＡＮＤゲート４１〜４４の一方の入力には、制御クロックＣＬＫ２が供給され、他方の入力には、遅延設定信号φD が供給される。上記の例では、ＮＡＮＤゲート４３に供給される遅延設定信号φD だけがＨレベルであるので、ＮＡＮＤゲート４３を介して制御クロックＣＬＫ２の立ち上がりエッジがノードＮ３３をＬレベルにする。その結果、制御クロックＣＬＫ２は、ＮＡＮＤゲート４３とゲート５０〜４５を通過して遅延クロックｃ−ｉ−ｃｌｋとなるので、可変遅延回路２０の遅延量は、合計７段のゲート遅延量に設定される。
【００３３】
以上の通り、測定部１９Ｂは、データ出力信号ＤＡのＨレベルからＬレベルへの一回の変化で、データ出力バッファ１７とダミー入力バッファ１８の遅延時間の合計を測定する。そして、その測定結果により、可変遅延回路２０の遅延量が設定される。従って、ＤＬＬ回路の出力負荷ＣL に応じた位相調整を短時間で行うことができる。
【００３４】
図７は、遅延測定回路の制御部１９Ａの回路図である。この制御部１９Ａは、初期化状態において、リセット信号ＲＥＳＥＴのＨレベルに応答して活性化信号Ｎ２がＨレベルとなる。活性化信号Ｎ２が活性状態のＨレベルの間に、制御部１９Ａが、スタートパルスＳＴＡＲＴ、ストップパルスＳＴＯＰ及びゲートパルスＧＡＴＥを生成し、その後自ら非活性状態に戻る。また、通常動作状態でも、カウンタ５５により所定の時間間隔で、活性化信号Ｎ２がＨレベルになる。
【００３５】
活性化状態では、データＤＡの立ち下がりを検出する回路７８によりデータＤＡの立ち下がり検出信号Ｎ４が生成され、その直後の制御クロックＣＬＫ２の立ち上がりに応答して、スタートパルスＳＴＡＲＴがＨレベルになる。更に、スタートパルスＳＴＡＲＴがＨレベルに立ち上がってから後の信号Ｄｉ１の立ち下がりに応答して、ストップパルスＳＴＯＰがＨレベルになる。そして、ストップパルスＳＴＯＰの立ち上がりエッジに応答して、ゲートパルスＧＡＴＥが生成される。ゲートパルスＧＡＴＥの発生に応答して、非活性化信号Ｎ５が生成され、ラッチ回路５３を反転して活性化信号Ｎ２をＬレベルに戻す。それに応答して、スタートパルスＳＴＡＲＴ及びストップパルスＳＴＯＰがＬレベルに戻る。従って、スタートパルスＳＴＡＲＴの立ち上がりエッジから、ストップパルスＳＴＯＰの立ち上がりエッジまでが、出力バッファ１７とダミー入力バッファ１８の遅延時間の合計に対応する。
【００３６】
図８は、初期化状態での遅延測定回路の制御部の動作タイミングチャート図である。電源起動時などの初期化状態においてＤＬＬ回路が位相調整モードになると、リセットパルスＲＥＳＥＴが生成され、ダミーデータ発生器２２からダミーデータが生成される。既に説明した通り、この実施の形態例では、データ信号の立ち下がりタイミングを利用して、出力バッファ１７及びダミー入力バッファ１８の遅延時間を測定する。そのために、出力データ信号Ｄ１がＨレベルからＬレベルに切り替わる場合に、測定を行う。即ち、前回のデータＤＡ（ｎ−１）がＨレベル、今回のデータＤＡ（ｎ）がＬレベルの場合に遅延時間の測定が行われる。
【００３７】
リセットパルスＲＥＳＥＴの立ち上がりエッジに応答して、インバータ５２がノードＮ６をＬレベルにする。それに応答して、ＮＡＮＤゲート５４を介して、活性化信号Ｎ２がＨレベルになる。その結果、ＮＡＮＤゲート５７が導通状態となり、制御クロックＣＬＫ２を反転してゲート５８，６０に供給する。一方、データＤＡの立ち下がり検出回路７８は、データＤＡを制御クロックＣＬＫ２のエッジに同期して導通するゲート５８，６０により、ラッチ回路５９，６１に転送する。即ち、制御クロックＣＬＫ２の立ち下がりエッジでダミーデータＤＡがＨレベルであり、次の立ち上がりエッジでＬレベルの時に、検出信号Ｎ４がＨレベルになり、Ｎ型トランジスタ６７を導通する。
【００３８】
その直後の制御クロックＣＬＫ２の立ち上がりエッジに応答して、Ｎ型トランジスタ６６も導通し、ノードＮ７をＬレベルにし、スタートパルスＳＴＡＲＴがＨレベルに立ち上がる。これにより、測定部１９Ｂの測定が開始する。
【００３９】
このノードＮ７のＬレベルによりＰ型トランジスタ６９が導通する。そして、その後のダミー入力バッファ１８の出力信号Ｄｉ１の立ち下がりエッジに応答して、Ｐ型トランジスタ７０も導通し、ストップパルスＳＴＯＰがＨレベルとなる。これにより、測定部１９Ｂの測定が終了する。
【００４０】
ストップパルスＳＴＯＰの立ち上がりエッジに応答して、インバータ７３の遅延時間分のパルス幅を有するゲートパルスＧＡＴＥが生成される。更に、ゲートパルスＧＡＴＥの立ち下がりエッジに応答して、インバータ７６の遅延時間分のパルス幅を有する非活性化パルスＮ５が生成され、信号Ｎ６をＨレベルに戻し活性化信号Ｎ２をＬレベルにする。この活性化信号Ｎ２のＬレベルへの立ち下がりエッジに応答して、スタートパルスＳＴＡＲＴ及びストップパルスＳＴＯＰが共にＬレベルに立ち下がる。
【００４１】
図９は、通常動作状態での遅延測定回路の制御部の動作タイミングチャート図である。通常動作状態では、初期化状態の位相調整モードで可変遅延回路２０の遅延量が調整されたＤＬＬ回路により、制御クロックＣＬＫ２が生成される。そして、温度変化などを考慮して、図７に示したカウンタ５５が制御クロックＣＬｋ２をカウントし、例えば２５６回カウントすると、信号Ｎ１がＨレベルになる。そして、出力イネーブル信号ＯＥがＨレベルになって、データバスＤＢから読み出しデータＤＡがデータ出力バッファ１７に供給される時に、ＮＡＮＤゲート５６，５４により活性化信号Ｎ２がＨレベルにされる。
【００４２】
この活性化信号Ｎ２がＨレベルの間に、制御クロックＣＬＫ２の立ち下がりエッジでデータＤＡがＨレベル、次の立ち上がりエッジでデータＤＡがＬレベルに変化するのを検出して、上記の初期化状態の場合と同様に、スタートパルス、ストップパルス、ゲートパルスが生成される。その動作は、初期化状態での位相調整モード時の動作と同じである。そして、最後にカウンタ５５が信号Ｎ５の立ち上がりエッジでリセットされ、測定動作が終了する。このように、１回のデータＤＡの立ち下がりエッジを利用して遅延時間の測定が行われる。
【００４３】
［ダミーデータ発生器］
図１０は、ダミーデータ発生器の回路図である。また、図１１は、その動作タイミングチャート図である。ダミーデータ発生器は、電源投入直後の初期化状態において位相調整モードを実行する際に、ダミーデータを生成し、データ出力バッファ１７に供給する。
【００４４】
先ず、反転信号／Ｎ６がＬレベルの間に、ラッチ回路８０のノードＮ５２がＬレベル、ラッチ回路８１のノードＮ５３がＨレベルになっている。そこで、電源投入直後のリセットパルスＲＥＳＥＴの応答して、信号Ｎ６がＬレベルとなり、その反転信号／Ｎ６がＨレベルとなる。その結果、ＮＡＮＤゲート８２が導通状態となる。制御クロックＣＬＫ２がＮＡＮＤゲート８２で反転されて、ＣＭＯＳトランジスタゲートＳ１，Ｓ２に供給され、それらのゲートＳ１，Ｓ２を交互にオン、オフさせる。それに応じて、ノードＮ５２，Ｎ５３には、制御クロックＣＬＫ２を２分の１に分周したクロックが生成される。
【００４５】
初期化状態では、反転信号／Ｎ６のＨレベルにより、スイッチ２３Ａが導通し、ダミーデータ発生器２２の発生するダミーデータが、ノードＮ５４，Ｎ５５に供給され、データ出力バッファ１７に供給される。また、通常状態では、反転信号／Ｎ６のＬレベルにより、スイッチ２３Ｂが導通し、データバスからのデータがデータ出力バッファ１７に供給される。
【００４６】
［データ出力バッファ］
図１２は、データ出力バッファの回路図である。データ出力バッファは、出力端子Ｄout を駆動する大型のＰ型トランジスタ８７とＮ型トランジスタ８８を有する。この最終段の出力インバータのゲートには、それぞれラッチ回路８５，８６によりラッチされたデータ信号が供給される。逆相のデータ入力信号Ｎ５４，Ｎ５５は、出力イネーブル信号ＯＥがＨレベルの時に、ＡＮＤゲート８９及びＮＡＮＤゲート９０を介して供給され、制御クロックＣＬＫ２の立ち上がりエッジに応答してゲート８３，８４が導通し、ラッチ回路８５，８６によりラッチされる。そのラッチ信号により、出力段のトランジスタ８７，８８が駆動される。また、出力イネーブル信号ＯＥがＬレベルの時は、ＡＮＤゲート８９及びＮＡＮＤゲート９０の出力がそれぞれＬレベル及びＨレベルになり、出力段のトランジスタ８７，８８は共にオフ状態となり、出力端子Ｄout はＨインピーダンス状態となる。
【００４７】
［可変遅延回路］
図１３は、可変遅延回路１３，１４の例を示す図である。この可変遅延回路は、入力クロックｉ−ｃｌｋを遅延させて、出力クロックｄｌｌ−ｃｌｋを出力する。可変遅延回路１３、１４は、複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１３〜１２８により、図示される通り構成される。ＮＡＮＤゲート１１３〜１２０の一方の入力には、入力クロックｉ−ｃｌｋを遅延させたクロックが供給され、他方の入力には遅延制御信号φE-1 〜φE-32が供給される。遅延制御信号φE-1 〜φE-32は、いずれか１つの信号がＨレベルとなり、残りの信号がＬレベルとなる。
【００４８】
仮に、遅延制御信号φE-1 がＨレベルとすると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲート１１３〜１１９の出力は全てＨレベルとなる。その結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、インバータ１０２〜１０８は全てＨレベルとなる。そこで、入力クロックｉ−ｃｌｋは、４つのインバータ９８〜１０１と、ＮＡＮＤゲート１２０，１２８と、４つのインバータ１０９〜１１２との合計１０段のゲートの遅延量をもって、出力クロックｄｌｌ−ｃｌｋとして出力される。この状態が、遅延量が最小の状態である。
【００４９】
そして、Ｈレベルの遅延制御信号φE-1 〜φE-32が図中右側にシフトするたびに、ＮＡＮＤゲート１２７及びインバータ１０８の２段のゲートの遅延量が追加される。そして、遅延制御信号φE-32がＨレベルになると、最大の遅延量となる。即ち、遅延制御信号φE-1 〜φE-32の内、Ｈレベルの遅延制御信号が右側に１つずれると、ＮＡＮＤゲートとインバータの２段分の遅延量が増加され、左側に１つずれると、同様の２段分の遅延量が減少される。
【００５０】
［位相比較回路］
図１４は、位相比較回路１６内の位相比較部の回路図である。また、図１５は、位相比較部の動作を示す波形図である。この位相比較部は、ＮＡＮＤゲート１９９〜２０３及びインバータ２１５からなる部分において、第１のクロックＣＬＫ１，ＣＬＫ１１（以下代表してｃ−ｃｌｋ）と第２のクロックｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜ｎ４にその検出結果を生成する。両クロックの位相関係は、図１５の（Ａ）に示される通り、第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が進んでいる状態と、図１５の（Ｂ）に示される通り、両クロックの位相がほぼ一致している状態と、図１５の（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れている状態とに分類される。
【００５１】
図１５の（Ａ）の状態の場合は、両クロックがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
となる。その後、第１のクロックｃ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。ＮＡＮＤゲート１９８は、両クロックが共にＨレベルになると出力をＬレベルにし、その立ち下がりエッジから所定の幅のＨレベルパルスが、ＮＯＲゲート２１６から出力される。このＨレベルパルスが、取り込みパルスとしてＮＡＮＤゲート２０４〜２０７に供給され、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１０，２１１からなるラッチ回路とにそれぞれ取り込まれる。従って、信号φｂ、φｃ、φｄ、φｅは、図１４の表に示される通り、
φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ
となる。
【００５２】
図１５（Ｂ）の状態は、第１のクロックｃ−ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時間以内の範囲で遅れる場合である。その場合は、第１のクロックｃ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｈ、ｎ２＝Ｌ
となり、更に、インバータ２１５の出力が第２のクロックｄ−ｉ−ｃｌｋよりも後にＨレベルとなり、
ｎ３＝Ｌ、ｎ４＝Ｈ
となる。
【００５３】
従って、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図１４の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ
となる。この場合は、位相が一致したことを意味するので、ＡＮＤゲート４１８の出力の位相一致信号ＪＳＴもＨレベルを出力する。
【００５４】
図１５（Ｃ）の状態では、第１のクロックｃ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ
となる。その後、第２のクロックｄ−ｉ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。この状態が、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図１４の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ
となる。
【００５５】
図１６は、位相比較回路１６の位相比較出力部の回路図である。また、図１７は、その位相比較出力部の動作を示す波形図である。波形図の（Ａ），（Ｂ），（Ｃ）は、図１４及び図１５の（Ａ），（Ｂ），（Ｃ）にそれぞれ対応する。
【００５６】
位相比較出力部は、両クロックの位相比較のタイミングで生成されるタイミング信号φａの周波数を２分の１に分周する分周回路２１Ａと、その分周回路２１Ａからの出力のタイミングに応答して、両クロックの位相関係に応じて生成された信号φｂ、φｃ、φｄ、φｅに基づいて、位相比較結果信号φSO〜φREを出力する出力回路２１Ｂとから構成される。
【００５７】
２分の１分周回路２１Ａは、ＪＫフリップフロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１９８（図１４）で検出し、その検出パルスφa を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。検出パルスφa がゲート２２６，２２７に供給され、反転検出パルス／φa がゲート２２２，２２３に供給され、ゲート２２８，２２９からなるラッチ回路と、ゲート２２４，２２５からなるラッチ回路間で、反転信号を転送する。その結果、２分の１分周された逆相のパルス信号ｎ１１，ｎ１２が生成される。
【００５８】
出力回路２１Ｂは、サンプリングラッチされた信号φｂ、φｃ、φｄ、φｅをデコードして、第１のクロックｃ−ｃｌｋ（ＣＬＫ１，ＣＬＫ１１）の位相が第２のクロックｄ−ｉ−ｃｌｋより遅れている時（状態（Ａ））は、ダイオード２３６の出力をＨレベルにし、両クロックの位相が一致している時（状態（Ｂ））は、ダイオード２３６と２３７の出力を共にＬレベルにし、更に、第１のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））は、ダイオード２３７の出力をＨレベルにする。
【００５９】
従って、出力回路２１Ｂは、ＮＡＮＤゲート２３２〜２３５のデコード機能により、上記の状態（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイミング信号ｎ１１，ｎ１２に応答して、第２のクロックｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１３の遅延量を増加させる位相比較結果信号φSO、φSEを、交互にＨレベルにする。即ち、図１７（Ａ）に示される通りである。また、上記の状態（Ｂ）の時は、出力回路２１Ｂは、図１７（Ｂ）の如く、位相比較結果信号φSO〜φREを生成しない。更に、上記の状態（Ｃ）の時は、図１７（Ｃ）の如く、ＮＡＮＤゲート２３４，２３５が、タイミング信号ｎ１１，ｎ１２に応答して、第２のクロックｄ−ｉ−ｃｌｋの位相を進める様に、可変遅延回路１３の遅延量を減少させる位相比較結果信号φRO、φREを、交互にＨレベルにする。
【００６０】
［遅延制御回路］
図１８は、遅延制御回路１５の一部の構成を示す回路図である。遅延制御回路１５は、位相比較結果信号φSO〜φREに応答して、ＮＯＲゲート４３１−１〜４３１−３から遅延制御信号φE-1 〜φE-3 を出力する。図１３に示した通り、遅延制御信号φE-1 〜φE-32は、３２ビットで構成される。
【００６１】
遅延制御回路１５は、位相比較結果信号φSO、φSEによりＨレベルの遅延制御信号φE を右側にシフトし、可変遅延回路の遅延量を増加させ、位相比較結果信号φRO、φREによりＨレベルの遅延制御信号φE を左側にシフトし可変遅延回路の遅延量を減少させる。
【００６２】
遅延制御回路の各段は、例えば１段目では、ＮＡＮＤゲート４３２−１とインバータ４３３−１からなるラッチ回路をそれぞれ有する。また、位相比較結果信号φSO〜φREによりラッチ回路４３２−１と４３３−１の状態を強制的に反転させるトランジスタ４３４−１，４３６−１を有する。トランジスタ４３８−１，４３９−１は、反転の対象外の場合にトランジスタ４３４−１，４３６−１によってはラッチ回路が反転されないようにする為に設けられる。２段目〜３段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００６３】
今仮に、Ｌレベルパルスのリセット信号φR が印加されると、ＮＡＮＤゲート４３１−１〜３の出力は全てＨレベルとなり、インバータ４３３−１〜３の出力は全てＬレベルとなる。従って、ノード５ａ−２がＬレベルとなり、ＮＯＲゲート４３１−１の出力の遅延制御信号φE-1 はＨレベルとなる。また、ノード５ａ−１，５ａ−３が共にＨレベルであるので、それ以外の遅延制御信号φE-2 、φE-3 は全てＬレベルとなる。即ち、リセット信号φR に応答して、遅延制御信号φE-1 がＨレベルとなり、可変遅延回路１３，１４は最小遅延時間に制御される。
【００６４】
次に、位相比較が実行されると、両クロックの位相関係に応じて、位相比較結果信号φSO〜φREのいずれかがＨレベルとなる。今仮に、位相比較結果信号φSEがＨレベルとなると、トランジスタ４３４−１が導通し、ノード５ａ−１を強制的にＬレベルに引き下げて、インバータ４３３−１の出力のノード５ａ−２を強制的にＨレベルに引き上げる。その結果、ＮＯＲゲート４３１−１の出力φE-1 はＬレベルとなる。また、ノード５ａ−１と５ａ−４が共にＬレベルであるので、ＮＯＲゲート４３１−２の出力φE-2 はＨレベルとなる。そして、１段目と２段目のラッチ回路は、その状態を保持する。更に、その後の位相比較により位相比較結果信号φSOがＨレベルになると、同様の動作により、ノード５ａ−３と５ａ−６が共にＬレベルとなり、遅延制御信号φE-3 がＨレベルとなる。この様に、位相比較結果信号φSEとφSOにより、遅延時間が長くなる様に遅延制御信号φE が右側にシフトする。
【００６５】
逆に、位相比較結果信号φREとφROにより、上記と逆の動作により、遅延時間が短くなる様に遅延制御信号φE が左側にシフトする。尚、上記の位相比較回路の出力部の動作から明らかな通り、位相比較結果信号φSEとφSOは、第２のクロックｄ−ｉ−ｃｌｋが進んでいる時に位相比較毎に交互に生成され、また、位相比較結果信号φREとφROは、第２のクロックｄ−ｉ−ｃｌｋが遅れている時に位相比較毎に交互に生成される。
【００６６】
また、位相比較結果信号φSE、φSOに応答して、遅延制御信号φE が次々に右側に移動し、最後に遅延制御信号φE-32がＨレベルになる。この状態では、インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲート４３２−３２の出力がＨレベルにラッチされている。そこで、更に、遅延時間を延ばす比較結果信号φSOが供給されると、ＮＡＮＤゲート４３２−４３の出力がＬレベルに引き下げられ、インバータ４３３−３２の出力がＨレベルに引き上げられる。
【００６７】
【発明の効果】
以上説明した通り、本発明によれば、メモリデバイスなどに内蔵されるタイミング制御のためのＤＬＬ回路において、出力端子に接続される外部負荷に応じて、そのタイミングを決定する位相調整が行われる。従って、本発明のＤＬＬ回路は、デバイスがシステムに搭載された状態での条件の整合した最適のタイミングの制御クロックを、生成させることができる。
【００６８】
また、その位相調整動作は、１回のデータの切り替わりを利用してデータ出力バッファの動作遅延時間を測定するので、デバイスの調整に要する時間を短くすることが可能になる。そして、そのように調整された遅延量を有する可変遅延回路をＤＬＬ回路のフィードバックループに利用することで、最適のタイミングの制御クロックを生成することが可能になる。
【００６９】
更に、本発明によれば、通常動作時においても、通常動作時のデータ出力の変化を利用して、データ出力バッファの動作遅延時間を測定するので、動作中の予期しない要因により位相関係が最適状態からずれることを防止することができる。
【図面の簡単な説明】
【図１】第１の実施の形態例のＤＬＬ回路の構成図である。
【図２】ＤＬＬ回路の動作タイミングチャート図である。
【図３】第２の実施の形態例のＤＬＬ回路の構成図である。
【図４】第１の実施の形態例の変形例のＤＬＬ回路の構成図である。
【図５】遅延測定回路１９と可変遅延回路２０の構成を示す図である。
【図６】遅延測定回路の動作タイミングチャート図である。
【図７】遅延測定回路の制御部の回路図である。
【図８】初期化状態での遅延測定回路の制御部の動作タイミングチャート図である。
【図９】通常動作状態での遅延測定回路の制御部の動作タイミングチャート図である。
【図１０】ダミーデータ発生器の回路図である。
【図１１】ダミーデータ発生器の動作タイミングチャート図である。
【図１２】データ出力バッファの回路図である。
【図１３】可変遅延回路１３，１４の例を示す図である。
【図１４】位相比較回路１６内の位相比較部の回路図である。
【図１５】位相比較部の動作を示す波形図である。
【図１６】位相比較回路１６の位相比較出力部の回路図である。
【図１７】位相比較出力部の動作を示す波形図である。
【図１８】遅延制御回路の回路図である。
【符号の説明】
１１            入力バッファ
１３，１４      可変遅延回路
１５            遅延制御回路
１６            位相比較回路
１７            データ出力バッファ
１８            ダミー入力バッファ
１９            遅延測定回路
２０            可変遅延回路、ダミー出力バッファ、ダミー入力バッファ
２２            ダミーデータ発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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