(57)【特許請求の範囲】
【請求項１】
スプリットゲート構造の不揮発性メモリトランジスタを含むメモリ領域と、キャパシタを含むキャパシタ領域と、を含む半導体装置の製造方法であって、
（ａ）前記メモリ領域において、半導体基板上に、前記不揮発性メモリトランジスタを構成するゲート絶縁層、フローティングゲート、および選択酸化絶縁層を形成する工程、
（ｂ）前記キャパシタ領域において、前記半導体基板に形成された絶縁層上に、前記キャパシタを構成する下部電極を形成する工程、
（ｃ）第１酸化シリコン層、および前記メモリ領域のための保護層を順に積層した後、前記キャパシタ領域において、前記下部電極上に積層された前記第１酸化シリコン層および前記保護層を除去する工程、
（ｄ）前記キャパシタ領域において、前記下部電極の上面部を熱酸化して、絶縁層を形成する工程、
（ｅ）窒化シリコン層を積層した後、前記メモリ領域において、前記保護層および前記窒化シリコン層を除去するとともに、前記キャパシタ領域において、前記前記窒化シリコン層を所定の形状にパターニングする工程、および
（ｆ）導電層を形成し、その後パターニングを行うことにより、前記不揮発性メモリトランジスタを構成する中間絶縁層およびコントロールゲート、ならびに前記キャパシタを構成する誘電体層および上部電極を形成する工程であって、
前記中間絶縁層は、前記第１酸化シリコン層を所定の形状にパターニングすることにより形成され、
前記コントロールゲートおよび前記上部電極は、それぞれ、前記導電層を所定の形状にパターニングすることにより形成され、
前記誘電体層は、前記キャパシタを構成する前記上部電極と前記下部電極との間に形成される工程、および
（ｇ）前記半導体基板の所定領域に不純物を導入して、不純物拡散層を形成する工程、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記工程（ｆ）において、
前記不揮発性メモリトランジスタを構成する前記コントロールゲートと、前記キャパシタを構成する前記上部電極とを同一のパターニング工程にて形成する、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記工程（ａ）および（ｂ）において、
前記不揮発性メモリトランジスタを構成する前記フローティングゲートと、前記キャパシタを構成する前記下部電極とを同一のパターニング工程にて形成する、半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記工程（ｄ）において、
前記熱酸化を７００〜１１００℃にて行ない、酸化シリコン層からなる前記絶縁層を形成する、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記工程（ｆ）において、
前記導電層を形成する際に、前記窒化シリコン層の上面部を酸化させて第２酸化シリコン層を形成する、半導体装置の製造方法。
【請求項６】
請求項５において、
前記誘電体層は、下部誘電体層、中間誘電体層、および上部誘電体層を含み、
前記下部誘電体層は前記工程（ｄ）で形成される酸化シリコン層からなり、前記中間誘電体層は前記工程（ｅ）で形成される前記窒化シリコン層からなり、前記上部誘電体層は前記工程（ｆ）で形成される前記第２酸化シリコン層からなる、半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれかにおいて、
前記工程（ｃ）は、前記メモリ領域において、前記保護層上にマスク層を形成した後、前記キャパシタ領域において、前記第１酸化シリコン層および前記保護層を除去する工程である、半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれかにおいて、
前記工程（ｅ）は、前記キャパシタ領域において、前記窒化シリコン層の所定の領域上にマスク層を形成した後、前記メモリ領域において、前記保護層および前記窒化シリコン層を除去するとともに、前記キャパシタ領域において、前記前記窒化シリコン層を所定の形状にパターニングする工程である、半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれかにおいて、
前記保護層は、窒化シリコン層からなる、半導体装置の製造方法。
【請求項１０】
請求項９において、
前記工程（ｃ）において、前記保護層の膜厚を５〜２０ｎｍに形成する、不揮発性メモリトランジスタを含む半導体装置の製造方法。
【請求項１１】
請求項１〜１０のいずれかに記載の半導体装置の製造方法であって、少なくともフラッシュメモリの形成工程が含まれる、半導体装置の製造方法。
【請求項１２】
請求項１１において、
さらに、他の回路領域が混載して形成される、半導体装置の製造方法。
【請求項１３】
請求項１１または１２において、
前記他の回路領域が、Ａ−Ｄコンバータ、Ｄ−Ａコンバータ、コンパレータ、オペアンプ、および電源用ＩＣのうち少なくとも１の回路を含み、
前記キャパシタは、前記１の回路に含まれる、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、不揮発性半導体記憶装置とアナログ回路用半導体装置が混載された半導体装置の製造方法に関する。
【０００２】
【背景技術】
近年、チップインターフェイス遅延の短縮、ボード面積分のコスト低減、ボード設計開発のコスト低減などの観点から、各種回路の混載が要求され、そのひとつとして、メモリとアナログＩＣとの混載技術が重要となっている。
【０００３】
【発明が解決しようとする課題】
このような混載型の半導体装置においては、一般に製造プロセスが複雑となる場合が多く、製造プロセスの簡略化を図ることが難しい場合が多く、製造コストの低減を図ることが難しかった。
【０００４】
さらに、このような混載技術においては、メモリ・アナログＩＣそれぞれの製造プロセスにおいて、一方のデバイスの製造工程が他方のデバイスの特性に影響を与えることがあり、このことが混載型の半導体装置の製造プロセスの簡略化をより困難にしていた。
【０００５】
本発明の目的は、少ない工程数で製造することができ、かつ、高い信頼性を有する不揮発性メモリ・アナログＩＣ混載型の半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、スプリットゲート構造の不揮発性メモリトランジスタを含むメモリ領域と、キャパシタを含むキャパシタ領域と、を含む半導体装置の製造方法であって、
（ａ）前記メモリ領域において、半導体基板上に、前記不揮発性メモリトランジスタを構成するゲート絶縁層、フローティングゲート、および選択酸化絶縁層を形成する工程、
（ｂ）前記キャパシタ領域において、前記半導体基板に形成された絶縁層上に、前記キャパシタを構成する下部電極を形成する工程、
（ｃ）第１酸化シリコン層、および前記メモリ領域のための保護層を順に積層した後、前記キャパシタ領域において、前記下部電極上に積層された前記第１酸化シリコン層および前記保護層を除去する工程、
（ｄ）前記キャパシタ領域において、前記下部電極の上面部を熱酸化して、絶縁層を形成する工程、
（ｅ）窒化シリコン層を積層した後、前記メモリ領域において、前記保護層および前記窒化シリコン層を除去するとともに、前記キャパシタ領域において、前記前記窒化シリコン層を所定の形状にパターニングする工程、および
（ｆ）導電層を形成し、その後パターニングを行うことにより、前記不揮発性メモリトランジスタを構成する中間絶縁層およびコントロールゲート、ならびに前記キャパシタを構成する誘電体層および上部電極を形成する工程であって、
前記中間絶縁層は、前記第１酸化シリコン層を所定の形状にパターニングすることにより形成され、
前記コントロールゲートおよび前記上部電極は、それぞれ、前記導電層を所定の形状にパターニングすることにより形成され、
前記誘電体層は、前記キャパシタを構成する前記上部電極と前記下部電極との間に形成される工程、および
（ｇ）前記半導体基板の所定領域に不純物を導入して、不純物拡散層を形成する工程、を含む。
【０００７】
本願において、前記メモリ領域のための保護層とは、前記工程（ｄ）において、前記キャパシタ領域に形成された前記下部電極の上面部を熱酸化する際に、前記メモリ領域に形成された前記選択酸化絶縁層や前記第１酸化シリコン層を保護するために形成される層をいう。
【０００８】
また、酸化シリコン層とは、少なくとも酸化シリコンを含む層をいい、他の酸化物層が含まれているものでもよい。窒化シリコン層とは、少なくとも窒化シリコンを含む層をいい、他の窒化物層が含まれているものでもよい。
【０００９】
この製造方法によれば、スプリットゲート構造を有するメモリトランジスタとキャパシタとを一連の工程で形成することができる。すなわち、不揮発性メモリトランジスタおよびキャパシタを混載した半導体装置を少ない工程で製造することができる。
【００１０】
また、この製造方法によれば、前記工程（ｃ）では、前記メモリ領域において、前記第１酸化シリコン層上に前記保護層を形成し、前記工程（ｄ）では、前記キャパシタ領域において、前記下部電極の上面部を熱酸化して絶縁層を形成する。この熱酸化工程において、前記メモリ領域に形成された前記第１酸化シリコン層および前記選択酸化絶縁層を、前記保護層で覆われて保護することにより、前記熱酸化工程が前記第１酸化シリコン層および前記選択酸化絶縁層へと及ぼす影響を小さくすることができる。すなわち、前記熱酸化工程に起因して、前記第１酸化シリコン層および前記選択酸化絶縁層の形状が変化するのを防止することができる。これにより、フラッシュメモリの特性に与える影響を少なくすることができる。そのうえ、膜特性に優れた中間絶縁層を得ることができることから、信頼性の高いメモリ特性を実現できる。
【００１１】
また、前記工程（ｄ）において、前記第１酸化シリコン層上に前記保護層を形成した状態で、熱酸化を行うことにより、前記第１酸化シリコン層の緻密化ならびに前記第１酸化シリコン層の膜質の向上を図ることができる。本発明の不揮発性メモリトランジスタが前述の良好な膜質を有する第１酸化シリコン層からなる中間絶縁層を含むことにより、メモリ特性、特にデータの書き込み，消去の回数（サイクル寿命）を増すことができる。
【００１２】
前記半導体装置の製造方法のより好ましい態様としては、以下に示すものが例示できる。
【００１３】
（１）前記工程（ｆ）において、
前記不揮発性メモリトランジスタを構成する前記コントロールゲートと、前記キャパシタを構成する前記上部電極とを同一のパターニング工程にて形成することができる。
【００１４】
この製造方法によれば、前記コントロールゲートおよび前記上部電極の形成工程を共通化することにより、より少ない工程で半導体装置を形成することができる。
【００１５】
（２）前記工程（ａ）および（ｂ）において、
前記不揮発性メモリトランジスタを構成する前記フローティングゲートと、前記キャパシタを構成する前記下部電極とを同一のパターニング工程にて形成することができる。
【００１６】
この製造方法によれば、前記フローティングゲートと前記下部電極の形成工程を共通化することにより、より少ない工程で半導体装置を形成することができる。
【００１７】
（３）前記工程（ｄ）において、
前記熱酸化を７００〜１１００℃にて行ない、酸化シリコン層からなる前記絶縁層を形成することができる。この温度範囲内に設定された温度にて、前記下部電極の上面部の熱酸化を行なうことにより、メモリ領域に影響を与えることなく、前記下部電極の上面部に確実に酸化物層を形成することができる。
【００１８】
（４）前記工程（ｆ）において、
前記導電層を形成する際に、前記窒化シリコン層の上面部を酸化させて第２酸化シリコン層を形成することができる。
【００１９】
この場合、前記誘電体層は、下部誘電体層、中間誘電体層、および上部誘電体層を含み、
前記下部誘電体層を前記工程（ｄ）で形成される酸化シリコン層から形成し、前記中間誘電体層を前記工程（ｅ）で形成される前記窒化シリコン層から形成し、前記上部誘電体層は前記工程（ｆ）で形成される前記第２酸化シリコン層から形成することができる。
【００２０】
（５）前記工程（ｃ）は、前記メモリ領域において、前記保護層上にマスク層を形成した後、前記キャパシタ領域において、前記第１酸化シリコン層および前記保護層を除去する工程であることが望ましい。
【００２１】
（６）前記工程（ｅ）は、前記キャパシタ領域において、前記窒化シリコン層の所定の領域上にマスク層を形成した後、前記メモリ領域において、前記保護層および前記窒化シリコン層を除去するとともに、前記キャパシタ領域において、前記前記窒化シリコン層を所定の形状にパターニングする工程であることが望ましい。
【００２２】
（７）前記保護層は、窒化シリコン層からなることが望ましい。
【００２３】
この場合、前記工程（ｃ）において、前記保護層の膜厚を５〜２０ｎｍに形成することが望ましい。
【００２４】
また、前述した半導体装置の製造方法は、少なくともフラッシュメモリの形成工程
を含むことができる。
【００２５】
この場合、さらに、他の回路領域を混載して形成することができる。
【００２６】
さらに、この場合、前記他の回路領域が、Ａ−Ｄコンバータ、Ｄ−Ａコンバータ、コンパレータ、オペアンプ、および電源用ＩＣのうち少なくとも１の回路を含み、
前記キャパシタは、前記１の回路に含むことができる。
【００２７】
また、前述した半導体装置の製造方法によって形成された半導体装置は、
スプリットゲート構造の不揮発性メモリトランジスタを含むメモリ領域と、キャパシタを含むキャパシタ領域と、を含み、
前記不揮発性メモリトランジスタは、ソース、ドレイン、ゲート絶縁層、フローティングゲート、中間絶縁層、およびコントロールゲートを含み、
前記キャパシタは、下部電極、誘電体層、および上部電極を含む。
【００２８】
この場合、前記不揮発性メモリトランジスタを構成するフローティングゲートと前記キャパシタを構成する下部電極とが同一の成膜工程にて形成されることができる。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００３０】
（デバイスの構造）
図１は、本発明にかかる不揮発性メモリトランジスタ２００を含む半導体装置１０００の断面を模式的に示す図である。この半導体装置１０００は、メモリ領域２０００およびキャパシタ領域３０００を含む。
【００３１】
メモリ領域２０００は、図１に示すように、スプリットゲート構造を有する不揮発性メモリトランジスタ（以下、「メモリトランジスタ」という）２００を含む。キャパシタ領域３０００は、キャパシタ３００を含む。キャパシタ３００が用いられる回路の具体例については、後に述べる。
【００３２】
メモリトランジスタ２００およびキャパシタ３００は、それぞれＰ型シリコン基板１０に形成されている。そして、メモリ領域２０００およびキャパシタ領域３０００は、それぞれフィールド絶縁層（図示せず）によって分離されている。なお、図示の例では、メモリトランジスタ２００およびキャパシタ３００はシリコン基板１０に形成されているが、シリコン基板１０にウエルを形成し、ウェル内にこれらを形成することもできる。
【００３３】
メモリ領域２０００においては、およびＰチャネル型のトランジスタを含むことができるが、図１においては説明を容易にするために、Ｎチャネル型のメモリトランジスタ２００のみを図示している。
【００３４】
メモリトランジスタ２００は、シリコン基板１０に形成されたＮ型不純物拡散層からなるソース領域１４およびドレイン領域１６と、シリコン基板１０上に形成されたゲート絶縁層２０とを有する。このゲート絶縁層２０上には、ゲート絶縁層２０に近い側から順に、フローティングゲート２２、選択酸化絶縁層２４、中間絶縁層２６、およびコントロールゲート２３が形成されている。
【００３５】
選択酸化絶縁層２４は、後に詳述するように、フローティングゲート２２となるポリシリコン層２２ａ（図２参照）の一部に選択酸化によって形成され、中央から端部へ向けてその膜厚が薄くなる構造を有する。その結果、フローティングゲート２２の上縁部は鋭角に形成され、この上縁部で電界集中が起きやすいようになっている。
【００３６】
メモリトランジスタ２００のゲート絶縁層２０の膜厚は、メモリトランジスタ２００の耐圧などを考慮して、好ましくは５〜２０ｎｍである。
【００３７】
中間絶縁層２６は、選択酸化絶縁層２４の上面からフローティングゲート２２の側面に連続し、さらにシリコン基板１０の表面に沿ってソース領域１４の一端にいたるように形成されている。この中間絶縁層２６は、熱酸化法によって形成された酸化シリコン層とＣＶＤ法によって形成された酸化シリコン層とが積層されて形成されている。このように、中間絶縁層２６が、ＣＶＤ法によって形成された酸化シリコン層を含むことにより、フローティングゲート２２とコントロールゲート２３との間の耐圧を高め、メモリセルの書き込みおよび読み出しの動作時の誤動作、すなわちライトディスターブおよびリードディスターブを防止できる利点がある。
【００３８】
中間絶縁層２６は、トンネル絶縁層としての機能などを考慮すると、その膜厚が好ましくは１０〜３０ｎｍである。
【００３９】
キャパシタ３００は、シリコン基板１０に形成された絶縁層１２上に形成され、下部電極３２、誘電体層３０、および上部電極３４から構成される。絶縁層１２はたとえば酸化シリコンからなる。下部電極３２および上部電極３４は、たとえばポリシリコン等の導電層から形成される。なお、本実施の形態においては、絶縁層１２が選択酸化により形成されたものである場合を示したが、シリコン基板１０とキャパシタ３００とを十分に絶縁することができるものであれば、絶縁層１２の種類および形成方法は特に限定されない。
【００４０】
誘電体層３０は、酸化シリコン層からなる下部誘電体層３１、窒化シリコン層からなる中間誘電体層３８、および酸化シリコン層からなる上部誘電体層３９から構成される。すなわち、誘電体層３０は、酸化物層／窒化物層／酸化物層からなる積層構造（以下、これを「ＯＮＯ積層構造」という）を有することが望ましい。このＯＮＯ積層構造は、キャパシタを形成する際に必要となる。つまり、キャパシタの場合には、耐圧および誘電率の点から、窒化物層、たとえば窒化シリコン層を酸化シリコン層で挟むＯＮＯ積層構造が一般的に用いられる。
【００４１】
下部誘電体層３１は、熱酸化法により形成された酸化シリコン層（絶縁層）からなる。誘電体層３０の膜厚は、下部電極３２や上部電極３４の膜厚などを考慮して、好ましくは５〜２０ｎｍである。
【００４２】
メモリトランジスタ２００およびキャパシタ３００が形成されたシリコン基板１０上には、層間絶縁層７０が形成されている。この層間絶縁層７０には、ドレイン領域１６およびキャパシタ３００の上部電極３４にそれぞれ到達するコンタクトホール８１，８３が形成され、これらのコンタクトホール内にはコンタクト導電層８４，８５が形成されている。そして、層間絶縁層７０の上には所定パターンの配線層８０，８２が形成されている。なお、図１においては、一部のコンタクト導電層および配線層のみを図示している。
【００４３】
図１に示す半導体装置１０００によれば、メモリ領域２０００のメモリトランジスタ２００の動作が可能である。また、半導体装置１０００では、フラッシュ（一括消去型）ＥＥＰＲＯＭの動作のためのロジックはもちろんのこと、フラッシュＥＥＰＲＯＭと、各電圧レベルで動作可能な他の回路領域、たとえば、アナログ回路、インターフェイス回路、ゲートアレイ回路、ＲＡＭ，ＲＯＭなどのメモリ回路、ＲＩＳＣ（Ｒｅｄｕｃｅｄ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｓｅｔ  Ｃｏｍｐｕｔｅｒ）あるいは各種ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）マクロなどの回路、あるいはその他のディジタル回路などを、同一基板内に混載し、システムＬＳＩを構成することができる。
【００４４】
次に、メモリトランジスタ２００の動作方法、本実施の形態にかかる半導体装置１０００を適用したエンベデット半導体装置５０００、および図１に示す半導体装置１０００の製造方法について述べる。
【００４５】
（メモリセルの動作方法）
次に、本実施の形態の半導体装置１０００を構成するメモリトランジスタ２００の動作方法の一例について説明する。
【００４６】
このスプリットゲート構造のメモリトランジスタ２００を動作させる場合には、データの書き込み時には、ソース領域１４とドレイン領域１６間にチャネル電流を流し、電荷（ホットエレクトロン）をフローティングゲート２２に注入し、データの消去時には、所定の高電圧をコントロールゲート２３に印加し、ＦＮ伝導によってフローティングゲート２２に蓄積された電荷をコントロールゲート２３に移動させる。以下に、各動作について述べる。
【００４７】
まず、書き込み動作について述べる。データの書き込み動作においては、ドレイン領域１６に対してソース領域１４を高電位にし、コントロールゲート２３に低電位を印加する。これにより、ドレイン領域１６付近で発生するホットエレクトロンは、フローティングゲート２２に向かって加速され、ゲート絶縁層２０を介してフローティングゲート２２に注入され、データの書き込みがなされる。
【００４８】
この書き込み動作では、たとえば、コントロールゲート２３の電位（Ｖｃ）を２Ｖ、ソース領域１４の電位（Ｖｓ）を１０．５Ｖ、ドレイン領域１６の電位（Ｖｄ）を０．８Ｖとする。また、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖとする。
【００４９】
次に、消去動作について説明する。消去動作においては、ソース領域１４およびドレイン領域１６の電位に対してコントロールゲート２３の電位を高くする。これにより、フローティングゲート２２内に蓄積された電荷は、フローティングゲート２２の先鋭な上縁部からＦＮ伝導によって中間絶縁層２６を突き抜けてコントロールゲート２３に放出されて、データが消去される。
【００５０】
この消去動作では、たとえば、コントロールゲート２３の電位（Ｖｃ）を１１．５Ｖとし、ソース領域１４およびドレイン領域１６の電位ＶｓおよびＶｄを０Ｖとし、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖとする。
【００５１】
次に読み出し動作について説明する。読み出し動作においては、ソース領域１４に対してドレイン領域１６を高電位とし、コントロールゲート２３に所定の電圧を印加することにより、チャネルの形成の有無によって書き込まれたデータの判定がなされる。すなわち、フローティングゲート２２に電荷が注入されていると、フローティングゲート２２の電位が低くなるため、チャネルが形成されず、ドレイン電流が流れない。逆に、フローティングゲート２２に電荷が注入されていないと、フローティングゲート２２の電位が高くなるため、チャネルが形成されてドレイン電流が流れる。そこで、ドレイン領域１６から流れる電流をセンスアンプによって検出することにより、メモリトランジスタ２００のデータを読み出すことができる。
【００５２】
読み出し動作においては、たとえば、コントロールゲート２３の電位（Ｖｃ）を３Ｖとし、ソース領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１６の電位（Ｖｄ）を１Ｖとし、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖとする。
【００５３】
以上述べた各動作態様は一例であって、他の動作態様を採用することもできる。
【００５４】
（エンベデット半導体装置への適用例）
図１６は、本実施の形態にかかる半導体装置１０００が適用された、エンベデット半導体装置５０００のレイアウトを示す模式図である。この例では、エンベデット半導体装置５０００は、フラッシュメモリ部（フラッシュＥＥＰＲＯＭ）９０と、ＳＲＡＭメモリ部９２と、ＲＩＳＣ９４と、アナログ回路部９６と、インターフェイス回路９８とがＳＯＧ（Ｓｅａ  Ｏｆ  Ｇａｔｅ）に混載されている。
【００５５】
このようなエンベデット半導体装置５０００において、図１に示すメモリトランジスタ２００を含むメモリ領域２０００は、フラッシュメモリ部９０に形成される。また、キャパシタ３００を含むキャパシタ領域３０００は、アナログ回路部９６に形成される。アナログ回路部９６は、たとえばＡ−Ｄコンバータ、Ｄ−Ａコンバータ、コンパレータ、オペアンプ、電源用ＩＣなどのアナログＩＣから構成される。キャパシタ３００はこれらのアナログＩＣの構成要素として用いられる。
【００５６】
なお、図１６に示すエンベデット半導体装置５０００はレイアウトの一例であって、本発明は各種のシステムＬＳＩに適用できる。
【００５７】
（デバイスの製造方法）
次に、図１に示す半導体装置１０００の製造方法の一例を、図２〜図１２を参照しながら説明する。
【００５８】
（１）まず、図２に示すように、選択酸化法によって、シリコン基板１０の所定の領域に素子分離用のフィールド絶縁層（図示せず）を形成するとともに、キャパシタ領域３００において、シリコン基板１０上の所定の位置に絶縁層１２を形成する。
【００５９】
次に、メモリ領域２０００において、シリコン基板１０の表面に、たとえば熱酸化法によって、酸化シリコン層からなる絶縁層２０ａを形成する。この絶縁層２０ａは、メモリトランジスタ２００のゲート絶縁層２０となる。絶縁層２０ａは、ゲート耐圧などを考慮して、好ましくは５〜２０ｎｍの厚さを有する。
【００６０】
続いて、酸化シリコン層からなる絶縁層２０ａの表面に、たとえばＣＶＤ法を用いてポリシリコン層２２ａを形成する。このポリシリコン層２２ａは、後述する工程を経た後メモリトランジスタ２００のフローティングゲート２２（図１参照）となる。このポリシリコン層２２ａは、たとえば１００〜２００ｎｍの膜厚となるように形成する。
【００６１】
次いで、ポリシリコン層２２ａの表面に、窒化シリコン層からなるストッパ層５０を形成した後、レジスト層Ｒ１をマスクとしてストッパ層５０の所定領域を選択的にエッチングして除去し、溝２４ａを形成する。ストッパ層５０が除去される領域は、メモリトランジスタ２００の選択酸化絶縁層２４が形成される領域である。
【００６２】
次いで、ストッパ層５０上に形成されたレジスト層Ｒ１をマスク層として、ポリシリコン層２２ａにリンやひ素を拡散してＮ型のポリシリコン層２２ａを形成する。ポリシリコン層をＮ型にする他の方法としては、ポリシリコン層を形成した後、リンやひ素イオンを注入する方法、ポリシリコン層を形成した後、塩化ホスホリル（ＰＯＣｌ３）を含んだキャリアガスを導入する方法、あるいはポリシリコン層を形成する時に、ホスフィン（ＰＨ３）を含んだキャリアガスを導入する方法などがある。
【００６３】
次いで、レジスト層Ｒ１を除去する。
【００６４】
（２）次いで、図３に示すように、ポリシリコン層２２ａの露出部分を選択的に酸化することにより、ポリシリコン層２２ａの所定領域の表面に選択酸化絶縁層２４を形成する。選択酸化によって形成された選択酸化絶縁層２４は、中央部の膜厚が最も大きく、端部に向かって徐々に膜厚が小さくなる形状を有する。選択酸化絶縁層２４は、最も膜厚が大きい部分で好ましくは１００〜２００ｎｍの膜厚を有する。その後、ストッパ層５０を除去する。
【００６５】
（３）続いて、図４に示すように、キャパシタ領域３０００において、ポリシリコン層２２ａの所定領域の表面に、所定の形状を有するレジスト層（マスク層）Ｒ２を形成する。ポリシリコン層２２ａ上でレジスト層Ｒ２が形成される領域は、後の工程において、キャパシタ３００の下部電極３２（図５参照）が形成される領域である。次いで、メモリ領域２０００において選択酸化絶縁層２４を、キャパシタ領域３０００においてレジスト層Ｒ２をそれぞれマスクとしてエッチングを行ない、ポリシリコン層２２ａを選択的に除去する。
【００６６】
以上の工程で、図５に示すように、メモリ領域２０００において、ゲート絶縁層２０、フローティングゲート２２および選択酸化絶縁層２４が形成されるとともに、キャパシタ領域３０００において、下部電極３２が形成される。
【００６７】
（４）次いで、図６に示すように、熱酸化法によって第１酸化シリコン層２６ａを形成する。第１酸化シリコン層２６ａを、後の工程において所定の形状にパターニングすることにより、メモリトランジスタ２００の中間絶縁層２６（図１参照）が形成される。
【００６８】
第１酸化シリコン層２６ａは、複数の層が積層されて構成されていてもよい。また、第１酸化シリコン層２６ａの形成方法としては、たとえば熱酸化法，ＣＶＤ法，あるいはこれらを併用した方法が例示できる。ＣＶＤ法として好ましいのは高温熱ＣＶＤ法である。高温熱ＣＶＤ法により酸化シリコン層を形成すると、酸化シリコン層の膜質が緻密になるという利点がある。あるいは、ＣＶＤ法として、得られる膜の緻密さ、後工程の熱酸化での酸素イオンの透過耐性等を考慮すると、モノシラン、テトラエトキシシランなどを用いたＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）法、または酸化剤としてオゾンを用いたＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）法やプラズマＴＥＯＳ法などを好ましく用いることができる。
【００６９】
第１酸化シリコン層２６ａの膜厚は、たとえばシリコン基板１０上で２０〜２５ｎｍであるのが望ましい。
【００７０】
次いで、必要に応じて、第１酸化シリコン層２６ａをアニール処理する。このアニール処理によって、再形成された酸化シリコン層の膜質を向上させることができる。このアニール処理は、たとえば常圧の窒素雰囲気中で行うことができる。温度条件としては、たとえば８５０〜１０００℃、好ましくは９００〜９５０℃である。アニール処理時間としては、たとえば１５〜３０分、好ましくは２０〜２５分である。
【００７１】
あるいは、前述したアニール処理にウェット酸化を追加するか、もしくは前述したアニール処理のかわりにウェット酸化を行なうこともできる。
【００７２】
（５）次いで、図７に示すように、第１酸化シリコン層２６ａ上に、たとえばＣＶＤ法等によって、メモリ領域２０００のための保護層２８ａを形成する。すなわち、保護層２８ａは、後の工程において、キャパシタ３００の誘電体層３０を下部電極３２の一部から熱酸化法により形成する際の酸化処理の際に、フローティングゲート２２や第１酸化シリコン層２６ａを含むメモリトランジスタ２００の形状が変化して、メモリトランジスタ２００の特性が変化するのを防止するための保護層として機能する。ここでは、この保護層２８ａが窒化シリコンからなる層である場合を示すが、保護層２８ａは窒化シリコン層に限定されるわけではなく、酸化防止層として有用な層であればよい。この点については後述する。
【００７３】
（６）続いて、図８に示すように、メモリ領域２０００において、保護層２８ａ上にレジスト層（マスク層）Ｒ３を形成した後エッチングを行ない、キャパシタ領域３０００において、第１酸化シリコン層２６ａおよび保護層２８ａを選択的に除去する。次いで、レジスト層Ｒ３を除去する。
【００７４】
以上の工程により、図９に示すように、メモリ領域２０００においてのみ、第１酸化シリコン層２６ａおよび保護層２８ａを残す一方、キャパシタ領域３０００において、下部電極３２の表面を露出させる。
【００７５】
（７）次に、キャパシタ領域３０００に形成された下部電極３２の上面を熱酸化して、図１０に示すように、下部電極３２の上面部に、酸化シリコン層からなる絶縁層３１を形成する。この絶縁層は、後の工程において、キャパシタを構成する誘電体層３０の下部誘電体層３１となる。この工程においては、メモリ領域２０００およびキャパシタ領域３０００の構成要素に影響を与えずに、絶縁層３１を薄くかつ確実に形成するためには、７００℃〜１１００℃の温度条件下で熱酸化を行なうのが望ましく、９５０℃〜１０００℃で行なうことがより望ましい。また、メモリ領域２０００においては、保護層２８ａが最上層に形成されているため、熱酸化工程において、保護層２８ａより下部に形成されている第１酸化シリコン層２６ａや選択酸化絶縁層２４の形状の変化を防止することができる。
【００７６】
（８）続いて、たとえばＣＶＤ法を用いて、図１１に示すように、窒化シリコン層３８ａを順に積層する。窒化シリコン層３８ａの膜厚は、製造プロセスに応じて規定される。
【００７７】
（９）次いで、図１２に示すように、キャパシタ領域３０００において、窒化シリコン層３８ａの所定の領域上に、レジスト層（マスク層）Ｒ４を形成した後エッチングを行ない、メモリ領域２０００において、第１酸化シリコン層２６ａよりも上部に形成されている層を除去する。ここで、窒化シリコン層３８ａの所定の領域とは、窒化シリコン層３８ａのうち、下層に下部電極３２および絶縁層３１が形成されている領域をいう。この工程においては、メモリ領域２０００において、保護層２８ａおよび窒化シリコン層３８ａを選択的に除去するとともに、キャパシタ領域３０００において、窒化シリコン層３８ａを所定の形状にパターニングすることにより、図１３に示すように、絶縁層３１上に窒化シリコン層３８ｂを形成する。この工程において、エッチングの方法としては、たとえばドライエッジを用いることができる。次いで、レジスト層Ｒ４を除去する。
【００７８】
以上の工程により、図１３に示すように、メモリ領域２０００において、窒化シリコン層３８ａを除去して、第１酸化シリコン層２６ａを露出させるとともに、キャパシタ領域３０００において、絶縁層３１上に窒化シリコン層３８ｂを形成する。
【００７９】
（１０）つづいて、回路で使用されるトランジスタ（図示せず）の絶縁層形成のための酸化と同時に、窒化シリコン層３８ｂの表面が酸化されて、第２酸化シリコン層３９が形成される。この工程においては、図１４に示すように、窒化シリコン層３８ｂのうち酸化されずに残った部分が中間誘電体層３８となり、酸化により形成された第２酸化シリコン層３９は、キャパシタ領域３０００において誘電体層３０を構成する上部誘電体層となる。続いて、図１４に示すように、ポリシリコン層２３ａを積層する。あるいは公知の方法でポリシリコン層の代わりに、ポリサイド層を形成する。
【００８０】
次いで、ポリシリコン層２３ａ上に所定のパターンを有するレジスト層（図示せず）を形成した後、エッチングによってパターニングを行って、図１５に示すように、メモリトランジスタ２００のゲート絶縁層２０およびキャパシタ３００の上部電極３４を形成する。このとき、シリコン基板１０の露出面に、シリコン酸化層が１〜５ｎｍの膜厚で残る状態でエッチングが行われる。
【００８１】
（１１）次いで、図１に示すように、公知の方法により、Ｎチャネル型トランジスタにはＮ型不純物を、Ｐチャネル型トランジスタにはＰ型不純物を、シリコン基板１０の所定の領域にそれぞれドープすることにより、ソース領域１４およびドレイン領域１６を構成する不純物拡散層を形成する。
【００８２】
次いで、メモリトランジスタ２００およびキャパシタ３００が形成されたシリコン基板１０上に、たとえばＣＶＤ法を用いて酸化シリコン層からなる層間絶縁層７０を形成する。そして、層間絶縁層７０の所定領域をエッチングにより選択的に除去し、ソース領域１４およびドレイン領域１６に到達するコンタクトホール８１，８３を形成する。次いで、層間絶縁層７０の上面およびコンタクトホール内にたとえばスパッタリングを用いてアルミニウムなどからなる導電層を堆積する。この工程により、この導電層をパターニングすることにより、コンタクトホール内に充填されたコンタクト導電層８３，８５を形成するとともに、不純物拡散層と電気的に接続された金属配線層（たとえばビット線、ソース線）８０，８２を形成する。
【００８３】
以上述べた製造方法によれば、メモリ領域２０００およびキャパシタ領域３０００を一連の工程で形成することができる。すなわち、スプリットゲート構造を有するメモリトランジスタ２００とキャパシタ３００とが混載された半導体装置を少ない工程で製造することができる。
【００８４】
また、この製造方法によれば、メモリトランジスタ２００を構成するコントロールゲート２３と、キャパシタ３００を構成する上部電極３４とが同一のパターニング工程にて形成される。さらに、メモリトランジスタ２００を構成するフローティングゲート２２と、キャパシタ３００を構成する下部電極３２とが同一のパターニング工程にて形成される。このように、コントロールゲート２３と上部電極３４の形成工程、およびフローティングゲート２２と下部電極３２の形成工程をそれぞれ共通化することにより、より少ない工程で半導体装置１０００を形成することができる。
【００８５】
また、前述した製造方法においては、前記工程（３）および（４）で、中間絶縁層（トンネル絶縁層）２６および選択酸化絶縁層２４を形成した後、保護層２８ａを形成する。これにより、後工程での熱酸化において、第１酸化シリコン層２６ａおよび選択酸化絶縁層２４が保護層２８ａで覆われて保護されているので、前記熱酸化工程が酸化シリコン層へと及ぼす影響を低減できる。すなわち、前記熱酸化工程に起因して、第１酸化シリコン層２６ａおよび選択酸化絶縁層２４の形状が変化するのを防止することができるため、フラッシュメモリの特性に与える影響を少なくすることができる。そのうえ、膜特性に優れた中間絶縁層２６を得ることができるので、信頼性の高いメモリ特性を実現できる。
【００８６】
さらに、第１酸化シリコン層２６ａ上に保護層２８ａを形成した状態で、熱処理（酸化処理での熱処理も含む）を行うことにより、中間絶縁層２６を構成する酸化シリコン層の緻密化ならびに酸化シリコン層の膜質の向上がなされる。その結果、メモリ特性、特にデータの書き込み，消去の回数（サイクル寿命）を増すことができる。
【００８７】
また、本実施の形態にかかる半導体装置においては、前記不揮発性メモリトランジスタを構成するフローティングゲートと前記キャパシタを構成する下部電極とが同一の成膜工程により形成されていることにより、工程の短縮化、プロセスの簡略化を図ることができる。
【００８８】
本発明は、上記実施の形態に限定されず、発明の要旨の範囲内で各種の態様を取り得る。たとえば、本実施の形態においては、第１導電型をＮ型、第２導電型をＰ型としたが、各半導体層においてこれらを入れ替えても本発明の趣旨を逸脱するものではない。すなわち、第１導電型をＰ型、第２導電型をＮ型としても本発明の作用および効果を奏することができる。
【００８９】
また、必要に応じて、シリコン基板１０内にＮ型不純物（たとえば、砒素あるいはリン）を拡散させてＮ型の第１ウエルを形成し、さらに、第１ウエル内にＰ型不純物（たとえば、ホウ素）をドープして、所定の領域にＰ型の第２ウエルを形成したトリプルウエルを用いることもできる。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかる半導体装置を模式的に示す断面図である。
【図２】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図３】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図４】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図５】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図６】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図７】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図８】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図９】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図１０】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図１１】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図１２】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図１３】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図１４】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図１５】図１に示す半導体装置の製造工程を示すメモリ領域およびキャパシタ領域の断面図である。
【図１６】本発明の半導体装置を適用したエンベデット半導体装置の一例を模式的に示す平面図である。
【符号の説明】
１０  シリコン基板
１２  絶縁層
１４  ソース領域
１６  ドレイン領域
１２  絶縁層
２０  ゲート絶縁層
２０ａ  絶縁層
２２  フローティングゲート
２２ａ  ポリシリコン層
２３  コントロールゲート
２３ａ  ポリシリコン層
２４  選択酸化絶縁層
２４ａ  溝
２６  中間絶縁層
２６ａ  第１酸化シリコン層
２８ａ  保護層
３０  誘電体層
３１  絶縁層（下部誘電体層）
３２  下部電極
３４  上部電極
３８  中間誘電体層
３８ａ，３８ｂ  窒化シリコン層
３９  上部誘電体層（第２酸化シリコン層）
５０  ストッパ層
７０  層間絶縁膜
８０，８２  金属配線
８１，８３  コンタクトホール
８４，８５  コンタクト導電層
９０  フラッシュメモリ部
９２  ＳＲＡＭメモリ部
９４  ＲＩＳＣ
９６  アナログ回路部
９８  Ｉ／Ｏ
２００  不揮発性メモリトランジスタ（メモリトランジスタ）
３００  キャパシタ
１０００  半導体装置
２０００  メモリ領域
３０００  キャパシタ領域
５０００  エンベデット半導体装置
Ｒ１，Ｒ２，Ｒ３，Ｒ４  レジスト層（マスク層）
【図１】
0003617435.tif 000002
【図２】
0003617435.tif 000003
【図３】
0003617435.tif 000004
【図４】
0003617435.tif 000005
【図５】
0003617435.tif 000006
【図６】
0003617435.tif 000007
【図７】
0003617435.tif 000008
【図８】
0003617435.tif 000009
【図９】
0003617435.tif 000010
【図１０】
0003617435.tif 000011
【図１１】
0003617435.tif 000012
【図１２】
0003617435.tif 000013
【図１３】
0003617435.tif 000014
【図１４】
0003617435.tif 000015
【図１５】
0003617435.tif 000016
【図１６】
0003617435.tif 000017