(57)【特許請求の範囲】
【請求項１】
入力したシリアルデータに所定のヘッドマージンを付与してパラレルデータに変換するシリアルパラレル変換回路であって、
クロック信号に同期してシリアルデータを順次入力する入力手段と、
クロック信号に同期してビットデータを順次シフトしていく所定段数のビット記憶手段を有するシフトレジスタと、
クロック信号に同期して、前記入力手段により順次入力したシリアルデータの各ビットを前記シフトレジスタの所定の位置に入力する手段と、
所定クロック数が経過して、前記シフトレジスタに前記シリアルデータの所定単位ビット数のデータが揃ったとき、該データの上位ビット側の所定ビット数のデータを並列に取り出し、その最上位ビット側にヘッドマージンを付与し、パラレルデータとして出力する手段と
を備えたことを特徴とするシリアルパラレル変換回路。
【請求項２】
入力したシリアルデータに所定のヘッドマージンを付与してパラレルデータに変換するシリアルパラレル変換回路であって、
クロック信号に同期してｎビット単位のデータからなるシリアルデータを最上位ビット側から順次入力する入力手段と、
クロック信号に同期してビットデータを第１段目から順次シフトしていく所定段数のビット記憶手段を有するシフトレジスタと、
クロック信号に同期して、前記入力手段により順次入力したシリアルデータの各ビットを前記シフトレジスタの第１段目のビット記憶手段に入力する手段と、所定クロック数が経過して、前記シフトレジスタの第１段目から第ｎ段目のビット記憶手段に前記シリアルデータの１単位であるｎビットデータが揃ったとき、第ｍ段目（ｍ＜ｎ）から前記ｎビットデータの最上位ビットが格納されている第ｎ段目までのビット記憶手段から、並列にビットデータを取り出すとともに、該取り出したビットデータの最上位ビット側に、ヘッドマージンとして前記ｎビットデータの最上位ビットを符号拡張したビットデータを補って、ｎビットのパラレルデータとして出力する手段と
を備えたことを特徴とするシリアルパラレル変換回路。
【請求項３】
入力したシリアルデータに所定のヘッドマージンを付与してパラレルデータに変換するシリアルパラレル変換回路であって、
クロック信号に同期してｎビット単位のデータからなるシリアルデータを最下位ビット側から順次入力する入力手段と、
クロック信号に同期してビットデータを第１段目から順次シフトしていくｎ段のビット記憶手段を有するシフトレジスタと、
クロック信号に同期して、前記入力手段により順次入力したシリアルデータの各ビットを前記シフトレジスタの第ｍ段目（ｍ＜ｎ）のビット記憶手段に入力する手段と、
所定クロック数が経過して、前記シフトレジスタの第ｍ段目から第ｎ段目のビット記憶手段に前記シリアルデータの１単位であるｎビットデータの上位ｎ−ｍ＋１ビットが揃ったとき、該第ｍ段目から第ｎ段目までのビット記憶手段から並列にビットデータを取り出すとともに、該取り出したビットデータの最上位ビット側に、ヘッドマージンとして前記ｎビットデータの最上位ビットを符号拡張したビットデータを補って、ｎビットのパラレルデータとして出力する手段と
を備えたことを特徴とするシリアルパラレル変換回路。
【請求項４】
請求項２または３に記載のシリアルパラレル変換回路において、
前記ヘッドマージンの設定量を指定する手段を備えるとともに、前記ｍの値を可変とし、指定されたヘッドマージンの設定量に応じて前記ｍの値を決定することを特徴とするシリアルパラレル変換回路。
【請求項５】
入力したパラレルデータのヘッドマージンを解消してシリアルデータに変換するパラレルシリアル変換回路であって、
パラレルデータを入力する入力手段と、
クロック信号に同期してビットデータを順次シフトしていく所定段数のビット記憶手段を有するシフトレジスタと、
前記入力手段により入力したパラレルデータの各ビットを前記シフトレジスタの連続するビット記憶手段に設定する手段と、
クロック信号に同期して、前記シフトレジスタの所定位置から順次ビットデータを取り出してシリアルデータとして出力するとともに、その出力の際には、データに付与されていたヘッドマージン部分を除き、該ヘッドマージン部分のビット数分の補充ビットを下位側に付与して出力する手段と
を備えたことを特徴とするパラレルシリアル変換回路。
【請求項６】
入力したパラレルデータのヘッドマージンを解消してシリアルデータに変換するパラレルシリアル変換回路であって、
ｎビット単位のパラレルデータで、そのｎビットのデータ中の上位ｍビットにヘッドマージンが付与されているパラレルデータを入力する入力手段と、
クロック信号に同期してビットデータを第１段目から第ｎ段目に向かって順次シフトしていくｎ段のビット記憶手段を有するとともに、第１段目のビット記憶手段はそこに設定されたビットデータが第２段目にシフトされたとき所定の補充ビットデータが設定されるシフトレジスタと、
前記入力手段により入力したパラレルデータの１単位であるｎビットを、前記シフトレジスタの第１段目から第ｎ段目のビット記憶手段に、前記ｎビットのデータの最上位側が第ｎ段目の側になるように、設定する手段と、
クロック信号に同期して、前記シフトレジスタの第ｎ−ｍ段目からｎクロック分だけ順次ビットデータを取り出してシリアルデータとして出力することにより、前記ｎビットのデータの下位側のｎ−ｍビットとその下位側のｍビットの補充ビットとを最上位ビット側からシリアルデータとして出力する手段と
を備えたことを特徴とするパラレルシリアル変換回路。
【請求項７】
入力したパラレルデータのヘッドマージンを解消してシリアルデータに変換するパラレルシリアル変換回路であって、
ｎビット単位のパラレルデータで、そのｎビットのデータ中の上位ｍビットにヘッドマージンが付与されているパラレルデータを入力する入力手段と、
クロック信号に同期してビットデータを第１段目から第ｎ＋ｍ段目に向かって順次シフトしていくｎ＋ｍ段のビット記憶手段を有するシフトレジスタと、
前記入力手段により入力したパラレルデータの１単位であるｎビットを、前記シフトレジスタの第１段目から第ｎ段目のビット記憶手段に、前記ｎビットのデータの最下位側が第ｎ段目の側になるように、設定するとともに、該設定の際には第ｎ＋１段目から第ｎ＋ｍ段目のビット記憶手段に所定の補充ビットデータを設定する手段と、
クロック信号に同期して、前記シフトレジスタの第ｎ＋ｍ段目からｎクロック分だけ順次ビットデータを取り出してシリアルデータとして出力することにより、前記ｎビットのデータの下位側のｎ−ｍビットとその下位側のｍビットの補充ビットとを最下位ビット側からシリアルデータとして出力する手段と
を備えたことを特徴とするパラレルシリアル変換回路。
【請求項８】
請求項６または７に記載のパラレルシリアル変換回路において、
前記ヘッドマージンの設定量を指定する手段を備えるとともに、前記ｍの値を可変とし、指定されたヘッドマージンの設定量に応じて前記ｍの値を決定することを特徴とするパラレルシリアル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デジタル信号のレベルマージン（ヘッドマージン）を任意に設定でき、かつ比較的小規模なインターフェース回路でデジタル信号の送受信を行なうことができるシリアルパラレル変換回路およびパラレルシリアル変換回路に関する。
【０００２】
【従来の技術】
従来より、デジタル信号のシリアルデータとパラレルデータとの間でデータ変換を行なうシリアルパラレル変換回路およびパラレルシリアル変換回路が知られている。
【０００３】
図６（ａ）は、従来のシフトレジスタを用いた８ビットデータのシリアルパラレル変換回路のブロック構成を示す。このシリアルパラレル変換回路は、Ｄフリップフロップ回路（以後Ｄ−ＦＦと呼ぶ）６１０〜６１７を備えている。Ｄ−ＦＦ６１０〜６１７は、クロック発生器６０３から出力されるクロック信号に同期して左から右にビットデータが移動していくシフトレジスタを構成している。すなわち、あるクロックタイミングにおけるＤ−ＦＦ６１０〜６１７のデータは、次のクロックタイミングで、Ｄ−ＦＦ６１６のデータがＤ−ＦＦ６１７へ、Ｄ−ＦＦ６１５のデータがＤ−ＦＦ６１６へ、…、Ｄ−ＦＦ６１０のデータがＤ−ＦＦ６１１へ、というように移動する。
【０００４】
シリアルデータ６０１は、クロック発生器６０３から出力されるクロック信号に同期してＤ−ＦＦへ順に取り込まれる。いまシリアルデータ６０１が、８ビット単位でＭＳＢ（最上位ビット）側から送り出されてくるものとする。最初のクロックタイミングで、ＭＳＢのデータがＤ−ＦＦ６１０に取り込まれる。次のクロックタイミングで、Ｄ−ＦＦ６１０のデータはＤ−ＦＦ６１１に移動し、シリアルデータ６０１の次のビットデータがＤ−ＦＦ６１０に取り込まれる。同様にして、順次、ビットデータが取り込まれていく。８クロック目のタイミングで、シリアルデータ６０１の８ビットデータがＤ−ＦＦ６１０〜６１７に取り込まれる。この時点で、Ｄ−ＦＦ６１０〜６１７より８ビットデータを並列に取り出して、ｐ０〜ｐ７（ｐ７がＭＳＢ側）からなるパラレルデータ６０２を得る。シリアルデータ６０１がＬＳＢ（最下位ビット）側から送り出されてくる場合も同様であり、その場合はｐ７がＬＳＢ側になる。
【０００５】
図６（ｂ）は、従来のシフトレジスタを用いた８ビットデータのパラレルシリアル変換回路のブロック構成を示す。このパラレルシリアル変換回路は、Ｄ−ＦＦ６４０〜６４７を備えている。Ｄ−ＦＦ６４０〜６４７は、クロック発生器６３３から出力されるクロック信号に同期して右から左にビットデータが移動していくシフトレジスタを構成している。すなわち、あるクロックタイミングにおけるＤ−ＦＦ６４０〜６４７のデータは、次のクロックタイミングで、Ｄ−ＦＦ６４６のデータがＤ−ＦＦ６４７へ、Ｄ−ＦＦ６４５のデータがＤ−ＦＦ６４６へ、…、Ｄ−ＦＦ６４０のデータがＤ−ＦＦ６４１へ、というように移動する。
【０００６】
パラレルデータ６３１の各ビットｐ０〜ｐ７（ｐ７がＭＳＢ側とする）は、あるクロックタイミングで、Ｄ−ＦＦ６４０〜６４７に取り込まれる。そのタイミングから８クロック分で、順次、Ｄ−ＦＦ６４７から順に８ビットのシリアルデータ６３２として出力される。ｐ７がＬＳＢ側の場合も同様である。
【０００７】
このようなシリアルパラレル変換回路やパラレルシリアル変換回路は、シリアルデータとパラレルデータとの変換が必要な各種の場面で用いられる。例えば、ＤＳＰ（デジタルシグナルプロセッサ）を用いてデジタル楽音信号のミキシング処理を行なうデジタルミキサの入出力部分などでも用いられる。
【０００８】
ところで、このようなデジタルミキサの演算部ではレベルの大きい信号を扱うとき、演算中にオーバーフローを起こし適切な演算結果が得られないことがあった。これを防ぐため、デジタルミキサの演算部への信号入力時に信号レベルに余裕を与えるヘッドマージンを確保してあらかじめ入力データのレベルを減衰させ、演算終了後にレベルを上げてデータを出力する手法が用いられている。例えば、入力信号を一律６ｄＢ下げて演算部で演算し、演算結果を６ｄＢ上げて出力する手法などがある。
【０００９】
図７（ａ）は、従来のミキサ演算例を示す。シリアルデータ（ディジタル楽音信号）７０１は、シリアルパラレル変換回路７０２でパラレルデータ７０３に変換され、デジタルミキサ演算部７０４に入力する。デジタルミキサ演算部７０４は、入力されたパラレルデータ７０３に0.5を乗算することによって信号レベルを６ｄＢ下げてヘッドマージンを確保し、その後、各種の演算を行なう。出力時には、その演算結果に対して２を乗算し、信号レベルを６ｄＢ上げて、パラレルデータ７０５として出力する。パラレルデータ７０５は、パラレルシリアル変換回路７０６でシリアルデータ７０７に変換されて出力される。
【００１０】
図７（ｂ）は、従来のミキサ演算の別の例を示す。図７（ａ）では、デジタルミキサ演算部７０４で入力データに0.5を掛けてヘッドマージンを確保し、また演算結果に２を掛けて信号レベルを戻しているが、その処理をシフタ７１４，７１６で行なうものである。すなわち、シフタ７１１でパラレルデータ７０３を１ビットシフトダウンすることによりヘッドマージンを確保し、シフタ７１２でデジタルミキサ演算部７０４の出力データを１ビットシフトアップすることにより信号レベルを元に戻している。
【００１１】
【発明が解決しようとする課題】
しかし、図７（ａ）に示すようにデジタルミキサ演算部でソフト的にヘッドマージンを確保する場合、入力するシリアルデータが多くなるほど演算回数が増加し、演算装置に負担がかかるという問題があった。また、図７（ｂ）に示すようにシフタを用いてハード的にヘッドマージンを確保する場合、入力するシリアルデータの語長が長くなるほどシフタの回路規模が増加し、配線が複雑になるという問題があった。
【００１２】
この発明は、上述の従来技術における問題点に鑑み、デジタル信号を処理する演算装置に負荷をかけることなく、また演算装置周辺の回路規模を大きくすることなく、ヘッドマージンを容易に確保できるシリアルパラレル変換回路およびパラレルシリアル変換回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するため、請求項１に係る発明は、入力したシリアルデータに所定のヘッドマージンを付与してパラレルデータに変換するシリアルパラレル変換回路であって、クロック信号に同期してシリアルデータを順次入力する入力手段と、クロック信号に同期してビットデータを順次シフトしていく所定段数のビット記憶手段を有するシフトレジスタと、クロック信号に同期して、前記入力手段により順次入力したシリアルデータの各ビットを前記シフトレジスタの所定の位置に入力する手段と、所定クロック数が経過して、前記シフトレジスタに前記シリアルデータの所定単位ビット数のデータが揃ったとき、該データの上位ビット側の所定ビット数のデータを並列に取り出し、その最上位ビット側にヘッドマージンを付与し、パラレルデータとして出力する手段とを備えたことを特徴とする。
【００１４】
請求項２に係る発明は、入力したシリアルデータに所定のヘッドマージンを付与してパラレルデータに変換するシリアルパラレル変換回路であって、クロック信号に同期してｎビット単位のデータからなるシリアルデータを最上位ビット側から順次入力する入力手段と、クロック信号に同期してビットデータを第１段目から順次シフトしていく所定段数のビット記憶手段を有するシフトレジスタと、クロック信号に同期して、前記入力手段により順次入力したシリアルデータの各ビットを前記シフトレジスタの第１段目のビット記憶手段に入力する手段と、所定クロック数が経過して、前記シフトレジスタの第１段目から第ｎ段目のビット記憶手段に前記シリアルデータの１単位であるｎビットデータが揃ったとき、第ｍ段目（ｍ＜ｎ）から前記ｎビットデータの最上位ビットが格納されている第ｎ段目までのビット記憶手段から、並列にビットデータを取り出すとともに、該取り出したビットデータの最上位ビット側に、ヘッドマージンとして前記ｎビットデータの最上位ビットを符号拡張したビットデータを補って、ｎビットのパラレルデータとして出力する手段とを備えたことを特徴とする。
【００１５】
請求項３に係る発明は、入力したシリアルデータに所定のヘッドマージンを付与してパラレルデータに変換するシリアルパラレル変換回路であって、クロック信号に同期してｎビット単位のデータからなるシリアルデータを最下位ビット側から順次入力する入力手段と、クロック信号に同期してビットデータを第１段目から順次シフトしていくｎ段のビット記憶手段を有するシフトレジスタと、クロック信号に同期して、前記入力手段により順次入力したシリアルデータの各ビットを前記シフトレジスタの第ｍ段目（ｍ＜ｎ）のビット記憶手段に入力する手段と、所定クロック数が経過して、前記シフトレジスタの第ｍ段目から第ｎ段目のビット記憶手段に前記シリアルデータの１単位であるｎビットデータの上位ｎ−ｍ＋１ビットが揃ったとき、該第ｍ段目から第ｎ段目までのビット記憶手段から並列にビットデータを取り出すとともに、該取り出したビットデータの最上位ビット側に、ヘッドマージンとして前記ｎビットデータの最上位ビットを符号拡張したビットデータを補って、ｎビットのパラレルデータとして出力する手段とを備えたことを特徴とする。
【００１６】
請求項４に係る発明は、請求項２または３に記載のシリアルパラレル変換回路において、前記ヘッドマージンの設定量を指定する手段を備えるとともに、前記ｍの値を可変とし、指定されたヘッドマージンの設定量に応じて前記ｍの値を決定することを特徴とする。
【００１７】
請求項５に係る発明は、入力したパラレルデータのヘッドマージンを解消してシリアルデータに変換するパラレルシリアル変換回路であって、パラレルデータを入力する入力手段と、クロック信号に同期してビットデータを順次シフトしていく所定段数のビット記憶手段を有するシフトレジスタと、前記入力手段により入力したパラレルデータの各ビットを前記シフトレジスタの連続するビット記憶手段に設定する手段と、クロック信号に同期して、前記シフトレジスタの所定位置から順次ビットデータを取り出してシリアルデータとして出力するとともに、その出力の際には、データに付与されていたヘッドマージン部分を除き、該ヘッドマージン部分のビット数分の補充ビットを下位側に付与して出力する手段とを備えたことを特徴とする。
【００１８】
請求項６に係る発明は、入力したパラレルデータのヘッドマージンを解消してシリアルデータに変換するパラレルシリアル変換回路であって、ｎビット単位のパラレルデータで、そのｎビットのデータ中の上位ｍビットにヘッドマージンが付与されているパラレルデータを入力する入力手段と、クロック信号に同期してビットデータを第１段目から第ｎ段目に向かって順次シフトしていくｎ段のビット記憶手段を有するとともに、第１段目のビット記憶手段はそこに設定されたビットデータが第２段目にシフトされたとき所定の補充ビットデータが設定されるシフトレジスタと、前記入力手段により入力したパラレルデータの１単位であるｎビットを、前記シフトレジスタの第１段目から第ｎ段目のビット記憶手段に、前記ｎビットのデータの最上位側が第ｎ段目の側になるように、設定する手段と、クロック信号に同期して、前記シフトレジスタの第ｎ−ｍ段目からｎクロック分だけ順次ビットデータを取り出してシリアルデータとして出力することにより、前記ｎビットのデータの下位側のｎ−ｍビットとその下位側のｍビットの補充ビットとを最上位ビット側からシリアルデータとして出力する手段とを備えたことを特徴とする。
【００１９】
請求項７に係る発明は、入力したパラレルデータのヘッドマージンを解消してシリアルデータに変換するパラレルシリアル変換回路であって、ｎビット単位のパラレルデータで、そのｎビットのデータ中の上位ｍビットにヘッドマージンが付与されているパラレルデータを入力する入力手段と、クロック信号に同期してビットデータを第１段目から第ｎ＋ｍ段目に向かって順次シフトしていくｎ＋ｍ段のビット記憶手段を有するシフトレジスタと、前記入力手段により入力したパラレルデータの１単位であるｎビットを、前記シフトレジスタの第１段目から第ｎ段目のビット記憶手段に、前記ｎビットのデータの最下位側が第ｎ段目の側になるように、設定するとともに、該設定の際には第ｎ＋１段目から第ｎ＋ｍ段目のビット記憶手段に所定の補充ビットデータを設定する手段と、クロック信号に同期して、前記シフトレジスタの第ｎ＋ｍ段目からｎクロック分だけ順次ビットデータを取り出してシリアルデータとして出力することにより、前記ｎビットのデータの下位側のｎ−ｍビットとその下位側のｍビットの補充ビットとを最下位ビット側からシリアルデータとして出力する手段とを備えたことを特徴とする。
【００２０】
請求項８に係る発明は、請求項６または７に記載のパラレルシリアル変換回路において、前記ヘッドマージンの設定量を指定する手段を備えるとともに、前記ｍの値を可変とし、指定されたヘッドマージンの設定量に応じて前記ｍの値を決定することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を用いてこの発明の実施の形態について説明する。なお、ここでは８ビット単位のデータを扱う例で説明するが、これに限らず、この発明は任意のビット単位のデータに適用可能である。
【００２２】
図１は、この発明の実施の形態に係るシリアルパラレル変換回路の構成例を示す。ここでは、入力シリアルデータに０ｄＢ、６ｄＢ、または１２ｄＢのヘッドマージンを確保してパラレルデータに変換することを可能にする回路を示す。入力シリアルデータは、８ビット単位でＭＳＢファースト（ＭＳＢ側から順に入力）で入力するものとする。このシリアルパラレル変換回路は、セレクタ１０３〜１０６、Ｄ−ＦＦ１０７〜１１６、ヘッドマージン設定レジスタ１１７、およびクロック１１９を備えている。クロック１１９は、外部のクロック発振器を使用しても良い。ＣＰＵ１１８は、外部からヘッドマージン設定レジスタ１１７を設定してシリアルパラレル変換回路の動作を規定する中央処理装置である。
【００２３】
図５は、ヘッドマージン設定レジスタの構成を示す。ヘッドマージン設定レジスタは、上位ビットｍ１および下位ビットｍ０からなる２ビットのレジスタである。ヘッドマージンを０ｄＢ確保するとき（言い替えると、ヘッドマージンを取らないとき）、上位ビットｍ１に「０」、下位ビットｍ０に「０」を設定する。ヘッドマージンを６ｄＢ確保するとき、上位ビットｍ１に「０」、下位ビットｍ０に「１」を設定する。ヘッドマージンを１２ｄＢ確保するとき、上位ビットｍ１に「１」、下位ビットｍ０に「０」を設定する。これ以降、ビットｍ１とｍ０の設定値を表すときは、ｍ１＝０、ｍ０＝１というように等号を用いて表現するものとする。
【００２４】
再び、図１に戻って、この実施形態のシリアルパラレル変換回路について説明する。Ｄ−ＦＦ１０７〜１１６は、クロック発生器１１９から出力されるクロック信号に同期してビットデータが移動していくシフトレジスタを構成している。ビットデータの移動方向は矢印で示すように、Ｄ−ＦＦ１０７→Ｄ−ＦＦ１０８→Ｄ−ＦＦ１０９→Ｄ−ＦＦ１１０→Ｄ−ＦＦ１１１→Ｄ−ＦＦ１１２→Ｄ−ＦＦ１１３→Ｄ−ＦＦ１１４→Ｄ−ＦＦ１１５→Ｄ−ＦＦ１１６である。ただし、Ｄ−ＦＦ１０７とＤ−ＦＦ１０８との間にはセレクタ１０４が介在し、Ｄ−ＦＦ１０８とＤ−ＦＦ１０９との間にはセレクタ１０３が介在しているので、Ｄ−ＦＦ間が切断され、Ｄ−ＦＦ１０８，１０９に入力シリアルデータ１０１が入力する場合がある。
【００２５】
セレクタ１０４は、ヘッドマージン設定レジスタ１１７のビットｍ１＝０（ヘッドマージン６ｄＢ）のとき入力シリアルデータ１０１からの入力ビットデータａを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ１０７からの入力ビットデータｃを選択出力する。セレクタ１０３は、ヘッドマージン設定レジスタ１１７のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のとき入力シリアルデータ１０１からの入力ビットデータａを選択出力し、ｍ０＝１またはｍ１＝１（ヘッドマージン６ｄＢまたは１２ｄＢ）のときＤ−ＦＦ１０８からの入力ビットデータｂを選択出力する。
【００２６】
セレクタ１０５は、ヘッドマージン設定レジスタ１１７のビットｍ１＝０（ヘッドマージン０ｄＢまたは６ｄＢ）のときＤ−ＦＦ１１５からの入力ビットデータｅを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ１１４からの入力ビットデータｄを選択出力する。セレクタ１０６は、ヘッドマージン設定レジスタ１１７のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のときＤ−ＦＦ１１６からの入力ビットデータｆを選択出力し、ｍ０＝１（ヘッドマージン６ｄＢ）のときＤ−ＦＦ１１５からの入力ビットデータｅを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ１１４からの入力ビットデータｄを選択出力する。
【００２７】
以上より、ヘッドマージンが、０ｄＢか、６ｄＢか、１２ｄＢかに応じて、図１の回路は以下のように動作する。
【００２８】
（１）ヘッドマージンが０ｄＢのときは、入力シリアルデータ１０１からの入力ビットデータａは、セレクタ１０３を介してＤ−ＦＦ１０９に注入される。したがって、Ｄ−ＦＦ１０９〜１１６が８ビット分のシフトレジスタを形成するので、ＭＳＢ側からＤ−ＦＦ１０９を入り口として入力した８ビットデータは、入力開始から８クロック後にはＤ−ＦＦ１０９〜１１６に揃うことになり、この時点でＤ−ＦＦ１０９〜１１６より８ビットデータを並列に取り出して、ｐ０〜ｐ７（ｐ７がＭＳＢ側）からなるパラレルデータ１０２を得る。なお、ヘッドマージンが０ｄＢのときは、セレクタ１０５，１０６により、Ｄ−ＦＦ１１５のビットデータがｐ６となり、Ｄ−ＦＦ１１６のビットデータがｐ７となる。
【００２９】
（２）ヘッドマージンが６ｄＢのときは、入力シリアルデータ１０１からの入力ビットデータａは、セレクタ１０４を介してＤ−ＦＦ１０８に注入される。また、セレクタ１０３により、Ｄ−ＦＦ１０８からＤ−ＦＦ１０９にデータ移動できるようになっている。したがって、Ｄ−ＦＦ１０８〜１１５が８ビット分のシフトレジスタを形成するので、ＭＳＢ側からＤ−ＦＦ１０８を入り口として入力した８ビットデータは、入力開始から８クロック後にはＤ−ＦＦ１０８〜１１５に揃うことになる。この時点で、Ｄ−ＦＦ１０８のビットは捨て、Ｄ−ＦＦ１０９〜１１５より７ビットデータを並列に取り出してｐ０〜ｐ６（ｐ６がＭＳＢ側）とし、さらにＤ−ＦＦ１１５に格納されているＭＳＢを符号拡張でｐ７としても出力する。これにより、入力シリアルデータ１０１の８ビットデータを１ビットシフトダウンしてヘッドマージン６ｄＢを確保したパラレルデータ１０２を得る。なお、ヘッドマージンが６ｄＢのときは、セレクタ１０５，１０６により、Ｄ−ＦＦ１１５のビットデータがｐ６およびｐ７となる。
【００３０】
（３）ヘッドマージンが１２ｄＢのときは、入力シリアルデータ１０１からの入力ビットデータａは、Ｄ−ＦＦ１０７に注入される。また、セレクタ１０３によりＤ−ＦＦ１０８からＤ−ＦＦ１０９にデータ移動でき、セレクタ１０４によりＤ−ＦＦ１０７からＤ−ＦＦ１０８にデータ移動できるようになっている。したがって、Ｄ−ＦＦ１０７〜１１４が８ビット分のシフトレジスタを形成するので、ＭＳＢ側からＤ−ＦＦ１０７を入り口として入力した８ビットデータは、入力開始から８クロック後にはＤ−ＦＦ１０７〜１１４に揃うことになる。この時点で、Ｄ−ＦＦ１０７，１０８のビットは捨て、Ｄ−ＦＦ１０９〜１１４より６ビットデータを並列に取り出してｐ０〜ｐ５（ｐ５がＭＳＢ側）とし、さらにＤ−ＦＦ１１４に格納されているＭＳＢを符号拡張でｐ６およびｐ７としても出力する。これにより、入力シリアルデータ１０１の８ビットデータを２ビットシフトダウンしてヘッドマージン１２ｄＢを確保したパラレルデータ１０２を得る。なお、ヘッドマージンが１２ｄＢのときは、セレクタ１０５，１０６により、Ｄ−ＦＦ１１４のビットデータがｐ５、ｐ６、およびｐ７となる。
【００３１】
図２は、この発明の実施の形態に係るシリアルパラレル変換回路の別の構成例を示す。図１と同様に、入力シリアルデータに０ｄＢ、６ｄＢ、または１２ｄＢのヘッドマージンを確保してパラレルデータに変換することを可能にする回路とする。入力シリアルデータは、８ビット単位でＬＳＢファースト（ＬＳＢ側から順に入力）で入力するものとする。このシリアルパラレル変換回路は、セレクタ２０３〜２０６、Ｄ−ＦＦ２０７〜２１４、ヘッドマージン設定レジスタ２１５、およびクロック２１７を備えている。クロック２１７は、外部のクロック発振器を使用しても良い。ＣＰＵ２１６は、外部からヘッドマージン設定レジスタ２１５を設定してシリアルパラレル変換回路の動作を規定する中央処理装置である。ヘッドマージン設定レジスタ２１５の構成は、図５と同じである。
【００３２】
図２において、Ｄ−ＦＦ２０７〜２１４は、クロック発生器２１７から出力されるクロック信号に同期してビットデータが移動していくシフトレジスタを構成している。ビットデータの移動方向は矢印で示すように、Ｄ−ＦＦ２０７→Ｄ−ＦＦ２０８→Ｄ−ＦＦ２０９→Ｄ−ＦＦ２１０→Ｄ−ＦＦ２１１→Ｄ−ＦＦ２１２→Ｄ−ＦＦ２１３→Ｄ−ＦＦ２１４である。ただし、Ｄ−ＦＦ２０７とＤ−ＦＦ２０８との間にはセレクタ２０４が介在し、Ｄ−ＦＦ２０８とＤ−ＦＦ２０９との間にはセレクタ２０３が介在しているので、Ｄ−ＦＦ間が切断され、Ｄ−ＦＦ２０８，２０９に入力シリアルデータ２０１が入力する場合がある。
【００３３】
セレクタ２０４は、ヘッドマージン設定レジスタ２１５のビットｍ０＝１（ヘッドマージン６ｄＢ）のとき入力シリアルデータ２０１からの入力ビットデータａを選択出力し、ｍ０＝０（ヘッドマージン０ｄＢ）のときＤ−ＦＦ２０７からの入力ビットデータｃを選択出力する。セレクタ２０３は、ヘッドマージン設定レジスタ２１５のビットｍ１＝１（ヘッドマージン１２ｄＢ）のとき入力シリアルデータ２０１からの入力ビットデータａを選択出力し、ｍ１＝０（ヘッドマージン０ｄＢまたは６ｄＢ）のときＤ−ＦＦ２０８からの入力ビットデータｂを選択出力する。
【００３４】
セレクタ２０５は、ヘッドマージン設定レジスタ２１５のビットｍ１＝０（ヘッドマージン０ｄＢまたは６ｄＢ）のときセレクタ２０３を介してＤ−ＦＦ２０８からの入力ビットデータｅを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ２０９からの入力ビットデータｄを選択出力する。セレクタ２０６は、ヘッドマージン設定レジスタ２１５のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のときセレクタ２０４を介してＤ−ＦＦ２０７からの入力ビットデータｆを選択出力し、ｍ０＝１（ヘッドマージン６ｄＢ）のときセレクタ２０３を介してＤ−ＦＦ２０８からの入力ビットデータｅを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ２０９からの入力ビットデータｄを選択出力する。
【００３５】
以上より、ヘッドマージンが、０ｄＢか、６ｄＢか、１２ｄＢかに応じて、図２の回路は以下のように動作する。
【００３６】
（１）ヘッドマージンが０ｄＢのときは、入力シリアルデータ２０１からの入力ビットデータａは、Ｄ−ＦＦ２０７に注入される。また、セレクタ２０３によりＤ−ＦＦ２０８からＤ−ＦＦ２０９にデータ移動でき、セレクタ２０４によりＤ−ＦＦ２０７からＤ−ＦＦ２０８にデータ移動できるようになっている。したがって、Ｄ−ＦＦ２０７〜２１４が８ビット分のシフトレジスタを形成するので、ＬＳＢ側からＤ−ＦＦ２０７を入り口として入力した８ビットデータは、入力開始から８クロック後にはＤ−ＦＦ２０７〜２１４に揃うことになり、この時点でＤ−ＦＦ２０７〜２１４より８ビットデータを並列に取り出して、ｐ０〜ｐ７（ｐ０がＬＳＢ側）からなるパラレルデータ２０２を得る。なお、ヘッドマージンが０ｄＢのときは、セレクタ２０５，２０６により、Ｄ−ＦＦ２０７のビットデータがｐ７となり、Ｄ−ＦＦ２０８のビットデータがｐ６となる。
【００３７】
（２）ヘッドマージンが６ｄＢのときは、入力シリアルデータ２０１からの入力ビットデータａは、セレクタ２０４を介してＤ−ＦＦ２０８に注入される。また、セレクタ２０３により、Ｄ−ＦＦ２０８からＤ−ＦＦ２０９にデータ移動できるようになっている。したがって、Ｄ−ＦＦ２０８〜２１４が７ビット分のシフトレジスタを形成するので、ＬＳＢ側からＤ−ＦＦ２０８を入り口として入力した８ビットデータは、入力開始から８クロック後には、最初に入力したＬＳＢが捨てられ、それ以降の７ビット分がＤ−ＦＦ２０８〜２１４に揃うことになる。この時点で、Ｄ−ＦＦ２０８〜２１４より７ビットデータを並列に取り出してｐ０〜ｐ６（ｐ６がＭＳＢ側）とし、さらにＤ−ＦＦ２０８に格納されているＭＳＢを符号拡張でｐ７としても出力する。これにより、入力シリアルデータ２０１の８ビットデータを１ビットシフトダウンしてヘッドマージン６ｄＢを確保したパラレルデータ２０２を得る。なお、ヘッドマージンが６ｄＢのときは、セレクタ２０３，２０５，２０６により、Ｄ−ＦＦ２０８のビットデータがｐ６およびｐ７となる。
【００３８】
（３）ヘッドマージンが１２ｄＢのときは、入力シリアルデータ２０１からの入力ビットデータａは、セレクタ２０３を介してＤ−ＦＦ２０９に注入される。したがって、Ｄ−ＦＦ２０９〜２１４が６ビット分のシフトレジスタを形成するので、ＭＳＢ側からＤ−ＦＦ２０９を入り口として入力した８ビットデータは、入力開始から８クロック後には、最初に入力したＬＳＢとその次のビットが捨てられ、それ以降の６ビット分がＤ−ＦＦ２０９〜２１４に揃うことになる。この時点で、Ｄ−ＦＦ２０９〜２１４より６ビットデータを並列に取り出してｐ０〜ｐ５（ｐ５がＭＳＢ側）とし、さらにＤ−ＦＦ２０９に格納されているＭＳＢを符号拡張でｐ６，ｐ７としても出力する。これにより、入力シリアルデータ２０１の８ビットデータを２ビットシフトダウンしてヘッドマージン１２ｄＢを確保したパラレルデータ２０２を得る。なお、ヘッドマージンが１２ｄＢのときは、セレクタ２０５，２０６により、Ｄ−ＦＦ２０９のビットデータがｐ５、ｐ６、およびｐ７となる。
【００３９】
図３は、この発明の実施の形態に係るパラレルシリアル変換回路の構成例を示す。図１や図２のシリアルパラレル変換回路で入力シリアルデータに０ｄＢ、６ｄＢ、または１２ｄＢのヘッドマージンを確保してパラレルデータに変換し、種々の演算を施した後、図３のパラレルシリアル変換回路でヘッドマージンを解消し（元のレベルにレベルアップする）、出力する。入力パラレルデータは８ビット単位のデータであり、出力シリアルデータは８ビット単位でＭＳＢファースト（ＭＳＢ側から順に出力）で出力するものとする。このパラレルシリアル変換回路は、セレクタ３０３、Ｄ−ＦＦ３０４〜３１１、ヘッドマージン設定レジスタ３１２、およびクロック３１４を備えている。クロック３１４は、外部のクロック発振器を使用しても良い。ＣＰＵ３１３は、外部からヘッドマージン設定レジスタ３１２を設定してパラレルシリアル変換回路の動作を規定する中央処理装置である。ヘッドマージン設定レジスタ３１２の構成は、図５と同じである。
【００４０】
図３において、Ｄ−ＦＦ３０４〜３１１は、クロック発生器３１４から出力されるクロック信号に同期してビットデータが移動していくシフトレジスタを構成している。ビットデータの移動方向は矢印で示すように、Ｄ−ＦＦ３１１→Ｄ−ＦＦ３１０→Ｄ−ＦＦ３０９→Ｄ−ＦＦ３０８→Ｄ−ＦＦ３０７→Ｄ−ＦＦ３０６→Ｄ−ＦＦ３０５→Ｄ−ＦＦ３０４である。なお、Ｄ−ＦＦ３１１のデータが隣のＤ−ＦＦ３１０に移動したとき、Ｄ−ＦＦ３１１には「０」が補充して書き込まれるようになっている。
【００４１】
セレクタ３０３は、ヘッドマージン設定レジスタ３１２のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のときＤ−ＦＦ３０４のビットデータａを選択出力し、ｍ０＝１（ヘッドマージン６ｄＢ）のときＤ−ＦＦ３０５のビットデータｂを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ３０６のビットデータｃを選択出力する。
【００４２】
以上より、ヘッドマージンが、０ｄＢか、６ｄＢか、１２ｄＢかに応じて、図３の回路は以下のように動作する。
【００４３】
（１）パラレルデータ３０２の各ビットｐ０〜ｐ７（ｐ７がＭＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ３０４〜３１１に取り込まれる。ヘッドマージンが０ｄＢのときは、セレクタ３０３により、出力シリアルデータ３０１の取り出し口はＤ−ＦＦ３０４である。したがって、Ｄ−ＦＦ３０４〜３１１に取り込まれた各ビットｐ０〜ｐ７は、その時点から８クロックを使って順次Ｄ−ＦＦ３０４からＭＳＢファーストでシリアルデータ３０１として出力される。
【００４４】
（２）パラレルデータ３０２の各ビットｐ０〜ｐ７（ｐ７がＭＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ３０４〜３１１に取り込まれる。ヘッドマージンが６ｄＢ確保されていたときは、１ビットシフトアップして出力する必要がある。この場合、セレクタ３０３により、出力シリアルデータ３０１の取り出し口はＤ−ＦＦ３０５である。したがって、Ｄ−ＦＦ３０４〜３１１に取り込まれた各ビットｐ０〜ｐ７は、まずＤ−ＦＦ３０５のビットデータｐ６がシリアルデータ３０１として出力され（ｐ７は捨てられる）、次のクロックタイミングではＤ−ＦＦ３０６からＤ−ＦＦ３０５に移動したビットデータｐ５が出力され、同様にして７クロック分でビットデータｐ０まで出力される。次の８クロック目では、Ｄ−ＦＦ３１１に補充された最下位ビット「０」が出力される。結果として、入力したパラレルデータが１ビットシフトアップされ最下位ビットに「０」が補充された８ビットデータが順次Ｄ−ＦＦ３０５からＭＳＢファーストでシリアルデータ３０１として出力される。
【００４５】
（３）パラレルデータ３０２の各ビットｐ０〜ｐ７（ｐ７がＭＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ３０４〜３１１に取り込まれる。ヘッドマージンが１２ｄＢ確保されていたときは、２ビットシフトアップして出力する必要がある。この場合、セレクタ３０３により、出力シリアルデータ３０１の取り出し口はＤ−ＦＦ３０６である。したがって、Ｄ−ＦＦ３０４〜３１１に取り込まれた各ビットｐ０〜ｐ７は、まずＤ−ＦＦ３０６のビットデータｐ５がシリアルデータ３０１として出力され（ｐ７とｐ６は捨てられる）、次のクロックタイミングではＤ−ＦＦ３０７からＤ−ＦＦ３０６に移動したビットデータｐ４が出力され、同様にして６クロック分でビットデータｐ０まで出力される。次の７クロック目と８クロック目では、Ｄ−ＦＦ３１１に補充されたビット「０」が順次出力される。結果として、入力したパラレルデータが２ビットシフトアップされ最下位からの２ビットに「００」が補充された８ビットデータが順次Ｄ−ＦＦ３０６からＭＳＢファーストでシリアルデータ３０１として出力される。
【００４６】
図４は、この発明の実施の形態に係るパラレルシリアル変換回路の別の構成例を示す。図１や図２のシリアルパラレル変換回路で入力シリアルデータに０ｄＢ、６ｄＢ、または１２ｄＢのヘッドマージンを確保してパラレルデータに変換し、種々の演算を施した後、図４のパラレルシリアル変換回路でヘッドマージンを解消し（元のレベルにレベルアップする）、出力する。入力パラレルデータは８ビット単位のデータであり、出力シリアルデータは８ビット単位でＬＳＢファースト（ＬＳＢ側から順に出力）で出力するものとする。このパラレルシリアル変換回路は、セレクタ４０３、Ｄ−ＦＦ４０４〜４１３、ヘッドマージン設定レジスタ４１４、およびクロック４１６を備えている。クロック４１６は、外部のクロック発振器を使用しても良い。ＣＰＵ４１５は、外部からヘッドマージン設定レジスタ４１４を設定してパラレルシリアル変換回路の動作を規定する中央処理装置である。ヘッドマージン設定レジスタ４１４の構成は、図５と同じである。
【００４７】
図４において、Ｄ−ＦＦ４０４〜４１３は、クロック発生器４１６から出力されるクロック信号に同期してビットデータが移動していくシフトレジスタを構成している。ビットデータの移動方向は矢印で示すように、Ｄ−ＦＦ４１３→Ｄ−ＦＦ４１２→Ｄ−ＦＦ４１１→Ｄ−ＦＦ４１０→Ｄ−ＦＦ４０９→Ｄ−ＦＦ４０８→Ｄ−ＦＦ４０７→Ｄ−ＦＦ４０６→Ｄ−ＦＦ４０５→Ｄ−ＦＦ４０４である。なお、パラレルデータ４０２がＤ−ＦＦ４０６〜４１３に取り込まれるタイミングで、Ｄ−ＦＦ４０４，４０５には「０」が書き込まれるようになっている。
【００４８】
セレクタ４０３は、ヘッドマージン設定レジスタ４１４のビットｍ０＝０，ｍ１＝０（ヘッドマージン０ｄＢ）のときＤ−ＦＦ４０６のビットデータａを選択出力し、ｍ０＝１（ヘッドマージン６ｄＢ）のときＤ−ＦＦ４０５のビットデータｂを選択出力し、ｍ１＝１（ヘッドマージン１２ｄＢ）のときＤ−ＦＦ４０４のビットデータｃを選択出力する。
【００４９】
以上より、ヘッドマージンが、０ｄＢか、６ｄＢか、１２ｄＢかに応じて、図４の回路は以下のように動作する。
【００５０】
（１）パラレルデータ４０２の各ビットｐ０〜ｐ７（ｐ０がＬＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ４０６〜４１３に取り込まれる。ヘッドマージンが０ｄＢのときは、セレクタ４０３により、出力シリアルデータ４０１の取り出し口はＤ−ＦＦ４０６である。したがって、Ｄ−ＦＦ４０６〜４１３に取り込まれた各ビットｐ０〜ｐ７は、その時点から８クロックを使って順次Ｄ−ＦＦ４０６からＬＳＢファーストでシリアルデータ４０１として出力される。
【００５１】
（２）パラレルデータ４０２の各ビットｐ０〜ｐ７（ｐ０がＬＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ４０６〜４１３に取り込まれる。この時点で、Ｄ−ＦＦ４０５には「０」が書き込まれる。ヘッドマージンが６ｄＢ確保されていたときは、１ビットシフトアップして出力する必要がある。この場合、セレクタ４０３により、出力シリアルデータ４０１の取り出し口はＤ−ＦＦ４０５である。したがって、まず１クロック目でＤ−ＦＦ４０５の「０」がシリアルデータ４０１として出力され、次の２クロック目ではＤ−ＦＦ４０６からＤ−ＦＦ４０５に移動したビットデータｐ０が出力され、同様にして８クロック目まででビットデータｐ６まで出力される。結果として、入力したパラレルデータが１ビットシフトアップされ最下位ビットに「０」が補充された８ビットデータが順次Ｄ−ＦＦ４０５からＬＳＢファーストでシリアルデータ４０１として出力される。
【００５２】
（３）パラレルデータ４０２の各ビットｐ０〜ｐ７（ｐ０がＬＳＢ）は、あるクロックタイミングで、Ｄ−ＦＦ４０６〜４１３に取り込まれる。この時点で、Ｄ−ＦＦ４０４と４０５には「０」が書き込まれる。ヘッドマージンが１２ｄＢ確保されていたときは、２ビットシフトアップして出力する必要がある。この場合、セレクタ４０３により、出力シリアルデータ４０１の取り出し口はＤ−ＦＦ４０４である。したがって、まず１クロック目でＤ−ＦＦ４０４の「０」がシリアルデータ４０１として出力され、次の２クロック目ではＤ−ＦＦ４０５からＤ−ＦＦ４０４に移動した「０」が出力され、次の３クロック目ではＤ−ＦＦ４０６からＤ−ＦＦ４０５を経てＤ−ＦＦ４０４に移動したビットデータｐ０が出力され、同様にして８クロック目まででビットデータｐ５まで出力される。結果として、入力したパラレルデータが２ビットシフトアップされ最下位から２ビットに「００」が補充された８ビットデータが順次Ｄ−ＦＦ４０４からＬＳＢファーストでシリアルデータ４０１として出力される。
【００５３】
なお、上記実施の形態ではＭＳＢファーストおよびＬＳＢファーストそれぞれの回路の例について説明したが、これらはハードウェア構成が共通している部分が多いため、共通化してＭＳＢファーストおよびＬＳＢファーストの何れにも対応可能な１つの回路としてもよい。そのようにするためには、ＭＳＢファースト／ＬＳＢファースト設定レジスタ回路、前記レジスタ回路を切り替えるためのセレクタ、パラレルデータを入出力するバスにビット数分のセレクタなどを追加することで共通化は可能である。
【００５４】
また、上記実施の形態では、１ビットシフトの場合と２ビットシフトの場合を説明したが、ビットシフト数はこれに限らない。データの単位も８ビットデータを単位とする場合で説明したが、これに限らず、任意の単位のデータに適用可能である。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、デジタル信号を処理する演算装置に負荷をかけることなく、また演算装置周辺の回路規模を大きくすることなく、ヘッドマージンを容易に確保・解消できるシリアルパラレル変換回路およびパラレルシリアル変換回路が提供される。
【図面の簡単な説明】
【図１】この発明の実施の形態に係るシリアルパラレル変換回路の構成例を示す図
【図２】この発明の実施の形態に係るシリアルパラレル変換回路の別の構成例を示す図
【図３】この発明の実施の形態に係るパラレルシリアル変換回路の構成例を示す図
【図４】この発明の実施の形態に係るパラレルシリアル変換回路の別の構成例を示す図
【図５】ヘッドマージン設定レジスタの構成図
【図６】従来のシリアルパラレル変換回路およびパラレルシリアル変換回路のブロック構成図
【図７】従来のミキサ演算処理例を示す図
【符号の説明】
１０１…入力シリアルデータ、１０２…出力パラレルデータ、１０３〜１０６…セレクタ、１０７〜１１６…Ｄ−フリップフロップ回路、１１７…ヘッドマージン設定レジスタ、１１８…中央処理装置（ＣＰＵ）、１１９…クロック、８０１…シリアルデータ。
【図１】
0003705486.tif 000002
【図２】
0003705486.tif 000003
【図３】
0003705486.tif 000004
【図４】
0003705486.tif 000005
【図５】
0003705486.tif 000006
【図６】
0003705486.tif 000007
【図７】
0003705486.tif 000008