(57)【特許請求の範囲】
【請求項１】
基板（１）上に形成された第１導電型の第１半導体層（５）と、前記第１半導体層（５）上に形成され、前記第１半導体層（５）よりも低い不純物濃度とされた第１導電型の第２半導体層（６）とを有する半導体基板（４）と、
前記第２半導体層（６）の表層に形成され、前記第１半導体層（５）と電気的に接続された第１導電型のドレイン領域（３３、５１、１０１、１１３）と、
前記第２半導体層（６）の表面から所定深さにて形成されたトレンチ（２７、７１、９１）と、該トレンチ（２７、７１、９１）内にゲート絶縁膜（２８、７２、９２、１０６、１１６）を介して形成されたゲート電極（２９、７３、９３、１０７、１１７）と、
前記第２半導体層（６）の表層にて、前記ドレイン領域（３３、５１、１０１、１１３）と離間して、前記トレンチ（２７、７１、９１）と接して形成された第２導電型のベース領域（３１、８１、１０３、１１２）と、
前記ベース領域（３１、８１、１０３、１１２）内の表層にて、前記トレンチ（２７、７１、９１）と接して形成された第１導電型のソース領域（３２、１０４、１１８）と、
前記ソース領域（３２、１０４、１１８）の表層に形成され、前記ソース領域（３２、１０４、１１８）よりも不純物濃度が高い第１導電型のソースコンタクト領域（３４、１１１）と、
前記ドレイン領域（３３、５１、１０１、１１３）と電気的に接続された第１電極（３８）と、
前記ソースコンタクト領域（３４、１１１）と電気的に接続された第２電極（３７、１１５）とを有してなるトランジスタを備え、
前記ベース領域（３１、８１、１０３、１１２）のうち、前記ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）が前記トレンチ（２７、７１、９１）と接していることを特徴とする半導体装置。
【請求項２】
基板（１）上に形成された第１導電型の第１半導体層（５）と、前記第１半導体層（５）上に形成され、前記第１半導体層（５）よりも低い不純物濃度とされた第１導電型の第２半導体層（６）とを有する半導体基板（４）と、
前記第２半導体層（６）の表層に形成され、前記第１半導体層（５）と電気的に接続された第１導電型のドレイン領域（３３、５１、１０１、１１３）と、
前記第２半導体層（６）の表面から所定深さにて形成されたトレンチ（２７、７１、９１）と、該トレンチ（２７、７１、９１）内にゲート絶縁膜（２８、７２、９２、１０６、１１６）を介して形成されたゲート電極（２９、７３、９３、１０７、１１７）と、
前記第２半導体層（６）の表層にて、前記ドレイン領域（３３、５１、１０１、１１３）と離間して、前記トレンチ（２７、７１、９１）と接して形成された第２導電型のベース領域（３１、８１、１０３、１１２）と、
前記ベース領域（３１、８１、１０３、１１２）内の表層にて、前記トレンチ（２７、７１、９１）と接して形成された第１導電型のソース領域（３２、１０４、１１８）と、
前記ドレイン領域（３３、５１、１０１、１１３）と電気的に接続された第１電極（３８）と、
前記ソース領域（３２、１０４、１１８）と電気的に接続された第２電極（３７、１１５）とを有してなるトランジスタを備え、
前記ベース領域（３１、８１、１０３、１１２）のうち、前記ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）が前記トレンチ（２７、７１、９１）と接しており、
前記第２電極（３７、１１５）は前記ベース領域（３１、１１２）と電気的に接続されており、
前記ソース領域（３２、１１８）は、平面レイアウトパターンにて、前記第２電極（３７、１１５）と離間して形成されていることを特徴とする半導体装置。
【請求項３】
基板（１）上に形成された第１導電型の第１半導体層（５）と、前記第１半導体層（５）上に形成され、前記第１半導体層（５）よりも低い不純物濃度とされた第１導電型の第２半導体層（６）とを有する半導体基板（４）と、
前記第２半導体層（６）の表層に形成され、前記第１半導体層（５）と電気的に接続された第１導電型のドレイン領域（３３、５１、１０１、１１３）と、
前記第２半導体層（６）の表面から所定深さにて形成されたトレンチ（２７、７１、９１）と、該トレンチ（２７、７１、９１）内にゲート絶縁膜（２８、７２、９２、１０６、１１６）を介して形成されたゲート電極（２９、７３、９３、１０７、１１７）と、
前記第２半導体層（６）の表層にて、前記ドレイン領域（３３、５１、１０１、１１３）と離間して、前記トレンチ（２７、７１、９１）と接して形成された第２導電型のベース領域（３１、８１、１０３、１１２）と、
前記ベース領域（３１、８１、１０３、１１２）内の表層にて、前記トレンチ（２７、７１、９１）と接して形成された第１導電型のソース領域（３２、１０４、１１８）と、
前記ドレイン領域（３３、５１、１０１、１１３）と電気的に接続された第１電極（３８）と、
前記ソース領域（３２、１０４、１１８）と電気的に接続された第２電極（３７、１１５）とを有してなるトランジスタを備え、
前記ベース領域（３１、８１、１０３、１１２）のうち、前記ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）が前記トレンチ（２７、７１、９１）と接しており、
前記ベース領域（３１）の表層に、前記ベース領域（３１）よりも不純物濃度が高濃度とされた第２導電型のベースコンタクト領域（３５）を有しており、
前記基板（４）表面にて、前記ドレイン領域（３３）から前記第２電極（３７）に向かってサージ電流が流れるように、前記基板（４）表層には、前記ドレイン領域（３３）に近い側の前記ベース領域（３１）と、前記ベースコンタクト領域（３５）との間に、第２導電型の半導体領域（３５ａ）が形成されていることを特徴とする半導体装置。
【請求項４】
基板（１）上に形成された第１導電型の第１半導体層（５）と、前記第１半導体層（５）上に形成され、前記第１半導体層（５）よりも低い不純物濃度とされた第１導電型の第２半導体層（６）とを有する半導体基板（４）と、
前記第２半導体層（６）の表層に形成され、前記第１半導体層（５）と電気的に接続された第１導電型のドレイン領域（３３、５１、１０１、１１３）と、
前記第２半導体層（６）の表面から所定深さにて形成されたトレンチ（２７、７１、９１）と、該トレンチ（２７、７１、９１）内にゲート絶縁膜（２８、７２、９２、１０６、１１６）を介して形成されたゲート電極（２９、７３、９３、１０７、１１７）と、
前記第２半導体層（６）の表層にて、前記ドレイン領域（３３、５１、１０１、１１３）と離間して、前記トレンチ（２７、７１、９１）と接して形成された第２導電型のベース領域（３１、８１、１０３、１１２）と、
前記ベース領域（３１、８１、１０３、１１２）内の表層にて、前記トレンチ（２７、７１、９１）と接して形成された第１導電型のソース領域（３２、１０４、１１８）と、
前記ドレイン領域（３３、５１、１０１、１１３）と電気的に接続された第１電極（３８）と、
前記ソース領域（３２、１０４、１１８）と電気的に接続された第２電極（３７、１１５）とを有してなるトランジスタを備え、
前記ベース領域（３１、８１、１０３、１１２）のうち、前記ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）が前記トレンチ（２７、７１、９１）と接している半導体装置であって、
前記トランジスタを２つ備え、
各々の前記トランジスタにおける前記ドレイン領域（３３）と前記ソース領域（３２）とを結ぶ方向にて、前記２つのトランジスタは、各々の前記ベース領域同士が隣り合っており、各々の前記ベース領域（８１）同士は連結されている構造であり、
さらに、各々の前記トランジスタの前記トレンチ（９１）及び前記ゲート電極（９３）は連結された構造であることを特徴とする半導体装置。
【請求項５】
前記トレンチ（２７、７１、９１）は、前記ソース領域（３２、１０４、１１８）のうち、前記ドレイン領域（３３、５１、１０１、１１３）に最も近い側の端部（３２ａ、１０４ａ）から、前記ドレイン領域（３３、５１、１０１、１１３）から最も離れた側の端部（３２ｂ、１０４ｂ）までの距離の５０％以上の領域と接していることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記ドレイン領域（３３、５１、１０１、１１３）が前記第１半導体層（５）と接するように形成されていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【請求項７】
前記半導体基板（４）は、前記第１半導体層（５）と前記基板（１）との間に絶縁層（２）を有しており、
前記トレンチ（２７、７１、９１）は前記絶縁層（２）と接続していることを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置。
【請求項８】
前記ベース領域（３１、８１、１０３、１１２）のうち、前記ソース領域（３２、１０４、１１８）と前記ドレイン領域（３３、５１、１０１、１１３）との間に位置する領域上にプレーナー型ゲート電極（３０）を有することを特徴とする請求項１乃至７のいずれか１つに記載の半導体装置。
【請求項９】
基板（１）を用意し、前記基板（１）上に第１導電型の第１半導体層（５）を形成し、前記第１半導体層（５）上に前記第１半導体層（５）よりも不純物濃度が低い第１導電型の第２半導体層（６）を形成することで半導体基板（４）を形成する工程と、
前記第２半導体層（６）の表層に、前記第１半導体層（５）と電気的に接続するように第１導電型のドレイン領域（３３、５１、１０１、１１３）を形成する工程と、
前記第２半導体層（６）の表層にトレンチ（２７、７１、９１）を形成し、該トレンチ（２７、７１、９１）内にゲート電極（２９、７３、９３、１０７、１１７）を形成する工程と、
前記第２半導体層（６）の表層に、前記ドレイン領域（３３、５１、１０１、１１３）と離間して、前記トレンチ（２７、７１、９１）と接するように第２導電型のベース領域（３１、８１、１０３、１１２）を形成する工程と、
前記ベース領域（３１、８１、１０３、１１２）内の表層にて、前記トレンチ（２７、７１、９１）と接するように第１導電型のソース領域（３２、１０４、１１８）を形成する工程と、
前記ソース領域（３２、１０４、１１８）の表層にて、前記ソース領域（３２、１０４、１１８）よりも不純物濃度が高い第１導電型のソースコンタクト領域（３４、１１１）を形成する工程とを有し、
前記ソース領域（３２、１０４、１１８）を形成する工程では、前記ベース領域（３１、８１、１０３、１１２）のうち、前記ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）が前記トレンチ（２７、７１、９１）と接するように前記ソース領域（３２、１０４、１１８）を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
基板（１）を用意し、前記基板（１）上に第１導電型の第１半導体層（５）を形成し、前記第１半導体層（５）上に前記第１半導体層（５）よりも不純物濃度が低い第１導電型の第２半導体層（６）を形成することで半導体基板（４）を形成する工程と、
前記第２半導体層（６）の表層に、前記第１半導体層（５）と電気的に接続するように第１導電型のドレイン領域（３３、５１、１０１、１１３）を形成する工程と、
前記第２半導体層（６）の表層にトレンチ（２７、７１、９１）を形成し、該トレンチ（２７、７１、９１）内にゲート電極（２９、７３、９３、１０７、１１７）を形成する工程と、
前記第２半導体層（６）の表層に、前記ドレイン領域（３３、５１、１０１、１１３）と離間して、前記トレンチ（２７、７１、９１）と接するように第２導電型のベース領域（３１、８１、１０３、１１２）を形成する工程と、
前記ベース領域（３１、８１、１０３、１１２）内の表層にて、前記トレンチ（２７、７１、９１）と接するように第１導電型のソース領域（３２、１０４、１１８）を形成する工程とを有し、
前記ソース領域（３２、１０４、１１８）を形成する工程では、前記ベース領域（３１、８１、１０３、１１２）のうち、前記ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）が前記トレンチ（２７、７１、９１）と接するように前記ソース領域（３２、１０４、１１８）を形成する半導体装置の製造方法であり、
前記第２半導体層（６）を形成する工程では、前記ドレイン領域（５１）を形成したとき、前記第２半導体層（６）のうち前記ドレイン領域（５１）近辺にて、基板（４）表面と垂直な方向で不純物濃度が均一となるように、前記第２半導体層（６）の上部（６２）と下部（６１）とにて、前記下部（６１）の不純物濃度が前記上部（６２）よりも高くなるように形成することを特徴とする半導体装置の製造方法。
【請求項１１】
バイポーラトランジスタと、トレンチ（２７）及び前記トレンチ（２７）内に形成されたゲート電極（２９）を有するＭＯＳトランジスタとを同一の半導体基板（４）上に備えてなる半導体装置の製造方法であって、
共に第１導電型である第１半導体層（５）と第２半導体層（６）とが積層された半導体基板（４）を用意する工程と、
前記半導体基板（４）上に前記バイポーラトランジスタを形成するためのバイポーラトランジスタ部と、前記ＭＯＳトランジスタを形成するためのＭＯＳトランジスタ部とを形成する工程とを備え、
前記バイポーラトランジスタ部を形成する工程では、
前記第２半導体層（６）の表層に、第１導電型のコレクタ領域（１５）を形成する工程と、
前記コレクタ領域（１５）と離間して、前記第２半導体層（６）の表層に、第２導電型の第１ベース領域（１６）を形成する工程と、
前記第１ベース領域（１６）の表層に第１導電型のエミッタ領域（１７）を形成する工程とを有し、
前記ＭＯＳトランジスタ部を形成する工程では、
前記第２半導体層（６）の表層に、第１導電型のドレイン領域（３３）を形成する工程と、
前記トレンチ（２７）及び前記ゲート電極（２９）を形成する工程と、
前記ドレイン領域（３３）と離間して、前記トレンチ（２７）と接する第２導電型の第２ベース領域（３１）を形成する工程と、
前記ベース領域（３１）内の表層に第１導電型のソース領域（３２）を形成し、前記ベース領域（３１、８１、１０３、１１２）のうち、前記ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）が前記トレンチ（２７、７１、９１）と接する状態とする工程と、
前記ソース領域（３２、１０４、１１８）の表層にて、前記ソース領域（３２、１０４、１１８）よりも不純物濃度が高い第１導電型のソースコンタクト領域（３４、１１１）を形成する工程とを有し、
前記バイポーラトランジスタ部を形成する工程における前記コレクタ領域（１５）を形成する工程と、前記パワーＭＯＳトランジスタ部を形成する工程における前記ドレイン領域（３３）を形成する工程とを同一の工程にて行うことを特徴とする半導体装置の製造方法。
【請求項１２】
前記バイポーラトランジスタ部を形成する工程における前記エミッタ領域（１７）を形成する工程と、前記パワーＭＯＳトランジスタ部を形成する工程における前記ソース領域（３２）を形成する工程とを同一の工程にて行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチゲートを有する半導体装置に関するもので、特に横型のＭＯＳＦＥＴを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来、トレンチゲートを有する横型のＭＯＳＦＥＴとして、例えば特開平１１−１０３０５８号公報に提案されているものがある。図１３にこのトレンチゲートを有する横型のＭＯＳＦＥＴを備えた半導体装置の断面構成を示す。
【０００３】
この半導体装置は、Ｎ+型層１２１上にＮ-型層１２２が形成されている半導体基板１２３と、半導体基板１２３表面に形成されたトレンチ１２４及びトレンチ内に形成されたトレンチゲート電極１２５とを備えている。
【０００４】
そして、Ｎ-型層１２２の表層にて、一部がトレンチ１２４に接して形成されたＰ型ベース領域１２６と、Ｐ型ベース領域１２６の表層に形成されたＮ+型ソース領域１２７とを有している。なお、トレンチゲート電極１２５は紙面垂直方向の奥側に位置するので、図１３では点線にて示している。
【０００５】
また、Ｎ-型層１２２の表層のうち、ソース領域１２７と異なる領域に形成されたドレイン領域１２８を有している。このドレイン領域１２８は、埋め込み電極１２９を介してＮ+型層１２１と電気的に接続されている。
【０００６】
また、Ｎ-型層１２１の表層には、ベース領域１２６とドレイン領域１２８との間に、Ｎ-型ドリフト領域１２９が形成されている。
【０００７】
このように構成された半導体装置は、ベース領域１２６のうち、ソース領域１２７とドレイン領域１２８との間に位置し、トレンチ１２４と接している領域をチャネル領域としている。図１３にて、ベース領域１２６のうち、点線の領域と重なっている領域がチャネル領域である。そして、ゲート電圧を印加し、オン状態にした場合、ソース領域からチャネル領域を通り、さらにＮ-型ドリフト層を通って、ドレイン領域に電流が流れる。
【０００８】
このとき、電流経路は大きく分けて２つある。１つは、図に示すように、ソース領域１２７からチャネル領域を横方向に流れ、ドリフト層１２９を通って、ドレイン領域１２８に到達する経路である。もう１つは、ソース領域１２７からチャネル領域を斜め下方向に流れ、Ｎ-型層１２２、Ｎ+型層１２１を通り、埋め込み電極１２９を経てドレイン領域１２８に到達する経路である。
【０００９】
【発明が解決しようとする課題】
このようなトレンチゲートを有する横型のＭＯＳＦＥＴを備えた半導体装置において、オン状態での抵抗（以下ではオン抵抗と呼ぶ）が低いことが望ましい。
【００１０】
しかしながら、上記した構造では、トレンチ１２４が、ベース領域１２６のうち、ドレイン領域１２８側の端部１２６ａからソース領域１２７のドレイン領域側の端部１２７ａまでの領域と接する状態でしか存在していなかった。このため、ゲート電圧を印加したとき、このトレンチ１２４と接しているベース領域１２６がチャネル領域となって、ソース領域１２７、ドレイン領域１２８間に電子が流れるが、多くの電子は基板表面と平行な方向で流れていた。そして、ソース領域からチャネル領域を斜め下方向に横切ってＮ＋型層に達する電子の経路では、電子が十分に流れず、オン抵抗が十分に低減されていなかった。
【００１１】
また、トレンチゲートを有する横型のＭＯＳＦＥＴを備えた半導体装置を製造する上で、製造工程をできるだけ削減し、コストを低減させることが要求される。
【００１２】
本発明は上記点に鑑みて、オン抵抗が低減されたトレンチゲートを有する横型のＭＯＳＦＥＴを備えた半導体装置及びその製造方法の提供することを目的とする。また、その半導体装置の製造工程の削減を図ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至４に記載の発明では、第１半導体層（５）と、この第１半導体層（５）上に形成され第２半導体層とが形成された半導体基板（４）と、第２半導体層（６）の表層に形成されたドレイン領域（３３、５１、１０１、１１３）と、トレンチ（２７、７１、９１）及び、トレンチ（２７、７１、９１）内にゲート絶縁膜（２８、７２、９２、１０６、１１６）を介して形成されたゲート電極（２９、７３、９３、１０７、１１７）と、トレンチ（２７、７１、９１）と接して形成された第２導電型のベース領域（３１、８１、１０３、１１２）と、ベース領域（３１、８１、１０３、１１２）内の表層にて、トレンチ（２７、７１、９１）と接して形成された第１導電型のソース領域（３２、１０４、１１８）と、ドレイン領域（３３、５１、１０１、１１３）と電気的に接続された第１電極（３８）と、ソース領域（３２、１０４、１１８）と電気的に接続された第２電極（３７、１１５）とを有してなるトランジスタを備え、ベース領域（３１、８１、１０３、１１２）のうち、ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）がトレンチ（２７、７１、９１）と接していることを特徴としている。
【００１４】
このような構造とすることで、ゲート電圧印加時に、ベース領域（３１、８１、１０３、１１２）のうち、基板（４）表面と平行な方向におけるソース領域（３２、１０４、１１８）とドレイン領域（３３、５１、１０１、１１３）との間の領域だけでなく、ソース領域（３２、１０４、１１８）の下側の領域（４２）をもチャネル領域とすることができる。
【００１５】
これにより、ゲート電極（２９、７３、９３、１０７、１１７）に電圧を印加したとき、基板（４）表面と平行な方向だけでなく、基板（４）表面と垂直な方向にて、ソース領域（３２、１０４、１１８）と第１半導体層（５）との間に電子が流れるようにすることができる。したがって、第１の半導体層を介してソース電極とドレイン電極との間に電子を多く流すことができる。
【００１６】
このため、従来の半導体装置よりも、ソース領域（３２、１０４、１１８）と第１半導体層（５）との間に電子を多く流すことができ、従来の半導体装置よりも電子の経路を広げているため、オン抵抗を低減することができる。なお、請求項１に記載の発明では、ソース領域（３２、１０４、１１８）の表層に形成され、ソース領域（３２、１０４、１１８）よりも不純物濃度が高い第１導電型のソースコンタクト領域（３４、１１１）を有することを特徴としている。また、請求項２に記載の発明では、第２電極（３７、１１５）はベース領域（３１、１１２）と電気的に接続されており、ソース領域（３２、１１８）は、平面レイアウトパターンにて、第２電極（３７、１１５）と離間して形成された構造としたことを特徴としている。
【００１７】
請求項５に記載の発明では、トレンチ（２７、７１、９１）が、ソース領域（３２、１０４、１１８）のうち、ドレイン領域（３３、５１、１０１、１１３）に最も近い側の端部（３２ａ、１０４ａ）から、ドレイン領域（３３、５１、１０１、１１３）から最も離れた側の端部（３２ｂ、１０４ｂ）までの距離の５０％以上の領域と接するように配置している。このことで、ゲート電極（２９、７３、９３、１０７、１１７）に電圧を印加したとき、基板（４）表面と垂直な方向にて、ソース領域（３２、１０４、１１８）から第１半導体層（５）に電流が流れるようにし、さらに第１の半導体層を介してドレイン電極に電流を流すことができる。また、請求項６に示すように、ドレイン領域（３３、５１、１０１、１１３）が第１半導体層（５）と接した構造とすることもできる。
【００１８】
これにより、ドレイン領域（３３、５１、１０１、１１３）と第１半導体層（５）とを接続するための導体領域を不要とすることができる。
【００１９】
また、請求項７に示すように、半導体基板（４）は、第１半導体層（５）と基板（１）との間に絶縁層（２）を有しており、トレンチ（２７、７１、９１）は絶縁層（２）と接続している構造とすることもできる。
【００２０】
これにより、ゲート電極（２９、７３、９３、１０７、１１７）と絶縁層（２）とを同電位にすることができる。このため、トレンチ（２７、７１、９１）と基板との間にて起きる電界集中を緩和することができる。したがって、ソース・ドレイン間の耐圧を向上させることができる。
【００２１】
また、ゲート電圧を印加したとき、トレンチ（２７、７１、９１）に接している第２半導体層（６）に電子が蓄積されることから、この領域の第２半導体層（６）の抵抗を低減することができる。このため、ソース領域（３２、１０４、１１８）から第１半導体層（５）に向けて電子が流れやすくなり、さらにオン抵抗を低減することができる。
【００２３】
また、請求項８に記載の発明では、ベース領域（３１、８１、１０３、１１２）のうち、ソース領域（３２、１０４、１１８）とドレイン領域（３３、５１、１０１、１１３）との間に位置する領域上にプレーナー型ゲート電極（３０）を有することを特徴としている。
【００２４】
これにより、基板（４）表面にてさらにチャネル領域を増やすことができ、チャネル面積を増大させることができる。このため、オン抵抗をより低減させることができる。
【００２５】
なお、請求項３に記載の発明では、ベース領域（３１）の表層に、ベース領域（３１）よりも不純物濃度が高濃度とされた第２導電型のベースコンタクト領域（３５）を有しており、基板（４）表面にて、ドレイン領域（３３）から第２電極（３７）に向かってサージ電流が流れるように、基板（４）表層には、ドレイン領域（３３）に近い側のベース領域（３１）と、ベースコンタクト領域（３５）との間に、第２導電型の半導体領域（３５ａ）が形成されていることを特徴としている。
【００２６】
基板（４）表面にて、ベースコンタクト領域（３５）とドレイン領域（３３）に近い側のベース領域（３１）とが電気的に接続されていない半導体装置おいて、第１電極（３８）にサージが入力された場合、サージ電流は、ドレイン領域（３３）から基板表面側のドリフト層（６）、ベース領域（３１）を流れ、さらに、ソース領域（３２）の下側のベース領域（３１）を通り、第２電極（３７）に到達する。
【００２７】
これに対して、本発明では、第１電極（３８）にサージが入力されたときサージ電流を基板表面側のドリフト層（６）、ベース領域（３１）、この第２導電型の半導体領域（３５ａ）を経て、第２電極（３７）に流すことができる。このように、サージ電流を基板表面にて流すことができるので、基板表面にてサージ電流が流れない場合と比較して、電流経路を短縮することができる。また、通常、ベース領域（３１）は規範表面付近が最も不純物濃度が高いことから、サージ電流に対する抵抗も低下させることができる。
【００２８】
本発明の構造は、ドレイン領域（３３）からソース領域（３２）にサージ電流が流れやすい構造となっている。このため、寄生バイポーラトランジスタの動作を抑制することができる。これにより、サージによる半導体素子の破壊を抑制することができる。
【００２９】
また、請求項４に記載の発明では、２つのトランジスタを備える半導体装置であって、各々のトランジスタにおけるドレイン領域（３３）とソース領域（３２）とを結ぶ方向にて、２つのトランジスタは、各々のベース領域同士が隣り合っており、各々のベース領域（８１）同士は連結されている構造であることを特徴としている。
【００３０】
このように、隣り合うトランジスタにおいて、各々のトランジスタのベース領域を１つのベース領域（８１）にて形成し、このベース領域（８１）内に各々のトランジスタのソース領域（３２）を別々に形成した構造とすることもできる。
【００３１】
このような構造とすることで、トランジスタを別々に形成した場合よりも、素子面積を小さくすることができる。
【００３２】
さらに、請求項４に記載の発明では、各々のトランジスタのトレンチ（９１）及びゲート電極（９３）は連結された構造としている。
【００３３】
また、請求項９、１０に記載の発明では、基板（１）を用意し、半導体基板（４）上に第１導電型の第１半導体層（５）を形成し、第１半導体層（５）上に第１半導体層（５）よりも不純物濃度が低い第１導電型の第２半導体層（６）を形成することで半導体基板（４）を形成する工程と、第２半導体層（６）の表層に、第１半導体層（５）と電気的に接続するように第１導電型のドレイン領域（３３、５１、１０１、１１３）を形成する工程と、第２半導体層（６）の表層にトレンチ（２７、７１、９１）を形成し、該トレンチ（２７、７１、９１）内にゲート電極（２９、７３、９３、１０７、１１７）を形成する工程と、第２半導体層（６）の表層に、ドレイン領域（３３、５１、１０１、１１３）と離間して、トレンチ（２７、７１、９１）と接するように第２導電型のベース領域（３１、８１、１０３、１１２）を形成する工程と、ベース領域（３１、８１、１０３、１１２）内の表層にて、トレンチ（２７、７１、９１）と接するように第１導電型のソース領域（３２、１０４、１１８）を形成する工程とを有し、ソース領域（３２、１０４、１１８）を形成する工程では、ベース領域（３１、８１、１０３、１１２）のうち、ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）がトレンチ（２７、７１、９１）と接するようにソース領域（３２、１０４、１１８）を形成することを特徴としている。
【００３４】
ここで、請求項９に記載の発明では、ソース領域（３２、１０４、１１８）の表層にて、ソース領域（３２、１０４、１１８）よりも不純物濃度が高い第１導電型のソースコンタクト領域（３４、１１１）を形成する工程を有することを特徴としている。この製造方法により、請求項１に記載の半導体装置が得られる。
【００３５】
また、請求項１０に記載の発明では、第２半導体層（６）を形成する工程では、ドレイン領域（５１）を形成したとき、第２半導体層（６）のうちドレイン領域（５１）近辺にて、基板（４）表面と垂直な方向で不純物濃度が均一となるように、第２半導体層（６）の上部（６２）と下部（６１）とにて、下部（６１）の不純物濃度が上部（６２）よりも高くなるように形成することを特徴としている。
【００３６】
このように製造することで、ドレイン領域（５１）近辺における第２半導体層（６）の抵抗を基板（４）表面と垂直な方向にて一様にすることができる。
【００３７】
一般的に、ドレイン領域（５１）を不純物拡散にて形成したとき、第２半導体層（６）はドレイン領域（５１）の近辺において、基板（４）表面から底面に向かうにつれ、不純物濃度が低下する傾向がある。このため、基板（４）表面にて電流が最も多く流れ、流れる電流に偏りが生じていた。
【００３８】
これに対して、本発明では、第２半導体層（６）の不純物濃度が基板（４）表面と垂直な方向にて一様であることから、電流経路に偏りを生じさせることなく、第２半導体層（６）に電流を流すことができる。これにより、オン抵抗をより低減させることができる。
【００３９】
また、請求項１１に記載の発明では、バイポーラトランジスタと、トレンチ（２７）及びトレンチ（２７）内に形成されたゲート電極（２９）を有するＭＯＳトランジスタとを同一の半導体基板（４）上に備えてなる半導体装置の製造方法であって、共に第１導電型である第１半導体層（５）と第２半導体層（６）とが積層された半導体基板（４）を用意する工程と、半導体基板（４）上にバイポーラトランジスタを形成するためのバイポーラトランジスタ部と、ＭＯＳトランジスタを形成するためのＭＯＳトランジスタ部とを形成する工程とを備え、バイポーラトランジスタ部を形成する工程では、第２半導体層（６）の表層に、第１導電型のコレクタ領域（１５）を形成する工程と、コレクタ領域（１５）と離間して、第２半導体層（６）の表層に、第２導電型の第１ベース領域（１６）を形成する工程と、第１ベース領域（１６）の表層に第１導電型のエミッタ領域（１７）を形成する工程とを有し、ＭＯＳトランジスタ部を形成する工程では、第２半導体層（６）の表層に、第１導電型のドレイン領域（３３）を形成する工程と、トレンチ（２７）及びゲート電極（２９）を形成する工程と、ドレイン領域（３３）と離間して、トレンチ（２７）と接する第２導電型の第２ベース領域（３１）を形成する工程と、ベース領域（３１）内の表層に第１導電型のソース領域（３２）を形成し、ベース領域（３１、８１、１０３、１１２）のうち、ソース領域（３２、１０４、１１８）の下側に位置する領域（４２）がトレンチ（２７、７１、９１）と接する状態とする工程と、ソース領域（３２、１０４、１１８）の表層にて、ソース領域（３２、１０４、１１８）よりも不純物濃度が高い第１導電型のソースコンタクト領域（３４、１１１）を形成する工程とを有し、バイポーラトランジスタ部を形成する工程におけるコレクタ領域（１５）を形成する工程と、パワーＭＯＳトランジスタ部を形成する工程におけるドレイン領域（３３）を形成する工程とを同一の工程にて行うことを特徴としている。
【００４０】
このように、コレクタ領域（１５）とドレイン領域（３３）とを同時に形成していることから、コレクタ領域（１５）とドレイン領域（３３）とを別々に形成する場合よりも製造工程を削減することができる。
【００４１】
さらに、請求項１２に示すように、バイポーラトランジスタ部を形成する工程におけるエミッタ領域（１７）を形成する工程と、パワーＭＯＳトランジスタ部を形成する工程におけるソース領域（３２）を形成する工程とを同一の工程にて行うこともできる。
【００４２】
これにより、エミッタ領域（１７）とソース領域（３２）とを別々に形成する場合よりも製造工程を削減することができる。
【００４３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４４】
【発明の実施の形態】
（第１実施形態）
図１に本発明の第１実施形態におけるパワーＭＯＳＦＥＴを備える半導体装置の断面を示す。なお、特許請求の範囲にて記載されているパワーＭＯＳトランジスタはパワーＭＯＳＦＥＴと同意であり、以下では、パワーＭＯＳＦＥＴを単にパワーＭＯＳと呼ぶ。
【００４５】
この半導体装置は、例えば、パワーＭＯＳ部の他に、制御部としてのロジック部及びバイポーラトランジスタ部とを同一の半導体基板上に備えている。
【００４６】
具体的には、この半導体装置は、基板１上に埋め込み酸化膜２を有し、この埋め込み酸化膜２の上に半導体層３を有するＳＯＩ基板４を備えている。この半導体層３に、ロジック部と、バイポーラトランジスタ部と、パワーＭＯＳ部とが形成されており、各部はそれぞれ酸化膜７にて分離されている。そして、各部ともに、この半導体層３のうち、下側は不純物濃度が例えば１．０×１０19ｃｍ-3とされた第１半導体層としてのＮ+型層５である。また、上側は不純物濃度が例えば１．０×１０15ｃｍ-3とされた第２半導体層としてのＮ-型ドリフト層６である。
【００４７】
ロジック部は、ＰＭＯＳ部とＮＭＯＳ部とを有している。
【００４８】
ＰＭＯＳ部は、Ｎ-型層６の表面上にプレーナーゲート電極８を有している。
そして、Ｎ-型層６の表層にて、プレーナーゲート電極８の両側に、Ｐ+型ソース領域９と、Ｐ+型ドレイン領域１０とが形成されている。
【００４９】
ＮＭＯＳ部は、Ｎ-型層６の表層に不純物濃度が例えば１．０×１０17ｃｍ-3であるＰ型ベース領域１１を有している。このベース領域１１の表面上にはプレーナーゲート電極１２が形成されている。そして、ベース領域１１の表層のうち、プレーナーゲート電極１２の両側にＮ+型ソース領域１３と、Ｎ+型ドレイン領域１４とが形成されている。
【００５０】
バイポーラトランジスタ部は、Ｎ-型層６の表層にＮ型コレクタ領域１５と、このコレクタ領域１５と分離されたＰ型ベース領域１６とを有している。コレクタ領域１５は、不純物濃度が例えば１．０×１０17ｃｍ-3であり、Ｎ+型層５と接する深さにて形成されている。Ｐ型ベース領域１６は、不純物濃度が例えば１．０×１０17ｃｍ-3である。また、Ｐ型ベース領域１６の表層には、表面の不純物濃度が例えば１．０×１０19〜１．０×１０20ｃｍ-3、底面近辺の不純物濃度が例えば、１．０×１０17ｃｍ-3であるＮ型エミッタ領域１７が形成されている。
【００５１】
これらＮ型コレクタ領域１５、Ｐ型ベース領域１６、Ｎ型エミッタ領域１７の表層の電極と接続される領域には、それぞれ、Ｎ+型コレクタコンタクト領域１８、Ｐ+型ベースコンタクト領域１９、Ｎ+型エミッタコンタクト領域２０が形成されている。これら各コンタクト領域１８、１９、２０は、不純物濃度が例えば１．０×１０20ｃｍ-3と高くなっている。
【００５２】
図２に図１中のパワーＭＯＳ部の平面レイアウトを示し、図３（ａ）、（ｂ）に図２中のＡ−Ａ’断面、Ｂ−Ｂ’断面を示す。なお、図１中のパワーＭＯＳ部は、図３（ａ）、（ｂ）を重ねて示したものである。
【００５３】
パワーＭＯＳ部は、Ｎ-型ドリフト層６の表層に、Ｎ型ドレイン領域３３を有している。このＮ型ドレイン領域３３は、表面の不純物濃度が例えば５．０×１０19ｃｍ-3であり、深さが例えば４．０μｍでＮ+型層５と接している。なお、Ｎ-型ドリフト層６は、このＮ型ドレイン領域１３からの不純物の流入により、不純物濃度が例えば５．０×１０15ｃｍ-3となっている。
【００５４】
また、図２、図３（ａ）に示すように、Ｎ型ドレイン領域３３から離間した位置には、Ｎ-型ドリフト層６表面から、その途中の深さまで達したトレンチ２７を有している。そして、このトレンチ２７内にゲート絶縁膜としてのゲート酸化膜２８を介して形成されたトレンチゲート電極２９とを有している。トレンチ２７は、深さが例えば、２．５μｍとなっている。また、このトレンチゲート電極２９はｐｏｌｙ−Ｓｉにて構成されている。
【００５５】
また、図２，図３（ｂ）に示すように、Ｎ-型ドリフト層６の表層に、Ｎ型ドレイン領域３３と離間して、不純物濃度が例えば１．０×１０17ｃｍ-3とされたＰ型ベース領域３１が形成されている。このＰ型ベース領域３１内の表層には、表面の不純物濃度が例えば１．０×１０19〜１．０×１０20ｃｍ-3、底面近辺の不純物濃度が例えば、１．０×１０17ｃｍ-3であり、深さが例えば１．１μｍのＮ型ソース領域３２が形成されている。
【００５６】
そして、半導体基板４の表面のうち、Ｎ型ソース領域３２とＮ型ドレイン領域３３との間に位置するＰ型ベース領域３１上に、ゲート酸化膜３０ａを介して、ｐｏｌｙ−Ｓｉにて構成されたプレーナーゲート電極３０が形成されている。
【００５７】
ここで、図３（ｂ）中の点線の領域は、紙面垂直方向の奥側にて、Ｐ型ベース領域３１及びＮ型ソース領域３２に隣接しているトレンチゲート電極２９の位置を示している。トレンチゲート電極２９は、図３（ｂ）の左右方向、すなわち、Ｎ型ソース領域３２とＮ型ドレイン領域３３とを結ぶ方向にて、Ｎ型ソース領域３２のＮ型ドレイン領域３３に近い側の端部３２ａから、Ｎ型ドレイン領域３３から離れた側の端部３２ｂまで横切っている。つまり、Ｎ型ソース領域３２全体がトレンチゲート電極２９と重なった状態となっている。
【００５８】
本実施形態では、このようにＰ型ベース領域３１のうち、Ｎ型ソース領域３２よりもドレイン側の領域４０、４１だけでなく、Ｎ型ソース領域３２の下側の領域４２もトレンチゲート電極２９と接している状態となっている。
【００５９】
また、図２、図３（ｂ）に示すように、Ｎ型ソース領域３２の表層には、Ｎ+型ソースコンタクト領域３４が形成されている。このＮ+型ソースコンタクト領域３４はＮ型ソース領域３２の表層だけでなく、トレンチ２７から離れた領域に延長して形成されている。なお、図２では、Ｎ型ソース領域３２の領域が識別できるように、Ｎ型ソース領域３２のみを示しているが、このＮ型ソース領域３２と同じ位置にＮ+型ソースコンタクト領域３４が形成されている。
【００６０】
また、同様に、Ｐ型ベース領域３１の表層にはＰ+型ベースコンタクト領域３５が形成されており、Ｎ型ドレイン領域３３の表層にもＮ+型ドレインコンタクト領域３６が形成されている。これら各コンタクト領域３４、３５、３６は、不純物濃度が例えば１．０×１０20ｃｍ-3と高くなっている。
【００６１】
そして、図２中に斜線にて示すように、Ｎ+型ソースコンタクト領域３４とＰ+型ベースコンタクト領域３５との上で、これらと電気的に接続された第２電極としてのソース電極３７が形成されている。なお、このソース電極３７は、Ｎ型ソース領域３２と離れている。また、Ｎ+型ドレインコンタクト領域３６上には、このＮ+型ドレインコンタクト領域３６と電気的に接続された第１電極としてのドレイン電極３８が形成されている、なお、これらの電極３７、３８は例えばＡｌにて構成されている。
【００６２】
このように構成されているパワーＭＯＳ部は、トレンチゲート電極２９及びプレーナーゲート電極３０にゲート電圧を印加したオン時にて、ソース電極３７、ドレイン電極３８間に電流が流れる。ゲート電圧を印加しないオフ時では電流が流れない。
【００６３】
例えば、ゲート電圧を７Ｖ、ドレイン電圧０．２Ｖ、ソース電圧０Ｖとしたオン時の場合、従来と同様に、Ｐ型ベース領域３１のうち、Ｎ型ソース領域３２とＮ型ドレイン領域３３との間であって、トレンチゲート電極２９上の（トレンチゲート電極２９に隣接している）領域に反転層４０が形成される。
【００６４】
また、プレーナーゲート電極３０を有するので、プレーナーゲート電極３０の下側にも反転層４１が形成される。このプレーナーゲート電極３０により、トレンチゲート電極２９から離れたＰ型ベース領域３１の表層を反転層とすることができる。
【００６５】
さらに、本実施形態では、トレンチ２７が、Ｎ型ソース領域３２のＮ型ドレイン領域３３に近い側の端部３２ａから、Ｎ型ドレイン領域３３から離れた側の端部３２ｂまで横切る状態で、Ｐ型ベース領域３１及びＮ型ソース領域３２と接している。これにより、Ｐ型ベース領域３１のうち、Ｎ型ソース領域３２の下側においても、反転層４２が形成される。
【００６６】
このように、本実施形態では、反転層４０、４１、４２からなる反転層３１ａが形成される。この反転層３１ａがチャネル領域となり、このチャネル領域を介してＮ型ソース領域３２からＮ型ドレイン領域３３に、電子が流れる。このとき、電子は３種類の経路を通る。
【００６７】
トレンチゲート電極２９上の反転層４０を通過する場合では、従来の半導体装置と同様に、基板４表面と平行な方向にて、Ｎ-型ドリフト層６を通って、直接Ｎ型ドレイン領域３３に電子は流れる。この経路では、電子は基板４の底面側に広がりながら、Ｎ型ソース領域３２からＮ型ドレイン領域３３に流れる。
【００６８】
また、Ｎ型ソース領域３２の下側に形成された反転層４２を通過する場合では、反転層４２から、この下側のＮ-型ドリフト層６を通り、Ｎ+型層５に到達し、さらにこのＮ+型層５を経てＮ型ドレイン領域３３に電子は到達する。
【００６９】
この経路では、まず、Ｎ型ソース領域３２から反転層４２に電子が到達する。このとき、Ｎ型ソース領域３２の深さが１．１μｍであり、Ｎ型ソース領域３２の底面からＰ型ベース領域３１の底面までの距離は０．９μｍである。これに対して、Ｎ型ソース領域３２のドレイン側端部３２ａからＰ型ベース領域３１のドレイン側の端部までの距離は１．０μｍである。
【００７０】
したがって、反転層４０の紙面横方向の幅よりも反転層４２の紙面下側の方向の幅の方が短いことから、反転層４２の方が反転層４０よりも抵抗が小さい。このため、電子はこの反転層４２を通り、さらにその下側のＮ-型ドリフト層６に到達することができる。そして、さらにその下側にある高濃度のＮ+型層５に電子は流れ、このＮ+型層５を経てＮ型ドレイン領域３３に到達する。
【００７１】
本実施形態では、従来の半導体装置のように、トレンチゲート電極がソース領域と重なっていない場合に対して、Ｐ型ベース領域３１のうち、Ｎ型ソース領域３２の下側の領域４２をもチャネル領域とすることができる。このため、従来の半導体装置よりもチャネル面積が大きく、電子の通る経路が広がっている。
【００７２】
また、プレーナーゲート電極３０の下側の反転層４１を通過する場合では、Ｎ型ソース領域３２から、反転層４１を通り、Ｎ-型ドリフト層６の表面部分を通って、Ｎ型ドレイン領域３３に電子が到達する。
【００７３】
このようにプレーナーゲート電極３０を有しているので、トレンチゲート電極２９から離れた基板４表面においても、反転層４１を形成することができる。これにより、従来の半導体装置より、反転層を多く形成される。このため、チャネル面積が大きく、電子の通る経路がより広がっている。
【００７４】
上記したとおり、本実施形態では、従来よりも電流経路が広がっていることから、従来の半導体装置と比較して、オン抵抗を大幅に低減することができる。
【００７５】
なお、Ｎ型ソース領域３２から基板４表面と垂直方向に、Ｎ+型層５に向けて電子が流れるようにして、オン抵抗を低減するためには、本実施形態のように、トレンチ２７が、Ｎ型ソース領域３２のＮ型ドレイン領域３３に近い側の端部３２ａから、Ｎ型ドレイン領域３３から離れた側の端部３２ｂまで横切る状態で、Ｐ型ベース領域３１及びＮ型ソース領域３２と接しているのが最も好ましい。
【００７６】
しかしながら、本実施形態のように、トレンチ２７とＮ型ソース領域３２とが配置されていなくても、トレンチ２７が、Ｎ型ソース領域３２のうち、ドレイン領域３３に最も近い側の端部３２ａから、ドレイン領域３３から最も離れた側の端部３２ｂまでの距離の５０％以上の領域と接するように、トレンチ２７とソース領域３２を配置していれば良い。これにより、ゲート電極に電圧を印加したとき、基板４表面の垂直方向にて、ソース領域から第１半導体層に電流が流れるようにすることができ、従来の半導体装置に対して、オン抵抗を低減させることができる。
【００７７】
次に図１の半導体装置の製造方法を説明する。
【００７８】
まず、半導体基板４上にロジック部、バイポーラトランジスタ部、パワーＭＯＳ部の形成予定領域を分離する工程を行う。
【００７９】
ＳＯＩ基板４を用意し、埋め込み酸化膜２上に、Ｎ+型層５と、Ｎ-型ドリフト層６とを順にエピタキシャル成長にて形成する。続いて、素子分離用の酸化膜７を形成することで、ロジック部、バイポーラトランジスタ部、パワーＭＯＳ部の形成予定領域を分離する。
【００８０】
次に各部の形成予定領域にて、各素子を形成する工程を行う。
【００８１】
まず、パワーＭＯＳ部におけるＮ型ドレイン領域３３と、バイポーラトランジスタ部におけるＮ型コレクタ領域１５とを同時に形成する。
【００８２】
最初にＰ（リン）をチルト角０度にて、チャネリングを利用して、深くイオン注入し、拡散させる。リンは拡散係数が大きいので、深さ４μｍまで拡散させることができる。これにより、パワーＭＯＳ部にて、不純物濃度が例えば５．０×１０19ｃｍ-3であり、Ｎ+型層５まで達し、Ｎ+型層５に電気的に接続しているＮ型ドレイン領域３３が形成される。また、バイポーラトランジスタ部にて、Ｎ+型層５まで達し、Ｎ+型層５に電気的に接続しているＮ型コレクタ領域１５が形成される。
【００８３】
続いて、Ａｓ（砒素）を通常のチルト角７度でイオン注入し、拡散させる。砒素は拡散係数が小さいので、表面近くにとどまり、表面の不純物濃度を例えば、１．０×１０20ｃｍ-3に保つことができる。このようにして、Ｎ型ドレイン領域３３の表層部にＮ+型ドレインコンタクト領域３６を形成すると共に、Ｎ型コレクタ領域１５の表層部にＮ+型コレクタコンタクト領域１８を形成する。
【００８４】
本実施形態では、このようにＮ型コレクタ領域１５とＮ型ドレイン領域３３とを同時に形成していることから、別々に形成する場合よりも製造工程を削減することができる。
【００８５】
次に、パワーＭＯＳ部にて、Ｎ型ドレイン領域３３と離間して、トレンチ２７を形成する。そして、トレンチ２７の内壁にゲート酸化膜２８、トレンチゲート電極２９を形成すると共に、基板４表面にゲート酸化膜３０ａを介して、プレーナーゲート電極３０を形成する。このとき、同時に、ロジック部のＰＭＯＳ部、ＮＭＯＳ部における基板４表面にも、プレーナーゲート電極８、１２を形成する。
【００８６】
続いて、パワーＭＯＳ部のＰ型ベース領域３１と、バイポーラトランジスタ部のＰ型ベース領域１６とを形成する。
【００８７】
この工程では、パワーＭＯＳ部にて、Ｎ-型ドリフト層６の表層に、Ｎ型ドレイン領域３３と離間して、トレンチゲート電極２９及びプレーナーゲート電極３０をマスクとし、Ｂ（ボロン）を用いたイオン注入を行う。その後、拡散させることで、不純物濃度が例えば、１．０×１０17ｃｍ-3、深さが例えば２．０μｍとなるようにＰ型ベース領域３１を形成する。このようにして、トレンチ２７に接した状態で、かつプレーナーゲート電極３０の下側に拡散しているＰ型ベース領域３１が形成される。
【００８８】
このとき、同時にバイポーラトランジスタ部にて、Ｂ（ボロン）を用いたイオン注入を行うことで、不純物濃度が例えば、１．０×１０17ｃｍ-3であり、深さが例えば２．０μｍとなるようにＰ型ベース領域１６を形成する。
【００８９】
また、ロジック部にて、ＮＭＯＳ部のＰ型ベース領域１１を形成する。
【００９０】
続いて、Ｐ型ベース領域３１、Ｐ型ベース領域１６の表層部に、それぞれ、不純物濃度が例えば１．０×１０20ｃｍ-3となるようにＰ+型ベースコンタクト領域３５、Ｐ+型ベースコンタクト領域１９を形成する。このとき、同時にロジック部においても、Ｎ-型ドリフト層６の表層にて、ＰＭＯＳ部のＰ+型ソース領域９、Ｐ+型ドレイン領域１０をプレーナーゲート電極８をマスクとして、プレーナーゲート電極８の両側に形成する。
【００９１】
次に、パワーＭＯＳ部にて、Ｎ型ソース領域３２を形成すると共に、バイポーラトランジスタ部にて、Ｎ型エミッタ領域１７を形成する。
【００９２】
この工程では、パワーＭＯＳ部にて、Ｐ型ベース領域３１内の表層にＰ（リン）をチルト角０度にてイオン注入し、拡散させる。これにより、深さが１．１μｍで、表面の不純物濃度が例えば１．０×１０19〜１．０×１０20ｃｍ-3、底面近辺の不純物濃度が例えば、１．０×１０17ｃｍ-3であるＮ型ソース領域３２が形成される。
【００９３】
このとき、トレンチゲート電極２９をマスクとしてイオン注入し、Ｎ型ソース領域３２の全領域がトレンチ２７と接するようにＮ型ソース領域３２を形成する。このようにして、トレンチ２７がＮ型ソース領域３２のＮ型ドレイン領域３３に最も近い側の端部から、Ｎ型ドレイン領域３３から最も離れた側の端部まで横切った状態となるように、Ｎ型ソース領域３２が形成される。
【００９４】
また、バイポーラトランジスタ部においても同様に、Ｐ型ベース領域１６の表層にＰ（リン）をチルト角０度にてイオン注入し、拡散させる。これにより、深さ、不純物濃度がＮ型ソース領域３２と同じであるＮ型エミッタ領域１７が形成される。
【００９５】
続いて、Ｎ型ソース領域３２とＮ型エミッタ領域１７との表層に、Ａｓ（砒素）を通常のチルト角７度でイオン注入し、拡散させる。これにより、不純物濃度が例えば１．０×１０20ｃｍ-3であるＮ+型ソースコンタクト領域３４が形成されると共に、同濃度のＮ+型エミッタコンタクト領域２０が形成される。
【００９６】
このとき、同時に、ロジック部においても、ＮＭＯＳ部のＰ型ベース領域１１の表層にて、プレーナーゲート電極１２をマスクとしてイオン注入を行う。これにより、ＮＭＯＳ部にＮ+型ソース領域１３、Ｎ+型ドレイン領域１４が形成される。
【００９７】
なお、後の工程にて、パワーＭＯＳ部にて、Ｎ+型ソースコンタクト領域３４とＰ+型ベースコンタクト領域３５と電気的に接続するように、基板４表面上にソース電極３７を形成する。このため、パワーＭＯＳ部にて、Ｎ型ソース領域３２を形成するとき、ソース電極３７の形成予定領域と重ならないように、トレンチゲート電極２９の周辺にのみ形成する。
【００９８】
これにより、Ｎ+型ソースコンタクト領域３４とＰ+型ベースコンタクト領域３５と電気的に接続するようにソース電極３７を形成することができる。
【００９９】
その後、パワーＭＯＳ部にて、基板４表面上に、ソース電極３７、ドレイン電極３８を形成する。
【０１００】
このようにして、図１に示す半導体装置が形成される。
【０１０１】
上記したように、パワーＭＯＳ部の製造工程の多くを、バイポーラトランジスタ部やロジック部での製造工程と同時に行っている。これにより、パワーＭＯＳ部の製造工程を別途行う必要が無い。
【０１０２】
特に、本実施形態では、パワーＭＯＳ部におけるＮ型ドレイン領域３３と、バイポーラトランジスタ部におけるＮ型コレクタ領域１５とを同時に形成している。また、パワーＭＯＳ部にて、Ｎ型ソース領域３２を形成すると共に、バイポーラトランジスタ部にて、Ｎ型エミッタ領域１７を形成している。
【０１０３】
これにより、バイポーラトランジスタ部やロジック部での製造工程とパワーＭＯＳ部での製造工程とを別々に行う場合と比較して、パワーＭＯＳ部の製造工程を削減することができる。
【０１０４】
（第２実施形態）
図４に本発明を適用した第２実施形態における半導体装置の平面レイアウトを示し、図４中のＣ−Ｃ’断面、Ｄ−Ｄ’断面をそれぞれ図５（ａ）、（ｂ）に示す。なお、本実施形態では、パワーＭＯＳ部のみ示す。
【０１０５】
本実施形態では、第１実施形態におけるＮ型ドレイン領域３３を、これよりも浅く形成されたＮ型ドレイン領域５１に替え、このＮ型ドレイン領域５１を埋め込みアルミ電極５２にて、Ｎ+型層５と電気的に接続した構造としている。
【０１０６】
なお、その他の構造においては、第１実施形態と同様なので説明を省略する。
【０１０７】
これにより、Ｎ+型ドレインコンタクト領域３６とＮ+型層５との間の抵抗を低減することができる。また、Ｎ型ドレイン領域５１は第１実施形態よりも浅く形成されている。したがって、図４に示すように、Ｎ型ドレイン領域５１の幅を第１実施形態よりも小さくすることができる。このため、単位セルあたりの面積を縮小することができる。
【０１０８】
なお、この場合、製造工程にて、Ｎ型ドレイン領域５１の他にアルミ電極５２を形成する工程が必要となる。このことから、製造工程の削減という観点では、第１実施形態のようにＮ型ドレイン領域をＮ+型層５と接するように形成するのが好ましい。
【０１０９】
ところで、Ｎ型ドレイン領域５１は、第１実施形態のＮ型ドレイン領域３３と同様にイオン注入及び拡散にて形成される。このとき、Ｎ型ドレイン領域５１の周りのＮ-型ドリフト層６においても不純物が拡散される。これにより、Ｎ-型ドリフト層６のうち、図５（ｂ）中の点線のＮ型ドレイン領域５１の近辺の領域Ｓは、領域Ｓの下側のＮ-型ドリフト層６よりも不純物濃度が高くなっている。
【０１１０】
このため、基板４表面近辺にて電流が最も多く流れ、流れる電流に偏りが生じてしまう恐れがある。そこで、図６（ａ）、（ｂ）に示す製造方法にて、半導体装置を製造する。
【０１１１】
図６（ａ）に示すように、半導体基板４を用意し、エピタキシャル成長にて、基板４上にＮ+型層５を形成する。そして、Ｎ-型ドリフト層６を形成する。このとき、Ｎ-型ドリフト層６の上部６２と下部６１とにて、下部６１の不純物濃度が上部６２よりも高くなるように形成する。なお、予めドリフト層６が基板４表面と垂直な方向で不純物濃度が均一となるように下部の濃度を設定しておく。
【０１１２】
続いて、図６（ｂ）に示すように、アルミ電極５２を形成した後、Ｎ型ドレイン領域５１を形成する。その後、トレンチゲート電極２９、Ｐ型ベース領域３１、Ｎ型ソース領域３２等を形成することで、図６（ｂ）に示す構造の半導体装置が形成される。
【０１１３】
これにより、ドレイン領域５１を形成したとき、ドリフト層６が基板４表面と垂直な方向で不純物濃度を均一となるようにすることができる。
【０１１４】
なお、領域Ｓにおいても、表面から底面に向かうにつれ、不純物濃度が低くなっている。Ｎ型ドレイン領域５１を形成するとき、基板４表面からＮ-型ドリフト層６に不純物を拡散させている。しかしながら、不純物は基板４の底面側には十分拡散されないから、表面側の方が底面側よりも不純物濃度が高くなってしまう。
【０１１５】
そこで、Ｎ-型ドリフト層６の上部６１を形成する際に、領域Ｓでの不純物の濃度勾配を緩和するように、上部６１において、表面側の濃度が底面側よりも低くなるように形成する。これにより、Ｎ-型ドリフト層６での基板４表面に垂直な方向における濃度勾配を緩和することができる。
【０１１６】
このように製造することで、ドレイン領域５１近辺におけるドリフト層６の抵抗を基板４と垂直な方向にて一様にすることができる。このため、電流経路に偏りを生じさせることなく、ドリフト領域６の上部６２と下部６１とに電流を流すことができる。これにより、オン抵抗をより低減させることができる。
【０１１７】
なお、第１実施形態のように、Ｎ型ドレイン領域３３がＮ+型層５に接して形成されている場合においても、Ｎ型ドレイン領域３３の周りのＮ-型ドリフト層６は、領域Ｓのように、表面側の方が底面側よりも不純物濃度が高くなる傾向がある。そこで、第１実施形態の場合でも、本実施形態のように、表面側の濃度が底面側よりも低くなるように、Ｎ-型ドリフト層６を形成することが好ましい。
【０１１８】
（第３実施形態）
図７に第３実施形態における半導体装置の断面を示す。なお、本実施形態では、パワーＭＯＳ部のみ示す。また、本実施形態は、第１実施形態の図３（ａ）におけるトレンチ２７が、埋め込み酸化膜２に接する深さにて形成された構造としている。その他は第１実施形態と同様である。
【０１１９】
本実施形態では、トレンチ７１が埋め込み酸化膜２に接するように形成され、このトレンチ７１内にゲート酸化膜７２を介してトレンチゲート電極７３が形成されている。これにより、トレンチゲート電極７３と埋め込み酸化膜２とを同電位にすることができる。このため、トレンチ７１と基板４との間にて起きる電界集中を緩和することができる。したがって、ソース・ドレイン間の耐圧を向上させることができる。
【０１２０】
また、トレンチゲート電極７３にゲート電圧を印加したとき、トレンチ７１に接しているＮ-型ドリフト層６に電子が蓄積される。このことから、トレンチ７１に接するＮ-型ドリフト層６の抵抗を低減することができる。このため、ソース領域３２からＮ+型層５へ電子が流れやすくなり、さらにオン抵抗を低減することができる。
【０１２１】
（第４実施形態）
図８（ａ）、（ｂ）に第４実施形態における半導体装置の断面を示す。図８（ａ）は、図３（ａ）をＰ型ベース領域３１を中心に左右対称に配置し、隣り合うＰ型ベース領域３１を一体とした構造を示したものである。また、図８（ｂ）は、同様に図３（ｂ）をＰ型ベース領域３１を中心に左右対称に配置したものである。
【０１２２】
本実施形態のように、このように第１実施形態でのパワーＭＯＳ部のセルが２つ左右対称に並んでいる構造とすることができる。
【０１２３】
本実施形態では、パワーＭＯＳ部のセルにおけるＮ型ドレイン領域３３とＮ型ソース領域３２とを結ぶ方向にて、２つのセルのＰ型ベース領域３１同士が隣り合っており、このＰ型ベース領域３１同士が連結されている。そして、この共有化されたＰ型ベース領域８１内に隣り合うセルのＮ型ソース領域３２がそれぞれ形成された構造としている。
【０１２４】
これにより、１つのＰ型ベース領域３１とＰ+型ベースコンタクト領域３５とを共有していることから、第１実施形態よりも１セルあたりの面積を小さくすることができる。
【０１２５】
さらに、図９に示すように、図８（ａ）では別々に形成されていたトレンチゲート電極２９が連結された構造とすることもできる。このように共通化された１つの大きなトレンチ９１及びトレンチ９１内にゲート酸化膜９２を介して形成されたトレンチゲート電極９３を備える構造とすることで、別々にトレンチゲート２９を形成する場合と比較して、この半導体装置の製造時におけるトレンチゲート電極９３の製造を容易にすることができる。
【０１２６】
（第５実施形態）
図１０（ａ）に第５実施形態における半導体装置の平面パターンを示し、図１０（ｂ）に、図１０（ａ）中のＧ−Ｇ’断面を示す。なお、図１０（ａ）中のＥ−Ｅ’断面、Ｆ−Ｆ’断面はそれぞれ、図３（ａ）、（ｂ）と同じである。また、本実施形態では、パワーＭＯＳ部のみ示す。
【０１２７】
第１実施形態では、図２に示すように、平面パターンにおいて、Ｎ+型ソースコンタクト領域３４は、Ｎ型ソース領域３２からソース電極３７の下側にかけて形成されていた。
【０１２８】
これに対して、本実施形態では、図３（ａ）にて、ソース電極３７が配置されていた領域に、Ｎ+型ソースコンタクト領域３４を形成しないで、Ｎ型ソース領域３２の近辺にのみ形成している。そして、その代わりに、Ｐ+型ベースコンタクト領域３５がソース電極３７からプレーナーゲート電極３０にかけて、Ｐ型ベース領域３１の表層に形成された構造としている。
【０１２９】
なお、その他については、第１実施形態と同様なので説明を省略する。
【０１３０】
第１実施形態では、Ｎ型ドレイン領域３３から正のサージが入力されたとき、サージ電流の経路は２つに分かれる。第１の経路は、Ｎ型ドレイン領域３３からＮ+型層５を通じて、下側からＮ-型ドリフト層６、Ｐ型ベース領域３１を経て、ソース電極３７に流れる経路である。
【０１３１】
第２の経路は、Ｎ型ドレイン領域３３から基板４表面にて、Ｎ-型ドリフト層６、Ｐ型ベース領域３１に到達する。その後、Ｐ型ベース領域３１のうち、Ｎ型ソース領域３２の下側の領域を通って、サージ電流はソース電極３７に流れる経路である。ここで、Ｎ型ソース領域３２は深さが１．１μｍである。Ｐ型ベース領域３１のうち、表面から１．１μｍよりも深いところでは、表面側よりも不純物濃度が低くなっている。このため、Ｐ型ベース領域３１のうち、表面から１．１μｍよりも深いところでは、表面側に比べて、抵抗が高くなっている。また、サージ電流が表面を流れる場合に比べて、電流経路が長くなっているので、電流経路の抵抗は高くなっている。
【０１３２】
そのため、Ｐ型ベース領域３１のうちＮ型ソース領域３２の近辺で、電位の上昇が生じ、Ｐ型ベース領域３１からＮ型ソース領域３２に電流が流れるようになる。ここで、このトランジスタはＮ型ソース領域３２をエミッタ、Ｎ型ドレイン領域３３をコレクタとしたバイポーラトランジスタとみなせる。Ｐ型ベース領域３１からＮ型ソース領域３２に流れる電流は、この寄生トランジスタのベース電流であることから、この寄生トランジスタがオン状態となってしまう。この寄生トランジスタの動作は、構造上、セル部よりも外周部にて先に起きるので、サージ電流は外周部に集中してしまう。このため、電流集中により外周部が破壊されてしまう恐れがある。
【０１３３】
この対策として、本実施形態では、ソース電極３７の下側のＰ+型ベースコンタクト領域３５をプレーナーゲート電極３０の下側まで延長させている。すなわち、基板４表面にてＮ型ドレイン領域３３とソース電極３７との間にサージ電流が流れるように、プレーナーゲート電極３０の下側のＰ型ベース領域３１と、ソース電極３７の下側のＰ+型ベースコンタクト領域３５との間にＰ+型領域３５ａによるバイパスを設けた構造としている。
【０１３４】
これにより、ドレイン電極にサージが入力された場合、サージ電流を基板４表面側のＮ-型ドリフト層６、Ｐ型ベース領域３１、このＰ+型ベースコンタクト領域３５ａを経て、ソース電極３７に流すことができる。このように、サージ電流を基板４表面にて流すことができるので、第１実施形態と比較して、電流経路を短縮することができる。また、Ｐ型ベース領域３１は表面付近が最も不純物濃度が高いことから、抵抗も低下させることができる。
【０１３５】
したがって、Ｐ型ベース領域３１のうちＮ型ソース領域３２の近辺での電位の上昇を小さくすることができる。このことから、寄生バイポーラトランジスタの動作を抑制することができる。これにより、電流集中による破壊を抑制することができる。
【０１３６】
なお、本実施形態では、Ｐ+型ベースコンタクト領域３５を拡大して、Ｐ+型ベースコンタクト領域３５ａを形成していたが、別途Ｐ+型領域を形成しても良い。
【０１３７】
（第６実施形態）
第１実施形態の図２に示される平面レイアウトパターンを、図１１に示すような平面レイアウトパターンとすることができる。
【０１３８】
本実施形態では、図１１に示すように、外周にＮ型ドレイン領域１０１が形成されている。そして、Ｎ型ドレイン領域１０１から中心側に向かって、順にＮ-型ドリフト層１０２、Ｐ型ベース領域１０３、Ｎ型ソース領域１０４、Ｐ+型ベースコンタクト領域１０５が形成されている。
【０１３９】
また、ゲート酸化膜１０６及びトレンチゲート電極１０７はＮ-型ドリフト層１０２の一部から、Ｐ+型ベースコンタクト領域１０５の近傍まで形成されている。なお、本実施形態では、このＰ+型ベースコンタクト領域１０５とＮ型ソース領域１０４との境界が、Ｎ型ソース領域１０４のＮ型ドレイン領域１０１から最も離れた側の端部１０４ｂである。なお、図１１中の点線の領域Ｈが、図２中の点線の領域Ｇに相当する。
【０１４０】
本実施形態においても、Ｎ型ソース領域１０４のうち、ドレイン領域１０１に最も近い側の端部１０４ａから、ドレイン領域１０１から最も離れた側の端部１０４ｂまでの距離の５０％以上の領域が、トレンチと接している。そのため、オン時において、Ｎ型ソース領域１０４からその下側のＮ+型層５に電子が流れ、そのＮ+型層５から、Ｎ型ドレイン領域１０１に電子を流すことができる。
【０１４１】
このとき、本実施形態では、このように、Ｎ型ドレイン領域１０１を外周に形成した構造とすることで、Ｎ型ドレイン領域１０１の面積を増加させている。したがって、Ｎ+型層５からＮ型ドレイン領域１０１に電子が流れる経路を広げることができる。これにより、オン抵抗をより低減させることができる。
【０１４２】
（第７実施形態）
また、第１実施形態の図２に示される平面レイアウトパターンを、図１２に示すような平面レイアウトパターンとすることもできる。
【０１４３】
本実施形態では、図２中のＮ型ソース領域３２とソース電極３７とを分離しやすいように、Ｐ型ベース領域３１を広げた構造としている。
【０１４４】
第１実施形態では、図２に示すように、Ｎ-型ドリフト層６、Ｐ型ベース領域３１、Ｎ型ドレイン領域３３等の各領域がストライプ状に形成されていた。
【０１４５】
これに対して、本実施形態では、外周にＮ+型ソースコンタクト領域１１１が形成されている。そして、外周から中心に順に向かって、Ｐ型ベース領域１１２、Ｎ型ドレイン領域１１３、Ｎ+型ドレインコンタクト領域１１４が形成されている。図１２中の四隅にて、Ｎ+型ソースコンタクト領域１１１とＰ型ベース領域１１２と電気的に接続するように、ソース電極１１５が形成されている。
【０１４６】
また、Ｐ型ベース領域１１２にゲート酸化膜１１６及びトレンチゲート電極１１７が形成されている。そして、ゲート酸化膜１１６及びトレンチゲート電極１１７と接して、Ｎ型ソース領域１１８が形成されている。なお、図１２中の点線の領域Ｉが図２中の点線の領域Ｇに相当する。
【０１４７】
本実施形態では、このようにＮ+型ソースコンタクト領域１１１とＰ型ベース領域１１２とのそれぞれの面積が第１実施形態よりも広くなっている。このため、ソース電極１１５とＮ型ソース領域１１８とを大きく離すことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるパワーＭＯＳを備える半導体装置の断面構成を示す図である。
【図２】図１中のパワーＭＯＳの平面レイアウトパターンを示した図である。
【図３】（ａ）は、図２中のＡ−Ａ’断面を示す図であり、（ｂ）は図２中のＢ−Ｂ’断面を示す図である。
【図４】本発明の第２実施形態におけるパワーＭＯＳの平面レイアウトパターンを示す図である。
【図５】（ａ）は、図４中のＣ−Ｃ’断面を示す図であり、（ｂ）図４中のＤ−Ｄ’断面を示す図である。
【図６】第２実施形態における製造方法を説明するための図である。
【図７】第３実施形態におけるパワーＭＯＳの断面を示す図である。
【図８】第４実施形態における第１の例としてのパワーＭＯＳの断面を示す図である。
【図９】第４実施形態における第２の例としてのパワーＭＯＳの断面を示す図である。
【図１０】（ａ）は第５実施形態におけるにパワーＭＯＳの平面レイアウトパターンを示す図であり、（ｂ）は（ａ）中のＧ−Ｇ’断面を示す図である。
【図１１】第６実施形態におけるにパワーＭＯＳの平面レイアウトパターンを示す図である。
【図１２】第７実施形態におけるにパワーＭＯＳの平面レイアウトパターンを示す図である。
【図１３】従来におけるにパワーＭＯＳの断面を示す図である。
【符号の説明】
１…基板、２…埋め込み酸化膜、４…ＳＯＩ基板、５…Ｎ+型層、
６…Ｎ-型ドリフト層、２７…トレンチ、２８…ゲート酸化膜、
２９…トレンチゲート電極、３０…プレーナーゲート電極、
３１…Ｐ型ベース領域、３２…Ｎ型ソース領域、３３…Ｎ型ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003644438.tif 000008
【図８】
0003644438.tif 000009
【図９】
0003644438.tif 000010
【図１０】
0003644438.tif 000011
【図１１】
0003644438.tif 000012
【図１２】
0003644438.tif 000013
【図１３】
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