(57)【特許請求の範囲】
【請求項１】
それぞれがプロセッサを備え、独立動作可能な複数の機能回路ブロックに対し、いずれかの機能回路ブロックの動作停止時に、該動作停止した機能ブロックに対して個別に電源遮断制御を行う制御回路と、前記機能回路ブロックの動作状態を表示するシステム状態遷移レジスタと、前記機能回路ブロックに対して電源遮断時の処理を指令する電源遮断レジスタと、前記システム状態遷移レジスタおよび前記電源遮断レジスタに対して外部コンピュータからレジスタ制御を行うインターフェイスと、を備え、前記システム状態遷移レジスタにより動作停止状態にあることが表示された機能回路ブロックに対して、前記電源遮断レジスタを用いて電源の遮断を外部コンピュータから制御することを特徴とする電源遮断制御装置。
【請求項２】
電源遮断可能な機能回路ブロックと電源遮断対象外の機能回路ブロックとの間に接続され、前記電源遮断可能な機能回路ブロックの電源遮断時に、前記電源遮断対象外の機能回路ブロックのインターフェイス回路に流れるリーク電流を防止するリーク電流制御回路を備えることを特徴とする請求項１記載の電源遮断制御装置。
【請求項３】
電源回路により電源が供給されるすべての機能回路ブロックを含む集積回路および前記電源回路内に前記システム状態遷移レジスタおよび前記電源遮断レジスタを備え、前記システム状態遷移レジスタおよび前記電源遮断レジスタはすべてレジスタ制御を行うインターフェイスを介して外部コンピュータに接続されるように構成され、各機能回路ブロックに対する電源の遮断を外部コンピュータから制御することを特徴とする請求項２記載の電源遮断制御装置。
【請求項４】
電源が遮断された後の電源供給再開時に外部メモリからデータをダウンロードするダウンロード回路を備えたことを特徴とする請求項１から３のうちいずれか一項記載の電源遮断制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩの消費電力を低減することが可能な電源遮断制御装置に関し、特に微細プロセスを用いたシステムＬＳＩにおける静止電源電流を低減するための電源遮断制御装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路においてはシステムＬＳＩ化が進み、１個のＬＳＩチップに搭載されるトランジスタ数はますます増大してきている。それに伴い、低消費電流化、低価格化対策として、より微細なプロセスが使用されてきている。しかしながら、０．２５μｍ以下の微細プロセスにおいては、１個あたりのトランジスタのリーク電流が増加し、ＬＳＩの動作停止時（ストップモード）における静止電源電流の増加が無視出来ない値になってきている。
【０００３】
特に、電池駆動の携帯端末機器においては、待機時には通常はＬＳＩがストップモードになっているが、この静止電源電流の増加により、セットとしての駆動時間、消費電流において問題になってきている。そのため、携帯端末機器向けのＬＳＩにおいては、通常動作時（ノーマルモード）の低消費電流化だけでなく、ストップモードでの低消費電流化を図る必要がある。また、システムＬＳＩは、システムの複雑化と回路規模の著しい増加に伴い、制御が複雑化し、ソフトウエア開発も非常に難しくなってきている。
【０００４】
プロセッサを内蔵した従来のシステムＬＳＩの構成例を図５のブロック図に示す。図５において、５０１はストップモード時に回路動作の停止やクロックの供給停止を制御する制御回路、５０２は特定のシステム機能に係るシステム回路１、５０３は他の特定のシステム機能に係るシステム回路２、５０５はプロセッサ回路ブロック、５０７、５０８、５０９はそれぞれ、プロセッサ回路ブロック５０５に内蔵されるプロセッサコア、周辺回路、メモリである。
【０００５】
図５の構成において、制御回路５０１は、システム回路１、システム回路２、プロセッサ回路ブロックと、それぞれ入力および出力信号からなる信号線ａ、信号線ｂ、信号線ｃにより接続されている。また、システム回路１、システム回路２は、それぞれ入力および出力信号からなる信号線ｄ、信号線ｅによりプロセッサ回路ブロックと接続されている。このようにして、システム回路１はプロセッサ回路ブロックと接続されて特定のシステム機能を実現し、システム回路２はプロセッサ回路ブロックと接続されて他の特定のシステム機能を実現している。
【０００６】
このような構成において、待機時にはプロセッサは制御回路５０１にストップモード指令を発し、プロセッサにより制御される周辺の機能回路ブロックの回路動作を停止させる。すなわち、対象となる機能回路ブロックをリセット状態にしたり、クロックの供給を停止したりすることにより回路動作を停止させる。
【０００７】
【発明が解決しようとする課題】
従来の静止電源電流の低減対策は、回路を停止させることにより低消費電流化を図るだけであるため、微細プロセスによるトランジスタのリーク電流の増加に対しては対策が無かった。０．２５μｍ以下の微細プロセスが採用される以前は、トランジスタのリーク電流は無視できる程度のものであり、対策が必要とされなかった。しかしながら、近年のプロセスの進展は目覚しく、プロセスの更なる微細化が進んでおり微細プロセスによるトランジスタのリーク電流の増加に起因する静止電源電流を削減することが緊急の課題となっている。
【０００８】
また、１個のシステムＬＳＩに複数のシステム機能を内蔵するようなＬＳＩもある。そのようなＬＳＩにおいては、システムの制御関係が複雑なため、個別のシステム回路ブロックの電源を遮断して静止電源電流を制御することは難しく、たとえできたとしても大きな効果が得られにくい。また、システムの複雑化によりソフトウエア開発も非常に難しくなり、開発工数が増大してきている。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、より微細プロセスを使用したシステムＬＳＩにおいて、ストップモード時の静止電源電流を削減することが可能な電源遮断制御装置を提供することを目的とする。さらに、本発明は、ソフトウエア開発工数あるいは期間を低減することができるＬＳＩの構成法を提供することも目的とする。
【００１０】
【課題を解決するための手段】
この課題を解決するために、本発明の電源遮断制御装置は、それぞれがプロセッサ（プロセッサ１：プロセッサ２）を備え、独立動作可能な複数の機能回路ブロック（システム回路１、プロセッサ１０４：システム回路２、プロセッサ１０４）に対し、いずれかの機能回路ブロックの動作停止時に、該動作停止した機能ブロックに対して個別に電源遮断制御を行う制御回路（制御回路１０１）を備えたものである。
【００１１】
上記電源遮断制御装置によれば、複数のシステム機能を内蔵する複雑化したシステムＬＳＩであっても、それぞれのシステム機能を実現するシステム回路ブロックに可能な範囲でプロセッサを含むように構成し、動作が不要なシステム機能の系統の動作を停止させ、個別にそれらの電源を遮断することができる電源遮断制御回路を備えているため、ストップモード時の静止電源電流を最大限に削減することができる。
【００１２】
さらに、システム機能ごとにプロセッサを備えて個別の処理に対応できるため、電源遮断制御が容易なだけでなく、ソフトウエア開発においても開発工数あるいは期間を低減することができるという副次的な効果が得ることができる。
【００１３】
本発明の電源遮断制御装置は、さらに、機能回路ブロックの動作状態を表示するシステム状態遷移レジスタと、機能回路ブロックに対して電源遮断時の処理を指令する電源遮断レジスタと、前記システム状態遷移レジスタおよび前記電源遮断レジスタに対して外部コンピュータからレジスタ制御を行うインターフェイスとを備え、前記システム状態遷移レジスタにより動作停止状態にあることが表示された機能回路ブロックに対して、前記電源遮断レジスタを用いて電源の遮断を外部コンピュータから制御することが可能なものである。
【００１４】
上記電源遮断制御装置によれば、マイクロコンピュータ等外部コンピュータからシステム状態遷移レジスタと電源遮断制御レジスタを介してレジスタ制御を行うことにより、ストップモード時（動作不要時）に、各システム回路ブロック、各プロセッサ回路ブロックの電源遮断を容易に制御でき、動作不要時の機能回路ブロックの静止電源電流を削減することができる。また、レジスタ制御を行うことで、電源供給再開時（動作復帰時）にも誤動作することが無いという効果が得られる。
【００１５】
本発明の電源遮断制御装置は、さらに、電源遮断可能な機能回路ブロックと電源遮断対象外の機能回路ブロックとの間に、電源遮断可能な機能回路ブロックの電源遮断時に、電源遮断対象外の機能回路ブロックのインターフェイス回路に流れるリーク電流を防止するリーク電流制御回路を介在させるものである。
【００１６】
上記電源遮断制御装置によれば、ＬＳＩ内で電源が供給されている回路ブロックと電源が遮断されている回路ブロックとの間にリーク電流制御回路を介在させることにより、双方の回路ブロックのインターフェイスにおける信号不定による不要なリーク電流を防止することができるため、ストップモード時の静止電源電流を最大限に削減することができる。
【００１７】
本発明の電源遮断制御装置は、さらに、セット端末機器等で電源回路により電源が供給されるすべての機能回路ブロックを含む集積回路および前記電源回路内に、システム状態遷移レジスタおよび電源遮断レジスタを備え、これらのレジスタはすべてレジスタ制御を行うインターフェイスを介して外部コンピュータに接続されるように構成され、各機能回路ブロックに対する電源の遮断を外部コンピュータからレジスタ制御することを可能にするものである。
【００１８】
上記電源遮断制御装置によれば、各集積回路内の各機能回路ブロックに対する電源の遮断を外部コンピュータから電源回路を使用してレジスタ制御することができるため、セット端末機器等の構成において静止電源電流および動作電源電流を容易に削減することができる。
【００１９】
本発明の電源遮断制御装置は、さらに、電源が遮断された後の電源供給再開時に外部メモリからデータをダウンロードすることを可能にするダウンロード回路を備えるものである。
【００２０】
上記電源遮断制御装置によれば、システム動作復帰時に、命令コード類を含むデータを外部メモリからプロセッサ内のメモリにダウンロードすることができるため、ＬＳＩに電源供給を再開するときに、誤動作を起こさずにシステム動作を再開することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２２】
（実施の形態１）
図１は本発明の実施の形態１に係る電源遮断制御装置の構成を示すブロック図である。図１において、１０１は制御回路、１０２はシステム回路１、１０３はシステム回路２、１０４は複合されたプロセッサである。プロセッサ１０４において、１０５は単体のプロセッサ１、１０６は単体のプロセッサ２である。さらに、１０７、１０８、１０９はそれぞれ、プロセッサ１に含まれるコア回路１、周辺回路１、メモリ１である。また、１１０、１１１、１１２はそれぞれ、プロセッサ２に含まれるコア回路２、周辺回路２、メモリ２である。また、さらに、１１３、１１４はそれぞれ、プロセッサ１０４に含まれるプロセッサ制御回路、共有メモリである。
【００２３】
図１の各構成要素間の接続関係を説明すると、制御回路１０１は、システム回路１、システム回路２、プロセッサ１０４と、それぞれ入力および出力信号からなる信号線ａ、信号線ｂ、信号線ｃにより接続されている。ここで、信号線ｃは、主にプロセッサ制御回路１１３と共有メモリ１１４間に接続される信号線である。また、システム回路１は入力および出力信号からなる信号線ｄによりプロセッサ１に接続され、システム回路２は入力および出力信号からなる信号線ｅによりプロセッサ２に接続されている。また、図示しないが、プロセッサ制御回路１１３、共有メモリ１１４はそれぞれ、プロセッサ１およびプロセッサ２と接続されている。
【００２４】
以上のように構成された実施の形態１における電源遮断制御動作について、以下に説明する。システム回路１はプロセッサ１と制御回路１０１により制御され、システム回路２はプロセッサ２と制御回路１０１により制御され、それぞれのシステム機能を実現し、互いに独立に動作することができる。システム回路１とシステム回路２を並列動作させるときは、制御回路１０１とプロセッサ制御回路１１３および共有メモリ１１４を用いて、プロセッサ１とプロセッサ２を制御する。
【００２５】
システム回路１の系統を動作させ、システム回路２の系統の動作が不要な場合は、システム回路２とプロセッサ２は回路動作を停止してストップモードに入り、これらの回路ブロックの電源を遮断し、トランジスタのリーク電流を削減することができる。また、電源遮断により消滅を避けたいデータは、電源遮断時に共有メモリ１１４に退避させることができる。電源供給再開時の動作の復帰は制御回路１０１とプロセッサ制御回路１１３により制御される。
【００２６】
システム回路２の系統を動作させ、システム回路１の系統の動作が不要な場合も同様である。また、システム回路１とシステム回路２の双方の系統の動作が不要な場合は、制御回路１０１、プロセッサ制御回路１１３、共有メモリ１１４に対してのみ電源を供給し、他の機能回路ブロックの電源を遮断することがきる。このとき、消滅を避けたいデータは、電源遮断時に共有メモリ１１４に退避させることができる。電源供給再開時の動作の復帰は制御回路１０１とプロセッサ制御回路１１３により制御される。
【００２７】
以上のように、実施の形態１の電源遮断制御装置の回路構成によれば、単一のプロセッサとそれぞれのシステム機能を実現するシステム回路により構成した従来のシステムＬＳＩに比べて、それぞれのシステム機能を実現するシステム回路にプロセッサを含むように構成し、動作が不要なシステム機能の系統の動作を停止させ、個別に電源を遮断することができる電源遮断制御回路を備えているため、ストップモード時の静止電源電流を最大限に削減することができる。
【００２８】
特に、電源遮断のように動作タイミングの考慮が必要な制御は、それに対応できるプロセッサを持たないと適切に制御することができない。電源遮断からのシステムの復帰を短時間で行うためには、プロセッサ内で常に電源が供給されている機能回路ブロックが必要になる。このときは、動作している片側のプロセッサも制御や処理に利用することができる。
【００２９】
また、本実施の形態の構成であれば、それぞれのシステム機能を実現するシステム回路に含めるプロセッサの性能とメモリ規模について、それぞれのシステム機能に適合する最適な回路規模とすることができるため、チップサイズの増加も最小限に抑えることができる。
【００３０】
特に、携帯電話機に使用される周期的にストップモードとノーマルモードを繰り返すＬＳＩや、複数の通信システムを内蔵するＬＳＩおよびセット端末機器においては、ＬＳＩの電源制御を容易化し、静止電源電流を削減する効果だけでなく、それぞれのシステム機能を実現するシステム回路にプロセッサを含むように構成していることにより、ソフトウエア開発を容易にする環境を提供し、開発工数あるいは期間を削減することができる。
【００３１】
（実施の形態２）
図２は本発明の実施の形態２に係る電源遮断制御装置の構成を示すブロック図である。図２において、２０１は制御回路、２０２はシステム回路、２０４はプロセッサ、２０５は内部プロセッサ部、２１３はプロセッサ制御回路、２１４は共有メモリであり、それぞれ、実施の形態１における制御回路１０１、システム回路１０２、プロセッサ１０４、プロセッサ１（１０５）、プロセッサ制御回路１１３、共有メモリ１１４に相当する。
【００３２】
さらに、制御回路２０１を構成するものとして、２１５はバスインターフェイス回路、２１６は電源遮断制御レジスタ、２１７はシステム状態遷移レジスタ、２１８は制御回路部である。また、２１９はリーク制御回路であり、プロセッサ２０４の一部を構成するものとして、２２０は電源遮断制御レジスタ、２２１はリーク制御回路である。
【００３３】
図２の各構成要素間の接続関係を説明すると、バスインターフェイス回路２１５は、電源遮断制御レジスタ２１６、システム状態遷移レジスタ２１７に、それぞれ信号線ｆ、信号線ｇで接続され、図示されないマイクロコンピュータと外部バスｎにより接続されている。システム状態遷移レジスタ２１７は、プロセッサ制御回路２１３の出力とも信号線ｍにより接続されている。
【００３４】
電源遮断制御レジスタ２１６の出力は、信号線ｈにより制御回路部２１８およびリーク制御回路２１９と接続されている。リーク制御回路２１９の入力は、システム回路２０２の出力と信号線ｊにより接続され、さらに電源電位ＶＤＤまたはＶＳＳと接続されている。リーク制御回路２１９の出力は信号線ｋにより制御回路部２１８の入力に接続され、制御回路部２１８の出力は信号線ｉによりシステム回路２０２と接続されている。
【００３５】
以上のように構成された実施の形態２における電源遮断制御動作について、以下に説明する。制御回路部２０１とリーク制御回路２１９は常に電源が供給される回路ブロックである。プロセッサ２０４においては、内部プロセッサ部２０５（コア、周辺回路、メモリ）は動作不要時に電源が遮断される回路ブロックであり、複数のプロセッサや機能回路ブロックを制御するプロセッサ制御回路２１３、共有メモリ２１４、電源遮断制御レジスタ２２０は常に電源が供給される回路ブロックである。システム回路２０２も、動作不要時に電源が遮断されるブロックである。
【００３６】
ＬＳＩ内において、システム回路２０２等がストップモード（動作不要状態）であるかどうかを、通常各システム回路に対応したプロセッサ２０４等は外部からの情報を含めて知ることができる。そのために、システム回路２０２の現在の情報をプロセッサ制御回路２１３からシステム状態遷移レジスタ２１７に転送する。
【００３７】
マイクロコンピュータは、あるタイミング毎に、バスインターフェイス回路２１５を通してシステム状態遷移レジスタ２１７を参照する。システムＬＳＩ内で、特定のシステム系統がストップモード（動作不要状態）にあるときは、マイクロコンピュータは、不要なシステム回路とそれに対応するプロセッサ部の電源遮断制御を実行するために、バスインターフェイス２１５を介して２１６および２２０の電源遮断制御レジスタに命令を書き込み、電源遮断の実行準備をする。
【００３８】
実際には外部の電源ＩＣにより電源遮断が実行されるため、電源遮断制御レジスタに命令を書き込まれたことにより、各機能回路ブロックにおいては電源遮断に際して必要な前処理を実行する。例えば、プロセッサ２０４内において、消去されたくないデータは共有メモリ２１４に転送する必要がある。共有メモリ２１４は常に電源が供給されている回路ブロックであるため、電源遮断時にデータを保持することが可能である。また、システム回路２０２に対しては、制御回路部２１８からの制御信号線ｉにより電源遮断の準備対応をすることができる。
【００３９】
電源遮断実施後は、電源遮断された回路ブロックと電源供給された回路ブロック間を接続されている信号のリーク電流対策が必要な場合がある。そのときは、例えば、電源遮断制御レジスタ２１６からの制御信号線ｈによりリーク制御回路２１９を制御し、電源供給された回路ブロックである制御回路２０１への入力信号線ｋの電位がＶＤＤまたはＶＳＳに固定されるようにする。プロセッサ２０４におけるリーク制御回路２２１も同様な働きをする。
【００４０】
以上のように、本実施の形態２の電源遮断制御装置によれば、マイクロコンピュータから電源遮断制御レジスタを介した電源遮断制御により、ストップモード時（動作不要時）に、各システム回路、各プロセッサの電源遮断を容易に制御でき、動作不要時の機能回路ブロックの静止電源電流を削減することができる。また、電源供給再開時（動作復帰時）にも誤動作することが無いという効果が得られる。
【００４１】
図３は、本実施の形態２の電源遮断制御装置を利用したセット端末機器等のシステム構成例を示すブロック図である。図３において、３２２はマイクロコンピュータ、３２３はマイクロコンピュータ３２２内の電源遮断制御レジスタとシステム状態遷移レジスタ、３２４はシステムＬＳＩ１、３２５はシステムＬＳＩ１内の電源遮断制御レジスタとシステム状態遷移レジスタ、３２６はシステムＬＳＩ２、３２７はシステムＬＳＩ２内の電源遮断制御レジスタとシステム状態遷移レジスタ、３２８は電源ＩＣ、３２９は電源ＩＣ３２８内の電源遮断制御レジスタとシステム状態遷移レジスタである。
【００４２】
図３の各構成要素間の接続関係を説明すると、マイクロコンピュータ３２２、システムＬＳＩ１、システムＬＳＩ２のそれぞれ複数のＶＤＤ側電源（ＶＤＤ１〜ＶＤＤ６）は、電源ＩＣ３２８から供給されている。３２５、３２７、３２９の各レジスタは、外部バスを介してマイクロコンピュータ３２２により制御（Ｒｅａｄ／Ｗｒｉｔｅ）される。
【００４３】
以上のように構成されたシステムの動作について説明する。まず、システム立ち上げ時は、電源ＩＣ３２８より各ＬＳＩに電源を供給し、各ＬＳＩは動作を開始する。その後、セット端末がシステムの安定状態になると、複数のシステム制御を有するシステムＬＳＩ１、システムＬＳＩ２は、入力データ等により状態遷移すべき動作モードを判断し、要求動作モードをそれぞれ３２５および３２７内のシステム状態遷移レジスタに書き込む。
【００４４】
セット端末のシステムを管理するマイクロコンピュータ３２２は、３２５および３２７内のシステム状態遷移レジスタに書き込まれた情報を読み取り、３２５および３２７内の電源遮断制御レジスタにそれぞれの制御情報を書き込む。各ＬＳＩは、電源遮断制御レジスタに書き込まれた制御情報により、動作不要回路部の電源遮断対応の準備をする。例えば、消去されたくないデータを電源遮断されないメモリへ転送する。これと同時に、マイクロコンピュータ３２２は電源ＩＣ３２８の３２９内の電源遮断制御レジスタに制御情報を書き込む。電源ＩＣ３２８は制御情報により、マイクロコンピュータ３２２、システムＬＳＩ１、システムＬＳＩ２の電源ＶＤＤ１〜ＶＤＤ６を制御し、動作不要なＬＳＩ回路への電源を遮断する。
【００４５】
以上のように、本構成例のシステムによれば、セット端末における各ＬＳＩの内部回路の電源遮断制御を容易に実現でき、ストップモード（動作不要）時にＬＳＩ内部回路電源を遮断し、ＬＳＩ静止電源電流を削減することができる。また、電源供給再開による復帰時においても問題なくシステムを復帰させることができる。
【００４６】
（実施の形態３）
図４は本発明の実施の形態３に係る電源遮断制御装置の構成を示すブロック図である。図４において、４２２はマイクロコンピュータ、４３１は外部メモリ、４２４はシステムＬＳＩである。システムＬＳＩ４２４内において、４０１は制御回路、４３０はダウンロード回路、４２５は電源遮断制御レジスタ、４０２はシステム回路１、４０３はシステム回路２、４０４は複合されたプロセッサである。さらに、プロセッサ４０４において、４０５は単体のプロセッサ１、４０６は単体のプロセッサ２、４１３はプロセッサ制御回路、４１４は共有メモリである。
【００４７】
図４の各構成要素間の接続関係を説明すると、マイクロコンピュータ４２２、外部メモリ４３１、システムＬＳＩ４２４は、互いに外部バスｏ、ｐ、ｑにより接続されている。システムＬＳＩ４２４内部の接続は、実施の形態１および２における接続形態と同等であるので詳細は省略するが、新規に加えられたダウンロード回路４３０は、制御回路４０１のバスインターフェイスを介して、４２２のマイクロコンピュータおよび４３１の外部メモリと接続され、また、プロセッサ制御回路４１３および共有メモリ４１４とも内部バスｃを介して接続されている。
【００４８】
以上のように構成された実施の形態３における電源遮断制御動作について、以下に説明する。プロセッサ１あるいはプロセッサ２の電源が遮断された場合に、メモリ１あるいはメモリ２がＲＡＭであればメモリ内のデータは失われてしまう。その対策として、前述した実施の形態においては、必要なデータを共有メモリに保存している。
【００４９】
しかし、システムの都合上、必要なデータをすべて共有メモリに保存できる訳ではない。また、時間の経過ともに値が変わるパラメータもあり、データが命令コード類であれば、電源を遮断した機能回路ブロックの電源供給を再開しても正常なシステム動作ができるとは限らない。
【００５０】
これらに対処するために、電源復帰時にシステムＬＳＩに渡すデータを外部メモリ４３１にあらかじめ保存しておく。外部メモリは別チップであり、電源が遮断されることはない。ＬＳＩに電源供給を再開するときは、まず、プロセッサ４２４をリセットし、ダウンロード制御回路により、動作に必要なデータを外部メモリからシステムＬＳＩ４２４にダウンロードする。データ転送先は共有メモリ４１４であってもよいし、メモリ１やメモリ２であってもよい。ダウンロードを行っている間は、プロセッサ１のコア１および周辺回路１、プロセッサ２のコア２および周辺回路２はリセット状態にしておく。
【００５１】
以上のように、本実施の形態３における電源遮断制御装置によれば、システム動作復帰時に、命令コード類を含むデータを外部メモリからプロセッサ内のメモリにダウンロードするができるため、ＬＳＩに電源供給を再開するときに、誤動作を起こさずにシステム動作を再開することができる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、複数のシステム機能を実現するシステム回路ブロックに可能な範囲でプロセッサを含むように構成し、動作が不要なシステム機能の系統の動作を停止させ、個別にそれらの電源を遮断することができる電源遮断制御回路を備えることにより、個別の機能回路ブロックの電源遮断制御を容易に行うことができ、ストップモード時の静止電源電流を最大限に削減することができるという効果が得られる。
【００５３】
さらに、システム機能ごとにプロセッサを備えて個別の処理に対応できるため、電源遮断制御が容易なだけでなく、ソフトウエア開発においても開発工数あるいは期間を低減することができるという効果が得られる。
【００５４】
さらに本発明によれば、マイクロコンピュータ等外部コンピュータからシステム状態遷移レジスタと電源遮断制御レジスタを介してレジスタ制御を行うことにより、ストップモード時（動作不要時）に、各システム回路ブロック、各プロセッサ回路ブロックの電源遮断を容易に制御でき、動作不要時の機能回路ブロックの静止電源電流を削減することができ、また、レジスタ制御を行うことで、電源供給再開時（動作復帰時）にも誤動作することが無いという効果が得られる。
【００５５】
さらに本発明によれば、ＬＳＩ内で電源が供給されている回路ブロックと電源が遮断されている回路ブロックとの間にリーク電流制御回路を介在させることにより、双方の回路ブロックのインターフェイスにおける信号不定による不要なリーク電流を防止することができ、ストップモード時の静止電源電流を最大限に削減することができるという効果が得られる。
【００５６】
さらに本発明によれば、各集積回路内の各機能回路ブロックに対する電源の遮断を外部コンピュータから電源回路を使用してレジスタ制御することができるため、セット端末機器等の構成において静止電源電流および動作電源電流を容易に削減することができるという効果が得られる。
【００５７】
さらに本発明によれば、システム動作復帰時に、外部メモリからプロセッサ内のメモリにデータをダウンロードするができるため、ＬＳＩに電源供給を再開するときに、誤動作を起こさずにシステム動作を再開することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る電源遮断制御装置の構成を示すブロック図である。
【図２】本発明の実施の形態２に係る電源遮断制御装置の構成を示すブロック図である。
【図３】本発明の実施の形態２の電源遮断制御装置を利用したセット端末機器等のシステム構成例を示すブロック図である。
【図４】本発明の実施の形態３に係る電源遮断制御装置の構成を示すブロック図である。
【図５】従来のプロセッサを内蔵したシステムＬＳＩの構成例を示すブロック図である。
【符号の説明】
１０１、２０１、４０１、５０１  制御回路
１０２、２０２、４０２、５０２  システム回路１
１０３、４０３、５０３  システム回路２
１０４、２０４、４０４、５０５  プロセッサ
１０５、４０５  プロセッサ１
１０６、４０６  プロセッサ２
１０７、１１０、５０７  コア回路
１０８、１１１、５０８  周辺回路
１０９、１１２、５０９  メモリ
１１３、２１３、４１３  プロセッサ制御回路
１１４、２１４、４１４  共有メモリ
２０５  内部プロセッサ部
２１５  バスインターフェイス
２１６  電源遮断制御レジスタ
２１７  システム状態遷移レジスタ
２１８  制御回路部
２１９  リーク電流制御回路
２２０  プロセッサ内の電源遮断制御レジスタ
２２１  プロセッサ内のリーク電流制御回路
３２２  マイクロコンピュータ
３２３、３２５、３２７、３２９  レジスタ制御用のレジスタ
３２４  システムＬＳＩ１
３２６  システムＬＳＩ２
３２８  電源ＩＣ
４２４  システムＬＳＩ
４２５  システム状態遷移レジスタおよび電源制御レジスタ
４３０  ダウンロード回路
４３１  外部メモリ
【図１】
0003666744.tif 000002
【図２】
0003666744.tif 000003
【図３】
0003666744.tif 000004
【図４】
0003666744.tif 000005
【図５】
0003666744.tif 000006