(57)【特許請求の範囲】
【請求項１】
特定パッドの電位に従って内部機能が決定される半導体装置であって、
前記特定パッドと別に設けられ、内部回路に電気的に接続される通常パッド、および
チェック指示信号と前記特定パッドの電位とを受け、前記チェック指示信号の活性化時活性化され、前記特定パッドの電位に応じて選択的に前記通常パッドを基準電位源ノードに電気的に接続するチェック用手段を備え、
前記通常パッドは、
第１の内部回路に電気的に接続される第１のパッドと、
前記第１のパッドと別に設けられかつ第２の内部回路に電気的に接続される第２のパッドとを含み、
前記チェック用手段は、
前記チェック指示信号と前記特定パッドの電位とを受け、前記チェック指示信号の活性化時前記第１のパッドを前記特定パッドの電位に従って前記基準電位源ノードへ電気的に接続する第１の手段と、
前記チェック指示信号の活性化時前記特定パッドの電位に従って前記第１の手段と相補的に動作して、前記第２のパッドを前記基準電位源ノードへ電気的に接続する第２の手段とを備える、半導体装置。
【請求項２】
特定パッドの電位に従って内部機能が決定される半導体装置であって、
前記特定パッドと別に設けられ、内部回路に電気的に接続される通常パッド、および
チェック指示信号と前記特定パッドの電位とを受け、前記チェック指示信号の活性化時活性化され、前記特定パッドの電位に応じて選択的に前記通常パッドを基準電位源ノードに電気的に接続するチェック用手段を備え、
前記チェック用手段は、
前記チェック指示信号の活性化時前記通常パッドを第１の基準電位源ノードへ電気的に接続する第１の手段と、
前記チェック指示信号の活性化時前記特定パッドの電位に応じて前記第１の手段と相補的に動作し、前記通常パッドを前記第１の基準電位源ノードの電位レベルと異なる電位レベルの第２の基準電位源ノードへ電気的に接続する第２の手段とを備える、半導体装置。
【請求項３】
前記半導体装置はデータを検索自在に格納する記憶装置であって、
前記内部機能はデータを装置外部へ出力する出力回路の出力ノードの電位変化速度である、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体装置は装置外部から繰返し与えられるクロック信号に同期して外部からの信号およびデータを取込むクロック同期型スタティック・ランダム・アクセス・メモリであり、かつ
前記チェック指示信号は、バーンインモードが指定されたか否かを検出するバーンインモード検出手段からのバーンインモード検出信号と共用される、請求項１から３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、内部機能を特定パッドの電位に応じて切換えることのできる半導体装置に関し、特に、データ出力波形を特定パッドの設定電位により決定するスルーレートコントロール（Slew Rate Control ）機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体装置、特に半導体記憶装置はさまざまな用途に用いられており、用いられる用途に応じて要求される性能／機能が異なる。たとえば、半導体記憶装置においては、用いられる用途に応じて語構成が異なる。このような語構成が異なる場合、たとえば×８ビット構成の記憶装置と×１６ビット構成の記憶装置においては、内部で有効とされるアドレスビットおよび動作可能状態に置かれる入出力バッファ回路の数が異なる。内部回路の構成は同じである。単に語構成のみが異なり、要求される動作特性が同じである場合、個々の語構成に合わせて記憶装置を設計した場合、内部回路の動作特性が同じである場合、設計効率が悪くなる。このような場合、両方の語構成を実現する記憶装置を設計し、用途に応じて語構成を切換えることが行なわれる。複数種類の記憶装置を１つのチップで実現可能とすることにより、複数種類の記憶装置を同一製造工程で作製することができ、また設計効率も改善される。このような語構成の切換は、特定のパッドの電位を要求される語構成に応じて設定することにより行なわれる。
【０００３】
このような特定のパッド電位をボンディングワイヤやマスク配線を用いて設定することにより語構成変更などの仕様を変更する構成は、他の搭載される動作モードおよび性能／機能の設定においても用いられている。以下の説明においては、「内部機能」という用語は、このような語構成、ＥＤＯ（エクステンディッド・データ・アウトプット）とスタティックコラムモードのような動作モード、８Ｋリフレッシュサイクルおよび４Ｋリフレッシュサイクルのような仕様で定められる構成に加えて、以下に説明するような記憶装置のデータ出力時のデータの変化速度の設定などの構成をすべて含む。すなわち、「内部機能」は、特定のパッド電位に従ってそのモード／態様が設定される「ボンディングオプション」の機能／構成のすべてを示す。
【０００４】
【発明が解決しようとする課題】
図１５は、パッド電位により内部機能を設定する構成を概略的に示す図である。図１５においては、パッドＰＤが内部配線ＩＮＬを介してボンディングオプション機能回路ＢＯＦに電気的に接続される。ここで、「電気的に接続される」は、接続される両者間に電流が流れる経路が形成されることを示す。ボンディングオプション機能回路ＢＯＦは、パッドＰＤの電位に従って実現する機能が決定される。パッドＰＤはボンディングワイヤＢ１を介して第１の基準電位である電源電圧Ｖｄｄを供給するフレームリード端子ＶＦｄに電気的に接続されるかまたは、第２の基準電位または接地電圧Ｖｓｓを伝達するフレームリード端子ＶＦｓにボンディングワイヤＢ２を介して電気的に接続される。パッドＰＤが電源電圧Ｖｄｄのレベルまたは接地電圧Ｖｓｓのレベルに設定されることにより、ボンディングオプション機能回路ＢＯＦは、その実現する機能が決定される。
【０００５】
半導体装置は、機械的損傷を保護するために、樹脂封止されるかまたはパッケージに実装される。この場合、パッドＰＤは外部からは接触することができない。フレームリードＶＦｄおよびＶＦｓが外部ピン端子であり外部接触が可能なだけである。したがって、半導体装置をパッケージに実装した後（樹脂封止の後）、パッドＰＤの電位が電源電圧Ｖｄｄレベルにあるのか、接地電圧Ｖｓｓレベルにあるのかを外部から知ることはできない。このパッドＰＤの設定電位を外部から知ることができないため、ボンディングオプション機能回路ＢＯＦが、要求どおりの内部機能を実現しているかどうかを容易に判定することができない。このボンディングオプション機能回路ＢＯＦが実現する内部機能を判定するためには、この封止樹脂を取除き、パッドＰＤ部分を露出させる必要がある。この場合、その半導体装置は再び使用することができない。
【０００６】
したがって、製品出荷時において、間違った内部機能を有する半導体装置が出荷される可能性があった。
【０００７】
それゆえ、この発明の目的は、ボンディングオプション機能を実現する特定のパッドの設定電位を外部から容易に測定することのできる半導体装置を提供することである。
【０００８】
この発明の他の目的は、データ出力時のその出力端子の信号波形を変更するスルーレートコントロール機能が要求どおり正確に設定されているか否かを外部から容易に識別することのできる半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
請求項１に係る半導体装置は、内部機能を決定する電位を与える特定パッドと別に設けられ、内部回路に電気的に接続される通常パッドと、チェック指示信号とこの特定パッドの電位とを受け、チェック指示信号の活性化時活性化され、特定パッドの電位に応じて通常パッドを基準電位源ノードに電気的に接続するチェック用手段とを備える。
【００１０】
請求項１に係る半導体装置は、通常パッドが、第１の内部回路に電気的に接続される第１のパッドと、この第１のパッドと別に設けられかつ第２の内部回路のト電気的に接続される第２のパッドとを含む。また、チェック用手段が、チェック指示信号と特定パッドの電位とを受け、チェック指示信号の活性化時第１のパッドを特定パッドの電位に従って第１の基準電位源ノードに電気的に接続する第１の手段と、チェック指示信号の活性化時、特定パッドの電位に応じて第１の手段と相補的に動作して第２のパッドを基準電位源ノードへ電気的に接続する第２の手段とを備える。
【００１１】
請求項２に係る半導体装置は、内部機能を決定する電位を与える特定パッドと別に設けられ、内部回路に電気的に接続される通常パッドと、チェック指示信号の活性化時活性化され、特定パッドの電位に応じて通常パッドを基準電位源ノードに電気的に接続するチェック用手段とを備える。
請求項２に係る半導体装置は、さらに、チェック用手段が、チェック指示信号の活性化時通常パッドを第１の基準電位源ノードへ電気的に接続する第１の手段と、チェック指示信号の活性化時特定パッドの電位に応じて第１の手段と相補的に動作して通常パッドを第１の基準電位源ノードの電位レベルと異なる電位レベルの第２の基準電位源ノードへ電気的に接続する第２の手段とを備える。
【００１２】
請求項３に係る半導体装置は、請求項１または２の装置において、半導体装置がデータを検索自在に格納する記憶装置であり、内部機能は、データを装置外部へ出力する出力回路の出力ノードの電位変化速度である。この電位変化速度が、特定のパッドの電位に応じて設定される。
【００１３】
請求項４に係る半導体装置は、請求項１から３のいずれかの装置が、外部から繰返し与えられるクロック信号に同期して外部からの信号およびデータを取り込むクロック同期型スタティック・ランダム・アクセス・メモリであり、チェック指示信号は、バーンインモード検出手段からのバーンインモード検出信号が共用される。
【００１５】
チェック指示信号の活性化時、特定パッドの電位に応じて通常パッドが基準電位源ノードに選択的に電気的に接続される。通常パッドは内部回路に電気的に接続されており、したがって外部ピン端子に電気的に接続されている。この外部ピン端子を介して通常パッドに生じるリード電流を測定することにより、通常パッドが基準電位源ノードに電気的に接続されているか否かを識別することができる。この通常パッドと基準電位源ノードとの間の電気的な接続／非接続は、特定パッドの電位に対応する。したがって、リーク電流値を測定することにより、特定パッドの電位を同定することができ、応じて設定された内部機能を同定することができる。
【００１６】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体構成を概略的に示すブロック図である。図１においては、半導体装置として、クロック信号ＣＬＫに同期して外部からの制御信号およびデータを取込むクロック同期型スタティック・ランダム・アクセス・メモリが示される。
【００１７】
図１において、半導体装置は、スタティック型メモリセルが行列状に配列されるメモリセルアレイ１と、与えられた行アドレス信号に従ってメモリセルアレイ１の対応の行（ワード線）を選択状態へ駆動する行選択回路２と、与えられた列アドレス信号に従ってメモリセルアレイ１の対応の列（ビット線対）を選択する列選択回路３とを含む。この行選択回路２は、与えられたアドレス信号をデコードするロウデコーダおよびロウデコーダからのデコード信号に従って対応の行に配設されたワード線を選択状態へ駆動するワード線ドライバを含む。列選択回路３は、与えられた列アドレス信号をデコードし、列選択信号を生成するコラムデコーダと、コラムデコーダからの列選択信号に従ってメモリセルアレイ１の対応の列（ビット線対）を選択し、内部データバス（書込／読出データバス）へ接続する列選択ゲートを含む。
【００１８】
半導体装置は、さらに、入力端子４ａ〜４ｆへ与えられる書込制御信号／ＧＷ、／ＭＢＷ、／ＢＷ１、／ＢＷ２、／ＢＷ３、および／ＢＷ４をクロック入力端子５を介して与えられるクロック信号ＣＬＫの立上がりに同期して取込み内部書込制御信号を発生する書込制御バッファ６と、書込制御バッファ６からの内部書込制御信号に従ってメモリセルアレイ１に対する書込動作を制御する書込制御回路７と、書込制御回路７からの書込制御信号と入力レジスタ８から与えられる書込データとに従って、メモリセルアレイ１の選択メモリセルへデータを書込む書込ドライバ９を含む。
【００１９】
信号／ＧＷは、グローバルライト信号であり、入力レジスタ８から与えられる３２ビットのデータすべてを同時に書込む動作を指示する。信号／ＭＢＷは、マスタバイトライト信号であり、その活性化時３２ビットの入力レジスタ８から与えられるデータをバイト単位で書込の制御が可能となる。信号／ＢＷ１、／ＢＷ２、／ＢＷ３および／ＢＷ４は、バイトライト信号であり、３２ビットデータのそれぞれ第１バイト、第２バイト、第３バイトおよび第４バイトに対するデータの書込を制御する。書込制御回路７は、この書込制御バッファ６から与えられる書込制御信号をクロック信号ＣＬＫの立上がりに同期してラッチし、バイト単位で書込を制御する。入力レジスタ８は、データ入力端子１０を介して与えられる３２ビットデータをクロック信号ＣＬＫに同期して取込み、書込ドライバ９へ与える。書込ドライバ９においては、この書込制御回路７からの書込制御信号に従って、書込が指定されたバイトに対して設けられたドライバ回路が活性化され、この入力レジスタ８から与えられる書込データを対応のメモリセルバイトへ書込む。
【００２０】
半導体装置は、さらに、入力端子１１ａ、１１ｂ、および１１ｃを介して与えられる信号／ＣＳ、／ＡＤＳＣ、および／ＡＤＳＰをクロック信号ＣＬＫの立上がりに同期して取込み、信号／ＣＳの活性化時、信号／ＡＤＳＣおよび／ＡＤＳＰをデコードし、そのデコード結果に従ってアドレス取込指示およびアドレス取込タイミングを与えるアドレス制御バッファ１２と、アドレス制御バッファ１２からのアドレス取込指示に応答して信号／ＣＳをラッチするチップセレクトレジスタ１３と、アドレス制御バッファ１２からのアドレス取込指示の活性化時活性化され、外部からのアドレス信号をラッチするアドレスレジスタ１４と、アドレス制御バッファ１２からのアドレス取込指示およびアドレス取込タイミング指示信号に従ってアドレスレジスタ１４からのアドレスを取込み内部アドレス信号を発生するアドレス発生回路１５を含む。
【００２１】
信号／ＣＳは、チップセレクト信号であり、この半導体装置が選択状態に置かれたことを示す。チップセレクトレジスタ１３からの内部チップセレクト信号ＺＣＳの活性化時、この半導体装置の内部回路が動作して、データの書込／読出が行なわれる。信号／ＡＤＳＣは、アドレスステータスコントローラ信号であり、メモリコントローラから、アドレスが与えられたことを示す。信号／ＡＤＳＰは、アドレスステータスプロセサ信号であり、プロセサからアドレス取込指示が与えられたことを示す。アドレス制御バッファ１２は、この信号／ＡＤＳＣおよび／ＡＤＳＰの一方が活性状態のとき、アドレス取込タイミングおよびアドレス取込指示を与える。アドレス発生回路１５は、このアドレス制御バッファ１２からアドレス取込指示が与えられたときにアドレスレジスタ１４からの内部アドレス信号を取込んで、その取込んだアドレス信号を行選択回路２および列選択回路３へ与える。
【００２２】
アドレス制御バッファ１２は、また入力端子１１ｄへ与えられるアドレスアドバンス指示信号／ＡＤＶをクロック信号ＣＬＫの立上がりに同期して取込み、アドレス発生回路１５へ与える。アドレス発生回路１５は、このアドレスアドバンス指示信号／ＡＤＶがクロック信号ＣＬＫの立上がり時に活性状態のときには、取込んだアドレスを変化させて内部アドレス信号を生成して行選択回路２および列選択回路３へ与える。このアドレス発生回路１５がアドレスアドバンス指示信号／ＡＤＶに従って自動的にアドレス信号を生成するとき、アドレスの変化シーケンスは、入力端子１６へ与えられる信号ＭＯＤＥにより決定される。この信号ＭＯＤＥがＨレベルまたはＬレベルに設定されるときに、そのアドレス変化態様はインターリーブモードまたはリニアモードに設定される。リニアモードにおいては、アドレス発生回路１５は、取込んだアドレスを初期アドレスとして順次アドレスを変化させる。インターリーブモードのときには、アドレス発生回路１５は、下位２ビットを交互に反転させて内部アドレス信号を生成する。ここで、アドレス発生回路１５は連続的にアドレスを発生させることができるのは４つのアドレスのみである構成を想定している。このアドレス発生回路１５が順次内部アドレス信号を生成するモードは、「バーストモード」と呼ばれる。
【００２３】
半導体装置は、さらに、接続端子１７から与えられるフロースルー指示信号ＦＴに従ってデータ出力モードが設定され、かつメモリセルアレイ１の列選択回路３により選択されたメモリセルデータを受ける出力レジスタ１８と、入力端子１９に与えられる出力イネーブル信号／ＯＥの活性化時活性化され、出力レジスタ１８から与えられるデータをバッファ処理して入出力端子１０へ出力する出力バッファ１０を含む。出力レジスタ１８は、フロースルー指示信号ＦＴが活性状態のとき（Ｈレベル）スルー状態に設定され、メモリセルアレイ１における選択メモリセルデータを単にバッファ処理して伝達する。一方、このフロースルー指示信号ＦＴが非活性状態に設定されると、出力レジスタ１８は、クロック信号ＣＬＫに同期してメモリセルアレイ１から読出されたデータをラッチして出力バッファ２０へ与える。出力バッファ２０は、特定のパッド２２の電位レベルに従って出力ノード（データ入出力端子１０）の駆動速度が設定される。これにより、処理用途に応じたデータ出力速度を有する半導体記憶装置が実現される。
【００２４】
半導体装置は、さらに、クロック信号ＣＬＫとモード信号ＭＯＤＥに従ってバーンインモードが指定されたか否かを検出するバーンイン検出回路２４と、バーンイン検出回路２４からのバーンイン検出信号ＢＩの活性化時行選択回路２および列選択回路３の活性期間を変更するセル選択制御回路２６と、パッド２２の設定電位ＳＲ（スルーレートコントロール信号）とバーンインモード検出信号ＢＩに従って内部回路に接続される端子２８を基準電位源ノードへ選択的に接続するチェック用回路３０を含む。
【００２５】
セル選択制御回路２６は、このバーンインモード検出信号ＢＩの活性化時、行選択回路２および列選択回路３を常時動作状態とする。一方、このバーンイン検出信号ＢＩの非活性化時には、セル選択制御回路２６はアドレス発生回路１５からのアドレス信号の変化を検出し、その変化検出時点から所定の期間のみ行選択回路２および列選択回路３を活性状態とする。
【００２６】
この本実施の形態１においては、パッド２２の設定電位（スルーレートコントロール信号ＳＲ）により規定される内部機能は出力バッファ２０の出力ノード駆動速度である。
【００２７】
図２は、図１に示すバーンイン検出回２４の構成の一例を示す図である。図２において、バーンイン検出回路は、モード信号ＭＯＤＥを所定時間遅延しかつその論理を反転する反転遅延回路２４ａと、モード信号ＭＯＤＥと反転遅延回路２４ａの出力信号を受けるＡＮＤ回路２４ｂと、クロック信号ＣＬＫの立上がりエッジでＡＮＤ回路２４ｂの出力信号を取込むＤラッチ２４ｃを含む。このＤラッチ２４ｃの出力Ｑからバーンインモード検出信号ＢＩが出力される。次に動作について図２（Ｂ）に示す波形図を参照して説明する。
【００２８】
モード信号ＭＯＤＥは、クロック信号ＣＬＫと同じ周期でＨレベルおよびＬレベルを交互に繰返す。この場合、モード信号ＭＯＤＥは、クロック信号ＣＬＫの立上がり時に、Ｈレベルとされる。反転遅延回路２４ａは、このモード信号ＭＯＤＥの論理を反転しかつ所定時間遅延している。したがって、ＡＮＤ回路２４ｂからは、モード信号ＭＯＤＥの立上がりに応答して反転遅延回路２４ａが有する遅延時間Ｈレベルとされる信号がＤ型フリップフロップ２４ｃのＤ入力へ与えられる。このＡＮＤ回路２４ｂの出力信号は、クロック信号ＣＬＫの立上がりエッジでＤ型フリップフロップ２４ｃにより取込まれる。したがって、ＡＮＤ回路２４ｂの出力信号がＨレベルとなる間、すなわちモード信号ＭＯＤＥがＬレベルからＨレベルへ立上がる動作が繰返される期間、このＤ型フリップフロップ２４ｃからのバーンインモード検出信号ＢＩはＨレベルに保持される。モード信号ＭＯＤＥがＬレベルに固定されると、ＡＮＤ回路２４ｂの出力信号もＬレベルに固定される。したがってこの状態においては、クロック信号ＣＬＫの立上がり時においてＡＮＤ回路２４ｂの出力信号がＬレベルであり、Ｄ型フリップフロップ２４ｃからのバーンインモード検出信号ＢＩはＬレベルとされ、バーンインモード終了が指示される。
【００２９】
この半導体装置は、適用される用途が決定されると、アドレスシーケンスが固定的に設定される（このバーストアドレスシーケンスは、適用されるプロセサの種類により設定されるためである）。したがって、モード信号ＭＯＤＥをＨレベルとＬレベルの間でトグルする動作モードにより、バーンインモードを検出することにより、ユーザが誤ってバーンインモードを設定することがない。バーンインモードは、製品出荷前に行なわれる最終テストであり、ユーザはこのようなモードを用いることはなく、ユーザが使用しない動作モードでバーンインモードを設定することにより、ユーザの半導体装置の実際の使用時において誤ってバーンインモードが設定されるのを防止することができる。
【００３０】
なお、この図２（Ａ）に示すバーンイン検出回路２４の構成は単なる一例であり、ユーザが通常動作時に使用しない信号状態の組合せでバーンインモードが設定される構成が利用されればよい。
【００３１】
［セル選択列制御回路の構成］
図３（Ａ）は、図１に示すセル選択制御回路２６の構成の一例を概略的に示す図である。図３（Ａ）において、セル選択制御回路２６は、アドレス発生回路１５から与えられる内部アドレス信号の変化を検出するアドレス変化検出回路２６ａと、アドレス変化検出回路２６ａからのアドレス変化検出信号ＡＴＤに応答して所定の時間幅を有するワンショットのパルス信号ＰＵを発生するワンショットパルス発生回路２６ｂと、バーンインモード検出信号ＢＩとワンショットパルス発生回路２６ｂからのワンショットパルスＰＵを受けるＯＲ回路２６ｃを含む。ＯＲ回路２６ｃから、図１に示す行選択回路２および列選択回路３を活性状態とする信号ＡＣＴが与えられる。この信号ＡＣＴが活性状態のとき、行選択回路２および列選択回路３は動作状態とされる。図３（Ｂ）は、図３（Ａ）に示すセル選択制御回路２６の動作を示す波形図である。以下、この図３（Ｂ）に示す波形図を参照して図３（Ａ）に示すセル選択制御回路２６の動作について説明する。
【００３２】
内部アドレスが変化すると、この変化を検出して、アドレス変化検出回路２６ａは、所定の時間幅を有するワンショットのパルス信号のパルス変化検出信号ＡＴＤを生成する。ワンショットパルス発生回路２６ｂは、このアドレス変化検出信号ＡＴＤの立上がりに応答してワンショットのパルス信号を生成する。バーンインモード検出信号ＢＩがＬレベルのときには、ＯＲ回路２６ｃからは、活性化信号ＡＣＴとして、このワンショットパルス発生回路２６ｂからのパルス信号ＰＵが与えられる。したがって、バーンインモード検出信号ＢＩがＬレベルの非活性状態のとき、すなわち通常動作モード時においては、アドレス変化に従ってクロック信号ＣＬＫのサイクル期間にかかわらず、一定の時間の間のみ行選択回路２および列選択回路３は活性状態とされる。
【００３３】
一方、バーンインモード検出信号ＢＩがＨレベルとされると、アドレス変化検出信号ＡＴＤに従ってパルス信号ＰＵは生成されるが、このパルス信号ＰＵにかかわらず、活性化信号ＡＣＴはＨレベルの活性状態に固定される。バーンインモード時においては、各回路構成要素に電圧ストレスを印加する。したがって、クロック信号の周期が長いときには、このクロック周期の長い期間列選択回路３および行選択回路２を動作させ、各回路に十分電圧ストレスが印加されるようにする。
【００３４】
なお、この図３（Ａ）に示すセル選択列制御回路２６の構成において、アドレス変化検出回路２６ａは、内部チップセレクト信号ＺＣＳの活性化時のみアドレス変化検出信号ＡＴＤを生成するように構成されてもよい。アドレス変化検出回路は、たとえばアドレス信号の各ビットに対し、遅延回路を設け、この遅延回路出力と対応のアドレス信号ビットを受ける一致検出回路を用いることにより容易に実現することができる。
【００３５】
［出力バッファの構成］
図４は、図１に示す出力バッファ２０の構成を概略的に示す図である。図４においては、１ビットのデータ入出力端子１０ａに対して設けられる出力バッファ回路の構成を示す。図４において、出力バッファ２０は、出力イネーブル信号／ＯＥの活性化時活性化され、内部からの読出データＲＤをバッファ処理してデータ入出力端子１０ａへ伝達するバッファ回路２０ａと、図１に示すパッド２２の設定電位（信号ＳＲで示す）に従ってこのバッファ回路２０ａに対する供給電流量を調整する駆動力調整回路２０ｂおよび２０ｃを含む。
【００３６】
バッファ回路２０ａは、その駆動力調整回路２０ｂおよび２０ｃから供給される電流量に従って、そのデータ入出力端子１０ａを内部読出データＲＤに応じた電位レベルへ駆動する。駆動力調整回路２０ｂは、内部電源ノードとバッファ回路２０ａの一方動作電源ノードの間に接続され、そのゲートが接地電圧Ｖｓｓを受けるように接続されるｐチャネルＭＯＳトランジスタＰＱ１と、このＭＯＳトランジスタＰＱ１と並列に設けられ、パッド２２の設定電位の論理を反転した信号ＺＳＲをゲートに受けるｐチャネルＭＯＳトランジスタＰＱ２を含む。ＭＯＳトランジスタＰＱ２の電流供給力は、ＭＯＳトランジスタＰＱ１のそれによりも大きくされる。ＭＯＳトランジスタＰＱ１は、常時導通状態にあり、ゲート幅とゲート長の比により与える電流供給力をもって電源ノードからバッファ回路２０ａの一方動作電源ノードへ電流を供給する。
【００３７】
駆動力調整回路２０ｃは、バッファ回路２０ａの他方電源ノードと接地ノードの間に接続されかつそのゲートに電源電圧Ｖｄｄを受けるｎチャネルＭＯＳトランジスタＮＱ１と、このＭＯＳトランジスタＮＱ１と並列に接続されかつそのゲートがパッド２２（図１参照）の設定電位（信号ＳＲ）を受けるｎチャネルＭＯＳトランジスタＮＱ２を含む。ＭＯＳトランジスタＮＱ２の電流供給力は、ＭＯＳトランジスタＮＱ１の電流供給力よりも大きくされる。ＭＯＳトランジスタＮＱ１は、そのゲートに電源電圧Ｖｄｄを受けており、常時導通して、バッファ回路２０ａの放電電流を吸収する。
【００３８】
パッド２２が電源電圧Ｖｄｄレベルに固定されると、信号ＳＲがＨレベルの信号となる。この状態においては、駆動力調整回路２０ｂにおけるｐチャネルＭＯＳトランジスタＰＱ２および駆動力調整回路２０ｃにおけるｎチャネルＭＯＳトランジスタＮＱ２がともにオン状態となる。したがって、駆動力調整回路２０ｂは、ＭＯＳトランジスタＰＱ１およびＰＱ２を介して電源ノードから電流をバッファ回路２０ａの一方動作電源ノードへ供給し、一方、駆動力調整回路２０ｃは、バッファ回路２０ａの他方動作電源ノードから接地ノードへ、ＭＯＳトランジスタＮＱ１およびＮＱ２を介して電流を放電する。したがって図５に示すように、バッファ回路２０ａのデータ入出力端子１０ａの駆動力が大きくされ、データ入出力端子１０ａのデータＤＱａが高速で変化する。
【００３９】
一方、パッド２２が接地電圧レベルに設定されると、信号ＳＲがＬレベルとなり、ＭＯＳトランジスタＰＱ２およびＮＱ２はともにオフ状態となる。この状態においては、駆動力調整回路２０ｂは、ＭＯＳトランジスタＰＱ１を介してのみバッファ回路２０ａへ電流を供給し、駆動力調整回路２０ｃは、ＭＯＳトランジスタＮＱ１を介してバッファ回路２０ａからの放電電流を接地ノードへ放電する。したがってこの状態においては、バッファ回路２０ａの電流駆動力が小さくされ、図５に示すように、このデータ入出力端子１０ａ上のデータＤＱａは比較的緩やかに変化する。
【００４０】
したがってこのパッド２２の電位と電源電圧Ｖｄｄレベルまたは接地電圧Ｖｓｓレベルに設定することにより、出力バッファ２０の動作速度を設定することができる（出力負荷が同程度のとき）。
【００４１】
このパッド２２の電位（信号ＳＲ）のレベルを固定することにより、１つのチップで、高速でデータを出力するチップおよび比較的低速でデータを出力するチップを実現することができる。特に、クロック同期型半導体装置の場合、クロック信号に同期してデータのサンプリングが行なわれる。したがってこのクロック信号の立上がりエッジにおいて、データは確実に確定状態とする必要がある。したがって、このクロック信号に対する読出データのセットアップ時間およびホールド時間を確保する必要がある。このパッド２２の電位を選択的に設定することにより、用いられる動作環境（クロック周波数）に応じて、この出力ノード駆動速度およびセットアップ時間を設定することができる。
【００４２】
また、図６に示すように、半導体記憶装置４０とプロセサ５０とが、回路基板上の配線ＢＩＬで相互接続される場合、このボード上配線ＢＩＬの抵抗および容量はボード上の半導体記憶装置４０およびプロセサ５０の配置により異なる。したがってこのボード上配線ＢＩＬの負荷が比較的小さい場合には、出力バッファの駆動力を小さくし、このボード上配線ＢＩＬの負荷が大きい場合には、この出力バッファの駆動力を大きくする。この場合、ボード上配線ＢＩＬの負荷に応じた出力バッファ２０の電流供給力（出力ノード駆動力）が達成される。したがって、同じシステムクロック周波数で動作する環境において、ボード上配線ＢＩＬの負荷に合わせて出力バッファの駆動力を調整することにより、リンギングなどの発生を伴うことなく確実に正確なデータを生成することができ、システム性能に応じた半導体記憶装置を実現することができる。
【００４３】
［チェック用回路の構成１］
図７は、図１に示すチェック用回路の構成を示す図である。図７においては、内部回路に電気的に接続される通常パッド２８として、バイトライト信号／ＢＷ１を受ける端子４ｃに接続されるパッドが一例として示される。したがって、このパッド２８に内部配線５１を介して電気的に接続される内部回路５０は、図１に示す書込制御バッファ６に対応する。内部回路５０は、その入力初段に、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタで構成されるＣＭＯＳインバータ５０ａを含む。
【００４４】
チェック用回路３０は、バーンインモード検出信号ＢＩとパッド２２上の電位（信号ＳＲ）を受ける２入力ＡＮＤ回路３０ａと、内部配線５１と接地ノードＶｓｓの間に接続されかつそのゲートにＡＮＤ回路３０ａの出力信号を受けるｎチャネルＭＯＳトランジスタ３０ｂを含む。パッド２２は、図７において破線で示すボンディングワイヤにより電源電圧Ｖｄｄレベルまたは接地電圧Ｖｓｓレベルに設定される。次に動作について説明する。
【００４５】
通常動作モード時においては、バーンインモード検出信号ＢＩはＬレベルであり、ＡＮＤ回路３０ａの出力信号はＬレベルに固定される。したがってこの状態においては、ＭＯＳトランジスタ３０ｂはオフ状態にあり、内部回路５０（書込制御バッファ６）は、このピン端子４ｃのパッド２８および内部配線５１を介して与えられる信号に応じて動作する。
【００４６】
バーンインモードが指定されると、バーンインモード検出信号ＢＩがＨレベルとなり、ＡＮＤ回路３０ａがバッファ回路として動作する。パッド２２が電源電圧Ｖｄｄレベルに設定される場合には、信号ＳＲがＨレベルであり、ＡＮＤ回路３０ａの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｂがオン状態となる。一方、パッド２２が接地電圧Ｖｓｓレベルに設定されている場合には、信号ＳＲがＬレベルとなり、ＡＮＤ回路３０ａの出力信号がＬレベルとなり、ＭＯＳトランジスタ３０ｂがオフ状態となる。内部回路５０の入力初段バッファ５０ａは、構成要素であるＭＯＳトランジスタのゲートが内部配線５１に接続されている。したがってこの内部配線５１から入力初段バッファ５０ａを介しての電流経路は存在しない。したがって、このピン端子４ｃにＨレベルの信号を与えることにより、ＭＯＳトランジスタ３０ｂのオン状態／オフ状態に応じて、パッド２８から内部配線５１を介して接地ノードＶｓｓに選択的に電流が流れる経路が生成されれば、外部のテスタで、このピン端子４ｃのリーク電流の有無を測定することにより、ＭＯＳトランジスタ３０ｂがオン状態にあるかまたはオフ状態にあるか、すなわちパッド２２の設定電圧レベルを識別することができる。パッド２２の設定電位レベルが識別されることにより、出力バッファのスルーレートが低減されているか否かを識別することができる。
【００４７】
バーンインモード設定時において、半導体装置は初期状態に設定されており、バイトライト信号／ＢＷ１はＨレベルである。したがって通常のテスタを用いてバーンインモード時に、この半導体装置の設定された内部機能（出力ノード駆動速度）を識別することができる。
【００４８】
図８は、半導体装置の内部機能の識別を行なうテスト環境の構成を概略的に示す図である。図８においては、半導体装置４０のピン端子４０ａ、４０ｂおよび４ｃへそれぞれ所定のシーケンスでテスタ６０から信号（電圧）が印加される。このテスタ６０は、この半導体装置４０のテスト時に印加される信号波形を記憶しかつ所定のシーケンスで信号（電圧）を印加するテスト制御回路６０ａと、このテスト制御回路６０ａの出力信号と通常パッド２８に電気的に接続されるピン端子４ｃの間に接続される電流計６０ｂを含む。バーンインモード設定はテスト制御回路６０ａにより行なわれる。このとき、テスト制御回路６０ａは、ピン端子４ｃに対しＨレベルの信号を出力する。この電流計６０ｂに流れる電流量を測定することにより、半導体装置４０のピン端子４ｃのリーク電流の有無を測定することができ、応じてこの半導体装置４０のスルーレートが調整されているか否かを識別することができる。
【００４９】
ピン端子４ｃにおいては、スタンバイ時に許容される電流リークが存在する。この許容リーク電流値よりも大きな電流をＭＯＳトランジスタ３０ｂが供給すればよく、ＭＯＳトランジスタ３０ｂはそれほど大きな電流駆動力は要求されない。また、通常、バーンインモードにおいては、複数の半導体装置が同時にテストされる。したがって、同じ製造工程で製造された半導体装置を同時にバーンイン試験を行なう場合、チェック用回路３０におけるリーク電流が小さくても、これらの複数の同時にバーンインテストされる半導体装置のピン端子のリーク電流が加算されるため、この電流値が高くなり、個々の半導体装置４０におけるチェック用回路３０におけるＭＯＳトランジスタ３０ｂの電流駆動力が小さくても、十分にこの電流計６０ｂにより、半導体装置４０において、チェック用回路３０により通常パッド２８が接地ノードに電気的に接続されているか否かを識別することができる。
【００５０】
［チェック用回路２］
図９は、チェック用回路の変更例の構成を示す図である。図９に示すチェック用回路は、バーンインモード検出信号ＺＢＩとパッド２２上の電位（信号ＳＲ）を受けるＮＯＲ回路３０ｃと、ＮＯＲ回路３０ｃの出力信号の活性化時、内部配線５１を接地ノードへ電気的に接続するｎチャネルＭＯＳトランジスタ３０ｂを含む。バーンインモード検出信号ＺＢＩは、バーンインモード設定時、Ｌレベルとされ、通常動作モード時にはＨレベルとされる。他の構成は、図７に示す構成と同じであり、対応する部分には同一参照番号を付し、それらの説明は省略する。
【００５１】
この図９に示すチェック用回路の構成の場合、通常動作モード時においては、バーンインモード検出信号ＺＢＩがＨレベルであり、ＮＯＲ回路３０ｃの出力信号がＬレベルとなり、内部配線５１は、接地ノードから電気的に切離される。この状態においては、内部回路５０は、パッド２８に与えられる信号に応じた信号を出力する。バーンインモード設定時においては、バーンインモード検出信号ＺＢＩがＬレベルとなり、ＮＯＲ回路３０ｃが、インバータとして動作する。したがって、パッド２２の電位が電源電圧Ｖｄｄレベルの場合には、信号ＳＲがＨレベルとなり、ＮＯＲ回路３０ｃの出力信号がＬレベルとなる。一方、パッド２２が、接地電圧Ｖｓｓレベルに設定されると、信号ＳＲはＬレベルとなり、ＮＯＲ回路３０ｃの出力信号はＨレベルとなる。
【００５２】
したがって、このＭＯＳトランジスタ３０ｂが、信号ＳＲの電位レベルに応じてオン状態またはオフ状態に設定される。これにより、外部ピン端子４ｃに電気的に接続されるパッド２８に電流経路が形成される。ピン端子４ｃにＨレベルの信号を与えてそのピン端子４ｃにおけるリーク電流を測定し、そのリーク電流の大きさ（有無）に応じてパッド２２の設定電位レベルを識別することができる。すなわちパッド２２が電源電圧Ｖｄｄレベルに設定されているときには、ピン端子４ｃにおけるリーク電流は生じず（または極めて小さい：内部回路５０におけるリーク電流のみ）、パッド２２が接地電圧Ｖｓｓレベルに設定されている場合には、ピン端子４ｃに大きなリーク電流が流れる。
【００５３】
［チェック用回路３］
図１０は、この発明に従うチェック用回路の第３の構成を示す図である。図１０において、図９に示す構成と同様、内部配線５１に対して、パッド２２の電位（信号ＳＲ）とバーンインモード検出信号ＺＢＩに従って、内部配線５１の接地ノードへ電気的に接続するチェック用回路３０が設けられる。この内部配線５１は、内部回路５０を外部ピン端子４ａに接続されるパッド２８に電気的に接続する。このピン端子４ａへは、図１に示すグローバルライト信号／ＧＷが与えられる。チェック用回路３０は、バーンインモード検出信号ＺＢＩとパッド２２上の電位（信号ＳＲ）を受けるＮＯＲ回路３０ｃと、ＮＯＲ回路３０ｃの出力信号に従って、内部配線５１を接地ノードへ電気的に接続するｎチャネルＭＯＳトランジスタ３０ｂを含む。
【００５４】
図１０に示す構成においては、さらに、内部回路５０と別に設けられた内部回路５４を別のパッド５２に電気的に接続する内部配線５６に対し、第２のチェック用回路６２が設けられる。パッド５２は、マスタバイトライト信号／ＭＢＷを受けるピン端子４ｂに電気的に接続される。
【００５５】
チェック用回路６２は、パッド２２上の電位（信号ＳＲ）を受けるインバータ６２ａと、インバータ６２ａの出力信号とバーンインモード検出信号ＺＢＩを受けるＮＯＲ回路６２ｂと、ＮＯＲ回路６２ｂの出力信号に従って内部配線５６を接地ノードへ電気的に接続するｎチャネルＭＯＳトランジスタ６２ｃを含む。次に動作について説明する。
【００５６】
通常動作モード時においては、バーンインモード検出信号ＺＢＩはＨレベルであり、ＮＯＲ回路３０ｃおよび６２ｂはともにＬレベルの信号を出力し、ＭＯＳトランジスタ３０ｂおよび６２ｃはともにオフ状態にある。したがって内部配線５１および５６はともに接地ノードから電気的に切離され、内部回路５０および５４は、ピン端子４ａおよび４ｂからパッド２８および５２をそれぞれ介して与えられる信号に従って動作する。
【００５７】
バーンインモード時においては、バーンインモード検出信号ＺＢＩはＬレベルであり、ＮＯＲ回路３０ｃおよび６２ｂはインバータとして動作する。ＮＯＲ回路３０ｃへは信号ＳＲ（パッド２２上の電位）が与えられ、ＮＯＲ回路６２ｂへは、インバータ６２ａを介して信号ＳＲが与えられる。したがって、このチェック用回路３０および６２は、バーンインモード時においては、互いに相補的に動作する。すなわち、パッド２２が電源電圧Ｖｄｄレベルに設定され、信号ＳＲがＨレベルのときには、チェック用回路６２のＭＯＳトランジスタ６２ｃがオン状態となり、内部配線５６が接地ノードに電気的に接続される。一方、チェック用回路３０のＭＯＳトランジスタ３０ｂはオフ状態であり、内部配線５１は、接地ノードから電気的に分離される。したがって、パッド２２が電源電圧Ｖｄｄレベルに設定されている場合には、ピン端子４ｂにリーク電流が流れ、ピン端子４ａにはリーク電流が流れない（または極めてわずか流れる）。
【００５８】
一方、パッド２２が接地電圧Ｖｓｓレベルに設定されているときには、信号ＳＲがＬレベルであり、チェック用回路３０のＭＯＳトランジスタ３０ｂがオン状態となり、一方チェック用回路６２のＭＯＳトランジスタ６２ｃはオフ状態となる。したがって、この状態においては、内部配線５１が接地ノードに電気的に接続され、内部配線５６が接地ノードから電気的に分離されているため、ピン端子４ａにリーク電流が流れ、ピン端子４ｂには、リーク電流は生じない（または極めてわずかのリーク電流が生じる）。ここで、パッド電位検出時においては、ピン端子４ａおよび４ｂには、Ｈレベルの信号が印加される。したがって、このピン端子４ａおよび４ｂのいずれにリーク電流が流れるかを識別することにより、パッド２２の設定電位を同定することができる。
【００５９】
図１１は、図１０に示すチェック用回路を有する半導体装置のテストを行なう構成を概略的に示す図である。図１１において、半導体装置４０のピン端子４ａ，４ｂ，…，４０ｃに対しテスタ６０から所定のシーケンスに従った信号（電圧）が与えられる。テスタ６０は、半導体装置４０の各ピン端子４ａ，４ｂ，…，４０ｃへ所定のシーケンスで信号を印加するテスト制御回路６０ａと、ピン端子４ａおよび４ｂとテスト制御回路６０ａの出力との間に設けられる電流計６０ｂａおよび６０ｂｂを含む。ピン端子４ａおよび４ｂへは、テスト制御回路６０ａからの信号が電流計６０ｂａおよび６０ｂｂを介して与えられる。バーンインモード設定時に、この電流計６０ｂａおよび６０ｂｂで流れる電流を測定し、いずれのピン端子に許容リーク電流以上の大きさを有するリーク電流が流れているかを識別し、この半導体装置４０のパッド２２の電位、すなわち半導体装置４０の内部機能（スルーレート調整）を同定する。
【００６０】
図１０に示すチェック用回路を用いても、何ら余分のパッドおよびピン端子は必要とされず、従来のテスタに電流計を付加するだけで、半導体装置４０の設定された内部機能（スルーレート調整機能）を同定することができる。
【００６１】
［チェック用回路４］
図１２は、チェック用回路の第４の構成を示す図である。図１２において、チェック用回路３０は、内部回路５０をパッド２８を介して外部ピン端子６５へ電気的に接続する内部配線５１を、バーンインモード指定時パッド２２の設定電位に従って電源ノードまたは接地ノードのいずれかへ選択的に電気的に接続する。すなわち、チェック用回路３０は、バーンインモード検出信号ＺＢＩとパッド２２上の電位（信号ＳＲ）とを受けるＮＯＲ回路３０ｃと、ＮＯＲ回路３０ｃの出力信号に従って内部配線５１を接地ノードへ電気的にかつ選択的に接続するｎチャネルＭＯＳトランジスタ３０ｂと、パッド２２上の電位（信号ＳＲ）の論理を反転するインバータ３０ｄと、バーンインモード検出信号ＺＢＩとインバータ３０ｄの出力信号とを受けるＯＲ回路３０ｅと、ＯＲ回路３０ｅの出力信号に従って内部配線５１を電源ノードへ電気的にかつ選択的に接続するｐチャネルＭＯＳトランジスタ３０ｆを含む。次に動作について説明する。
【００６２】
通常動作モード時においては、バーンインモード検出信号ＺＢＩはＨレベルであり、ＮＯＲ回路３０ｃの出力信号がＬレベル、ＯＲ回路３０ｅの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｂおよび３０ｆはともにオフ状態になる。内部回路５０は、ピン端子６５から与えられる信号に従って動作する。
【００６３】
バーンインモードが指定されると、バーンインモード検出信号ＺＢＩがＬレベルに設定され、ＮＯＲ回路３０ｃがインバータとして動作し、ＯＲ回路３０ｅがバッファ回路として動作する。パッド２２が電源電圧Ｖｄｄレベルに設定されると、ＮＯＲ回路３０ｃの出力信号がＬレベル、ＯＲ回路３０ｅの出力信号がＬレベルとなる。したがってＭＯＳトランジスタ３０ｂがオフ状態、ＭＯＳトランジスタ３０ｆがオン状態となり、内部配線５１は電源ノードに電気的に接続される。
【００６４】
一方、パッド２２が接地電圧Ｖｓｓレベルに設定されると、ＮＯＲ回路３０ｃの出力信号がＨレベル、ＯＲ回路３０ｅの出力信号がＨレベルとなり、ＭＯＳトランジスタ３０ｆがオフ状態、ＭＯＳトランジスタ３０ｂがオン状態となる。この状態においては、内部配線５１は、接地ノードに電気的に接続される。この図１２に示すチェック用回路３０の場合、パッド２２の設定電位を識別する方法としては次の方法が考えられる。
【００６５】
まず１つの方法としては、ピン端子６５にまずＨレベルの信号を印加し、リーク電流の有無を検出する。ＭＯＳトランジスタ３０ｆがオン状態の場合には、内部配線５１が電源ノードに電気的に接続されており、ピン端子６５のリーク電流は許容値以下である。ＭＯＳトランジスタ３０ｂがオン状態の場合には、大きなリーク電流が流れる。これにより、パッド２２の設定電位を識別することができる。このとき、次いでピン端子６５にＬレベルの信号を印加し、リーク電流の有無を検出するステップが追加されてもよい。ＭＯＳトランジスタ３０ｆがオン状態のときには、端子６５に対してチェック用回路３０から電流が流出する。ＭＯＳトランジスタ３０ｂがオン状態の場合には、リーク電流は許容値以下である。したがって、ピン端子６５への印加電圧がＬレベルのときに、ピン端子６５から電流が流出するか否かを識別する。２回のステップが必要とされるものの、確実にパッド２２の設定電位を識別することができる。
【００６６】
また、別の方法としては、ピン端子６５に、電源電圧Ｖｄｄと接地電圧Ｖｓｓの中間電圧の信号を印加する。この状態において、ピン端子６５を介して流れるリーク電流の大きさおよび方向を検出する。ＭＯＳトランジスタ３０ｆがオン状態の場合には、チェック用回路３０からピン端子６５へ電流が流出する。一方、ＭＯＳトランジスタ３０ｂがオン状態の場合にはピン端子６５からチェック用回路３０へリーク電流が流れる。したがって、このリーク電流の大きさおよびその方向を識別することにより、パッド２２の設定電位、したがって設定された内部機能（スルーレート調整機能）を識別することができる。
【００６７】
この場合に用いられるテスト環境は、図１に示すそれと同じとなる。
なお、上述の実施例においては、内部回路は信号入力回路を用いている。この入力回路は、その入力初段がＣＭＯＳインバータで構成されており、内部配線５１から内部回路の入力初段を介しての電流経路は存在しないため、確実にパッドの設定電位に応じて電流経路が形成されたか否かを識別することができる。信号出力回路を用いていないのは、バーンインモード時、チェック用回路が動作するため、信号出力回路の最終出力段に余分な電流経路が形成されるのを抑制するためまた最終出力段の電流経路によるリーク電流のパッド電位同定への悪影響を防止するためである。しかしながら、このチェック指示信号としてバーンインモード検出信号を用いず、別の信号（専用の信号）が用いられる場合、チェック指示信号の活性化時において出力バッファが出力ハイインピーダンス状態に設定される場合、このような出力バッファに接続されるパッドに対し電流経路を選択的に形成するように構成してもよい。
【００６８】
［他の適用例］
図１３は、この発明の半導体装置の変更例の要部の構成を概略的に示す図である。この図１３に示す構成においては、外部からの信号、チップセレクト信号／ＣＳ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥおよび特定のアドレス信号ビットＡｄ（複数ビットでもよい）を受けて、これらの信号が所定の状態に設定されたときにチェック指示信号ＴＥを活性状態とするチェック指示信号発生回路７０と、このチェック指示信号発生回路７０からのチェック指示信号ＴＥの活性化時活性化され、パッド２２上の電位（信号ＳＲ）に従って内部配線５１およびパッド２８を接地ノード（基準電位源ノード）に電気的に接続するチェック用回路３０を含む。
【００６９】
このチェック指示信号発生回路７０は、ユーザが通常使用しない状態に外部信号／ＣＳ、／ＯＥ、／ＷＥおよびＡｄが設定されたときに、チェック指示信号ＴＥを活性化する。このような信号状態の組合せとしては、たとえばチップセレクト信号／ＣＳをＨレベルとし、信号／ＯＥおよび／ＷＥをともにＬレベルとし、かつ複数のアドレス信号ビットＡｄを特定の論理レベルに設定する。
【００７０】
この図１３に示す構成では、チェックモード指示のために専用の信号ＴＥを用いてチェック用回路３０を活性／非活性化している。したがって、パッド２２近傍のパッド２８にチェック用回路３０を設け、このチェック用回路３０の傍にチェック指示信号発生回路７０を配置することができ、このチェック用回路系のレイアウトが容易となる。
【００７１】
また、この半導体装置は、クロック信号に同期して動作するクロック同期型スタティック・ランダム・アクセス・メモリでなく、通常のスタティック・ランダム・アクセス・メモリであってもよい。また、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であってもよく、他のメモリ（たとえばフラッシュメモリ）であってもよい。
【００７２】
［他の適用例２］
図１４は、この発明の半導体装置の他の構成を概略的に示す図である。図１４において、半導体装置は、パッド８０の設定電位に従ってその実現する内部機能が設定されるボンディングオプション機能回路８２を含む。このボンディングオプション機能回路８２は、パッド８０の設定電位に応じて語構成が決定されるデータ入出力回路であってもよく、またリフレッシュサイクル数（ＤＲＡＭの場合）を設定するリフレッシュアドレス系回路成分であってもよく、またデータ出力モード（ＥＤＯモードまたはスタティックコラムモード、またはその動作モードすなわちラッチ出力モード、レジスタ出力モードおよびトランスペアレント出力モードのようなデータ出力タイミングを設定するモード）が設定される回路であってもよい。
【００７３】
半導体装置は、さらに、出力信号の状態に従ってチェック指示信号ＴＥを発生するチェック指示信号発生回路８４と、パッド８０上の電位（信号ＰＳ）とチェック指示信号発生回路８４からのチェック指示信号ＴＥを受け、このチェック指示信号ＴＥの活性化時活性化され、信号ＰＳの論理に従って内部配線８９を所定の基準電位源（電源電圧Ｖｄｄ供給ノードまたは接地電圧Ｖｓｓ供給ノード）へ電気的に接続するチェック用回路８６を含む。この内部配線８９は、内部回路８８をパッド９０を介して外部ピン端子９２に電気的に接続する。内部回路８８は、このチェック用回路８６の活性化時、内部配線８９から内部回路８８を介して電流経路が形成されない回路であればよい。したがって内部回路８８は、信号入力回路のみならず、非動作時、出力ハイインピーダンス状態に設定される出力回路であってもよい。
【００７４】
この図１４に示す半導体装置のように、パッド８０の設定電位に従って内部機能が決定される場合、チェック用回路８６を用いることにより、この半導体装置が所定の内部機能に設定されているか否かすなわち、その内部機能が実現されているかを外部から容易に同定することができる。
【００７５】
なお、パッド２２または８０の電位の設定において、パッド２２または８０が、電源ピン端子または接地ピン端子に択一的に電気的にボンディングワイヤを介して接続される構成が用いられてもよい。また、これに代えて、パッド２２または８０の近傍には、１つのピン端子（電源ピンまたは接地ピン）のみが設けられ、この近傍のピン端子に対するボンディング接続の有無に従って特定パッドの電位が設定される構成が用いられてもよい。すなわち、たとえば、パッド２２または８０の電位は、ボンディングワイヤがない場合には電源電位レベルに設定され、近傍に接地端子が設けられており、ボンディングワイヤによりパッド２２または８０が接地端子に接続されたときにこのパッド２２または８０の電位が接地電位レベルに設定される構成が用いられてもよい。ボンディング工程時にこれらのパッド２２または８０の電位が設定され、応じて内部機能が設定されればよい。
【００７６】
【発明の効果】
以上のように、この発明に従えば、特定のパッドの電位に従って内部機能が設定される構成において、この特定のパッドの電位とチェックモード指示に従って、予め定められた内部回路が接続される通常パッドを内部で基準電位源に電気的に接続し、この通常パッドに接続されるピン端子のリーク電流を外部から検出するように構成しているため、特定パッドの電位、すなわち設定された内部機能を容易に識別することができる。
【００７７】
また、通常パッドとして、２つのパッドを用い、特定パッドの電位に従ってこれらの２つのパッドのうち一方を電気的に基準電位源ノードに接続するように構成すれば、いずれの端子にリーク電流が流れているかに従って特定パッドの電位、すなわち設定された内部機能を確実に同定することができる。
【００７８】
また、通常パッドを、特定パッドの電位に従ってチェックモード時選択的に第１および第２の基準電位源の一方へ接続すれば、１つのパッドのみを用いてリーク電流の方向を検出することにより、特定パッドの電位すなわち内部機能を確実に検出することができる。
【００７９】
さらに、この内部機能が、出力回路の出力ノードの速度を調整するスルーレートコントロール機能の場合、通常動作で容易に検出することのできない内部機能を簡単なテストで容易に識別することができ、製品の誤出荷を確実に防止することができる。
【００８０】
また、チェック指示信号としてバーンインモード検出信号を用いることにより、特別にチェックモードを設定するための検出回路を設ける必要がなく、バーンインモード時に合わせて内部機能を識別することができ、専用のテスタまたはテストモードを設ける必要がなく、テスト効率を低下させることはない。また、既存のモード検出回路を半導体装置内部に設ける必要がなく、半導体装置のチェック用回路の占有面積を低減することができる。
【００８１】
また、単に外部ピン端子のリーク電流の有無を検出するだけで内部機能を識別することができ、簡単に内部機能を非破壊で検出することができる。
【図面の簡単な説明】
【図１】  この発明の第１の半導体装置の全体の構成を概略的に示す図である。
【図２】  （Ａ）は図１に示すバーンイン検出回路の構成の一例を示し、（Ｂ）はその動作波形を示す図である。
【図３】  （Ａ）は図１に示すセル選択制御回路の構成の一例を示し、（Ｂ）はその動作波形を示す図である。
【図４】  図１に示す出力バッファ回路の構成の一例を示す図である。
【図５】  出力バッファ回路のスルーレートコントロール機能を説明するための図である。
【図６】  スルーレート機能を利用する波形を説明するための図である。
【図７】  図１に示すチェック用回路の第１の構成を概略的に示す図である。
【図８】  図７に示すチェック用回路を用いた際の半導体装置のテスト環境を示す図である。
【図９】  この発明に従うチェック用回路の第２の構成を概略的に示す図である。
【図１０】  この発明に従うチェック用回路の第３の構成を概略的に示す図である。
【図１１】  図１０に示すチェック用回路を用いる際のテスト環境を示す図である。
【図１２】  この発明に従うチェック用回路の第４の構成を概略的に示す図である。
【図１３】  チェック用回路を活性化するためのチェック指示信号発生回路の他の構成を概略的に示す図である。
【図１４】  この発明に従う第２の半導体装置の要部の構成を概略的に示す図である。
【図１５】  従来の半導体装置の要部の構成を概略的に示す図である。
【符号の説明】
１  メモリセルアレイ、６  書込制御バッファ、１２  アドレス制御バッファ、２０  出力バッファ、２４  バーンイン検出回路、２２  特定パッド、２８通常パッド、３０  チェック用回路、２０ａ  バッファ回路、２０ｂ，２０ｃ駆動力調整回路、４０  半導体記憶装置、５０  内部回路、５０ａ  内部回路入力初段回路、５１  内部配線、５０  テスタ、６０ｂ  電流計、５４  内部回路、５６  内部配線、５２  通常パッド、６２  チェック用回路、６０ｂａ，６０ｂｂ  電流計、８０  特定パッド、８２  ボンディングオプション機能回路、８４  チェック指示信号発生回路、８６  チェック用回路、８８  内部回路、８９内部配線、９０  通常パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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