(57)【特許請求の範囲】
【請求項１】
外部クロック信号端子および外部入力信号端子を備え、前記外部クロック信号端子に接続されたクロック端子および前記外部入力信号端子に接続された入力端子を有する機能マクロを内蔵した半導体集積回路装置であって、
前記機能マクロのクロック端子および入力端子を入力に接続し、外部から入力されるセレクタ信号により前記クロック端子および入力端子のいずれかの信号を選択して出力するセレクタ回路と、
前記セレクタ回路の出力をデータ入力するフリップフロップ回路と、
前記フリップフロップ回路の出力端子に接続された検査用出力端子と、
前記フリップフロップ回路のクロック入力端子に接続され、外部より検査用クロック信号を入力する検査用クロック端子とを設けたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置の使用方法であって、
外部よりセレクタ回路に機能マクロのクロック端子の信号を選択させるセレクタ信号を与えるとともに、検査用クロック端子からフリップフロップ回路に検査用クロック信号を与えて前記検査用出力端子から出力される前記フリップフロップ回路の出力を観測し、前記検査用クロック信号の位相をずらしながら前記フリップフロップ回路の出力が変移するタイミングを検出することを特徴とする半導体集積回路装置の使用方法。
【請求項３】
請求項１記載の半導体集積回路装置の使用方法であって、
外部よりセレクタ回路に機能マクロの入力端子の信号を選択させるセレクタ信号を与えるとともに、検査用クロック端子からフリップフロップ回路に検査用クロック信号を与えて前記検査用出力端子から出力される前記フリップフロップ回路の出力を観測し、前記検査用クロック信号の位相をずらしながら前記フリップフロップ回路の出力が変移するタイミングを検出することを特徴とする半導体集積回路装置の使用方法。
【請求項４】
外部クロック信号端子および外部入力信号端子を備え、前記外部クロック信号端子に接続されたクロック端子および前記外部入力信号端子に接続された入力端子を有する機能マクロを内蔵した半導体集積回路装置であって、
前記機能マクロのクロック端子の信号をデータ入力する第１のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力端子に接続された第１の検査用出力端子と、
前記機能マクロの入力端子の信号をデータ入力する第２のフリップフロップ回路と、
前記第２のフリップフロップ回路の出力端子に接続された第２の検査用出力端子と、
前記第１および第２のフリップフロップ回路のクロック入力端子に接続され、外部より検査用クロック信号を入力する検査用クロック端子とを設けたことを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置の使用方法であって、
機能マクロのクロック端子の信号をデータ入力する第１のフリップフロップ回路に検査用クロック端子から検査用クロック信号を与えて前記第１の検査用出力端子から出力される前記第１のフリップフロップ回路の出力を観測し、前記検査用クロック信号の位相をずらしながら前記第１のフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする半導体集積回路装置の使用方法。
【請求項６】
請求項４記載の半導体集積回路装置の使用方法であって、
機能マクロの入力端子の信号をデータ入力する第２のフリップフロップ回路に検査用クロック端子から検査用クロック信号を与えて前記第２の検査用出力端子から出力される前記第２のフリップフロップ回路の出力を観測し、前記検査用クロック信号の位相をずらしながら前記第２のフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする半導体集積回路装置の使用方法。
【請求項７】
外部クロック信号端子および外部入力信号端子を備え、前記外部クロック信号端子に接続されたクロック端子および前記外部入力信号端子に接続された入力端子を有する機能マクロを内蔵した半導体集積回路装置であって、
前記機能マクロのクロック端子の信号をデータ入力する第１のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力端子に接続された第１の検査用出力端子と、
前記機能マクロの入力端子の信号をデータ入力する第２のフリップフロップ回路と、
前記第２のフリップフロップ回路の出力端子に接続された第２の検査用出力端子と、
前記第１のフリップフロップ回路のクロック入力端子に接続され、外部より第１の検査用クロック信号を入力する第１の検査用クロック端子と、
前記第２のフリップフロップ回路のクロック入力端子に接続され、外部より第２の検査用クロック信号を入力する第２の検査用クロック端子とを設けたことを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置の使用方法であって、
機能マクロのクロック端子の信号をデータ入力する第１のフリップフロップ回路に第１の検査用クロック端子から第１の検査用クロック信号を与えて前記第１の検査用出力端子から出力される前記第１のフリップフロップ回路の出力を観測し、前記第１の検査用クロック信号の位相をずらしながら前記第１のフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする半導体集積回路装置の使用方法。
【請求項９】
請求項７記載の半導体集積回路装置の使用方法であって、
機能マクロの入力端子の信号をデータ入力する第２のフリップフロップ回路に第２の検査用クロック端子から第２の検査用クロック信号を与えて前記第２の検査用出力端子から出力される前記第２のフリップフロップ回路の出力を観測し、前記第２の検査用クロック信号の位相をずらしながら前記第２のフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする半導体集積回路装置の使用方法。 
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭ・ＲＯＭ・ＤＲＡＭなどメモリーやデータパスなど機能マクロを搭載した半導体集積回路装置およびその使用方法に関するものである。
【０００２】
【従来の技術】
従来、集積回路に搭載された機能マクロのクロック信号に対する入力信号のセットアップ・ホールドタイミング値を検査・測定するには、機能マクロが正常に動作する、クロック信号のパルスタイミングと、入力信号の変化タイミングを、信号印加している外部の入力信号端子と外部のクロック信号端子で観測し、そのタイミングの時間差で測定している。
【０００３】
図８は従来の半導体集積回路装置の構成例である。図８において、１０１は機能マクロ、１０２は機能マクロのクロック端子、１０３は機能マクロの入力端子、１０４は機能マクロに接続される集積回路装置の外部クロック端子、１０５は機能マクロに接続される集積回路装置の外部入力端子、１０６は機能マクロ１０１の出力端子に接続される集積回路装置の外部出力端子である。
【０００４】
さらに図９を用いて、従来の半導体集積回路装置における機能マクロの入力信号のセットアップ・ホールドタイミング値の測定について説明する。図９は従来の半導体集積回路装置での測定タイミングチャートである。
【０００５】
例えば、外部クロック端子１０４に印加しているクロックパルスタイミングを固定し、機能マクロ１０１が正常に動作する状態を外部出力端子１０６から正常な出力信号が出力されることを観測しながら、外部入力端子１０５に印加する入力信号Ｓ１０５の変化タイミングを徐々にずらしていく。外部出力端子１０６からの出力信号Ｓ１０６が正常出力から異常出力へ切り替わる限界の外部入力端子１０５の印加信号Ｓ１０５の切り替わりタイミングを観測し、外部クロック信号Ｓ１０４のパルスタイミングとの時間差を測定し、その時間差を入力セットアップ・ホールドタイミング値として算出している。
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、あくまで外部端子１０４，１０５でのタイミング差を測定し、機能マクロ１０１のクロック端子１０２および入力端子１０３の地点でのクロックパルスタイミングと入力信号切り替わりタイミング差の測定は出来なかった。外部入力端子１０４および外部クロック端子１０５から機能マクロ１０１の入力端子１０２およびクロック端子１０３までの間には、半導体集積回路装置に付属する外部パッドや配線負荷・バッファー回路など信号の遅延に起因する回路が存在し、外部端子１０４，１０５から機能マクロの端子１０２，１０３までのクロック信号の伝播遅延時間と入力信号の伝播遅延時間の間には差も生じており、このため機能マクロ自身の真の入力セットアップ・ホールドタイミング値の精度高い評価・測定は困難である、という課題があった。
【０００７】
本発明は、そのような半導体集積回路装置に内蔵された機能マクロ自身の入力信号のクロック信号に対する入力セットアップ・ホールドタイミング値を精度高く評価・測定を可能とする、半導体集積回路装置およびその使用方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載の半導体集積回路装置は、外部クロック信号端子および外部入力信号端子を備え、外部クロック信号端子に接続されたクロック端子および外部入力信号端子に接続された入力端子を有する機能マクロを内蔵した半導体集積回路装置であって、機能マクロのクロック端子および入力端子を入力に接続し、外部から入力されるセレクタ信号によりクロック端子および入力端子のいずれかの信号を選択して出力するセレクタ回路と、セレクタ回路の出力をデータ入力するフリップフロップ回路と、フリップフロップ回路の出力端子に接続された検査用出力端子と、フリップフロップ回路のクロック入力端子に接続され、外部より検査用クロック信号を入力する検査用クロック端子とを設けたことを特徴とする。
【０００９】
本発明の請求項２記載の半導体集積回路装置の使用方法は、請求項１記載の半導体集積回路装置の使用方法であって、外部よりセレクタ回路に機能マクロのクロック端子の信号を選択させるセレクタ信号を与えるとともに、検査用クロック端子からフリップフロップ回路に検査用クロック信号を与えて検査用出力端子から出力されるフリップフロップ回路の出力を観測し、検査用クロック信号の位相をずらしながらフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする。
【００１０】
本発明の請求項３記載の半導体集積回路装置の使用方法は、請求項１記載の半導体集積回路装置の使用方法であって、外部よりセレクタ回路に機能マクロの入力端子の信号を選択させるセレクタ信号を与えるとともに、検査用クロック端子からフリップフロップ回路に検査用クロック信号を与えて検査用出力端子から出力されるフリップフロップ回路の出力を観測し、検査用クロック信号の位相をずらしながらフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする。
【００１１】
上記の請求項１記載の半導体集積回路装置によれば、機能マクロのクロック端子および入力端子のいずれかの信号を選択して出力するセレクタ回路と、セレクタ回路の出力をデータ入力するＦＦ（フリップフロップ）回路とを設けてあり、機能マクロが正常に動作する状態にして外部クロック信号と外部入力信号のタイミングを固定し、請求項２記載のように、セレクタ回路で機能マクロのクロック端子の信号を選択してＦＦ回路へ入力させるとともに、ＦＦ回路に検査用クロック信号を位相をずらしながら与えてＦＦ回路の出力が変移するタイミングを検出し、その時点での検査用クロック信号のクロックパルスタイミング（Ｔｂ）を観測し、請求項３記載のように、セレクタ回路で機能マクロの入力端子の信号を選択してＦＦ回路へ入力させるとともに、ＦＦ回路に検査用クロック信号を位相をずらしながら与えてＦＦ回路の出力が変移するタイミングを検出し、その時点での検査用クロック信号のクロックパルスタイミング（Ｔａ）を観測し、タイミングＴａとＴｂの時間差を算出することで機能マクロの入力セットアップ・ホールドタイミング値が求まる。このように、ＦＦ回路により機能マクロのクロックおよび入力タイミングを直接観測して、外部クロック信号端子および外部入力信号端子からの伝播遅延時間差の影響を受けずに入力セットアップ・ホールドタイミング値を精度高く測定することができる。
【００１２】
本発明の請求項４記載の半導体集積回路装置は、外部クロック信号端子および外部入力信号端子を備え、外部クロック信号端子に接続されたクロック端子および外部入力信号端子に接続された入力端子を有する機能マクロを内蔵した半導体集積回路装置であって、機能マクロのクロック端子の信号をデータ入力する第１のフリップフロップ回路と、第１のフリップフロップ回路の出力端子に接続された第１の検査用出力端子と、機能マクロの入力端子の信号をデータ入力する第２のフリップフロップ回路と、第２のフリップフロップ回路の出力端子に接続された第２の検査用出力端子と、第１および第２のフリップフロップ回路のクロック入力端子に接続され、外部より検査用クロック信号を入力する検査用クロック端子とを設けたことを特徴とする。
【００１３】
本発明の請求項５記載の半導体集積回路装置の使用方法は、請求項４記載の半導体集積回路装置の使用方法であって、機能マクロのクロック端子の信号をデータ入力する第１のフリップフロップ回路に検査用クロック端子から検査用クロック信号を与えて第１の検査用出力端子から出力される第１のフリップフロップ回路の出力を観測し、検査用クロック信号の位相をずらしながら第１のフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする。
【００１４】
本発明の請求項６記載の半導体集積回路装置の使用方法は、請求項４記載の半導体集積回路装置の使用方法であって、機能マクロの入力端子の信号をデータ入力する第２のフリップフロップ回路に検査用クロック端子から検査用クロック信号を与えて第２の検査用出力端子から出力される第２のフリップフロップ回路の出力を観測し、検査用クロック信号の位相をずらしながら第２のフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする。
【００１５】
上記の請求項４記載の半導体集積回路装置によれば、機能マクロのクロック端子の信号をデータ入力する第１のＦＦ回路と、機能マクロの入力端子の信号をデータ入力する第２のＦＦ回路とを設けてあり、機能マクロが正常に動作する状態にして外部クロック信号と外部入力信号のタイミングを固定し、請求項５記載のように、機能マクロのクロック端子の信号をデータ入力する第１のＦＦ回路に検査用クロック信号を位相をずらしながら与えて第１のＦＦ回路の出力が変移するタイミングを検出し、その時点での検査用クロック信号のクロックパルスタイミング（Ｔｂ）を観測し、請求項６記載のように、機能マクロの入力端子の信号をデータ入力する第２のＦＦ回路に検査用クロック信号を位相をずらしながら与えて第２のＦＦ回路の出力が変移するタイミングを検出し、その時点での検査用クロック信号のクロックパルスタイミング（Ｔａ）を観測し、タイミングＴａとＴｂの時間差を算出することで機能マクロの入力セットアップ・ホールドタイミング値が求まる。このように、第１および第２のＦＦ回路により機能マクロのクロックおよび入力タイミングを直接観測して、外部クロック信号端子および外部入力信号端子からの伝播遅延時間差の影響を受けずに入力セットアップ・ホールドタイミング値を精度高く測定することができる。
【００１６】
本発明の請求項７記載の半導体集積回路装置の使用方法は、外部クロック信号端子および外部入力信号端子を備え、外部クロック信号端子に接続されたクロック端子および外部入力信号端子に接続された入力端子を有する機能マクロを内蔵した半導体集積回路装置であって、機能マクロのクロック端子の信号をデータ入力する第１のフリップフロップ回路と、第１のフリップフロップ回路の出力端子に接続された第１の検査用出力端子と、機能マクロの入力端子の信号をデータ入力する第２のフリップフロップ回路と、第２のフリップフロップ回路の出力端子に接続された第２の検査用出力端子と、第１のフリップフロップ回路のクロック入力端子に接続され、外部より第１の検査用クロック信号を入力する第１の検査用クロック端子と、第２のフリップフロップ回路のクロック入力端子に接続され、外部より第２の検査用クロック信号を入力する第２の検査用クロック端子とを設けたことを特徴とする。
【００１７】
本発明の請求項８記載の半導体集積回路装置の使用方法は、請求項７記載の半導体集積回路装置の使用方法であって、機能マクロのクロック端子の信号をデータ入力する第１のフリップフロップ回路に第１の検査用クロック端子から第１の検査用クロック信号を与えて第１の検査用出力端子から出力される第１のフリップフロップ回路の出力を観測し、第１の検査用クロック信号の位相をずらしながら第１のフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする。
【００１８】
本発明の請求項９記載の半導体集積回路装置の使用方法は、請求項７記載の半導体集積回路装置の使用方法であって、機能マクロの入力端子の信号をデータ入力する第２のフリップフロップ回路に第２の検査用クロック端子から第２の検査用クロック信号を与えて第２の検査用出力端子から出力される第２のフリップフロップ回路の出力を観測し、第２の検査用クロック信号の位相をずらしながら第２のフリップフロップ回路の出力が変移するタイミングを検出することを特徴とする。
【００１９】
上記の請求項７記載の半導体集積回路装置によれば、第１の検査用クロック信号が供給され機能マクロのクロック端子の信号をデータ入力する第１のＦＦ回路と、第２の検査用クロック信号が供給され機能マクロの入力端子の信号をデータ入力する第２のＦＦ回路とを設けてあり、機能マクロが正常に動作する状態にして外部クロック信号と外部入力信号のタイミングを固定し、請求項８記載のように、機能マクロのクロック端子の信号をデータ入力する第１のＦＦ回路に第１の検査用クロック信号を位相をずらしながら与えて第１のＦＦ回路の出力が変移するタイミングを検出し、その時点での第１の検査用クロック信号のクロックパルスタイミング（Ｔｂ）を観測し、請求項９記載のように、機能マクロの入力端子の信号をデータ入力する第２のＦＦ回路に第２の検査用クロック信号を位相をずらしながら与えて第２のＦＦ回路の出力が変移するタイミングを検出し、その時点での第２の検査用クロック信号のクロックパルスタイミング（Ｔａ）を観測し、タイミングＴａとＴｂの時間差を算出することで機能マクロの入力セットアップ・ホールドタイミング値が求まる。このように、第１および第２のＦＦ回路により機能マクロのクロックおよび入力タイミングを直接観測して、外部クロック信号端子および外部入力信号端子からの伝播遅延時間差の影響を受けずに入力セットアップ・ホールドタイミング値を精度高く測定することができる。また、第１および第２のＦＦ回路へ供給する検査用クロック信号を第１と第２の検査用クロック信号に独立させて与えるため、第１のＦＦ回路によるタイミング（Ｔｂ）の観測・検出と第２のＦＦ回路によるタイミング（Ｔａ）の観測・検出とを同時に行うことができ、時間短縮を図ることができる。
【００２３】
【発明の実施の形態】
（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体集積回路装置の構成図である。図１において、１は機能マクロ、２は機能マクロのクロック端子、３は機能マクロの入力端子、４は本集積回路装置の外部クロック端子、５は本集積回路装置の外部入力端子、６は機能マクロ１の出力端子（ＯＵＴ）に接続された本集積回路装置の外部出力端子、１１は機能マクロのクロック信号とその他の入力信号を選択するセレクタ回路、１２はＦＦ（フリップフロップ）回路、１３は外部測定用クロック端子、１４はセレクタ制御端子、１５はＦＦ測定出力端子である。セレクタ回路１１およびＦＦ回路１２は、機能マクロ１のクロック端子２，入力端子３の近傍に設置される。
【００２４】
さらに図２および図３を参照して、本発明の第１の実施の形態の半導体集積回路装置に内蔵された機能マクロの入力セットアップ・ホールドタイミング値の測定方法について説明する。図２は入力信号のタイミング測定時のもので、（ａ）はその構成における各信号を示す図であり、（ｂ）は各信号のタイミングチャートである。また、図３はクロック信号のタイミング測定時のもので、（ａ）はその構成における各信号を示す図であり、（ｂ）は各信号のタイミングチャートである。
【００２５】
通常、機能マクロ１の入力信号Ｓ３を、クロック信号Ｓ２に対し入力セットアップ・ホールドタイムのタイミング制約値を満足して印加することにより、機能マクロ１は正常な動作を行い、出力端子（ＯＵＴ）より正常出力を得る。一方、入力セットアップ・ホールドタイムのタイミング制約値に違反して入力信号Ｓ３を印加した場合は、機能マクロ１は正常動作ができず、出力端子（ＯＵＴ）から正常出力信号は得られず、異常動作の状態となる。
【００２６】
まず、クロック信号Ｓ２に対して、入力信号Ｓ３が入力セットアップ・ホールドタイム等のタイミング制約を十分満足するように外部入力信号Ｓ５を印加して機能マクロ１を正常動作させた後、外部出力端子６の出力信号を監視しながら、徐々に外部入力信号Ｓ５の位相をずらし、機能マクロ１がタイミング制約値違反による異常動作に遷移する寸前まで外部入力信号Ｓ５の位相を変化させ、その状態で外部入力信号Ｓ５の位相を保持する。その状態は、入力信号Ｓ３が入力セットアップ・ホールドタイムのタイミング制約値そのものを保ち機能マクロ１を動作させている状態である。
【００２７】
次に図２に示すように、セレクタ信号Ｓ１４を制御してセレクタ回路１１で機能マクロの入力信号Ｓ３を選択し、ＦＦ回路１２へ入力する。測定用クロック信号Ｓ１３のラッチパルスの位相を少しずつずらしながら、ＦＦ測定出力Ｓ１５が入力信号Ｓ３の変化により変移するタイミングを見つけ、その時点での測定用クロック信号Ｓ１３のクロックパルスタイミングＴａを観測する。
【００２８】
次に図３に示すように、セレクタ信号Ｓ１４を制御してセレクタ回路１２で機能マクロのクロック信号Ｓ２を選択しＦＦ回路１２へクロック入力する。同様に測定用クロック信号Ｓ１３のラッチパルス位相を少しずつずらしながら、ＦＦ測定出力Ｓ１５がクロック信号Ｓ２のパルスにより変移するタイミングを見つけ、その時点での測定用クロック信号Ｓ１３のクロックパルスタイミングＴｂを観測する。その結果ＴａとＴｂの時間差が機能マクロ１の入力セットアップ・ホールド時間となり、これを算出することにより、精度高い、機能マクロ１の入力セットアップ・ホールド値を算出することが出来る。なお、ＴａとＴｂの観測の順序は逆になってもよい。
【００２９】
（第２の実施の形態）
図４は本発明の第２の実施の形態の半導体集積回路装置の構成図である。図４において、１は機能マクロ、２は機能マクロのクロック端子、３は機能マクロの入力端子、４は本集積回路装置の外部クロック端子、５は本集積回路装置の外部入力端子、６は機能マクロ１の出力端子（ＯＵＴ）に接続された本集積回路装置の外部出力端子、２１は機能マクロのクロック端子２に接続されたＦＦ回路、２２は機能マクロの入力端子３に接続されたＦＦ回路、２３は外部測定用クロック端子、２４はＦＦ測定出力端子、２５はＦＦ測定出力端子である。ＦＦ回路２１は、機能マクロ１のクロック端子２の近傍に設置され、ＦＦ回路２２は、機能マクロ１の入力端子３の近傍に設置される。
【００３０】
さらに図５および図６を参照して、本発明の第２の実施の形態の半導体集積回路装置に内蔵された機能マクロの入力セットアップ・ホールドタイミング値の測定方法について説明する。図５は入力信号のタイミング測定時のもので、（ａ）はその構成における各信号を示す図であり、（ｂ）は各信号のタイミングチャートである。また、図６はクロック信号のタイミング測定時のもので、（ａ）はその構成における各信号を示す図であり、（ｂ）は各信号のタイミングチャートである。
【００３１】
第１の実施の形態と同様に、機能マクロ１のクロック信号Ｓ２に対して、入力信号Ｓ３が入力セットアップ・ホールドタイム等のタイミング制約を十分満足するように外部入力信号Ｓ５を印加して機能マクロ１を正常動作させた後、外部出力端子６の出力信号を監視しながら、徐々に外部入力信号Ｓ５の位相をずらし、機能マクロ１がタイミング制約値違反による異常動作に遷移する寸前まで外部入力信号Ｓ５の位相を変化させ、その状態で外部入力信号Ｓ５の位相を保持する。その状態は、入力信号Ｓ３が入力セットアップ・ホールドタイムのタイミング制約値そのものを保ち機能マクロ１を動作させている状態である。
【００３２】
次に図５に示すように、入力信号のタイミング測定は、機能マクロの入力信号Ｓ３に接続されたＦＦ回路２２を用い、測定用クロック信号２３のラッチパルスの位相を少しずつずらしながら、ＦＦ測定出力Ｓ２５が入力信号Ｓ３の変化により変移するタイミングを見つけ、その時点での測定用クロック信号Ｓ２３のクロックパルスタイミングＴａを観測する。
【００３３】
次に図６に示すように、クロック信号のタイミング測定では、機能マクロの入力クロックＳ２に接続されたＦＦ回路２１を用いて同様に、測定用クロック信号２３のラッチパルスの位相を少しずつずらしながら、ＦＦ測定出力Ｓ２４がクロック信号Ｓ２３のパルスにより変移するタイミングを見つけ、その時点での測定用クロック信号２３のクロックパルスタイミングＴｂを観測する。その結果このＴａとＴｂの時間差が機能マクロ１の入力セットアップ・ホールド値となり、このような、直接評価手法で機能マクロ１の入力セットアップ・ホールド値を精度高く算出することが出来る。なお、ＴａとＴｂの観測の順序は逆になってもよい。
【００３４】
（第３の実施の形態）
図７は本発明の第３の実施の形態の半導体集積回路装置の構成図である。図７において、１は機能マクロ、２は機能マクロのクロック端子、３は機能マクロの入力端子、４は本集積回路装置の外部クロック端子、５は本集積回路装置の外部入力端子、６は機能マクロ１の出力端子（ＯＵＴ）に接続された本集積回路装置の外部出力端子、３１は機能マクロのクロック端子２に接続されたＦＦ回路、３２は機能マクロの入力端子３に接続されたＦＦ回路、３３はクロック信号を観測するＦＦ回路３１の測定用クロック端子、３４は入力信号を観測するＦＦ回路３２の測定用クロック端子、３５はＦＦ回路３１のＦＦ測定出力端子、３６はＦＦ回路３２のＦＦ測定出力端子である。ＦＦ回路３１は、機能マクロ１のクロック端子２の近傍に設置され、ＦＦ回路３２は、機能マクロ１の入力端子３の近傍に設置される。
【００３５】
本発明の第３の実施の形態の半導体集積回路装置に内蔵された機能マクロの入力セットアップ・ホールドタイミング値の測定方法について説明する。
【００３６】
まず、第１，第２の実施の形態と同様に、機能マクロ１のクロック信号Ｓ２に対して、入力信号Ｓ３が入力セットアップ・ホールドタイム等のタイミング制約を十分満足するように外部入力信号Ｓ５を印加して機能マクロ１を正常動作させた後、外部出力端子６の出力信号を監視しながら、徐々に外部入力信号Ｓ５の位相をずらし、機能マクロ１がタイミング制約値違反による異常動作に遷移する寸前まで外部入力信号Ｓ５の位相を変化させ、その状態で外部入力信号Ｓ５の位相を保持する。その状態は、入力信号Ｓ３が入力セットアップ・ホールドタイムのタイミング制約値そのものを保ち機能マクロ１を動作させている状態である。この状態で機能マクロの入力信号Ｓ３に接続されたＦＦ回路３２を用い、測定用クロック信号Ｓ３４のラッチパルスの位相を少しずつずらしながら、ＦＦ測定出力端子３６からの出力Ｓ３６が入力信号Ｓ３の変化により変移するタイミングを見つけ、その時点での測定用クロック信号Ｓ３４のクロックパルスタイミングＴａ（図５参照）を観測する。同時に、ＦＦ回路３１で機能マクロのクロック入力Ｓ２のクロックタイミングを同様に測定用クロック信号Ｓ３３のラッチパルス位相をずらしながら、ＦＦ測定出力端子３５からの出力Ｓ３５がクロック信号Ｓ２のパルスにより変移するタイミングを見つけ、その時点での測定用クロック信号Ｓ３３のクロックパルスタイミングＴｂ（図６参照）を観測する。その結果ＴａとＴｂの時間差を算出することにより、機能マクロ１の入力セットアップ・ホールドを短期間に精度高く算出することが出来る。
【００３９】
第１，第２，第３の実施の形態と同様に、機能マクロ１のクロック信号Ｓ２に対して、入力信号Ｓ３が入力セットアップ・ホールドタイム等のタイミング制約を十分満足するように外部入力信号Ｓ５を印加して機能マクロ１を正常動作させた後、外部出力端子６の出力信号を監視しながら、徐々に外部入力信号Ｓ５の位相をずらし、機能マクロ１がタイミング制約値違反による異常動作に遷移する寸前まで外部入力信号Ｓ５の位相を変化させ、その状態で外部入力信号Ｓ５の位相を保持する。その状態は、入力信号Ｓ３が入力セットアップ・ホールドタイムのタイミング制約値そのものを保ち機能マクロ１を動作させている状態である。そのタイミングでの外部クロックＳ４の位相をＴｂとする。そのタイミングで機能マクロの入力信号Ｓ３に接続されたＦＦ回路４１を用い、外部クロック信号Ｓ４のラッチパルス位相をずらしながら、ＦＦ測定出力Ｓ４２が入力信号Ｓ３の変化により変移するタイミングを見つけ、その時点での外部クロック信号Ｓ４のクロックパルスタイミングＴａを観測する。その結果ＴａとＴｂの時間差を算出することにより、機能マクロ１の入力セットアップ・ホールドを短期間に精度高く算出することが出来る。
【００４０】
【発明の効果】
以上のように本発明によれば、半導体集積回路装置に内蔵された機能マクロ、例えばＳＲＡＭ・ＤＲＡＭ・ＲＯＭなどのメモリーコアやデータパスなど機能マクロのクロック端子ノードおよび入力端子ノードのタイミングを直接測定することが可能になり、その機能マクロの入力セットアップ・ホールドタイミング値を、精度良く測定することが出来、機能マクロの検査・評価を容易に行なうことが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の半導体集積回路装置の構成図
【図２】  本発明の第１の実施の形態における機能マクロの入力セットアップ・ホールドタイミング値の測定における入力信号のタイミング測定時の構成図およびタイミングチャート
【図３】  本発明の第１の実施の形態における機能マクロの入力セットアップ・ホールドタイミング値の測定におけるクロック信号のタイミング測定時の構成図およびタイミングチャート
【図４】  本発明の第２の実施の形態の半導体集積回路装置の構成図
【図５】  本発明の第２の実施の形態における機能マクロの入力セットアップ・ホールドタイミング値の測定における入力信号のタイミング測定時の構成図およびタイミングチャート
【図６】  本発明の第２の実施の形態における機能マクロの入力セットアップ・ホールドタイミング値の測定におけるクロック信号のタイミング測定時の構成図およびタイミングチャート
【図７】  本発明の第３の実施の形態の半導体集積回路装置の構成図
【図８】  従来の半導体集積回路装置の構成図
【図９】  従来の半導体集積回路装置における機能マクロの入力セットアップ・ホールドタイミング値の測定時のタイミングチャート
【符号の説明】
１    機能マクロ
２    機能マクロのクロック端子
３    機能マクロの入力端子
４    外部クロック端子
５    外部入力端子
６    外部出力端子
１１  セレクタ回路
１２  ＦＦ回路
１３  測定用クロック端子
１４  セレクタ制御端子
１５  ＦＦ測定出力端子
２１  ＦＦ回路
２２  ＦＦ回路
２３  測定用クロック端子
２４  ＦＦ測定出力端子
２５  ＦＦ測定出力端子
３１  ＦＦ回路
３２  ＦＦ回路
３３  測定用クロック端子
３４  測定用クロック端子
３５  ＦＦ測定出力端子
３６  ＦＦ測定出力端子
【図１】
0003686039.tif 000002
【図２】
0003686039.tif 000003
【図３】
0003686039.tif 000004
【図４】
0003686039.tif 000005
【図５】
0003686039.tif 000006
【図６】
0003686039.tif 000007
【図７】
0003686039.tif 000008
【図８】
0003686039.tif 000009
【図９】
0003686039.tif 000010