(57)【特許請求の範囲】
【請求項１】
半導体装置を構成する複数個の電流型セルと電源端子とを半導体チップ上に配置し、前記複数個の電流型セルと前記電源端子とをトーナメント形式で配線接続するレイアウトにおいて、複数段から成る前記トーナメント形式の配線のうち１部段の配線を前記配置した電流型セルブロックの上部に配設させることを特徴とする半導体装置のレイアウト方法。
【請求項２】
隣接する２つの電流型セルを第１層の配線で接続して複数個の電流型セルペアと成し、互いに隣接する前記電流型セルペアの前記第１層の配線を第２層の第０段配線に接続し、前記電流型セルブロックの上部に配設した第２層の第１段配線を前記第２層の第０段配線の中間位置で連結させることを特徴とする請求項１記載の半導体装置のレイアウト方法。
【請求項３】
隣接する２つの電流型セルを第１層の配線で接続して複数個の電流型セルペアと成し、互いに隣接する前記電流型セルペアの前記第１層の配線を第２層の第０段配線に接続し、前記第２層の第０段配線の中間位置で連結した第２層の接続配線を前記電流型セルブロックの上部に配設し、前記電流型セルブロックの上部に配設した第３層の第１段配線を前記第２層の接続配線に接続させることを特徴とする請求項１記載の半導体装置のレイアウト方法。
【請求項４】
前記第３層の第１段配線の中間位置で連結する第３層の第２段配線を前記電流型セルブロックの上部に配設させることを特徴とする請求項３記載の半導体装置のレイアウト方法。
【請求項５】
隣接する２つの電流型セルを第１層の配線で接続して複数個の電流型セルペアと成し、互いに隣接する前記電流型セルペアの前記第１層の配線を第３層の第０段配線に接続し、前記電流型セルブロックの上部を第２層の接地配線で被覆し、前記第３層の第０段配線の中間位置で連結した第３層の第１段配線を前記第２層の接地配線の上部に配設させることを特徴とする請求項１記載の半導体装置のレイアウト方法。
【請求項６】
請求項１から請求項５に記載した半導体装置のレイアウト方法のうちいずれかのトーナメント形式で配線接続した複数の電流型セル群を更にトーナメント形式で電源端子に配線接続させることを特徴とする半導体装置のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置のレイアウト方法に係り、特にトーナメント形式配線の配設方法に関する。
【０００２】
【従来の技術】
電流セル型のＡ／Ｄ変換器では、回路特性を満たすために、複数の電流型セルに対して電流源からの供給を均等分配できるように、配線による寄生抵抗を均一になるようなレイアウトを行う要求が非常に高くなる。そこで、複数ある電流型セル２つを１つに接続しながら順次１つにまとめるトーナメント形式と呼ばれるレイアウト方法を行っている。このような配線のレイアウトについては、特開２０００−１８８５５０号公報に記載されている。
【０００３】
従来の技術について図８と図９に基づいて説明する。図８は、１６個の電流型セルを外部接続用の電源端子すなわち電極パッドに配線接続したレイアウト図である。そして、図９は、図８に記したレイアウト図の点線部分の拡大図である。ここで、本発明との差異を明確にするために、本発明の場合と同様に２層の配線で接続する場合について説明する。
【０００４】
図８に示すように、隣接する電流型セルの電流源はそれぞれの第１層配線に接続する。すなわち、電流型セル１０１，１０２および電流型セル１０３，１０４はそれぞれ第１層配線１０９，１１０で接続する。同様に、電流型セル１０１ａ，１０２ａおよび電流型セル１０３ａ，１０４ａはそれぞれ第１層配線１０９ａ、１１０ａで接続する。
【０００５】
そして、上記第１層配線１０９，１１０および第１層配線１０９ａ，１１０ａは第２層の第１段配線１１３に連結する。
【０００６】
全く同様に、電流型セル１０５，１０６および電流型セル１０７，１０８はそれぞれ第１層配線１１１，１１２で接続する。同様に、電流型セル１０５ａ，１０６ａおよび電流型セル１０７ａ，１０８ａはそれぞれ第１層配線１１１ａ、１１２ａで接続する。
【０００７】
そして、上記第１層配線１１１，１１２および第１層配線１１１ａ，１１２ａは第２層の第１段配線１１３ａに連結する。
【０００８】
そして、上記第２層の第１段配線１１３，１１３ａは、第２層の第２段配線１１４に連結し、電極パッド１１５に接続する。このようにして、トーナメント形式の配線のレイアウトがなされる。
【０００９】
次に、図８に示す点線部分１１６を拡大したところを図９で説明する。図９に示すように、電流型セル１０１ａ，１０２ａに接続する第１層配線１０９ａ、電流型セル１０３ａ，１０４ａを接続する第１層配線１１０ａは、ヴィアホール１１７，１１８を通して第２層の第０段配線１１９に接続する。この第２層の第０段配線１１９が、上述したように第２層の第１段配線１１３から第２層の第２段配線１１４へと連結することになる。
【００１０】
図８と図９に示すように、従来のトーナメント形式では、第２層の第０段配線１１９を除いて、第１段、第２段配線等の高次段になる配線は、電流型セルブロック領域外において電流型セルを配置した領域から電極パッドへと一方向に配設されることになる。
【００１１】
【発明が解決しようとする課題】
しかし、上述した従来の技術のように、トーナメントの構成を一方向にしている場合、配線だけが占有する領域を必要としているので、ビット（ｂｉｔ）数の多いＡ／Ｄ変換器になればなるほど配線領域の占める割合が増えてくる。このために、半導体装置の高密度化あるいは高集積化が制限されるようになる。このような問題は、半導体装置に電流型セルを搭載する場合にその搭載量が増加すると共に顕著になってくる。
【００１２】
例えば、図８に示したレイアウトでは、トーナメント形式の最初の接続後の構成が回路ブロックである電流型セルから電極パッド１１５の方向、すなわち図８の上方向に向かっているため、配線幅を２０μｍ、配線間隔を１μｍとした場合では、配線幅の２倍＋配線間隔分にあたる４２μｍの領域を占有してしまう。
【００１３】
これを１０ｂｉｔの電流セル型のＡ／Ｄ変換器で考えた場合、電流型セルの個数は１０２４個で、トーナメント形式により構成する段の数は、１０２４＝２１０の指数分にあたる１０段の結合部が必要になり、配線だけで占める領域が２０９μｍとなる。
【００１４】
また、多層配線でレイアウトを行うことを考えた場合、トーナメント形式を構成する段数分の配線層を必要とし、Ａ／Ｄ変換器などをＩＰコアとしてレイアウトした場合、必要な配線層に制限を設けることになり好ましくない。
【００１５】
本発明の主目的は、必要最小限の配線層工程で、配線による占有面積を最小にしてレイアウト面積を縮小することのできるレイアウト方法を提供することにある。
【００１６】
【課題を解決するための手段】
そこで、本発明では、半導体装置を構成する複数個の電流型セルと電源端子とを半導体チップ上に配置し、前記複数個の電流型セルと前記電源端子とをトーナメント形式で配線接続するレイアウトにおいて、複数段から成る前記トーナメント形式の配線のうち１部段の配線を前記配置した電流型セルブロックの上部に配設させる。
【００１７】
ここで、隣接する２つの電流型セルを第１層の配線で接続して複数個の電流型セルペアと成し、互いに隣接する前記電流型セルペアの前記第１層の配線を第２層の第０段配線に接続し、前記電流型セルブロックの上部に配設した第２層の第１段配線を前記第２層の第０段配線の中間位置で連結させる。
【００１８】
あるいは、隣接する２つの電流型セルを第１層の配線で接続して複数個の電流型セルペアと成し、互いに隣接する前記電流型セルペアの前記第１層の配線を第２層の第０段配線に接続し、前記第２層の第０段配線の中間位置で連結した第２層の接続配線を前記電流型セルブロックの上部に配設し、前記電流型セルブロックの上部に配設した第３層の第１段配線を前記第２層の接続配線に接続させる。
【００１９】
あるいは、前記第３層の第１段配線の中間位置で連結する第３層の第２段配線を前記電流型セルブロックの上部に配設させる。
【００２０】
あるいは、本発明では、隣接する２つの電流型セルを第１層の配線で接続して複数個の電流型セルペアと成し、互いに隣接する前記電流型セルペアの前記第１層の配線を第３層の第０段配線に接続し、前記電流型セルブロックの上部を第２層の接地配線で被覆し、前記第３層の第０段配線の中間位置で連結した第３層の第１段配線を前記第２層の接地配線の上部に配設させる。
【００２１】
あるいは、本発明では、上述したような半導体装置のレイアウト方法のうちいずれかのトーナメント形式で配線接続した複数の電流型セル群を更にトーナメント形式で電源端子に配線接続させる。
【００２２】
上述したように従来の技術でのレイアウト方法では、トーナメント形式の配線を電流型セルブロック領域外で且つ電源端子の一方向に配設させる。これに対して、本発明の場合では、上記トーナメント形式の配線を電流型セルブロック上にも配設できるようにする。このようにして、半導体チップにおいて配線領域の占める割合を大幅に低減させることが可能になる。そして、半導体装置の高密度化あるいは高集積化が配線により制限されなくなり、半導体装置の高集積化が容易になる。この効果は、半導体装置に電流型セルを搭載する場合にその搭載量が増加すると共に顕著になってくる。
【００２３】
【発明の実施の形態】
次に、本発明の第１の実施の形態について図１と図２に基づいて説明する。ここで、図１は本発明のレイアウト図であり、図２は、図１に記したレイアウト図の点線部分の拡大図である。以下の図面では、その内容を明確にするために一部の配線に斜線を施す。
【００２４】
従来の技術で示したのと同様に、隣接する電流型セルの電流源はそれぞれの第１層配線に接続する。すなわち、図１に示すように、電流型セル１，２および電流型セル３，４はそれぞれ第１層配線９，１０で接続する。同様に、電流型セル１ａ，２ａおよび電流型セル３ａ，４ａはそれぞれ第１層配線９ａ、１０ａで接続する。
【００２５】
そして、上記第１層配線９，１０および第１層配線９ａ，１０ａは第２層の第１段配線１３に連結する。この連結箇所を第１の結合部という。ここで、上記第１段配線１３は、従来の場合とは異なり電流型セルの上部に配設される。
【００２６】
全く同様にして、電流型セル５，６および電流型セル７，８はそれぞれ第１層配線１１，１２で接続し、電流型セル５ａ，６ａおよび電流型セル７ａ，８ａはそれぞれ第１層配線１１ａ，１２ａで接続する。
【００２７】
そして、上記第１層配線１１，１２および第１層配線１１ａ，１２ａは第２層の第１段配線１３ａに連結する。この連結箇所は第１の結合部である。ここでも、上記第１段配線１３ａは、従来の場合とは異なり電流型セルの上部に配設されることになる。
【００２８】
そして、上記第２層の第１段配線１３，１３ａは、図１に示すように、それぞれその中間位置で上方向へ折り返され、第２層の第２段配線１４に連結される。この連結箇所を第２の結合部という。そして、この第２層の第２段配線１４は、電流型セル群ブロックの外部に配設し最終的に電極パッド１５と連結する。このようにして、トーナメント形式の配線のレイアウトがなされる。
【００２９】
次に、図１に示す点線部分１６を拡大したところを図２で説明する。図２に示すように、電流型セル１ａ，２ａを接続する第１層配線９ａ、電流型セル３ａ，４ａを接続する第１層配線１０ａは、それぞれヴィアホール１７，１８を通して第２層の第０段配線１９ａに接続する。この第２層の第０段配線１９ａが、上述したように第２層の第１段配線１３から第２層の第２段配線１４へと連結することになる。
【００３０】
以上のようなレイアウトをすると、トーナメント形式の一部を回路ブロックでである電流型セル群ブロックの上部に配置できるので、配線だけで占める領域を減らせるという効果を得る。
【００３１】
上記実施の形態の場合では、図１に示す電流型セル１乃至８ａの１６個をトーナメント形式でレイアウトするにあたり、配線幅が２０μｍで配線間隔を１μｍとした場合では、配線幅×３＋配線間隔×２＝６２μｍ分の領域が必要になるが、第２層の第１段配線１３，１３ａ部分を電流型セル群ブロック上部にレイアウトできるので、配線だけで占める領域は、最後の第２層の第２段配線１４を形成する配線幅１本分の２０μｍ程度で済み、配線だけの領域を最小にすることができる。
【００３２】
これを１０ｂｉｔの電流セル型Ａ／Ｄ変換器で考えた場合、電流型セルの個数は１０２４個で、トーナメント形式により構成する段の数は、１０２４＝２１０の指数分にあたる１０段の結合部が必要になり、配線だけで占める領域が２０９μｍ必要であるが、本実施例に従ってレイアウトすれば、第２層配線で必要な結合部の段数９段分の内、図１の上方向にある外部端子側に４段分、電流型セルの上部に５段分レイアウトすることとなり、配線だけで占める領域は４段分にあたる配線幅×４＋配線間隔×３＝８３μｍに縮小することができる。
【００３３】
次に、本発明の第２の実施の形態を図３と図４に基づいて説明する。ここで、図３は本発明のレイアウト図であり、図４は、図３に記したレイアウト図の点線部分の拡大図である。第１の実施の形態では、２層配線を想定したレイアウトであったが、本実施の形態では、３層配線以上を使うことで、更に配線領域の削減が可能になる。以下、主に配線のレイアウトについて説明する。ここで、第１の実施の形態と同じものは同一符号で示される。
【００３４】
図３に示すように、互いに隣接する電流型セルはそれぞれ第１層配線９，１０，９ａ，１０ａ，１１，１２，１１ａ，１２ａ等で接続し、第２層の第０段配線１９，１９ａ，２０，２０ａに連結する。図３に示すように、これらの第２層の第０段配線はその中間位置で下方に折り返し、接続配線２１，２１ａ，２２，２２ａを形成する。そして、接続配線２１，２１ａは後述するヴィアホールを通して第３層の第１段配線２３に連結し、接続配線２２，２２ａも同様に第３層の第１段配線２３ａに連結する。これらの連結箇所が第１の結合部となる。
【００３５】
そして、上記第３層の第１段配線２３，２３ａの中間位置で今度は上方に折り返され（この箇所が第２の結合部となる）、第３層の第２段配線２４に連結する。最後に、この第３層の第２段配線２４は、電流型セル群ブロックの外部に配置した電極パッド２５と連結する。このようにして、トーナメント形式の配線のレイアウトがなされる。
【００３６】
次に、図３に示す点線部分１６を拡大したところを図４で説明する。図４に示すように、電流型セルを接続する第１層配線９ａ、１０ａは、それぞれヴィアホール２６，２７を通して第２層の第０段配線１９ａに接続する。この第２層の第０段配線１９ａは中間位置で下方に折り返され、接続配線２１ａとなり、ヴィアホール２８を通して上述した第３層の第１段配線２３に接続される。そして、上述したように、第３層の第１段配線２３から第３層の第２段配線２４へと連結するようになる。
【００３７】
このようにすれば、トーナメント形式の配線を全て電流型セル群ブロック上部にレイアウトできるので、配線による占有面積をほとんど無くすことができる。
【００３８】
次に、本発明の第３の実施の形態を図５と図６に基づいて説明する。ここで、図５は本発明のレイアウト図であり、図６は、図５に記したレイアウト図の点線部分の拡大図である。この実施の形態は、３層配線構造を用いて、電流型セル上でトーナメント形式を構成する配線による寄生容量をＧＮＤ配線にてシールドする場合である。ここで、第１あるいは第２の実施の形態と同様のものは同一符号で示される。
【００３９】
図５に示すように、互いに隣接する電流型セルはそれぞれ第１層配線９，１０，９ａ，１０ａ，１１，１２，１１ａ，１２ａ等で接続し、第３層の第０段配線に連結する。図５に示すように、この第３層の第０段配線はその中間位置で下方に折り返し、第３層の第１段配線２３，２３ａに連結する。これらの連結箇所が第１の結合部となる。
【００４０】
そして、上記第３層の第１段配線２３，２３ａの中間位置で今度は上方に折り返され（この箇所が第２の結合部となる）、第３層の第２段配線２４に連結する。最後に、この第３層の第２段配線２４は、電流型セル群ブロックの外部に配置した電極パッド２５と連結する。このようにして、トーナメント形式の配線のレイアウトがなされる。
【００４１】
ここで、電流型セル群ブロックの全体を覆うように、第２層の接地配線２９を配設しＧＮＤ電位でシールドするとトーナメント形式でレイアウトした配線による寄生容量の影響を防ぎつつ、配線占有面積を削減したレイアウトを提供することができる。
【００４２】
次に、図５に示す点線部分１６を拡大したところを図６で説明する。図６に示すように、電流型セルを接続する第１層配線９ａ、１０ａは、それぞれヴィアホール３０，３１を通して第３層の第０段配線３２ａに接続する。この第３層の第０段配線３２ａは中間位置で下方に折り返され、上述の第３層の第１段配線２３に接続される。そして、上述したように、第３層の第１段配線２３から第３層の第２段配線２４へと連結する。
【００４３】
このようにして、配線間の寄生容量の影響を低減しながら、第１の実施の形態と同等の配線占有面積を削減したレイアウトを可能にする。
【００４４】
次に、本発明の第４の実施の形態を図７に基づいて説明する。ここで、図７は複数の電流型セル群をトーナメント形式で配線接続する場合の平面図である。これは、電流型セルの個数が多く、複数の段を構成した場合である。
【００４５】
図７に示すように、半導体チップ上に電流型セル群４１，４２，４３，４４を配置する。そして、上記実施の形態で説明したように、各電流型セル群に第１段配線４５，４５ａを配設し、更に第２段配線４６，４６ａ，４６ｂ，４６ｃを配設させる。
【００４６】
次に、図７に示しているように、上記第２段配線４６と４６ａを第３段配線４７に連結する。同様に、上記第２段配線４６ｂと４６ｃを第３段配線４７ａに連結する。そして、上記第３段配線４７，４７ａを第４段配線４８に連結させ、引き出し配線４９を通して最終的に電極パッド５０に連結させる。
【００４７】
このようにすれば、各電流型セル群での配線領域を削減することができるので、全体の半導体チップ面積もその電流型セル群の数に比例して削減させることができる。
【００４８】
本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。
【００４９】
【発明の効果】
本発明では、上述したように、トーナメント形式の配線を電流型セルブロック上にも配設できるようにしている。
【００５０】
このようにして、配線領域の占める割合を大幅に低減させることが可能になる。そして、半導体装置の高密度化あるいは高集積化が配線により制限されなくなり、半導体装置の高集積化が容易になる。この効果は、半導体装置に電流型セルを搭載する場合にその搭載量が増加すると共に顕著になってくる。また、上述した効果は、電流型セルの搭載量が増加し半導体装置が高集積化すると共により顕著になってくる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのレイアウト平面図である。
【図２】上記レイアウトの一部拡大した平面図である。
【図３】本発明の第２の実施の形態を説明するためのレイアウト平面図である。
【図４】上記レイアウトの一部拡大した平面図である。
【図５】本発明の第３の実施の形態を説明するためのレイアウト平面図である。
【図６】上記レイアウトの一部拡大した平面図である。
【図７】本発明の第４の実施の形態を説明するためのレイアウト平面図である。
【図８】従来の技術を説明するためのレイアウト平面図である。
【図９】上記従来の技術のレイアウトの一部拡大した平面図である。
【符号の説明】
１，２，３，４，５，６，７，８    電流型セル
１ａ，２ａ，３ａ，４ａ，５ａ，６ａ，７ａ，８ａ    電流型セル
９，１０，１１，１２    第１層配線
９ａ，１０ａ，１１ａ，１２ａ    第１層配線
１３，１３ａ    第２層の第１段配線
１４    第２層の第２段配線
１５，２５，５０    電極パッド
１６    点線部分
１７，１８，２６，２７，２８，３０，３１    ヴィアホール
１９，１９ａ，２０，２０ａ    第２層の第０段配線
２１，２１ａ，２２，２２ａ    接続配線
２３，２３ａ    第３層の第１段配線
２４    第３層の第２段配線
２９    接地配線
３２ａ    第３層の第０段配線
４１，４２，４３，４４    電流型セル群
４５，４５ａ    第１段配線
４６，４６ａ，４６ｂ，４６ｃ    第２段配線
４７，４７ａ    第３段配線
４８    第４段配線
４９    引き出し配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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