(57)【特許請求の範囲】
【請求項１】
記録媒体に対して情報信号を記録再生する記録再生手段と、
クロックを発生する発振手段と、
前記発振手段の出力クロックと前記記録媒体から再生された前記情報信号との位相差を検出する位相差検出手段と前記位相差検出手段の出力をフィルタリング処理して前記発振手段に帰還するフィルタとからなる第１のループと、前記発振手段の出力クロックをカウントするカウント手段と前記カウント手段の出力と目標の周波数に係る所定値との差を求める演算手段と前記演算手段の出力を累算して前記発振手段に帰還する累算手段とからなる第２のループのうち、前記情報信号の再生時においては前記第１及び第２のループを動作させ、前記情報信号の記録時においては前記第１のループの動作を停止して前記第２のループを動作させる制御手段とを備える記録再生装置。
【請求項２】
前記発振手段の出力クロックを用いて入力された情報信号を処理し、前記記録再生手段に出力する記録処理手段と、前記発振手段の出力クロックを用いて前記記録再生手段により再生された情報信号を処理する再生信号処理手段とを備えたことを特徴とする請求項１記載の記録再生装置。
【請求項３】
前記情報信号の再生時において、前記発振手段の出力クロックを用いて前記記録再生手段により再生された情報信号をデジタル信号に変換するＡ／Ｄ変換手段を備えた請求項１記載の記録再生装置。
【請求項４】
前記位相差検出手段は、前記Ａ／Ｄ変換手段の出力デジタル信号と前記発振手段の出力クロックとの位相差を検出し、この位相差を示す信号をデジタル信号として出力することを特徴とする請求項３記載の記録再生装置。
【請求項５】
前記第１のループは前記発振手段の出力クロックの位相を制御するループであり、前記第２のループは前記発振手段の出力クロックの周波数を制御するループであることを特徴とする請求項１記載の記録再生装置。
【請求項６】
記録媒体に対して情報信号を記録再生する際に用いられる動作クロックを発生する装置であって、
前記動作クロックを発生する電圧制御発振器を備え、
前記記録媒体から再生された情報信号と前記電圧制御発振手段からの出力クロックとの位相差を検出し、前記位相差の検出出力にフィルタリング処理を施して前記電圧制御発振器に帰還する位相制御ループと、前記電圧制御発振器の出力クロックをカウントしたカウント値に基づいて目標の周波数と前記出力クロックとの周波数誤差を検出し、前記検出した周波数誤差を積分して前記電圧制御発振器に帰還する周波数制御ループとにより前記動作クロックを制御するようになされ、
前記情報信号の再生時には前記位相制御ループと前記周波数制御ループとを動作させ、前記情報信号の記録時には前記位相制御ループの動作を停止して前記周波数制御ループを動作させることを特徴とするクロック発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック発生装置に関し、特には、情報信号の記録再生時に用いる動作クロックの発生装置に関するものである。
【０００２】
【従来の技術】
従来より、ビデオ信号をデジタル信号として磁気テープに記録再生するデジタルＶＴＲが知られている。
【０００３】
そして、近年では、このようなデジタルＶＴＲは放送局用だけではなく、家庭用のものも開発されつつある。
【０００４】
家庭用の映像ソースとしてはテレビ放送が主であるが、それ以外に、ＶＨＳ方式や８ミリ方式等のアナログＶＴＲや、パーソナルコンピュータ，テレビゲームなども用いられることが多くなってきた。
【０００５】
【発明が解決しようとしている課題】
これらの各種映像ソースからの映像信号は、非標準信号とも言えるほどの大きな時間軸変動を含んでいる。
【０００６】
これに対し、従来、デジタルＶＴＲにおいて記録用の動作クロックの発生回路として用いられてきた水晶発振器では、周波数可変範囲が狭く、前述のような多種多様な入力映像信号の処理を行うことができない。
【０００７】
更に、新たに電圧制御発振器（以下ＶＣＯ）を記録用に設けることは部品点数の増加につながり、コストの増大や装置の小型化に反するという問題がある。
【０００８】
本発明は、前述の如き問題点を解消し、部品点数を増加することなく、いかなる入力信号に対しても最適な動作クロックを発生可能とすることを目的とする。
【０００９】
【課題を解決するための手段】
従来抱えている課題を解決し、前記目的を達成するため、本発明は、記録媒体に対して情報信号を記録再生する記録再生手段と、クロックを発生する発振手段と、前記発振手段の出力クロックと前記記録媒体から再生された前記情報信号との位相差を検出する位相差検出手段と前記位相差検出手段の出力をフィルタリング処理して前記発振手段に帰還するフィルタとからなる第１のループと、前記発振手段の出力クロックをカウントするカウント手段と前記カウント手段の出力と目標の周波数に係る所定値との差を求める演算手段と前記演算手段の出力を累算して前記発振手段に帰還する累算手段とからなる第２のループのうち、前記情報信号の再生時においては前記第１及び第２のループを動作させ、前記情報信号の記録時においては前記第１のループの動作を停止して前記第２のループを動作させる制御手段とを備えて構成されている。
【００１０】
【発明の実施の形態】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００１１】
本実施例では、本発明をデジタルＶＴＲに適用した場合について説明する。図１はこのようなデジタルＶＴＲの構成を示すブロック図である。
【００１２】
図１において、入力端子１から入力したアナログビデオ信号は、Ａ／Ｄ変換器２によりデジタル信号に変換され、圧縮・符号化回路３に出力される。圧縮・符号化回路３は周知のＤＣＴ・量子化等の技術を用いて入力デジタル信号を所定数の画素ごとにブロック符号化し、誤り訂正符号化回路４に出力する。誤り訂正符号化回路４は符号化されたデータに対してパリティデータを付加して変調回路５に出力する。変調回路５は誤り訂正符号化回路４から出力されたデータに対してデジタル変調処理を施し、更にアンプ６により記録データを増幅してスイッチ７を介してヘッド８によりテープ９に記録される。
【００１３】
１０はクロック発生回路であり、記録／再生時における装置各部の動作クロックを発生する。本実施例における記録系では、誤り訂正符号化回路４及び変調回路５がクロック発生回路１０からの動作クロックに応じて動作している。
【００１４】
次に、再生系の動作を説明する。
【００１５】
磁気テープ９に記録されているデジタル信号が磁気ヘッド８により再生され、スイッチ７を介してアンプ１２に出力される。なお、本実施例におけるデジタルＶＴＲにおいては１フレーム分のビデオ信号を１０トラックに記録しているが、もちろんこれ以外でもよい。
【００１６】
アンプ１２は再生信号を増幅して再生等化回路１３に出力する。再生等化回路１３は、磁気記録再生系での信号の特性変化を補償するための等化回路で、いわゆる積分等化を行う。等化された再生信号はＡ／Ｄ変換器１４及びクロック発生回路１０に出力される。
【００１７】
Ａ／Ｄ変換器１４は、再生信号をサンプリングすると共にデジタル信号に変換する。ここで、デジタル信号に変換するというのは、再生信号はデジタル信号ではあるけれども、その波形がアナログ的に変動する信号である。そこで、Ａ／Ｄ変換器１４において再び１，０のデジタル信号に変換するこである。
【００１８】
Ａ／Ｄ変換器１４から出力された信号は、遅延回路１５により２クロック分遅延され、減算器１６によりもとの信号を減算する。この操作により積分等化波形はＰＲ（１，０，−１）特性を有する波形に変換され、ビタビ復号回路１７により最尤復号される。
【００１９】
ＰＲ（１，０，−１）方式とビタビ復号との組み合わせは、高密度磁気記録を用いるデジタルＶＴＲ等でよく用いられ、磁気記録系の低域特性の悪さ（Ｓ／Ｎ，波形歪み等）を回避し、伝送誤りを最小限に保つことができる。
【００２０】
ビタビ復号回路１７により復元された再生データは、誤り訂正回路１８により記録時に付加したパリティデータを用いて伝送路で生じた誤りを訂正され、伸長・復号回路１９に出力される。伸長・復号回路１９は記録時に圧縮された再生データの情報量を伸長し、Ｄ／Ａ変換器２０に出力する。Ｄ／Ａ変換器２０は入力デジタルデータをアナログデータに変換し、出力端子２１を介して出力する。
【００２１】
なお、本実施例における再生系では、クロック発生回路１０はＡ／Ｄ変換器１４，遅延回路１５，ビタビ復号回路１７，誤り訂正回路１８の動作クロックを発生する。また、２２は回転位相信号発生回路であり、ヘッド８の回転位相を示す回転位相信号を発生してクロック発生回路１０に出力する。
【００２２】
次に、図１におけるクロック発生回路１０について説明する。
【００２３】
図２はクロック発生回路１０の構成例を示すブロック図である。
【００２４】
図２において、入力端子１０１に入力された再生信号とＶＣＯ１１９との位相誤差が位相比較器１０２により検出され、スイッチ１０３を介してループフィルタ１０４に入力され、平均化されて再生信号とＶＣＯ１１３の出力との位相誤差を打ち消すような電圧を有する信号が加算器１０５を介してＶＣＯ１１４に入力される。スイッチ１０３は記録再生切り換え回路１１から出力される記録再生切り換え信号に応じて切り換わり、再生時にはＰ側に接続して位相比較器１０２の出力をループフィルタに供給し、記録時にはＲ側に接続して０〔ｖ〕、すなわち位相差がない状態を示す信号をループフィルタに供給する。
【００２５】
ＶＣＯ１１４は入力電圧に応じた周波数の信号をクロック信号として出力端子１１５から出力すると共に、位相比較器１０２に出力する。これら位相比較器〜ループフィルタ〜ＶＣＯでＰＬＬループが形成されている。
【００２６】
前述のように発振されるＶＣＯ１１４の出力はカウンタ１１６に入力される。カウンタ１１６は、ある時間内（例えば、前述の回転ヘッドが１トラックをトレースする期間に当たる期間：以下Ｔtrと呼び、ここでは１／３００秒とする）におけるＶＣＯ１１４の出力信号の波形の数をカウントし、その結果をデジタル減算器１１７の正の入力端子に出力する。減算器１１７の負の入力端子にはレジスタ１１８の出力が入力されている。
【００２７】
ここで、レジスタ１１８にはジッタを含む再生デジタル信号から取り出されるクロックの中心周波数をｆcentとしたとき、ｆcent×Ｔtrなる値をレジスタ１１８に設定する。従って、ＶＣＯ１１４がｆcentで発振していれば、減算器１１８の出力は零となる。
【００２８】
減算器１１７の出力は係数器１１９で後述のようにレベルが調整され、デジタル減算器１０８の負の入力端子に出力される。
【００２９】
一方、ループフィルタ１０４の出力は前述のように加算器１０５に出力されると共に、低域通過フィルタ（以下ＬＰＦ）１０６に出力され、Ａ／Ｄ変換器１０７により前述のＴtrのタイミングでデジタル信号に変換される。なお、このＴtrのタイミング信号は、前述の回転位相発生回路２２により発生された回転位相信号に基づいてタイミング信号形成回路１２０により形成され、カウンタ１１６，Ａ／Ｄ変換器１０６，レジスタ１１１及びＤ／Ａ変換器１１２に出力される。
【００３０】
ＬＰＦ１０６はＡ／Ｄ変換を行うための前置フィルタとしてのフィルタである。Ａ／Ｄ変換器１０７の出力は減算器１０８の正の入力端子に出力される。
【００３１】
減算器１０８はＡ／Ｄ変換器１０７の出力から係数器１１９の出力を減算し、積分器１０９に出力する。
【００３２】
積分器１０９は加算器１１０，リミッタ１１１及びレジスタ１１２で構成されており、上下のリミット値に達しない限りレジスタ１１２にクロックが入力するごとに減算器１０８より入力された値をたし込んで行くように構成されている。
【００３３】
積分器１０９の出力はＤ／Ａ変換器１１３によりアナログ信号に変換され、加算器１０５に出力される。
【００３４】
次に、本実施例におけるクロック生成の動作について説明する。
【００３５】
まず、再生時の動作について説明する。再生時においては、スイッチ１０３は前述の通りＰ側に接続しているので、再生信号とＶＣＯ１１４の出力の位相差を示す位相比較回路１０２の出力はスイッチ１０３を介してループフィルタ１０４に出力され、ループフィルタ１０４により平均化されて加算器１０５を介してＶＣＯ１１４に出力されるというＰＬＬを構成しており、ＶＣＯ１１４の発振出力信号が出力端子１１５よりクロックとして出力される。
【００３６】
次に、Ｔtr期間の間で位相比較回路１０２，ループフィルタ１０４，ＶＣＯ１１４のＰＬＬが位相ロックしている際に、何らかの外部要因によりＶＣＯの発振周波数が低下しようとした場合について説明する。この場合、位相比較回路１０２の各入力信号に位相差が発生するのでその出力電圧が低下し、ループフィルタ１０４の出力電圧が上昇する。そして、ＶＣＯ１１４の出力クロックと再生信号のクロックとが正しい位相になるように制御する。
【００３７】
このように、ＶＣＯ１１４の発振周波数の誤差による再生クロックとの位相誤差が補正されるが、この状態においてはループフィルタ１０４の出力も上昇してしまっており、ＰＬＬのロックレンジの中心からはずれている。従って、この状態からさらに再生クロックとの位相誤差を補正した場合、位相の変化に対してＰＬＬのロックがはずれやすくなる。
【００３８】
そこで、本実施例では、ＬＰＦ１０６〜Ａ／Ｄ変換器１０７〜積分器１０９〜Ｄ／Ａ変換器１１３〜加算器１０５のパスにより、ＰＬＬのループに比べて遅い時定数にて位相誤差を検出してループフィルタ１０４の出力の傾向を検知し、ループフィルタ１０４の出力に加算することにより、ループフィルタ１０４の出力の偏りをＤ／Ａ変換器１１３の出力によりかたがわりさせることでループフィルタ１０４の出力を常にＰＬＬのロックレンジの中心に保持するものである。以下、この動作について説明する。
【００３９】
Ａ／Ｄ変換器１０７は前述のようにＴtrのタイミング、つまり３００Ｈｚで動作するので、ＬＰＦ１０８のカットオフ周波数は１５０Ｈｚということになり、応答速度は非常に低いものとなる。従って、ＶＣＯ１１４と再生信号との位相誤差によって前述のようにループフィルタ１０４の出力電圧が上昇すると、それにつれてＬＰＦ１０６の出力もゆっくりと変化し、Ａ／Ｄ変換器１０７の出力も上昇する。
【００４０】
従って、積分器１０９内のレジスタ１１２の値が正の方向に変化し、その結果Ｄ／Ａ変換器１１３の出力が大きくなる。このＤ／Ａ変換器１１３の出力は、ループフィルタ１０４からＴtr期間に出力された誤差信号に等しいので、ループフィルタ１０３から出力する分の誤差信号をＤ／Ａ変換器１１３によりかたがわりさせることができる。
【００４１】
つまり、ループフィルタ１０４の出力の上昇により制御すべきところをＤ／Ａ変換器１１３の出力により制御しているので、ループフィルタ１０４の出力を常にＰＬＬのロックレンジの中心に保持することができる。
【００４２】
加算器１０５の出力が大きくなると、ＶＣＯ１１４の発振周波数は前述のように高くなり、再生信号とクロックとが位相ロックしたところでレジスタ１１２の値の変化がなくなる。なお、この間ＶＣＯ１１４の発振周波数は変化しないので減算器１１７から誤差信号は出力されず、従って減算器１０８の出力としてはＡ／Ｄ変換器１０７の出力がそのまま出力される。
【００４３】
次に、カウンタ１１６およびレジスタ１１８による周波数制御について説明する。
【００４４】
前述のように、Ｔtr期間において、カウンタ１１６はＶＣＯ１１４から出力されるクロックをカウントし、タイミング信号Ｔtrが入力したタイミングでそのカウント値を出力する。そして、減算器１１７によりレジスタ１１８の出力から減算される。
【００４５】
この様子を図３に示す。図３（ｂ）に示したように、タイミング信号形成回路１２０によりタイミング信号を発生し、このタイミング信号に従ってカウンタ１１６の出力を減算器１１７に出力する。図３（ｃ）はカウンタ１１６の出力の様子を示しており、クロックの周波数が所望の周波数と等しい場合には、タイミング信号に応じて出力されるカウント値は前記ｆcent×Ｔtrの１００％となる。
【００４６】
減算器１１７の出力は係数器１１９，減算器１０８を介して積分器１０９で平均化され、Ｄ／Ａ変換器１１３，加算器１０５を介してＶＣＯ１１４に出力されるというフィードバックループを形成している。すなわち、このフィードバックループによりＶＣＯ１１４の発振周波数の自動制御、いわゆるＡＦＣの動作が行われる。
【００４７】
また、レジスタ１１８の値を変えることによりＶＣＯ１１４の中心周波数を変化させることができる。
【００４８】
ここで、係数器１１９のゲインについては、ループフィルタ１０４の出力から減算器１０８の入力までのゲインが等しくなるように設定する。すなわち、ループフィルタ１０４〜ＬＰＦ１０６〜Ａ／Ｄ変換器１０７〜減算器１０８の経路と、ループフィルタ１０４〜加算器１０５〜ＶＣＯ１１４〜カウンタ１１６〜減算器１１７〜係数器１１９〜減算器１０８の経路のゲインと等しくなるように設定する。このように構成することにより、位相比較回路１０２からループフィルタ１０４，ＶＣＯ１１４，位相比較回路１０２までのＰＬＬループの過渡応答に積分器１１２からの外乱が加わってしまうことを防ぐことができる。
【００４９】
次に、記録時の動作について説明する。
【００５０】
本実施例では、前述のように記録時にはスイッチ１０３をＲ側に接続して０〔ｖ〕の信号をループフィルタ１０４に供給する。つまり、記録時には位相制御のためのループを動作させずに、ＡＦＣのループだけを動作させる。
【００５１】
ここで、入力映像信号として、図３に示した信号よりも１垂直期間が長い信号が入力されると、本実施例では回転ドラムの回転数をそれに応じて低下させて入力映像信号を記録するように構成する。従って、図４に示したように、１垂直期間が１０％長い信号が入力された場合には、タイミング信号形成回路１２０から出力されるタイミング信号は図４（ｂ）に示すように１周期が１０％長くなる。
【００５２】
カウンタ１１６はタイミング信号でリセットされるまでＶＣＯ１１４の出力クロックをカウントするので、リセット直前のカウント値は図３に比べて１０％多くなる。そして、カウンタ１１６の出力からレジスタ１１８の出力を減算すると、１０％クロック数が多い（周波数が高い）という結果が得られる。
【００５３】
そこで前述のように、減算器１１７の出力を係数器１１９，減算器１０８，積分器１１２，加算器１０５を介してＶＣＯ１１４に帰還する。係数器１１９の出力としては正の値が出力されるので、減算器１０８の出力は負となる。従って、積分器１１２の出力は徐々に低下していき、それにつれてＶＣＯ１１４の発信周波数が低下する。
【００５４】
そして、１周期あたりのＶＣＯ１１４の出力パルス数が図３に示した場合と同じになったところでカウンタ１１６の計数値とレジスタ１１８の出力値とが一致して、減算器１１７の出力が０となる。従って、積分器１１２の出力が変動しなくなり、ＶＣＯ１１４はその周波数のクロックを出力し続ける。
【００５５】
なお、記録時において、スイッチ１０３を切り換えてＰＬＬループを動作させないのは、記録時においては再生データが得られないため、位相比較器１０２の出力による誤動作の影響を回路全体に及ぼさないためである。
【００５６】
また、例えば、図４に示した１垂直期間が長い信号を記録する場合に、ヘッドの回転数を変化させずに、すなわち、１．１Ｔtr期間分の映像信号をＴtr期間に時間軸圧縮して記録する場合には、入力映像信号の周波数に応じてレジスタ１１８の内容を書き換えることにより対応すればよい。すなわち、本実施例では、レジスタ１１８に、図３（ｃ）に示した値よりも１０％多い値を書き込む。
【００５７】
カウンタ１１６はＴtrのタイミングでリセットされるので、減算器１１７の出力として１０％クロック数が少ない（周波数が低い）という結果が得られる。
【００５８】
すなわち、減算器１１７の出力として負の値が出力されるので、減算器１０８の出力は正となり、積分器１１２の出力が徐々に上昇していく。従って、ＶＣＯ１１４の発信周波数が上昇し、入力映像信号の周波数と一致したところで積分器１１２の出力が変動しなくなる。
【００５９】
このように、本実施例では、再生時においては、クロック信号に対して位相制御及び周波数制御を行うことにより安定したクロックを発生させることができ、また、記録時においては、位相制御ループを停止させ、周波数制御ループのみを使用することにより、入力映像信号に応じた最適なクロックを発生することができる。
【００６０】
すなわち、どのような周波数の映像信号が入力されても１トラックあたりに発生するクロックパルス数を常に同じ値に保つことができ、また、入力映像信号の周波数と同じ周波数のクロックを発生することができる。
【００６１】
従って、多種多様な映像信号を記録する場合であっても、すべての映像信号を良好に記録することができる。
【００６２】
また、クロック発生回路の構成として、再生時と記録時とで同一の回路を共用しているので、記録時のクロック発生用に新たに周波数制御回路を設ける必要がない。
【００６３】
また、本実施例においては、位相比較回路１０２〜ループフィルタ１０４〜加算器１０５〜ＶＣＯ１１４のＰＬＬにより通常の位相制御を行ってクロックを得るように構成し、且つ、クロックＴtrごとのタイミングでＬＰＦ１０６〜Ａ／Ｄ変換器１０７〜積分器１１２〜Ｄ／Ａ変換器１１３〜加算器１０５〜ＶＣＯ１１４のフィードバックループを動作させることにより、ループフィルタ１０４の出力傾向を検知し、Ｔtr間における位相誤差によるループフィルタ１０４の出力電圧（ＶＣＯ１１４の入力電圧）の偏りを補償して、常にＰＬＬのループをロックレンジの中心に保持することが可能になる。従って、ＶＣＯ１１４の発振周波数の変化に対してＰＬＬがはずれやすくなるのを防ぐことができる。
【００６４】
更に、カウンタ１１６によりＶＣＯ１１４の出力をカウントしてレジスタ１１８の出力を減算することにより、期間ＴtrにおけるＶＣＯ１１４の発振周波数の誤差を検出し、これをループフィルタ１０４の出力から減算した出力を積分して周波数誤差の平均値を求めてＶＣＯ１１４の発振周波数を制御しているので、温度変化や経時変化によりＶＣＯの発振周波数が変化することを防止することが可能になる。
【００６５】
なお、本実施例においては、ループフィルタ１０４の出力をＬＰＦ１０６により平均化し、積分器１１２により積分することでループフィルタ１０４の出力に傾向を検知したが、例えばＡ／Ｄ変換器１０７の出力データのＭＳＢをアップダウンカウンタによりカウントすることにより検知可能であり、他の方法を用いることもできる。
【００６６】
前述の実施例では、Ａ／Ｄ変換回路１４に直前の再生信号に基づいて再生時の動作クロックを作成したが、もちろん、Ａ／Ｄ変換器１５の後段の再生データを用いて発生させることも可能である。
【００６７】
図５は本発明の第２の実施例として、Ａ／Ｄ変換器１５の後段の再生データからクロックを発生するクロック発生回路の構成を示すブロック図であり、前述の実施例と同一部分については同一番号を付して説明する。
【００６８】
本実施例では、Ａ／Ｄ変換器１５でデジタルデータに変換された再生信号がデジタル位相比較回路２０２に入力し、ＶＣＯ１１４の出力との位相差に応じた多値のデジタル値を有する信号がループフィルタ２０３に出力される。
【００６９】
ループフィルタ２０３はデジタルとアナログの違いはあるが、図２のループフィルタ１０４と同様の働きをする。ループフィルタ２０３の出力はデジタル加算器２０６とＬＰＦ２０４に出力される。
【００７０】
加算器２０６の出力はＤ／Ａ変換器２０７によりアナログ信号に変換され、ＶＣＯ１１４に出力される。なお、本実施例においては、これらＡ／Ｄ変換器１５及びＤ／Ａ変換器２０７の動作クロックは出力端子１１５から出力されるクロックを用いることとする。
【００７１】
また、ＬＰＦ２０４はあるトラックについてのループフィルタ２０３の出力を１トラック分平均化してレジスタ２０５に渡す役割をもっている。
【００７２】
そして、レジスタ２０５は図３に示したようにＴtrのタイミング、すなわちトラックの終端のタイミングでＬＰＦ２０４の出力をとりこんでいる。レジスタ２０５の出力は減算器１０８の正の入力端子に出力される。
【００７３】
カウンタ１１６は前述の実施例と同様にＶＣＯ１１４の出力をカウントし、レジスタ１１８の出力が減算され、係数器１１９を介して減算器１０８の負の入力端子に出力される。
【００７４】
このあとの動作については前述の実施例と同様である。
【００７５】
このように、本実施例においては、位相比較回路及びループフィルタをもデジタル化することにより、ほとんどの回路をデジタル化することができ、経時変化や安定性，メンテナンス性等を向上させることが可能になる。
【００７６】
次に、本発明の第３の実施例として、Ｔtrのクロックで行う動作をマイコンのプログラム処理により行う場合について説明する。
【００７７】
図６は本発明の第３の実施例としてのクロック発生回路の構成を示す図である。
【００７８】
図６においては、ＬＰＦ２０４の出力がマイコン２０９の入力ポートに出力されており、また、ＶＣＯ１１４の出力はプリスケーラ２０８により分周されてマイコン２０９の内蔵カウンタに出力される。この場合、カウンタは外付けにすることも可能だが、カウンタ内蔵マイコンを用いればより部品点数を削減できる。
【００７９】
ここで、マイコン２０９の動作について図７のフローチャートを用いて説明する。なお、図７におけるレジスタＢは図５におけるレジスタ１１８と同様の動作を行い、また、レジスタＡはレジスタ１１２と同様の動作を行う。
【００８０】
まず、タイミング信号形成回路１２０よりＴtrを示す信号が入力し、このＴtrの入力によりマイコン２１７の動作がスタートする。
【００８１】
Ｔtrが入力すると、まず、カウンタの値を読み（ステップＳ１）、カウント値からレジスタＢの値を減算する（ステップＳ２）。次に、図５における係数器１１９に対応した係数をかけ（ステップＳ３）、更に−１をかけた後（ステップＳ４）、ＬＰＦ２０４からやはりＴtrのタイミングで出力されたループフィルタ出力を加える（ステップＳ５）。
【００８２】
そして、この値とレジスタＡの値とを加算し（ステップＳ６）、リミット範囲を超えている場合はリミット値に置き換えてレジスタＡに格納すると共に（ステップＳ７，Ｓ１０）、このリミット値を出力する。
【００８３】
また、リミット値を越えていない場合はその値をレジスタＡに格納すると共に出力する（ステップＳ８，Ｓ９）。
【００８４】
以上説明したように、本実施例では、Ｔtr間における位相誤差によるループフィルタ２０３の出力電圧の偏りの補償及び、周波数変動の補償をマイコンにより行うように構成したので、更に部品点数を削減することが可能になる。
【００８５】
また、前述のようなＴtr間における位相誤差によるＶＣＯ１１９の入力電圧の偏りの補償の動作は、３００Ｈｚという遅い動作速度であるので、マイコンの他の動作の空き時間に行うように構成することにより、ほとんど部品点数を増やさずにすむ。
【００８６】
また、前述の実施例では、スイッチ１０３を位相比較器の出力に設けて位相制御ループの動作を制御させる構成としたが、位相制御ループ内の他の部分にスイッチを設けたり、あるいは、デジタル回路を論理的に停止させるなどの構成であっても前述の実施例と同様の効果が期待できる。
【００８７】
また、前述の実施例では、本発明をデジタルＶＴＲに適用した場合について説明したが、本発明はこれに限られることはなく、デジタル信号を伝送，記録再生する系、例えば電波や光等による通信、光ディスク等にも適用可能であり、同様の作用効果を有するものである。
【００８８】
【発明の効果】
以上の説明から明らかなように、本発明では、出力クロックの周波数を制御するループと、位相を制御するループとにより動作クロックの制御を行い、更に、位相を制御するループを動作させるか否かを制御しているので、位相制御と周波数制御の両方が必要な場合と、周波数制御のみが必要な場合の両者に対して最適なクロックを発生することができる。
【００８９】
また、このとき、共通の回路でクロックを発生することができるので、それぞれ別々の回路を設ける必要がない。
【図面の簡単な説明】
【図１】本発明の実施例としてのデジタルＶＴＲの構成を示すブロック図である。
【図２】図１におけるクロック発生回路の構成を示すブロック図である。
【図３】図２の回路の動作を説明するためのタイミングチャートである。
【図４】図２の回路の動作を説明するためのタイミングチャート図である。
【図５】図４における他のクロック発生回路の構成を示すブロック図である。
【図６】図４におけるクロック発生回路の更に他の構成を示すブロック図である。
【図７】図６の装置におけるマイコンの動作を説明するためのフローチャートである。
【符号の説明】
１０２  位相比較器
１０４  ループフィルタ
１１２  積分回路
１１６  カウンタ
【図１】
0003720423.tif 000002
【図２】
0003720423.tif 000003
【図３】
0003720423.tif 000004
【図４】
0003720423.tif 000005
【図５】
0003720423.tif 000006
【図６】
0003720423.tif 000007
【図７】
0003720423.tif 000008