(57)【特許請求の範囲】
【請求項１】
他の半導体デバイスと縦型に接続するための接触構造と、上面に層構造を持つ基板（１５）とを備え、該基板（１５）を上面に対して垂直方向に貫通する少なくとも１つの金属ピン（８）を備える半導体デバイスの製造方法において、
第一の工程で、基板（１５、２０、２１、２２）上に、層構造（１、２、３、２１、２４）が基板の上面に、そして第一の領域（１８）内に誘電体からなる第一の平坦化膜（４）が、そして第二の領域（１９）内に他の金属ピンと接続すべき半導体物質からなる接触層或いは導体路又は金属接触が存在するように作り、
第二の工程で、マスクを使用した異方性エッチングプロセスで、前記層構造を導体路（３）又は層構造の金属層内を含めて除去し、
第三の工程で、前記エッチングした範囲にパッシベーション膜（５）を設け、
第四の工程で、層構造および基板を、製造すべき金属ピンの範囲を上面から下面迄除去すべく、金属ピンのために設けた領域を完全にエッチングし、
第五の工程で、エッチングした範囲の側面を誘電体（６）で被覆し、
第六の工程で、前記誘電体（６）をマスク（７）を使用して導電路或いは金属接触の範囲で除去し、
第七の工程で、金属を金属ピン（８）のための領域内に付与し、
第八の工程で、基板（１５、２０）の下面を、第七の工程で作った金属ピン（８）がこの下面から突出するように除去する
ことを特徴とする方法。
【請求項２】
接触構造の金属ピンを作るための一連の工程を繰り返し、層構造の異なる面の接触を形成することを特徴とする請求項１記載の方法。
【発明の詳細な説明】
本発明は、複数の半導体デバイスを縦型に導電接続するために設けられる特殊な接触構造を備えた半導体デバイスに関する。さらに本発明はこれらの製造方法に関する。
半導体デバイスは、今日、プレーナ技術で作られる。１つのチップの上に作り得る複合性はそのサイズ及び作り得る構造の精度によって制約されている。互いに接続された複数の半導体チップからなるシステムの出力効率は、従来の技術においては、接続接触（パッド）を介する個々のチップ間の可能な接続数が限られていることにより、異なるチップ間のこのような接続を介する信号の伝達速度（パッド、プリント板間のインターフェイス回路）が遅いことにより、複合チップにおいては導電路が多岐に分岐されておりそのため速度が制限されていることにより、またインターフェイス回路の電力消費量が大きいことにより著しく制限されている。
プレーナ技術を使用した際のこのような制約は３次元配線技術により克服される。機能面を互いに重ね合わせて配置することによりこれらのコンポーネント間の並列信号伝達が１つの面内における僅かな導電接続コストで可能となり、さらに速度を制限するチップ間接続が回避される。
３次元ＩＣを製造する公知の方法は、デバイスの１つの面の上に他の半導体層（例えばシリコン）を析出し、この層を適当な方法（例えばレーザーによる局部加熱）により再結晶し、その中に他のデバイス面を実現することを基本としている。この技術も再結晶の際に下側の面が熱的負荷を受けることにより、また欠陥によりその歩留りが制限されているのでかなりの制約を持っている。
これに代わるＮＥＣ社の方法は、個々のデバイス面を互いに別々に製造する。これらの面は数μｍの薄さにされ、互いにウェハボンディングにより接合される。導電接続は、個々のデバイス面の前面及び後面にチップ間接続のための接触を設けることにより行われる。この方法は次の欠点と制約を持っている。即ち、薄くされたウェハは前面及び後面が技術プロセスで加工されなければならない（半導体ウェハにより調整されるリソグラフィ）。この方法では各面には個々のデバイスが形成されるが、完全な回路が実現されていないので、個々の面の機能を接合前にテストするのが困難である。ウェハを機能要素にまで薄くすることによってＳＯＩ状のデバイス構造が作られるので、標準技術（例えば標準ＣＭＯＳ）で前もって作られたウェハは使用できない。
本発明の課題は、３次元の接触形成に適し、簡単に接続可能で、従来の配線に対して改善された接触構造を備えた半導体デバイス及びこれに関連した製造方法を提供することにある。
この課題は、請求項１の特徴による接触構造を備えた半導体デバイスにより解決される。その他の構成、特に製造方法は従属する請求項により明らかにされる。
この発明による半導体デバイスにおいて接触構造は金属ピンを備え、この金属ピンは基板の上面に配置され機能要素を備えた層構造の、接触が作られる範囲に導電接続され、基板を完全に貫通し、基板の対向する下面を、他の半導体デバイスの上面において金属接触と導電接続する程度に突出する。この発明による半導体デバイス及びこれに関連する接続方法においては標準技術で予め作られたウェハが使用される。この場合、縦型接続のために必要な接触構造の変更は製造プロセスの終わりにプロセス工程で行うことができるので、通常の基礎技術に干渉する必要はない。デバイスの前面及び後面における導電接触の形成は主としてデバイスの前面或いは後面から行われる製造方法によって行われる。この発明による半導体デバイスの構造及びこれに関連する製造方法は、それ故、導電接続に高い要求がある場合システムを実現するのに特に適している。互いに縦型に接続される個々の半導体面は純粋のデバイス面である必要はなく、好ましくは、標準技術（例えばＣＭＯＳ、バイポーラ技術或いは多層配線メモリ）で予め作られる完全な回路面である。これにより個々の回路面は、縦型に互いに配置されたこの発明による半導体デバイスを接合する前にテストすることができ、これにより機能の有効なコンポーネントのみを組み合わせ、歩留りを向上させることができる。この発明による半導体デバイスの形にセンサ或いはアクチュエータを作ることも可能である。この発明による半導体デバイス（例えばＣＭＯＳのような）方法を、即ち供給電圧が僅かなことによりチップの損失電力が小さく、平坦（多層金属層を含めて）で、従って個々の面をウェハボンディングにより接続可能でかつ特別な、コストのかかる後からの平坦化を行う必要がなく、層間接続を自由に設定することが可能で、マイクロエレクトロニクスの標準技術を導電接続を作るために使用でき、場合によっては低融点金属のような特殊の材料の使用をプロセスの終わりで可能とする方法を適用して特に簡単に製造することができる。
この発明による半導体デバイスを使用して３次元に集積されるチップの製造方法はモジュール構造となる。即ち個々の面が互いに無関係に作られ、テストされ、互いに接続される。個々の面としてはＣＭＯＳ回路面のみならず、他の技術で作られ使用されるプロセスの上述の特性に応じて構成される回路面も考えられる（例えば、バイポーラ或いはＤＲＡＭ、ＳＲＡＭ或いは不揮発性メモリのようなメモリ）。部分回路面間に活性コンポーネントを伴わない面を純粋な内部配線面として配置することもできる。以下に、この発明の半導体デバイスの実施例及びその都度の特殊な要件に適合されて適宜変更可能な、半導体デバイスに関する製造方法の実施例を説明する。
この発明による半導体デバイス及びこれに関連する製造方法を図１乃至１３を参照して説明する。
図１及び図２はそれぞれ縦型に互いに接続されたこの発明による２つの半導体デバイスの断面を部分的に示す。
図３乃至図７はそれぞれ、この発明による半導体デバイスの１つの実施例を、その製造方法の異なる工程後の断面で部分的に示す。
図８乃至図１３はそれぞれ、この発明による半導体デバイスの異なる実施例を、それに関する他の製造方法の異なる工程後の断面で部分的に示す。
図１には互いに縦型に配置され、互いに導電接続された２つのこの発明による半導体デバイスが断面で部分的に示されている。この発明によるデバイスに対しては３層基板が使用されるのがその製造方法に関して特に有利である。この基板においては２つの半導体層が１つの絶縁層によって互いに隔離されている。例えば、ＳＯＩ基板（絶縁体上にシリコンを載置）である。この発明による半導体デバイスは機能要素を基板の１つの面、即ち上面側にのみ有している。３層基板を使用する場合上面の反対側の半導体層は完全に除去され、従って半導体層が下面において露出されているのが望ましい。異なる半導体チップを縦型に接続する際に機能要素がそれぞれその下にある面によって損なわれないように、絶縁層は通常のＳＯＩ基板よりずっと厚く形成されているのが有効である。絶縁層としては例えば酸化物の厚膜が設けられ、その場合３層基板はウェハボンディングにより作られる。ＳＯＩ基板を使用する場合、図１で上側に示された半導体デバイスのうち絶縁層２２及び薄膜のシリコン層２１だけが残されている。しかしシリコン層２１は従来の基板上に成長した半導体層構造とすることもできる。同様に絶縁層２２は多層基板の相応の厚さの層とすることもできる。図１の下側の半導体デバイスにおいて基板の最下層の半導体層はＳＯＩ基板の支持板２０として部分的に図示されている。シリコン層２１（或いは一般に半導体層構造）には図１の実施例においては例として電界効果型トランジスタが形成されている。このトランジスタの上のゲート金属層２４も同様に示されている。半導体からなるこの層構造は１層或いは多層であってもよい。半導体からなる異なる導電領域はその間に配置された絶縁領域２３によって隔離される。さらに１層或いは同様に多層の金属層構造を設けることができる。図１においては見やすくするためにこの金属層構造はゲート金属層２４のみが示されている。半導体層及び金属面からなるこの層構造と、導電路のために設けられた面との間にこの実施例では第一の誘電体層２５及び第二の誘電体層２６が配置されている。導電路１０は第三の誘導体層９によって互いに絶縁されている。導電路１０の上には図１の実施例では金属接触１２が誘電体からなる被覆層１１に埋め込まれている。この金属接触１２は例えばこのデバイスの上に配置される他の半導体デバイスとの導電接続に使用される。縦型配置においてどのように導電接続が行われるかは、図１において上側の半導体デバイスと下側の半導体デバイスとの接続から推定される。半導体からなる導電接続層、他の導電路或いは異なる金属面内の金属接触（図１の実施例ではＦＥＴのシリコンからなる接触層）は基板に対して垂直な金属ピン８によって導電路１０或いは金属接触１２と接続されている。この金属ピン８は基板或いは基板から残った絶縁層２２を貫通しており、その下面側にまで突出している。下面側には他のデバイスが配置され、チップを接合した際金属ピン８の端部が下側のデバイスの対応の金属接触１２’と導電接続する。下側のデバイスは上側のデバイスと同様に構成されている。ＳＯＩ基板２０、２１’、２２’の上にはシリコン層２１’内に電界効果型トランジスタが形成されている。この電界効果型トランジスタは導電路１０’と対応の金属ピン８’によって導電接続されている。導電路１０’の面はシリコン層２１’の面から誘電体２６’よりなる層によって分離されている。導電路１０’の上には縦型導電接続のための金属接触１２’が設けられている。被覆層１１’は表面を平坦化し、両半導体デバイスを縦型に接続するのを容易にする。この例では下側デバイスは最下層デバイスとして設けられているから、基板の支持板２０が存在し、絶縁層２１’は金属ピン８’によって貫通されていない。
図１の説明と同様に、図２においてもこの発明の他の実施例として２つの縦型に重ねられた半導体デバイスが断面で部分的に示されている。基板１５は１層の半導体ウェハ或いは元々多層基板の絶縁膜又は酸化膜であってもよく、その上には機能要素を備えた層構造がある。図２においてはその上にゲート金属層を備えた電界効果型トランジスタのエピタキシー成長による層構造が例示されている。基板１５及びその上に形成された或いはその中に集積された機能要素の上には誘電体からなる中間層１３があり、その中に１つ或いは多数の金属面が導電路と共に設けられ或いは埋め込まれている。図２には上側の金属面１並びにその下に別の金属面２が示されている。垂直方向にその下に配置された半導体デバイスに導電路３を導電接続するための金属ピン８は基板１５を貫通し、基板１５及び中間層１３の一部から誘電体６により隔てられている。導電路３と金属ピン８との間には導電パッシベーション膜５があり、金属ピンを作る際に導体路３からの金属による基板１５の汚染を阻止している。図２の右側には他の金属ピンが示されている。両金属ピンはその下に配置された他の半導体デバイスの金属接触１２’に導電接続されている。他の半導体デバイスのうち最上層の金属面１’及びその下の中間層１３’内にある他の金属面２’が示されている。誘電体からなる被覆層１１’は上側のデバイスに対向する上面を金属接触１２’間において平坦化する。上側の半導体デバイスの中間層１３は図示の実施例では誘電体からなる平坦化層４で平坦化されている。右側（矢１９参照）には上側の半導体デバイスの上に金属接触１２が最上層の金属面１上にある。その表面は被覆層１１で平面化されている。金属接触１２は導電路１の金属より融点の低い金属からなる。この金属接触１２は縦型に接続される他の半導体デバイスのその上に配置される金属ピンと導電接続する。金属接触１２の金属は、金属接触１２と金属ピン８との間の導電接続が加熱により作られ、その際の反応温度が導電路１、２、３及びその他の金属層がこれにより損なわれないように低くされていなければならないので、比較的低い融点を持っている。アルミニウムからなる導電路においては金属接触１２は例えばＡｕＩｎからなる。
図１の実施例の詳細を以下に製造方法の記載に基づいて説明する。出発物質としては例えば支持板２０（例えばシリコン）の上に絶縁層２２（例えば酸化物）を載せ、さらにその上に最大１００ｎｍの厚さのシリコン層２１を載置したＳＯＩ基板が使用される。このようなＳＯＩ基板はウェハボンディング或いはＳＩＭＯＸのような公知の方法で作られる。シリコン層２１には機能要素（このデバイスの活性コンポーネント）が、電力損失の少ない技術、例えば完全空乏（デップレッション）型のＭＯＳＦＥＴのためのＳＯＩ−ＣＭＯＳのような技術で作られる。個々の機能要素、例えば電界効果型トランジスタは絶縁領域２３により互いに分離される。この絶縁領域２３は、例えばシリコン層２１を機能要素間において除去し、この領域に酸化物を充填することにより作られる。この代わりにこの領域の局部的な酸化或いは絶縁物の注入も行える。イオンの注入による機能要素の必要なドーピングは、例えばＭＯＳＦＥＴのしきい電圧を設定するために、続いて行われる。ＭＯＳＦＥＴにおいてゲート絶縁のための誘電体は例えば熱酸化物としてＲＴＰ（急速熱プロセス）により作られる。例えばドープされたポリシリコン或いは金属或いは金属シリコン化合物からなる必要な金属層、例えば図３において示されているゲート金属膜２４が引き続いて形成される。ゲートを構成した後改めてドープ材が拡散され、ソース及びドレーンのための領域をイオンの打ち込み及びそれに続く活性化（焼きなまし）によって作る。他の機能要素もまた同様に使用可能な基礎技術を適用することによって作られる。さらに、半導体層もエピタキシーによって成長される。第一の製造工程でこのようにして基板の上面に層構造が作られる。この層構造は機能要素を備えた活性領域と１つ或いは多数の接触面を含む。この接触面は、例えば充分に低抵抗な金属・半導体接触のために強くドープされた半導体からなる接触層によって或いは誘電体によって互いに絶縁された導体路を備えた金属面によって或いは個々に設けられた金属接触によって形成される。簡単にするためにこの実施例においてはただこの層構造のＭＯＳＦＥＴが記載されている。図３に示されるように、続く工程で第一の誘電体層２５が全面に形成される。図４においては作られるべき接触構造の金属ピンの２つの構成が左矢印１８及び右矢印１９で示されている。作られるべき金属ピンの領域はそれぞれエッチングで削り取られる。その場合図４の右側の例（右矢印１９）では第一の誘電体層２５、絶縁領域２３及び絶縁層２２の誘電体がエッチングで削られている。次に支持板２０（例えばシリコン）の部分が図に示されるようにエッチングで削り取られる。左側に示す例（左矢印１８）では誘電体層の酸化物或いはその他の物質のために或いは活性化領域及び支持板２０のシリコン或いはその他の半導体物質のために選択エッチングを適用し、交互にそれぞれ異なるエッチング剤が使用される。支持板２０はそれぞれ、後で薄くされる基板から金属ピンが突出する程度の長さにエッチングにより削られる。削りとられた領域は次に金属８（図５参照）で埋められる。これは例えば金属（例えばタングステン）を全面にＣＶＤにより形成し、この表面の金属をエッチバックすることによって行われる。次に第二の誘電体層２６が全面に形成されて平坦化される。この平坦化は例えば平坦化する補助層（例えばスピンオンガラスのような）を形成し、エッチバックすることにより、或いは化学的機械研磨により行われる。その後この第二の誘電体層２６の挿入された金属８の上部に開口１４が作られる。
第二の誘電体層２６の開口１４は同様に金属で満たされる。第二の誘電体層２６の上には、例えば導電路或いは個々の金属接触を含む金属面が作られる。その場合第二の誘電体層２６はこの金属面の活性領域からの距離を定める。金属ピン８は従って第二の誘電体層２６の表面にまで延長されている。作られるべき金属ピン８の下部を露出させている図示の開口１４に加えて、層構造の個々の領域を上から接続できるようにするために、他の開口を設けることができる。この発明による半導体デバイスに対して一義的には金属ピン８との接触構造が規準となるので、他の接触構造は図では分かり易くするために示されていない。第二の誘電体層２６の上には、例えば導電路１０が、図６に示されるように、予定どおりに接触ホールの金属（この例では金属ピン８）と導電接続するように形成され、構成される。導電路１０の間には第三の誘電体層９が絶縁及び平坦化のために設けられる。この第三の誘電体層９は最初に第二の誘電体層２６の上に形成または構成してもよい。導電路１０のための領域は第三の誘電体層９から除去される。次に第三の誘電体層９のこの開口が金属ピン８を作る際のように金属で満たされる。この場合もまた選択ＣＶＤ形成（例えば接着層の上にタングステンを）により或いは全面析出後ＲＩＥ（反応性イオンエッチング）によるエッチバック或いは化学的機械研磨により行われる。次に他の誘電体層が、必要な金属面の数に応じて、形成および構成される。このようにして導電路及び金属接触の多数の面が互いに重ねられて配置され、これらはそれぞれの間にある誘電体層によって互いに分離されている。これらの誘電体層は金属ピン８の範囲をそれぞれ金属で満たされるので、金属ピン８はさらに上に配置される金属面にまで延長される。この代わりにさらに上に配置される金属面に、図２の実施例を参照して以下に説明するように、この発明による接触構造の金属ピンを設けることもできる。図６にはさらに誘電体からなる被覆層１１及びその中に金属接触１２を備えたものが上面側に示されている。この金属接触１２は例えば通常のフォトマスク技術で形成される。この代わりに被覆層１１を先ず全面に設け、これを構造化することともできる。金属接触１２の金属はその後蒸着或いはスパッタによって形成される。その場合金属は導電路の金属に較べて低い融点を持つものが使用される。金属接触１２は、このデバイスに対して縦型に配置されるこの発明による他のデバイスの対応の金属ピンとの接続に使用される。この他の金属ピン８と金属接触１２との接続は加熱により行われる。接触構造のこの縦型接続のための反応温度が充分低く、存在する導電路及び金属層に対する負荷が小さく保たれるように、金属接触１２に対しては低い融点を持つ金属が用意される。導電路がアルミニウムからなる場合には金属接触１２の金属は例えばＡｕＩｎからなる。余分な金属、マスク材料或いはリフト、オフ、プロセスで使用された材料は除去される。付着層１６及び支持板１７は図７に示されるように設けられる。支持板１７はデバイスを安定化するために役立つ。基板はその場合その裏面から薄くされる。これはこの実施例では、支持板２０の半導体（シリコン）が絶縁層２２の材料（酸化物）に対して選択的に除去されることにより行われる。これは例えば湿式化学的エッチバックにより行われる。これにより図７に示すような構造が得られる。半導体ウェハは付着層１６及び支持板１７からなるこの安定化層と共にチップに分割される。個々のチップは予め用意された第一のチップ或いは複数個のチップのスタックに位置合わせされ、高い温度と圧力の下で固定される。この場合個々の金属接触１２と金属ピン８とはそれぞれ互いに１つの接続部を形成する。この接続はチップに分割する前に行うことも可能である。しかし、この場合機能の有効なチップの前もっての選別、従って歩留りの向上が不可能である。デバイスの上面側に他のデバイスが縦型に接続される前に、その上の付着層１６及び支持板１７は除去される。
互いに上下に重ねられたこの発明による半導体デバイスのスタックにおいて最下層面に対しては金属接触だけが上面側に作られ、基板は薄くされる必要はない。最上層面は金属ピン８だけを備え、即ち、この発明による接触構造は上面側に金属接触１２を持たない。その間に配置される半導体デバイスはそれぞれ上面側に金属接触を備えた接触構造を、下面側に薄くされた基板を突出した金属ピンを備える。
この発明による方法によれば、能動コンポーネント、即ち機能要素を伴わない半導体デバイスも実現される。このような半導体デバイスはその場合専ら互いに縦型に配置された他のデバイスとの導電接続に使用される。バイポーラトランジスタやメモリの製造技術のような他の技術を組み合わせることも可能である。対応のデバイスを製造するためにはこの対応のデバイスに対して層構造が実現され、それからこの発明による接触構造を前述のように備えなければならない。
図２の実施例においては、層構造と、例えば複数の金属化面（例えば多層金属層を備えたＣＭＯＳ）と、パッシベーション膜（例えば酸化物、窒化物）とを備え、そしてその場合パッシベーション膜は歩留り向上のための選別を行うことができるようにテストパッドを介して開放されている基板から出発している。図８には、例として基板１５にゲート金属層２４を備えたＦＥＴを形成するための半導体からなる層２１が示されている。多層とすることのできる中間層１３には少なくとも１つの金属面が形成されている。図８では最上層の金属面１は他の金属面の上にある。これらの個々の接触或いは導電路である。これらの他の金属面２の下側のものは既にこの発明による接触構造の金属ピン８を備えている。この金属ピン８は例えば前述の実施例におけるように作られる。今説明した製造方法においては他の金属ピンは後から作られ、これにより既に存在しなお接続されるべき金属面３がこの発明による接触構造に共に形成される。デバイスの表面が充分な平坦性を備えていないときは、中間層１３に誘電体からなる平坦化層４（例えばＰＥＣＶＤにより析出された酸化物）が設けられる。場合によってはそのために平坦化するエッチバックが必要である。図８の構造から出発して、左側に（矢印１８）縦型接続のための金属ピン８が作られる。このためにはマスクが例えばフォト技術で設けられ、中間層１３が場合によってはマスク開口内の平坦化層４を含めて接続されるべき金属面３の金属に対して選択的に除去される。次に金属は中間層１３の物質に対して選択的に同様にエッチングされる。このようにして金属ピンに対して設けられる円筒状の部分の上部が得られる。その内側は、次の工程で基板１５の半導体（シリコン）を接続されるべき金属面３からの金属による汚染から保護するために、パッシベーション膜５（図９参照）を備える（例えば導電的にドープされたポリシリコン）。パッシベーション膜５は中間層１３もしくは平坦化層４の表面において及びエッチングされた領域の底部において異方性エッチングにより除去される。中間層１３の物質（例えば酸化物）は基板１５のシリコンに対して異方性かつ選択的に基板１５の上面までエッチングされる。その後で基板１５を、基板１５の予定の残りの厚さ及び基板の下側から後に突出する金属ピンの部分の長さから生ずる特定の深さまでエッチングする。図１０に示されるように、エッチングで作られた開口に誘電体６（例えばＰＥＣＶＤにより酸化物）が形成され、異方性にその表面及びエッチングされた領域の底の上において除去される。この誘電体６はそれから図１１のように接続されるべき金属面３の範囲において除去される。これは例えば、エッチングされた開口が部分的に、即ち接続されるべき金属面３の下側の高さまで例えばレジストからなるマスク７で満たされ、等方性エッチングでこのマスク７の上にある範囲の、この誘電体６の物質、例えば酸化物が除去されることによって行われる。続いてこのマスク７も同様に除去される。図１１に示されるように、誘電体６はエッチングされた開口の下側の部分に基板１５の物質及びその上にある層構造に対する金属ピン８の絶縁として存在する。金属ピン８と接続されるべき金属面３との接触は、誘電体６から露出されている導電パッシベーション膜５によって可能となる。エッチングされた開口はその後金属ピン８の金属で満たされ、これは例えば、タングステンを全面にＣＶＤにより析出し、表面のタングステンをエッチバックすることにより行われる。
この発明による金属ピン８からなる接触構造が、図１２に示されるように、デバイスの下側部分に作られた後、金属接触１２が上面側に他のデバイスの金属ピンとの縦型接続のために作られる。上側の金属面１は図１２の右側において（矢印１９参照）このような金属接触１２を備えられる。このために例えば誘電体からなる被覆層１１が全面に形成され、平坦化される。それからフォト技術やリフトオフ技術のような金属接触の製造のための通常の方法で製造が続けられる。被覆層１１の物質は作られるべき金属接触１２の範囲において除去され、金属が蒸着或いはスパッタにより析出される。前述の実施例の場合のように導電路に対して低い融点を持つ金属が析出される。表面のマスク及び余分の金属は除去される。平坦な表面は付着層１６及び支持板１７を設けることによって安定化される。
基板１５は次に、半導体物質を、例えば化学的機械研磨（ＣＭＰ）によりエッチバックすることにより、金属ピン８の下端が露出するまで、その裏面が薄くされる。この状態に達したことは、例えば、化学的機械研磨の際の摩擦が変化することで認識できる。基板１５の物質はさらになお金属ピンに対して選択的に、金属ピン８の端部が予定通りに基板１５の下側を突出するまでエッチバックされる（図１３参照）。この実施例においてもこの最後の工程は、多層基板を使用することによって簡単化される。層構造を備えた上側の半導体層と半導体からなる本来の支持板との間には中間層（例えば酸化物）が存在し、これに関して支持板の半導体物質（例えばシリコン）が選択的にエッチングされる。それから金属ピン８は、最後の工程で基板の支持板のみが完全にかつ中間層に関して選択的に除去される必要がある程度に支持板の中に突出するように作られる。通常の薄い絶縁層を備えたＳＯＩ基板の代わりに、この発明によるデバイスに対してはずっと厚い絶縁層を備えた特別に作られた３層基板が、機能要素を備えた層構造が縦型にその下に配置されたその他のデバイスの表面層から充分に絶縁されることを保証するために使用される。
半導体デバイスのその他の加工、チップへの分割及び他のデバイスとの縦型接続は最初に述べた実施例の場合のように行われる。金属ピン８のためにエッチングで開口されたホールの側壁におけるパッシベーション膜５及び誘電体６は第一の実施例の製造方法においても適用され得る。この第一の実施例においては金属ピン８は第二の実施例の場合に類似して誘電体層及び導電路１０を形成した後に初めて作られる。他のデバイスの金属ピン８への接続のための上側の金属接触の製造は最後に初めて最上層の金属面で行うのがよい。金属ピン８は、この上側の金属面における金属ピン８のために予定された部分に導電路が或いは個々の金属接触が交差していないで、これらの層の対応の誘電体を通してのみエッチングされなければならないときには、他の上側の金属面を通しても作られる。この発明による接触構造の形成はこのようにしてデバイスのその都度の層構造に適合され、製造プロセスがそれに応じて最適化される。なお請求の範囲の意味での層構造とはそれぞれ半導体層及び／又は導電性にドープされた半導体材料からなる接触層を備えた金属面、導電路及び／又は個々の金属接触からなる任意の層構造と解釈される。導電領域はそれぞれ互いに絶縁性誘電体によって隔てられている。製造技術を簡単化するために、互いに縦型に接続される半導体デバイスは同一構造に構成され、回路接続はこの発明による接触構造の特別な構成により得られるものとされる。各デバイスはその場合縦型に接続される際接触構造に基づいて所定の方法で接続される機能要素を含む。平坦化或いは被覆層とはそれぞれ、デバイスの上面を平坦化する最上層の誘電体層或いは誘電体層の最上部分と解釈される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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