(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
第１乃至第４ピンと、
ウェハバーンインテスト時、前記第１乃至第３ピンに印加される信号を論理組合して前記メモリセルアレイの複数本のワードラインを選択的に活性化させるワードライン選択手段と、
ウェハバーンインテスト時、前記第４ピンに印加される信号に応答して前記メモリセルアレイに対する書込み動作及び前記メモリセルアレイからの読出し動作を制御する書込み／読出し制御手段とを具備し、
前記書込み／読出し制御手段は、書込み動作時には、前記第４ピンに印加される信号に応答して等化信号を第１の論理状態として等化回路の等化トランジスタをターンオンさせることにより、この等化トランジスタを通じてビット線プリチャージ電圧（ＶＢＬ電圧）によりメモリセルが書込まれるように制御し、読出し動作時には、前記第４ピンに印加される信号に応答して等化信号を第２の論理状態として等化回路の等化トランジスタをターンオフさせるように制御することを特徴とする半導体メモリ装置。
【請求項２】
第５ピンと、
ウェハバーンインテスト時、前記第５ピンに印加される信号に応答して前記メモリセルアレイの感知増幅器をイネーブルまたはディスエーブルさせる感知増幅器制御手段と
をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ワードライン選択手段は、
前記第１乃至第３ピンに印加される信号を論理組合して制御信号を発生する制御信号発生手段と、
前記制御信号に応答して前記ワードラインに対応するアドレス信号の中から選択されるアドレス信号を活性化させるアドレスデコーディング手段と
を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に半導体メモリ装置に対するウェハバーンインテスト(Wafer Burn-In Test)スキームに関する。
【０００２】
【従来の技術】
半導体装置の信頼性を検証するために一般にウェハバーンイン方法が使われる。ウェハバーンイン方法は、高い温度条件で半導体装置に通常の動作電圧より高い電圧、即ちストレスを印加することによって半導体装置の内部から発生するであろう多様な不良をウェハ状態でテストする方法である。従って、半導体装置はウェハバーンインを行うためのテスト回路を内部に含んでいる。
【０００３】
特に、半導体メモリ装置では従来のウェハバーンイン方法として、書込み動作時には、多数本のワードラインのうち奇数番目のワードライン、または偶数番目のワードラインを選択し、選択されたワードラインにストレスを印加してメモリセルにデータを書込む方法、トゥルー(True)セルまたはコンプリメント(Complement)セルに対応するワードラインを選択し、選択されたワードラインにストレスを印加してデータを書込む方法が使われる。一方、読出し動作時には、全てのワードラインを選択し、選択されたワードラインにストレスを印加してメモリセルからデータを読出す方法が使われる。
【０００４】
図１は従来のウェハバーンインスキームを有する半導体メモリ装置のブロック図である。
図１を参照すれば、従来のウェハバーンインスキームを有する半導体メモリ装置は、メモリセルアレイ101 と、ウェハバーンインイネーブル信号発生手段103 と、ワードライン選択手段105 と、書込み／読出し制御手段107 、及び感知増幅器制御手段109 を具備する。ワードライン選択手段105 は制御信号発生手段105aとアドレスデコーディング手段105bとから構成されている。
【０００５】
図２は図１に示されたウェハバーンインイネーブル信号発生手段103 の回路図である。
図３は図１に示された制御信号発生手段105aの回路図であり、図４は図１に示されたアドレスデコーディング手段105bの回路図である。図５は図１に示された書込み／読出し制御手段107 の回路図である。
【０００６】
図１乃至図５を参照すれば、従来のウェハバーンインスキームを有する半導体メモリ装置では、ウェハバーンインテスト時ピンWBE に論理“ハイ”信号が印加される時、ウェハバーンインイネーブル信号発生手段103 がウェハバーンインイネーブル信号PWBEを論理“ハイ”に活性化させる。ワードライン選択手段105 は、前記ウェハバーンインイネーブル信号PWBEが論理“ハイ”に活性化された状態で４本のピンA0乃至A3に印加される信号に応答してメモリセルアレイ101 の複数本のワードラインWL0 乃至WLn を選択的に活性化させる。換言すれば、制御信号発生手段105aが前記４本のピンA0乃至A3に印加される信号に対応する制御信号PWBE0B乃至PWBE3Bを発生し、アドレスデコーディング手段105bは前記制御信号PWBE0B乃至PWBE3Bに応答してメモリセルアレイ101 のワードラインWL0 乃至WLn に対応するアドレス信号RA0B1B乃至RA01のうち選択されるアドレス信号を活性化させる。この際、アドレス信号RAiBjB乃至RAij（ｉ＝１、２、... 、ｊ＝２、３、...)は前記ウェハバーンインイネーブル信号PWBEが論理“ハイ”なので全て論理“ハイ”に活性化されている。
【０００７】
例えば、ウェハバーンインテスト時、前記メモリセルアレイ101 のワードラインWL0 乃至Wln のうち偶数番目のワードラインを選択して活性化させようとする場合には、前記４本のピンA0乃至A3に１、０、１、０が印加されることにより、前記制御信号PWBE0B乃至PWBE3Bが０、１、０、１となり、これにより前記アドレス信号RA0B1B乃至RA01は１、０、１、０となる。一方、前記メモリセルアレイ101 のワードラインWL0 乃至Wln のうち奇数番目のワードラインを選択して活性化させようとする場合には、前記４本のピンA0乃至A3に０、１、０、１が印加されることにより、前記制御信号PWBE0B乃至PWBE3Bが１、０、１、０となり、これにより前記アドレス信号RA0B1B乃至RA01は０、１、０、１となる。これに対して、前記メモリセルアレイ101 のワードラインWL0 乃至WLn を全て選択して活性化させようとする場合には、前記４本のピンA0乃至A3に１、１、１、１が印加されることにより、前記制御信号PWBE0B乃至PWBE3Bが０、０、０、０となり、これにより前記アドレス信号RA0B1B乃至RA01は１、１、１、１となる。
【０００８】
次に、ウェハバーンインテスト時、前記メモリセルアレイ101 のワードラインWL0 乃至Wln のうち奇数番目または偶数番目ワードラインを活性化させた後、書込み動作を行おうとする場合には、前記制御信号PWBE0B乃至PWBE3Bのうち常に二つが論理“ハイ”なので、前記書込み／読出し制御手段107 の出力PEQiB 、即ち等化信号が論理“ハイ”となる。これにより、前記メモリセルアレイ101 の所定のビットライン対を等化させるための等化トランジスタ1203a 乃至1203c(図12参照) がターンオンされ、この等化トランジスタを通じてVBL 電圧レベルが所定のメモリセルに書込まれることになる。
【０００９】
【発明が解決しようとする課題】
しかし、上記従来のウェハバーンインスキームを有する半導体メモリ装置では、ウェハバーンインテスト時前記メモリセルアレイ101 の全てのワードラインWL0 乃至WLn を活性化させた後、書込み動作を行おうとする場合には、即ち全てのセル(All Cell)に対して書込み動作を行おうとする場合には、前記制御信号PWBE0B乃至PWBE3Bが全て論理“ロー”なので、前記書込み／読出し制御手段107 の出力PEQiB は論理“ロー”となる。これにより、前記等化トランジスタ1203a 乃至1203c(図12参照）がターンオフされるため、全てのセル(All Cell)に対する書込み動作が不可能である。
【００１０】
また、ウェハバーンインテスト時、読出し動作を行おうとする場合には、ピンA4に論理“ハイ”信号が印加され、これにより感知増幅器制御手段109 が感知増幅器イネーブル信号PSE を論理“ハイ”に活性化させてメモリセルアレイ101 の感知増幅器をイネーブルさせることにより読出し動作が可能になる。上記従来のウェハバーンインスキームを有する半導体メモリ装置では、前記メモリセルアレイ101 のワードラインWL0 乃至WLn を活性化させて全てのセルに対して読出し動作が行われる。換言すれば、ウェハバーンインテスト時読出し動作を行う場合には、前記ワードラインWL0 乃至WLn を全て選択して活性化させるために４本のピンA0乃至A3に１、１、１、１が印加され、これにより制御信号PWBE0B乃至PWBE3Bが0 、0 、0 、0 となる。従って、アドレス信号RA0B1B乃至RA01は１、１、１、１となって前記ワードラインWL0 乃至WLn が全て選択されて活性化される。この際、前記制御信号PWBE0B乃至PWBE3Bが全て論理“ロー”なので書込み／読出し制御手段107 の出力PEQiB 、即ち等化信号は論理“ロー”となり、これにより等化トランジスタ1203a 乃至1203c(図１２参照) がターンオフされることによって読出し動作が可能になる。
【００１１】
ところが上記従来のウェハバーンインスキームを有する半導体メモリ装置では、ウェハバーンインテストの読出し動作時、前記出力PEQiB が論理“ロー”となる時点が遅くなる場合、ワードライン活性化時メモリセルの電荷分配が保障できないため、読出し動作の失敗(Fail)の可能性がある。
【００１２】
従って、本発明の目的は、ウェハバーンインテスト時、制御ピンの数が増加しない状態で全てのセルに対した書込み動作が可能で、かつ読出し動作時に等化信号による読出し動作の失敗を防止しうる半導体メモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、メモリセルアレイと、第１乃至第４ピンと、ウェハバーンインテスト時、前記第１乃至第３ピンに印加される信号を論理組合して前記メモリセルアレイの複数本のワードラインを選択的に活性化させるワードライン選択手段と、ウェハバーンインテスト時、前記第４ピンに印加される信号に応答して前記メモリセルアレイに対する書込み動作及び前記メモリセルアレイからの読出し動作を制御する書込み／読出し制御手段とを具備することを特徴とする。
【００１４】
前記本発明に係る半導体メモリ装置は、第５ピンと、ウェハバーンインテスト時、前記第５ピンに印加される信号に応答して前記メモリセルアレイの感知増幅器をイネーブルまたはディスエーブルさせる感知増幅器制御手段とをさらに具備することができる。
【００１５】
前記ワードライン選択手段は、制御信号発生手段とアドレスデコーディング手段とを含むことが望ましい。制御信号発生手段は前記第１乃至第３ピンに印加される信号を論理組合して制御信号を発生する。アドレスデコーディング手段は前記制御信号に応答して前記ワードラインに対応するアドレス信号の中から選択されるアドレス信号を活性化させる。
【００１６】
【発明の実施の形態】
以下、添付された図面に基づき本発明の望ましい実施の形態を詳細に説明する。
だだし、以下の実施の形態は一具体例にすぎない。本発明は以下の実施の形態に限定されず、本発明の思想の範囲内で当業者により各種の変形が可能なのは自明である。
図６を参照すれば、本発明の実施の形態に係る半導体メモリ装置は、メモリセルアレイ601 と、ウェハバーンインイネーブル信号発生手段603 と、ワードライン選択手段605 と、書込み／読出し制御手段607 と、感知増幅器制御手段609 とを具備する。
【００１７】
前記ウェハバーンインイネーブル信号発生手段603 は、ウェハバーンインテスト時ピンWBE に印加される信号に応答してウェハバーンインイネーブル信号PWBEを発生する。前記ワードライン選択手段605 は、ウェハバーンインテスト時３本のピン、即ち第１乃至第３ピンA0、A1、A2に印加される信号を論理組合して前記メモリセルアレイ601 の複数本のワードラインWL0 乃至WLn を選択的に活性化させる。前記書込み／読出し制御手段607 は、ウェハバーンインテスト時第４ピンA3に印加される信号に応答して前記メモリセルアレイ601 に対する書込み動作及び前記メモリセルアレイ601 からの読出し動作を制御する。前記感知増幅器制御手段609 は、ウェハバーンインテスト時第５ピンA4に印加される信号に応答して前記メモリセルアレイ601 の感知増幅器をイネーブルまたはディスエーブルさせる。
【００１８】
前記ワードライン選択手段605 は制御信号発生手段605aとアドレスデコーディング手段605bを含む。制御信号発生手段605aは、前記第１乃至第３ピンA0、A1、A2に印加される信号を論理組合して制御信号PWBE0B乃至PWBE3Bを発生する。アドレスデコーディング手段605bは、前記制御信号PWBE0B乃至PWBE3Bに応答して前記ワードラインWL0 乃至WLn に対応するアドレス信号RA0B1B乃至RA01、RAiBjB乃至RAij、i=1,2,... 、j=2,3,... のうち選択されるアドレス信号を活性化させる。
【００１９】
図７は図６に示されたウェハバーンインイネーブル信号発生手段603 の回路図である。
図７を参照すれば、ウェハバーンインイネーブル信号発生手段603 は、インバータ701 、703 とプルダウントランジスタ705 、707 を含んで構成される。WBE は図６に示されたピンを示し、PWBEは図６に示されたウェハバーンインイネーブル信号を示す。必要に応じてウェハバーンインイネーブル信号発生手段603 は他の論理ゲートで構成されることもある。
このようなウェハバーンインイネーブル信号発生手段603 は、ウェハバーンインテスト時ピンWBE に論理“ハイ”信号が印加される時、出力信号のウェハバーンインイネーブル信号PWBEを論理“ハイ”に活性化させる。
【００２０】
図８は図６に示された制御信号発生手段605aの回路図である。
図８を参照すれば、制御信号発生手段605aは、インバータ801 、803 、805 、827 、831 、833 、837 、839 、843 、845 、849 、851 と、NANDゲート807 、811 、815 、819 、823 、及びNOR ゲート809 、813 、817 、821 、825 、829 、835 、841 、847 を含んで構成される。A0、A1、A2は図６に示された第１乃至第３ピンを示す。PWBEE 、PWBEO 、PWBEC 、PWBET 、PWBEALL は図６に示されたメモリセルアレイ601 のワードラインWL0 乃至Wln のうち偶数番目のワードラインWL0,WL2,... を選択するための制御信号、奇数番目のワードラインWL1,WL3,... を選択するための制御信号、コンプリメントセルに対応するワードラインWL0,WL3,... を選択するための制御信号、トゥルセルに対応するワードラインWL1,WL2,... を選択するための制御信号、全てのワードラインWL0 乃至WLn を選択するための制御信号を示す。PWBE0B乃至PWBE3Bは図６に示された制御信号を示す。必要に応じて制御信号発生手段605aは他の論理ゲートで構成されることもある。
【００２１】
図９は図６に示されたアドレスデコーディング手段605bの回路図である。
図９を参照すれば、アドレスデコーディング手段605bは、伝送ゲート901 、917 、933 、949 と、インバータ903 、905 、915 、919 、921 、931 、935 、937 、947 、951 、953 、963 、965 と、NANDゲート907 、909 、911 、913 、923 、925 、927 、929 、939 、941 、943 、945 、955 、957 、959 、961 を含んで構成される。
PWBE0B乃至PWBE3Bは図６に示された制御信号を示す。RA0B1B乃至RA01、RAiBjB乃至RAij(i=1,2,...,j=2,3,...) は図６に示されたアドレス信号を示す。RA0 、RA1 、RAi(i=1,2,...)、RAj(j=2,3,...)は正常動作時半導体メモリ装置の外部から印加されるアドレスの各ビットを示す。PRAE、PRTRは正常動作時用いられる信号である。必要に応じてアドレスデコーディング手段605bは他の論理ゲートで構成されることもある。
【００２２】
図10は図６に示された書込み／読出し制御手段607 の回路図である。
図10を参照すれば、書込み／読出し制御手段607 は、インバータ1001、1005、1011、1017、1019と、NOR ゲート1003と、NANDゲート1013、1015と、プルダウントランジスタ1007、1009とを含んで構成される。A3は図６に示された第４ピンを示す。DRA910は正常動作時用いられる信号である。PEQiB は図６に示された書込み／読出し制御手段607 の出力、即ち等化信号を示す。必要に応じて書込み／読出し制御手段607 は他の論理ゲートで構成されることもある。
【００２３】
図11は図６に示された感知増幅器制御手段609 の回路図である。
図11を参照すれば、感知増幅器制御手段609 は、インバータ1103、1105、1107、1109、1111、1119、1121、1123、1125、1127、1131と、NOR ゲート1115、1117と、NANDゲート1101、1113、1129とを含んで構成される。A4は図６に示された第５ピンを示す。PRABLS、PRAR01は正常動作時用いられる信号である。PSE は図６に示された感知増幅器制御手段609 の出力、即ち感知増幅器イネーブル信号を示す。
【００２４】
図12は図６に示されたメモリセルアレイ601 のデータセンシング回路の回路図である。
図12に示されたデータセンシング回路は通常の回路であって、メモリセル1201、1217、ビットライン対BLi 、BLiB、BLj 、BLjB、等化回路1203、1215、分離部1205、1213、感知増幅器1207、1211、カラム選択部1209を含んで構成される。
【００２５】
以下、図６乃至図12に基づいてウェハバーンインテスト時の上記本発明の実施の形態に係る半導体メモリ装置の動作を詳しく説明する。
上記半導体メモリ装置では、ウェハバーンインテスト時ピンWBE に論理“ハイ”信号が印加される時、ウェハバーンインイネーブル信号発生手段603 がウェハバーンインイネーブル信号PWBEを論理“ハイ”に活性化させる。
ワードライン選択手段605 は、前記ウェハバーンインイネーブル信号PWBEが論理“ハイ”に活性化された状態で３本のピンA0乃至A2に印加される信号に応答してメモリセルアレイ601 の複数本のワードラインWL0 乃至WLn を選択的に活性化させる。
例えば、ウェハバーンインテスト時、即ち前記ウェハバーンインイネーブル信号PWBEが論理“ハイ”の時前記メモリセルアレイ601 のワードラインWL0 乃至Wln のうち偶数番目のワードラインを活性化させて書込み動作を行おうとする場合には、３本のピン、即ち前記第１乃至第３ピンA0、A1、A2に０、０、０が印加される。これにより、図８の回路において制御信号PWBEE 、PWBEO 、PWBEC 、PWBET 、PWBEALL が１、０、０、０、０となり、かつ制御信号PWBE0B乃至PWBE3Bが０、１、０、１となり、図９の回路においてアドレス信号RA0B1B乃至RA01は１、０、１、０となる。従って、図６に示されたメモリセルアレイ601 のワードラインWL0 乃至Wln のうち偶数番目のワードラインWL0 、WL2,... が選択されて活性化される。
【００２６】
ウェハバーンインテスト時、メモリセルアレイ601 のワードラインWL0 乃至Wln のうち奇数番目のワードラインを活性化させて書込み動作を行おうとする場合には、前記第１乃至第３ピンA0、A1、A2に１、０、０が印加される。これにより、図８の回路において、制御信号PWBEE 、PWBEO 、PWBEC 、PWBET 、PWBEALL が０、１、０、０、０となり、かつ制御信号PWBE0B乃至PWBE3Bが１、０、１、０となり、図９の回路においてアドレス信号RA0B1B乃至RA01は０、１、０、１となる。従って、図６に示されたメモリセルアレイ601 のワードラインWL０乃至Wln のうち奇数番目のワードラインWL1,WL3,... が選択されて活性化される。
【００２７】
ウェハバーンインテスト時、メモリセルアレイ601 のワードラインWL0 乃至Wln のうちコンプリメントセルに対応するワードラインを活性化させて書込み動作を行おうとする場合には、前記第１乃至第３ピンA0、A1、A2に０、１、０が印加される。これにより、図８の回路において制御信号PWBEE 、PWBEO 、PWBEC 、PWBET 、PWBEALL が０、０、１、０、０となり、かつ制御信号PWBE0B乃至PWBE3Bが０、１、１、０となり、図９の回路においてアドレス信号RA0B1B乃至RA01は１、０、０、１となる。従って、図６に示されたメモリセルアレイ601 のワードラインWL0 乃至Wln のうちコンプリメントセルに対応するワードラインWL0,WL3,... が選択されて活性化される。
【００２８】
ウェハバーンインテスト時、メモリセルアレイ601 のワードラインWL0 乃至Wln のうちトゥルセルに対応するワードラインを活性化させて書込み動作を行おうとする場合には、前記第１乃至第３ピンA0、A1、A2に０、１、１が印加される。これにより、図８の回路において制御信号PWBEE 、PWBEO 、PWBEC 、PWBET 、PWBEALL が０、０、０、１、０となり、かつ制御信号PWBE0B乃至PWBE3Bが１、０、０、１となり、図９の回路においてアドレス信号RA0B1B乃至RA01は０、１、１、０となる。従って、図６に示されたメモリセルアレイ601 のワードラインWL0 乃至Wln のうちトゥルセルに対応するワードラインWL1,WL2,... が選択されて活性化される。
【００２９】
ウェハバーンインテスト時、メモリセルアレイ601 の全てのワードラインWL0 乃至WLn を活性化させて書込み動作を行おうとする場合には、前記第１乃至第３ピンA0、A1、A2に１、１、１が印加される。これにより、図８の回路において制御信号PWBEE 、PWBEO 、PWBEC 、PWBET 、PWBEALL が０、０、０、０、１となり、かつ制御信号PWBE0B乃至PWBE3Bが０、０、０、０となり、図９の回路においてアドレス信号RA0B1B乃至RA01は１、１、１、１となる。従って、図６に示されたメモリセルアレイ601 の全てのワードラインWL0 乃至WLn が選択されて活性化される。
【００３０】
また、ウェハバーンインテスト時、書込み動作を行おうとする場合には、第４ピンA3に論理"0" を印加するか、または第４ピンA3をフローティングさせる。これにより、図10の回路において等化信号PEQiB が論理"1" となる。従って、図12に示された等化回路1203の等化トランジスタ1203a 乃至1203c がターンオンされ、この等化トランジスタ1203a 乃至1203c を通じてVBL 電圧レベルが活性化されたワードラインに接続された所定のメモリセルに書込まれることになる。
【００３１】
つまり、上述した本発明の実施の形態に係る半導体メモリ装置では、ウェハバーンインテスト時、第４ピンA3に論理"0" を印加するか、または第４ピンA3をフローティングさせることによって書込み動作が可能となる。特に、従来の技術とは異なって全てのセルに対した書込み動作も可能となる。
【００３２】
一方、ウェハバーンインテスト時、読出し動作を行おうとする場合には、前記第４ピンA3に論理"1" を印加し、かつ第５ピンA4に論理"1" を印加する。これにより、図10の回路において等化信号PEQiB が論理"0" となり、図11の回路において感知増幅器イネーブル信号PSE が論理"1" となる。従って、図12に示された等化回路1203の等化トランジスタ1203a 乃至1203c がターンオフされて所定の回路を通じて図12に示された感知増幅器1207、1211がイネーブルされ読出し動作が可能になる。
【００３３】
読出し動作は全てのセルに対して行われる。即ち、メモリセルアレイ601 のワードラインWL0 乃至WLn を全て選択して活性化させ、全てのセルに対して読出し動作が行われる。換言すれば、ウェハバーンインテスト時に読出し動作を行う場合には、前記ワードラインWL0 乃至WLn を全て選択して活性化させるために前記第１乃至第３ピンA0、A1、A2に１、１、１が印加される。これにより、図８の回路において制御信号PWBEE 、PWBEO 、PWBEC 、PWBET 、PWBEALL が０、０、０、０、１となり、かつ制御信号PWBE0B乃至PWBE3Bが０、０、０、０となり、図９の回路においてアドレス信号RA0B1B乃至RA01は１、１、１、１となる。従って、図６に示されたメモリセルアレイ601 の全てのワードラインWL0 乃至WLn が選択されて活性化される。
【００３４】
【発明の効果】
以上詳細に説明したように本発明に係る半導体メモリ装置によれば、ウェハバーンインテスト時、制御ピンの数が増えない状態で、全てのセルに対した書込み動作が可能となる。また、ウェハバーンインテストの読出し動作時等化信号を外部から制御でき、これにより等化信号による読出し動作の失敗を防止しうる。
【図面の簡単な説明】
【図１】従来のウェハバーンインスキームを有する半導体メモリ装置のブロック図。
【図２】図１に示されたウェハバーンインイネーブル信号発生手段の回路図。
【図３】図１に示された制御信号発生手段の回路図。
【図４】図１に示されたアドレスデコーディング手段の回路図。
【図５】図１に示された書込み／読出し制御手段の回路図。
【図６】本発明に係る半導体メモリ装置の実施の形態を示すブロック図。
【図７】図６に示されたウェハバーンインイネーブル信号発生手段の回路図。
【図８】図６に示された制御信号発生手段の回路図。
【図９】図６に示されたアドレスデコーディング手段の回路図。
【図１０】図６に示された書込み／読出し制御手段の回路図。
【図１１】図６に示された感知増幅器制御手段の回路図。
【図１２】図６に示されたメモリセルアレイのデータセンシング回路の回路図。
【符号の説明】
601     メモリセルアレイ
603     ウェハバーンインイネーブル信号発生手段
605     ワードライン選択手段
605a    制御信号発生手段
605b    アドレスデコーディング手段
607     書込み／読出し制御手段
609     感知増幅器制御手段
A0〜A2    第１乃至第３ピン
A3    第４ピン
A4    第５ピン
【図１】
0003718085.tif 000002
【図２】
0003718085.tif 000003
【図３】
0003718085.tif 000004
【図４】
0003718085.tif 000005
【図５】
0003718085.tif 000006
【図６】
0003718085.tif 000007
【図７】
0003718085.tif 000008
【図８】
0003718085.tif 000009
【図９】
0003718085.tif 000010
【図１０】
0003718085.tif 000011
【図１１】
0003718085.tif 000012
【図１２】
0003718085.tif 000013