(57)【特許請求の範囲】
【請求項１】
基本素子の形成を行った後、配線の積層工程を複数回行って半導体集積回路を製造する方法において、
少くとも１つ以上の途中の積層工程で配線接続された１以上の基本素子やサブ回路の配線にテストパターンを入力し、出力される応答信号により機能試験を行う試験工程を有することを特徴とする半導体集積回路製造方法。
【請求項２】
請求項１記載の半導体集積回路製造方法において、
上記試験工程は、配線接続された１以上の基本素子やサブ回路の試験を行う第１の試験工程と、その第１の試験工程の後の配線積層工程に基づき上記基本素子やサブ回路間の配線に対する配線接続試験を行う第２の試験工程を有することを特徴とする半導体集積回路製造方法。
【請求項３】
請求項１記載の半導体集積回路製造方法において、
上記試験工程の後、次の積層工程に移る前に、積層面を平坦化する平坦化工程を有することを特徴とする半導体集積回路製造方法。
【請求項４】
請求項１記載の半導体集積回路製造方法において、
上記試験工程においてテスト容易化設計技術の試験回路を用いて上記半導体集積回路の試験をおこなった後、上記試験工程でもちいたテスト容易化設計技術の試験回路への配線を削除する工程を有することを特徴とする半導体集積回路製造方法。
【請求項５】
請求項１記載の半導体集積回路製造方法において、
積層工程が終ると所定の工程が終了したか否かを確認し、上記所定の工程が終了したことを確認すると上記試験工程に移り、所定の工程が終了していないと次の積層工程に移るステップと、上記試験工程が終了すると半導体集積回路の製造工程が終了したか否かを確認し、終了していない場合は次の積層工程に移るステップとを有することを特徴とする半導体集積回路製造方法。
【請求項６】
請求項１記載の半導体集積回路製造方法において、
積層工程が終ると所定の工程が終了したか否かを確認し、上記所定の工程が終了したことを確認するとそれまでに形成、配線接続された複数の基本素子やサブ回路の試験過程（第１試験工程）に移り、所定の工程が終了していないと次の積層工程に移るステップと、
上記第１試験工程が終了すると次の配線積層工程に移るステップと、
その後所定の積層工程が終了したか否かを確認し、所定の積層工程が終了したことを確認すると、それまでに接続された複数のサブ回路間の複数の配線に対し配線接続試験を行う第２試験工程に移り、所定の積層工程が終了していないと次の積層工程に移るステップと、
上記第２試験工程が終了すると半導体集積回路の製造工程が終了したか否かを確認し、終了していないと上記第１試験工程後の次の積層工程に移るステップと、を有することを特徴とする半導体集積回路製造方法。
【請求項７】
請求項１記載の半導体集積回路製造方法において、
上記積層工程は、前半工程と、後半工程とよりなり、
上記積層工程の前半工程が終了すると所定の工程が終了したかを確認し、所定の工程が終了していなければ、その積層工程の後半工程に移り、所定の工程が終了したことを確認すると、上記試験工程に移るステップと、
上記試験工程が終了すると、上記積層工程の後半の工程に移るステップと、
上記積層工程の後半の工程が終了すると、半導体集積回路の製造工程が終了したか否かを確認し、終了していなければ次の積層工程の前半工程に移るステップとを有することを特徴とする半導体集積回路製造方法。
【請求項８】
請求項１記載の半導体集積回路製造方法において、
最終積層工程で最終的に配線接続された集積回路の最終機能試験を行う最終試験工程を有することを特徴とする半導体集積回路製造方法。
【請求項９】
請求項１記載の半導体集積回路製造方法において、
上記基本素子の形成後で上記配線の積層工程の前に、上記基本素子に対するパラメトリック試験を行う工程を有することを特徴とする半導体集積回路製造方法。
【発明の詳細な説明】
技術分野
この発明は、積層配線構造をもつ半導体集積回路を製造する方法に関する。
高集積化された半導体集積回路は、一般に基本素子を形成した後配線層を積み重ねて、各種の機能をもつサブ回路を複数構成する。
背景技術
図１に、複数のサブ回路をもつ半導体集積回路を示す。この半導体集積回路Ａは、複数のサブ回路Ｓ１，Ｓ２，…，Ｓｋ（図１の例ではｋ＝６）をもつ。サブ回路は、ＣＰＵやメモリ，ＤＳＰ，ＡＤ変換器，Ｉ／Ｏインターフェイスなど大規模な機能ブロックでもよいし、加算器や乗算器，マルチプレクサ，フリップフロップなどの比較的小規模または基本的なサブ回路でもよい。さらに、上記機能ブロックおよびサブ回路は、デジタル回路でもよいし、アナログ回路でもよいし、ミクスド信号回路でもよい。
また、この半導体集積回路Ａは、図２に示すように、複数（Ｎ層）の配線層からなる積層配線構造をもつ。最下層（第１配線）層は半導体基板に形成された基本素子（トランジスタ）どうしを配線接続し、図３に示すように基本論理ゲート、図示例ではＮＡＮＤゲート、インバータを構成する配線層であり、第１配線層の積層面には基本論理ゲートの入出力信号線が現れる。図中の点線枠内は基本素子であって第１配線層の積層面には現われていない。第２配線層は第１配線層で形成された基本論理ゲートどうしを配線接続し、例えば図４に示すように比較的小規模なサブ回路を構成する配線層であり、第２配線層の積層面にはサブ回路の入出力信号線が現れ、その回路を構成する論理ゲートやインバータなどは現われていない。第ｉ配線層
0003617831.tif 000002
は第（ｉ−１）配線層までに形成されたサブ回路どうしを配線接続し、より大規模なサブ回路を構成する配線層であり、第ｉ配線層の積層面にはより大規模なサブ回路の入出力信号線が現れる。最上層（第Ｎ配線層）は第Ｎ−１配線層で形成されたサブ回路（Ｓ１，Ｓ２，…，Ｓｋ）どうしを配線接続し半導体集積回路Ａを構成する配線層であり、第Ｎ配線層の積層面には図５に示すように半導体集積回路の入出力信号線のみが現れる。
各配線層を積層する工程は、図６に示すように行われる。まず図に示していないが、直前の工程が終了したもの、つまり基本素子を形成した基板、あるいは直前に形成された配線層上に図６（ａ）に示すようにＳｉＯ2 などの酸化物層１１が堆積され、その酸化物層１１に対し、その直下の配線又は基本素子との接続点に対し、光リソグラフィ法によりマスクを形成し、リアクティブイオンエッチング（ＲＩＥ）法により図６（ｂ）に示すように穴１２を開け、その穴１２に図６（ｃ）に示すように導電材例えばタングステンを埋込み接続部（Stub）１３を形成する。次に図６（ｄ）に示すようにＳｉＯ2 などの酸化物層１４を堆積し、その酸化物層１４に対し、配線されるべき部分に、光リソグラフィ法によるマスクとリアクティブイオンエッチング（ＲＩＥ）法により溝１５を図６（ｅ）に示すように形成し、次に図６（ｆ）に示すようにＡｌ，Ｗ，Ｃｕなどの金属層１６を形成し、その金属層１６を、化学的機械的研磨（chemical methanical polishing：ＣＭＰ）して酸化物層１４を露出させ、図６（ｇ）に示すように溝１５に埋込まれ、かつ接続部１３と接続された配線１７を形成する配線１７は接続部１３を通じて図に示していないその下の配線層の配線と接続される。
配線層を積層する工程としては、図７に示す方法もある。図６に示した場合と同様にして、図７（ａ）に示すように酸化物層１１に接続部１３を埋込んだ状態を作り、その後、図７（ｂ）に示すように金属層１６を全面に形成し、その金属層１６に対し、光リソグラフィ法とＲＩＥ法を施して、図７（ｃ）に示すように接続部１３と接続された配線１７を形成する。更に図７（ｄ）に示すように、酸化物層１８を全面に堆積し、その後、図７（ｅ）に示すようにＣＭＰにより酸化物層１８の表面を平坦化する。この場合は接続部１３を形成するために穴１２を形成する際に、下の配線層の配線に穴１２が達するように酸化物層１８にも穴１２を連続形成する。
以上のように積層配線構造をもつ半導体集積回路の製造方法を簡単に述べたが、従来の半導体集積回路の製造方法においては、その製造工程の途中において、それまでに構成された基本素子やサブ回路を試験することは行われていなかった。
つまり従来においては半導体集積回路チップの製造工程が終了した後、ウェハ状態ＩＣに対し、図８に示すようにチップのボンディングパッド（bondpads）にプローブをコンタクトさせ、外部から被試験回路の入力パッドにテストパターンを入力し、被試験回路の出力パッドにおける電圧応答信号、または、被試験回路の電源パッドの電流応答信号を観測することにより、半導体集積回路の試験がおこなわれていた（wafer probing，die sort）。あるいは、パッケージ状態ＩＣに対し、外部から被試験回路の入力端子（ピン）にテストパターンを入力し、被試験回路の出力端子（ピン）の電圧応答信号、または、被試験回路の電源端子（ピン）の電流応答信号を観測することにより、半導体集積回路の試験がおこなわれていた（package test or final test）。これらの試験を以下では最終試験と呼ぶ。
半導体集積回路の最終試験には、縮退故障試験、遅延故障試験、静止電源電流（ＩＤＤＱ，quiescent power supply current）試験、機能試験、全数試験などがもちいられる。縮退故障試験は、被試験回路内の信号線に縮退故障（信号線の論理信号値がある一定の値に固定してしまう故障、信号値が“０”に固定される故障を０縮退（Stuck-at 0）故障といい、信号値が“１”に固定される故障を１縮退（Stuck-at 1）故障という。）を仮定し、所定のテストパターンに対して故障の影響を被試験回路の出力端子の電圧信号で観測する方法である。遅延故障試験は、被試験回路内の信号伝搬経路（パス）または論理ゲートに遅延故障、つまり信号伝搬経路または論理ゲートを信号が伝搬するのに要する時間（遅延時間）が所定の値を超えて大きくまたは小さくなる故障（信号伝搬パスにおける遅延故障をパス遅延故障といい、論理ゲートにおける遅延故障をゲート遅延故障という。）を仮定し、所定のテストパターン系列に対して故障の影響を被試験回路の出力端子の電圧遷移信号で観測する方法である。静止電源電流試験は、被試験回路内における複数の信号線間の短絡故障や基本素子におけるリーク故障を仮定し、所定のテストパターンに対して故障の影響を被試験回路の電源端子の静止電流信号で観測する方法である。機能試験は、被試験回路の機能が正しく動作するか否かを試験する方法である。全数試験は、被試験回路の入力端子およびフリップフロップにおけるすべての信号値の組み合わせに対して、被試験回路の出力応答を試験する方法である。なお縮退故障試験、機能試験については、例えば、M.Abramovici, M.A.Breuer and A.D. Friedman, Digital Systems Testing and Testable Design, IEEE Press, New York, 1990.の第６，８章に記載され、遅延故障試験については、例えば、G.L. Smith, “Model for Delay Faults Based upon Paths,” Proceedings of IEEE International Test Conference, pp.342-349, 1985.やC.J.Lin and S.M.Reddy, “On Delay Fault Testing in Logic Circuits,” Transactions on Computer-Aided Design, CAD-6(5),pp.694-703,1987.に記載され、静止電源電流試験については、例えば、S.Chakravarty and P.J. Thadikaran, Intruduction to IDDQ Testing, Kluwer Academic Publichers, Boston, 1977.に記載され、過渡電源電流試験については、例えば、M.Sachdev, P.Jamssen. and V.Zieren, “Defect Detection with Transient Current Testing and its Potential for Deep Submicron ICs.” Proceedings of IEEE International Test Conference,pp.204-213,1998.やY.Min and Z.Li, “IDDT Testing versus IDDQ Testing,”Journal of Electronic Testing：Theory and Applications（JETTA）, Vol. 13, No. 1, pp.51-56, August 1998.に記載されている。
また、被試験回路の試験を容易にするために、被試験回路に自己試験機能を組み込む技術（BIST, built-in self test）や、回路の内部状態の可制御性および可観測性を向上するためのテストポイント挿入（test point insertion），スキャン設計技術（scan design），バウンダリスキャン（boundary scan）など、被試験回路に試験機能をあた得るテスト容易化設計技術ももちいられている。テスト容易化設計技術については、例えば、M.Abramovici, M.A.Breuer and A.D.Friedman, Digital Systems Testing and Tastable Design. IEEE Press, New York,1990.の第９，１０，１１章に記載されている。
しかし、回路の高集積化がすすみ、例えば、メモリ，ＭＰＵ，ＤＳＰ，Ｉ／Ｏインターフェイスなどが単一チップに集積されるシステムＬＳＩになると、縮退故障試験、遅延故障試験、静止電源電流試験では、試験対象となる故障の数が非常に大きくなり、これらすべての故障に対し実用的な時間で試験を行うことができない。また、全数試験は、内部のフリップフロップ数に対応する状態数が指数間数的に増加するため、試験を行うことは非常に困難である。さらに、回路規模が大きくなると、被試験回路の機能数が増加するため、被試験回路のすべての機能を試験するためのテストパターン数も膨大な量となる。
以上のように、最終試験により被試験回路の機能を試験するためには、多大な時間を必要とし、最終試験では試験コストが増大する。また、大規模な集積回路に対しては、回路内部の縮退故障や遅延故障、短絡故障すべてを試験対象とできないため、高い故障検出率を得ることができないという問題がある。
さらに、半導体集積回路の集積度の向上率に比べＩＣパッケージのピン数の増加率が小さいため、回路内部の信号線への外部からのアクセスは今後さらに困難化し、半導体集積回路の最終試験は非常に高コストとなる。
また、従来の最終試験により半導体集積回路を試験する方法は、製造工程における製造不良や機能不良の検出が不可能、不良を生じる危険性の高いサブシステムの同定が困難、システム性能を向上するためのシミュレーションやモデリングに使用可能なデバイスレベルあるいはサブシステムレベルでのデータ収集が困難などの問題がある。
一方、回路内部に試験回路を組み込むテスト容易化設計手法は、外部からのアクセスが不要であったり、外部からのアクセスを簡単にすることができ、被試験回路の試験を容易に行うことができるが、チップ面積のオーバーヘッドが大きい、試験回路により被試験半導体集積回路の性能が劣化する、故障検出率がそれ程向上しない、試験に時間がかかる、などの問題がある。
このため、大規模な半導体集積回路に対し、試験コストを低くできる試験方法、および、高い故障検出率を達成できる試験方法が要求されている。
この発明の目的は、積層配線構造をもつ半導体集積回路に対し、試験コストを低減できるまたは、被試験回路の故障検出率を向上できる半導体集積回路の製造方法を提供することにある。
発明の開示
この発明の方法によれば、基本素子を形成した後に、配線層を積層する工程（配線積層工程）を複数回繰返して、積層配線構造をもつ半導体集積回路を製造する方法において、複数の配線積層工程中の少くとも１以上の途中の配線積層工程までに配線接続された１以上のサブ回路を順次試験する試験工程を有することを特徴とする。
この方法によって、回路の試験コストを低減でき、回路内の故障検出率を向上することができ、故障のない半導体集積回路を製造することができる。
また、この発明の製造方法は、上記試験工程では、第１の試験工程においてそれまでの積層工程により配線接続された１以上のサブ回路の試験を行ない、以後の試験工程においては上記サブ回路間の配線接続試験を行うことが望ましい。
また、この発明の製造方法は、上記試験工程では、比較的初期の所定の積層段階の試験工程においてそれまでの積層工程により配線接続された比較的小規模な１以上のサブ回路の試験を行ない、以後の最終層における試験工程において最終的に配線接続された集積回路の最終機能試験を行うことが望ましい。
また、この発明の製造方法は、上記試験工程の後、つぎの積層工程に移る前に、積層面を平坦化するＣＭＰ（chemical mechanical polishing）平坦化工程を行うことが望ましい。
また、この発明の製造方法は、上記試験工程においてテスト容易化設計技術を用いて上記半導体集積回路の試験をおこなった後、上記試験工程で用いたテスト容易化設計技術の試験回路への配線を削除することが望ましい。
また、この発明の製造方法は、配線の積層工程が終了すると、所定の工程が終了したか否かを確認し、終了が確認されると上記試験工程に移り、終了が確認されないと次の積層工程に移るステップと、
上記試験工程が終了すると半導体集積回路の製造工程が終了したか否かを確認し、終了していないと次の積層工程に移るステップと、を有することが望ましい。
また、この発明の製造方法は、積層工程が終ると所定の工程が終了したか否かを確認し、終了していれば、上記所定の工程までに形成、配線接続された複数の基本素子やサブ回路の試験を行う第１試験工程に移り、終了していなければ次の積層工程に移るステップと、上記第１試験工程の後に次の積層工程に移るステップと、その第１試験工程後に所定の配線積層工程が終了したか否かを確認し、終了していれば上記所定の積層工程までに接続された複数のサブ回路間の複数の配線に対し配線接続試験を行う第２試験工程に移り、終了してなければ上記第１試験工程後の積層工程に移るステップと、半導体集積回路の製造工程が終了したか否かを確認し、終了していないと第１試験工程後の積層工程に移るステップとを有することが望ましい。
【図面の簡単な説明】
図１は複数のサブ回路をもつ半導体集積回路の機能ブロックを示す図である。
図２は複数のサブ回路をもつ半導体集積回路の積層配線構造を示す断面図である。
図３は第１配線層により形成される複数の基本論理ゲートと第１配線層の積層面に現れる信号線を示す図である。
図４は第２配線層により形成される複数のサブ回路と第２配線層の積層面に現れる信号線を示す図である。
図５は第Ｎ配線層により形成される半導体集積回路と第Ｎ配線層の積層面に現れる信号線を示す図である。
図６は配線工程のプロセスステップの一例を示す断面図である。
図７は配線工程のプロセスステップの別の一例を示す断面図である。
図８は従来の半導体集積回路試験方法を説明するための半導体集積回路の表面を示す図である。
図９はこの発明の半導体集積回路製造方法の要部である各配線層に対する試験方法を示す断面図である。
図１０はこの発明の半導体集積回路製造方法で製造される半導体集積回路の一例を示す図である。
図１１はこの発明の半導体集積回路製造方法で製造される１６ビットカウンタを示す図である。
図１２は１６ビットカウンタ製造途中で、サブ回路である４ビットカウンタが形成された状態を示す図である。
図１３はＤＦＴ回路をもつＶＣＯ回路の一例を示す図である。
図１４はこの発明の半導体集積回路製造方法により再構成されたＶＣＯ回路を示す図である。
図１５はＤＦＴ回路をもつデジタル集積回路の一例を示す図である。
図１６はこの発明の半導体集積回路製造方法により再構成された図１５と対応するデジタル集積回路を示す図である。
図１７はこの発明の半導体集積回路製造方法の処理手順を示すフローチャートである。
図１８はこの発明の半導体集積回路製造方法の別の処理手順を示すフローチャートである。
図１９はこの発明の半導体集積回路製造方法のさらに別の処理手順を示すフローチャートである。
図２０はこの発明の半導体集積回路製造方法のさらに別の処理手順を示すフローチャートである。
図２１はこの発明の半導体集積回路製造方法のさらに別の処理手順を示すフローチャートである。
図２２はこの発明の半導体集積回路製造方法のさらに別の処理手順を示すフローチャートである。
発明を実施するための最良の形態
この発明の半導体集積回路製造方法によれば、所定の途中の積層工程後、又はその途中でプローブカード等のプロービング手段を用いて積層面に現れた信号線にプローブをコンタクトすることにより試験をする。例えば図９（Ａ）に示すように第１配線層の積層面では基本論理ゲート単位での試験、図９（Ｂ）に示すように第２配線層の積層面では比較的小規模なサブ回路単位での試験、図９（Ｃ）に示すように第ｉ配線層の積層面ではより大規模なサブ回路単位での試験の少くとも１つを行い、更に必要に応じて第Ｎ配線層の積層面では半導体集積回路全体での試験を行う。さらに、第１配線層が積層されるまえに基板に対し、プローブをコンタクトすることにより、基本素子単位での試験や、基本素子の素子パラメータ測定をおこなってもよい。配線層の数Ｎは、回路の規模や階層構造に応じて適切な値をとることができる。
このようなこの発明の半導体集積回路製造方法によれば、半導体集積回路に対する試験コストを削減することができる。ここでは、試験コストをテストパターン数であらわすことにする。
図１０に示す半導体集積回路Ｂの全数試験を考得る。全数試験は、被試験回路の入力端子およびフリップフロップにおけるすべての信号値の組み合わせに対して、被試験回路の出力応答を試験する方法である。半導体集積回路Ｂは、サブ回路として、フリップフロップを含まない組合せ回路Ｃ１，Ｃ２，Ｃ３，Ｃ４と、ｍ個のフリップフロップ回路Ｆ１，Ｆ２，…，Ｆｍをもつ。半導体集積回路Ｂの入力端子数をｔとし、サブ回路である組合せ回路Ｃ１，Ｃ２，Ｃ３，Ｃ４の入力信号線数をそれぞれｐ，ｑ，ｒ，ｓとする（図１０の例ではｔ＝７，ｍ＝８，ｐ＝４，ｑ＝３，ｒ＝５，ｓ＝３である）。以上のように回路を組合せ回路とフリップフロップに分割したとき、ｔ，ｍ，ｐ，ｑ，ｒ，ｓには以下のような関係がある。
0003617831.tif 000003
半導体集積回路Ｂの全数試験では、ｔ個の入力端子とｍ個のフリップフロップにおけるすべての論理信号値の組み合わせに対して試験する必要があるため、試験項目数は２t+m となる。したがって、ひとつの試験項目をひとつのテストパターンで試験できれば、テストパターン数Ｎ（Ｂ）は２t+m となる。
Ｎ（Ｂ）＝２t+m                                             （２）
一方、この発明の半導体集積回路製造方法によれば、各サブ回路が構成されるごとにそのサブ回路ごとの試験を行い、また同様にフリップフロップもそれが形成された時にそれぞれについて試験をすることにより、各サブ回路をそれぞれ全数試験するとき、各サブ回路Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｆ１，Ｆ２，…，Ｆｍに対するテストパターン数Ｎ（Ｃ１），Ｎ（Ｃ２），Ｎ（Ｃ３），Ｎ（Ｃ４），Ｎ（Ｆ１），Ｎ（Ｆ２），…，Ｎ（Ｆｍ）は、それぞれ、
Ｎ（Ｃ１）＝２p                                             （３）
Ｎ（Ｃ２）＝２q                                             （４）
Ｎ（Ｃ３）＝２r                                             （５）
Ｎ（Ｃ４）＝２s                                             （６）
Ｎ（Ｆ１）＝２2+1                                           （７）
Ｎ（Ｆ２）＝２2+1                                           （８）
…
Ｎ（Ｆｍ）＝２2+1                                           （９）
となる。なおフリップフロップは入力が２つであり内部状態が２つであるから、そのテストパターン数は２2+1 である。したがって、サブ回路単位で全数試験するために必要なテストパターン数Ｎ（Ｂsub）は
Ｎ（Ｂsub）＝２p ＋２q ＋２r ＋２s ＋８ｍ                    （10）
である。したがって、この発明の半導体集積回路製造方法で用いる試験工程におけるテストパターン数は、従来の半導体集積回路に対する試験におけるテストパターン数より、
Ｎ（Ｂ）−Ｎ（Ｂsub）＝２t+m −（２p ＋２q ＋２r ＋２s ＋８ｍ）
だけ削減することができる（（１）式の関係より、ｔ，ｍが十分に大きいとき、Ｎ（Ｂ）−Ｎ（Ｂsub）は正となる）。例えば、ｔ＝７，ｍ＝８，ｐ＝４，ｑ＝３，ｒ＝５，ｓ＝３の例では、最上層でのテストパターン数Ｎ（Ｂ）＝３２７６８に対して第２配線層での全数試験のテストパターン数Ｎ（Ｂsub）はわずかに１２０であり、テストパターン数を３２６４８（Ｎ（Ｂ）の約９９．６％）削減できる。
この発明の半導体集積回路製造方法では、サブ回路単位で試験をおこなった後、最上層までの各配線層に対する試験工程においては各サブ回路どうしが正しく配線接続されているか否かを試験すればよい。この、配線の接続試験は被試験配線における論理信号値の伝搬を確認するだけでよいので、これに要するテストパターン数はサブ回路の試験にもちいるテストパターン数に比べ十分小である。
また、別の例として、図１１に示す半導体集積回路よりなる１６ビットカウンタの機能試験を考得る。上記１６ビットカウンタは、サブ回路として４つの４ビットカウンタＳ１，Ｓ２，Ｓ３，Ｓ４をもつ。
１６ビットカウンタの機能試験では、１６ビットの出力が0000000000000000から1111111111111111まで正しくカウントするかを試験する必要があるため、試験には２16＝６５５３６のクロック（テストパターン）が必要となる。
一方、この発明の半導体集積回路製造方法によれば、図１２に示すように第ｋ配線層を形成して、４ビットカウンタ（サブ回路）Ｓ１，Ｓ２，Ｓ３，Ｓ４が構成された状態でその第ｋ配線層の積層面に現れている各４ビットカウンタの入出力信号線にプローブをコンタクトして、４つのサブ回路Ｓ１，Ｓ２，Ｓ３，Ｓ４をそれぞれ機能試験する。このとき、各４ビットカウンタに対して、４ビットの出力が0000から1111まで正しくカウントするかを試験すればよいから、試験にはそれぞれ２4 ＝１６のクロック（テストパターン）が必要となる。
したがって、この発明の半導体集積回路製造方法における試験工程で用いるテストパターン数を、１６ビットカウンタを機能試験したときテストパターン数に対し、６５５３６−４×１６＝６５４７２（９９．９％）だけ削減することができる。
これらの試験コスト削減の効果は、大規模回路に対してより顕著に表れる。また、この効果は、全数試験や機能試験に限定されるものではなく、縮退故障試験、遅延故障試験、静止電源電流試験、過渡電源電流試験などに対しても同様の効果を得ることができる。
また、この発明の半導体集積回路製造方法においては、その試験工程において、サブ回路ごとに試験するため、複数のサブ回路が構成された状態において、これら複数のサブ回路を並列に試験することにより、さらに試験時間を短縮することができる。サブ回路は、図４に示したように、お互いに配線接続されていないかぎりそれぞれ独立に動作するため、同一積層面に現れた複数のサブ回路に同時にプローブをコンタクトすることにより、並列に試験することができる。
また、この発明の半導体集積回路製造方法によれば、途中の配線積層工程で試験工程を介在させるため、故障検出率を向上し、半導体集積回路の信頼性を向上することができる。回路の集積度が向上するにつれて、縮退故障試験の対象となる縮退故障数が増加し、さらに順序回路ではフリップフロップの存在によって回路内部の故障箇所へのアクセスが困難になる。すなわち、各フリップフロップを所定の信号値に設定するためのテストパターンと縮退故障の影響を複数のフリップフロップをとおして出力端子に伝搬させるためのテストパターンが必要となるため、縮退故障試験に必要なテストパターン数が膨大となり、大規模な集積回路に対して実用的な時間で縮退故障試験を適用することが困難になっている。このため、大規模な集積回路の試験には、縮退故障試験の代わりに機能試験などが適用されるが、機能試験は明示的に縮退故障を試験対象としていないため、縮退故障に対する十分な故障検出率を得ることができない。
しかし、この発明の半導体集積回路製造方法によれば、その製造工程の途中規模の小さなサブ回路が構成された状態で、サブ回路単位での試験工程を介在させることにより、実用的な時間で各サブ回路の縮退故障試験を行うことができ、回路全体に対する縮退故障の故障検出率を向上することができる。
また、ＣＭＯＳ集積回路においては、回路素子（ＭＯＳトランジスタ）の微細化と回路の高集積化がすすむにつれて、トランジスタのリーク電流が増加するため、チップ全体の静止電源電流が増加し、単一の故障による静止電源電流の増加を検出することができなくなる。このため、大規模なＣＭＯＳ集積回路では静止電源電流試験が非常に困難になる。しかし、この発明の半導体集積回路製造方法によれば、規模の小さなサブ回路が構成された状態でサブ回路単位での試験を行うことにより、各サブ回路に対して静止電源電流試験を行うことができ、回路全体に対する短絡故障やリーク故障の故障検出率を向上することができる。この効果は、縮退故障試験や静止電源電流試験に限定されるものではなく、遅延故障試験、機能試験、全数試験、過渡電源電流試験などに対しても同様の効果を得ることができる。
また、この発明の半導体集積回路製造方法によれば、回路の製造工程中に試験を行うことにより、断線故障や短絡故障などの製造不良や回路性能が仕様外となるような機能不良の早期検出が可能であるため、その後の試験工程や製造工程を省略することで半導体集積回路の試験コストおよび製造コストを削減することができる。
また、この発明の半導体集積回路製造方法によれば、サブ回路が構成された時にサブ回路単位あるいはサブシステム（規模が比較的大きいサブ回路）が構成された時にサブシステム単位で試験がおこなわれるため、不良を生じる確率の高いサブシステムを同定可能であり、これらの情報をテスト容易化設計技術（スキャン設計技術（scan design）や組み込み自己試験（BIST, Built-In Self Test）技術などの追加、または、全システムの信頼性向上のために利用することによって長いシステム修繕期間（不良を生じたシステムを正常なシステムに修繕するための期間）を短縮することができる。テスト容易化設計技術については、例えば、M.Abramovici, M.A.Breuer and A.D.Friedman, Digital Systems Testing and Testable Design, IEEE Press, New York, 1990.の第９，１０，１１章に記載されている。
また、システム性能を向上するためのシミュレーションやモデリングには、デバイスレベルあるいはサブシステムレベルでの遅延時間や電流駆動能力などの性能データを収集することが必要である。この発明の半導体集積回路製造方法によれば、回路の製造工程中にデバイス単位あるいはサブ回路単位で試験できるため、デバイスレベルあるいはサブシステムレベルでの性能データを収集することが可能である。
また、この発明の半導体集積回路製造方法によれば、サブ回路単位で適切な試験を適用できるため、集積回路内にテスト容易化設計技術による試験回路を挿入する必要がなく、試験回路による面積オーバーヘッドを削減することができる。
さらに、この発明の半導体集積回路製造方法によれば、ＣＭＰ（chemical mechanical polishing）平坦化工程を有効に利用することにより、テスト容易化設計技術を併用しても、挿入された試験回路による半導体集積回路の性能劣化を防ぐことができる。
例えば、位相同期ループ（Phase-Locked Loop, PLL）回路の試験を容易化するために、図１３に示すようなテスト容易化設計技術が提案されている。この方法については、例えば、F.Azais, M.Renovell, Y.Bertrand, A.Ivanov, and S.Tabatabaei,“A Unified Digital Test Technique for PLLs：Catastrophic Fault Covered,”Proceedings of 5th IEEE International Mixed Signal Testing Workshop, pp.269-292, June 1999.に記載されている。この方法は、ＰＬＬ回路を構成する電圧制御発振器（Voltage-Controlled Oscillator, VCO）の入力側と入力段との間に試験容易化回路（ＤＦＴ：Design for Tert）として、２つのＭＯＳＦＥＴ（Ｍ１，Ｍ２）を挿入し、通常動作時にはＭＯＳＦＥＴＭ１をＯＮ，ＭＯＳＦＥＴＭ２をＯＦＦとして、出力バッファの入力を発振回路の入力段に入力し、つまりフィードバックループＦＬを閉成してＶＣＯ回路を構成し、試験時にはＭ１をＯＦＦ，Ｍ２をＯＮとしてＶＣＯ回路のフィードバックループＦＬを切断し、入力端子ＩＮから出力端子ＯＵＴまでの経路を活性化して試験を行う方法である。しかし、この方法は、ＶＣＯ回路のフィードバックループＦＬにＭＯＳＦＥＴ（Ｍ１）が挿入されているため、ＭＯＳＦＥＴの抵抗により、通常動作におけるＰＬＬ回路の動作速度が低下するという問題がある。
これに対し、この発明の半導体集積回路製造方法によれば、Ｍ１，Ｍ２を図１３に示すように接続する配線層を形成した後に、試験工程を挿入して上記試験回路をもつ被試験ＰＬＬ回路の配線にプローブをコンタクトし、Ｍ１をＯＦＦ，Ｍ２をＯＮとして被試験ＰＬＬ回路の試験をおこなった後、図１４に示すように、点線で示す試験回路Ｍ１およびＭ２への配線をＣＭＰで除去し、実線で示す配線Ｌ１を新たに積層することによって、Ｍ１が外されたフィードバックループを再構成して、性能劣化のないＰＬＬ回路を製造することができる。つまり図１４中の点線の配線のみを構成する配線層を形成して、図１３に示す回路構成とし、試験を行い、試験終了後に前記点線の配線層を除去し、その上にフィードバックループ形成用の配線Ｌ１を形成するための配線層を構成する。ここで、再構成されたＰＬＬ回路は、すでに試験されており、正常に動作することが保証されている。
また、デジタル集積回路の遅延故障試験および縮退故障試験を容易化するために、図１５に示すようなテスト容易化設計技術が提案されている。この方法については、例えば、K.Arabi, H.Ihs, C.Dufaza and B.Kaminska, “Digital Oscillation-Test Method for Delay and Stuck-at Fault testing of Digital Circuits,”Proceedings of IEEE International Test Conference, pp.91-100, Oct.1999.に記載されている。この方法は、デジタル集積回路の被試験信号伝搬パス（一般的には、もっとも遅延時間が長いクリティカルパスを選択する）の入力信号線Ｌ２と出力信号線Ｌ４を、ＸＯＲゲートおよびマルチプレクサＭＵＸをとおして、太い線で示すようにループ状に接続し、通常動作時にはマルチプレクサの入力ＴＥＳＴを制御してフィードバックループを不活性化し、Ｂ1 をＬ2 に接続して被試験回路を動作させ、試験時にはマルチプレクサＭＵＸを制御してＸＯＲゲートの出力側を入力線Ｌ２に接続してループを構成し、ＸＯＲゲートの入力ＩＮＶを制御してループ内に、出力を反転させる論理ゲート（出力反転ゲート）が奇数個含まれるリング発振回路（ring oscillator）を構成することによってクリティカルパスにおける遅延故障および縮退故障を試験する。ここで、ＸＯＲゲートは、クリティカルパス上に出力反転ゲートが偶数個存在するとき、その入力ＩＮＶを“１”とし出力反転ゲートとして動作させ、クリスティカルパス上に出力反転ゲートが奇数個存在するときは入力ＩＮＶを“０”として動作させることによって、フィードバックループ上の出力反転ゲートの数を制御するためにもちいられる。例えば図１５では、クリティカルパス上の出力反転ゲート数が０であるため、試験時にはＩＮＶ＝“１”を入力としてあた得る。しかし、この方法は、デジタル半導体集積回路の入力と出力にそれぞれマルチプレクサＭＵＸとＸＯＲゲートが接続されているため、マルチプレクサＭＵＸの伝搬遅延時間およびＸＯＲゲートの寄生容量により、通常動作におけるデジタル半導体集積回路の動作速度が低下するという問題がある。
これに対し、この発明の半導体集積回路製造方法においては、上記試験回路ＭＵＸ，ＸＯＲを接続する配線層を構成した状態で試験工程を実行させ、デジタル半導体集積回路の配線にプローブをコンタクトし、必要な入力を与えてデジタル半導体集積回路の試験を行い、その後、図１６に示すように、点線で示した試験回路、つまりＭＵＸ，ＸＯＲへの配線層をＣＭＰで除去し、太い実線で示した入力信号線を新たに積層する。このようにしてＭＵＸやＸＯＲによる性能劣化を伴わずかつ試験されたデジタル半導体集積回路を製造することができる。ここで、再構成されたデジタル半導体集積回路は、すでに試験されており、正常に動作することが保証されている。
この発明の製造対象である積層配線構造をもつ半導体集積回路は、例えば、ダマシン（damascene）配線構造であることが望ましい。ダマシン配線については、例えば、A.K.Stamper, T.L.McDevitt, and S.L.Luce, “Sub-0.25-micron Interconnection Scaling：Damascene Copper versus Subtractive Aluminum,”IEEE/SEMI Advanced Semiconductor Manufacturing Conference, pp.337-346, 1998.に記載されている。また、配線材料は上記の銅（Ｃｕ）に限定されるものではなく、銅−マグネシウム（Ｃｕ−Ｍｇ）でもよいし、他の材料でもよい。ダマシン配線構造の半導体集積回路では、所定の積層工程の後、つぎの積層工程に移る前に、図６（ｇ）に示した積層面を平坦化する工程、例えば、ＣＭＰ平坦化工程がおこなわれる。この平坦化工程により、この発明の主要な構成である途中での試験工程におけるプローブコンタクトの際についた微少くぼみなどの微小な接触傷などを取り除くことができるため、この製造工程途中での試験工程は半導体集積回路の製造工程に影響することなく実行可能である。
また、この発明の製造対象である積層配線構造をもつ半導体集積回路は、デジタル回路に限定されるものではなく、アナログ回路やデジタル回路とアナログ回路を混載したミクスド信号回路でもよい。
また、この発明の製造対象である積層配線構造をもつ半導体集積回路は、単一基板の半導体集積回路に限定されるものではなく、複数のサブ基板を積層により３次元実装した半導体集積回路でもよい。
また、この発明の製造対象である積層配線構造をもつ半導体集積回路は、単一チップの半導体集積回路に限定されるものではなく、複数のサブチップを共通の積層配線構造により集積した半導体集積回路でもよい。
以下、この発明方法の処理手順の実施例について説明する。
図１７はこの発明の半導体集積回路製造方法の処理手順の一例を示している。はじめに、ステップ１０１において、半導体基板に基本素子（トランジスタなど）を形成する工程を行う。次に、ステップ１０２において、配線面に信号線が形成されたか否かを確認し、信号線が形成されていないならばステップ１０３の配線の積層工程により信号線を形成し、信号線が形成されたならばステップ１０４に移行する。
ステップ１０４において、製造途中における予め決められた少くとも１つの所定の工程が終了したか否かを確認し、所定の工程が終了していないならばステップ１０３の配線の積層工程を繰り返し、所定の工程が終了したならばステップ１０５に移行する。ここで、上記ステップ１０３の配線の積層工程は、基本素子やサブ回路の配線を積層によって行う工程であり、例えば図６に示したプロセスステップからなる。次に、ステップ１０５において、上記工程までに形成、配線接続された複数の基本素子やサブ回路を順次又は並列に試験する。最後に、ステップ１０６において、半導体集積回路の製造工程が終了したか否かを確認し、製造工程が終了していないならば上記ステップ１０２，１０３，１０４，１０５を繰り返し、製造工程が終了したならば処理を終了する。上記ステップ１０５の試験工程は、それまでの配線状態に応じて基本素子に対する試験、小さなサブ回路の試験、比較的大きなサブ回路の試験などであり、例えば第２配線層以下の各配線層の形成ごとに行われ基本素子またはサブ回路の試験には、全数試験を用いてもよいし、機能試験を用いてもよいし、縮退故障試験を用いてもよいし、遅延故障試験を用いてもよいし、静止電源電流試験を用いてもよいし、過渡電源電流試験を用いてもよいし、パラメトリック試験を用いてもよいし、上記以外の試験方法を用いてもよい。特に最初の試験の後に配線層形成ごとに行う試験は配線接続試験だけでもよい。
図１８はこの発明の半導体集積回路製造方法の処理手順の他の一例を示している。はじめに、ステップ２０１において半導体基板に基本素子（トランジスタなど）を形成する工程を行う。次に、ステップ２０２において、配線面に信号線が形成されたか否かを確認し、信号線が形成されていないならばステップ２０３の配線の積層工程（前半）、例えば図７（ａ）〜（ｃ）のプロセスにより信号線を形成し、信号線が形成されたならばステップ２０４に移行する。次に、ステップ２０４において、所定の工程（１つとは限らない）が終了したか否かを確認し、所定の工程が終了していないならばステップ２０６の配線の積層工程（後半）に移行し、ステップ２０４で所定の工程が終了したならばステップ２０５において上記工程までに形成、配線接続された複数の基本素子やサブ回路を順次又は並列に試験する。次に、ステップ２０６において、配線の積層工程（後半）、例えば図７（ｄ）、（ｅ）のプロセスを行ない、配線工程を完了する。最後に、ステップ２０７において、半導体集積回路の製造工程が終了したか否かを確認し、製造工程が終了していないならば上記ステップ２０２，２０３，２０４，２０５，２０６を繰り返し、製造工程が終了したならば処理を終了する。上記ステップ２０５の試験工程において、基本素子またはサブ回路の試験には、全数試験を用いてもよいし、機能試験を用いてもよいし、縮退故障試験を用いてもよいし、遅延故障試験を用いてもよいし、静止電源電流試験を用いてもよいし、過渡電源電流試験を用いてもよいし、パラメトリック試験を用いてもよいし、配線接続試験を用いてもよいし、上記以外の試験方法を用いてもよい。
図１９はこの発明の半導体集積回路製造方法の処理手順の更に他の一例を示している。はじめに、ステップ３０１において、半導体基板に基本素子（トランジスタなど）を形成する工程を行う。次に、ステップ３０２において、基本素子単位での試験や基本素子の素子パラメータ測定などのパラメトリック試験を行う。その後ステップ３０３で配線の積層工程により信号線を形成し、ステップ３０４で配線面に信号線が形成されたか否かを確認し、信号線が形成されていないならばステップ３０３に戻り、信号線が形成されたならばステップ３０５に移行する。ステップ３０５において、所定の工程（１つとは限らない）が終了したか否かを確認し、所定の工程が終了していないならばステップ３０３の配線の積層工程を繰り返し、所定の工程が終了したならばステップ３０６に移行する。ここで、上記ステップ３０３の配線の積層工程は、基本素子やサブ回路の配線を積層によって行う工程であり、例えば図６に示したようなプロセスステップからなる。次に、ステップ３０６において、上記工程までに形成、配線接続された複数の基本素子やサブ回路を順次又は並列に試験する。最後に、ステップ３０７において、半導体集積回路の製造工程が終了したか否かを確認し、製造工程が終了していないならば上記ステップ３０３，３０４，３０５，３０６を繰り返し、製造工程が終了したならば処理を終了する。上記ステップ３０６の試験工程において、基本素子またはサブ回路の試験には、全数試験を用いてもよいし、機能試験を用いてもよいし、縮退故障試験を用いてもよいし、遅延故障試験を用いてもよいし、静止電源電流試験を用いてもよいし、過渡電源電流試験を用いてもよいし、パラメトリック試験を用いてもよいし、配線接続試験を用いてもよいし、上記以外の試験方法を用いてもよい。
図２０はこの発明の半導体集積回路製造方法の処理手順の更に他の一例を示している。はじめに、ステップ５０１において、半導体基板に基本素子（トランジスタなど）を形成する工程を行う。次に、ステップ５０２において、配線面に信号線が形成されたか否かを確認し、信号線が形成されていないならばステップ５０３の配線の積層工程により信号線を形成し、信号線が形成されたならばステップ５０４に移行する。ステップ５０４において、所定の工程が終了したか否かを確認し、所定の工程が終了していないならばステップ５０３の配線の積層工程を繰り返し、所定の工程が終了したならばステップ５０５に移行する。ここで、上記ステップ５０３の配線の積層工程は、基本素子やサブ回路の配線を積層によって行う工程であり、例えば図６に示したプロセスステップからなる。次に、ステップ５０５において、上記工程までに形成、配線接続された複数の基本素子やサブ回路の試験を行う。
次に、ステップ５０６において、ふたたび配線の積層工程を行う。上記ステップ５０６の配線の積層工程は、上記ステップ５０５までに試験された複数の基本素子やサブ回路を配線により更に規模の大きいサブ回路とする配線層形成工程であり、例えば図６に示したプロセスステップからなる。次に、ステップ５０７において、配線面に信号線が形成されたか否かを確認し、信号線が形成されていないならばステップ５０６の配線の積層工程により信号線を形成し、信号線が形成されたならばステップ５０８に移行する。ステップ５０８において、所定の積層工程（１つとは限らない）が終了したか否かを確認し、所定の積層工程が終了していないならば上記ステップ５０６の積層工程を繰り返し、所定の積層工程が終了したならばステップ５０９に移行する。ステップ５０９において、上記積層工程までに接続された複数のサブ回路間の複数の配線に対し配線接続試験を行う。最後に、ステップ５１０において、半導体集積回路の製造工程が終了したか否かを確認し、製造工程が終了していないならば上記ステップ５０６，５０７，５０８，５０９を繰り返し、製造工程が終了したならば処理を終了する。上記ステップ５０５のサブ回路試験工程において、基本素子またはサブ回路の試験には、全数試験を用いてもよいし、機能試験を用いてもよいし、縮退故障試験を用いてもよいし、遅延故障試験を用いてもよいし、静止電源電流試験を用いてもよいし、過渡電源電流試験を用いてもよいし、パラメトリック試験を用いてもよいし、上記以外の試験方法を用いてもよい。さらに、上記ステップ５０５のサブ回路試験工程は、複数のサブ回路を順次試験してもよいし、並列に試験してもよい。同様に、上記ステップ５０９の配線接続試験工程は、複数の配線接続を順次試験してもよいし、並列に試験してもよい。ステップ５０９の配線接続試験は、ステップ５０５の試験の後に配線積層工程が終了するごとに行うことが好ましい。この場合はステップ５０８を省略できる。
図２１はこの発明の半導体集積回路製造方法の処理手順の更に他の一例を示している。はじめに、ステップ６０１において、半導体集積回路の製造工程における半導体基板に基本素子（トランジスタなど）を形成する工程を行う。次に、ステップ６０２において、配線面に信号線が形成されたか否かを確認し、信号線が形成されていないならばステップ６０５の配線の積層工程に移行し、信号線が形成されたならばステップ６０３に移行する。ステップ６０３において、所定の工程（１つに限らない）が終了したか否かを確認し、所定の工程が終了していないならばステップ６０５の配線の積層工程に移行し、所定の工程が終了したならばステップ６０４に移行する。ステップ６０４において、上記工程までに形成、配線接続された複数の基本素子やサブ回路の試験を行う。
次に、ステップ６０５において、配線の積層工程を行ない、配線層の表面に信号線を形成する。ここで、上記ステップ６０５の配線の積層工程は、基本素子やサブ回路の配線を積層によって行う工程であり、例えば図６に示したプロセスステップからなる。次に、ステップ６０６において、半導体集積回路の製造工程が終了したか否かを確認し、製造工程が終了していないならば上記ステップ６０２，６０３，６０４，６０５を繰り返し、製造工程が終了したならばステップ６０７に移行する。最後に、ステップ６０７において、最終的に集積された半導体集積回路の最終機能試験（機能試験）を行ない処理を終了する。上記ステップ６０４のサブ回路試験工程において、基本素子またはサブ回路の試験には、全数試験を用いてもよいし、機能試験を用いてもよいし、縮退故障試験を用いてもよいし、遅延故障試験を用いてもよいし、静止電源電流試験を用いてもよいし、過渡電源電流試験を用いてもよいし、パラメトリック試験を用いてもよいし、上記以外の試験方法を用いてもよい。さらに、上記ステップ６０４のサブ回路試験工程は、複数のサブ回路を順次試験することもできるし、並列に試験することもできる。また、上記ステップ６０７の最終機能試験工程は、必要に応じて機能試験以外の試験方法をもちいることもできる。ステップ６０７の最終試験は半導体集積回路のボンディングパッドにプローブをコンタクトさせて行ってもよいし、パッケージにされた半導体集積回路に対して行ってもよい。
図２２はこの発明の半導体集積回路製造方法の処理手順の更に他の一例を示している。はじめに、ステップ８０１において、半導体基板に基本素子（トランジスタなど）を形成する工程を行う。次に、ステップ８０２において、配線面に信号線が形成されたか否かを確認し、信号線が形成されていないならばステップ８０３の配線の積層工程により信号線を形成し、信号線が形成されたならばステップ８０４に移行する。ステップ８０４において、所定の工程（１つに限らない）が終了したか否かを確認し、所定の工程が終了していないならばステップ８０３の配線の積層工程を繰り返し、所定の工程が終了したならばステップ８０５に移行する。
ここで、上記ステップ８０３の配線の積層工程は、基本素子やサブ回路の配線を積層によって行う工程であり、例えば図６に示したプロセスステップからなる。次に、ステップ８０５において、上記工程までに形成、配線接続された複数の基本素子やサブ回路の試験を行う。次に、ステップ８０６において、ＣＭＰ平坦化工程を行う。上記ＣＭＰ平坦化工程８０６は、上記試験工程８０５におけるプローブコンタクトの際についた微小な接触傷を除去するための処理、又は上記試験工程８０５で用いたテスト容易化設計技術の試験回路への配線を除去するためのものである。最後に、ステップ８０７において、半導体集積回路の製造工程が終了したか否かを確認し、製造工程が終了していないならば上記ステップ８０２，８０３，８０４，８０５，８０６を繰り返し、製造工程が終了したならば処理を終了する。上記ステップ８０５の試験工程において、基本素子またはサブ回路の試験には、全数試験を用いてもよいし、機能試験を用いてもよいし、縮退故障試験を用いてもよいし、遅延故障試験を用いてもよいし、静止電源電流試験を用いてもよいし、過渡電源電流試験を用いてもよいし、パラメトリック試験を用いてもよいし、配線接続試験を用いてもよいし、上記以外の試験方法を用いてもよい。さらに、上記ステップ８０５の試験工程は、複数のサブ回路を順次試験することもできるし、並列に試験することもできる。
図２０中のステップ５０３及びステップ５０６、図２１中のステップ６０５、図２２中のステップ８０３の各配線積層工程は、図７に示したプロセスを用いてもよい。この場合は、図１８の実施例で示したように配線積層工程を前半工程と後半工程とに分け、所定の工程となった試験をする場合は前半工程が終了した状態で行い、その後、後半工程を行うようにすればよい。
以上述べたようにこの発明の半導体集積回路製造方法によれば、積層配線構造をもつ半導体集積回路に対し、回路の製造工程中にサブ回路単位で試験することにより、テストパターン数および試験コストを低減できるため、大規模半導体集積回路試験の経済効果を大幅に改善することができる。
また、この発明の半導体集積回路製造方法によれば、積層配線構造をもつ半導体集積回路に対し、回路の製造工程中にサブ回路単位で試験することにより、大規模な集積回路では適用不可能な試験方法を適用することができるため、故障検出率を大幅に向上することができる。
また、この発明の半導体集積回路製造方法によれば、積層配線構造をもつ半導体集積回路に対し、回路の製造工程中にサブ回路単位で試験することにより、サブ回路の試験容易性を向上するためのテスト容易化設計技術が不要となるため、試験回路の面積オーバーヘッドをゼロとすることができる。
また、この発明の半導体集積回路製造方法によれば、積層配線構造をもつ半導体集積回路に対し、回路の製造工程中にサブ回路単位で試験することにより、サブ回路またはシステムの機能と同一チップ上のサブ回路およびシステム間の配線を並列に試験することを可能とし、試験時間と試験コストを削減することができ、故障がない半導体集積回路を短時間で製造できる。
また、この発明の半導体集積回路製造方法によれば、積層配線構造をもつ半導体集積回路に対し、回路の製造工程中にサブ回路単位で試験することにより、断線故障や短絡故障などの製造不良および回路性能が仕様外となるような機能不良の早期検出を可能とし、半導体集積回路の試験コストおよび製造コストを削減することができる。
また、この発明の半導体集積回路製造方法によれば、積層配線構造をもつ半導体集積回路に対し、回路の製造工程中にサブ回路単位で試験することにより、不良を生じる危険性の高いサブシステムの同定を可能とし、この情報を用いてテスト容易化設計技術の追加や全システムの信頼性を向上することができるため、長いシステム修繕期間（不良を生じたシステムを正常なシステムに修繕するための期間）を短縮することができる。
また、この発明の半導体集積回路製造方法によれば、積層配線構造をもつ半導体集積回路に対し、回路の製造工程中にサブ回路単位で試験することにより、システム性能を向上するためのシミュレーションやモデリングに必要なデバイスレベルあるいはサブシステムレベルでの遅延時間や電流駆動能力などの性能データの収集を可能とする。
また、この発明の半導体集積回路製造方法によれば、積層配線構造をもつ半導体集積回路に対し、回路の製造工程中にサブ回路単位で試験することにより、最終試験後、ＫＧＤ（known good die）標準要求を満たす良品コンポーネントの保障を可能とし、ＫＧＤのコストを大幅に削減することができる。
また、この発明の半導体集積回路製造方法によれば、積層配線構造をもつ半導体集積回路に対し、テスト容易化設計技術を併用した場合でも、テスト容易化設計技術の試験回路を用いて試験した後、ＣＭＰ（chemical mechanical polishing）平坦化工程を利用して試験工程で用いた上記試験回路への配線を除去し、回路を再構成することによって、テスト容易化設計技術による被試験半導体集積回路の性能劣化を防ぐことができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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