(57)【特許請求の範囲】
【請求項１】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける第２導電型の第３トランジスタとを具備し、
前記第１電位は前記第１信号のハイレベル時の電位に対して正電位、前記第１導電型はＰ型、前記第２導電型はＮ型であり、
前記第３トランジスタは、ゲート、ソースおよび基板に前記第１信号のロウレベルの電位が印加され、ドレインに前記第１電位が入力された状態において、弱反転状態又は強反転状態であり、前記第３トランジスタは接地電位が印加されるＰ型半導体領域に形成されていることを特徴とする半導体集積回路装置。
【請求項２】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける第２導電型の第３トランジスタとを具備し、
前記第１電位は前記第１信号のロウレベル時の電位に対して負電位、前記第１導電型はＮ型、前記第２導電型はＰ型であり、
前記第３トランジスタは、ゲート、ソースおよび基板に前記第１信号のハイレベルの電位が印加され、ドレインに前記第１電位が入力された状態において、弱反転状態又は強反転状態であり、前記第３トランジスタは電源電位が印加されるＮ型半導体領域に形成されていることを特徴とする半導体集積回路装置。
【請求項３】
前記第３トランジスタのしきい値電圧は約０Ｖに設定されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記第３トランジスタのしきい値電圧は約０Ｖに設定されていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項５】
前記第２信号は前記第１信号の反転信号であることを特徴とする請求項１、および請求項３いずれかに記載の半導体集積回路装置。
【請求項６】
前記第２信号は前記第１信号の反転信号であることを特徴とする請求項２、および請求項４いずれかに記載の半導体集積回路装置。
【請求項７】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける、しきい値電圧が約０Ｖに設定された第２導電型の第３トランジスタとを具備し、
前記第２信号のパルス幅は前記第１信号のパルス幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項８】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける、しきい値電圧が約０Ｖに設定された第２導電型の第３トランジスタとを具備し、
前記第１信号のパルス幅は前記第２信号のパルス幅よりも小さいことを特徴とする半導体集積回路装置。
【請求項９】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける、しきい値電圧が約０Ｖに設定された第２導電型の第３トランジスタと、
ドレインに前記第２トランジスタのドレインからの電位を受け、ゲートに前記第１信号に対して反転の関係を持つ第３信号を受け、ソースに前記第２信号に対して反転の関係を持つ第４信号を受ける第２導電型の第４トランジスタと
を具備することを特徴とする半導体集積回路装置。
【請求項１０】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける第２導電型の第３トランジスタとを具備し、
前記第１電位は前記第１信号のハイレベル時の電位に対して正電位、前記第１導電型はＰ型、前記第２導電型はＮ型であり、前記第３トランジスタは接地電位が印加されるＰ型半導体領域に形成され、
前記第２信号のパルス幅は前記第１信号のパルス幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項１１】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける第２導電型の第３トランジスタとを具備し、
前記第１電位は前記第１信号のハイレベル時の電位に対して正電位、前記第１導電型はＰ型、前記第２導電型はＮ型であり、前記第３トランジスタは接地電位が印加されるＰ型半導体領域に形成され、
前記第１信号のパルス幅は前記第２信号のパルス幅よりも小さいことを特徴とする半導体集積回路装置。
【請求項１２】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける第２導電型の第３トランジスタと、
ドレインに前記第２トランジスタのドレインからの電位を受け、ゲートに前記第１信号に対して反転の関係を持つ第３信号を受け、ソースに前記第２信号に対して反転の関係を持つ第４信号を受ける第２導電型の第４トランジスタとを具備し、
前記第１電位は前記第１信号のハイレベル時の電位に対して正電位、前記第１導電型はＰ型、前記第２導電型はＮ型であり、前記第３トランジスタは接地電位が印加されるＰ型半導体領域に形成されていることを特徴とする半導体集積回路装置。
【請求項１３】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける第２導電型の第３トランジスタとを具備し、
前記第１電位は前記第１信号のロウレベル時の電位に対して負電位、前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記第３トランジスタは電源電位が印加されるＮ型半導体領域に形成され、
前記第２信号のパルス幅は前記第１信号のパルス幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項１４】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける第２導電型の第３トランジスタとを具備し、
前記第１電位は前記第１信号のロウレベル時の電位に対して負電位、前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記第３トランジスタは電源電位が印加されるＮ型半導体領域に形成され、
前記第１信号のパルス幅は前記第２信号のパルス幅よりも小さいことを特徴とする半導体集積回路装置。
【請求項１５】
ソースに第１電位を受ける第１導電型の第１トランジスタと、
ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、
ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける第２導電型の第３トランジスタと、
ドレインに前記第２トランジスタのドレインからの電位を受け、ゲートに前記第１信号に対して反転の関係を持つ第３信号を受け、ソースに前記第２信号に対して反転の関係を持つ第４信号を受ける第２導電型の第４トランジスタとを具備し、
前記第１電位は前記第１信号のロウレベル時の電位に対して負電位、前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記第３トランジスタは電源電位が印加されるＮ型半導体領域に形成されていることを特徴とする半導体集積回路装置。
【請求項１６】
前記第３トランジスタは、ゲートおよびソースに前記第１信号のハイレベルの電位が印加され、基板に前記第１信号のロウレベルの電位が印加され、ドレインに前記第１電位が入力された状態において、弱反転状態又は強反転状態であることを特徴とする請求項１、請求項３、請求項５、請求項１０乃至請求項１２いずれか一項に記載の半導体集積回路装置。
【請求項１７】
前記第３トランジスタは、ゲートおよびソースに前記第１信号のロウレベルの電位が印加され、基板に前記第１信号のハイレベルの電位が印加され、ドレインに前記第１電位が入力された状態において、弱反転状態又は強反転状態であることを特徴とする請求項２、請求項４、請求項６、請求項１３乃至請求項１５いずれか一項に記載の半導体集積回路装置。
【請求項１８】
前記第３トランジスタは、ゲートおよび基板に前記第１信号のロウレベルの電位が印加され、ソースに前記第１信号のハイレベルの電位が印加され、ドレインに前記第１電位が入力された状態において、オフ状態であることを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１９】
前記第３トランジスタは、ゲートおよび基板に前記第１信号のハイレベルの電位が印加され、ソースに前記第１信号のロウレベルの電位が印加され、ドレインに前記第１電位が入力された状態において、オフ状態であることを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項２０】
前記オフ状態はカットオフ状態であることを特徴とする請求項１８および請求項１９いずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、信号振幅をシフトするレベルシフト回路を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置には、異なる電圧を用い、異なる電圧レベルの信号を入出力するような回路を１チップに集積したものがある。レベルシフト回路は、このような装置に組み込まれ、たとえば電源電圧レベルを他の電圧レベルにシフトさせるために用いられている。
【０００３】
ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの半導体記憶装置では、メモリ周辺回路の多くが電源電圧を用い、電源電圧レベルの信号を出力する。また、メモリ周辺回路のうち、たとえばワード線を駆動する回路においては、メモリセルのデータを正しく読み出すため、電源電圧よりも高い昇圧電圧を用い、昇圧電圧レベルの信号を出力する。レベルシフト回路は、電源電圧レベルの信号を、昇圧電圧レベルの信号にシフトする。
【０００４】
近年、半導体記憶装置の分野では、電源電圧を下げる傾向にある。消費電力を下げるためである。しかし、ワード線を駆動する回路は、メモリセルのデータを正しく読み出す必要がある。このため、昇圧電圧は、電源電圧に比べて下げ難く、電源電圧と昇圧電圧との比は、大きくなる傾向にある。このような傾向により、レベルシフト回路は、電源電圧レベルの入力信号を、昇圧電圧レベルの出力信号として出力するのが困難になってきている。
【０００５】
図１５（Ａ）は、従来のレベルシフト回路を示す回路図、図１５（Ｂ）は、その動作を示す動作波形図である。
【０００６】
以下、その構成をその動作とともに説明する。
【０００７】
図１５（Ｂ）に示す時刻Ｔ１において、入力信号ＩＮ101 が“Ｌ”レベルから“Ｈ”レベルに遷移すると、Ｎチャネル型トランジスタＱＮ102 のゲートには電源電位ＶＣＣが入力され、トランジスタＱＮ102 はオンする。トランジスタＱＮ102 がオンすることで、接続ノードＮ102 の電位が低下し、Ｐチャネル型トランジスタＱＰ101 はオンする。このとき、Ｎチャネル型トランジスタＱＮ101 のゲートには接地電位ＶＳＳが入力されており、トランジスタＱＮ101 はオフしている。よって、接続ノードＮ101 の電位は昇圧電位ＶＰＰとなり、出力信号ＯＵＴ101 は“Ｈ”レベルとなる。また、接続ノードＮ101 の電位が昇圧電位ＶＰＰになることで、Ｐチャネル型トランジスタＱＰ102 がオフする。よって、接続ノードＮ102 の電位は接地電位ＶＳＳ（ただし、図１５（Ａ）に示す回路においては、接続ノードＮ102 の電位は“ＶＳＳ−ＶＴＨ”：ＶＴＨは、トランジスタＱＮ102 のしきい値電圧）となる。
【０００８】
次に、時刻Ｔ２に示すように、入力信号ＩＮ101 が“Ｈ”レベルから“Ｌ”レベルに遷移すると、トランジスタＱＮ101 のゲートには電源電位ＶＣＣが入力され、トランジスタＱＮ101 はオンする。トランジスタＱＮ101 がオンすることで、接続ノードＮ101 の電位が低下し、トランジスタＱＰ102 はオンする。このとき、トランジスタＱＮ102 のゲートには接地電位ＶＳＳが入力されており、トランジスタＱＮ102 はオフしている。よって、接続ノードＮ102 の電位は昇圧電位ＶＰＰとなる。接続ノードＮ102 の電位が昇圧電位ＶＰＰになることで、トランジスタＱＰ101 がオフする。よって、接続ノードＮ101 の電位は接地電位ＶＳＳ（ただし、図１５（Ａ）に示す回路においては、接続ノードＮ101 の電位は“ＶＳＳ−ＶＴＨ”：ＶＴＨはトランジスタＱＮ101 のしきい値電圧）となり、出力信号ＯＵＴ101 は“Ｌ”レベルとなる。
【０００９】
なお、トランジスタＱＰ101 、ＱＰ102 、ＱＮ101 、ＱＮ102 に、それぞれエンハンスメント型が採用されている。入力信号ＩＮ101 が“Ｈ”レベル、“Ｌ”レベルの双方の状態において、各トランジスタそれぞれにリーク電流が流れないようにするためである。
【００１０】
図１５（Ａ）に示すレベルシフト回路において、たとえば入力信号ＩＮ101 が“Ｌ”レベルから“Ｈ”レベルに遷移されるのにしたがって、出力信号ＯＵＴ101 を“Ｌ”レベルから“Ｈ”レベルに遷移させるためには、トランジスタＱＮ102 の駆動能力を、トランジスタＱＰ102 の駆動能力に比べて十分に大きくする必要がある。これらトランジスタの駆動能力比が不十分な場合、トランジスタＱＮ102 、ＱＰ102 はともにオン状態で止まってしまい、昇圧電位ＶＰＰから接地電位ＶＳＳに向かって貫通電流が流れ続ける状態となる。これは、レベルシフト回路として誤動作していることになる。
【００１１】
このような事情により、従来からトランジスタＱＮ101 、ＱＮ102 それぞれの駆動能力は、トランジスタＱＰ101 、ＱＰ102 それぞれの駆動能力よりも十分に大きくされる。しかしながら、電源電位ＶＣＣを下げると、トランジスタＱＮ101 、ＱＮ102 の電流駆動能力は低下する。電流駆動能力の低下を抑制するためには、トランジスタＱＮ101 、ＱＮ102 のチャネル幅を大きくする必要がある。
【００１２】
このとき、スイッチ動作速度の観点から、トランジスタＱＮ102 を駆動するインバータＩ102 のサイズ、およびこのインバータＩ102 やトランジスタＱＮ101 を駆動するインバータＩ101 のサイズもそれぞれ大きくされる。しかしながら、図１５（Ｂ）に示す“Ｌ”レベルから“Ｈ”レベルへのスイッチ時間Ｔｒ２、“Ｈ”レベルから“Ｌ”レベルへのスイッチ時間Ｔｆ２がそれぞれ長くなる事情、即ち、スイッチ動作速度が劣化する事情は劣化は免れない。
【００１３】
また、スイッチ動作速度のばらつきかたは、電源電位ＶＣＣが低下するにしたがって顕著になってくる。たとえばトランジスタのしきい値電圧は、製造ばらつき等を要因にしてばらつく。電源電位ＶＣＣが低下すると、しきい値電圧のばらつきがたとえ僅かであっても、トランジスタＱＮ101 、ＱＮ102 が流す電流量に、大きな影響を与えるようになってくる。このため、スイッチ動作速度のばらつきかたは、電源電位ＶＣＣが低下するにしたがって顕著になる。
【００１４】
さらに電源電位ＶＣＣが、トランジスタＱＮ101 、ＱＮ102 のしきい電圧程度まで下がると、図１５（Ａ）に示すレベルシフト回路では、動作不可能である。
【発明が解決しようとする課題】
従来のレベルシフト回路では、電源電圧が低下するにしたがって、スイッチ動作速度が劣化する。
【００１５】
さらに電源電圧がしきい値電圧程度まで下がると、従来のレベルシフト回路では、動作不可能である。
【００１６】
この発明は、上記事情に鑑みてなされたものであり、その目的は、電源電位が低下しても、スイッチ動作速度の劣化を抑制でき、かつ電源電圧がしきい値電圧程度まで下がっても、動作可能なレベルシフト回路を具備する半導体集積回路装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体集積回路装置は、ソースに第１電位を受ける第１導電型の第１トランジスタと、ソースに前記第１電位を受け、ゲートを前記第１トランジスタのドレインに接続し、ドレインを前記第１トランジスタのゲートに接続した第１導電型の第２トランジスタと、ドレインに前記第１トランジスタのドレインからの電位を受け、ゲートに第１信号を受け、ソースに第２信号を受ける第２導電型の第３トランジスタとを具備する。そして、前記第１電位は前記第１信号のハイレベル時の電位に対して正電位、前記第１導電型はＰ型、前記第２導電型はＮ型であり、前記第３トランジスタは、ゲート、ソースおよび基板に前記第１信号のロウレベルの電位が印加され、ドレインに前記第１電位が入力された状態において、弱反転状態又は強反転状態であり、前記第３トランジスタは接地電位が印加されるＰ型半導体領域に形成されていることを特徴とする。あるいは前記第１電位は前記第１信号のロウレベル時の電位に対して負電位、前記第１導電型はＮ型、前記第２導電型はＰ型であり、前記第３トランジスタは、ゲート、ソースおよび基板に前記第１信号のハイレベルの電位が印加され、ドレインに前記第１電位が入力された状態において、弱反転状態又は強反転状態であり、前記第３トランジスタは電源電位が印加されるＮ型半導体領域に形成されていることを特徴とする。
上記構成を有する半導体集積回路装置であると、第３トランジスタのソースの電位を固定せず、そのソースに第２信号を入力する。これにより、ゲートに入力される第１信号の論理レベルによって、第３トランジスタをオフさせていた従来とは異なり、ソースに入力される第２信号の論理レベルによって、第３トランジスタをオフさせることができる。この構成を有することにより、第３トランジスタのしきい値電圧を、従来に比べて低くしても、動作が可能となる。
【００１８】
また、第一信号の論理レベルのうち、第三トランジスタをオンさせるレベルを、たとえば従来と同じと仮定した場合、第三トランジスタのしきい値電圧を下げることで、第三トランジスタが流す電流量を増やすことができる。このように第三トランジスタが流す電流量を増やせる結果、電源電位が低下しても、その駆動能力の劣化は抑制される。したがって、電源電位が低下しても、スイッチ動作速度の劣化を抑制することができる。
【００１９】
【発明の実施の形態】
以下、この発明の実施形態を説明する。
【００２０】
［第１の実施形態］
図１（Ａ）は、この発明の第１の実施形態に係るレベルシフト回路を示す回路図である。
【００２１】
図１（Ａ）に示すように、Ｐチャネル型トランジスタＱＰ１、ＱＰ２のソースにはそれぞれ、昇圧電位ＶＰＰが印加される。昇圧電位ＶＰＰは、たとえば電源電位ＶＣＣを昇圧したものである。トランジスタＱＰ１、ＱＰ２はそれぞれエンハンスメント型である。トランジスタＱＰ１のゲートはトランジスタＱＰ２のドレインに接続され、トランジスタＱＰ２のゲートはトランジスタＱＰ１のドレインに接続されている。トランジスタＱＰ１のドレインはＮチャネル型トランジスタＱＮＩ１のドレインに接続され、トランジスタＱＰ２のドレインはＮチャネル型トランジスタＱＮＩ２のドレインに接続されている。
【００２２】
トランジスタＱＮＩ１のゲートにはインバータＩ１から出力された信号φ１が入力され、そのソースにはインバータＩ２から出力された信号φ２が入力される。また、トランジスタＱＮＩ２のゲートには信号φ２が入力され、そのソースには信号φ１が入力される。
【００２３】
インバータＩ１、Ｉ２はそれぞれ、電源電位ＶＣＣと接地電位ＶＳＳ（＝０Ｖ）との電位差により駆動される。インバータＩ１には“Ｈ”レベルが電源電位ＶＣＣ、“Ｌ”レベルが接地電位ＶＳＳの論理レベルを持つ入力信号ＩＮ１が入力される。インバータＩ１は入力信号ＩＮ１の論理レベルを反転させ、“Ｈ”レベルが電源電位ＶＣＣ、“Ｌ”レベルが接地電位ＶＳＳの論理レベルを持つ信号φ１を出力する。また、インバータＩ２は、信号φ１の論理レベルを反転させ、“Ｈ”レベルが電源電位ＶＣＣ、“Ｌ”レベルが接地電位ＶＳＳの論理レベルを持つ信号φ２を出力する。
【００２４】
第１の実施形態において、レベルシフト回路の出力信号は、トランジスタＱＰ１のドレインとトランジスタＱＮＩ１のドレインとの接続ノードＮ１から得ている。レベルシフト回路の出力信号は、接続ノードＮ１ばかりでなく、トランジスタＱＰ２のドレインとトランジスタＱＮＩ２のドレインとの接続ノードＮ２から得ることも可能であり、さらに接続ノードＮ１、Ｎ２の双方から得ることも可能である。なお、接続ノードＮ２の電位は、接続ノードＮ１の電位と逆の電位をとる。
【００２５】
この発明では、トランジスタＱＮＩ１、ＱＮＩ２のしきい値電圧を、従来のトランジスタＱＮ101 、ＱＮ102 のしきい値電圧に比べて低くする。特にこの第１の実施形態では、トランジスタＱＮＩ１、ＱＮＩ２のしきい値電圧をそれぞれ、０Ｖ程度に設定している。トランジスタＱＮＩ１、ＱＮＩ２は、接地電位ＶＳＳが印加されるＰ型基板、またはＰ型ウェルに形成される。しきい値電圧を０Ｖ程度に設定したトランジスタＱＮＩの特性を、図２（Ａ）に示す。
【００２６】
トランジスタＱＮＩは、ソース電位Ｖｓ＝０Ｖ、ドレイン電位Ｖｄ＝ＶＰＰ、基板電位Ｖｂ＝０Ｖ、ゲート電位Ｖｇ＝０Ｖのとき、図２（Ａ）の特性曲線（ａ）に示すように、そのドレイン〜ソース間にしきい値電圧を規定する量の電流Ｉｄｓを流す。つまり、トランジスタＱＮＩは“オン”する。
【００２７】
また、トランジスタＱＮＩは、ソース電位Ｖｓ＝ＶＣＣ、ドレイン電位Ｖｄ＝ＶＰＰ、基板電位Ｖｂ＝０Ｖ、ゲート電位Ｖｇ＝０Ｖのとき、図２（Ａ）の特性曲線（ａ）は特性曲線（ｂ）にシフトし、トランジスタＱＮＩは、電流Ｉｄｓをほとんど流さなくなる。つまり、トランジスタＱＮＩは“オフ”する。
【００２８】
次に、その動作を説明する。
【００２９】
図１（Ｂ）は、第１の実施形態に係るレベルシフト回路の動作を示す動作波形図である。なお、図１（Ｂ）の動作波形図では、インバータＩ１、Ｉ２における信号遅延は無視する。
【００３０】
図１（Ｂ）に示す時刻Ｔ０においては、入力信号ＩＮ１が“Ｌ”レベルである。このため、信号φ１は“Ｈ”レベル、信号φ２は“Ｌ”レベルである。この状態では、トランジスタＱＮＩ１のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力されており、トランジスタＱＮＩ１はオンしている。また、トランジスタＱＮＩ２のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力されており、トランジスタＱＮＩ２はオフしている。
【００３１】
次に、時刻Ｔ１において、入力信号ＩＮ１が“Ｌ”レベルから“Ｈ”レベルに遷移すると、トランジスタＱＮＩ２のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力され、トランジスタＱＮＩ２はオンする。トランジスタＱＮＩ２がオンすることで、接続ノードＮ２の電位が低下し、トランジスタＱＰ１はオンする。このとき、トランジスタＱＮＩ１のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力されており、トランジスタＱＮＩ１はオフしている。よって、接続ノードＮ１の電位は昇圧電位ＶＰＰとなり、出力信号ＯＵＴ１は“Ｈ”レベルとなる。また、接続ノードＮ１の電位が昇圧電位ＶＰＰになることで、トランジスタＱＰ２はオフする。よって、接続ノードＮ２の電位は接地電位ＶＳＳとなる。
【００３２】
次に、時刻Ｔ２において、入力信号ＩＮ１が“Ｈ”レベルから“Ｌ”レベルに遷移すると、トランジスタＱＮＩ１のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力され、トランジスタＱＮＩ１はオンする。トランジスタＱＮＩ１がオンすることで、接続ノードＮ１の電位が低下する。接続ノードＮ１の電位が低下することで、トランジスタＱＰ２はオンする。このとき、トランジスタＱＮＩ２のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力されており、トランジスタＱＮＩ２はオフしている。よって、接続ノードＮ２の電位は昇圧電位ＶＰＰとなる。接続ノードＮ２の電位が昇圧電位ＶＰＰになることで、トランジスタＱＰ１がオフする。よって、接続ノードＮ１の電位は接地電位ＶＳＳとなり、出力信号ＯＵＴ１は“Ｌ”レベルとなる。
【００３３】
図２（Ｂ）は、この発明に係るレベルシフト回路よる効果を説明するための図である。
【００３４】
図２（Ｂ）の特性曲線（ｃ）は、しきい値電圧が０Ｖ程度とされたトランジスタＱＮＩ（第１の実施形態に係るレベルシフト回路のトランジスタＱＮＩ１、ＱＮＩ２に相当する）の、ゲート電位Ｖｇとドレイン〜ソース間に流れる電流Ｉｄｓとの関係を示している。また、特性曲線（ｄ）は、エンハンスメント型トランジスタＱＮ（従来のレベルシフト回路のトランジスタＱＮ101 、ＱＮ102 に相当する）の、ゲート電位Ｖｇとドレイン〜ソース間に流れる電流Ｉｄｓとの関係を示している。なお、特性曲線（ｃ）、（ｄ）はそれぞれ、ソース電位Ｖｓ＝０Ｖ、ドレイン電位Ｖｄ＝ＶＰＰ、基板電位Ｖｂ＝０Ｖのときを示している。
【００３５】
この発明では、トランジスタＱＮＩ１、ＱＮＩ２のしきい値電圧を、トランジスタＱＮ101 、ＱＮ102 のしきい値電圧よりも低くする。
【００３６】
これにより、ゲートに電源電位ＶＣＣを印加したとき、特性曲線（ｃ）に示されるように、トランジスタＱＮＩ１、ＱＮＩ２はそれぞれ、トランジスタＱＮ101 、ＱＮ102 に比べて、より多くの電流Ｉｄｓを流すことができる。これは、電流駆動能力が増加したことと等価な状態である。しかも、電流駆動能力が増加する効果は、特性曲線（ｃ）から明らかなように、電源電位ＶＣＣが低下しても維持される。このようにトランジスタＱＮＩ１、ＱＮＩ２の電流駆動能力が増加できる結果、電源電位ＶＣＣが低下しても、従来のレベルシフト回路に比べて、スイッチ動作速度の劣化を抑制することができる。
【００３７】
第１の実施形態に係るレベルシフト回路において、“Ｌ”レベルから“Ｈ”レベルへの遷移、および“Ｈ”レベルから“Ｌ”レベルへの遷移は、図１（Ｂ）を参照して説明したように、オンするトランジスタと、オフするトランジスタとが、互いに入れ替わるのみである。このため、スイッチ動作は、従来のレベルシフト回路のスイッチ動作と基本的に同じである。
【００３８】
しかし、第１の実施形態では、電源電位ＶＣＣを従来と同じとした場合、トランジスタＱＮＩ１、ＱＮＩ２の電流駆動能力は、トランジスタＱＮ101 、ＱＮ102 よりも確実に増す。よって、図１（Ａ）に示す“Ｌ”レベルから“Ｈ”レベルへのスイッチ時間Ｔｒ１は、従来のスイッチ時間Ｔｒ２より短くでき、かつ“Ｈ”レベルから“Ｌ”レベルへのスイッチ時間Ｔｆ１も、従来のスイッチ時間Ｔｆ２より短くすることができる。
【００３９】
しかも、第１の実施形態では、トランジスタＱＮＩ１、ＱＮＩ２のしきい値電圧を低くする、たとえば０Ｖ程度まで低くするので、電源電位ＶＣＣがトランジスタＱＮ101 、ＱＮ102 のしきい値電圧程度まで下がっても、動作可能である。また、従来のレベルシフト回路において、トランジスタＱＮ101 、ＱＮ102 を、トランジスタＱＮＩ１、ＱＮＩ２に置き換えることも考えられる。しかしながら、この場合には、トランジスタＱＮＩ１、ＱＮＩ２のリーク電流が多くなってしまう。トランジスタＱＮＩ１、ＱＮＩ２では、特性曲線（ｃ）に示すように、ゲートに接地電位ＶＳＳ（＝０Ｖ）を印加しても、電流Ｉｄｓが流れるためである。
【００４０】
これに対し、第１の実施形態に係るレベルシフト回路では、トランジスタＱＮＩ１、ＱＮＩ２のゲートに接地電位ＶＳＳを印加したとき、そのソースに電源電位ＶＣＣを印加する。これにより、図２（Ａ）の特性曲線（ｂ）に示すように、トランジスタＱＮＩ１、ＱＮＩ２が電流Ｉｄｓはほとんど流さない状態、即ちカットオフ状態にできる。このようにトランジスタＱＮＩ１、ＱＮＩ２をカットオフ状態にできるので、トランジスタＱＮＩ１、ＱＮＩ２にリーク電流が流れことはほとんどない。
【００４１】
［第２の実施形態］
第２の実施形態は、この発明を、より一般化したレベルシフト回路である。
【００４２】
図３（Ａ）は、この発明の第２の実施形態に係るレベルシフト回路の回路図である。図３（Ａ）において、図１（Ａ）と共通する部分には、共通の参照符号を付す。
【００４３】
図３（Ａ）に示す入力信号φ１および入力信号φ３は、互いに反転の関係にあり、入力信号φ２’および入力信号φ４もまた、互いに反転の関係にある。
【００４４】
次に、その動作を説明する。
【００４５】
図３（Ｂ）は、第２の実施形態に係るレベルシフト回路の動作を示す動作波形図である。
【００４６】
図３（Ｂ）に示す時刻Ｔ０においては、信号φ１が“Ｌ”レベル、信号φ２’が“Ｈ”レベル、信号φ３が“Ｈ”レベル、信号φ４が“Ｌ”レベルである。この状態では、トランジスタＱＮＩ１のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力されており、トランジスタＱＮＩ１はオフしている。また、トランジスタＱＮＩ２のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力されており、トランジスタＱＮＩ２はオンしている。
【００４７】
次に、時刻Ｔ１において、信号φ２’が“Ｈ”レベルから“Ｌ”レベルに、信号φ４が“Ｌ”レベルから“Ｈ”レベルにそれぞれ遷移すると、トランジスタＱＮＩ２のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力され、トランジスタＱＮＩ２はオフする。
【００４８】
次に、時刻Ｔ２において、信号φ１が“Ｌ”レベルから“Ｈ”レベルに、信号φ３が“Ｈ”レベルから“Ｌ”レベルにそれぞれ遷移すると、トランジスタＱＮＩ１のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力され、トランジスタＱＮＩ１はオンする。
【００４９】
このようにトランジスタＱＮＩ２がオフし、トランジスタＱＮＩ１がオンした結果、接続ノードＮ２の電位は昇圧電位ＶＰＰとなり、出力信号ＯＵＴ２は“Ｈ”レベルとなる。
【００５０】
次に、時刻Ｔ３において、信号φ１が“Ｈ”レベルから“Ｌ”レベルに、信号φ３が“Ｌ”レベルから“Ｈ”レベルにそれぞれ遷移すると、トランジスタＱＮＩ１のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力され、トランジスタＱＮＩ１はオフする。
【００５１】
次に、時刻Ｔ４において、信号φ２’が“Ｌ”レベルから“Ｈ”レベルに、信号φ４が“Ｈ”レベルから“Ｌ”レベルにそれぞれ遷移すると、トランジスタＱＮＩ２のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力され、トランジスタＱＮＩ２はオンする。
【００５２】
このようにトランジスタＱＮＩ１がオフし、トランジスタＱＮＩ２がオンした結果、接続ノードＮ２の電位は接地電位ＶＳＳとなり、出力信号ＯＵＴ２は“Ｌ”レベルとなる。
【００５３】
このように第２の実施形態は、Ｎチャネル型トランジスタをオンからオフさせる時刻Ｔ１、Ｔ３を、Ｎチャネル型トランジスタをオフからオンさせる時刻Ｔ２、Ｔ４より速くしている点が、第１の実施形態と異なっている。第１の実施形態では、Ｎチャネル型トランジスタをオンからオフさせる時刻と、オフからオンさせる時刻とが互いに同じである。
【００５４】
このような第２の実施形態では、第１の実施形態と同様な効果が得られることはもちろんのこと、Ｎチャネル型トランジスタをオンからオフさせる時刻Ｔ１、Ｔ３を、オフからオンさせる時刻Ｔ２、Ｔ４より速くすることで、第１の実施形態に比べて、昇圧電位ＶＰＰから接地電位ＶＳＳに向かって流れる貫通電流を減らすことができる。これにより、消費電力を低く抑えられる、特に昇圧電位ＶＰＰの消費量を抑制できる利点を得ることができる。
【００５５】
［第３の実施形態］
図４（Ａ）は、この発明の第３の実施形態に係るレベルシフト回路の回路図である。図４（Ａ）において、図１（Ａ）と共通する部分には、共通の参照符号を付す。
【００５６】
図４（Ａ）に示すように、入力信号φ１’および入力信号φ２は、信号φ２の立ち上がりのところを除いては、互いに反転の関係にある。
【００５７】
また、第３の実施形態では、トランジスタＱＮＩ２に代えて、Ｎチャネル型トランジスタＱＮ２が用いられている。トランジスタＱＮ２のソースには、接地電位ＶＳＳが印加される。トランジスタＱＮ２のゲートはトランジスタＱＰ１のドレインに接続され、そのドレインはトランジスタＱＰ２のドレインに接続されている。トランジスタＱＮ２はエンハンスメント型である。
【００５８】
次に、その動作を説明する。
【００５９】
図４（Ｂ）は、第３の実施形態に係るレベルシフト回路の動作を示す動作波形図である。
【００６０】
図４（Ｂ）に示す時刻Ｔ０においては、信号φ１’が“Ｌ”レベル、信号φ２が“Ｈ”レベルである。この状態では、トランジスタＱＮＩ１のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力されており、トランジスタＱＮＩ１はオフしている。また、トランジスタＱＮ２のゲートには接続ノードＮ１を介して昇圧電位ＶＰＰが入力されており、トランジスタＱＮ２はオンしている。
【００６１】
次に、時刻Ｔ１において、信号φ１’が“Ｌ”レベルから“Ｈ”レベルに、信号φ２が“Ｈ”レベルから“Ｌ”レベルにそれぞれ遷移すると、トランジスタＱＮＩ１のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力され、トランジスタＱＮＩ１はオンする。トランジスタＱＮＩ１がオンすることで、接続ノードＮ１の電位が低下し、トランジスタＱＰ２がオン、トランジスタＱＮ２がオフする。よって、接続ノードＮ２の電位は昇圧電位ＶＰＰとなり、出力信号ＯＵＴ２は“Ｈ”レベルとなる。また、接続ノードＮ２の電位が昇圧電位ＶＰＰになることで、トランジスタＱＰ２がオフする。よって、接続ノードＮ１の電位は接地電位ＶＳＳとなる。
【００６２】
次に、時刻Ｔ２において、信号φ２が“Ｌ”レベルから“Ｈ”レベルに遷移すると、トランジスタＱＮＩ１のゲートおよびソースそれぞれに電源電位ＶＣＣが入力される。この状態では、しきい値電圧が０Ｖ程度のトランジスタＱＮＩ１はオン状態にある。このため、接続ノードＮ１は、トランジスタＱＰ１がオフしている状態で、トランジスタＱＮＩ１のソースから充電される。よって、接続ノードＮ１の電位が上昇しだす。
【００６３】
遅延時間ｔＤ経過後の時刻Ｔ３において、接続ノードＮ１の電位が、トランジスタＱＮ２のしきい値電圧を超えると、トランジスタＱＮ２がオンし、トランジスタＱＰ１がオンする。さらにこの時刻Ｔ３において、信号φ１’が“Ｈ”レベルから“Ｌ”レベルに遷移すると、トランジスタＱＮＩ１のゲートには接地電位ＶＳＳが入力され、トランジスタＱＮＩ１は完全にオフ（カットオフ状態）する。これにより、トランジスタＱＮＩ１を介した昇圧電位ＶＰＰのリークが抑制されつつ、接続ノードＮ１の電位は昇圧電位ＶＰＰとなる。そして、接続ノードＮ２の電位は接地電位ＶＳＳ−ＶＴＨとなって、出力信号ＯＵＴ２は“Ｌ”レベルとなる。
【００６４】
このような第３の実施形態においても、第１の実施形態と同様な効果を得ることができる。
【００６５】
また、接続ノードＮ１の初期の充電をトランジスタＱＮＩ１によって行うことで、昇圧電位ＶＰＰの消費量を減らすことができる。
【００６６】
さらに接続ノードＮ１の電位が、トランジスタＱＮ２のしきい値電圧を超えたとき、トランジスタＱＮＩ１をオフさせることで、昇圧電位ＶＰＰから接地電位ＶＳＳに向かって流れる貫通電流も減る。よって、消費電力を低く抑えられる効果、特に昇圧電位ＶＰＰの消費量を抑制できる利点を、より良く得ることができる。
【００６７】
なお、遅延時間ｔＤは、トランジスタＱＮＩ１によって、接続ノードＮ１の電位を“Ｈ”レベル（たとえばトランジスタＱＮ２のしきい値電圧）にできる時間程度あれば十分である。
【００６８】
［第４の実施形態］
図５は、この発明の第４の実施形態に係るレベルシフト回路の回路図である。図５において、図１（Ａ）と共通する部分には、共通の参照符号を付す。
【００６９】
第４の実施形態が、第１の実施形態と特に異なるところは、図５に示すように、トランジスタＱＰ１のドレインを、トランジスタＱＮＩ１のドレインにトランスファゲート１００-1を介して接続し、トランジスタＱＰ２のドレインを、トランジスタＱＮＩ２のドレインにトランスファゲート１００-2を介して接続したことである。トランスファゲート１００-1、１００-2は、トランジスタＱＮＩ１、ＱＮＩ２のスナップバック耐圧を上げる役目を持つ。トランスファゲート１００の回路例のいくつかを、図６に示す。
【００７０】
図６（Ａ）〜（Ｅ）はそれぞれ、トランスファゲート１００の第１〜第５の回路例を示す回路図である。
【００７１】
トランスファゲート１００の第１の回路例は、図６（Ａ）に示すように、ドレインをトランジスタＱＰ１（もしくはＱＰ２）のドレインに接続し、ソースをトランジスタＱＮＩ１（もしくはＱＮＩ２）のドレインに接続したＮチャネル型トランジスタＱＮＩ５である。トランジスタＱＮＩ３のゲートには、電源電位ＶＣＣが入力される。トランジスタＱＮＩ５のしきい値電圧は、トランジスタＱＮＩ１やＱＮＩ２と同様なもので、第１の回路例では０Ｖ程度である。
【００７２】
第２の回路例は、図６（Ｂ）に示すように、第１の回路例のトランジスタＱＮＩ５のゲートに、電源電位ＶＣＣに代えて、昇圧電位ＶＰＰを入力するようにしたものである。
【００７３】
第３の回路例は、図６（Ｃ）に示すように、第１の回路例のトランジスタＱＮＩ５のゲートに、電源電位ＶＣＣに代えて、昇圧電位ＶＰＰ２を入力する。昇圧電位ＶＰＰ２は、出力信号ＯＵＴ１の“Ｈ”レベルである、昇圧電位ＶＰＰより低く、かつ電源電位ＶＣＣよりも高い電位である。
【００７４】
第４の回路例は、図６（Ｄ）に示すように、第２の回路例のトランジスタＱＮＩ５を、エンハンスメント型のＮチャネル型トランジスタＱＮ５に代えたものである。トランジスタＱＮ５のしきい値電圧は、トランジスタＱＮＩ１やＱＮＩ２よりも高い。
【００７５】
第５の回路例は、図６（Ｅ）に示すように、第３の回路例のトランジスタＱＮＩ５を、しきい値電圧の高いトランジスタＱＮ５に代えたものである。
【００７６】
このような第４の実施形態では、第１の実施形態と同様な効果が得られるとともに、トランジスタＱＮＩ１、ＱＮＩ２のスナップバック耐圧を上げることができ、昇圧電位ＶＰＰが高い場合や、昇圧電位ＶＰＰと電源電位ＶＣＣとの比が大きい場合などに有利である。
【００７７】
なお、第４の実施形態に係るレベルシフト回路の動作は、第１の実施形態に係るレベルシフト回路の動作と同様である。
【００７８】
また、トランスファゲート回路１００-1、１００-2は、第２の実施形態に対して組み込むことが可能である。
【００７９】
［第５の実施形態］
図７は、この発明の第５の実施形態に係るレベルシフト回路の回路図である。図７において、図４（Ａ）と共通する部分には、共通の参照符号を付す。
【００８０】
第５の実施形態が、第３の実施形態と特に異なるところは、図７に示すように、トランジスタＱＰ１のドレインを、トランジスタＱＮＩ１のドレインにトランスファゲート１００-1を介して接続し、トランジスタＱＰ２のドレインを、トランジスタＱＮ２のドレインにトランスファゲート１００-2を介して接続したことである。トランスファゲート１００-1、１００-2には、図６（Ａ）〜（Ｅ）に示した回路を用いることができる。
【００８１】
このような第５の実施形態では、第３の実施形態と同様な効果が得られるとともに、トランジスタＱＮＩ１、ＱＮ２のスナップバック耐圧を上げることができる。よって、第４の実施形態と同様に、昇圧電位ＶＰＰが高い場合や、昇圧電位ＶＰＰと電源電位ＶＣＣとの比が大きい場合などに有利である。
【００８２】
なお、第５の実施形態に係るレベルシフト回路の動作は、第３の実施形態に係るレベルシフト回路の動作と同様である。
【００８３】
［第６の実施形態］
図８は、この発明の第６の実施形態に係るレベルシフト回路の回路図である。図８において、図１（Ａ）と共通する部分には、共通の参照符号を付す。
【００８４】
第６の実施形態が、第１の実施形態と特に異なるところは、図８に示すように、ドレインをトランジスタＱＰ１のドレインに接続し、ソースをトランジスタＱＮＩ１のドレインに接続したＮチャネル型トランジスタＱＮＩ７と、ドレインをトランジスタＱＰ２のドレインに接続し、ソースをトランジスタＱＮＩ２のドレインに接続したＮチャネル型トランジスタＱＮＩ８とを有することである。トランジスタＱＮＩ７のゲートには、トランジスタＱＮＩ１と同じ、信号φ１が入力され、トランジスタＱＮＩ８のゲートには、トランジスタＱＮＩ２と同じ、信号φ２が入力される。トランジスタＱＮＩ７、ＱＮＩ８はそれぞれ、トランジスタＱＮＩ５と同様に、トランジスタＱＮＩ１、ＱＮＩ２のスナップバック耐圧を上げる役目を持つ。
【００８５】
このような第６の実施形態では、第１の実施形態と同様な効果が得られるとともに、第４の実施形態と同様に、トランジスタＱＮＩ１、ＱＮＩ２のスナップバック耐圧を上げることができるので、昇圧電位ＶＰＰが高い場合、および昇圧電位ＶＰＰと電源電位ＶＣＣとの比が大きい場合などに有利である。
【００８６】
なお、第６の実施形態に係るレベルシフト回路の動作は、第１の実施形態に係るレベルシフト回路の動作と同様である。
【００８７】
また、トランジスタＱＮＩ７、ＱＮＩ８は、第２の実施形態に対して組み込むことが可能であり、トランジスタＱＮＩ７は、第３の実施形態に対して組み込むことが可能である。
【００８８】
［第７の実施形態］
上記第１〜第６の実施形態では、信号の論理レベルを、電源電位ＶＣＣから昇圧電位ＶＰＰにシフトするレベルシフト回路を例示した。
【００８９】
しかし、この発明は、信号の論理レベルを、接地電位ＶＳＳから負電位ＶＢＢにシフトするレベルシフト回路にも適用することができる。
【００９０】
第７の実施形態は、信号の論理レベルを、接地電位ＶＳＳから負電位ＶＢＢにシフトするレベルシフト回路の例である。
【００９１】
図９（Ａ）は、この発明の第４の実施形態に係るレベルシフト回路の回路図である。
【００９２】
図９（Ａ）に示すように、Ｎチャネル型トランジスタＱＮ３、ＱＮ４のソースにはそれぞれ、負電位ＶＢＢが印加される。トランジスタＱＮ３、ＱＮ４はそれぞれエンハンスメント型である。トランジスタＱＮ３のゲートはトランジスタＱＮ４のドレインに接続され、トランジスタＱＮ４のゲートはトランジスタＱＮ３のドレインに接続されている。トランジスタＱＮ３のドレインはＰチャネル型トランジスタＱＰＩ３のドレインに接続され、トランジスタＱＮ４のドレインはＰチャネル型トランジスタＱＰＩ４のドレインに接続されている。
【００９３】
トランジスタＱＰＩ３のゲートにはインバータＩ３から出力された信号φ５が入力され、そのソースにはインバータＩ４から出力された信号φ６が入力される。また、トランジスタＱＰＩ４のゲートには信号φ６が入力され、そのソースには信号φ５が入力される。
【００９４】
インバータＩ３、Ｉ４はそれぞれ、電源電位ＶＣＣと接地電位ＶＳＳ（＝０Ｖ）との電位差により駆動される。インバータＩ３には“Ｈ”レベルが電源電位ＶＣＣ、“Ｌ”レベルが接地電位ＶＳＳの論理レベルを持つ入力信号ＩＮ２が入力される。インバータＩ３は入力信号ＩＮ２の論理レベルを反転させ、“Ｈ”レベルが電源電位ＶＣＣ、“Ｌ”レベルが接地電位ＶＳＳの論理レベルを持つ信号φ５を出力する。また、インバータＩ４は、信号φ５の論理レベルを反転させ、“Ｈ”レベルが電源電位ＶＣＣ、“Ｌ”レベルが接地電位ＶＳＳの論理レベルを持つ信号φ６を出力する。
【００９５】
トランジスタＱＰＩ３、ＱＰＩ４のしきい値電圧が低いトランジスタである。トランジスタＱＰＩ３、ＱＰＩ４は、電源電位ＶＣＣが印加されるＮ型基板、またはＮ型ウェルに形成される。
【００９６】
この第７の実施形態において、レベルシフト回路の出力信号は、トランジスタＱＮ３のドレインとトランジスタＱＰＩ３のドレインとの接続ノードＮ３から得ている。レベルシフト回路の出力信号は、接続ノードＮ３ばかりでなく、トランジスタＱＮ４のドレインとトランジスタＱＰＩ４のドレインとの接続ノードＮ４から得ることも可能である。さらに接続ノードＮ３、Ｎ４の双方から得ることも可能である。なお、接続ノードＮ４の電位は、接続ノードＮ３の電位と逆の電位をとる。
【００９７】
図９（Ｂ）は、第７の実施形態に係るレベルシフト回路の動作を示す動作波形図である。なお、図９（Ｂ）の動作波形図では、インバータＩ３、Ｉ４における信号遅延は無視する。
【００９８】
図９（Ｂ）に示す時刻Ｔ０においては、入力信号ＩＮ２が“Ｌ”レベルである。このため、信号φ５は“Ｈ”レベル、信号φ６は“Ｌ”レベルである。この状態では、トランジスタＱＰＩ３のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力されており、トランジスタＱＰＩ３はオフしている。また、トランジスタＱＰＩ４のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力されており、トランジスタＱＰＩ４はオンしている。この結果、接続ノードＮ３の電位は負電位ＶＢＢとなるので、出力信号ＯＵＴ３は、“Ｌ”レベルである。
【００９９】
次に、時刻Ｔ１において、入力信号ＩＮ３が“Ｌ”レベルから“Ｈ”レベルに遷移すると、トランジスタＱＰＩ３のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力され、トランジスタＱＰＩ３はオンする。トランジスタＱＰＩ３がオンすることで、接続ノードＮ３の電位が上昇し、トランジスタＱＮ４はオンする。このとき、トランジスタＱＰＩ４のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力されており、トランジスタＱＰＩ４はオフしている。よって、接続ノードＮ４の電位は負電位ＶＢＢとなり、トランジスタＱＮ３がオフする。よって、接続ノードＮ３の電位は電源電位ＶＣＣとなり、出力信号ＯＵＴ３は、“Ｈ”レベルとなる。
【０１００】
次に、時刻Ｔ２において、入力信号ＩＮ２が“Ｈ”レベルから“Ｌ”レベルに遷移すると、トランジスタＱＰＩ４のゲートには接地電位ＶＳＳが、そのソースには電源電位ＶＣＣが入力され、トランジスタＱＰＩ４はオンする。トランジスタＱＰＩ４がオンすることで、接続ノードＮ４の電位が上昇する。接続ノードＮ４の電位が上昇することで、トランジスタＱＮ３はオンする。このとき、トランジスタＱＰＩ３のゲートには電源電位ＶＣＣが、そのソースには接地電位ＶＳＳが入力されており、トランジスタＱＰＩ３はオフしている。よって、接続ノードＮ３の電位は負電位ＶＢＢとなり、出力信号ＯＵＴ３は“Ｌ”レベルとなる。また、接続ノードＮ３の電位が負電位ＶＢＢになることで、トランジスタＱＮ４はオフする。よって、接続ノードＮ４の電位は電源電位ＶＣＣとなる。
【０１０１】
このような第７の実施形態では、第１の実施形態と同様な効果を維持したまま、信号の論理レベルのうち、“Ｌ”レベルを、接地電位ＶＳＳから負電位ＶＢＢにシフトすることができる。
【０１０２】
また、第２〜第６の実施形態についても、第７の実施形態のように、トランジスタの伝導型を変えるとともに、昇圧電位ＶＰＰを負電位ＶＢＢに変えることで、その効果を損なうことなく、信号の“Ｌ”レベルを、接地電位ＶＳＳから負電位ＶＢＢにシフトすることができる。
【０１０３】
［第８の実施形態］
図１０は、この発明の第８の実施形態に係る半導体記憶装置の基本構成を示すブロック図である。
【０１０４】
図１０に示すように、半導体記憶装置１０は、メモリセルアレイ１１を有している。メモリセルアレイ１１には、メモリセルＭがマトリクス状に配置されている。半導体記憶装置１０は、メモリセルＭのデータを読み出す、およびメモリセルＭにデータを書き込むための回路ブロックとして、ロウデコーダ１２、カラムデコーダ１３、アドレスバッファ１４、センスアンプ１５、昇圧回路１６、入出力バッファ１８を、基本的に有している。制御信号発生回路１７は、これら各回路ブロックの動作タイミングを制御する制御信号を発生する。アドレスバッファ１４は、入力されたアドレスをバッファし、ロウアドレスＲＡおよびカラムアドレスＣＡを出力する。ロウアドレスＲＡは、ロウデコーダ１２に入力され、カラムアドレスＣＡは、カラムデコーダ１３に入力される。ロウデコーダ１２は、ロウアドレスＲＡをデコードし、デコードした結果に基づいてワード線ＷＬを選択する。カラムデコーダ１３は、カラムアドレスＣＡをデコードし、デコードした結果に基づいてビット線ＢＬを選択する。昇圧回路１６は、電源電位ＶＣＣよりも高い、ワード線昇圧電位ＶＰＰを出力する。
【０１０５】
データ読み出し時、センスアンプ１５は、選択されたビット線ＢＬを介して読み出されたメモリセルＭのデータを増幅する。入出力バッファ１８は、センスアンプ１５で増幅されたデータを、半導体記憶装置１０の外部に出力する。
【０１０６】
データ書き込み時、入出力バッファ１８は、半導体記憶装置１０外部から入力されたデータを、センスアンプ１５に出力する。センスアンプ１５は、入出力バッファ１８を介して入力されたデータを、選択されたビット線ＢＬを介してメモリセルＭに書き込む。
【０１０７】
図１１は、ロウデコーダの一構成例を示すブロック図である。
【０１０８】
図１１に示すように、ロウデコーダ１２の一構成例は、５１２本のワード線ＷＬ０〜ＷＬ５１１の中から一本を選択する例である。ロウデコーダ１２は、６４セットのメインロウデコーダ（ROW-MAIN）２１-0〜２１-63 と、５１２セットのサブロウデコーダ（ROW-SUB ）２２-0〜２２-511とから構成されている。メインロウデコーダ２１の一回路例を、図１２に示す。
【０１０９】
図１２は、メインロウデコーダの一回路例を示す回路図である。図１２に示す一回路例は、図１１に示すメインロウデコーダ２１-0〜２１-63 それぞれで共通である。
【０１１０】
図１２に示すように、一回路例に係るメインロウデコーダ２１は、ロウアドレスＲＡａ、ＲＡｂが入力されるＮＡＮＤ回路３１、このＮＡＮＤ回路３１の出力が入力されるインバータＩ３１、このインバータＩ３１の出力が入力されるインバータＩ３２、インバータＩ３１の出力の論理レベルをシフトするレベルシフト回路３０、このレベルシフト回路３０の出力が入力され、相補的なメインデコード信号Ｍ、ＭＢを出力するインバータＩ３３、Ｉ３４を有する。インバータＩ３３、Ｉ３４はそれぞれ、昇圧電位ＶＰＰと接地電位ＶＳＳ（＝０Ｖ）との電位差により駆動される。相補的なメインデコード信号Ｍ、ＭＢはそれぞれ、サブロウデコーダ２２に入力される。サブロウデコーダ２２の一回路例を、図１３に示す。
【０１１１】
図１３は、サブロウデコーダの一回路例を示す回路図である。図１３に示す一回路例は、図１１に示すサブロウデコーダ２２-0〜２２-511それぞれで共通である。
【０１１２】
図１３に示すように、一回路例に係るサブロウデコーダ２２は、ワード線駆動信号ＣＧを、相補的なメインデコード信号Ｍ、ＭＢにしたがって、ワード線ＷＬに伝達するＣＭＯＳ型トランスファゲート回路３２、メインデコード信号ＭＢが“Ｈ”レベルのとき、ワード線ＷＬに接地電位ＶＳＳ（＝０Ｖ）を供給するＮチャネル型トランジスタＱＮ３０を有する。トランスファゲート回路３２は、ゲートにメインデコード信号Ｍが入力され、電流通路を、ワード線駆動信号ＣＧの供給端とワード線ＷＬとの間に直列に接続したＮチャネル型トランジスタＱＮ３３と、ゲートにメインデコード信号ＭＢが入力され、電流通路を、ワード線駆動信号ＣＧの供給端とワード線ＷＬとの間に直列に接続したＰチャネル型トランジスタＱＰ３３とから構成されている。
【０１１３】
上記ロウデコーダ１２では、たとえばワード線ＷＬ７を選択する場合、ロウアドレスＲＡａ０〜ＲＡａ７、ＲＡｂ０〜ＲＡｂ７のうち、ＲＡａ０、ＲＡｂ０を“Ｈ”レベル（＝電源電位ＶＣＣ）、残りのＲＡａ１〜ＲＡａ７、ＲＡｂ１〜ＲＡｂ７の全てを“Ｌ”レベル（＝接地電位ＶＳＳ）とする。また、ワード線駆動信号ＣＧ０〜ＣＧ７のうち、ＣＧ７を“Ｈ”レベル（＝昇圧電位ＶＰＰ）、残りのＣＧ０〜ＣＧ６の全てを“Ｌ”レベル（＝接地電位ＶＳＳ）とする。これにより、ワード線ＷＬ０〜ＷＬ５１１のうち、ワード線ＷＬ７のみが、トランスファゲート回路３２を介して昇圧電位ＶＰＰとなり、他のワード線ＷＬ０〜ＷＬ６、ＷＬ８〜ＷＬ５１１は全て、トランジスタＱＮ３０を介して接地電位ＶＳＳとなる。こうして５１２本のワード線ＷＬ０〜ＷＬ５１１の中から、一本のワード線を選択することができる。
【０１１４】
上記ロウデコーダ１２において、メインロウデコーダ２１のレベルシフト回路３０に対して、この発明に係るレベルシフト回路を用いることができる。第８の実施形態は、レベルシフト回路３０に、第１の実施形態に係るレベルシフト回路を用いた例を示している。
【０１１５】
即ち、図１２に示すように、インバータＩ３１、Ｉ３２はそれぞれ、電源電位ＶＣＣと接地電位ＶＳＳ（＝０Ｖ）との電位差により駆動される。したがって、インバータＩ３１の出力は、第１の実施形態の信号φ１に相当し、インバータＩ３２の出力は、第１の実施形態の信号φ２に相当する。
【０１１６】
第８の実施形態のレベルシフト回路３０では、トランジスタＱＰ２とトランジスタＱＮＩ２との接続ノードＮ２から出力信号ＯＵＴ２を得ている。したがって、出力信号ＯＵＴ２の信号波形は、信号φ１、φ２のうち、特に信号φ１の信号波形に対応する。そして、レベルシフト回路３０は、信号φ１の論理レベルのうち、“Ｈ”レベルを、電源電位ＶＣＣから昇圧電位ＶＰＰにシフトする。
【０１１７】
この発明に係るレベルシフト回路は、第８の実施形態のように、たとえば半導体記憶装置１０が持つロウデコーダ１２に用いることができる。
【０１１８】
また、第８の実施形態では、ロウデコーダ１２が持つレベルシフト回路３０に、第１の実施形態に係るレベルシフト回路を用いた例を示したが、レベルシフト回路３０には、第２〜第６の実施形態に係るレベルシフト回路を用いることも可能である。
【０１１９】
また、半導体記憶装置１０は、不揮発性メモリと、揮発性メモリとに大別することができるが、この発明は、そのどちらにも適用できる。即ち、メモリセルアレイ１１に配置されるメモリセルＭには、不揮発性メモリに使用されるもの、および揮発性メモリに使用されるもののどちらでも配置することができる。メモリセルアレイ１１に配置されるメモリセルＭの例のいくつかを、図１４（Ａ）〜（Ｄ）に示す。
【０１２０】
図１４（Ａ）〜（Ｄ）はそれぞれ、メモリセルの等価回路を示す回路図である。
【０１２１】
図１４（Ａ）は不揮発性メモリに用いられるフラッシュセル、図１４（Ｂ）は不揮発性メモリに用いられるＦＲＡＭセル、図１４（Ｃ）は揮発性メモリに用いられるＤＲＡＭセル、図１４（Ｄ）は揮発性メモリに用いられるＳＲＡＭセルをそれぞれ示している。
【０１２２】
メモリセルＭには、たとえば図１４（Ａ）〜（Ｄ）に示すようなメモリセルを用いることができる。
【０１２３】
以上、この発明に係るレベルシフト回路を、第１〜第８の実施形態により説明したが、この発明に係るレベルシフト回路は、第１〜第８の実施形態に限られるものではなく、その趣旨を逸脱しない範囲で様々に変形することが可能である。たとえば昇圧電位ＶＰＰは、たとえば信号φ１等の“Ｈ”レベル、即ち電源電位ＶＣＣよりも高いが、常に高い状態に保持される必要はない。集積回路の動作中、電源電位ＶＣＣよりも高くなることがあれば良い。
【０１２４】
同様に負電位ＶＢＢは、信号φ５等の“Ｌ”レベル、即ち接地電位ＶＳＳよりも低いが、常に低い状態に保持される必要はなく、集積回路の動作中、接地電位ＶＳＳよりも低くなることがあれば良い。
【０１２５】
また、トランジスタＱＮＩ１、ＱＮＩ２のドレイン電位Ｖｄを昇圧電位ＶＰＰ、基板電位Ｖｂを接地電位ＶＳＳとしたとき、ゲート電位Ｖｇとソース電位Ｖｓとの組み合わせは、回路動作上、下記（１）〜（４）の４通りがある。
【０１２６】
（１）Ｖｇ＝ＶＳＳ、Ｖｓ＝ＶＳＳ
（２）Ｖｇ＝ＶＣＣ、Ｖｓ＝ＶＣＣ
（３）Ｖｇ＝ＶＣＣ、Ｖｓ＝ＶＳＳ
（４）Ｖｇ＝ＶＳＳ、Ｖｓ＝ＶＣＣ
上記（１）〜（４）の組み合わせのうち、（１）〜（３）の組み合わせでは、トランジスタＱＮＩ１、ＱＮＩ２がオンし、（４）の組み合わせのみトランジスタＱＮＩ１、ＱＮＩ２がオフする。
【０１２７】
上記（１）〜（３）の組み合わせにおいて、トランジスタＱＮＩ１、ＱＮＩ２のオン状態は、弱反転状態および強反転状態のどちらでも良い。弱反転状態は、たとえば図２（Ａ）に示す（ｅ）点のように、電流Ｉｄｓが未飽和の状態であり、強反転状態は図２（Ａ）に示す（ｆ）点のように、電流Ｉｄｓが飽和した状態である。
【０１２８】
また、（４）の組み合わせにおいて、トランジスタＱＮＩ１、ＱＮＩ２のオフ状態は、カットオフ状態とするのが好ましい。カットオフ状態は、たとえば図２（Ａ）に示す（ｇ）点のように、電流Ｉｄｓがほとんど流れない状態である。
【０１２９】
なお、トランジスタＱＮＩ１、ＱＮＩ２のオフ状態として、図２（Ａ）に示す（ｈ）点のように、しきい値電圧を規定する電流Ｉｄｓよりも少ない電流Ｉｄｓが流れている状態もある。この状態は電流Ｉｄｓが僅かに流れているとはいえ、回路動作上、トランジスタＱＮＩ１、ＱＮＩ２はオフである。したがって、トランジスタＱＮＩ１、ＱＮＩ２のオフ状態としては、これでも良い。しかし、リーク電流が増えるので、トランジスタＱＮＩ１、ＱＮＩ２のオフ状態は、カットオフ状態とするのが好ましい。
【０１３０】
さらに、トランジスタＱＰＩ３、ＱＰＩ４のドレイン電位Ｖｄを負電位ＶＢＢ、基板電位Ｖｂを電源電位ＶＣＣとしたとき、ゲート電位Ｖｇとソース電位Ｖｓとの組み合わせは、回路動作上、下記（１）〜（４）の４通りがある。
【０１３１】
（１）Ｖｇ＝ＶＣＣ、Ｖｓ＝ＶＣＣ
（２）Ｖｇ＝ＶＳＳ、Ｖｓ＝ＶＳＳ
（３）Ｖｇ＝ＶＳＳ、Ｖｓ＝ＶＣＣ
（４）Ｖｇ＝ＶＣＣ、Ｖｓ＝ＶＳＳ
上記（１）〜（４）の組み合わせのうち、（１）〜（３）の組み合わせでは、トランジスタＱＰＩ３、ＱＰＩ４がオンし、（４）の組み合わせのみトランジスタＱＰ３、ＱＰＩ４がオフする。
【０１３２】
上記（１）〜（３）の組み合わせにおいて、トランジスタＱＰＩ３、ＱＰＩ４のオン状態は、トランジスタＱＮＩ１、ＱＮＩ２と同様、弱反転状態および強反転状態のどちらでも良い。
【０１３３】
また、（４）の組み合わせにおいて、トランジスタＱＰＩ３、ＱＰＩ４のオフ状態は、リーク電流を減ずる観点から、トランジスタＱＮＩ１、ＱＮＩ２と同様、カットオフ状態とするのが好ましい。
【０１３４】
【発明の効果】
この発明によれば、電源電圧が低下しても、スイッチ動作速度の劣化を抑制でき、かつ電源電圧がしきい値電圧程度まで下がっても、動作可能なレベルシフト回路を具備する半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）はこの発明の第１の実施形態に係るレベルシフト回路を示す回路図、図１（Ｂ）はその動作を示す動作波形図。
【図２】図２（Ａ）はトランジスタＱＮＩの特性を示す図、図２（Ｂ）はこの発明に係るレベルシフト回路による効果を説明するための図。
【図３】図３（Ａ）はこの発明の第２の実施形態に係るレベルシフト回路を示す回路図、図３（Ｂ）はその動作を示す動作波形図。
【図４】図４（Ａ）はこの発明の第３の実施形態に係るレベルシフト回路を示す回路図、図４（Ｂ）はその動作を示す動作波形図。
【図５】図５はこの発明の第４の実施形態に係るレベルシフト回路を示す回路図。
【図６】図６（Ａ）〜（Ｅ）はそれぞれトランスファゲートの回路例を示す回路図。
【図７】図７はこの発明の第５の実施形態に係るレベルシフト回路を示す回路図。
【図８】図８はこの発明の第６の実施形態に係るレベルシフト回路を示す回路図。
【図９】図９（Ａ）はこの発明の第７の実施形態に係るレベルシフト回路を示す回路図、図９（Ｂ）はその動作を示す動作波形図。
【図１０】図１０はこの発明の第８の実施形態に係る半導体記憶装置の基本構成を示すブロック図。
【図１１】図１１はロウデコーダの一構成例を示すブロック図。
【図１２】図１２はメインロウデコーダの一回路例を示す回路図。
【図１３】図１３はサブロウデコーダの一回路例を示す回路図。
【図１４】図１４（Ａ）〜（Ｄ）はそれぞれメモリセルの等価回路を示す回路図。
【図１５】図１５（Ａ）は従来のレベルシフト回路を示す回路図、図１５（Ｂ）はその動作を示す動作波形図。
【符号の説明】
ＱＮＩ１、ＱＮＩ２、ＱＮＩ５、ＱＮＩ７、ＱＮＩ８…しきい値電圧が低いＮチャネル型トランジスタ、
ＱＮ２、ＱＮ３、ＱＮ４、ＱＮ５、ＱＮ３０、ＱＮ３３…エンハンスメント型のＮチャネル型トランジスタ、
ＱＰＩ３、ＱＰＩ４…しきい値電圧が低いＰチャネル型トランジスタ、
ＱＰ１、ＱＰ２、ＱＰ３３…エンハンスメント型のＰチャネル型トランジスタ、
Ｉ１、Ｉ２、Ｉ３１、Ｉ３２、Ｉ３３、Ｉ３４…インバータ、
１０…半導体記憶装置、
１１…メモリセルアレイ、
１２…ロウデコーダ、
１３…カラムデコーダ、
１４…アドレスバッファ、
１５…センスアンプ、
１６…昇圧回路、
１７…制御信号発生回路、
１８…入出力バッファ、
２１…メインロウデコーダ、
２２…サブロウデコーダ、
３０…レベルシフト回路、
３１…ＮＡＮＤ回路、
３２…トランスファゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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