(57)【特許請求の範囲】
【請求項１】
複数の相信号の組み合わせにより制御されるモータの駆動制御を行なうモータ制御装置において、
前記モータの速度を段階的に設定するための速度データを格納した速度テーブルメモリと、
モータの駆動制御全体を制御するＣＰＵの制御を介さずに前記速度テーブルのデータを順次読み出すメモリアクセス制御部と、
前記速度テーブルから読み出したデータ値を時間データに変換する時間変換手段と、
前記時間変換手段の出力に基づき前記モータを動作させるための相切り替え信号を発生する相信号発生部と、
前記メモリアクセス制御部が前記速度テーブルのデータを順次読み出す際の読み出しアドレスに任意の変化量を設定するためのステップレジスタとを有し、
前記ステップレジスタに設定するアドレスの変化量を変更することにより同一の前記速度テーブルメモリから前記モータの加減速パターンを複数生成することを特徴とするモータ制御装置。
【請求項２】
前記メモリアクセス制御部は、前記速度テーブルメモリ内の任意の読み出し開始アドレスからメモリアクセスを開始するとともに、任意の読み出し終了アドレスで終了し、メモリのアクセスが終了した後に一連の動作を制御するＣＰＵへ割り込みを発生することを特徴とする請求項１に記載のモータ制御装置。
【請求項３】
前記ステップレジスタによる読み出しアドレスの制御により、最初に前記メモリアクセス制御部に設定された前記速度テーブルの読み出し終了アドレスを過ぎた場合は最初に設定された終了アドレスにおいて前記速度テーブルの読み出しを終了させることを特徴とする請求項１に記載のモータ制御装置。
【請求項４】
前記メモリアクセス回路は、駆動制御すべき複数モータのための速度テーブルメモリにアクセスするためのバスアービトレーション部を有することを特徴とする請求項１に記載のモータ制御装置。
【請求項５】
前記相信号発生部はモータを駆動するための相の組み合わせを表現できるだけのビット幅を有するレジスタの内容を順次切り替えてモータ制御信号として出力することを特徴とする請求項１に記載のモータ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はモータ制御装置、特に複数の相信号の組み合わせにより制御されるモータの駆動制御を行なうモータ制御装置に関するものである。
【０００２】
【従来の技術】
従来より、プリンタなどの用紙搬送等の動力源として、紙送り機構などの駆動手段として、相信号の組み合わせにより制御されるモータ（ステッピングモータ）が用いられている。
【０００３】
図２は、従来の画像形成装置などにおいて、上記のようなモータを制御するモータ制御部の構造を示したものである。図２において、符号２００１は一連の動作を制御するＣＰＵ、２００２はシステムバスであり、このシステムバスに各構成部材が接続されている。符号２００３はＣＰＵのＲＯＭであり、プログラム及び各種データが格納される。
【０００４】
符号２００４はデータＲＡＭ、２００５はタイマＩＣ、２００６はタイマＩＣからの割り込み信号、２００７はモータを動作させるための相パターン信号、２００８はモータとインターフェースするためのバッファ回路、２００９はモータである。
【０００５】
ＣＰＵ２００１は、一定時間ごとにタイマＩＣからの割り込みを受け、ＲＯＭ２００３あるいはＲＡＭ２００４に展開された駆動データに基づき、モータ２００９の相パターン信号をバスインターフェース回路や増幅器から構成されたバッファ回路を介して制御する。すなわち、ＣＰＵ２００１自体の制御により駆動データの読み出しとバッファ回路２００８への転送を行なうものである。
【０００６】
図３は、図２におけるモータの動作タイミングを示している。ここでは、モータ２００９は信号Ａと信号Ｂの２本の相信号の組み合わせで動作するものとし、それぞれの信号レベルの組み合わせを変更して、Ｔ１からＴ４の状態を与えることにより所定の角度回転させることができる。（Ｔ４の次はＴ１に戻る）。
【０００７】
図４は、図２の従来構成などにより制御されるモータの加速および定速回転の様子を示したものである。図４はモータの速度と時間をグラフ化したものであり、図示のようにｔ１、ｔ２…の時点で相切り換えを行なうことにより遅い速度からだんだん速い速度に制御が変わっていき、符号４００１の時点で等速度に制御されている。一般的にこの種のモータは、回転開始時は高いトルクが必要になるために、低速度で動作開始させ、段々に高速動作に変えて行くことが要求される。
【０００８】
なお、モータの速度に関して、図３に示したように、相信号の状態が変化することによる回転角は一定であることから、モータに与える相信号の期間を短くすることにより、Ｔ１からＴ２，Ｔ３，Ｔ４と早く切り替わればモータは結果としてより高速で回転することとなる。
【０００９】
図４下段は、相切り替えによるモータの速度制御を具体的に示したものであり、たとえばある時点ｔｎでモータの相信号を図３のＴ１からＴ２へ切り替え、ｔ２の時点でＴ２からＴ３へ切り替えるといった動作を繰り返すことによりそれぞれ相信号が切り替わるまでの時間が徐々に短くなってゆくのが分かる。
【００１０】
ここで、再び図２において、従来方式のモータ速度制御の方法を説明する。
【００１１】
図２のＣＰＵ２００１は図示しない操作パネル等の指示によりモータ２００９を動作させるにあたり、速度テーブルをＲＡＭ２００４（あるいはＲＯＭ２００３）上に用意する。また、モータへ供給する相信号は、ＣＰＵの出力信号をインターフェース回路２００８を介してモータ２００９へＴ１のパターンを与える。
【００１２】
そして、タイマ２００５に動作開始命令を与え駆動データテーブルの最初の値を設定する。その後タイマ２００５の動作によりＣＰＵ２００１に対して割り込み２００６が発生し、ＣＰＵ２００１はこの割り込みを受けてモータ２００７への相信号をＴ２に書き換えて次のテーブルの値を２００４のＲＡＭから読み出し、タイマ２００５にセットする。この動作を順次繰り返し行なうことにより、所定のスピードに達した時点でタイマの更新を行うのを止め、以後は相信号パターンの更新のみを行なうことにより定速駆動に入る。以上の動作により図４の動作が実現される。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来構成では、タイマＩＣからの割り込みに基づきＣＰＵの主導により相信号を切り替えるため、次のような問題がある。
【００１４】
１）相信号の切り替えタイミングの時間的遅延
割り込みから信号をセットするまでに時間的な遅延が発生し、相切り替え時間が、割り込み処理時間に対して十分大きくて問題にならない場合を除き、一般的には回転速度のばらつきという不具合が生じる。
【００１５】
２）割り込みによるＣＰＵの処理速度の低下
モータが複数存在したり、モータの回転速度が速い場合に、ＣＰＵへ入力される割り込みの間隔が短くなり、ＣＰＵの他の処理効率が悪化するという不具合が生じる。
【００１６】
３）テーブルメモリの増大
モータの加減速特性を複数必要とするシステムにおいては、テーブルの値が増大しコストアップが生じる。
【００１７】
そこで本発明の課題は、この種のモータ制御装置において、簡単安価に実施でき、制御手段であるＣＰＵの負担を軽減でき、また、モータの駆動データテーブルを格納するメモリの容量を低減できるようにすることにある。
【００１８】
【課題を解決するための手段】
上記の課題を解決するため、本発明においては、複数の相信号の組み合わせにより制御されるモータの駆動制御を行なうモータ制御装置において、
前記モータの速度を段階的に設定するための速度データを格納した速度テーブルメモリと、
モータの駆動制御全体を制御するＣＰＵの制御を介さずに前記速度テーブルのデータを順次読み出すメモリアクセス制御部と、
前記速度テーブルから読み出したデータ値を時間データに変換する時間変換手段と、
前記時間変換手段の出力に基づき前記モータを動作させるための相切り替え信号を発生する相信号発生部と、
前記メモリアクセス制御部が前記速度テーブルのデータを順次読み出す際の読み出しアドレスに任意の変化量を設定するためのステップレジスタとを有し、
前記ステップレジスタに設定するアドレスの変化量を変更することにより同一の前記速度テーブルメモリから前記モータの加減速パターンを複数生成する構成を採用した。
【００１９】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を説明する。
【００２０】
（第１実施形態）
図１および図７に本発明を採用したモータ制御回路の実施形態を示す。図７は本発明を適用したモータ制御回路の全体の構成を、また、図１はその一部、特にモータ制御ブロック部の構成を詳細に示している。
【００２１】
図７において、符号７００１は一連の動作を制御するＣＰＵであり、ＣＰＵ７００１はＲＡＭ７００３をワークエリアとして、ＲＯＭ７００２に格納されたプログラムに従ってモータの駆動制御を行なう。
【００２２】
図７では、プリンタの紙送りなどのための動力源として用いられるモータ（Ｍ）が３つ設けられており、それぞれ符号７００４から７００６の各モータ制御ブロックにより制御される。
【００２３】
本実施形態においてはＣＰＵ７００１は直接、モータ駆動データの入出力を制御しない。モータ駆動データの入出力は上記のモータ制御ブロック７００４〜７００６、およびバス調停回路（バスアービタ）７００７により行なわれる。バス調停回路７００７は、モータ制御ブロックからの速度テーブルデータを後述のＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）制御によりアクセスするためのものである。
【００２４】
図１に上記のモータ制御ブロック７００４〜７００６廻りの詳細な構造を示す。図１において、符号１０００は図７のモータ制御ブロック７００４〜７００６に相当するモータ制御ブロックを示す。
【００２５】
図１において、符号１００１はＤＭＡＣ（ＤＭＡコントローラ）によって構成されるメモリアクセス制御部、１００２はタイマ回路により構成される時間変換回路、１００３はモータの相信号を発生させる相信号発生部（詳細な構成については後述する）、１００４は速度テーブル格納用メモリ（たとえば前述のＲＯＭ７００２、あるいはＲＡＭ７００３）にアクセスするためのバスアービトレーション回路である。
【００２６】
符号１００５は、任意の回転ステップで割り込みを発生させるタイマ回路で、ＣＰＵ７００１のモータ駆動制御に用いられる。
【００２７】
本実施形態においては、ＣＰＵ７００１の主導ではなく、モータの駆動データ、すなわち速度テーブルデータはモータ制御ブロック１０００およびバスアービトレーション回路１００４により行なわれる。
【００２８】
本実施形態においては、ＤＭＡＣ（ＤＭＡコントローラ）によって構成されるメモリアクセス制御部１００１は、バスアービトレーション回路１００４を介して速度テーブルメモリにアクセスし、速度データを読み出すが、その際、メモリアクセス制御部１００１にスタートアドレス（図１中のＳＴＡＲＴ  ＡＤＤＲＥＳＳ）とエンドアドレス（同ＥＮＤ  ＡＤＤＲＥＳＳ）をセットし、信号”ＤＭＡ  ＥＸＥＣ”を与えることにより特定のアドレスから速度テーブルのデータを読み出させることができる。
【００２９】
また、本実施形態ではさらにメモリアクセス制御部１００１はステップレジスタ１００１ａを有し、このステップレジスタ１００１ａにＣＰＵ７００１から”ＳＴＥＰ”信号により任意のステップ量を与えることにより、速度テーブルからデータを読み出すアドレスの変更ステップを決定することができる。
【００３０】
なお、メモリアクセス制御部１００１は、ステップレジスタ１００１ａによるテーブルアドレスのステップにより、最初に設定されたエンドアドレスを過ぎた場合はエンドアドレス（終了アドレス）においてＤＭＡ転送を終了するリミット機能を有するものとする。
【００３１】
本実施形態では、以上のようなステップレジスタ１００１ａを用いて、同一の速度テーブルから異なるデータパターンを読み出すことができ、単一の速度テーブルに複数の加減速パターンを格納したのと同じ効果を得ることができ、ＣＰＵへの負荷を軽減させるとともに、単一の速度テーブルから複数の加減速パターンを生成できるので、速度テーブルのために必要なメモリ容量を大きく削減することができる。メモリの節約が可能になる。
【００３２】
図１２にモータの速度テーブルの一例を示す。図１２の速度テーブル格納メモリはアドレス１００から始まり、１６２まで続き、各アドレスに図中右端のデータが格納される。図の左側は実際に格納されるデータではなく、ある駆動系において各データに対応する実際の累積駆動時間、制御速度（ＰＰＳ）、加速度（ＰＰＳ／ｍｓ）、駆動時間（ｍｓ）を示している。この例では、初期速度は２２０ＰＰＳであり、最終的には２９４１ＰＰＳに達するようモータが制御される。
【００３３】
図５は図１２のテーブルをグラフ化したもので、図示のように、この動作は一定の加速度でモータを加速するものであり、加速度は水平の直線、速度は一定の傾斜の直線上を変化する。また、このような駆動条件を構成するために、モータの相切り換えのインターバルは起動直後は長く、それが除々に短くなるように制御しなければならないのが判る。
【００３４】
図１２のテーブルの例は、一定の駆動制御条件の全てのデータを並べたものであるが、このテーブルから、上記のメモリアクセス制御部１００１のステップレジスタ１００１ａを用いてたとえば、１つおきにデータを読み出せば全く別の加減速特性を得ることができるのがわかる。
【００３５】
たとえば、図９は、図１２のテーブルから、ステップレジスタ１００１ａを用いて異なるステップ量により速度データを読み出した場合に得られる加速特性のグラフを示している。図９の「系列１」はメモリアクセス制御部１００１のステップレジスタ１００１ａの設定によりＤＭＡのステップ量を１とした場合（順番にアドレスを１つずつ加算）を示し、「系列２」はＤＭＡのステップ量を２とした場合（テーブルメモリのアドレスを１つ飛びに読む）の加速特性を示す。
【００３６】
このようにして、本実施形態によれば、メモリアクセス制御部１００１のステップレジスタ１００１ａによる操作を行なうことにより、単一の速度テーブルに複数の加減速パターンを格納したのと同じ効果を得ることができ、テーブルメモリの容量を低減することができる。
【００３７】
次に、以上の構成における動作につき詳細に説明する。
【００３８】
図７のＣＰＵ７００１によりモータの起動を行なう場合、速度テーブル格納メモリにあらかじめ駆動データをロードしておく。このときの速度テーブルメモリは図１２に示したようなデータを格納しているものとする。
【００３９】
さて、上記のような速度テーブルが用意されているものとすると、ＣＰＵは、まずメモリアクセス制御部１００１にスタートアドレス（図１中のＳＴＡＲＴ  ＡＤＤＲＥＳＳ）とエンドアドレス（同ＥＮＤ  ＡＤＤＲＥＳＳ）をセットする。また、信号”ＳＴＥＰ”を用いて、テーブルを読み出す際のアドレスのステップ量を設定しておく。
【００４０】
続いて、メモリアクセス制御部１００１は最初のアドレス（図１２の例でいえば１００番地）のデータを読むために、バスアービトレーション回路１００４にアドレス信号とリクエスト信号である“ＤＲＥＱ”信号を出力する。
【００４１】
これにより、バスアービトレーション回路１００４は他のモータ制御部からのメモリアクセス要求とのタイミング調停を行ない、要求されたアドレスのデータが読み込まれたらメモリアクセス制御部１００１ヘデータを出力するとともに、データの確定を通知する信号“ＤＡＣＫ”を出力する。
【００４２】
これにより、メモリアクセス制御部１００１は読み込んだ速度テーブルデータをタイマ回路からなる時間変換回路１００２へ“ＣＭＰ”信号として出力する。
【００４３】
その後、実際にモータを動作させるタイミングになると、時間変換回路１００２に対して”ＣＬＲ”信号をＯＦＦとし、メモリアクセス制御部１００１にスタートを意味する”ＤＭＡ−ＥＸＥＣ”信号を入力する。
【００４４】
これにより、時間変換回路１００２の内部カウンタが動作し“ＣＭＰ”信号により入力された値に達すると信号”ＰＰＳ−ＣＬＫ”を相信号発生部１００３へ入力する。この信号”ＰＰＳ−ＣＬＫ”はメモリアクセス制御部１００１にも入力され、この信号”ＰＰＳ−ＣＬＫ”の入力を契機としてメモリアクセス制御部１００１は次のデータの読み出しに進む。その際、ステップレジスタ１００１ａによる設定に応じて次に読み出しを行う速度テーブルメモリのアドレスが決定され、そのアドレスがバスアービトレーション回路１００４に入力される。
【００４５】
上記動作を続けることにより、図４の相切り替え信号である”ＰＰＳ−ＣＬＫ”が図１２の速度テーブルに基づき生成され、最終的にそのテーブルメモリのアドレスに達して、ＰＰＳの値が２９４１の速度に達した時点で１００１のメモリアクセス制御部はこれ以降のメモリアクセスを終了するとともに、モータの加速動作が終了したことを示す割り込み信号”ＤＭＡ−ＥＮＤ”を出力し、ＣＰＵ７００１に通知する。また、ＴＣＵ１００５は任意の時点からモータが任意の回転角進んだ事をＣＰＵに通知し、ＣＰＵ７００１は、通知された回転角度に基づき所定のモータ制御を行なう。
【００４６】
以上のようにして、図１２の速度テーブルに基づき”ＰＰＳ−ＣＬＫ”の発生間隔がだんだん短くなるように制御し、モータを加速させることができる。その際、図９に示したように、メモリアクセス制御部１００１のステップレジスタ１００１ａによる設定を行なっておくことにより、異なる加減速特性を得ることができる。すなわち、本実施形態によれば、単一の速度テーブルに複数の加速パターンを格納したのと同じ効果を得ることができ、テーブルメモリの容量を低減することができる。
【００４７】
次に“ＰＰＳ−ＣＬＫ”に基づきモータの制御信号を生成する構成につき説明しておく。ここでは、本実施形態のモータは”Ａ”、”Ａ−“、”Ｂ”、”Ｂ−“の４相により駆動されるものとする。
【００４８】
図６は、図１のモータの相信号を発生させる相信号発生部１００３の構成を詳細に示したものである。図６においては、発生すべき、”Ａ”、”Ａ−“、”Ｂ”、”Ｂ−“の４相の相それぞれの信号に対しパターンデータを格納するレジスタ６００１〜６００４を有する。
【００４９】
図６において、符号６００５はカウンタであり、“ＰＰＳ−ＣＬＫ”が入力されるたびに動作し、カウンタの出力値によって前記レジスタの中の対応したビット値を出力し相信号とするものである。カウンタ６００５はＵＰ／ＤＯＷＮの切り替えにより相信号パターンの進み方が逆転でき、これによりモータの回転方向の制御も行なうことができる。
【００５０】
モータの相信号の組み合わせが８通りある場合は、レジスタ６００１〜６００４は８ビットのレジスタ（図示のレジスタ６００１の場合、Ａ［０］〜Ａ［３］）で構成され、ＵＰカウント時は出力信号としてＲＥＧ［０］→ＲＥＧ［１］→ＲＥＧ［２］→ＲＥＧ［３］→ＲＥＧ［０］と動作し、また、ＤＯＷＮカウント時は出力信号としてＲＥＧ［０］→ＲＥＧ［３］→ＲＥＧ［２］→ＲＥＧ［１］→ＲＥＧ［０］と動作する（上記の「ＲＥＧ」は図６中のレジスタＡ［０］〜Ａ［３］に、また、Ｂ相の場合はＢ［０］〜Ｂ［３］に相当する）。出力信号は４ｉｎｔｏ１のマルチプレクサを介してモータの励磁相の１つに出力される。
【００５１】
以上のように相信号発生部１００３を構成することにより、インターバルレジスタ１００６が設けられており、また、単一の速度テーブルのみしか有していない場合でも、各モータのさまざまな加速パターンを生成することができる。
【００５２】
なお、これまでは加速動作のみに関して述べたが、減速のための速度テーブルを用意しておけば、減速動作についても同様の構成で制御できるのはいうまでもない。たとえば、図１０はモータの起動〜加速〜定速運転〜減速〜停止までの動作を示している。ここでは、加速動作を開始する為に加速設定の速度テーブルを読むためにＤＭＡを起動し、ＤＭＡの終了割り込みが発生した時点で、モータは等速回転になり、減速〜停止が必要になった時点でＣＰＵ７００１が減速テーブルを読むためのＤＭＡ起動を行なう。そして、減速テーブルが終了した時に生じるＤＭＡ終了割り込みにより、ＣＰＵ７００１はモータの回転が最低速度になったことを検知することができる。
【００５３】
図１１はより複雑な複合動作を示している。たとえばプリンタなどにおいては、紙搬送におけるモータ制御では、紙搬送系に複数のモータが設けられるのは普通であり、このような構成では搬送している紙が他のモータとも噛んでいる場合があり、モータは自分自身の駆動スペックのみではなく、他のモータの制約も受けることになる。このような構成では、図１１のようなより複雑な駆動制御を行なう必要がある。
【００５４】
たとえば、図１１では、タイミングｔ０〜ｔ１、ｔ２〜ｔ３の加速フェーズでは異なる加速度を得るためにそれぞれ別の速度データテーブルを用いている。これは、起動直後は他のモータとの兼ねあいで中速回転までしか上げられず、しかもｔ０〜ｔ１における最初の加速では加速スピード自体も低いものとしなければならないためである。その後、紙が遅いモータの制約から解放された時点（ｔ２）において、もう一度加速を行なって高速回転に立ち上げ所期の定速運転（ｔ３〜）を行なう。
【００５５】
そして、停止させる際（ｔ４〜ｔ５）に、減速のための速度データを格納したテーブルを用い、上述の制御によりステップレジスタ１００１ａの進み量を大きくすることにより、短い時間で減速することができる。あるいは、上記の２段階の加速の際にも、加速度の調整が必要であれば、タイミングｔ０〜ｔ１およびｔ２〜ｔ３のそれぞれの期間で異なるステップレジスタ１００１ａに異なるステップ量を与えるようにしてもよい。
【００５６】
以上から明らかなように、本実施形態によれば、メモリアクセス制御部１００１に速度テーブルのデータを順次読み出す際の読み出しアドレスに任意の変化量を設定するためのステップレジスタ１００１ａを設けた構成を採用しているので、ＣＰＵへの負荷を伴わずにハードウエアのみでモーターの速度制御を行なうことができ、さらに、ステップレジスタ１００１ａにアドレスのステップ量の設定を行なうことにより、１つの速度テーブルから異なる加減速特性を得ることができる。すなわち、本実施形態によれば、単一の速度テーブルに複数の加速パターンを格納したのと同じ効果を得ることができ、テーブルメモリの容量を低減することができる。
【００５７】
また、ステップレジスタ１００１ａによる読み出しアドレスの制御により、最初にメモリアクセス制御部１００１に設定された速度テーブルの読み出し終了アドレスを過ぎた場合は最初に設定された終了アドレスにおいて速度テーブルの読み出しを終了させるリミット機能を設けているので、制御系は必要に応じて任意のステップ量を設定することができ、メモリの所定領域外をアクセスして動作エラーを起すこともない。
【００５８】
さらに、制御すべきモータが複数存在する場合には、バスアービトレーション部を設けて同一の速度テーブルメモリを複数のモータで共用できるようメモリアクセスを調停するようにしているので、これによってもＣＰＵへの負荷を軽減させることができる。
【００５９】
また、相信号発生部１００３をモータを制御するための相の組み合わせを表現できるだけの長さを持ったレジスタの内容をモータ制御信号として順次切り替えて出力するよう構成することにより、ＣＰＵへの負荷を軽減させることができる。
【００６０】
（第２実施形態）
図８は、本発明による異なるモータ制御系の全体構成を示したものである。図８は図７の全体構成に対応するもので、テーブルメモリを格納するＲＡＭ７００８をモータ制御部８０００側のシステムバス８００８とは独立した専用バス８０００ａに接続し、モータのデータを転送するバスをＣＰＵ８００１側のシステムバス８００８から独立させたものである。
【００６１】
図８において、符号８００１は一連の動作を制御するＣＰＵで、そのシステムバス８００８には、プログラムやデータが格納されているＲＯＭ８００２、ＣＰＵ８００１の処理に使用されるＲＡＭ８００３が接続されている。
【００６２】
一方、モータ制御部８０００側の符号８００４〜８００６は、それぞれ図７のモータ制御ブロック７００４（あるいは図１の１０００）に相当するモータ制御ブロックである。符号８００７は、モータ制御ブロック８００４〜８００６からの速度テーブルデータをＤＭＡ転送によりアクセスするためのバス調停回路であり、専用バス８０００ａを介して速度テーブルを格納したＲＡＭ７００８と接続されている。
【００６３】
以上のように、速度テーブルメモリを、全体を制御するＣＰＵのシステムバスとは独立した専用バスに設けることにより、ＤＭＡ発生時にシステムバスに負荷をかけることがなくなり、全体のシステムの性能を第一の実施形態に比して向上することができる。
【００６４】
図８の各モータ制御ブロック７００４〜７００６は、上述の第１実施形態と同様に構成することができ、その内部構成および動作説明は前述同様なのでここでは省略する。
【００６５】
なお、第１、第２実施形態ともに、パターンレジスタのサイズは使用するモータの相パターンの数だけ用意するものとして、上記の実施形態では４ビット、つまりモータの相パターンは４種類としたがこのビット長は８でも１６でもかまわず、本発明に何ら制約を与えるものではないのはいうまでもない。
【００６６】
また、以上ではモータはプリンタなどの紙送りに用いられるものを前提として説明したが、本発明によるモータ制御は被駆動部材により限定されるものはなく、任意の被駆動部材を駆動するモータの制御に用いることができるのはいうまでもない。
【００６７】
【発明の効果】
以上の説明から明らかなように、本発明によれば、複数の相信号の組み合わせにより制御されるモータの駆動制御を行なうモータ制御装置において、前記モータの速度を段階的に設定するための速度データを格納した速度テーブルメモリと、モータの駆動制御全体を制御するＣＰＵの制御を介さずに前記速度テーブルのデータを順次読み出すメモリアクセス制御部と、前記速度テーブルから読み出したデータ値を時間データに変換する時間変換手段と、前記時間変換手段の出力に基づき前記モータを動作させるための相切り替え信号を発生する相信号発生部と、前記メモリアクセス制御部が前記速度テーブルのデータを順次読み出す際の読み出しアドレスに任意の変化量を設定するためのステップレジスタとを有し、前記ステップレジスタに設定するアドレスの変化量を変更することにより同一の前記速度テーブルメモリから前記モータの加減速パターンを複数生成する構成を採用することにより、全体の動作を制御するＣＰＵへの負荷を伴わずにハードウエアのみでモーターの速度制御を行なうことができ、さらに、ステップレジスタにアドレスのステップ量の設定を行なうことにより、１つの速度テーブルから異なる加減速特性を得ることができ、単一の速度テーブルに複数の加減速パターンを格納したのと同じ効果を得ることができ、テーブルメモリの容量を低減することができる、という優れた効果が得られる。
【図面の簡単な説明】
【図１】本発明を採用したモータ制御ブロックの構成を示したブロック図である。
【図２】従来例のモータ制御系の全体構成を示したブロック図である。
【図３】本発明に係るモータの駆動原理を示した説明図である。
【図４】本発明に係るモータ加速動作の概要を示した説明図である。
【図５】本発明の実施形態における加速タイミングを示した説明図である。
【図６】本発明の実施形態における相信号発生ブロックの詳細を示したブロック図である。
【図７】本発明の第１実施形態の全体構成を示したブロック図である。
【図８】本発明の第２実施形態の全体構成を示したブロック図である。
【図９】本発明において、図１２の速度テーブルを用い、ステップレジスタによる制御を行なうことにより得られるモータの加速特性を示したブロック図である。
【図１０】本発明におけるモータの起動から停止までの動作を示した説明図である。
【図１１】本発明におけるモータの起動→中速→高速→停止までの動作を示した説明図である。
【図１２】本発明の実施形態における加速テーブルの一例を示した表図である。
【符号の説明】
１０００  モータ制御ブロック
１００１  メモリアクセス制御部
１００１ａ  インターバルレジスタ
１００２  時間変換回路
１００３  相信号発生部
１００４  バスアービトレーション回路
２００８  インターフェース回路
８０００  モータ制御部
８００４〜８００６  モータ制御ブロック
８００８  システムバス
８０００ａ  専用バス
７００１  ＣＰＵ
７００８  ＲＡＭ
８００３  ＲＡＭ
７００２  ＲＯＭ
８００２  ＲＯＭ
１００５  ＴＣＵ
【図１】
0003720669.tif 000002
【図２】
0003720669.tif 000003
【図３】
0003720669.tif 000004
【図４】
0003720669.tif 000005
【図５】
0003720669.tif 000006
【図６】
0003720669.tif 000007
【図７】
0003720669.tif 000008
【図８】
0003720669.tif 000009
【図９】
0003720669.tif 000010
【図１０】
0003720669.tif 000011
【図１１】
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【図１２】
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