(57)【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板上に形成され、ソース領域・ドレイン領域およびゲート電極を有するメモリーセルトランジスタと、
上記ゲート電極に連続するワード線と、
上記ドレイン領域に接続されるビット線と、
上記ビット線に接続される第１の電極と、
上記第１の電極に接して形成され、少なくとも一部に有効領域を有する絶縁性金属酸化物からなる容量膜と、
上記容量膜を挟んで上記第１の電極に対向する第２の電極とを備えるとともに、
上記第１及び第２の電極は、上記容量膜のうちの少なくとも一部に接する領域において、平面的に見て互いにオーバーラップしていないことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
上記絶縁性金属酸化物がビスマス層状ペロブスカイト構造であることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２記載の半導体記憶装置において、
上記第１及び第２の電極のうち上記容量絶縁膜の下方に配置される電極は、白金により構成されており、
上記容量膜を構成する金属酸化物は、ＭＯＣＶＤ法により形成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置において、
上記第１及び第２の電極は、少なくとも一部において上記容量膜のｃ面とは異なる結晶面に接していることを特徴とする半導体記憶装置。
【請求項５】
半導体基板と、
上記半導体基板上に形成され、ソース領域・ドレイン領域およびゲート電極を有するメモリーセルトランジスタと、
上記ゲート電極に連続するワード線と、
上記ドレイン領域に接続されるビット線と、
上記ビット線に接続される第１の電極と、
上記第１の電極に接して形成され、少なくとも一部に有効領域を有するビスマス層状ペロブスカイト構造の絶縁性金属酸化物からなる容量膜と、
上記容量膜を挟んで上記第１の電極に対向する第２の電極とを備えるとともに、
上記半導体基板の上面には、凹部が形成されており、
上記第１及び第２の電極のうちいずれか一方の電極は、上記凹部の壁面上を含む構成で形成されており、
上記第１及び第２の電極のうち他方の電極は、上記容量膜を介して上記凹部内に埋め込まれており、
上記凹部の壁面上において、上記容量膜はｃ軸方向が基板面にほぼ垂直になるように配向されたグレインを含むことを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
上記第１及び第２の電極のうち上記容量絶縁膜の下方に配置される電極は、白金により構成されており、
上記容量膜を構成する金属酸化物は、ＭＯＣＶＤ法により形成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体記憶装置において、
上記第１及び第２の電極のうち上記容量絶縁膜の上側に位置する電極は、少なくとも白金を含むことを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、
上記第１及び第２の電極のうち上記容量絶縁膜の上側に位置する電極は、白金と酸化イリジウム、または白金と酸化ルビジウムを含むことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属酸化膜特に強誘電体膜を容量膜として用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、デジタル技術の進展に伴い、大容量のデータを処理，保存する傾向が進む中で電子機器が一段と高性能化し、電子機器内に組み込まれる半導体装置中の半導体素子，例えば半導体記憶装置中のメモリーセルなどの微細化が急速に進んできている。例えば、ダイナミックＲＡＭの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。さらに、従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行われている。
【０００３】
以下、従来の半導体記憶装置およびその製造方法について、図面を参照しながら説明する。
【０００４】
図５は、従来の半導体記憶装置のメモリーセル部の構造を示す断面図である。図５に示すように、シリコン基板３１上に、ソース領域３２と、ドレイン領域３３と、ワード線の一部でもあるゲート電極及びその下方の絶縁膜からなる絶縁ゲート部３４とを有するメモリーセルのトランスファーゲート（パストランジスタ）が形成されている。基板の全面は、上面が平坦化された第１の保護絶縁膜３６と、その上の第２の保護絶縁膜４０とによって覆われており、この第１，第２のの保護絶縁膜３６，４０に形成されたコンタクトホールを埋めるプラグを介して、ドレイン領域３３はビット線３７に接続されている一方、ソース領域３２はストレージノード３５に接続されている。
【０００５】
ここで、上記第１の保護絶縁膜３６の上には、下部電極３８と、下部電極３８上に形成された容量膜３９と、容量膜３９の上に形成された上部電極４１とが形成されている。そして、上記第２の保護絶縁膜４０は上部電極３８を覆うように形成されており、この第２の保護絶縁膜４０に形成されたコンタクトホールを埋めるプラグを介して、上部電極４１はストレージノード３５に、下部電極３８は駆動用電源端子につながる信号配線４２にそれぞれ接続されている。すなわち、上部電極４１はストレージノード３５を介してトランスファーゲートのソース領域３２に接続されている。また、容量膜３９のうち端部は結晶性のよくないダメージ領域Ｒｄｍとなっており、容量膜３９のうちダメージ領域Ｒｄｍによって囲まれる領域が有効領域Ｒｅｆとなっている。そして、上部電極４１のうちダメージ領域Ｒｄｍを除く有効領域Ｒｅｆの上に選択的に上部電極４１が形成されている。
【０００６】
【発明が解決しようとする課題】
ここで、上記従来の不揮発性ＲＡＭとして機能する半導体記憶装置においては、以下のような問題があった。
【０００７】
絶縁性金属酸化物からなる容量膜３９の作製は、絶縁性金属酸化物としてビスマス層状ペロブスカイト構造の例えばＳｒＢｉ２ Ｔａ２  Ｏ９  （通称ＳＢＴ）の場合、アルキル基溶媒を用いたゾルゲル法でスピン塗布の後、約８００℃で焼結し作製している。また、下部電極３８には主として白金が用いられる。この場合、ＳＢＴは多数のグレインが集合した多結晶体となっており、各グレインの結晶軸方位が無秩序なランダム配向の状態になっている。
【０００８】
ところが、ＳＢＴはｃ面と平行に鏡映面を持つため、ｃ軸方向［００１］に自発分極は発生しない。すなわち、ｃ軸方向［００１］に対して自発分極成分がないため、下部電極３８と上部電極４１間に電圧を垂直方向に印加したとき、電界方向から傾斜したｃ軸を有するグレインのみが自発分極を発生する。そのとき、分極量は電界方向とグレインのｃ軸のなす角度をθとすると（１−ｃｏｓθ）に比例する。したがって、グレイン間でｃ軸の配向がランダムなために各グレインごとに電界によって生じる分極量が異なり、その結果、電圧の印加に対する容量膜３９の応答速度が遅くなる。つまり、電界方向に対して自発分極量が不均一に発生するため、分極反転が終了するのに時間がかかるためである。また、分極量が小さいので信頼性もよくない。
【０００９】
以上のように、従来のゾルゲル法などで作製されたビスマス層状ペロブスカイト構造を有する絶縁性金属酸化物を容量膜として用いた半導体記憶装置においては、電圧印加に対して応答速度が遅くなるとともに、信頼性もよくないという欠点を有している。
【００１０】
一方、このような絶縁性金属酸化物を有機金属気相成長法（ＭＯＣＶＤ）などで作製した場合、ステップカバレージが良くなるだけでなく、下部電極の面方位を反映した絶縁性金属酸化物を形成することが可能となる。しかるに、上記従来の半導体記憶装置にこの方法を適用すると、下部電極３８の有効領域Ｒｅｆと上部電極４１との間において、容量膜３９中の各グレインのｃ軸は下部電極３８の上面に垂直な方向に揃うようになる。その結果、平均的に見ると各グレインのｃ軸方向とほぼ平行に電界が印加される割合が多くなり、自発分極が発生しなくなるという問題がある。また、ゾルゲル法やＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ  ）法、ＬＳＭＣＤ（Ｌｉｑｕｉｄ  Ｓｏｕｒｃｅ  Ｍｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）法でも焼結条件などを工夫すればある程度配向性を向上させた膜形成が可能であるが、従来の半導体記憶装置の構造では、それらの方法を適用しても大きな効果は期待できない。
【００１１】
本発明は、上記従来の課題を解決するためになされたものであり、その目的は、自発分極の特定の方向に対する消失に起因した特性劣化を防止するための手段を講ずることにより、アクセス時間の短い高集積化されたメモリーセルを有する高速動作が可能な半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明では、以下のような半導体記憶装置に関する手段を設けている。
【００１７】
本発明の第１の半導体記憶装置は、半導体基板と、上記半導体基板上に形成され、ソース領域・ドレイン領域およびゲート電極を有するメモリーセルトランジスタと、上記ゲート電極に連続するワード線と、上記ドレイン領域に接続されるビット線と、上記ビット線に接続される第１の電極と、上記第１の電極に接して形成され、少なくとも一部に有効領域を有する絶縁性金属酸化物からなる容量膜と、上記容量膜を挟んで上記第１の電極に対向する第２の電極とを備えるとともに、上記第１及び第２の電極は、上記容量膜のうちの少なくとも一部に接する領域において、平面的に見て互いにオーバーラップしていない。
【００１８】
これにより、容量膜において、第１の電極と第２の電極とが互いにオーバーラップしていない部分に介在する領域では、容量膜の膜面に垂直な方向に対して傾いた方向の電界が印加される。したがって、容量膜の各グレインを半導体基板の主面に対してｃ軸配向させたときに、自発分極量が確保され、信頼性が向上する。
【００１９】
上記絶縁性金属酸化物がビスマス層状ペロブスカイト構造であることが好ましい。
【００２０】
また、その場合、上記第１及び第２の電極のうち上記容量絶縁膜の下方に配置される電極は、白金により構成されており、上記容量膜を構成する金属酸化物は、ＭＯＣＶＤ法により形成されていることがさらに好ましい。
【００２１】
これにより、基板面に対してｃ軸配向したグレインを多数有する容量膜となるので、特に大きな自発分極量と各グレインの自発分極量の均一化とを実現することができ、特に動作速度の向上効果が顕著となる。
【００２２】
上記第１及び第２の電極は、少なくとも一部において上記容量膜のｃ面とは異なる結晶面に接していることが好ましい。
【００２３】
これにより、第１の電極と第２の電極との間に生じる電界には、必ず容量膜のｃ軸に平行でない成分が生じるので、自発分極量の増大により信頼性の向上を図ることができる。
【００２４】
本発明の第２の半導体記憶装置は、半導体基板と、上記半導体基板上に形成され、ソース領域・ドレイン領域およびゲート電極を有するメモリーセルトランジスタと、上記ゲート電極に連続するワード線と、上記ドレイン領域に接続されるビット線と、上記ビット線に接続される第１の電極と、上記第１の電極に接して形成され、少なくとも一部に有効領域を有するビスマス層状ペロブスカイト構造の絶縁性金属酸化物からなる容量膜と、上記容量膜を挟んで上記第１の電極に対向する第２の電極とを備えるとともに、上記半導体基板の上面には、凹部が形成されており、上記第１及び第２の電極のうちいずれか一方の電極は、上記凹部の壁面上を含む構成で形成されており、上記第１及び第２の電極のうち他方の電極は、上記容量膜を介して上記凹部内に埋め込まれており、上記凹部の壁面上において、上記容量膜はｃ軸方向が基板面にほぼ垂直になるように配向されたグレインを含んでいる。
【００２５】
これにより、容量膜を半導体基板面に対してｃ軸に配向させたときに、容量膜のうち凹部の側面に接する部分において、各グレインのｃ軸に直交する方向に電界が印加されるので、容量膜全体の自発分極量が極めて大きくなり、かつ各グレインの自発分極量も均一になる。したがって、半導体記憶装置の信頼性の向上と動作速度の向上とを図ることができる。
【００２６】
上記第１及び第２の電極のうち上記容量絶縁膜の下方に配置される電極は、白金により構成されており、上記容量膜を構成する金属酸化物は、ＭＯＣＶＤ法により形成されていることが好ましい。
【００２７】
上記第１及び第２の電極のうち上記容量絶縁膜の上側に位置する電極は、少なくとも白金を含むことが好ましい。
【００２８】
これにより、安定した特性を有する容量部を半導体記憶装置に設けることができる。
【００２９】
その場合、上記第１及び第２の電極のうち上記容量絶縁膜の上側に位置する電極は、白金と酸化イリジウム、または白金と酸化ルビジウムを含むことがさらに好ましい。
【００３０】
これにより、耐熱性がよく、かつ配線との密着性のよい電極を得ることができる。
【００３１】
【発明の実施の形態】
（第１の実施形態）
まず、第１の実施形態に係る半導体記憶装置について、図１及び図２を参照しながら説明する。
【００３２】
図１は、本発明の第１の実施形態に係る半導体記憶装置のメモリーセル部におけける構造を示す断面図である。図１に示すように、シリコン基板１上の素子分離２０で囲まれた活性領域には、ソース領域２と、ドレイン領域３と、ワード線の一部でもあるゲート電極及びその下方の絶縁膜からなる絶縁ゲート部４とを有するメモリーセルのトランスファーゲート（パストランジスタ）が形成されている。基板の全面は、上面が平坦化された第１の保護絶縁膜６と、その上の第２の保護絶縁膜１２とによって覆われており、この第１，第２の保護絶縁膜６，１２に形成されたコンタクトホールを埋めるプラグを介して、ドレイン領域３はビット線５に接続されている一方、ソース領域２はストレージノード７に接続されている。
【００３３】
ここで、上記第１の保護絶縁膜６の上には、下部電極９と、下部電極９上に形成された容量膜１０と、容量膜１０の上に形成された上部電極１１とが設けられている。そして、上記第２の保護絶縁膜１２は上部電極１１を覆うように形成されており、この第２の保護絶縁膜１２に形成されたコンタクトホールを埋めるプラグを介して、上部電極１１はストレージノード７に接続されている。すなわち、上部電極１１はストレージノード７を介してトランスファーゲートのソース領域２に接続されている。また、第２の保護絶縁膜１２に形成された別のコンタクトホールを埋めるプラグを介して、下部電極９は駆動用電源端子につながる信号配線１３に接続されている。なお、容量膜１０のうち端部は結晶性のよくないダメージ領域Ｒｄｍとなっており、容量膜１０のうちダメージ領域Ｒｄｍによって囲まれる領域が有効領域Ｒｅｆとなっている。
【００３４】
ここで、本実施形態に係る半導体記憶装置の特徴は、図５に示す従来の半導体記憶装置の容量部においては上部電極１１のうちダメージ領域Ｒｄｍを除く有効領域Ｒｅｆの全部分に上部電極１１が形成されているのに対し、有効領域Ｒｅｆの一部の上のみ、特に本実施形態では有効領域Ｒｅｆの一方の端部側にオフセットして上部電極１１が形成されている点である。
【００３５】
ただし、ここでいうオフセットした状態であるためには、上部電極１１の一方の端部と容量膜１０の有効領域Ｒｅｆの一方の端部とが同じ位置にある必要はなく、上部電極１１の一方の端部と有効領域Ｒｅｆの一方の端部との間の距離と、上部電極１１の他方の端部と有効領域Ｒｅｆの他方の端部との間の距離とが同じでなければよい。
【００３６】
ここで、本実施形態に係る半導体記憶装置の製造工程について、概略的に説明する。
【００３７】
まず、シリコン基板１上に素子分離２０が形成された後、素子分離２０で囲まれる活性領域に、トランスファーゲートのゲート酸化膜及びゲート電極からなる絶縁ゲート部４を形成し、この絶縁ゲート部４をマスクとしたイオン注入によって、シリコン基板１内にソース領域２と、ドレイン領域３とを形成する。
【００３８】
次に、基板の全面上に第１の保護絶縁膜６を堆積し、リフローなどによって第１の保護絶縁膜６の上面を平坦化した後、第１の保護絶縁膜６の上に、白金膜を堆積し、続いてＳＢＴ膜をＭＯＣＶＤ法により形成する。これにより、ＳＢＴ膜内には、ｃ軸方向［００１］が基板面にほぼ垂直になるような配向をしたグレインが多数を占めるようになる。そして、この白金膜及びＳＢＴ膜を順次パターニングして、各々が各トランスファーゲート毎に分離されている下部電極９及びその上の容量膜１０をアレイ状に形成する。この時点で、容量膜１０は下部電極９とほぼ同じ形状を有しているが、後に下部電極９へのコンタクトホールが形成される領域は、コンタクトホールの寸法に対してマージンをプラスした寸法分だけ除去されている。また、容量膜１０のうちエッチングによるダメージを受けた端部付近の結晶性は悪く、特性上使用できないダメージ領域Ｒｄｍとなる。すなわち、このダメージ領域Ｒｄｍよりも内側の領域が使用可能な有効領域Ｒｅｆとなっている。
【００３９】
次に、基板上に、白金膜を堆積した後これをパターニングして上部電極１１を形成する。このとき、容量膜１０の有効領域Ｒｅｆのうち一方の端部側にオフセットされるように上部電極１１を形成する。
【００４０】
次に、基板の全面上に第２の保護絶縁膜１２を形成する。そして、第１の保護絶縁膜６及び第２の保護絶縁膜１２に、ソース領域２，ドレイン領域３に到達するコンタクトホールをそれぞれ形成する。また、第２の保護絶縁膜１２に、上部電極１１，下部電極９に到達するコンタクトホールをそれぞれ形成した後、各コンタクトホールを埋めるプラグを形成する。さらに、第２の保護絶縁膜１２の上に配線用導体膜を堆積した後、これをパターニングすることにより、トランスファーゲートのドレイン領域３に接続されるビット線５と、ソース領域２及び容量部の上部電極１１に接続されるストレージノード７と、駆動用電源端子及び容量部の下部電極９に接続される信号配線１３とを形成する。
【００４１】
ここで、図５に示す従来の半導体記憶装置の構成では、上部電極１１が容量膜１０の有効領域Ｒｅｆのほぼ全域上に形成されているので、上部電極１１と下部電極９との間に生じる電界のうちほとんどの成分が容量膜１０の膜面に垂直になる。その結果、本実施形態のようなｃ軸方向［００１］が基板面にほぼ垂直になるように配向されたグレインからなる容量膜を設けても、大きな自発分極量を得ることができず、アクセス時間の短縮を図ることが困難であった。
【００４２】
それに対し、本実施形態の半導体記憶装置においては、上部電極１１が容量膜１０の有効領域Ｒｅｆの全域ではなく、有効領域Ｒｅｆの一部の上にのみ形成されているので、容量膜１０に印加される電界成分は垂直方向だけでなく斜め方向にも分布している。したがって、ｃ軸方向［００１］が基板面にほぼ垂直になるように配向されたグレインのうち、ｃ軸方向に対して斜め方向に電界が加えられるものの割合が多くなり、容量膜１０全体としての自発分極量が増大することになる。また、各グレインの配向が揃っていることで、各グレインの自発分極量も均一化される。
【００４３】
ここで、容量膜１０の配向について説明する。下部電極９を白金などによって構成した場合、電極材料膜自身が［１１１］方向に配向される。そして、容量膜１０として例えばＳＢＴ膜を用い、これをＭＯＣＶＤ法で成長させた場合には、大多数のグレインのｃ軸方向［００１］が白金膜の上面にほぼ垂直な方向に配向している（いわゆるｃ軸配向の）ＳＢＴ膜が成長する。
【００４４】
以上のように、本実施の形態の構造であれば、自発分極量が大きくなることから信頼性が向上するだけでなく、各グレインの自発分極量が均一に発生するので応答速度も速くなり（つまりアクセス時間が短くなり）、メモリ特性の向上が期待できる。
【００４５】
なお、ゾルゲル法等で塗布し焼結した場合には、ランダム配向を一般に示す。ただし、焼結方法によっては、［１１５］方向のグレインが一部形成される。これは下部電極９に対して４５度傾いた方向であるので、上部電極１１と下部電極９との相対的な位置関係や大きさを適宜設定することにより、［１１５］方向と垂直な電界分布が有効に印加される。よって、自発分極量が大きくなり、信頼性の向上が期待できる。一方、従来の方法では上下の電極間に垂直に電界が印加されるため、ほとんどのグレインで自発分極が発生しない事態が生じる。
【００４６】
なお、本実施形態における上部電極１１と下部電極９との大小関係を逆にしてもよい。また、ストレージノード７を上部電極１１ではなく下部電極９に接続する構造としてもよい。
【００４７】
さらに、本実施形態では、上部電極１１を白金膜で構成したが、白金膜の単一膜ではなく白金と酸化イリジウムとの積層膜，白金と酸化ルビジウムとの積層膜などにより構成してもよい。
【００４８】
なお、容量膜１０を構成する絶縁性金属酸化物としては、不揮発性の半導体記憶装置を実現する場合には、本発明ではビスマス層状ペロブスカイト構造の強誘電体を用いて説明したが、その他の強誘電体，例えばチタン酸ジリコン酸鉛やチタン酸バリウムなどにおいても、同様に高性能の記憶素子を実現できる。また、揮発性の半導体記憶装置を実現する場合には、チタン酸ストロンチウムバリウムなどが用いられる。この場合にも、本実施形態と同様に、非常に大きな比誘電率を有する容量膜を効果的に機能させることが期待でき、ギガビットクラスのダイナミックＲＡＭを容易に実現できる。
【００４９】
（第２の実施形態）
次に、第２の実施形態について、図２を参照しながら説明する。図２は、第２の実施形態に係る半導体記憶装置のメモリーセル部の断面図である。
【００５０】
図２に示す半導体記憶装置中の各部材については、上記第１の実施形態における部材と同じものは同じ符号を付してその説明を省略する。本実施形態に係る半導体記憶装置の特徴は、第１の実施形態における広幅の上部電極１１に代えて、容量膜１０の有効領域Ｒｅｆのうち両端部に配置された１対の狭幅の上部電極１４を備えている点である。なお、図２には一方のプラグしか示されていないが、双方の上部電極１４にストレージノード７がプラグを介して接続されている。
【００５１】
ただし、上部電極１４を容量膜１０の有効領域Ｒｅｆの外周部に沿ってぐるりと環状に形成してもよい。
【００５２】
本実施形態の半導体記憶装置によると、下部電極９と上部電極１４との間に印加される電界分布は、基板１の上面に対して４５度傾いた方向の成分が増加するので、上記第１の実施形態よりもさらに大きな効果が期待できる。
【００５３】
（第３の実施形態）
次に、第３の実施形態に係る半導体記憶装置について、図３（ａ），（ｂ）を参照しながら説明する。
【００５４】
図３（ａ）は、本実施形態に係る半導体記憶装置の下部電極９の平面図であり、図３（ｂ）は本実施形態に係る半導体記憶装置の容量部のみを示す断面図である。本実施形態においても、トランスファーゲートの構造は上記第１，第２の実施形態と同じであり、図示及び説明を省略する。
【００５５】
本実施形態では、下部電極９が櫛歯状に設けられており、下部電極９の上面及び側面を覆う容量膜１０と、容量膜１０を覆う上部電極１１とが設けられている点が特徴である。すなわち、本実施形態の容量部においては、下部電極９よりも上部電極１１の方が大きい。なお、トランスファーゲートのソース領域は上部電極１１又は下部電極９のいずれに接続されていてもよいものとする。
【００５６】
本実施形態の半導体記憶装置においては、特に容量膜１０の各グレインのｃ軸［００１］がシリコン基板１の主面にほぼ垂直に配向している場合に、ｃ軸に平行でない電界の成分が非常に多くなるので、上記第１，第２の実施形態よりもさらに大きな効果が期待できる。
【００５７】
なお、上部電極１１も櫛歯状にして、上部電極１１と下部電極９とを互いに食い違った位置に形成するようにしてもよい。
【００５８】
（第４の実施形態）
以下、第４の実施形態に係る半導体記憶装置について、図４を参照しながら説明する。
【００５９】
図４は、第３の実施形態に係る半導体記憶装置のメモリーセル領域の断面図である。図４に示すように、本実施形態においても、絶縁ゲート部４，ソース領域２及びドレイン領域３を有するトランスファーゲートが設けられている点は上位第１〜第３の実施形態と同様である。ここで、本実施形態の特徴は、第１の保護絶縁膜６に凹部１５が形成されており、この凹部１５の壁面（側面及び底面）に沿って形成された下部電極１６と、凹部内を埋めるように下部電極１６の上に形成された容量膜１７と、容量膜１７の上に設けられた上部電極１８とを備えている点である。なお、第１の保護絶縁膜６の上には、各電極１６，１８及び容量膜１７を覆う第２の保護絶縁膜１２が設けられていて、第１，第２の保護絶縁膜６，１２に形成されたコンタクトホールを埋めるプラグを介して、ビット線５がドレイン領域３に接続され、ストレージノード７がソース領域２及び上部電極１８に接続され、信号配線１３が下部電極１６に接続されている点は、上記第１，第２の実施形態などと同様である。
【００６０】
まず、シリコン基板１上の素子分離２０で囲まれる活性領域に、ソース領域２，ドレイン領域３及び絶縁ゲート部４を有するトランスファゲートを形成する。この工程は、上記第１の実施形態で説明したとおりである。
【００６１】
次に、基板上に第１の保護絶縁膜６を堆積した後、その上面を平坦化する。そして、第１の保護絶縁膜６のエッチングにより深い凹部１５を形成する。
【００６２】
次に、凹部１５の壁面を含む基板上に、白金膜を堆積した後これをパターニングして、凹部１５の壁面及びその周囲の第１の保護絶縁膜６の上に、各トランスファーゲート毎に分離された下部電極１６を形成する。その後、基板上にＳＢＴ膜と白金膜とを順次堆積した後、これらをパターニングして、凹部１５内にＳＢＴ膜と白金膜とを埋め込んで、各トランスファーゲート毎に分離された容量膜１７及び上部電極１８を形成する。この状態で、トランスファーゲートと、上部電極１８，容量膜１７及び下部電極１６からなる容量部とがアレイ状に配置されたメモリーセルアレイ領域が形成される。ただし、上部電極１８，容量膜１７及び下部電極１６を構成する材料及び形成条件は上記第１の実施形態で説明したとおりとする。
【００６３】
次に、基板上に第２の保護絶縁膜１２を堆積した後、第１，第２の保護絶縁膜６，１２にトランスファーゲートのドレイン領域３，ソース領域２にそれぞれ到達するコンタクトホールを形成する。また、第１の保護絶縁膜１２には上部電極１８，下部電極１６に到達するコンタクトホールを形成する。そして、各コンタクトホールを埋めるプラグを形成した後、第２の保護絶縁膜１２の上に配線用導体膜を堆積し、これをパターニングして、ドレイン領域３に接続されるビット線５と、ソース領域２及び上部電極１８に接続されるストレージノード７と、下部電極１６に接続される信号配線１３とを形成する。
【００６４】
ここで、本実施形態に係る半導体記憶装置においては、下部電極１６と上部電極１８との間に印加される電界の大部分は、容量膜１７のうち凹部１５の側面に形成された部分を横方向に印加される。また、本実施形態のごとく、下部電極１６を白金膜で構成し、容量膜１７をＭＯＣＶＤ法で形成した場合、容量膜１７のうち凹部１５の側面上の部分においては、ｃ軸方向［００１］が基板面にほぼ垂直になるように配向されたグレインが大部分を占めるようになる。したがって、電界分布は、容量膜１７の各グレインのｃ軸方向［００１］に対して垂直方向に印加される。これによって、非常に有効に電界が印可され、その効果が顕著になる。また、自発分極量が大きくなることから信頼性が向上するだけでなく、各グレインの自発分極量が均一に発生するので応答速度も速くなり（つまりアクセス時間が短くなり）、メモリ特性の向上が期待できる。
【００６５】
また、下部電極１６として白金などを用いた場合、電極材料自身が［１１１］方向に配向されるが、その上に形成される容量膜１７として例えばＳＢＴを用い、ゾルゲル法等で塗布し焼結すると、ランダム配向を一般に示す。しかし、［１１５］方向のグレインが一部形成される。これは下部電極１６に対して４５度傾いた方向であるので、上部電極１８と下部電極１６との相対的な位置関係や大きさを適宜設定することにより、［１１５］方向と垂直な電界分布が有効に印加される。よって、自発分極量が大きくなり、信頼性の向上が期待できる。
【００６６】
なお、ここで容量膜１７を構成する絶縁性金属酸化物としては、不揮発性の半導体記憶装置を実現する場合には、本発明ではビスマス層状ペロブスカイト構造の強誘電体を用いて説明したが、その他の強誘電体，例えばチタン酸ジリコン酸鉛やチタン酸バリウムなどにおいても、同様に高性能の記憶素子を実現できる。また、揮発性の半導体記憶装置を実現する場合には、チタン酸ストロンチウムバリウムなどが用いられる。この場合にも、本実施形態と同様に、非常に大きな比誘電率を有する容量膜を効果的に機能させることが期待でき、ギガビットクラスのダイナミックＲＡＭを容易に実現できる。
【００６７】
また、上記各実施形態では、上部電極に白金膜を用いたが、白金と酸化イリジウムの積層膜でもよい。酸化イリジウムは耐酸化性および耐熱性に優れ、かつ配線層との密着性も優れている。
【００６８】
本発明の半導体記憶装置によれば、容量膜を挟む第１，第２の電極の配置関係と容量膜の結晶方位との関係を工夫することにより、容量膜の各グレインのｃ軸に対して斜め方向に印加される電界成分の割合が多くなるようにしたので、自発分極量の方位依存性を有効に機能させて、容量膜の自発分極量の増大による信頼性の向上と、各グレイン間の自発分極量の均一化によるアクセス時間の短縮とを図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体記憶装置のメモリーセル部の断面図である。
【図２】本発明の第２の実施の形態における半導体記憶装置のメモリーセル部の断面図である。
【図３】本発明の第３の実施の形態における半導体記憶装置の櫛歯状下部電極の平面図及び容量部の断面図である。
【図４】本発明の第４の実施の形態における半導体記憶装置のメモリーセル部の断面図である。
【図５】従来の半導体記憶装置のメモリーセル部の断面図である。
【符号の説明】
１    シリコン基板
２    ソース領域
３    ドレイン領域
４    絶縁ゲート部
６    第１の保護絶縁膜
９，１６    下部電極
１０，１７  容量膜
１１，１４，１８  上部電極
１２  第２の保護絶縁膜
１３  信号配線
１５  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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