(57)【特許請求の範囲】
【請求項１】
主表面を有する下地基板の該主表面上に、強誘電体膜を形成する工程と、
高密度プラズマを用いた気相堆積により、原料ガスとしてＳｉＨ４とＯ２を用い、Ｏ２の流量がＳｉＨ４の流量の２．５倍以上となる条件で、前記強誘電体膜を覆うように、酸化シリコンからなる保護膜を堆積する工程と
を有する強誘電体膜を用いた装置の製造方法。
【請求項２】
前記保護膜を堆積する工程において、前記下地基板を保持する基板保持手段と、前記下地基板を収納する処理容器との間に、高周波バイアス電圧を印加することなく保護膜の堆積を行う請求項１に記載の強誘電体膜を用いた装置の製造方法。
【請求項３】
主表面を有する下地基板の該主表面上に、強誘電体膜を形成する工程と、
高密度プラズマを用いた気相堆積により、原料ガスとしてＳｉＦ４とＯ２を用い、前記強誘電体膜を覆うように、フッ素添加酸化シリコンからなる保護膜を堆積する工程と
を有する強誘電体膜を用いた装置の製造方法。
【請求項４】
前記強誘電体膜を形成する工程の後、保護膜を堆積する工程の前に、さらに、前記下地基板を加熱する工程を含む請求項１〜３のいずれかに記載の強誘電体膜を用いた装置の製造方法。
【請求項５】
前記下地基板を加熱する工程の後、該下地基板を大気に晒すことなく前記保護膜の堆積を行う請求項４に記載の強誘電体膜を用いた装置の製造方法。
【請求項６】
前記下地基板を加熱する工程を、不活性ガス雰囲気中で行う請求項４または５に記載の強誘電体膜を用いた装置の製造方法。
【請求項７】
前記下地基板を加熱する工程において、該下地基板を温度４００℃以上に加熱する請求項４〜６のいずれかに記載の強誘電体膜を用いた装置の製造方法。
【請求項８】
主表面を有する下地基板の該主表面上に、強誘電体膜を形成する工程と、
前記下地基板及び強誘電体膜を、Ｎ２またはＡｒの不活性ガス雰囲気中で加熱する工程と、
前記加熱する工程の後、前記下地基板を大気に晒すことなく、前記強誘電体膜を覆う保護膜を堆積する工程と
を有する強誘電体膜を用いた装置の製造方法。
【請求項９】
前記強誘電体膜を形成した後、前記加熱する工程の前に、前記強誘電体膜の上に上部電極を形成する工程を含む請求項８に記載の強誘電体膜を用いた装置の製造方法。
【請求項１０】
前記加熱する工程において、該下地基板を温度４００℃以上に加熱する請求項８または９に記載の強誘電体膜を用いた装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜を用いた装置の製造方法及び装置に関し、特に強誘電体膜を保護膜で覆う装置の製造方法及び装置に関する。強誘電体膜は、例えば、半導体集積回路装置に組み込まれる強誘電体キャパシタの誘電体層として用いられる。
【０００２】
【従来の技術】
ＩＣカード等に、強誘電体キャパシタを用いた不揮発性メモリが搭載されつつある。強誘電体は、高温で水素雰囲気に晒すと特性が劣化するため、各製造工程を水素の少ない雰囲気で行うことが好ましいと考えられている。通常の半導体集積回路の保護膜として用いられるＳｉＮ膜は、原料ガスとしてアンモニアを用い、高温で堆積を行うため、強誘電体キャパシタを含む集積回路の保護膜として適さない。通常、保護膜として、平行平板型プラズマＣＶＤ装置を用いて堆積されたＳｉＯ2 膜が用いられている。
【０００３】
【発明が解決しようとする課題】
従来の保護膜は、強誘電体膜の劣化防止機能が十分ではなく、強誘電体キャパシタの電気的特性が劣化する場合があった。
【０００４】
本発明の目的は、強誘電体膜の劣化防止機能に優れた保護膜の作製方法及びその保護膜を用いた装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明の一観点によると、主表面を有する下地基板の該主表面上に、強誘電体膜を形成する工程と、高密度プラズマを用いた気相堆積により、原料ガスとしてＳｉＨ４とＯ２を用い、Ｏ２の流量がＳｉＨ４の流量の２．５倍以上となる条件で、前記強誘電体膜を覆うように、酸化シリコンからなる保護膜を堆積する工程とを有する強誘電体膜を用いた装置の製造方法が提供される。
【０００６】
高密度プラズマを用いて保護膜の堆積を行うことにより、耐湿性の優れた膜を形成することができる。これは、膜質が緻密になるためと考えられる。
【０００７】
本発明の他の観点によると、主表面を有する下地基板の該主表面上に、強誘電体膜を形成する工程と、前記下地基板及び強誘電体膜を、Ｎ２またはＡｒの不活性ガス雰囲気中で加熱する工程と、前記加熱する工程の後、前記下地基板を大気に晒すことなく、前記強誘電体膜を覆う保護膜を堆積する工程とを有する強誘電体膜を用いた装置の製造方法が提供される。
【０００８】
保護膜の堆積前に下地基板の加熱を行うと、強誘電体膜の劣化を防止することができる。これは、加熱により基板に吸着している水分が除去されるためと考えられる。
【００１１】
本発明の他の観点によると、主表面を有する下地基板と、前記下地基板の主表面の上に形成された強誘電体膜と、前記強誘電体膜を覆うように形成された酸化シリコンからなる保護膜であって、フーリエ変換赤外分光によるＳｉ−Ｈ結合に対応するピークの高さが、Ｓｉ−Ｏ結合に対応する最大ピークの高さの２％以下である保護膜とを有する強誘電体膜を用いた装置が提供される。
【００１２】
保護膜内の水素含有量を少なくすることにより、後工程における強誘電体膜への悪影響を軽減することができる。
【００１３】
本発明の他の観点によると、主表面を有する下地基板と、前記下地基板の主表面の上に形成された強誘電体膜と、前記強誘電体膜の上に形成され、フッ素添加酸化シリコンからなる保護膜とを有する強誘電体膜を用いた装置が提供される。
【００１４】
原料ガスとしてＳｉＦ4 等を用いてＳｉを含む保護膜を堆積すると、保護膜内にＦ原子が取り込まれる。この場合、水素原子を含むＳｉＨ4 等の原料ガスを用いる場合に比べて、保護膜内の水素含有量を少なくすることができる。
【００１５】
【発明の実施の形態】
図１は、本発明の第１の実施例で使用する電子サイクロトロン共鳴プラズマを用いた化学気相堆積（ＥＣＲプラズマＣＶＤ）装置の概略を示す。処理容器１内が、プラズマ取出窓１Ｃにより、プラズマ発生室１Ａと反応室１Ｂとに分けられている。処理容器１内は、ターボ分子ポンプ７により真空排気される。
【００１６】
プラズマ発生室１Ａの周囲にメインソレノイドコイル２が巻かれており、メインソレノイドコイル２に電流を流すことにより、プラズマ発生室１Ａ内に磁場を発生させることができる。処理容器１の下方に、メインソレノイドコイル２と同軸状に配置されたサブソレノイドコイル３が設けられている。
【００１７】
プラズマ発生室１Ａに、導波管４が連通している。マイクロ波電源１０から出力されたマイクロ波が、導波管４を通ってプラズマ発生室１内に導入される。ガス導入管８から、プラズマ発生室１Ａ内にＡｒガスとＯ2 ガスが導入される。プラズマ発生室１Ａ内に、電子サイクロトロン共鳴によるプラズマが発生する。プラズマは、プラズマ取出窓１Ｃを通って反応室１Ｂ内に降下する。
【００１８】
反応室１Ｂ内に、基板保持台５が配置されており、その上面に静電チャックにより基板６が固定される。基板保持台５は、例えば、直径６インチのウエハを載置できる大きさを有し、電気的にフローティング状態にされている。ガス導入管９から、反応室１Ｂ内にＳｉＨ4 ガスが導入される。ＳｉＨ4 がプラズマ化した酸素と反応し、基板６の上にＳｉＯ2 が堆積する。
【００１９】
シリコン基板の表面上に厚さ７００ｎｍのフォスフォシリケートガラス（ＰＳＧ）膜を堆積して得られた下地基板上に、図１に示すＥＣＲプラズマＣＶＤ装置を用いて、厚さ５００ｎｍのＳｉＯ2 膜を堆積した。ＳｉＯ2 膜の堆積は、ＳｉＨ4 の流量７７ｓｃｃｍ、Ａｒの流量１５０ｓｃｃｍ、Ｏ2 の流量１０３〜１９３ｓｃｃｍ、処理容器１内の圧力０．２９Ｔｏｒｒ、基板温度２５０℃、メイン及びサブソレノイドコイル２及び３に流す電流２００Ａ、マイクロ波電源１０の出力１．７５ｋＷの条件下で行った。
【００２０】
上述の第１の実施例による方法でＳｉＯ2 膜を堆積した下地基板のプレッシャクッカテスト（ＰＣＴ）を行い、ＳｉＯ2 膜の耐湿性を評価した。ＰＣＴは、温度１２０℃、圧力２気圧、湿度１００％の条件で行った。ＰＣＴ前後の下地基板を、フーリエ変換赤外分光（ＦＴ−ＩＲ分光）によるスペクトルのＰ＝Ｏの二重結合に対応するピークの面積で評価した。ＳｉＯ2 膜の下のＰＳＧ膜中に水分が侵入してＰ＝Ｏ結合が分解されると、Ｐ＝Ｏの二重結合に対応するピークの面積が減少する。すなわち、Ｐ＝Ｏの二重結合に対応するピークの面積の減少は、ＳｉＯ2 膜の耐湿性が十分ではないことを意味する。
【００２１】
図２は、ＰＣＴ後のＰ＝Ｏの二重結合に対応するピークの面積の減少の程度を、ＰＣＴの時間の関数として示す。横軸はＰＣＴを開始してからの経過時間を単位「時間」で表す。縦軸は、ＰＣＴ開始前におけるＦＴ−ＩＲ分析結果のＰ＝Ｏ二重結合に対応するピーク部分の面積をＳ0 とし、ＰＣＴ後のそれをＳX としたときの面積比ＳX ／Ｓ0 を単位％で表す。図中の記号○、●、□、■は、それぞれ上述の方法においてＯ2 流量を１０３ｓｃｃｍ、１３３ｓｃｃｍ、１６３ｓｃｃｍ、１９３ｓｃｃｍとした場合の面積比ＳX ／Ｓ0 を示す。なお、記号△は、Ｏ2 流量を１０３ｓｃｃｍとし、基板保持台に周波数１３．５６ＭＨｚ、入力電力２ｋＷの高周波バイアスを印加した場合を示す。記号▽は、従来の平行平板型プラズマＣＶＤ装置を用いてＳｉＯ2 膜を堆積した場合を示す。
【００２２】
平行平板型プラズマＣＶＤ装置を用いた場合には、ＰＣＴを開始してから１００時間を経過すると、面積比ＳX ／Ｓ0 が急激に低下する。また、基板保持台に高周波バイアスを印加した場合も、ＰＣＴを開始してから１００時間を経過すると、面積比ＳX ／Ｓ0 が低下している。面積比ＳX ／Ｓ0 の低下は、ＰＳＧ膜中に水分が侵入したことを示す。
【００２３】
これに対し、ＥＣＲプラズマＣＶＤ装置を用い、基板に高周波バイアスを印加しないでＳｉＯ2 膜を成膜した場合には、ＰＣＴを開始してから４００時間を経過しても、面積比ＳX ／Ｓ0 の低下が見られない。すなわち、耐水性の高いＳｉＯ2 膜が形成されていると考えられる。
【００２４】
ＥＣＲプラズマＣＶＤ装置を用いた場合に、平行平板型プラズマＣＶＤ装置による容量結合プラズマを用いた場合に比べて、耐水性の高いＳｉＯ2 膜を形成できるのは、高密度プラズマにより、緻密な膜が形成されるためと考えられる。なお、ＥＣＲプラズマＣＶＤ装置の外に、容量結合プラズマよりも高密度のプラズマを発生できる装置を用いてもよいであろう。例えば、誘導結合プラズマ、ヘリコンプラズマを用いたプラズマ装置を用いてもよいであろう。なお、高密度プラズマとして、プラズマ中の電子密度が１×１０12ｃｍ-3以上であるものを用いることが好ましい。
【００２５】
また、高密度プラズマを用いる場合であっても、処理容器と基板保持台との間に高周波バイアスを印加しないで成膜を行うことが好ましい。
【００２６】
図３（Ａ）〜３（Ｄ）は、図１のＥＣＲプラズマＣＶＤ装置を用い、上述の第１の実施例による方法により、Ｏ2 流量をそれぞれ１０３ｓｃｃｍ、１３３ｓｃｃｍ、１６３ｓｃｃｍ、１９３ｓｃｃｍとしてＳｉＯ2 膜を形成した場合の、ＦＴ−ＩＲスペクトルを示す。各グラフの横軸は波数を単位ｃｍ-1で表し、縦軸は光吸収率を任意目盛りで表す。
【００２７】
各グラフ共、波数約４５０ｃｍ-1、８２０ｃｍ-1、及び１０６０ｃｍ-1近傍に、Ｓｉ−Ｏ結合に対応するピークが現れ、波数約１３００ｃｍ-1近傍にＰ＝Ｏの二重結合に対応する小さなピークが現れている。また、図３（Ａ）〜３（Ｃ）には、波数約８５０ｃｍ-1近傍に、Ｓｉ−Ｈ結合に対応する小さなピークが現れているが、図３（Ｄ）には、このピークは現れていない。ＳｉＨ4 の流量に対してＯ2 の流量を多くすることにより、Ｓｉ−Ｈ結合の少ないＳｉＯ2 膜が得られていると考えられる。Ｏ2 の流量をＳｉＨ4 の流量の２．５倍以上にした条件でＳｉＯ2 膜の堆積を行うと、Ｓｉ−Ｈ結合に対応するピークがほとんど現れない程度の、Ｈ含有量の少ない膜を得ることができる。
【００２８】
このような条件でＳｉＯ2 膜の堆積を行うことにより、ＦＴ−ＩＲスペクトルにおいて、波数８５０ｃｍ-1近傍のＳｉ−Ｈ結合に対応するピークの高さを、波数１０６０ｃｍ-1近傍のＳｉ−Ｏ結合に対応する最大ピークの高さの２％以下とすることができる。なお、このような条件で堆積したＳｉＯ2 膜内の水素原子含有量は、１×１０21ｃｍ-3以下になると予測される。
【００２９】
図４は、上記第１の実施例による方法で作製したＳｉＯ2 膜を保護膜として使用した強誘電体キャパシタの構成例を示す。
【００３０】
シリコン基板１９の表面上にＰＳＧ膜２０が形成され、下地基板を構成している。ＰＳＧ膜２０の表面の一部の領域上に、厚さ０．２μｍの下部電極２１、厚さ０．３μｍの強誘電体膜２２、及び厚さ０．２μｍの上部電極２３がこの順番に積層された強誘電体キャパシタ２４が形成されている。下部電極２１及び上部電極２３は、例えば白金（Ｐｔ）により形成される。強誘電体膜２２は、例えばＰｂ（ＺｒＴｉ）Ｏ3 （ＰＺＴ）等により形成される。
【００３１】
下部電極２１及び上部電極２３の堆積は、例えばＰｔのターゲットをＡｒ雰囲気中でスパッタリングすることにより行う。ＰＺＴ膜の堆積は、例えば、スパッタリングにより行う。Ｐｔ膜及びＰＺＴ膜のパターニングは、周知のドライエッチングにより行う。
【００３２】
強誘電体キャパシタ２４を覆うようにＳｉＯ2 からなる厚さ０．２μｍの層間絶縁膜２５が形成されている。層間絶縁膜２５に形成されたコンタクトホールを介して、Ａｌ配線２６が上部電極２３に接続されている。配線２６及び層間絶縁膜２５を覆うように、ＳｉＯ2 からなる厚さ０．７μｍの保護膜２７が形成されている。保護膜２７は、上記第１の実施例による方法で形成される。
【００３３】
図４に示す保護膜２７の堆積時のＯ2 流量をＳｉＨ4 流量の２．５倍以上として形成した場合の強誘電体キャパシタ２４の分極−電圧特性（Ｐ−Ｖ特性）を評価したところ、大きなＱスイッチ（ＱSW）が得られた。これに対し、ＳｉＨ4 流量に対するＯ2 流量比を少なくして保護膜２７を形成した場合には、強誘電体キャパシタのＱSWが小さくなった。すなわち、Ｈ含有量の少ないＳｉＯ2 膜を保護膜として用いることにより、大きなＱSWを有し、キャパシタ特性の良好な強誘電体キャパシタを得られることがわかる。
【００３４】
上記第１の実施例では、保護膜としてＳｉＯ2 膜を用いた場合を説明したが、プラズマ処理により堆積可能なその他の材料からなる膜を用いてもよい。例えば、ＳｉＮ膜、ＳｉＯＮ膜等を用いてもよい。この場合、Ｎ原料として、例えばＮＨ3 を用いることができる。
【００３５】
ＳｉＨ4 流量に対してＯ2 流量を多くすることは、ＳｉＨ4 に含まれる水素原子がＳｉＯ2 膜中に取り込まれることを抑制していると考えられる。Ｓｉの原料として水素を含まないガスを用いることによっても、ＳｉＯ2 膜中への水素原子の取り込みを抑制することができると予測される。次に、Ｓｉ原料として水素原子を含まないガスを用いてＳｉＯ2 膜を成膜する第２の実施例について説明する。
【００３６】
第１の実施例では、Ｓｉ原料としてＳｉＨ4 を用いたが、第２の実施例ではＳｉＦ4 を用いる。使用するＣＶＤ装置は、第１の実施例の場合と同様に図１に示すＥＣＲプラズマＣＶＤ装置である。ＳｉＦ4 、Ｏ2 、及びＡｒの流量を、それぞれ７０ｓｃｃｍ、２００ｓｃｃｍ、１５０ｓｃｃｍとし、マイクロ波電源１０の出力電力を２．７ｋＷとした。その他の条件、及び用いた下地基板は第１の実施例の場合と同様である。第２の実施例による方法で、ＰＳＧ膜上に保護膜を堆積し、ＰＣＴを行った。第２の実施例により形成される保護膜は、フッ素添加酸化シリコン（ＳｉＯＦ）膜である。
【００３７】
図５は、ＰＣＴの結果を示す。横軸及び縦軸は、図２のそれと同様である。５００時間を経過しても、面積比ＳX ／Ｓ0 はほとんど低下していないことがわかる。
【００３８】
また、図４に示す強誘電体キャパシタ２４を形成し、第２の実施例による方法で保護膜２７を形成した場合の、強誘電体キャパシタ２４の電気的特性の評価を行ったところ、ＱSWの大きな良好な強誘電体キャパシタが得られていることがわかった。なお、原料ガスの中に水素原子を含まないため、第１の実施例の場合に比べて、ＳｉＯ2 膜中の水素原子含有量をより少なくすることが可能であろう。
【００３９】
図６は、第２の実施例による方法で形成されたＳｉＯＦ膜を大気中に放置した場合の比誘電率の変化を示す。横軸は、大気中に放置した時間を単位「時間」で表し、縦軸は比誘電率を表す。図中の記号○及び●は、それぞれＳｉＯＦ膜の堆積直後の比誘電率が約３．５５及び３．６２である場合を示している。ＳｉＯＦ膜堆積直後の比誘電率は、ＳｉＯＦ膜中のＦ濃度により変化する。Ｆ濃度は、例えばＳｉＯＦ膜の成膜条件のうち基板温度、若しくはＳｉＦ4 とＯ2 の流量比等を変化させることにより制御され得る。
【００４０】
成膜当初の比誘電率が３．５５の場合には、時間の経過とともに、比誘電率が大きく上昇している。これは、ＳｉＯＦ膜中に水分が侵入したためと考えられる。これに対し、成膜当初の比誘電率が３．６２の場合には、比誘電率の上昇の程度が少ない。この結果から、成膜当初の比誘電率が３．６以上となる条件でＳｉＯＦ膜を堆積することが好ましいと考えられる。
【００４１】
次に、第３の実施例について説明する。第３の実施例では、第１の実施例におけるＳｉＯ2 膜を堆積する前に下地基板の熱処理を行う。下地基板の熱処理を行った後は、下地基板を大気に晒すことなく、ＳｉＯ2 膜の堆積を行う。その他の工程は、第１の実施例の場合と同様である。
【００４２】
図１のＥＣＲプラズマＣＶＤ装置を用い、ＳｉＨ4 、Ｏ2 、及びＡｒの流量をそれぞれ７７ｓｃｃｍ、１０３ｓｃｃｍ、及び１５０ｓｃｃｍ、成膜中の基板温度を４００℃とした。その他の条件は、第１の実施例の場合と同様である。なお、ＳｉＯ2 膜の成膜前に、ＣＶＤ装置内をＮ2 雰囲気とし、基板温度４００℃で約１０分間の熱処理を行った。
【００４３】
上記条件で、ＰＳＧ膜の上にＳｉＯ2 保護膜を堆積し、図２の場合と同様のＦＴ−ＩＲスペクトルによるＳｉＯ2 膜の耐湿性の評価を行った。その結果、第１の実施例と同様に、面積比ＳX ／Ｓ0 の低下はほとんど見られなかった。
【００４４】
次に、図４に示す強誘電体キャパシタ２４を形成し、第３の実施例による方法で保護膜２７を形成した。
【００４５】
図７（Ａ）は、第３の実施例による方法で保護膜２７を堆積した場合の強誘電体キャパシタの分極−電圧特性を示し、図７（Ｂ）は、保護膜堆積前の熱処理を行わなかった場合の強誘電体キャパシタの分極−電圧特性を示す。両グラフの横軸は印加電圧を単位Ｖで表し、縦軸は分極を単位μＣ／ｃｍ2 で表す。
【００４６】
図７（Ａ）に示すように、保護膜堆積前に熱処理を行った場合には、比較的大きなヒステリシス特性を示している。これに対し、熱処理を行わなかった場合には、ヒステリシス特性が弱い。これは、保護膜堆積前の熱処理により、図４の強誘電体膜２２、層間絶縁膜２５等に含まれる水分が除去されるためと考えられる。
【００４７】
下地基板の熱処理中に、四重極質量分析計（Ｑ−ＭＡＳＳ）により脱ガスプロファイルを観測したところ、熱処理温度を４００℃以上としたときに効果的に水分を除去できていることがわかった。従って、熱処理を４００℃以上の温度で行うことが好ましい。また、この熱処理をＮ2 、Ａｒ等の不活性ガス雰囲気中で行うことが好ましい。
【００４８】
上記第３の実施例では、ＥＣＲプラズマＣＶＤ装置内で熱処理を行い、そのまま保護膜の堆積を行う場合を説明したが、他の装置内で熱処理を行い、下地基板を大気に晒すことなくＥＣＲプラズマＣＶＤ装置内に搬送してもよい。
【００４９】
また、上記第３の実施例では、高密度プラズマを用いてＳｉＯ2 膜を堆積する場合を説明したが、第２の実施例のように、ＳｉＯＦ膜を堆積する場合にも有効であろう。また、保護膜堆積前の熱処理は、従来の平行平板型プラズマＣＶＤ装置を用いる場合にも有効であろう。
【００５０】
図８は、上記第１〜第３の実施例による保護膜の作製方法を適用した強誘電体メモリの一例を示す。シリコン基板３１の表面にフィールド酸化膜３２が形成され、活性領域が画定されている。この活性領域内に、ソース／ドレイン領域３３Ｓ、３３Ｄ、及びゲート電極３３Ｇを含んで構成されるＭＯＳトランジスタ３３が形成されている。
【００５１】
ＭＯＳトランジスタ３３を覆うように、ＳｉＯ2 からなる層間絶縁膜３４が形成されている。層間絶縁膜３４の表面の一部の領域上に、下部電極３５、強誘電体膜３６、上部電極３７からなる強誘電体キャパシタ３８が形成されている。強誘電体キャパシタ３８は、ＳｉＯ2 膜４０に覆われている。
【００５２】
層間絶縁膜３４及びＳｉＯ2 膜４０に、それぞれドレイン領域３３Ｄ及び上部電極３７を露出させるコンタクトホールが形成され、上部電極３７とドレイン領域３３Ｄとが配線４１により相互に接続されている。配線４１は、層間絶縁膜４２に覆われている。
【００５３】
層間絶縁膜４２及び３４を貫通し、ソース領域３３Ｓを露出させるコンタクトホールが形成されている。層間絶縁膜４２の上に形成されたビット線４３の一部がこのコンタクトホール内を埋め込み、ソース領域３３Ｓに接続されている。ビット線４３は、Ａｌ層をＴｉＮ層で挟み込んだ３層構造とされている。ゲート電極３３Ｇが、ビット線４３に交差する方向に延在し、ワード線を兼ねる。ここまでの構造は、従来の半導体プロセスにより形成することができる。
【００５４】
層間絶縁膜４２及び配線４３が、保護膜４４により覆われている。保護膜４４は、上記第１〜第３のいずれかの実施例による方法で形成される。保護膜４４が高い耐湿性を有するため、強誘電体メモリの特性の劣化を抑制することができる。なお、層間絶縁膜３４及び４２を、第１〜第３の実施例による方法で堆積してもよい。
【００５５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、強誘電体膜を耐湿性に優れた保護膜で覆うことにより、強誘電体膜中への水分の侵入を抑制し、強誘電体膜の劣化を抑制することが可能になる。強誘電体膜を用いてキャパシタを形成する場合には、強誘電体キャパシタの特性の劣化を抑制することができる。
【図面の簡単な説明】
【図１】ＥＣＲプラズマＣＶＤ装置の概略図である。
【図２】ＰＳＧ膜を第１の実施例による方法で堆積した保護膜で覆って作製した積層構造のプレッシャクッカテスト結果を示すグラフである。
【図３】ＰＳＧ膜を第１の実施例による方法で堆積した保護膜で覆って作製した積層構造のＦＴ−ＩＲスペクトルを示すグラフである。
【図４】強誘電体キャパシタを、第１〜第３の実施例による方法で堆積した保護膜で覆った装置の断面図である。
【図５】ＰＳＧ膜を第２の実施例による方法で堆積した保護膜で覆って作製した積層構造のプレッシャクッカテスト結果を示すグラフである。
【図６】第２の実施例による方法で堆積したＳｉＯＦ膜の比誘電率の経時変化を示すグラフである。
【図７】図７（Ａ）は、第３の実施例による方法で堆積した保護膜で覆った強誘電体キャパシタの劣化試験後のキャパシタ特性を示すグラフであり、図７（Ｂ）は、保護膜堆積前の熱処理を行わない場合の同様のグラフである。
【図８】第１〜第３の実施例による保護膜を適用した強誘電体メモリの断面図である。
【符号の説明】
１  処理容器
２  メインソレノイドコイル
３  サブソレノイドコイル
４  導波管
５  基板保持台
６  基板
７  ターボ分子ポンプ
８、９  ガス導入管
１０  マイクロ波電源
１９  シリコン基板
２０  ＰＳＧ膜
２１  下部電極
２２  強誘電体膜
２３  上部電極
２４  強誘電体キャパシタ
２５  層間絶縁膜
２６  配線
２７  保護膜
３１  シリコン基板
３２  フィールド酸化膜
３３  ＭＯＳトランジスタ
３４、４２  層間絶縁膜
３５  下部電極
３６  強誘電体膜
３７  上部電極
３８  強誘電体キャパシタ
４０  ＳｉＯ2 膜
４１  配線
４３  ビット線
４４  保護膜
【図１】
0003698885.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0003698885.tif 000006
【図６】
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【図７】
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【図８】
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