(57)【特許請求の範囲】
【請求項１】
外部端子からクロック信号と非同期のリセット信号が入力される半導体集積回路装置であって、
リセット信号がアクティブから非アクティブに遷移した際に、クロック信号を所定の時間だけ遅延させた遅延クロック信号を生成する遅延部と、
前記遅延部に生成された遅延クロック信号に同期した非アクティブの遅延リセット信号を生成し、リセットの必要なそれぞれの論理ブロックに出力する信号同期部とよりなるリセット信号解除手段を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記遅延部が、リセット信号を反転して出力するインバータと、前記インバータから出力される信号とクロック信号との論理積演算を行う論理積回路と、前記論理積回路から出力された信号を遅延して遅延クロック信号を出力する遅延回路とよりなり、
前記信号同期部が、前記遅延回路から出力された遅延クロック信号に同期した非アクティブの遅延リセット信号を出力するフリップフロップよりなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、前記フリップフロップが、リセット付きエッジトリガ型よりなり、データ端子に電源電圧が供給され、リセット端子にリセット信号が入力され、クロック端子に前記遅延部から出力される遅延クロック信号が入力される構成よりなることを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、前記フリップフロップが、リセットなしエッジトリガ型よりなり、データ端子に前記インバータから出力される信号が入力され、クロック端子に前記遅延部から出力される遅延クロック信号が入力される構成よりなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ゲートアレイのリセット解除時におけるメタステーブル状態の回避に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したところによれば、ゲートアレイなどの半導体集積回路装置では、リセット端子が設けられており、このリセット端子に、Ｈｉ信号またはＬｏ信号のリセット信号を一定期間入力することによって該半導体集積回路装置の初期状態の設定を行っている。
【０００３】
また、リセット信号は、該半導体集積回路装置に供給されるシステムクロックなどのクロック信号と同期していない場合があり、たとえば、リセット信号の解除とクロック信号のＬｏ信号からＨｉ信号への遷移とが同時タイミングになってしまうとセットアップタイムおよびホールドタイムを違反してしまい、システムマクロセルなどの論理ブロックに設けられたフリップフロップがＨｉ信号出力かＬｏ信号出力か分からない状態、いわゆる、メタステーブル状態となり、半導体集積回路装置が誤動作する恐れがある。
【０００４】
そのために、論理ブロックの前段には、リセット信号解除回路が設けられており、該論理ブロックがメタステーブル状態となることを防止している。このリセット信号解除回路は、複数のフリップフロップを直列接続したシフトレジスタによって構成されており、リセット信号が解除された際に初段のフリップフロップがメタステーブル状態になってもシフトレジスタ最終段のフリップフロップにリセット信号が解除された信号が伝搬するまでにメタステーブル状態が解消されるまでの時間を稼いでいる。
【０００５】
なお、この種の半導体集積回路装置に用いられるフリップフロップについて詳しく述べてある例としては、平成３年１２月２５日、株式会社オーム社発行、半導体ハンドブック編集委員会（編）、「半導体ハンドブック」Ｐ６４２〜Ｐ６４８があり、この文献には、各種のフリップフロップの回路構成などが記載されている。
【０００６】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。
【０００７】
すなわち、フリップフロップのメタステーブル状態が解除されるのに十分な時間を稼ぐためにフリップフロップが数個〜数十個接続する必要があり、これらフリップフロップによる消費電力が増大し、半導体集積回路装置それ自体の消費電力が大きくなるという問題がある。
【０００８】
また、多数のフリップフロップを半導体チップ上に形成しなければならないので、半導体チップの小面積化が困難になるという問題がある。
【０００９】
本発明の目的は、簡単な回路構成により、低消費電力でリセット解除時のメタステーブル状態を確実に防止することのできる半導体集積回路装置を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明の半導体集積回路装置は、リセット信号がアクティブから非アクティブに遷移した際に、クロック信号を所定の時間だけ遅延させた遅延クロック信号を生成する遅延部と、当該遅延部に生成された遅延クロック信号に同期した非アクティブの遅延リセット信号を生成し、リセットの必要なそれぞれの論理ブロックに出力する信号同期部とよりなるリセット信号解除手段を備えたものである。
【００１３】
また、本発明の半導体集積回路装置は、前記遅延部が、リセット信号を反転して出力するインバータと、当該インバータから出力される信号とクロック信号との論理積演算を行う論理積回路と、当該論理積回路から出力された信号を遅延して遅延クロック信号を出力する遅延回路とよりなり、前記信号同期部が、遅延回路から出力された遅延クロック信号に同期した非アクティブの遅延リセット信号を出力するフリップフロップよりなるものである。
【００１４】
さらに、本発明の半導体集積回路装置は、前記フリップフロップが、リセット付きエッジトリガ型よりなり、データ端子に電源電圧が供給され、リセット端子にリセット信号が入力され、クロック端子に前記遅延部から出力される遅延クロック信号が入力される構成よりなるものである。
【００１５】
また、本発明の半導体集積回路装置は、前記フリップフロップが、リセットなしエッジトリガ型よりなり、データ端子にインバータから出力される信号が入力され、クロック端子に遅延部から出力される遅延クロック信号が入力される構成よりなるものである。
【００１６】
以上のことにより、リセット信号解除手段によって、リセット信号がアクティブから非アクティブに遷移した際に、一定時間遅延した後に論理ブロックに入力しているリセット信号を解除するので、リセット信号がどのようなタイミングで非アクティブになっても論理ブロックに設けられたフリップフロップのメタステーブル状態を確実に防止することができる。
【００１７】
また、リセット信号解除手段をインバータ、論理積回路、遅延回路ならびにフリップフロップからなる簡単な回路構成にできるので、消費電力を大幅に低減でき、かつチップレイアウトを小面積化することができるので、半導体集積回路装置それ自体を低消費電力化ならびに小型化することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１によるゲートアレイに設けられたリセット信号解除回路の回路図、図２は、本発明の実施の形態１によるリセット信号解除回路の信号タイミングチャートである。
【００２０】
本実施の形態１において、ゲートアレイ（半導体集積回路装置）には、リセット信号解除回路（リセット信号解除手段）１が設けられている。このリセット信号解除回路１は、リセット解除時、すなわち、非アクティブのリセット信号時にゲートアレイに設けられたマクロセルなどのそれぞれの論理ブロックＬＢがメタステーブル状態となるのを防止する。
【００２１】
リセット解除回路１には、インバータ２が設けられており、このインバータ２の入力部には、外部入力されるリセット信号ＲＴが入力される。また、入力されるリセット信号ＲＴは、Ｈｉ信号時にリセットとなる、いわゆる、アクティブＨｉであり、Ｌｏ信号の場合には非アクティブとなる。
【００２２】
このリセット信号ＲＴは、クロック信号ＣＬＫに非同期となっており、ゲートアレイに設けられた各々の論理ブロックＬＢは、Ｌｏ信号においてリセットとなるアクティブＬｏとなっている。
【００２３】
インバータ２の出力部には、論理積回路であるＡＮＤ回路３の一方の接続部が接続されており、このＡＮＤ回路３の他方の接続部には、システムクロックなどのクロック信号ＣＬＫが入力されている。このクロック信号ＣＬＫは、前述した個々の論理ブロックＬＢにも供給されている。
【００２４】
また、ＡＮＤ回路３の出力部には、インバータ（遅延回路）４の入力部が接続され、このインバータ４の出力部には、インバータ（遅延回路）５の入力部が接続されている。そして、これらインバータ２、ＡＮＤ回路３、インバータ４，５によって遅延部が構成されている。
【００２５】
さらに、インバータ５の出力部には、フリップフロップ（信号同期部）６のクロック端子ＣＫが接続されている。このフリップフロップ６は、リセット付きエッジトリガ型から構成されている。
【００２６】
フリップフロップ６のリセット端子Ｒには、リセット信号ＲＴが入力されるように接続されており、フリップフロップ６のデータ端子Ｄには、ゲートアレイの動作電圧である電源電圧ＶＤＤが供給されている。
【００２７】
また、フリップフロップ６のデータ出力部Ｑは、リセットを必要とする論理ブロックＬＢのリセット信号入力部と接続されており、このデータ出力部Ｑから出力される信号が論理ブロックＬＢのリセット信号（遅延リセット信号）ＤＲＴとして供給される。
【００２８】
次に、本実施の形態の作用について図１および図２のタイミングチャートを用いて説明する。
【００２９】
図２のリセット信号解除回路１におけるタイミングチャートは、上方から下方にかけて、クロック信号ＣＬＫ、外部入力されるリセット信号ＲＴ、リセット信号解除回路１におけるノードａ（インバータ５の出力部）、フリップフロップ６のデータ出力部Ｑにおけるそれぞれの信号タイミングを示している。
【００３０】
ゲートアレイにリセットがかけられる場合、Ｈｉ信号のリセット信号ＲＴ、すなわち、アクティブのリセット信号が入力され、インバータ２の出力部からは、その反転信号であるＬｏ信号が出力される。
【００３１】
ＡＮＤ回路３の一方の接続部には、Ｌｏ信号が入力されるので、ＡＮＤ回路３の出力は、ＡＮＤ回路３の他方の接続部が、Ｌｏ信号でもＨｉ信号であってもＬｏ信号出力となり、フリップフロップ６のクロック端子ＣＫにはＬｏ信号が入力される。また、フリップフロップ６のリセット端子Ｒには、リセット信号ＲＴが入力されるのでＨｉ信号が入力され、フリップフロップ６のデータ出力部ＱはＬｏ信号出力となっており、論理ブロックＬＢはリセット状態となっている。
【００３２】
そして、リセット信号ＲＴが解除、すなわち、Ｈｉ信号からＬｏ信号への遷移とクロック信号ＣＬＫがＨｉ信号からＬｏ信号への遷移とが同時に行われた場合、フリップフロップのリセット端子Ｒには、Ｌｏ信号のリセット信号ＲＴが入力される。
【００３３】
一方、ＡＮＤ回路３の一方の入力部には、インバータ２によって反転されたＨｉ信号が入力されるので、ＡＮＤ回路３の出力からはクロック信号ＣＬＫに同期したクロック信号が出力され、ノードａ、すなわち、クロック端子ＣＫには、インバータ４，５によって遅延されたクロック信号（遅延クロック信号）ＤＣＫが入力される。
【００３４】
クロック端子ＣＫにクロック信号ＤＣＫのＨｉ信号が入力されると、データ端子Ｄには、電源電圧ＶＤＤが供給されているので、フリップフロップ６のデータ出力部Ｑから非アクティブのＨｉ信号（遅延リセット信号）が出力され、論理ブロックＬＢのリセットが解除されることになる。
【００３５】
それにより、本実施の形態１によれば、リセット信号解除回路１を設けることによって、リセット信号ＲＴの解除とクロック信号ＣＬＫの立ち上がりとが同時になっても、リセット信号ＲＴが解除されてから一定時間遅延した後にクロック信号ＤＣＫに同期して論理ブロックＬＢに入力しているリセット信号ＤＲＴを解除するので、論理ブロックＬＢに設けられたフリップフロップのメタステーブル状態を確実に防止することができる。
【００３６】
また、リセット信号解除回路１によって、論理ブロックＬＢ内におけるフリップフロップのメタステーブル状態を防止する回路を簡単に構成することができるので、ゲートアレイを低消費電力化でき、かつチップレイアウトを小面積化することができる。
【００３７】
（実施の形態２）
図３は、本発明の実施の形態２によるゲートアレイに設けられたリセット信号解除回路の回路図である。
【００３８】
本実施の形態２においては、ゲートアレイにリセット信号解除回路（リセット信号解除手段）１ａが設けられている。このリセット信号解除回路１ａは、インバータ７、論理積回路であるＡＮＤ回路８、インバータ（遅延回路）９，１０ならびにフリップフロップ（信号同期部）１１によって構成されている。
【００３９】
そして、これらインバータ７、ＡＮＤ回路８およびインバータ９，１０によって遅延部が構成されている。また、フリップフロップ１１は、リセット端子が設けられていない、エッジトリガ形フリップフロップとなっており、電源投入時にＬｏ信号を保持する。
【００４０】
インバータ７入力部には、外部入力されるリセット信号ＲＴが入力され、このインバータ７の出力部には、ＡＮＤ回路８の一方の接続部ならびにフリップフロップのデータ端子Ｄが接続されている。
【００４１】
ＡＮＤ回路８の他方の接続部には、システムクロックなどのクロック信号ＣＬＫが入力されている。このクロック信号ＣＬＫは、前述した個々の論理ブロックＬＢにも供給されている。
【００４２】
また、この場合にも外部入力されるリセットは、入力されるリセット信号ＲＴがＨｉ信号時にリセットとなる、いわゆる、アクティブＨｉとなっており、Ｌｏ信号の場合には非アクティブであり、このリセット信号ＲＴは、クロック信号ＣＬＫとは非同期となっている。一方、ゲートアレイに設けられた各々の論理ブロックＬＢは、Ｌｏ信号においてリセットとなるアクティブＬｏとなっている。
【００４３】
さらに、ＡＮＤ回路８の出力部には、インバータ９の入力部が接続され、このインバータ９の出力部には、インバータ１０の入力部が接続されている。そして、インバータ１０の出力部には、フリップフロップ１１のクロック端子ＣＫが接続されている。フリップフロップ１１のデータ出力部Ｑは、リセットを必要とする論理ブロックＬＢのリセット信号入力部に接続されており、リセット信号ＤＲＴとして供給される。
【００４４】
次に、本実施の形態におけるリセット信号解除回路１ａの動作について説明する。
【００４５】
まず、リセット信号がＨｉ信号の場合、フリップフロップ１１のデータ端子Ｄとクロック端子ＣＫとは、いずれもＬｏ信号Ｌｏ信号入力となるのでフリップフロップ１１のデータ出力端子Ｑは、Ｌｏ信号出力が保持された状態となり、リセットを必要とする論理ブロックＬＢのリセット端子には、Ｌｏ信号が入力されている。ここで、論理ブロックＬＢは、リセット信号、すなわち、フリップフロップ１１のデータ出力端子Ｑの信号がＬｏ信号の場合にリセットなるアクティブＬｏとなっている。
【００４６】
そして、外部入力されたリセット信号ＲＴが解除、すなわち、Ｈｉ信号からＬｏ信号へ遷移するとフリップフロップ１１のデータ端子Ｄには、Ｈｉ信号が入力され、クロック端子ＣＫには、インバータ９，１０によって一定時間遅延されたクロック信号ＤＣＫが入力される。
【００４７】
この際に、クロック信号ＣＬＫがＬｏ信号からＨｉ信号への遷移とリセット信号ＲＴの解除とが同時になっても、フリップフロップ１１のデータ出力部Ｑから出力されるリセット信号ＤＲＴは、一定時間遅延した後、Ｈｉ信号からＬｏ信号、すなわち、アクティブから非アクティブの信号に遷移することになる。
【００４８】
それにより、本実施の形態２でも、リセット信号解除回路１ａを設けることによって、セット信号ＲＴが解除されてから一定時間遅延した後にクロック信号ＤＣＫに同期して論理ブロックＬＢに入力しているリセット信号ＤＲＴを解除するので、リセット信号ＲＴの解除とクロック信号ＣＬＫの立ち上がりとが同時になってもフリップフロップ１１のメタステーブル状態を確実に防止することができる。
【００４９】
また、リセット信号解除回路１ａによって、フリップフロップ１１のメタステーブル状態を防止する回路を簡単に構成することができるので、ゲートアレイを低消費電力化でき、かつチップレイアウトを小面積化することができる。
【００５０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
たとえば、前記実施の形態１，２においては、ゲートアレイにリセット信号解除回路を設けた場合について記載したが、このリセット信号解除回路は、マイクロコンピュータなどのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ    Ｍｅｔａｌ    Ｏｘｉｄｅ    Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジックにより構成され、クロック信号と非同期のリセット信号が入力される様々な半導体集積回路装置に設けることにより、該半導体集積回路装置を低消費電力で安定して動作させることができる。
【００５２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５３】
（１）本発明によれば、リセット信号解除手段によって、リセット信号がアクティブから非アクティブに遷移した際に、一定時間遅延した後に論理ブロックに入力しているリセット信号を解除するので、リセット信号がどのようなタイミングで非アクティブとなっても論理ブロックのメタステーブル状態を確実に防止することができる。
【００５４】
（２）また、本発明では、リセット信号解除手段をインバータ、論理積回路、遅延回路ならびにフリップフロップからなる簡単な回路によって構成することにより、消費電力を大幅に低減でき、半導体チップレイアウトも面積も小面積化することができる。
【００５５】
（３）さらに、本発明においては、上記（１）、（２）により、半導体集積回路装置それ自体を低消費電力化ならびに小型化しながら、動作の安定化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるゲートアレイに設けられたリセット信号解除回路の回路図である。
【図２】本発明の実施の形態１によるリセット信号解除回路の信号タイミングチャートである。
【図３】本発明の実施の形態２によるゲートアレイに設けられたリセット信号解除回路の回路図である。
【符号の説明】
１，１ａ    リセット信号解除回路（リセット信号解除手段）
２    インバータ
３    ＡＮＤ回路
４    インバータ（遅延回路）
５    インバータ（遅延回路）
６    フリップフロップ（信号同期部）
７    インバータ
８    ＡＮＤ回路
９，１０    インバータ（遅延回路）
１１    フリップフロップ（信号同期部）
ＬＢ    論理ブロック
ＣＫ    クロック端子
Ｒ    リセット端子
Ｄ    データ端子
Ｑ    データ出力部
ＲＴ    リセット信号
ＣＬＫ    クロック信号
ＤＣＫ    クロック信号（遅延クロック信号）
ＤＲＴ    リセット信号（遅延リセット信号）
ＶＤＤ    電源電圧
【図１】
0003626343.tif 000002
【図２】
0003626343.tif 000003
【図３】
0003626343.tif 000004