(57)【特許請求の範囲】
【請求項１】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に関する特定の電圧条件を受け入れる基板，ソース，ドレイン，および制御ゲート電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリセルアレイは、アクセス線によってアドレス可能な２次元アレイで構成され、ここにおいて、ワード線はメモリセルの各ローの制御ゲートに接続され、一対のビット線は、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースとドレインにそれぞれ接続される集積回路メモリデバイスにおいて、
ワード線上の漏洩電流を測定するためにワード線に接続可能なワード線漏洩検出器と、
漏洩電流を測定するためにテスト中のワード線に前記ワード線漏洩検出器を接続するための手段であって、これにより欠陥ワード線を所定の基準を越える前記漏洩電流によって特定することができる手段と、
を含むことを特徴とする集積回路メモリデバイス。
【請求項２】
前記メモリセルは、消去電極を含むタイプのメモリセルであり、前記アクセス線は消去線を含み、１本の消去線は、メモリセルの１つ以上のローからなるセルの各セクタの消去電極に接続される集積回路メモリデバイスにおいて、
消去線上の漏洩電流を測定するために消去線に接続可能な消去線漏洩検出器と、
漏洩電流を測定するためにテスト中の消去線に前記消去線漏洩検出器を接続するための手段であって、これにより欠陥消去線を所定の基準を越える前記漏洩電流によって特定することができる手段と、
を含むことを特徴とする請求項１記載の集積回路メモリデバイス。
【請求項３】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に関する特定の電圧条件を受け入れる基板，ソース，ドレイン，および制御ゲート電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリセルアレイは、アクセス線によってアドレス可能な２次元アレイで構成され、ここにおいて、アクセス線の一方のタイプは、メモリセルの各ローの制御ゲートに接続されるワード線であり、アクセス線の他方のタイプは、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースまたはドレインに接続されるビット線であるＥＥＰＲＯＭメモリアレイにおけるワード線の欠陥を検出する方法において、
前記メモリデバイスのメモリ動作を制御するためのメモリコントローラを設けるステップと、
前記メモリデバイス内にワード線漏洩検出器を設けるステップと、
テスト中のワード線に短絡することができる基板と一組のアクセス線に関連してテスト中の前記ワード線に対する所定の電位差を前記メモリコントローラの制御下で発生させるステップと、
測定される漏洩電流が所定の基準を越えた時、テスト中の前記ワード線における短絡回路の条件を検出するために、前記メモリコントローラの制御下で前記ワード線漏洩検出器を用いるステップと、
所定の電位差を発生させるステップと、ＥＥＰＲＯＭメモリアレイにおけるテストされるべきすべてのワード線用の短絡回路の条件を検出するステップとを繰り返すステップと、
を含むことを特徴とするＥＥＰＲＯＭメモリアレイにおけるワード線の欠陥を検出する方法。
【請求項４】
前記方法は、テスト中の一組のワード線に対して同時に行われることを特徴とする請求項３記載の方法。
【請求項５】
テスト中の前記一組のワード線は、ＥＥＰＲＯＭメモリアレイにおける全ワード線を含むことを特徴とする請求項４記載の方法。
【請求項６】
前記方法は、予め選択された時間にＥＥＰＲＯＭメモリアレイを用いる間に実行されることを特徴とする請求項３記載の方法。
【請求項７】
前記方法は、テスト中の一組のワード線に対して同時に行われることを特徴とする請求項６記載の方法。
【請求項８】
テスト中の前記一組のワード線は、ＥＥＰＲＯＭメモリアレイにおける全ワード線からなることを特徴とする請求項７記載の方法。
【請求項９】
前記メモリセルは、消去電極を含むタイプのメモリセルであり、
メモリアレイは、同時に消去可能なセルの１つ以上のローからなるセルのセクタで構成され、
アクセス線は、セルの各セクタの消去電極に接続される消去線を含むことを特徴とする請求項３記載の方法。
【請求項１０】
テスト中のワード線を所定の電位にまで上げるステップは、テスト中のワード線が基板または一組のアクセス線のいずれか１本に短絡するかどうかを決定するように、テスト中の前記ワード線に短絡する可能性のある前記一組のアクセス線を接地するステップを含むことを特徴とする請求項９記載の方法。
【請求項１１】
テスト中のワード線を所定の電位にまで上げるステップは、テスト中のワード線が基板またはワード線のいずれか１本に短絡するかどうかを決定するように、前記一組のアクセス線において、消去線とビット線がフローティングの状態の間ワード線を接地するステップを含むことを特徴とする請求項９記載の方法。
【請求項１２】
テスト中のワード線を所定の電位にまで上げるステップは、テスト中のワード線が基板またはビット線のいずれか１本に短絡するかどうかを決定するように、前記一組のアクセス線において、ワード線と消去線がフローティングの状態の間ビット線を接地するステップを含むことを特徴とする請求項９記載の方法。
【請求項１３】
テスト中のワード線を所定の電位にまで上げるステップは、テスト中のワード線が基板または消去線のいずれか１本に短絡するかどうかを決定するように、前記一組のアクセス線において、ワード線とビット線がフローティングの状態の間消去線を接地するステップを含むことを特徴とする請求項９記載の方法。
【請求項１４】
各テストにおいて、テスト中のワード線を所定の電位にまで上げるステップが、選択されたアクセス線または基板を接地し、選択されなかったアクセス線のいずれかまたは基板をフローティングの状態にすることによって選択されたアクセス線または基板のどれにワード線が短絡するのかを検証するステップを含むようにテストのシーケンスをさらに含むことを特徴とする請求項９記載の方法。
【請求項１５】
各テストにおいて、テスト中のワード線を所定の電位にまで上げるステップが、選択されたアクセス線または基板を接地し、選択されなかったアクセス線のいずれかまたは基板をフローティングの状態にすることによって選択されたアクセス線または基板のどれにワード線が短絡するのかを検証するステップを含むようにテストのシーケンスをさらに含むことを特徴とする請求項３記載の方法。
【請求項１６】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に対する特定の電圧条件を受け入れる基板，ソース，ドレイン，および制御ゲート電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリセルアレイは、アクセス線によってアドレス可能な２次元アレイで構成され、ここにおいて、アクセス線の一方のタイプは、メモリセルの各ローの制御ゲートに接続されるワード線であり、アクセス線の他方のタイプは、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースまたはドレインに接続されるビット線であるＥＥＰＲＯＭメモリアレイにおけるビット線の欠陥を検出する方法において、
前記メモリデバイスのメモリ動作を制御するためのメモリコントローラを設けるステップと、
テスト中のビット線に短絡することができる基板と一組のアクセス線に関連してテスト中の前記ビット線に対する所定の電位差を前記メモリコントローラの制御下で発生させるステップと、
測定される漏洩電流が所定の基準を越えた時、テスト中の前記ビット線における短絡回路の条件を前記メモリコントローラの制御下で検出するステップと、
所定の電位差を発生させるステップと、ＥＥＰＲＯＭメモリアレイにおけるテストされるべきすべてのビット線用の短絡回路の条件を検出するステップとを繰り返すステップと、
を含むことを特徴とするＥＥＰＲＯＭメモリアレイにおけるビット線の欠陥を検出する方法。
【請求項１７】
前記方法は、テスト中の一組のビット線に対して同時に行われることを特徴とする請求項１６記載の方法。
【請求項１８】
テスト中の前記一組のビット線は、ＥＥＰＲＯＭメモリアレイにおける全ビット線を含むことを特徴とする請求項１７記載の方法。
【請求項１９】
前記方法は、予め選択された時間にＥＥＰＲＯＭメモリアレイを用いる間に実行されることを特徴とする請求項１６記載の方法。
【請求項２０】
前記方法は、テスト中の一組のビット線に対して同時に行われることを特徴とする請求項１９記載の方法。
【請求項２１】
テスト中の前記一組のビット線は、ＥＥＰＲＯＭメモリアレイにおける全ビット線からなることを特徴とする請求項２０記載の方法。
【請求項２２】
前記メモリセルは、消去電極を含むタイプのメモリセルであり、
メモリアレイは、同時に消去できるセルの１つ以上のローからなるセルのセクタで構成され、
アクセス線は、セルの各セクタの消去電極に接続される消去線を含むことを特徴とする請求項１６記載の方法。
【請求項２３】
テスト中のビット線を所定の電位にまで上げるステップは、テスト中のビット線が基板または前記一組のアクセス線のいずれか１本に短絡するかどうかを決定するように、テスト中の前記ビット線に短絡する可能性のある一組のアクセス線を接地するステップを含むことを特徴とする請求項２２記載の方法。
【請求項２４】
テスト中のビット線を所定の電位にまで上げるステップは、テスト中のビット線が基板またはビット線のいずれか１本に短絡するかどうかを決定するように、前記一組のアクセス線において、消去線とワード線がフローティングの状態の間ビット線を接地するステップを含むことを特徴とする請求項２２記載の方法。
【請求項２５】
テスト中のビット線を所定の電位にまで上げるステップは、テスト中のビット線が基板またはワード線のいずれか１本に短絡するかどうかを決定するように、前記一組のアクセス線において、ビット線と消去線がフローティングの状態の間ワード線を接地するステップを含むことを特徴とする請求項２２記載の方法。
【請求項２６】
テスト中のビット線を所定の電位にまで上げるステップは、テスト中のビット線が基板または消去線のいずれか１本に短絡するかどうかを決定するように、前記一組のアクセス線において、ビット線とワード線がフローティングの状態の間消去線を接地するステップを含むことを特徴とする請求項２２記載の方法。
【請求項２７】
各テストにおいて、テスト中のビット線を所定の電位にまで上げるステップが、選択されたアクセス線または基板を接地し、選択されなかったアクセス線のいずれかまたは基板をフローティングの状態にすることによって選択されたアクセス線または基板のどれにビット線が短絡するのかを検証するステップを含むようにテストのシーケンスをさらに含むことを特徴とする請求項２２記載の方法。
【請求項２８】
各テストにおいて、テスト中のビット線を所定の電位にまで上げるステップが、選択されたアクセス線または基板を接地し、選択されなかったアクセス線のいずれかまたは基板をフローティングの状態にすることによって選択されたアクセス線または基板のどれにビット線が短絡するのかを検証するステップを含むようにテストのシーケンスをさらに含むことを特徴とする請求項１６記載の方法。
【請求項２９】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に対する特定の電圧条件を受け入れる基板，ソース，ドレイン，制御ゲート，および消去電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリアレイは、２次元アレイと、同時に消去可能なセルの１つ以上のローからなるセクタとで構成され、前記２次元アレイは、アクセス線によってアドレス可能であり、ここにおいて、アクセス線の１つのタイプは、メモリセルの各ローの制御ゲートに接続されるワード線であり、アクセス線のもう１つのタイプは、各セクタのすべてのセルの消去電極に接続される消去線であり、アクセス線のさらにもう１つのタイプは、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースまたはドレインに接続されるビット線であるＥＥＰＲＯＭメモリアレイにおける消去線の欠陥を検出する方法において、
前記メモリデバイスのメモリ動作を制御するためのメモリコントローラを設けるステップと、
前記メモリデバイス内に消去線漏洩検出器を設けるステップと、
テスト中の消去線に短絡することができる基板と一組のアクセス線に関連してテスト中の前記消去線に対する所定の電位差を前記メモリコントローラの制御下で発生させるステップと、
測定される漏洩電流が所定の基準を越えた時、テスト中の前記消去線における短絡回路の条件を検出するために、前記メモリコントローラの制御下で前記消去線漏洩検出器を用いるステップと、
所定の電位差を発生させるステップと、ＥＥＰＲＯＭメモリアレイにおけるテストされるべきすべての消去線用の短絡回路の条件を検出するステップとを繰り返すステップと、
を含むことを特徴とするＥＥＰＲＯＭメモリアレイにおける消去線の欠陥を検出する方法。
【請求項３０】
前記方法は、テスト中の一組の消去線に対して同時に行われることを特徴とする請求項２９記載の方法。
【請求項３１】
前記一組の消去線は、ＥＥＰＲＯＭメモリアレイにおける全消去線を含むことを特徴とする請求項３０記載の方法。
【請求項３２】
前記方法は、予め選択された時間にＥＥＰＲＯＭメモリアレイを用いる間に実行されることを特徴とする請求項２９記載の方法。
【請求項３３】
前記方法は、テスト中の一組の消去線に対して同時に行われることを特徴とする請求項３２記載の方法。
【請求項３４】
前記一組の消去線は、ＥＥＰＲＯＭメモリアレイにおける全消去線からなることを特徴とする請求項３３記載の方法。
【請求項３５】
テスト中の消去線を所定の電位にまで上げるステップは、テスト中の消去線が基板または前記一組のアクセス線のいずれか１本に短絡するかどうかを決定するように、テスト中の前記消去線に短絡する可能性のある一組のアクセス線を接地するステップを含むことを特徴とする請求項２９記載の方法。
【請求項３６】
テスト中の消去線を所定の電位にまで上げるステップは、テスト中の消去線が基板または消去線のいずれか１本に短絡するかどうかを決定するように、前記一組のアクセス線において、ワードとビット線がフローティングの状態の間消去線を接地するステップを含むことを特徴とする請求項２９記載の方法。
【請求項３７】
テスト中の消去線を所定の電位にまで上げるステップは、テスト中の消去線が基板またはビット線のいずれか１本に短絡するかどうかを決定するように、前記一組のアクセス線において、消去線とワード線がフローティングの状態の間ビット線を接地するステップを含むことを特徴とする請求項２９記載の方法。
【請求項３８】
テスト中の消去線を所定の電位にまで上げるステップは、テスト中の消去線が基板または消去線のいずれか１本に短絡するかどうかを決定するように、前記一組のアクセス線において、消去線とビット線がフローティングの状態の間ワード線を接地するステップを含むことを特徴とする請求項２９記載の方法。
【請求項３９】
各テストにおいて、テスト中の消去線を所定の電位にまで上げるステップは、テスト中の消去線をどのタイプの線に短絡するかを検証するように、前記一組のアクセス線において、消去線またはビット線のような各タイプの線を接地するか、あるいはフローティングの状態にする色々な組み合わせを含むようにテストのシーケンスをさらに含むことを特徴とする請求項２９記載の方法。
【請求項４０】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に関する特定の電圧条件を受け入れる基板，ソース，ドレイン，制御ゲート，および消去電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリアレイは、２次元アレイと、同時に消去可能なセルの１つ以上のローからなるセクタとで構成され、前記２次元アレイは、アクセス線によってアドレス可能であり、ここにおいて、アクセス線の１つのタイプは、メモリセルの各ローの制御ゲートに接続されるワード線であり、アクセス線のもう１つのタイプは、各セクタのすべてのセルの消去電極に接続される消去線であり、アクセス線のさらにもう１つのタイプは、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースまたはドレインに接続されるビット線であるＥＥＰＲＯＭメモリアレイにおける特定のタイプのアクセス線の欠陥を検出する方法において、
前記メモリデバイスのメモリ動作を制御するためのメモリコントローラを設けるステップと、
前記メモリデバイス内に漏洩検出器を設けるステップと、
テスト中のアクセス線に短絡することができる基板と一組のアクセス線に関連して前記特定のタイプのテスト中の前記アクセス線に対する所定の電位差を前記メモリコントローラの制御下で発生させるステップと、
測定される漏洩電流が所定の基準を越えた時、テスト中の前記アクセス線における短絡回路の条件を検出するために、前記メモリコントローラの制御下で前記漏洩検出器を用いるステップと、
所定の電位差を発生させるステップと、ＥＥＰＲＯＭメモリアレイにおけるテストされるべき前記特定のタイプのすべてのアクセス線用の短絡回路の条件を検出するステップとを繰り返すステップと、
を含むことを特徴とするＥＥＰＲＯＭメモリアレイにおける特定のタイプのアクセス線の欠陥を検出する方法。
【請求項４１】
前記方法は、テスト中の前記特定のタイプの一組のアクセス線に対して同時に行われることを特徴とする請求項４０記載の方法。
【請求項４２】
前記一組は、ＥＥＰＲＯＭメモリアレイにおける前記特定のタイプの全アクセス線を含むことを特徴とする請求項４１記載の方法。
【請求項４３】
前記方法は、予め選択された時間にＥＥＰＲＯＭメモリアレイを用いる間に実行されることを特徴とする請求項４０記載の方法。
【請求項４４】
前記方法は、テスト中の前記特定のタイプの一組のアクセス線に対して同時に行われることを特徴とする請求項４３記載の方法。
【請求項４５】
前記一組は、ＥＥＰＲＯＭメモリアレイにおける前記特定のタイプの全アクセス線を含むことを特徴とする請求項４４記載の方法。
【請求項４６】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に関する特定の電圧条件を受け入れる基板，ソース，ドレイン，制御ゲート，および消去電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリアレイは、２次元アレイと、同時に消去可能なセルの１つ以上のローからなるセクタとで構成され、前記２次元アレイは、アクセス線によってアドレス可能であり、ここにおいて、アクセス線の１つのタイプは、メモリセルの各ローの制御ゲートに接続されるワード線であり、アクセス線のもう１つのタイプは、各セクタのすべてのセルの消去電極に接続される消去線であり、アクセス線のさらにもう１つのタイプは、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースまたはドレインに接続されるビット線であるＥＥＰＲＯＭメモリアレイにおけるもう１つのタイプのアクセス線に短絡するビット線に起因するカラムの欠陥を検出する方法において、
前記メモリデバイスのメモリ動作を制御するためのメモリコントローラを設けるステップと、
ＥＥＰＲＯＭメモリアレイにおけるすべての他のビット線をフローティングの状態にし、すべてのワード線と消去線を接地に保つ間、テスト中のカラムの一対のビット線に前記メモリコントローラの制御下で読み出し用の電圧条件まで電力を供給するステップと、
測定される漏洩電流が所定の基準を越えた時、テスト中の前記一対のビット線における短絡回路の条件を前記メモリコントローラの制御下で検出するステップと、
電力を供給するステップと、ＥＥＰＲＯＭメモリアレイにおけるテストされるべきすべてのカラムの一対のビット線用に検出するステップとを繰り返すステップと、
を含むことを特徴とするＥＥＰＲＯＭメモリアレイにおけるもう１つのタイプのアクセス線に短絡するビット線に起因するカラムの欠陥を検出する方法。
【請求項４７】
前記方法は、予め選択された時間にＥＥＰＲＯＭメモリアレイを用いる間に実行されることを特徴とする請求項４６記載の方法。
【請求項４８】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に関する特定の電圧条件を受け入れる基板，ソース，ドレイン，制御ゲート，および消去電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリアレイは、２次元アレイと、同時に消去可能なセルの１つ以上のローからなるセクタとで構成され、前記２次元アレイは、アクセス線によってアドレス可能であり、ここにおいて、アクセス線の１つのタイプは、メモリセルの各ローの制御ゲートに接続されるワード線であり、アクセス線のもう１つのタイプは、各セクタのすべてのセルの消去電極に接続される消去線であり、アクセス線のさらにもう１つのタイプは、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースまたはドレインに接続されるビット線であるＥＥＰＲＯＭメモリアレイにおけるビット線の短絡回路に起因するカラムの欠陥を検出する方法において、
前記メモリデバイスのメモリ動作を制御するためのメモリコントローラを設けるステップと、
すべてのワード線を接地し、すべての他のビット線をフローティングの状態に保つ間、同時にテスト中の一組のカラムにおける各カラムの一対のビット線に前記メモリコントローラの制御下で読み出し用の電圧条件まで電力を供給するステップと、
一対のビット線の測定される漏洩電流が所定の基準を越えた時、同時にテスト中の一組のカラムにおける各カラムの一対のビット線における短絡回路の条件を前記メモリコントローラの制御下で検出するステップと、
電力を供給するステップと、ＥＥＰＲＯＭメモリアレイにおける同時にテスト中のカラムのすべての組のカラム用に検出するステップとを繰り返すステップと、
を含むことを特徴とするＥＥＰＲＯＭメモリアレイにおけるビット線の短絡回路に起因するカラムの欠陥を検出する方法。
【請求項４９】
同時にテスト中の一組のカラムは、ＥＥＰＲＯＭメモリアレイにおける１つのカラムからなることを特徴とする請求項４８記載の方法。
【請求項５０】
同時にテスト中の一組のカラムは、ＥＥＰＲＯＭメモリアレイにおける交互のカラムからなることを特徴とする請求項４８記載の方法。
【請求項５１】
前記方法は、予め選択された時間にＥＥＰＲＯＭメモリアレイを用いる間に実行されることを特徴とする請求項４８記載の方法。
【請求項５２】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に関する特定の電圧条件を受け入れる基板，ソース，ドレイン，制御ゲート，および消去電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリアレイは、２次元アレイと、同時に消去可能なセルの１つ以上のローからなるセクタとで構成され、前記２次元アレイは、アクセス線によってアドレス可能であり、ここにおいて、アクセス線の１つのタイプは、メモリセルの各ローの制御ゲートに接続されるワード線であり、アクセス線のもう１つのタイプは、各セクタのすべてのセルの消去電極に接続される消去線であり、アクセス線のさらにもう１つのタイプは、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースまたはドレインに接続されるビット線であるＥＥＰＲＯＭメモリアレイにおけるビット線の短絡回路に起因するカラムの欠陥を検出する方法において、
前記メモリデバイスのメモリ動作を制御するためのメモリコントローラを設けるステップと、
読み出し動作中に各セルのソースとドレインを通して最小の導電電流に実質的に相当するメモリ状態にすべての予めプログラムされたセルの少なくとも１つのローを維持する読み出しステップと、
前記セルの少なくとも１つのローの各々のプログラムされたメモリ状態を読み出すことによってカラムにおける短絡回路の条件のいずれかを前記メモリコントローラの制御下で検出し、かつカラムにおける一対のビット線が前記最小の導電電流よりも実質的に高い導電電流をもつかどうかを決定する検出ステップと、
ＥＥＰＲＯＭメモリアレイにおけるテストされるべきすべてのカラムに対して、前記読み出しステップと、前記検出ステップとを繰り返すステップと、
を含むことを特徴とするＥＥＰＲＯＭメモリアレイにおけるビット線の短絡回路に起因するカラムの欠陥を検出する方法。
【請求項５３】
前記方法は、一度に一組のカラムに対して行われることを特徴とする請求項５２記載の方法。
【請求項５４】
前記方法は、予め選択された時間にＥＥＰＲＯＭメモリアレイを用いる間に実行されることを特徴とする請求項５２記載の方法。
【請求項５５】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に関する特定の電圧条件を受け入れる基板，ソース，ドレイン，制御ゲート，および消去電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリアレイは、２次元アレイと、同時に消去可能なセルの１つ以上のローからなるセクタとで構成され、前記２次元アレイは、アクセス線によってアドレス可能であり、ここにおいて、アクセス線の１つのタイプは、メモリセルの各ローの制御ゲートに接続されるワード線であり、アクセス線のもう１つのタイプは、各セクタのすべてのセルの消去電極に接続される消去線であり、アクセス線のさらにもう１つのタイプは、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースまたはドレインに接続されるビット線であるＥＥＰＲＯＭメモリアレイにおけるビット線の短絡回路に起因するカラムの欠陥を検出する方法において、
前記メモリデバイスのメモリ動作を制御するためのメモリコントローラを設けるステップと、
読み出し動作中に各セルのソースとドレインを通して最大の導電電流に実質的に相当するメモリ状態にすべての予め消去されたセルの少なくとも１つのローを維持する読み出しステップと、
前記セルの少なくとも１つのローの各々のプログラムされたメモリ状態を読み出すことによってカラムにおける短絡回路の条件のいずれかを前記メモリコントローラの制御下で検出し、かつカラムにおける一対のビット線が前記最大の導電電流よりも実質的に低い導電電流をもつかどうかを決定する検出ステップと、
ＥＥＰＲＯＭメモリアレイにおけるテストされるべきすべてのカラムに対して、前記読み出しステップと、前記検出ステップとを繰り返すステップと、
を含むことを特徴とするＥＥＰＲＯＭメモリアレイにおけるビット線の短絡回路に起因するカラムの欠陥を検出する方法。
【請求項５６】
前記方法は、一度に一組のカラムに対して行われることを特徴とする請求項５５記載の方法。
【請求項５７】
前記方法は、予め選択された時間にＥＥＰＲＯＭメモリアレイを用いる間に実行されることを特徴とする請求項５５記載の方法。
【請求項５８】
アドレス可能で電気的に消去可能でプログラム可能な（ＥＥＰＲＯＭ）半導体メモリセルアレイを備える集積回路メモリデバイスであって、前記メモリセルは、セル内のデータの読み出し，プログラミング，および消去のようなメモリ動作に関する特定の電圧条件を受け入れる基板，ソース，ドレイン，制御ゲート，および消去電極を含むタイプのメモリセルであり、かつセルの特定のメモリ状態に相当する特定の電荷レベルを保持することのできるフローティングゲートを持ち、前記メモリアレイは、２次元アレイと、同時に消去可能なセルの１つ以上のローからなるセクタとで構成され、前記２次元アレイは、アクセス線によってアドレス可能であり、ここにおいて、アクセス線の１つのタイプは、メモリセルの各ローの制御ゲートに接続されるワード線であり、アクセス線のもう１つのタイプは、各セクタのすべてのセルの消去電極に接続される消去線であり、アクセス線のさらにもう１つのタイプは、２次元アレイが特定の電圧条件によりメモリ動作中にアクセス線のローとカラムによってアドレス可能になるように、メモリセルの各カラムのソースまたはドレインに接続されるビット線であるＥＥＰＲＯＭメモリアレイにおける欠陥を操作する方法において、
前記メモリデバイスのメモリ動作を制御するためのメモリコントローラを設け、前記メモリコントローラは次のステップを実行し、
所定の基準を越える漏洩電流を測定することによってメモリアレイの欠陥アクセス線のいずれかを検出するステップと、
前記欠陥アクセス線における欠陥メモリセルからデータを回復するステップと、
前記欠陥アクセス線における欠陥メモリセルをマップ化し、代換え用のメモリセルと置換するステップと、
代換え用のメモリセルにおける回復されたデータを置換するステップと、
を含むことを特徴とするＥＥＰＲＯＭメモリアレイにおける欠陥を操作する方法。
【請求項５９】
前記方法は、予め選択された時間にＥＥＰＲＯＭメモリアレイを用いる間に実行されることを特徴とする請求項５８記載の方法。
【請求項６０】
前記欠陥アクセス線は、ビット線であり、前記欠陥ビット線を含む欠陥カラムに結果としてなることを特徴とする請求項５８記載の方法。
【請求項６１】
前記欠陥メモリセルの各々をプログラムすることによって前記欠陥ビット線における欠陥メモリセルを電気的に絶縁するステップであって、ここで、前記欠陥メモリセルのドレインが欠陥ビット線によって最小のソースからドレインへの導電電流に相当するメモリ状態に接続される絶縁ステップをさらに含むことを特徴とする請求項６０記載の方法。
【請求項６２】
最小のソースからドレインへの導電電流に相当するメモリ状態の前記欠陥メモリセルの各々に隣接するカラムの１つ以上のセルをプログラムすることによって前記欠陥ビット線における欠陥メモリセルを電気的に絶縁するステップを含むことを特徴とする請求項６０記載の方法。
【請求項６３】
ワード線，消去線，または基板に対するドレイン線の短絡回路によって生ずる欠陥カラムにおけるメモリセルからデータを回復するステップは、ソース線とドレイン線に印加される電位に交換することによって前記欠陥カラムにおけるメモリセルからデータを読み出すステップを含むことを特徴とする請求項６０記載の方法。
【請求項６４】
欠陥ビット線が他のビット線に、あるいはワード線，消去線，または基板に短絡するかどうかを決定するステップをさらに含み、データの回復，マップ化，回復されたデータの置換，電気的に絶縁するステップは、
前記欠陥ビット線がワード線，消去線，または基板に短絡する時、欠陥カラムにおけるすべてのセルと、
欠陥ビット線が他のビット線に短絡する時、欠陥カラムにおける少なくとも欠陥セルと、
に対して行われることを特徴とする請求項６２記載の方法。
【発明の詳細な説明】
発明の背景および要約
本発明は一般に半導体メモリ、さらに詳しく言えばＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭにおける通常の読み出し、書き込み、消去の動作時に検出できない潜在欠陥を検出し操作するためのデバイスと方法に関連する。
コンピュータやディジタルシステムは永久保存の大量データの記録のために一般に磁気ディスク装置を利用する。しかしディスク装置は大きい構造や高い精度の可動機構部品が必要なので不利である。結局、磁気ディスクは機構的に頑丈でなく複雑で、そして消費電力が大きく、信頼性にも問題がある。ディスクドライブの代替えとして大量記録装置が考慮されている。
半導体または固体メモリは縦横に配置するメモリセルの２次元のアレイをもった集積回路（ＩＣ）デバイスとして形成されている。各セルはメモリの一つの状態を導通状態で示すトランジスタを含んでいる。
ランダムアクセスメモリ（ＲＡＭ），リードオンリーメモリ（ＲＯＭ），プログラマブルリードオンリーメモリ（ＰＲＯＭ），紫外線消去ＰＲＯＭ（ＵＶＰＲＯＭ），電気的消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）やフラッシュＥＥＰＲＯＭのようなメモリデバイスには前述のような不利益はない。しかしＲＡＭの場合では、メモリは揮発性であり、メモリを維持するために一定の電力を必要とする。結局ＲＡＭは、典型的には、暫定的な動作をする記録動作記憶として使用される。
ＲＯＭ，ＥＥＰＲＯＭやフラッシュメモリはすべて非揮発性の固体メモリである。これらは電源を切った後でさえ、これらのメモリを保持する。しかしＲＯＭとＰＲＯＭは再びプログラムすることはできなく、ＵＶＰＲＯＭは電気的に消去できない。
一方でＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭは電気的に書き込み可能（プログラム可能）で消去できるというもう１つの特徴がある。それにもかかわらずこれらはデバイスが消去やプログラムする度に受ける耐久性に関係するストレスのために寿命に限界がある。
フラッシュＥＥＰＲＯＭデバイスの耐久性はプログラム／消去のサイクルの行われた回数に耐える能力である。一般的なＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭの耐久性を制限する物理的現象は、このデバイスの誘電体薄膜中の電子のトラッピング（捕獲）にある。プログラミング中に、電子は基板から誘電体界面を通してフローティングゲートに注入される。同時に、消去時に、電子はフローティングゲートから誘電体界面を通して消去ゲートに抜き取られる。両方の場合に電子のあるものは誘電体界面によってトラッピングされる。捕獲された電子はプログラム化の閾値電圧を低い値に移動し、消去時の閾値電圧を高い値に移動するように働いてプログラム／消去のサイクルごとの印加電界に対抗する。このことは論理値“０”と“１”との状態の間の閾値電圧の“窓”が次第に閉鎖されることに見られる。この窓の閉鎖は読み出し回路を誤動作にするので厳しいものである。もしこのサイクルが続けられると、デバイスはデバイスの固有なブレークダウンとして知られる誘電体の破壊による致命的な破壊に繋がる。かくして使用によりメモリアレイ中に欠陥が発生し、そして典型的には多数回の（例えば１０4）読み出し／消去サイクルの後に信頼性を失うことになる。この欠陥はいろいろなセルの構造間の短絡のような欠陥セルのために、また内部接続やデバイスの絶縁の短絡のようなメモリデバイスにおける欠陥的な下部構造となる。
伝統的にＥＥＰＲＯＭやフラシュＥＥＰＲＯＭはデータまたはプログラムの半永久的な記憶は必要であるが、再プログラミングに対して限られた使用で足りる応用分野に使われる。これらのデバイスの欠陥はＲＡＭの欠陥と同じ方法で処理される。
工場の工程で発生するこれらのデバイスの物理的な欠陥はＲＡＭや磁気ディスクのような一般的なメモリ装置と同様に工場で修正される。チップのなかに冗長なメモリを持つことは半導体メモリの常套手段である。これらの製造後、発見される欠陥セルは捨てて、そしてアレイの中にある冗長セルで再配置する。この再配置は工場においてワイヤの結線により行われる。それによりデバイスは完全なものとされ、そして通常の動作の間、後で現れる欠陥から生ずる欠陥セルを交換するための準備が少しまたは全然ない場合もある。エラーの修正は限られた数ランダムエラーを修正するところのエラーコレクションコード（ＥＣＣ）を使用した図表を主に利用する。
前述したように、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭのデバイスの性質上セルの欠陥は書き込み／消去のサイクルが増大するにしたがって加算される傾向にある。もしデバイスが多くの書き込み／消去のサイクルを行う応用分野に利用されるならば、加算される欠陥セルから生ずるエラーは実際にＥＣＣを圧倒しデバイスの信頼性を失わせるであろう。
ディスクのような大量記録システムであるＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭの手段は、本出願と同じ譲受人である２つの同時継続中の米国特許願に開示されている。これらは発明者ハラリ等が１９８９年４月１３日に出願した同時継続中の特許出願番号第３３７，５６６号と、発明者グロス等が１９８９年１０月１７日に出願した特許出願番号第４２２，９４９号の同時継続米国特許出願である。
ディスク状の装置が書き込み消去を多数回繰り返す応用においては、固体半導体メモリにおける伝統的な欠陥操作方法はＥＣＣの手段を除き“オン  ザ  フライ（ｏｎ−ｔｈｅ−ｆｌｙ）”欠陥検出および操作のための有効な規定はない。
この装置について工場出荷後の欠陥の対処が必要となる。発明者ハラリ等の特許出願番号第３３７，５６６号の同時継続米国特許出願は読み出し書き込み消去のような各メモリの動作がその動作の後で完遂することを検証することによって“オン  ザ  フライ”で欠陥を検出し操作する設計を開示している。検証された破壊は欠陥セルを指示し欠陥セルは良品のセルと再配置される。同様に発明者グロス等の特許出願番号第４２２，９４９号の同時継続米国特許出願は“オン  ザ  フライ”で欠陥を検出し操作する設計を開示している。
これらの欠陥検出の設計はメモリデバイスの異常な読み出し書き込み消去の動作条件を検出することによりセル対セルの欠陥を検出することを基本としている。しかしこれらの設計は後に致命的な欠陥に発展するであろう弱い欠陥に対して非常に敏感でない。例えば弱い欠陥に起因する小さい電圧降下は読み出し書き込み消去動作に許容された誤差の余裕内にあるために欠陥として検出判断することが難しい。
セルからセルの欠陥検出と再配置の設計はＥＥＰＲＯＭセルのアレイに対して最も効率的でないかもしれない。通常のメモリアレイはローからローに沿ってセルの全ての制御線にそれぞれ接続するワード線のシリーズとカラムからカラムに沿ってセルの全てのソースまたは全てのドレインにそれぞれ接続するビット線のシリーズによりアクセスされる。１つのセルの位置における破損はコモンワード線、消去線またはビット線に対する接続の特徴によってするセルの全てのローまたはカラムに影響を及ぼす。事実、ローのセルがソースやドレインによってディージイチェインしている仮想接地構造において１つのカラムの破損はセルの近傍のカラムに伝搬するであろう。このようにセルが正しく検証することを失敗すると欠陥はセルの位置における欠点または近接するセルの位置からの欠点になり得る。いずれの場合も正確な位置および欠陥の範囲は不確かなものである。この知識なしで有効なかつ効率のよいエラー修正は容易に実行できない。
したがって欠陥が致命的破損として明らかになる前に弱いまたは潜伏した欠陥を検出することが本発明の目的である。また欠陥を効率よく処理するようにこれらの欠陥の特性，位置，範囲を決定することが本発明の目的でもある。
信頼性を保持し書き込み消去を多数回数完遂する簡単な低価格のＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭのメモリシステムを提供することは本発明の他の目的である。
デバイスの使用中に検出される欠陥を効率よく操作する能力を持つ半導体メモリシステムを提供することは本発明の他の目的である。
工場の検査中やフィールドの使用時に検出される欠陥を効率よく操作する手段を提供することは本発明の他の目的である。
発明の概要
ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭのシステムのような半導体メモリシステムにおける改善によってそして欠陥に関する効率良い有効的な操作を可能にする技術の改善によってこれらの目的並びに付加的な目的は完遂される。
制御ゲート，消去電極，ソース，ドレインまたは基板のような電極の１つまたはそれ以上が回路的に短絡するようになるときメモリセルは欠陥となる。短絡回路は同じセルの電極間または異なるセルの電極間に発生する。メモリアレイにおいてどの電極がどの電極に短絡するかにより、このことはワード線、消去線、または１つ，またはそれ以上のビット線の短絡した結果として表れる。
本発明はワード線、消去線、または１つ，またはそれ以上のビット線のリーク電流をメモリシステムの色々なテストモードにおいてモニタすることを許容する。このテストモードはフィールドにおける通常の利用を通じてストレスから生ずる欠陥と同様に工場の製造工程から発生する欠陥を処理することに有利に応用される。
欠陥線は線の異常リーク電流の検出によって検証される。リーク電流はテスト時のワード線、消去線やビット線に接続された電流検出器またはセンス増幅器によって検出される。このことはメモリシステムの中に現存のビット線電流検出器に加えてワード線電流検出器や消去線電流検出器を一体化することによって成し遂げられる。
線がテスト中であればいつでも、電位の差異はその線が短絡できるところのその線と近傍の線間に表れる。もし短絡回路が存在すれば、異常リーク電流は短絡した線で検出されよう。
本発明の他の具体的な例において全てのワード線や消去線が接地点に接続される読み込み動作に対する電圧条件をパワーアップしたときに、ビット線のリークはテスト時のカラムの組またはビット線の各組における異常に高いリーク電流によって検出される。
本発明の他の具体的な例においてアレイにおける各カラムは前記メモリセルが読み出されるときに低い導電状態に相当するメモリの状態（例えば、２つの状態の具体例において“１”）に予めプログラミングした少なくとも１つの前記のメモリセルを保有している。そしてビット線からビット線の漏洩は前述のメモリセルが読み出されるときに異常に高いリーク電流によって検出される。前記メモリセルは欠陥ビット線をテストすることに利用される。
本発明の他の具体的な例においてアレイの各カラムは、前記メモリセルが読み出されたときに高い導電状態に相当する“消去”メモリ状態（例えば“０”）に予めプログラミングした少なくとも１つの前述のメモリセルを保有する。前述のメモリセルはカラム選択トランジスタにおける短絡回路のためにＨＩＧＨに保持した欠陥ビット線をテストするために利用される。このことはビット線における電流のあるものが短絡回路の通路を転じる原因である。事実欠陥カラムにおいて前述のメモリセルの読み出しは、正常な読み出し条件のもとでの減少電流を与えるであろう。
本発明のさらなる具体例において、テストモード条件における読み出し動作は正常読み出し条件のために使用する電流よりも著しく少ないであろう予め規定された参照電流を生み出す。
本発明の他の特徴によれば、各タイプの線の組はテストの速度向上のためにセット同士で順次テストされる。リーク電流が線の組間で検出されたときにはその線は欠陥の線を検証するためにさらに線間をテストする。ほかの具体例では電流検出器はテストの並列処理を遂行するためにセット内の各線に準備される。
全体のテスト図においてセットはメモリデバイスの全ワード線，または全消去線，または全ビット線から構成する。
本発明の他の特徴によれば、テスト中の漏洩する線がどのタイプの線に短絡しているか区別するためにいくつかのテストが組み合わされる。例えば、リーク電流がテスト中のワード線において検出されるならば、そして関係するビット線が電気的にフローティング状態であるならば、ワード線はビット線に短絡することはできない。異なるタイプの線をフローティングにすることにより順にテストすることによってテスト中のワード線がどのタイプの線に短絡するか少ない処理によって決定できる。
欠陥線が検出されたとき欠陥線はどのタイプの線であるかにしたがって処理される。ワード線の欠陥はロー欠陥になる。ビット線の欠陥はカラムの欠陥に、消去線の欠陥はセクタ（同時に消去できる１つまたはそれ以上のロー）の欠陥になる。一般に欠陥のロー，カラムまたはセクタはデータが修復された後に再配置され、交換される。
本発明の他の特徴によれば、各線のリーク電流が測定され、検出された欠陥は１つまたはそれ以上のプログラムまたは消去の動作の後のように予め決めたメモリの結果の後に処理される。
本発明の他の特徴によれば、欠陥のワード線が検出されるとき、そのワード線に関連するセルの全部のローが再配置される。プログラム動作の後に欠陥が検出されるならば、データはメモリシステムにあるデータバッファから修復され、セルの新しいローに再び書き込まれる。
本発明の他の特徴によれば、欠陥の消去線が検出されるときにその消去線に関連するセルの全セクタは再配置される。
ビット線の欠陥処理は検出されたビット線のタイプに依存する。２つのタイプの欠陥が区別されるであろう。第１の“漏洩カラム”はビット線がワード線，消去線または基板に短絡するための欠陥に関連する。第２の“ビット線からビット線”の短絡は近接する対のビット線間の短絡回路のための欠陥に関連する。
“漏洩カラム”の場合、欠陥のビット線がドレイン線であるか全カラムはそのデータが修復された後に再配置される。
第２の場合、欠陥を操作するいくつかの方法が可能である。１つの手段において、欠陥を生ずるビット線に沿っている欠陥セルはそのデータが修復された後に再配置される。さらに別の構成では、欠陥のビット線または欠陥のカラム線に沿った全てのセルはそれらのデータを修復させた後に再配置される。
本発明の他の特徴によれば、欠陥カラムからのデータはスウィチーメモリソースードレイン（ＳＭＳＤ）機構により修復される。このＳＭＳＤ機構は、メモリセルがソースドレイン間の電圧の極性を反転して読めることができる事実に基づいている。通常の読みだし間にはソースは接地電位にあり、一方ドレインはそれより高い電位にある。この方法にてドレイン線が接地に対して短絡しているにも係わらずデータはセルのカラムから修復できる。
一般にいつでも可能であるが、欠陥セルにあるデータはエラーコレクションコード（ＥＣＣ）により修復できる。
再配置された欠陥セル，欠陥セグメントまたはセルの欠陥カラムは、欠陥が近傍のカラムへ伝搬することを避けるために、電気的に遮断される。このことは最小のドレイン電流ＩDSでもって論理１に相当するメモリの状態（最も“プログラムされた状態”）に再配置のセルをプログラミングすることによって、成し遂げられる。これは導通とそのための近傍のカラムに対する短絡回路の伝搬を防止するであろう。再配置のセルが電気的に切ることができないように欠陥状態になる場合、１つまたはそれ以上のカラムはこの欠陥を分離するために切り離せられる。
各カラムはドレインビット線の左側にソースビット線を持ち、そして１つのカラムのドレインビット線は同様に右に位置するソースカラムのソースビット線でもあるそのような仮想接地構造を有するメモリアレイの場合には、１つのビット線欠損はソース−ドレイン間の導通の力を利用することによってビット線を左に広めることができる。各カラムはソースビット線の左側にドレインビット線を持ち、そして１つのカラムのソースビット線は同様に右に位置するドレインカラムのソースビット線でもあるそのような仮想接地構造を有するメモリアレイの場合には、１つのビット線欠損はソース−ドレイン間の導通の力を利用することによってビット線を右に広めることができる。役に立たないビット線を内在するカラムのデータが修復された後、カラムは再配置される。欠陥カラムの影響を近傍カラムに伝搬するのを防ぐために１つまたはそれ以上の近傍カラムは、メモリセルの全カラムを低い導電状態に相当する論理値“１”のメモリ状態にプログラミングすることによって電気的に分離できる。
本発明の付加的な目的、特徴と有利性は好ましい実施態様の以下の記述から理解できるものでありから、添付図面を参照して説明する。
【図面の簡単な説明】
図１ａは１個のＥＥＰＲＯＭのセルの概略図であり；
図１ｂはＥＥＰＲＯＭデバイスの集積回路の構造の断面図であり；
図２はワード線，ビット線および消去線によってアドレス可能なＥＥＰＲＯＭの２次元アレイを示しており；
図３は通常のメモリ動作に関する動作電圧の代表的な例を示す作表図であり；
図４は本発明のいろいろな特徴が組み込まれたＥＥＰＲＯＭシステムのブロック図であり；
図５は図３に示されるカラム選択、センス増幅器と出力ラッチブロックをさらに詳しく説明した図であり；
図６は図３に示されるワード線漏洩検出器とワード線選択ブロックをさらに詳しく説明した図であり；
図７は図３に示される消去線漏洩検出器と消去線選択ブロックをさらに詳しく説明した図であり；
図８はワード線をテストするための動作電圧の代表的な例を示す作表図であり；
図９は消去線をテストするための動作電圧の代表的な例を示す作表図であり；
図１０はビット線をテストするための動作電圧の代表的な例を示す作表図であり；
図１１はビット線を交互にテストするための動作電圧の代表的な例を示す作表図であり；
図１２はテスト結果から欠陥のタイプの診断を説明する論理表であり；
図１３は欠陥の検出とビット線の操作を説明するフローチャートである。
好ましい実施態様の詳細な説明
図１ａはフローティングゲート１２，ソース１４，ドレイン１６，制御ゲート１８と消去ゲート２０で構成するＥＥＰＲＯＭセル１０を図示している。ＥＥＰＲＯＭのセルの構造の例は一般的に図１ｂの集積回路の断面図に示される。この構造を主に説明すると、このメモリセル１０は少しｐ型にドープした基板３０上に形成される。ソース１４とドレイン１６は２つの深くインプラントしてｎ型にドープした領域として形成されている。フローティングゲート１２，制御ゲート１８と消去ゲート２０は一般にポリシリコン材料で作られ、お互いにそして他の導電性素材から誘電体物質により電気的に絶縁されている。
このメモリセルは電子を基板３０の中にあるチャンネルからメモリセル１０のフローティングゲート１２のようなフローティングゲートに転送することによってプログラム化される。図１ｂのセルの例ではフローティングゲートセル上の電荷は、ドレイン１６の近傍の基板中にあるセルチャンネルからフローティングゲート１２に向かって誘電体を横切って移動する電子によって増加される。電荷はフローティングゲートと消去ゲート２０との間にある誘電体を通してフローティングゲートから取り去られる。より好ましいＥＥＰＲＯＭの構造とＥＥＰＲＯＭを製造するための工程は発明者ジャック  エッチ．ユアンとエリヤハウ  ハラリ，出願日１９８９年３月１５日の同時継続中の米国特許出願  特許出願番号第３２３，７７９号に詳しく述べられており、この出願を本願発明に引用する。
メモリセル１０の閾値電圧は変更でき、沢山のメモリ状態を設計するために使用される。閾値電圧はフローティングゲート１２上の負の電荷の量にしたがい増加する。図解の目的では２つの状態のメモリセルが用いられているが、マルチ状態のメモリもまた考えることができる。フローティングゲートが正電荷をもつときに、セルは“消去”状態、すなわち“０”状態にあるとみなされる。一方、実質的な負電荷がフローティングゲートの中に転送されるならば、メモリセルは“プログラム化”状態にあるとみなされる。このことは２状態のメモリセルにおいて“１”の状態に相当する。例えば、メモリセルは１ボルトの閾値電圧に相当する消去状態と６ボルトの閾値電圧に相当するプログラム状態を持つことができる。電位の差がソースとドレインに印加され、５ボルトが制御ゲート１８に印加されているのであれば、セルが消去状態であればソース−ドレイン電流ＩDSは実質的な値となり、そしてセルがプログラム状態にあれば、ＩDSは実質的にゼロになるであろう。
本発明の種々の特徴は集積回路のチップにあるフラッシュＥＥＰＲＯＭセルのアレイに典型的に応用できる。
図２はＥＥＰＲＯＭセル４０の二次元アレイを略図的に示している。各独立的にアドレス可能なセル１０は図１ａまたは図１ｂに示される制御ゲート，ソースドレインと消去ゲートを持つセルと同等である。個々のメモリセルのアレイはローとカラムに組織化されている。各セルは、そのローとカラムを順次選択的に電圧を印加することによってアドレされる。各ローに沿ってＷ1，Ｗ2のようなワード線５０がロー内のセルの全ての制御ゲートに接続されている。各カラムに沿ってセルの全てはカラム６１に対するＢ0，Ｂ1のような対のビット線にそしてカラム６２に対するＢ1，Ｂ2のような対のビット線に個々に接続されているソースとドレインを持っている。
図２に示される実施態様はローに沿ったセルがソースとドレインによって直列に接続されている仮想接地の構造を持っている。１つのセルのドレインは右側の近接するソースと同じものである。このようにして、カラム６１はソース線（ＳＬ）としてのビット線Ｂ0およびドレイン線（ＤＬ）としてのビット線Ｂ1を持っている。同様にして、カラム６２に関しては、ビット線Ｂ1はソース線であり、ビット線Ｂ2はドレイン線である。
各セルの消去ゲートに対するアクセスは制御ゲートのアクセスと同様である。Ｅ1，Ｅ2のような消去線はローにある各セルの消去ゲートに接続されている。好ましいフラッシュＥＥＰＲＯＭデバイスにおいてセルのいくつかのローは同時に消去される。その場合、これらのローは一緒に結び付けた消去線を持ち、セルのセクタを規定している。
図３は読み出し、プログラムと消去の動作に関するフラッシュＥＥＰＲＯＭの実例の電圧の条件を示す。各セルはそれが存在するローとカラムを選択することによってアドレスされ、そこでは与えられたメモリ操作のための適当な電圧が印加される。
図４には本発明の色々な特徴が実現されているＥＥＰＲＯＭシステムのブロック図が示されている。付加したワードライン漏洩検出器２３０と消去ライン漏洩検出器２４０を除けば、このＥＥＰＲＯＭシステムの残りの回路は本発明で引用している発明者メーロトラ等が１９８９年４月１３日に出願した特許出願番号第３３７，５７９号の同時継続中の米国特許出願にて述べられているものと同じである。
ＥＥＰＲＯＭシステムを簡単に説明すれば、それは制御インターフェイス１２０を経由して、メモリ制御コントローラの制御のもとでメモリデバイス集積回路チップ１００を含んでいる。メモリコントローラ１１０はまたホストコンピュータシステム１３０に接続されている。メモリコントローラはアドレスレジスタ１４１とデータバッファ１４３を含んでいる。メモリコントローラは適切な電圧、制御信号とタイミングを供給することによってメモリデバイスチップ１００の動作を制御する。メモリデバイスチップ１００は図２に示されるようなアドレス可能なフラッシュＥＥＰＲＯＭアレイ４０とプログラム回路とセンシング回路をもっている。
メモリデバイス１００の動作期間中、インターフェイス論理回路２０１は制御やタイミング信号，メモリコントローラ１１０から受信されるアドレスとデータをそれぞれ制御論理回路２０３、ローとカラムデコーダ２０５とプログラム回路２０７に送る。ローとカラムデコーダ２０５からのデコーダ回路がアドレスされるローとカラムを適切な電圧源ＶＣＧ、ＶSとＶDに選択的に接続している。
たとえば、読み出しまたはプログラム動作時に、適切な制御ゲート電圧ＶCGがアドレスされるワード線上でワード線選択回路２１１を経由して伝えられる。同時に適当なソース電圧ＶSとドレイン電圧ＶDがアドレスされるカラム上でカラム選択回路２１３を経由して伝えられる。同様にして、消去動作に関しては、適切な消去電圧ＶEGが一本以上の選択された消去線上で消去選択回路２１５経由で伝えられる。
読み出し動作中にアドレスセルのメモリ状態がソースとドレインを通して導通電流ＩDSをセンシングすることによって読み出される。このことはセンスアンプ２１７を用いて参照電流と比較してドレイン電流をセンシングすることによって遂行される。さらに好ましい実施形態において、ローの中のメモリセルの塊（たとえば６４セル）は並列的にアドレスされる。かくして、センスアンプ２１７のような複数のセンスアンプであって、各々の選択されたカラムに対応するものは一塊のメモリセルの読み出しのために用いられる。センスアンプ２１７の出力は出力ラッチ回路２１９によってラッチされ、マルチプレキサ２２３と出力バッファ２２５を経由して線２２１によりメモリコントローラ１１０に伝えられる。
図５は図３に示されるカラム選択回路、センスアンプと出力ラッチブロックの一つの実施形態をさらに明細に示す。基本的にカラム選択回路２１３がアドレスされるカラムにおいてビット線の対をソース電圧ＶSとドレイン電圧ＶDに接続する。さらに好ましい実施形態において、カラムの複数が並列的に選択される。このことは、ローとカラムデコーダ２０５によって出力されたカラムデコード信号によって制御されるソースマルチプレキサ２３１とドレインマルチプレキサ２３３によって行われる。たとえば、メモリアレイ４０は（図４を参照）Ｂ0−Ｂ1152の１１５３ビット線から構成されている。一回毎に、６４のカラムは並列的に選択される。選択されるカラムのソース線がＳ1−Ｓ64を経由してＶSに接続される。選択されたカラムのドレイン線はＤ1−Ｄ64経由でＶDに接続される。Ｄ1−Ｄ64に接続するドレイン線のそれぞれに流れる電流はセンスアンプによってセンスされる。ソースマルチプレキサとドレインマルチプレキサ２３１，２３３の１つの実施形態において、ソース２４３，ドレイン２４５と制御ゲート２４７を持つビット線用トランジスタ、例えば２４１はＢ0のようなビット線にアクセスを得るために一般的に使用される。ビット線はビット線選択トランジスタのソースとドレインを通じて直列に接続される。５Ｖがビット線選択トランジスタ２４１の制御ゲート２４７に供給されるときに、導通がソース２４３とドレイン２４５の間に生ずる。このようにして、ビット線Ｂ0は選択トランジスタ２４１を経由して例えばＳＡ１のようなセンスアンプにアクセスできるようになる。
本発明の１つの実施形態において、テスト中のビット線はあらかじめ定められた参照電流を基準としてセンスアンプ２１７によりセンスされたＩDSをもつことになる。このあらかじめ定められた参照電流は、正常な読み出しのために使用される参照電流より著しく少ない。もしＩDSがあらかじめ定められた参照電流を越えたならば、テスト中のビット線が過剰な漏洩電流をもつものと解釈される。
再度図４を参照すると、本発明の重要な特徴は、ワード線のみならず消去線に対する付加的な電流センサを具体化したことである。好ましい実施形態において、ワード線漏洩検出器２３０は選択されたワード線と制御ゲート電圧源ＶCG間に直列的に接続されている。同様にして、消去線漏洩検出器２４０は１つ以上の選択された消去線と消去ゲート電圧源との間に直列的に接続されている。
図６は図３に示されるワード線漏洩検出器２３０とワード線選択回路２１１を詳細に示す。図３に示されるローとカラムデコーダの一部とワード線選択回路２１１であるワード線デコーダ３０１は各ワード線Ｗ1−ＷKを接地節３０３またはワード線漏洩検出器２３０に接続される節３０５のどちらかに切り替える。ワード線選択回路２１１は複数の選択スイッチ３１１をもち、各々はワード線Ｗ1−ＷKの各線に対応する。選択スイッチ３１１のそれぞれはＸ1−ＸKのようなワード線デコーダ信号に応答する。そのデーコード信号Ｘ1が相当する選択スイッチ３１１に割り当てられるときに、ワード線Ｗ1が選択される。それからスイッチ３１１はワード線Ｗ1を、ワード線漏洩検出器２３０に接続する接続部３０５に引っ張る。一方、もしＸ1が割り当てられなければ、ワード線Ｗ1は選択されず、それから選択スイッチ３１１はＷ1を線３０３を経由して接地点に引っ張る。ワード線漏洩検出器２３０は接続部３０５と制御ゲート電圧源ＶCG間に直列的に配置されている。読み出しまたは書き込みの期間に、ワード線漏洩電流が測定されないときには非割当制御信号Ｗ−ＤＥＴに応答するスイッチ３２１は接続部３０５を制御ゲート電圧源ＶCGに直接に接続する。一方制御信号Ｗ−ＤＥＴがワード線テストモード間に割り当てられるときに、スイッチ３２１は接続部３０５を電流センスアンプ３３１に接続する。より好ましい実施形態において、電流センスアンプは第１の端子３３３と第２の端子３３５をもつ電流ミラー回路によって実現されている。参照電流源３３７は第１の端子３３３に接続されている。第２の端子３３５は接続部３０５と選択されたワード線における電流をセンスするためのスイッチ３２１とを経由して、選択されたワード線に実質的に接続される。電流ミラーの特徴は２つの端子３３３と３３５を通して流れる電流の差分が、ＶCGの方向に、また接地点方向に引っ張られるところの第２の端子３３５に電圧として現れることである。この様にして、アドレスワード線を通して流れる電流が第２の端子３３３を通して流れるＩrefよりも少ないか（または多いか）であるときに、第２の端子３３５の接続部３３９は特にＨＩＧＨ（またはＬＯＷ）である。このようにして、アドレスワード線の電流がＩrefより少ないときにはＷ−ＤＥＴ＿Ｏとしてのセンス結果の出力はＬＯＷである。そしてＩrefより大きいときにはその出力はＨＩＧＨである。
図７は図３に示される消去線漏洩検出器と消去線選択ブロックを詳細に示している。ワード線選択の場合と同様に、図３のローカラムデコーダ２０５の一部と消去線選択回路２１５である消去線デコーダ４０１は消去線を消去線漏洩検出器２３０に接続する接続部４０５または接地点４０３のどちらかに引っ張ることによってこの消去線Ｅ1ーＥKを選択または非選択にする。消去線漏洩検出器はワード線漏洩検出器２３０と同様である。消去電圧は一般的にいって、より高いものであるから、選択スイッチ４１１と消去線漏洩検出器２４０に対する要求は、それらがより高い電圧で動作できるようにすることである。
欠陥検出と操作法
ＥＥＰＲＯＭセルは通常、ソースとドレインに接続されるビット線に流れる電流ＩDSをセンスすることによって読み出される。ビット線電流を検出する能力に加えて、本発明はワード線と消去線電流が同様に検出できるようにしてある。このことは、ローとカラムテストの遂行が可能になる構成を可能にする。このテストは線ごとのまたは線の内のある一つの型の組を同時に実行可能にしている。これらのテストはプログラム制御のもとでコントローラ１１０（図４）によってより好ましく実行される。
図８，９と１０はワード線、消去線とビット線をテストするための代表的なテスト電圧をまとめて示した表である。全体の構成はテストのためのワード線または消去線またはビット線のような線中の１つを選択することである。電位差がテスト中の線とこの線と短絡可能性のある少なくとも近傍の線間に発生する。テスト中の線にて検出された漏洩電流が予め定められたレベルを越えるならば、短絡回路がテスト中の線とその近傍の線の１つ以上の線間に存在する。
発生した電位差は実際の状態で生ずる実電位差とよく比較される。例えば図８において、テスト中の選択された１本のワード線は５Ｖの電位差まで上昇されるか、その電位差は読み出し操作の条件に対応するものであり、またプログラム操作条件に対応する１２Ｖの電位差に上昇させられる。
好ましい実施形態では、同時に１本の線をテストするのではなく、処理の速度を上げるために１組の線が順次テストされる。全体の構成において、１つの型の線の全ては並列的にテストされる。たとえば図８に示されるようにＷ１、すなわちアレイの全ワード線は他の型の線に比べて１２Ｖに上げられる。そしてワード線は同じワード線漏洩検出器によってセンスされる。漏洩電流が異常な高い漏洩電流を記録するときは、ワード線の１つが短絡しているに違いないとする。その場合、アレイのワード線は欠陥ワード線を絶縁するために線ごと（図８のＷ２またはＷ３，Ｗ４）のテストを実行しなければならない。
図８において、Ｗ３とＷ４のテストは線の１つの型の電位がフローティングである場合に利用される。
もしこのテストに失敗したならば、フローティング型の線はテスト中の線にショートされているとはいえない。種々のテストの順列を結合させることによって、テスト中のどの形式の線がショートされているかを決定することができる。このことは図１２と図１３に関連してさらに詳細に説明されるであろう。
図８−１０に関連して、上述の構成が一般的にいって、形式に係わらず線間の短絡回路を検出するために適しているといえる。もしワード線または消去線のいずれかに欠陥がある場合には、Ｗ１，Ｅ１のような全体のテストが敏速なチェックに有効である。しかしながら、ワード線対ワード線の漏洩または消去線対消去線の漏洩に関してはテストが不可能となる。同じことがビット線に関する全体テストＢ１についても正しいといえる。ワード線と消去線が関連する限りにおいて、前述のことは、ワード間の短絡または消去線の短絡回路が似ていないので、問題にならない。ビット線に関して、ビット線間の短絡は起こりうるものであり、そして図１０のテストＢ１がビット線間の全体のテストとして使用可能である。
図１１のＣ１は、そのような実施形態に対する電圧テストの例の条件をリストしている。メモリアレイのビット線はあたかも正常読み出し動作間のように（例えば選択カラムソース線は０Ｖ，ドレイン線は１．５Ｖ，非選択カラムソース線は全てフローティングである）電圧が供給される。しかしながら、ローが５Ｖまで上がったワード線で選択される（図３参照）正常読み出し動作に似ていないように、選択カラムのＩDSが０Ｖの交差するワード線でセンスされる。ＩDSはテストモードのセンスアンプの参照電流に比較して予め決めた値より極めて小さいであろう。もし異常な電流が検出されるならば、選択カラムのソース線とドレイン線はともに短絡しておくべきである。好ましい実施形態では、２つの通電路の全体図はテストをスピードアップするように使用される。第１の通電路において、あらゆる他のカラムのビット線はあたかも読み出し動作間にあるように電圧を供給され、順次テストされる。第２の通電路においてテストは残りのカラムについて行われる。
短絡回路は全体テストで検出されれば、カラムは欠陥カラムを実証するためにカラム対カラム（図１１のＣ２）を再テストされるべきである。
図１１のＣ３は個々のカラム（“１”のテスト）をテストするためのほかの具体例に関するテスト電圧条件を表にしている。この場合、ひとつのローとアレイの中のメモリセルのセクタは、データの記録に使用しないが、ビット線対ビット線の漏洩テストの目的のために使用される。ローまたはセクタにおけるメモリセルは“プログラムされた状態”、すなわち“１”の状態に常に、全てプログラムされている。これはこれらのセルを読み出すとＩDSは極めて小さくなることを意味する。例えばカラムはテストされるために選択されるときに、カラム“１”のセルは、もしそれらがまだ“１”であるがテストモードによってセットされた予め定められた電流の余裕値であるならば、検証するために正常読み出し動作のカラムと同様に読み出される。もし、対象のセルが“０”の状態であると、読み出され、（すなわち検証に失敗）のときは、テスト中のカラムのドレインとソース線は短絡したものと解釈される。
カラム欠陥の他のタイプは、ビット選択トランジスタにおける短絡である。この欠陥はＨＩＧＨ（例えば５Ｖ）になるビット線として明白になる。図５に関連して述べたように、ビット線トランジスタ２４１は一般に、Ｂ０のようなビット線にアクセスをするために使用される。ビット線はビット線選択トランジスタ２４１のソース２４３と、ドレイン２４５を通じて直列的に接続される。５Ｖがビット線選択トランジスタの制御ゲートに加わるときに、導電性がソースとドレイン間に生ずる。そしてビット線は選択トランジスタを通じてアクセス可能になる。しかしながら、選択トランジスタが欠陥になると、そのトランジスタのドレイン２４５とそれに接続されるビット線Ｂ０は制御ゲート２４７とドレイン２４５間の短絡回路のために５Ｖに引っ張られるであろう。
図１１のＣ４はローまたは使用されているメモリセルのセクタと欠陥の型をテストするためのテスト電圧条件を表に表している。ローまたはセクタのすべてのセルは“消去”すなわち“０”の状態に保持される。このことは、このセルの正常な読み出しの間に、ＩDSは予め定められた一定電圧以上であり、実質的にゼロより上になる。このセルが“１”の状態に読み出されるならば、センスされたＩDSは期待された値より少なく、そして電流のいくらかは短絡された導通路を通して脇へそれさせられたに違いない。
データの回復と欠陥の再配置
本発明はワード線，消去線とビット線をテストすること、欠陥を検出すること、そして欠陥の型を区別することが可能である。このテストは工場または現場の両方で有利に利用できる。メモリを現場で使用中に、このテストはプログラムと消去動作のようなストレスのかかる高い電圧を加えたメモリ動作の後に行われる。それとは別にテストは、実質的に衝撃的な動作ではないメモリ動作を数多く行った後で行われる。
一度欠陥が見い出され、その欠陥の位置や型が決定されると、その欠陥セルに関連して、当初から蓄積されていた危険にさらされているデータが回復されるか、訂正されなけばならない。不完全なセルはそれからマップ作りをし、良品のセルによって交換される。欠陥の地図は特許出願番号第３３７，５６６号の同時継続米国特許と、特許出願番号第４２２，９４９号の同時継続米国特許にその関連する部分が開示されている。
ワード線の欠陥がプログラム動作の後に検出されるとき、欠陥のワード線を割り当てるセルのローは地図化される。その代わりに、欠陥ワード線を含んだ全セクタは地図化される。メモリシステムはデータバッファ中にプログラミング用で全体のローまたは全体のセクタのプログラミングが完了するまでに、再書き込みがなされず、検証されているものをもっている。もしプログラミング後のワード線テストが欠陥を検出すれば、全ローまたは全セクタのデータは回復可能になる。もし消去動作後テストが実行されるならば、データは回復する必要はない。
消去線の欠陥が消去動作後検出されるならば、データは回復する必要はないし、消去線を含む全セクタはメモリシステムにおける代換えのよい配置にマップ化される。
漏洩するカラム（ビット線、ワード線または消去線または基板間の短絡）が検出されるときに、本発明は欠陥カラムと同様に影響を受ける他のカラムに沿ったセルにあるデータを回復するために切り換え−メモリ−ソース−ドレイン（ＳＭＳＤ）の技術を要求する。欠陥や影響を受けたカラムのセルがスイッチされたソースとドレイン線に電圧的に接続して読み出される。たとえば、通常ＶS＝０Ｖ、ＶD＝１．５Ｖであるならば、セルはＶS＝１．５Ｖ、ＶD＝０Ｖになる。このようにして、短絡されたドレイン線はゼロ電圧に影響されない。ドレイン線に割り当てられたゼロ電圧または影響を受けた近傍のカラムに割り当てられたゼロ電圧に影響されない。漏洩カラムのデータが一度読み出されると、全カラムと影響を受けた近傍カラムの１つ以上のカラムは、全セルをプログラミングすることによって、最も“プログラムされた”状態（たとえば最小のＩDS）に切り離される。漏洩カラムはそれから地図化されるが再び利用しない。切り離された近傍カラムは同様に地図化され、そこで保持されたセルは、漏洩が他のカラムに伝搬しないために、非導通状態にプログラムされる。
ビット線対ビット線の漏洩は、プログラミングまたは消去の後に検出されるときに、欠陥セルは切り離される。セルは地図化されるかまたはセグメントまたは全カラムが地図化される。データはデータバッファまたはエラーコレクションコード（ＥＣＣ）から回復される。欠陥セルはテスト下の選択カラムの交差によって配置される。ローまたはセクタはプログラミングまたは消去動作時にはたらく。配置されたセルは前述のごとく最も“プログラムされた”状態にセルをプログラミングすることによって切り離される。
カラム欠陥がビット線をＨＩＧＨに引っ張るときに、全カラムは地図化される。データはＥＣＣによって回復される。欠陥ビット線は最もプログラムされた状態にビット線のどちらかのカラムをプログラミングすることによって電気的に絶縁される。
組合せテスト
どの型の線が短絡されているかを分けるために、１つの実施形態は、テスト中の線と１つの形式の線間の電位差を他の型の線を電気的にフローティングの状態にしておいて検出する。
図１２にテスト結果の結合から欠陥の型の診断を図示する論理表を示す。例えば、選択されたワード線がテスト中であり、それと他の全てのビット線がフローティングの状態で消去線との間に１２Ｖの電位差があれば、検出されるべき短絡回路は選択されたワード線と消去線の１つ、または基盤間にある。もし一方で消去線の組は代わりにフローティング状態であれば、それらの短絡回路は選択ワード線とビット線または基板の間にあるに違いない。
図１３はカラムの欠陥を検出し、操作するいくつかのテストを結合した１つの実施形態を示すフローチャートである。ステップ５０１では、メモリアレイのビット線がテストＣ１によって全体的にテストされる（図１１を参照）。もしテストにパスすれば、カラムの欠陥は検出されず、そしてシーケンスはステップ５０３で終わる。もし全体のテストが失敗すれば、シーケンスはステップ５０５に入り、ここではテストＣ2（図１１参照）が個々の欠陥カラムを確認する。
ステップ５１１では、テストＢ３が失敗したときは、欠陥カラムの中のビット線（ドレイン）はワード線、消去線または基板のどちらかに短絡されている。ステップ５１３では、欠陥カラム中のデータは回復される。ステップ５１５では、欠陥カラム中のセルは可能ならば“最もプログラムされた”状態にプログラミングすることによって消すか、または欠陥カラムのソース側に１つ以上の近傍のカラムを消すことによって絶縁されるかのどちらかになる。ステップ５１７では、欠陥カラムは地図化され、回復されるデータは置き換えカラムに取り換えられる。その後シーケンスはステップ５０３で終わる。
ステップ５２１では、テストＢ３が合格であり、欠陥カラムにおけるビット線（ドレイン側）はカラムにおける他のビット線（ソース側）に短絡される。
上述のように、欠陥はすなわち欠陥セル，欠陥セルを含んだセグメント，または欠陥セルを含んだカラムなどの塊の大きさの３つの基準で操作される。カラムはテストＣ２によって検証される。セグメントは欠陥の検出に先立ち動作するセクタとカラムの交差点によって特定される。欠陥セルはどのセグメントのセルが適切にプログラムされないかを観測することによって特定される。
ステップ５２３では、欠陥セル，欠陥セグメントまたは欠陥カラムのデータは回復される。ステップ５２５では、欠陥のセル，セグメントまたはカラムは可能ならば“最もプログラムされた”状態にプログラミングすることによって切り離すか、または欠陥カラムのソース側に１つ以上の近傍のカラムを切り離すことによって分離されるかのどちらかにされる。ステップ５２７では、欠陥カラムは地図化され、回復されるデータは置き換えカラムに取り換えられる。その後シーケンスはステップ５０３で終了する。
本発明は、種々の特徴と具体例が、好ましい実施形態として説明されたが、当業者はその変形を容易に行うことができるであろう。したがって本発明は、添付の特許請求の範囲に基づいて保護されるべきである。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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