(57)【特許請求の範囲】
【請求項１】
データを記憶するメモリセルの複数によりノーマルカラムアドレス部分とスペアカラムアドレス部分とが構成されており、カラムアドレス信号に基づくカラム選択信号によってカラムを選択するようにした半導体記憶装置において、
前記カラムアドレス信号と、前記スペアカラムアドレス部分に対応するスペアカラムアドレス信号とを比較して、その比較結果に基づいて、前記カラムアドレス信号がノーマルカラムアドレス信号かスペアカラムアドレス信号かを判定する、比較判定手段を備え、
複数の信号からなるスペアアドレスの各々を０か１かによって信号として発生させるスペアアドレス発生回路を具備し、このスペアアドレス発生回路から出力されるスペアアドレス信号とカラムアドレス信号を前記比較判定手段で比較し、その比較結果に基づいて、前記カラムアドレス信号がノーマルカラムアドレス信号かスペアカラムアドレス信号かを判定する比較手段を保持し、
入力されたロウアドレスのデコーダによるデコード信号に基づいて前記スペアアドレス発生回路からスペアカラムアドレスを信号として発生させることを特徴とする、半導体記憶装置。
【請求項２】
前記スペアアドレス発生回路は、複数のヒューズを備え、それらのヒューズが切断状態にあるか未切断状態にあるかに応じて、前記スペアカラムアドレス信号を出力する、請求項１に記載の半導体記憶装置。
【請求項３】
前記スペアカラムアドレス発生回路からの前記スペアカラムアドレス信号を、ラッチ部でラッチした後、前記比較判定手段に加える、請求項１又は２に記載の半導体記憶装置。
【請求項４】
対象とする前記メモリセルの活性化が確定した後に、前記スペアカラムアドレス信号を、前記比較判定手段に入力する、請求項１に記載の半導体記憶装置。
【請求項５】
前記ラッチ部及び前記比較判定手段のうちの少なくとも一方が、前記複数のスペアアドレス発生回路に対して共有されている、請求項１〜４の１つに記載の半導体記憶装置。
【請求項６】
前記スペアアドレス発生回路は、前記スペアカラムアドレス信号の各ビット毎に、高圧電源と低圧電源との間に直列に接続された、充電用トランジスタとヒューズと放電用トランジスタとの直列接続ユニットを有し、前記充電用トランジスタと前記ヒューズとの接続点が１ビット分の前記スペアカラムアドレス信号発生用ノードとなっており、前記ノードを前記充電用トランジスタを介して充電した後、前記ヒューズの切断／未切断に応じて放電させ／放電させず、それに応じた信号を１ビット分の前記スペアカラムアドレス信号として出力する、請求項１〜５の１つに記載の半導体記憶装置。
【請求項７】
前記スペアアドレス発生回路は、前記スペアカラムアドレス信号の各ビット毎に、高圧電源と低圧電源との間に直列接続された、充電用トランジスタとヒューズと放電用トランジスタとの直列接続ユニットを有し、前記ヒューズと前記放電用トランジスタとの接続点が１ビット分の前記スペアカラムアドレス信号発生用ノードとなっており、前記ノードを前記放電用トランジスタを介して放電した後、前記ヒューズの切断／未切断に応じて充電させ／充電させず、それに応じた信号を１ビット分の前記スペアカラムアドレス信号として出力する請求項１〜５の１つに記載の半導体記憶装置。
【請求項８】
複数の前記直列接続ユニットは、１個の前記放電用トランジスタを共有している、請求項６記載の半導体記憶装置。
【請求項９】
複数の前記直列接続ユニットは、１個の前記充電用トランジスタを共有している、請求項７記載の半導体記憶装置。
【請求項１０】
前記スペアアドレス発生回路は、前記スペアカラムアドレス信号の各ビット毎に、高圧電源と低圧電源との間に直列に接続された、充電用トランジスタと放電用トランジスタとヒューズとの直列接続ユニットを有し、前記充電用トランジスタと前記放電用トランジスタとの接続点が１ビット分の前記スペアカラムアドレス信号発生ノードとなっており、前記ノードを前記充電用トランジスタを介して充電した後、前記ヒューズの切断／未切断に応じて放電させ／放電させず、それに応じた信号を１ビット分の前記スペアカラムアドレス信号として出力する、請求項１〜５の１つに記載の半導体記憶装置。
【請求項１１】
前記スペアアドレス発生回路は、前記スペアカラムアドレス信号の各ビット毎に、高圧電源と低圧電源との間に直列接続された、ヒューズと充電用トランジスタと放電用トランジスタとの直列接続ユニットを有し、前記充電用トランジスタと前記放電用トランジスタとの接続点が１ビット分の前期スペアカラムアドレス信号発生用ノードとなっており、前記ノードを前記放電用トランジスタを介して放電した後、前記ヒューズの切断／未切断に応じて充電させ／充電させず、それに応じた信号を１ビット分の前記スペアカラムアドレス信号として出力する、請求項１〜５の１つに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係り、特に、不良セルをスペアセルで置き換えることにより救済する構造において、高速アクセスを行なわせるのに好適な半導体記憶装置に関する。
【０００２】
【従来の技術】
図２１は従来の半導体記憶装置のブロック図であり、特にシリアスアクセスサイクルにおいて、スペア／ノーマル判別を行なう構成を例示するものである。図２１に示すように、カウンタ１は、カウンタ出力信号ＣＯを出力し、スペアデコーダ２とノーマルセレクタ４とに与える。スペアデコーダ２は、カウンタ出力信号ＣＯのアドレスがスペアアドレスかどうかの判定を行ない、スペア／ノーマル判定信号ＳＮＪを出力し、これをスペアセレクタ３とノーマルセレクタ４とに与える。スペアセレクタ３は、スペア／ノーマル判定信号ＳＮＪに基づいて、スペアカラム選択信号ＳＣＳＬを出力する。ノーマルセレクタ４は、スペア／ノーマル判定信号ＳＮＪに基づいて、ノーマルカラム選択信号ＮＣＳＬを出力する。これらのスペアカラム選択信号ＳＣＳＬ、ノーマルカラム選択信号ＮＣＳＬは、図示しないメモリセルに与えられ、スペアカラムまたはノーマルカラムの選択が行なわれる。
【０００３】
以上のような構成において、次にその動作を説明する。
【０００４】
図示しない手段からのクロック信号に基づいて動作するカウンタ１のカウンタ出力信号ＣＯが、スペアアドレスとなったとする。この場合、スペアデコーダ２は、そのことを検出し、出力としてのスペア／ノーマル判定信号ＳＮＪを、スペア判定アクティブとする。その結果、スペアセレクタ３はスペアカラム選択信号ＳＣＳＬをアクティブとし、ノーマルセレクタ４はノーマルカラム選択信号ＮＣＳＬを非アクティブとする。その結果、メモリセル（図示せず）では不良カラムがスペアカラムに置き換えられる。
【０００５】
一方、図示しない手段からのクロック信号に基づいて動作するカウンタ１のカウンタ出力信号ＣＯが、ノーマルアドレスとなったとする。この場合、スペアデコーダ２は、そのことを検出して、出力としてのスペア／ノーマル判定信号ＳＮＪを、ノーマル判定アクティブとする。その結果、スペアセレクタ３はスペアカラム選択信号ＳＣＳＬを非アクティブとし、ノーマルセレクタ４はノーマルカラム選択信号ＮＣＳＬをアクティブとする。その結果、図示しないメモリセルではノーマルカラムが選択され、使用されることになる。
【０００６】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されていた。このため、カウンタ１によるカウンタ出力信号ＣＯの出力動作と、このカウンタ出力信号ＣＯをスペアデコーダ２に与えてスペア／ノーマル判定信号ＳＮＪを得るための動作と、このスペア／ノーマル判定信号ＳＮＪに基づくスペアセレクタ３によるスペアカラム選択信号ＳＣＳＬの出力またはノーマルセレクタ４によるノーマルカラム選択信号ＮＣＳＬの出力動作との３段階の動作を必要とする。つまり、図示しないメモリセルのアクセスに当たり、スペアカラムとノーマルカラムを選択するために時間がかかり、このため、メモリセルのアクセスの高速化の障害となっていた。
【０００７】
この発明の目的は、上記のような従来技術の問題点を解消し、スペアセルとノーマルセルを有するメモリのスペア／ノーマル判定にかかる時間を短縮して、高速動作を可能とした半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の半導体記憶装置は、データを記憶するメモリセルの複数によりノーマルカラムアドレス部分とスペアカラムアドレス部分とが構成されており、カラムアドレス信号に基づくカラム選択信号によってカラムを選択するようにした半導体記憶装置において、
前記カラムアドレス信号と、前記スペアカラムアドレス部分に対応するスペアカラムアドレス信号とを比較して、その比較結果に基づいて、前記カラムアドレス信号がノーマルカラムアドレス信号かスペアカラムアドレス信号かを判定する、比較判定手段を備え、複数の信号からなるスペアアドレスの各々を０か１かによって信号として発生させるスペアアドレス発生回路を具備し、このスペアアドレス発生回路から出力されるスペアアドレス信号とカラムアドレス信号を前記比較判定手段で比較し、その比較結果に基づいて、前記カラムアドレス信号がノーマルカラムアドレス信号かスペアカラムアドレス信号かを判定する比較手段を保持し、入力されたロウアドレスのデコーダによるデコード信号に基づいて前記スペアアドレス発生回路からスペアカラムアドレスを信号として発生させることを特徴とするものである。
【０００９】
【実施例】
以下、図面を参照しながら本発明の実施例を説明する。
【００１０】
図１は本発明の一実施例に係る半導体記憶装置のブロック図である。図１に示すように、スペア／ノーマル判定回路５は、スペアセレクタ３からスペアカラム選択信号ＳＣＳＬが出力されるより前のサイクル、またはノーマルセレクタ４からノーマルカラム選択信号ＮＣＳＬが出力されるより前のサイクルにおいて、スペア／ノーマル判定信号ＳＮＪを出力する。
【００１１】
以上述べたような構成において、次にその動作を説明する。
【００１２】
スペアセレクタ３がスペアカラム選択信号ＳＣＳＬを出力するか、またはノーマルセレクタ４がノーマルカラム選択信号ＮＣＳＬを出力するサイクルに入る時点よりも前に、スペア／ノーマル判定回路５は、スペア／ノーマル判定信号ＳＮＪを確定させておく。その結果、スペア／ノーマル判定を行なう分の時間が短縮される。このため、カウンタ１からのカウンタ出力信号ＣＯに基づいて、メモリアクセスの高速化を実現することができる。
【００１３】
図２は、図１に示した半導体記憶装置の具体例のブロック図である。図２において、カラムアドレスバッファ６は、外部から入力されたカラムアドレスＡｃを取り込む。同期式カウンタ７は、カラムアドレス確定基準信号ＲＷＬに基づき、カラムアドレスバッファ６よりカラムアドレスを取り込む。このカウンタ７は、シリアルサイクルにおいては、クロックＣＬＫおよびその反転クロックＮＣＬＫに基づき、選択すべきカラムアドレスをカウンタ出力信号ＣＯとして出力すると共にスペアデコーダ２に出力準備信号ＯＰを与える。
【００１４】
図３は、図２における同期式カウンタ７のうちのカウンタ１段分の構成を示すものである。図３に示すように、前段の桁上げ信号を受け付けるノードＮ２は、ナンド回路８とオア回路９とに接続される。ナンド回路８の出力は、インバータ回路１０とナンド回路１１とに与えられる。オア回路９の出力はナンド回路１１に与えられる。ナンド回路１１の出力であるノードＮ６は、クロックドインバータ１２に入力される。クロックドインバータ１２の出力であるノードＮ７は、クロックドインバータ１３に与えられる。クロックドインバータ１３の出力は、インバータ１４を通じて、ノードＮ３、つまりカウンタ当該段の出力に接続される。なお、インバータ１４の出力は、ナンド回路８とオア回路９とに与えられる。また、インバータ回路１０の出力であるノードＮ１は、後段への桁上げ信号を送出する。クロックドインバータ１３にはクロックＣＬＫが与えられる。クロックドインバータ１２にはクロックＣＬＫの反転信号であるクロックＮＣＬＫが与えられる。
【００１５】
図３の構成を１段分とし、これをｎ個直列に配置することにより、ｎ段の同期式カウンタ７を構成することができ、クロックＣＬＫに同期して全ての段が一斉にカウンタ動作をする同期式の動作を実現することができる。つまり、クロックＣＬＫに基づいてカウンタ出力信号ＣＯの１段分をノードＮ３に出力すると、前段からの桁上げ信号であるノードＮ１の状態と自段の出力であるノードＮ３の値とが確定する。そして、これらのノードＮ１、Ｎ３の値により、この同期式カウンタ７の当該段が次のクロックＣＬＫで桁上げすべきがどうかを判断する。つまり、ナンド回路８、オア回路９、ナンド回路１１の排他的論理和構成に基づいて判断して、ノードＮ６に、その判断結果を伝える。次に、クロックＮＣＬＫが入ると、ノードＮ６の状態が、つまり同期式カウンタ７中の当該段が次のカウンタ出力信号ＣＯに反映される信号が、ノードＮ７に伝達される。
【００１６】
以上述べたような構成において、次にその動作を説明する。
【００１７】
当初、図２のカラムアドレス確定基準信号ＲＷＬに基づいて、カラムアドレスバッファ６から、同期式カウンタ７に、カラムアドレスがセットされる。この動作は、図示しないが、図３のノードＮ６またはＮ７を強制的にプリセットすることにより実施される。一方、図３に示す構成のｎ段分を直列に配置して同期式カウンタ７を構成する。この場合、それぞれの段のノードＮ３のカウンタ出力信号ＣＯをノーマルセレクタ４に与え、それぞれの段のノードＮ７の出力準備信号ＯＰをスペアデコーダ２に与える。その結果、この同期式カウンタ７は、クロックＣＬＫでカウンタ出力信号ＣＯを確定する。これに先立って、クロックＮＣＬＫで、カウンタ出力信号ＣＯと全く同じ状態の信号が、出力準備信号ＯＰとして出力されていることになる。つまり、同期式カウンタ７からカウンタ出力信号ＣＯが出力される前に、スペアデコーダ２には、出力準備信号ＯＰとしてカウンタ出力信号ＣＯと全く同じアドレス信号が与えられる。このため、スペアデコーダ２では、当該アドレスで、スペアカラムを使用すべきか、ノーマルカラムを使用すべきかの判別を実施して、スペア／ノーマル判定信号ＳＮＪを、ノーマルセレクタ４とスペアセレクタ３とに与えておくことができる。そして、実際に、同期式カウンタ７からカウンタ出力信号ＣＯとしてアドレスが出力される時点では、ノーマルカラム選択信号ＮＣＳＬをアクティブにするか、あるいはスペアカラム選択信号ＳＣＳＬをアクティブにするか、が決定されている。このため、カウンタ出力信号ＣＯを見て、ノーマルアドレスか、スペアアドレスか、を判断する場合に比べて、図示しないメモリセルのアクセス時間を短縮することができる。ちなみに、カラムアドレスバッファ７の出力を、出力準備信号ＯＰとして、スペアデコーダ２に与えることにより、事前のスペアアドレスの判別を行なう。
【００１８】
図４は、図２に示したスペアデコーダ２の回路構成の一例を示す回路構成図である。図４において示すように、電源レベルのノードＮ１５には、Ｐ型ＭＯＳトランジスタ１５のソースが接続されている。ノードＮ１４にはドレインが接続される。なお、Ｐ型ＭＯＳトランジスタ１５のゲートには、ノードＮ１３が接続される。一方、ノードＮ１４には複数のヒューズ１７、１９、２１、２３、２５が接続される。それぞれのヒューズ１７、１９、２１、２３、２５にはＮ型ＭＯＳトランジスタ１６、１８、２０、２２、２４のドレインが接続される。Ｎ型ＭＯＳトランジスタ１６、１８、２０、２２、２４のソースは接地レベルとなっており、それぞれのゲートにはノードＮ８〜Ｎ１２が接続される。そして、ノードＮ８〜ＮＮには、出力準備信号ＯＰに含まれるアドレスの各ビットであるＡ１と、Ａ１の反転信号であるＮＡ１と、Ａ２と、その反転信号であるＡＮ２と、以下同様のＡＮと、ＡＮの反転信号であるＮＡＮまでが接続される。そして、ヒューズ１７、１９、２１、２３、…、２５のうち、図示しないメモリセルのスペアアドレスに対応するものは、予め切断しておく。
【００１９】
以上述べたような構成において、次にその動作を説明する。
【００２０】
このスペアデコーダ２のノードＮ８〜ＮＮには同期式カウンタ７から出力準備信号ＯＰ、つまり図３に示したノードＮ７の信号とその反転信号がＡ１、ＮＡ１、Ａ２、ＮＡ２、…、ＮＡＮとして入力される。ここで、ヒューズ１７、１９、２１、２３、…、２５のうち、スペアアドレスをゲート入力とするＮ型ＭＯＳトランジスタ１６、１８、２０、２２、…、２４のドレインにつながるものだけを、予め切断しておく。そして、ノードＮ１３にプリチャージ信号を入力し、ノードＮ１５からノードＮ１４に電荷を供給する。この時に、ノードＮ１４から接地レベルにつながるパスができなければノードＮ１４は電源電圧にプリチャージされ、接地レベルにつながるパスがあればノードＮ１４は放電される。つまり、ノードＮ８〜ＮＮに与えられるアドレス信号に対応して、Ｎ型ＭＯＳトランジスタ１６、１８、２０、２２、…、２４は選択的にオンする。ここでオンしたトランジスタに対応するヒューズ１７、１９、２１、２３、…、２５が切断されていれば、ノードＮ１４は電源電圧にプリチャージされる。一方、オンしたトランジスタに対応するヒューズ１７、１９、２１、２３、…、２５の内で一本でも未切断状態にあれば、ノードＮ１４はこの未切断のヒューズとそれに対応するトランジスタとを通じて放電される。つまり、同期式カウンタ７からスペアデコーダ２に与えられた出力準備信号ＯＰのアドレスが、スペアアドレスに対応するものであった場合は、ノードＮ１４から出力されるスペア／ノーマル判定信号ＳＮＪの状態は電源電圧となり、それ以外の場合は、スペア／ノーマル判定信号ＳＮＪは接地レベルとなる。したがって、ノードＮ８〜ＮＮに与えられている出力準備信号ＯＰのアドレスが、スペアアドレスかあるいはそれ以外のアドレスかによって、スペア／ノーマル判定信号ＳＮＪが確定する。このため、同期式カウンタ７から出力されるカウンタ出力信号ＣＯのアドレスが、スペアアドレスか否かを、事前に判別することができる。
【００２１】
以上の動作を順を追って示したのが図５のタイミングチャートである。図５において、（Ａ）は外部から動作タイミングを定めるべく与えられるシステムクロックＳＣＬＫ、（Ｂ）はこのメモリチップを選択するチップイネーブル信号ＣＥ、（Ｃ）はカラムアドレスを確定するタイミングの基準となるカラムアドレス確定基準信号ＲＷＬ、（Ｄ）はこのメモリセルに与えられるアドレス、（Ｅ）は同期式カウンタ７の動作の基準となる内部クロックＩＣＬＫ、（Ｆ）は内部クロックＩＣＬＫに基づいて作られる同期式カウンタ７の駆動信号であるクロックＣＬＫ、（Ｇ）は同期式カウンタ７の出力信号であるカウンタ出力信号ＣＯ、（Ｈ）はカウンタ出力信号ＣＯに先立って同期式カウンタ７から出力される出力準備信号ＯＰ、（Ｉ）はスペアセレクタ３、ノーマルセレクタ４の駆動信号、（Ｊ）はカラムアドレス確定基準信号ＲＷＬに基づいて作られるパルス、（Ｋ）はスペアデコーダ２に与えられるプリチャージ信号、（Ｌ）はスペアデコーダ２から出力されるスペア／ノーマル判定信号ＳＮＪ、（Ｍ）はノーマルセレクタ４から出力されるノーマルカラム選択信号ＮＣＳＬ、（Ｎ）はスペアセレクタ３から出力されるスペアカラム選択信号ＳＣＳＬを、それぞれ示すものである。
【００２２】
図５（Ｂ）に示すように、時刻ｔ０において当該メモリチップを選択するチップイネーブル信号ＣＥが入力されると、ロウアドレスを確定するタイミングの基準が与えられることになる。次に、同図（Ｃ）に示すように、時刻ｔ１で、カラムアドレスを確定するタイミングの基準となるカラムアドレス確定基準信号ＲＷＬが与えられる。つまり、チップイネーブル信号ＣＥがレベル“Ｌ”からレベル“Ｈ”に変化することによりロウアドレスが確定し、カラムアドレス確定基準信号ＲＷＬレベル“Ｈ”に変化することによりカラムアドレスが確定することになる。そして、次に同図（Ａ）に示す最初のシステムクロックＳＣＬＫの立ち上がりの時刻ｔ２より、最初の１サイクルが始まる。そして、システムクロックＳＣＬＫの立ち上り毎に次から次のサイクルに移行する。
【００２３】
さて、カラムアドレス確定基準信号ＲＷＬがレベル“Ｈ”になった後で、同図（Ｅ）に示すように、システムクロックＳＣＬＫに同期した内部クロックＩＣＬＫを発生させる。そして、この内部クロックＩＣＬＫの立ち上がり時刻ｔ２を利用して、同図（Ｆ）に示すように、時刻ｔ２１に立ち下がる、同期式カウンタ７を駆動するクロックＣＬＫを作る。そして、カラムアドレス確定基準信号ＲＷＬをレベル“Ｈ”へと変化させた時刻ｔ１に、カラムアドレス確定基準信号ＲＷＬに基づいて発生する同図（Ｊ）のパルス信号により、同期式カウンタ７の出力準備ノードに、外部からのカラムアドレスを、取り込む。このアドレスＡＤ１は、図３におけるノードＮ３、ノードＮ６に伝達され、図５（Ｈ）に示すように、同期式カウンタ７から出力準備信号ＯＰとして出力されるが、図３の回路を用いた場合にはインバータ１３，１４の遅延後に、同図（Ｇ）に示すように、カウンタ出力信号ＣＯとしても送出される。一方、同図（Ｊ）に示すパルス信号に基づいて、同図（Ｋ）に示すように、図４のノードＮ１３に与えられるプリチャージ信号が作られる。これにより同期式カウンタ７より出力される出力準備信号ＯＰのアドレスが、ノーマルアドレスかあるいはスペアアドレスかの判定が、スペアデコーダ２により行なわれ、同図（Ｌ）に示すように、スペア／ノーマル判定信号ＳＮＪが出力される。ちなみに、スペア／ノーマル判定信号ＳＮＪは、プリチャージ信号がレベル“Ｌ”になることにより確定し、プリチャージ信号がレベル“Ｈ”になった場合はその状態を保持する。
【００２４】
次に、図５（Ｆ）に示すように、時刻ｔ３に、クロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になる。一方、図５に示されるように、内部クロック（Ｆ）に基づいてスペアセレクタ／ノーマルセレクタの駆動信号（Ｉ）が出力され、これに基づいて、プリチャージ信号（Ｋ）を出力する。このプリチャージ信号（Ｋ）に基づいて、スペア／ノーマル判定信号ＳＮＪを確定させる。その結果、同図（Ｍ）、（Ｎ）に示すように、出力準備信号ＯＰに基づき、これがノーマルアドレスの場合はノーマルカラム選択信号ＮＣＳＬがレベル“Ｈ”となり、スペアアドレスの場合はスペアカラム選択信号ＳＣＳＬがレベル“Ｈ”となる。一方、図５（Ｆ）に示すように、時刻ｔ３に、クロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になると、同期式カウンタ７からの出力準備信号ＯＰのアドレス、つまり次のアドレスＡＤ２が確定する。さらに、クロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になるのに伴い、図５（Ｋ）に示すように時刻ｔ３１で図４のノードＮ１３に与えられるプリチャージ信号が作られる。これにより、同期式カウンタ７より出力される出力準備信号ＯＰのアドレスＡＤ２が、ノーマルアドレスかあるいはスペアアドレスかの判定が、スペアデコーダ２により行なわれ、同図（Ｌ）に示すように、スペア／ノーマル判定信号ＳＮＪが出力される。
【００２５】
次に、時刻ｔ４で、システムクロックＳＣＬＫが立ち上がると次のサイクルに入り、内部クロックＩＣＬＫが立ち上がり、これに伴い時刻ｔ４１でクロックＣＬＫがレベル“Ｈ”からレベル“Ｌ”に遷移する。これに伴い、同期式カウンタ７からのカウンタ出力信号ＣＯは次のアドレスＡＤ２を出力する。これに先立つ時刻ｔ３の時点で、つまりクロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になった時点で、同期式カウンタ７からの出力準備信号ＯＰは、次のアドレスＡＤ２を出力している。従って、スペアデコーダ２は、同図（Ｋ）に示す時刻ｔ３１の時点で、レベル“Ｌ”となるプリチャージ信号に基づき、同図（Ｌ）に示すように、スペア／ノーマル判定信号ＳＮＪを出力している。このため、同期式カウンタ７から時刻ｔ４のカウンタ出力信号ＣＯで、アドレスＡＤ２が確定する。この時点では、このアドレスがノーマルアドレスかあるいはスペアアドレスかの判定は終了している。そして、時刻ｔ５の時点、つまりクロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になった時点で、同図（Ｍ）、（Ｎ）に示すように、ノーマルカラム選択信号ＮＣＳＬまたはスペアカラム選択信号ＳＣＳＬが出力される。
【００２６】
さて、図５（Ｋ）に示すスペア／ノーマル判定信号ＳＮＪを作るためのプリチャージ信号は、通常状態では、同期式カウンタ７を駆動するクロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”に変化する状態を受けて作られる。しかし、最初は、カラムアドレス確定基準信号ＲＷＬがレベル“Ｌ”からレベル“Ｈ”になったことを条件として作られる。これは、カラムアドレス確定基準信号ＲＷＬが与えられ、カラムアドレスバッファ６から同期式カウンタ７に最初にカラムアドレスが与えられたときのアドレスが、ノーマルアドレスであるかあるいはスペアアドレスであるかを判定するためである。つまり、第１番目のサイクルでのスペア／ノーマル判定信号ＳＮＪを作るためである。
【００２７】
図６は、本発明の他の実施例の半導体記憶装置のブロック図である。図６において、デコーダ４６はチップイネーブル信号ＣＥにより確定するロウアドレスＲＡに基づいて、メモリルのアレイを選択するアレイ選択信号ＡＳを発生する。スペアアドレス発生回路４７は、デコーダ４６からのアレイ選択信号ＡＳに基づいて、スペアアドレスＳＡとスペアアドレス使用信号ＳＵを発生する。ラッチ部４８は、スペアアドレス発生回路４７からの信号をラッチする。比較回路４９は、同期式カウンタ７からの出力準備信号ＯＰとラッチ部４８からのスペアアドレスとを比較する。スペア／ノーマル判定信号発生回路５０は、比較回路４９からの比較結果とラッチ部４８からのスペアアドレス使用信号ＳＵとを受けて、スペアアドレスＳＡを使用するかあるいはノーマルアドレスを使用するかの、スペア／ノーマル判定信号ＳＮＪを発生する。
【００２８】
以上のような構成において、次にその動作を説明する。
【００２９】
チップイネーブル信号ＣＥによりロウアドレスＲＡが確定する。これをデコーダ４６によりデコードすることにより、どのセルアレイが選択されるかが決定される。これを示すのが、デコーダ４６から出力されるアレイ選択信号ＡＳである。このアレイ選択信号ＡＳは、チップイネーブル信号ＣＥがレベル“Ｈ”に遷移してロウアドレスＲＡを確定した時点で、発生する。この信号ＡＳによって選択されるセルアレイに対するスペアアドレスＳＡおよびスペアアドレス使用信号ＳＵを、スペアアドレス発生回路４７により、発生する。ここでスペアアドレスＳＡとは、当該アレイにおける不良アドレスであり、ヒューズカット等により信号として発生される。また、スペアアドレス使用信号ＳＵは、発生したスペアアドレスＳＡと同期式カウンタ７からの出力準備信号ＯＰとが一致した場合に、スペアアドレスＳＡに置き換えるかどうかの判定に用いる。この信号ＳＵは、不良アドレスをスペアアドレスに置き換える必要のない場合にも、スペアアドレス発生回路４７からは何らかのアドレスが出力されており、同期式カウンタ７からの出力準備信号ＯＰがたまたまこのアドレスと一致してしまった場合に不必要なスペアアドレスＳＡへの置き換えを避けるためのものである。そして、スペアアドレス使用信号ＳＵがスペアアドレスＳＡを使用することを示し、且つ同時に同期式カウンタ７からの出力準備信号ＯＰがスペアアドレスＳＡに一致した時のみ、スペアアドレスＳＡへの置き換えを行なう。これにより、スペアカラムに不良が存在して、スペアアドレスＳＡへの置き換えを行なってはならないような場合の不正な置き換えを防止することができる。
【００３０】
ラッチ部４８は、スペアアドレス発生回路４７で発生したスペアアドレスＳＡおよびスペアアドレス使用信号ＳＵを、必要な時間だけラッチする。そして、比較回路４９は、ラッチ部４８にラッチされたスペアアドレスＳＡと同期式カウンタ７から出力される出力準備信号ＯＰのアドレスとを比較する。その比較結果は、スペア／ノーマル判定信号発生回路５０に出力される。なお、カラムアドレスバッファ６から、同期式カウンタ７に、アドレスを読み込んだ直後の第１番目のサイクルにおいては、カラムアドレス確定基準信号ＲＷＬがレベル“Ｈ”になったことを条件として、カラムアドレスバッファ６からのカラムアドレスを、同期式カウンタ７の出力準備信号ＯＰを出力するためのノードに取り込む。これにより、事前にスペア／ノーマルの判定を実施することができる。また、同期式カウンタ７が動作を開始した２番目のサイクル以降は、図３のノードＮ６またはＮ７の信号を用いることにより、事前に次のアドレスを示す出力準備信号ＯＰを得ることができる。そして、同期式カウンタ７からの出力準備信号ＯＰと、ラッチ部４８からのスペアアドレスＳＡとを、比較回路４９にて比較する。これにより、同期式カウンタ７からのノーマルアドレスと、これに置き換えるべきスペアアドレスのいずれを使用すべきかの判定が可能となる。
【００３１】
比較回路４９における比較の結果、スペアアドレスＳＡが出力準備信号ＯＰと一致し且つスペアアドレス使用信号ＳＵがスペアアドレスの使用を示している時にのみ、スペア／ノーマル判定信号発生回路５０は、必要なタイミングで、スペアアドレスを使用することを示す信号を、スペア／ノーマル判定信号ＳＮＪとして出力する。これに対して、スペアアドレスＳＡが出力準備信号ＯＰと一致していなかった場合は、スペア／ノーマル判定信号発生回路５０は、ノーマルアドレスを使用することを示す信号を、スペア／ノーマル判定信号ＳＮＪとして、出力する。
【００３２】
さて、スペア／ノーマル判定信号ＳＮＪがノーマルアドレスの使用を示している場合は、ノーマルセレクタ４は、同期式カウンタ７からのカウンタ出力信号ＣＯに応じて、ノーマルカラム選択信号ＮＣＳＬを出力し、スペアセレクタ３はスペアカラム選択信号ＳＣＳＬを出力しない。一方、スペア／ノーマル判定信号ＳＮＪがスペアアドレスを示している場合は、ノーマルセレクタ４はノーマルカラム選択信号ＮＣＳＬを出力せず、スペアセレクタ３からスペアカラム選択信号ＳＣＳＬが出力される。
【００３３】
図６におけるスペアアドレス発生回路４７の具体的構成例を、図７に示す。図７において、ノードＮａは充電用のＰ型ＭＯＳトランジスタ２６〜２９のゲートに接続され、ノードＮｂは放電用のＮ型ＭＯＳトランジスタ３０のゲートに接続される。Ｐ型ＭＯＳトランジスタ２６〜２９のドレインにはヒューズ３６〜３９が接続され、ヒューズ３６〜３９の他端はＮ型ＭＯＳトランジスタ３０のドレインに接続される。なお、スペアアドレスＳＡはＰ型ＭＯＳトランジスタ２６〜２８のドレインから導出され、スペアアドレス使用信号ＳＵはＰ型ＭＯＳトランジスタ２９のドレインから導出される。
【００３４】
図７の構成の動作を図８のタイミングチャートに従って説明する。ちなみに、図８（Ａ）はアレイ選択信号ＡＳ、同図（Ｂ）はノードＮａの状態、同図（Ｃ）はノードＮｂの状態、同図（Ｄ）はスペアアドレスＳＡ、スペアアドレス使用信号ＳＵの出力状態をそれぞれ示すものである。最初、ノードＮａもノードＮｂもレベル“Ｌ”となっており、スペアアドレスＳＡとスペアアドレス使用信号ＳＵのノードはレベル“Ｈ”に充電されている。アレイ選択信号ＡＳが入力されると、選択されたアレイに対応するヒューズ３６〜３９に対応するＰ型ＭＯＳトランジスタ２６〜２９のゲートにつながるノードＮａをレベル“Ｈ”とする。続いて、Ｎ型ＭＯＳトランジスタ３０のゲートにつながるノードＮｂをレベル“Ｈ”とする。その結果、ヒューズ３６〜３９のうち、カットされているものに対応するＰ型ＭＯＳトランジスタ２６〜２９のドレインは放電されず、カットされていないものに対応するＰ型ＭＯＳトランジスタ２６〜２９のドレインは放電される。従って、スペアアドレスＳＡとスペアアドレス使用信号ＳＵは、ヒューズ３６〜３９のカットの状態に応じた組み合わせで出力される。ちなみに、ノードＮａをレベル“Ｈ”にするタイミングとノードＮｂをレベル“Ｈ”にするタイミングとをずらすことにより貫通電流の発生を防止することができる。
【００３５】
ちなみに、図４の構成では、ノードＮ１３をゲートとするＰ型ＭＯＳトランジスタ１５による充電（プリチャージ）時には、ノードＮ８〜Ｎ１２の入力がスペアアドレスでない場合に常に貫通電流が流れていた。これに対して、図７の構成では貫通電流を防止できるという利点がある。また、図４の構成では、スペアデコーダ２に入力するＮ個のアドレスラインに対して２Ｎ個のヒューズが必要であった。これに対して、図７の構成では（Ｎ＋１）個のヒューズでよい。このため、（Ｎ−１）個のヒューズが節約できる。メモリチップ上でヒューズの占めるチップ面積は大きい。このため、これによりチップ面積が削減され、製造コストを低減することができる。また、使用できるヒューズの数を増やすこともできる。増した場合は、不良セルの救済率を向上できるので、半導体記憶装置の歩留まりが向上する。また、シリアスアクセスにおいては、図４では、各サイクルごとにヒューズを使用してスペア／ノーマルの判定のために貫通電流を流している。これに対して、図７の構成では、１つのロウアドレスに対してヒューズを使用するのは１回であり、貫通電流も流れないので、電流の消費を大幅に低減することができる。
【００３６】
なお、図７では、トランジスタ３０を１つとして各ビットで共通に使用している。しかし、トランジスタ３０を各ビット毎に設けることもできる。この場合において、各ビットの各トランジスタ３０のソースと低圧側電源との間にそれぞれヒューズ３６〜３９を設けることもできる。この場合にも、図７と同様の機能が得られる。
【００３７】
なお、図９は、図６の構成におけるスペアアドレス発生回路の他の例を示す回路構成図である。図９において示すように、ノードＮａはＰ型ＭＯＳトランジスタ３１のゲートに接続され、ノードＮｂはＮ型ＭＯＳトランジスタ３２〜３５のゲートに接続される。Ｐ型ＭＯＳトランジスタ３１のドレインにはヒューズ３６〜３９が接続され、各ヒューズ３６〜３９にはＮ型ＭＯＳトランジスタ３２〜３５のドレインが接続される。なお、Ｎ型ＭＯＳトランジスタ３２〜３４のドレインからはスペアアドレスＳＡが出力され、Ｎ型ＭＯＳトランジスタ３５のドレインからはスペアアドレス使用信号ＳＵが出力される。
【００３８】
図９の構成の動作を図１０のタイミングチャートに従って説明する。ちなみに、図１０（Ａ）はアレイ選択信号ＡＳ、同図（Ｂ）はノードＮａの状態、同図（Ｃ）はノードＮｂの状態、同図（Ｄ）はスペアアドレスＳＡ、スペアアドレス使用信号ＳＵの出力状態をそれぞれ示すものである。最初、ノードＮａもノードＮｂもレベル“Ｈ”となっており、スペアアドレスＳＡとスペアアドレス使用信号ＳＵのノードはレベル“Ｌ”に放電されている。アレイ選択信号ＡＳが入力されると、選択されたアレイに対応するヒューズ３６〜３９に対応するＮ型ＭＯＳトランジスタ３２〜３５のゲートにつながるノードＮｂをレベル“Ｌ”とし、続いてＰ型ＭＯＳトランジスタ３１のゲートにつながるノードＮａをレベル“Ｌ”とする。その結果、ヒューズ３６〜３９のうち、カットされているものに対応するＮ型ＭＯＳトランジスタ３２〜３５のドレインは充電されず、カットされていないものに対応するＰ型ＭＯＳトランジスタ２６〜２９のドレインは充電される。従って、スペアアドレスＳＡとスペアアドレス使用信号ＳＵは、ヒューズ３６〜３９のカットの状態に応じた組み合わせで出力される。ちなみに、ノードＮｂをレベル“Ｌ”にするタイミングとノードＮａをレベル“Ｌ”にするタイミングとをずらすことにより、貫通電流の発生を防止することができる。ちなみに、図９の構成では、図７の構成と異なり、ヒューズカットについて逆の信号を準備する必要がある。
【００３９】
なお、図９では、トランジスタ３１を１つとして各ビットで共通に使用している。しかし、トランジスタ３１を各ビット毎に設けることもできる。この場合において、高圧側電源と各ビットの各トランジスタ３１のソースとの間にヒューズ３６〜３９を設けることもできる。この場合にも、図９と同様の機能が得られる。
【００４０】
ちなみに、図７、図９からわかるように、スペアアドレスＳＡおよびスペアアドレス使用信号ＳＵのノードのうち、ヒューズカットされているものは、フローティングとなる。このフローティング状態による信号の不確定を避けるため、ノードＮａ、ノードＮｂへの信号により得られたスペアアドレスＳＡおよびスペアアドレス使用信号ＳＵを、ラッチ部４８にラッチしておく。そして、ラッチ部４８においてラッチしたスペアアドレスＳＡを比較回路４９に入力し、スペアアドレス使用信号ＳＵをスペア／ノーマル判定信号発生回路５０に入力する。
【００４１】
図１２は、ラッチ部４８および比較回路４９の詳細な構成を示す回路ブロック図である。図１２において示すように、クロックドインバータ５１とインバータ５２は、スペアアドレスＳＡを保持する機能を実現している。ラッチ部４８にラッチされたスペアアドレスＳＡと、同期式カウンタ７からの出力準備信号ＯＰの各ビットとは、共に、ナンド回路５３とノア回路５４に入力される。ノア回路５４の出力はインバータ回路５５により反転されてナンド回路５６に入力され、ナンド回路５３の出力はそのままナンド回路５６に入力される。
【００４２】
以上のような構成において、ナンド回路５３と、ノア回路５４と、インバータ回路５５と、ナンド回路５６とが排他的論理和回路を構成しており、スペアアドレスＳＡと出力準備信号ＯＰとが一致していると、ナンド回路５６から、一致信号を、レベル“Ｈ”で出力する。
【００４３】
図１３は、ラッチ部４８および比較回路４９の詳細な構成の他の例を示す回路ブロック図であり、ノア回路５４とインバータ回路５５の直列回路を、オア回路５７で、置き換えた構成を示しており、その作用は図１２の構成と同じである。
【００４４】
図１４は、ラッチ部４８および比較回路４９の詳細な構成の別の例を示す回路ブロック図である。図１４に示すように、出力準備信号ＯＰのビットは、Ｐ型ＭＯＳトランジスタ５８とＮ型ＭＯＳトランジスタ５９のゲートとに与えられる。一方、スペアアドレスＳＡは、ラッチ部４８でラッチされた反転のビットがＮ型ＭＯＳトランジスタ６１のゲートに入力され、ラッチ部４８でラッチされた非反転のビットがＰ型ＭＯＳトランジスタ６０のゲートに入力される。
【００４５】
以上のような構成において、スペアアドレスＳＡがレベル“Ｌ”の場合はＰ型ＭＯＳトランジスタ６０とＮ型ＭＯＳトランジスタ６１が共にオンして出力準備信号ＯＰをそのまま比較結果として出力する。つまり、出力準備信号ＯＰがレベル“Ｌ”ならレベル“Ｌ”を、出力準備信号ＯＰがレベル“Ｈ”ならばレベル“Ｈ”を出力する。なお、出力準備信号ＯＰがレベル“Ｈ”の場合はＮ型ＭＯＳトランジスタ５９がオンで、Ｐ型ＭＯＳトランジスタ５８がオフであるが、この場合、Ｎ型ＭＯＳトランジスタ５９を通じてレベル“Ｈ”が判定結果に出力され、出力準備信号ＯＰがレベル“Ｌ”の場合はＮ型ＭＯＳトランジスタ５９がオフで、Ｐ型ＭＯＳトランジスタ５８がオンであるが、この場合、Ｐ型ＭＯＳトランジスタ５８を通じてレベル“Ｌ”が判定結果に出力される。これに対して、スペアアドレスＳＡがレベル“Ｈ”の場合は、Ｐ型ＭＯＳトランジスタ６０とＮ型ＭＯＳトランジスタ６１が共にオフする。なお、出力準備信号ＯＰがレベル“Ｈ”の場合は、Ｎ型ＭＯＳトランジスタ５９がオンで、Ｐ型ＭＯＳトランジスタ５８がオフである。この場合、Ｎ型ＭＯＳトランジスタ５９を通じてレベル“Ｌ”が判定結果に出力され、出力準備信号ＯＰがレベル“Ｌ”の場合はＮ型ＭＯＳトランジスタ５９がオフで、Ｐ型ＭＯＳトランジスタ５８がオンであるが、この場合、Ｐ型ＭＯＳトランジスタ５８を通じてレベル“Ｈ”が判定結果に出力される。つまり、出力準備信号ＯＰとスペアアドレスＳＡが一致している場合にはレベル“Ｌ”が、不一致の場合はレベル“Ｈ”が比較結果として出力されることになる。
【００４６】
図１５は、ラッチ部４８および比較回路４９の詳細な構成の更に別の例を示す回路ブロック図である。図１５において示すように、出力準備信号ＯＰのビットは、Ｐ型ＭＯＳトランジスタ５８とＮ型ＭＯＳトランジスタ５９のそれぞれのゲートに与えられる。一方、スペアアドレスＳＡは、ラッチ部４８でラッチされた反転のビットがＰ型ＭＯＳトランジスタ６０のゲートに入力され、ラッチ部４８でラッチされた非反転のビットがＮ型ＭＯＳトランジスタ６１のゲートに入力される。
【００４７】
以上のような構成において、スペアアドレスＳＡがレベル“Ｈ”の場合は、Ｐ型ＭＯＳトランジスタ６０とＮ型ＭＯＳトランジスタ６１とが共にオンして、出力準備信号ＯＰをそのまま比較結果として出力する。つまり、出力準備信号ＯＰがレベル“Ｈ”ならレベル“Ｈ”を、出力準備信号ＯＰがレベル“Ｌ”ならばレベル“Ｌ”を出力する。なお、出力準備信号ＯＰがレベル“Ｈ”の場合は、Ｎ型ＭＯＳトランジスタ５９がオンで、Ｐ型ＭＯＳトランジスタ５８がオフである。この場合、Ｎ型ＭＯＳトランジスタ５９を通じて、レベル“Ｈ”が判定結果に出力される。出力準備信号ＯＰがレベル“Ｌ”の場合は、Ｎ型ＭＯＳトランジスタ５９がオフで、Ｐ型ＭＯＳトランジスタ５８がオンである。この場合、Ｐ型ＭＯＳトランジスタ５８を通じて、レベル“Ｌ”が判定結果に出力される。これに対して、スペアアドレスＳＡがレベル“Ｌ”の場合は、Ｐ型ＭＯＳトランジスタ６０とＮ型ＭＯＳトランジスタ６１とが共にオフする。なお、出力準備信号ＯＰがレベル“Ｈ”の場合はＮ型ＭＯＳトランジスタ５９がオンで、Ｐ型ＭＯＳトランジスタ５８がオフである。この場合、Ｎ型ＭＯＳトランジスタ５９を通じて、レベル“Ｌ”が判定結果に出力される。出力準備信号ＯＰがレベル“Ｌ”の場合は、Ｎ型ＭＯＳトランジスタ５９がオフで、Ｐ型ＭＯＳトランジスタ５８がオンである。この場合、Ｐ型ＭＯＳトランジスタ５８を通じて、レベル“Ｈ”が判定結果に出力される。つまり、出力準備信号ＯＰとスペアアドレスＳＡが一致している場合にはレベル“Ｈ”が、不一致の場合はレベル“Ｌ”が、比較結果として、出力されることになる。
【００４８】
以上の動作を順を追って示したのが図１１のタイミングチャートである。図１１において、（Ａ）は外部から動作タイミングを定めるべく与えられるシステムクロックＳＣＬＫ、（Ｂ）はこのメモリチップを選択するチップイネーブル信号ＣＥ、（Ｃ）はカラムアドレスを確定するタイミングの基準となるカラムアドレス確定基準信号ＲＷＬ、（Ｄ）はこのメモリセルに与えられるロウアドレスＲＡおよびカラムアドレスＣＡ、（Ｅ）は同期式カウンタ７の動作の基準となる内部クロックＩＣＬＫ、（Ｆ）は内部クロックＩＣＬＫに基づいて作られる同期式カウンタ７の駆動信号であるクロックＣＬＫ、（Ｇ）は同期式カウンタ７の出力信号であるカウンタ出力信号ＣＯ、（Ｈ）はカウンタ出力信号ＣＯに先立って同期式カウンタ７から出力される出力準備信号ＯＰ、（Ｉ）はデコーダ４６からスペアアドレス発生回路４７に与えられるアレイ選択信号ＡＳ、（Ｊ）はスペアアドレス発生回路４７から出力されラッチ部４８に与えられるスペアアドレスＳＡおよびスペアアドレス使用信号ＳＵ、（Ｋ）はラッチ部４８にラッチされ出力されるスペアアドレスＳＡおよびスペアアドレス使用信号ＳＵ、（Ｌ）はスペアセレクタ３、ノーマルセレクタ４の駆動信号、（Ｍ）は比較回路４９の比較結果出力、（Ｎ）はスペア／ノーマル判定信号発生回路５０から出力されるスペア／ノーマル判定信号ＳＮＪ、（Ｏ）はノーマルセレクタ４から出力されるノーマルカラム選択信号ＮＣＳＬ、（Ｐ）はスペアセレクタ３から出力されるスペアカラム選択信号ＳＣＳＬを、それぞれ示すものである。
【００４９】
同図（Ｂ）に示すように、時刻ｔ０において、当該メモリチップを選択するチップイネーブル信号ＣＥが入力されると、これに基づき、同図（Ｉ）に示すように、デコーダ４６からスペアアドレス発生回路４７に対して、アレイ選択信号ＡＳが出力される。その結果、同図（Ｊ）に示すように、時刻ｔ０１でスペアアドレス発生回路４７からスペアアドレスＳＡおよびスペアアドレス使用信号ＳＵが出力される。更に、同図（Ｋ）に示すように、時刻ｔ０２で、これらの信号がラッチ部４８にラッチされ出力される。
【００５０】
次に、同図（Ｃ）に示すように、時刻ｔ１で、カラムアドレスを確定するタイミングの基準となるカラムアドレス確定基準信号ＲＷＬが与えられる。つまり、チップイネーブル信号ＣＥがレベル“Ｌ”からレベル“Ｈ”に変化することによりロウアドレスが確定し、カラムアドレス確定基準信号ＲＷＬレベルが“Ｈ”に変化することによりカラムアドレスが確定することになる。そして、次にくる最初のシステムクロックＳＣＬＫの立ち上がりの時刻ｔ２より最初の１サイクルが始まる。そして、システムクロックＳＣＬＫの立ち上り毎に、順次のサイクルに移行する。
【００５１】
さて、カラムアドレス確定基準信号ＲＷＬがレベル“Ｈ”になった後で、システムクロックＳＣＬＫに同期した内部クロックＩＣＬＫを発生させる。そして、この内部クロックＩＣＬＫの立ち上がり時刻ｔ２を利用して、時刻ｔ２１に、立ち下がる、同期式カウンタ７を駆動するクロックＣＬＫを作る。そして、カラムアドレス確定基準信号ＲＷＬをレベル“Ｈ”へと変化させた時刻ｔ１に、カラムアドレス確定基準信号ＲＷＬに基づいて、同期式カウンタ７の出力準備ノードに、カラムアドレスバッファ６からのカラムアドレスを取り込む。このアドレスＡＤ１は、図３において、ノードＮ３、ノードＮ６に伝達され、図５（Ｈ）に示すように、同期式カウンタ７から出力準備信号ＯＰとして出力される。そして、直ちに、同図（Ｇ）に示すように、カウンタ出力信号ＣＯとしても送出される。これにより、同期式カウンタ７より出力される出力準備信号ＯＰのアドレスが、ノーマルアドレスかあるいはスペアアドレスかの判定が、比較回路４９により行なわれる。そして、同図（Ｍ）に示すように、比較結果が得られ、スペア／ノーマル判定信号発生回路５０に与えられる。そして、同図（Ｎ）に示すように、スペア／ノーマル判定信号発生回路５０からは、比較回路４９からの比較結果と、スペアアドレス発生回路４７からのスペアアドレス使用信号ＳＵとに基づいて、スペア／ノーマル判定信号ＳＮＪが出力される。
【００５２】
次に、図１１（Ｆ）に示すように、時刻ｔ３にクロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になると、同図（Ｌ）に示すように、スペアセレクタ３、ノーマルセレクタ４において、スペア／ノーマル判定信号ＳＮＪを確定する信号が出力される。その結果、同図（Ｏ）、（Ｐ）に示すように、出力準備信号ＯＰに基づき、これがノーマルアドレスの場合はノーマルカラム選択信号ＮＣＳＬがレベル“Ｈ”となり、スペアアドレスの場合はスペアカラム選択信号ＳＣＳＬがレベル“Ｈ”となる。
【００５３】
一方、図１１（Ｆ）に示すように、時刻ｔ３にクロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になると、同期式カウンタ７からの出力準備信号ＯＰのアドレス、つまり次のアドレスＡＤ２が確定する。これにより同期式カウンタ７より出力される出力準備信号ＯＰのアドレスＡＤ２が、ノーマルアドレスかあるいはスペアアドレスかの判定が、比較回路４９とスペア／ノーマル判定信号発生回路５０とにより行なわれ、同図（Ｎ）に示すように、スペア／ノーマル判定信号ＳＮＪが出力されることになる。
【００５４】
次に、時刻ｔ４でシステムクロックＳＣＬＫが立ち上がると、次のサイクルに入り、内部クロックＩＣＬＫが立ち上がり、これに伴い同図（Ｆ）に示すように、時刻ｔ４１でクロックＣＬＫがレベル“Ｈ”からレベル“Ｌ”に遷移する。これに伴い、同期式カウンタ７からのカウンタ出力信号ＣＯは、次のアドレスＡＤ２を出力する。これに先立つ時刻ｔ３の時点で、つまり、クロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になった時点で、同期式カウンタ７からの出力準備信号ＯＰは次のアドレスＡＤ２を出力している。従って、スペア／ノーマル判定信号発生回路５０は、同図（Ｎ）に示す時刻ｔ３１の時点で、スペア／ノーマル判定信号ＳＮＪを出力している。このため、同期式カウンタ７から時刻ｔ４に基づくカウンタ出力信号ＣＯがアドレスＡＤ２が確定した時点では、このアドレスがノーマルアドレスかあるいはスペアアドレスかの判定は終了している。そして、時刻ｔ５の時点で、クロックＣＬＫがレベル“Ｌ”からレベル“Ｈ”になった時点で、同図（Ｏ）、（Ｐ）に示すように、ノーマルカラム選択信号ＮＣＳＬまたはスペアカラム選択信号ＳＣＳＬが出力される。
【００５５】
図１６は、図６の構成の詳細な構成例を示すブロック図であり、４ＭのＤＲＡＭを１６個のセルアレイに分割した構成を例示しており、チップ全体の半分におけるスペアとノーマルの判別を行なっている。同図１６において示すように、比較回路前段部４９１と比較回路後段部４９２とは、両方で、図６の比較回路４９の機能を実現する。
【００５６】
同図１６の構成において、２系統のロウアドレスＲＡにより、図では２つ、チップ全体では４つのセルアレイが選択される。そして、各アレイに１つづつスペアアドレス発生回路４７が設けられており、スペアアドレスＳＡ１〜ＳＡ９とスペアアドレス使用信号ＳＵを発生する。そして、比較回路前段部４９１による比較結果に、比較回路後段部４９２によるスペアアドレス使用信号ＳＵを加味した判別による比較結果を、スペア／ノーマル判定信号発生回路５０に出力する。その結果、スペア／ノーマル判定信号発生回路５０から、スペア／ノーマル判定信号ＳＮＪを得ることができる。ちなみに、図１６の構成の場合、スペアアドレス発生回路４７に必要な全ヒューズの数は１６０個となる。
【００５７】
図１７は、図６の構成の詳細な構成の他の例を示すブロック図であり、図１６と同様に４ＭのＤＲＡＭを１６個のセルアレイに分割した構成を例示しており、チップ全体の半分におけるスペアとノーマルの判別を行なっている。同図において示すように、比較回路前段部４９１と比較回路後段部４９２とは、両方で、図６の比較回路４９の機能を実現する。
【００５８】
同図１７の構成において、２系統のロウアドレスＲＡにより、図では２つ、チップ全体では４つのセルアレイが選択される。そして、２つのアレイに共通のスペアアドレス発生回路４７が２つづつあり、スペアアドレスＳＡ１〜ＳＡ９とスペアアドレス使用信号ＳＵを発生する。そして、比較回路前段部４９１による比較結果に、比較回路後段部４９２によるスペアアドレス使用信号ＳＵを加味した判別による比較結果を、スペア／ノーマル判定信号発生回路５０に出力する。その結果、スペア／ノーマル判定信号発生回路５０から、スペア／ノーマル判定信号ＳＮＪを得ることができる。ちなみに、図１７の構成の場合、スペアアドレス発生回路４７に必要な全ヒューズの数は１４４個となる。
【００５９】
図１６、図１７の構成は、複数（この場合は４つ）のスペアアドレス発生回路４７に対して、各１つのラッチ部４８、比較回路４９、スペア／ノーマル判定信号発生回路５０を共有している。このために、ラッチ部４８、比較回路４９、スペア／ノーマル判定信号発生回路５０の半導体チップ上に占める面積を削減することができる効果がある。
【００６０】
図１８、図１９は、スペアアドレス発生回路４７の別の例および更に別の例を示す回路構成図である。図１８、図１９において示すように、図１８の構成では、スペアアドレス発生回路４７において、スペアアドレスＳＡを発生するノードのそれぞれに、ノードＮｃがゲート入力されるＮ型ＭＯＳトランジスタ６２〜６５を設けている。図１９の構成では、ノードＮｃがゲート入力されるＮ型ＭＯＳトランジスタ６２〜６５と、ノードＮｄをゲート入力されるＮ型ＭＯＳトランジスタ６６〜６９とを並列接続してある。
【００６１】
以上のような構成において、図１６、図１７に示すように、複数のスペアアドレス発生回路４７について、各１つのラッチ部４８、比較回路４９、スペア／ノーマル判定信号発生回路５０を共有化する場合、スペアアドレスＳＡを送出するに当たって、他のスペアアドレス発生回路４７のノードを、Ｎ型ＭＯＳトランジスタ６２〜６５、及びＮ型ＭＯＳトランジスタ６６〜６９により切り放すことにより、ノードの容量の低減が可能となる。その結果、スペアアドレス発生回路４７から、スペアアドレスＳＡおよびスペアアドレス使用信号ＳＵを送出する場合の、容量の影響を低減することが可能となり、動作の高速化が可能となる。
【００６２】
図２０は、４Ｍビットを１６アレイに分割したメモリにおけるスペア／ノーマル判定回路の数、スペアカラム数と、不良セルの救済率と、使用するヒューズの数の関係について、従来の構成を含めて５つの場合に付いて示した図表である。なお、救済率については、不良箇所数が２アレイ当たり、１個の場合と、２個の場合と、３個の場合とについて示している。
【００６３】
図２０からも明らかなように、従来の構成に比べて同じ不良セルの救済率を得るために必要なヒューズの数は、従来が１１２個である。これに対して、本発明では６４個であり、その数を大幅に低減することが可能である。一方、従来と同じくヒューズの数を１１２個とすると、救済率を大幅に向上することが可能となる。
【００６４】
なお、ノーマルアドレスが確定する前のサイクルにおいて、スペア／ノーマル判別を行なう方式は、パイプライン方式のファストページモードのライトサイクルにおいても適用できる。この場合、アドレスを取り込むサイクルの次のサイクルにおいて、そのアドレスに相当するカラム選択信号を選択する。従って、カラムアドレスバッファから入力されるアドレスをスペア／ノーマル判別に用いれば、カラム選択信号を選択するサイクルより前のサイクルにおいて、スペア／ノーマル判別を行なうことが可能であり、アクセスの高速化を実現することができる。
【００６５】
【発明の効果】
以上述べたように、この発明の半導体記憶装置は、メモリの不良セルを救済するためのスペアカラムアドレスを、ノーマルカラムアドレスが確定するよりも前に判断するようにしたので、メモリアクセスの高速化を計ることが可能なばかりでなく、ヒューズ数の低減や回路の共有化に伴う回路規模の縮小が可能である。
【図面の簡単な説明】
【図１】発明の一実施例に係る半導体記憶装置のブロック図である。
【図２】図１の構成の具体的な構成例を示すブロック図である。
【図３】図２の構成における同期式カウンタの１段分の構成を示す部分回路ブロック図である。
【図４】図２の構成におけるスペアデコーダの構成の一例を示す回路構成図である。
【図５】図２の構成の動作を説明するタイミングチャートである。
【図６】本発明の他の実施例に係る半導体記憶装置のブロック図である。
【図７】図６の構成におけるスペアアドレス発生回路の構成の一例を示す回路構成図である。
【図８】図７の構成の動作を説明するタイミングチャートである。
【図９】図６の構成におけるスペアアドレス発生回路の構成の他の例を示す回路構成図である。
【図１０】図９の構成の動作を説明するタイミングチャートである。
【図１１】図６の構成の動作を説明するタイミングチャートである。
【図１２】図６のラッチ部４８と比較回路４９の構成の一例を示す回路ブロック図である。
【図１３】図６のラッチ部４８と比較回路４９の構成の他の例を示す回路ブロック図である。
【図１４】図６のラッチ部４８と比較回路４９の構成の別の例を示す回路ブロック図である。
【図１５】図６のラッチ部４８と比較回路４９の構成の更に別の例を示す回路ブロック図である。
【図１６】図６の構成の詳細な構成の例を示すブロック図である。
【図１７】図６の構成の詳細な構成の他の例を示すブロック図である。
【図１８】図６のスペアアドレス発生回路の構成の別の例を示す回路構成図である。
【図１９】図６のスペアアドレス発生回路の構成の更に別の例を示す回路構成図である。
【図２０】本発明の半導体記憶装置におけるスペア／ノーマル判定回路の数、スペアカラム数と、不良セルの救済率と、使用するヒューズの数の関係について、従来の構成を含めて５つの場合に付いて示した図表である。
【図２１】従来の半導体記憶装置のブロック図である。
【符号の説明】
１  カウンタ
２  スペアデコーダ
３  スペアセレクタ
４  ノーマルセレクタ
５  スペア／ノーマル判定回路
６  カラムアドレスバッファ
７  同期式カウンタ
８、１１、５３、５６  ナンド回路
９、５７  オア回路
１０、５５  インバータ回路
１２、１３、５１  クロックドインバータ
１４、５２  インバータ
１５、２６、２７、２８、２９、３１、５８、６０  Ｐ型ＭＯＳトランジスタ
１６、１８、２０、２２、２４、３０、３２、３３、３４、３５、５９、６１、６２、６３、６４、６５、６６、６７、６８、６９  Ｎ型ＭＯＳトランジスタ
１７、１９、２１、２３、２５、３６、３７、３８、３９  ヒューズ
４６  デコーダ
４７  スペアアドレス発生回路
４８  ラッチ部
４９  比較回路
５０  スペア／ノーマル判定信号発生回路
５４  ノア回路
４９１  比較回路前段部
４９２  比較回路後段部
【図１】
0003638550.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003638550.tif 000009
【図９】
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【図１０】
0003638550.tif 000011
【図１１】
0003638550.tif 000012
【図１２】
0003638550.tif 000013
【図１３】
0003638550.tif 000014
【図１４】
0003638550.tif 000015
【図１５】
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【図１６】
0003638550.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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