(57)【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、前記基板の上に形成したエピタキシャル層と、前記エピタキシャル層を分離した島領域と、前記島領域の１つに形成した入力トランジスタと、外部接続用のボンディングパッドと、前記半導体層の表面を被覆する絶縁膜と、前記入力トランジスタの入力端子に接続されて前記絶縁膜の上に延在され、エレクトリックコンデンサマイクの一方の電極となる拡張電極とを備え、
前記拡張電極下部の前記エピタキシャル層の比抵抗を１００〜５０００Ω・ｃｍにしたことを特徴とする半導体装置。
【請求項２】
前記入力トランジスタが、接合型電界効果トランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記島領域の一つに前記エピタキシャル層より不純物濃度の高い逆導電型の拡散領域が形成され、該拡散領域をコレクタとして、バイポーラ型トランジスタを構成したことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記接合型電界効果トランジスタを、前記１００〜５０００Ω・ｃｍの比抵抗を持つ島領域内に形成したことを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、エレクトリックコンデンサマイクを駆動するために用いて好適な、半導体装置に関するものである。
【０００２】
【従来の技術】
コンデンサマイクロホン（ＥＣＭ）は、音声などの空気振動を容量値の変化という電気信号に変換するための素子である。その出力信号は極めて微弱なものであり、これを増幅するための素子には、入力インピーダンスが高く、高ゲインが得られ、且つ低ノイズであるという特性が求められる。
【０００３】
斯かる要求に適切な素子として、接合型ＦＥＴ素子（Ｊ−ＦＥＴ）や、ＭＯＳ型ＦＥＴ素子等があげられる。このうちＪ−ＦＥＴ素子は、ＢＩＰ型ＩＣに集積化が容易である等の特徴を有している。（例えば、特開昭５８−１９７８８５号）。
【０００４】
図９にこの種のＪ−ＦＥＴ（Ｐチャネル型）装置を示した。まずＰ型の半導体基板１には、Ｎ型のエピタキシャル層２が積層され、この間には、Ｎ＋型の埋込層３が形成されている。この埋込層３を囲むようにＰ＋型の分離領域４がエピタキシャル層２表面から半導体基板１に貫通して形成され、島領域５を形成している。
【０００５】
また島領域５の表面には、Ｎ＋型のトップゲート領域６が形成され、このトップゲート領域６の下層には、Ｐ型のチャネル領域７が形成されている。前記チャネル領域の両端には、Ｐ＋型のソース領域８、Ｐ＋型のドレイン領域９が形成され、外側には高濃度のゲートコンタクト領域１０が形成されている。
【０００６】
更に、絶縁膜を介して、ソース電極１１Ｓ、ドレイン電極１１Ｄおよびゲート電極１１Ｇが形成されて、Ｐチャネル型のＪ−ＦＥＴとして構成される。ゲート領域にＰＮ接合が形成されているためここを逆バイアスし、空乏層の大小によりドレイン電流の制御を行っている。
【０００７】
また、集積化した場合は、他の島領域５には、Ｐ型のベース領域１２とＮ＋型のエミッタ領域１３及びＮ＋型のコレクタコンタクト領域１４を形成している。ＮＰＮトランジスタ等の素子は、Ｊ−ＦＥＴが受けた信号を処理する集積回路網を構成する。
【０００８】
【発明が解決しようとする課題】
しかしながら、斯かる素子をエレクトリックマイクコンデンサの信号増幅用途に用いるときは、半導体集積回路上に電極パッドよりも遙かに大きな面積の拡張電極１５を設けることを要求される場合がある。
【０００９】
この様な場合、絶縁膜１６を挟んで拡張電極１５とエピタキシャル層２とで形成される容量Ｃ１、およびエピタキシャル層２と基板１とで形成されるＰＮ接合容量Ｃ２とが寄生的に発生し、これらが基板バイアスした接地電位ＧＮＤに接続される。これらの容量値は数十ｐＦにも達し、決して無視できないレベルの値となる。
【００１０】
図１０に容量Ｃ１、Ｃ２を含めた回路図を示した。エレクトリックコンデンサマイクＥＣＭの一端がＪ−ＦＥＴ１７のゲート（入力端子）に接続され、Ｊ−ＦＥＴ１７のソースが接地され、ドレインが出力端子ＯＵＴに接続される。出力端子ＯＵＴは、同一基板上に形成されたＮＰＮトランジスタ等からなる集積回路網に接続される。そして、Ｊ−ＦＥＴ１７のゲートと接地電位ＧＮＤとの間に、上記した容量Ｃ１、Ｃ２が直列接続される。すると、エレクトリックコンデンサマイクＥＣＭから出力された信号が容量Ｃ１、Ｃ２を介して接地電位ＧＮＤに流出し（図示電流ｉ）、Ｊ−ＦＥＴ１７のゲートに印加される信号レベルが低下して、好ましい出力電圧が得られないという欠点があった。
【００１１】
【課題を解決するための手段】
本発明は前述の課題に鑑みて成され、一導電型の半導体基板と、前記基板の上に形成したエピタキシャル層と、前記エピタキシャル層を分離した島領域と、前記島領域の１つに形成した入力トランジスタと、前記半導体層の表面を被覆する絶縁膜と、前記入力トランジスタの入力端子に接続され前記絶縁膜の上に延在された拡張電極とを備え、
前記拡張電極下部の前記エピタキシャル層の比抵抗を１００〜５０００Ω・ｃｍにしたことを特徴とするものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。
【００１３】
図１は本発明の半導体装置を示す断面図である。電界効果トランジスタＪ−ＦＥＴとしてＮチャネル型の素子を形成し、更にはＮＰＮトランジスタと共に同一基板上に集積化したものである。
【００１４】
図中、符号２１はＰ型の単結晶シリコン半導体基板を示す。半導体基板２１の表面にはＮ＋埋め込み層２２を形成し、その上に形成したエピタキシャル層２３をＰ＋分離領域２４で接合分離して複数の島領域２５を形成する。島領域２５の１つには、Ｎ＋埋め込み層２２に重畳してＰ＋埋め込み層２６が設けられ、Ｐ＋埋め込み層２６は島領域２５の表面から拡散により形成したＰウェル領域２７と連結している。Ｐウェル領域２７の表面には、Ｎ型のチャネル領域２８とＰ＋型のトップゲート領域２９を設け、チャネルを構成するＮ型チャネル領域２８をエピタキシャル層２３表面から下方に埋め込んでいる。Ｐウェル領域２７がバックゲートとなる。
【００１５】
チャネル領域２８とトップゲート領域２９の端部に重畳して、ウェル領域２８の低濃度拡散表面を覆うように、Ｐ＋型のゲートコンタクト領域３０が形成される。更に、チャネル領域２８を貫通するようにして、Ｎ＋型のソース領域３１とドレイン領域３２とが形成される。このトランジスタは、ゲートに印加される電位に応じてチャネル領域２８内に空乏層を形成し、ソース・ドレイン間のチャネル電流を制御する。符号３３がソース電極、符号３４がドレイン電極、同じく符号３５がゲート電極である。
【００１６】
他方の島領域２５には、エピタキシャル層２３表面からＮ＋埋め込み層２２に達するコレクタ領域６０を形成し、該コレクタ領域６０表面にＰ型のベース領域３６を形成し、ベース領域３６の表面にＮ＋エミッタ領域３７を形成して、拡散によって形成したコレクタ領域６０をコレクタとするＮＰＮトランジスタとする。符号３８はＮ＋コレクタコンタクト領域である。また、符号３９はエミッタ電極、符号４０はベース電極、符号４１はコレクタ電極である。
【００１７】
これらの電極群は、対応する各拡散領域の表面にオーミック接触すると共に、エピタキシャル層２３表面を被覆するシリコン酸化膜４２の上を延在し、各回路素子間を接続して集積回路網を形成する。このうち、Ｊ−ＦＥＴのゲートに接続されるゲート電極３５は、酸化膜４２の上を拡張されて、例えば直径が１．０〜１．５ｍｍの円形パターンからなる拡張電極４３に連続する。拡張電極４３が、エレクトリックコンデンサマイクに接続される。
【００１８】
拡張電極４３の下部は、酸化膜４２を挟んでＰ＋分離領域２４で囲まれた島領域２５の一つが位置する。Ｎ＋埋め込み層２２は設けていない。また、回路素子を収納することもない。
【００１９】
基板２１には、電極４５によって分離領域を介して、及び裏面電極を介して接合分離用の接地電位ＧＮＤが与えられる。拡張電極４４下部の島領域２５は電位を印加しないフローティング状態で利用する構成としている。
【００２０】
そして、通常のバイポーラ型集積回路のＮＰＮトランジスタが要求するエピタキシャル層２３の比抵抗が５〜２０Ω・ｃｍであるのに対して、本発明ではこれを１００〜５０００Ω・ｃｍとする。その結果、拡張電極４３下部の島領域２５は設定した１００〜５０００Ω・ｃｍの半導体層となる。この値は、回路的には殆ど絶縁状態にしたのに等しい。また、例えば比抵抗が１０００Ω・ｃｍともなれば導電型を定義することが困難であり、表記ではＮ−型としているが、イントリシック（ｉ）型と称しても良い。あるいはＰ−型に反転していても何ら支障はない。
【００２１】
図２は、この半導体装置の全体像を示す平面図である。チップサイズが略２．５×３．０ｍｍ程度の半導体チップ５０のほぼ中央部分に、直径が１．０〜１．５ｍｍ程度の拡張電極４３が設けられており、拡張電極４３の一部が延在してＪ−ＦＥＴ素子５１のゲート電極３５に接続されている。半導体チップ５０の周辺部には、外部接続用のボンディングパッド５２が複数個配置されている。ボンディングパッド５２は、１辺が１００〜３００μｍの正方形を有する。他の回路素子、例えばＮＰＮトランジスタ、抵抗素子、容量素子などは、拡張電極４３を除いた領域に、拡張電極４３を取り囲むようにして配置されている。
【００２２】
図３に等価回路図を示した。エピタキシャル層２３を高比抵抗としたことによって、島領域２５が持つ直列抵抗が極めて大になる。また、基板２１との境界部に生じるであろう空乏層が極めて大きく拡大され、結局拡張電極４３と基板２１との間に形成される寄生容量Ｃ１の値が極めて小さくなる。空乏層が島領域２５全体を埋め尽くすほど拡大されれば、容量Ｃ１の値は最小になるし、そこまで到達できなければ、今度は直列抵抗の働きによって回路接続を殆ど遮断することが出来る。よって、拡張電極４３から基板２１への信号の漏れを防止できる。
【００２３】
尚、島領域２５とＰ＋分離領域２４とのＰＮ接合によっても容量Ｃ３が発生して、接地電位ＧＮＤとの間に接続されるものの、面積比で考慮すれば容量Ｃ３は無視し得る範囲内（容量Ｃ１の数十ｐＦに対して数ｍｐＦ）の容量値である。容量Ｃ３をも考慮するので有れば、少なくとも拡張電極４３を囲む分離領域２４表面には接地電極を配置しないパターン設計が望ましい。
【００２４】
尚、コレクタ領域６０は、エピタキシャル層２３を高比抵抗にした代わりに、ＮＰＮトランジスタのコレクタとして機能する不純物濃度とプロファイルを与えている。
【００２５】
また、Ｊ−ＦＥＴ素子を形成した島領域２５自体もフローティング状態で利用する構成とし、更にはエピタキシャル層２３の高比抵抗層を残す構成とした。これにより、Ｐ＋埋め込み層２７、Ｐ型ウェル領域２６、ゲートコンタクト領域３０など、ゲート電位が印加されるＰ型領域と島領域２５との接合に生じる空乏層を拡大して、接地電位ＧＮＤに対する寄生容量を小さくすることが出来る。これも、拡張電極４３から接地電位への漏れ電流を防止することに寄与する。
【００２６】
以下に本発明の製造方法を、図４〜図７を用いて説明する。
【００２７】
第１工程：図４（Ａ）参照
半導体基板２１を準備する。表面を熱酸化して酸化膜を形成し、ホトエッチング手法によって酸化膜に開口部分を形成する。該開口部分に露出する半導体基板２１表面に、アンチモン（Ｓｂ）を拡散してＮ＋型の埋め込み層２２を形成する。続いて、酸化膜を形成し直し、再度ホトエッチング手法によって酸化膜に開口部分を形成し、基板２１表面にボロン（Ｂ）をイオン注入してＰ＋型の埋込層２６および分離領域２４ａを形成する。
【００２８】
第２工程：図４（Ｂ）参照
続いて、前記イオン注入用の酸化膜マスクを取り除いた後、Ｎ型のエピタキシャル層２３を気相成長法によって形成する。膜厚は５〜１２μｍとし、比抵抗ρ＝１００〜５０００Ω・ｃｍとする。この様な高比抵抗は、例えば気相成長法によってエピタキシャル成長させるときに、不純物を供給しないノンドープ成長で形成する事により、得ることが出来る。
【００２９】
第３工程：図５（Ａ）参照
エピタキシャル層２３を形成した後、エピタキシャル層２３の表面にＳｉ酸化膜を形成し、その上にレジストマスクを形成する。レジストマスクの開口部を通してボロン（Ｂ、ＢＦ２）をイオン注入してＰ型のウェル領域２７を形成する。更に、レジストマスクを変更し、ＮＰＮトランジスタを形成すべき領域に燐（Ｐ）をイオン注してコレクタ領域６０を形成する。
【００３０】
第４工程：図５（Ｂ）参照
全体に１１００℃、１〜３時間程度の熱処理を与えて、イオン注入したＰ型のウェル領域２７とコレクタ領域６０を熱拡散する。
【００３１】
第５工程：図６（Ａ）参照
続いて、前記の熱処理によりエピタキシャル層２３表面に成長したＳｉ酸化膜の上にイオン注入用のレジストマスクを形成し、上側の分離領域２４ｂに対応する部分の開口部を介してＰ型の不純物、ここではボロンをイオン注入する。そして前記レジストマスクを除去した後、上側と下側の分離領域２４ａ、２４ｂが結合するまで、そしてＰ型埋め込み層２６とＰ型ウェル領域２７とが結合するまで、同じく１１００℃、１〜３時間程度の熱処理で拡散する。分離領域２４によって、エピタキシャル層２３が接合型電界効果トランジスタ（Ｊ−ＦＥＴ）等を形成すべき島領域２５に接合分離される。
【００３２】
第６工程：図６（Ｂ）参照
先の熱処理によってエピタキシャル層２３表面に成長したＳｉＯ２膜を除去した後、再度５００Å程度のＳｉＯ２膜を付け直す。ＳｉＯ２膜上にホトレジスト膜によりイオン注入用マスクを付け、ＮＰＮトランジスタのベース領域３６とゲートコンタクト領域３０に対応する部分を開口し、ここにベースの不純物であるボロンをイオン注入する。そしてレジストマスク除去の後、１１００℃、１〜２時間の熱処理によりベース拡散を行う。ベース領域３６とゲートコンタクト領域３０はＰ型ウェル領域２７よりは浅い拡散領域とし、ゲートコンタクト領域３０はＰ型ウェル領域２７とＮ型島領域２５とのＰＮ接合の上部を覆うようにして配置されている。即ち、ゲートコンタクト領域３０はＰ型ウェル領域２７の周辺部分を環状に取り囲んでいる。そして、再度イオン注入用マスクを付け直し、形成予定のエミッタ領域３７、ソース領域３１、ドレイン領域３２およびコレクタコンタクト領域３８に対応する部分を開口し、ここにＮ型の不純物であるヒ素またはリンをイオン注入する。
【００３３】
第７工程：図７（Ａ）参照
更に、レジストマスクを付け直して、チャネル領域２８に対応する部分のＳｉ酸化膜上に開口部６２を具備するマスク層６３を形成する。開口部６２の端は、ゲートコンタクト領域３０の上部に位置して、ウェル領域２７の表面及び環状に形成されたゲートコンタクト領域３０の内周端近傍の表面を露出する。そして、マスク層６３の開口部を通してＮ型の不純物であるヒ素またはリンを１×１０１２〜１０１３ａｔｏｍｓ／ｃｍ３でイオン注入し、チャネル領域２８を形成する。
【００３４】
マスク層６３をそのままに、開口部６２を通してＰ型の不純物であるＢ又はＢＦ２を１×１０１３〜１０１４ａｔｏｍｓ／ｃｍ３でイオン注入し、トップゲート領域２９を形成する。
【００３５】
その後前記イオン注入用マスクを取り除き、１０００℃、３０〜１時間のエミッタ拡散を行ってエミッタ領域３７、ソース領域３１、ドレイン領域３２を熱拡散すると共に、チャネル領域２８とトップゲート領域２９を熱拡散する。尚、エミッタ熱拡散の後にチャネル領域２８とトップゲート領域２９のイオン注入と熱処理を行っても良い。
【００３６】
第８工程：図７（Ｂ）参照
これらの熱処理によってエピタキシャル層２３表面に形成されたシリコン酸化膜６４に、一般的なホトエッチング手法によってコンタクト孔６５を形成する。拡張電極４３を形成すべき領域には、既に膜厚８０００〜２００００Åのシリコン酸化膜６４が形成されている。これらの酸化膜厚を更に厚くするためにＣＶＤ酸化膜、ＳｉＮ膜等を形成しても良い。
【００３７】
そして、全面にアルミニウム材料をスパッタあるいは蒸着手法によって膜厚１．０〜３．０μｍ膜厚に形成し、一般的なホトエッチング手法によってホトエッチングすることにより、ソース電極３３、ドレイン電極３４、ゲート電極３５、エミッタ電極３９、ベース電極４０、コレクタ電極４１、接地電極４５、及び拡張電極４３を形成して、図１の構成を得る。
【００３８】
図８は、製造方法の第２の実施形態を示す断面図である。先の製造方法は、コレクタ領域６０をエピタキシャル層２３の表面から拡散したが、この例では基板２１表面からとエピタキシャル層２３表面からと両方から拡散して結合した例である。
【００３９】
すなわち図８（Ａ）を参照して、Ｐ型基板２１を準備し、基板２１表面に選択マスクを形成し、ＮＰＮトランジスタを形成すべき領域に選択的にＮ型不純物（砒素、アンチモン等）をイオン注入し、これを熱拡散することによってコレクタ埋め込み層６１を形成する。
【００４０】
その後、図４（Ａ）〜図６（Ａ）までの工程と同様の工程を経ることにより、図８（Ｂ）に示したように、コレクタ領域６０とコレクタ埋め込み層６１とを結合させてコレクタ層を形成した構造を得ることが出来る。この後は図６（Ｂ）〜図７（Ｂ）と同様の工程を施す。上下方向からの拡散を用いるので、熱処理を短くすることが可能である。
【００４１】
上記の実施例は、Ｊ−ＦＥＴとしてＮチャネル型を例にしたが、Ｐチャネル型Ｊ−ＦＥＴを形成することも可能である。また、入力トランジスタとしてＪ−ＦＥＴを例にしたが、Ｎチャネル、Ｐチャネル型のＭＯＳＦＥＴ素子を用いたものでも良い。
【００４２】
【発明の効果】
本発明によれば、エピタキシャル層２３の比抵抗を増大することによって、拡張電極４３と基板２１（接地電位）とを結合する寄生容量の値を小さなものとし、これによって拡張電極４３に印加された信号電流が漏れるのを防止できる利点を有する。
【００４３】
また、高比抵抗とした代わりに、Ｎ型のコレクタ層６０を形成する事により、ＮＰＮトランジスタをも共存できる利点を有する。
【図面の簡単な説明】
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明する為の平面図である。
【図３】本発明を説明するための回路図である。
【図４】本発明の製造方法を説明する為の断面図である。
【図５】本発明の製造方法を説明する為の断面図である。
【図６】本発明の製造方法を説明する為の断面図である。
【図７】本発明の製造方法を説明する為の断面図である。
【図８】本発明の製造方法を説明する為の断面図である。
【図９】従来例を説明するための断面図である。
【図１０】従来例を説明するための回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003634660.tif 000009
【図９】
0003634660.tif 000010
【図１０】
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