(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたソース/ドレインと、
前記半導体基板上に形成された絶縁層に形成され、前記ソース/ドレインの一部を露出させるコンタクトホールと、
前記コンタクトホールによって露出された前記ソース／ドレインの一部の表面に形成されたシリサイド層とを具備し、
前記ソース/ドレインと前記半導体基板との界面に前記コンタクトホールを通して形成された、前記ソース／ドレインより不純物濃度が高い第１不純物層と、前記第１不純物層と前記コンタクトホールの底面との間に前記コンタクトホールを通して形成された、前記ソース／ドレインより不純物濃度が高い第２不純物層とのうち少なくともいずれかを有することを特徴とする半導体装置。
【請求項２】
前記半導体基板は、単結晶シリコン層、多結晶シリコン層及び非晶質シリコン層のうちのいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板はＮ型であり、前記ソース/ドレインはＰ+型であり、前記第１不純物層は前記ソース/ドレインと同一な導電型の不純物が１×１０14〜１×１０16イオン/cm2程度の濃度でドーピングされていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１導電型の半導体基板に第２導電型のソース/ドレインを形成する工程と、
前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層をエッチングして前記ソース/ドレインの少なくともいずれかの一部を露出させるコンタクトホールを形成する工程と、
前記コンタクトホールを通して、前記ソース/ドレインと半導体基板との界面部位及び/又は前記界面部位とコンタクトホールの底面との間に、それぞれの投射範囲(Rp)を有する第２導電型の不純物層を形成する工程と、
前記コンタクトホールによって露出された前記ソース/ドレインの一部の表面にシリサイド層を形成する工程と、
前記結果物上に導電物質を蒸着した後、パタニングすることにより、前記ソース/ドレインと接触する配線層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板に不純物イオンを注入して第２導電型のソース/ドレインを形成する工程と、
前記半導体基板上に絶縁層を形成する工程と、
前記絶縁層をエッチングして前記ソース/ドレインを露出させるコンタクトホールを形成する工程と、
前記コンタクトホールによって露出された前記ソース/ドレインの上にシリサイド層を形成する工程と、
前記コンタクトホールを通して、前記ソース/ドレインと半導体基板との界面部位及び/又は前記界面部位とコンタクトホールの底面との間に、それぞれの投射範囲(Rp)を有する前記ソース／ドレインより不純物濃度が高い第２導電型の不純物層を形成する工程と、
前記結果物上に導電物質を蒸着した後、パタニングすることにより、前記ソース/ドレインと接触する配線層を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板は、単結晶シリコン層、多結晶シリコン層及び非晶質シリコン層のうちいずれかであることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板はＮ型であり、前記ソース/ドレインはＰ+型であり、前記不純物層はＢＦ2又はＢを１×１０14〜１×１０16イオン/cm2程度の濃度でイオン注入することにより形成されることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項８】
第１導電型半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁にスペーサを形成する工程と、
前記スペーサをマスクとして用いて前記半導体基板内に第２導電型不純物をドーピングすることによって、前記半導体基板内に第１深さの投射範囲(Rp)有する第２導電型ソース／ドレインを形成する工程と、
前記ゲート電極上で延びて前記ソース／ドレインを覆う絶縁層を形成する工程と、
前記ソース／ドレインのうち少なくとも何れか１つの一部分を露出させるように、前記絶縁層内にコンタクトホールを形成する工程と、
前記コンタクトホールによって露出された前記ソース／ドレインのうち少なくとも何れか１つに第２導電型不純物をドーピングすることによって、前記第１深さより深い第２深さの投射範囲(Rp)を有する第２導電型不純物層を形成する工程と、
前記コンタクトホールによって露出された前記ソース/ドレインのうち少なくとも何れか１つにシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記不純物層を、前記ソース／ドレインのうち少なくとも何れか１つと前記半導体基板間の界面と、前記ソース／ドレインのうち少なくとも何れか１つの表面との間に投射範囲(Rp)を有するように形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記不純物層を、前記ソース／ドレインのうち少なくとも何れか１つと前記半導体基板間の界面部位に重畳されるように形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記ソース／ドレインを形成する工程は、第２導電型不純物を第１エネルギーレベルに注入する工程を含み、
前記第２深さの投射範囲(Rp)を有する第２導電型不純物層を形成する工程は、前記第１エネルギーレベルより高い第２エネルギーレベルで第２導電型不純物を注入する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
第１導電型半導体基板上にゲート電極を形成する工程と、
前記ゲート電極の側壁にスペーサを形成する工程と、
前記スペーサをマスクとして用いて前記半導体基板内に第２導電型不純物をドーピングすることによって、前記半導体基板内に第１の深さの投射範囲(Rp)を有する接合領域を前記ゲート電極両側に形成する工程と、
前記ゲート電極上で延びて前記接合領域を覆う絶縁層を形成する工程と、
前記接合領域のうち少なくとも何れか１つの一部分を露出させるように、前記絶縁層内にコンタクトホールを形成する工程と、
前記コンタクトホールによって露出された前記ゲート電極両側の前記接合領域のうち少なくとも何れか１つに第２導電型不純物をドーピングすることによって、前記第１深さより深い第２深さの投射範囲(Rp)を有する第２導電型不純物層を形成する工程と、
前記コンタクトホールによって露出された前記ゲート電極両側の接合領域のうち少なくとも何れか１つにシリサイド層を形成する工程とを含み、
前記不純物層と前記接合領域とがソース／ドレインを構成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特にコンタクト部位から発生する漏れ電流及びコンタクト抵抗の増加を防止できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化されるに伴い、迅速な動作速度を要する素子が引き続き開発されつつある。特に、ＳＲＡＭ又は論理素子等の迅速な動作速度を要する素子においては、ゲートとソース/ドレインの面抵抗とコンタクト抵抗を下げるために、比抵抗の低い物質として金属とシリコンとの熱処理化合物であるシリサイドを用いる傾向がある。特に、フォトエッチング工程が要らないセリサイド(Self Aligned Silicide:salicide)が広く用いられている。
【０００３】
図１Ａ乃至図１Ｄは、従来のセリサイド工程を用いた半導体装置の製造方法を説明するために示した断面図である。
図１Ａを参照すると、まず半導体基板２の活性領域にゲート絶縁膜４を介してポリシリコンゲート電極６を形成した後、前記結果物上に絶縁物質を蒸着する。次に、異方性エッチングを行い、前記ゲート電極６の側壁にスぺーサ８を形成する。次いで、前記スぺーサ８及びゲート電極６をイオン注入マスクとして前記半導体基板に不純物イオンを注入することにより、半導体基板２にソース/ドレイン１０を形成する。
【０００４】
図１Ｂを参照すると、ソース/ドレイン１０の形成された結果物の全面にチタン(Ti)又はコバルト(Co)のような耐火性の金属１２を蒸着する。
図１Ｃを参照すると、前記耐火性の金属１２を熱処理して、チタンシリサイド又はコバルトシリサイドのような前記耐火性の金属とシリコンとの熱処理化合物のシリサイド１２ａ,１２ｂを形成する。この際、シリサイドはシリコン成分があるところのみに形成されるので、ソース/ドレイン１０の上部とゲート電極６の上部のみにシリサイド１２ａ,１２ｂが形成される。その後、未反応の耐火性の金属を取り除くと、ゲート電極とソース/ドレインの上部のみにシリサイドが形成されるので、フォトエッチング工程を追加せず所望の場所のみにシリサイドを形成することができる。
【０００５】
前記ゲート電極６の上部のシリサイド１２ａはゲート電極の面抵抗を減少させる役割を果たし、ソース/ドレイン１０の表面に形成されたシリサイド１２ｂは前記ソース/ドレインと配線層との接触抵抗を減少させる役割を果たす。
図１Ｄを参照すると、結果物上に平坦化された層間絶縁膜１４を形成した後、フォトエッチング工程を行い、前記層間絶縁膜にゲート電極又はソース/ドレインと上部導電層を接続させるためのコンタクトホールを形成し、後続工程を通常の方法により施す。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のセリサイド工程を用いる場合には、後続の熱工程で多くの制約を受けるようになる。すなわち、シリサイデーション工程の後に熱工程が過度に行われると、次のような問題が発生する。
第１に、図２に示したように、ソース/ドレイン１０と障壁層１６、又は障壁層１６の無い場合には配線層１８が接触するコンタクト部位で、シリサイドの凝集現象又は侵食現象が発生し、ソース/ドレイン１０と基板２との界面部位が侵害される現象が発生する(参照符号'Ａ')。このようにソース/ドレイン領域と半導体基板との界面における侵害現象は、接合漏れ電流を招き、過度の漏れ電流は製品の電力消耗を増加させると共に信頼性を落とす要因となる。
【０００７】
第２に、通常、シリサイドはシリサイデーション過程のみならず後続の熱処理工程の間に基板から多量の不純物を吸収するようになる。特に、多量のホウ素を吸収するので、配線層とＰ型の不純物が高濃度でドーピングされているソース/ドレインとの界面では、シリサイドのホウ素の吸収によりホウ素の濃度が落ちてコンタクト抵抗が増加する結果を招く。このようなコンタクト抵抗の増加は製品の動作速度を低下させる主要因となる。
【０００８】
前述した２つの問題点はメモリ素子の製造工程と同様に、配線層の形成後に熱処理工程を伴うキャパシタの製造工程において特に著しく現れる。
本発明は、前記のような問題点を解決するために案出されたものであり、接合漏れ電流及び接触抵抗の増加の問題を同時に解決できる構造の半導体装置を提供するにその目的がある。
【０００９】
叉、本発明の他の目的は前記半導体装置の好適な製造方法を提供するにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板に形成されたソース/ドレインと、前記半導体基板上に形成された絶縁層に形成され、前記ソース/ドレインの一部を露出させるコンタクトホールと、前記コンタクトホールによって露出された前記ソース／ドレインの一部の表面に形成されたシリサイド層とを具備し、前記ソース/ドレインと前記半導体基板との界面に前記コンタクトホールを通して形成された、前記ソース／ドレインより不純物濃度が高い第１不純物層と、前記第１不純物層と前記コンタクトホールの底面との間に前記コンタクトホールを通して形成された、前記ソース／ドレインより不純物濃度が高い第２不純物層とのうち少なくともいずれかを有することを特徴とする。
【００１１】
ここで、前記半導体基板は、単結晶シリコン層、多結晶シリコン層及び非晶質シリコン層のうちのいずれかである。また、前記半導体基板はＮ型であり、前記ソース/ドレインはＰ+型であり、前記第１不純物層は前記ソース/ドレインと同一な導電型の不純物が１×１０14〜１×１０16イオン/cm2程度の濃度でドーピングされている。
【００１２】
前記他の目的を達成するために、本発明による半導体装置の製造方法は、第１導電型の半導体基板に第２導電型のソース/ドレインを形成する工程と、前記半導体基板上に絶縁層を形成する工程と、前記絶縁層をエッチングして前記ソース/ドレインを露出させるコンタクトホールを形成する工程と、前記コンタクトホールを通して、前記ソース/ドレインと半導体基板との界面部位及び/又は前記界面部位とコンタクトホールの底面との間に、それぞれ投射範囲(Rp)を有する第２導電型の不純物層を形成する工程と、前記コンタクトホールによって露出された前記ソース/ドレイン上にシリサイド層を形成する工程と、前記結果物上に導電物質を蒸着した後、パタニングすることにより、前記ソース/ドレインと接触する配線層を形成する工程とを具備することを特徴とする。
【００１３】
又、第１導電型の半導体基板に不純物イオンを注入して第２導電型のソース/ドレインを形成する工程と、前記半導体基板上に絶縁層を形成する工程と、前記絶縁層をエッチングして前記ソース/ドレインを露出させるコンタクトホールを形成する工程と、前記コンタクトホールによって露出された前記ソース/ドレインの上にシリサイド層を形成する工程と、前記コンタクトホールを通して、前記ソース/ドレインと半導体基板との界面部位及び/又は前記界面部位とコンタクトホールの底面との間に、それぞれ投射範囲(Rp)を有する前記ソース／ドレインより不純物濃度が高い第２導電型の不純物層を形成する工程と、前記結果物上に導電物質を蒸着した後、パタニングすることにより、前記ソース/ドレインと接触する配線層を形成する工程とを具備することを特徴とする。
【００１４】
ここで、前記半導体基板は、単結晶シリコン層、多結晶シリコン層及び非晶質シリコン層のうちいずれかである。また、前記半導体基板はＮ型であり、前記ソース/ドレインはＰ+型であり、前記不純物層はＢＦ2又はＢを１×１０14〜１×１０16イオン/cm2程度の濃度でイオン注入することにより形成される。
又、第１導電型半導体基板上にゲート電極を形成する工程と、前記ゲート電極の側壁にスペーサを形成する工程と、前記スペーサをマスクとして用いて前記半導体基板内に第２導電型不純物をドーピングすることによって、前記半導体基板内に第１深さの投射範囲(Rp)有する第２導電型ソース／ドレインを形成する工程と、前記ゲート電極上で延びて前記ソース／ドレインを覆う絶縁層を形成する工程と、前記ソース／ドレインのうち少なくとも何れか１つの一部分を露出させるように、前記絶縁層内にコンタクトホールを形成する工程と、前記コンタクトホールによって露出された前記ソース／ドレインのうち少なくとも何れか１つに第２導電型不純物をドーピングすることによって、前記第１深さより深い第２深さの投射範囲(Rp)を有する第２導電型不純物層を形成する工程と、前記コンタクトホールによって露出された前記ソース/ドレインのうち少なくとも何れか１つにシリサイド層を形成する工程とを含むことを特徴とする。
ここで、前記不純物層を、前記ソース／ドレインのうち少なくとも何れか１つと前記半導体基板間の界面と、前記ソース／ドレインのうち少なくとも何れか１つの表面との間に投射範囲(Rp)を有するように形成する。また、前記不純物層を、前記ソース／ドレインのうち少なくとも何れか１つと前記半導体基板間の界面部位に重畳されるように形成する。また、前記ソース／ドレインを形成する工程は、第２導電型不純物を第１エネルギーレベルに注入する工程を含み、前記第２深さの投射範囲(Rp)を有する第２導電型不純物層を形成する工程は、前記第１エネルギーレベルより高い第２エネルギーレベルで第２導電型不純物を注入する工程を含む。
又、第１導電型半導体基板上にゲート電極を形成する工程と、前記ゲート電極の側壁にスペーサを形成する工程と、前記スペーサをマスクとして用いて前記半導体基板内に第２導電型不純物をドーピングすることによって、前記半導体基板内に第１の深さの投射範囲(Rp)を有する接合領域を前記ゲート電極両側に形成する工程と、前記ゲート電極上で延びて前記接合領域を覆う絶縁層を形成する工程と、前記接合領域のうち少なくとも何れか１つの一部分を露出させるように、前記絶縁層内にコンタクトホールを形成する工程と、前記コンタクトホールによって露出された前記ゲート電極両側の前記接合領域のうち少なくとも何れか１つに第２導電型不純物をドーピングすることによって、前記第１深さより深い第２深さの投射範囲(Rp)を有する第２導電型不純物層を形成する工程と、前記コンタクトホールによって露出された前記ゲート電極両側の接合領域のうち少なくとも何れか１つにシリサイド層を形成する工程とを含み、前記不純物層と前記接合領域とがソース／ドレインを構成することを特徴とする。
【００１５】
本発明によると、ソース／ドレインと半導体基板との界面部位に前記ソース／ドレインを取り囲む前記ソース／ドレインより不純物濃度が高い不純物層が形成されているため、熱処理によりシリサイド又は配線金属の凝集現象又は蚕食現象が発生しても、ソース／ドレインと半導体基板との界面が侵害されることを防止できるので、漏れ電流が防止できる。かつ、接合層とコンタクトホールの底面との間に形成された前記ソース／ドレインより不純物濃度が高い不純物層により、シリサイドが基板から不純物を吸収することにより発生するコンタクト抵抗の増加を防止することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を添付した図面に基づき詳細に説明する。
図３Ａ乃至図３Ｃは、本実施の形態による半導体装置の製造方法を説明するための断面図である。
図３Ａを参照すると、通常の製造工程を適用して半導体基板２２の活性領域にゲート電極(図示せず)とソース/ドレイン２４を具備するトランジスタを形成した後、その結果物上に前記トランジスタを他の導電層と絶縁させるための層間絶縁層２６を形成する。次いで、ソース/ドレイン２４上の前記層間絶縁層２６をエッチングして前記ソース/ドレイン２４と上部導電層(図示せず)とを連結するためのコンタクトホール２８を形成する。
【００１７】
次に、前記コンタクトホール２８を通して前記半導体基板２２にソース/ドレイン２４の導電型と同一な導電型の不純物イオンを１次注入して、第１不純物層３０ａを形成する。この際、前記不純物イオンの注入時にソース/ドレイン２４と半導体基板２２との界面又はその下に不純物イオンの投射範囲(Ｒｐ)が位置するように注入エネルギーを適切に調節する。即ち、通常の高集積回路(ＶＬＳＩ)のソース/ドレインの接合深さ(ｔ1)が0.1μm〜1.0μm程度なので、前記イオン注入時に注入エネルギーを適切に調節することにより、ソース/ドレイン２４と基板２２との界面部位の不純物の濃度を高め、ソース/ドレインの接合深さを長くする。例えば、前記ソース/ドレイン２４がＰ型の不純物にてドーピングされていれば、Ｐ型の不純物のＢＦ2又はＢを１×１０14〜１×１０16イオン/cm2程度のドーズ及び６０ＫｅＶ程度のエネルギーで注入する。
【００１８】
次に、前記コンタクトホール２８を通して第１不純物層３０ａとコンタクトホール２８の底面との間に不純物イオンの投射範囲(Ｒｐ)が位置するように、３０ＫｅＶ程度のエネルギーで２次不純物イオンを注入して、第２不純物層３０ｂを形成する。参照符号'ｔ2'は第２不純物層３０ｂの深さのことを示す。
前記１次及び２次イオン注入工程の順番は交代しても良く、次の段階で説明されるシリサイデーション工程の後に行っても差し支えない。このようにシリサイデーション工程の後に第１及び第２不純物層を形成するためのイオン注入を行う場合には、注入される不純物がソース/ドレイン２４の表面に形成されたシリサイド層を通過して適切なＲｐ値を有するように注入エネルギーを調節しなければならない。
【００１９】
図３Ｂを参照すると、シリサイドを形成するために、結果物上に耐火性の金属、例えばチタン(Ｔｉ)を５００オングストローム以内の厚みで蒸着した後、熱処理を通して基板のシリコン(Ｓｉ)とチタン(Ｔｉ)の熱処理化合物であるチタンシリサイド(ＴｉＳｉ2)３２を形成する。そして、反応せず残留するチタンを硫酸にてストリップする。この際、シリサイデーションにより消耗されるシリコンの厚みは５００オングストローム程度であり、前記第２不純物層３０ｂのＲｐがコンタクトホールの底面と第１不純物層３０ａとの間に位置するように適切に調節されている。従って、シリサイドが基板から不純物を吸収することにより発生するコンタクト抵抗の増加を防止することができる。
【００２０】
図３Ｃを参照すると、シリサイドの形成された結果物上に基板と配線層との相互拡散等の反応を防止するための障壁物質、例えばチタンナイトライド(ＴｉＮ)を５００オングストローム程度の厚みで蒸着して障壁層３４を形成する。次に、配線金属、例えばタングステン(Ｗ)又はアルミニウム(Ａｌ)を蒸着して熱処理した後、パタニングすることにより配線層３６を形成する。
【００２１】
図示したように、後続熱処理によりシリサイド又は配線金属の凝集現象又は侵食現象が発生しても、第１不純物層３０ａと第２不純物層３０ｂとが適切な位置に形成されているため、ソース/ドレインと半導体基板との界面部位が侵害されることを防止できる(参照符号'Ｂ')。
本発明は前記実施例に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明らかである。
【００２２】
【発明の効果】
以上、本発明によると、ソース／ドレインと半導体基板との界面部位に、コンタクトホールを通して前記ソース／ドレインを取り囲むように第１不純物層が形成されているため、シリサイドの形成後に熱処理によりシリサイド又は配線金属の凝集現象又は蚕食現象が発生しても、接合が侵害される現象を防止できる。よって、漏れ電流を防止することができる。
【００２３】
また、前記第１不純物層とコンタクトホールの底面との間にコンタクトホールを通して形成された前記ソース／ドレインより不純物濃度が高い第２不純物層３０ｂにより、シリサイドが基板から不純物を吸収することにより発生するコンタクト抵抗の増加を防止することができる。
【図面の簡単な説明】
【図１Ａ】 従来のセリサイド工程を用いた半導体装置の製造方法を説明するために示した断面図である。
【図１Ｂ】 従来のセリサイド工程を用いた半導体装置の製造方法を説明するために示した断面図である。
【図１Ｃ】 従来のセリサイド工程を用いた半導体装置の製造方法を説明するために示した断面図である。
【図１Ｄ】 従来のセリサイド工程を用いた半導体装置の製造方法を説明するために示した断面図である。
【図２】シリサイド又は配線層の凝集現象又は蚕食現象によりソース/ドレインと基板との界面部位で侵害現象が発生したことを示す断面図である。
【図３Ａ】本実施の形態による半導体装置の製造方法を説明するための断面図である。
【図３Ｂ】本実施の形態による半導体装置の製造方法を説明するための断面図である。
【図３Ｃ】本実施の形態による半導体装置の製造方法を説明するための断面図である。
【符号の説明】
２２  半導体基板
２４  ソース/ドレイン
２６  層間絶縁層
２８  コンタクトホール
３０ａ  第１不純物層
３０ｂ  第２不純物層
３２  チタンシリサイド
３４  障壁層
３６  配線層
【図１Ａ】
0003686220.tif 000002
【図１Ｂ】
0003686220.tif 000003
【図１Ｃ】
0003686220.tif 000004
【図１Ｄ】
0003686220.tif 000005
【図２】
0003686220.tif 000006
【図３Ａ】
0003686220.tif 000007
【図３Ｂ】
0003686220.tif 000008
【図３Ｃ】
0003686220.tif 000009