(57)【特許請求の範囲】
【請求項１】
複数の画像サイズのうちの一つ及び複数のフレームレートのうちの一つを持つ順次または飛び越し走査構造の画像信号を記憶可能なフレームメモリと、
上記フレームメモリからの画像信号の読み出し及び書き込みを制御し、これにより画像信号のフレームレートを制御するフレームレート制御回路と、
上記画像信号の画像サイズを変換する変換フィルタとを備え、
上記変換フィルタが、
上記フレームメモリから読み出された画像信号が入力される入力端子と、
変換された画像信号を出力する出力端子と、
水平画素数を変換する水平フィルタバンクと、
１フィールドまたは１フレームあたりのライン数を変換する垂直フィルタバンクと、
上記入力端子の信号又は上記垂直フィルタバンクの出力を選択して上記水平フィルタバンクの入力に導き、上記入力端子の信号又は上記水平フィルタバンクの出力を選択して上記垂直フィルタバンクの入力に導き、上記水平フィルタバンクの出力、上記垂直フィルタバンクの出力、又は上記入力端子の信号を選択して上記出力端子に導くスイッチと、
フォーマット情報に応じて選択信号を発生し、フォーマット情報に応じて所望の画像サイズへの変換を行わせるよう上記スイッチを制御する選択信号生成回路とを備える
ことを特徴とするフォーマット変換回路。
【請求項２】
ブロック形式に配列されたマルチフォーマット画像信号を入力としこれを記憶可能なメモリと、
上記マルチフォーマット画像信号をラスタ配列に並び替えるとともにフレームレートの制御を行うフレームレート制御回路と、
上記画像信号の画像サイズを変換する変換フィルタと、
フレームの繰り返しおよびフィールドへの分離からなるフレームレート制御と、ブロック配列からラスタ配列への画像信号の並び替えを同一のメモリにて行うフレームレート制御回路と
を備えたことを特徴とするフォーマット変換回路。
【請求項３】
メモリおよびフレームレート制御回路を用いてフレームレートを調節した後、変換フィルタにより画像サイズを変換するように構成したことを特徴とする請求項１又は２に記載のフォーマット変換回路。
【請求項４】
フレームレートの調節として直前のフレームを繰り返し提示するように構成したことを特徴とする請求項３に記載のフォーマット変換回路。
【請求項５】
フレームレートの調節として当該フレームをフィールドに分離して提示するように構成したことを特徴とする請求項３に記載のフォーマット変換回路。
【請求項６】
フレームレート２４Ｈｚの順次走査フォーマットの画像信号をフレームレート３０Ｈｚの飛び越し走査方式の画像信号に変換するフォーマット変換回路であって、フレームレートの調節として、フレーム書込み動作１回に対して２回または３回ずつ繰り返してフィールド読出し動作を行うことにより、直前のフレームの繰り返しと当該フレームのフィールドへの分離とを組み合わせて提示するように構成したことを特徴とする請求項３に記載のフォーマット変換回路。
【請求項７】
請求項１〜６のいずれかに記載のフォーマット変換回路を備えたことを特徴とするテレビジョン受像機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数の画像フォーマットで放送を行う次世代のデジタルテレビ放送信号やそれに類するパッケージメディア等の画像信号を受信して表示するテレビジョン受像機、ならびに該受像機に用いられるフォーマット変換回路の構成方法に関する。
【０００２】
【従来の技術】
従来のテレビ放送方式としては、ＮＴＳＣ方式やＰＡＬ、ＳＥＣＡＭ方式があり、地上波、ケーブル、衛星等を使用した放送が現在まで行われている。これらの放送はいずれも放送信号の規格、すなわちフォーマットが単一であり、例えば日本や米国で採用されているＮＴＳＣ方式は走査線数５２５本、フレームレート２９．９７Ｈｚの飛び越し走査と規定されている。そのため受像機の製造は比較的容易であり、従って装置を安価に製造することができた。
【０００３】
一方、近年では画像圧縮技術の進歩に伴いこれらの技術をテレビ放送に適用しようとする動きがあり、国際標準規格であるＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ）２方式の使用が計画されている。このＭＰＥＧ２方式は自由度の高い圧縮方式であるため、様々なフォーマットの画像信号を取り扱うことができる。たとえば米国で予定されているＭＰＥＧ２方式を使用したＡＴＶ放送では、走査線数７５０本または１１２５本、フレームレート２３．９８または２４、２９．９７、３０、５９．９４、６０Ｈｚ、走査方式は飛び越しまたは順次の各方式を組み合わせた多数の画像フォーマットが採用される見込みである。これは、放送素材をそれに最も適した画像フォーマットで送出できるという意味をもっており、例えば映画素材は走査線数１１２５本、フレームレート２４Ｈｚの順次走査、アニメーションやコンピュータグラフィックス等では走査線数７５０本、フレームレート６０Ｈｚの順次走査、カメラ撮影素材は走査線数１１２５本、フレームレート３０Ｈｚの飛び越し走査方式で送出するということなどが想定される。
【０００４】
【発明が解決しようとする課題】
上記のように従来のテレビジョン受像機では、放送信号の規格すなわちフォーマットが単一であるので、マルチフォーマット画像による放送やそれに類するパッケージメディア等の画像信号を受信して表示する機能は備えていない。また受像機が、それぞれの画像フォーマットに合致したサイズやフレームレート等で表示を行うオートスキャンモニタを備えた場合であっても、一般にこの様なモニタは高価で、また画面サイズの大きなものは製造しにくいと言う欠点があり、テレビジョン受像機として使用するのは困難である。さらに、低フレームレートの画像信号はそのまま表示するとフリッカが発生しやすいと言う問題があり、明るい場所で使用されることの多いテレビジョン受像機では表示に適さないと言う問題があった。
【０００５】
この発明は上述のような問題を解決するためになされたもので、第１の目的は、マルチフォーマット画像信号の素材の特徴を損なわずにテレビジョン受像機での表示に適した信号に変換するフォーマット変換回路を得ることにある。
【０００６】
また、第２の目的は、マルチフォーマット画像による放送を行う次世代のテレビ放送やそれに類するパッケージメディア等の画像信号を受信して表示するテレビジョン受像機において、安価で製造の容易なテレビジョン受像機を得ることにある。
【０００７】
また、第３の目的は、テレビジョン受像機中で使用するメモリの量を削減し、安価な受像機の提供を支持することにある。
【０００８】
【課題を解決するための手段】
この発明に係るフォーマット変換回路においては、マルチフォーマット画像信号のフレームレートを変更するメモリを設けるとともに、画像サイズを変換する変換フィルタを設けたものである。
【０００９】
また、ブロック形式に配列されたマルチフォーマット画像信号を記憶するメモリを設けるとともに、このマルチフォーマット画像信号のラスタ配列への並び替えおよびフレームレートの制御を行うフレームレート制御回路と、画像サイズを変換する変換フィルタを設けたものである。
【００１０】
さらに、同一のメモリに対してフレームの繰り返しおよびフィールドへの分離からなるフレームレート制御を行うとともに、画像信号のブロック配列からラスタ配列への並び替えを行うフレームレート制御回路を設けたものである。
【００１１】
また、メモリおよびフレームレート制御回路を用いてフレームレートを調節し、次に変換フィルタにより画像サイズを変換するように構成したものである。
【００１２】
さらに、直前のフレームを繰り返し提示するようにフレームレート制御回路を構成したものである。
【００１３】
また、当該フレームをフィールドに分離して提示するようにフレームレート制御回路を構成したものである。
【００１４】
さらに、直前のフレームの繰り返しと当該フレームのフィールドへの分離とを組み合わせて提示するようにフレームレート制御回路を構成したものである。
【００１５】
また、上記したフォーマット変換回路を備えるようにテレビジョン受信機を構成したものである。
【００１６】
【発明の実施の形態】
この発明の実施の形態であるテレビジョン受像機においては、マルチフォーマット画像信号が一旦メモリに蓄えられ、フレームレート制御回路および変換フィルタがそのマルチフォーマット画像信号を単一フォーマットの画像信号に変換するように働く。
【００１７】
さらに、画像信号のブロック配列からラスタ配列への並び替えをフレームレートの制御と同時に行うため、必要なメモリ量を削減するように働く。
【００１８】
また、異なるフレームレート制御と、画像信号のブロック配列からラスタ配列への並び替えを同一のメモリで行うので、必要なメモリ量を削減するように働く。
【００１９】
さらに、画像信号のフォーマットを変換する際、この発明の方法によれば入力画像信号の画質を損なうことなく、また使用するメモリ量も少なくなるように働く。
【００２０】
また、フレームレートの調節として直前のフレームを繰り返し提示することで、入力画像信号の画質を損なうことなくテレビジョン受像機での表示に適した信号に変換するように働く。
【００２１】
また、フレームレートの調節として当該フレームをフィールドに分離して提示することで、入力画像信号の画質を損なうことなくテレビジョン受像機での表示に適した信号に変換するように働く。
【００２２】
また、直前のフレームの繰り返しと当該フレームのフィールドへの分離とを組み合わせて提示することで、入力画像信号の画質を損なうことなくテレビジョン受像機での表示に適した信号に変換するように働く。
【００２３】
また、上記したフォーマット変換回路を備え、マルチフォーマット画像信号を単一フォーマットの画像信号に変換し表示するように働く。
【００２４】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態１．
図１はこの発明の実施の形態１であるテレビジョン受像機のブロック図である。図において、１はアンテナ等で捕捉したテレビジョン信号が入力される入力端子、２は入力端子１の信号から視聴者の所望するチャンネル信号を同調して取り出すチューナ、３はチューナ２の出力信号を復調するデモジュレータで、ＭＰＥＧ２のシステムレベルの多重化ビットストリームが取り出される。４はこの多重化ビットストリームから多重されているビデオストリームやオーディオストリーム、付加情報のストリーム等を分離するデマルチプレクサで、ここではビデオストリームを分離してビデオデコーダ５に出力する。５はこの画像ビットストリームから原画像信号を復元するビデオデコーダ、６はビデオデコーダ５の出力であるマルチフォーマット画像信号の１フレーム分の信号を記憶可能な容量を持つフレームメモリ、７はビデオデコーダ５および後述する同期信号生成回路１１から同期情報を受け取りフレームメモリ６の書き込みと読み出しを制御するフレームレート制御回路、８はフレームメモリ６から読み出された画像信号の画像サイズを変換する変換フィルタで、上記フレームメモリ６とフレームレート制御回路７、変換フィルタ８でフォーマット変換回路を構成する。９は変換フィルタ８の出力をアナログ信号に変換するＤ／Ａコンバータ、１０はＤ／Ａコンバータ９の出力が表示されるモニタ、１１はビデオデコーダ５から出力画像信号のフォーマットに関する情報を受け取りモニタ表示用の同期信号を新たに生成してモニタ１１およびフレームレート制御回路７に供給する同期信号生成回路である。
【００２５】
また、図２は図１における変換フィルタ８の構成を示すブロック図であり、図において、８０１はフレームメモリ６から読み出された画像信号が入力される入力端子、８０２は入力端子８０１と後述する垂直フィルタバンク８０５の出力を切り替えるスイッチ、８０３は水平画素数を変換する水平フィルタバンク、８０４は入力端子８０１と水平フィルタバンク８０３の出力を切り替えるスイッチ、８０５は垂直ライン数を変換する垂直フィルタバンク、８０６は垂直フィルタバンクが使用するラインメモリ、８０７は水平フィルタバンク８０３と垂直フィルタバンク８０５の出力を切り替えるスイッチ、８０８は入力端子８０１とスイッチ８０７の出力を切り替えるスイッチ、８０９はビデオデコーダ５のフォーマット情報が入力される入力端子、８１０は入力端子８０９のフォーマット情報を受け取り各スイッチに選択信号を供給する選択信号生成回路、８１１は変換フィルタ８の出力端子である。
【００２６】
まず受信したマルチフォーマット画像信号が水平１２８０画素、垂直７２０ラインでフレームレート３０Ｈｚの順次走査フォーマットの場合に、フレームレート３０Ｈｚの飛び越し走査方式で水平１９２０画素、垂直１０８０ラインのモニタ１０に表示する動作を説明する。
【００２７】
ビデオデコーダ５の復元画像信号はビデオストリーム内の所定の位置に記述されたＰＴＳ（プレゼンテーションタイムスタンプ）に基づき出力され、フレームメモリ６に書き込まれる（図３（ａ））。また、同時にこの原画像の画像サイズやフレームレートなどのフォーマット情報もビデオストリーム内の所定の位置から取り出され、フレームレート制御回路７、変換フィルタ８に伝達される。フレームメモリ６に書き込まれた画像信号は同期信号生成回路１１の同期信号に基づき６０Ｈｚ／フレームのレートでフレームメモリ６から読み出され（図３（ｂ））、変換フィルタ８に出力される。変換フィルタ８では、端子８０９に入力されたフォーマット情報が選択信号生成回路８１０に入力され、各スイッチの選択信号を生成する。ここでは、スイッチ８０２、スイッチ８０４、スイッチ８０７に対しては端子ｂを選択する信号が、スイッチ８０８に対しては端子ｄを選択する信号が出力される。スイッチ８０４に入力された画像信号は垂直フィルタバンク８０５に入力され、１フレームのライン数である７２０本がインターレース構造となるように奇数フィールド５４０本、偶数フィールド５４０本にそれぞれ交互に変換される。次にその出力はスイッチ８０２に入力され、水平フィルタバンク８０３によって水平画素数が１９２０画素に変換される。この画素およびライン数の変換は補間フィルタを組み合わせた標本化周波数変換フィルタで容易に実現される。さらに水平フィルタバンク８０３の出力はスイッチ８０７、スイッチ８０８を経由して出力端子８１１に導かれ、変換フィルタ８の出力（図３（ｃ））としてＤ／Ａコンバータ９に出力されてアナログ信号に変換される。このアナログ画像信号はモニタ１０の表示方式に合致するように変換されているので、偏向回路等を調節することなく表示可能である。なお、フレームメモリ６からの読み出し動作は書き込み動作の１回に対して２回繰り返して行われるようになっている。
【００２８】
次に受信したマルチフォーマット画像信号が水平１９２０画素、垂直１０８０ラインでフレームレート３０Ｈｚの飛び越し走査フォーマットの場合に、フレームレート６０Ｈｚの順次走査方式で水平１２８０画素、垂直７２０ラインのモニタ１０に表示する動作を説明する。
【００２９】
受信信号はフレームメモリ６に書き込まれ（図４（ａ））、同期信号生成回路１１の同期信号に基づき６０Ｈｚ／フィールドのレートでフレームメモリ６から読み出され（図４（ｂ））変換フィルタ８に出力される。変換フィルタ８では、端子８０９に入力されたフォーマット情報が選択信号生成回路８１０に入力され、各スイッチの選択信号を生成する。ここでは、スイッチ８０２、スイッチ８０４、スイッチ８０７に対しては端子ａを選択する信号が、スイッチ８０８に対しては端子ｄを選択する信号が出力される。スイッチ８０２に入力された画像信号は水平フィルタバンク８０３によって水平画素数が１２８０画素に変換される。次にその出力は垂直フィルタバンク８０５に入力され、１フィールドのライン数である５４０本が奇数フィールド、偶数フィールドそれぞれ順次走査の７２０本に変換される。そして垂直フィルタバンク８０５の出力は出力端子８１１に導かれ、変換フィルタ８の出力（図４（ｃ））としてＤ／Ａコンバータ９に出力され、アナログ信号に変換され表示される。
【００３０】
実施の形態２．
次に受信したマルチフォーマット画像信号が水平１９２０画素、垂直１０８０ラインでフレームレート３０Ｈｚの順次走査フォーマットの場合に、フレームレート３０Ｈｚの飛び越し走査方式で水平１９２０画素、垂直１０８０ラインのモニタ１０に表示する動作を説明する。
【００３１】
受信信号はフレームメモリ６に書き込まれ（図５（ａ））、同期信号生成回路１１の同期信号に基づき６０Ｈｚ／フィールドのレートでフレームメモリ６から奇数フィールドと偶数フィールドに分けて読み出され（図５（ｂ））変換フィルタ８に出力される。変換フィルタ８では、端子８０９に入力されたフォーマット情報が選択信号生成回路８１０に入力され、スイッチ８０８に対しては端子ｃを選択する信号が出力される。よってスイッチ８０２に入力された画像信号はいずれのフィルタをも通過することなくスイッチ８０８に導かれ、そのまま変換フィルタ８の出力（図５（ｃ））としてＤ／Ａコンバータ９に出力されてアナログ信号に変換され表示される。このように構成することに加え、フレームメモリ６を水平１９２０画素、垂直１０８０ラインの容量とすることにより、実施の形態１と合わせ、同一のメモリにおいてフレームの繰り返しとフィールドへの分離を行わせることができるようになっている。
【００３２】
実施の形態３．
図６はこの発明の実施の形態３であるテレビジョン受像機のブロック図である。図において、５０１はデマルチプレクサ４のビデオストリーム出力を受信するデコーダバッファ、５０２はデコーダバッファ５０１の出力から可変長符号化された部分を抜き出し復号する可変長符号復号回路である。また、５０３は可変長符号復号回路５０２の出力からＤＣＴ係数の近似値を再現する逆量子化回路、５０４はこの再現されたＤＣＴ係数から元の画像に対応した信号を得る逆ＤＣＴ回路である。さらに５０５は後述するフレームメモリ５０６に構成された参照画像を用いて動き補償を行い元の画像信号を再生する動き補償回路、５０６は動き補償回路５０５で用いる参照画像を記憶しておくフレームメモリである。次に、１２は動き補償回路５０５により再生された画像信号配列をＤＣＴ用のブロック順から表示用の走査順に並び替える逆走査変換回路で、フレームメモリ６、フレームレート制御回路７、変換フィルタ８とでフォーマットコンバータを構成するようになっている。
【００３３】
この図６の実施の形態によれば、動き補償を行い再生された画像信号はＤＣＴ用のブロック順でビデオデコーダ５から出力され、逆走査変換回路１２により、表示用の走査順で読み出すのに適した配置でフレームメモリ６に書き込まれる。このフレームメモリ６の画像信号は、上記した実施の形態１または２と同様に入力フォーマットおよび表示モニタの組合せに応じてフレームレート制御回路７によって読み出され、変換フィルタ８で画像サイズが変換される。このように構成することにより、逆走査変換用の特別なメモリを用意することなく、また偏向回路等を調節することなく最適な画像を表示可能である。また、同一のメモリにおいてフレームの繰り返しとフィールドへの分離を行わせることができる。
【００３４】
実施の形態４．
次に受信したマルチフォーマット画像信号が水平１９２０画素、垂直１０８０ラインでフレームレート３０Ｈｚの順次走査フォーマットの場合に、フレームレート６０Ｈｚの順次走査方式で水平１２８０画素、垂直７２０ラインのモニタ１０に表示する動作を説明する。
【００３５】
フレームメモリ６に書き込まれた画像信号（図７（ａ））は同期信号生成回路１１の同期信号に基づき６０Ｈｚ／フレームのレートでフレームメモリ６から読み出され（図７（ｂ））変換フィルタ８に出力される。変換フィルタ８では、端子８０９に入力されたフォーマット情報が選択信号生成回路８１０に入力され、各スイッチの選択信号を生成する。ここでは、スイッチ８０２、スイッチ８０４、スイッチ８０７に対しては端子ｂを選択する信号が、スイッチ８０８に対しては端子ｄを選択する信号が出力される。スイッチ８０２に入力された画像信号は水平フィルタバンク８０３によって水平画素数が１２８０画素に変換される。次にその出力は垂直フィルタバンク８０５に入力され、１フレームのライン数である１０８０本が７２０本に変換される。そして垂直フィルタバンク８０５の出力は出力端子８１１に導かれ、変換フィルタ８の出力（図７（ｃ））としてＤ／Ａコンバータ９に出力され、アナログ信号に変換され表示される。なお、上記処理の際データ語長を２倍にするとメモリ１０の読み出しスピードが低減でき、水平フィルタバンク８０３の構成を２重にすることにより処理スピードが低減できる。また、フレームメモリ６からの読み出し動作は書き込み動作の１回に対して２回繰り返して行われるようになっている。
【００３６】
実施の形態５．
次に受信したマルチフォーマット画像信号が水平１２８０画素、垂直７２０ラインでフレームレート３０Ｈｚの順次走査フォーマットの場合に、フレームレート６０Ｈｚの順次走査方式で水平１２８０画素、垂直７２０ラインのモニタ１０に表示する動作を説明する。
【００３７】
フレームメモリ６に書き込まれた画像信号（図８（ａ））は同期信号生成回路１１の同期信号に基づき６０Ｈｚ／フレームのレートでフレームメモリ６から読み出され（図８（ｂ））変換フィルタ８に出力される。変換フィルタ８では、端子８０９に入力されたフォーマット情報が選択信号生成回路８１０に入力され、スイッチ８０８の選択信号を生成する。そして、ここでは端子ｃを選択する信号が出力される。スイッチ８０２に入力された画像信号はいずれのフィルタをも通過することなくスイッチ８０８に導かれ、そのまま変換フィルタ８の出力（図８（ｃ））としてＤ／Ａコンバータ９に出力されてアナログ信号に変換される。フレームメモリ６からの読み出し動作は書き込み動作１回に対して２回繰り返して行われ、すなわち入力信号の１フレームがモニタ１０の出力では２フレーム連続となって視聴者に提示される。
【００３８】
実施の形態６．
次に受信したマルチフォーマット画像信号が水平１９２０画素、垂直１０８０ラインでフレームレート２４Ｈｚの順次走査フォーマットの場合に、フレームレート３０Ｈｚの飛び越し走査方式で水平１９２０画素、垂直１０８０ラインのモニタ１０に表示する動作を説明する。
【００３９】
フレームメモリ６に書き込まれた画像信号（図９（ａ））はフレームメモリ６に書き込まれ、同期信号生成回路１１の同期信号に基づき６０Ｈｚ／フィールドのレートでフレームメモリ６から奇数フィールドと偶数フィールドに分けて読み出され（図９（ｂ））変換フィルタ８に出力される。変換フィルタ８では、端子８０９に入力されたフォーマット情報が選択信号生成回路８１０に入力され、スイッチ８０８に対しては端子ｃを選択する信号が出力される。よってスイッチ８０２に入力された画像信号はいずれのフィルタをも通過することなくスイッチ８０８に導かれ、そのまま変換フィルタ８の出力（図９（ｃ））としてＤ／Ａコンバータ９に出力されてアナログ信号に変換され表示される。なお、フレームメモリ６からの読み出し動作は書き込み動作の１回に対して２回または３回ずつ繰り返して行われるようになっており、書き込み動作や読み出し動作の追い越しは発生せず、調和のとれた動作が行われる。なお、メモリ１０からの読み出しが３回の場合は最初に読み出したフィールドを再び読み出すようになっており、さらにフィールドの連続性を確保するためにフィールドの読み出し順は固定しないようになっている。
【００４０】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００４１】
マルチフォーマット画像信号のフレームレートを変更するメモリと画像サイズを変換する変換フィルタを設けることにより、マルチフォーマット画像信号の素材の特徴を損なわずにテレビジョン受像機での表示に適した信号に容易に変換することができる。
【００４２】
また、ブロック形式に配列されたマルチフォーマット画像信号のフレームレートを変更するメモリと画像サイズを変換する変換フィルタを設けることにより、メモリの量を削減するとともにマルチフォーマット画像信号の素材の特徴を損なわずにテレビジョン受像機での表示に適した信号に変換することができる。
【００４３】
さらに、ブロック形式に配列されたマルチフォーマット画像信号を記憶するメモリとフレームレートの制御を行うメモリを同一に構成することにより、テレビジョン受像機中で使用するメモリの量を効果的に削減し、安価な受像機の提供を支持することができる。
【００４４】
また、フレームレートを調節してから画像サイズを変換するように構成したので、マルチフォーマット画像信号の素材の特徴を損なわずにテレビジョン受像機での表示に適した信号を容易に得ることができる。
【００４５】
さらに、直前のフレームを繰り返し提示するようにフレームレート制御回路を構成したので、マルチフォーマット画像信号の素材の特徴を損なわずにテレビジョン受像機に適した表示を容易に行うことができる。
【００４６】
また、当該フレームをフィールドに分離して提示するようにフレームレート制御回路を構成したので、マルチフォーマット画像信号の素材の特徴を損なわずにテレビジョン受像機に適した表示を容易に行うことができる。
【００４７】
さらに、直前のフレームの繰り返しと当該フレームのフィールドへの分離とを組み合わせて提示するように構成したので、マルチフォーマット画像信号の素材の特徴を損なわずにテレビジョン受像機に適した表示を容易に行うことができる。
【００４８】
また、上記したフォーマット変換回路を備えマルチフォーマット画像信号を単一フォーマットの画像信号に変換し表示するようにように構成したので、マルチフォーマット画像信号の素材の特徴を損なわずにテレビジョン受像機での表示に適した信号に変換することができ、このためマルチフォーマット画像信号を適切に表示する安価で製造の容易なテレビジョン受像機を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるテレビジョン受像機のブロック図である。
【図２】図１における変換フィルタの構成を示すブロック図である。
【図３】この発明の実施の形態１であるテレビジョン受像機の動作を説明する図である。
【図４】この発明の実施の形態１であるテレビジョン受像機の動作を説明する図である。
【図５】この発明の実施の形態２であるテレビジョン受像機の動作を説明する図である。
【図６】この発明の実施の形態３であるテレビジョン受像機のブロック図である。
【図７】この発明の実施の形態４であるテレビジョン受像機の動作を説明する図である。
【図８】この発明の実施の形態５であるテレビジョン受像機の動作を説明する図である。
【図９】この発明の実施の形態６であるテレビジョン受像機の動作を説明する図である。
【符号の説明】
５  ビデオデコーダ、６  フレームメモリ、７  フレームレート制御回路、８
変換フィルタ、１０  モニタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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