(57)【特許請求の範囲】
【請求項１】
双安定カイラルネマティック液晶を利用したパッシブマトリックス液晶マネルを駆動するドライバであって、
入力された行データまたは列データをシフトクロックでシフトするシフトレジスタと、
前記シフトレジスタのデータをラッチパルスでラッチするデータラッチと、
前記データラッチによりラッチされた前記行データまたは列データと、交流化信号とにより、複数の駆動電源を選択し、前記液晶パネルの画素を駆動する交流化された駆動電圧を形成するための行駆動電圧または列駆動電圧を出力する駆動電圧選択回路と、
マスクレジスタとを備え、
前記駆動電圧選択回路は、前記データラッチによりラッチされた前記行データまたは列データと、前記交流化信号とにより、前記複数の駆動電源を選択する選択信号を発生する選択回路と、前記選択回路により発生された選択信号により選択された前記駆動電源により、行駆動電圧または列駆動電圧を出力する電圧出力回路とを有し、
前記選択信号を発生する選択回路に、行／列モード信号を入力して行モードまたは列モードに設定し、設定された行モードまたは列モードでドライバを使用可能とし、
前記マスクレジスタは、ドライバを行モードで使用する場合に書き込んで、前記液晶パネルの書き換えが不必要な領域に対応するラッチされた行データをマスクすることにより、前記液晶パネルの部分書き換えを可能とした、ドライバ。
【請求項２】
前記選択信号を発生する選択回路は、コンベンショナル／ダイナミックモード信号を入力して前記双安定カイラルネマティック液晶の液晶構造の遷移を一連のステージで制御するダイナミック駆動と、前記双安定カイラルネマティック液晶の液晶構造の遷移を１つのステージで制御するコンベンショナル駆動とを選択できる機能をさらに有する、請求項１に記載のドライバ。
【請求項３】
ドライバを行モードで使用する場合に、偶数行と奇数行とに分けて行駆動電圧を出力し、高速書き換えをインタレースで行う機能を有する、請求項１または２に記載のドライバ。
【請求項４】
請求項１，２，または３に記載のドライバを備える液晶表示装置。
【請求項５】
電子ブックである請求項４に記載の液晶表示装置。
【請求項６】
広告用の長方形表示画面を有する請求項４に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、双安定性カイラルネマティック（コレステリック）液晶パネルを駆動するドライバに関する。
【０００２】
【従来の技術】
現在の液晶ディスプレイ（ＬＣＤ）の代表的なものとして、ＳＴＮ（ｓｕｐｅｒ  ｔｗｉｓｔｅｄ  ｎｅｍａｔｉｃ）ＬＣＤおよびＴＦＴ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）ＬＣＤがある。
【０００３】
ＳＴＮＬＣＤは、比較的安価であるが、駆動ライン数は、約５００本が限界である。また、ＴＦＴＬＣＤは、製造費用が高価である。したがって、いずれのＬＣＤにおいても、大きなディスプレイを作製できないという問題がある。一方、双安定性カイラルネマティックＬＣＤは、表示を変えるときのみ、書き換えおよびリフレッシュを行い、一度書き込むと、そのメモリ性により表示が残るので、駆動ライン数に制限がない。しかし、書き換えに時間がかかるという問題がある。
【０００４】
現状のカイラルネマティックＬＣＤは、１０００ラインの書き換えに１０秒以上を要する。しかし、電子ブックのようなページサイズアプリケーションは、１ページ書き換えに１秒以下を要求している。これは、手でページをめくるために必要な時間に適合させるためである。
【０００５】
このような要求に答えるものとして、米国特許第５，７４８，２７７号「ＤＹＮＡＭＩＣ  ＤＲＩＶＥ  ＭＥＴＨＯＤ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  Ａ  ＢＩＳＴＡＢＬＥ  ＬＩＱＵＩＤ  ＣＲＹＳＴＡＬ  ＤＩＳＰＬＡＹ」は、双安定性カイラルネマティック液晶を利用したパッシブマトリックスＬＣＤの１秒以下の表示書き換え方法を開示している。この方法は、液晶構造の遷移を制御する一連のステージによるダイナミック駆動方法およびパイプライン方法により、表示書き換え速度のスピードアップを図っている。このような高速書き換えの故に、１０００ライン／秒より大きなアドレス速度を有するパッシブマトリックス駆動方式（単純マトリックス駆動方式）で、双安定カイラルネマティック液晶を使用することを可能にしている。
【０００６】
図１は、上記米国特許公報に記載の電子ブック１０を、示す。図中、１２は表示部、１４はページ選択スイッチ、１６は情報を保持するためのメモリカードまたはフロッピー（登録商標）ディスクである。
【０００７】
また、図２は、上記米国特許公報に記載のパッシブマトリックス駆動方式の液晶パネル構造を示す図である。図中、２０，２２はガラス基板、２４は行（Ｒｏｗ）電極、２６は列（Ｃｏｌｕｍｎ）電極を示している。これら２枚のガラス基板の間には、双安定性カイラルネマティック液晶が封入されている。
【０００８】
対向する行電極と列電極とにより画素領域２８が形成され、電極は画素を選択的に起動する。このような起動は、異なる電界状態に応じて種々の液晶構造を生じさせる。高電界では、ホメオトロピック構造をとる。ツィステッドプレーナ構造およびフォーカルコニック構造は、電界がなくても安定している。過渡ツィステッド構造は、ホメオトロピック構造に維持するために印加された電界が急激に減少または除去されたときに生ずる。この状態は、ツィステッドプレーナ構造またはフォーカルコニック構造のいずれかへの過渡的なものである。ツィステッドプレーナ状態は、材料のピッチ長に応じて可視スペクトル内の光を反射し、白の表示が可能になる。ホメオトロピック状態およびフォーカルコニック状態では、弱い散乱または透明になる。したがって、画素の後面が黒色に塗装されていれば、観察者には、ホメオトロピック状態およびフォーカルコニック状態では、黒く見える。
【０００９】
また、選択反射色を赤，緑，青に設定した表示層を積層することによって、カラー表示が可能になる。
【００１０】
さらには、コレステリック液晶は、印加電圧および／または印加時間を選定することにより、グレースケール特性を有するので階調表示も可能である。
【００１１】
ダイナミック駆動方法では、表示プロセスのリフレッシュまたは更新の際に、カイラルネマティック液晶表示要素は、それらの遷移を制御する一連のステージで起動される。これらステージには、３つのアクティブ・ステージ（ａｃｔｉｖｅ  ｓｔａｇｅ）と、１つのノンアクティブ・ステージ（ｎｏｎ−ａｃｔｉｖｅ  ｓｔａｇｅ）とがある。３つのアクティブ・ステージは、準備ステージ（ｐｒｅｐａｒａｔｉｏｎ  ｓｔａｇｅ），選択ステージ（ｓｅｌｅｃｔｉｏｎ  ｓｔａｇｅ），進展ステージ（ｅｖｏｌｕｔｉｏｎ  ｓｔａｇｅ）である。ノンアクティブ・ステージは、準備ステージの前および進展ステージの後に存在する。準備ステージの前のノンアクティブ・ステージは、液晶構造を変化させないステージである。
【００１２】
準備ステージは、液晶構造をホメオトロピック状態にするステージである。
【００１３】
選択ステージは、ホメオトロピック状態を維持するか、過渡ツィステッドプレーナ状態へ転化するかを選択するステージである。
【００１４】
進展ステージは、過渡ツィステッドプレーナ状態に転化するように選択ステージの間に選択された液晶を、フォーカルコニック状態に進展させ、ホメオトロピック状態に留まるように選択ステージで選択された液晶は、ホメオトロピック状態のままに維持するステージである。
【００１５】
最後のノンアクティブ・ステージは、フォーカルコニック状態はそのままの状態に留め、ホメオトロピック状態は、安定な光反射ツィステッドプレーナ状態に転化させるステージである。
【００１６】
以上は、３つのアクティブ・ステージを含むので３ステージ法というものとする。
【００１７】
準備ステージの後に、液晶構造を過渡ツィステッドプレーナ状態へ弛緩するのを許容する前選択ステージ（Ｐｒｅ−Ｓｅｌｅｃｔｉｏｎ  ｓｔａｇｅ）を追加して、４ステージ法とすることもできる。このような前選択ステージを付加することによって、駆動速度が増大する。
【００１８】
以上の一連のステージによる駆動では、画素の最終的な液晶構造を決定するのは選択ステージで電極に印加される電圧であり、その他の各ステージでは、印加電圧は同じである。したがって全ての画素が、同一のノンアクティブ電圧，同一の前準備電圧，同一の準備電圧、同一の進展電圧を必要とすることから、パイプラインアルゴリズムを採用することにより、ノンアクティブ・ステージ，前準備ステージ，準備ステージ，進展ステージの間において、時間を共有することができる。したがって、複数のラインを、ノンアクティブ電圧，前準備電圧，準備電圧，進展電圧により同時にアドレスすることができる。
【００１９】
また、上記米国特許では、印加電圧は変動するバイポーラ（双極）の矩形波電圧を用いているが、印加電圧の値および印加時間を選ぶことにより変動するユニポーラ（単極）矩形波電圧を用いることができることが知られている。このようなユニポーラの矩形波電圧を用いることによって、ドライバの電圧スイング幅を減少でき、さらにはドライバのコストを下げることができる。印加電圧がバイポーラ駆動電圧あるいはユニポーラ駆動電圧であろうと、画素に印加される電圧、すなわち列電極への印加電圧と行電極への印加電圧との差電圧は、バイポーラの矩形波電圧となる。本明細書では、このような画素への印加電圧を、交流化された電圧というものとする。このような交流化された電圧を用いる理由は、液晶に溶けこんだ不純物の影響を軽減し、長寿命化を達成するためである。
【００２０】
【発明が解決しようとする課題】
本発明の目的は、上述のようなパッシブマトリックス駆動方式のコレステリック液晶ディスプレイをダイナミック駆動するのに適したドライバを提供することにある。
【００２１】
本発明の他の目的は、行ドライバと列ドライバの共有化を図ることのできるドライバを提供することにある。
【００２２】
本発明のさらに他の目的は、液晶構造の状態を１つのステージで変更する従来の駆動方法（以下、コンベンショナル動作という）をも含み、この従来の駆動方法とダイナミック駆動方法とを切り替えることを可能にしたドライバを提供することにある。
【００２３】
本発明のさらに他の目的は、部分書き換え機能を備えるドライバを提供することにある。
【００２４】
本発明のさらに他の目的は、高速書き換えをインタレースで行う機能を有するドライバを提供することにある。
【００２８】
【課題を解決するための手段】
本発明は、双安定カイラルネマティック液晶を利用したパッシブマトリックス液晶パネルを駆動するドライバであって、入力された行データまたは列データをシフトクロックでシフトするシフトレジスタと、シフトレジスタのデータをラッチパルスでラッチするデータラッチと、データラッチによりラッチされた行データまたは列データと、交流化信号とにより、複数の駆動電源を選択し、液晶パネルの画素を駆動する交流化された駆動電圧を形成するための行駆動電圧または列駆動電圧を出力する駆動電圧選択回路とを備えている。
【００２９】
駆動電圧選択回路は、データラッチによりラッチされた行データまたは列データと、交流化信号とにより、複数の駆動電源を選択する選択信号を発生する選択回路と、選択回路により発生された選択信号により選択された駆動電源により、行駆動電圧または列駆動電圧を出力する電圧出力回路とを有している。
【００３０】
選択信号を発生する選択回路は、コンベンショナル／ダイナミックモード信号を入力して双安定カイラルネマティック液晶の液晶構造の遷移を一連のステージで制御するダイナミック駆動と、双安定カイラルネマティック液晶の液晶構造の遷移を１つのステージで制御するコンベンショナル駆動とを選択できる機能を有している。
【００３１】
また、本発明のドライバは、マスクレジスタをさらに備え、ドライバを行モードで使用する場合に書き込んで、液晶パネルの書き換えが不必要な領域に対応するラッチされた行データをマスクすることにより、液晶パネルの部分書き換えを可能とする。
【００３２】
また、ドライバを行モードで使用する場合に、偶数行と奇数行とに分けて行駆動電圧を出力し、高速書き換えをインタレースで行う機能を有することができる。
【００３３】
さらに本発明によれば、上記のドライバを用いて、双安定カイラルネマティック液晶の液晶構造の遷移を一連のステージで制御するダイナミック駆動およびパイプライン駆動を行い、液晶パネルの書き換えを高速で行うことを可能にできる。
【００３４】
また、本発明によれば、行モードに設定された２個以上のドライバを設け、および列モードに設定された２個以上のドライバを設け、行モードに設定された２個以上のドライバに、行データを同時に供給し、列モードに設定された２個以上のドライバに、列データを同時に供給して、液晶パネルの表示画面を大きくすることを可能にすることができる。
【００３５】
また、液晶パネルの行電極の静電容量および列電極の静電容量の違いにより、行駆動電圧および列駆動電圧の立ち上がり，立ち下がりに差が生じる場合に、交流化信号を調整することよりその差を小さくすることができる。
【００３６】
さらに、行モードに設定されたドライバを設け、および列モードに設定されたドライバを設け、ドライバへの行データおよび列データを、誤差拡散法を用いて作成し、作成された行データを行モードに設定されたドライバに供給し、作成された列データを列モードに設定されたドライバに供給して、多階調表示を行うことができる。
【００３７】
【発明の実施の形態】
画素の液晶の最終構造を決定するのは、選択ステージの間に供給される電圧であり、電圧は行電極と列電極に印加された駆動電圧の差により決まる。行電極には、選択ステージの間のみ異なる駆動電圧が供給され、列電極には、同一波形の駆動電圧が供給される。したがって、行電極を駆動する行ドライバも、列電極を駆動する列ドライバも、駆動電圧を供給するという点において共通しているので、行ドライバおよび列ドライバは共用できる構造とする。
【００３８】
図３は、コレステリック液晶を駆動する本発明のドライバの構成を示すブロック図である。このドライバ３０は、行ドライバおよび列ドライバに共用することのできるドライバである。行／列モード信号により、行ドライバ／列ドライバとして動作する。
【００３９】
このドライバ３０は、マスクレジスタ３２と、シフトレジスタ３４（３ｂｉｔ×１１０）と、データラッチ３６（３ｂｉｔ×１１０）と、液晶パネル（ＣｈＬＣＤ）電圧選択回路３８とから構成される。このドライバは、ＣＰＵ（図示せず）により制御される。
【００４０】
図４は、電圧選択回路３８における１出力分の構成を示す。１出力分の構成は、選択回路４０と電圧出力回路４２とからなる。
【００４１】
ドライバ３０に供給される各信号について説明する。
【００４２】
チップセレクト信号（ＣＳｂ）：
ＣＰＵがドライバを選択するための選択信号である。"０"は選択を、"１"は非選択である。この信号とデータクロック（ＣＬＫ）およびデータバス信号（ＤＡＴ）により、ドライバ内部のレジスタにアクセスすることができる。
【００４３】
データバス信号（ＤＡＴ）：
ドライバ内のレジスタを読み書きするための信号である。ＣＬＫの立ち上がりに同期して動作する。
【００４４】
データクロック（ＣＬＫ）：
この信号とチップセレクト信号ＣＳｂおよびデータバス信号ＤＡＴにより、ドライバ内のレジスタを読み書きできる。
【００４５】
リセット信号（ＲＥＳＥＴｂ）：
ドライバを初期化するための信号である。"０"で初期化される。
【００４６】
液晶パネル駆動電源（Ｖ７−Ｖ０）：
液晶パネルを駆動するための電源であり、液晶パネル電圧選択回路３８の電圧出力に接続される。
【００４７】
例えば、行ドライバの場合、電源Ｖ７の出力電圧は４０．０Ｖ、電源Ｖ６の出力電圧は３６．０Ｖ、電源Ｖ５の出力電圧は３２．０Ｖ、電源Ｖ４の出力電圧は２５．５Ｖ、電源Ｖ３の出力電圧は１４．５Ｖ、電源Ｖ２の出力電圧は８．０Ｖ、電源Ｖ１の出力電圧は４．０Ｖ、電源Ｖ０の出力電圧は０Ｖである。
【００４８】
列ドライバの場合、電源Ｖ５の出力電圧は４０．０Ｖ、電源Ｖ４の出力電圧は３６．０Ｖ、電源Ｖ３の出力電圧は３２．０Ｖ、電源Ｖ２の出力電圧は２８．０Ｖ、電源Ｖ１の出力電圧は８．０Ｖ、電源Ｖ０の出力電圧は０Ｖである。
【００４９】
どの電源が選択されるかは、選択回路４０からの選択信号ＳＥＬ（２−０）により定まる。
【００５０】
交流化信号（Ｍ３−Ｍ０）：
液晶パネルの画素を駆動する電圧の交流化を制御するための信号であり、電圧選択回路３８の選択回路４０に供給される。
【００５１】
液晶パネル表示イネーブル信号（ＤＳＰ）：
この信号により、非同期に通常表示または表示禁止が決定される。”０”は表示禁止（駆動電源をＶ０に固定）を、”１”は通常表示を示す。この信号は、電圧選択回路３８の選択回路４０に供給される。
【００５２】
方向選択信号（ＤＩＲ）：
ステージおよび表示データの入出力を切り替える。また、表示データの転送方向も切り替える。
【００５３】
行／列モード信号（Ｒｏｗ／Ｃｏｌｕｍｎ）：
この信号が"１"の場合、ドライバは行動作をする。"０"の場合、ドライバは列動作をする。この信号は、電圧選択回路３８の選択回路４０に供給される。
【００５４】
コンベンショナル／ダイナミック信号（ＣＶＤ／ＤＤＳ）：
この信号が"１"の場合、ドライバはコンベンショナル動作をする。"０"の場合、ドライバはダイナミック動作をする。この信号は、電圧選択回路３８の選択回路４０に供給される。
【００５５】
３ステージ／４ステージ信号（３／４ＳＴＧ）：
この信号が"１"の場合、ドライバは３ステージ動作をする。"０"の場合、４ステージ動作をする。この信号は、電圧選択回路３８の選択回路４０に供給される。
【００５６】
表示データ０（Ｄ０（２−０））および表示データ１（Ｄ１（２−０））：
シフトレジスタ３４への入出力表示データである。列ドライバの場合は、階調駆動用のデータ入力として使用される。方向選択信号ＤＩＲにより、入出力の方向が切り替わる。
【００５７】
表１に、方向選択信号ＤＩＲによる入出力の切り替えを示す。
【００５８】
【表１】
0003606830.tif 000002
【００５９】
入力として設定された表示データ（Ｄｉ）は、シフトクロックＳＣＰの立ち上がりで、シフトレジスタ３４に取り込まれる。出力として設定された表示データ（Ｄｏ）からは、シフトレジスタ３４の最終段の表示データＤｉが出力される。表示データＤｏは、次段のドライバの表示データＤｉに接続される。
【００６０】
シフトクロック（ＳＣＰ）：
この信号の立ち上がりで、表示データＤｉをシフトレジスタ３４に取り込む。
【００６１】
ラッチパルス（ＬＰ）：
この信号の立ち上がりで、シフトレジスタ３４に取り込まれた表示データＤｉをラッチする。このラッチパルスは、データラッチ３６に供給される。
【００６２】
表示出力（Ｇ（１０９−０））：
ラッチパルスＬＰでラッチされた表示データＤｉ、表示制御信号（Ｍ（３−０），ＤＳＰ）およびマスクレジスタ３２によって決定される出力電圧であり、液晶パネルに供給する。
【００６３】
次にドライバ３０の各構成要素について説明する。
【００６４】
マスクレジスタ３２：
マスクレジスタは、１１０ビットあり、電圧選択回路３８の対応する出力電圧を制御するレジスタであって、ドライバを行モードで使用する場合にのみ、書き込む。
【００６５】
表２に、マスクレジスタ記号Ｍｋ（１０９−０）と駆動出力Ｇ（１０９−０）との対応を示す。
【００６６】
【表２】
0003606830.tif 000003
【００６７】
ビットが"０"にセットされた場合、ラッチデータ（ＬＴｎ２，ＬＴｎ１，ＬＴｎ０）をすべてマスク（"０"として）して、出力電圧を選択する。このビットが"１"にセットされた場合、ラッチデータに影響を与えない。
【００６８】
シフトレジスタ３４：
３ビット×１１０の幅を有し、入力された表示データ（Ｄｉ２，Ｄｉ１，Ｄｉ０）を、シフトクロックＳＣＰの立ち上がりでシフトする。データのシフト方向は、方向選択信号ＤＩＲによって決められる。
【００６９】
Ｄ１，Ｄ０の入出力および、シフトレジスタの転送方向を表３，４に示す。
【００７０】
【表３】
0003606830.tif 000004
【００７１】
【表４】
0003606830.tif 000005
【００７２】
データラッチ３６：
３ビット×１１０の幅を有し、シフトレジスタのデータをラッチパルスＬＰの立ち上がりでラッチする。
【００７３】
電圧選択回路３８：
この回路は、モード設定（Ｒｏｗ／Ｃｏｌｕｍｎ，ＣＶＤ／ＤＤＳ，３／４ＳＴＧ）、ラッチされたデータＬＴｎ（２−０）、交流化信号Ｍ（３−０）、表示イネーブル信号ＤＳＰ、マスクデータＭＫ（１０９−０）により、液晶パネルに対する駆動電源Ｖ（７−０）を選択するための選択信号ＳＥＬ（２−０）を形成する選択回路４０と、この選択回路からの選択信号により、駆動電圧を出力する電圧出力回路４２とで構成される。電圧出力回路４２は、１１０本の出力電圧端子Ｇ（１０９−０）を有している。
【００７４】
選択回路４０から電圧出力回路４２に出力される信号は、ＳＥＬ０，ＳＥＬ１およびＳＥＬ２の３ビットである。表５に、この３ビットと出力電圧の関係を示す。
【００７５】
【表５】
0003606830.tif 000006
【００７６】
以上のような構成のドライバを、行ドライバとして用いる場合には、入力された３ビットデータをステージとして認識する。これにより、８個の駆動電圧Ｖ（７−０）から１つの電圧を選択して出力端子に出力する。
【００７７】
また列ドライバとして用いる場合には、入力された２ビットまたは３ビットデータを階調として認識する。これにより、８個の駆動電圧Ｖ（７−０）から１つの電圧を選択して出力端子に出力する。
【００７８】
前述したように、１本の出力につき、ステージをマスクするための１１０ビットのマスクレジスタ３２を内蔵している。このレジスタ値に'０'が設定されると、非表示の電圧を出力することが可能となる。
【００７９】
図５は、２階調表示の場合の３ステージ・ダイナミック駆動の場合の行駆動電圧および列駆動電圧の波形の一例を示す。行ドライバにより、行電極に、図示のようなユニポーラ駆動電圧が印加されて、ノンアクティブ・ステージ→準備ステージ→選択ステージ→進展ステージ→ノンアクティブ・ステージの順にダイナミック駆動され、行電極が選択ステージにあるときに、列ドライバから列電極にユニポーラ列駆動電圧が印加される。この列駆動電圧の種類により、画素の液晶の最終的な構造（フォーカルコニックまたはプレーナ）が決まる。図５のＣｏｌｕｍｎ（ＯＦＦ）の列駆動電圧により液晶はフォーカルコニックになり、Ｃｏｌｕｍｎ（ＯＮ）の列駆動電圧により液晶はプレーナになる。
【００８０】
図６は、行電極を３ステージ・ダイナミック駆動する場合の、ある時点での液晶パネル上の行電極上におけるステージの展開状態を示す。前述したように、ダイナミック駆動は、パイプライン駆動方式を採用できるので、ノンアクティブ・ステージ，準備ステージ，進展ステージは同時に複数行を駆動することができる。選択ステージに駆動できるのは１行のみである。
【００８１】
以上は、３ステージ・ダイナミック駆動について説明したが、速い駆動速度が要求される場合には、４ステージ・ダイナミック駆動を選択することができる。
【００８２】
図７は、２階調表示の場合のコンベンショナル駆動の場合の行駆動電圧および列駆動電圧の波形の一例を示す。行電極Ｒｏｗ（２）への駆動電圧、列電極Ｃｏｌｕｍｎ（０）への駆動電圧、Ｒｏｗ（２）への駆動電圧とＣｏｌｕｍｎ（０）への駆動電圧との差、列電極Ｃｏｌｕｍｎ（１）への駆動電圧、Ｒｏｗ（２）への駆動電圧とＣｏｌｕｍｎ（１）への駆動電圧との差を、それぞれ示している。列駆動電圧と行駆動電圧との差は、交流化された電圧となっていることがわかる。
【００８３】
前述したように、コンベンショナル駆動は、液晶構造の状態を１つのステージで変更する従来の駆動方法であり、ダイナミック駆動に比べ駆動速度は遅い。
【００８４】
図７から分かるように、行電極が表示ステージにあるときに、列電極に駆動電圧（Ｖ１，Ｖ２）が印加されると、液晶構造はフォーカルコニック状態になり、列電極に駆動電圧（Ｖ０，Ｖ４）が印加されると、液晶構造はプレーナ状態になる。なお図７において、非表示のステージは、表示状態を維持するステージである。
【００８５】
以上説明したように、駆動方法は、４ステージ・ダイナミック駆動，３ステージ・ダイナミック駆動，コンベンショナル駆動を選択できるが、使用時の周囲温度によって、適切な駆動法を選ぶことができる。
【００８６】
以上の例では、２階調表示について説明したが、選択ステージの際に印加する電圧の値および／または印加時間を選定することによって、液晶構造を透明状態と反射状態との中間状態をさらに選択することによって、４階調表示を行うことも可能である。
【００８７】
次に、１１０ビット・マスクレジスタ３２を使用したディスプレイの部分書き換えについて説明する。コレステリック液晶はメモリ性を有するので、ディスプレイの画面を書き換える場合に、書き換える必要のある部分のみを選択的に書き換える「部分書き換え」方式を採用することにより高速書き換えが可能となる。
【００８８】
図８は、電子ブックの表示部１２において、画面書き換えの際の部分書き換え領域８を示す。このような領域のみ書き換えを行うためには、部分書き換えの不必要な領域に対応するラッチデータＬＴｎ（２−０）をマスクするために、行ドライバ内の１１０ビット・マスクレジスタ３２の対応ビットを"０"にし、部分書き換えの必要な領域に対応するラッチデータに影響させないようにするために、マスクレジスタ３２の対応ビットを"１"にする。その結果、部分書き込み領域８のみの書き換えを行うことができる。
【００８９】
次に、インタレースを用いて高速書き換えを行う方法について説明する。まず、３ステージ・ダイナミック駆動と４ステージ・ダイナミック駆動について詳しく説明する。３ステージ・ダイナミック駆動と４ステージ・ダイナミック駆動における各ステージの具体的な時間は、次のようになっている。
【００９０】
【表６】
0003606830.tif 000007
【００９１】
なお、ノンアクティブは各行に対して時間が異なるため、表には示していない。
【００９２】
パイプライン駆動方式でドライバを動作させる場合、持続時間の１番短いものを１つの単位としてパイプライン処理しなければならない。したがって、３ステージ・ダイナミック駆動では、１ｍｓ（選択）、４ステージ・ダイナミック駆動では、０．２ｍｓ（前選択）がパイプラインの単位となる。これを図９および図１０に示す。
【００９３】
図９の３ステージ・ダイナミック駆動では、各行の選択ステージは、時間が重ならない。したがって、選択ステージの間に出力すべき列側のデータを決めることができる。
【００９４】
しかし、図１０の４ステージ・ダイナミック駆動におけるステージでは、行０と行１および行１と行２の選択ステージが重なってしまう時間がある。これは、この時間に出力すべき列側のデータが決定できないことを意味する。
【００９５】
このような問題は、テレビジョンの走査技術におけるインタレース（飛越走査）方式のように、行を偶数行と奇数行に分けて走査することにより解決できる。すなわち、偶数行を表示する場合は、奇数行をノンアクティブに固定し、奇数行を表示する場合には、偶数行をノンアクティブに固定する。
【００９６】
以上のようにして、偶数行または奇数行の表示時に、異なる行間で、選択ステージが同一時間に発生することはなくなる。
【００９７】
以上のようなインタレース方式を採用することによって、４ステージ・ダイナミック駆動における１画面の書き換え時間は、次のようになる。簡単のために最初と最後のノンアクティブ・ステージは、０ｍｓとして計算する。
【００９８】
〔（準備ステージ期間）＋（前選択ステージ期間）＋（選択ステージ）×（行数）÷２＋（進展ステージ期間）〕×２＝〔２０ｍｓ＋０．２ｍｓ＋０．４ｍｓ×（行数）÷２＋２０ｍｓ〕×２
比較のために、インタレースを行う必要のない３ステージ・ダイナミック駆動の場合の１画面の書き換え時間を計算すると、次のようになる。
【００９９】
（準備ステージ期間）＋（選択ステージ）×（行数）＋（進展ステージ期間）〕＝２０ｍｓ＋１ｍｓ×（行数）＋２０ｍｓ
これより、行数が６７以上であれば、１画面書き換える時間は、３ステージ・ダイナミック駆動より４ステージ・ダイナミック駆動の方が高速になることがわかる。
【０１００】
次に、デュアル駆動方法について説明する。
【０１０１】
コレステリック液晶用で、ダイナミック駆動４階調に対応した前述のドライバを用いて８階調の表示を行う場合に、表示画面の大きさに制約が発生することがある。具体的には、ラッチパルスＬＰとＬＰとの間の時間が２０μｓ、１画素のデータを転送するのに２５ｎｓ（周波数：４０ＭＨｚ）とすると８００画素のデータしか転送できない。
【０１０２】
図１１は、その状態を説明する図であり、図１１（Ａ）は波形のタイミング図であり、図１１（Ｂ）は上記駆動方法では、８００行×８００列の表示画面しか実現できないことを示している。図中、５０は行ドライバ、５２は列ドライバであり、５４は８００行×８００列の表示画面を示している。
【０１０３】
このように表示画面を大きくするには、データの転送速度を上げることが考えられるが、例えば速度を２倍にしても１６００画素のデータしか転送することができず、依然として、表示画面の大きさに制約がある。
【０１０４】
そこで、本出願人は、次のような解決方法を考案した。すなわち、行，列における途中（８００ドット以下）からデータを注入する方法である。このような方法を採ることにより、画素数の制限がなくなり、表示画面を大きくすることができる。
【０１０５】
図１２は、このデュアル駆動方法を説明するための波形タイミング図である。図１３は、デュアル駆動方法を実現するための行ドライバおよび列ドライバの配列を示す図である。
【０１０６】
図１２に示すように、ラッチパルスＬＰとＬＰとの間の時間Ｔを、２０μｓ以下にし、列表示用シフトクロックＳＣＰｃの周期ｔc を２５ｎｓ以下にし、１つの列ドライバが転送できる画素数ｎを、８００以下にする。一方、行表示用シフトクロックＳＣＰｒの周期ｔr を２５ｎｓ以下にし、１つの行ドライバが転送できる画素数ｍを、８００以下にする。
【０１０７】
図１３は、以上のような行ドライバを２個、列ドライバを３個配列し、２ｍ×３ｎの画素数の表示画面を実現した状態を示す。図中、５０−１，５０−２は２個の行ドライバを、５２−１，５２−２，５２−３は３個の列ドライバを、５６は拡大された表示画面を示す。
【０１０８】
デュアル駆動は、３個の列ドライバおよび２個の行ドライバに同時に各々のデータを注入することにより実現できる。一例として、ｎ＝５００、ｍ＝６００の場合を考える。
【０１０９】
まず、列には３個のドライバがあるが、１番目のドライバ５２−１には、列位置１，２，３，…，５００のデータを順に注入する。２番目のドライバ５２−２には、列位置５０１，５０２，５０３，…，１０００のデータを注入し、３番目のドライバ５２−３には、列位置１００１，１００２，１００３，…，１５００のデータを注入する。以上のように、３個の列ドライバにそれぞれ５００個のデータを注入することにより、ラッチパルス周期Ｔ（≦２０μｓ）の間に１５００個の列データを転送することが可能になる。
【０１１０】
同様に行には、２個のドライバがあり、１番目のドライバ５０−１には、行位置１，２，３，…，６００のデータを順に注入する。２番目のドライバ５０−２には、行位置６０１，６０２，６０３，…，１２００のデータを注入する。以上のように、２個の行ドライバにそれぞれ６００個のデータを注入することにより、ラッチパルス周期Ｔ（≦２０μｓ）の間に１２００個の行データを転送することが可能になる。
【０１１１】
以上のことから、ラッチパルス周期Ｔの時間制限に関係なく、表示画面を大きくすることが可能になる。
【０１１２】
次に、スキュー対策について説明する。図１に示した携帯用の電子ブック等に使用される例えば６００行×８００列の液晶パネル（１画素の面積は、０．１１ｍｍ×０．１１ｍｍ）の行電極の静電容量（Ｃrow ）は４００ｐＦ、列電極の静電容量（Ｃcol ）は３００ｐＦである。
【０１１３】
一方、広告等に使用されるような長方形（例えば６８行×５１６列）の液晶パネル（１画素の面積は、０．５４ｍｍ×０．５４ｍｍ）の行電極の静電容量は６０００ｐＦ、列電極の静電容量は８００ｐＦである。
【０１１４】
上記の電子ブック等の液晶パネルを駆動するドライバで、上記広告等に使用される長方形の液晶パネルを駆動すると、静電容量の存在のために、行電極は列電極より時間的に遅れて電圧が立ち下がり、および立ち上がることになる（スキュー）。図１４は、一例として４０Ｖから０Ｖへ電圧が立ち下がるときの電圧波形を示す。行電極電圧（点線）が列電極電圧（実線）よりも遅れて立ち下がっていることがわかる。図１５は、一例として０Ｖから４０Ｖへ電圧が立ち上がるときの電圧波形を示す。行電極電圧（点線）が列電極電圧（実線）よりも遅れて立ち上がっていることがわかる。
【０１１５】
ダイナミック駆動方法の場合、行電極と列電極の電圧の立下り，立上りにスキューがあると、表示品位が悪くなる可能性がある。これを避けるために、ドライバの電圧選択回路内の電圧出力回路の出力用トランジスタを大きくすれば、静電容量が大きくても行電極は列電極より時間的にあまり遅れずに電圧が立下り，立上ることになる。しかしながら、この方法では、ドライバが大きくなってしまう。
【０１１６】
そこで、本出願の発明者は、次のようにして解決することを考案した。列電極の電圧を制御する交流化信号（Ｍ）を遅らせるようにすれば、表示品位を改善することができる。列電極の電圧を制御する交流化信号を遅らせれば、図１４および図１５の例において、負荷容量８００ｐＦの列出力曲線（実線）を右に平行移動することになる。
【０１１７】
図１６および図１７は、図１４および図１５に対応する図であり、列電極に対する交流化信号を遅らせて、負荷容量８００ｐＦの列出力曲線（実線）を右に平行移動した状態を示す。このようにして、行電極と列電極の電圧の立下り，立上りのスキューを軽減することによって、表示品位の劣化を阻止することができる。
【０１１８】
なお、基準のクロック単位で交流化信号の遅れの時間を選択できるように制御することで、すべての液晶パネル（行電極の静電容量≧列電極の静電容量であれば、各静電容量の値は任意）において最適な表示を得られるようにすることができるようになる。
【０１１９】
次に、誤差拡散法を用いた階調表示について説明する。
【０１２０】
一般にコレステリック液晶は、階調を多くとるのが難しい。駆動電圧の値および／または印加時間を調整することにより４階調表示は実現できるが、多階調表示は困難である。多階調表示を実現するには、誤差拡散法を用いることができる。
【０１２１】
誤差拡散法とは、減色処理の一種で同じ色が見つからなかったとき近い色で点々をうって、その誤差をごまかす方法である。誤差拡散法は、点々があまり目立たない写真やグラデーションのかかった画像に適している。
【０１２２】
以下、４階調表示または８階調表示のために誤差拡散法の手順について説明する。
１．輝度計算
画像の輝度を元にグレースケール（２５６階調）の画像を作成する。
【０１２３】
カラー表示の場合には、輝度は、次式により算出する。
【０１２４】
Ｙ＝０．２９８９１２×Ｒ＋０．５８６６１１×Ｇ＋０．１１４４７８×Ｂ
２．閾値処理および誤差の算出
手順１で算出した輝度データを閾値処理によって、その画素の値を決定する。
【０１２５】
４階調画像の場合には、０，８５，１７０，２５５を閾値とする。
【０１２６】
８階調表示の場合には、０，３７，７３，１１０，１４６，１８３，２１９，２５５を閾値とする。
【０１２７】
４階調画像で画素の輝度が１０２の場合、閾値処理によって輝度１０２の画素は、輝度８５の値をとり、誤差は、８５−１０２＝−１７となる。
３．手順２によって算出された誤差を、図１８（Ａ）に示すように、元画素５８の周りの画素に、図示の重み（３／１６，５／１６，１／１６，７／１６）で分配する。このような分配方法は、Ｆｌｏｙｄ＆Ｓｔａｉｎｂｅｒｇ型と呼ばれている。
【０１２８】
より美しい画像を得たい場合には、処理時間はかかるが、図１８（Ｂ）に示すＪａｒｖｉｓ，Ｊｕｄｉｃｅ＆Ｎｉｎｋｅ型による分配方法を用いることができる。
４．誤差を考慮した値の算出
これ以降の計算は、元画素の輝度の値とその画素に分配された誤差とを加算した値から閾値処理を行い、値を決定していく。
【０１２９】
誤差拡散データを生成する生成回路を、図１９に示す。この生成回路６０は、遅延回路６２と、演算回路６４と、１ライン遅延回路６６，６８とを備えている。
【０１３０】
図２０は、生成回路の動作を説明するための図であり、（Ａ）は画像メモリの内容を、（Ｂ），（Ｃ）は１ライン遅延回路６６，６８のデータを、（Ｄ）は生成回路６０における各信号と位置を示している。
【０１３１】
この生成回路６０を用いて、図１８（Ｂ）のＪａｒｖｉｓ，Ｊｕｄｉｃｅ＆Ｎｉｎｋｅ型の分配方法に基づく拡散誤差データの生成を説明する。
【０１３２】
図１９に図示されない画像メモリには、図２０（Ａ）に示すように、液晶ディスプレイの行列画素に対応して、データ（輝度）が格納されているものとする。
【０１３３】
生成回路６０の遅延回路６２には、画像メモリからのＧ０行のデータと、以前に処理されたＨ２Ｇ０（これは、２回補正されている）と、Ｈ１Ｇ１（これは、１回補正されている）が入力される。
【０１３４】
入力されたこれらデータは、遅延回路６２により１１個のデータとして演算回路６４に入力される。ここで、各信号の値は次のようにして出力される。なお、以下の計算式において右辺にあるＨ１Ｇ'１１，Ｈ１Ｇ'１２，Ｈ１Ｇ'１３，Ｈ１Ｇ'１４，Ｇ'２１，Ｇ'２２，Ｇ'２３，Ｇ'２４は、１回前のデータＧ０１を処理した際の結果を示している。なお、ｆは閾値処理関数を示す。
Ｄ＝Ｇ０２＋Ｈ２Ｇ０２／４８−（ｆ（Ｇ０２＋Ｈ２Ｇ０２／４８））
Ｏ０２＝ｆ（Ｇ０２＋Ｈ２Ｇ０２／４８）
Ｈ１Ｇ２０＝１×Ｄ＋Ｇ'２１
Ｈ２Ｇ１０＝３×Ｄ＋Ｈ１Ｇ'１１
Ｇ'０４＝５×Ｄ
Ｇ'０３＝７×Ｄ＋Ｇ'０４
Ｈ１Ｇ'１４＝３×Ｄ
Ｈ１Ｇ'１３＝５×Ｄ＋Ｈ１Ｇ'１４
Ｈ１Ｇ'１２＝７×Ｄ＋Ｈ１Ｇ'１３
Ｈ１Ｇ'１１＝５×Ｄ＋Ｈ１Ｇ'１２
Ｇ'２４＝１×Ｄ
Ｇ'２３＝３×Ｄ＋Ｇ'２４
Ｇ'２２＝５×Ｄ＋Ｇ'２３
Ｇ'２１＝３×Ｄ＋Ｇ'２２
処理された結果、Ｏ０２はドライバに対して出力され、Ｈ２Ｇ１０，Ｈ１Ｇ２０は次のラインを処理するためのデータとして出力される。
【０１３５】
なお、１ライン遅延回路６６，６８は、ＦＩＦＯメモリで、１ライン分の画像データを蓄積することができ、蓄積されたデータは、書かれた順に読み出される。
【０１３６】
以上、本発明の各実施の形態について説明したが、本発明はこれら実施の形態に限定されるものではなく、本発明は種々の変形，変更を含むものである。
【図面の簡単な説明】
【図１】電子ブックの斜視図である。
【図２】パッシブマトリックス駆動方式の液晶パネル構造を示す図である。
【図３】コレステリック液晶を駆動する本発明のドライバの構成を示すブロック図である。
【図４】電圧選択回路における１出力分の構成を示す図である。
【図５】２階調表示の場合の３ステージ・ダイナミック駆動の場合の行駆動電圧および列駆動電圧の波形の一例を示す図である。
【図６】行電極を３ステージ・ダイナミック駆動する場合の、ある時点での液晶パネル上の行電極上におけるステージの展開状態を示す図である。
【図７】２階調表示の場合のコンベンショナル駆動の場合の行駆動電圧および列駆動電圧の波形の一例を示す図である。
【図８】電子ブックの表示部において、画面書き換えの際の部分書き換え領域を示す図である。
【図９】３ステージ・ダイナミック駆動におけるステージを示す図である。
【図１０】４ステージ・ダイナミック駆動におけるステージを示す図である。
【図１１】８００行×８００列の表示の場合の波形のタイミング図および表示画面を示す図である。
【図１２】デュアル駆動方法を説明するための波形タイミング図である。
【図１３】デュアル駆動方法を実現するための行ドライバおよび列ドライバの配列を示す図である。
【図１４】４０Ｖから０Ｖへ電圧が立ち下がるときの電圧波形を示す図である。
【図１５】０Ｖから４０Ｖへ電圧が立ち上がるときの電圧波形を示す図である。
【図１６】図１４に対応する図であり、列電極に対する交流化信号を遅らせて、負荷容量８００ｐＦの列出力曲線（実線）を右に平行移動した状態を示す図である。
【図１７】図１５に対応する図であり、列電極に対する交流化信号を遅らせて、負荷容量８００ｐＦの列出力曲線（実線）を右に平行移動した状態を示す図である。
【図１８】誤差拡散法による誤差分配を示す図である。
【図１９】誤差拡散データを生成する生成回路を示す図である。
【図２０】画像メモリの内容と、１ライン遅延回路のデータと、生成回路における各信号と位置とを示す図である。
【符号の説明】
１０  電子ブック
１２  表示部
１４  ページ選択スイッチ
１６  メモリカードまたはフロッピー（登録商標）ディスク
２０，２２  ガラス基板
２４  行
２６  列
２８  画素領域
３０  ドライバ
３２  マスクレジスタ
３４  シフトレジスタ
３６  データラッチ
３８  電圧選択回路
４０  選択回路
４２  電圧出力回路
５０  行ドライバ
５２  列ドライバ
５４  ８００行×８００列の表示画面
５６  拡大された表示画面
６０  誤差拡散データを生成する生成回路
６２  遅延回路
６４  演算回路
６６，６８  １ライン遅延回路
【図１】
0003606830.tif 000008
【図２】
0003606830.tif 000009
【図３】
0003606830.tif 000010
【図４】
0003606830.tif 000011
【図５】
0003606830.tif 000012
【図６】
0003606830.tif 000013
【図７】
0003606830.tif 000014
【図８】
0003606830.tif 000015
【図９】
0003606830.tif 000016
【図１０】
0003606830.tif 000017
【図１１】
0003606830.tif 000018
【図１２】
0003606830.tif 000019
【図１３】
0003606830.tif 000020
【図１４】
0003606830.tif 000021
【図１５】
0003606830.tif 000022
【図１６】
0003606830.tif 000023
【図１７】
0003606830.tif 000024
【図１８】
0003606830.tif 000025
【図１９】
0003606830.tif 000026
【図２０】
0003606830.tif 000027