(57)【特許請求の範囲】
【請求項１】
互いに独立した複数の情報信号を同時に入力し、符号化処理された信号を出力する時分割処理型符号処理回路であって、
予め定められた系列のタイムスロットをタイミング信号として出力するタイムスロット発生手段と、
並列に入力される複数の情報信号を並直列変換し、連続的に現れる各情報信号を前記タイミング信号の各タイムスロットに順次に割り当てる並直列変換手段と、
前記並直列変換手段から出力される各情報信号をタイムスロット毎に順次に符号化処理する時分割符号化処理手段と
を設けるとともに、前記時分割符号化処理手段には、
前記タイムスロット発生手段が発生するタイムスロット毎に、割り当てられた情報信号の符号処理に関する制御信号を出力する信号処理制御手段と、
前記タイムスロット発生手段が発生するタイムスロット毎に、割り当てられた情報信号を前記信号処理制御手段から出力される制御信号の指示に従って符号化する符号化処理手段と、
前記符号化処理手段が各情報信号を時分割で符号化処理する際に、前記符号化処理手段が符号化処理で利用する内部信号を一時的に記憶する内部信号記憶手段と、
前記タイムスロット毎に、前記内部信号記憶手段に対する前記内部信号の書き込み及び読み出しを制御する記憶制御手段と
を設け、
前記符号化処理手段では、
ある情報信号における第１の信号部分に対する符号化の計算結果あるいは中間結果を、内部信号として前記記憶制御手段で前記内部信号記憶手段に対して書き込みすることで記憶させ、
前記情報信号の第２の信号部分を符号化する際に、前記記憶した内部信号を前記記憶制御手段で前記内部信号記憶手段から読み出して計算に用いる
ことを特徴とする時分割処理型符号処理回路。
【請求項２】
前記記憶制御手段において、
１つのタイムスロットのタイミングで、前記内部信号を前記内部信号記憶手段に書き込み、次のタイムスロットのタイミングで、前記情報信号を符号化する際に必要とされる信号を前記内部信号記憶手段から読み出す
ことを特徴とする請求項１記載の時分割処理型符号処理回路。
【請求項３】
前記記憶制御手段において、
１つのタイムスロットのタイミングで、前記情報信号を符号化する際に必要とされる信号を前記内部信号記憶手段から読み込み、前記符号化処理手段にて符号化処理を行い、その結果を前記内部信号記憶手段に書き込む
ことを特徴とする請求項１記載の時分割処理型符号処理回路。
【請求項４】
請求項１から請求項３のいずれか１つに記載の時分割処理型符号処理回路において、
前記信号処理制御手段は、前記制御信号として、符号化の種別及び符号化率を表す情報を出力し、
入力される複数の情報信号に適用する符号化で用いる符号化率が複数混在する場合、あるいは入力される複数の情報信号の伝送速度が複数種類である場合、あるいは入力される複数の情報信号に対して複数種類の符号化を適用する場合に、前記並直列変換手段は、前記符号化率，伝送速度及び符号化の種類の少なくとも１つに応じて、単位時間に入力される情報信号に対して割り当てるタイムスロットの数を変更する
ことを特徴とする時分割処理型符号処理回路。
【請求項５】
請求項１から請求項３のいずれか１つに記載の時分割処理型符号処理回路において、
前記時分割符号化処理手段が出力する信号の各タイムスロットを分離して直並列変換し、入力された複数の情報信号に対応する複数の符号化情報信号を生成する直並列変換手段
を更に設けたことを特徴とする時分割処理型符号処理回路。
【請求項６】
符号化されて入力される情報信号を復号化処理された信号を出力する時分割処理型符号処理回路であって、
予め定められた系列のタイムスロットをタイミング信号として出力するタイムスロット発生手段と、
前記各タイムスロットに割り当てて順次に入力される各情報信号を、タイムスロット毎に順次に復号化する時分割処理復号化手段と、
前記時分割処理復号化手段から出力される情報信号の各タイムスロットを分離して直並列変換し、複数の情報信号を同時に出力する直並列変換手段と
を設けるとともに、前記時分割処理復号化手段には、
前記タイムスロット発生手段が発生するタイムスロット毎に、割り当てられた信号の復号処理に関する制御信号を出力する信号処理制御手段と、
各タイムスロットに割り当てられた信号を、前記信号処理制御手段からの制御信号の指示に従って復号化処理する復号化処理手段と、
前記復号化処理手段が時分割で各情報信号を復号化処理する際に、前記復号化処理手段の復号化処理で利用する内部信号を一時的に記憶する内部信号記憶手段と、
前記タイムスロット毎に、前記内部信号記憶手段に対する前記内部信号の書き込み及び読み出しを制御する記憶制御手段とを設け、
前記復号化処理手段では、
ある情報信号における第１の信号部分に対する復号化の計算結果あるいは中間結果を、内部信号として前記記憶制御手段で前記内部信号記憶手段に対して書き込みすることで記憶させ、
前記ある情報信号の第２の信号部分を復号化する際に、前記記憶した内部信号を前記記憶制御手段で前記内部信号記憶手段から読み出して計算に用いる
ことを特徴とする時分割処理型符号処理回路。
【請求項７】
前記記憶制御手段において、
１つのタイムスロットのタイミングで、前記内部信号を前記内部信号記憶手段に書き込み、次のタイムスロットのタイミングで、前記情報信号を復号化する際に必要とされる信号を前記内部信号記憶手段から読み出す
ことを特徴とする請求項６記載の時分割処理型符号処理回路。
【請求項８】
前記記憶制御手段において、
１つのタイムスロットのタイミングで、前記情報信号を復号化する際に必要とされる信号を前記内部信号記憶手段から読み込み、前記復号化処理手段にて復号化処理を行い、その結果を前記内部信号記憶手段に書き込む
ことを特徴とする請求項６記載の時分割処理型符号処理回路。
【請求項９】
請求項６から請求項８のいずれか１つに記載の時分割処理型符号処理回路において、
前記信号処理制御手段は、前記制御信号として、符号化の種別及び符号化率を表す情報を出力し、
適用する符号化率が複数混在する場合、あるいは情報信号の伝送速度が複数混在する場合、あるいは復号化に複数の種類が存在する場合に、前記直並列変換手段は、前記符号化率，伝送速度及び復号化の種類の少なくとも１つに応じて、単位時間あたり入力される信号に割り当てるタイムスロットの数を変更することを特徴とする時分割処理型符号処理回路。
【請求項１０】
請求項６から請求項８のいずれか１つに記載の時分割処理型符号処理回路において、
互いに独立した符号化された複数の情報信号を複数の入力端子から同時に入力するとともに、前記タイムスロットの割り当てに応じて前記複数の情報信号を並直列変換する並直列変換手段
を更に設け、前記並直列変換手段から出力される直列信号を前記時分割処理復号化手段に入力することを特徴とする時分割処理型符号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の情報信号を同時に伝送する場合に符号化及び復号化を行うために用いられる時分割処理型符号処理回路に関し、例えば複数の伝送速度で多地点または複数の伝送信号を複数のキャリアを用いて同時にディジタル伝送する高速無線通信装置やブロードバンド衛星通信装置に利用できる。
【０００２】
【従来の技術】
例えば、複数の独立した信号を複数のキャリアを用いて同時にディジタル伝送する場合には、例えば情報量の圧縮などの目的により送信側で符号化を行ってから情報を伝送し、受信側では符号化された情報の復号化を行って元の情報を再生する。
【０００３】
また、送信対象となる複数の独立した信号は、伝送速度が互いに同じであるとは限らない。
従って、この種のディジタル信号伝送を行う場合には、従来より図７に示すような回路を用いて符号化を行っていた。図７の例では、５つの入力端子に独立した５つの信号が入力される場合を想定している。
【０００４】
各々の入力端子に入力された信号は、予め割り当てられた１つの符号化回路に入力され処理される。各符号化回路は、入力される信号を制御回路から指定された符号化種別及び符号化率に従って符号化処理し、処理結果を予め割り当てられた１つの出力端子に出力する。従って、伝送する信号の数又は入力端子の数と同数の独立した符号化回路を設ける必要がある。
【０００５】
一方、受信側では従来より図８に示すような回路を用いて受信信号の復号化を行っていた。図８の例では、符号化された５つの受信信号が５つの入力端子にそれぞれ入力される場合を想定している。
各々の入力端子に入力された受信信号は、予め割り当てられた１つの復号化回路に入力され処理される。各復号化回路は、入力される受信信号を制御回路から指定された復号化種別及び復号化率に従って復号化処理し、処理結果を予め割り当てられた１つの出力端子に出力する。従って、受信する信号の数又は入力端子の数と同数の独立した復号化回路を設ける必要がある。
【０００６】
【発明が解決しようとする課題】
前述のような従来の回路を用いて信号の符号化及び復号化を行う場合には、伝送する信号の数と同数の独立した符号化回路及び復号化回路を設けなければならない。
従って、例えば数百チャネルの信号を同時に処理するマルチキャリア／マルチレート伝送、あるいは文献“信学技報ＳＡＴ２００１−６３  チャネル集成機能を備えたマルチキャリア／マルチレートモデム：田邊他”に示されるような用途で用いる場合には、符号化及び復号化のために装置の回路規模及び消費電力が膨大になる可能性が高く実用性に問題がある。
【０００７】
本発明は、互いに伝送速度などが異なる独立した複数の信号を同時に伝送する場合に適した時分割処理型符号処理回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１の時分割処理型符号処理回路は、互いに独立した複数の情報信号を同時に入力し、符号化処理された信号を出力する時分割処理型符号処理回路であって、予め定められた系列のタイムスロットをタイミング信号として出力するタイムスロット発生手段と、並列に入力される複数の情報信号を並直列変換し、連続的に現れる各情報信号を前記タイミング信号の各タイムスロットに順次に割り当てる並直列変換手段と、前記並直列変換手段から出力される各情報信号をタイムスロット毎に順次に符号化処理する時分割符号化処理手段とを設けるとともに、前記時分割符号化処理手段には、前記タイムスロット発生手段が発生するタイムスロット毎に、割り当てられた情報信号の符号処理に関する制御信号を出力する信号処理制御手段と、前記タイムスロット発生手段が発生するタイムスロット毎に、割り当てられた情報信号を前記信号処理制御手段から出力される制御信号の指示に従って符号化する符号化処理手段と、前記符号化処理手段が各情報信号を時分割で符号化処理する際に、前記符号化処理手段が符号化処理で利用する内部信号を一時的に記憶する内部信号記憶手段と、前記タイムスロット毎に、前記内部信号記憶手段に対する前記内部信号の書き込み及び読み出しを制御する記憶制御手段とを設け、前記符号化処理手段では、ある情報信号における第１の信号部分に対する符号化の計算結果あるいは中間結果を、内部信号として前記記憶制御手段で前記内部信号記憶手段に対して書き込みすることで記憶させ、前記情報信号の第２の信号部分を符号化する際に、前記記憶した内部信号を前記記憶制御手段で前記内部信号記憶手段から読み出して計算に用いることを特徴とする。
【０００９】
請求項１においては、入力される複数の信号を並列から直列に変換し、タイムスロットの並びに従って順次に処理するので、符号化処理を行う要素を多数設ける必要がなくなる。
但し、実際の符号化処理においては、時系列で順次に現れる信号の各時点の信号部分について単独で符号化の計算を行うのではなく、例えばある時点で現れた第１の信号部分に対する符号化の計算結果あるいは中間結果と、次の時点で現れた第２の信号部分の内容とを組み合わせて計算を行う必要がある。
【００１０】
しかし、入力される複数の情報信号を並直列変換して各タイムスロットに順次に割り当てると、それぞれの信号が時間的に分離されるので、第２の信号部分の符号化処理の計算で必要とされる第１の信号部分に対する符号化の計算結果あるいは中間結果が失われることになる。
そこで、請求項１においては、第１の信号部分に対する符号化の計算結果あるいは中間結果を内部信号として内部信号記憶手段に一時的に記憶しておき、第２の信号部分を符号化する際に読み出して計算に用いる。これにより、タイムスロット毎に処理を行う場合でも、正しい符号化処理を行うことができる。
【００１１】
従って、請求項１では処理対象の信号数が増えた場合でも、符号化処理を実行する回路を増やす必要がなく、回路規模の増大を抑制できる。
請求項２の時分割処理型符号処理回路は、請求項１記載の記憶制御手段において、１つのタイムスロットのタイミングで、前記内部信号を前記内部信号記憶手段に書き込み、次のタイムスロットのタイミングで、前記情報信号を符号化する際に必要とされる信号を前記内部信号記憶手段から読み出すことを特徴とする。
すなわち、前記記憶制御手段の動作については、１つのタイムスロットのタイミングで処理された情報信号に対応する前記内部信号を前記内部信号記憶手段に書き込み、次のタイムスロットのタイミングで情報信号を符号化する際に必要とされる信号を前記内部信号記憶手段から読み出すものである。
【００１２】
請求項３の時分割処理型符号処理回路は、請求項１記載の前記記憶制御手段において、１つのタイムスロットのタイミングで、前記情報信号を符号化する際に必要とされる信号を前記内部信号記憶手段から読み込み、前記符号化処理手段にて符号化処理を行い、その結果を前記内部信号記憶手段に書き込むことを特徴とする。
すなわち、１つのタイムスロットのタイミングで処理する情報信号を符号化する際に必要とされる信号を前記内部信号記憶手段から読み込み、同じタイミングで符号化し、同じタイミングで内部信号を前記内部信号記憶手段に書き込むように制御する。
請求項４は、請求項１から請求項３のいずれか１つに記載の時分割処理型符号処理回路において、前記信号処理制御手段は、前記制御信号として、符号化の種別及び符号化率を表す情報を出力し、入力される複数の情報信号に適用する符号化で用いる符号化率が複数混在する場合、あるいは入力される複数の情報信号の伝送速度が複数種類である場合、あるいは入力される複数の情報信号に対して複数種類の符号化を適用する場合に、前記並直列変換手段は、前記符号化率，伝送速度及び符号化の種類の少なくとも１つに応じて、単位時間に入力される情報信号に対して割り当てるタイムスロットの数を変更することを特徴とする。
【００１３】
請求項４においては、符号化の種別及び符号化率をタイムスロット毎に切り替えることができるので、処理対象の信号毎に符号化の種別及び符号化率を切り替えて独立に符号化処理することができる。
また、例えば伝送速度が互いに違う複数の信号を符号化する場合、単位時間あたりの情報量が信号毎に異なるが、単位時間あたりの情報量が最も多い信号に合わせて符号化の処理能力を決定しなければならない。しかし、例えば単位時間あたりの情報量が多い信号に複数のタイムスロットを余分に割り当てることにより、タイムスロットあたりの情報量を減らすことができるので、単位時間あたりの処理すべき情報量を平均化することができる。
【００１４】
また、信号毎に符号化種別や符号化率が異なる場合にも、タイムスロットの割り当てを制御することにより、同様に必要最小限の処理能力で符号化を実現することができる。
請求項５は、請求項１から請求項３のいずれか１つに記載の時分割処理型符号処理回路において、前記時分割符号化処理手段が出力する信号の各タイムスロットを分離して直並列変換し、入力された複数の情報信号に対応する複数の符号化情報信号を生成する直並列変換手段を更に設けたことを特徴とする。
【００１５】
請求項５においては、符号化処理された信号が並列信号に変換されてから出力されるので、従来の装置に変更を加えることなく本発明を適用できる。
請求項６の時分割処理型符号処理回路は、符号化されて入力される情報信号を復号化処理された信号を出力する時分割処理型符号処理回路であって、予め定められた系列のタイムスロットをタイミング信号として出力するタイムスロット発生手段と、前記各タイムスロットに割り当てて順次に入力される各情報信号を、タイムスロット毎に順次に復号化する時分割処理復号化手段と、前記時分割処理復号化手段から出力される情報信号の各タイムスロットを分離して直並列変換し、複数の情報信号を同時に出力する直並列変換手段とを設けるとともに、前記時分割処理復号化手段には、前記タイムスロット発生手段が発生するタイムスロット毎に、割り当てられた信号の復号処理に関する制御信号を出力する信号処理制御手段と、各タイムスロットに割り当てられた信号を、前記信号処理制御手段からの制御信号の指示に従って復号化処理する復号化処理手段と、前記復号化処理手段が時分割で各情報信号を復号化処理する際に、前記復号化処理手段の復号化処理で利用する内部信号を一時的に記憶する内部信号記憶手段と、前記タイムスロット毎に、前記内部信号記憶手段に対する前記内部信号の書き込み及び読み出しを制御する記憶制御手段とを設け、前記復号化処理手段では、ある情報信号における第１の信号部分に対する復号化の計算結果あるいは中間結果を、内部信号として前記記憶制御手段で前記内部信号記憶手段に対して書き込みすることで記憶させ、
前記情報信号の第２の信号部分を復号化する際に、前記記憶した内部信号を前記記憶制御手段で前記内部信号記憶手段から読み出して計算に用いることを特徴とする。
【００１６】
請求項６においては、符号化処理された複数の信号（受信信号）が直列信号として入力される場合を想定している。請求項６においては、直列信号として入力される複数の信号をタイムスロット毎に抽出してそれぞれ復号化処理するので、復号化処理を行う要素を多数設ける必要がなくなる。
但し、実際の復号化処理においては、時系列で順次に現れる信号の各時点の信号部分について単独で復号化の計算を行うのではなく、例えばある時点で現れた第１の信号部分に対する復号化の計算結果あるいは中間結果と、次の時点で現れた第２の信号部分の内容とを組み合わせて計算を行う必要がある。
【００１７】
しかし、入力される複数の情報信号はタイムスロット毎に時間的に分離されているので、第２の信号部分の復号化処理の計算で必要とされる第１の信号部分に対する復号化の計算結果あるいは中間結果が失われることになる。
そこで、請求項６においては、第１の信号部分に対する復号化の計算結果あるいは中間結果を内部信号として内部信号記憶手段に一時的に記憶しておき、第２の信号部分を復号化する際に読み出して計算に用いる。これにより、タイムスロット毎に処理を行う場合でも、正しい復号化処理を行うことができる。
【００１８】
従って、請求項６では処理対象の信号数が増えた場合でも、復号化処理を実行する回路を増やす必要がなく、回路規模の増大を抑制できる。
請求項７の時分割処理型符号処理回路は、請求項６記載の記憶制御手段において、１つのタイムスロットのタイミングで、前記内部信号を前記内部信号記憶手段に書き込み、次のタイムスロットのタイミングで、前記情報信号を復号化する際に必要とされる信号を前記内部信号記憶手段から読み出すことを特徴とする。
すなわち、前記記憶制御手段の動作については、１つのタイムスロットのタイミングで処理された情報信号に対応する前記内部信号を前記内部信号記憶手段に書き込み、次のタイムスロットのタイミングで情報信号を復号化する際に必要とされる信号を前記内部信号記憶手段から読み出すように制御する。
【００１９】
請求項８の時分割処理型符号処理回路は、請求項６記載の前記記憶制御手段において、１つのタイムスロットのタイミングで、前記情報信号を復号化する際に必要とされる信号を前記内部信号記憶手段から読み込み、前記復号化処理手段にて復号化処理を行い、その結果を前記内部信号記憶手段に書き込むことを特徴とする
すなわち、１つのタイムスロットのタイミングで処理する情報信号を復号化する際に必要とされる信号を前記内部信号記憶手段から読み込み、同じタイミングで復号化し、同じタイミングで内部信号を前記内部信号記憶手段に書き込むように制御する。
請求項９は、請求項６から請求項８のいずれか１つに記載の時分割処理型符号処理回路において、前記信号処理制御手段は、前記制御信号として、符号化の種別及び符号化率を表す情報を出力し、適用する符号化率が複数混在する場合、あるいは情報信号の伝送速度が複数混在する場合、あるいは復号化に複数の種類が存在する場合に、前記直並列変換手段は、前記符号化率，伝送速度及び復号化の種類の少なくとも１つに応じて、単位時間あたり入力される信号に割り当てるタイムスロットの数を変更することを特徴とする。
【００２０】
請求項９においては、符号化の種別及び符号化率をタイムスロット毎に切り替えることができるので、処理対象の信号毎に復号化の種別及び符号化率を切り替えて独立に復号化処理することができる。
また、例えば伝送速度が互いに違う複数の信号を復号化する場合、単位時間あたりの情報量が信号毎に異なるが、単位時間あたりの情報量が最も多い信号に合わせて符号化の処理能力を決定しなければならない。しかし、例えば単位時間あたりの情報量が多い信号に複数のタイムスロットを余分に割り当てることにより、タイムスロットあたりの情報量を減らすことができるので、単位時間あたりの処理すべき情報量を平均化することができる。信号毎に符号化種別や符号化率が異なる場合も同様である。
【００２１】
請求項１０は、請求項６から請求項８のいずれか１つに記載の時分割処理型符号処理回路において、互いに独立した符号化された複数の情報信号を複数の入力端子から同時に入力するとともに、前記タイムスロットの割り当てに応じて前記複数の情報信号を並直列変換する並直列変換手段を更に設け、前記並直列変換手段から出力される直列信号を前記時分割処理復号化手段に入力することを特徴とする。
【００２２】
請求項１０においては、従来の装置と同様に符号化処理された受信信号を並列信号として入力するので、従来の装置に変更を加えることなく本発明をそのまま適用できる。
【００２３】
【発明の実施の形態】
（第１の実施の形態）
本発明の時分割処理型符号処理回路の１つの実施の形態について、図１〜図３を参照して説明する。この形態は、請求項１から請求項４に対応する。
【００２４】
図１はこの形態の時分割処理型符号処理回路の構成を示すブロック図である。図２はこの形態の時分割処理型符号処理回路の動作例を示すタイムチャートである。図３は並直列変換回路の動作例を示す模式図である。
この形態では、請求項１のタイムスロット発生手段，並直列変換手段，時分割符号化処理手段，信号処理制御手段，符号化処理手段，内部信号記憶手段及び記憶制御手段は、それぞれ制御回路１３，並直列変換回路１２，符号化回路１４，制御回路１３，符号化回路１４，メモリ回路１５及びメモリ制御回路２１に対応する。
【００２５】
この形態の時分割処理型符号処理回路は、図１に示すように、入力端子１０，バッファ１１，並直列変換回路１２，制御回路１３，符号化回路１４，メモリ回路１５及び出力端子１６を備えている。
また、メモリ回路１５にはメモリ制御回路２１，メモリ２２，入力バッファ２３及び出力バッファ２４が備わっている。
【００２６】
この形態では、５つの独立したディジタル信号を外部から入力して符号化する場合を想定しているので、５つの入力端子１０が設けてある。５つの入力端子１０（Ａ），１０（Ｂ），１０（Ｃ），１０（Ｄ）及び１０（Ｅ）に、それぞれバッファ１１（Ａ），１１（Ｂ），１１（Ｃ），１１（Ｄ）及び１１（Ｅ）を介して並直列変換回路１２の入力（Ａ〜Ｅ）に接続してある。
【００２７】
この時分割処理型符号処理回路は、５つの入力端子１０にそれぞれ独立して入力される５系統の信号ＳＧ１Ａ，ＳＧ１Ｂ，ＳＧ１Ｃ，ＳＧ１Ｄ及びＳＧ１Ｅを、並直列変換回路１２で１つの直列信号ＳＧ２に変換する。
この直列信号ＳＧ２は、周期が一定のタイムスロット毎に区分され、それぞれのタイムスロットには５つの入力信号ＳＧ１Ａ，ＳＧ１Ｂ，ＳＧ１Ｃ，ＳＧ１Ｄ及びＳＧ１Ｅのいずれか１つのある期間の情報が割り当てられる。
【００２８】
すなわち、信号ＳＧ２においては、入力端子１０（Ａ）〜１０（Ｅ）に入力される信号がそれらのビットレートに相当する割合で時間多重されている。
但し、最大５系統の入力端子１０から同時に入力される信号を時分割で処理する必要があるので、制御回路１３から出力される制御信号Ｃ２を用いて、符号化回路１４の内部信号をメモリ２２書き込むこととメモリ２２から読み出したデータを符号化回路１４で利用することを行なっている。
【００２９】
図１の時分割処理型符号処理回路は、制御回路１３が内部で生成する動作クロック（周期が一定のパルス信号）ＣＬＫに同期して動作する。また、この動作クロックの分周比でタイムスロットの切り替えタイミングが定まる。たとえば、動作クロックとタイムスロットの切り替えタイミングが同期している場合には分周比は１であり、２クロックでタイムスロットが１回変化する場合には分周比は２である。
【００３０】
制御回路１３は、並直列変換回路１２に対して制御信号Ｃ１を出力する。この制御信号Ｃ１は、いずれかの入力端子１０（あるいはバッファ１１）を特定する番号であり、タイムスロットの切り替わりのタイミングで更新される。
従って、並直列変換回路１２は、タイムスロットが切り替わる度に制御信号Ｃ１で指定された特定のバッファ１１から信号を取り出し、信号ＳＧ２の１つのタイムスロットに出力する。
【００３１】
例えば、各タイムスロットで図２に示すように（Ａ），（Ｅ），（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ａ），（Ｅ），（Ａ），（Ｂ），（Ｃ），（Ｄ），・・・が制御信号Ｃ１として入力される場合には、信号ＳＧ２の各タイムスロットに、それぞれＳＧ１Ａ，ＳＧ１Ｅ，ＳＧ１Ａ，ＳＧ１Ｂ，ＳＧ１Ｃ，ＳＧ１Ｄ，ＳＧ１Ａ，ＳＧ１Ｅ，ＳＧ１Ａ，ＳＧ１Ｂ，ＳＧ１Ｃ，ＳＧ１Ｄ，・・・が現れる。
【００３２】
また、各入力端子１０に入力される複数の信号の伝送速度が異なる場合には、単位時間に入力される情報量が互いに異なるので、信号ＳＧ２の各タイムスロットに信号ＳＧ１Ａ，ＳＧ１Ｂ，ＳＧ１Ｃ，ＳＧ１Ｄ，ＳＧ１Ｅを順番に割り当てると、タイムスロット毎に情報量が変化するので問題がある。
そこで、制御回路１３は制御信号Ｃ１を制御し、各系列の信号（ＳＧ１Ａ〜ＳＧ１Ｅ）に割り当てるタイムスロットの数を、各信号の伝送速度や符号化の種類及び符号化率に応じて自動的に変更する。
【００３３】
図３に示す具体例について説明する。なお、図３に丸で囲んで示した番号１，２，３，４，５は、それぞれ信号ＳＧ１Ａ，ＳＧ１Ｂ，ＳＧ１Ｃ，ＳＧ１Ｄ，ＳＧ１Ｅに対応する。
図３の（ａ）の例では、タイムスロットの５周期の間に、１番の信号（ＳＧ１Ａ）が２単位の情報量だけ入力され、２番の信号（ＳＧ１Ｂ）が１単位の情報量だけ入力され、３番の信号（ＳＧ１Ｃ）が１単位の情報量だけ入力され、５番の信号（ＳＧ１Ｅ）が１単位の情報量だけ入力されている。つまり、１番の信号（ＳＧ１Ａ）の伝送速度は他の信号の２倍である。
【００３４】
従って、出力信号ＳＧ２の各タイムスロットに、１，２，３，１，５の番号の信号を順次に割り当てることにより、均一な情報量を各タイムスロットに割り当てることができる。また、入力された全ての信号を出力信号のタイムスロットに割り当てることができる。
同様に、図３の（ｂ）の例では、タイムスロットの５周期の間に、１番の信号（ＳＧ１Ａ）が３単位の情報量だけ入力され、２番の信号（ＳＧ１Ｂ）が２単位の情報量だけ入力されている。従って、出力信号ＳＧ２の各タイムスロットに、１，２，１，２，１の番号の信号を順次に割り当てることにより、均一な情報量を各タイムスロットに割り当てることができる。
【００３５】
同様に、図３の（ｃ）の例では、タイムスロットの５周期の間に、１番の信号（ＳＧ１Ａ）が５単位の情報量だけ入力されている。従って、出力信号ＳＧ２の各タイムスロットに、１，１，１，１，１の番号の信号を順次に割り当てることにより、均一な情報量を各タイムスロットに割り当てることができる。
また、制御回路１３は符号化回路１４に対して制御信号Ｃ３を出力する。この制御信号Ｃ３は、いずれかの入力端子１０（あるいはバッファ１１）を特定する番号と該当する信号に対する符号化率及び符号化の種類を示す信号であり、タイムスロットの切り替わりのタイミングに同期して更新される。
【００３６】
また、制御回路１３はメモリ回路１５に対して制御信号Ｃ２を出力する。この制御信号Ｃ２は、読み出しアドレス及び書き込みアドレスの情報を含み、タイムスロットの切り替わりのタイミングに同期して更新される。
メモリ回路１５内部においては、メモリ制御回路２１の制御により次の動作が行われる。すなわち、各タイムスロットの切り替わりのタイミングに同期して、メモリ２２上の指定された第１のアドレス（制御信号Ｃ２の読み出しアドレス）からデータを読み出して出力バッファ２４に書き込むと同時に、メモリ２２上の指定された第２のアドレス（制御信号Ｃ２の書き込みアドレス）に対して入力バッファ２３に保持されている内容を書き込む。
【００３７】
符号化回路１４は、動作クロックＣＬＫに同期したタイミングで、並直列変換回路１２の出力から信号ＳＧ２の情報を取り込み、同時にメモリ回路１５の出力バッファ２４から出力されるデータを取り込んで展開し、符号化のための演算処理を行う。
また、制御回路１３から入力される制御信号Ｃ３によって符号化率や符号化の種類が指定されている場合には、この制御信号Ｃ３の内容に従って符号化回路１４は演算の内容を切り替える。
【００３８】
符号化回路１４は、演算の結果、すなわち符号化された信号ＳＧ２を信号ＳＧ３として出力端子１６に出力する。また同時に、符号化回路１４は内部のデータ（次に現れる信号の演算に必要なデータ）をメモリ回路１５の入力バッファ２３に対して出力する。
５つの入力端子１０（Ａ）〜１０（Ｅ）に現れる信号はタイムスロットごとにそれぞれ分離され、各信号は時間的に不連続になっているが、符号化回路１４における演算で必要とされる内部信号を一時的にメモリ２２に記憶し、必要なタイミングで読み出して利用するので、符号化回路１４は入力される信号毎に独立して符号化を行うことができる。
【００３９】
（第２の実施の形態）
本発明の時分割処理型符号処理回路のもう１つの実施の形態について、図４を参照して説明する。この形態は請求項５に対応する。
図４はこの形態の時分割処理型符号処理回路の構成を示すブロック図である。この形態は第１の実施の形態の変形例である。図４において、図１と対応する要素は同一の符号を付けて示してある。第１の実施の形態と同一の部分については、以下の説明を省略する。
【００４０】
この形態では、請求項５の直並列変換手段は直並列変換回路３１に対応する。
図４に示すように、この形態では符号化回路１４の出力に直並列変換回路３１が接続され、直並列変換回路３１の各出力にそれぞれバッファ３２を介して 出力端子３３が接続されている。
直並列変換回路３１は並直列変換回路１２と逆の動作を行う。すなわち、時間多重された信号ＳＧ３をタイムスロット毎に分離してそれぞれ指定された出力端子（バッファ３２）に出力する。
【００４１】
制御回路１３が出力する制御信号Ｃ４は、いずれかの出力端子３３（あるいはバッファ３２）を特定する番号であり、タイムスロットの切り替わりのタイミングに同期して更新される。
従って、信号ＳＧ３はタイムスロット毎に分離され、それぞれ制御信号Ｃ４で指定された系統のバッファ３２に書き込まれ  いずれか１つの出力端子３３に出力される。
【００４２】
５つのバッファ３２(A)〜３２(E)にそれぞれ独自のタイミングで読み出し信号を与えることにより、 ５つの出力端子３３(A)〜３３(E)からそれぞれ独立した伝送速度の信号を取り出すことができる。
（第３の実施の形態）
本発明の時分割処理型符号処理回路のもう１つの実施の形態について、図５を参照して説明する。図５はこの形態の時分割処理型符号処理回路の構成を示すブロック図である。この形態は請求項６から請求項９に対応する。
【００４３】
この形態では、請求項６のタイムスロット発生手段，時分割処理復号化手段，直並列変換手段，信号処理制御手段，復号化処理手段，内部信号記憶手段及び記憶制御手段は、それぞれ制御回路４３，復号化回路４２，直並列変換回路４５，制御回路４３，復号化回路４２，メモリ５２及びメモリ制御回路５１に対応する。
図５に示す時分割処理型符号処理回路は、図１の時分割処理型符号処理回路によって符号化された直列の信号を受信して復号するために利用される。
【００４４】
この形態の時分割処理型符号処理回路は、図５に示すように、入力端子４１，復号化回路４２，制御回路４３，メモリ回路４４，直並列変換回路４５，バッファ４６及び出力端子４７を備えている。
また、メモリ回路４４の内部にはメモリ制御回路５１，メモリ５２，入力バッファ５３及び出力バッファ５４が備わっている。
【００４５】
この形態では、５系統の信号を時間多重した信号を受信する場合を想定しているので、バッファ４６及び出力端子４７はそれぞれ５つ設けてある。
図５に示す時分割処理型符号処理回路の各構成要素は、制御回路４３が生成する周期が一定の動作クロックＣＬＫに同期して動作する。また、制御回路４３は動作クロックＣＬＫに同期した周期が一定のタイムスロットを生成する。
【００４６】
入力端子４１に入力される信号は、動作クロックＣＬＫに同期して一定周期のタイムスロット毎に区分される。
制御回路４３が出力する制御信号Ｃ２１には、入力端子４１に入力される信号の各タイムスロットの信号を特定するための信号と、復号化の種類及び復号化率の情報とが含まれている。この制御信号Ｃ２１は、各タイムスロットの切り替わりに同期して更新される。
【００４７】
また、制御回路４３が出力する制御信号Ｃ２２には、書き込みアドレス及び読み出しアドレスの情報が含まれている。この制御信号Ｃ２２は、各タイムスロットの切り替わりに同期して更新される。
また、制御回路４３が出力する制御信号Ｃ２３には、タイムスロット毎の信号の出力先（バッファ４６または出力端子４７）を示す番号が含まれている。この制御信号Ｃ２３は、各タイムスロットの切り替わりに同期して更新される。
【００４８】
メモリ回路４４内部においては、メモリ制御回路５１の制御により次の動作が行われる。すなわち、各タイムスロットの切り替わりのタイミングに同期して、メモリ５２上の指定された第１のアドレス（制御信号Ｃ２２の読み出しアドレス）からデータを読み出して出力バッファ５４に書き込むと同時に、メモリ５２上の指定された第２のアドレス（制御信号Ｃ２２の書き込みアドレス）に対して入力バッファ５３に保持されている内容を書き込む。
【００４９】
復号化回路４２は、動作クロックＣＬＫに同期したタイミングで、入力端子４１から信号の情報を取り込み、同時にメモリ回路４４の出力バッファ５４から出力されるデータを取り込んで展開し、復号化のための演算処理を行う。
【００５０】
また、制御回路４３から入力される制御信号Ｃ２１によって復号化率や復号化の種類が指定されている場合には、この制御信号Ｃ２１の内容に従って復号化回路４２は演算の内容を切り替える。
復号化回路４２は、演算の結果、すなわち復号化された信号を直並列変換回路４５に出力する。また同時に、復号化回路４２は内部のデータ（次に現れる信号の演算に必要なデータ）をメモリ回路４４の入力バッファ５３に対して書き込む。
【００５１】
直並列変換回路４５は、制御回路４３が出力する制御信号Ｃ２３によって指定された出力系統（いずれかのバッファ４６）に信号の各タイムスロットを割り当て、タイムスロット毎に選択的にバッファ４６（Ａ）〜４６（Ｅ）に信号を出力する。従って、直列信号として復号化回路４２から出力される信号は、直並列変換回路４５で直並列変換されてバッファ４６（Ａ）〜４６（Ｅ）に並列信号として出力される。
【００５２】
５つのバッファ４６(A)〜４６(E)にそれぞれ独自のタイミングで読み出し信号を与えることにより、 ５つの出力端子４７(A)〜４７(E)からそれぞれ独立した伝送速度の信号を取り出すことができる。
（第４の実施の形態）
本発明の時分割処理型符号処理回路のもう１つの実施の形態について、図６を参照して説明する。この形態は請求項１０に対応する。
【００５３】
図６はこの形態の時分割処理型符号処理回路の構成を示すブロック図である。この形態は第３の実施の形態の変形例である。図６において、図５と対応する要素は同一の符号を付けて示してある。第１の実施の形態と同一の部分については、以下の説明を省略する。
この形態では、請求項１０の並直列変換手段は並直列変換回路６３に対応する。
【００５４】
図６に示すように、この形態では５つの入力端子６１が設けてあり、各入力端子６１はバッファ６２を介して並直列変換回路６３の入力と接続されている。
並直列変換回路６３は、制御回路４３が出力する制御信号Ｃ２４に従って、各タイムスロットのタイミングで、５系統の信号のいずれかを５つのバッファ６２の１つから選択的に入力して復号化回路４２の入力に出力する。
【００５５】
すなわち、図６に示す時分割処理型符号処理回路においては、５つの独立した信号を受信信号として入力端子６１から入力し、並直列変換回路６３で直列信号に変換してから復号化回路４２に与える。並直列変換回路６３の動作は前述の並直列変換回路１２の動作と同様である。
【００５６】
【発明の効果】
以上説明したように、本発明の装置は、複数ある存在する信号毎にビットレートが異なる場合や、符号化方式、符号化率が異なる場合においても、入力信号をその信号のビットレート毎に並直列変換し、制御回路で制御される符号化回路とメモリインターフェースを持つことで、回路規模および消費電力を抑えた回路構成を実現できる。このことは、数百チャネルを同時に扱うような通信方式において特に効果を得ることができる。
【００５７】
また、本発明の装置は、復号する信号のビットレートが信号毎に異なる場合や、復号方式、復号率が異なる場合においても、上記と同様な効果を期待できる。さらに、本発明の装置は衛星通信回線を複数送信局で効率的に利用する場合や、プログラマブルに帯域幅やキャリア数を変更する通信を行なう場合に適用することができる。
【図面の簡単な説明】
【図１】第１の実施の形態の時分割処理型符号処理回路の構成を示すブロック図である。
【図２】第１の実施の形態の時分割処理型符号処理回路の動作例を示すタイムチャートである。
【図３】並直列変換回路の動作例を示す模式図である。
【図４】第２の実施の形態の時分割処理型符号処理回路の構成を示すブロック図である。
【図５】第３の実施の形態の時分割処理型符号処理回路の構成を示すブロック図である。
【図６】第４の実施の形態の時分割処理型符号処理回路の構成を示すブロック図である。
【図７】従来の符号化回路の構成例を示すブロック図である。
【図８】従来の復号化回路の構成例を示すブロック図である。
【符号の説明】
１０  入力端子
１１  バッファ
１２  並直列変換回路
１３  制御回路
１４  符号化回路
１５  メモリ回路
１６  出力端子
２１  メモリ制御回路
２２  メモリ
２３  入力バッファ
２４  出力バッファ
３１  直並列変換回路
３２  バッファ
３３    出力端子
４１  入力端子
４２  復号化回路
４３  制御回路
４４  メモリ回路
４５  直並列変換回路
４６  バッファ
４７  出力端子
５１  メモリ制御回路
５２  メモリ
５３  入力バッファ
５４  出力バッファ
６１  入力端子
６２  バッファ
６３  並直列変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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