(57)【特許請求の範囲】
【請求項１】
複数の不揮発性半導体メモリセルと、これら複数のメモリセルに接続された複数のローカルワード線と、前記複数のメモリセルに接続された複数のローカルビット線と、前記複数のメモリセルに接続されたソース線とからなるメモリセルアレイブロックと、
前記ローカルワード線を選択する第１のローデコーダと、
前記ローカルビット線を選択する第１のカラムゲートと
を有する複数のメモリコア部が行及び列に配置され、
グローバルワード線により前記各行に配置された複数の前記第１のローデコーダに接続される複数の第２のローデコーダと、
グローバルビット線により前記各列に配置された複数の前記第１のカラムゲートに接続される複数の第２のカラムゲートと、
前記複数の第２のカラムゲートに接続され、書き込みデータを前記第２のカラムデコーダに供給する書き込み回路と、
前記複数の第２のカラムゲートに接続され、前記第１、第２のカラムゲートを介して前記メモリセルから読み出されたデータを検出するセンスアンプと
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ローカルビット線は第１層目の金属配線により構成され、前記グローバルビット線は第２層目の金属配線により構成され、前記グローバルワード線は第３層目の金属配線により構成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ローカルビット線は第１層目の金属配線により構成され、前記グローバルワード線は第２層目の金属配線により構成され、前記グローバルビット線は第３層目の金属配線により構成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の第１、第２のカラムゲートは、第１層目又は第３層目の金属配線を通して選択信号が供給されることを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリコア部毎に設けられ、消去時にブロックアドレス信号に応じて、選択されたメモリセルアレイブロックの前記ソース線に消去電位を供給するソース線デコーダをさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリコア部毎に設けられ、消去時にブロックアドレス信号に応じて、選択されたメモリセルアレイブロックのウェルに消去電位を供給するウェルデコーダをさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶データを一括消去可能なＥＥＰＲＯＭセルを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図１４乃至図１７は、従来の不揮発性半導体記憶装置の一例を示すものであり、ＮＯＲ型フラッシュメモリを示している。図１４は単体のメモリセルの構成を示し、図１５は図１４の１５−１５線に沿った断面図、図１６は図１４の１６−１６線に沿った断面図を示している。図１４乃至図１６において、Ｐ型半導体基板１０１にはＮ型のウェル領域１０２が形成され、このウェル領域１０２内にＰ型のウェル領域１０３が形成されている。このウェル領域１０３の表面領域には複数の素子分離領域１０４が形成され、これら素子分離領域１０４の相互間に、ゲート酸化膜１０５が形成されている。このゲート酸化膜１０５の上には浮遊ゲート（ＦＧ）１０６が形成され、この浮遊ゲート１０６の上には絶縁膜１０７を介在して制御ゲート（ＣＧ）１０８が形成されている。これらゲートの両側に位置するウェル領域内にはドレイン、ソースを構成する拡散層１０９、１１０が形成されている。制御ゲート１０８の上には絶縁膜１１１が形成され、この絶縁膜１１１上には前記ドレイン１０９に接続されるビット線（ＢＬ）１１２が形成されている。
【０００３】
図１７は、上記構成のメモリセルをマトリクス状に配置したＮＯＲ型のメモリセルアレイブロックを示している。このメモリセルアレイブロックはメモリセルＭＣ００〜ＭＣｎｍを有しており、同一の行に配置された複数のメモリセルの制御ゲートは、ワード線ＷＬｎ、ＷＬｎ−１…ＷＬ１、ＷＬ０にそれぞれ接続され、同一の列に配置された複数のメモリセルのドレインはビット線ＢＬ０、ＢＬ１…ＢＬ７、ＢＬ８…ＢＬｍが接続されている。各メモリセルのソースは共通ソース線ＳＬに接続されている。このメモリセルアレイブロックにおいて、ビット幅が８の場合の書き込み、読み出し、消去動作は次の通りである。
【０００４】
メモリセルＭＣ００〜ＭＣ０７がデータの書き込み時に選択された場合、これらのメモリセルが共有するワード線ＷＬ０にはＶｐｐ（１０Ｖ程度の電圧）が印加され、その他のワード線は０Ｖとされる。ビット線の電圧は書き込みデータに依存する。データ“０”を書き込むビット線にはＶｄｐ（５Ｖ程度の電圧）が印加され、“１”データを書き込むビット線には０Ｖが印加される。共通ソース線ＳＬは０Ｖとされる。ゲートがＶｐｐ、ドレインがＶｄｐのメモリセルでは、ソースからドレインに移動する電子の中には高エネルギーを持つものがあり、これがゲート方向の電界によって浮遊ゲートに到達する。このようにして、浮遊ゲート中の電子の数が相対的に少ない“１”状態のメモリセルは、電子の数が相対的に多い“０”状態のメモリセルに変わる。ゲートとドレインの電圧関係がこれ以外のメモリセルではドレイン電流が流れず、メモリセルのデータは変わらない。
【０００５】
メモリセルＭＣ００〜ＭＣ０７がデータ読み出し時に選択された場合、これらのメモリセルが共有するワード線ＷＬ０には電源電圧Ｖｃｃ（５Ｖ程度の電圧）が印加される。その他のワード線は０Ｖとされる。選択されたビット線には電圧Ｖｄ（１Ｖ程度の電圧）が印加され、非選択のビット線には０Ｖが印加される。また、共通ソース線ＳＬは０Ｖとされる。“１”状態のメモリセルの閾値電圧は電源電圧Ｖｃｃより低く、“０”状態のメモリセルは閾値電圧が電源電圧Ｖｃｃより高い。したがって、“１”状態のメモリセルでは電流が流れ、“０”状態のメモリセルは電流が流れない。この電流をセンスすることにより、データ“０”又は“１”を読み出すことができる。
【０００６】
データの消去は、メモリセルアレイブロック単位に一括して行われる。この時、全てのワード線が０Ｖとされ、Ｐ型ウェル及びＮ型ウェルが消去電圧Ｖｅｅ（２０Ｖ程度の電圧）とされると、ゲート酸化膜に高電界が印加され、浮遊ゲート中の電子はトンネリングによってＰ型ウェルに移動する。こうして、選択されたメモリセルアレイブロック内の全てのメモリセルのデータが“１”となる。この時、非選択のメモリセルアレイブロックのＰ型ウェルは０Ｖ、ワード線の電位は全て０Ｖとされているため、このアレイブロックのデータは消去されない。
【０００７】
データの消去方法は、上記ウェルにバイアス電圧を印加する方法の他、ソースにバイアス電圧を印加する方法がある。このとき、ウェルあるいはメモリセルがＰ型基板上に形成されている場合、基板は接地される。このように電圧を印加すると、ソース拡散層とゲートのオーバーラップ部でトンネル電流が流れ、データが消去される。
【０００８】
データの書き込み、消去時には上述したように、高い電圧が必要であり、この高電圧を扱うトランジスタはサイズを小さくすることが困難である。メモリセルはトンネル酸化膜の膜厚が信頼性を確保するための条件により規定されているため薄膜化することができない。また、信頼性を確保するため書き込み電圧を下げることも困難である。こうした状況において、メモリセルのサイズを小さくしてビットコストを下げることができても、高電圧が印加されるトランジスタを含むロウデコーダや、カラムゲートがチップ内で占める面積を縮小することが困難であるため、これらのメモリセルアレイブロックに対する面積比が大きくなりコスト低減効果が減少する。
【０００９】
【発明が解決しようとする課題】
図１８は、従来の不揮発性半導体記憶装置のブロック構成を示している。チップ２０１上には４つのメモリコア部２０２、２０３、２０４、２０５が配置されている。これらメモリコア部の近傍にアドレス信号を受けるアドレスバッファ２０６、不揮発性半導体記憶装置の全体的な制御を行う制御部２０７、書き込みデータを受け、選択されたメモリにこのデータを書き込む書き込み回路２０８、選択されたメモリセルから読み出されたデータをセンスするセンスアンプ２０９が配置されている。前記各メモリコア部は同一の構成とされている。すなわち、図示せぬメモリセルがマトリクス状に配置されたメモリセルアレイブロック（ＭＣＡＢ）２１０と、アドレス信号に応じてメモリセルアレイブロック内の行を選択するロウプリデコーダ（ＲＰＤＣ）２１１、及びロウメインデコーダ（ＲＭＤＣ）２１２と、アドレス信号に応じてメモリセルアレイブロック内の列を選択するプリカラムゲート（ＰＣＧ）２１３、及びメインカラムゲート（ＭＣＧ）２１４とから構成されている。
【００１０】
このように上記各メモリコア部は、メモリセルアレイブロック２１０と、ロウプリデコーダ２１１、及びロウメインデコーダ２１２、プリカラムゲート２１３、及びメインカラムゲート２１４をそれぞれ有している。しかも、ロウメインデコーダ２１２は、高電圧が印加されるサイズの大きなトランジスタを有している。このため、前述したように、メモリセルアレイブロック２１０のサイズを縮小したとしても、ロウプリデコーダ２１１、及びロウメインデコーダ２１２、プリカラムゲート２１３、及びメインカラムゲート２１４が占有する面積を削減できないため、ビットコストに対するメモリセルのサイズ縮小効果が小さくなってしまうという問題を有している。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、メモリセルアレイブロックに対するロウデコーダやカラムゲートの面積の比率を下げることができ、メモリセルサイズを縮小することができるとともに、ビットコストを低減可能な不揮発性半導体記憶装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明は、上記課題を解決するため、複数の不揮発性半導体メモリセルと、これら複数のメモリセルに接続された複数のローカルワード線と、前記複数のメモリセルに接続された複数のローカルビット線と、前記複数のメモリセルに接続されたソース線とからなるメモリセルアレイブロックと、前記ローカルワード線を選択する第１のローデコーダと、前記ローカルビット線を選択する第１のカラムゲートとを有する複数のメモリコア部が行及び列に配置され、グローバルワード線により前記各行に配置された複数の前記第１のローデコーダに接続される複数の第２のローデコーダと、グローバルビット線により前記各列に配置された複数の前記第１のカラムゲートに接続される複数の第２のカラムゲートと、前記複数の第２のカラムゲートに接続され、書き込みデータを前記第２のカラムデコーダに供給する書き込み回路と、前記複数の第２のカラムゲートに接続され、前記第１、第２のカラムゲートを介して前記メモリセルから読み出されたデータを検出するセンスアンプとを具備することを特徴とする不揮発性半導体記憶装置。
【００１３】
前記ローカルビット線は第１層目の金属配線により構成され、前記グローバルビット線は第２層目の金属配線により構成され、前記グローバルワード線は第３層目の金属配線により構成される。
【００１４】
前記複数の第１、第２のカラムゲートは、第１層目又は第３層目の金属配線を通して選択信号が供給される。
前記ローカルビット線は第１層目の金属配線により構成され、前記グローバルワード線は第２層目の金属配線により構成され、前記グローバルビット線は第３層目の金属配線により構成される。
【００１５】
前記メモリコア部毎に設けられ、消去時にブロックアドレス信号に応じて、選択されたメモリセルアレイブロックの前記ソース線に消去電位を供給するソース線デコーダをさらに具備している。
【００１６】
前記メモリコア部毎に設けられ、消去時にブロックアドレス信号に応じて、選択されたメモリセルアレイブロックのウェルに消去電位を供給するウェルデコーダをさらに具備している。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明に係る不揮発性半導体記憶装置の第１の実施例を示すものであり、例えばＮＯＲ型のフラッシュメモリのブロック構成を示している。メモリブロック１０には４つのメモリコア部１１、１２、１３、１４が配置されている。これらメモリコア部１１、１２、１３、１４の近傍にアドレス信号を受けるアドレスバッファ１５、不揮発性半導体記憶装置の全体的な制御を行う制御部１６、書き込みデータを受け、選択されたメモリにこのデータを書き込む書き込み回路１７、選択されたメモリセルから読み出されたデータをセンスするセンスアンプ１８が配置されている。前記各メモリコア部１１、１２、１３、１４は同一の構成とされている。すなわち、各メモリコア部はメモリセルアレイブロック（ＭＣＡＢ）１９と、ローカルロウデコーダ（ＬＲＤＣ）２０と、ローカルカラムゲート（ＬＣＧ）２１とから構成されている。
【００１８】
前記メモリセルアレイブロック（ＭＣＡＢ）１９はマトリクス状に配置された図示せぬ複数のメモリセルＭＣと、これらメモリセルＭＣに接続されたローカルワード線ＷＬ、及びローカルビット線ＢＬを有している。メモリセルアレイブロック１９の具体的な構成は、図１７に示す構成と同様である。前記ローカルロウデコーダ２０は前記アドレスバッファ１５から供給されるアドレス信号に応じて前記ローカルワード線ＷＬを選択し、前記ローカルカラムゲート２１は前記ローカルビット線ＢＬを選択する。前記メモリコア部１１、１２にそれぞれ配置されたローカルロウデコーダ２０は、グローバルワード線ＧＷＬを介してグローバルローデコーダ（ＧＲＤＣ）２２ａに接続されている。このグローバルローデコーダ（ＧＲＤＣ）２２ａは、前記アドレスバッファ１５から供給されるアドレス信号に応じて前記メモリコア部１１のローカルローデコーダ２０、又はメモリコア部１２のローカルローデコーダ２０を選択する。同様に前記メモリコア部１３、１４にそれぞれ配置されたローカルロウデコーダ２０は、グローバルワード線ＧＷＬを介してグローバルローデコーダ（ＧＲＤＣ）２２ｂに接続されている。このグローバルローデコーダ２２ｂは、前記アドレスバッファ１５から供給されるアドレス信号に応じて前記グローバルワード線ＧＷＬを選択する。
【００１９】
一方、前記メモリコア部１１、１３にそれぞれ配置されたローカルカラムゲート２１は、グローバルビット線ＧＢＬを介してグローバルカラムゲート２３ａに接続される。このグローバルカラムゲート２３ａは前記グローバルビット線ＧＢＬを選択する。同様に、前記メモリコア部１２、１４にそれぞれ配置されたローカルカラムゲート２１は、グローバルビット線ＧＢＬを介してグローバルカラムゲート２３ｂに接続される。このグローバルカラムゲート２３ｂはグローバルビット線ＧＢＬを選択する。
【００２０】
さらに、前記メモリコア部１１、１２に配置されたローカルカラムゲート２１は、配線Ｌ１を介してそれぞれローカルカラムゲート駆動部（ＬＣＧＤ）２４ａに接続される。このローカルカラムゲート駆動部２４ａは、前記アドレスバッファ１５から供給されるアドレス信号に応じて、メモリコア部１１、１２に配置されたローカルカラムゲート２１を駆動する。前記メモリコア部１３、１４に配置されたローカルカラムゲート２１は、配線Ｌ２を介してローカルカラムゲート駆動部（ＬＣＧＤ）２４ｂに接続される。このローカルカラムゲート駆動部２４ｂは、前記アドレスバッファ１５から供給されるアドレス信号に応じて、メモリコア部１３、１４に配置されたローカルカラムゲート２１を駆動する。さらに、前記グローバルカラムゲート２３ａ、２３ｂは配線Ｌ３を介してグローバルカラムゲート駆動部２４ｃに接続される。このグローバルカラムゲート駆動部２４ｃは、前記アドレスバッファ１５から供給されるアドレス信号に応じて、グローバルカラムゲート２３ａ、２３ｂの何れかを選択して駆動する。これらローカルカラムゲート駆動部２４ａ、２４ｂ、グローバルカラムゲート駆動部２４ｃはカラムデコーダ（ＣＤＣ）２５に接続されている。このカラムデコーダ２５は前記アドレスバッファ１５から供給されるアドレス信号に応じて、ローカルカラムゲート駆動部２４ａ、２４ｂ、グローバルカラムゲート駆動部２４ｃの何れかを駆動する。
【００２１】
上記グローバルカラムゲート２３ａ、２３ｂはデータ線ＤＬを介して前記書き込み回路１７に接続されるとともに、前記センスアンプ１８に接続されている。データの書き込み時、グローバルカラムゲート２３ａ、２３ｂは、前記カラムデコーダ２５、及びグローバルカラムゲート駆動部２４ｃにより選択的に駆動され、前記書き込み回路１７からのデータを前記ローカルカラムゲート駆動部２４ａ、又はローカルカラムゲート駆動部２４ｂにより選択されたローカルカラムゲート２１に供給する。また、データの読み出し時、グローバルカラムゲート２３ａ、２３ｂは、選択されたメモリセルアレイブロック１９のメモリセルからローカルカラムゲート２１に読み出されたデータをセンスアンプ１８に供給する。
【００２２】
図２は、図１に示す不揮発性半導体記憶装置を例えば汎用メモリに適用した場合を示しており、図１と同一部分には同一符号を付す。この汎用メモリ３０において、メモリブロック１０のアドレス端子ＡはアドレスピンＡＤＤに接続され、制御信号入出力端子Ｂは制御信号入出力ピンＣＴＬに接続され、データ入出力端子Ｃは入出力バッファ（Ｉ／Ｏ）３１を介して入出力ピンＩＯに接続されている。
【００２３】
図３は、図１に示す不揮発性半導体記憶装置を例えばマイクロプロセッサに適用した場合を示している。このマイクロプロセッサ３２はメモリブロック１０と、ロジックゲート３３とを有している。メモリブロック１０のアドレス端子Ａ、制御信号入出力端子Ｂ、データ入出力端子Ｃはそれぞれロジックゲート３３に接続され、ロジックゲート３３は入力ピンＩＮ、出力ピンＯＵＴに接続されている。このロジックゲート３３は例えばメモリブロック１０に記憶されたデータを読み出して演算処理し、この演算結果は外部に出力されたり、再度メモリブロック１０に記憶される。
【００２４】
図４は、上記グローバルローデコーダＧＲＤＣの構成を示している。このグローバルローデコーダはロウアドレス信号ＲＡｉ、ＲＡｊが供給されるナンド回路４１ａ、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）４１ｂ〜４１ｅ、複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）４１ｆ〜４１ｉ、前記ナンド回路４１ａの出力端と前記ＮＭＯＳトランジスタ４１ｇのゲートとの間に接続されたインバータ回路４１ｊとにより構成され、前記ＰＭＯＳトランジスタ４１ｄとＮＭＯＳトランジスタ４１ｈの接続点にグローバルワード線ＧＷＬｉｊが接続されている。
【００２５】
このグローバルローデコーダＧＲＤＣは、ロウアドレス信号ＲＡｉ、ＲＡｊに応じてナンド回路４１ａの出力信号がハイレベルとなった場合、ＮＭＯＳトランジスタ４１ｆ、ＰＭＯＳトランジスタ４１ｅ、ＮＭＯＳトランジスタ４１ｈが順次オンとなってグローバルワード線ＧＷＬｉｊがローレベル（接地電位）とされる。また、ロウアドレス信号ＲＡｉ、ＲＡｊに応じてナンド回路４１ａの出力信号がローレベルとなった場合、ＮＭＯＳトランジスタ４１ｇ、ＰＭＯＳトランジスタ４１ｄが順次オンとなり、グローバルワード線ＧＷＬｉｊがハイレベル（電圧ＶＳＷ）とされる。
【００２６】
図５は、前記ローカルロウデコーダ（ＬＲＤＣ）の構成を示している。このローカルロウデコーダにおいて、ローカルワード線ＷＬｉｊｋに接続されたユニットは、インバータ回路５１ａと、トランスファーゲート５１ｂと、ＮＭＯＳトランジスタ５１ｃとにより構成されている。インバータ回路５１ａの入力端は前記グローバルワード線ＧＷＬｉｊに接続され、このインバータ回路５１ａの入出力端はトランスファーゲート５１ｂの両ゲートにそれぞれ接続されている。このトランスファーゲート５１ｂの入力端には電源Ｆｋ（データ読み出し時例えば５Ｖ、データ書き込み時例えば１０Ｖ）が供給され、出力端はメモリセルアレイブロックＭＣＡＢに配置されたローカルワード線ＷＬｉｊｋに接続されている。ＮＭＯＳトランジスタ５１ｃはトランスファーゲート５１ｂの出力端と接地間に電流通路が接続され、ゲートが前記インバータ回路５１ａの出力端に接続されている。
【００２７】
また、ローカルワード線ＷＬｉｊｋ’に接続されたユニットも、ローカルワード線ＷＬｉｊｋに接続されたユニットと同一構成であるため、同一部分に同一符号を付し説明は省略する。
【００２８】
上記ローカルロウデコーダは、グローバルワード線ＧＷＬｉｊがハイレベルとなると、トランスファーゲート５１ｂが導通されると共に、ＮＭＯＳトランジスタ５１ｃがオフとなり、ローカルワード線ＷＬｉｊｋが選択される。この導通されたトランスファーゲート５１ｂを介して、データの読み出し又は書き込みに応じた電圧がローカルワード線ＷＬｉｊｋに供給される。
【００２９】
図６は、グローバルカラムゲートＧＣＧの構成を示している。このグローバルカラムゲートＧＣＧは、複数のＮＭＯＳトランジスタ６１ａ〜６１ｄにより構成されている。これらＮＭＯＳトランジスタ６１ａ〜６１ｄの電流通路の一端は、データ線ＤＬを介して前記書き込み回路１７、センスアンプ１８に接続されている。これらＮＭＯＳトランジスタ６１ａ〜６１ｄの電流通路の他端は、グローバルビット線ＧＢＬ０〜ＧＢＬ３にそれぞれ接続され、各ゲートには前記グローバルカラムゲート駆動部から出力された選択信号ＣＡ４〜ＣＡ７が供給されている。これらＮＭＯＳトランジスタ６１ａ〜６１ｄは、選択信号ＣＡ４〜ＣＡ７に応じて導通され、グローバルビット線ＧＢＬ０〜ＧＢＬ３が選択される。
【００３０】
図７は、前記グローバルビット線ＧＢＬの１本に接続されたメモリセルアレイブロックＭＣＡＢとローカルカラムゲートＬＣＧの構成を示している。ローカルカラムゲートＬＣＧは、複数のＮＭＯＳトランジスタ７１ａ〜７１ｄにより構成されている。これらＮＭＯＳトランジスタ７１ａ〜７１ｄの電流通路の一端は、グローバルビット線ＧＢＬに接続されている。これらＮＭＯＳトランジスタ７１ａ〜７１ｄの電流通路の他端は、ローカルビット線ＢＬ０〜ＢＬ３にそれぞれ接続され、各ゲートには前記ローカルカラムゲート駆動部から出力された選択信号ＣＡ０〜ＣＡ３が供給されている。これらＮＭＯＳトランジスタ７１ａ〜７１ｄは、選択信号ＣＡ０〜ＣＡ３に応じて導通され、選択されたローカルビット線をグローバルビット線ＧＢＬに接続する。
【００３１】
メモリセルアレイブロックＭＣＡＢにおいて、ローカルワード線ＷＬ０に接続された複数のメモリセルＭＣと、ローカルワード線ＷＬ１に接続された複数のメモリセルＭＣの各ソースはソース線ＳＬに共通接続され、各ドレインは対応するローカルビット線ＢＬ０〜ＢＬ３に接続されている。
【００３２】
図８は、メモリセルアレイブロックＭＣＡＢの断面を示しており、図１５と同一部分には同一符号を付している。上記ローカルビット線ＢＬは例えば第１層目の金属配線（Ｍ１）により構成され、前記グローバルビット線ＧＢＬは例えば第２層目の金属配線（Ｍ２）により構成され、前記グローバルワード線ＧＷＬは例えば第３層目の金属配線（Ｍ３）により構成されている。これらグローバルワード線ＧＷＬ、グローバルビット線ＧＢＬは、メモリセルアレイブロックの上方に配置されている。
【００３３】
図９は、図８の変形例を示すものである。ローカルビット線ＢＬは例えば第１層目の金属配線（Ｍ１）により構成され、前記グローバルワード線ＧＷＬは例えば第２層目の金属配線（Ｍ２）により構成され、前記グローバルビット線ＧＢＬは例えば第３層目の金属配線（Ｍ３）により構成されている。このような構成としても、各配線を配置できる。
【００３４】
また、ローカルカラムゲート駆動部２４ａ、２４ｂ、及びグローバルカラムゲート駆動部２４ｃに接続された配線Ｌ１、Ｌ２、Ｌ３にはグローバルビット線ＧＢＬと異なる配線層より具体的にはローカルビット線ＢＬ又はグローバルワード線ＧＷＬと同じ配線層が用いられる。すなわち、グローバルビット線ＧＢＬが第２層目の金属配線の場合（図８）、配線Ｌ１〜Ｌ３は第１又は第３層目（好ましくは第３層目）の金属配線となる。また、グローバルビット線ＧＢＬが第３層目の金属配線の場合（図９）、配線Ｌ１〜Ｌ３は第１又は第２層目（好ましくは第２層目）の金属配線となる。なお、データ線ＤＬは第１層目乃至第３層目の金属配線を用いることが可能である。
【００３５】
上記第１の実施例によれば、各メモリコア部１１〜１４はメモリセルアレイブロック１９、ローカルローデコーダ２０、ローカルカラムゲート２１のみを有し、グローバルワード線ＧＷＬをグローバルローデコーダ２２ａ、２２ｂにより選択し、グローバルビット線ＧＢＬをグローバルカラムゲート２３ａ、２３ｂにより選択する構成としている。したがって、グローバルローデコーダ２２ａ、２２ｂ及びグローバルカラムゲート２３ａ、２３ｂを複数のメモリコア部で共有できるため、従来に比べてメモリコア部の面積を縮小でき、チップサイズ全体を縮小できる。この構成は記憶容量の増大に伴い、メモリコア部の数が増加した場合、上記効果が一層顕著に現れる。
【００３６】
図１０は、本発明の第２の実施例を示すものであり、図１と同一部分には同一符号を付し異なる部分についてのみ説明する。第２の実施例は、第１の実施例に示す構成に、さらにソース線デコーダ（ＳＤ）を付加している。すなわち、各メモリコア部１１〜１４にはソース線デコーダ（ＳＤ）２６が設けられている。各メモリセルアレイブロックＭＣＡＢ内のソース線ＳＬは、例えば全て共通接続されており、この共通接続されたソース線は対応する前記ソース線デコーダ（ＳＤ）２６に接続されている。このソース線デコーダ２６は、データの消去時に、メモリセルアレイブロックを選択するブロックアドレス信号に応じて選択されたメモリセルアレイブロックのソース線に消去電位を供給する。
【００３７】
図１２は、例えばｉ番目のメモリコア部に配置されたソース線デコーダＳＤの一例を示している。このソース線デコーダＳＤは、ブロックアドレス信号ＢＡＤＤｉ及び消去信号ＥＲＡＥが供給されるナンド回路８１ａと、複数のＰＭＯＳトランジスタ８１ｂ〜８１ｄ、複数のＮＭＯＳトランジスタ８１ｅ〜８１ｇ、前記ナンド回路８１ａの出力端と前記ＮＭＯＳトランジスタ８１ｆのゲートとの間に接続されたインバータ回路８１ｈとにより構成されている。前記ＰＭＯＳトランジスタ８１ｄとＮＭＯＳトランジスタ８１ｇはインバータ回路８１ｉを構成し、このインバータ回路８１ｉの出力端にｉ番目のメモリセルアレイブロックのソース線ＳＬｉが接続されている。各ＰＭＯＳトランジスタ８１ｂ〜８１ｄのソースには消去電位Ｖｅｅが供給され、各ＮＭＯＳトランジスタ８１ｅ〜８１ｇのソースは接地されている。
【００３８】
上記構成において、消去時に、消去信号ＥＲＡＥがハイレベルとなり、ブロックアドレス信号ＢＡＤＤｉがハイレベルとされると、ナンド回路８１ａの出力信号がローレベルとなる。このため、インバータ回路８１ｈの出力端に接続されたＮＭＯＳトランジスタ８１ｆがオン、ＰＭＯＳトランジスタ８１ｄがオンとなり、ソース線ＳＬｉに消去電位Ｖｅｅ（例えば１０Ｖ）が供給される。したがって、このソース線ＳＬｉが接続されたメモリセルアレイブロックのデータが一括消去される。
【００３９】
一方、ブロックアドレス信号ＢＡＤＤｉが非選択とされたソース線デコーダＳＤの出力信号は全てローレベル（０Ｖ）である。このため、このソース線デコーダＳＤに接続されたメモリセルアレイブロックは消去されない。また、その他の動作モード時、例えばデータの書き込みや読み出し時には、全てのブロックのソース線に０Ｖが印加される。
【００４０】
上記第２の実施例によれば、各メモリセルコア部にソース線デコーダを配置することにより、チップ面積の増大を抑えて消去すべきソース線を選択して、消去電位を供給できる。
【００４１】
図１１は、本発明の第３の実施例を示すものであり、図１と同一部分には同一符号を付し異なる部分についてのみ説明する。第３の実施例は、第１の実施例に示す構成に、さらにウェルデコーダ（ＷＤ）を付加している。すなわち、各メモリコア部１１〜１４にはウェルデコーダ（ＷＤ）２７が設けられている。各メモリセルアレイブロックはＰ型のウェル領域内に形成されている。各メモリセルアレイブロックは対応するウェルデコーダ２７に接続されている。このウェルデコーダ２７は、データの消去時に、ブロックアドレス信号に応じて選択されたメモリセルアレイブロックが形成されるウェルに消去電位を供給する。
【００４２】
図１３は、例えばｉ番目のメモリコア部に配置されたウェルデコーダＷＤの一例を示している。このウェルデコーダＷＤは、ブロックアドレス信号ＢＡＤＤｉ及び消去信号ＥＲＡＥが供給されるナンド回路９１ａと、複数のＰＭＯＳトランジスタ９１ｂ〜９１ｄ、複数のＮＭＯＳトランジスタ９１ｅ〜９１ｇ、前記ナンド回路９１ａの出力端と前記ＮＭＯＳトランジスタ９１ｆのゲートとの間に接続されたインバータ回路９１ｈとにより構成されている。前記ＰＭＯＳトランジスタ９１ｄとＮＭＯＳトランジスタ９１ｇはインバータ回路９１ｉを構成し、このインバータ回路９１ｉの出力端にｉ番目のメモリセルアレイブロックのウェルＷｅｌｌｉが接続されている。各ＰＭＯＳトランジスタ９１ｂ〜９１ｄのソースには消去電位Ｖｅｅが供給され、各ＮＭＯＳトランジスタ９１ｅ〜９１ｇのソースは接地されている。
【００４３】
上記構成において、消去時に、消去信号ＥＲＡＥがハイレベルとなり、ブロックアドレス信号ＢＡＤＤｉがハイレベルとされると、ナンド回路９１ａの出力信号がローレベルとなる。このため、インバータ回路９１ｈの出力端に接続されたＮＭＯＳトランジスタ９１ｆがオン、ＰＭＯＳトランジスタ９１ｄがオンとなり、ウェルＷｅｌｌｉに消去電位Ｖｅｅ（例えば１０Ｖ）が供給される。したがって、このウェルＷｅｌｌｉに設けられたメモリセルの浮遊ゲートからウェルに電子が引き抜かれ、データが一括消去される。
【００４４】
一方、ブロックアドレス信号ＢＡＤＤｉが非選択とされたウェルデコーダＷＤの出力信号は全てローレベル（０Ｖ）である。このため、このウェルデコーダＷＤに接続されたメモリセルアレイブロックは消去されない。また、その他の動作モード時、例えばデータの書き込みや読み出し時には、全てのブロックのウェルに０Ｖが印加される。
【００４５】
上記第３の実施例によれば、各メモリセルコア部にウェルデコーダを配置することにより、チップ面積の増大を抑えて消去すべきウェルを選択して、消去電位を供給できる。
この発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【００４６】
【発明の効果】
以上、詳述したようにこの発明によれば、メモリセルアレイブロックに対するロウデコーダやカラムゲートの面積の比率を下げることができ、メモリセルサイズを縮小することができるとともに、ビットコストを低減可能な不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の第１の実施例を示すブロック構成図。
【図２】図１に示す不揮発性半導体記憶装置を汎用メモリに適用した場合を示す概略構成図。
【図３】図１に示す不揮発性半導体記憶装置をマイクロプロセッサに適用した場合を示す概略構成図。
【図４】図１に示すグローバルローデコーダＧＲＤＣの構成を示す回路図。
【図５】図１に示すローカルロウデコーダＬＲＤＣの構成を示す回路図。
【図６】図１に示すグローバルカラムゲートＧＣＧの構成を示す回路図。
【図７】図１に示すメモリセルアレイブロックＭＣＡＢとローカルカラムゲートＬＣＧの構成を示す回路図。
【図８】図１に示すメモリセルアレイブロックＭＣＡＢを示す断面図。
【図９】図８の変形例を示す断面図。
【図１０】本発明の第２の実施例を示す構成図。
【図１１】本発明の第３の実施例を示す構成図。
【図１２】図１０に示すソース線デコーダの一例を示す回路図。
【図１３】図１１に示すウェルデコーダの一例を示す回路図。
【図１４】従来の不揮発性半導体記憶装置の一例を示すものであり、ＮＯＲ型フラッシュメモリを示す平面図。
【図１５】図１４の１５−１５線に沿った断面図。
【図１６】図１４の１６−１６線に沿った断面図。
【図１７】図１４に示すメモリセルを用いたＮＯＲ型のメモリセルアレイブロックを示す回路図。
【図１８】従来の不揮発性半導体記憶装置を示すブロック構成図。
【符号の説明】
１０…メモリブロック、
１１、１２、１３、１４…メモリコア部、
１５…アドレスバッファ、
１６…制御部、
１７…書き込み回路、
１８…センスアンプ、
１９…メモリセルアレイブロック（ＭＣＡＢ）、
２０…ローカルロウデコーダ（ＬＲＤＣ）、
２１…ローカルカラムゲート（ＬＣＧ）、
２２ａ、２２ｂ…グローバルローデコーダ（ＧＲＤＣ）、
２３ａ、２３ｂ…グローバルカラムゲート、
２４ａ、２４ｂ…ローカルカラムゲート駆動部（ＬＣＧＤ）、
２４ｃ…グローバルカラムゲート駆動部（ＧＣＧＤ）、
２５…カラムデコーダ（ＣＤＣ）、
２６…ソース線デコーダ（ＳＤ）、
２７…ウェルデコーダ（ＷＤ）、
ＢＬ…ローカルビット線、
ＷＬ…ローカルワード線、
ＧＷＬ…グローバルワード線、
ＧＢＬ…グローバルビット線、
Ｍ１、Ｍ２、Ｍ３…第１乃至第３層目の金属配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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