(57)【特許請求の範囲】
【請求項１】
第一の半導体チップと、書き換え可能なメモリである第二の半導体チップとがパッケージ内部で接続されるマルチチップ型の半導体装置であって、
前記第一の半導体チップは、前記第二の半導体チップの不良ビットを救済するための冗長救済解を保持する冗長救済用ヒューズを備え、
前記第二の半導体チップは、
第一の外部入力端子と、
前記第一の外部入力端子から入力される前記第二の半導体チップの不良ビットを救済するための冗長救済解を格納する救済状態決定回路と、
第二の外部入力端子と、
前記第二の外部入力端子から入力される、通常動作時には使用されないコマンド信号の組み合わせにより、前記第一の外部入力端子から前記救済状態決定回路への入力を行う入力モードであることを示す出力信号を生成し、前記救済状態決定回路に出力する制御回路とを備えたことを特徴とする半導体装置。
【請求項２】
前記救済状態決定回路は、前記第二の半導体チップが有する第三の外部入力端子からの入力信号により、保持する冗長救済解を前記第二の半導体チップ内部のメモリセル選択回路に出力する出力回路を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記救済状態決定回路は、第一のシフトレジスタを有し、前記制御回路の出力信号に同期して、前記第一の外部入力端子から入力されるシリアルデータを格納することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記救済状態決定回路は、複数のレジスタ回路から構成され、前記第二の外部入力端子からの入力信号を受けて、前記制御回路が出力する信号により、前記複数のレジスタ回路が保持する値を変更することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第二の半導体チップは、
内部発生電圧を変更するための検知レベル変更回路を有する内部電圧発生回路と、
第四の外部入力端子と、
前記制御回路の出力信号に同期して、前記第四の外部入力端子からの入力信号により、前記検知レベル変更回路を活性化するか否かを決定する検知レベル決定回路とを備えたことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記検知レベル決定回路は、
前記内部電圧発生回路が前記検知レベル変更回路を使用することにより発生可能となる各発生電圧に対応した第二のレジスタ回路と、
前記第二のレジスタ回路の入力信号、出力信号の経路を、前記第四の外部入力端子からの入力信号により変更する経路変更回路とを有することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第二の半導体チップは、
タイミング調整のためのタイミング変更回路を有する内部タイミング信号発生回路と、
第五の外部入力端子と、
前記制御回路の出力信号に同期して、前記第五の外部入力端子からの入力信号により、前記タイミング変更回路を活性化するか否かを決定する内部タイミング決定回路とを備えたことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第二の半導体チップは、
内部発生電圧を変更するための検知レベル変更回路を有する内部電圧発生回路と、
第四の外部入力端子と、
前記制御回路の出力信号に同期して、前記第四の外部入力端子からの入力信号により、前記検知レベル変更回路を活性化するか否かを決定する検知レベル決定回路と、
タイミング調整のためのタイミング変更回路を有する内部タイミング信号発生回路と、
第五の外部入力端子と、
前記制御回路の出力信号に同期して、前記第五の外部入力端子からの入力信号により、前記タイミング変更回路を活性化するか否かを決定する内部タイミング決定回路と、
第一のセレクタ回路とを備え、
前記第一のセレクタ回路は、前記制御回路の出力信号に応じて、外部アドレス入力端子から入力された信号を、前記救済状態決定回路、前記検知レベル決定回路、前記内部タイミング決定回路に選択的に出力することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵ等の機能を有する半導体チップと書き換え可能なメモリである半導体チップとをパッケージ内部で接続したマルチチップ型の半導体装置に関する。
【０００２】
【従来の技術】
図１４は、従来のマルチチップ型半導体装置の構造例を示す模式図である。図１４において、この半導体装置は、ＣＯＣ（Chip-on-Chip）構造を有し、ＣＰＵなどの機能を有する第一の半導体チップ１と、書き換え可能なメモリである第二の半導体チップ２とが、各々のチップ上に設けられた内部接続用パッドＰＤ１、ＰＤ２により貼り合わされ、第一の半導体チップ１の外部接続用パッドＰＤ１１が外部接続端子ＰＤにボンディングワイヤーにより接続され、各チップが集積回路パッケージ３により封止される。
【０００３】
第二の半導体チップ２は、発生した不良ビットを冗長救済用セルと置換するために、不良ビットを救済するための冗長救済解を保持するヒューズ１１を備える。二つの半導体チップ１、２は各々単独で検査が行われ、それぞれの検査に合格したチップのみが貼り合わせの対象となる。特に、書き換え可能なメモリである第二の半導体チップ２については、ウエハー上での冗長救済前のプローブ検査（以下、Ｐ１検査と略称する）後、冗長救済の必要があると判断されたチップに対してヒューズ１１の切断を行い、その後、冗長救済後のプローブ検査（以下、Ｐ２検査と略称する）を行い、それに合格したチップのみが貼り合わせの対象となる。
【０００４】
【発明が解決しようとする課題】
上記のような、二つの半導体チップの表面上にパッドを配置し、それらを貼り合わせ、それらの接続を行うＣＯＣ構造では、２つのチップ間の入出力信号数が増大すると、本来のチップ面積に対して配置されるパッド面積の方が大きくなり、パッド面積によりチップ面積が決定されてしまう恐れがある。
【０００５】
また、ＤＲＡＭなどのメモリチップは元々プロセスコストが高いため、コスト削減のためには小チップ化が必要である。このため、書き換え可能なメモリである第二の半導体チップ２が備えるヒューズ１１を面積の大きい第一の半導体チップ１に配置することが考えられる。しかし、その場合、第二の半導体チップ２は単独でヒューズ切断後の状態を実現することができず、貼り合せ後に、第二の半導体チップ２に対してＰ２検査を実施せざるを得ない。その結果、第二の半導体チップ２が貼り合わせ後の検査で不良である場合、貼り合わせたチップ全体が不良となる問題を有していた。
【０００６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、書き換え可能なメモリチップ側にヒューズを設けることなく、メモリチップの冗長救済後の状態を実現し、チップの貼り合わせ前にＰ２検査を実施することで、歩留まりの向上と検査コストの低減を図ったマルチチップ型の半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置は、第一の半導体チップと、書き換え可能なメモリである第二の半導体チップとがパッケージ内部で接続されるマルチチップ型の半導体装置であって、第一の半導体チップは、第二の半導体チップの不良ビットを救済するための冗長救済解を保持する冗長救済用ヒューズを備え、第二の半導体チップは、第一の外部入力端子と、第一の外部入力端子から入力される第二の半導体チップの不良ビットを救済するための冗長救済解を格納する救済状態決定回路と、第二の外部入力端子と、第二の外部入力端子から入力される、通常動作時には使用されないコマンド信号の組み合わせにより、第一の外部入力端子から救済状態決定回路への入力を行う入力モードであることを示す出力信号を生成し、救済状態決定回路に出力する制御回路とを備えたことを特徴とする。
【０００８】
この構成によれば、書き換え可能なメモリである第二の半導体チップは、ヒューズを備えることなくヒューズ切断後の状態を実現することができるので、第二の半導体チップに対してＰ１検査後即座にＰ２検査を実施することが可能になる。これにより、第一の半導体チップと第二の半導体チップを貼り合わせた後で、第二の半導体チップが正常に冗長救済が行われているか否かを検査する必要がないため、結果として貼り合わせチップ全体の歩留まりが向上し、検査コストが低減される。
【００１０】
また、外部から一度冗長救済解を入力し、救済状態決定回路が冗長救済解を保持すれば、以後は、冗長救済解を入力し続けることなく、冗長救済後の状態を実現することができる。
【００１２】
さらに、冗長救済解の入力の制御に必要となる入力端子数を削減することができ、また、冗長救済解が完全に確定されてから、冗長救済後の状態をとることができる。
【００１３】
また、第二の半導体チップの救済状態決定回路は、第二の半導体チップが有する第三の外部入力端子（冗長救済実行パッド：ＰＤ２Ｅ）からの入力信号（ＲＳＴ信号）により、保持する冗長救済解を第二の半導体チップ内部のメモリセル選択回路に出力する出力回路を有することが好ましい。
【００１４】
この構成によれば、第二の半導体チップは、第三の外部入力端子からの入力信号に基づく制御により、冗長救済前と冗長救済後の状態を実現することができ、冗長救済に伴う回路動作の不具合を容易に発見することができる。
【００１５】
また、第二の半導体チップの救済状態決定回路は、第一のシフトレジスタを有し、制御回路（コマンドデコード回路）の出力信号に同期して、第一の外部入力端子（冗長救済解入力パッド：ＰＤ２Ｄ）から入力されるシリアルデータを格納することが好ましい。
【００１６】
この構成によれば、冗長救済解を入力するための入力端子数を大幅に削減することができる。
【００１７】
また、第二の半導体チップの救済状態決定回路は、複数のレジスタ回路から構成され、第二の外部入力端子（コマンド信号入力パッド：ＰＤ２Ｂ）からの入力信号を受けて、制御回路（コマンドデコード回路）が出力する信号により、複数のレジスタ回路が保持する値を変更することが好ましい。
【００１８】
この構成によれば、冗長救済用に設けられた予備のセルを容易に検査することができ、また、その検査において、実際の救済状態と完全に同一である状態を実現することができる。
【００１９】
本発明に係る半導体装置において、第二の半導体チップは、内部発生電圧を変更するための検知レベル変更回路を有する内部電圧発生回路と、第四の外部入力端子（検知レベル変更信号入力パッド：ＰＤ２Ｆ）と、制御回路（コマンドデコード回路）の出力信号に同期して、第四の外部入力端子からの入力信号により、検知レベル変更回路を活性化するか否かを決定する検知レベル決定回路とを備えることが好ましい。
【００２０】
この構成によれば、ヒューズの切断、マスク変更による配線層の変更などの物理的状態を変化させることなく、内部電圧発生回路の検知レベルを変更し、第二の半導体チップの動作を変更することができる。
【００２１】
この場合、検知レベル決定回路は、内部電圧発生回路が検知レベル変更回路を使用することにより発生可能となる各発生電圧に対応した第二のレジスタ回路と、第二のレジスタ回路の入力信号、出力信号の経路を、第四の外部入力端子（検知レベル変更信号入力パッド：ＰＤ２Ｆ）からの入力信号により変更する経路変更回路とを有することが好ましい。
【００２２】
この構成によれば、最初の検知レベルからのシフト分だけの入力信号により検知レベルを変更できるので、変更前の状態を引き継いだ形での検査および変更が可能である。
【００２３】
本発明に係る半導体装置において、第二の半導体チップは、タイミング調整のためのタイミング変更回路を有する内部タイミング信号発生回路と、第五の外部入力端子（タイミング変更信号入力パッド：ＰＤ２Ｇ）と、制御回路（コマンドデコード回路）の出力信号に同期して、第五の外部入力端子からの入力信号により、タイミング変更回路を活性化するか否かを決定する内部タイミング決定回路とを備えることが好ましい。
【００２４】
この構成によれば、ウエーハごとあるいはチップごとに内部タイミング信号を容易に調整することができる。
【００２５】
本発明に係る半導体装置において、第二の半導体チップは、内部発生電圧を変更するための検知レベル変更回路を有する内部電圧発生回路と、第四の外部入力端子（検知レベル変更信号入力パッド：ＰＤ２Ｆ）と、制御回路（コマンドデコード回路）の出力信号に同期して、第四の外部入力端子からの入力信号により、検知レベル変更回路を活性化するか否かを決定する検知レベル決定回路と、タイミング調整のためのタイミング変更回路を有する内部タイミング信号発生回路と、第五の外部入力端子（タイミング変更信号入力パッド：ＰＤ２Ｇ）と、制御回路の出力信号に同期して、第五の外部入力端子からの入力信号により、タイミング変更回路を活性化するか否かを決定する内部タイミング決定回路と、第一のセレクタ回路とを備え、第一のセレクタ回路は、制御回路の出力信号に応じて、外部アドレス入力端子から入力された信号を、救済状態決定回路、検知レベル決定回路、内部タイミング決定回路に選択的に出力する機能を有することが好ましい。
【００２６】
この構成によれば、外部入力端子数を増加することなく、冗長救済解の入力、内部発生電圧の検知レベルの変更、あるいは内部タイミングの変更のための信号入力が可能になる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２８】
（実施の形態１）
図１は、本発明の実施の形態1に係るマルチチップ型の半導体装置の構造例を示す模式図である。図１において、１はＣＰＵなどの機能を有する第一の半導体チップ、２は書き換え可能なメモリである第二の半導体チップ、３は集積回路パッケージである。このマルチチップ型半導体装置は、親チップである第一の半導体チップ１の表面上に、子チップである第二の半導体チップ２を貼り合わせたＣＯＣ構造を有する。第一の半導体チップ１は、第二の半導体チップ２の不良ビットを救済するための冗長救済解を保持する冗長救済用のヒューズ１１を備える。第一の半導体チップ１と第二の半導体チップ２とは、内部接続用パッドＰＤ１、ＰＤ２を介して接続されている。集積回路パッケージ３の外部接続端子ＰＤと第一の半導体チップの外部接続用パッドＰＤ１１がボンディングワイヤーにより接続され、第一の半導体チップ１と外部との信号の授受が行われる。
【００２９】
図２は、第二の半導体チップ２の内部構成を示す回路ブロック図である。図２において、内部接続用パッドＰＤ２（図１）は、アドレス信号入力パッドＰＤ２Ａと、コマンド信号入力パッドＰＤ２Ｂと、データ入出力パッドＰＤ２Ｃと、冗長救済用の救済情報を入力するためのシリアルデータ入力パッドＰＤ２Ｄと、冗長救済の実行を指示する信号ＲＳＴの入力パッドＰＤ２Ｅとから構成される。
【００３０】
通常、ＣＯＣ構造を有するために、半導体装置上に配置されるパッドは狭ピッチであり、それを用いてプローブ検査を行うのは極めて困難である。そこで、ウエーハ検査時には、別途ウーエハ上に設けられ、内部接続用パッドＰＤ２と同一の電位にある検査用パッドＰＴ２が使用される。
【００３１】
２１はアドレスバッファ回路で、２２はアドレスプリデコード回路である。アドレスバッファ回路２１から出力された信号ＡＤＤは、アドレスプリデコード回路２２に入力され、アドレスプリデコード回路２２は、ロウ方向のプリデコード信号ＰＸとカラム方向のプリデコード信号ＰＹを出力する。
【００３２】
２３は、冗長救済のため、第一の半導体チップ１からのヒューズ信号、あるいは冗長救済前のプローブ検査後、入力パッドＰＴ２Ｄから入力された冗長救済解を格納し、パッドＰＴ２Ｅからの入力信号ＲＳＴに応じて、特定セルを冗長セルに置換することを指示する信号ＲＸ、ＲＹを出力する救済状態決定回路である。２５はコマンドデコード回路であり、コマンドデコード回路２５は、コマンド信号入力パッドＰＴ２Ｂから入力される、通常動作では使用しないコマンド信号の組み合わせによりヒューズ信号入力モードに入り、救済状態決定回路２３に、ヒューズ信号入力モードであることを示す信号ＳＦを出力する。
【００３３】
２６はワードドライバ回路、２７はカラムスイッチ回路であり、それぞれプリデコード信号ＰＸ、ＰＹに基づいて特定アドレスを選択する。ワードドライバ回路２６およびカラムスイッチ回路２７は、冗長救済時に、救済状態決定回路２３からの救済信号ＲＸ、ＲＹに応じて、不良アドレスから冗長救済用セルを選択するようアドレスを変更する機能を有する。２８はメモリセルである。
【００３４】
第二の半導体チップ２のプローブ検査は、外部より検査用パッドＰＴ２に対して、テスト用アドレス信号、コマンド信号およびデータの入出力を行うことにより、実行される。Ｐ１検査の結果、第二の半導体チップ２に冗長救済が必要であると判定された場合、第二の半導体チップ２を冗長救済状態にするため、コマンド信号入力パッドＰＴ２Ｂにコマンド信号を入力して、第二の半導体チップ２をヒューズ信号入力モードにするとともに、シリアルデータ入力パッドＰＴ２Ｄに、ロウ方向の冗長救済信号ＲＥＤＲとカラム方向の冗長救済信号ＲＥＤＣをシリアルデータ（ヒューズ切断状態が論理「Ｌ」レベル、ヒューズ未切断状態が論理「Ｈ」レベル）として入力する。
【００３５】
図３は、図２の救済状態決定回路２３の内部構成を示す回路図である。図３において、各ヒューズ信号決定回路２４ａ、２４ｂ、２４ｃは、たとえばＤ型フリップフロップのような１つのレジスタ２４１と、レジスタ２４１の出力信号をラッチし、ワードドライバ回路２６に救済信号ＲＸとして、またカラムスイッチ回路２７に救済信号ＲＹとして出力する出力回路２４２とからなる。図４は、レジスタ２４１の内部構成を示す回路図、図５は、出力回路２４２の内部構成を示す回路図である。
【００３６】
レジスタ２４１は、入力端子として、レジスタの保持値を論理「Ｈ」レベルにするＳ（セット）端子と論理「Ｌ」レベルにするＲ（リセット）端子を有し、Ｓ端子には信号ＰＯＲが入力されているため、電源投入時には必ず内部の保持値は論理「Ｈ」レベルとされる。また、一部のヒューズ信号決定回路、たとえば図３でヒューズ信号決定回路２４ｂのＲ端子にのみ信号ＦＲＳＴが入力され、その他のヒューズ信号決定回路２４ａ、２４ｂのＲ端子には接地電位ＶＳＳが入力されている。
【００３７】
また、各ヒューズ信号決定回路２４ａ、２４ｂ、２４ｃは、前段のレジスタ２４１の出力信号ＯＵＴが次段のレジスタ２４１の入力信号ＩＮになるよう直列に接続され、第二の半導体チップ２がヒューズ信号入力モードに入ると、前段のヒューズ信号決定回路のレジスタ２４１は、ＣＬＫ信号に同期して、次段のヒューズ信号決定回路のレジスタ２４１にデータをシフトする。
【００３８】
次に、第二の半導体チップ２のＰ１検査後の動作について説明する。
【００３９】
シリアルデータ入力パッドＰＴ２Ｄに、シリアルデータとして、ロウ方向の冗長救済信号ＲＥＤＲとカラム方向の冗長救済信号ＲＥＤＣが入力された後、救済信号入力モードが解除され、パッドＰＴ２Ｅから論理「Ｌ」レベルのＲＳＴ信号が入力されると、レジスタ２４１（図３）に格納された救済情報が、ロウ方向の救済情報ＲＸおよびカラム方向の救済情報ＲＹとして、それぞれワードドライバ回路２６およびカラムスイッチ回路２７に入力される。このため、ヒューズ１１を切断することなく、外部信号の制御により、冗長救済状態が実現される。
【００４０】
この後、外部より検査用パッドＰＴ２に対して、テスト用アドレス、コマンド信号およびデータの入出力を実行することにより、冗長救済後の形態での検査を実行することが可能となる。
【００４１】
さらに、一部のレジスタ２４１（図３では、ヒューズ信号決定回路２４ｂのレジスタ２４１）は、コマンドデコード回路２５によって、コマンド入力パッドＰＴ２Ｂから入力される、通常動作時には使用しないコマンド信号の組み合わせに基づき生成されるＦＲＳＴ信号を受け、内部保持値がリセットされ、ヒューズ切断状態を示す。このため、一部のレジスタ２４１を適当に配置することで、ＦＲＳＴ信号により、一部のレジスタ２４１がただ１つの冗長救済解のみを保持している状態を実現することが可能になる。また、レジスタ２４１は、コマンドデコード回路２５によって、コマンド入力パッドＰＴ２Ｅから入力される、通常動作時には使用しないコマンド信号の組み合わせに基づき生成される信号ＦＳＴを受け、内部保持値がセットされるため、複数の冗長救済先のセルの検査が即座に可能になる。
【００４２】
この結果、Ｐ１検査時に擬似的に冗長救済状態を実現し、実際の冗長救済状態と同じ条件で冗長救済先のセルを検査することが可能となる。また、必要に応じて、ＲＳＴ信号を論理「Ｈ」レベルにすることで、冗長救済前の状態を実現でき、冗長救済に伴う不具合を容易に確認することができる。
【００４３】
このように、本実施の形態によれば、実際にヒューズ１１を切断することなく、冗長救済後の状態を実現して検査を行うことが可能となり、検査コストの削減を図ることができる。なお、第二の半導体チップ２において、ＲＳＴ信号が入力されるパッドＰＤ２Ｅが、チップ貼り合わせ後に必要でない場合、ウエーハ上にのみパッドＰＴ２Ｅを配置し、第二の半導体チップ２にパッドＰＤ２Ｅを配置しない構成でもかまわない。その場合、貼り合わせ時に冗長救済の状態とするために、図６に示すような構成とすることが好ましい。
【００４４】
また、救済状態決定回路２３がシフトレジスタ２４１で構成されることで、ただ一つの外部入力パッドからの入力により、冗長救済解をシフトレジスタ２４１に格納することができる。
【００４５】
また、外部からの制御信号ＲＳＴにより、容易に冗長救済前後の状態を実現することが可能であり、例えば、冗長救済のために設けられた予備セルが、救済対象の不良セルのアドレスとかけ離れた場所に存在する場合、遅延によるタイミング不良や回路不具合などに起因する冗長救済による不具合を容易に発見することができる。
【００４６】
なお、本実施の形態では、冗長救済解をシリアルデータとして入力したが、内部のデコード回路によりデコードした信号を各ヒューズ信号決定回路２４ａ、２４ｂ、２４ｃに格納させてもかまわない。
【００４７】
（実施の形態２）
図７は、本発明の実施の形態２に係る半導体装置における第二の半導体チップ２の構成例を示す回路ブロック図である。本実施の形態においても実施の形態１の場合と同様に、半導体装置は、集積回路パッケージ３内部で第一の半導体チップ１と第二の半導体チップ２が貼り合わされたＣＯＣ構造を有する。なお、図７において、図２と同様の構成要素には同じ符号を付して説明を省略する。また、図７には、説明の便宜上、図２に示すワードドライバ回路２６、カラムスイッチ回路２７、メモリセル２８は図示していない。
【００４８】
図７において、３０は内部電圧発生回路であり、３２は、内部電圧発生回路３０の発生電位を決定する検知レベル決定回路である。４０は内部タイミング信号発生回路であり、４２は内部タイミング信号発生回路４０が発生する信号のタイミングあるいはパルス幅を変更する内部タイミング決定回路である。
【００４９】
コマンドデコード回路２５’は、外部から入力される、通常動作では使用しないコマンド信号の組み合わせにより、検知レベル変更モードに入り、検知レベル切換信号ＳＶを検知レベル決定回路３２に出力する。また、コマンドデコード回路２４は、上記とは異なる、通常動作では使用しないコマンド信号の組み合わせを入力することにより、内部タイミング変更モードに入り、タイミング切換信号ＳＰをタイミング決定回路４２に出力する。
【００５０】
図８は、図７の内部電圧発生回路３０と検知レベル決定回路３２の内部構成を示す回路ブロック図である。図８において、内部電圧発生回路３０は、検知レベル変更のための複数の検知レベル変更回路３１ａ、３１ｂ、３１ｃを有する。各検知レベル変更回路３１ａ、３１ｂ、３１ｃは、図９に示すような内部構成であり、入力信号ＩＮに基づいて、電圧レベルＬＶ１とＬＶ２とがドレイン・ソース間に印加されるトランジスタ９１による電圧レベルの変更を有効あるいは無効にする。ここで、図９のＶＩＮは、電圧レベル変更のための、内部電圧発生回路３０の内部信号もしくは電源電位ＶＤＤ、ＶＳＳなどであり、各検知レベル変更回路内部のトランジスタ９１は異なるゲート長を有し、その組み合わせにより、発生電圧レベルを変更することができる。
【００５１】
また、検知レベル決定回路３２は、レジスタ回路３３ａ、３３ｂ、３３ｃと、ラッチ回路３４ａ、３４ｂ、３４ｃと、レジスタ回路３３ａ、３３ｂ、３３ｃへの入力信号およびそれらからの出力信号の経路を変更する経路変更回路３５と、デコード回路３６とで構成される。レジスタ回路３３ａ、３３ｂ、３３ｃは、前述した図４のような内部構成をとる。レジスタ回路３３ａ、３３ｂ、３３ｃのうちただ一つのレジスタ回路３３ｂのＳ入力端子にのみＰＯＲ信号が入力されている。なお、図１０は、経路変更回路３５を構成する各切換回路３５１の内部構成を示す回路図である。
【００５２】
レジスタ回路３３ａ、３３ｂ、３３ｃからの各出力信号（ＯＵＴ）はデコード回路３６（ＩＮ３、ＩＮ２、ＩＮ１）に入力され、その出力信号であるデコード信号（ＯＵＴ３、ＯＵＴ２、ＯＵＴ１）がラッチ回路３４ａ、３４ｂ、３４ｃでラッチされて、電源投入後にただ一つの検知レベルが設定される。
【００５３】
検知レベル決定回路３２は、電源投入後にただ一つのレジスタ回路３３ｂのみに論理「Ｈ」レベルを保持させ、その他のレジスタ３３ａ、３３ｃには論理「Ｌ」レベルを保持させる。外部からのコマンド入力により検知レベル変更モードに入り、ＳＶ信号が論理「Ｈ」レベルになると、ＣＬＫ信号と同期して、外部入力パッドＰＴ２Ｆへの入力信号が論理「Ｈ」レベルの場合には、検知レベルを上げる方向に、それが論理「Ｌ」レベルの場合には、検知レベルを下げる方向に、レジスタ回路３３ａ、３３ｂ、３３ｃに保持されたデータがシフトされ、デコード回路３６に出力される。検知レベル変更モードから抜けると、ラッチ回路３４ａ、３４ｂ、３４ｃは、デコード回路３６からの出力信号をラッチし、そのラッチした信号を検知レベル変更回路３１ａ、３１ｂ、３１ｃに出力し、検知レベルを変更して、内部発生電圧を変更させる。
【００５４】
図１１は、図７の内部タイミング信号発生回路４０とタイミング決定回路４２の内部構成を示す回路ブロック図である。図１１において、内部タイミング信号発生回路４０は、タイミング調整のための複数のタイミング変更回路を有し、このうち数個のタイミング変更回路４１ａ、４１ｂ、４１ｃは、それぞれ、ラッチ回路４３ａ、４３ｂ、４３ｃからの出力信号（ＯＵＴ）を信号ＥＮとして受けて、信号ＥＮにより、タイミング変更回路４１ａ、４１ｂ、４１ｃが活性化されるか否かが決定される。
【００５５】
外部からのコマンド入力により内部タイミング変更モードに入ると、デコード回路４４が、外部入力パッドＰＴ２Ｇから取り込んだタイミング変更信号ＴＭＧをデコードして、そのデコード信号ＴＭＧ１、ＴＭＧ２、ＴＭＧ３はそれぞれラッチ回路４３ａ、４３ｂ、４３ｃに入力される。図１２は、各ラッチ回路４３ａ、４３ｂ、４３ｃの内部構成を示す回路図である。ラッチ回路４３ａ、４３ｂ、４３ｃは、電源立ち上げ時にＶＳＳをラッチした後、タイミング変更モードの時に出力される信号ＳＰの論理「Ｈ」レベル期間中に、それぞれデコード信号ＴＭＧ１、ＴＭＧ２、ＴＭＧ３を取り込み、ラッチした信号をタイミング変更回路４１ａ、４１ｂ、４１ｃに出力する。
【００５６】
タイミング変更回路４１ａ、４１ｂ、４１ｃはそれぞれラッチ回路４３ａ、４３ｂ、４３ｃから入力された信号に応じて、スイッチによりタイミング変更を行う。これ以後の通常動作において、内部タイミング信号発生回路４０は、タイミング変更後の信号を発生することが可能となる。
【００５７】
このように、本実施の形態によれば、外部より内部電圧発生回路３０の検知レベルを変更することが可能となる。また、外部からの信号の制御により、実際にタイミング変更後の状態を実現することができ、ウエーハごとあるいはチップごとに最適なタイミング調整が可能となる。
【００５８】
なお、本実施の形態では、検知レベル決定回路３２において、内部のレジスタ回路３３ａ、３３ｂ、３３ｃへの入力信号およびそこからの出力信号の経路を、外部入力パッドＰＴ２Ｆからの入力信号に基づいて、経路変更回路３５によって変更するものとしたが、通常のシフトレジスタによる構成として、そこに外部からのシリアルデータを格納してもよいことは言うまでもない。
【００５９】
また、タイミング決定回路４２において、外部より入力される信号ＴＭＧをデコードし、そのデコード信号ＴＭＧ１、ＴＭＧ２、ＴＭＧ３をそれぞれラッチ回路４３ａ、４３ｂ、４３ｃに格納したが、実施の形態１のように、ＴＭＧ信号をシリアルデータとし、レジスタ回路を直列に接続したシフトレジスタを用いて、タイミング変更モード時にＣＬＫ信号に同期してシフトレジスタにタイミング変更データＴＭＧを格納してもよいことは言うまでもない。
【００６０】
（実施の形態３）
図１３は、本発明の実施の形態３に係る半導体装置における第二の半導体チップ２の構成例を示す回路ブロック図である。本実施の形態においても、上述の実施の形態の場合と同様に、半導体装置は、集積回路パッケージ３内部で第一の半導体チップ１と第二の半導体チップ２が貼り合わされたＣＯＣ構造を有する。なお、図１３において、図２および図７と同様の構成要素には同じ符号を付して説明を省略する。
【００６１】
コマンドデコード回路２５”は、通常動作時に使用しない外部コマンド信号の組み合わせで、ヒューズ信号入力モード、検知レベル変更モード、タイミング変更モードにそれぞれ入り、それに対応して切換信号ＳＦ、ＳＶ、ＳＰを出力し、これらのモード以外の通常動作では信号ＳＮを出力する。
【００６２】
セレクタ回路２９は、内部に設けられた切換回路２９ａ、２９ｂ、２９ｃ、２９ｄにより、コマンドデコード回路２５”の出力信号ＳＮ、ＳＦ、ＳＶ、ＳＰに応じて、アドレスバッファ回路２１からの出力信号ＡＤＤを、プリデコード回路２２、救済状態決定回路２３、検知レベル決定回路３２、およびタイミング決定回路４２のいずれかに出力する。
【００６３】
各入力モードの際、冗長救済のためのヒューズ信号、検知レベル変更信号、タイミング変更信号はそれぞれシリアルデータとしてアドレス入力パッドＰＴ２Ａを介して入力され、各モード時にＣＬＫ信号に同期して各レジスタ回路に入力される。この入力方法を使用することにより、入力パッド数を増加することなく、冗長救済後の状態の実現、内部電圧の検知レベルの変更、および内部タイミングの変更が可能となる。
【００６４】
なお、本発明の実施の形態では、ＣＯＣ構造を有する半導体装置について説明したが、パッドをワイヤーボンディングにより接続したマルチチップ型構造を有する半導体装置でも同様の効果が得られる。
【００６５】
また、救済状態決定回路２３、検知レベル決定回路３２、内部タイミング決定回路４２をいずれもシフトレジスタで構成し、それぞれに対するデータ設定を、各内部モード時にシリアルデータを入力することで行ってもよい。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、マルチチップ型半導体装置における書き換え可能なメモリである第二の半導体チップがヒューズを備えない状態でも冗長救済後の状態を実現することができ、さらに内部電圧検知レベルの変更や内部タイミングの変更をチップごとに、外部入力端子を増加することなく実現できる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る半導体装置の構造例を示す模式図
【図２】  図１の第二の半導体チップ２の内部構成を示す回路ブロック図
【図３】  図２の救済状態決定回路２３の内部構成を示す回路図
【図４】  図３のレジスタ２４１の内部構成を示す回路図
【図５】  図３のヒューズ信号ラッチ回路２４２の内部構成を示す回路図
【図６】  外部入力パッドＰＴ２Ｅに接続されたＲＳＴ信号の入力回路
【図７】  本発明の実施の形態２に係る半導体装置における第二の半導体チップ２の内部構成を示す回路ブロック図
【図８】  図７の内部電圧発生回路３０と検知レベル決定回路３２の内部構成を示す回路ブロック図
【図９】  図８の検知レベル決定回路３２を構成する各検知レベル変更回路３１ａ、３１ｂ、３１ｃの内部構成を示す回路図
【図１０】  図８の経路変更回路３５を構成する切換回路３５１の内部構成を示す回路図
【図１１】  図７の内部タイミング信号発生回路４０とタイミング決定回路４２の内部構成を示す回路ブロック図
【図１２】  図１１のタイミング決定回路４２におけるラッチ回路４３ａ、４３ｂ、４３ｃの内部構成を示す回路図
【図１３】  本発明の実施の形態３に係る半導体装置における第二の半導体チップ２の内部構成を示す回路ブロック図
【図１４】  従来のマルチチップ型半導体装置の構造例を示す模式図
【符号の説明】
１  第一の半導体チップ（親チップ）
２  第二の半導体チップ（子チップ）
３  集積回路パッケージ
１１  冗長救済用ヒューズ
２１  アドレスバッファ回路
２２  プリデコード回路
２３  救済状態決定回路
２４ａ、２４ｂ、２４ｃ  ヒューズ信号決定回路
２４１  レジスタ
２４２  出力回路
２５、２５’、２５”  コマンドデコード回路
２６  ワードドライバ回路
２７  カラムスイッチ回路
２８  メモリセル
２９  セレクタ回路
２９ａ、２９ｂ、２９ｃ、２９ｄ  切換回路
３０  内部電圧発生回路
３１ａ、３１ｂ、３１ｃ  検知レベル変更回路
３２  検知レベル決定回路
３３ａ、３３ｂ、３３ｃ  検知レベル決定回路３２内のレジスタ回路
３４ａ、３４ｂ、３４ｃ  検知レベル決定回路３２内のラッチ回路
３５  経路変更回路
３５１  経路変更回路３５内の切換回路
３６  デコード回路
４０  内部タイミング信号発生回路
４１ａ、４１ｂ、４１ｃ  内部タイミング信号発生回路４０内のタイミング変更回路
４２  内部タイミング決定回路
４３ａ、４３ｂ、４３ｃ  内部タイミング決定回路４２内のラッチ回路
４４  内部タイミング決定回路４２内のデコード回路
ＰＤ１、ＰＤ２  内部接続用パッド
ＰＤ１１  外部接続用パッド
ＰＤ  外部接続端子
ＰＤ２Ａ、ＰＴ２Ａ  第二の半導体チップ２のアドレス信号入力パッド
ＰＤ２Ｂ、ＰＴ２Ｂ  第二の半導体チップ２のコマンド信号入力パッド
ＰＤ２Ｃ、ＰＴ２Ｃ  第二の半導体チップ２のデータ入出力パッド
ＰＤ２Ｄ、ＰＴ２Ｄ  第二の半導体チップ２の冗長救済解入力パッド
ＰＤ２Ｅ、ＰＴ２Ｅ  第二の半導体チップ２の冗長救済実行パッド
ＰＤ２Ｆ、ＰＴ２Ｆ  第二の半導体チップ２の検知レベル変更信号入力パッド
ＰＤ２Ｇ、ＰＴ２Ｇ  第二の半導体チップ２のタイミング変更信号入力パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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