(57)【特許請求の範囲】
【請求項１】
ゲート制御信号にしたがって入力データを継断するゲート部、
前記ゲート部の出力端に結合され、Ｐチャネル金属酸化物半導体電界効果型トランジスタとＮチャネル金属酸化物半導体電界効果型トランジスタとを直列に接続した構成を有する相補型金属酸化物半導体インバータ回路、
を備え、前記ゲート部の出力端に前記相補型金属酸化物半導体インバータ回路の入力端を結合し、前記相補型金属酸化物半導体インバータ回路の出力端に現れる信号に対応した信号を出力データとして出力するよう構成することにより、
前記ゲート部が継状態のときに、入力データに対応した信号を出力データとして出力し、前記ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データを保持するとともに保持された当該データに対応した信号を出力データとして出力する順序回路であって、
前記相補型金属酸化物半導体インバータ回路が有する前記Ｐチャネル金属酸化物半導体電界効果型トランジスタと前記Ｎチャネル金属酸化物半導体電界効果型トランジスタのうち、少なくとも一つのトランジスタのゲート電極と半導体基板との間に強誘電体層を設けた強誘電体トランジスタを備えることにより、
前記強誘電体トランジスタが、前記ゲート部の出力端に現れる電位に対応した分極状態を生じ、かつ、順序回路への電源遮断時に当該遮断直前の分極状態を保持するよう構成したこと、
を特徴とする、強誘電体を用いた順序回路。
【請求項２】
ゲート制御信号にしたがって入力データを継断するゲート部、
前記ゲート部の出力端に結合され、Ｐチャネル金属酸化物半導体電界効果型トランジスタとＮチャネル金属酸化物半導体電界効果型トランジスタとを直列に接続した構成を有する相補型金属酸化物半導体インバータ回路、
を備え、前記ゲート部の出力端に前記相補型金属酸化物半導体インバータ回路の入力端を結合し、前記相補型金属酸化物半導体インバータ回路の出力端に現れる信号に対応した信号を出力データとして出力するよう構成することにより、
前記ゲート部が継状態のときに、入力データに対応した信号を出力データとして出力し、前記ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データを保持するとともに保持された当該データに対応した信号を出力データとして出力する順序回路であって、
前記相補型金属酸化物半導体インバータ回路が有する前記Ｐチャネル金属酸化物半導体電界効果型トランジスタと前記Ｎチャネル金属酸化物半導体電界効果型トランジスタのうち、少なくとも一つのトランジスタのゲート電極に強誘電体コンデンサを直列接続することにより、
前記強誘電体コンデンサが、前記ゲート部の出力端に現れる電位に対応した分極状態を生じ、かつ、順序回路への電源遮断時に当該遮断直前の分極状態を保持するよう構成したこと、
を特徴とする、強誘電体を用いた順序回路。
【請求項３】
請求項１ないし請求項２のいずれかの順序回路において、帰還回路を備え、当該帰還回路を介して出力データに対応する信号を前記ゲート部の出力端に帰還させ得るよう構成したこと、
を特徴とするもの。
【請求項４】
請求項３の順序回路において、
前記帰還回路として、相補型金属酸化物半導体インバータ回路を用いたこと、
を特徴とするもの。
【請求項５】
請求項４の順序回路において、
前記帰還回路として用いる相補型金属酸化物半導体インバータ回路を構成する少なくともひとつのトランジスタを強誘電体トランジスタとしたこと、
を特徴とするもの。
【請求項６】
ゲート制御信号にしたがって入力データを継断するゲート部、
前記ゲート部の出力端に結合され、Ｐチャネル金属酸化物半導体電界効果型トランジスタとＮチャネル金属酸化物半導体電界効果型トランジスタとを直列に接続した構成を有する相補型金属酸化物半導体インバータ回路、
を備え、前記ゲート部の出力端に前記相補型金属酸化物半導体インバータ回路の入力端を結合し、前記相補型金属酸化物半導体インバータ回路の出力端に現れる信号に対応した信号を出力データとして出力するよう構成することにより、
前記ゲート部が継状態のときに、入力データに対応した信号を出力データとして出力し、前記ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データを保持するとともに保持された当該データに対応した信号を出力データとして出力する順序回路を直列に２つ結合した構成を有する順序回路であって、
結合した２つの順序回路のうち少なくとも一方の順序回路が、請求項１ないし請求項５のいずれかの順序回路であり、
入力側の順序回路の出力データを出力側の順序回路の入力データとして出力側の順序回路のゲート部に与え、
入力側の順序回路のゲート部を制御するゲート制御信号と出力側の順序回路のゲート部を制御するゲート制御信号とが逆位相となるようにしたこと、
を特徴とする、強誘電体を用いた順序回路。
【請求項７】
Ｐチャネル金属酸化物半導体電界効果型トランジスタとＮチャネル金属酸化物半導体電界効果型トランジスタとを直列に接続した構成を有する相補型金属酸化物半導体インバータ回路において、
前記相補型金属酸化物半導体インバータ回路が有する前記Ｐチャネル金属酸化物半導体電界効果型トランジスタと前記Ｎチャネル金属酸化物半導体電界効果型トランジスタのうち、少なくとも一つのトランジスタのゲート電極と半導体基板との間に強誘電体層を設けた強誘電体トランジスタを備えることにより、
前記強誘電体トランジスタが、前記ゲート部の出力端に現れる電位に対応した分極状態を生じ、かつ、順序回路への電源遮断時に当該遮断直前の分極状態を保持するよう構成したこと、
を特徴とするインバータ回路。
【請求項８】
Ｐチャネル金属酸化物半導体電界効果型トランジスタとＮチャネル金属酸化物半導体電界効果型トランジスタとを直列に接続した構成を有する相補型金属酸化物半導体インバータ回路において、
前記相補型金属酸化物半導体インバータ回路が有する前記Ｐチャネル金属酸化物半導体電界効果型トランジスタと前記Ｎチャネル金属酸化物半導体電界効果型トランジスタのうち、少なくとも一つのトランジスタのゲート電極に強誘電体コンデンサを直列接続することにより、
前記強誘電体コンデンサが、前記ゲート部の出力端に現れる電位に対応した分極状態を生じ、かつ、順序回路への電源遮断時に当該遮断直前の分極状態を保持するよう構成したこと、
ことを特徴とするインバータ回路。
【請求項９】
請求項１ないし請求項７または請求項８のいずれかの回路を用いたこと、
を特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は順序回路等に関し、特に強誘電体を用いた順序回路等に関する。
【０００２】
【従来の技術】
ラッチ回路やフリップフロップ回路などの順序回路が知られている。図１４に、従来の順序回路の一例として、フリップフロップ回路２を示す。図１５は、図１４に示すフリップフロップ回路２の動作を示すタイミングチャートである。フリップフロップ回路２は、ラッチ回路４（マスターラッチ回路）とラッチ回路６（スレーブラッチ回路）とを直列に接続して構成されている。なお、図１５のＰＡは、ラッチ回路４の出力信号、すなわち、図１４のＰＡ点の信号を表す。
【０００３】
クロックパルスＣｐが”Ｈ”から”Ｌ”になると（図１５、（ａ）参照）、ラッチ回路４がラッチ状態となるとともにラッチ回路６がアンラッチ状態となる。したがって、クロックパルスＣｐの立ち下がり時のデータＤｎ（現在のデータ）に対応するデータ（ＰＡ点の信号は、データＤｎを反転した値になっている）がラッチ回路４にラッチされるとともに、出力Ｑには、当該データＤｎが出力される。
【０００４】
つぎに、クロックパルスＣｐが”Ｌ”から”Ｈ”になると（図１５、（ｂ）参照）、ラッチ回路４がアンラッチ状態となるとともにラッチ回路６がラッチ状態となる。したがって、データＤｎがラッチ回路６にラッチされるとともに、出力Ｑには、やはり当該データＤｎが出力される。
【０００５】
つぎに、クロックパルスＣｐが”Ｈ”から”Ｌ”になると（図１５、（ｃ）参照）、再び、ラッチ回路４がラッチ状態となるとともにラッチ回路６がアンラッチ状態となる。したがって、クロックパルスＣｐの立ち下がり時のデータＤｎ＋１（つぎのデータ）に対応するデータ（ＰＡ点の信号は、データＤｎを反転した値になっている）がラッチ回路４にラッチされるとともに、出力Ｑには、当該データＤｎ＋１が出力される。
【０００６】
このように、フリップフロップ回路２を用いると、クロックパルスＣｐの立ち下がりのタイミングでデータをラッチし、クロックパルスＣｐの１サイクルに相当する時間の間、ラッチした当該データを出力することができる。このため、データからノイズを除去して、安定した出力を得ることができる。
【０００７】
したがって、このようなフリップフロップ回路２などの順序回路と、論理ゲートなどの組合せ回路とを多数組合せて用いることで、信頼性の高いシーケンス処理などを行なうことができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような従来のフリップフロップ回路２などの順序回路には、次のような問題点があった。従来の順序回路においては、処理中のデータを保持するために、回路に常に電圧を印加しておかなければならない。
【０００９】
したがって、シーケンス処理の途中において事故などにより電源が遮断された場合、電源が回復しても、事故直前のデータは残っておらず、当該シーケンス処理を事故直前の状態に戻すには、改めてシーケンス処理の最初からやり直さなければならなかった。これでは、無駄が多く、また、処理の信頼性に欠ける。
【００１０】
この発明は、このような従来のフリップフロップ回路など順序回路の問題点を解消し、電源が遮断されてもデータを保持することができる不揮発性の順序回路等を提供することを目的とする。
【００１１】
【課題を解決するための手段、発明の作用および効果】
この発明の順序回路および半導体装置においては、ゲート部の出力端に結合され、当該出力端に現れる信号に対応した分極状態を保持する強誘電体記憶部を備えたことを特徴とする。
【００１２】
したがって、ラッチ回路などの順序回路を構成するゲート部の出力端に現れる信号を、当該信号に対応した分極状態の形で強誘電体記憶部が保持している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００１３】
この結果、電源が回復したときに、保持されている当該データを用いて、当該順序回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のラッチ回路などの順序回路を実現することができる。
【００１４】
この発明の順序回路においては、強誘電体記憶部として、少なくとも一つのトランジスタを強誘電体トランジスタとした相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を用い、ゲート部の出力端に当該インバータ回路の入力端を結合し、当該インバータ回路の出力端に現れる信号に対応した信号を出力データとして出力するよう構成したことを特徴とする。
【００１５】
したがって、相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を構成するトランジスタを強誘電体トランジスタとすることにより、順序回路を構成するゲート部の出力端に現れる信号を、当該強誘電体トランジスタに保持することができる。このため、不揮発性の順序回路を、容易に実現することができる。また、順序回路を構成するトランジスタ等の個数を、容易に低減することができる。
【００１６】
この発明の順序回路においては、帰還回路を備え、当該帰還回路を介して出力データに対応する信号をゲート部の出力端に帰還させ得るよう構成したことを特徴とする。
【００１７】
したがって、帰還路を設けることにより、通常の動作や復帰時の動作を、より安定化させることができる。
【００１８】
この発明の順序回路においては、帰還回路として、相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を用いたことを特徴とする。
【００１９】
すなわち、帰還回路として相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を用いることで、通常の動作や復帰時の動作を、容易に安定化させることができる。
【００２０】
この発明の順序回路においては、帰還回路として用いる相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を構成する少なくともひとつのトランジスタを、強誘電体トランジスタとしたことを特徴とする。
【００２１】
したがって、帰還路においても、帰還路に現れる信号を、当該信号に対応した分極状態の形で強誘電体トランジスタが保持している。このため、電源が遮断されたあと回復したときに、保持されている当該信号を用いて、当該順序回路の状態を、電源が遮断される前の状態に、より確実に復帰させることが可能となる。
【００２２】
この発明の順序回路においては、強誘電体トランジスタは、Ａ）半導体基板に形成された第１導電型のソース領域およびドレイン領域、Ｂ）ソース領域とドレイン領域との間に配置された第２導電型のチャネル形成領域、Ｃ）チャネル形成領域の上に配置された絶縁層、Ｄ）前記絶縁層の上に配置された第１の導電体層、Ｅ）前記第１の導電体層の上に形成された強誘電体層、Ｆ）強誘電体層の上に形成された第２の導電体層、を有することを特徴とする。
【００２３】
したがって、強誘電体トランジスタとして、上記構造のトランジスタを用いることで、通常のＣＭＯＳインバータ回路の製造工程に、強誘電体層および第２の導電体層を積み上げる工程を追加するだけで、容易に、不揮発性の順序回路を得ることが可能となる。
【００２４】
この発明の順序回路および半導体装置においては、入力側の順序回路の出力データを出力側の順序回路の入力データとして出力側の順序回路のゲート部に与え、入力側の順序回路のゲート部を制御するゲート制御信号と出力側の順序回路のゲート部を制御するゲート制御信号とが逆位相となるようにしたことを特徴とする。
【００２５】
したがって、フリップフロップ回路などの順序回路を構成する２つのラッチ回路などの順序回路のうち、少なくともいずれか一方の順序回路を構成するゲート部の出力端に現れる信号を、当該信号に対応した分極状態の形で強誘電体記憶部が保持している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００２６】
この結果、電源が回復したときに、保持されている当該データを用いて、当該ラッチ回路などの順序回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のフリップフロップ回路などの順序回路を実現することができる。
【００２７】
この発明のインバータ回路および半導体装置においては、Ｐチャネル金属酸化物半導体電界効果型トランジスタ（Ｐ−ＭＯＳＦＥＴ）とＮチャネル金属酸化物半導体電界効果型トランジスタ（Ｎ−ＭＯＳＦＥＴ）とを直列に接続した構成を有する相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路において、トランジスタのうち少なくとも一つを強誘電体トランジスタとしたことを特徴とする。
【００２８】
したがって、インバータ回路に現れる信号を、当該信号に対応した分極状態の形で強誘電体トランジスタが保持している。このため、電源が遮断されても、強誘電体トランジスタによってデータが保持されていることになる。
【００２９】
この結果、電源が回復したときに、保持されている当該データを用いて、当該インバータ回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のインバータ回路を実現することができる。
【００３０】
また、相補型金属酸化物半導体（ＣＭＯＳ）インバータ回路を構成するトランジスタを強誘電体トランジスタとすることにより、不揮発性のインバータ回路を、容易に実現することができる。
【００３１】
なお、請求項において「強誘電体記憶部」とは、強誘電体の履歴特性を用いて情報を記憶する部分をいい、強誘電体トランジスタや強誘電体コンデンサそのものの他、これらを組合せた回路をも含む概念である。実施形態では、図１に示すインバータ回路部ＩＮＶ１、ＩＮＶ３が、これに該当する。
【００３２】
「強誘電体トランジスタ」とは、強誘電体を用いたトランジスタをいい、いわゆるＭＦＭＩＳ構造のトランジスタやＭＦＳ構造のトランジスタ（後述）を含む概念である。実施形態では、図１に示すトランジスタＮＴ、ＰＴが、これに該当する。
【００３３】
【発明の実施の形態】
図１は、この発明の一実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路８を示す回路図である。フリップフロップ回路８は、順序回路であるラッチ回路ＬＴ１（マスターラッチ回路）とラッチ回路ＬＴ２（スレーブラッチ回路）とを直列に接続した構成を有する基本的なＤフリップフロップ回路である。
【００３４】
ラッチ回路ＬＴ１は、ゲート部であるトランジスタＧＴ１（ＮチャネルＭＯＳＦＥＴ）、インバータ回路部ＩＮＶ１，ＩＮＶ２を備えている。インバータ回路部ＩＮＶ１は、ＣＭＯＳインバータ回路であり、ＰチャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネルＭＯＳＦＥＴであるトランジスタＮＴとを直列に接続した構成を備えている。
【００３５】
トランジスタＮＴおよびトランジスタＰＴは、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）である。
【００３６】
図３Ａに、トランジスタＮＴの構造を示す。半導体基板であるｐ型のシリコン基板２０に、ｎ型（第１導電型）半導体で構成されたソース領域２２およびドレイン領域２４が形成されている。ｐ型（第２導電型）半導体で構成されたチャネル形成領域２６の上には、酸化シリコン（ＳｉＯ２）による絶縁層２８が設けられている。絶縁層２８の上にはＰｏｌｙ−Ｓｉ，ＩｒＯ２，Ｉｒをこの順に積層した下部導電体層（第１の導電体層）３０が設けられている。
【００３７】
その上にはＰＺＴ等により構成された強誘電体層３２が設けられている。強誘電体層３２は、後述するように、トランジスタＮＴの継断状態に対応した分極状態を保持する。
【００３８】
さらにその上にはＩｒＯ２，Ｉｒをこの順に積層した上部導電体層（第２の導電体層）３４が設けられている。
【００３９】
なお、絶縁層２８としては上記の他に、窒化シリコン（ＳｉＮ）等を用いることもできる。また、下部導電体層３０、上部導電体層３４としては上記の他に、ＲｕＯｘ，ＩＴＯ等の酸化物導電体や、Ｐｔ，Ｐｂ，Ａｕ，Ａｇ，Ａｌ，Ｎｉ等の金属を用いることができる。
【００４０】
図３ＡのトランジスタＮＴを記号で表すと、図３Ｂのようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続されている。下部導電体層３０には電極が接続されておらずフローティング状態となっている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００４１】
コントロールゲート電極ＣＧ（インバータ回路の入力端）は、図１に示すラッチ回路ＬＴ１のトランジスタＧＴ１の出力端に接続され、ドレイン電極Ｄ（インバータ回路の出力端）は、ラッチ回路ＬＴ２のトランジスタＧＴ２の入力端に接続され、ソース電極Ｓは接地されている。
【００４２】
なお、トランジスタＮＴとトランジスタＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、同様の構成である。すなわち、トランジスタＰＴも、ＭＦＭＩＳ構造の強誘電体トランジスタである。
【００４３】
図１に戻って、インバータ回路部ＩＮＶ２も、インバータ回路部ＩＮＶ１と同様の構成であるが、電流駆動能力は、インバータ回路部ＩＮＶ１に比較して小さい。この実施形態においては、インバータ回路部ＩＮＶ１が強誘電体記憶部に対応し、インバータ回路部ＩＮＶ２が帰還回路に対応する。
【００４４】
トランジスタＧＴ１を介して入力された入力データＤは、インバータ回路部ＩＮＶ１で反転された後、インバータ回路部ＩＮＶ２で再反転され（すなわち、元に戻され）、ふたたび、インバータ回路部ＩＮＶ１に入力される。つまり、インバータ回路部ＩＮＶ２を有する帰還回路を用いて、データ保持の安定化を図っている。
【００４５】
ラッチ回路ＬＴ１のインバータ回路部ＩＮＶ１の出力（出力データ）は、また、ラッチ回路ＬＴ２に入力される。ラッチ回路ＬＴ２も、ラッチ回路ＬＴ１と同様の構成であり、ゲート部であるトランジスタＧＴ２、インバータ回路部ＩＮＶ３，ＩＮＶ４を備えている。トランジスタＧＴ２は、トランジスタＧＴ１と同様の構成であり、インバータ回路部ＩＮＶ３，ＩＮＶ４は、インバータ回路部ＩＮＶ１、ＩＮＶ２と同様の構成である。
【００４６】
ラッチ回路ＬＴ２の動作も、ラッチ回路ＬＴ１のそれと同様である。すなわち、トランジスタＧＴ２を介して入力されたインバータ回路部ＩＮＶ１の出力は、インバータ回路部ＩＮＶ３で反転された後、インバータ回路部ＩＮＶ４で再反転され（すなわち、元に戻され）、ふたたび、インバータ回路部ＩＮＶ３に入力される。つまり、インバータ回路部ＩＮＶ４を有する帰還回路を用いて、データ保持の安定化が図られている。
【００４７】
ラッチ回路ＬＴ２のインバータ回路部ＩＮＶ３の出力は、フリップフロップ回路８の出力Ｑとなる。また、ラッチ回路ＬＴ２のインバータ回路部ＩＮＶ４の出力は、フリップフロップ回路８の反転出力ＱＢとなる。
【００４８】
ラッチ回路ＬＴ２のトランジスタＧＴ２のゲートには、ゲート制御信号であるクロックパルスＣｐが与えられ、ラッチ回路ＬＴ１のトランジスタＧＴ１のゲートには、クロックパルスＣｐの反転信号であるクロックパルスＣｐＢ（制御信号）が与えられる。なお、信号ＰＯＲ（Ｐｏｗｅｒ  Ｏｎ  Ｒｅｓｅｔ）は、電源投入直後の所定期間のみトランジスタＧＴ１およびトランジスタＧＴ２をＯＦＦにするため”Ｈ”となり、その後”Ｌ”となるよう構成されている。
【００４９】
フリップフロップ回路８の動作は、図１４に示す従来のフリップフロップ回路２の動作（図１５参照）と類似しているが、後述するように、電源が遮断されてもデータを保持している点で、従来のフリップフロップ回路２と異なる。なお、この実施形態においては、フリップフロップ回路２の場合と異なり、クロックパルスＣｐの立ち上がりのタイミングで入力データＤをラッチするようにしている。
【００５０】
図２に示すタイミングチャートを用いて、フリップフロップ回路８の動作を説明する。なお、図２のＰＡは、ラッチ回路ＬＴ１の出力信号、すなわち、図１のＰＡ点の信号を表す。
【００５１】
クロックパルスＣｐが”Ｌ”から”Ｈ”になると（図２、（ａ）参照）、ラッチ回路ＬＴ１のトランジスタＧＴ１がＯＦＦ（断状態）になるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣｐの立ち上がり時のデータＤｎ（現在のデータ）に対応するデータ（ＰＡ点の信号は、データＤｎを反転した値になっている）がラッチ回路ＬＴ１にラッチされるとともに、出力Ｑには、当該データＤｎが出力される。
【００５２】
つぎに、クロックパルスＣｐが”Ｈ”から”Ｌ”になると（図２、（ｂ）参照）、ラッチ回路ＬＴ１のトランジスタＧＴ１がＯＮ（継状態）になるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＦＦ（断状態）になる。したがって、データＤｎがラッチ回路ＬＴ２にラッチされるとともに、出力Ｑには、やはり当該データＤｎが出力される。
【００５３】
つぎに、クロックパルスＣｐが”Ｌ”から”Ｈ”になると（図２、（ｃ）参照）、再び、ラッチ回路ＬＴ１のトランジスタＧＴ１がＯＦＦ（断状態）になるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣｐの立ち上がり時のデータＤｎ＋１（つぎのデータ）に対応するデータ（ＰＡ点の信号は、データＤｎを反転した値になっている）がラッチ回路ＬＴ１にラッチされるとともに、出力Ｑには、当該データＤｎ＋１が出力される。
【００５４】
このように、フリップフロップ回路８を用いると、クロックパルスＣｐの立ち上がりのタイミングでデータをラッチし、クロックパルスＣｐの１サイクルに相当する時間の間、ラッチした当該データを出力することができる。
【００５５】
上述のように、フリップフロップ回路８は、従来のフリップフロップ回路２と異なり、電源が遮断されてもデータを保持している。データの保持および再生の動作について説明する。
【００５６】
上述のように、クロックパルスＣｐの立ち上がり時、すなわち、クロックパルスＣｐが”Ｌ”から”Ｈ”になる（図２、（ａ）参照）直前のデータＤｎ（この実施形態では、データ”Ｈ”）がラッチ回路ＬＴ１にラッチされる。図２、（ａ）の直前におけるインバータ回路部ＩＮＶ１の状態を、図４に示す。
【００５７】
図４に示すように、インバータ回路部ＩＮＶ１のトランジスタＮＴのソース電極Ｓには”Ｌ”電位が与えられており、トランジスタＰＴのソース電極Ｓには”Ｈ”電位が与えられている。
【００５８】
トランジスタＮＴ，ＰＴのコントロールゲート電極ＣＧは、ともに”Ｈ”電位になっている。コントロールゲート電極ＣＧが”Ｈ”電位になると、トランジスタＮＴは”ＯＮ”となるとともにトランジスタＰＴは”ＯＦＦ”となるように、トランジスタＮＴ，ＰＴそれぞれのしきい値Ｖｔｈが設定されている。したがって、この場合、トランジスタＮＴ，ＰＴのドレイン電極Ｄは、ともに”Ｌ”電位になっている。
【００５９】
このような状態において、トランジスタＮＴ，ＰＴの強誘電体層３２には、後述するように、所定の分極状態が生じている。すなわち、データ”Ｈ”は、トランジスタＮＴ，ＰＴの強誘電体層３２生ずる所定の分極状態として、ラッチ回路ＬＴ１に書込まれる。
【００６０】
このあと、クロックパルスＣｐが立ち上がって”Ｈ”になると、トランジスタＧＴ１がＯＦＦとなるが、インバータ回路部ＩＮＶ１およびインバータ回路部ＩＮＶ２による自己ラッチ機能により、トランジスタＮＴのＯＮ状態、およびトランジスタＰＴのＯＦＦ状態は保持される。すなわち、データ”Ｈ”がラッチ回路ＬＴ１にラッチされた状態になる。
【００６１】
データ”Ｈ”の書込みからラッチ状態にいたる間の、トランジスタＮＴ、ＰＴの状態について説明する。まず、トランジスタＮＴの状態について説明する。
【００６２】
図３Ａ，Ｂに示すように、トランジスタＮＴは、上部導電体層３４と下部導電体層３０との間に形成されたコンデンサである強誘電体容量Ｃｆｅｒｒｏと、下部導電体層３０とチャネル領域２６との間に形成されたコンデンサであるＭＯＳ容量ＣＭＯＳとを、直列に接続したものと考えることができる。強誘電体容量ＣｆｅｒｒｏとＭＯＳ容量ＣＭＯＳとを合成したコンデンサをＧＡＴＥ容量ＣＧＡＴＥと呼ぶ。
【００６３】
図５に、データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳの電圧・電荷特性の一例を示す。
【００６４】
上述のように、トランジスタＮＴがＯＮになっているので（図４参照）、チャネル領域２６（図３Ａ参照）の電位は、ほぼ接地電位になっている。また、トランジスタＮＴのコントロールゲート電極ＣＧに”Ｈ（ＶＤＤ）”電位が与えられている。したがって、ＧＡＴＥ容量ＣＧＡＴＥには、チャネル領域２６を基準として＋ＶＤＤの電圧が印加される。
【００６５】
このため、図５に示すように、強誘電体容量Ｃｆｅｒｒｏの状態は、Ｐ４になる。同様に、ＭＯＳ容量ＣＭＯＳの状態は、Ｓ４になる。なお、Ｓ４点で示される状態の電荷は、Ｐ４点で示される状態の電荷と同じ値である。このときＭＯＳ容量ＣＭＯＳに発生する電圧、すなわち、下部導電体層３０（フローティングゲート）に発生する電圧は、Ｖ２となっている。
【００６６】
つぎに、トランジスタＰＴの状態について説明する。図６に、データ”Ｈ”を書込む場合におけるトランジスタＰＴの強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳの電圧・電荷特性を示す。
【００６７】
上述のように、図４に示すトランジスタＰＴがＯＦＦになっているので、トランジスタＰＴのチャネル領域の電位は、ほぼ電源電位ＶＤＤになっている。また、トランジスタＰＴのコントロールゲート電極ＣＧに”Ｈ（ＶＤＤ）”電位が与えられている。したがって、ＧＡＴＥ容量ＣＧＡＴＥには、チャネル領域２６を基準として、０ボルトの電圧が印加される。
【００６８】
このため、図６に示すように、強誘電体容量Ｃｆｅｒｒｏの状態はＰ５になり、ＭＯＳ容量ＣＭＯＳの状態はＳ５になる。強誘電体容量ＣｆｅｒｒｏとＭＯＳ容量ＣＭＯＳとは直列に接続されているから、Ｐ５点およびＳ５点の電荷は等しくなる。また、Ｐ５点およびＳ５点の電圧の和は０Ｖとなっているはずである。したがって、Ｐ５点の電圧をＶ４とするとＳ５点の電圧は、絶対値が等しく極性が逆の−Ｖ４となっている。
【００６９】
つぎに、フリップフロップ回路８の電源（図示せず）を遮断し、その後、電源を再投入した場合の動作を説明する。まず、トランジスタＮＴの状態について説明する。
【００７０】
ラッチ回路ＬＴ１がデータ”Ｈ”を記憶した状態のままフリップフロップ回路８の電源を遮断すると、時間の経過に伴って、トランジスタＮＴの強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳに現れる電圧・電荷は、それぞれ、図５のＰ４点およびＳ４点で示される状態から、Ｐ１点およびＳ１点で示される状態となる。
【００７１】
ここで、フリップフロップ回路８の電源を再投入すると、電源投入とともに、ＭＯＳ容量ＣＭＯＳに現れる電圧・電荷の状態は、Ｓ１点からＳ３点まで急変する。ここで、Ｓ３点で示される状態の電荷は、Ｐ１点で示される状態の電荷と同じ値である。
【００７２】
この後、時間の経過とともに、強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳに現れる電圧・電荷は、それぞれ、図５のＰ４点およびＳ４点で示される状態となる。このときＭＯＳ容量ＣＭＯＳに発生する電圧、すなわち、フローティングゲートに発生する電圧は、Ｖ２となっている。つまり、トランジスタＮＴは、電源遮断前と同じ、ＯＮ状態となるのである。
【００７３】
図５に示すように、強誘電体容量Ｃｆｅｒｒｏの状態は、Ｐ１からＰ４に戻ることになる。同様に、ＭＯＳ容量ＣＭＯＳの状態は、Ｓ１からＳ３を経てＳ４に戻ることになる。
【００７４】
つぎに、トランジスタＰＴの状態について説明する。ラッチ回路ＬＴ１がデータ”Ｈ”を記憶した状態のままフリップフロップ回路８の電源を遮断すると、時間の経過に伴って、トランジスタＰＴの強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳに現れる電圧・電荷は、それぞれ、図６のＰ５点およびＳ５点で示される状態から、Ｐ２点およびＳ２点（図５のＳ１点と同じ状態）で示される状態となる。
【００７５】
ここで、フリップフロップ回路８の電源を再投入すると、電源投入とともに、ＭＯＳ容量ＣＭＯＳに現れる電圧・電荷の状態は、Ｓ２点からＳ６点まで急変する。ここで、Ｓ６点で示される状態の電荷は、Ｐ２点で示される状態の電荷と同じ値である。
【００７６】
この後、時間の経過とともに、強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳに現れる電圧・電荷は、それぞれ、図６のＰ５点およびＳ５点で示される状態となる。このときＭＯＳ容量ＣＭＯＳに発生する電圧、すなわち、フローティングゲートに発生する電圧、は−Ｖ４となっている。つまり、トランジスタＮＴは、電源遮断前と同じ、ＯＦＦ状態となるのである。
【００７７】
図６に示すように、強誘電体容量Ｃｆｅｒｒｏの状態は、Ｐ２からＰ５に戻ることになる。同様に、ＭＯＳ容量ＣＭＯＳの状態は、Ｓ２からＳ６を経てＳ５に戻ることになる。
【００７８】
つまり、フリップフロップ回路８の電源を遮断し、その後、電源を再投入した場合、ラッチ回路ＬＴ１は、電源を遮断する前の状態、すなわち、データ”Ｈ”をラッチした状態に復帰することがわかる。
【００７９】
ラッチ回路ＬＴ１にデータ”Ｈ”がラッチされている場合を例に説明したが、ラッチ回路ＬＴ１にデータ”Ｌ”がラッチされている場合の動作も、ほぼ同様である。また、ラッチ回路ＬＴ１の動作について説明したが、ラッチ回路ＬＴ２の動作も、ラッチ回路ＬＴ１の動作と、ほぼ同様である。
【００８０】
フリップフロップ回路８は、ラッチデータの内容にかかわらず、電源を遮断しても当該データを記憶しており、電源の復帰とともに、当該データを再生することができる不揮発性のフリップフロップ回路である。
【００８１】
このように、このフリップフロップ回路８においては、トランジスタＧＴ１，ＧＴ２のそれぞれ出力端に接続され、当該出力端に現れる信号に対応した分極状態を保持するインバータ回路部ＩＮＶ１，ＩＮＶ３を備えている。
【００８２】
したがって、フリップフロップ回路８を構成するトランジスタＧＴ１，ＧＴ２の出力端に現れる信号を、当該信号に対応した分極状態の形でインバータ回路部ＩＮＶ１，ＩＮＶ３が保持している。このため、電源が遮断されても、インバータ回路部ＩＮＶ１，ＩＮＶ３によってデータが保持されていることになる。
【００８３】
この結果、電源が回復したときに、保持されている当該データを用いて、当該フリップフロップ回路８の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のフリップフロップ回路を実現することができる。
【００８４】
なお、電源が回復したときにトランジスタＧＴ１，ＧＴ２を介してインバータ回路部ＩＮＶ１，ＩＮＶ３の保持データが不用意に書換えられてしまうことを防止するため、復帰に要する所定期間、前述のように、信号ＰＯＲ（Ｐｏｗｅｒ  Ｏｎ  Ｒｅｓｅｔ）を”Ｈ”とすることで、トランジスタＧＴ１，ＧＴ２を断状態にするようにしている。
【００８５】
また、強誘電体の分極反転に要する時間は短いので、データの書込みに際し、インバータ回路部ＩＮＶ１，ＩＮＶ３が入力データＤに対応した分極状態に至るまでの時間は短い。したがって、高速応答が可能となる。
【００８６】
さらに、強誘電体の場合、データの書込み、消去時に高電圧を要することはない。したがって、チップ内に昇圧回路を設けたり、通常電源の他に高圧電源を別途用意したりする必要がない。このため、チップサイズの増大や製造コストの上昇を抑制することができる。
【００８７】
また、この実施形態においては、強誘電体記憶部として、一対のトランジスタを強誘電体トランジスタとしたインバータ回路部ＩＮＶ１，ＩＮＶ３を用い、トランジスタＧＴ１，ＧＴ２の出力端に、それぞれ、当該インバータ回路部ＩＮＶ１，ＩＮＶ３の入力端を結合し、当該インバータ回路部ＩＮＶ１，ＩＮＶ３の出力端に現れる信号に対応した信号をそれぞれのインバータ回路部ＩＮＶ１，ＩＮＶ３の出力データとして出力するよう構成している。
【００８８】
したがって、ＣＭＯＳインバータ回路を構成するトランジスタを強誘電体トランジスタとすることにより、フリップフロップ回路８を構成するトランジスタＧＴ１，ＧＴ２の出力端に現れる信号を、当該強誘電体トランジスタに保持することができる。このため、不揮発性のフリップフロップ回路を、容易に実現することができる。また、フリップフロップ回路を構成するトランジスタ等の個数を、容易に低減することができる。
【００８９】
また、この実施形態においては、信号を所定の規格値に規格化するインバータ回路部ＩＮＶ２，ＩＮＶ４を備え、当該回路を介して出力データに対応する信号をトランジスタＧＴ１，ＧＴ２の出力端に、それぞれ帰還させるよう構成している。
【００９０】
したがって、インバータ回路部ＩＮＶ２，ＩＮＶ４を有する帰還路を設けることにより、通常の動作や復帰時の動作を、より安定化させることができる。
【００９１】
また、この実施形態においては、インバータ回路部ＩＮＶ２，ＩＮＶ４として、ＣＭＯＳインバータ回路を用いている。したがって、通常の動作や復帰時の動作を、容易に安定化させることができる。
【００９２】
また、この実施形態においては、インバータ回路部ＩＮＶ２，ＩＮＶ４を構成するそれぞれ一対のトランジスタを、強誘電体トランジスタＮＴ，ＰＴとしている。
【００９３】
したがって、帰還路においても、帰還路に現れる信号を、当該信号に対応した分極状態の形で強誘電体トランジスタＮＴ，ＰＴが保持している。このため、電源が遮断されたあと回復したときに、保持されている当該信号を用いて、フリップフロップ回路８の状態を、電源が遮断される前の状態に、より確実に復帰させることが可能となる。
【００９４】
また、この実施形態においては、トランジスタＮＴ，ＰＴとして、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタを用いている。
【００９５】
したがって、通常のＣＭＯＳインバータ回路の製造工程に、強誘電体層３２および上部導電体層３４を積み上げる工程を追加するだけで、容易に、不揮発性のフリップフロップ回路を得ることが可能となる。
【００９６】
なお、上述の実施形態においては、ラッチ回路ＬＴ１およびラッチ回路ＬＴ２の双方に、強誘電体トランジスタを用いて構成されたＣＭＯＳインバータ回路を備えるようにしたが、この発明はこれに限定されるものではない。ラッチ回路ＬＴ１またはラッチ回路ＬＴ２のいずれか一方、たとえば、ラッチ回路ＬＴ１にのみ強誘電体トランジスタを用いて構成されたＣＭＯＳインバータ回路を備えるようにすることもできる。
【００９７】
また、フリップフロップ回路を構成するラッチ回路、たとえばラッチ回路ＬＴ１、に含まれるインバータ回路部ＩＮＶ１およびインバータ回路部ＩＮＶ２の双方に強誘電体トランジスタを用いるよう構成したが、インバータ回路部ＩＮＶ１およびインバータ回路部ＩＮＶ２の一方、たとえばインバータ回路部ＩＮＶ１にのみ強誘電体トランジスタを用いるよう構成することもできる。
【００９８】
また、インバータ回路部ＩＮＶ２にのみ強誘電体トランジスタを用いるように構成することもできる。このようにすれば、トランジスタＮＴまたはトランジスタＰＴがＯＦＦ状態のときに漏れ電流が流れるような素子設計をしたとしても、インバータ回路部ＩＮＶ２の電流駆動能力自体が小さいことから、漏れ電流に起因する消費電力をより低く抑えることができる。
【００９９】
また、インバータ回路部、たとえばインバータ回路部ＩＮＶ１、を構成するトランジスタＮＴ，ＰＴの双方を強誘電体トランジスタとしたが、トランジスタＮＴ，ＰＴの一方、たとえばトランジスタＮＴのみを強誘電体トランジスタとするよう構成することもできる。
【０１００】
また、上述の実施形態においては、帰還用のインバータ回路部ＩＮＶ２，ＩＮＶ４を設けるよう構成したが、この発明はこれに限定されるものではない。たとえば、図７に示すフリップフロップ回路１０のように、ラッチ回路ＬＴ１、ＬＴ２ともに、帰還用のインバータ回路部ＩＮＶ２，ＩＮＶ４（図１参照）を省略することもできる。
【０１０１】
これは、以下の理由による。回路内の各配線とグランドとの間には寄生容量が存在するため、これらの配線がフローティング状態となっても、該配線の電位はしばらく維持される。したがって、クロックパルスＣｐの周期がそれほど長くない限り、帰還用のインバータ回路部ＩＮＶ２，ＩＮＶ４（図１参照）を省略したとしても、ラッチ回路ＬＴ１またはラッチ回路ＬＴ２のラッチ内容は保持されるからである。
【０１０２】
また、上述の実施形態においては、ゲート部としてトランジスタＧＴ１，ＧＴ２を用いたが、ゲート部はこれに限定されるものではない。ゲート部として、たとえば、伝送ゲートやクロックドＣＭＯＳインバータ等を用いることもできる。
【０１０３】
なお、上述の各バリエーションは、以下に述べる種々の他の実施形態においても、同様に適用することができる。
【０１０４】
上述の各実施形態においては、基本的なＤフリップフロップ回路を例に説明したが、この発明はこれに限定されるものではない。たとえば、Ｓ−Ｒ（セット・リセット）付きのＤフリップフロップ回路や、Ｊ−Ｋフリップフロップ回路など、フリップフロップ回路一般に適用することができる。
【０１０５】
図８に、この発明を適用したＳ−Ｒ（セット・リセット）付きのＤフリップフロップ回路の一例であるフリップフロップ回路１２の回路図を示す。図９は、フリップフロップ回路１２の動作を示すテーブルである。
【０１０６】
フリップフロップ回路１２は、図１に示すフリップフロップ回路８と同様に、順序回路であるラッチ回路ＬＴ１（マスターラッチ回路）とラッチ回路ＬＴ２（スレーブラッチ回路）とを直列に接続した構成を有する。
【０１０７】
ラッチ回路ＬＴ１を構成するインバータ回路部ＩＮＶ１は、強誘電体トランジスタＮＴ，ＰＴを備えたＣＭＯＳインバータ回路ＣＩ１と、４つのトランジスタとを備えている。該４つのトランジスタのゲートは、セット端子Ｓ、リセット端子Ｒに、適当に接続されている。
【０１０８】
図９に示すように、リセット端子Ｒに信号”Ｈ”を入力することにより、フリップフロップ回路１２の記憶内容をリセット（クリア）することができ、リセット端子Ｒおよびセット端子Ｓに信号”Ｌ”を入力することにより、フリップフロップ回路１２の記憶内容をセット（プリセット）することができる。
【０１０９】
また、リセット端子Ｒに信号”Ｌ”を与えるとともにセット端子Ｓに信号”Ｈ”を与えておけば、上述のフリップフロップ回路８（図１参照）と同様の働きをする。なお、信号ＰＯＲ（Ｐｏｗｅｒ  Ｏｎ  Ｒｅｓｅｔ）は、フリップフロップ回路８の場合と同様に、電源投入直後の所定期間のみ”Ｈ”となり、その後”Ｌ”となるよう構成されている。また、信号ＰＯＲが”Ｈ”の期間、リセット端子Ｒに信号”Ｌ”が与えられるとともにセット端子Ｓに信号”Ｈ”が与えられるよう構成されている。
【０１１０】
インバータ回路部ＩＮＶ２は、強誘電体トランジスタＮＴ，ＰＴを備えたＣＭＯＳインバータ回路ＣＩ２と、２つのトランジスタＤＮＴ，ＤＰＴを備えている。トランジスタＤＮＴのゲートには電源電圧が印加されており、トランジスタＤＰＴのゲートは接地されている。なお、トランジスタＤＮＴ，ＤＰＴは、インバータ回路部ＩＮＶ２の電気的特性をインバータ回路部ＩＮＶ１の電気的特性に合せるためのトランジスタであり、省略することもできる。
【０１１１】
ラッチ回路ＬＴ２も、ラッチ回路ＬＴ１と同様の構成であり、インバータ回路部ＩＮＶ３，ＩＮＶ４を備えている。インバータ回路部ＩＮＶ３，ＩＮＶ４は、インバータ回路部ＩＮＶ１、ＩＮＶ２と同様の構成である。
【０１１２】
このように、フリップフロップ回路１２は、セット端子Ｓ、リセット端子Ｒを備えていること、および、インバータ回路部ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４がやや複雑になっていることを除けば、図１に示すフリップフロップ回路８と同様の構成である。
【０１１３】
図１０Ａは、この発明を適用したＪ−Ｋフリップフロップ回路の一例であるフリップフロップ回路１４の回路図を示す。図１０Ｂは、フリップフロップ回路１４の動作を示すテーブルである。
【０１１４】
フリップフロップ回路１４は、図１に示すフリップフロップ回路８と、複数の論理ゲートを組合せた論理ゲート部ＬＧとを備えている。論理ゲート部ＬＧには、入力として、入力端子Ｊからの入力、入力端子Ｋからの入力、および、フリップフロップ回路８からの出力Ｑが与えられる。論理ゲート部ＬＧの出力は、フリップフロップ回路８の入力端子Ｄに与えられる。
【０１１５】
図１０Ｂに示すように、入力端子Ｊに信号”Ｈ”を与えるとともに入力端子Ｋに信号”Ｌ”を与えれば、クロックパルスＣｐの立上がりで、出力Ｑからデータ”Ｈ”が出力される。逆に、入力端子Ｊに信号”Ｌ”を与えるとともに入力端子Ｋに信号”Ｈ”を与えれば、クロックパルスＣｐの立上がりで、出力Ｑからデータ”Ｌ”が出力される。
【０１１６】
また、入力端子Ｊおよび入力端子Ｋの双方に信号”Ｈ”を与えれば、クロックパルスＣｐの立上がりで、出力Ｑの内容が反転する。一方、入力端子Ｊおよび入力端子Ｋの双方に信号”Ｌ”を与えれば、出力Ｑの内容は保持される。
【０１１７】
なお、上述の各実施形態においては、順序回路としてフリップフロップ回路を例に説明したが、この発明はこれに限定されるものではない。順序回路として、たとえばラッチ回路にも、この発明を適用することができる。
【０１１８】
図１１Ａは、この発明を適用したラッチ回路の一例であるラッチ回路１６を示す回路図である。図１１Ｂは、ラッチ回路１６の動作を示すテーブルである。ラッチ回路１６は、図１に示すフリップフロップ回路８を構成するラッチ回路ＬＴ１と、ほぼ同様の構成である。
【０１１９】
すなわち、ラッチ回路１６は、ゲート部であるトランジスタＧＴ（ＮチャネルＭＯＳＦＥＴ）、インバータ回路部ＩＮＶ１，ＩＮＶ２を備えている。インバータ回路部ＩＮＶ１は、ＣＭＯＳインバータ回路であり、ＰチャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネルＭＯＳＦＥＴであるトランジスタＮＴとを直列に接続した構成を備えている。
【０１２０】
トランジスタＮＴおよびトランジスタＰＴは、ともに、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタである。トランジスタＮＴとトランジスタＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、同様の構成である。インバータ回路部ＩＮＶ２も、インバータ回路部ＩＮＶ１と同様の構成である。この実施形態においては、インバータ回路部ＩＮＶ１が強誘電体記憶部に対応し、インバータ回路部ＩＮＶ２が帰還回路に対応する。
【０１２１】
トランジスタＧＴを介して入力された入力データＤは、インバータ回路部ＩＮＶ１で反転された後、インバータ回路部ＩＮＶ２で再反転され（すなわち、元に戻され）、ふたたび、インバータ回路部ＩＮＶ１に入力される。つまり、インバータ回路部ＩＮＶ２を有する帰還回路を用いて、データ保持の安定化を図っている。これも、上述のラッチ回路ＬＴ１（図１参照）の場合と、同様である。
【０１２２】
インバータ回路部ＩＮＶ２の出力Ｑが、ラッチ回路１６の出力となる。また、インバータ回路部ＩＮＶ１の出力ＱＢが、ラッチ回路１６の反転出力となる。ラッチ回路１６のトランジスタＧＴのゲートには、ゲート制御信号であるクロックパルスＣｐが与えられる。
【０１２３】
図１１Ｂに示すように、クロックパルスＣｐが”Ｈ”のとき、出力Ｑからは入力データＤが、そのまま出力される。すなわち、ラッチ回路１６はアンラッチ状態となる。一方、クロックパルスＣｐが”Ｌ”になると、出力Ｑの値は保持される。すなわち、ラッチ回路１６はラッチ状態となる。
【０１２４】
ラッチ回路１６は、上述の各フリップフロップ回路と同様に、電源が遮断されてもデータを保持することができ、電源が復帰すると、電源が遮断される直前の状態に復帰する。
【０１２５】
上述の各実施形態においては、順序回路を例に説明したが、この発明はこれに限定されるものではない。たとえばＣＭＯＳインバータ回路にも、この発明を適用することができる。
【０１２６】
図１２Ａは、この発明を適用したＣＭＯＳインバータ回路の一例であるインバータ回路１８を示す回路図である。図１２Ｂは、インバータ回路１８の動作を示すテーブルである。インバータ回路１８は、図１に示すフリップフロップ回路８を構成するインバータ回路部ＩＮＶ１と、ほぼ同様の構成である。
【０１２７】
すなわち、インバータ回路１８は、ＰチャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネルＭＯＳＦＥＴであるトランジスタＮＴとを直列に接続した構成を備えている。トランジスタＮＴおよびトランジスタＰＴは、ともに、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタである。トランジスタＮＴとトランジスタＰＴとは、一方が「Ｎチャネル型」のＭＯＳＦＥＴであり、他方が「Ｐチャネル型」のＭＯＳＦＥＴである点を除き、同様の構成である。
【０１２８】
図１２Ｂに示すように、入力データＩＮを反転したデータが、出力データＯＵＴとなる。インバータ回路１８においても、上述の各実施形態の場合と同様に、電源が遮断されてもデータを保持することができ、電源が復帰すると、電源が遮断される直前の状態に、確実かつ速やかに復帰する。
【０１２９】
なお、上述の各実施形態においては、強誘電体トランジスタとして、いわゆるＭＦＭＩＳ構造の強誘電体トランジスタを例に説明したが、強誘電体トランジスタはこれに限定されるものではない。強誘電体トランジスタとして、たとえば、図１３Ａに示すようなトランジスタＮＴを用いることもできる。
【０１３０】
図１３Ａに示すトランジスタＮＴは、ｎチャンネルＭＯＳＦＥＴである。半導体基板であるｐ型のシリコン基板２０に、ｎ型半導体で構成されたソース領域２２とドレイン領域２４が形成されている。ｐ型半導体で構成されたチャネル領域２６の上には、ＰＺＴ等の強誘電体材料で構成した強誘電体層３２が設けられている。強誘電体層３２の上には、導電体層４０が設けられている。
【０１３１】
この構造のタイプのトランジスタを、ＭＦＳ構造のトランジスタ（上から、メタル層、強誘電体層、シリコン層をこの順に積層した構造を有するトランジスタ）という。なお、強誘電体層とシリコン層（半導体基板）との間に絶縁物質を介在させたＭＦＩＳ構造のトランジスタを用いることもできる。
【０１３２】
図１３ＡのトランジスタＮＴを記号で表すと、図１３Ｂのようになる。導電体層４０にはゲート電極Ｇが接続されている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【０１３３】
このトランジスタＮＴは、通常のＭＯＳＦＥＴの絶縁層を、シリコン酸化物ではなくＰＺＴ等の強誘電体材料で構成したトランジスタである。したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタの材料を一部変更するだけで、容易に不揮発性の順序回路等を得ることができる。なお、ｐチャンネルＭＯＳＦＥＴトランジスタＰＴについても、図１３Ａに示すトランジスタＮＴと同様の構成のものを用いることができる。
【０１３４】
また、強誘電体記憶部は、強誘電体トランジスタに限定されるものではない。たとえば、強誘電体コンデンサを用いることもできる。この場合、たとえば、図１に示す強誘電体トランジスタＮＴの代わりに、通常のＭＯＳＦＥＴのゲート電極に強誘電体コンデンサを直列に接続したものを用いればよい。
【０１３５】
このように構成すれば、従来のフリップフロップ回路等に用いる通常のＭＯＳＦＥＴをそのまま用いるとともに、新たに強誘電体コンデンサを追加するだけで、容易に不揮発性のフリップフロップ回路等を得ることができる。
【図面の簡単な説明】
【図ｌ】この発明の一実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路８を示す回路図である。
【図２】フリップフロップ回路８の動作を説明するためのタイミングチャートである。
【図３】図３Ａは、トランジスタＮＴの構造を示す図面である。図３Ｂは、図３ＡのトランジスタＮＴを記号で表した図面である。
【図４】インバータ回路部ＩＮＶ１にデータ”Ｈ”を書込む場合の動作を説明するための図面である。
【図５】データ”Ｈ”を書込む場合におけるトランジスタＮＴの強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳの電圧・電荷特性を示す図面である。
【図６】データ”Ｈ”を書込む場合におけるトランジスタＰＴの強誘電体容量ＣｆｅｒｒｏおよびＭＯＳ容量ＣＭＯＳの電圧・電荷特性を示す図面である。
【図７】この発明の他の実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路１０を示す回路図である。
【図８】この発明のさらに他の実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路１２を示す回路図である。
【図９】フリップフロップ回路１２の動作を示すテーブルである。
【図１０】図１０Ａは、この発明を適用したＪ−Ｋフリップフロップ回路の一例であるフリップフロップ回路１４の回路図である。図１０Ｂは、フリップフロップ回路１４の動作を示すテーブルである。
【図１１】図１１Ａは、この発明を適用したラッチ回路の一例であるラッチ回路１６を示す回路図である。図１１Ｂは、ラッチ回路１６の動作を示すテーブルである。
【図１２】図１２Ａは、この発明を適用したＣＭＯＳインバータ回路の一例であるインバータ回路１８を示す回路図である。図１２Ｂは、インバータ回路１８の動作を示すテーブルである。
【図１３】図１３Ａは、トランジスタＮＴの他の構造の例を示す図面である。図１３Ｂは、図１３ＡのトランジスタＮＴを記号で表した図面である。
【図１４】従来の順序回路の一例であるフリップフロップ回路２の回路図である。
【図１５】図１４に示すフリップフロップ回路２の動作を表わすタイミングチャートである。
【符号の説明】
３２・・・・・強誘電体層
ＩＮＶ１・・・インバータ回路部
ＮＴ・・・・トランジスタ
ＰＴ・・・・トランジスタ
特許出願人  ローム株式会社
出願人代理人  弁理士  古谷  栄男
弁理士  松下  正
弁理士  眞島  宏明
弁理士  田川  幸一
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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