(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置であって、
複数のＣＭＯＳ論理ゲートを含む内部回路と、
前記内部回路が処理するデータの第１のレベルに対応する第１の電源電位を第１の電源ノードに供給する第１の電源と、
前記データの第２のレベルに対応する第２の電源電位を第２の電源ノードに供給する第２の電源と、
前記各ＣＭＯＳ論理ゲートと前記第１の電源ノードとの間に設けられ、前記第１の電源からの電流流入量を制御する複数の第１のステージ電流制御手段と、
前記各ＣＭＯＳ論理ゲートと前記第２の電源ノードとの間に設けられ、前記第２の電源への電流流出量を制御する複数の第２のステージ電流制御手段と、
前記内部回路が待機状態であるか活性状態であるかに応じて、前記第１および前記第２のステージ電流制御手段を制御する動作電流制御手段とを備える、半導体集積回路装置。
【請求項２】
前記各ＣＭＯＳ論理ゲートは、
前記第１のステージ電流制御手段とソースが接続され、ゲートが入力ノードと接続するＰチャネルＭＯＳトランジスタと、
前記第２のステージ電流制御手段とソースが接続され、ゲートが入力ノードと接続するＮチャネルＭＯＳトランジスタと、
前記ＰチャネルＭＯＳトランジスタのドレインと出力ノードとの間に接続される抵抗体と、
前記ＮチャネルＭＯＳトランジスタのドレインと出力ノードとの間に接続される抵抗体とを含む、請求項１記載の半導体集積回路装置。
【請求項３】
前記各第１のステージ電流制御手段は、ゲート電位が前記動作電流制御手段により制御されるＰチャネルＭＯＳトランジスタであり、
前記各第２のステージ電流制御手段は、ゲート電位が前記動作電流制御手段により制御されるＮチャネルＭＯＳトランジスタであり、
前記動作電流制御手段は、
待機状態での前記ＰチャネルＭＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジスタのゲート電位レベルを出力するゲート電位制御手段と、
前記ゲート電位制御手段と、前記複数の第１のステージ電流制御手段および前記複数の第２のステージ電流制御手段との間に配置され、前記内部回路が活性状態時には、遮断状態となるスイッチ手段と、
前記内部回路が活性状態時には、前記ＰチャネルＭＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジスタのそれぞれゲート電位を導通状態となるレベルに固定する電位設定手段とを含む、請求項１記載の半導体集積回路装置。
【請求項４】
前記各ＣＭＯＳ論理ゲートは、
入力ノードおよび出力ノードと、
前記第１のステージ電流制御手段と前記出力ノードとの間に接続され、ゲートが前記入力ノードと接続する第１のＰチャネルＭＯＳトランジスタと、
前記第２のステージ電流制御手段と前記出力ノードとの間に接続され、ゲートが前記入力ノードと接続する第１のＮチャネルＭＯＳトランジスタとを含み、
前記第１のステージ電流制御手段は、前記第１のＰチャネルＭＯＳトランジスタと同一ウェル内に形成される第２のＰチャネルＭＯＳトランジスタであり、
前記第２のステージ電流制御手段は、前記第１のＮチャネルＭＯＳトランジスタと同一ウェル内に形成される第２のＮチャネルＭＯＳトランジスタである、請求項１記載の半導体集積回路装置。
【請求項５】
前記第１の電源ノードと前記第１の電源との間に設けられ、前記第１の電源ノードへの電流流入量を制御する第１のブロック電流制御手段と、
前記第２の電源ノードと前記第２の電源との間に設けられ、前記第２の電源ノードへの電流流出量を制御する第２のブロック電流制御手段とをさらに備え、
前記動作電流制御手段は、前記内部回路が待機状態であるか活性状態であるかに応じて、前記第１および前記第２のブロック電流制御手段を制御する、請求項１記載の半導体集積回路装置。
【請求項６】
前記各ＣＭＯＳ論理ゲートは、
入力ノードおよび出力ノードと、
前記第１のステージ電流制御手段と前記出力ノードとの間に接続され、ゲートが前記入力ノードと接続する第１のＰチャネルＭＯＳトランジスタと、
前記第２のステージ電流制御手段と前記出力ノードとの間に接続され、ゲートが前記入力ノードと接続する第１のＮチャネルＭＯＳトランジスタとを含み、
前記第１のステージ電流制御手段および前記第１のブロック電流制御手段は、前記第１のＰチャネルＭＯＳトランジスタと同一ウェル内に形成される、それぞれ第２および第３のＰチャネルＭＯＳトランジスタであり、
前記第２のステージ電流制御手段および前記第２のブロック電流制御手段は、前記第１のＮチャネルＭＯＳトランジスタと同一ウェル内に形成される、それぞれ第２および第３のＮチャネルＭＯＳトランジスタである、請求項５記載の半導体集積回路装置。
【請求項７】
前記第１の電源ノードと前記第１の電源との間に設けられ、前記内部回路の動作期間中は導通状態となる第１のスイッチ手段と、
前記第２の電源ノードと前記第２の電源との間に設けられ、前記内部回路の動作期間中は導通状態となる第２のスイッチ手段とをさらに備える、請求項２記載の半導体集積回路装置。
【請求項８】
半導体集積回路装置であって、
複数のＣＭＯＳ論理ゲートを含む内部回路と、
前記内部回路が処理するデータの第１のレベルに対応する第１の電源電位を第１の電源ノードに供給する第１の電源と、
前記データの第２のレベルに対応する第２の電源電位を第２の電源ノードに供給する第２の電源とを備え、
前記各ＣＭＯＳ論理ゲートに対応して設けられ、待機状態における予め定められた入力信号レベルに応じて対応するＣＭＯＳ論理ゲートの出力ノードとは遮断状態となるべき前記第１の電源ノードおよび前記第２の電源ノードのいずれかと、前記対応するＣＭＯＳ論理ゲートとの間で流れる電流量を制御する複数のステージ電流制御手段と、
前記内部回路が待機状態であるか活性状態であるかに応じて、前記ステージ電流制御手段を制御する動作電流制御手段とを備える、半導体集積回路装置。
【請求項９】
半導体集積回路装置であって、
複数のＣＭＯＳ論理ゲートを含む複数の内部回路ブロックと、
前記各内部回路ブロックの動作タイミングを制御する制御手段と、
前記内部回路が処理するデータの第１のレベルに対応する第１の電源電位を供給する第１の電源と、
前記データの第２のレベルに対応する第２の電源電位を供給する第２の電源と、
前記各ＣＭＯＳ論理ゲートに対応して設けられ、前記第１の電源からの電流流入量を制御する複数の第１のステージ電流制御手段と、
前記各ＣＭＯＳ論理ゲートに対応して設けられ、前記第２の電源への電流流出量を制御する複数の第２のステージ電流制御手段と、
前記複数の内部回路ブロックが待機状態であるか活性状態であるかに応じて、前記第１および前記第２のステージ電流制御手段を制御する動作電流制御手段と、
前記各内部回路ブロックごにと、前記第１の電源と前記複数の第１のステージ電流制御手段との間に設けられ、前記制御手段に制御されて前記内部回路の動作期間中の導通状態となる第１スイッチ手段と、
前記各内部回路ブロックごとに、前記第２の電源と前記複数の第２のステージ電流制御手段との間に設けられ、前記制御手段の制御されて前記内部回路の動作期間中の導通状態となる第２のスイッチ手段とを備える、半導体集積回路装置。
【請求項１０】
前記各ＣＭＯＳ論理ゲートは、
入力ノードおよび出力ノードと、
前記第１のステージ電流制御手段と前記出力ノードとの間に接続され、ゲートが前記入力ノードと接続する第１のＰチャネルＭＯＳトランジスタと、
前記第２のステージ電流制御手段と前記出力ノードとの間に接続され、ゲートが前記入力ノードと接続する第１のＮチャネルＭＯＳトランジスタとを含み、
前記第１のステージ電流制御手段は、前記第１のＰチャネルＭＯＳトランジスタと同一ウェル内に形成される第２のＰチャネルＭＯＳトランジスタであり、
前記第２のステージ電流制御手段は、前記第１のＮチャネルＭＯＳトランジスタと同一ウェル内に形成される第２のＮチャネルＭＯＳトランジスタである、請求項９記載の半導体集積回路装置。
【請求項１１】
前記第１の電源と前記複数の第１のステージ電流制御手段との間に設けられ、前記第１の電源からの電流流入量を制御する第１のブロック電流制御手段と、前記第２の電源と前記複数の第２のステージ電流制御手段との間に設けられ、前記第２の電源からの電流流入量を制御する第２のブロック電流制御手段とをさらに備え、
前記動作電流制御手段は、
前記複数の内部回路ブロックが待機状態であるか活性状態であるかに応じて、前記第１および前記第２のステージ電流制御手段ならびに前記第１および前記第２のブロック電流制御手段を制御する、請求項９記載の半導体集積回路装置。
【請求項１２】
前記各ＣＭＯＳ論理ゲートは、
入力ノードおよび出力ノードと、
前記第１のステージ電流制御手段と前記出力ノードとの間に接続され、ゲートが前記入力ノードと接続する第１のＰチャネルＭＯＳトランジスタと、
前記第２のステージ電流制御手段と前記出力ノードとの間に接続され、ゲートが前記入力ノードと接続する第１のＮチャネルＭＯＳトランジスタとを含み、
前記第１のステージ電流制御手段および前記第１のブロック電流制御手段は、前記第１のＰチャネルＭＯＳトランジスタと同一ウェル内に形成される、それぞれ第２および第３のＰチャネルＭＯＳトランジスタであり、
前記第２のステージ電流制御手段および前記第２のブロック電流制御手段は、前記第１のＮチャネルＭＯＳトランジスタと同一ウェル内に形成される、それぞれ第２および第３のＮチャネルＭＯＳトランジスタである、請求項１１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特にスタンバイ状態における消費電力を低減することが可能な半導体集積回路装置に関する。
【０００２】
【従来の技術】
図１７は、従来の半導体集積回路装置１０００における、ＣＭＯＳ論理ゲート回路の構成を示す要部回路図である。
【０００３】
図１７においては、半導体集積回路装置は、待機状態（スタンバイ状態）であるものとする。
【０００４】
また、図１７においては、ＣＭＯＳ論理ゲートの一例として、反転回路が複数段直列に接続されている場合について示している。
【０００５】
すなわち、インバータ１０１０〜１０４０が互いに直列に接続し、これら各インバータ回路は、電源電位Ｖｃｃから電圧を供給され、かつ、それぞれ接地電位（ＧＮＤ）と接続しているものとする。
【０００６】
また、スタンバイ状態においては、インバータ回路１０１０への入力レベルは、“Ｌ”レベルであるものとする。したがって、スタンバイ状態において、インバータ１０２０の入力ノードは“Ｈ”レベル、インバータ１０３０の入力ノードは、“Ｌ”レベル、インバータ１０４０の入力ノードは“Ｈ”レベルであって、インバータ１０４０からは“Ｌ”レベルの信号が出力されているものとする。
【０００７】
インバータ１０１０は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に、直列に接続されたＰチャネルＭＯＳトランジスタ１０１２およびＮチャネルＭＯＳトランジスタ１０１４を含む。これら両トランジスタのゲートに入力信号が入力し、これらトランジスタが接続する互いのドレインノードが出力ノードと接続しているものとする。
【０００８】
このとき、インバータ１０１０の入力レベルは“Ｌ”レベルであるため、ＰチャネルＭＯＳトランジスタ１０１２は導通状態であり、ＮチャネルＭＯＳトランジスタ１０１４は遮断状態となっている。
【０００９】
同様にして、インバータ１０２０においては、ＰチャネルＭＯＳトランジスタ１０２２が、インバータ１０３０においてはＮチャネルＭＯＳトランジスタ１０３４が、インバータ１０４０においてはＰチャネルＭＯＳトランジスタ１０４２がそれぞれ遮断状態となっている。
【００１０】
ところで、近年半導体集積回路装置の高集積化に伴って、トランジスタサイズもスケールダウンされている。これに伴い、各トランジスタに印加される電界強度もスケールダウンすることで、これらトランジスタの信頼性を確保するために、電源電圧の低電圧化が図られている。
【００１１】
すなわち、このことはＣＭＯＳ論理ゲートの論理しきい値を低減させることを意味する。言い換えると、たとえば、ＮチャネルＭＯＳトランジスタのしきい値電圧を低減させる必要が生じる。
【００１２】
つまり、“Ｈ”レベルの電圧レベルが低下する結果、たとえば、“Ｌ”レベルの電位がゲートに入力された場合、遮断状態となるＮチャネルＭＯＳトランジスタの動作マージンを確保する必要が生じる。
【００１３】
しかしながら、このことは、このことは、同時にＮチャネルＭＯＳトランジスタのサブスレッショルド特性の劣化をもたらす。つまり、しきい値電圧が低下したことにより、そのゲート電位が“Ｌ”レベルとなった場合に、このＮチャネルＭＯＳトランジスタのリーク電流が増加してしまうという問題がある。
【００１４】
このことは、ＰチャネルＭＯＳトランジスタについても同様である。
図１８は、ＮチャネルＭＯＳトランジスタのリーク電流の増大の機構を説明するための図であり、図１８（ａ）は、インバータ２つが直列に接続している場合のスタンバイ状態における各部の電位レベルを示す模式図であり、図１８（ｂ）は、ゲート電圧に対するソースドレイン間電流の変化を示す図である。
【００１５】
図１８（ａ）においては、図１７において示したインバータ列のうち、最初の２段のみを抜き出して示している。
【００１６】
上述したとおり、スタンバイ状態においてはインバータ１０１０の入力ノード、すなわちＮチャネルＭＯＳトランジスタ１０１４のゲート電位は“Ｌ”レベルとなっている。
【００１７】
図１８（ｂ）は、しきい値電圧がＶＴ１，ＶＴ２，０Ｖ（ＶＴ１＞ＶＴ２＞０Ｖ）の３通りの場合について、ゲート電圧に対するソースドレイン間電流の変化を示している。
【００１８】
電源電圧がたとえば、５Ｖである場合、しきい値電圧がＶＴ１でも、十分な動作マージンが確保される。このとき、ＮチャネルＭＯＳトランジスタ１０１４を非導通状態とするために、ゲート電圧を０Ｖとすると、ソースドレイン間電流はそのサブスレッショルドリーク電流ＩS0である。
【００１９】
これに対して、たとえば、電源電圧を３Ｖとした場合に、動作マージンを確保するために、しきい値電圧をＶＴ２まで低下させた場合、ＮチャネルＭＯＳトランジスタ１０１４の遮断状態におけるリーク電流が増加する。すなわち、ゲート電位が０Ｖである場合のサブスレッショルドリーク電流は、ＩS0からＩS1まで増加する。
【００２０】
つまり、低電圧動作をさせるために、たとえばトランジスタのチャネル領域への不純物のイオン注入量を減少させることで、しきい値電圧を低下させた場合、回路全体のリーク電流が増加する。
【００２１】
いいかえると、スタンバイ状態における半導体集積回路装置の消費電力が増大してしまうという問題点があった。
【００２２】
【発明が解決しようとする課題】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、電源電圧を低下させて動作させた場合も、リーク電流が増加しない、すなわち消費電力が増大しない半導体集積回路装置を提供することである。
【００２３】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、複数のＣＭＯＳ論理ゲートを含む内部回路と、内部回路が処理するデータの第１のレベルに対応する第１の電源電位を第１の電源ノードに供給する第１の電源と、データの第２のレベルに対応する第２の電源電位を第２の電源ノードに供給する第２の電源と、各ＣＭＯＳ論理ゲートと第１電源ノードとの間に設けられ、第１の電源からの電流流入量を制御する複数の第１のステージ電流制御手段と、各ＣＭＯＳ論理ゲートと第２の電源ノードとの間に設けられ、第２の電源への電流流出量を制御する複数の第２のステージ電流制御手段と、内部回路が待機状態であるか活性状態であるかに応じて、第１および第２のステージ電流制御手段を制御する動作電流制御手段とを備える。
【００２４】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成において、各ＣＭＯＳ論理ゲートは、第１のステージ電流制御手段とソースが接続され、ゲートが入力ノードと接続するＰチャネルＭＯＳトランジスタと、第２のステージ電流制御手段とソースが接続され、ゲートが入力ノードと接続するＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタのドレインと出力ノードとの間に接続される抵抗体と、ＮチャネルＭＯＳトランジスタのドレインと出力ノードとの間に接続される抵抗体とを含む。
【００２５】
請求項３記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成において、各第１のステージ電流制御手段は、ゲート電位が動作電流制御手段により制御されるＰチャネルＭＯＳトランジスタであり、各第２のステージ電流制御手段は、ゲート電位が動作電流制御手段により制御されるＮチャネルＭＯＳトランジスタであり、動作電流制御手段は、待機状態でのＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電位レベルを出力するゲート電位制御手段と、ゲート電位制御手段と、複数の第１のステージ電流制御手段および複数の第２のステージ電流制御手段との間に配置され、内部回路が活性状態時には遮断状態となるスイッチ手段と、内部回路が活性状態時には、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのそれぞれのゲート電位を導通状態となるレベルに固定する電位設定手段とを含む。
【００２６】
請求項４記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、各ＣＭＯＳ論理ゲートは、入力ノードおよび出力ノードと、第１のステージ電流制御手段と出力ノードとの間に接続され、ゲートが入力ノードと接続する第１のＰチャネルＭＯＳトランジスタと、第２のステージ電流制御手段と出力ノードとの間に接続され、ゲートが入力ノードと接続する第１のＮチャネルＭＯＳトランジスタとを含み、第１のステージ電流制御手段は、第１のＰチャネルＭＯＳトランジスタと同一ウェル内に形成される第２のＰチャネルＭＯＳトランジスタであり、第２のステージ電流制御手段は、第１のＮチャネルＭＯＳトランジスタと同一ウェル内に形成される第２のＮチャネルＭＯＳトランジスタである。
【００２７】
請求項５記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、第１の電源ノードと第１の電源との間に設けられ、第１の電源ノードへの電流流入量を制御する第１のブロック電流制御手段と、第２の電源ノードと第２の電源との間に設けられ、第２の電源ノードからの電流流出量を制御する第２のブロック電流制御手段とをさらに備え、動作電流制御手段は、内部回路が待機状態であるか活性状態であるかに応じて、第１および第２のブロック電流制御手段を制御する。
【００２８】
請求項６記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置の構成において、各ＣＭＯＳ論理ゲートは、入力ノードおよび出力ノードと、第１のステージ電流制御手段と出力ノードとの間に接続され、ゲートが入力ノードと接続する第１のＰチャネルＭＯＳトランジスタと、第２のステージ電流制御手段と出力ノードとの間に接続され、ゲートが入力ノードと接続する第１のＮチャネルＭＯＳトランジスタとを含み、第１のステージ電流制御手段および第１のブロック電流制御手段は、第１のＰチャネルＭＯＳトランジスタと同一ウェル内に形成されるそれぞれ第２および第３のＰチャネルＭＯＳトランジスタであり、第２のステージ電流制御手段および第２のブロック電流制御手段は、第１のＮチャネルＭＯＳトランジスタと同一ウェル内に形成されるそれぞれ第２および第３のＮチャネルＭＯＳトランジスタである。
【００２９】
請求項７記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成に加えて、第１の電源ノードと第１の電源との間に設けられ、内部回路の動作期間中は導通状態となる第１のスイッチ手段と、第２の電源ノードと第２の電源との間に設けられ、内部回路の動作期間中は導通状態となる第２のスイッチ手段とをさらに備える。
【００３０】
請求項８記載の半導体集積回路装置は、複数のＣＭＯＳ論理ゲートを含む内部回路と、内部回路が処理するデータの第１のレベルに対応する第１の電源電位を第１の電源ノードに供給する第１の電源と、データの第２のレベルに対応する第２の電源電位を第２の電源ノードに供給する第２の電源とを備え、各ＣＭＯＳ論理ゲートに対応して設けられ、待機状態における予め定められた入力信号レベルに応じて対応するＣＭＯＳ論理ゲートの出力ノードとは遮断状態となるべき第１の電源ノードおよび第２の電源ノードのいずれかと、対応するＣＭＯＳ論理ゲートとの間で流れる電流量を制御する複数のステージ電流制御手段と、内部回路が待機状態であるか活性状態であるかに応じて、ステージ電流制御手段を制御する動作電流制御手段とを備える。
【００３１】
請求項９記載の半導体集積回路装置は、複数のＣＭＯＳ論理ゲートを含む複数の内部回路ブロックと、各内部回路ブロックの動作タイミングを制御する制御手段と、内部回路が処理するデータの第１のレベルに対応する第１の電源電位を供給する第１の電源と、データの第２のレベルに対応する第２の電源電位を供給する第２の電源と、各ＣＭＯＳ論理ゲートに対応して設けられ、第１の電源からの電流流入量を制御する複数の第１のステージ電流制御手段と、各ＣＭＯＳ論理ゲートに対応して設けられ、第２の電源への電流流出量を制御する複数の第２のステージ電流制御手段と、複数の内部回路ブロックが待機状態であるか活性状態であるかに応じて、第１および第２のステージ電流制御手段を制御する動作電流制御手段と、各内部回路ブロックごにと、第１の電源と複数の第１のステージ電流制御手段との間に設けられ、制御手段に制御されて内部回路の動作期間中は導通状態となる第１スイッチ手段と、各内部回路ブロックごとに、第２の電源と複数の第２のステージ電流制御手段との間に設けられ、制御手段の制御されて内部回路の動作期間中は導通状態となる第２のスイッチ手段とを備える。
【００３２】
請求項１０記載の半導体集積回路装置は、請求項９記載の半導体集積回路装置の構成において、各ＣＭＯＳ論理ゲートは、入力ノードおよび出力ノードと、第１のステージ電流制御手段と出力ノードとの間に接続され、ゲートが入力ノードと接続する第１のＰチャネルＭＯＳトランジスタと、第２のステージ電流制御手段と出力ノードとの間に接続され、ゲートが入力ノードと接続する第１のＮチャネルＭＯＳトランジスタとを含み、第１のステージ電流制御手段は、第１のＰチャネルＭＯＳトランジスタと同一ウェル内に形成される第２のＰチャネルＭＯＳトランジスタであり、第２のステージ電流制御手段は、第１のＮチャネルＭＯＳトランジスタと同一ウェル内に形成される第２のＮチャネルＭＯＳトランジスタである。
【００３３】
請求項１１記載の半導体集積回路装置は、請求項９記載の半導体集積回路装置の構成に加えて、第１の電源と複数の第１のステージ電流制御手段との間に設けられ、第１の電源からの電流流入量を制御する第１のブロック電流制御手段と、第２の電源と複数の第２のステージ電流制御手段との間に設けられ、第２の電源からの電流流入量を制御する第２のブロック電流制御手段とをさらに備え、動作電流制御手段は、複数の内部回路ブロックが待機状態であるか活性状態であるかに応じて、第１および第２のステージ電流制御手段ならびに第１および第２のブロック電流制御手段を制御する。
【００３４】
請求項１２記載の半導体集積回路装置は、請求項１１記載の半導体集積回路装置の構成において、各ＣＭＯＳ論理ゲートは、入力ノードおよび出力ノードと、第１のステージ電流制御手段と出力ノードとの間に接続され、ゲートが入力ノードと接続する第１のＰチャネルＭＯＳトランジスタと、第２のステージ電流制御手段と出力ノードとの間に接続され、ゲートが入力ノードと接続する第１のＮチャネルＭＯＳトランジスタとを含み、第１のステージ電流制御手段および第１のブロック電流制御手段は、第１のＰチャネルＭＯＳトランジスタと同一ウェル内に形成されるそれぞれ第２および第３のＰチャネルＭＯＳトランジスタであり、第２のステージ電流制御手段および第２のブロック電流制御手段は、第１のＮチャネルＭＯＳトランジスタと同一ウェル内に形成されるそれぞれ第２および第３のＮチャネルＭＯＳトランジスタである。
【００３５】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の半導体集積回路装置１００の要部回路図である。
【００３６】
半導体集積回路装置１００の構成が、従来の半導体集積回路装置１０００の構成と異なる点は、以下のとおりである。
【００３７】
第１には、ＣＭＯＳ論理回路１２０が含む各ＣＭＯＳ論理ゲートは、電源電位Ｖｃｃを、電流制御用のトランジスタであるＰチャネルＭＯＳトランジスタを介して供給され、接地電位ＧＮＤとは、電流制御用トランジスタであるＮチャネルＭＯＳトランジスタを介して接続する構成となっていることである。
【００３８】
第２には、上記電流制御用のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを流れる電流量を制御するために、電流制御回路１４０を備える構成となっていることである。
【００３９】
第３には、ＣＭＯＳ論理回路１２０中の各ＣＭＯＳ論理ゲートは、後に説明するようにスタンバイ状態におけるリーク電流低減効果を一層高めるために、ＣＭＯＳ論理ゲートに含まれるＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタのドレインノードが、抵抗体を介して出力ノードと接続する構成となっていることである。
【００４０】
第４には、活性化信号Ｓａｖに制御されて、ＣＭＯＳ論理回路１２０に供給される電流値が、活性化信号Ｓａｖが活性期間中に比べてスタンバイ期間中は抑制される構成となっていることである。
【００４１】
以下、その構成についてさらに詳しく説明する。
なお、以下の説明でも、ＣＭＯＳ論理回路１２０に含まれるＣＭＯＳ論理ゲートとしては、インバータを例にとって説明するが、より一般的には、他の論理ゲート回路、たとえばＮＡＮＤ回路やＮＯＲ回路等についても同様な構成とすることが可能である。
【００４２】
ＣＭＯＳ論理回路１２０は、インバータ回路１２２と、インバータ回路１２４とを含む。
【００４３】
インバータ１２２は、ＰチャネルＭＯＳトランジスタＰ２１を介して、電源電位Ｖｃｃがソースに供給されるＰチャネルＭＯＳトランジスタＰ２２と、ＰチャネルＭＯＳトランジスタＰ２２のソースと出力ノードとの間に接続される抵抗体Ｒ１と、ＮチャネルＭＯＳトランジスタＮ２１を介して接地電位ＧＮＤとソースが結合するＮチャネルＭＯＳトランジスタＮ２２と、ＮチャネルＭＯＳトランジスタＮ２２のドレインとを出力ノードとの間に接続する抵抗体Ｒ２とを含む。ＰチャネルＭＯＳトランジスタＰ２２およびＮチャネルＭＯＳトランジスタＮ２２のゲートは、入力ノードと接続している。
【００４４】
インバータ１２４も、インバータ１２２と同様の構成を有し、電源電位Ｖｃｃは、ＰチャネルＭＯＳトランジスタＰ３１およびＰ３２を介して供給され、接地電位ＧＮＤとはＮチャネルＭＯＳトランジスタＮ３１およびＮ３２を介して結合している。
【００４５】
すなわち、１つのＣＭＯＳ論理ゲートに対して供給される電源電流を制限するために、このＣＭＯＳ論理ゲート１段当たり（以下１ステージ当たりという）、電流制御用のトランジスタとしては、インバータ１２２におけるように、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタを各１個ずつ用いる構成としてもよく、インバータ１２４におけるように、各２個ずつ用いる構成またはそれ以上用いる構成としてもよい。以下の説明で明らかとなるように、この１ステージ当たりに用いる電流制御用トランジスタの個数により、リーク電流の制限効果を調整するこが可能である。
【００４６】
電流制御回路１４０は、定電流発生部１４２と、ゲート電位制御部１４４とを含む。
【００４７】
定電流発生部１４２は、互いにカレントミラー回路を構成するＮチャネルＭＯＳトランジスタＮ１およびＮ２と、ＮチャネルＭＯＳトランジスタのソースとを接地電位ノードとの間に接続される抵抗体ＲＳを基本構成要素とする。
【００４８】
ここで、ＮチャネルＭＯＳトランジスタＮ１のゲート幅をＷ１、ＮチャネルＭＯＳトランジスタＮ２のゲート幅をＷ２とする。
【００４９】
ＮチャネルＭＯＳトランジスタＮ１およびＮ２のゲート幅を調整することで、この２つのトランジスタが、ともに弱反転領域（ウィークインバージョン領域）で動作する構成とすることが可能である。
【００５０】
弱反転領域では、ＮチャネルＭＯＳトランジスタを流れる電流は、ゲートソース間電圧Ｖｇｓに対して指数関数的に増加し、かつゲート幅に比例することを考慮すると、ＮチャネルＭＯＳトランジスタＮ１およびＮ２に対して、それぞれ流れる電流ｉは、以下のように表わされる。
【００５１】
ｉ＝Ｗ１ｅｘｐ［Ｖｇｓ１／Ｓ］  …  （１）
ｉ＝Ｗ２ｅｘｐ［Ｖｇｓ２／Ｓ］  …  （２）
ここで、ＮチャネルＭＯＳトランジスタＮ１のゲートソース間電圧をＶｇｓ１とし、ＮチャネルＭＯＳトランジスタＮ２のゲートソース間電圧をＶｇｓ２とし、いわゆるサブスレッショルド係数をＳとするとき、指数関数中のゲートソース間電圧に対する係数を１／Ｓとおいた。
【００５２】
上記式（１）および（２）から、ΔＶｇｓ１−Ｖｇｓ２を求めると、以下のようになる。
【００５３】
ΔＶ∝Ｓ×ｌｎ［Ｗ２／Ｗ１］  …  （３）
ここで、サブスレッショルド係数Ｓは、ｋＴ／ｑ（ｋ：ボルツマン係数，Ｔ：絶対温度，ｑ：単位電荷量）に比例するので、ΔＶも絶対温度に比例する。
【００５４】
しかしながら、ΔＶは、トランジスタのゲート幅の比のみによって決定され、トランジスタの動作点に依存しない。
【００５５】
したがって、電流ｉの値は、ｉ＝ΔＶ／Ｒｓで表わされ、その電源電位Ｖｃｃとに対する依存性は極めて小さいものとなる。
【００５６】
定電流発生部１４２は、さらに、ソースがともに電源電位Ｖｃｃと結合し、カレントミラー回路を構成する１対のＰチャネルＭＯＳトランジスタＰ１およびＰ２と、このＰチャネルＭＯＳトランジスタＰ１およびＰ２で構成されるカレントミラー回路と、ＮチャネルＭＯＳトランジスタＮ１およびＮ２で構成されるカレントミラー回路との間にカスケード接続される２つのカレントミラー回路を含む。すなわち、ＰチャネルＭＯＳトランジスタＰ３およびＰ４で構成される第１のカレントミラー回路と、ＮチャネルＭＯＳトランジスタＮ３およびＮ４で構成される第２のカレントミラー回路が、カスケード接続されて配置されている。
【００５７】
このカスケード接続されカレントミラー回路は、定電流発生部１４２を構成するトランジスタのチャネル長変調効果を軽減し、発生電流の電源電位依存性を抑える働きをする。
【００５８】
スタンバイ状態においては、ＰチャネルＭＯＳトランジスタＰ６に入力する活性化信号Ｓａｖは、“Ｈ”レベルであって、このトランジスタは非導通状態となっている。
【００５９】
したがって、定電流発生部１４２で発生した定電流ｉと同一の電流がゲート電位制御部１４４のＰチャネルＭＯＳトランジスタＰ５に流れるように、トランジスタＰ５のゲート電位が制御される。これに応じて、ＮチャネルＭＯＳトランジスタＮ５にもと電流ｉが流れる。したがって、このトランジスタＮ５とカレントミラー回路を構成しているＮチャネルＭＯＳトランジスタＮ６にもと電流ｉが流れる。同様にして、このトランジスタＮ６と同一の電流ｉがＰチャネルＭＯＳトランジスタＰ７にも流れることになる。
【００６０】
電流制御用トランジスタＰチャネルＭＯＳトランジスタＰ２１，Ｐ３１，Ｐ３２のゲート電位は、等しくなるように保持されている。一方、電流制御トランジスタＮチャネルＭＯＳトランジスタＮ２２，Ｎ３１，Ｎ３２のゲート電位は、トランジスタＮ６のゲート電位と等しくなるように制御されている。
【００６１】
したがって、これらの電流制御用トランジスタＰ２１，Ｐ３１，Ｐ３２，Ｎ２２，Ｎ３１およびＮ３２のゲート幅が等しい場合、これら各電流制御用トランジスタには、スタンバイ状態において、電流ｉが流れることになる。
【００６２】
一方、活性化信号Ｓａｖが“Ｌ”レベルとなって、回路動作の活性化が指示されると、ＮチャネルＭＯＳトランジスタＮ５を流れる電流値が増大する。これに応じて、トランジスタＮ６およびＰ７を流れる電流値も増大する。したがって、電流制御トランジスタＰ２１，Ｐ３１，Ｐ３２およびＮ２２，Ｎ３１，Ｎ３２を流れる電流値も増大し、活性化時においては、ＣＭＯＳ論理回路１２０に供給される電流値が増大する。
【００６３】
図２は、ＣＭＯＳ論理回路１２０の各ノードの電位レベルの時間変化を示すタイミングチャートである。
【００６４】
以下では、ＰチャネルＭＯＳトランジスタＰ２２のソースノードをＡとし、ＮチャネルＭＯＳトランジスタＮ２１のソースノードをＢとし、ＰチャネルＭＯＳトランジスタＰ３３のソースノードをＣとし、ＮチャネルＭＯＳトランジスタＮ３３のソースノードをＤで表わすことにする。
【００６５】
さらに、スタンバイ状態においては、インバータ１２２への入力レベルは“Ｌ”レベルであるものとする。
【００６６】
時刻ｔ１において、活性化信号Ｓａｖが“Ｈ”レベルに変化して、半導体集積回路装置１００はスタンバイ状態に移行する。このとき、インバータ１２２においては、入力レベルが“Ｌ”レベルであることに応じて、ＮチャネルＭＯＳトランジスタＮ２１が遮断状態となっており、インバータ１２４においては、入力レベルが“Ｈ”レベルであることに応じて、ＰチャネルＭＯＳトランジスタＰ３３が遮断状態となっている。
【００６７】
一方、上述したとおり、スタンバイ状態では、電流制御トランジスタＰ２１およびＮ２２により、インバータ１２２に供給される電流は電流値ｉに制限されている。
【００６８】
このとき、本来遮断状態であるべきＮチャネルＭＯＳトランジスタＮ２１にリーク電流が生じた場合について考える。リーク電流が発生すると、ノードＢの電位が上昇する。したがって、ＮチャネルＭＯＳトランジスタＮ２１のゲート電位は、ソース電位（ノードＢの電位）に対して、相対的に負にバイアスされることになる。したがって、ＮチャネルＭＯＳトランジスタＮ２１を流れるリーク電流が抑制される。つまり、リーク電流が流れ始めると、各トランジスタのゲート電位が、自己整合的に負にバイアスされることになる。この結果、リーク電流が減少し、ＣＭＯＳ論理回路１２０を構成するトランジスタのしきい値電圧を低減した場合も、スタンバイ時におけるリーク電流の増加が抑制される。
【００６９】
同様のことは、スタンバイ状態において、入力ノードの電位レベルが“Ｈ”レベルとなっているインバータ１２４についてもいえる。すなわち、インバータ１２４においては、ＰチャネルＭＯＳトランジスタＰ３３がスタンバイ状態において遮断状態となっている。このトランジスタＰ３３にリーク電流が生じると、ノードＣの電位レベルは、電源電位Ｖｃｃに対してトランジスタＰ３１による電圧降下分だけ減少する。したがって、ＰチャネルＭＯＳトランジスタＰ３３のゲートは、相対的に正側にバイアスされることとなり、リーク電流が減少する。
【００７０】
なお、インバータ１２４には、電流制御用トランジスタが電源側および接地側に各２つずつ配置される構成となっており、これにより、スタンバイ時において供給される電流値および動作時において供給される電流値の大きさをインバータ１２２に比べて大きくすることが可能である。
【００７１】
次に、時刻ｔ２において、活性化信号Ｓａｖが、活性状態“Ｌ”レベルとなることで、電流制御用トランジスタＰ２１，Ｐ３１，Ｐ３２およびＮ２２，Ｎ３１，Ｎ３２に流れる電流量が増大する。したがって、動作状態においては、ＣＭＯＳ論理回路１２０には、十分な動作電流が供給され、各ＣＭＯＳ論理ゲートは高速で動作することが可能である。
【００７２】
図３は、スタンバイ状態において、実施の形態１の半導体集積回路装置１００のリーク電流が低減されることを説明するための図であり、図３（ａ）は、ＣＭＯＳ論理回路１２０の要部を示す回路図であり、図３（ｂ）は、ＮチャネルＭＯＳトランジスタＮ２１のゲートソース間電圧Ｖｇｓとソースドレイン間電流Ｉｄｓの関係を示す片対数グラフである。
【００７３】
図１および図２で説明したとおり、スタンバイ状態においては、ＮチャネルＭＯＳトランジスタＮ２１は、遮断状態すなわち、ゲートに０Ｖの電位が印加された状態となっている。
【００７４】
ここで、まずＮチャネルＭＯＳトランジスタＮ２１のしきい値がＶＴ１である場合を考える。このときは、ゲート電位Ｖｇｓが０Ｖでは、リーク電流の値はＩｓ０である。
【００７５】
電源電位Ｖｃｃの低電圧化に伴って、しきい値レベルをＶＴ２とした場合、ゲート電位が０Ｖであるときのリーク電流値はＩｓ１まで増加する。
【００７６】
しかしながら、図１で説明したとおり、リーク電流が生じると、ＮチャネルＭＯＳトランジスタＮ２１のゲートには、ソースに対して相対的に負のバイアスが印加される。
【００７７】
したがって、図３（ｂ）において、ＮチャネルＭＯＳトランジスタＮ２２の動作点は、Ｑ１からＱ２に移動する。したがって、リーク電流の値も、しきい値電圧がＶＴ１である場合と同等レベルまで低減されることになる。
【００７８】
さらに、リーク電流が生じることで、ゲート電位が相対的に負にバイアスされることを考慮すると、たとえば、しきい値電圧が０Ｖであったとしても、ゲートに０Ｖが印加される状態（動作点Ｑ３）であっても、待機状態においては、動作点がＱ４まで移動して、リーク電流が減少することを意味する。
【００７９】
したがって、しきい値電圧が０Ｖであるというような極端に低い場合でも、本実施の形態の半導体集積回路装置では、スタンバイ時におけるリーク電流を低減することが可能である。
【００８０】
このことは、言い換えると、電源電圧が一層低減され、たとえば３Ｖ以下となった場合でも、リーク電流を抑制可能なことを意味している。
【００８１】
図４は、図１に示したインバータ１２２部分の平面パターンを示すレイアウト図である。
【００８２】
電流制御用トランジスタＰ２１およびＮ２１を、インバータ１２２を構成するトランジスタＰ２２およびＮ２２と別個の領域にレイアウトしたのでは、回路のレイアウト面積が増大してしまう。そこで、図４に示しように、電流制御用トランジスタと論理回路を構成するトランジスタとが互いにソースおよびドレイン領域を共有する構成とすることで、レイアウト面積の増大を抑制することが可能である。
【００８３】
なお、図４においては、図１に示したＰチャネルＭＯＳトランジスタＰ３２およびＮチャネルＭＯＳトランジスタＮ３２は、説明の簡単のために省略している。
まず電源電位は、配線パターンＷＶＣにより供給され、接地電位は、配線パターンＷＶＧにより供給されているものとする。配線ＷＶＣはコンタクトホールＣＨＶを介して、トランジスタＰチャネルＭＯＳトランジスタＰ２１およびＰ３１のソースと接続している。トランジスタＰ２１のゲートを構成するゲート配線ＧＰ２１には、電流制御回路１４０からの電位が入力している。ＰチャネルＭＯＳトランジスタＰ２１のドレイン領域とトランジスタＰ２２のドレイン領域とは共通領域となっている。この共通領域を挟んで、ゲート配線ＧＰ２１に対向してトランジスタＰ２２のゲート配線ＧＰ２２が配置されている。ゲート配線ＧＰ２２に対して、共通領域と対向する側のドレイン領域に配線ＷＬＯが接続している。すなわち、この配線ＷＬＯにより、インバータ１２２の出力レベルが伝達される。
【００８４】
同様にして、配線ＷＶＧは、コンタクトホールＣＨＧを介して、トランジスタＮ２１のソース領域と接続している。ＮチャネルＭＯＳトランジスタＮ２１のゲート配線ＧＮ２１に対して、ソース領域と対向する側は、ＮチャネルＭＯＳトランジスタＮ２２のソース領域とＮチャネルＭＯＳトランジスタＮ２１のドレイン領域の共通領域となっている。
【００８５】
ＮチャネルＭＯＳトランジスタＮ２２のゲート配線ＧＮ２２に対して、この共通領域と対向する側がＮチャネルＭＯＳトランジスタＮ２２のドレイン領域であり、このドレイン領域と配線ＷＬＯが接続している。
【００８６】
ＰチャネルＭＯＳトランジスタＰ３１と、ＰチャネルＭＯＳトランジスタＰ３３についても同様にそのドレイン領域とソース領域とは共通領域を有する構成となっている。また、ＮチャネルＭＯＳトランジスタＮ３１のドレイン領域とＮチャネルＭＯＳトランジスタＮ３３のソース領域も共通領域を有する構成となっている。
【００８７】
したがって、これら４つのトランジスタについて、ソースおよびドレイン領域を共有する構成となっている分、レイアウト面積が抑制される構成となっている。
【００８８】
なお、図４に示した例では、トランジスタの分離構造として以下のような構成を用いることで集積度の向上を図っている。
【００８９】
すなわち、ＰチャネルトランジスタＰ３３はトランジスタがレイアウトされる領域の端部に位置するため、出力ノードとなる配線ＷＬ１と接続する、トランジスタＰ３３のドレイン領域の端部は、いわゆるロコス分離されている。
【００９０】
これに対して、トランジスタＰ２２と、さらにその隣に位置するトランジスタとの間には、分離用のゲートＧＰＸＸが配置されている。この分離用ゲートに電源電位レベルもしくは、それ以上の電位を印可することでトランジスタ間のリーク電流を抑制している。
【００９１】
したがって、素子分離領域としては、この分離用トランジスタＧＰＸＸのゲート領域が必要とされるのみであるため、レイアウト面積が低減される。
【００９２】
ＮチャネルトランジスタＮ３３およびＮ２２についても、同様の構成となっている。すなわち、トランジスタＮ２２と、その隣に位置するトランジスタとの間には、分離用のゲートＧＮＸＸが配置されている。この分離用ゲートＧＮＸＸには、接地電位レベルもしくは、それ以下の電位を印可することでトランジスタ間のリーク電流を抑制している。
【００９３】
さらに、図１に示した定電流発生部は、ＮチャネルＭＯＳトランジスタＮ１およびＮ２の駆動力比（ゲート幅の比）によって、発生する定電流値が決定される構成となっている。すなわち、発生する定電流値を制御するために、これらトランジスタのしきい値をコントロールすることは不要となる。
【００９４】
したがって、電源電圧を低下させた場合でも、トランジスタＮ１およびＮ２等のしきい値の値は、極端に低く設定することが可能である。つまり、極端な場合、これらトランジスタのしきい値を０Ｖ、または、負の値とすることも可能である。言い換えれば、トランジスタＮ１およびＮ２とは、デプレッション型トランジスタとすることも可能である。
【００９５】
また、電源側のＰチャネルＭＯＳトランジスタＰ１およびＰ２のしきい値も、左右のトランジスタについて、同等の電流を供給することが目的であるため、極端な場合、デプレッション型とすることも可能である。
【００９６】
さらに、カスケード接続された２つのカレントミラー回路に含まれるＰチャネルＭＯＳトランジスタＰ３，Ｐ４およびＮチャネルＭＯＳトランジスタＮ３，Ｎ４についても、これらのトランジスタは、左右の配置された各トランジスタを飽和領域で十分に制御性よく動作させ、チャネル長変調効果を抑制することを目的とする回路である。したがって、これらトランジスタのしきい値も電源電圧の低下に応じて、低く設定することが可能である。したがって、この定電流発生回路自体は、たとえば、０．５Ｖ以下の低電源電圧でも動作させることが可能である。
【００９７】
このように、定電流発生部の各トランジスタのしきい値を低く設定した場合にこの定電流発生部により、各ＣＭＯＳ論理ゲートに対して、供給する電流値を調整する方法を図５に示す。
【００９８】
図５においては、定電流発生部１４２には定電流Ｉｃが流れているものとする。また、定電流発生部のＰチャネルＭＯＳトランジスタＰ１のゲート幅がＷｐであり、ＮチャネルＭＯＳトランジスタＮ２のゲート幅がＷｎであるものとする。
【００９９】
このとき、しきい値がこれら定電流発生部を構成するトランジスタと同等であるトランジスタ間では、直接定電流発生部のトランジスタＰ１またはＮ２のゲート電位により、供給電流値を制御することが可能である。
【０１００】
すなわち、図５において、領域１６０中のトランジスタは同一のしきい値を有し、領域１８０中のトランジスタは異なるしきい値を有しているものとする。また、特に、定電流発生部１４２が属する領域１６０においては、トランジスタしきい値は、たとえばデプレッション型となる値に設定されているものとする。したがって、領域１６０のトランジスタは、極めて低電圧な電源により動作することが可能である。
【０１０１】
このとき、電源側から供給される電流を所定の定電流値に制御するためには、電流制御用トランジスタＰチャネルＭＯＳトランジスタＰ４１，Ｐ４２，Ｐ４３に対して、それらのゲート電位がトランジスタＰ１と共通となるように制御すればよい。このとき、各トランジスタから供給される電流値を変化させる必要がある場合は、たとえば、トランジスタＰ４２のゲート幅を２×Ｗｐとすれば、２倍の定電流Ｉｃが供給され、トランジスタＰ４３のゲート幅を４×Ｗｐとすれば、４倍の定電流値を供給することが可能である。
【０１０２】
接地側に接続される電流制御用トランジスタＮ４１，Ｎ４２，Ｎ４３についても同様である。
【０１０３】
一方、領域１８０においてはトランジスタしきい値が領域１６０に属するトランジスタしきい値と異なる場合は、たとえば、トランジスタＰ１とゲート電位が共通となるように制御されるＰチャネルＭＯＳトランジスタＰ４４を介して、領域１８０に属するＮチャネルＭＯＳトランジスタＮ６１およびＮ６２から構成されるカレントミラー回路に電流を供給する構成とすればよい。このトランジスタＮ６１およびＮ６２のゲート電位と等電位となるように電流制御用トランジスタのＮチャネルＭＯＳトランジスタのゲート電位を制御することで、領域１８０に属するＣＭＯＳ論理回路に対しても供給される電流値を制限することが可能である。
【０１０４】
電源側から供給される電流値を制限するためには、ＮチャネルＭＯＳトランジスタＮ６２のドレインと電源電位Ｖｃｃとの間に接続されるＰ６１を用いる構成とすればよい。すなわち、領域１８０に属するＣＭＯＳ論理回路に対する電流制御用トランジスタＰ６２，Ｐ６３，Ｐ６４のゲート電位とトランジスタＰ６１のゲート電位を等しく保持することとし、これらのトランジスタでカレントミラー回路を構成すればよい。
【０１０５】
以上説明したとおり、実施の形態１の半導体集積回路装置１００では、電源電圧を低下させた場合も、待機動作中のＣＭＯＳ論理回路のリーク電流を減少させることができる。また、動作期間中は、十分な電流を供給できる構成としたので、高速、低待機時電流、低電源圧動作を同時に達成することが可能となる。
【０１０６】
［実施の形態２］
図６は、本発明の実施の形態２の半導体集積回路装置２００の要部を示す回路図である。
【０１０７】
半導体集積回路装置２００の構成が、実施の形態１の半導体集積回路装置１００の構成と異なる点は、以下のとおりである。
【０１０８】
第１に、実施の形態２の半導体集積回路装置２００は、ＣＭＯＳ論理回路に対する電流制御用トランジスタのソースが直接電源電位Ｖｃｃまたは接地電位ＧＮＤと結合するのではなく、トランジスタＰ１０１またはＮ１０１を介して、結合する構成となっていることである。
【０１０９】
すなわち、電源から供給される電流を制御する電流制御用トランジスタのＰチャネルＭＯＳトランジスタＰ２１，Ｐ３１等のソースは共通ノードＥと接続し、この共通ノードＥと電源電位Ｖｃｃとの間にＰチャネルＭＯＳトランジスタＰ１０１が接続される構成となっている。このトランジスタＰ１０１のゲート電位も、電流制御用トランジスタＰチャネルＭＯＳトランジスタＰ２１，Ｐ３１等と同じ電位レベルに制御されているものとする。
【０１１０】
一方、接地に対して流出する電流値を制御するＮチャネルＭＯＳトランジスタＮ２１，Ｎ３１等のソースは、共通ノードＦと接続されている。この共通ノードＦと接地電位ＧＮＤとの間にＮチャネルＭＯＳトランジスタＮ１０１が接続され、トランジスタＮ１０１のゲート電位は、トランジスタＮ２１，Ｎ３１等と同一の電位に制御されているものとする。
【０１１１】
以下では、各ＣＭＯＳ論理ゲートに対応して配置されているトランジスタＰ２１やＮ２１等をステージ電流制御トランジスタと呼び、ＣＭＯＳ論理回路１２０に対応して設けられているトランジスタＮ１０１やＰ１０１等をブロック電流制御トランジスタと呼ぶことにする。
【０１１２】
すなわち、実施の形態２の半導体集積回路装置２００においては、ＣＭＯＳ論理回路１２０に対して、供給される電流値を制御するトランジスタが階層構造を有している。
【０１１３】
第２には、共通ノードＥと電源電位Ｖｃｃとの間に、ゲート電位が活性化信号Ｓａｖにより制御されるＰチャネルＭＯＳトランジスタＰ２０１が接続され、共通ノードＦと接地電位ＧＮＤとの間に、ゲート電位が活性化信号／Ｓａｖにより制御されるＮチャネルＭＯＳトランジスタＮ２０１が接続される構成となっていることである。
【０１１４】
したがって、内部回路が活性状態、すなわち、活性化信号Ｓａｖが活性状態（“Ｌ”レベル）であるときは、信号／Ｓａｖは“Ｈ”レベルとなることから、トランジスタＰ２０１およびＳ２０１がともに導通状態となる構成となっている。
【０１１５】
第３には、上記ステージ電流制御トランジスタＰ２１，Ｐ３１等およびＮ２１，Ｎ３１等ならびにブロック電流制御トランジスタＰ１０１，Ｎ１０１等のゲート電位レベルが、図１に示したゲート電位制御部１４６により直接制御される構成となっていることである。
【０１１６】
すなわち、図１に示したゲート電位制御部１４４中のトランジスタＰ６、Ｎ６、Ｎ７が省略された構成を有するゲート電位制御部１４６中のトランジスタＰ５のゲート電位と、上記ステージ電流制御トランジスタおよびブロック電流制御トランジスタのうち、電源側に配置されるトランジスタＰ２１，Ｐ３１，Ｐ１０１等のゲート電位とが、等しくなるように制御される。
【０１１７】
一方、接地側に配置されるステージ電流制御トランジスタおよびブロック電流制御トランジスタであるトランジスタＮ２１，Ｎ３１およびＮ１０１のゲート電位は、ゲート電位制御部１４６のトランジスタＮ５のゲート電位と等しくなるように制御される。
【０１１８】
図７は、実施の形態２の半導体集積回路装置２００の動作を説明するタイミングチャートである。
【０１１９】
時刻ｔ０から時刻ｔ１までの活性期間においては、信号Ｓａｖは“Ｌ”レベルであって、トランジスタＰ２０１およびＮ２０１は導通状態となっている。
【０１２０】
したがって、トランジスタＰ１０１およびＮ１０１の存在にかかわらず、ＣＭＯＳ論理回路１２０中の各ＣＭＯＳ論理ゲートに供給される電流値は、ステージ電流制御用トランジスタにより制限される構成となる。
【０１２１】
したがって、実施の形態２の半導体集積回路装置２００においては、定電流発生部から供給される電流値は、ＣＭＯＳ論理回路が動作するのに必要な程度の電流値に設定されているものとする。
【０１２２】
そのような場合でも、ブロック電流制御トランジスタＮ１０１およびＰ１０１の存在により、以下に説明するとおり、待機動作中のリーク電流が抑制される。
【０１２３】
時刻ｔ０から時刻ｔ１までの活性期間においては、活性化信号Ｓａｖは、活性状態（“Ｌ”レベル）であって、トランジスタＰ２０１およびＮ２０１は、ともに導通状態となっている。
【０１２４】
したがって、ＣＭＯＳ論理回路１２０には、動作時に必要な電源電流が供給される。
【０１２５】
時刻ｔ１において、活性化信号Ｓａｖが不活性状態（“Ｌ”レベル）に変化すると、トランジスタＮ２０１およびＰ２０１は、ともに非導通状態となる。
【０１２６】
このため、ブロック電流制御トランジスタＰ１０１により、ノードＥに供給される電流値が制限される。一方、ノードＦから流出する電流値は、ブロック電流制御トランジスタＮ１０１により制限される。
【０１２７】
したがって、スタンバイ状態において、ＣＭＯＳ論理回路１２０にリーク電流が流れた場合、トランジスタＰ１０１による電圧降下のために、ノードＥの電位レベルは、電源電位Ｖｃｃよりも低下した値となる。一方、ノードＦの電位レベルは、接地電位ＧＮＤよりも上昇した値となる。
【０１２８】
このため、実施の形態１の半導体集積回路装置１００と同様に、ＣＭＯＳ回路を構成する各ＣＭＯＳ論理ゲートにおいて、出力ノードを充電するためのＰチャネルＭＯＳトランジスタのゲート電位は、ソースに対して相対的に正にバイアスされる。一方、出力ノードを放電するためのＮチャネルＭＯＳトランジスタのゲートは、ソースに対して相対的に負にバイアスされることになる。
【０１２９】
すなわち、リーク電流の発生により、各ＣＭＯＳ論理ゲートを構成するトランジスタがリーク電流の小さくなる側に自己整合的にバイアスされることになる。
【０１３０】
具体的には、図６に示したように、スタンバイ時において、ＣＭＯＳ論理回路１２０の初段のインバータ１２２の入力レベルは“Ｌ”レベルであり、２段目のインバータ１２４の入力レベルは“Ｈ”レベルであるものとする。
【０１３１】
したがって、スタンバイ状態において、インバータ１２２を構成するＮチャネルＭＯＳトランジスタＮ２２およびインバータ１２４を構成するＰチャネルＭＯＳトランジスタＰ３３はともに非導通状態となるようにバイアスされていることになる。
【０１３２】
上述したとおり、スタンバイ状態においてリーク電流が発生すると、ノードＦの電位レベルが上昇し、ノードＢの電位レベルも上昇する。したがって、トランジスタＮ２２のソースは接地電位よりも高い電位にバイアスされることになり、接地電位の“Ｌ”レベルにバイアスされているゲートは、ソースに対して相対的に負にバイアスされることになる。
【０１３３】
一方、ＰチャネルＭＯＳトランジスタＰ３３のノードＣの電位レベルは、電源電位Ｖｃｃに比べて、トランジスタＰ１０１およびトランジスタＰ３１の電圧降下分低下した値となる。したがって、導通状態となっているトランジスタＰ２２およびステージ電流制御トランジスタＰ２１を介してノードＥと接続しているトランジスタＰ３３のゲートは、ソースであるノードＣに比べてより正側にバイアスされていることになる。
【０１３４】
以上説明したとおり、実施の形態２の半導体集積回路装置２００においては、スタンバイ状態においては、ＣＭＯＳ論理回路１２０を構成するトランジスタが、リーク電流の発生に伴いリーク電流が減少する方向に自己整合的にセルフバイアスされる。このため、スタンバイ状態における消費電力の増大を抑制することが可能である。
【０１３５】
しかも、活性状態においては、ブロック電流制御手段による電源電流の制限が、トランジスタＰ２０１およびＮ２０１により解除される構成となっているので、動作状態において十分な動作電流がＣＭＯＳ論理回路１２０に供給される。
【０１３６】
［実施の形態２の変形例］
実施の形態２の半導体集積回路装置２００においては、ステージ電流制御トランジスタおよびブロック電流制御トランジスタのゲート電位は、ゲート電位制御部１４６により直接制御される構成となっていた。
【０１３７】
したがって、ステージ電流制御トランジスタのゲート電位は、活性状態において動作可能な程度に電流が供給できる電位に制御されている必要がある。
【０１３８】
しかしながら、待機状態においては、より電流を絞った状態となるように、ステージ電流制御トランジスタを制御した方がリーク電流の低減には有効である。
【０１３９】
実施の形態２の半導体集積回路装置２００において、ステージ電流制御トランジスタおよびブロック電流制御トランジスタのゲート電位を実施の形態１の半導体集積回路装置１００における電流制御回路１４０で制御する構成とすれば、スタンバイ状態におけるリーク電流をより低減することが可能である。
【０１４０】
図８は、このような半導体集積回路装置２００の変形例の半導体集積回路装置３００の構成を示す回路図である。
【０１４１】
図８のような構成にすることで、待機期間中は、ステージ電流制御トランジスタＰ２１，Ｐ３１，Ｎ２１，Ｎ３１等の制御する電流値を半導体集積回路装置２００におけるものよりも減少させることが可能である。
【０１４２】
すなわち、スタンバイ状態においては、活性化信号Ｓａｖが“Ｈ”レベルとなることで、電流制御回路１４０中のトランジスタＰ６が非導通状態となり、トランジスタＮ６およびＰ７を流れる電流値が減少する。
【０１４３】
これに対して、活性状態においては、活性化信号Ｓａｖが“Ｌ”レベルとなることで、トランジスタＰ６が導通状態となって、ゲート電位制御部１４４中のトランジスタＰ７およびＮ６を流れる電流値が増加する。したがって、ステージ電流制御トランジスタＰ２１，Ｐ３１，Ｎ２１，Ｎ３１を流れる電流が増加する。一方、トランジスタＰ２０１およびＮ２０１が導通状態となることで、ブロック電流制御トランジスタＰ１０１およびＮ１０１による電流制御動作が抑制される。
【０１４４】
したがって、動作期間中は、ＣＭＯＳ論理回路１２０に十分な動作電流が供給されることになる。
【０１４５】
図９は、図８に示した半導体集積回路装置３００の動作を説明するタイミングチャートである。
【０１４６】
図７に示した半導体集積回路装置２００の動作と基本的に同様であるが、スタンバイ状態において、ステージ電流制御トランジスタＰ２１，Ｐ３１，Ｎ２１，Ｎ３１等の制御する電流値が減少することに応じて、リーク電流が生じた場合のステージ電流制御トランジスタおよびブロック電流制御トランジスタにおける電圧降下量が増加する。
【０１４７】
したがって、リーク電流が存在した場合に、ＣＭＯＳ論理ゲートを構成するトランジスタのゲートソース間電圧のセルフバイアス効果が強調され、よりリーク電流が低減される。すなわち、時刻ｔ１以後において、スタンバイ状態において、ゲート電位が“Ｌ”レベルであるトランジスタＮ２２のソース、すなわちノードＢの電位レベルは図７の場合に比べてより上昇する。これにより、インバータ１２２を構成するＮチャネルＭＯＳトランジスタＮ２２のゲート電位は、ソース電位に対して相対的により負にバイアスされることになり、リーク電流がより低減される。
【０１４８】
スタンバイ状態において遮断状態となるようにバイアスされているＰチャネルＭＯＳトランジスタＰ３３についても同様である。
【０１４９】
［実施の形態３］
図１０は、本発明の実施の形態３の半導体集積回路装置４００の構成を示す概略ブロック図である。
【０１５０】
図６に示した半導体集積回路装置２００または図８に示した半導体集積回路装置３００の構成と異なる点は、定電流制御回路により供給される電流値が制御されるＣＭＯＳ論理回路が複数存在する構成となっていることである。
【０１５１】
しかも、この複数存在するＣＭＯＳ論理回路は、各々異なる活性化信号により制御される構成となっている。
【０１５２】
図１０に示した例では、ＣＭＯＳ論理回路１２０およびＣＭＯＳ論理回路１６０の２つが存在する例を示している。
【０１５３】
ＣＭＯＳ論理回路１２０は、定電流制御回路１４０によりブロック電流制御トランジスタおよびステージ電流制御トランジスタのゲート電位が制御されて、電源から供給される電流値が制限される構成となっている。図６に示した半導体集積回路装置２００の構成と同様に、このＣＭＯＳ論理回路１２０に対応するブロック電流制御トランジスタＰ１０１およびＮ１０１が供給電流を制限する動作は、活性化信号Ｓａｖ１の活性化に応じて導通状態となるＰチャネルＭＯＳトランジスタＰ２０１およびＮチャネルＭＯＳトランジスタＮ２０１により抑制される構成となっている。
【０１５４】
すなわち、ＣＭＯＳ論理回路１２０は、活性期間中は、ブロック電流制御トランジスタによる供給電流の制限を受けずに、ステージ電流制御トランジスタによる電流制限のみを受けて動作する。
【０１５５】
この場合、実施の形態２において説明したとおり、活性期間中において、電流制御回路１４０は、ステージ電流制御トランジスタにより制限する電流値を活性状態において十分な動作が確保できる電流値に制御する構成とすることもできる。
【０１５６】
一方、図８において示したとおり、活性状態とスタンバイ状態において、このステージ電流制御トランジスタに流れる電流値を可変とする構成とすることも可能である。
【０１５７】
同様にして、このＣＭＯＳ論理回路１２０の出力を受けて動作する他のＣＭＯＳ論理回路１６０も、電流制御回路１４０により制御されるステージ電流制御トランジスタおよびブロック電流制御トランジスタによって供給される電流値が制御される構成となっているものとする。ＣＭＯＳ論理回路１６０は、活性化信号Ｓａｖ２が活性状態（“Ｌ”レベル）となることに応じて、ブロック電流制御トランジスタＰ１０２およびＮ１０２による電流制御動作が抑制され、十分な電源電流が供給される構成となっているものとする。
【０１５８】
一般に、同一の半導体基板上に形成された半導体集積回路装置内に、複数のＣＭＯＳ論理回路が存在する場合、これらのＣＭＯＳ論理回路がすべて同時に動作しているとは限らない。一般には、特定のＣＭＯＳ論理回路ブロックによる演算結果に基づいて、次段に存在するＣＭＯＳ論理回路ブロックが動作するという構成となっている。
【０１５９】
したがって、各ＣＭＯＳ論理回路ブロックは、常に活性状態とされている必要はなく、動作が必要となったときのみ対応する活性化信号により活性化される構成とすることができる。
【０１６０】
このような構成とすることで、活性動作時における消費電力を低減することが可能となるとともに、実施の形態１および実施の形態２において説明したとおり、スタンバイ状態となっているＣＭＯＳ論理回路のリーク電流も低減されるので、さらに消費電力の低減が達成される。
【０１６１】
図１０に示したように、各ＣＭＯＳ論理回路間のデータを転送する配線には、意図的にまたは意図しない場合でも抵抗および容量が寄生している。このため、１つのＣＭＯＳ論理回路ブロックの論理演算結果が確定した後、次のＣＭＯＳ論理回路ブロックが動作するまでには所定の時間遅れが存在する。この時間遅れ期間中に、次段のＣＭＯＳ論理回路ブロックを活性状態とすることが可能である。
【０１６２】
図１１は、このような、複数のＣＭＯＳ論理回路ブロックを有する半導体集積回路装置４００の全体構成例を示す概略ブロック図である。
【０１６３】
図１１を参照して、半導体集積回路装置４００は、外部から入力されたデータを一時保持する入力レジスタ４０２と、入力レジスタ４０２のデータを受けて、外部から与えられた命令をデコードするデコーダ４０４と、外部から与えられ入力レジスタ４０２に一時保持されるデータを受けて、格納するデータレジスタ４０６と、デコーダ４０４からの命令に従って、データレジスタ４０６からのデータを受けて、所定の演算を行なう演算回路ＡＬＵ１，ＡＬＵ２，ＡＬＵ３と、演算回路ＡＬＵ１〜ＡＬＵ３からの出力を受けて、外部に出力するために、演算結果を一時保持する出力レジスタ４０８とを含む。
【０１６４】
半導体集積回路装置４００は、さらに、デコーダ４０４からの出力を受けて、外部から制御信号が入力されたことを検知する活性化検出回路４１０と、活性化検出回路４１０の活性化検出結果に応じて、各演算回路ＡＬＵ１〜ＡＬＵ３のうち、選択された演算回路のみを活性化する信号を出力するＡＬＵデコード回路４１２と、演算回路ＡＬＵ１〜ＡＬＵ３からの出力を受けて、演算回路の演算動作が終了したことを検出する演算終了検出回路４１４とを含む。
【０１６５】
演算終了検出回路４１４の出力に応じて、出力レジスタ４０８が活性化される。
【０１６６】
次に、半導体集積回路装置４００の動作について簡単に説明する。
データが入力されると、入力レジスタ４１２は、一時このデータを保持する。入力レジスタ４０２からのデータを受けて、デコーダ４０４は、制御信号をデコードし、入力レジスタ４０２からの出力を受けて、データレジスタ４０６は、対応する演算回路ＡＬＵ１〜ＡＬＵ３に対して、入力されたデータを出力する。デコーダ４０４からの制御信号に応じて、選択された演算回路ＡＬＵ１〜ＡＬＵ３により命令された所定の演算を行なった後、演算結果が出力レジスタ４０８に与えられる。
【０１６７】
以上の動作において、入力されたデータをデコーダ４０４がデコードしている期間は、演算回路ＡＬＵ１〜ＡＬＵ３や出力レジスタ４０８を動作させる必要はない。そこで、このデコード期間中は、演算回路ＡＬＵ１〜ＡＬＵ３や、出力レジスタは非活性状態となっている。
【０１６８】
デコーダ４０４からの制御信号に応じて、活性化検出回路４１０が、データが入力されたことを検出すると、それに応じて、選択された演算回路ＡＬＵ１〜ＡＬＵ３が、データレジスタ４０６から与えられたデータに対して所定の演算を施す。このとき、入力レジスタは待機状態となっている。一方、演算回路ＡＬＵ１〜ＡＬＵ３からの信号に従って、演算終了検出回路４１４が、所定の演算が終了したことを検知すると、出力レジスタが活性化し、演算回路からのデータが外部へ出力される。
【０１６９】
この出力レジスタが活性化する時点では、各演算回路はスタンバイ状態としておくことができる。したがって、データを受取って処理している論理回路のみが動作し、他の論理回路ブロックは、スタンバイ状態となっている。このスタンバイ状態のリーク電流が抑制される結果、半導体集積回路装置４００のスタンバイ状態での消費電力が低減される。
【０１７０】
図１２は、第３の実施の形態の半導体集積回路装置４００の変形例を示す回路図である。
【０１７１】
すなわち、実施の形態３の変形例の半導体集積回路装置５００においては、各ＣＭＯＳ論理ゲートは、出力ノードを充電するためのＰチャネルＭＯＳトランジスタと出力ノードとの間に第１の抵抗体が、出力ノードを放電するためのＮチャネルＭＯＳトランジスタと出力ノードとの間に第２の抵抗体が配置されている。
【０１７２】
このように抵抗体を配置することで、各トランジスタのドレインノードと出力ノードとの電位変化に所定の位相差をつけることが可能となる。したがって、各ＣＭＯＳ論理ゲートの貫通電流を減少させることが可能である。
【０１７３】
さらに、実施の形態１の半導体集積回路装置１００において説明したのと同様に、これらの抵抗体の存在により、スタンバイ状態でのリーク電流の抑制効果が強調されるという効果がある。すなわち、これらの抵抗体の存在により、ＣＭＯＳ論理ゲートを構成するトランジスタの自己バイアス効果が強調される。
【０１７４】
［実施の形態４］
図１３は、本発明の実施の形態４の半導体集積回路装置６００の構成を示す回路図である。
【０１７５】
半導体集積回路装置６００の構成が、実施の形態１の半導体集積回路装置１００の構成と異なる点は、スタンバイ状態において、各ＣＭＯＳ論理ゲートの入力レベルが一意に定まる構成となっていることである。
【０１７６】
これに対応して、半導体集積回路装置６００においては、スタンバイ状態において、遮断状態となるようにバイアスされるトランジスタの側にのみステージ電流制御トランジスタが配置される構成となっている。
【０１７７】
すなわち、たとえばＣＭＯＳ論理回路１２０のうち、初段のインバータ１２２の入力レベルは、スタンバイ状態においては、常に“Ｌ”レベルに固定されているものとする。この場合、遮断状態となっているトランジスタは、インバータ１２２を構成するトランジスタのうち、ＮチャネルＭＯＳトランジスタＮ２２である。したがって、リーク電流は、主に、このトランジスタＮ２２のしきい値電圧の低下が原因となって起こる。このため、このトランジスタＮ２２のソースと接地電位ＧＮＤとの間に、ステージ電流制御トランジスタＮ２１を配置する構成とすればよい。同様にして、スタンバイ状態において、入力ノードが“Ｈ”レベルに固定されているインバータ回路１２４においては、ＰチャネルＭＯＳトランジスタＰ３３のソースと電源電位Ｖｃｃとの間に、ステージ電流制御トランジスタＰ３１およびＰ３２等が配置される構成となっていればよい。
【０１７８】
図１４は、図１３に示した半導体集積回路装置６００の動作を説明するタイミングチャートである。
【０１７９】
時刻ｔ１において、活性化信号Ｓａｖが非活性状態となることで、ＣＭＯＳ論理回路１２０はスタンバイ状態となる。このとき、インバータ１２２においては、ノードＡの電位は電源電位Ｖｃｃに維持される。一方、ＮチャネルＭＯＳトランジスタＮ２２のソース、すなわち、ノードＢの電位レベルは、ステージ電流制御トランジスタＮ２１による電圧降下のために、プラス側に押し上げられる。
【０１８０】
したがって、実施の形態１の半導体集積回路装置１００と同様に、このインバータ１２２を介して流れるリーク電流が低減する。同様のことが、インバータ１２４についても言える。つまり、インバータ１２４を構成するトランジスタＮ３３のソース、すなわちノードＤは、スタンバイ状態においても接地電位ＧＮＤに固定される。これに対して、ＰチャネルＭＯＳトランジスタＰ３３のソース、すなわちノードＣの電位は、ステージ電流制御トランジスタＰ３１およびＰ３２による電圧降下のために、電源電位Ｖｃｃよりも低下する。このため、ＰチャネルＭＯＳトランジスタＰ３３を介して流れるリーク電流が抑制される。
【０１８１】
以上のようにして、スタンバイ状態において、ＣＭＯＳ論理回路の各ＣＭＯＳ論理ゲートの入力レベルが一意的に定まっている場合は、いずれか一方のステージ電流制御トランジスタを設ける構成とすることで、リーク電流を抑制し、消費電力の低減を図ることが可能である。
【０１８２】
［実施の形態５］
図１５は、本発明の実施の形態５の半導体集積回路装置７００の構成を示す回路図である。
【０１８３】
半導体集積回路装置７００の構成が、第１の実施の形態の半導体集積回路装置１００の構成と異なる点は、電流制御回路１４０とステージ電流制御トランジスタとの間にトランスファゲートＰ３０１およびＮ３０１が配置される構成となっていることである。これらのトランスファゲートＰ３０１およびＮ３０１は、活性化信号Ｓａｖにより制御され、活性状態においては非導通状態となる。
【０１８４】
一方、電源からの流入電流を制御するためのステージ電流制御トランジスタ（ＰチャネルＭＯＳトランジスタ）のゲート電位は、活性状態においては、ＮチャネルＭＯＳトランジスタＮ３０２により、接地電位と結合する構成となっている。
【０１８５】
同様にして、接地電位への流出電流を制御するためのステージ電流制御トランジスタ（ＮチャネルＭＯＳトランジスタ）は、活性状態においては、トランジスタＰ３０２を介して、そのゲート電位が電源電位Ｖｃｃとなるように制御される。
【０１８６】
このような構成とすることで、スタンバイ状態においては、電流制御回路１４０に制御されて、各ステージ電流制御トランジスタの制御電流値が決定される。一方、活性化時には、各ステージ電流制御トランジスタは、完全に導通状態となって、十分な電源電流がＣＭＯＳ論理回路１２０に供給される。
【０１８７】
以上のような構成とすることで、電源電圧を低下させた場合でも、リーク電流の小さい、すなわち消費電力の小さいＣＭＯＳ論理回路を実現することが可能となる。
【０１８８】
なお、ステージ電流制御トランジスタを導通状態とするための固定電位としては、図１５に示したようにＰチャネルＭＯＳトランジスタに対して接地電位とするばかりでなく、より負側の電位とする構成も可能である。同様にして、ＮチャネルＭＯＳトランジスタに対しては、電源電位Ｖｃｃよりもより高い電位（昇圧電位）とする構成も可能である。このような構成とすることで、活性化時に、より十分な電源電流をＣＭＯＳ論理回路に供給することが可能となる。
【０１８９】
［実施の形態６］
図１６は、本発明の実施の形態６の半導体集積回路装置８００の構成を示す回路図である。
【０１９０】
図１５に示した実施の形態５の半導体集積回路装置７００の構成と異なる点は、以下のとおりである。
【０１９１】
すなわち、電源側に配置されるステージ電流制御トランジスタと、ゲート電位制御部１４４中のＰチャネルＭＯＳトランジスタＰ７およびトランスファゲートＰ３０１とが同一ウェル内に形成される構成となっていることである。同様にして、接地電位側に配置されるステージ電流制御トランジスタ（ＮチャネルＭＯＳトランジスタ）とゲート電位制御部１４４中のＮチャネルＭＯＳトランジスタＮ６およびトランスファゲートＮ３０１が同一ウェル内に形成される構成となっていることである。
【０１９２】
以上のような構成とすることで、スタンバイ期間中にリーク電流が発生して、たとえばＮチャネルＭＯＳトランジスタが形成されているＰウェル内の接地ノードの電位が上昇した場合、バックゲート効果により、各ＮチャネルＭＯＳトランジスタのしきい値が増大し、リーク電流がより減少する。
【０１９３】
同様のことが、ＰチャネルＭＯＳトランジスタが形成されるＮウェルに対しても発生する。
【０１９４】
したがって、図１６に示したような構成とすることで、電源電位Ｖｃｃを低下させた場合でも、よりリーク電流の発生を抑制することが可能で、ＣＭＯＳ論理回路のスタンバイ期間中の消費電力を低減することが可能である。
【０１９５】
【発明の効果】
請求項１記載の半導体集積回路装置は、各ＣＭＯＳ論理ゲートに対応して、電源からの電流流入量を制御する第１のステージ電流制御手段と、接地電位への電流流出量を制御する第２のステージ電流制御手段とが設けられているので、待機期間中にＣＭＯＳ論理ゲートを介してリーク電流が流れた場合、ＣＭＯＳ論理ゲートを構成するトランジスタによりリーク電流が小さくなる側にセルフバイアスが印加される。したがって、電源電位の低下に伴って、ＣＭＯＳ論理ゲートを構成するトランジスタのしきい値を低下させた場合でも、スタンバイ状態におけるＣＭＯＳ論理ゲートの消費電力を低減することが可能である。
【０１９６】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、各ＣＭＯＳ論理ゲートの出力ノードと、ＣＭＯＳ論理ゲートを構成するＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとの間にそれぞれ抵抗体が接続されているため、リーク電流が発生すると、ＰチャネルＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタに対するセルフバイアス効果が強調される。
【０１９７】
請求項３記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の、活性状態においては、第１および第２のステージ電流制御手段は、所定の固定電位に設定することが可能なため、活性状態で、内部回路に供給する電流値を増加させることが可能である。
【０１９８】
請求項４記載の半導体集積回路装置においては、ＣＭＯＳ論理ゲートを構成するトランジスタのうち、第１または第２のステージ電流制御手段を構成するトランジスタと同一導電型のトランジスタが、同一のウェル内に形成されるため、リーク電流が発生するとバックゲート効果により、よりリーク電流が抑制される側にセルフバイアスが発生する。
【０１９９】
したがって、スタンバイ状態におけるリーク電流が一層低減され、消費電力の低減を図ることが可能である。
【０２００】
請求項５記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、第１および第２のブロック電流制御手段が設けられるため、各ＣＭＯＳ論理ゲートは、階層構造となっているブロック電流制御手段とステージ電流制御手段との電圧降下によって、セルフバイアスされるため、よりリーク電流の抑制効果が強調される。
【０２０１】
請求項６記載の半導体集積回路装置は、ＣＭＯＳ論理ゲートを構成するトランジスタのうち、第１または第２のステージ電流制御手段を構成するトランジスタならびに第１または第２のブロック電流制御手段を構成するトランジスタと同一極性のトランジスタは、同一ウェル内に形成されるので、リーク電流が発生した場合、バックゲート効果により、セルフバイアス効果が強調され、リーク電流が一層抑制される。
【０２０２】
請求項７記載の半導体集積回路装置は、活性状態において、ブロック電流制御手段の電流制御動作を抑制する第１および第２のスイッチ手段の働きにより、動作期間中の内部回路に供給される電流値を増加させることが可能である。
【０２０３】
請求項８記載の半導体集積回路装置は、待機状態において各ＣＭＯＳ論理ゲートが予め定められた入力信号レベルとなることに応じて、ステージ電流制御手段を接地電位側または電源電位側のいずれか一方に配置している。このため、ステージ電流制御手段の数を抑制することが可能で、レイアウト面積を低減することが可能である。
【０２０４】
請求項９記載の半導体集積回路装置は、複数のＣＭＯＳ論理ゲートが活性状態となっている期間のみ、各ＣＭＯＳ論理ゲートに動作電流が供給される構成となっているので、より消費電力を低減することが可能である。
【０２０５】
請求項１０記載の半導体集積回路装置は、ＣＭＯＳ論理ゲートを構成するトランジスタのうち、第１または第２のステージ電流制御手段を構成するトランジスタと同一導電型のトランジスタは、同一ウェル内に形成されるので、リーク電流が発生した場合バックゲート効果によりセルフバイアス効果が強調される。したがって、リーク電流をより抑制することが可能である。
【０２０６】
請求項１１記載の半導体集積回路装置は、電流制御手段がブロック電流制御手段とステージ電流制御手段との階層構造となっているので、リーク電流が発生した場合、セルフバイアス効果が強調され、リーク電流がより抑制される。
【０２０７】
請求項１２記載の半導体集積回路装置は、請求項１１記載の半導体集積回路装置の構成において、各ＣＭＯＳ論理ゲートを構成するトランジスタのうち、第１または第２のステージ電流制御手段を構成するトランジスタならびに第１または第２のブロック電流制御手段を構成するトランジスタのうち同一導電型のトランジスタは同一ウェル内に形成されるので、リーク電流が発生した場合、バックゲート効果により、セルフバイアス効果が強調される。このため、リーク電流が一層抑制され、消費電力の低減を図ることが可能である。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体集積回路装置の構成を示す回路図である。
【図２】  半導体集積回路装置１００の動作を説明するタイミングチャートである。
【図３】  半導体集積回路装置１００のリーク電流低減動作を説明するための図であり、図３（ａ）は、半導体集積回路装置１００の要部を示す回路図であり、図３（ｂ）は、リーク電流が発生した場合のトランジスタの動作点を説明するための図である。
【図４】  半導体集積回路装置１００の要部のレイアウトパターンを示す図である。
【図５】  定電流制御回路１４０およびステージ電流制御トランジスタの構成の一例を示す回路図である。
【図６】  本発明の実施の形態２の半導体集積回路装置２００の要部を示す回路図である。
【図７】  半導体集積回路装置２００の動作を説明するタイミングチャートである。
【図８】  実施の形態２の変形例の半導体集積回路装置３００の構成を示す要部回路図である。
【図９】  半導体集積回路装置３００の動作を説明するタイミングチャートである。
【図１０】  本発明の実施の形態３の半導体集積回路装置４００の要部を示す回路図である。
【図１１】  半導体集積回路装置４００の全体構成を示す概略ブロック図である。
【図１２】  本発明の実施の形態３の変形例の半導体集積回路装置５００の構成を示す要部回路図である。
【図１３】  本発明の実施の形態４の半導体集積回路装置６００の構成を示す要部回路図である。
【図１４】  半導体集積回路装置６００の動作を説明するタイミングチャートである。
【図１５】  本発明の実施の形態５の半導体集積回路装置７００の構成を示す要部回路図である。
【図１６】  本発明の実施の形態６の半導体集積回路装置８００の構成を示す要部回路図である。
【図１７】  従来の半導体集積回路装置１０００の構成を示す要部回路図である。
【図１８】  半導体集積回路装置１０００のリーク電流低減動作を説明するための図であり、図１８（ａ）は、半導体集積回路装置１０００の要部を示す回路図であり、図１８（ｂ）は、リーク電流が発生した場合のトランジスタの動作点を説明するための図である。
【符号の説明】
１００，２００，３００，４００，５００，６００，７００，８００  半導体集積回路装置、１２０，１６０  ＣＭＯＳ論理回路、１４０  電流制御回路、１４２  定電流発生部、１４４  ゲート電位制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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