(57)【特許請求の範囲】
【請求項１】
インバータ対からなる記憶部分にライトビット線データをワード線の制御により書込むようにした半導体記憶装置であって、前記インバータ対の一方のノードと前記ライトビット線との間に設けられ前記ワード線にゲートが接続されたパストランジスタと、前記インバータ対の他方のノードと接地電位との間に設けられたプルダウントランジスタと、このプルダウントランジスタのゲートと前記ライトビット線との間に設けられ前記ワード線にゲートが接続されたパストランジスタと、前記プルダウントランジスタのゲートと接地電位との間に設けられたプルダウン素子とを含むことを特徴とする半導体記憶装置。
【請求項２】
ライトポートの追加に対応して、前記一方のノードと追加されたライトビット線との間に、追加されたワード線にゲートが接続されたパストランジスタを追加し、また前記プルダウントランジスタのゲートと追加された前記ライトビット線との間に、追加された前記ワード線にゲートが接続されたパストランジスタを追加してなることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記プルダウン素子は抵抗であることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記プルダウン素子は、ゲートが電源電位に接続されたｎチャネルトランジスタであることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
前記プルダウン素子は、前記ワード線が入力に接続されたインバータの出力がゲートに供給されたｎチャネルトランジスタであることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項６】
前記プルダウン素子は、ゲートが電源電位に接続されたｎチャネルトランジスタと、ゲートが前記ワード線に接続されたｐチャネルトランジスタとの並列回路構成であることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項７】
第一及び第二のワード線と第一及び第二のライトビット線とを有し、インバータ対からなる記憶部分にライトビットの線データをワード線の制御により書込むようにしたマルチライトポート型半導体記憶装置であって、
前記インバータ対の一方のノードと前記第一及び第二のライトビット線との間にそれぞれ設けられ前記第一及び第二のワード線にゲートがそれぞれ接続された第一及び第二のパストランジスタと、
前記インバータ対の他方のノードと接地電位との間に設けられたプルダウントランジスタと、
このプルダウントランジスタのゲートと前記第一及び第二のライトビット線との間にそれぞれ設けられ前記第一及び第二のワード線にゲートがそれぞれ接続された第三及び第四のパストランジスタと、
前記プルダウントランジスタのゲートと接地電位との間に設けられたプルダウン素子と、
を含むことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に複数の（多くの）ライトポートを有しライトビット線がシングルエンド化された半導体記憶装置に関するものである。
【０００２】
【従来の技術】
一般的に、半導体記憶装置では、集積度を向上させるために種々の改良がなされており、特に素子数の削減や配線の引き回しのための領域等の削減がなされている。特に、本発明に関わる多くのライトポートを有する半導体記憶装置では、面積の増加が著しいために、その改良としてリードビット線のシングルエンド化が行われている。
【０００３】
すなわち、近年、チップ上の演算器の増加と共になお一層の多ポート化が進み、面積のさらなる削減が要求されており、かかる要請に応えるために、例えば、「S. Hesley, et al.,”A 7th-Generation x86 Microprocessor ”, 1999 IEEE International Solid-State Circuits Conference Digest of technical Papers, pp.92-93, 1999」に開示されているように、ライトポートのビット線をシングルエンド化することが提案されている。
【０００４】
この先行技術文献に開示された手法は、図１０に示すように、１本のライトビット線１０７を、ライトワード線１０６がゲート端子に接続されたｎチャネルＭＯＳパストランジスタ１０４に接続すると共に、プルダウンｎチャネルＭＯＳトランジスタ１０２のゲート端子に接続し、またプルダウントランジスタ１０２のドレイン端子を、ライトワード線１０６がゲート端子に接続されたｎチャネルＭＯＳパストランジスタ１０５に接続することで、疑似的に差動ライトを実現したものである。
【０００５】
図１０において、一対のインバータによる記憶部分１０１の一方のノード１０８とライトビット線１０７との間にパストランジスタ１０４が設けられており、また他方のノード１０９とプルダウントランジスタ１０２のドレインとの間にパストランジスタ１０５が設けられており、これ等両パストランジスタ１０４，１０５のゲートはライトワード線１０６に接続されている。そして、プルダウントランジスタ１０２のゲートにライトビット線１０７が接続されている。
【０００６】
かかる構成において、ライトビット線１０７のライトデータがローレベルのときには、ワード線１０６をハイレベルとすることによって、パストランジスタ１０４を介して一方のノード１０８にローレベルを書込み、ライトビット線１０７のライトデータがハイレベルのときには、ワード線１０６をハイレベルとすることによって、プルダウントラジスタ１０２とパストランジスタ１０５とを介して他方のノード１０９にローレベルを書込むのである。
【０００７】
【発明が解決しようとする課題】
ところが、この従来の技術では、ライトの各ポートでプルダウントランジスタ１ヶ（１０２）とパストランジスタ２ヶ（１０４，１０５）の合計３ヶが必要となるため、ライトポートが増加すると、図１１に示す様に、トランジスタが３ヶ（２０２，２０４，２０５）増加して、配線の引き回しや接続のための領域も増加する。尚、２０６，２０７はライトポート増加によって追加されたライトワード線、ライトビット線である。
【０００８】
更にライトポートが増加すると、トランジスタ領域と、配線引き回し及び接続領域とがそれに伴って大幅に増加するために、ライトビット線のシングルエンド化による多ポート半導体記憶装置の面積削減効果が小さくなるという問題がある。これは配線プロセスの多層化が進むと一層顕著となる。更に、ワード線とビット線との長さは半導体記憶装置の面積から決定されているため、面積削減効果が小さければ配線長の削減効果も小さいことになる。このため、遅延削減効果も小さくなるという問題もある。
【０００９】
本発明の目的は、ライトポート数が多くなっても面積増加の少ない半導体記憶装置を提供することである。
【００１０】
【課題を解決するために手段】
本発明によれば、インバータ対からなる記憶部分にライトビット線データをワード線の制御により書込むようにした半導体記憶装置であって、前記インバータ対の一方のノードと前記ライトビット線との間に設けられ前記ワード線にゲートが接続されたパストランジスタと、前記インバータ対の他方のノードと接地電位との間に設けられたプルダウントランジスタと、このプルダウントランジスタのゲートと前記ライトビット線との間に設けられ前記ワード線にゲートが接続されたパストランジスタと、前記プルダウントランジスタのゲートと接地電位との間に設けられたプルダウン素子とを含むことを特徴とする半導体記憶装置が得られる。
【００１１】
そして、ライトポートの追加に対応して、前記一方のノードと追加されたライトビット線との間に、追加されたワード線にゲートが接続されたパストランジスタを追加し、また前記プルダウントランジスタのゲートと追加された前記ライトビット線との間に、追加された前記ワード線にゲートが接続されたパストランジスタを追加してなることを特徴とする。
【００１２】
そして、前記プルダウン素子は抵抗でも良く、またゲートが電源電位に接続されたｎチャネルトランジスタでも良く、更に前記ワード線が入力に接続されたインバータの出力がゲートに供給されたｐチャネルトランジスタでも良く、更にはまた、ゲートが電源電位に接続されたｎチャネルトランジスタと、ゲートが前記ワード線に接続されたｐチャネルトランジスタとの並列回路構成でも良いものである。
【００１３】
本発明の作用を述べる。半導体記憶回路の書込み部分においては、ライトビット線の反転データを生成するためのプルダウントランジスタのゲートに、複数のライトポート用パストランジスタで選択された信号を入力するという動作が実行される。従って、ライトポートの追加毎にプルダウン用トランジスタを用意する必要はなく、２つのパストランジスタの追加だけで良く、トランジスタ領域と配線引き回し接続領域の増加を抑制できるという効果が得られる。
【００１４】
【発明の実施の形態】
本発明の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。図１は本発明の一実施の形態を示す回路図であり、図１０と同等部分は同一符号にて示している。図１を参照すると、本発明の一実施の形態としての１つのライトポートを有する半導体記憶装置（リードポートは省略）が示されている。
【００１５】
本半導体記憶装置は、インバータ対１０１、プルダウンｎＭＯＳトランジスタ１０２、プルダウン素子１０３、ｎＭＯＳパストランジスタ１０４，１０５、ライトワード線１０６、ライトビット線１０７を有する。ライトデータはライトビット線１０７から供給されるものであり、インバータ対１０１の一方のノード１０８に、ゲートがライトワード線１０６に接続されたｎＭＯＳパストランジスタ１０４を介して供給される。
【００１６】
インバータ対１０１のもう一方のノード１０９と接地電位との間には、プルダウンｎＭＯＳトランジスタ１０２が設けられており、このトランジスタ１０２のゲートには、ワード線１０６がゲートに接続されたパストランジスタ１０５を介してライトビット線１０７が接続されており、トランジスタ１０２のゲートと接地電位との間には、プルダウン素子１０３が配置されている。
【００１７】
ライトビット線１０７のライトデータがローレベルの時は、パストランジスタ１０４を介してノード１０８にローレベルが書込まれ、ライトビット線１０７のライトデータがハイレベルの時は、パストランジスタ１０５を介してプルダウントランジスタ１０２を介してもう一方のノード１０９にローレベルが書込まれる。プルダウントランジスタ１０２のゲートに接続されているプルダウン素子１０３は、プルダウントランジスタ１０２のゲートがフローティングノードとなって誤書込みするのを回避している。プルダウン素子１０３の抵抗値は高くて良く書込み動作への影響は小さい。
【００１８】
図２を参照すると、本発明の別の実施の形態として２つのライトポートを有する半導体記憶装置（リードポートは省略）が示されている。本半導体記憶装置は、図１の半導体記憶装置に対して、ｎＭＯＳパストランジスタ２０４，２０５と、ライトワード線２０６と、ライトビット線２０７とが追加されている。
【００１９】
パストランジスタ２０４は、ライトビット線２０７とインバータ対１０１の一方のノード１０８との間において、ゲートにライトワード線２０６が接続されて配置されている。また、パストランジスタ２０５はライトビット線２０７とプルダウントランジスタ１０２のゲートとの間において、ゲートにライトワード線２０６が接続されて配置されている。この様に、ライトポートの追加に際して素子の追加は、単にトランジスタ２ヶの追加で済むことになる。
【００２０】
図３を参照すると、図１のプルダウン素子１０３の一例を示したものである。すなわち、図１のプルダウン素子１０３として抵抗１１０を使用した例である。かくして、前述した処理を実行する。図のインバータ対１０１は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。また、リードポート回路については、ここでは言及していないため図からは省略している。
【００２１】
以下、本実施の形態の動作につき説明する。まず、プルダウン素子１０３として抵抗１１０を使用した場合のライトの動作について、図４のタイミング図を用いて説明する。疑似的な差動動作であるので、ライトデータがハイレベルかローレベルかで動作が異なる。ライトビット線１０７のデータがハイレベルの時、ワード線１０６がハイレベルになると、インバータ対１０１の一方のノード１０８はパストランジスタ１０４を介してハイレベルに引上げられ、もう一方のノード１０９はパストランジスタ１０５を通過後、プルダウントランジスタ１０２をオンさせ、ローレベルに引き落とされる。
【００２２】
一方のノード１０８はパストランジスタ１０４を介するため、そのトランジスタの閾値分だけ低下するいわゆるＶt 落ちして、ハイレベルが書込まれにくいが、もう一方のノード１０９にローレベルが書込まれるためにハイレベルとなる。ワード線１０６がローレベルになると、プルダウントランジスタ１０２のゲートがプルダウン抵抗１１０により徐々にローレベルに引落とされ、プルダウントランジスタがオフになる。
【００２３】
ライトビット線１０７のデータがローレベルの時、ワード線１０６がハイレベルになると、インバータ対１０１の一方のノード１０８はパストランジスタ１０４を介してローレベルに引落とされ、もう一方はプルダウントランジスタ１０２がオフのままであり、ローレベルが書込まれる。ワード線１０６がローレベルになると、インバータ対１０１はビット線１０７と切離されてデータを保持する。
【００２４】
ワード線１０６がハイレベルの時に、ビット線１０７のデータが変化する場合も同様に、ビット線１０７の変化に従って書込みが行われる。ビット線１０７のデータがハイレベルの時、パストランジスタ１０４，１０５を通過後の信号のハイレベルレベルはいわゆるＶt 落ちする。パストランジスタ１０５を通過したプルダウントランジスタ１０２のゲートはプルダウン抵抗１１０により、ＶddのＶt 落ちよりもさらに低下するが、プルダウントランジスタ１０２はインバータ対１０１のもう一方のノード１０９の引下げに寄与し、ハイレベルが書込まれる。
【００２５】
ビット線１０７のデータがローレベルの場合、パストランジスタ１０４通過後の一方のノード１０８はローレベルに引落とされ、パストランジスタ１０５通過後のプルダウントランジスタ１０２のゲートはローレベルに引落とされてオフとなり、ローレベルが書込まれる。図２のライトポート追加の場合も同様の動作により書込みが行われることは明白である。
【００２６】
本発明の他の実施の形態として、その基本的構成は上記の通りであるが、プルダウン素子１０３についてさらに工夫している。その構成を図５に示す。図５を参照すると、図１のプルダウン素子１０３は以下のように構成されている。すなわち、ゲートがＶdd  に接続されたｎＭＯＳトランジスタ１１１である。高抵抗素子を精度良く作成するのに比べ、容易に実現可能である。前述と同様の処理を実行し、タイミング図も図４と同様である。
【００２７】
また、図１のプルダウン素子１０３は図６のようにも構成される。すなわち、ライトワード線１０６が入力端子に接続されたインバータ１１２の出力がゲートに接続されたｎＭＯＳトランジスタ１１１からなる。ワード線がハイレベルの時にプルダウン抵抗は大きくなり書込み動作への影響を小さくでき、ローレベルの時にプルダウン抵抗は小さくなりホールド効果を増加できる。
【００２８】
この実施例の動作としては、図７のタイミング図に従って実行される。すなわち、ワード線１０６がハイレベルの時に、インバータ１１２はローレベルを出力し、プルダウントランジスタ１１１はオフとなり、ワード線１０６がローレベルの時に、インバータ１１２はハイレベルを出力し、プルダウントランジスタ１１１はオンとなる。
【００２９】
このように、ワード線１０６がハイレベルの書込みの時にプルダウントランジスタ１０２のゲート端子を引落とす駆動力を抑制しているので、ワードビット線１０７のデータがハイレベルの時に、よりプルダウントランジスタ１０２のゲート端子電圧が高くなる。従って、ハイレベルの書込みがより高速化でき、またより電源電圧を低下でき低電力化が可能となる。さらには、この実施の形態では、ワード線１０６がローレベルの保持の時にプルダウントランジスタ１０２のゲートを引落とす駆動力を増加しているので、ノイズ等による誤書込みをより防止可能である。
【００３０】
本実施の形態では、さらに、書込み遅延削減、ノイズマージン向上という効果が得られる。尚、本例において、ポートを追加する場合、それに伴ってライトワード線１０６も追加されるが、その場合には、インバータ１１２を多入力ノアゲートとすれば良いもことになる。
【００３１】
図６の構成において、プルダウン素子１０３（インバータ１１２＋ｎＭＯＳトランジスタ１１１）は、図８のようにも構成される。図８において、プルダウン素子１０３は、ライトワード線１０６がゲートに接続されたｐＭＯＳトランジスタ１１３と、ゲートにＶdd  が接続されたｎＭＯＳトランジスタ１１１との並列接続構成である。図６と同様の効果がある上、ｐＭＯＳの利用により、インバータ１１２を省略可能となる。並列接続したｎＭＯＳトランジスタ１１１はＶt 落ちで接地（ＧＮＤ）レベルを実現できないｐＭＯＳトランジスタ１１３の補助となる。
【００３２】
この例においてもライトポートを追加する場合には、トランジスタ１１３のゲートにおいて、多入力オアゲートを使用して各追加ライトワード線を当該オアゲートの各入力に接続すれば良い。
【００３３】
図９は本発明の効果を示す図であり、ライトポート数とライト用素子数との関係をまとめている。ライトポート数が増加した場合、本発明によりトランジスタ数の増加を抑制でき、またこれに伴いい配線の引き回し、接続のための領域の増加等も抑制できるものである。尚、本発明は上記各実施の形態に限定されることなく、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、ライトポートを追加する際のトランジスタ数の増加を２ヶに抑制することができ、多数のライトポートに対応する場合には、著しいトランジスタの削減ができ、よって専用面積の大幅な縮小が可能であり、逆にいえば、集積度の向上が期待できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態の回路図である。
【図２】本発明の第二の実施の形態の回路図である。
【図３】図１の回路におけるプルダウン素子の一例を示す回路図である。
【図４】本発明の動作を説明するためのタイムチャートである。
【図５】図１の回路におけるプルダウン素子の他の例を示す回路図である。
【図６】図１の回路におけるプルダウン素子の更に他の例を示す回路図である。
【図７】図６の動作を説明するためのタイムチャートである。
【図８】図１の回路におけるプルダウン素子の別の例を示す回路図である。
【図９】本発明の素子数の増加抑制の効果を示す図表である。
【図１０】従来の実施の形態の回路図である。
【図１１】従来の他の実施の形態の回路図である。
【符号の説明】
１０１  インバータ対
１０２  プルダウンｎＭＯＳトランジスタ
１０３  プルダウン素子
１０４，１０５，２０４，２０５  ｎＭＯＳパストランジスタ
１０６，２０６  ライトワード線
１０７，２０７  ライトビット線
１０８  インバータ対の一方のノード
１０９  インバータ対のもう一方のノード
１１０  プルダウン抵抗
１１１  プルダウンｎＭＯＳトランジスタ
１１２  インバータ
１１３  プルダウンｐＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003698929.tif 000010
【図１０】
0003698929.tif 000011
【図１１】
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