(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータを奇数段直列接続してインバータ回路を構成するとともに、インバータ回路の出力を帰還キャパシタンスを介してその入力に接続し、インバータ回路の入力には入力キャパシタンスを介して入力電圧を接続し、インバータ回路の入出力を短絡し得るリフレッシュスイッチを接続するとともに、入力キャパシタンスの入力側にインバータ回路の閾値電圧に略等しいリフレッシュ電圧を印加するリフレッシュスイッチを接続した反転増幅回路において、
インバータ回路の入力を前記インバータ回路のスリープ電圧に接続するスリープスイッチがさらに設けられ、このスリープスイッチは、隣り合うＭＯＳ同士のドレインとソースとを接続して縦列接続された複数のＭＯＳから構成されるスリープ電圧用ＭＯＳと、該スリープ電圧用ＭＯＳのＭＯＳ段の中途に接続された基準電圧用ＭＯＳとを備え、該スリープ電圧用ＭＯＳにはスリープ電圧が接続され、基準電圧用ＭＯＳにはインバータ回路の閾値電圧に略等しい基準電圧が接続され、
スリープ時には、基準電圧用ＭＯＳを非導通とするとともにスリープ電圧用ＭＯＳを導通してインバータ回路の入力にスリープ電圧を印加し、スリープ時以外の時には、スリープ電圧用ＭＯＳを非導通とするとともに基準電圧用ＭＯＳを導通して前記該スリープ電圧用ＭＯＳのＭＯＳ段の中途に基準電圧を印加する
ことを特徴とする反転増幅回路。
【請求項２】
帰還キャパシタンスとインバータ回路の出力との間には、帰還キャパシタンスにインバータ回路出力またはリフレッシュ電圧を印加するリフレッシュスイッチがさらに設けられ、リフレッシュ時にはこのリフレッシュスイッチをリフレッシュ電圧に接続し、これによって入力キャパシタンスと帰還キャパシタンスの電荷を相殺することを特徴とする請求項１記載の反転増幅回路。
【請求項３】
スリープ電圧はインバータ回路の電源電圧であることを特徴とする請求項１記載の反転増幅回路。
【請求項４】
スリープ電圧はグランド電圧であることを特徴とする請求項１記載の反転増幅回路。
【請求項５】
スリープ電圧用ＭＯＳは縦列接続された複数のｐＭＯＳであることを特徴とする請求項１記載の反転増幅回路。
【請求項６】
スリープ電圧用ＭＯＳは縦列接続された複数のｎＭＯＳであることを特徴とする請求項１記載の反転増幅回路。
【請求項７】
基準電圧用ＭＯＳはｐＭＯＳであることを特徴とする請求項１記載の反転増幅回路。
【請求項８】
基準電圧用ＭＯＳはｎＭＯＳであることを特徴とする請求項１記載の反転増幅回路。
【請求項９】
インバータ回路出力側端子と帰還キャパシタンス出力側端子の間には、これら出力側端子間を遮断するスイッチが接続されていることを特徴とする請求項１記載の反転増幅回路。
【請求項１０】
入力キャパシタンス出力側端子とスリープスイッチのインバータ回路への接続点の間には、これらを遮断し得るスイッチが接続され、このスイッチは、通常動作時およびリフレッシュ時には閉成され、スリープ時には入力キャパシタンスをスリープスイッチから遮断することを特徴とする請求項１記載の反転増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置内の反転増幅回路に係り、特にＣＭＯＳを奇数段直列接続するとともに、最終段インバータの出力を帰還キャパシタンスを介して初段インバータの入力に接続し、初段インバータには入力キャパシタンスを介して入力電圧を接続した反転増幅回路に関する。
【０００２】
【従来の技術】
この種反転増幅回路はアナログ電圧の演算等を行う際に、駆動能力をもって、入力電圧を精度良く後段に伝達する上で重要である。例えば出願人が提案した移動体通信のためのマッチドフィルタにおいて、反転増幅回路はサンプルホールド回路、乗算回路、加算回路等多くの部分で使用される。
【０００３】
図７は従来の反転増幅回路を示す。図７において、奇数段のＣＭＯＳインバータを直列してなるインバータ回路Ｉに、その入出力を接続する帰還キャパシタンスＣＦがスイッチＳＷ７を介して接続され、その入力には入力キャパシタンスＣＩが接続されている。ＣＩにはスイッチＳＷ４を介してアナログ入力電圧ＡＩＮが接続され、ＳＷ４はクロックＣＬＫによって適時閉成される。ＳＷ４とＣＩの間にはスイッチＳＷ３を介してスイッチＳＷ８が接続され、ＣＦの両端はスイッチＳＷ２によって適時短絡される。ＳＷ８はリフレッシュ電圧ＶＲＥＦまたはグランドに接続され、リフレッシュ時にはＶＲＥＦが選択され、電力消費を停止するスリープモード時にはグランドが選択される。リフレッシュ時において、ＳＷ２、ＳＷ３の両者が閉成され、かつＳＷ８がＶＲＥＦに接続されると、ＣＩの入力側にはＶＲＥＦが印加され、同時にＣＦが短絡される。ＶＲＥＦはインバータ回路の閾値電圧（通常Ｖｄ／２：Ｖｄはインバータの電源電圧。）と略等しく設定され、ＣＦを短絡することにより、Ｉの入力側にはＶｄ／２の電圧が生じる。これによって、ＣＦのみならずＣＩも両端の電位が等しくなり、充電電荷が略解消される。これによって充電電荷によるオフセット電圧が解消され、以後の計算精度が保証される。さらに、インバータ回路Ｉの入力はスイッチＳＷ１を介してＳＷ８に接続され、反転増幅回路の電力消費を防止するためのスリープモードにおいて、ＳＷ１を閉成するとともにＳＷ７をＳＷ８に接続し、かつＳＷ８をグランドに接続することにより、インバータの入力はグランドに接続される。このときＳＷ２は開放される。これによってイ
ンバータ回路における電力消費は停止する。
【０００４】
以上の従来例は、演算精度を確保しつつ電力消費を最小限にするという意味において優れた回路であったが、より一層の回路規模の縮小が望まれていた。
【０００５】
【発明が解決しようとする課題】
本発明はこのうような背景の下に創案されたものであり、従来よりも小規模の回路によりリフレッシュおよびスリープモードを実現し、かつスリープ時のリーク電流を抑制し得る反転増幅回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る反転増幅回路は、ＭＯＳを２段縦列に接続してなるスイッチを反転増幅回路におけるインバータ回路入力に接続し、スリープ時にはこのスイッチを介してスリープ電圧をインバータ回路入力に接続し、ノンスリープモード時には前記スイッチを遮断するとともに、閾値電圧に等しい基準電圧を両ＭＯＳの接続点に印加するものである。
【０００７】
【発明の実施の形態】
次に本発明に係る反転増幅回路の実施例を図面に基づいて説明する。
【０００８】
図１は本発明の第１実施例を示す。反転増幅回路は奇数段、代表的には３段のＣＭＯＳインバータを直列接続してなるインバータ回路Ｉを有し、このインバータ回路Ｉの入出力端子は帰還キャパシタンスＣＦによって接続されている。インバータ回路の入力には入力キャパシタンスＣＩが接続され、この入力キャパシタンスＣＩにはスイッチＳＷ４を介してアナログ入力電圧ＡＩＮが接続されている。スイッチＳＷ４はクロックＣＬＫによって開閉制御される。
【０００９】
帰還キャパシタンスＣＦの両端子間にはリフレッシュスイッチＳＷ２が接続され、ＣＦの出力側はリフレッシュスイッチＳＷ９によってインバータ回路Ｉ出力またはＶＲＥＦに接続し得る。リフレッシュに際しては、ＳＷ２は閉成され、これによってインバータ回路Ｉの両端子が短絡され、インバータ回路の入力にはその閾値電圧が生じる。またＳＷ９はＶＲＥＦに接続され、ＣＦには閾値電圧およびＶＲＥＦが印加される。一方入力キャパシタンスＣＩの入力側にもリフレッシュスイッチＳＷ３を介してＶＲＥＦが接続され、ＣＦと同様の電圧印加状態となる。これによってＣＩとＣＦの電荷は相殺される。ここに閾値電圧は通常電源電圧Ｖｄの１／２、すなわちＶｄ／２に設定されるが、若干のオフセットを含むこともある。しかし上記のようにＣＩとＣＦの電荷を相殺するのでオフセットの影響を除去し得る。これらリフレッシュスイッチはリフレッシュ信号ＲＥＦによって開閉制御される。
【００１０】
以上のリフレッシュスイッチＳＷ２、ＳＷ３の他に、インバータ回路Ｉの入力端子には、前記電源電圧Ｖｄおよび閾値電圧ＶＲＥＦが入力されたスリープスイッチＳＷＳがその出力端子ＴＳにおいて接続され、このスリープスイッチＳＷＳを閉成すると、インバータ回路の入力端子には電源電圧Ｖｄが印加される。これによってインバータ回路の各ＣＭＯＳインバータは飽和領域に移行し、貫通電流は生じない。これによってインバータ回路における電力消費が停止する。スリープスイッチＳＷＳはスリープ信号ＳＬＰによって開閉制御される。
【００１１】
すなわち従来のスイッチＳＷ７等の構成要素が省略され、回路構成が単純化されるとともに、インバータ回路のオフセットの影響を除去し得る。これは回路規模の縮小、製造コストの低減、歩留り向上等の多くの効果をもたらす。
【００１２】
図２はスリープスイッチの詳細を示すものであり、２段縦列のｐＭＯＳ（Ｔｐ１、Ｔｐ２で示す。）に、ＭＯＳを飽和状態にする電圧（以下スリープ電圧という）として電源電圧Ｖｄを印加し、スリープ信号ＳＬＰをインバータＩＮＶ３を介してこれらｐＭＯＳのゲートに入力している。スリープ信号ＳＬＰが高電位（ハイ）になると、これらトランジスタは導通し、その出力端子ＴＳにはＶｄが生じる。Ｔｐ１、Ｔｐ２の接続点にはｐＭＯＳ（Ｔｐ３で示す。）を介してＶｒｅｆが接続され、Ｔｐ３のゲートにはスリープ信号ＳＬＰがそのまま入力されている。スリープモード時以外のとき（ＳＬＰがローのとき：ノンスリープモードという）にはＴｐ１、Ｔｐ２は遮断され、Ｔｐ３が導通する。これによってＴＳに対するＶｄ出力が停止されるとともに、インバータ回路入力のＶｒｅｆと等しい電圧がｐＭＯＳに印加され、インバータ回路入力に対する電流のリークを完全に防止し得る。ここにインバータ回路入力への電流リークは入力キャパシタンスＣＩの電荷に影響を与え、反転増幅回路の出力精度に悪影響を与えるが、本実施例のように電流リークを防止することにより、このような悪影響を防止し得る。
【００１３】
なお前記スリープ電圧はグランド電圧であってもよく、スリープ電圧用スイッチおよび／または基準電圧用スイッチをｎＭＯＳによって構成することも可能である。
【００１４】
図３は本発明の第２実施例を示し、第１実施例と同一もしくは相当部分には同一符号が付されている。本実施例では、第１実施例の構成に加え、インバータ回路Ｉの出力端子と帰還キャパシタンスＣＦの出力端子の間に、スイッチＳＷ５を接続し、かつスイッチＳＷ９を省略している。スリープモードに際しては、ＳＷ５は開放され、インバータ回路Ｉの出力端子は反転増幅回路出力端子（アナログ出力電圧ＡＯＵＴが生じる端子）から遮断される。この反対論理の制御のために、ＳＷ５へはインバータＩＣを介してスリープ信号が入力されている。スリープモード時にはインバータ回路Ｉの出力はグランド電圧となっているが、このグランド電圧が後段に伝達することがないので、後段への悪影響が防止されている。またＳＷ９の省略により、第１実施例よりも回路規模を小さくし得るとともに、ＳＷ５のインピーダンスの出力精度に対する影響を除去し得る。
【００１５】
図４は第３実施例を示し、第１実施例と同一もしくは相当部分には同一符号が付されている。本実施例では、第２実施例のスイッチＳＷ５に替えて、入力キャパシタンスＣＩの出力端子とスリープスイッチ出力端子ＴＳとの間に、スイッチＳＷ６が接続されている。ＳＷ６はスリープ時にＴＳをＣＩから遮断し、これによって、ＴＳはその前段の回路から遮断される。これによって、インバータ回路に接続された電源電圧が前段に伝達することがないので、前段への悪影響が防止されている。
【００１６】
図５は以上の実施例に使用されたインバータ回路Ｉの一例を示す。インバータ回路はＣＭＯＳインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３を直列に接続してなり、第２段インバータＩＮＶ２の入出力間には位相補償回路が接続されている。位相補償回路はキャパシタンスＣＣ、ＭＯＳ抵抗ＭＲの直列回路であり、インバータ回路Ｉと帰還キャパシタンスＣＦよりなるフィードバック系の位相余裕を高めている。またＩＮＶ３の出力側には接地キャパシタンスＣＧが接続され、高周波成分除去による発振防止が図られている。
【００１７】
図６は他のインバータ回路Ｉの例を示す。このインバータ回路は第１段ＣＭＯＳインバータＩＮＶ１と第２段ＣＭＯＳインバータＩＮＶ２との間に、ＣＭＯＳ抵抗ＣＭＲを接続し、第３段インバータＩＮＶ３の入出力間には位相補償回路を接続してなる。位相補償回路はキャパシタンスＣＣ、レジスタンスＲの直列回路であり、インバータ回路Ｉと帰還キャパシタンスＣＦよりなるフィードバック系の位相余裕を高めている。
【００１８】
【発明の効果】
前述のとおり、本発明に係る反転増幅回路は、ＭＯＳを２段縦列に接続してなるスイッチを反転増幅回路におけるインバータ回路入力に接続し、スリープ時にはこのスイッチを介してスリープ電圧をインバータ回路入力に接続し、ノンスリープモード時には前記スイッチを遮断するとともに、閾値電圧に等しい基準電圧を両ＭＯＳの接続点に印加するので、従来よりも小規模の回路によりリフレッシュおよびスリープモードを実現し、かつスリープ時のリーク電流を抑制し得るという優れた効果を有する。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す回路図である。
【図２】同実施例のスリープスイッチを示す回路図である。
【図３】本発明の第２実施例を示す回路図である。
【図４】本発明の第３実施例を示す回路図である。
【図５】以上の実施例に使用されるインバータ回路を示す回路図である。
【図６】他のインバータ回路を示す回路図である。
【図７】従来の反転増幅回路を示す回路図である。
【符号の説明】
ＡＩＮ．．．入力電圧
ＡＯＵＴ．．．出力電圧
ＣＩ．．．入力キャパシタンス
ＣＦ．．．帰還キャパシタンス
ＳＷ１〜ＳＷ９、ＳＷＳ．．．スイッチ
Ｉ．．．インバータ回路
ＶＲＥＦ．．．リフレッシュ電圧
ＲＥＦ．．．リフレッシュ信号
ＳＬＰ．．．スリープ信号
ＣＬＫ．．．クロック
ＩＣ．．．インバータ。
ＩＮＶ１〜ＩＮＶ３．．．ＣＭＯＳインバータ
ＣＣ．．．キャパシタンス
Ｒ．．．レジスタンス
ＭＲ．．．レジスタンス
ＣＧ．．．接地キャパシタンス。
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整理番号＝ＹＺ１９９７０６６Ａ
【図１】
0003626980.tif 000002
【図２】
0003626980.tif 000003
【図３】
0003626980.tif 000004
【図４】
0003626980.tif 000005
【図５】
0003626980.tif 000006
【図６】
0003626980.tif 000007
【図７】
0003626980.tif 000008