(57)【特許請求の範囲】
【請求項１】
強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部とを具備する半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値は０Ｖからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記転送ゲート部及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を０でない一定範囲内に維持するための駆動部を具備することと、
前記駆動部は、前記メモリセルに対して書込み又は読出しを行なわない実質的に全期間に亘って、前記転送ゲート部を導通状態とすると共に、前記薄膜キャパシタの前記電極間に前記一定範囲内に設定された補正電圧を常に印加するように動作することと、
を特徴とする半導体記憶装置。
【請求項２】
強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部として機能するトランジスタとを具備するメモリセルを、マトリックス状に複数個配置してなる半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値が０Ｖからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記トランジスタ及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を０でない一定範囲内に維持するための駆動部を具備することと、
前記駆動部は、前記メモリセルに対して書込み又は読出しを行なわない実質的に全期間に亘って、前記トランジスタを導通状態とすると共に、前記薄膜キャパシタの前記電極間に前記一定範囲内に設定された補正電圧を常に印加するように動作することと、
を特徴とする半導体記憶装置。
【請求項３】
強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部とを具備する半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値は０Ｖからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記転送ゲート部及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を０でない一定範囲内に維持するための駆動部を具備することと、
前記駆動部は、前記メモリセルに対して書込み又は読出しを行なわない実質的に全期間に亘って、前記転送ゲート部を間隔をおいて導通状態とすると共に、前記薄膜キャパシタの前記電極間に前記一定範囲内に設定された補正電圧を定期的に印加するように動作することと、
を特徴とする半導体記憶装置。
【請求項４】
強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部として機能するトランジスタとを具備するメモリセルを、マトリックス状に複数個配置してなる半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値が０Ｖからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記トランジスタ及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を０でない一定範囲内に維持するための駆動部を具備することと、
前記駆動部は、前記メモリセルに対して書込み又は読出しを行なわない実質的に全期間に亘って、前記トランジスタを間隔をおいて導通状態とすると共に、前記薄膜キャパシタの前記電極間に前記一定範囲内に設定された補正電圧を定期的に印加するように動作することと、
を特徴とする半導体記憶装置。
【請求項５】
強誘電体膜及び前記強誘電体膜を介して対向する一対の電極とを有する薄膜キャパシタと、前記薄膜キャパシタに接続して設けられた転送ゲート部として機能するトランジスタとを具備するメモリセルを、マトリックス状に複数個配置してなる半導体記憶装置において、
前記薄膜キャパシタの分極ヒステリシス特性曲線の中心軸に対応する動作電圧値が０Ｖからずれていることと、
前記装置は、前記メモリセルに対して書込み及び読出し操作を行なうため、前記トランジスタ及び前記薄膜キャパシタを駆動すると共に、前記メモリセルに対して書込み又は読出しを行なわない時、前記キャパシタの前記電極間の電位差を０でない一定範囲内に維持するための駆動部を具備することと、
前記トランジスタは半導体基板内に形成された一対のソース／ドレイン領域を具備し、前記ソース／ドレイン領域の一方と前記薄膜キャパシタの前記電極の一方とが接続されることと、
前記駆動部は、前記基板と前記電極の他方との間に前記一定範囲内に設定された補正電圧を印加することと、
を特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特に強誘電体薄膜をキャパシタとして用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
最近、記憶媒体として強誘電体薄膜を用いた記憶装置（強誘電体メモリ）の開発が行なわれており、一部にはすでに実用化も行なわれている。この強誘電体メモリは不揮発性であり、電源を落とした後も記憶内容が失われない。また、膜厚が十分薄い場合には、自発分極の反転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可能である。さらに、１ビットのメモリセルを一つのトランジスタと一つの強誘電体キャパシタで形成できるため、大容量化にも適している。
【０００３】
強誘電体メモリに適した強誘電体薄膜の条件としては、残留分極が大きいこと、残留分極の温度依存性が小さいこと、残留分極の長時間保持が可能であること（リテンション）等があげられる。
【０００４】
現在強誘電体材料としては、主としてジルコン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺＴはジルコン酸鉛とチタン酸鉛の固溶体であるが、両者がほぼ１：１のモル比で固溶したものが、自発分極が大きく、低い電界でも反転することができることから、記憶媒体として優れていると考えられている。ＰＺＴは、強誘電体相と常誘電体相との転移温度（キュリー温度）が３００℃以上と比較的高いため、通常の電子回路が使用される温度範囲（１２０℃以下）では、記憶された内容が熱によって失われる心配は少ない。
【０００５】
しかしながら、ＰＺＴの良質な薄膜は作成が難しいことが知られている。その理由として、第１に、ＰＺＴの主成分である鉛は５００℃以上で蒸発しやすいため、スパッタ時やその後の熱処理時における組成の正確な制御が難しい点があげられる。第２に、ＰＺＴがペロブスカイト型結晶構造を形成したときに初めて強誘電性が現れるが、このペロブスカイト型結晶を持つＰＺＴが得にくく、パイロクロアと呼ばれる結晶構造の方が容易に得られやすいという点があげられる。また、ＰＺＴをシリコンデバイスに応用した場合には、主成分である鉛のシリコン中への拡散を防ぐことが難しいという問題や、デバイスプロセスにおける還元性雰囲気により容易に還元されて強誘電性を失うという問題もある。
【０００６】
ＰＺＴ以外では、チタン酸バリウム（ＢａＴｉＯ３  ）が代表的な強誘電体として知られている。チタン酸バリウムはＰＺＴと同様にペロブスカイト型結晶を持ち、キュリー温度は約１２０℃である。このチタン酸バリウムを構成するバリウムは鉛に比べて蒸発しにくいので、チタン酸バリウムの薄膜形成においては、組成の制御が比較的容易である。また、チタン酸バリウムが結晶化した場合は、ペロブスカイト型以外の結晶構造をとることはほとんどない。
【０００７】
しかしながら、このような長所を有しているにもかかわらず、チタン酸バリウムを用いた薄膜キャパシタが強誘電体メモリの記憶媒体としてあまり検討されていない理由として、チタン酸バリウムはＰＺＴに比べて残留分極が小さく、しかも残留分極の温度依存性が大きいことがあげられる。この原因は、チタン酸バリウムのキュリー温度が１２０℃と低いことにある。そのため、チタン酸バリウムを用いて強誘電体メモリを作成した場合、１００℃以上の高温にさらされたときにその記憶内容が失われる恐れがあるばかりでなく、通常電子回路が使用される温度範囲（８５℃以下）でも残留分極の温度依存性が大きく、動作が不安定となる。
したがって、チタン酸バリウムの強誘電体薄膜を用いた薄膜キャパシタは、強誘電体メモリの記憶媒体としての用途に適さないものと考えられてきた。
【０００８】
【発明が解決しようとする課題】
本願発明者らは、新しい強誘電体薄膜として下部電極（例えば、Ｐｔの（１００）面の格子定数よりもやや大きな格子定数を持つ誘電材料（例えば、チタン酸バリウムストロンチウム（Ｂａｘ  Ｓｒ１−ｘ  ＴｉＯ３  ）、以下ＢＳＴと呼ぶ。）を選択した。そして、成膜過程でミスフィット転位が比較的入りにくいＲＦマグネトロンスパッタ法という成膜方法を採用し、分極軸であるｃ軸方向にエピタキシャル成長をさせた。その結果、膜厚２００ｎｍ以上という比較的厚い膜厚を有する薄膜においても、エピタキシャル効果により、誘電体の本来の格子定数よりも膜厚方向（ｃ軸方向）に格子定数が伸び面内方向（ａ軸方向）に格子定数が縮んだ状態を保持できることを見出した。
【０００９】
そして、強誘電キュリー温度が高温側にシフトし、また室温領域で大きな残留分極を示し、さらに８５℃程度まで温度を上げても十分大きな残留分極を保持することのできる強誘電体薄膜が実現可能であることを確認している。例えば、下部電極として酸化されにくいＰｔ（格子定数ａ：０．３９２３１）を使用し、ＢＳＴ（Ｂａｘ  Ｓｒ１−ｘ  ＴｉＯ３  ）の組成領域を「ｘ＝０．３０〜０．９０」とすることにより、室温では本来強誘電性を示さないはずの組成領域（ｘ≦０．７）でも強誘電性が発現し、もともと室温で強誘電性を示す組成領域（ｘ＞０．７）においては本来室温以上にあるキュリー温度がさらに上昇するという、実用上好ましい強誘電体特性を実現できることを実験的に確認している。
【００１０】
ところが、本願発明者らのその後の実験から、上記の系、すなわち下部電極としてＰｔを用いるとともに強誘電体としてＢＳＴエピタキシャル膜を用いることにより強誘電性を発現あるいは強誘電性を強化した強誘電体薄膜においては、これを不揮発性メモリの記憶媒体として用いる場合につぎのような問題点があることがわかった。
【００１１】
すなわち、このような強誘電体薄膜を用いた場合、室温で０．２Ｃ／ｍ２  という大きな残留分極が得られ、ヒステリシスの形状も角形に比較的近いものが得られるものの、ヒステリシスの中心が正電圧側（キャパシタの上部電極を正とする。）に大きくずれてしまうことがわかった（図４参照）。このような強誘電体薄膜を不揮発性メモリに用いた場合には、一方向の分極だけが極度に安定し、他方向の分極を長時間安定して保持することが困難であり、不揮発性メモリの安定した動作が難しくなる。
【００１２】
本発明の目的は、上記のように強誘電ヒステリシス特性の中心軸が正方向又は負方向に変位したキャパシタを用いてメモリセルを構成した場合に、メモリセルに記憶された情報を安定して保持することが可能な半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
本願発明者らは、エピタキシャル効果を利用して強誘電性を発現した強誘電体薄膜又はエピタキシャル効果により強誘電性が強化された強誘電体薄膜を用いた強誘電体キャパシタに対し、強誘電ヒステリシス曲線の中心電圧のずれ（変位）に相当する補正電圧をキャパシタの両電極間に印加し続けることにより、正負両方向の残留分極が安定に保持されることを新たに見出した。本発明は、このような事実に基づいてなされたものである。
【００１４】
すなわち、本発明における半導体記憶装置は、強誘電ヒステリシス特性の中心軸が正方向又は負方向に変位したキャパシタ及びこのキャパシタに接続されたトランジスタによって構成されたメモリセルをマトリクス状に複数設け、上記メモリセルに対して書込み又は読出しを行なわないときには上記キャパシタの両電極間の電位差を０でない一定範囲に保持するものである。
【００１５】
より具体的には、上記メモリセルに対して書込み又は読出しを行なわないときには上記キャパシタの両電極間の電位差を上記ヒステリシス特性の中心軸の変位に応じた一定範囲に保持するものである。
【００１６】
上記構成によれば、キャパシタの両電極間の電位差を一定範囲に保持するので、強誘電ヒステリシス特性の中心軸の正方向又は負方向の変位に基づくヒステリシス特性の非対称性を擬似的に補正することができる。その結果、キャパシタの正負両方向の残留分極が安定に保持されるので、メモリセルに記憶された情報を安定して保持することが可能になる。
【００１７】
上記半導体記憶装置において、書込み又は読出しを行なうＩ／Ｏモードと低消費電力であるスタンドバイモードとを設定し、メモリセルを構成するＭＯＳトランジスタのソース又はドレインの一方とメモリセルを構成するキャパシタの一方の電極とを接続し、ＭＯＳトランジスタのゲートを第１配線（ワード線）に接続し、ＭＯＳトランジスタのソース又はドレインの他方を第２配線（ビット線）に接続し、キャパシタの他方の電極を第３配線（ドライブ線）に接続する、という構成を採用することができる。この場合、スタンドバイモードにおいてキャパシタの両電極間の電位差を一定範囲に保持するための方法として、以下の３種類の方法をあげることができる。
【００１８】
（１）第１の方法は、ＭＯＳトランジスタをオン状態にし、第２配線（ビット線）と第３配線（ドライブ線）との間に補正電圧を印加して静的に保持する、というものである。この場合、ＭＯＳトランジスタは導通状態に保持されるので、キャパシタに補正電圧を印加し続けることができる。
【００１９】
（２）第２の方法は、上記（１）の方法を準静的に行なうというものである。すなわち、ＭＯＳトランジスタを定期的にオン状態にするとともに、第２配線（ビット線）と第３配線（ドライブ線）との間に補正電圧を定期的に印加する。この場合、キャパシタの一方の電極はＭＯＳトランジスタを介して第２配線（ビット線）の電位にチャージングされるとともに、キャパシタの他方の電極は第３配線（ドライブ線）の電位にチャージングされ、チャージング終了後のフローティング状態においてもキャパシタには補正電圧に近い電圧が印加される。
【００２０】
（３）第３の方法は、ＭＯＳトランジスタをオフ状態にするとともに、第３配線（ドライブ線）と基板との間に補正電圧を印加して静的に保持する、というものである。この場合、キャパシタの両電極間のリーク電流がＭＯＳトランジスタと基板との間のリーク電流（接合リーク）よりも小さければ、第３配線（ドライブ線）と基板との間に印加される電圧は主としてキャパシタに印加されるので、キャパシタに補正電圧を印加し続けることができる。
【００２１】
以上の方法によれば、キャパシタの両電極間の電位差が静的あるいは準静的に保持され、ＤＲＡＭのような短い周期のリフレッシュ動作を必要としないため、キャパシタの充放電電流がほとんどない。また、メモリセル内で消費される電流は、主としてキャパシタのリーク電流やＭＯＳトランジスタの接合リークに基づく電流だけになる。そのため、ＤＲＡＭよりも消費電力をはるかに少なくすることができるとともに、バックアップ電池による記憶保持が可能なＳＲＡＭ並みの低消費電力化が可能となる。したがって、ＤＲＡＭ並みの高集積度及び動作速度を有するとともに、ＳＲＡＭ並みの低消費電力を有する新規な半導体記憶素子を実現することができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について説明するが、具体的な実施形態について説明する前に、まず原理的な説明を行なう。
図１は、実施形態に係る記憶装置の回路構成の一例を示したものである。これは、一つのキャパシタと一つの転送ゲート用ＭＯＳトランジスタとを用いた一般的なＦＲＡＭとほぼ同様の構成を有している。
【００２３】
アクティブセル１ａ（メモリセル）は、転送ゲート用のＭＯＳトランジスタＴＲ及び強誘電体薄膜を用いたキャパシタＣＰによって構成される。キャパシタＣＰは、すでに説明したように、エピタキシャル効果を利用して強誘電性を発現した強誘電体薄膜又はエピタキシャル効果により強誘電性が強化された強誘電体薄膜を用いて構成されたものであり、強誘電ヒステリシス特性の中心軸が正方向又は負方向に変位したものである。
【００２４】
ＭＯＳトランジスタＴＲのソース又はドレインの一方とキャパシタＣＰの一方の電極とは共通に接続されている。また、ＭＯＳトランジスタＴＲのゲートはワード線ＷＬに接続され、ＭＯＳトランジスタＴＲのソース又はドレインの他方はビット線ＢＬに接続され、キャパシタＣＰの他方の電極はドライブ線ＤＬに接続されている。ワード線ＷＬはワード線駆動回路２に、ドライブ線ＤＬはドライブ線駆動回路３に接続されており、また、ビット線ＢＬの一方はプリチャージ回路４に他方はセンスアンプ５への接続端子を経由してＩ／Ｏ接続回路６に接続されている。
【００２５】
なお、ダミーセル１ｂ及びこれに関連する要素に関しても上記とほぼ同様の構成となっているため、説明は省略する。
上記記憶回路では、書込み又は読出しを行なうＩ／Ｏモードと低消費電力であるスタンドバイモードとが設定されるが、スタンドバイモードにおいてキャパシタＣＰの両電極間の電位差を一定範囲に保持するための方法として、以下の３種類の方法をあげることができる。
【００２６】
（１）ＭＯＳトランジスタをオン状態にし（エンハンス型のＭＯＳトランジスタの場合にはワード線ＷＬにオン電圧を、デプレッション型のＭＯＳトランジスタの場合にはオフ電圧を加える。）、ビット線とドライブ線との間に補正電圧を印加して静的に保持する。この場合、ＭＯＳトランジスタは導通状態に保持されるので、キャパシタに補正電圧を印加し続けることができる。
【００２７】
（２）上記（１）の方法を準静的に行なう方法である。具体的には、ある時間間隔をおいて、ドライブ線に補正電位をビット線に０電位をそれぞれチャージングした後、フローティング状態に保持する。また、ＭＯＳトランジスタもある時間間隔をおいて定期的にオン状態にする。この場合、キャパシタの一方の端子はオン状態のＭＯＳトランジスタを介してビット線の電位に、キャパシタの他方の端子はドライブ線の電位となり、フローティング状態においても補正電圧に近い電圧がキャパシタに印加される。
【００２８】
（３）ＭＯＳトランジスタをオフ状態にし（エンハンス型のＭＯＳトランジスタの場合にはワード線に０電圧を、デプレッション型のＭＯＳトランジスタの場合にはオン電圧を加える。）、ドライブ線と基板との間に補正電圧を印加して静的に保持する。ただしこの場合、キャパシタの両電極間のリーク電流が、ＭＯＳトランジスタと基板との間のリーク電流（接合リーク）よりも小さい必要がある。このような状態であれば、ドライブ線と基板との間に印加される電圧は主としてキャパシタに印加されるので、キャパシタに補正電圧を印加し続けることができる。
【００２９】
上記（１）の方法によるスタンドバイモードを採用した場合には、記憶保持という点からは最も信頼性が高く、またキャパシタの両電極間の電位差が静的に保持されるので消費電力が少ないという特徴があるが、全てのＭＯＳトランジスタをオン状態にする必要がある。一方、入出力が可能なＩ／Ｏモードにおいては、指定されたアドレスに基づいて特定のワード線、ビット線及びドライブ線のみを選択し、選択されたワード線とビット線との交点にあるメモリセルについて書込み又は読出しを行なう必要がある。したがって、スタンドバイモードからＩ／Ｏモードに切り替える必要があり、Ｉ／Ｏモード中は、この方法は使用できないという問題がある。
【００３０】
しかしながら、Ｉ／Ｏモードの間でも上記（２）又は（３）の方法を併用することは可能なので、Ｉ／Ｏモードのときには上記（２）又は（３）の方法によって記憶保持を行なうという方法や、ＤＲＡＭのように書込み及び読出しの合間に各メモリセルについて順次書込み及び読出しリフレッシュ動作を行なって記憶保持を行なうという方法をとることもできる。
【００３１】
また、スタンドバイモードとして上記（２）の方法を採用した場合には、定期的にＭＯＳトランジスタをオン状態にすればよいので、Ｉ／Ｏモードになった場合においても書込み及び読出し動作と記憶保持動作とを交互に行なうことが可能である。
【００３２】
スタンドバイモードとして上記（３）の方法を採用した場合には、全てのＭＯＳトランジスタがオフ状態であるので、直接Ｉ／Ｏモードに移行することが可能である。
【００３３】
なお、Ｉ／Ｏモードにおいても、書込み及び読出し動作を行なう際にビット線とドライブ線との間には、ヒステリシス特性のずれを補正するために、補正電圧を印加することが好ましい。
【００３４】
つぎに、本発明の具体的な実施形態について説明する。
まず、図１に示したメモリセル１ａ、１ｂ及びその関連要素について、図２及び図３を参照して、その製造工程の一例を説明する。
【００３５】
図２（ａ）は、通常のデプレッション型ＭＯＳトランジスタの製造方法により、ｎ型又はｐ型の一方の導電型（第１導電型）のシリコン基板１１に対して、素子間分離用のフィールド酸化膜１２、ゲート酸化膜１３、ワード線１４、層間絶縁膜１５、ｎ型又はｐ型の他方の導電型（第２導電型）の不純物拡散層１６を形成したところである。
【００３６】
つぎに、層間絶縁膜１５にコンタクトホール１５ａを形成する。この場合、まずＲＩＥ法によって層間絶縁膜１５の膜厚の８０％程度の深さまでエッチングを行ない、その後フッ酸水溶液によってシリコン基板１１の表面までエッチングを行ない、シリコンの（１００）面を露出させる。続いて、シリコンの選択成長ＣＶＤ技術により、コンタクトホール１５のシリコン（１００）面上に（１００）方位の単結晶シリコンのコンタクトプラグ１７を形成する。コンタクトプラグ１７の形成は、ジクロルシランを原料ガスとしたＬＰＣＶＤ法により、成長温度８００℃で行なう（図２（ｂ））。
【００３７】
つぎに、フッ酸を使用した湿式の選択エッチングによりコンタクトプラグ１７をエッチバックして平坦化し、続いて、バリアメタルとなるＴｉＮ膜１８を反応性スパッタ法により温度６００℃で、キャパシタの下部電極となるルテニウム酸ストロンチウム薄膜１９をスパッタ法により温度６００℃で、ＢＳＴ薄膜２０（Ｂａのモル分率７０％、膜厚５０ｎｍ）をＲＦマグネトロンスパッタ法により温度６００℃で、全て（１００）方位にエピタキシャル成長させる。このときＢＳＴ薄膜２０としては、すでに説明したように、エピタキシャル効果によって強誘電性が発現あるいは強誘電性が強化されたものが形成されることになる（図２（ｃ））。
【００３８】
つぎに、フォトリソグラフィ及びイオンエッチングによりＴｉＮ膜１８、ルテニウム酸ストロンチウム薄膜１９及びＢＳＴ薄膜２０をパターニングし、バリアメタルパターン１８ａ、下部電極パターン１９ａ及び強誘電体薄膜パターン２０ａを形成する（図３（ｄ））。
【００３９】
つぎに、層間絶縁膜２１を堆積した後、フォトリソグラフィ及びイオンエッチングによりこの層間絶縁膜２１にコンタクトホール２１ａを形成する。続いて、ニッケル膜を形成した後これをパターニングしてキャパシタの上部電極２２ａを形成する（図３（ｅ））。
【００４０】
最後に、層間絶縁膜２３を形成した後、フォトリソグラフィ及びイオンエッチングにより層間絶縁膜１５、２１及び２３にコンタクトホール２３ａを形成し、ビット線２４を形成する（図３（ｆ））。
【００４１】
以上のようにして形成された強誘電体薄膜キャパシタについて、その分極−電圧ヒステリシス特性の測定結果を図４に示す。残留分極量としてＰｒ＝０．２７Ｃ／ｍ２  と大きな値が得られ、抗電圧は２Ｖｃ＝４．６Ｖであったが、ヒステリシスの中心電圧が１．８Ｖシフトしていた。
【００４２】
上記強誘電体薄膜キャパシタについて、±５Ｖのパルス電圧を１μｓの時間印加して書込みを行った後０Ｖに保持し、その後±５Ｖ（ただし、書込み時とは逆の方向）のパルス電圧を１μｓの時間印加して読出しを行ない、分極保持特性を測定した。その結果、負方向の残留分極量については、１０時間の測定時間内でほとんど変化が見られなかった。これに対して正方向の残留分極量については、１時間では初期値の８０％とほぼ記憶状態が保持されるが、１０時間では４０％程度となり、長時間では良好な保持特性が得られなかった。
【００４３】
つぎに、上記強誘電体薄膜キャパシタについて、１．８±３Ｖのパルス電圧を１μｓの時間印加して書込みを行って１．８Ｖに保持した後、１．８±３Ｖ（ただし、書込み時とは逆の方向）のパルス電圧を１μｓの時間印加して読出しを行ない、分極保持特性を測定した。すなわち、ヒステリシスの中心電圧のシフト量１．８Ｖを補正電圧として、書込み、保持及び読出しを行なった。その結果、正負両方向の残留分極量は、５時間の測定時間内でほとんど変化がなく、良好な保持特性が得られた。
【００４４】
また、補正電圧１．８Ｖに保持したときのリーク電流を測定したところ、１０００秒経過後に１ｎＡ／ｃｍ２  程度以下の非常に小さなリーク電流であることが確かめられた。
【００４５】
以上のことから、上記強誘電体薄膜キャパシタは、不揮発性半導体記憶装置用のキャパシタとして十分安定に機能することが確かめられた。
なお、上記実施形態において強誘電体薄膜の材料としては、一般的にＡＢＯ３  で表されるペロブスカイト型の結晶構造を有する強誘電体材料を用いることができる。この場合、Ａとしては主としてＢａからなり、その一部をＳｒあるいはＣａのうち少なくとも１種類の元素で置換ても構わない。また、Ｂとしては、Ｔｉ、Ｓｎ、Ｚｒ、Ｈｆ等及びこれらの固溶系、さらにはＭｇ１／３  Ｔａ２／３  、Ｍｇ１／３  Ｎｂ２／３  、Ｚｎ１／３  Ｎｂ２／３  、Ｚｎ１／３  Ｔａ２／３  等及びこれらの固溶系を用いることができる。
【００４６】
また、上記実施形態において下部電極の材料としては、白金、金、パラジウム、イリジウム、ロジウム、レニウム、ルテニウム等の貴金属及びこれらの合金あるいはこれらの酸化物、さらにはルテニウム酸ストロンチウムやモリブデン酸ストロンチウム等のペロブスカイト型導電性酸化物等を用いることができる。
【００４７】
つぎに、図１の記憶装置について、その動作モードに係る第１の例について説明する。ここでは、図１のメモリセル（アクティブセル１ａ及びダミーセル１ｂ）を構成するキャパシタＣＰとしては図２及び図３に示した強誘電体薄膜キャパシタを用い、転送ゲート用のＭＯＳトランジスタＴＲとしてはエンハンスメント型のものを用いるものとする。なお、以下の説明において、信号や信号線等の反転記号は“´”で表すものとする（例えば信号線“ＢＬ”の反転は“ＢＬ´”と表す。）。
【００４８】
まず、キャパシタＣＰに記憶されたデジタル情報（論理値０又は１）を保持するスタンドバイモードについて説明する。
スタンドバイモードでは、ビット線ＢＬ及びＢＬ´の電位はプリチャージ回路４によって０Ｖに保持される。また、ドライブ線ＤＬの電位はドライブ線駆動回路３によって補正電位Ｖａｄｊ  （ここでは１．８Ｖ）に保持される。一方、ワード線ＷＬ及びＷＬ´の電位は、ワード線駆動回路２によって、すべてのＭＯＳトランジスタＴＲをオン状態にするための電圧に保持される。その結果、キャパシタＣＰの一方の電極（図３では下部電極１９ａ）の電位はＭＯＳトランジスタＴＲを介してビット線ＢＬあるいはＢＬ´の電位（０Ｖ）に保持され、キャパシタＣＰの他方の電極（図３では上部電極２２ａ）の電位はドライブ線ＤＬの電位すなわちＶａｄｊ  （１．８Ｖ）に保持される。したがって、キャパシタＣＰには記憶保持に好適な電位差Ｖａｄｊ  が印加されることになる。
【００４９】
つぎに、Ｉ／ＯモードにおいてキャパシタＣＰにデジタル情報（論理値０又は１）を書込む方法について説明する。
まず、スタンドバイモードからＩ／Ｏモードに切り替えるため、全てのワード線ＷＬ及びＷＬ´を０ＶにしてＭＯＳトランジスタＴＲをオフ状態にする。
【００５０】
ここで、入力線Ｉ／Ｏ及びＩ／Ｏ´には、予め外部から書込むべき信号に対応する互いに相補的な信号が与えられているものとする。ここでは、Ｉ／Ｏ線に３Ｖの電位が与えられ、Ｉ／Ｏ´線には相補的な電位０Ｖが与えられているものとする。
【００５１】
また、ビット線対ＢＬ及びＢＬ´はスタンドバイモード時にプリチャージ回路４によって０Ｖに保持されている。そして、書込み動作に移行する前に、書込むべきメモリセルの位置を示すアドレス情報に対応する特定の行において、プリチャージ信号Φｐｒｅ  を解除して、ビット線対ＢＬ及びＢＬ´をすべての電圧源から切り離された状態（フローティング状態）にする。このとき、その他の行のビット線対ＢＬ及びＢＬ´については、プリチャージ状態を解除しない。
【００５２】
しかる後、ビット線ＢＬと入力線Ｉ／Ｏ及びビット線ＢＬ´と入力線Ｉ／Ｏ´をそれぞれ接続するために、書込むべきメモリセルの位置を示すアドレス情報に対応する特定の行において、信号ΦＩ／Ｏ  を活性化する。その結果、この特定の行において、ビット線ＢＬと入力線Ｉ／Ｏとの電位は等しくなり、ビット線ＢＬ´と入力線Ｉ／Ｏ´との電位も等しくなる。すなわち、書込むべき情報に対応する電位がビット線対ＢＬ及びＢＬ´に供給される。
【００５３】
この段階で導入されたビット線対ＢＬ及びＢＬ´の電位を安定化するために、このビット線対ＢＬ及びＢＬ´に接続するセンスアンプ５を活性化する。その結果、ビット線ＢＬの電位は、活性化されたセンスアンプにより、キャパシタＣＰの分極を反転させるのに十分な高い電圧Ｖｗｒｉｔｅ  （ここでは３．０Ｖとする。）に固定される。
【００５４】
つぎに、書込むべきメモリセルの位置を示すアドレス情報に対応する特定の列において、ワード線にＭＯＳトランジスＴＲをオン状態にするために必要な電圧を与え、オン状態となったＭＯＳトランジスタを介してビット線とキャパシタとを接続状態にする。このとき、該当しない他の列では、ワード線にＭＯＳトランジスタをオン状態にするための電圧を与えないので、ビット線とキャパシタとは電気的に切り離されたままの状態である。
【００５５】
ドライブ線ＤＬの電位は、初めはスタンドバイモードに引き続いて補正電位Ｖａｄｊ  （１．８Ｖ）に固定されており、その後ＭＯＳトランジスタがオン状態になってから所定時間経過すると、キャパシタの分極反転に十分な高い電圧Ｖａｄｊ  ＋Ｖｗｒｉｔｅ  （１．８Ｖ＋３．０Ｖ）となる。以下、この動作について詳細に説明する。
【００５６】
まず、ドライブ線ＤＬの電位が補正電位Ｖａｄｊ  に固定されているときには、ドライブ線ＤＬとビット線ＢＬ（電位Ｖｗｒｉｔｅ  ＝３．０Ｖ）との間に生じる電位差Ｖａｄｊ  −Ｖｗｒｉｔｅ  （１．８Ｖ−３．０Ｖ）により、ドライブ線ＤＬとビット線ＢＬとの間に接続されているキャパシタＣＰに書込みが行われる。このとき、ドライブ線ＤＬ（電位Ｖａｄｊ  ＝１．８Ｖ）とビット線ＢＬ´（電位０）との電位差はＶａｄｊ  （１．８Ｖ）となり、丁度ヒステリシス特性（図４参照）の中心位置に相当する電位差なので、ドライブ線ＤＬとビット線ＢＬ´との間に接続されているキャパシタＣＰに変化は生じない。
【００５７】
つぎに、ＭＯＳトランジスタがオン状態になってから所定時間経過して、ドライブ線ＤＬの電位がＶａｄｊ  ＋Ｖｗｒｉｔｅ  になると、ドライブ線ＤＬとビット線ＢＬ´（電位０）との間に生じる電位差Ｖａｄｊ  ＋Ｖｗｒｉｔｅ  （１．８Ｖ＋３．０Ｖ）により、ドライブ線ＤＬとビット線ＢＬ´との間に接続されているキャパシタＣＰに書込みが行われる。このとき、ドライブ線ＤＬ（電位Ｖａｄｊ  ＋Ｖｗｒｉｔｅ  ＝１．８Ｖ＋３．０Ｖ）とビット線ＢＬ（電位Ｖｗｒｉｔｅ  ＝３．０Ｖ）との電位差はＶａｄｊ  （１．８Ｖ）となり、丁度ヒステリシス特性（図４参照）の中心位置に相当する電位差なので、ドライブ線ＤＬとビット線ＢＬとの間に接続されているキャパシタＣＰに変化は生じない。
【００５８】
以上のことから、ビット線ＢＬに接続されたキャパシタＣＰには電位差Ｖａｄｊ  −Ｖｗｒｉｔｅ  （１．８Ｖ−３．０Ｖ）によって生じる残留分極が、ビット線ＢＬ´に接続されたキャパシタＣＰには電位差Ｖａｄｊ  ＋Ｖｗｒｉｔｅ  （１．８Ｖ＋３．０Ｖ）によって生じる残留分極が生じる。すなわち、上記両キャパシタには、ヒステリシス特性の中心位置に対して正負逆方向の残留分極が生じることになる。
【００５９】
以上の動作が終了した後、ワード線を非選択状態に戻し、センスアンプ５の活性化を解除し、ビット線のプリチャージを開始することにより、書込み動作が終了する。
【００６０】
書込み動作終了後の保持状態においては、ビット線ＢＬ及びＢＬ´の電位はプリチャージ回路４によって０Ｖに保持され、ドライブ線の電位は補正電圧Ｖａｄｊ  に保持される。引き続き書込み又は読出しを行わない場合には、スタンドバイモードに復帰する。すなわち、全てのワード線に対してＭＯＳトランジスタをオン状態にするための電圧を与えて、全てのキャパシタに記憶保持に好適な電位差Ｖａｄｊ  が加わるようにする。
【００６１】
つぎに、Ｉ／Ｏモードにおいて、キャパシタＣＰに記憶されたデジタル情報（論理値０又は１）を読出す方法について説明する。
まず、スタンドバイモードからＩ／Ｏモードに切り替えるため、全てのワード線ＷＬ及びＷＬ´を０ＶにしてＭＯＳトランジスタＴＲをオフ状態にする。
【００６２】
なお、ビット線ＢＬに接続されたキャパシタには負方向の残留分極（ドライブ線ＤＬ側が負でＭＯＳトランジスタ側が正）が、ビット線ＢＬ´に接続されたキャパシタＣＰには正方向の残留分極（ドライブ線ＤＬ側が正でＭＯＳトランジスタ側が負）が、それぞれ保持されているものとする。
【００６３】
ビット線対ＢＬ及びＢＬ´はスタンドバイモード時にプリチャージ回路４によって０Ｖに保持されている。この状態でプリチャージ信号Φｐｒｅ  を解除して、ビット線対ＢＬ及びＢＬ´をフローティング状態にする。続いて、読出すべきメモリセルの位置を示すアドレス情報に対応する特定の列において、ワード線にＭＯＳトランジスＴＲをオン状態にするために必要な電圧を与え、オン状態となったＭＯＳトランジスタを介してビット線とキャパシタとを接続状態にする。このとき、該当しない他の列では、ワード線にＭＯＳトランジスＴＲをオン状態にするための電圧を与えないので、ビット線とキャパシタとは電気的に切り離されたままの状態である。
【００６４】
ドライブ線ＤＬの電位は、スタンドバイモードに引き続いて補正電位Ｖａｄｊ  （１．８Ｖ）に固定されている。この状態では、ドライブ線ＤＬ（電位Ｖａｄｊ  ＝１．８Ｖ）とビット線ＢＬ（電位０）及びビット線ＢＬ´（電位０）との電位差はＶａｄｊ  であり、丁度ヒステリシス特性（図４参照）の中心位置に相当する電位差なので、ドライブ線ＤＬとビット線ＢＬ及びドライブ線ＤＬとビット線ＢＬ´との間に接続されているキャパシタＣＰには変化は生じない。
【００６５】
つぎに、ドライブ線ＤＬにキャパシタＣＰの分極反転に十分な高い電圧Ｖａｄｊ  ＋Ｖｒｅａｄ（ここでは１．８Ｖ＋３．０Ｖ）を与える。このとき、ドライブ線ＤＬとビット線ＢＬ及びドライブ線ＤＬとビット線ＢＬ´との間に接続されているキャパシタは、ともに正方向（ドライブ線ＤＬ側が正でＭＯＳトランジスタ側が負）に分極を生じる。この場合、ドライブ線ＢＬに接続されたキャパシタＣＰは予め負方向に残留分極を有しており、ドライブ線ＢＬ´に接続されたキャパシタＣＰは予め正方向に残留分極を有している。したがって、ドライブ線ＢＬに接続されたキャパシタＣＰの方がドライブ線ＢＬ´に接続されたキャパシタＣＰよりも取り出される電荷量は大きくなる。したがって、フローティング状態にあるビット線ＢＬ及びＢＬ´の電位は共に上昇するが、ビット線ＢＬの電位の方がビット線ＢＬ´の電位よりも高くなる。
【００６６】
この段階で生じたビット線対ＢＬ及びＢＬ´の電位を増幅して安定化するために、このビット線対ＢＬ及びＢＬ´に接続されるセンスアンプを活性化する。このとき、ビット線ＢＬの電位は活性化されたセンスアンプ５によって十分に高い電位Ｖｒｅａｄに固定され、この電位ＶｒｅａｄはＩ／Ｏ接続回路６を通して読出され、読出し動作が終了する。
【００６７】
引き続き書込み又は読出しを行わない場合には、スタンドバイモードに復帰する。すなわち、全てのワード線に対してＭＯＳトランジスタをオン状態にするための電圧を与えて、全てのキャパシタに記憶保持に好適な電位差Ｖａｄｊ  が加わるようにする。
【００６８】
つぎに、図１の記憶装置について、その動作モードに係る第２の例を説明する。ここでは、図１のメモリセル（アクティブセル１ａ及びダミーセル１ｂ）を構成するキャパシタＣＰとしては図２及び図３に示した強誘電体薄膜キャパシタを、転送ゲート用のＭＯＳトランジスタＴＲとしてはエンハンスメント型のものを用いるものとする。
【００６９】
まず、キャパシタＣＰに記憶されたデジタル情報（論理値０又は１）を保持するスタンドバイモードについて説明する。
スタンドバイモードにおいては、（Ａ）ビット線ＢＬ及びＢＬ´をプリチャージ回路４によって０Ｖにチャージした後切り離してフローティング状態にする動作、（Ｂ）ドライブ線ＤＬをドライブ線駆動回路３によって補正電圧Ｖａｄｊ  （１．８Ｖ）にチャージした後切り離してフローティング状態にする動作、（Ｃ）ワード線ＷＬにワード線駆動回路２によってＭＯＳトランジスタをオン状態にするための電圧を与え、選択されたワード線ＷＬに接続されたすべてのＭＯＳトランジスタをオン状態にして、ビット線ＢＬの電位とキャパシタＣＰの一方の電極の電位とを等しくする動作、の３種類の動作を適当な時間間隔及び適当なシーケンスで繰り返すことにより、キャパシタの両電極間の電位差をＶａｄｊ  ±ΔＶに保つようにする。
【００７０】
上記の場合、上記時間間隔やシーケンスは、キャパシタの両電極間の電位差をＶａｄｊ  ±ΔＶに保つことができればどのような方法でもよい。例えば、１０分間に１回の割合でビット線及びドライブ線に対してチャージング及び切り離しを行い、５分間に１回の割合でワード線にＭＯＳトランジスタをオン状態にするための電圧パルスを印加することにより、キャパシタの両電極間の電位差を１．８Ｖ±０．５Ｖに保持することが可能である。
【００７１】
なお、上記の方法以外にも、同時に複数あるいは全部のビット線、ドライブ線、ワード線を選択するようにしてもよいし、また、ビット線とワード線とを同期させて選択するようにしてもよい。
【００７２】
つぎに、書込み及び読出しを行うためのＩ／Ｏモードについて説明する。
本例では、スタンドバイモードにおいてビット線ＢＬ、ドライブ線ＤＬ及びワード線ＷＬがすべて非選択状態になっている期間が存在する。したがって、スタンドバイモードにおいては、ビット線ＢＬ、ドライブ線ＤＬ又はワード線ＷＬを選択動作させている期間を除けば、直接Ｉ／Ｏモードに移行することが可能である。また、Ｉ／Ｏモードにおいては、先に説明した第１の例と同様に、通常のＦＲＡＭと同様の書込み及び読出し動作を行うことができる。
【００７３】
なお、Ｉ／Ｏモード中においても、書込み及び読出し動作の合間に、記憶保持のためのビット線、ドライブ線に対するチャージング動作やワード線に対するＭＯＳトランジスタへのオン電圧印加動作を挟むことが可能である。したがって、このような動作を行うことにより、Ｉ／Ｏモード中にキャパシタに保持された記憶が失われることはない。
【００７４】
【発明の効果】
本発明では、強誘電ヒステリシス特性の中心軸が正方向又は負方向に変位したキャパシタを用いてメモリセルを構成した半導体記憶装置において、メモリセルに対して書込み又は読出しを行なわないときにはキャパシタの両電極間の電位差を０でない一定範囲に保持するので、ヒステリシス特性の中心軸の正方向又は負方向の変位に基づくヒステリシス特性の非対称性を擬似的に補正することができる。したがって、キャパシタの正負両方向の残留分極が安定に保持することができ、メモリセルに記憶された情報を安定して保持することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る回路構成の一例を示した図。
【図２】本発明の実施形態に係る製造工程の一例を示した図。
【図３】本発明の実施形態に係る製造工程の一例を示した図。
【図４】本発明の実施形態に係る強誘電体薄膜のヒステリシス特性を示した図。
【符号の説明】
１ａ…アクティブセル（メモリセル）
１ｂ…ダミーセル（メモリセル）
ＣＰ…キャパシタ
ＴＲ…トランジスタ
【図１】
0003629099.tif 000002
【図２】
0003629099.tif 000003
【図３】
0003629099.tif 000004
【図４】
0003629099.tif 000005