(57)【特許請求の範囲】
【請求項１】
半導体基板上にトンネル酸化膜を介して浮遊ゲートとなる第１のポリシリコン膜を形成し、前記第１のポリシリコン膜を不純物導入により抵抗を下げた後、セル分離のためにストライプ状にエッチングし、さらに前記第１のポリシリコン膜が除去された領域にイオン注入を行って素子分離を行う浮遊ゲート形成工程と、
前記第１のポリシリコン膜上に絶縁膜を介して制御ゲートとなる第２のポリシリコン膜を形成し、前記第２のポリシリコン膜を不純物導入により抵抗を下げて、前記制御ゲートとセレクトゲートとを分離するための絶縁膜を形成した後、前記制御ゲートのパターニングを行って、前記第１のポリシリコン膜、前記第１のポリシリコン上の絶縁膜、前記第２のポリシリコン膜及び前記制御ゲートと前記セレクトゲートとの分離用の絶縁膜をエッチングにより除去する制御ゲート形成工程と、
ドレインラインとなる部分のみを開口したレジストパターンを形成して、イオン注入により前記ドレインの不純物注入を行って前記ドレインラインを形成するドレインライン形成工程と、
前記制御ゲートの側壁に前記セレクトゲートとの絶縁用の絶縁膜を形成した後、前記セレクトゲートの酸化を行うとともに前記ドレイン上では増速酸化させて前記セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成するセレクトゲート酸化工程と、
全面に前記セレクトゲート用の第３のポリシリコンを形成して、不純物導入により前記第３のポリシリコンの抵抗を下げた後、全面にエッチバック処理を施して前記浮遊ゲート及び前記制御ゲートの両側壁に前記第３のポリシリコンからなるサイドウォールを形成するサイドウォール形成工程と、
ソースラインとなる部分のみを開口したレジストパターンを形成して、ソースの不純物の注入を行うソース形成工程と、
ワードライン形成物質を堆積させてワードラインのパターニングを行い、前記第３のポリシリコンのうち前記ワードラインの下の部分のみを残して前記セレクトゲートとした後、前記ソース側の不純物を活性化させるセレクトゲート形成工程と、を順次実行することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記浮遊ゲート形成工程において、素子分離をボロン注入により行うことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記ソース形成工程における前記不純物注入を前記ドレインライン形成工程における前記不純物注入とその注入不純物あるいは注入量を異ならせることを特徴とする請求項１または２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の製造方法に関し、詳細には、３層ポリシリコン構造のソースがゲートから離れたいわゆるソースサイドインジェクション型の半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
従来、ソースサイドインジェクション方式を用いたフラッシュセルとしては、例えば、米国特許５２８０４６６号に記載されたフラッシュＥＰＲＯＭメモリセルがある。このフラッシュセルは、セレクトトランジスタのゲート長（チャネル長）がリソグラフィで決定されるため、ゲート長のばらつきが大きく、また、アライメントマージンを確保する必要があるため、セルサイズを小さくすることができない。また、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ：選択酸化）技術による素子分離を用いているため、フィールドとポリシリコン間などにアライメントマージンを見積もる必要があり、セルサイズを小さくすることができない。
【０００３】
そこで、従来、サイドウォールを用いてサイドインジェクションタイプのオフセット構造を実現する方法として、米国特許４７５４３２０号に記載されたＥＥＰＲＯＭや特開平２−２３６７２号公報に記載された半導体記憶装置等がある。
【０００４】
これらの技術は、浮遊ゲート（フローティングゲート）を形成した後、浮遊ゲート上と浮遊ゲートのソース側側壁に制御ゲートを形成する際、側壁部の制御ゲートを自己整合で形成するものである。また、これらの技術では、制御ゲートとワードラインを同一の材料で形成することとなる。
【０００５】
これらの技術によれば、制御ゲートは、ソース側側壁部のみで基板との間でチャネルを形成するため、メモリトランジスタのチャネル長が実質的に浮遊ゲート長で決まることになり、セル面積が小さくなるとともに、浮遊ゲートと制御ゲート間の容量結合比は、大部分が浮遊ゲート上の制御ゲートと浮遊ゲート間の積層部分で決まるため、パターン形成時のアライメントずれによる容量結合比の変動が生じない。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体記憶装置にあっては、ソース側にのみサイドウォール（側壁）を残すようになっていたため、半導体記憶装置の製造工程が複雑になるとともに、半導体記憶装置の平坦性が悪化し、また、ソースとドレインが同じ構造になって構造が画一化され、要求される半導体記憶装置の機能に応じた構造にすることができないという問題があった。さらに、従来の半導体記憶装置にあっては、制御ゲートとワードラインが同一材料で形成されるため、動作速度を向上させる上で、改良の余地があった。また、従来の半導体記憶装置にあっては、２つのセルで１つのコンタクトが必要であるため、セルサイズを小さくする上で、なお改良の余地があった。
【００１１】
請求項１記載の発明は、浮遊ゲート形成工程、制御ゲート形成工程、ドレインライン形成工程、セレクトゲート酸化工程、サイドウォール形成工程、ソース形成工程及びセレクトゲート形成工程を順次行って、制御ゲートの左右にポリシリコンでサイドウォールを形成するとともに、ソース側のサイドウォールをセレクトゲートとすることにより、このゲート電極ごしにソースの不純物注入を行って、セレクトゲートのゲート長をセルフアラインで決定し、セレクトゲートのバラツキを小さくすることができるとともに、セルサイズを小さくすることのできる半導体記憶装置の製造方法を提供することを目的とし、また、スタックゲートの両側にサイドウォールを形成することにより、ワードラインのカバレッジを良好なものとすることができるとともに、サイドウォールの除去工程を不要として、製造工程が簡単で、スタックゲートに損傷を与えることを防止することのできる半導体記憶装置の製造方法を提供することを目的としている。
【００１２】
さらに、請求項１記載の発明は、セレクトゲート酸化工程において、セレクトゲートの酸化とともにドレイン上を増速酸化させて、セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成することにより、ワードラインとドレインラインとのカップリング容量を小さくして、動作速度を向上させることのできる半導体記憶装置の製造方法を提供することを目的としている。
【００１３】
請求項２記載の発明は、浮遊ゲート形成工程において、素子分離をボロン注入で行うことにより、セルフアラインで分離注入を行って、フィールドとポリシリコンのアライメントマージンを不要とし、セルサイズを小さくすることのできる半導体記憶装置の製造方法を提供することを目的としている。
【００１４】
請求項３記載の発明は、ソース形成工程における不純物注入をドレインライン形成工程における不純物注入とその注入不純物あるいは注入量を異ならせることにより、ドレインの不純物濃度とソースの不純物濃度を異ならせ、ソース及びドレインそれぞれの機能に最適な構造及び不純物濃度を独立に設定して、例えば、セレクトゲートをポリシリコンで、ワードラインを高融点金属ポリサイドで形成し、動作速度を高速化することのできる半導体記憶装置の製造方法を提供することを目的としている。
【００２３】
【課題を解決するための手段】
請求項１記載の発明の半導体記憶装置の製造方法は、半導体基板上にトンネル酸化膜を介して浮遊ゲートとなる第１のポリシリコン膜を形成し、前記第１のポリシリコン膜を不純物導入により抵抗を下げた後、セル分離のためにストライプ状にエッチングし、さらに前記第１のポリシリコン膜が除去された領域にイオン注入を行って素子分離を行う浮遊ゲート形成工程と、
前記第１のポリシリコン膜上に絶縁膜を介して制御ゲートとなる第２のポリシリコン膜を形成し、前記第２のポリシリコン膜を不純物導入により抵抗を下げて、前記制御ゲートとセレクトゲートとを分離するための絶縁膜を形成した後、前記制御ゲートのパターニングを行って、前記第１のポリシリコン膜、前記第１のポリシリコン上の絶縁膜、前記第２のポリシリコン膜及び前記制御ゲートと前記セレクトゲートとの分離用の絶縁膜をエッチングにより除去する制御ゲート形成工程と、
ドレインラインとなる部分のみを開口したレジストパターンを形成して、イオン注入により前記ドレインの不純物注入を行って前記ドレインラインを形成するドレインライン形成工程と、
前記制御ゲートの側壁に前記セレクトゲートとの絶縁用の絶縁膜を形成した後、前記セレクトゲートの酸化を行うとともに前記ドレイン上では増速酸化させて前記セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成するセレクトゲート酸化工程と、
全面に前記セレクトゲート用の第３のポリシリコンを形成して、不純物導入により前記第３のポリシリコンの抵抗を下げた後、全面にエッチバック処理を施して前記浮遊ゲート及び前記制御ゲートの両側壁に前記第３のポリシリコンからなるサイドウォールを形成するサイドウォール形成工程と、
ソースラインとなる部分のみを開口したレジストパターンを形成して、ソースの不純物の注入を行うソース形成工程と、
ワードライン形成物質を堆積させてワードラインのパターニングを行い、前記第３のポリシリコンのうち前記ワードラインの下の部分のみを残して前記セレクトゲートとした後、前記ソース側の不純物を活性化させるセレクトゲート形成工程と、を順次実行することにより、上記目的を達成している。
【００２４】
上記構成によれば、浮遊ゲート形成工程、制御ゲート形成工程、ドレインライン形成工程、サイドウォール形成工程、ソース形成工程及びセレクトゲート形成工程を順次行って、制御ゲートの左右にポリシリコンでサイドウォールを形成するとともに、ソース側のサイドウォールをセレクトゲートとしているので、このゲート電極ごしにソースの不純物注入を行って、セレクトゲートのゲート長をセルフアラインで決定することができ、ゲートのバラツキを小さくすることができるとともに、セルサイズを小さくすることができる。また、スタックゲートの両側にサイドウォールを形成しているので、ワードラインのカバレッジを良好なものとすることができるとともに、サイドウォールの除去工程を不要として、スタックゲートに損傷を与えることを防止しつつ、製造工程を簡単なものとすることができる。
【００２５】
さらに、前記セレクトゲート酸化工程において、前記セレクトゲートの酸化とともに前記ドレイン上を増速酸化させて、前記セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成している。
【００２６】
上記構成によれば、サイドウォール形成工程において、セレクトゲートの酸化によりドレイン上を増速酸化させて、セレクトゲートの酸化膜厚よりもその膜厚を厚く形成しているので、ワードラインとドレインラインとのカップリング容量を小さくすることができ、動作速度を向上させることができる。
【００２７】
また、例えば、請求項２に記載するように、前記浮遊ゲート形成工程において、素子分離をボロン注入により行うものであってもよい。
【００２８】
上記構成によれば、浮遊ゲート形成工程において、素子分離をボロン注入で行うので、セルフアラインで分離注入を行って、フィールドとポリシリコンのアライメントマージンを不要とすることができ、セルサイズを小さくすることができる。
【００２９】
さらに、例えば、請求項３に記載するように、前記ソース形成工程における前記不純物注入を前記ドレインライン形成工程における前記不純物注入とその注入不純物あるいは注入量を異ならせるものであってもよい。
【００３０】
上記構成によれば、ソース形成工程における不純物注入をドレインライン形成工程における不純物注入とその注入不純物あるいは注入量を異ならせているので、ドレインの不純物濃度とソースの不純物濃度を異ならせることができ、ソース及びドレインそれぞれの機能に最適な構造及び不純物濃度を独立に設定して、例えば、セレクトゲートをポリシリコンで、ワードラインを高融点金属ポリサイドで形成し、動作速度を高速化することができる。
【００３１】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。なお、以下に述べる実施の形態は、本発明の好適な実施の形態であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【００３２】
図１〜図６は、本発明の半導体記憶装置の製造方法の一実施の形態を示す図である。
【００３３】
図１から図３は、半導体装置の各製造過程における平面図であり、図４は、図３のＡ−Ａ矢視側面断面図、図５は、図３の図３のＢ−Ｂ矢視側面断面図及び図６は、図５にワードラインを形成した半導体装置の側面断面図である。
【００３４】
本実施の形態においては、まず、浮遊ゲート形成工程を行う。この浮遊ゲート形成工程においては、シリコン基板１（図４〜図６参照）上に、トンネル酸化膜２を形成した後、フローティングゲート（浮遊ゲート）３となる第１のポリシリコン（ＰＳ１）を全面に堆積し、イオン注入やリン堆積等を行って、第１のポリシリコン（ＰＳ１）の抵抗を下げる。その後、図１に示すように、フローティングゲート３を分断するとともにセルの分離領域を開口したレジストパターン４を設け、第１のポリシリコン（ＰＳ１）をストライプ状にエッチングする。このとき、図１のトンネル酸化膜２となる領域に、素子分離のためのボロン（Ｂ＋  ）注入を、１０１２／ｃｍ２  〜１０１４／ｃｍ２  程度、レジスト開口部（ボロン注入領域２）のみに注入する。すなわち、素子分離を、従来のようにＬＯＣＯＳを用いることなく、ボロン注入により行う。
【００３５】
次に、制御ゲート形成工程を行う。この制御ゲート形成工程では、フローティングゲート３とコントロールゲート（制御ゲート）５を絶縁するための絶縁膜であるＯＮＯ膜６を形成した後、コントロールゲート５用の第２のポリシリコン（ＰＳ２）を全面に堆積する。この第２のポリシリコン（ＰＳ２）にイオン注入やリン堆積等を行い、不純物を導入して、抵抗を下げる。さらに、コントロールゲート５とワードライン１６（図６参照）を分離するための絶縁膜、例えば、ＨＴＯ膜８を形成し、コントロールゲート５のパターニングを行う。そして、図２に示すように、レジスト開口部のＨＴＯ膜８、コントロールゲート５となる第２のポリシリコン（ＰＳ２）、ＯＮＯ膜６及びフローティングゲート３となる第１のポリシリコン（ＰＳ１）をエッチングにより除去する。
【００３６】
次に、ドレインライン形成工程を行う。このドレインライン形成工程では、ドレインライン９となる部分のみを開口したレジストパターン１０を設け、イオン注入法によりＡｓ＋  等を注入して、図３及び図５に示すように、ドレインライン９を形成する。このイオン注入は、コントロールゲート５のパターンに沿ってセルフアライン（自己整合）的に行われるので、レジストパターン１０は、アライメントズレを見込んで大きめに開口することができる。また、このとき、Ｐ＋  ＋ＡｓやＡｓ＋  ＋Ａｓ＋  を行い、Ｂ−Ｂ（バンドツウバンド）トンネリングを防止するために、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  Ｓｔｒｕｃｔｕｒｅ  ：低濃度拡散ドレイン構造）構造的あるいはＤＤＤ（Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ  Ｓｔｒｕｃｔｕｒｅ  ：２重拡散ドレイン構造）構造的な構造にしてもよい。
【００３７】
そして、サイドウォール形成工程を行う。サイドウォール形成工程では、コントロールゲート５の側壁にセレクトゲート７との絶縁膜、例えば、ＯＮＯ１１膜を５００〜１５００Å程度デポ・エッチバックにより形成する。その後、セレクトゲート７用のゲート酸化を行うと、図４に示すように、ドレイン９上には、増速酸化により厚い酸化膜９ａが形成される。そして、全面にセレクトゲート７用の第３のポリシリコン（ＰＳ３）を数１０００Å堆積させ、イオン注入やリン堆積等の方法で第３のポリシリコン（ＰＳ３）の抵抗値を下げる。その後、全面にエッチバックを施して、スタックゲート１２の側面に、セレクトゲート７の膜厚分のサイドウォール１３を形成する。
【００３８】
次に、ソース形成工程を行う。ソース形成工程では、図５に示すように、ソースライン１４になる部分のみを開口したレジストパターン１５を設けて、ソース１４の不純物、例えば、Ａｓ＋  の注入を行う。このとき、第３のポリシリコン（ＰＳ３）のサイドウォール１３ごしに打たれるので、セルフアラインでソースゲート１４のチャネル長が決定される。すなわち、第３のポリシリコン（ＰＳ３）のサイドウォール１３部分がセレクトゲート７のゲート電極となり、セレクトゲート７のゲート長Ｌｓｇが決定される。また、このときの不純物の注入は、ソースライン１４のみであるので、ドレイン９とは無関係に濃度を決定することができる。
【００３９】
その後、セレクトゲート形成工程を行う。このセレクトゲート形成工程では、図６に示すように、ワードライン１６となるＷＳｉ等をスパッタあるいは堆積して、ワードライン１６のパターニングを行い、ワードライン１６の下の部分にのみ、第３のポリシリコン（ＰＳ３）を残して、セレクトゲート７を形成する。そして、１つのワードライン１６につながることとなり、また、このとき、スタックゲート１２の両側、すなわち、フローティングゲート３とコントロールゲート５の両側にサイドウォール１３が形成されているので、表面に段差状に堆積されたＷＳｉのステップカバレッジが非常に良好な状態となり、簡単なスパッタ法を用いても、ＷＳｉのカバレッジを十分確保することができる。このとき、シュリンクさせていくと、第３のポリシリコン（ＰＳ３）でスペースを埋め込むことも可能である。その後、ソース１４側の不純物の活性化を行い、ソース１４を、図６のように、形成する。
【００４０】
その後は、通常の製造技術どおり、コンタクトホール形成工程、メタライゼーション（金属電極の形成）工程及びファイナルパッシベーション（保護膜形成）工程等を行って製造を完了する。
【００４１】
このように、本実施の形態によれば、浮遊ゲート形成工程、制御ゲート形成工程、ドレインライン形成工程、サイドウォール形成工程、ソース形成工程及びセレクトゲート形成工程を順次行って、スタックゲート１２、すなわち、コントロールゲート５及びフローティングゲート３の左右に第３のポリシリコン（ＰＳ３）でサイドウォール１３を形成するとともに、ソース１４側のサイドウォール１３をセレクトゲート７としているので、このゲート電極７ごしにソース１４の不純物注入を行って、セレクトゲート７のゲート長Ｌｓｇをセルフアラインで決定することができ、セレクトゲート７のバラツキを小さくすることができるとともに、セルサイズを小さくすることができる。また、スタックゲート１２の両側にサイドウォール１３を形成しているので、ワードライン１６のカバレッジを良好なものとすることができるとともに、サイドウォール１３の除去工程を必要とせず、スタックゲート１２に損傷を与えることを防止することができ、製造工程を簡単なものとすることができる。
【００４２】
また、サイドウォール形成工程において、セレクトゲート７の酸化によりドレイン９上を増速酸化させて、セレクトゲート７の酸化膜厚よりもその膜厚を厚く形成することができるので、ワードライン１６とドレインライン９とのカップリング容量を小さくすることができ、動作速度を向上させることができる。
【００４３】
さらに、浮遊ゲート形成工程において、素子分離をボロン注入により行っているので、セルフアラインで分離注入を行うことができ、フィールドとポリシリコンのアライメントマージンを不要とすることができる。その結果、セルサイズを小さくすることができる。
【００４４】
また、ソース形成工程における不純物注入をドレインライン形成工程と別々に行っているので、これらの工程における不純物注入の注入不純物あるいは注入量を異ならせることができ、ドレイン９の不純物濃度とソース１４の不純物濃度を異ならせることができる。その結果、ソース１４及びドレイン９それぞれの機能に最適な構造及び濃度を独立に設定して、例えば、セレクトゲート７をポリシリコンで、ワードライン１６を高融点金属ポリサイドで形成し、動作速度を高速化することができる。
【００４５】
以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】
請求項１記載の発明の半導体記憶装置の製造方法によれば、浮遊ゲート形成工程、制御ゲート形成工程、ドレインライン形成工程、セレクトゲート酸化工程、サイドウォール形成工程、ソース形成工程及びセレクトゲート形成工程を順次行って、制御ゲートの左右にポリシリコンでサイドウォールを形成するとともに、ソース側のサイドウォールをセレクトゲートとしているので、このゲート電極ごしにソースの不純物注入を行って、セレクトゲートのゲート長をセルフアラインで決定することができ、ゲートのバラツキを小さくすることができるとともに、セルサイズを小さくすることができる。また、スタックゲートの両側にサイドウォールを形成するので、ワードラインのカバレッジを良好なものとすることができるとともに、サイドウォールの除去工程を不要として、スタックゲートに損傷を与えることを防止しつつ、製造工程を簡単なものとすることができる。
【００５１】
さらに、請求項１記載の発明の半導体記憶装置の製造方法によれば、セレクトゲート酸化工程において、セレクトゲートの酸化とともにドレイン上を増速酸化させて、セレクトゲートの酸化膜厚よりも酸化膜の膜厚を厚く形成しているので、ワードラインとドレインラインとのカップリング容量を小さくすることができ、動作速度を向上させることができる。
【００５２】
請求項２記載の発明の半導体記憶装置の製造方法によれば、浮遊ゲート形成工程において、素子分離をボロン注入で行うので、セルフアラインで分離注入を行って、フィールドとポリシリコンのアライメントマージンを不要とすることができ、セルサイズを小さくすることができる。
【００５３】
請求項３記載の発明の半導体記憶装置の製造方法によれば、ソース形成工程における不純物注入をドレインライン形成工程における不純物注入とその注入不純物あるいは注入量を異ならせているので、ドレインの不純物濃度とソースの不純物濃度を異ならせることができ、ソース及びドレインそれぞれの機能に最適な構造及び不純物濃度を独立に設定して、例えば、セレクトゲートをポリシリコンで、ワードラインを高融点金属ポリサイドで形成し、動作速度を高速化することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の製造方法の一の実施の形態を適用したＥＥＰＲＯＭの製造過程における平面図。
【図２】図２の次の製造過程における平面図。
【図３】図３の次の製造過程における平面図。
【図４】図３のＡ−Ａ矢視側面断面図。
【図５】図３のＢ−Ｂ矢視側面断面図。
【図６】図５にワードラインを形成したＥＥＰＲＯＭの側面断面図。
【符号の説明】
１  シリコン基板
２  トンネル酸化膜
３  フローティングゲート
４  レジストパターン
５  コントロールゲート
６  ＯＮＯ膜
７  セレクトゲート
８  ＨＴＯ膜
９  ドレインライン
１０  レジストパターン
１１  ＯＮＯ膜
１２  スタックゲート
１３  サイドウォール
１４  ソース
１５  レジストパターン
１６  ワードライン
【図１】
0003611403.tif 000002
【図２】
0003611403.tif 000003
【図３】
0003611403.tif 000004
【図４】
0003611403.tif 000005
【図５】
0003611403.tif 000006
【図６】
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