(57)【特許請求の範囲】
【請求項１】
集積回路内に光検出器のアレイを製造する方法であって、
基板（２）に光検出器(23-25)の集合を設けるステップと、
シリコンからなる少なくとも１つの層（17）を前記光検出器(23-25)の集合の上に堆積するステップ（42）と、
前記シリコンからなる少なくとも１つの層（17）の上に透過性導体からなる層（18）を堆積するステップ(43)と、
前記透過性導体からなる層(18)にパターンを形成するステップ（44）と、
前記透過性導体からなる層(18)のパターンにしたがって、前記透過性導体からなる層(18)の一部をエッチングによって除去し、該透過性導体からなる層(18)をマスクとして、前記シリコンからなる少なくとも１つの層（17）の一部をエッチングによって除去するステップ（45）と、
前記透過性導体からなる層(18)の上に光学的に非透過性の金属層(21)を堆積するステップ(47)と、
前記金属層にパターンを形成するステップ（48）と、
次いで、前記金属層をエッチングするステップ（49）
を含み、
前記金属層をエッチングするステップ（49）により画定された金属層は、前記透過性導体からなる層(18)の上面の周辺部に堆積され、前記光検出器の集合の周辺部分の所定の領域を覆い、かつ、前記透過性導体からなる層(18) の側部及び前記シリコンからなる少なくとも１つの層(17)の側部を少なくとも部分的に覆って延在すると共に、前記集積回路内の所定の位置に相互接続電極(6)として接触するように前記基板(２)上に延在して堆積され、ここで、前記所定の領域にある光検出器(25)は暗電流を測定するために使用され、
前記画定された金属層は、さらに、接地またはバイアス電位に接続され、これによって、前記透過性導体からなる層(18)とともに光電流の帰還路を形成することからなる、方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路内に構成された光検出器のアレイに関し、とりわけ相互接続電極にもなりうる光検出器アレイの金属光障壁に関する。
【０００２】
【従来の技術】
デジタルイメージング装置は、集積回路（IC）内に構成された光検出器のアレイを用いる場合が多い。例えば、デジタルカメラは、PINダイオード（PおよびNはシリコンに対して通常の正負のイオンドーパントが存在することを示し、Iは真性（ドーピングされていない）シリコンの介在層を表す）のアレイを有するICを用いることができる。他の種類の光検出器のアレイも可能であり、文書用スキャナまたは他の種類のファクシミリ装置（例えば、「業務用コピー機）などもイメージング装置である。いずれにしても、光に最も近く露出する光検出器アレイ構造の一部分（すなわちイメージが投影（focus）または記録される光表面）は、アレイ中の各光検出器に電気的に共通しており、光電流帰還として機能し、電気的に接地されるか、またはおそらく何らかのバイアス電位に電気的に接続される必要がある場合が多い。アレイ中の全光検出器への共通接続は、ITO（インジウムスズ酸化物）など、光学的に透明である導電層を用いて光検出器アレイの光表面を被覆することによって実現される。被覆された光表面の下は半導体材料中の区別される構造であり、画素レベルで個々の光センサーとして機能し、それぞれがソースフォロワなどのバッファ機構によって何らかの形態の測定回路に接続されている。
【０００３】
各個別ピクセルセンサーと関連した信号レベルは、センサーに到達する光量のみの関数であることが理想である。しかし、実際問題としてこのような場合はなく、追加の「暗電流」が存在し、その存在が考慮されなければ、結果として生じるイメージの画質を劣化させてしまう。暗電流を捕らえる際の第１のステップは、それを測定することである。ただし、各個別ピクセルに対して暗電流を実際に測定することは無理な場合が多い。例えば、その測定には様々な理由で望ましくない実際の光シャッタ機構が必要となる。好都合にも、ある光センサー（例えば周辺装置のまわり）がアレイの一部として製造されているが全く露光しないというすばらしい中間物が存在する。これらのセンサーの暗電流は測定され、平均化されて、アレイのバランスのために暗電流の尺度として使用される。タングステン（W)などの光障壁は、この目的のために使用されることが可能である。
【０００４】
上述のような種類のアレイに適する従来の製造技術の１つは、以下のステップを含む。
（ａ）水素添加アモルファスシリコン（a-Si:H)のP層を、固有水素添加アモルファスシリコンの下部層上に堆積する。
（ｂ）水素添加アモルファスシリコンのP層および下部固有層をパターン形成する。
（ｃ）導電ITO層を堆積してパターン形成する。
（ｄ）光障壁として機能するW層を堆積してパターン形成する。
【０００５】
IC製造において、上記のステップを実行するためには、３回のマスキング工程が必要である。各マスキング工程によって製造時の時間と費用が浪費され、さらに各マスキング工程によって様々な故障メカニズムの原因となりうるさらなる複雑性がもたらされる。
【０００６】
【発明が解決しようとする課題】
したがって、必要なマスキング工程の数が削減されることは望ましい。さらに、ITO層が接地またはバイアス電位に接続される必要があることも忘れてはならない。そして、マスキング工程の増加、及び／又は歩留まりの低下という点で不利益を被ることなくITO層を接地またはバイアス電位に接続するための方法がさらに望まれる。
【０００７】
【問題を解決するための手段】
必要とされるマスキング工程の数は、上記のステップを収集し下記のように再構成することによって削減できる。
（A)水素添加アモルファスシリコン（a-Si:H）のP層を固有水素添加アモルファスシリコンの下部層上に堆積し、P層の上部に導電ITO層を堆積する。
（B)ステップ（A)で堆積された全３層をパターン形成する。
（C)光障壁として機能するW層を堆積してパターン形成する。
【０００８】
上記（A)〜（C)のステップは、２回のマスキング工程のみを必要とする。さらに、W層は、ITOを接地またはバイアスに接続するために使用可能である。
【０００９】
【発明の実施の形態】
図１を参照すると、図１は集積回路上に構成された光センサーのアレイの断面の簡略図１を示す。特に、集積回路の基部２は、一般に、ICの一部分となり得る任意の他の種類の回路を示し、光センサーのアレイを組み立てる場所としても機能する。同図は一次元の２つの光センサーのみを示す。しかしながら、一次元は可能であるが（例えばコンタクトイメージセンサー風に）、より典型的な場合は、N×NまたはM×Nの光センサーからなる二次元のアレイが存在することは理解されるであろう（ただしMおよびNは、例えば数百から千の範囲のやや大きめとなっている）。
【００１０】
まず第１に、当然のことながらある種の感光性の半導体である光センサーのアレイを、基本画素アレイとして始める。好適な一実施形態において、この光センサーはPINダイオードであり、基本画素はカソード金属７，１１の領域の堆積物である。PNダイオードおよびフォトトランジスタなどの他の光センサーも使用可能であるが、その場合、異なったアレイで開始される。適切なカソード金属は、窒化チタン、タングステン、チタンタングステン、特にタングステンである。カソード金属のこれらの堆積物（７、１１）は、所望の画素のサイズに関して相互接続金属（X Metal）の同等の出現物（１３、１４）上に形成されるか、またはそれらは（７、１１）、単純にカソード金属の広がりを相互接続する端子の端部とすることができる。前者の場合、典型的には一般に画素の数が大きく、かつ画素が二次元で形成される際、相互接続するトレースの複数の面を必要とする設けられているトレースのルーティングが生じ、一方後者の場合、画素の数が小さく、または一次元で構成される場合には十分である。このＩＣ製造の態様はよく理解されており、相互接続金属はカソード金属と同じであってもなくてもよいことが理解されるであろう。
【００１１】
次に、カソード金属堆積物７および１１は、好適実施形態において、N型水素添加アモルファスシリコン（a-Si:H)であるドーピングされたシリコン層を受ける。そのようなN層は２つの代替スタイルが可能である。層１０は、単純に、カソード金属の下部層１１の「上部」（同一領域）にあり、層９は露出側端部とともにその上部を被覆することによって下方層７を囲む。いずれの方法も選択可能である。N層９および１０は、カソード金属からなるそれぞれの堆積物７および１１と関連して、所望のPINダイオードのカソード部８を含む。このカソード部８の製造も、周知である。
【００１２】
カソード部８は、固有シリコンからなるI層２０によって被覆される。I層２０上には、a-Si:HからなるP層１７が堆積される。P層１７は光センサーのアレイ中のPINダイオードのアノードを形成する。これらのステップについても周知である。
【００１３】
インジウムスズ酸化物（ITO)などの透過性導体からなる層１８は、P層１７上に堆積される。その目的は、入射光が下方のダイオードに透過可能としながら、P層１７の横方向におけるアノード間の抵抗を効果的にシャントして各ダイオードのアノードを、低い抵抗路を介して共通領域に接続するためである。この全アノードの共通接続部は光電流帰還路の一部分であり、典型的に接地に接続されるか、またはバイアス電源に接続されることもある。関係する１つの問題は、ITOからなる透過性導体層１８をどのようにそのような接地またはバイアス電源に接続するかである。
【００１４】
一方、タングステン（W)からなる層２１に言及する。タングステン（W)からなる層２１の一部分は、光センサーのアレイの周辺部分の周辺に堆積される。その周辺部分（すなわち実際にはアレイの端部上）に最も近いPINダイオードが、ITOからなる層１８上に堆積されたW層２１の一部分である金属光障壁の範囲５によって画定された境界領域中にあるものとする。これによって、入射光４は、光センサー（そのカソードが１０であるもの）に到達しなくなる。W層２１の範囲５によって画定された境界領域中のセンサーは、上述のように暗電流を測定するために使用される。完全を期して、範囲５の端部１９は暗電流測定の境界領域を画定するだけでなく、入射光３が実際のイメージを形成するために使用可能なそのアレイ中の光センサー（例えばそのカソードが９のもの）に到達する（光障壁中の）光開口部（アパーチャ）の周辺部分にもなる。
【００１５】
さて、どのようにしてITO（または他の透過性導体）からなる層１８がIC上の所望の部分に電気的に接続されるのかという問題を考察する。Ｗ層２１（または単なる光障壁）は、相互接続電極６として機能可能である。図１に示すように、W層２１は光センサーのアレイの盛り上がった部分の側部の直下、及びICの基部２上に堆積され、所望のトレース（１２/１５または１６）と電気的接触または相互接続を行なう。１２/１５と１６の両方を示す。所与の実現において使用される際のそれらの選択は、周囲の環境に依存する。なお、相互接続電極６は単純にトレースまで狭くされ、１２/１５または１６などの層間接続を用いずに所定の場所へルーティングされることも企図できる。最後に、光センサーのアレイが基板材料中の凹み中に組み立てられて、W層２１が完成すると、出るために上昇（図示のように「下降」ではなく）するか、または単純にまっすぐ横切るかという、交互の状態が発生する。
【００１６】
図２を参照すると、図２は図１の原理の適用の結果である回路を図示する、簡易化されるとともに非現実的に様式化された略図である。ICのシリコン中の構造を指す参照番号の大部分は、図１の同等物と同じである。PINダイオード２３〜２５およびそららの関連カソードまたは相互接続金属は、矩形のボックスで図示されており、点線のダイオードの記号は概略的に示されている。各ダイオード２３〜２５は、それぞれの導体２６〜２８によって、それぞれの測定回路３０〜３２に接続される。各測定回路（例えば、アナログ−デジタル変換器）は、どこかの適切な場所に送られる対応結果３３〜３５を生成する（本発明の範囲外）。典型的に、各測定回路は、照射された光検出器中で光電流を発生させるために電位emf（起電力）を生成するバイアス回路３７に接続される（３６）。このバイアス回路は、典型的に接地されるタングステン相互接続電極６に接続される（３８，１５，１６）。
【００１７】
図３を参照すると、図３は、本発明の実行と関連する処理方法を説明する簡略部分処理フローチャート３９を示す。この部分フローチャート３９は図１に記載のもののような構造を従来よりも少ない数のマスキング工程でどのようにして製造するかに関する。なお、ここでは、ICを組み立てるために必要な処理順序全体の一部分のみを扱っているが、これは、簡潔にするために、また本発明の方法の実現の範囲外となり、本発明の方法を実行する最良の形態に関係しないためICなどの実際の製造に必要な前後のステップの両方を削除したためである。
【００１８】
特に、ステップ４０はカソード（８）を作成することである。カソード作成後、ステップ４１において、I層（２０）が堆積され、その後、ステップ４２において、P層（１７）が堆積される。次のステップ４３において、透過性導体（ITOからなる層１８）が堆積される。その後、ステップ４４に関連する第１のマスキング工程が行なわれ、ITO層１８がパターン形成される。従来の方法においては、P層（１７）の早い段階でのパターン形成のステップが行われていたが、部分フローチャート３９において、かかるステップは存在しないことに留意すべきである。
【００１９】
ステップ４５において、ITO，P，I材料からなる組合せ層をエッチングする。上部において、ITO層は最初にエッチングされ、それによって他の層をエッチングする際の永久固定マスクとして機能可能となる。この組合せ層のエッチングに必要とされるエッチング液は同一でも、異なっていてもよく、他のプロセスパラメータに依存する。いずれにしても、ITO、PおよびI層がエッチングされると、ステップ４６において、残りのITOからフォトレジストが除去される。
【００２０】
残りのステップ４７〜５０において、Wからなる層２１の堆積およびエッチングが行なわれる。ステップ４７において、W層２１の堆積が行なわれる。なお、このステップ（４７）は、相互接続電極６（図１）も形成するW材料の堆積を含むことが可能である。ステップ４８において、「問題を解決するための手段」で述べた第２のマスキング工程が行なわれ、W層のパターン形成が行なわれる。ステップ４９において、Wのエッチングが行なわれ（光障壁の形成を含むことも可能）、ステップ５０においてフォトレジストが除去される。このように、従来必要とされたものよりも１つ少ないマスキング工程を使用して、図１に図示するような、さらに光障壁にもなり得るWからなる相互接続電極を有するIC構造が作成された。
【００２１】
【発明の効果】
本発明により、従来必要であった３回のマスキング工程が２回だけとなる。また、Ｗ層がITOを接地またはバイアスに接続するために使用可能となる。
【図面の簡単な説明】
【図１】本発明の原理に従う集積回路上に構成された光センサーのアレイの概略断面図である。
【図２】図１の原理の適用の結果としてできた回路を図示する、簡易化されるとともに非現実的に様式化された略図である。
【図３】図１に関連した方法を説明する簡易フローチャートである。
【符号の説明】
１  光検出器のアレイ
２  基部
３，４  入射光
６  相互接続電極
７、１１  カソード金属
８  カソード部
９、１０  N層
１２/１５、１６  トレース
１７  P層
１８  ITO層
１９  端部
２０  Ｉ層
２１  タングステン層
２３〜２５  PINダイオード
２６〜２８  導体
３０〜３２  測定回路
３７  バイアス回路
【図１】
0003694655.tif 000002
【図２】
0003694655.tif 000003
【図３】
0003694655.tif 000004