(57)【特許請求の範囲】
【請求項１】
Ｐ型導電性のシリコン基板に高速アクセスＥＰＲＯＭアレイを製造するための方法であって、この方法が、
シリコン基板上に第１の絶縁材料層を形成し、
前記第１の絶縁材料層上に第１の導電材料層を形成し、
前記第１の導電材料層上に第２の絶縁材料層を形成し、
前記第２の絶縁材料及びその下方の第１の導電材料からなる層の選択部分をエッチングして、前記第２の絶縁材料及びその下方の第１の導電材料からなる複数の離間した並列ストリップを形成し、
前記第２の絶縁材料及びその下方の第１の導電材料からなる前記並列ストリップ間の前記シリコン基板領域中にＮ型ドーパントを注入して、離間した既埋設Ｎ+ビットラインを形成し、既埋設Ｎ+ビットラインの交互配置により既埋設Ｎ+ソースラインと交互配置されたドレーンラインを形成し、前記ＥＰＲＯＭアレイが複数のセグメントに細分化されるように、前記ドレーンラインの各々が、前記ドレーンラインを共有する複数のＥＰＲＯＭセルに関して電気的接点を１つずつ有し、前記ソースラインは無接触状態であり、
第２の導電材料からなる複数の離間した並列ワードラインを形成し、そのワードラインは、前記第２の絶縁材料及びその下方の第１の導電材料からなる前記ストリップに直交して形成され、前記第２の導電材料が前記第２の絶縁材料により前記第１の導電材料から分離されて、前記第１及び第２の導電材料の交差により前記アレイの交差点ＥＰＲＯＭセルの位置が規定され、
前記アレイの各セグメントに第２の導電材料からなる離間した第１及び第２の並列選択ラインを形成し、その選択ラインが、前記第２の絶縁材料及びその下方の第１の導電材料からなる前記ストリップに直交して形成され、前記第２の導電材料が前記第２の絶縁材料により前記第１の導電材料から分離されて、前記第１及び第２の選択ラインと前記第１の導電材料との交差により第１及び第２の選択トランジスタの位置が規定され、これにより各々の既埋設Ｎ+ソースラインを、その隣接するドレーンラインの内の１つに、前記第１の選択ラインにより与えられるゲートを有する前記第１の選択トランジスタを介して電気的に接続可能とし、及び他の隣接するドレーンラインに、前記第２の選択ラインにより与えられるゲートを有する第２の選択トランジスタを介して電気的に接続可能とし、
前記アレイの各セグメント中に第１及び第２のセグメント選択ラインを形成し、そのセグメント選択ラインが、各ドレーンラインに関するセグメント選択トランジスタのゲートを規定する、というステップより成ることを特徴とする、高速アクセスＥＰＲＯＭアレイの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＥＰＲＯＭデバイスに関し、特に、読み出しアクセス速度の向上を提供するためにセグメント選択ラインを組み込んだ交互配置型(alternate)金属仮想接地（ＡＭＧ）ＥＰＲＯＭアレイに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
「ＥＰＲＯＭ仮想接地アレイ」に関するBoaz Eitanの米国特許出願第539,657号（1990年6月13日出願）には「無接点」ＥＰＲＯＭセルアレイ及びその関連プロセスフローが開示されている。そのEitanの無接点概念により、積極的な(aggressive)製造技術及び設計規範を用いることなく高記録密度のＥＰＲＯＭを製造することが可能となる。このため、Eitanの無接点概念は魅力的なものである。
【０００３】
Eitanによる開示の基本的思想は、「交差点」ＥＰＲＯＭセル、即ち仮想接地アレイ内で互いに直交するフローティングゲートPoly1及びワードラインPoly2により規定されるセルを用いることにある。ドレーンのオン、即ち既選択セルと同一のビットライン上の非選択セルからの電子漏洩を防止するために、２ドレーンビットライン毎に金属がシリコンに接触し、またアクセストランジスタのみを介して無接触ソースビットラインがＶSSに接続される。更に、Eitanのアーキテクチャでは、各ビットラインは64セル毎に１回接触し、同一ビットライン上にある64セルのブロックの各々が１セグメントを構成する。従って、特定のセルをプログラムする場合には、64セルのセグメント１つのみに働きかけ、その他のセグメントが「オフ」になる必要がある。従って、それらの非選択セグメント中のセルは漏洩による影響を受けにくいものである。
【０００４】
しかし、Eitanのプロセスフローにはいくつかの欠点が付随する。まず、フローティングゲート層Poly1上に５層プロセスが必要となり、即ち酸化膜／窒化膜／酸化膜／poly cap／窒化膜とする必要がある。Poly1及びその上に積層された５つの層は、２回規定され、即ち、Poly1のマスクステップで１回、Poly1のアイランドマスクステップで１回規定される。上記の２回のエッチングステップは、それぞれ、ＥＰＲＯＭセルの長さ及び幅を規定するので、極めて重要なものである。それらのステップで更に多くの層のエッチングを行うという要求は、それらの限界寸法の制御に困難を生じさせるものとなる。また、５つの層の内の何れか１つを除去できなかった場合には、Poly1がフィールド酸化膜の縁部に沿ってけた状になる(stringer)危険性が生じる。それらの縁部は、アクセストランジスタの近傍に位置するものである。
【０００５】
更に、EitanのアレイのワードラインPoly2は、フローティングゲートPoly1にセルフアラインされないので、隣接するビットライン間での漏洩の発生を防止するために、特殊な「アレイフィールドイオン注入」が必要になる。この漏洩は、Poly2がPoly1に対してミスアラインされた際に発生する。Poly2は、シリコンの一部を制御し、また隣接するビットライン間での寄生Poly2トランジスタの発生に通ずるものである。このため、寄生Poly2トランジスタがオンになるのを防止するために高しきい値電圧が必要になる、ということがある。これは、アレイボロンフィールドイオン注入を用いて達成される。
【０００６】
そのボロンフィールドイオン注入に加え、Eitanのプロセスは、フィールドしきい値を充分高い電圧に変位させるために「絶縁酸化膜」も必要とする。このフィールドイオン注入は、ボロンがセルのチャネル中へと側方へ拡散することに通じ、チャネル幅減少、ビットラインの高負荷(loading)、及びビットライン／基板の破壊電圧の低下に通じるものである。
【０００７】
更に、Eitanのプロセスでは、Poly2のエッチングが極めて重要である。このPoly2のエッチングは、poly cap上で終端する。結合比を維持するために、poly capの呼び厚さ以内でエッチングを止める必要がある。これは、薄いpoly cap層に関するオーバーエッチングの許容範囲という点から考えると非常に困難なことである。絶縁酸化膜の厚さに依存して、Poly2に対するPoly1のミスアライメントは、ワードラインの寄生容量に影響を与えることになる。
【０００８】
更に、ワードラインPoly2の蒸着前に上部の窒化膜を除去することにより、フローティングゲートPoly1のまわり中の酸化膜の品質に影響を与える可能性がある。これは、プログラム妨害及びデータ記憶に影響を与え得るものである。
【０００９】
本出願人に譲渡された米国特許出願第07/830,938号（1992年2月4日 : Albert Bergemont が出願）「ALTERNATE METAL/SOURCE VIRTUAL GROUND FLASH EPROM CELL ARRAY」には、新規の無接点フラッシュＥＰＲＯＭアレイのアーキテクチャが開示されている。このアーキテクチャにより、従来のフラッシュＥＰＲＯＭのプログラム及び消去の単純さを維持したまま、セルサイズの縮小及びスケール設定(scalability)の容易化が可能となる。
【００１０】
Bergemontの無接点フラッシュＥＰＲＯＭアレイは、Ｐ型シリコン基板中に形成された交差点セルを採用している。このアレイは、Ｐ型シリコン基板上に形成されたゲート酸化膜層から成るものである。酸化膜／窒化膜／酸化膜（ONO）とその下方に位置する第１の多結晶シリコン（Poly1）とからなる並列ストリップがゲート酸化膜上に形成され、そのPoly1によって前記アレイのセルに関するフローティングゲートが提供される。既埋設Ｎ+ビットラインは、ストリップONO／Poly1間で基板中に形成されている。交互配置された既埋設Ｎ+ビットラインは、それに注入された別のＮ型ドーパントを有している。これにより、既埋設Ｎ＋ドレーンラインと交互配置された漸変(graded)ソースラインが形成される。この漸変ソースビットラインは、セグメント化様式で金属により接触され、即ち、ＥＰＲＯＭアレイの所与のカラムにおける32または64セル毎に１つのソース接点のみが存在する。中間の既埋設Ｎ+ドレーンラインには接点は存在しない。アレイのワードラインPoly2は、ストリップONO/Poly1と直交して形成され、ONOによりワードラインがフローティングゲートPoly1から分離されて「交差点」セルが規定されるようになっている。各々の既埋設Ｎ+ドレーンラインは、その隣接する漸変ソースラインのうちの１つに第１の選択トランジスタを介して電気的に接続可能であり、また第２の選択トランジスタを介して他の隣接する漸変ソースラインに電気的に接続可能である。ここで、前記第１の選択トランジスタは第１の選択ラインPoly2により与えられるゲートを有し、前記第２の選択トランジスタは第２の選択ラインPoly2により与えられるゲートを有している。また、前記第１及び第２の選択トランジスタは、選択ラインPoly2とＮ+ビットラインとの交差により規定される交差点フラッシュＥＰＲＯＭセルである。
【００１１】
Bergemontのアレイにおける選択されたセルは、セルのワードラインをプログラム電圧に維持することによりプログラムが行われる。第１の隣接する漸変ソースラインを高電圧に維持する一方、第２の隣接する漸変ソースラインを低電圧に維持する。次いで、第１の選択ラインに高レベル電圧を印加する一方、第２の選択ラインを低レベル電圧に保持して、中間の無接触ドレーンビットライン上に高電圧をプルアップする。このため、選択されたセルの既埋設Ｎ+ドレーンラインからそのフローティングゲートへと電子が通過する。
【００１２】
Bergemontのアレイは、各漸変ソースラインに消去電圧を印加すると共に第１の選択ライン及び第２の選択ラインを低電圧レベルに維持することにより、消去が行われる。従って、アレイ中のプログラムされた各フラッシュＥＰＲＯＭ毎に、そのセルのフローティングゲートから漸変ソースへ電子がトンネリングする。
【００１３】
「SEGMENT-ERASABLE FLASH EPROM」に関する本出願人に譲渡された米国特許出願第07/892,259号(上記Albert Bergemontの出願)は、「読み出し・消去動作中のアレイのセグメントの絶縁」に関するBergemontの米国特許出願第07/830,938号に開示のフラッシュＥＰＲＯＭアレイにセグメント選択ラインを追加したものである。その結果として、読み出し動作中のビットラインの静電容量が減少して、読み出しアクセスが速くなる。また、これにより、フラッシュＥＰＲＯＭアレイ中の真のセグメントの消去が可能となる。
【００１４】
【課題を解決するための手段】
本発明の好適実施例により、Ｐ型の導電性を有するシリコン基板中に形成された交互配置型金属仮想接地（ＡＭＧ）ＥＰＲＯＭアレイが提供される。このＥＰＲＯＭアレイは、シリコン基板上に形成されたゲート酸化膜層から成る。ゲート酸化膜上には第１の多結晶シリコン層が形成される。第１の多結晶シリコン層上には酸化膜／窒化膜／酸化膜(ONO)の複合体が形成される。そのONO及びその下方に位置するPoly1により並列ストリップが規定され、Poly1によりアレイ中のセルのフローティングゲートが提供される。ストリップONO/Poly1間のシリコン基板中に注入されたＮ型ドーパントにより、既埋設Ｎ+ビットラインが規定される。既埋設Ｎ+ビットラインの交互配置により、中間の既埋設Ｎ+ソースビットラインに隣接するＮ+ドレーンラインが規定される。各ドレーンラインは、その特定のドレーンラインを共有する複数のＥＰＲＯＭセル毎に１回ずつ接触され、これによりＥＰＲＯＭアレイが複数のセグメントに細分される。中間のドレーンビットラインは無接触である。ワードラインPoly2は、ストリップONO/Poly1に直交して形成され、ワードラインPoly2とストリップPoly1との交差により交差点ＥＰＲＯＭセルの位置が規定されるようになっている。アレイの各セグメントには、第１及び第２の選択ラインPoly2が含まれ、そのPoly1との交差により、第１及び第２の選択トランジスタが規定されて、各々の既埋設Ｎ+ソースラインが、その隣接するドレーンラインのうちの１つに前記第１の選択トランジスタを介して電気的に接続可能となり、及び、他の隣接するドレーンラインに前記第２の選択トランジスタを介して電気的に接続可能となるようになっている。最終的には、及び本発明によれば、アレイ中の各セグメントは、第１及び第２のセグメント選択ラインを含む。これらのセグメント選択ラインにより、セグメント中の各ドレーンラインの対向端部に配置されたセグメント選択トランジスタのゲートが規定される。前記セグメント選択トランジスタは、アレイ中の特定のセグメントを読み出し動作用に指定するのに用いられる。その結果として、読み出し動作中のビットラインの静電容量が減少して、読み出しアクセスが速くなる。
【００１５】
以下の詳細な説明及び本発明の原理を用いた以下に例示の実施例の図面を参照することにより、本発明の特徴及び利点が一層良好に理解されることであろう。
【００１６】
【実施例】
本発明の概念による交互配置型金属仮想接地（ＡＭＧ）ＥＰＲＯＭセルアレイの製造に関するプロセス方法論を以下で説明する。このアレイは、内部アクセストランジスタを備えた交差点セルを用いたものである。
【００１７】
図１ないし図６は、本発明によるＥＰＲＯＭアレイを製造するためのプロセスフローにおけるステップを順次示すものである。図１ないし図４の各々には、前記プロセスフローの各ステージにおけるアレイ構造の一部の平面図、及びそれに対応する前記構造の３つの断面図が示されている。即ち、それらの断面図は、(1)ＥＰＲＯＭセルアレイ中のワードライン方向（Ａ／Ａで示す）と、(2)選択トランジスタ領域中のワードライン方向（Ｂ／Ｂで示す）と、(3)選択トランジスタ領域中のワードラインに直交するPoly1方向（Ｃ／Ｃで示す）とで示されている。更に、図２ないし図４は、Ｎ+ドレーン方向における構造体の断面図を含み、セグメント選択トランジスタ領域（Ｄ／Ｄで示す）を示している。図５及び図６は、そのセグメント選択トランジスタ領域の詳細を示す断面図である。
【００１８】
ここで図１を参照する。本プロセスフローは、この種のプロセスに一般に用いられる従来のステップで始まり、次いでＰ型シリコン基板102上への100Åのゲート酸化膜100の形成が行われる。次いで、多結晶シリコン層(Poly1)104が、約1500Åの厚さまで蒸着され、低イオン注入エネルギーにおいて１回の２〜５×1015のリンでドープされる。
【００１９】
次に、図１で示すように、酸化膜／窒化膜／酸化膜(ONO)からなる複合誘電層106がPoly1上に形成される。このONO層の成長後、フォトレジストマスク108を用いてそのONO層上にストリップが規定される。ONO層106及びその下方のPoly1層104が次いでプラズマエッチングされて、ONO/Poly1からなる並列ストリップ110が形成される。
【００２０】
ここで図２を参照する。Poly1のフォトレジストマスク108を除去した後、Poly1ストリップ110間に薄いエッジ酸化膜を成長させて、ビットラインのイオン注入から基板のセグメント選択領域を保護するようにビットラインマスクを規定する。次いで、アレイ中のPoly1ラインをセルフアライン式ヒ素イオン注入に用いて、アレイ中にＮ+ビットラインを規定する。交互配置された既埋設Ｎ+ビットラインにより、既埋設Ｎ+ソースラインに隣接するドレーンラインが規定される。そのＮ+ドレーンラインの各々は、セグメント化様式で金属に接触し、即ち、例えばアレイの所与のカラムにおいて、32または64セル毎に１回接触する。中間のソースビットラインは無接触である。
【００２１】
次に、「特異な(differential)」酸化膜をＮ+ビットライン領域上に成長させて、後続のONO及び／又はPolyのプラズマエッチングステップにおいて実質的な許容範囲を提供する。例えば、特異な酸化膜を形成せずにPolyのプラズマエッチングを行った場合、そのPolyのプラズマエッチングステップは、露出したＮ+ビットライン領域中のシリコンの「トレンチング(trenching)」に通じ得るものとなる。このため、本ステップは、ONOエッチング中の等価酸化膜損失(equivalent oxide loss)に貢献するもので、このため、特異酸化(differential oxidation)と呼ばれている。
【００２２】
次に、図３に示すような「保護アレイ」と呼ばれるマスクステップを行って、残留フローティングゲート酸化膜(Poly1マスクは透明なフィールドマスクである）とセグメント選択領域中の特異な酸化膜とをアレイからエッチングにより除去する。次に、周辺部の残留フローティングゲート酸化膜及びセグメント選択ライン領域中の特異な酸化膜を、希釈フッ化水素を用いた化学溶液(wet chemistry)中でエッチングにより除去する。次いでフォトレジストが除去される。
【００２３】
ここで図４を参照する。本プロセスの次なるステップには、周辺部のゲートチャネル領域及びセグメント選択トランジスタ領域におけるあらゆる部分に200Åのゲート酸化膜を成長させることが含まれる。次いで、しきい値電圧マスク（Ｖtpマスク）が規定され、Ｐ型チャネル領域がボロンイオン注入されて、所望のしきい値電圧が提供される。
【００２４】
Ｖtpマスクフォトレジストの除去後、2000Åの第２の多結晶シリコン(Poly2)層を蒸着してリンでドープする。次いで、2500Åのタングステンケイ化膜層が蒸着されてPoly2マスクが規定される。このPoly2マスクは、複数の機能を有しており、即ち、周辺部のトランジスタのゲートを規定し、ＥＰＲＯＭセルのワードラインを規定し、アレイの各セグメント毎に第１及び第２のアクセス選択ラインを規定し、及び、本発明によれば、アレイの各セグメント毎にセグメント選択ラインを規定する。
【００２５】
次に、タングステンケイ化膜層及びPoly2層をプラズマエッチングする。アクセストランジスタが、ＥＰＲＯＭセルアレイより大きな電流を駆動するように、そのＥＰＲＯＭセルより一層大きな幅を有するＥＰＲＯＭセルであることに留意されたい。
【００２６】
ここで図５を参照する。前記プラズマエッチングの後、フォトレジストは除去されない。第２のフォトレジストが展開されて、セルフアラインエッチング（以下ＳＡＥと称す）マスクステップが行われる。このＳＡＥマスクは、フラッシュＥＰＲＯＭセルアレイ中のワードライン間の残留ONO/Poly1層のPoly2へのセルフアラインエッチングを可能にするために、先行するPoly2マスクのフォトレジストの完全性を維持するものである。また、このＳＡＥマスクは、ONO/Poly1層のエッチング中にセグメント選択ライン領域を保護するためにも形成される。
【００２７】
前記ONO/Poly1層のエッチングの後、図６に示すように、前記ＳＡＥマスクが除去されて新しいマスクが規定される。これは、アレイ中のＮ+ソースラインの各々に関するセグメント選択トランジスタのＮ+ソース及びドレーン領域の規定を可能にするためである。
【００２８】
図７は、最終的な構造のレイアウトを示すものである。また、図８は、アレイ中の２つのセグメントに関する等価的な概略図を示すものである。
【００２９】
ここで図９を参照する。同図は、本発明によるＥＰＲＯＭアレイの１つのセグメントを部分的に示すものである。セルＡをプログラムする場合、ワードライン2をＶppとし、そのセグメントに関するセグメント選択ラインをプログラム電圧Ｖppとし、ビットラインN-1に電源電圧Ｖcc（５〜７Ｖ）を印加し、ビットラインNをＶssに保ち、ビットラインN+1をフロート状態とする。これらにより、プログラム電圧Ｖppが選択ライン1に印加されると共に、選択ライン2がＶssに維持される。これにより、上述の無接触状態の中間のドレーンビットライン上にＶssが駆動される。このようにして、セルＡのドレーン側からフローティングゲートへのホットエレクトロン注入が生じる。
【００３０】
同様に、セルＢをプログラムする場合には、ワードライン2及びセグメント選択ラインをＶppとし、ビットラインN-1をＶssに保ち、ビットラインNにＶccを印加し、ビットラインN+1をフロート状態とする。これらにより、プログラム電圧Ｖppが選択ライン2に印加されると共に、選択ライン1がＶssに維持される。
【００３１】
また、セルＡから読み出す場合には、選択されたセグメントのセグメント選択ラインをＶccに保ち、その選択されたセグメントの全ビットラインを読み出し電圧Ｖrd（１.５〜２Ｖ）に事前充電する。選択ライン1はＶccに保たれ、選択ライン2はＶssに保たれる。次いで、ビットラインNがＶssまでプルダウンされて、中間のソースがＶssになる。他の全てのセグメント選択ラインはＶssに保たれる。
【００３２】
同様に、セルＢから読み出す場合には、セグメント選択ラインをＶccに保ち、そのセグメント中の全ビットラインを読み出し電圧Ｖrdに事前充電する。選択ライン1はＶccに保たれ、選択ライン2はＶssに保たれる。次いで、ビットラインＢＬN-1がＶssまでプルダウンされて、中間のソースがＶssになる。
【００３３】
上述のように読み出し中には、アレイ中の１セグメントのみが事前充電される。これにより、１セグメントのみとアルミニウム製のビットラインとを加えたものの静電容量に対してビットラインの静電容量が低下され、更に、読み出しアクセス速度が増大する。例えば、１ビットラインが1024のセルを全て有し、各セグメントが64セルを有する場合には、セグメント選択ラインを用いてセグメントの読み出し絶縁を行うことにより、ビットラインの静電容量が１／１６に減少する。
【００３４】
上述の本発明による実施例の様々な代替策を本発明の実施に用いることが可能であることが理解されるべきである。本出願人の意図するところは、特許請求の範囲により本発明の範囲が規定され、その請求範囲内に属する方法及び構造さらにはそれらの等価物は前記請求範囲内に含まれる、ということである。
【００３５】
【発明の効果】
本発明は上述のように構成したので、セグメント選択ラインを組み込んだ交互配置型金属仮想接地（ＡＭＧ）ＥＰＲＯＭアレイを提供することができ、これにより、ビットラインの静電容量を低下させ、読み出しアクセス速度を増大させることが可能となる。
【図面の簡単な説明】
【図１】本発明による高速アクセスＥＰＲＯＭアレイの製造に関するプロセスフローを順次示す説明図である（１／６）。
【図２】本発明による高速アクセスＥＰＲＯＭアレイの製造に関するプロセスフローを順次示す説明図である（２／６）。
【図３】本発明による高速アクセスＥＰＲＯＭアレイの製造に関するプロセスフローを順次示す説明図である（３／６）。
【図４】本発明による高速アクセスＥＰＲＯＭアレイの製造に関するプロセスフローを順次示す説明図である（４／６）。
【図５】本発明による高速アクセスＥＰＲＯＭアレイの製造に関するプロセスフローを順次示す説明図である（５／６）。
【図６】本発明による高速アクセスＥＰＲＯＭアレイの製造に関するプロセスフローを順次示す説明図である（６／６）。
【図７】本発明による高速アクセスＥＰＲＯＭアレイの一部のレイアウトを示す説明図である。
【図８】本発明による高速アクセスＥＰＲＯＭアレイの２つのセグメントを示す概略図である。
【図９】図７のレイアウトに関する等価回路を示す概略図である。
【符号の説明】
100  ゲート酸化膜
102  Ｐ型シリコン基板
104  多結晶シリコン層(Poly1)
106  複合誘電層（酸化膜／窒化膜／酸化膜(ONO)）
108  フォトレジストマスク
110  並列ストリップ（ONO/Poly1）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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