(57)【特許請求の範囲】
【請求項１】
トランジスタからなる第１の基本セルを複数有する内部セルと、この内部セルの周囲に配されたトランジスタからなる第２の基本セルを複数有する入出力バッファセルとを備えたゲートアレイ型の半導体集積回路であって、
隣接する上記入出力バッファセルの第２の基本セル同士のウェルが分離して形成されるとともに、上記内部セルにおいて上記内部セルの第１の基本セルを複数個並べることによって形成された、上記内部セル内のウェルが電源電圧毎に分離して形成されており、
上記内部セルの第１の基本セルの中から選択された複数の第１の基本セルの間、および、それら複数の第１の基本セルのうちの所定のものと、上記入出力バッファセルの第２の基本セルの中から選択されたものとの間に金属配線が施されることによって電圧レベル変換回路が形成されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属配線を施すことによって所望の回路を形成するように予め用意されたマスターウェハ上に形成された半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、マスタースライス型ゲートアレイなどのセミカスタム型の半導体集積回路は、単一電源での動作が保証されているものの、多系統の電源を備えたシステムに対応できるように構成されておらず、その開発が望まれていた。
【０００３】
これに対し、例えば、特開平３−１２３０５８号公報には、入出力バッファセルにおいて、隣接する入出力バッファ同士のウェルを分離させる構造が開示されている。これによれば、異なる電源電圧で動作する入出力バッファをゲートアレイチップの同一辺に配置することができる。それゆえ、多系統の電源で入出力バッファを動作させることが可能になる。
【０００４】
【発明が解決しようとする課題】
ところが、上記の構成では、入出力バッファを多系統の電源で動作させることができるものの、内部セルを多系統の電源で動作させることができない。例えば、内部セルが電源電圧ＶDD3 で動作する場合、この内部セルと電源電圧ＶDD1 または電源電圧ＶDD2 （ＶDD3 ＜ＶDD2 ＜ＶDD1 ）で動作する外部の回路とを接続する場合、それぞれの電源系統で動作する回路間にインターフェースとして電圧レベル変換回路（レベルシフタ）のような回路が必要になる。しかしながら、従来、このようなレベルシフタは、異なる電源電圧で動作する回路ブロックを同一の内部セルに形成することができないため、外付けの回路として提供されていた。
【０００５】
このため、部品点数が多くなり、システムの総コストが高くなるという問題があった。  本発明は、上記の事情に鑑みてなされたものであって、異なる電源系統間のインターフェースを半導体集積回路内に形成することを目的としている。
【０００６】
【課題を解決するための手段】
本発明の請求項１に係る半導体集積回路は、上記の課題を解決するために、トランジスタからなる第１の基本セルを複数有する内部セルと、この内部セルの周囲に配されたトランジスタからなる第２の基本セルを複数有する入出力バッファセルとを備えたゲートアレイ型の半導体集積回路であって、隣接する上記入出力バッファセルの第２の基本セル同士のウェルが分離して形成されるとともに、上記内部セルにおいて上記内部セルの第１の基本セルを複数個並べることによって形成された、上記内部セル内のウェルが電源電圧毎に分離して形成されており、上記内部セルの第１の基本セルの中から選択された複数の第１の基本セルの間、および、それら複数の第１の基本セルのうちの所定のものと、上記入出力バッファセルの第２の基本セルの中から選択されたものとの間に金属配線が施されることによって電圧レベル変換回路が形成されていることを特徴としている。
【０００７】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。
【０００８】
本実施の形態に係る大規模集積回路（以降、ＬＳＩと称する）は、図１に示すゲートアレイチップ４により実現される。このゲートアレイチップ４は、中央部に配置される内部セル領域５と、この内部セル領域５を取り囲むように配置される入出力バッファセル領域６とによって構成されている。
【０００９】
内部セル領域５には、それぞれ異なる電源電圧ＶDD1 ・ＶDD2 ・ＶDD3 （ＶDD1 ＞ＶDD2 ＞ＶDD3 ）で動作するＶDD1 系内部セル１、ＶDD2 系内部セル２およびＶDD3 系内部セル３が内部セルとして設けられている。ＶDD1 系内部セル１およびＶDD2 系内部セル２は、ＶDD3 系内部セル３の両側に配置されている。
【００１０】
本ＬＳＩは、Ｐ基板上に形成されており、電源電圧ＶDD3 を主電源電圧として動作し、接地電位ＧＮＤを共通としている。また、本ＬＳＩは、ＶDD3 系内部セル３とＶDD1 系内部セル１およびＶDD2 系内部セル２との間のインターフェースを形成するための端子（図示せず）を入出力バッファセル領域６に備えている。これに応じて、例えば、ＶDD1 系内部セル１に対向する部分を電源電圧ＶDD1 で動作させ、ＶDD2 系内部セル２に対向する部分を電源電圧ＶDD2 で動作させ、ＶDD3 系内部セル３に対向する部分を電源電圧ＶDD3 で動作させるようにする。
【００１１】
内部セル領域５においては、図２（ａ）に示す、ＰチャネルトランジスタＰＴｒおよびＮチャネルトランジスタＮＴｒからなる基本セル７が多数設けられている。ＰおよびＮチャネルトランジスタＰＴｒ・ＮＴｒは、ともにソースＳ、ドレインＤおよびゲートＧを備えている。
【００１２】
この基本セル７は、図２（ｂ）に示すように並んで配置されている。本ＬＳＩにおいては３種類の電源電圧ＶDD1 ・ＶDD2 ・ＶDD3 を使用するので、これらを基本セル７に印加するために、電源ラインＰＬ1 ・ＰＬ2 ・ＰＬ3 が設けられている。単一電源で本ＬＳＩを使用する場合には、電源ラインＰＬ3 のみでもよいが、電源ラインＰＬ3 のみが設けられた構成を上記のような３電源に利用する場合は、図１で交差斜線にて示す４箇所で電源ラインＰＬ3 を分断することによって電源ラインＰＬ1 ・ＰＬ2 が形成される。
【００１３】
また、各ＰチャネルトランジスタＰＴｒ…のソースは、幾つかが電源ラインＰＬ1 ・ＰＬ2 ・ＰＬ3 に接続され、各ＮチャネルトランジスタＮＴｒ…のソースは、幾つかが接地ラインＧＬに接続されている。さらに、電源電圧ＶDD1 ・ＶDD2 ・ＶDD3 がそれぞれ与えられる各基本セル７のＰチャネルトランジスタＰＴｒは、それぞれ分離されたＮウェル１１・１２・１３に形成されている。
【００１４】
入出力バッファセル領域６には、入出力バッファセル（以降、単にバッファセルと称する）８…が所定の位置に配されている。図３に示すように、バッファセル８は、Ｐチャネル領域８ａと、Ｎチャネル領域８ｂとを有しており、Ｐチャネル領域８ａには、Ｎウェル８ｃが設けられている。また、バッファセル８は、入出力端子としてのパッド８ｄを有している。さらに、隣接するバッファセル８・８同士においては、Ｎウェル８ｃ・８ｃが互いに分離されている。
【００１５】
入出力バッファセル領域６には、接地ラインＧＬが全周にわたって配され、その内周側には、電源ラインＰＬ1 ・ＰＬ2 ・ＰＬ3 が配されている。電源ラインＰＬ1 ・ＰＬ2 ・ＰＬ3 は、それぞれＶDD1 ・ＶDD2 ・ＶDD3 系内部セル１・２・３に対応するバッファセル８…が設けられる領域に配されており、それぞれ分離されている。また、内部セル領域５と入出力バッファセル領域６との間の領域には、内部セル領域５の両側にＶDD1 ・ＶDD2 ・ＶDD3 系内部セル１・２・３のための電源ラインＰＬ1 ・ＰＬ2 ・ＰＬ3 および接地ラインＧＬが配されている。
【００１６】
本ＬＳＩでは、上記のように、隣接するバッファセル８・８同士でＮウェル８ｃ・８ｃが互いに分離されるとともに、上記各内部セル領域１・２・３において電源系統毎にＮウェル１１・１２・１３が分離されることによって、内部セル領域１・２内にレベルシフタ（電圧レベル変換回路）を形成することができる。レベルシフタは、Ｎ- 領域を共用する、図２（ｂ）に示すＰおよびＮチャネルトランジスタＰＴｒ・ＮＴｒの縦２列分を使用して構成される。
【００１７】
続いて、このようなレベルシフタについて詳細に説明する。
【００１８】
図４に示すレベルシフタ２１は、３ステートバッファセルであって、前述の基本セル７…およびバッファセル８に金属配線を施すことによって構成されるＣＭＯＳトランジスタ回路である。このレベルシフタ２１は、前述の基本セル７…である基本セル７２・７３、インバータ２２・２３、ＮＡＮＤゲート２４およびＮＯＲゲート２５およびバッファセル８により構成されている。
【００１９】
基本セル７２・７３は、それぞれ、直列接続された、ＰおよびＮチャネルトランジスタＰＴｒ12・ＮＴｒ12、ＰおよびＮチャネルトランジスタＰＴｒ13・ＮＴｒ13によって構成されている。また、バッファセル８は、ＰおよびＮチャネルトランジスタＰＴｒ11・ＮＴｒ11によって構成されている。一方、インバータ２２・２３、ＮＡＮＤゲート２４およびＮＯＲゲート２５は、前述の基本セル７…によって構成されているが、その詳細については説明の簡略化のため図示を省略する。
【００２０】
ＮチャネルトランジスタＮＴｒ12のゲートには、データ信号ＤＡＴＡが入力される。ＰチャネルトランジスタＰＴｒ12は、そのゲートが接地されることによってオン状態に維持される。また、ＰチャネルトランジスタＰＴｒ12とＮチャネルトランジスタＮＴｒ12との接続点（ノードＰ11）は、インバータ２２の入力端に接続されている。
【００２１】
一方、ＮチャネルトランジスタＮＴｒ13のゲートには、ローアクティブの出力制御信号／ＣＴＲが入力される。ＰチャネルトランジスタＰＴｒ13は、ゲートは接地されることによってＯＮ状態に維持される。また、ＰチャネルトランジスタＰＴｒ13とＮチャネルトランジスタＮＴｒ13との接続点（ノードＰ12）は、インバータ２３の入力端およびＮＡＮＤゲート２４の一方の入力端に接続されている。
【００２２】
ＰチャネルトランジスタＰＴｒ11〜ＰＴｒ13のソースには電源電圧ＶDD2 が印加され、ＮチャネルトランジスタＮＴｒ11〜ＮＴｒ13のソースは接地されている。また、ＰチャネルトランジスタＰＴｒ11・ＰＴｒ12のオン抵抗は、それぞれＮチャネルトランジスタＮＴｒ11・ＮＴｒ12のオン抵抗より大きい。さらに、インバータ２２・２３、ＮＡＮＤゲート２４およびＮＯＲゲート２５にも電源電圧ＶDD2 が印加される。
【００２３】
インバータ２２の出力端は、ＮＡＮＤゲート２４の他方の入力端およびＮＯＲゲート２５の一方の入力端に接続されている。一方、インバータ２２の出力端は、ＮＯＲゲート２５の他方の入力端に接続されている。さらに、ＮＡＮＤゲート２４の出力端は、ＰチャネルトランジスタＰＴｒ11のゲートに接続され、ＮＯＲゲート２５の出力端は、ＮチャネルトランジスタＮＴｒ11のゲートに接続されている。そして、ＰチャネルトランジスタＰＴｒ11とＮチャネルトランジスタＮＴｒ11との接続点（ノードＹ11）から出力信号ＯＵＴが出力されるようになっている。
【００２４】
上記のように構成されるレベルシフタ２１の動作を図５のタイミングチャートを参照して説明する。
【００２５】
接地電位ＧＮＤ（ローレベル）がＮチャネルトランジスタＮＴｒ12のゲートにデータ信号ＤＡＴＡとして入力されると、ＮチャネルトランジスタＮＴｒ12がオフし、ノードＰ11がハイレベルになる。このとき、接地電位ＧＮＤがＮチャネルトランジスタＮＴｒ13のゲートに出力制御信号／ＣＴＲとして入力されると、ＮチャネルトランジスタＮＴｒ13がオフし、ノードＰ12もハイレベルになる。
【００２６】
すると、インバータ２２・２３の出力がローレベルになるので、ＮＡＮＤゲート２４の出力、すなわちノードＰ13がハイレベルになり、ＮＯＲゲート２５の出力、すなわちノードＰ14もハイレベルになる。これによって、ＰチャネルトランジスタＰＴｒ11がオフし、ＮチャネルトランジスタＮＴｒ11がオンするので、ノードＹ11がローレベルになる。
【００２７】
次に、出力制御信号／ＣＴＲがローレベルを維持した状態で、電源電圧ＶDD3 （ハイレベル）がＮチャネルトランジスタＮＴｒ12のゲートにデータ信号ＤＡＴＡとして入力されると、ＮチャネルトランジスタＮＴｒ12がオンし、ノードＰ11がローレベルになる。すると、インバータ２２の出力がハイレベルになる一方、インバータ２３の出力がローレベルのままであるので、ノードＰ13・Ｐ14がともにローレベルになる。これによって、ＰチャネルトランジスタＰＴｒ11がオンし、ＮチャネルトランジスタＮＴｒ11がオフするので、ノードＹ11がハイレベルになる。
【００２８】
さらに、データ信号ＤＡＴＡが接地電位ＧＮＤである状態で出力制御信号／ＣＴＲがハイレベルになると、ＮチャネルトランジスタＮＴｒ13がオンするので、ノードＰ12がローレベルになる。これによって、インバータ２３の出力がハイレベルになって、ノードＰ14もローレベルになる。このとき、ＰおよびＮチャネルトランジスタＰＴｒ11・ＮＴｒ11がともにオフしており、ノードＹ11がハイインピーダンス状態になる。
【００２９】
なお、上記のレベルシフタ２１においては、次段のトランジスタへの入力レベルを確保するため、オン抵抗Ｒon2 ・Ｒon3 ・ＲonP がＲon2 ＜Ｒon3 ＜ＲonP という関係を満たすように設定されている。ここで、オン抵抗Ｒon2 は、ＮチャネルトランジスタＮＴｒ12・ＮＴｒ13に電源電圧ＶDD2 が入力されるときのオン抵抗であり、オン抵抗Ｒon3 は、電源電圧ＶDD3 が入力されるときのオン抵抗である。オン抵抗ＲonP は、ＰチャネルトランジスタＰＴｒ12・ＰＴｒ13のオン抵抗である。
【００３０】
これによって、ノードＰ11・Ｐ12は、ＶDD2 またはＧＮＤレベルに近い状態になる。そして、インバータ２２・２３、ＮＡＮＤゲート２４およびＮＯＲゲート２５によってノードＰ13・Ｐ14に現れる電圧波形は、ＶDD2 またはＧＮＤレベルに波形整形される。したがって、ノードＹ11がＶDD2 、ＧＮＤまたはハイインピーダンス状態になる。
【００３１】
さらに、他のレベルシフタについて詳細に説明する。
【００３２】
図６に示すレベルシフタ３１は、内部バッファセルであって、前述の基本セル７…およびバッファセル８に金属配線を施すことによって構成されるＣＭＯＳトランジスタ回路である。このレベルシフタ３１は、ＰチャネルトランジスタＰＴｒ21〜ＰＴｒ26およびＮチャネルトランジスタＮＴｒ21〜ＮＴｒ24を備えている。
【００３３】
ＰおよびＮチャネルトランジスタＰＴｒ22・ＮＴｒ22、ＰおよびＮチャネルトランジスタＰＴｒ23・ＮＴｒ23、ＰおよびＮチャネルトランジスタＰＴｒ24・ＮＴｒ24は、それぞれ基本セル７…を構成している。また、ＰおよびＮチャネルトランジスタＰＴｒ21・ＮＴｒ21、は、バッファセル８を構成している。
【００３４】
ＰチャネルトランジスタＰＴｒ26およびＮチャネルトランジスタＮＴｒ24は、インバータ３２を構成するように直列に接続されている。ＰチャネルトランジスタＰＴｒ26のソースには電源電圧ＶDD3 が印加され、ＮチャネルトランジスタＮＴｒ24のソースは接地されている。上記のインバータ３２には、データ信号ＤＡＴＡが入力される。
【００３５】
ＰチャネルトランジスタＰＴｒ21およびＮチャネルトランジスタＮＴｒ21は、インバータを構成するように直列に接続されている。ＰチャネルトランジスタＰＴｒ21のソースには電源電圧ＶDD2 が印加され、ＮチャネルトランジスタＮＴｒ21のソースは接地されている。
【００３６】
ＰチャネルトランジスタＰＴｒ24・ＰＴｒ25およびＮチャネルトランジスタＮＴｒ23は直列に接続され、ＰチャネルトランジスタＰＴｒ22・ＰＴｒ23およびＮチャネルトランジスタＮＴｒ22は直列に接続されている。ＰチャネルトランジスタＰＴｒ24・ＰＴｒ22のソースには電源電圧ＶDD2 が印加され、ＮチャネルトランジスタＮＴｒ23・ＮＴｒ22のソースは接地されている。
【００３７】
ＰチャネルトランジスタＰＴｒ24・ＰＴｒ22は、ゲートがともに接地されることによってオン状態に維持される。ＰチャネルトランジスタＰＴｒ23のゲートは、ＰチャネルトランジスタＰＴｒ25とＮチャネルトランジスタＮＴｒ23との接続点（ノードＰ22）に接続されている。ＰチャネルトランジスタＰＴｒ25のゲートは、ＰチャネルトランジスタＰＴｒ23とＮチャネルトランジスタＮＴｒ22との接続点（ノードＰ23）に接続されている。
【００３８】
ＮチャネルトランジスタＮＴｒ23のゲートは、ＰチャネルトランジスタＰＴｒ26およびＮチャネルトランジスタＮＴｒ24のドレイン同士の接続点（ノードＰ21）に接続されている。ＮチャネルトランジスタＮＴｒ22のゲートは、インバータ３２の入力端、すなわちＰおよびＮチャネルトランジスタＰＴｒ26・ＮＴｒ24のゲートに接続されている。ノードＰ23は、前述のインバータ（バッファセル８）の入力端、すなわちＰおよびＮチャネルトランジスタＰＴｒ21・ＮＴｒ21のゲートに接続されている。また、ＰおよびＮチャネルトランジスタＰＴｒ21・ＮＴｒ21のドレイン同士の接続点（ノードＹ21）から出力信号ＯＵＴが出力されるようになっている。
【００３９】
上記のように構成されるレベルシフタ３１の動作を図７のタイミングチャートを参照して説明する。
【００４０】
接地電位ＧＮＤ（ローレベル）がインバータ３２にデータ信号ＤＡＴＡとして入力されると、ノードＰ21がハイレベルになる。このとき、ＮチャネルトランジスタＮＴｒ23がオンし、ＮチャネルトランジスタＮＴｒ22がオフするので、ノードＰ22がローレベルになり、ノードＰ23がハイレベルになっている。これによって、ＰチャネルトランジスタＰＴｒ23がオンするとともに、ＰチャネルトランジスタＰＴｒ25がオフする。したがって、ノードＹ21はローレベルになる。
【００４１】
次に、電源電圧ＶDD3 （ハイレベル）がインバータ３２にデータ信号ＤＡＴＡとして入力されると、ノードＰ21がローレベルになる。このとき、ＮチャネルトランジスタＮＴｒ23がオフし、ＮチャネルトランジスタＮＴｒ22がオンするので、ノードＰ22がハイレベルになり、ノードＰ23がローレベルになっている。これによって、ＰチャネルトランジスタＰＴｒ23がオフするとともに、ＰチャネルトランジスタＰＴｒ25がオンする。したがって、ノードＹ21はハイレベルになる。
【００４２】
なお、上記のレベルシフタ３１においては、次段のトランジスタへの入力レベルを確保するため、オン抵抗Ｒon2 ・Ｒon3 ・ＲonP1・ＲonP2がＲon2 ＜Ｒon3 ＜ＲonP1かつＲon2 ＜Ｒon3 ＜ＲonP2という関係を満たすように設定されている。ここで、オン抵抗Ｒon2 は、ＮチャネルトランジスタＮＴｒ22・ＮＴｒ23に電源電圧ＶDD2 が入力されるときのオン抵抗である。オン抵抗Ｒon3 は、ＮチャネルトランジスタＮＴｒ22・ＮＴｒ23に電源電圧ＶDD3 が入力されるときのオン抵抗である。オン抵抗ＲonP1は、ＰチャネルトランジスタＰＴｒ22・ＰＴｒ23のオン抵抗を加算したオン抵抗である。オン抵抗ＲonP2は、ＰチャネルトランジスタＰＴｒ24・ＰＴｒ25のオン抵抗を加算したオン抵抗である。
【００４３】
これによって、本レベルシフタ３１では、入力信号ＤＡＴＡとして接地電位ＧＮＤを与えた場合、ノードＰ22がＧＮＤレベルに近い状態になり、ノードＰ23がＶDD2 レベルに近い状態になる。また、入力信号ＤＡＴＡとして電源電圧ＶDD3 を与えた場合、ノードＰ22がＶDD2 レベルに近い状態になり、ノードＰ23がＧＮＤレベルに近い状態になる。そして、ノードＰ23に現れる電圧波形は、インバータ（バッファセル８）によってＶDD2 またはＧＮＤのレベルに波形整形される。
【００４４】
本実施の形態では、電源電圧ＶDD3 から電源電圧ＶDD2 へのレベルシフトを行うレベルシフタ２１・３１について説明したが、電源電圧ＶDD3 から電源電圧ＶDD2 へのレベルシフトを行う場合は、レベルシフタ２１・３１における電源電圧ＶDD2 を電源電圧ＶDD1 に置き換えればよい。
【００４５】
以上述べたように、内部セル領域５内に上記のようなレベルシフタ２１・３１を形成することによって、電源電圧ＶDD3 から電源電圧ＶDD2 ・ＶDD1 へのレベルシフトが可能になり、本ＬＳＩを複数系統の電源によって動作させることができる。それゆえ、外付けのレベルシフタが必要なくなり、部品点数の削減およびＬＳＩの低価格化を図ることができる。
【００４６】
なお、本実施の形態においては、Ｐ基板上に形成されたゲートアレイチップについて説明したが、Ｎ基板上に形成されたゲートアレイチップについても上記のようにレベルシフタを設けることができる。Ｎ基板を用いる場合は、内部セル領域５および入出力バッファセル領域６においてＰウェルが電源電圧毎に分離される。
【００４７】
以上のように、本発明の半導体集積回路は、トランジスタからなる基本セルを複数有する内部セルと、この内部セルの周囲に配された入出力バッファセルとを備え、隣接する上記入出力バッファセル同士のウェルが分離して形成されるとともに、上記内部セルにおいて上記基本セルのウェルが電源電圧毎に分離して形成されている構成である。
【００４８】
これにより、異なる電源電圧で動作する回路ブロックを形成することができる。そして、内部セルにおいて、それらの回路ブロック間に基本セルを組み合わせることによってインターフェース回路を構成すれば、異なる電源電圧で動作する回路ブロック同士を接続することができる。
【００４９】
したがって、多電源を使用するシステムにおいて本半導体集積回路を使用することができる。
【００５０】
また、本発明の半導体集積回路は、さらに、上記内部セルにおいて上記ウェルが電源電圧毎に分離されることによって異なる電源電圧が与えられる上記基本セル間に金属配線が施されることによって電圧レベル変換回路が形成されていてもよい。
【００５１】
これによれば、電圧レベル変換回路、すなわち上記のインターフェース回路が金属配線によって形成されるので、異なる電源電圧で動作する回路ブロック同士を容易に接続することができる。それゆえ、多電源を使用するシステムにおいて本半導体集積回路を使用する際に外付けの電圧レベル変換回路が不要になる。
【００５２】
したがって、本半導体集積回路を使用するシステムの部品点数削減およびコスト低減を図ることができる。
【００５３】
【発明の効果】
以上のように、本発明の請求項１に係る半導体集積回路は、トランジスタからなる第１の基本セルを複数有する内部セルと、この内部セルの周囲に配されたトランジスタからなる第２の基本セルを複数有する入出力バッファセルとを備えたゲートアレイ型の半導体集積回路であって、隣接する上記入出力バッファセルの第２の基本セル同士のウェルが分離して形成されるとともに、上記内部セルにおいて上記内部セルの第１の基本セルを複数個並べることによって形成された、上記内部セル内のウェルが電源電圧毎に分離して形成されており、上記内部セルの第１の基本セルの中から選択された複数の第１の基本セルの間、および、それら複数の第１の基本セルのうちの所定のものと、上記入出力バッファセルの第２の基本セルの中から選択されたものとの間に金属配線が施されることによって電圧レベル変換回路が形成されている構成である。
【００５４】
これにより、異なる電源電圧で動作する回路ブロックを形成することができる。そして、内部セルの第１の基本セルの中から選択された複数の第１の基本セルの間、および、それら複数の第１の基本セルのうちの所定のものと、入出力バッファセルの第２の基本セルの中から選択されたものとの間に金属配線が施されることによって電圧レベル変換回路が形成されていることにより、異なる電源電圧で動作する回路ブロック同士を接続することができる。
【００５５】
したがって、多電源を使用するシステムにおいて本半導体集積回路を使用することができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の実施の一形態に係るゲートアレイチップの概略構成を示す平面図である。
【図２】  上記ゲートアレイチップの内部セル領域における基本セルの構成およびその基本セルの配列を示す平面図である。
【図３】  上記ゲートアレイチップの入出力バッファセル領域に設けられる入出力バッファセルの構成を示す平面図である。
【図４】  上記ゲートアレイチップの内部セル領域に形成されるレベルシフタの構成を示す回路図である。
【図５】  上記レベルシフタの動作を示すタイミングチャートである。
【図６】  上記ゲートアレイチップの内部セル領域に形成される他のレベルシフタの構成を示す回路図である。
【図７】  図６のレベルシフタの動作を示すタイミングチャートである。
【符号の説明】
１              ＶDD1 系内部セル（内部セル）
２              ＶDD2 系内部セル（内部セル）
３              ＶDD3 系内部セル（内部セル）
７              基本セル
８              入出力バッファセル
８ｃ            Ｎウェル
１１〜１３        Ｎウェル
２１・３１        レベルシフタ（電圧レベル変換回路）
ＰＴｒ            Ｐチャネルトランジスタ（トランジスタ）
ＮＴｒ            Ｎチャネルトランジスタ（トランジスタ）
ＶDD1 〜ＶDD3     電源電圧
【図１】
0003698852.tif 000002
【図２】
0003698852.tif 000003
【図３】
0003698852.tif 000004
【図４】
0003698852.tif 000005
【図５】
0003698852.tif 000006
【図６】
0003698852.tif 000007
【図７】
0003698852.tif 000008