(57)【特許請求の範囲】
【請求項１】
入力映像信号にフィルタリング処理を施す第１の信号処理回路と、上記第１の信号処理回路を介して供給される入力映像信号を記憶する記憶手段と、上記記憶手段に記憶された入力映像信号に拡大／縮小処理を施す第２の信号処理回路と、上記第１の信号処理回路と上記記憶手段と上記第２の信号処理回路の動作を制御する制御手段とから成る映像信号処理装置であって、
上記第１の信号処理回路は、入力映像信号が供給されるハイパスフィルタと、上記制御手段から供給されるモード情報により、上記第２の信号処理回路の動作モードに連動して、拡大処理モード時には拡大率に応じた値の正のフィルタ係数を発生し、縮小処理モード時には縮小率に応じた値の負のフィルタ係数を発生するフィルタ係数発生回路と、上記ハイパスフィルタにより取り出された入力映像信号中の高域信号に上記フィルタ係数発生回路により与えられたフィルタ係数を乗算する乗算器と、入力映像信号と上記乗算器による乗算出力とを加算してフィルタリング処理済みの映像信号を出力する加算器とから成り、
上記記憶手段は、上記第１の信号処理回路からのフィルタリング処理が施された入力映像信号を一旦メモリに格納し、上記制御手段から供給されるモード情報により、拡大処理モード時には上記メモリから映像信号を繰り返し読出し、縮小処理モード時には上記メモリから間引き読出しを行い、その読み出した映像信号を第２の信号処理回路に出力し、
上記第２の信号処理回路は、
上記記憶手段からの出力映像信号における４点の原画素データをＡ，Ｂ，Ｃ，Ｄとし、補間係数をα，βとして、上記原画素データＡと上記原画素データＢに対して、
Ｚ１  ＝α（Ｂ−Ａ）＋Ａ
なる演算により演算データＺ１を求めて出力する第１の演算部と、
上記原画素データＣと上記原画素データＤに対して、
Ｚ２  ＝α（Ｄ−Ｃ）＋Ｃ
なる演算により演算データＺ２を求めて出力する第２の演算部と、
上記第１の演算部から供給される演算データＺ１と上記第２の演算部から供給される演算データＺ２に対して、
Ｚ  ＝β（Ｚ２−Ｚ１）＋Ｚ２
なる演算により補間データＺを求めて出力する第３の演算部とから成り、
共一次内挿により上記補間データＺを求めることを特徴とする映像信号処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、画像拡大、及び、画像縮小機能を有する映像信号処理装置に関するものであり、特に、共一次内挿法による画像拡大、及び、画像縮小処理を施す映像信号処理装置に関するものである。
【０００２】
【従来の技術】
例えば、スタジオにおいて、カメラ、ビデオテープレコーダー、静止画装置、電子画像生成装置、他スタジオからの入力中継素材等、これらを切換え、混合、或は、文字スーパーを行いながら付加価値を付けて加工し、完成した番組を制作する装置である映像副調整装置、所謂スイッチャがある。また、上記スイッチャには、多数の入力を持ち、多数のデジタル特殊効果装置を備えるものがある。上記デジタル特殊効果装置の機能の一つとして、画像を拡大、縮小する電子ズーム機能があり、その信号処理は、フレームメモリを基本として高速マイクロプロセッサにより行われる。
【０００３】
上記デジタル特殊効果装置において画像の拡大、縮小を行う場合、映像信号処理装置では、デジタル化処理、ビデオ信号処理等が施された映像信号に、画像拡大時にはエッジ強調が、或は、画面縮小時には画面縮小時の折り返しによる画質劣等防止のためのプリフィルタ処理が施される。そして、上述のようなフィルタリング処理が施された映像信号に、共一次内挿法（Ｂｉ−Ｌｉｎｅａｒ）による補間が行われ、画像の拡大、或は、縮小した映像信号が生成される。
【０００４】
上記画像縮小時（以下、縮小処理モードと言う。）のエッジ強調、及び、画像拡大時（以下、拡大処理モードと言う。）のプリフィルタ処理は、各々独立した信号処理回路で行っている。
【０００５】
例えば、垂直方向の信号処理を行う場合、上記信号処理回路は、図１２に示すように、プリフィルタ回路２１０とエッジ強調回路２２０とで構成されている。
【０００６】
上記プリフィルタ回路２１０は、映像信号が入力される入力端子２１１と、上記入力端子２１１を介して入力された映像信号を１走査線（以下、Ｈと言う。）ディレイさせる第１，第２のディレイ回路２１４，２１５と、上記第１のディレイ回路２１４と第２のディレイ回路２１５を介して出力される２Ｈディレイした映像信号と上記入力端子２１１を介して入力される映像信号とを加算する加算器２１６と、上記第１のディレイ回路２１４からの１Ｈディレイした映像信号と上記加算器２１６からの映像信号とを加算する加算器２１７と、上記加算器２１７による加算出力をプリフィルタ処理を施した映像信号として出力する出力端子２１２と、上記第１のディレイ回路２１４からの映像信号を出力する出力端子２１３とで構成されている。
【０００７】
また、上記エッジ強調回路２２０は、図示していないマイクロコンピュータ（以下、マイコンと言う。）の制御により、拡大処理モード、或は、縮小処理モードの処理モードに応じて上記出力端子２１２、或は、上記出力端子２１３との接続を切換えるスイッチ２２１と、上記スイッチ２２１を介して供給された映像信号を１Ｈディレイさせる第１，第２のディレイ回路２２４，２２５と、上記第１のディレイ回路２２４と第２のディレイ回路２２５を介して出力される２Ｈディレイした映像信号と上記スイッチ２２１を介して入力される映像信号とを加算する加算器２２６と、上記第１のディレイ回路２２４からの１Ｈディレイした映像信号と上記加算器２２６からの映像信号とを加算する加算器２２７と、上記加算器２２７からの映像信号に処理モードに応じた係数を乗算する乗算器２２２と、上記第１のディレイ回路２２４からの１Ｈディレイした映像信号と上記乗算器２２２からの映像信号を加算する加算器２２８と、上記加算器２２８による加算出力をフィルタリング処理を施した映像信号として出力する出力端子２２３とで構成されている。
【０００８】
上記プリフィルタ回路２１０の動作について説明する。
【０００９】
入力端子２１１を介して入力された映像信号は、第１のディレイ回路２１４と加算器２１６に供給される。上記第１のディレイ回路２１４は、上記入力端子２１１を介して入力された映像信号を１Ｈディレイさせ、この映像信号を第２のディレイ回路２１５と加算器２１７に供給すると共に出力端子２１３を介して出力する。上記第２のディレイ回路２１５は、上記第１のディレイ回路２１４により１Ｈディレイされた映像信号をさらに１Ｈディレイさせ、その映像信号を上記加算器２１６に供給する。上記加算器２１６は、上記第１のディレイ回路２１４と第２のディレイ回路２１５を介して出力される映像信号と上記入力端子２１１を介して入力される映像信号とを加算する。
【００１０】
ここで、上記加算器２１６による加算出力の信号レベルは加算処理により、上記入力端子２１１を介して入力された映像信号のレベルに対して２倍となる。このため、上記第１のディレイ回路２１４からの映像信号を加算器２１７に供給する際に、図示していない増幅器等により上記映像信号のレベルを２倍にして加算器２１７に供給する。従って、上記加算器２１７は、同レベルの上記第１のディレイ回路２１４からの映像信号と上記加算器２１６による加算出力とを加算する。
【００１１】
また、上記加算器２１７による加算出力の信号レベルも加算処理により、さらに倍になるため、即ち、上記入力端子２１１を介して入力された映像信号のレベルに対して４倍となる。このため、上記加算器２１７による加算出力を出力端子２１２を介して出力する際に、図示していない減衰器等により上記加算出力の信号レベルを１／４に減衰させる。従って、上記出力端子２１２からは、入力端子２１１を介して入力される映像信号のレベルと同レベルの映像信号が出力される。
【００１２】
上述のような構成をしたプリフィルタ回路２１０は、式６で表すことができる。
（（１＋Ｚ-2）＋２Ｚ-1）／４
＝（１＋Ｚ-1）2／４            ・・・式６
【００１３】
次に、上記エッジ強調回路２２０における動作について説明する。
【００１４】
例えば、拡大処理モードの場合、マイコンの制御によりスイッチ２２１は、プリフィルタ回路２１０の出力端子２１３に接続される。即ち、エッジ強調回路２２０にはプリフィルター処理が施されていない映像信号が供給される。
【００１５】
上記スイッチ２２１を介して入力された映像信号は、第１のディレイ回路２２４と加算器２２６とに供給される。上記第１のディレイ回路２２４は、上記スイッチ２２１を介して入力された映像信号を１Ｈディレイさせ、その映像信号を第２のディレイ回路２２５と加算器２２７と加算器２２８に各々供給する。上記第２のディレイ回路２２５は、上記第１のディレイ回路２２４からの１Ｈディレイした映像信号をさらに１Ｈディレイさせ、その映像信号を上記加算器２２６に供給する。上記加算器２２６は、第２のディレイ回路２２５からの２Ｈディレイした映像信号と上記スイッチ２２１を介して入力される映像信号とを加算する。
【００１６】
ここで、上記プリフィルタ回路２１０における加算出力の信号レベルの調整と同様に、上記第１のディレイ回路２２４からの映像信号を加算器２２７に供給する際に、図示していない増幅器等により上記映像信号のレベルを２倍にして加算器２２７に供給する。従って、上記加算器２２７は、同レベルの上記第１のディレイ回路２２４からの映像信号と上記加算器２２６による加算出力とを加算する。また、上記加算器２２７による加算出力を乗算器２２２に供給する際に、図示していない減衰器等により上記加算出力の信号レベルを１／４に減衰させる。従って、上記乗算器２２２には、上記スイッチ２２１を介して入力される映像信号のレベルと同レベルの映像信号が供給される。
【００１７】
上記乗算器２２２は、上記加算器２２７からの映像信号にフィルタ係数Ｋを乗算する。ここで、上記フィルタ係数Ｋは、エッジ強調のレベルで正の値となる。上記加算器２２８は、第１のディレイ回路２２４からの１Ｈディレイした映像信号と上記乗算器２２２による乗算出力とを加算する。上記加算器２２８による加算出力は、出力端子２２３を介してフィルタリング処理が施された映像信号として出力される。
【００１８】
従って、上述のような構成をしたエッジ強調回路２２０は、式７で表すことができる。
Ｚ-1＋Ｋ（（２Ｚ-1−（１＋Ｚ-2））／４）
＝Ｚ-1＋Ｋ（−（１−Ｚ-1）2／４）          ・・・式７
【００１９】
また、縮小処理モードの場合は、プリフィルタ回路２１０の出力端子２１２に接続される。従って、エッジ強調回路２２０にはプリフィルター処理を施した映像信号が供給される。この場合の動作も上述した拡大処理モードの場合と同様であるが、乗算器２２２において、入力される映像信号のレベルはエッジ強調のレベルでないためフィルタ係数Ｋの値はゼロとなる。従って、プリフィルター処理のみを施した映像信号が出力端子２２３を介して出力される。
【００２０】
上述のようにしてフィルタリング処理が施された映像信号は、共一次内挿法による補間が行われ、画像の拡大、或は、縮小した映像信号が生成される。
【００２１】
上記共一次内挿法とは、例えば、図１３に示すように、補間データＺを作る場合、上記補間データＺ周辺の４点の原画素データＡ，Ｂ，Ｃ，Ｄにて線形補間する方法である。この共一次内挿法を用いて画像の縮小を行う場合、補間点、即ち、補間データＺと次の補間データＺPとの間隔が、原画素データの間隔、即ち、原画素データＡと原画素データＢの間隔よりも大きくなる。逆に、画像の拡大を行う場合、補間点は原画素データの間隔よりも狭くなる。このようにして、４点の原画素データＡ，Ｂ，Ｃ，Ｄを補間データＺの周辺４点より作り、原画と同じ配置に並べ直すことにより、縮小、或は、拡大画となる。
【００２２】
上述のような共一次内挿法により画素の補間を行う場合、補間データＺを求める式は、補間係数をα、βとして、式８の様になる。
Ｚ＝（１−α）（１−β）Ａ＋α（１−β）Ｂ＋β（１−α）Ｃ＋αβＤ・・・式８
【００２３】
【発明が解決しようとする課題】
しかし、上述のように、エッジ強調、及び、プリフィルタ処理を行う信号処理回路は各々独立した回路構成となっているため、各回路の動作制御等を各々独立して行わなければならなかった。即ち、エッジ強調回路とプリフィルタ回路とを独立に制御しなければならないため、制御ソフトが複雑になってしまっていた。
【００２４】
さらに、上記図１２に示す構成は、垂直方向の信号処理の場合の構成であり、水平方向の信号処理の場合、上記プリフィルタ回路２１０の第１，第２のディレイ回路２１４，２１５、及び、上記エッジ強調回路２２０の第１，第２のディレイ回路２２４，２２５の代わりに、各々ラッチ回路となるため、ハードウェアの規模が非常に大きくなってしまっていた。
【００２５】
また、共一次内挿法による補間を行う場合、補間データＺを求める上記式８では、乗算を８回行う必要がある。従って、この式８の回路構成は、図１４に示すように、乗算器２３０〜２３７の８個の乗算器が必要である。
【００２６】
或は、上記式８は、式９の様に表すこともできるが、この式９の回路構成は、図１５に示すように、乗算器２４０〜２４５の６個の乗算器が必要である。
0003684588.tif 000002
【００２７】
即ち、従来の共一次内挿の回路構成においては、６〜８個の乗算器が必要であった。ここで、ハードウェアを考慮した場合、ＬＳＩ（Ｌａｒｇｅ  ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）における乗算器はゲート数が多いため、乗算器は非常に大きいものである。このような乗算器が６〜８個必要となるために、ハードウェアの規模が非常に大きくなってしまっていた。
【００２８】
そこで、本発明は、上述の如き従来の実情に鑑みてなされたものであり、次のような目的を有するものである。
【００２９】
即ち、本発明は、画像拡大／縮小処理において、補間、間引きによる画質劣化の補正回路を共通化することにより、制御ソフトを簡易化することができると共に、ハードウェアの規模を削減することができる映像信号処理装置の提供を目的とする。
【００３０】
また、本発明は、画像拡大／縮小等の共一次内挿による補間を行う補間回路の構成を簡易化することにより、ハードウェアの規模を削減することができる映像信号処理装置の提供を目的とする。
【００３１】
【課題を解決するための手段】
拡大処理モード時におけるエッジ強調回路を示す式７をフィルタ係数Ｋ＝−１として展開、変形すると式１で示すことができる。
Ｚ-1＋Ｋ（−（１−Ｚ-1）2／４）
＝Ｚ-1＋Ｋ（−１／４＋Ｚ-1／２−Ｚ-2／４）
＝Ｚ-1＋１／４−Ｚ-1／２＋Ｚ-2／４
＝（１＋Ｚ-1）2／４                        ・・・式１
この式１は、縮小処理モード時のプリフィルタ回路を示す上述の式６、即ち、
（１＋Ｚ-1）2／４
と、同じ式である。
【００３２】
即ち、エッジ強調回路を示す式７は、フィルタ係数Ｋの値を変化させることにより、プリフィルタ回路を示す式６となる。従って、本発明に係る映像信号処理装置では、エッジ強調とプリフィルタとを同一回路で行う。これにより、上述の課題の解決を実現する。
【００３３】
また、共一次内挿による画素の補間において、補間データＺの周辺の４点の原画素データＡ，Ｂ，Ｃ，Ｄとし、また、補間係数をα、βとして、上記補間データＺを求める式８を乗算が最も少なくなるように変形すると、式２で表すことができる。
0003684588.tif 000003
ここで、上記式２において、
Ｚ1＝α（Ｂ−Ａ）＋Ａ                                 ・・・式３
Ｚ2＝α（Ｄ−Ｃ）＋Ｃ                                 ・・・式４
と、置き換えると式５で表すことができる。
【００３４】
Ｚ＝β（Ｚ2−Ｚ1）＋Ｚ2                               ・・・式５
従って、本発明に係る映像信号処理装置では、式５の演算により補間データＺを求める際の乗算を３回とする。これにより、上述の課題の解決を実現する。
【００３７】
すなわち、本発明に係る映像信号処理装置は、入力映像信号にフィルタリング処理を施す第１の信号処理回路と、上記第１の信号処理回路を介して供給される入力映像信号を記憶する記憶手段と、上記記憶手段に記憶された入力映像信号に拡大／縮小処理を施す第２の信号処理回路と、上記第１の信号処理回路と上記記憶手段と上記第２の信号処理回路の動作を制御する制御手段とから成る映像信号処理装置であって、上記第１の信号処理回路は、入力映像信号が供給されるハイパスフィルタと、上記制御手段から供給されるモード情報により、上記第２の信号処理回路の動作モードに連動して、拡大処理モード時には拡大率に応じた値の正のフィルタ係数を発生し、縮小処理モード時には縮小率に応じた値の負のフィルタ係数を発生するフィルタ係数発生回路と、上記ハイパスフィルタにより取り出された入力映像信号中の高域信号に上記フィルタ係数発生回路により与えられたフィルタ係数を乗算する乗算器と、入力映像信号と上記乗算器による乗算出力とを加算してフィルタリング処理済みの映像信号を出力する加算器とから成り、上記記憶手段は、上記第１の信号処理回路からのフィルタリング処理が施された入力映像信号を一旦メモリに格納し、上記制御手段から供給されるモード情報により、拡大処理モード時には上記メモリから映像信号を繰り返し読出し、縮小処理モード時には上記メモリから間引き読出しを行い、その読み出した映像信号を第２の信号処理回路に出力し、上記第２の信号処理回路は、上記記憶手段からの出力映像信号における４点の原画素データをＡ，Ｂ，Ｃ，Ｄとし、補間係数をα，βとして、上記原画素データＡと上記原画素データＢに対して、上述の式３の演算により演算データＺ１を求めて出力する第１の演算部と、上記原画素データＣと上記原画素データＤに対して、上述の式４の演算により演算データＺ２を求めて出力する第２の演算部と、上記第１の演算部から供給される演算データＺ１と上記第２の演算部から供給される演算データＺ２に対して、上述の式５の演算により補間データＺを求めて出力する第３の演算部とから成り、共一次内挿により上記補間データＺを求めることを特徴とする。
【００３８】
【作用】
本発明に係る映像信号処理装置では、
本発明に係る映像信号処理装置では、第１の信号処理回路のフィルタ係数発生回路は、制御手段から供給されるモード情報により、第２の信号処理回路の動作モードに連動して、拡大処理モード時には拡大率に応じた値の正のフィルタ係数を発生し、縮小処理モード時には縮小率に応じた値の負のフィルタ係数を発生し、乗算器は、入力映像信号が供給されるハイパスフィルタにより取り出された入力映像信号中の高域信号に上記フィルタ係数発生回路により与えられたフィルタ係数を乗算し、加算器は、入力映像信号と上記乗算器による乗算出力とを加算してフィルタリング処理済みの映像信号を出力する。
そして、記憶手段は、第１の信号処理回路からのフィルタリング処理が施された入力映像信号を一旦メモリに格納し、制御手段から供給されるモード情報により、拡大処理モード時には上記メモリから映像信号を繰り返し読出し、縮小処理モード時には上記メモリから間引き読出しを行い、その読み出した映像信号を第２の信号処理回路に出力し、第２の信号処理回路の第１の演算部は、上記記憶手段からの出力映像信号における４点の原画素データをＡ，Ｂ，Ｃ，Ｄとし、補間係数をα，βとして、上記原画素データＡと上記原画素データＢに対して、上述の式３、即ち、Ｚ１  ＝α（Ｂ−Ａ）＋Ａなるの演算により演算データＺ１を求めて出力する。第２の信号処理回路の第２の演算部は、上記原画素データＣと上記原画素データＤに対して、上述の式４、即ち、Ｚ２  ＝α（Ｄ−Ｃ）＋Ｃなる演算により演算データＺ２を求めて出力する。第２の信号処理回路の第３の演算部は、上記第１の演算部から供給される演算データＺ１と上記第２の演算部から供給される演算データＺ２に対して、上述の式５、即ち、Ｚ  ＝β（Ｚ２−Ｚ１）＋Ｚ２なる演算により補間データＺを求めて出力する。
【００４１】
【実施例】
以下、本発明に係る映像信号処理装置の一実施例について図面を参照しながら説明する。
【００４２】
本発明に係る映像信号処理装置は、図１に示すように、レンズ１と、ＣＣＤ（Ｃｈａｒｇｅ  ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ）イメージャ２と、サンプル／ホールド（以下、Ｓ／Ｈと言う。）・ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路３と、アナログ／デジタル（以下、Ａ／Ｄと言う。）変換器４と、カメラ・ビデオ信号処理部５と、フィルタリング処理及び共一次内挿による拡大／縮小処理を施すメモリシステム６と、上記メモリシステムの動作を制御するマイコン７と、ビデオ信号処理部８と、デジタル／アナログ（以下、Ｄ／Ａと言う。）変換器９，１３と、記録アンプ１０と、ビデオヘッド１１とで構成されている。
【００４３】
まず、上述のような構成をした映像信号処理装置におけるフィルタリング処理、拡大／縮小処理について説明する。
【００４４】
上記メモリシステム６には、上記マイコン７から、拡大処理モード、或は、縮小処理モード、及び、その倍率等のモード情報が与えられる。このモード情報に基いて、上記メモリシステム６は、入力映像信号にフィルタリング処理、及び、拡大／縮小処理を施す。
【００４５】
上記メモリシステム６は、図２に示すように、入力映像信号にフィルタリング処理を施す第１の信号処理回路６１と、上記第１の信号処理回路６１によりフィルタリング処理が施された映像信号を記憶する記憶手段６２と、上記記憶手段６２に記憶された映像信号に拡大／縮小処理を施す第２の信号処理回路６３とで構成されている。
【００４６】
ここで、上記マイコン７からのモード情報は、上記第１の信号処理回路６１と上記記憶手段６２と上記第２の信号処理回路６３とに各々供給される。これにより、上記第１の信号処理回路６１は、上記第２の信号処理回路６３の動作モードに連動してフィルタリング処理を行う。
【００４７】
上記第１の信号処理回路６１の具体的な説明をする。
【００４８】
上記第１の信号処理回路６１は、同一回路で、拡大処理モード時にはプリフィルタ処理を施し、縮小処理モード時には、エッジ強調を施すものである。
【００４９】
即ち、第１の信号処理回路６１は、図３に示すように、入力映像信号にハイパスの特性を与えるハイパスフィルタ回路６１１と、上記マイコン７からのモード情報に応じて拡大処理モード時には拡大率に応じた値の正のフィルタ係数を発生し、縮小処理モード時には縮小率に応じた値の負のフィルタ係数Ｋを発生するフィルタ係数発生回路６１２と、上記ハイパスフィルタ回路６１１により取り出された入力映像信号中の高域信号に上記フィルタ係数発生回路６１２からのフィルタ係数Ｋを乗算する乗算器６１３と、上記ハイパスフィルタ回路６１１からの入力映像信号と上記乗算器６１３による乗算出力とを加算する加算器６１４とで構成されている。
【００５０】
また、上記ハイパスフィルタ６１１回路は、入力映像信号に１Ｈディレイさせる第１，第２の１Ｈディレイライン回路６１５，６１６と、入力映像信号と上記第１のディレイ回路６１５と上記第２のディレイ回路６１６とを介して出力される２Ｈディレイされた映像信号とを加算する加算器６１７と、上記加算器６１７からの映像信号と上記第１のディレイ回路６１５からの１Ｈディレイされた映像信号とを加算する加算器６１８とで構成されている。
【００５１】
ここで、加算器６１７による加算出力の信号レベルは、加算処理により入力映像信号のレベルに対して２倍となる。このため、上記第１のディレイ回路６１５からの映像信号を加算器６１８に供給する際に、上記映像信号は、図示していない増幅器等により上記映像信号のレベルが２倍にされて加算器６１８に供給される。また、上記加算器６１８による加算出力の信号レベルは、さらに倍になるため、即ち、入力映像信号のレベルに対して４倍となる。このため、図示していないが、減衰器等により上記加算器６１８による加算出力の信号レベルを１／４に減衰してすることにより、入力映像信号のレベルと同レベルの信号を出力する。
【００５２】
上述のような加算処理を行うことで、上記ハイパスフィルタ回路６１１は、入力映像信号にハイパスの特性を与えている。
【００５３】
上記フィルタ係数発生回路６１２は、上記マイコン７からのモード情報に基いて、フィルタ係数Ｋの極性を切換えると共に、その処理モードの倍率に応じてフィルタ係数Ｋの値を変化させ、拡大処理モード時には正の値のフィルタ係数Ｋを発生し、縮小処理モード時には負の値のフィルタ係数Ｋを発生するものである。
【００５４】
具体的に説明すると、図４に示すように、フィルタ係数Ｋの値が、Ｋ＝−１〜０でプリフィルタとなり、０以上でエッジ強調用のバンドパスフィルタとなる。このようなフィルタ特性を利用して、上記フィルタ係数発生回路６１２は、モード情報に応じたフィルタ係数Ｋを発生して、そのフィルタ係数Ｋを乗算器６１３に供給する。
【００５５】
上述のような構成とした第１の信号処理回路６１の動作を説明する。
【００５６】
第１の信号処理回路６１に入力された入力映像信号は、第１のディレイ回路６１５と加算器６１７とに供給される。上記第１のディレイ回路６１５により１Ｈディレイされた映像信号は、第２のディレイ回路６１６と加算器６１４と加算器６１８に各々供給される。ここで、上記第１のディレイ回路６１５から上記加算器６１８に供給される映像信号のレベルは、上述した増幅器等により２倍の信号レベルの映像信号となる。上記第２のディレイ回路６１６は、上記第１のディレイ回路６１５からの１Ｈディレイされた映像信号をさらに１Ｈディレイさせ上記加算器６１７に供給する。上記加算器６１７は、入力映像信号と上記第２のディレイ回路６１６からの２Ｈディレイされた映像信号とを加算する。
【００５７】
上記加算器６１８は、上記加算器６１７による加算出力と、上記加算出力の信号レベルと同レベルとなった上記第１のディレイ回路６１５からの映像信号とを加算する。上記加算器６１８による加算出力の信号レベルは、上述した減衰器等により、１／４に減衰することにより入力映像信号のレベルと同レベルの映像信号に戻して乗算器６１３に出力する。
【００５８】
ここで、フィルタ係数発生回路６１２は、マイコン７からのモード情報に応じたフィルタ係数Ｋを発生して上記乗算器６１２に供給する。上記乗算器６１２は、信号レベルが１／４となった上記加算器６１８による加算出力に上記フィルタ係数発生回路６１２からのフィルタ係数Ｋを乗算する。上記加算器６１４は、上記第１のディレイ回路６１５からの１Ｈディレイした映像信号と上記乗算器による乗算出力とを加算して、その加算出力をフィルタリング処理が施された映像信号として出力する。
【００５９】
上述のように、本実施例においては、フィルタ係数Ｋの極性を、上記フィルタ係数発生回路６１２により、拡大処理モード時には正に、縮小処理モード時には負に切り換える。即ち、上記第１の信号処理回路６１は、上述の式７、即ち、
Ｚ-1＋Ｋ（（２Ｚ-1−（１＋Ｚ-2））／４）
＝Ｚ-1＋Ｋ（−（１−Ｚ-1）2／４）
で表される。
【００６０】
例えば、縮小処理モードの場合において、フィルタ係数Ｋ＝−１として上述の式７を展開、変形すると上述の式１、即ち、
Ｚ-1＋Ｋ（−（１−Ｚ-1）2／４）
＝Ｚ-1＋Ｋ（−１／４＋Ｚ-1／２−Ｚ-2／４）
＝Ｚ-1＋１／４−Ｚ-1／２＋Ｚ-2／４
＝（１＋Ｚ-1）2／４
となる。これは、上述した縮小処理モード時のプリフィルタを示す式６と同式である。
【００６１】
従って、上記第１の信号処理回路６１は、マイコン７からのモード情報に応じてフィルタ係数Ｋの極性を切換え、また、拡大／縮小の倍率に応じてフィルタ係数Ｋの値を変化させることにより、同一の回路で拡大処理モード時のエッジ強調と縮小処理モード時のプリフィルタを行う。これにより、上記フィルタリング処理を施すための制御ソフトを簡易化することができ、ハードウェアの規模を削減することができる。特に、垂直方向の信号処理において、エッジ強調、或は、プリフィルタ処理を施す場合、ディレイ回路の兼用ができるため、ハードウェアの規模をさらに削減することができる。また、１つの回路ブロックで縮小から拡大まで倍率に応じてスムーズな画質補正を施すことができる。
【００６２】
次に、上記記憶手段６２の具体的な説明をする。
【００６３】
上記記憶手段６２には、上記第１の信号処理回路からのフィルタリング処理が施された入力映像信号を一旦メモリに格納し、マイコン７からのモード情報に応じて、拡大処理モード時には上記メモリから映像信号を繰り返し読出し、縮小処理モード時には上記メモリから間引き読出しを行い、その読み出した映像信号を第２の信号処理回路６３に出力するものである。
【００６４】
即ち、上記記憶手段６２は、図４に示すように、垂直方向の映像信号の読出し制御を行うための３ポートフィールドメモリ６２１と、上記フィールドメモリ６２１へのデータの書き込みを制御するメモリライトコントローラ６２２と、上記フィールドメモリ６２１からのデータの読出しを制御するメモリリードコントローラ６２３と、水平方向の映像信号の読出し制御を行うためのＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）６２４，６２５と、上記ＳＲＡＭ６２４，６２５へのデータの書き込みを制御するメモリライトコントローラ６２６と、上記ＳＲＡＭ６２４，６２５からのデータの読出しを制御するメモリリードコントローラ６２７とで構成されている。
【００６５】
例えば、拡大率が２倍の画像拡大処理を行う場合の説明をする。
【００６６】
画像拡大処理を行う場合、フィールドメモリ６２１にて垂直方向の映像信号の繰り返し読出しを行う。図６に示すように、補間データＺ01を得るために、メモリライトコントローラ６２２の制御により、ラインデータ１とラインデータ２とをフィールドメモリ６２１に書き込む。この時、上記メモリライトコントローラ６２２は、上記ラインデータ１とラインデータ２とを各々独立に制御する。同様にして、次の補間データＺ02を得るために、ラインデータ１とラインデータ２を、さらに次の補間データＺ03を得るために、ラインデータ２とラインデータ３をフィールドメモリ６２１に書き込む。このようにして、フィールドメモリ６２１からラインデータを読み出す場合、読出しラインデータＯＵＴ１，ＯＵＴ２が、ラインデータ１，２、１，２、２，３、２，３、３，４、３，４となるようにフィールドメモリ６２１全てに書き込む。
【００６７】
上記フィールドメモリ６２１に書き込まれたラインデータは、メモリリードコントローラ６２３の制御により、読出しラインデータＯＵＴ１はＳＲＡＭ６２４に、読出しラインデータＯＵＴ２はＳＲＡＭ６２５に各々読み出される。この時、上記メモリリードコントローラ６２３は、上記ラインデータＯＵＴ１とラインデータＯＵＴ２とを各々独立に制御する。ここで、図７に示すように、上述のようなフィールドメモリ６２１へのラインデータの書き込みは、フィールドメモリ６２１のアドレスと上記フィールドメモリ３１への書き込み時間との関係が傾き１となるようなタイミングで書き込む。そして、上記フィールドメモリ６２１からのラインデータの読出し時は、書き込み時のフィールドメモリ６２１のアドレスと上記フィールドメモリ６２１への書き込み時間との関係が傾き１に対して、メモリのセンターＳを中心に上記傾きが１／２となるようなタイミングで読み出す。このように傾き１／２でラインデータを読み出すことにより、映像信号の垂直方向を２倍に拡大する。
【００６８】
上述のようにして読出しラインデータＯＵＴ１，ＯＵＴ２が各々読み出されるＳＲＡＭ６２４，６２５においては、水平方向の映像信号の繰り返し読出し制御が行われる。図８に示すように、例えば、上記フィールドメモリ６２１からＳＲＡＭ６２４に読み出されるラインデータＯＵＴ１（＝ラインデータ１）において、補間データＺH01を得るために、メモリライトコントローラ６２６の制御により原画素データＬ11と原画素データＬ12とをＳＲＡＭ６２４に書き込む。同様にして、次の補間データＺH02を得るために、原画素データＬ11と原画素データＬ12を、さらに次の補間データＺH03を得るために、原画素データＬH12と原画素データＬH13をＳＲＡＭ６２４に書き込む。この時、ＳＲＡＭ６２５おける水平方向の映像信号の繰り返し読出し制御も、上述のＳＲＡＭ６２４おける水平方向の繰り返し読出し制御と同様にして、ＳＲＡＭ６２５に原画素データが書き込まれる。
【００６９】
上記ＳＲＡＭ６２４，６２５に書き込まれた原画素データは、メモリリードコントローラ６２７の制御により第２の信号処理回路６３に各々読み出される。この時、メモリリードコントローラ３７は読出し原画素データが、Ｌ11，Ｌ12、Ｌ11，Ｌ12、ＬH12，ＬH13、ＬH12，ＬH13、ＬH13，ＬH14、ＬH13，ＬH14となるように制御する。ここで、上述のような、ＳＲＡＭ３４，３５への画素データの書き込みと、ＳＲＡＭ６２４，６２５からの画素データの読出しの関係は、上記図７に示したフィールドメモリ６２１における書き込み、読出しの関係において、時間軸の単位がフィールドから１走査線（Ｈ）に変わる以外は同様である。従って、映像信号の垂直方向の読出しと同様に、傾き１／２で原画素データを読み出すことにより、映像信号の水平方向を２倍に拡大する。
【００７０】
また、例えば、縮小率が１／２倍の画像縮小処理を行う場合の説明をする。
【００７１】
画像拡大処理において映像信号の繰り返し読出しを行うのに対して、画像縮小処理においては、映像信号の間引き読出しを行う。図９に示すように、補間データＺ010を得るために、メモリライトコントローラ６２２の制御により、ラインデータ１とラインデータ２をフィールドメモリ６２１に書き込む。同様にして、次の補間データＺ011を得るために、ラインデータ３とラインデータ４を、さらに次の補間データＺ013を得るために、ラインデータ５とラインデータ６をフィールドメモリ６２１に書き込む。このようにして、フィールドメモリ６２１からラインデータを読み出す場合、読出しラインデータＯＵＴ１，ＯＵＴ２が、ラインデータ１，２、３，４、５，６となるようにフィールドメモリ６２１全てに書き込む。
【００７２】
上記フィールドメモリ６２１に書き込まれたラインデータは、メモリリードコントローラ６２３の制御により、読出しラインデータＯＵＴ１はＳＲＡＭ６２４に、読出しラインデータＯＵＴ２はＳＲＡＭ６２５に各々読み出される。ここで、図１０に示すように、拡大処理時と同様に、フィールドメモリ６２１へのラインデータの書き込みは、フィールドメモリ６２１のアドレスと上記フィールドメモリ６２１へに書き込み時間との関係が傾き１となるようなタイミングで書き込む。そして、ＳＲＡＭ６２４，６２５への上記ラインデータの読出し時は、書き込み時のフィールドメモリ６２１のアドレスと上記フィールドメモリ６２１への書き込み時間との関係が傾き１に対して、メモリのセンターＳを中心に上記傾きが２となるようなタイミングで読み出す。このように傾き２で読み出すことにより、映像信号の垂直方向を１／２倍に縮小する。
【００７３】
水平方向も同様にして、映像信号の間引き読出しを行い、映像信号の水平方向を１／２倍に縮小する。
【００７４】
上述のようにして上記記憶手段６２において、拡大処理モード、或は、縮小処理モードに応じた読出し方法で読み出された映像信号は、第２の信号処理回路６３において、共一次内挿による補間が行われ拡大、或は、縮小補間画が得られる。
【００７５】
上記第２の信号処理回路６３の具体的な説明をする。
【００７６】
上記第２の信号処理回路６３は、上述した共一次内挿により上記記憶手段６２により読み出された映像信号に補間を行い、拡大、或は、縮小した映像信号を生成する回路である。
【００７７】
共一次内挿により画素の補間を行う場合、上述したように、補間データＺを求める上述の式８は上述の式２、即ち、
0003684588.tif 000004
となる。
【００７８】
この式２を、乗算が最も少なくなるように変形する。上記式２において、上述の式３、式４、即ち、
Ｚ1＝α（Ｂ−Ａ）＋Ａ
Ｚ2＝α（Ｄ−Ｃ）＋Ｃ
と、置き換えると上述の式５、即ち、
Ｚ＝β（Ｚ2−Ｚ1）＋Ｚ2
のように表すことができる。
【００７９】
即ち、上記第２の信号処理回路６３は、図１１に示すように、上記記憶手段６２からの入力映像信号に対し、４点の原画素データをＡ，Ｂ，Ｃ，Ｄとし、補間係数をα，βとして、上記原画素データＡと上記原画素データＢに対して、式３により演算データＺ1を求めて出力する第１の演算部６３１と、上記原画素データＣと上記原画素データＤに対して、式４により演算データＺ2を求めて出力する第２の演算部６３２と、上記第１の演算部６３１から供給される演算データＺ1と上記第２の演算部６３２から供給される演算データＺ2に対して、式５により補間データＺを求めて出力する第３の演算部６３３とから構成されている。
【００８０】
第１の演算部６３１は、原画素データＡが入力される入力端子１０４と、原画素データＢが入力される入力端子１０５と、上記入力端子１０４を介して入力された原画素データＡと上記入力端子１０５を介して入力された原画素データＢとを加算する加算器１０１と、上記加算器１０１による加算出力に補間係数αを乗算する乗算器１０２と、上記乗算器１０２による乗算出力と上記入力端子１０４を介して入力された原画素データＡとを加算する加算器１０３とで構成されている。
【００８１】
第２の演算部６３２は、原画素データＣが入力される入力端子１１４と、原画素データＤが入力される入力端子１１５と、上記入力端子１１４を介して入力された原画素データＣと上記入力端子１１５を介して入力された原画素データＤとを加算する加算器１１１と、上記加算器１１１による加算出力に補間係数αを乗算する乗算器１１２と、上記乗算器１１２による乗算出力と上記入力端子１１４を介して入力された原画素データＣとを加算する加算器１１３とで構成されている。
【００８２】
第３の演算部６３３は、上記第１の演算部６３１による演算データＺ1と上記第２の演算部６３２による演算データＺ2とを加算する加算器１２１と、上記加算器１２１による加算出力に補間係数βを乗算する乗算器１２２と、上記第１の演算部６３１による演算データＺ1と上記乗算器１２２による乗算出力とを加算する加算器１２３とで構成されている。
【００８３】
上述のような構成をした上記第２の信号処理回路６３の動作を説明する。
【００８４】
上記記憶手段６２からの入力映像信号の原画素データＡと原画素データＢは、第１の演算部６３１の入力端子１０４，１０５に、また、上記入力映像信号の原画素データＣと原画素データＤは、第２の演算部６３２の入力端子１１４，１１５に各々供給される。
【００８５】
上記演算部６３１の加算器１０１は、入力端子１０４を介して入力された原画素データＡと入力端子１０５を介して入力された原画素データＢとを加算する。上記乗算器１０２は、上記加算器１０１による加算出力に補間係数αを乗算する。上記加算機１０３は、上記乗算器１０２による乗算出力と上記入力端子１０４を介して入力された原画素データＡとを加算し、その加算出力を演算データＺ1として第３の演算部６３３に供給する。
【００８６】
一方、上記第２の演算部６３２の加算器１１１は、入力端子１１４を介して入力された原画素データＣと入力端子１１５を介して入力された原画素データＤとを加算する。上記乗算器１１２は、上記加算器１１１による加算出力に補間係数αを乗算する。上記加算機１１３は、上記乗算器１１２による乗算出力と上記入力端子１１４を介して入力された原画素データＣとを加算し、その加算出力を演算データＺ2として上記第３の演算部６３３に供給する。
【００８７】
上記第３の演算部６３３の加算器１２１は、上記第１の演算部６３１からの演算データＺ1と、上記第２の演算部６３２からの演算データＺ2とを加算する。上記乗算器１２２は、上記加算器１２１による加算出力に補間係数βを乗算する。上記加算機１２３は、上記乗算器１２２による乗算出力と上記第１の演算部６３１からの演算データＺ1とを加算して、その加算出力を補間データＺとして出力する。
【００８８】
上述のように、共一次内挿による補間を行う第２の信号処理回路は、乗算器３個と加算器６個とで構成されている。即ち、乗算器の個数を従来に比べて３〜５個削減することができる。
【００８９】
具体的に言うと、ここで、原画素データを８ビット、補間係数を８ビットとし、乗算器１個あたり約７００ゲートとする。例えば、上述した式９においては、乗算器は６個必要であった。これを３個削減することができるので、即ち、７００×３＝２１００ゲート削減することができる。従って、ハードウェアの規模を削減することができる。
【００９０】
上述のような構成をしたフィルタリング処理を施す第１の信号処理回路６１と、上記第１の信号処理回路６１によりフィルタリング処理が施された映像信号を記憶する記憶手段６２と、上記記憶手段６２に記憶された映像信号に拡大／縮小処理を施す第２本発明にの信号処理回路６３とを備える映像信号処理装置の動作を上記図１を用いて説明する。
【００９１】
レンズ１を通してＣＣＤイメージャ２に蓄えられた映像信号は、Ｓ／Ｈ，ＡＧＣ回路３に供給される。上記Ｓ／Ｈ・ＡＧＣ回路３は、上記ＣＣＤイメージャ２からの映像信号のレベル調整等を行い、その映像信号をＡ／Ｄ変換器４に供給する。上記Ａ／Ｄ変換器４は、上記Ｓ／Ｈ・ＡＧＣ回路３からの映像信号をデジタル化し、その映像信号をカメラ・ビデオ信号処理部５に供給する。上記カメラ・ビデオ信号処理部５は、上記Ａ／Ｄ変換器４からの映像信号にガンマ、ホワイトバランス等のカメラ信号処理を施し、その映像信号をメモリシステム６に供給する。上記メモリシステム６は、上記カメラ・ビデオ信号処理部８からの映像信号にフィルタリング処理、共一次内挿による拡大、或は、縮小処理を施しビデオ信号処理部８に供給する。この時、上記メモリシステム６における拡大、或は、縮小処理は、マイコン７からのモード情報に基いて行われる。
【００９２】
ここで、モニタ出力モードの場合、上記ビデオ信号処理部８は、上記メモリシステム６により共一次内挿による拡大／縮小処理が施された映像信号をコンポジット映像信号として成形して、その映像信号をＤ／Ａ変換器１３に供給する。上記Ｄ／Ａ変換器１３は、上記ビデオ信号処理部５７からの映像信号をアナログ化してモニタに出力する。
【００９３】
また、記録モードの場合、上記ビデオ信号処理部８は、上記メモリシステム６により共一次内挿による拡大／縮小処理が施された映像信号に、エンファシス、ＦＭ変調、低域変換等のビデオ信号処理を施して、その映像信号をＤ／Ａ変換器９に供給する。上記Ｄ／Ａ変換器９は、上記ビデオ信号処理部５７からの映像信号をアナログ化して記録アンプ１０に供給する。上記Ｄ／Ａ変換器９からの映像信号は、記録アンプ１０を介してビデオヘッド１１に供給され、電磁変換によりテープ１２に記録される。
【００９４】
【発明の効果】
本発明に係る映像信号処理装置では、第１の信号処理回路のフィルタ係数発生回路は、制御手段から供給されるモード情報により、第２の信号処理回路の動作モードに連動して、拡大処理モード時には拡大率に応じた値の正のフィルタ係数を発生し、縮小処理モード時には縮小率に応じた値の負のフィルタ係数を発生し、乗算器は、入力映像信号が供給されるハイパスフィルタにより取り出された入力映像信号中の高域信号に上記フィルタ係数発生回路により与えられたフィルタ係数を乗算し、加算器は、入力映像信号と上記乗算器による乗算出力とを加算してフィルタリング処理済みの映像信号を出力する。そして、記憶手段は、第１の信号処理回路からのフィルタリング処理が施された入力映像信号を一旦メモリに格納し、制御手段から供給されるモード情報により、拡大処理モード時には上記メモリから映像信号を繰り返し読出し、縮小処理モード時には上記メモリから間引き読出しを行い、その読み出した映像信号を第２の信号処理回路に出力し、第２の信号処理回路の第１の演算部は、上記記憶手段からの出力映像信号における４点の原画素データをＡ，Ｂ，Ｃ，Ｄとし、補間係数をα，βとして、上記原画素データＡと上記原画素データＢに対して、上述の式３、即ち、Ｚ１  ＝α（Ｂ−Ａ）＋Ａなるの演算により演算データＺ１を求めて出力する。第２の信号処理回路の第２の演算部は、上記原画素データＣと上記原画素データＤに対して、上述の式４、即ち、Ｚ２  ＝α（Ｄ−Ｃ）＋Ｃなる演算により演算データＺ２を求めて出力する。第２の信号処理回路の第３の演算部は、上記第１の演算部から供給される演算データＺ１と上記第２の演算部から供給される演算データＺ２に対して、上述の式５、即ち、Ｚ  ＝β（Ｚ２−Ｚ１）＋Ｚ２なる演算により補間データＺを求めて出力する。これにより、補間、間引きによる画質劣化の補正回路を共通化して、制御ソフトを簡易化することができると共に、ハードウェアの規模を削減することができる。また、画像拡大／縮小等の共一次内挿による補間を行う補間回路の構成を簡易化して、ハードウェアの規模をさらに削減することができる。
【図面の簡単な説明】
【図１】本発明に係る映像信号処理装置の構成を示す図である。
【図２】本発明に係る映像信号処理装置のメモリシステムの構成を示す図である。
【図３】本発明に係る映像信号処理装置の第１の信号処理回路の構成を示す図である。
【図４】フィルタ特性を表す図である。
【図５】本発明に係る映像信号処理装置の記憶手段の構成を示す図である。
【図６】２倍拡大処理時の垂直方向の繰り返し読出しを説明するための図である。
【図７】垂直方向の繰り返し読出し処理時におけるメモリへの書き込み、及び、メモリからの読出しのタイミングを表す図である。
【図８】２倍拡大処理時の水平方向の繰り返し読出しを説明するための図である。
【図９】１／２倍縮小処理時の間引き読出しを説明するための図である。
【図１０】垂直方向の間引き読出し処理時におけるメモリへの書き込み、及び、メモリからの読出しのタイミングを表す図である。
【図１１】本発明に係る映像信号処理装置の第２の信号処理回路の構成を示す図である。
【図１２】従来のフィルタリング処理を施す回路構成を示す図である。
【図１３】共一次内挿を説明するための図である。
【図１４】従来の加算器８個を備えた共一次内挿の回路構成を示す図である。
【図１５】従来の加算器６個を備えた共一次内挿の回路構成を示す図である。
【符号の説明】
１        レンズ
２        ＣＣＤイメージャ
３        Ｓ／Ｈ・ＡＧＣ回路
４        Ａ／Ｄ変換器
５        カメラ／ビデオ信号処理部
６        メモリシステム
７        マイコン
８        ビデオ信号処理部
９，１３  Ｄ／Ａ変換器
１０      記録アンプ
１１      磁気ヘッド
１２      テープ
６１      第１の信号処理回路
６２      記憶手段
６３      第２の信号処理回路
【図１】
0003684588.tif 000005
【図２】
0003684588.tif 000006
【図３】
0003684588.tif 000007
【図４】
0003684588.tif 000008
【図５】
0003684588.tif 000009
【図６】
0003684588.tif 000010
【図７】
0003684588.tif 000011
【図８】
0003684588.tif 000012
【図９】
0003684588.tif 000013
【図１０】
0003684588.tif 000014
【図１１】
0003684588.tif 000015
【図１２】
0003684588.tif 000016
【図１３】
0003684588.tif 000017
【図１４】
0003684588.tif 000018
【図１５】
0003684588.tif 000019