(57)【特許請求の範囲】
【請求項１】
テスト・インターフェイスから複数の命令を受ける段階と、
前記複数の命令をエミュレーション命令レジスタにロードする段階と、
前記エミュレーション命令レジスタから複数の命令を受ける段階と、
前記複数の命令における第１命令の有効性を第１のエミュレーション命令中の幅ビットを読むことにより決定する段階と、
前記第１命令が有効な場合に、デコーダに前記第１命令を提供する段階と、
実行テスト・アイドル状態の信号を受けることなしに、前記複数の命令における第２命令の有効性を前記第２命令中の幅ビットを読むことにより決定する段階と、
前記第２命令が有効な場合に、前記デコーダに前記第２命令を提供する段階と、
から構成されることを特徴とする方法。
【請求項２】
後続のクロック・サイクルでエミュレーション命令レジスタ中に前記複数の命令を格納する段階をさらに含むことを特徴とする請求項１記載の方法。
【請求項３】
第１の実行テスト・アイドル状態の後第２の実行テスト・アイドル状態に入らないで前記デコーダに前記複数の命令を提供する段階をさらに含むことを特徴とする請求項１記載の方法。
【請求項４】
前記エミュレーション命令レジスタに前記複数の命令を並列にロードする段階をさらに含むことを特徴とする請求項１記載の方法。
【請求項５】
デジタル信号プロセサへ命令を提供する段階をさらに含むことを特徴とする請求項１記載の方法。
【請求項６】
プロセッサ内で命令を処理する方法において、
エミュレーション命令レジスタに複数の命令をロードする段階と、
実行テスト・アイドル状態の信号を受け取る段階と、
前記実行テスト・アイドル状態の信号の受け取りに応答して、前記複数の命令を前記プロセッサに提供する段階と、
別の実行テスト・アイドル状態の信号を受け取らないで、前記複数の命令を処理する段階と、
から構成されることを特徴とする方法。
【請求項７】
前記命令の幅を示す各命令中のビットを読むことによって、処理する前に前記複数の命令の各々の有効性を決定する段階をさらに含むことを特徴とする請求項６記載の方法。
【請求項８】
あらゆる無効な命令の処理を中止し、前記複数の命令の次の命令を前記命令レジスタからロードする段階をさらに含むことを特徴とする請求項７記載の方法。
【請求項９】
ノー・オペレーション命令がロードされる場合、前記複数の命令の次の命令を前記命令レジスタからロードする段階をさらに含むことを特徴とする請求項６記載の方法。
【請求項１０】
デジタル信号プロセサに前記複数の命令を提供する段階をさらに含むことを特徴とする請求項６記載の方法。
【請求項１１】
テスト・インターフェイスと、
前記テスト・インターフェイスから受け取られた複数の命令を格納するために適合したエミュレーション命令レジスタと、
単一の実行テスト・アイドル状態の信号の検出に続いて、プロセッサのパイプラインへ複数の命令の流れを制御するために適合したエミュレーション制御論理と、
処理のための前記複数の命令を受けるデコーダと、
から構成されることを特徴とするプロセッサ。
【請求項１２】
前記エミュレーション制御論理は、各命令の幅を示す各命令中のビットを読むことによって前記複数の命令の有効性を決定し、あらゆる無効な命令を廃棄することを特徴とする請求項１１記載のプロセッサ。
【請求項１３】
ノー・オペレーション命令を検出した直後に、前記エミュレーション制御論理が次の命令を前記エミュレーション命令レジスタからロードすることを特徴とする請求項１１記載のプロセッサ。
【請求項１４】
前記プロセッサは、デジタル信号プロセサであることを特徴とする請求項１１記載のプロセッサ。
【請求項１５】
複数の命令を処理する機械装置で使用するために、機械読取り可能な記録媒体上に存在する命令を含む装置において、前記命令によって前記機械は、
単一のエミュレーション命令レジスタに前記複数の命令をロードし、
実行テスト・アイドル状態に入り、
前記実行テスト・アイドル状態への移行に応答して、プロセッサに前記複数の命令を提供し、
別の実行テスト・アイドル状態の信号を受け取らないで、前記複数の命令を処理する、
ことを特徴とする装置。
【請求項１６】
前記複数の命令の各々の有効性が、処理する前に各命令の幅を示す各命令中のビットを読むことによって決定されることを特徴とする請求項１５記載の装置。
【発明の詳細な説明】
【０００１】
【従来の技術】
本発明はデジタル信号プロセサに関し、さらに詳しくは、エミュレーション命令レジスタから受け取った複数の命令を制御することに関する。
【０００２】
【発明の背景】
デジタル信号処理は、デジタル形式の信号表現および数値演算を用いたかかる信号表現の変換または処理と関連する。デジタル信号処理は、ワイヤレス通信、ネットワーキング、マルチメディア等の分野における今日の多くの先端技術製品にとって広く使われる技術である。デジタル信号処理技術が普及した理由の１つは、低価格でパワフルなデジタル信号プロセッサ（ＤＳＰ）が開発され、これが、これらの製品を安く効率的に生産するための信頼できる演算能力をエンジニアに提供したことである。最初のＤＳＰが開発されて以来、ＤＳＰのアーキテクチャや設計は、ビデオ伝送順序のような複雑なリアルタイム処理でさえ行なうことができる段階にまで発展した。
【０００３】
ＤＳＰは、デジタル・ビデオ、イメージング、オーディオのような様々なマルチメディア・アプリケーションにしばしば用いられる。ＤＳＰは、かかるマルチメディア・ファイルを作成して開くためのデジタル信号を操作することができる。
【０００４】
ＭＰＥＧ−１（Motion Picture Expert Group）、ＭＰＥＧ−２、ＭＰＥＧ−４およびＨ．２６３は、デジタル・ビデオ圧縮標準規格およびファイル形式である。これらの標準規格は、個々のフレーム全体を格納する代わりに、主としてあるビデオ・フレームから他のフレームへの変化を格納することにより、デジタル・ビデオ信号の高い圧縮率を達成する。ビデオ情報は、多くの異なる技術を用いて、さらに圧縮することができる。
【０００５】
ＤＳＰは、圧縮している間に、ビデオ情報に対して様々な動作を実行するために用いられる。これらの動作は、動き探索および空間補間アルゴリズムを含む。第１の目的は、隣接したフレーム内のブロック間の歪みを測定することである。これらの動作は演算が集中的であるので、高度なデータ処理能力が要求される。
【０００６】
標準規格のＭＰＥＧファミリーは、マルチメディア・アプリケーションおよびファイルの帯域幅を拡大する要求と歩調を合わせて発展している。標準規格の各新バージョンは、ＭＰＥＧ準拠のビデオ処理装置内で使用されるＤＳＰにさらに大きな処理要求を出すより複雑なアルゴリズムを提供する。
【０００７】
ビデオ処理装置の製造者は、ＭＰＥＧおよびＨ．２６３標準規格に従ってビデオ符号化のためにカスタマイズされた特定用途向け集積回路（ＡＳＩＣ）に依存することが多い。しかしながら、ＡＳＩＣは設計が複雑で、生産コストが高く、それらのアプリケーションにおいて汎用ＤＳＰよりも柔軟性がない。
【０００８】
【実施例の詳細な説明】
本発明のこれらおよび他の特徴および利点は、次の詳細な記述を読み、かつ、添付図面を参照することによって、さらに明らかになるであろう。
【０００９】
図１は、本発明の実施例に従った、プロセッサを含むモバイル・ビデオ装置１００を示す。モバイル・ビデオ装置１００は、アンテナ１０５から、あるいは、デジタル・ビデオ・ディスク（ＤＶＤ）やメモリ・カードのようなデジタル・ビデオ記憶媒体１２０から受信した、符号化されたビデオ信号により生成されたビデオ画像を表示する携帯装置である。プロセッサ１１０は、プロセッサの動作のために命令およびデータを格納するキャッシュ・メモリ１１５と通信する。プロセッサ１１０は、マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、スレーブＤＳＰを制御するマイクロプロセッサ、またはハイブリッド・マイクロプロセッサ／ＤＳＰアーキテクチャを備えたプロセッサでもよい。本アプリケーションにおいては、プロセッサ１１０は、以下ＤＳＰ１１０と呼ぶ。
【００１０】
ＤＳＰ１１０は、符号化されたビデオ信号によって、例えば、アナログ対デジタル変換、復調、フィルタリング、データ回復、符号解読等を含む様々な動作を行なう。ＤＳＰ１１０は、標準規格のＭＰＥＧファミリーおよびＨ．２６３標準規格のような種々のデジタル・ビデオ圧縮標準規格の１つによって圧縮したデジタル・ビデオ信号を解読する。そして、解読されたビデオ信号は、ディスプレイ１２５上にビデオ画像を生成するために、ディスプレイ・ドライバ１３０に入力される。
【００１１】
携帯装置は、一般的に電源による制約を受ける。さらに、ビデオ解読動作は演算が集中的である。従って、そのような装置内で使用されるプロセッサとしては、比較的高速で低電力の装置が好都合である。
【００１２】
ＤＳＰ１１０は、巧妙なパイプライン方式のロード／格納アーキテクチャを有する。パイプライン方式を用いることによって、ＤＳＰの性能は、パイプライン方式でないＤＳＰに比べて増強される。第１命令を取り出して第１命令を実行し、次に第２命令を取り出す代わりに、パイプライン方式のＤＳＰ１１０では、第１命令の実行と同時に第２命令を取り出すので、これによって命令処理能力が改善する。さらに、パイプライン方式のＤＳＰのクロック・サイクルは、パイプライン方式でないＤＳＰのクロック・サイクルより短く、そこで命令が同じクロック・サイクル内で取り出されて実行される。
【００１３】
このようなＤＳＰ１１０は、ビデオ・カムコーダ、電話会議、ＰＣビデオ・カード、および高品位テレビ（ＨＤＴＶ）内で使用することができる。さらに、ＤＳＰ１１０は、モバイル電話方式、音声認識、および他のアプリケーション内で使用される音声処理のようなデジタル信号処理を利用する他の技術と関連して使用できる。
【００１４】
図２には、１つの実施例に従って、ＤＳＰ１１０を含む信号処理システム２００のブロック図が示される。１またはそれ以上のアナログ信号が、例えばアンテナ１０５のような外部ソースによって、シグナル・コンディショナ２０２に提供される。シグナル・コンディショナ２０２は、アナログ信号によって一定の前処理機能を実行する。典型的な前処理機能は、いくつかのアナログ信号を共に混合し、濾波し、増幅するなどの段階を含む。アナログ−デジタル変換器（ＡＤＣ）２０４は、上記のように、シグナル・コンディショナ２０２から前処理されたアナログ信号を受信し、かつ、前処理されたアナログ信号をサンプルから構成されるデジタル信号に変換するために結合される。サンプルは、シグナル・コンディショナ２０２によって受信されたアナログ信号の性質によって決定されるサンプリング率によって得られる。ＤＳＰ１１０は、ＡＤＣ２０４の出力でデジタル信号を受信するために結合される。ＤＳＰ１１０は、受信デジタル信号によって望ましい信号変換を実行し、１またはそれ以上の出力デジタル信号を生成する。デジタル−アナログ変換器（ＤＡＣ）２０６は、ＤＳＰ１１０から出力デジタル信号を受信するために結合される。ＤＡＣ２０６は、出力デジタル信号を出力アナログ信号に変換する。そして、出力アナログ信号は、他のシグナル・コンディショナ２０８に伝達される。シグナル・コンディショナ２０８は、出力アナログ信号によって後処理機能を実行する。典型的な後処理機能は、上記の前処理機能に類似する。シグナル・コンディショナ２０２，２０８、ＡＤＣ２０４およびＤＡＣ２０６の様々な実施例がよく知られていることに注目すべきである。これらの装置の実施例が、ＤＳＰ１１０を用いた信号処理システム２００へ結合され得る。
【００１５】
図３には、別の実施例に従った信号処理システム３００が示される。本実施例において、デジタル受信機３０２は、１またはそれ以上のデジタル信号を受信し、ＤＳＰ１１０に受信デジタル信号を伝達する。図２に示される実施例のように、ＤＳＰ１１０は、受信デジタル信号によって望ましい信号変換を実行し、１またはそれ以上の出力デジタル信号を生成する。デジタル信号送信機３０４は、出力デジタル信号を受信するために結合される。１つの典型的なアプリケーションにおいて、信号処理システム３００はデジタル・オーディオ装置であり、そこでデジタル受信機３０２が、ＤＳＰ１１０へ、デジタル記憶装置１２０上に格納されたデータを示すデジタル信号を伝える。次に、ＤＳＰ１１０は、デジタル信号を処理し、結果としての出力デジタル信号をデジタル送信機３０４に伝達する。そして、デジタル送信機３０４は、出力デジタル信号の値を、ディスプレイ１２５上にビデオ画像を生成するディスプレイ・ドライバ１３０に送信する。
【００１６】
図４に図示されたパイプラインは８つのステージを含み、それは、命令取り出し４０２−４０３、デコード４０４、アドレス演算４０５、実行４０６−４０８、および書き戻し（ライトバック）４０９のステージを含む。命令ｉがあるクロック・サイクルで取り出され、そして、例えばｉ＋１、ｉ＋２のような新たな命令を取り出すと同時に、次のクロック・サイクルでパイプライン上で動作され、実行される。
【００１７】
パイプライン方式は、プロセッサの性能に、追加の協調問題やハザードをもたらすことがある。プログラム・フローにおけるジャンプは、パイプライン内に空スロットまたは「バブル」を生成する。条件付き分岐を生じたり、例外や中断が発生する状況は、命令の連続的な流れを変更する。それらが発生した後は、新しい命令は、連続的なプログラム・フローの外で取り出され、パイプライン内の残りの命令を無関係にする。データ・フォワーディング、分岐予測、パイプライン内の命令アドレスと有効ビットを関連付けるといった方法が、これらの複雑さに対処するために用いられることがある。
【００１８】
図５は、本発明の一実施例に従うエミュレーション・システム５００を図示するブロック図である。エミュレーション・システム５００は、ＪＴＡＧ（Joint Test Action Group）システム５０４によってＤＳＰ１１０へのイン・サーキット・エミュレータ（ＩＣＥ）５０２の接続を含む。イン・サーキット・エミュレーションは、ターゲット・プロセッサ・システム内に搭載されるイン・サーキット・エミュレータ（ＩＣＥ）５０２と称する周辺機器を含むシステムであり、ターゲット・プロセッサの動作を潜在的に認識し、外部のホスト・エミュレータ中におけるプロセッサの実行を再構成するためにリアルタイムのトレース情報を生成することができる。ＩＣＥ５０２は、プロセッサとモニタを制御し、プロセッサ内のレジスタの状態（ステート）を修正することができる。ＩＣＥ５０２は、それ自身のＩＣＥバスを含み、プロセッサ集積回路上にある通常のデータ、アドレスまたは制御バスと隔離し、ＩＣＥ５０２がトレース情報を生成している間、プロセッサの動作に干渉しないようにする。
【００１９】
エミュレーションは、デバッギング、ハードウェア開発またはソフトウェア開発のような作業の間、ＩＥＥＥ  １１４９．１によって指定された標準規格で定義されるＪＴＡＧシステム５０４を使用して行なわれる。エミュレーションの間に実行されべき命令は、ＪＴＡＧシステム５０４からエミュレーション命令レジスタ（ＥＭＵＩＲ）５０５までスキャンされる。その命令は、ＩＣＥ５００からＪＴＡＧシステム５０４まで連続的にスキャンされる。ＪＴＡＧシステム５０４がＩＣＥ５００からロードされた後、ＪＴＡＧシステム５０４はＥＭＩＵＲ５０５中の命令レジスタ５１５，５２０のいずれかをパラレル（並列）にロードする。例えば、第１の６４ビット命令はＩＣＥ５００から第１命令レジスタ５１５へロードされ、また、第２の６４ビット命令はＩＣＥ５００から第２命令レジスタ５２０へロードされる。もちろん、６４ビット命令の各々は、単一の命令、または複数の命令を含んでいてもよい。例えば、６４ビット命令は、３２ビット命令および２つのパラレルな１６ビット命令を含んでいてもよい。
【００２０】
第１の６４ビットの命令は、６４クロック・サイクルでＪＴＡＧシステム５０４に連続的にロードされ、また、第２の６４ビットの命令は、さらに６４クロック・サイクルでＪＴＡＧシステム５０４に連続的にロードされる。しかしながら、ＪＴＡＧシステム５０４に第１および第２命令がロードされた後、ＪＴＡＧシステム５０４は、単一のクロック・サイクルで第１の６４ビットの命令を第１命令レジスタ５１５にパラレルにロードすることができる。ＪＴＡＧシステム５０４は、さらに、単一のクロック・サイクルで第２の６４ビットの命令を第２命令レジスタ５２０にパラレルにロードすることができる。第１命令および第２命令はＪＴＡＧシステム５０４に残存し、必要ならば、それらがＥＭＵＩＲ５０５に再ロードされてもよい。
【００２１】
命令が命令レジスタ５１５，５２０にロードされた後、ＪＴＡＧシステムは、パイプラインを通過する命令を伝えるために実行テスト・アイドル（ＲＴＩ：run-test idle）状態（ステート）に入る。ＲＴＩ状態に入った後に、第１命令は書き戻しのためにパイプラインを下って行き、次に、第２命令が書き戻しのためにパイプラインを下って行く。第２命令が書き戻しに達した後、ＪＴＡＧシステム５０４は次の命令を待つ。ＩＣＥ５０２が第１命令または第２命令を繰り返すべきである場合、ＪＴＡＧシステム５０４へ命令が再ロードされる必要はない。したがって、ＪＴＡＧシステムは、各命令の単一のクロック・サイクルで命令レジスタ５１５，５２０に命令をパラレルにロードすることができる。第１または第２命令が繰り返される場合、ＪＴＡＧシステム５０４に命令をロードするのに必要なクロック・サイクルが保存される。
【００２２】
ＲＴＩ状態は、ある動作が現在の命令に依存して生じることを可能にする。ＲＴＩ状態に入ることによって、クロック・サイクルを消費し、したがって、ＤＳＰ１１０のエミュレーションを遅くする。エミュレーション命令レジスタ５０５が単一のサイクル中に複数の命令を提供することを可能にすることによって、すべての命令が実行された後、ＤＳＰ１１０はＲＴＩを必要としなくてもよく、その結果時間を節約する。
【００２３】
本発明の一実施例に従うエミュレーション・システム５００は、さらに、エミュレーション制御論理５２２、ステート・マシン５２３、マルチプレクサ５２５、レジスタ５２７およびデコーダ５３０を含む。エミュレーション制御論理５２２はステート・マシン５２３を含み、命令レジスタ５１５，５２０、マルチプレクサ５２５およびレジスタ５２７に制御信号を提供する。エミュレーション制御論理からの制御信号は、図４の中で図示されるようなパイプライン中の命令の流れを制御する。ある実施例において、エミュレーション命令レジスタは、１２８ビットの命令レジスタ５１０であり、それは６４ビットの第１および第２命令レジスタ５１５、５２０ような複数のより小さな命令レジスタを含む。典型的には、命令レジスタ５１５，５２０は、一度に１つの命令を供給することができ、その命令は６４ビットの長さまでである。しかしながら、本発明の一実施例によれば、複数の命令が、６４ビットの命令レジスタ５１５，５２０から同時に供給されてもよい。図５中で示されるように、第１命令５１５および第２命令５２０は、６４ビットの命令レジスタにロードされる。もちろん、第１命令５１５および第２命令５２０のサイズは、６４ビットを超過してはならない。したがって、第１命令５１５は３２ビットの命令であってよく、また、第２命令５２０は３２ビットの命令であってもよい。第１および第２命令５１５，５２０は、さらに６４ビットの命令レジスタ５１０に適合すべく結合した命令サイズを提供して、１６ビットまたは他のサイズであってもよい。
【００２４】
エミュレーション命令レジスタ５０５は、命令レジスタ５１５，５２０の内容をマルチプレクサ５２５へ提供する。命令レジスタ５１５，５２０は複数の命令を含んでもよいので、エミュレーション制御論理５２２はエミュレーション命令レジスタ５０５から受け取られた命令の流れを制御する。エミュレーション制御論理５２２は、デコーダ５３０に命令を供給するために、以下に記述されるロジックを含む。ステート・マシン５２３は、複数の命令が存在するかどうか、またその命令が有効かどうかを決定する。ステート・マシン５２３は、その後、これらの命令をレジスタを経由してデコーダ５３０にこれらの提供する。これはデコーダ５３０に命令を提供する一方、デコーダ５３０への混乱を低減する。
【００２５】
本発明は、３２ビットまたはそれより小さな複数の命令を提供する６４ビットの命令レジスタを使用して記述される。もちろん、本発明は、（Ｎ／２）―ビットまたはそれより小さな複数の命令を提供する任意のサイズの命令レジスタ（Ｎ−ビット）上で実行される。
【００２６】
エミュレーション制御論理５２２によって命令を処理するプロセス６００は、図６の中に示される。プロセス６００はスタート・ブロック６０５から開始する。ブロック６１０に進むに際し、プロセス６００は、命令の流れを始めるためにＲＴＩを待つ。ＲＴＩはＪＴＡＧシステム５０４から到来してもよい。ブロック６１５に進むに際し、そのプロセスは、ＲＴＩが検出されるかどうか決定する。ＲＴＩが検出されない場合、プロセス６００はＲＴＩを待つためにブロック６１０へのＮＯ分岐に沿って進む。ＲＴＩが検出されるまで、プロセス６００はこのループに残る。
【００２７】
ブロック６１５に戻り、ＲＴＩが検出されると、そのプロセスはブロック６２０へ分岐するためにＹＥＳに沿って進む。ブロック６２０では、第１命令の有効性が決定される。命令は、命令の有効性およびサイズを定義する幅ビットの対応するセットを含む。本発明のある実施例において、幅ビットは２ビット信号である。２ビット信号で、２ビットの幅シグナルに対する４つの可能値がある。例えば、００の幅ビットは命令が無効であることを示し、０１の幅ビットは１６ビットの命令を示し、１０の幅ビットは３２ビットの命令を示し、そして１１の幅ビットは６４ビットの命令を示す。幅ビットを読み取ることによって、ＤＳＰ１１０は、命令の有効性およびサイズの両方を決定することができる。
【００２８】
命令が有効な場合、プロセス６００はブロック６２５へのＹＥＳ分岐に沿って進む。ブロック６２５では、デコーダ５３０による実行のために書き戻しまで、第１命令はパイプラインの下流へ進む。第１命令の実行に続いて、プロセス６００はブロック６３０へ進む。ブロック６２０へ戻り、命令が無効の場合、プロセス６００はブロック６３０へＮＯ分岐に沿って進む。ノーオペレーション（ＮＯＰ）命令によって命令が無効と宣言されることがある。ＮＯＰ命令が検出される場合、プロセス６００はパイプライン中で処理されているＮＯＰなしに進んでもよい。したがって、第２命令は直ちに処理されてもよい。
【００２９】
ブロック６３０では、第２命令はＤＳＰ１１０によって受け取られる。第１および第２命令がエミュレーション命令レジスタに同時に格納されるので、第２命令は別のＲＴＩ状態に入る必要なしに取り出される。ＤＳＰ１１０は、幅ビットを使用して、第１命令のサイズを予め決定したとしてもよい。第１命令のサイズに基づいて、ＤＳＰ１１０は、第２命令の始めのエミュレーション命令レジスタ中の場所を決定してもよい。例えば、第１命令が３２ビット命令である場合、ＤＳＰ１１０は、エミュレーション命令レジスタの３３番目のビットで第２命令の第１ビットを見つけることができる。第２命令の幅ビットは、さらにエミュレーション命令レジスタからどれだけのビットを取り出すかについての情報を提供することができる。したがって、ＤＳＰ１１０は、第２命令を複数の命令を収容するエミュレーション命令レジスタから取り出すことができる。
【００３０】
ブロック６３０に進んで、第２命令の有効性が決定される。第２命令の有効性は、上述されるように幅ビットの検査によって決定されてもよい。命令が有効な場合、プロセス６００はブロック６３５へＹＥＳ分岐に沿って進む。ブロック６３５では、デコーダ５３０による実行のための書き戻しまで、第２命令はパイプラインを下流に進む。第２命令の実行に続いて、プロセス６００はブロック６４０へ進む。ブロック６３０に戻り、命令が無効の場合、プロセス６００は、ＮＯ分岐に沿ってブロック６４０へ進む。
【００３１】
ブロック６４０では、プロセス６００は、ＤＳＰ１１０がエミュレーション・モードを終了すべきかどうか決める。エミュレーション・モードを終了する判定はエミュレーション制御論理５２２によって提供されてもよい。さらにエミュレーションが指示される場合、プロセスはブロック６１０へＮＯ分岐に沿って進み、次のＲＴＩを待つ。ブロック６４０に戻って、エミュレーション制御論理５２２がエミュレーション・モードを終了する命令を提供する場合、プロセス６００は、ＹＥＳ分岐に沿って終了ブロック６４５へ進む。
【００３２】
本発明の多数の変形および修正が当業者には容易に明らかであろう。従って、本発明は、その精神または本質的特質から逸脱せずに、他の特定の形式で具体化することもできる。
【図面の簡単な説明】
【図１】  本発明の一実施例に従って、プロセッサを利用するモバイル・ビデオ装置のブロック図である。
【図２】  本発明の一実施例に従って、信号処理システムのブロック図である。
【図３】  本発明の一実施例に従って、他の信号処理システムのブロック図である。
【図４】  本発明の一実施例に従って、図１中のプロセッサの典型的なパイプライン・ステージを図示する。
【図５】  本発明の一実施例に従って、エミュレーション・システムのブロック図である。
【図６】  本発明の一実施例に従って、エミュレーション命令レジスタから複数の命令を受けて実行するプロセスを図示する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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