(57)【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上のカバー層とゲート電極とを同一寸法で同一工程のフォトリソグラフィで形成する工程と、
前記カバー層及びゲート電極をマスクにして低不純物濃度の拡散層を形成する工程と、
前記カバー層と前記ゲート電極との間にスペーサを形成する工程と、
前記カバー層を除去する工程と、
除去した前記カバー層の下の前記半導体層に不純物イオン注入を行って、ソース及びドレインの不純物拡散層となる高不純物濃度の拡散層を形成する工程と、を含む半導体装置の製造方法によって製造される半導体装置において、
前記ソース及びドレインの不純物拡散層とチャネルとの間の部分に存在する前記低不純物濃度の拡散層のチャネル長方向の単位長さあたりの電気抵抗を、前記ゲート電極及び前記ドレインに規定の電圧を加えてオン状態にした場合のチャネルのチャネル長方向の単位長さあたりの電気抵抗の２分の１とすることを特徴とする、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にＭＯＳ型トランジスタであってチャネル部と、高濃度の不純物拡散層からなるソース及びドレインの間に低濃度の不純物拡散層（以下これを仮にオフセットと呼ぶ。尚、Ｌｉｇｈｔｌｙ  ＤｏｐｅｄＤｒａｉｎ（略してＬＤＤ）と呼ぶことも多い）を設けることで電界緩和効果を得てソース、ドレイン間の耐圧を向上した高耐圧な半導体装置（以下これをオフセットを有する半導体装置と略称する。）の製造方法に関する。
【０００２】
【従来の技術】
従来のオフセットを有する半導体装置の製造方法には、主なものとして以下に述べる２種類の方法がある。一つはゲート電極の側壁にサイドウオールスペーサを設けることでオフセットを作るいわゆるサイドウオール法であり、もう一つはゲート電極をフォトレジストで覆うことでオフセットを作るいわゆるマスクオフセット法である。
【０００３】
まず、いわゆるサイドウオール法について、図１を用いて説明する。
【０００４】
半導体基板１０１上にゲート絶縁膜１０２を形成し、次いでゲート電極１０３を形成する。ゲート電極１０３をマスクにイオン注入１０４を行い、半導体基板中１０１に低濃度の不純物拡散層１０５を形成する（図１ａ）。次に、絶縁膜１０６を堆積し（図２ｂ）、この絶縁膜１０６を異方性エッチングで除去する。エッチング後には、ゲート電極の側壁にサイドウオールスペーサ１０７が残る（図１ｃ）。サイドウオールスペーサ１０７及びゲート電極１０３をマスクにしてイオン注入１０８を行い、高濃度の不純物拡散層１０９を形成する。引き続き層間絶縁膜を形成し、層間絶縁膜に接続孔を開口し、金属配線を形成するなどして半導体装置を完成する。
【０００５】
次に、いわゆるマスクオフセット法を図２を用いて説明する。
【０００６】
半導体基板２０１上にゲート絶縁膜２０２を形成し、次いでゲート電極２０３を形成する。ゲート電極２０３をマスクにイオン注入を行い、半導体基板２０１中に低濃度の不純物拡散層２０４を形成する（図２ａ）。次いでゲート電極２０３を覆うようにフォトレジスト２０５を形成し、これをマスクにイオン注入２０６を行うことで高濃度の不純物拡散層２０７を形成する（図２ｂ）。続いてフォトレジスト２０５を除去した後は上に述べたサイドウオール法と同様にして、半導体装置を完成する。
【０００７】
サイドウオール法でもマスクオフセット法でも、チャネルと高濃度の不純物拡散層の間に低濃度の不純物拡散層（オフセット）を設けることで水平方向の電界を緩和してトランジスタのソース、ドレイン間の耐圧を向上している。また、オフセットを設けることでホットキャリアのゲート絶縁膜への注入を抑制し、半導体装置の特性変動を抑える効果もある。
【０００８】
【発明が解決しようとする課題】
しかしながら、サイドウオール法ではオフセットの大きさ、すなわち低濃度の不純物拡散層の水平方向（チャネルとドレインを結ぶ方向）の距離が小さく、十分な耐圧を得られない場合があるという問題があった。すなわち、オフセットの大きさがサイドウオールの水平方向（ソースとドレインを結ぶ方向）の長さで決まり、このサイドウオールの水平方向の長さが大きくてもゲート電極の厚さ程度で有ることから、オフセットの大きさを大きくしようとしても自ずと限界があった。
【０００９】
また、マスクオフセット法では、任意の大きさのオフセットを設けて耐圧を向上することが可能ではあるが、高濃度の不純物拡散層を形成するためのイオン注入のマスク（図２のフォトレジスト２０５）をフォトリソグラフィで形成するため、露光の際に位置合わせずれが生じてオフセットの大きさが変わり、従って電気特性が不均一になるという問題があった。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上のカバー層とゲート電極とを同一寸法で同一工程のフォトリソグラフィで形成する工程と、前記カバー層及びゲート電極をマスクにして低不純物濃度の拡散層を形成する工程と、前記カバー層と前記ゲート電極との間にスペーサを形成する工程と、前記カバー層を除去する工程と、除去した前記カバー層の下の前記半導体層に不純物イオン注入を行って、ソース及びドレインの不純物拡散層となる高不純物濃度の拡散層を形成する工程と、を含む半導体装置の製造方法によって製造される半導体装置において、前記ソース及びドレインの不純物拡散層とチャネルとの間の部分に存在する前記低不純物濃度の拡散層のチャネル長方向の単位長さあたりの電気抵抗を、前記ゲート電極及び前記ドレインに規定の電圧を加えてオン状態にした場合のチャネルのチャネル長方向の単位長さあたりの電気抵抗の２分の１とすることを特徴とする。
【００１１】
【発明の実施の形態】
本発明の半導体装置の製造方法の第１の実施例を図３と図４を用いて詳しく説明する。
【００１２】
図３と図４は本発明の半導体装置の製造方法を示す工程断面図である。まず、半導体層３０１上に第１の絶縁膜３０２を形成し、次いで第１の絶縁膜３０２上に第１の導電膜３０３を堆積した（図３ａ）。本実施例では半導体層３０１は単結晶シリコン（Ｓｉ）であり、第１の絶縁膜３０２は単結晶シリコンの表面を熱酸化した酸化シリコン（ＳｉＯ2）である。第１の絶縁膜３０２はＭＯＳ型トランジスタのゲート絶縁膜である。第１の導電膜３０３は多結晶シリコンを用いた。
【００１３】
次に、第１の導電膜３０３を一度のフォトリソグラフィを用いて加工成形し、第１の導電膜領域３０４と第２の導電膜領域３０５を同時に形成した。第１の導電膜領域３０４はＭＯＳ型トランジスタのゲート電極であり、第２の導電膜領域３０５は後に高濃度の不純物拡散層（ＭＯＳトランジスタのソース及びドレイン）を形成する部分を覆う領域である（以後、カバー層と略称する）。更に、第１の導電膜領域３０４と第２の導電膜領域３０５の上からイオン注入を行い、半導体層３０１中に低濃度の不純物拡散層３０６を形成した（図３ｂ）。
【００１４】
低濃度の不純物拡散層を形成する際のイオン注入の条件として、注入量は、好ましくは１０10〜１０14（１／cm2）、より好ましくは１０12〜１０13（１／cm2）
である。注入エネルギーは、好ましくは１０〜１５０keV、より好ましくは、３０〜１００keVである。イオン種は、Ｂ+、ＢＦ2+、Ｐ+及びＡｓ+等であるが、半導体基体にドナーあるいは、アクセプターとして機能し得る物質であれば特に限定されることはない。これらのイオン注入条件は、一例であり、一般に必要とするＭＯＳトランジスタの耐圧、能力などにより決定される。
【００１５】
たとえば、イオン種がＢＦ2+の場合、注入量は、好ましくは１０10〜１０14（１／cm2）、より好ましくは１０12〜１０13（１／cm2）、さらに好ましくは、４×１０12〜１０13（１／cm2）である。１０10（１／cm2）未満では、拡散層抵抗が大きくなりすぎてＭＯＳトランジスタとしての能力が不足してしまい、また希望する導電型が得られない場合もあるからである。１０14（１／cm2）より大きいと電界緩和効果が小さくなり十分な耐圧が確保できないことが多いためである。注入エネルギーは、特に限定されないが、好ましくは２０〜６０keV、より好ましくは３０〜５０keV、さらに好ましくは４０±５keVである。２０keV未満では不純物がゲート絶縁膜を貫通しない場合があるためである。６０keVより大きいとイオン注入のマスク層まで貫通する場合があるためである。もちろん、このような不都合が生じないのであれば、注入エネルギーは、求められるＭＯＳトランジスタの特性にあわせ自由に設定することが可能であり、他のイオン種、他のイオン注入工程であっても事情は同じである。
【００１６】
イオン種がＢ+の場合、注入量は、好ましくは１０10〜１０14（１／cm2）、より好ましくは１０12〜１０13（１／cm2）、さらに好ましくは、４×１０12〜１０13（１／cm2）である。注入エネルギーは、特に限定されないが、好ましくは１０〜４０keV、より好ましくは２０〜３０keVである。
【００１７】
イオン種がＰ+の場合、注入量は、好ましくは１０10〜１０14（１／cm2）、より好ましくは５×１０12〜５×１０13（１／cm2）、さらに好ましくは１０13〜４×１０13（１／cm2）である。注入エネルギーは、特に限定されないが、好ましくは４０〜８０keV、より好ましくは５０〜７０keV、さらに好ましくは６０±５keVである。
【００１８】
イオン種がＡｓ+の場合、注入量は、好ましくは１０10〜１０14（１／cm2）、より好ましくは５×１０12〜５×１０13（１／cm2）である。注入エネルギーは、特に限定されないが、好ましくは４０〜８０keV、より好ましくは５０〜７０keVである。
【００１９】
次に、第２の絶縁膜３０７を堆積した（図３ｃ）。この第２の絶縁膜３０７は、一部が後にオフセット形成のためのスペーサとなる、いわゆるスペーサ絶縁膜である。第２の絶縁膜３０７は気相成長法を用いて堆積した酸化シリコンである。この後、化学的機械的研磨（ＣＭＰ）技術を用いて第２の絶縁膜３０７を頂部から徐々に除去し、第２の導電膜領域３０５の頂部を露出させた。この時第１の導電膜領域３０４と第２の導電膜領域３０５の間には第２の絶縁膜３０７の一部が残り、これが第１の導電膜領域３０４と後に形成する高濃度の不純物拡散層を離す（オフセットを形成する）為のスペーサ３０８である（図３ｄ）。
【００２０】
次に、第１の導電膜領域３０４を覆うように、かつ第２の導電膜領域３０５は露出するようにフォトレジスト３０９を形成してから、第２の導電膜領域３０５を除去した（図３ｅ）。半導体層３０１の第１の導電膜領域３０４とスペーサ３０８に覆われていない部分にイオン注入を行い、高濃度の不純物拡散層３１０を形成した（図４ａ）。
【００２１】
高濃度の不純物拡散層を形成する際のイオン注入の条件として、注入量は、好ましくは１０14〜１０17（１／cm2）、より好ましくは１０15〜１０16（１／cm2）
である。注入エネルギーは、好ましくは１０〜１５０keV、より好ましくは、３０〜１００keVである。イオン種は、Ｂ+、ＢＦ2+、Ｐ+及びＡｓ+等であるが、半導体基体にドナーあるいは、アクセプターとして機能し得る物質であれば特に限定されることはない。これらのイオン注入条件は、一例であり、一般に必要とする耐圧、能力などにより決定される。
【００２２】
たとえば、イオン種がＢＦ2+の場合、注入量は、好ましくは１０14〜１０17（１／cm2）、より好ましくは１０15〜１０16（１／cm2）、さらに好ましくは１×１０15〜８×１０15（１／cm2）である。１０14（１／cm2）未満では、拡散層抵抗（ソース、ドレインの寄生抵抗）が大きくなり、トランジスタの能力が阻害される場合があるためである。また、１０17（１／cm2）より大きいと後の工程でイオン注入による結晶欠陥を回復することが困難になり、ジャンクションリークなどによりトランジスタの特性を阻害する場合があるからである。注入エネルギーは、特に限定されないが、好ましくは２０〜６０keV、より好ましくは３０〜５０keV、さらに好ましくは４０±５keVである。２０keV未満では不純物がゲート絶縁膜を貫通しない場合があるためである。また、６０keVより大きいとイオン注入のマスク層まで貫通する場合があるためである。
【００２３】
イオン種がＢ+の場合、注入量は、好ましくは１０14〜１０17（１／cm2）、より好ましくは１０15〜１０16（１／cm2）、さらに好ましくは１×１０15〜８×１０15（１／cm2）である。注入エネルギーは、特に限定されないが、好ましくは２０〜６０keV、より好ましくは３０〜５０keV、さらに好ましくは４０±５keVである。
【００２４】
イオン種がＰ+の場合、注入量は、好ましくは１０14〜１０17（１／cm2）、より好ましくは１０15〜１０16（１／cm2）、さらに好ましくは１×１０15〜８×１０15（１／cm2）である。注入エネルギーは、特に限定されないが、好ましくは５０〜９０keV、より好ましくは６０〜８０keV、さらに好ましくは７０±５keVである。
【００２５】
イオン種がＡｓ+の場合、注入量は、好ましくは１０14〜１０17（１／cm2）、より好ましくは１０15〜１０16（１／cm2）、さらに好ましくは１×１０15〜８×１０15(１／cm2）である。注入エネルギーは、特に限定されないが、好ましくは３０〜７０keV、より好ましくは４０〜６０keV、さらに好ましくは、５０±５keVである。
【００２６】
この後、層間絶縁膜３１１を堆積し、不純物の活性化の為の加熱処理を施し、接続孔を開口し、金属配線３１２を形成して半導体装置を完成した（図４ｂ）。
【００２７】
本実施例では半導体層３０１は単結晶シリコンとしたが、他に、例えば多結晶シリコン薄膜トランジスタを製造する場合であって半導体層３０１がガラスや石英ガラスの基板上に形成した多結晶シリコンであっても、また非晶質シリコン薄膜トランジスタを製造する場合であって半導体層３０１がガラスや石英ガラスの基板上に形成した非晶質シリコンであってもよい。
【００２８】
更に言えば、半導体層３０１の単結晶シリコンは、単結晶シリコン基板でも、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）やＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｈｉｒｅ）上に成長した単結晶シリコンであっても、本発明の方法で製造することで得られる効果にはなんら変わるところはない。
【００２９】
しかしながら、実際に単結晶シリコン基板を用いて本発明の方法で半導体装置を製造する場合には、素子分離の方法等も考慮しなければならない。これは本実施例で示した図に含まれる部分以外、すなわち素子分離領域に段差を生じて、特に化学的機械的研磨（ＣＭＰ）を用いる際に、素子分離絶縁膜上の第１の導電層領域３０４が薄くなってしまい、素子分離領域での配線に使えなくなってしまうためである。単結晶シリコン基板を用い、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）で素子分離を行う場合について後に別の実施例として述べる。
【００３０】
また、本実施例では第２の絶縁膜３０７の除去に化学的機械的研磨（ＣＭＰ）を用いたが、第２の導電膜領域３０５の頂部を露出し、かつスペーサ３０８になる第２の絶縁膜３０７をイオン注入の阻止マスクとなりうる膜厚で残せれば、他の技術を用いても構わない。例えば図３ｃの様に第２の絶縁膜３０７を堆積した状態で、上にフォトレジストを塗布してからフォトレジストと第２の絶縁膜３０７のエッチング速度がほぼ同じになるような条件で全面をエッチングする、いわゆるレジストエッチバック法でも本発明の目的にかなう。
【００３１】
更にいえば、本実施例では第１の導電層３０３に多結晶シリコンを用いたが、これをモリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等の高融点金属のケイ化物（シリサイド）や、これらと多結晶シリコンとの積層構造とする事もある。
【００３２】
本実施例の半導体装置の製造方法では、ゲート電極とソース、ドレインの位置関係、すなわちＭＯＳ型トランジスタにおけるソース、ドレインのオフセット長が、第１の導電膜３０３を加工、成形して第１の導電膜領域３０４と第２の導電膜領域３０５を形成する為の一度のフォトリソグラフィで決まる。そのため、ゲート電極とソース、ドレインの間隔（オフセット長）を、従来のマスクオフセット法のように露光装置の位置合わせ精度によらず、常に一定に保つことができ、従って電気的特性が均一な半導体装置を製造することができた。しかも、従来のサイドウオール法と違い、オフセットの大きさを任意に決めることが可能であり、必要に応じたソースドレイン間耐圧を得ることが容易にできた。
【００３３】
以下、図５を用いて本発明の半導体装置の製造方法の第２の実施例について製造工程順に説明する。第２の実施例は単結晶シリコン基板上に素子分離の為の酸化シリコン膜をＬＯＣＯＳ法で形成した後、本発明の製造方法を適用した例である。これは先に述べた第１の実施例の方法を、素子分離のための酸化シリコン膜を基板から盛り上がるように形成しなければならない単結晶シリコン基板を用いた半導体装置の製造に適用すると、ゲート電極と同層でゲート電極から延びる配線部分が素子分離のための酸化シリコン膜上に有るために（第１の実施例を説明した図３、図４では図示されていない）、平坦化技術を用いる際にこの配線部分が薄くなったり無くなってしまうことがあることから、この問題を解決した製造方法の例である。
【００３４】
単結晶シリコン基板５０１上に薄い酸化シリコン膜を形成した後、窒化シリコン膜をマスクとして露出したシリコン部分を熱酸化し、その後窒化シリコン膜を除去といういわゆるＬＯＣＯＳ法で素子分離絶縁膜５０２を形成して有り、素子分離絶縁膜５０２以外の部分にはゲート絶縁膜５０３を形成して有り、さらに多結晶シリコンからなる第１の導電膜５０４を堆積して有る（図５ａ）。
【００３５】
第１の導電膜５０４を一度のフォトリソグラフィを用いて加工成形し、第１の導電膜領域５０５と第２の導電膜領域５０６を同時に形成した。第１の導電膜領域５０５はＭＯＳ型トランジスタのゲート電極であり、第２の導電膜領域５０６は後に高濃度の不純物拡散層（ＭＯＳトランジスタのソース及びドレイン）を形成する部分を覆うようにしてある。更に、第１の導電膜領域５０５と第２の導電膜領域５０６の上からイオン注入を行い、単結晶シリコン基板５０１中に低濃度の不純物拡散層５０７を形成し、第２の絶縁膜５０８を堆積した（図５ｂ）。
【００３６】
次に、化学的機械的研磨（ＣＭＰ）技術を用いて第１の導電膜領域５０５と第２の導電膜領域５０６の頂部が露出するまで５０８を除いた（図５ｃ）。
【００３７】
次に、第１の導電膜領域５０５を覆い、第２の導電膜領域５０６が露出するように第１の配線５０９を形成し、第１の配線５０９をマスクに第２の導電膜領域５０６を除去した。続いて、第２の導電膜領域５０６の下にあった部分の単結晶シリコン５０１中にイオン注入で高濃度の不純物拡散層５１０を形成した（図５ｄ）。低濃度及び高濃度の不純物拡散層を形成する際のイオン注入条件は、実施例１に準ずる。
【００３８】
以後、層間絶縁膜５１１、接続孔５１２、金属配線５１３を形成し半導体装置を完成した（図５ｅ）。
【００３９】
第２の実施例で各部位に用いた材質、技術は単結晶シリコン基板５０１以外は基本的に第１の実施例の対応する部位と同じであり、材質や技術の変更も第１の実施例に準ずる。本第２の実施例にのみ必要な第１の配線５０９は多結晶シリコンとした。第１の配線５０９を多結晶シリコンとし、第１の導電膜５０４も多結晶シリコンであるので、本実施例では、第１の配線５０９の加工のためのエッチングで第２の導電膜領域５０６まで除去することが可能であった。しかし、第１の導電膜領域５０５と導通のとれる材質で有れば、他の材質を第１の配線５０９に用いて良い。
【００４０】
第２の実施例の方法で製造した半導体装置では、第１の実施例の場合と同じ理由により、電気特性の均一性が良く、また、ゲート電極とソース、ドレインの間隔に応じて必要な耐圧を得ることができた。
【００４１】
第２の実施例では単結晶シリコン基板を用いたが、例えば多結晶シリコン薄膜トランジスタを製造する場合であって半導体層がガラスや石英ガラスの基板上に形成した多結晶シリコンであっても、また非晶質シリコン薄膜トランジスタを製造する場合であって半導体層がガラスや石英ガラスの基板上に形成した非晶質シリコンであってもよい。
【００４２】
更に言えば、半導体層の単結晶シリコンは、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）やＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｈｉｒｅ）上に成長した単結晶シリコンであっても、本実施例の方法で製造することで得られる、均一性が高く高耐圧な半導体装置が得られると言う効果にはなんら変わるところはない。
【００４３】
その上、第２の実施例では第１の実施例と異なり、単結晶シリコン基板を用いた本発明の方法で半導体装置を製造する際に、素子分離の為にＬＯＣＯＳ法で素子分離絶縁膜を形成し、素子分離領域に段差を生じた場合でも、第１の配線５０９を形成しているので、素子分離領域の配線を確保することが出来る。
【００４４】
なお、以上に述べた二つの実施例では、ゲート電極の中央を境に左右対象に図を描いて有るが、これは必要に応じて左右非対象にし、ソース側のオフセットとドレイン側のオフセットの長さを変え、ソース側とドレイン側を使い分けることも容易にできる。
【００４５】
以下に本発明の半導体装置の製造方法のさらに別の実施例を、第３の実施例として図６を用いて説明する。第３の実施例は単結晶シリコン基板上に素子分離の為の酸化シリコン膜をＬＯＣＯＳ法で形成した後、本発明の製造方法を適用した例である。これは、先に述べた第１の実施例の方法を、素子分離のための酸化シリコン膜を基板から盛り上がるように形成しなければならない単結晶シリコン基板を用いた半導体装置の製造に適用すると、ゲート電極と同層でゲート電極から延びる配線部分が素子分離のための酸化シリコン膜の段差の上に有るために、平坦化技術を用いる際にこの配線部分が薄くなったり、無くなってしまうことがあることから、この問題を解決した製造方法の第２の実施例とは別の例である。
【００４６】
単結晶シリコン基板６０１上に薄い酸化シリコン膜を形成した後、窒化シリコン膜をマスクとして露出したシリコン部分を熱酸化し、その後窒化シリコン膜を除去といういわゆるＬＯＣＯＳ法で素子分離絶縁膜６０２を形成して有り、素子分離絶縁膜６０２以外の部分にはゲート絶縁膜６０３を形成して有り、さらに多結晶シリコンからなる第１の導電膜６０４を堆積して有る（図６ａ）。
【００４７】
第１の導電膜６０４を一度のフォトリソグラフィを用いて加工成形し、第１の導電膜領域６０５と第２の導電膜領域６０６を同時に形成した。
【００４８】
ここで、素子分離のための酸化シリコン膜上に配線部分を有する構造とする場合には、第１の導電膜６０４をフォトリソグラフィを用いて加工成形し、上述の第１の導電膜領域６０５及び第２の導電膜領域６０６の他に、素子分離絶縁膜６０２上に導電膜領域を形成すればよい。第１の導電膜領域６０５はＭＯＳ型トランジスタのゲート電極であり、第２の導電膜領域６０６は後に高濃度の不純物拡散層（ＭＯＳトランジスタのソース及びドレイン）を形成する部分を覆うようにしてある。更に、第１の導電膜領域６０５と第２の導電膜領域６０６の上からイオン注入を行い、単結晶シリコン基板６０１中に低濃度の不純物拡散層６０７を形成し、第２の絶縁膜６０８を堆積した（図６ｂ）。
【００４９】
次に、フォトリソグラフィでフォトレジスト６０９を形成し、これをマスクとして第２の導電膜領域６０６の上の第２の絶縁膜６０８を、第２の導電膜領域６０６の頂部が露出するように、かつ第２の絶縁膜６０８が残るように上部から部分的に除去した（図６ｃ）。残す第２の絶縁膜６０８の下部は、後の高濃度の不純物を形成するためのイオン注入で注入されるイオンが下の単結晶シリコン基板６０１に到達しないだけの厚さが必要である。
【００５０】
さらに第２の導電膜領域６０６を除去し、できた空隙の下の単結晶シリコン基板６０１の部分にイオン注入で高濃度の不純物拡散層６１０を形成した（図６ｄ）。低濃度及び高濃度の不純物拡散層を形成する際のイオン注入条件は、実施例１に準ずる。
【００５１】
以降、層間絶縁膜６１１、接続孔６１２、金属配線６１３を形成し半導体装置を完成した（図６ｅ）。
【００５２】
第３の実施例で各部位に用いた材質、技術は単結晶シリコン基板６０１以外は基本的に第１の実施例の対応する部位と同じであり、材質や技術の変更も第１の実施例に準ずる。
【００５３】
第３の実施例の方法で製造した半導体装置でも、第１の実施例や第２の実施例の場合と同じ理由により、電気特性の均一性が良く、また、ゲート電極とソース、ドレインの間隔に応じて必要な耐圧を得ることができた。
【００５４】
第３の実施例の製造方法では、第２の実施例に比べ、新たな配線（第１の配線５０９）を形成する必要が無く、第１の導電膜領域６０５をそのまま配線として使えるという利点がある。
【００５５】
また、第３の実施例でもゲート電極の中央を境に左右対象に図を描いて有るが、これは他の実施例同様、必要に応じて左右非対象にし、ソース側のオフセットとドレイン側のオフセットの長さを変え、ソース側とドレイン側を使い分けることも容易にできる。
【００５６】
以上述べたような本発明の半導体装置の製造方法で製造したＭＯＳ型トランジスタはオフセットの長さがマスクオフセット法のようには露光装置の合わせずれの影響を受けないので電気特性の均一性が良く、しかもサイドウオール法よりも寸法の大きいオフセットを設けることが出来る。このような効果とは別に本発明の半導体製造方法を用いて製造するＭＯＳ型トランジスタでは、ゲート長の不均一による電気特性の不均一を軽減することが可能である。
【００５７】
ＭＯＳ型トランジスタ電気特性の不均一性の他の要因としてはゲート長の不均一性をあげることが出来る。ゲート長の不均一は主にゲート電極形成の為のフォトリソグラフィの不均一に起因し、一部はその後のエッチング工程の不均一にも起因する。ゲート長はＭＯＳ型トランジスタの電気特性を決定する大きな要素であり、ゲート長のわずかな変化はそのまま電気特性の変化となって現れてしまう。しかしながら、本発明の半導体装置の製造方法で製造したＭＯＳ型トランジスタであって、以下に第４の実施例として述べるように、ソース及びドレインの不純物拡散層とチャネルの間の部分（低濃度の不純物拡散層あるいはオフセットと呼んでいる）の、チャネル長方向の単位長さあたりの電気抵抗を、ゲート及びドレインに規定の電圧、例えば定格電圧、を加えた場合のチャネルの単位長さあたりの電気抵抗の概２分の１としたＭＯＳ型トランジスタでは、ゲート長の不均一に起因する電気特性の不均一を軽減することが可能である。
【００５８】
以下に第４の実施例を図７を用いて説明する。
【００５９】
図７は第２の本発明のＭＯＳ型トランジスタを第２の実施例の製造方法で製造した場合の断面図である。図の左右方向がＭＯＳ型トランジスタのチャネル長方向、すなわちゲート長方向である。
【００６０】
低濃度の不純物拡散層７０１（オフセット）のチャネル長方向の単位長さあたりの抵抗をＲｏとする。また、ソース端子７０２を０Ｖとしてゲート端子７０３とドレイン端子７０４に規定の電圧を加えた場合の導通状態（以後オン状態と称す）のチャネル７０５の端から端までの平均の抵抗値をゲート長で割った、単位長さ当たりの抵抗をＲｃとする。本実施例のＭＯＳ型トランジスタでは、ＲｏはＲｃの概ね２分の１とした。Ｒｏは低濃度の不純物拡散層を形成する際のイオン注入の注入イオン量を調整することで所望の値を得た。
【００６１】
ここでゲート電極７０６の寸法が変動した場合を考える。図７におけるゲート電極７０６の横方向の幅、すなわちゲート長がｄＬだけ変動するとチャネル長もｄＬ変動する。この時のオフセットの長さの変動はソース側、ドレイン側あわせて−２ｄＬとなる。これは図７のＭＯＳ型トランジスタは第２の実施例に説明した方法で製造したので、図５ｂにあるようにＭＯＳ型トランジスタのゲート電極となる第１の導電膜領域５０５の寸法と第２の導電膜領域５０６の寸法が同一であり、第１の導電膜領域５０５の寸法がｄＬだけ変動すると、同時に形成された第２の導電膜領域５０６の寸法も同じくｄＬ変動し、第１の導電膜領域５０５と第２の導電膜領域５０６の間隔、つまりオフセット片側分で−ｄＬだけ変動することによる。このようにチャネル長がｄＬ変動したとき、ｄＬがゲート長に比べ十分小さく、例えばｄＬがゲート長の１０％に満たない程度ならば、オン状態のチャネルの全抵抗の変動はＲｃにｄＬを乗じた大きさにほぼ等しい。これに対しオフセットの寸法の変動がソース側、ドレイン側あわせて−２ｄＬであるからオフセットの抵抗の変動は−２ｄＬにＲｏを乗じた大きさである。本実施例のＭＯＳ型トランジスタはＲｏがＲｃの概ね２分の１であるので、オン状態のチャネル抵抗の変動はオフセットの抵抗の変動でほぼ相殺される。すなわち第４の実施例のＭＯＳ型トランジスタではゲート長の変動による電気特性の変化を軽減できた。
【００６２】
第４の実施例のＭＯＳ型トランジスタは、第２の実施例の製造方法で製造したのであるが、これに限らず本発明の他の実施例の製造方法で製造した場合でも同じ効果が得られる。
【００６３】
なお、第４の実施例のＭＯＳ型トランジスタではオフセット（低濃度の不純物拡散層７０１）は必ずしもドレイン端の電界緩和による耐圧の向上を第１の目的とはしていない。なぜならＲｏをＲｃの概ね２分の１とするためにオフセットの不純物濃度を決定しなければならない場合、決定された濃度ではオフセットの電界緩和効果が十分得られない場合もあるためである。しかしながら、本発明の半導体装置の製造方法を用いた上で、ＭＯＳ型トランジスタのオフセットに電界緩和効果を付加しつつゲート長の不均一による電気特性の不均一を軽減する効果を得たとすれば、それは本発明の効果の一端であることを付記しておく。
【００６４】
【発明の効果】
以上述べたように、本発明の半導体装置の製造方法では、ＭＯＳ型トランジスタのオフセットの大きさを均一に、しかも任意の大きさにする事ができる。従って、本発明の半導体装置の製造方法で、オフセットを有する半導体装置を製造すると、電気的特性が均一であり、ソース、ドレイン間耐圧の設定の自由度が大きい半導体装置を得ることができるという効果がある。これは本発明の半導体装置の製造方法のいずれの実施例でも得られる効果である。
【００６５】
また、本発明の半導体装置の製造方法で製造し、ソース及びドレインの高濃度不純物拡散層とチャネルの間のいわゆるオフセット部分の、チャネル長方向の単位長さあたりの電気抵抗が、ゲート電極及びドレインに規定の電圧を加えた場合のチャネルの単位長さあたりの電気抵抗の概２分の１である本発明のＭＯＳ型トランジスタでは、フォトリソグラフィの不均一に由来するゲート長の変動で起こる電気特性の不均一を軽減することが可能である。
【図面の簡単な説明】
【図１】従来のオフセットを有する半導体装置の製造方法のうち、いわゆるサイドウオール法の工程を示す工程断面図。
【図２】従来のオフセットを有する半導体装置の製造方法のうち、いわゆるマスクオフセット法の工程を示す工程断面図。
【図３】本発明の半導体装置の製造方法の第１の実施例を説明する工程断面図。はじめから途中の工程までを示し、以後の工程は図４に示した。
【図４】本発明の半導体装置の製造方法の第１の実施例を説明する工程断面図。図３からの続きの工程を示す。
【図５】本発明の半導体装置の製造方法の第２の実施例を説明する工程断面図。
【図６】本発明の半導体装置の製造方法の第３の実施例を説明する工程断面図。
【図７】第４の実施例の本発明のＭＯＳ型トランジスタを説明する断面図。
【符号の説明】
１０１、２０１・・・半導体基板
１０２、２０２、５０３、６０３・・・ゲート絶縁膜
１０３、２０３、７０６・・・ゲート電極
１０４、１０８、２０６・・・イオン注入
１０５、２０４、３０６、５０７、６０７、７０１・・・低濃度の不純物拡散層
１０６・・・絶縁膜
１０７・・・サイドウオールスペーサ
１０９、２０７、３１０、５１０、６１０・・・高濃度の不純物拡散層
２０５、３０９、６０９・・・フォトレジスト
３０１・・・半導体層
３０２・・・第１の絶縁膜
３０３、５０４、６０４・・・第１の導電膜
３０４、５０５、６０５・・・第１の導電膜領域
３０５、５０６、６０６・・・第２の導電膜領域
３０７、５０８、６０８・・・第２の絶縁膜
３０８・・・スペーサ
３１１、５１１、６１１・・・層間絶縁膜
３１２、５１３、６１３・・・金属配線
５０１、６０１・・・単結晶シリコン基板
５０２、６０２・・・素子分離絶縁膜
５０９・・・第１の配線
５１２、６１２・・・接続孔
７０２・・・ソース端子
７０３・・・ゲート端子
７０４・・・ドレイン端子
７０５・・・チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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