(57)【特許請求の範囲】
【請求項１】
外部から入力されたプログラムが格納されるプログラム記憶装置と，
前記プログラム記憶装置のアドレスを示す値が格納されるアドレスカウンタを備え，前記外部から入力されたプログラムを前記プログラム記憶装置に転送するアクセス制御装置と，
前記プログラム記憶装置のアドレスを示す値が格納されるプログラムカウンタを備え，かつ，前記プログラム記憶装置に格納された前記プログラムに基づいて演算処理を行う演算装置とを備え，
前記アクセス制御装置は，前記アドレスカウンタの値と前記プログラムカウンタの値とに基づいて前記外部から入力されたプログラムを前記プログラム記憶装置に転送し，
前記プログラム記憶装置は複数のバンクに分割され，前記複数のバンクに各々対応する各１ビットのステータスレジスタを有し，前記ステータスレジスタの値は，対応するバンクに既にプログラムが転送されているか，または，未だプログラムが転送されていないことを示すものであり，
前記複数のバンクに各々対応する各１ビットのプライオリティレジスタを有し，前記プライオリティレジスタの値は，プログラムが実行できないバンクにアクセスしようとしたとき，どのバンクにアクセスしようとしたのかを示すものであり，
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が既にプログラムが転送されていることを示すものであれば，プログラムカウンタ値の命令を実行し，
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が未だプログラムが転送されていないことを示すものであれば，演算処理装置のクロックを停止状態にし，前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値の属するバンクに格納されるプログラムを転送し，
前記プライオリティレジスタのいずれかの状態が，プログラムが実行できないバンクにアクセスしようとしたことを示す状態になっているときに，ウェイト状態となることを特徴とするデジタル信号処理装置。
【請求項２】
外部の記憶装置に格納されたプログラムをプログラム記憶装置に転送して前記プログラムを実行するデジタル信号処理装置であって，
前記プログラム記憶装置は複数のバンクに分割され，
前記複数のバンクに各々対応する各１ビットのステータスレジスタを有し，前記ステータスレジスタの値は，対応するバンクに既にプログラムが転送されているか，または，未だプログラムが転送されていないことを示すものであり，
前記複数のバンクに各々対応する各１ビットのプライオリティレジスタを有し，前記プライオリティレジスタの値は，プログラムが実行できないバンクにアクセスしようとしたとき，どのバンクにアクセスしようとしたのかを示すものであり，
前記プログラム記憶装置のアドレスを示す値が格納されるアドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が既にプログラムが転送されていることを示すものであれば，プログラムカウンタ値の命令を実行する機能と，
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が未だプログラムが転送されていないことを示すものであれば，
演算処理装置のクロックを停止状態にした後に，
前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値の属するバンクに格納されるプログラムを転送し，
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値を既にプログラムが転送されていることを示すものとし，
後に，前記演算処理装置のクロックの停止状態を解除する機能と，
前記プライオリティレジスタのいずれかの状態が，プログラムが実行できないバンクにアクセスしようとしたことを示す状態になっているときに，ウェイト状態とする機能と，
を有することを特徴とするデジタル信号処理装置。
【請求項３】
外部の記憶装置に格納されたプログラムを，複数のバンクに分割されたプログラム記憶装置に転送して前記プログラムを実行するデジタル信号処理方法であって，
前記複数のバンクに各々対応する各１ビットのステータスレジスタを有し，前記ステータスレジスタの値は，対応するバンクに既にプログラムが転送されているか，または，未だプログラムが転送されていないことを示すものであり，
前記複数のバンクに各々対応する各１ビットのプライオリティレジスタを有し，前記プライオリティレジスタの値は，プログラムが実行できないバンクにアクセスしようとしたとき，どのバンクにアクセスしようとしたのかを示すものであり，
前記プログラム記憶装置のアドレスを示す値が格納されるアドレスカウンタ値の属するバンクに対応するステータスレジスタの値が既にプログラムが転送されていることを示すものであれば，プログラムカウンタ値の命令を実行するステップと，
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値が未だプログラムが転送されていないことを示すものであれば，
演算処理装置のクロックを停止状態にした後に，
前記外部の記憶装置から前記プログラム記憶装置へ前記アドレスカウンタ値の属するバンクに格納されるプログラムを転送し，
前記アドレスカウンタ値の属するバンクに対応する前記ステータスレジスタの値を既にプログラムが転送されていることを示すものとし，
次に，前記演算処理装置のクロックの停止状態を解除するステップと，
前記プライオリティレジスタのいずれかの状態が，プログラムが実行できないバンクにアクセスしようとしたことを示す状態になっているときに，ウェイト状態となるステップと，
を有することを特徴とする前記デジタル信号処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，プログラムデータ格納用ＲＡＭを搭載したデジタル信号処理装置及びデジタル信号処理方法に関するものである。
【０００２】
【従来の技術】
デジタル信号処理装置（ＤＳＰ；Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）は，デジタル信号処理を行うための演算処理装置である。ＤＳＰの内部構造はマイクロプロセッサの一種であるが，信号処理で非常に多く用いられる積和演算が高速に処理できるように，ハードウェア乗算器を有し，乗算と加算が同時に行えるなど，信号処理に特化した機能が実装されている。
【０００３】
ＤＳＰは，携帯電話などに用いられるキー操作や表示部などのユーザインターフェースの処理機能を始め，プログラム格納用ＲＡＭやＲＯＭなどから多様なプログラムを処理することにより，ＪＡＶＡバーチャルマシン（ＪＡＶＡ：登録商標）やＭＰ３再生装置などの処理機能をもつことができる。
【０００４】
【発明が解決しようとする課題】
しかしながら，従来の構成のＤＳＰでは，全てのプログラムのダウンロードが完了するまでは待機状態でなければならず，プログラムの実行開始までに時間がかかるという問題があった。
【０００５】
本発明は，上記問題点に鑑みてなされたものであり，本発明の目的は，ＤＳＰの処理をプログラムのダウンロード中にも実行することの可能な，新規かつ改良されたデジタル信号処理装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，外部から入力されたプログラムが格納されるプログラム記憶装置と，プログラム記憶装置のアドレスを示す値が格納されるアドレスカウンタを備え，外部から入力されたプログラムをプログラム記憶装置に転送するアクセス制御装置と，プログラム記憶装置のアドレスを示す値が格納されるプログラムカウンタを備え，かつ，プログラム記憶装置に格納されたプログラムに基づいて演算処理を行う演算装置とを備えることを特徴とするデジタル信号処理装置が提供される。そして，アクセス制御装置は，アドレスカウンタの値とプログラムカウンタの値とに基づいて外部から入力されたプログラムをプログラム記憶装置に転送する。
【０００７】
本発明の第１のデジタル信号処理装置によれば，プログラム記憶装置へ全てのプログラムのダウンロードが完了する前でも処理を開始させることができる。
【０００８】
また，上記課題を解決するため，本発明の第２の観点によれば，外部の記憶装置に格納されたプログラムをプログラム記憶装置に転送してプログラムを実行するデジタル信号処理装置であって，プログラム記憶装置は複数のバンクに分割され，複数のバンクに各々対応する各１ビットのステータスレジスタを有し，アドレスカウンタ値の属するバンクに対応するステータスレジスタの値が１であれば，プログラムカウンタ値の命令を実行する機能と，アドレスカウンタ値の属するバンクに対応するステータスレジスタの値が１でなければ，演算処理装置のクロックを停止状態にした後に，外部の記憶装置からプログラム記憶装置へアドレスカウンタ値の属するバンクに格納されるプログラムを転送し，アドレスカウンタ値の属するバンクに対応するステータスレジスタの値を１とし，後に，演算処理装置のクロックの停止状態を解除する機能と，を有することを特徴とするデジタル信号処理装置が提供される。
【０００９】
本発明の第２のデジタル信号処理装置によれば，プログラム記憶装置へ全てのプログラムのダウンロードが完了する前でも処理を開始させることができる。さらに，既にプログラムが転送されたバンクへは再度の転送が行われないので，プログラム記憶装置のバンクへ格納済みのプログラム命令を二重に転送することを防止できる。
【００１０】
【発明の実施の形態】
以下，本発明の好適な実施の形態について，添付図面を参照しながら詳細に説明する。なお，以下の説明及び添付図面において，略同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００１１】
（第１の実施の形態）
まず，図１を参照しながら，第１の実施の形態にかかるデジタル信号処理装置の構成について説明する。図１は，第１の実施の形態にかかるデジタル信号処理装置の構成を示すブロック図である。
【００１２】
図１に示すように，デジタル信号処理装置１は，デュアルポートＲＡＭで構成されるプログラム格納用ＲＡＭ１０８（プログラム記憶装置），演算処理等を行う演算装置１１１の他，アクセス制御装置１０５，クロック制御装置１０７などを含んで構成される。そして，プログラム格納用ＲＡＭ１０８には，外部から入力（ダウンロード）されたプログラムが格納される。
【００１３】
アクセス制御装置１０５は，ダウンロードされたプログラムの命令などのデータの格納先であるプログラム格納用ＲＡＭ１０８のアドレスを決定する，アドレスカウンタ１０６を備える。
【００１４】
そして，アクセス制御装置１０５は，演算処理装置１２１や外部記憶装置のフラッシュＲＡＭ１２２などと，外部プログラムデータバス１２３及び，外部プログラムアドレスバス１２４で接続される。アクセス制御装置１０５は，これら外部接続装置に対して外部ウェイト信号１２５を出力できるようになっている。
【００１５】
アドレスカウンタ１０６によって決められたアドレスは，プログラムアドレスバスＡ１０４を経由して，プログラム格納用ＲＡＭ１０８に伝送される。
【００１６】
ダウンロードしたプログラムは，アクセス制御装置１０５からプログラムデータバスＡ１１４を経由して，プログラム格納用ＲＡＭ１０８に書込まれて格納される。
【００１７】
Ｒ／ＷコントロールＡ１１７は，アクセス制御装置１０５がプログラム格納用ＲＡＭ１０８に対してプログラムの命令などのデータを読込み／書込み（Ｒｅａｄ／Ｗｒｉｔｅ）処理を行うタイミングなどを制御する。
【００１８】
また，アクセス制御装置１０５からは，演算装置１１１からプログラム格納用ＲＡＭ１０８に対するアクセスを許可するＤＳＰリセット１１６信号が出力され，演算装置１１１に入力される。
【００１９】
演算装置１１１は，プログラム格納用ＲＡＭ１０８からプログラムデータを演算処理等で使用するために，プログラムカウンタ１１２を有する。プログラムカウンタ１１２から出力されるプログラムアドレスは，プログラム格納用ＲＡＭ１０８に入力されるとともに，プログラムアドレスバスＢ１１０を経由して，アクセス制御装置１０５に入力される。
【００２０】
また，演算装置１１１は，プログラム格納用ＲＡＭ１０８との間を双方向のプログラムデータバスＢ１１５により接続され，このプログラムデータバスＢ１１５によりプログラムの命令などのデータの読出し／書込みなどの処理が行われる。Ｒ／ＷコントロールＡ１２０信号は，プログラム格納用ＲＡＭ１０８に対してプログラムの命令などのデータを読込み／書込み処理を行うタイミングなどの制御信号として用いられる。
【００２１】
クロック制御装置１０７は，外部からのシステムクロック１０１や，停止信号であるウェイト信号１０３が入力されて，演算装置１１１に対するクロック信号の供給の制御などを行う。このようにアクセス制御装置１０５は，アドレスカウンタ１０６の値と，プログラムカウンタ１１２の値とに基づいて，クロック制御装置１０７にウェイト信号１０３を出力する。また，クロック制御装置１０７は，ＤＳＰクロック１０９を演算装置１１１へ出力し，演算装置１１１は，ＤＳＰクロック１０９に基づいて演算処理等の処理を行う。
【００２２】
演算装置１１１は，プログラムカウンタ１１２によって，演算装置１１１が処理実行を行うために必要なプログラムが格納されているプログラム格納用ＲＡＭ１０８のアドレスを，プログラムアドレスバスＢ１１０に出力する。
【００２３】
次に，図１〜図３を参照しながら，第１の実施の形態のデジタル信号処理装置１の動作について説明する。図２は，第１の実施の形態にかかるデジタル信号処理装置の動作を示す，プログラム転送と命令実行のフローチャートである。図３は，図２のステップに対応するプログラム格納用ＲＡＭ１０８のアドレスにおける，プログラムカウンタ値（ＰＣ）とアドレスカウンタ値（ＡＣ）の位置を示す図である。図３中，斜線で示す部分は，プログラム格納用ＲＡＭ１０８において，プログラムの転送（ダウンロード）が終了済みであることを示す。
【００２４】
図２に示すように，まずステップＳ１１で，ＡＣが０に初期化される（Ｓ１１）。次に，ステップＳ１２で，演算処理装置１２１または外部記憶装置１２２からプログラム格納用ＲＡＭ１０８へ，ＡＣが示す領域に格納されるプログラムが転送され，ＡＣがインクリメントされる（Ｓ１２）。次に，ステップＳ１３で，ＡＣと，ＰＣ＋１とが比較される（Ｓ１３）。ここで，ＰＣ＋１とは，プログラムカウンタＰＣの値に”１”を加算することを意味する。
【００２５】
比較の結果，ＡＣ＝ＰＣ＋１であれば，ステップＳ１４で，ＰＣが示す領域の命令を実行し，ＰＣはインクリメントされる（Ｓ１４）。そして，ステップＳ１５で，演算処理装置１２１または外部記憶装置１２２からプログラム格納用ＲＡＭ１０８へプログラムが転送され，ＡＣがインクリメントされる（Ｓ１５）。このように，アクセス制御装置１０５は，ＡＣの値とＰＣの値とに基づいて，外部から入力されたプログラムをプログラム格納用ＲＡＭ１０８に転送する。以上の工程が終了すれば，再びステップＳ１３へ移る。
【００２６】
一方，ステップＳ１３での比較の結果，ＡＣ≠ＰＣ＋１であれば，アクセス制御装置１０５は，クロック制御装置１０７に，演算装置１１１へのＤＳＰクロックの供給を停止することを指示するウェイト信号を出力する。そして，ステップＳ１６で，演算装置１１１へのＤＳＰクロック１０９の供給をウェイト状態（停止状態）とし（Ｓ１６），ステップＳ１７で，ＡＣの値にＰＣの値を代入する（Ｓ１７）。
【００２７】
このように，アクセス制御装置１０５は，アドレスカウンタ１０６の値とプログラムカウンタ１１２の値とが所定の関係を満たさなくなったときに，クロック制御装置１０７にウェイト信号１０３を出力し，アドレスカウンタ１０６の値を所定の関係を満たす値に変更する。ＤＳＰクロック１０９の供給がウェイト状態にあるので，ＰＣはインクリメントされず，ステップＳ１８で，演算処理装置１２１または外部記憶装置１２２からプログラム格納用ＲＡＭ１０８へＡＣが示す領域に格納されるプログラムが転送され，ＡＣがインクリメントされる（Ｓ１８）。次に，ステップＳ１９で，演算装置１１１へのＤＳＰクロック１０９の供給のウェイト状態を解除する（Ｓ１９）。以上の工程が終了すれば，再びステップＳ１３へ移る。
【００２８】
実行した命令がジャンプ命令や分岐命令でなければＰＣとＡＣを１ずつ増加し，プログラムの転送後にＡＣ＝ＰＣ＋１の関係を維持する（図３のＳ１１〜Ｓ１５）が，実行した命令がジャンプ命令や分岐命令であれば，ＡＣ＝ＰＣ＋１の関係が崩れる（図３のＳ１６）。そこで，ＡＣ＝ＰＣとすれば（図３のＳ１７），次の命令がジャンプや分岐でなければ，ＡＣはインクリメントされ，ＰＣはＤＳＰクロック１０９の供給がウェイト状態のためインクリメントされず，再びＡＣ＝ＰＣ＋１の関係が維持される。
【００２９】
このように，アクセス制御装置１０５は，アドレスカウンタ１０６の値とプログラムカウンタ１１２の値とが所定の関係を満たさないときに，クロック制御装置１０７にウェイト信号１０３を出力し，アドレスカウンタ１０６の値を所定の関係を満たす値に変更する。
【００３０】
以上のように，第１の実施の形態によれば，従来，プログラムのダウンロードが全て完了するまで待機しなければならなかったＤＳＰの処理動作を，プログラム記憶装置１０８へ全てのプログラムのダウンロードが完了する前であっても，プログラムの各命令などの実行を，プログラムの命令をダウンロードして格納するとともにスタートおよび処理させることが可能となり，プログラムの初期化に要する時間の短縮が図れる。
【００３１】
（第２の実施の形態）
次に，図４を参照しながら，第２の実施の形態にかかるデジタル信号処理装置の構成について説明する。図４は，第２の実施の形態にかかるデジタル信号処理装置の構成を示すブロック図である。
【００３２】
図４に示すように，第２の実施の形態にかかるデジタル信号処理装置２において，図１に示す第１の実施の形態にかかるデジタル処理装置１と異なる点は，プログラム格納用ＲＡＭ２０８がバンク（図４では，ｂａｎｋ１〜５）に分割されている点と，アドレス制御装置２０５にＲＡＭステータスレジスタ２２６とＲＡＭプライオリティレジスタ２２７が加えられている点である。なお，加えられている部分以外は第１の実施の形態と同様の構成を示すので，詳細な説明は省略する。
【００３３】
プログラム格納用ＲＡＭ２０８はいくつのバンクに分割されてもよく，また，バンク同士の大きさが異なっていてもよい。ＲＡＭステータスレジスタ２２６は，プログラム格納用ＲＡＭ２０８の各バンクに対応する１ビットのメモリである。例えば，状態’１’は，プログラム格納用ＲＡＭ２０８の該当するバンクに既にプログラムが転送されていることを示し，状態’０’は，プログラム格納用ＲＡＭ２０８の該当するバンクに未だプログラムが転送されていないことを示すようにする。ＲＡＭステータスレジスタ２２６は，プログラム格納用ＲＡＭ２０８のバンク数＋１のバンク数をもっており，１つのバンク（図４ではバンク６）は常に状態が’１’である。ここで，’１’と’０’を逆にしてもよいし，その他の区別を行っても構わない。
【００３４】
ＲＡＭプライオリティレジスタ２２７は，演算装置２１１が，プログラムが実行できないバンクにアクセスしようとしたとき，どのバンクにアクセスしようとしたのかを示す。例えば，ＲＡＭステータスレジスタ２２６の１番目のレジスタの値が’０’のときに，プログラム格納用ＲＡＭ２０８のバンク１にアクセスしようとすると，ＲＡＭプライオリティレジスタ２２７の１番目のレジスタの値が’１’となる。また，ＲＡＭプライオリティレジスタ２２７のいずれかの状態が’１’になっているとき，演算装置２１１はｗａｉｔ状態となる。
【００３５】
次に，図４，図５を参照しながら，第２の実施の形態にかかるデジタル信号処理装置の動作について説明する。図５は，第２の実施の形態にかかるデジタル信号処理装置の動作を示す，プログラム転送と命令実行のフローチャートである。
【００３６】
図５に示すように，まずステップＳ２１で，ＲＡＭステータスレジスタ２２６の各バンクの値が’０’に初期化され（Ｓ２１），次に，ステップＳ２２でＡＣが’０’に初期化される（Ｓ２２）。
【００３７】
次に，ステップＳ２３で，ＡＣの属するバンクのＲＡＭステータスレジスタ２２６が，’１’か否かを判断する（Ｓ２３）。
【００３８】
判断の結果，ＲＡＭステータスレジスタ２２６が’１’であれば，ステップＳ２４で，ＰＣが示す領域の命令が実行され，ＰＣがインクリメントされる（Ｓ２４）。そして，ステップＳ２５で，ＡＣがインクリメントされる（Ｓ２５）。以上の工程が終了すれば，再びステップＳ２３へ移る。
【００３９】
一方，ステップＳ２３の判断の結果，ＲＡＭステータスレジスタ２２６が’１’でなければ，ステップＳ２６で，ＤＳＰ２１１へのＤＳＰクロック２０９の供給がウェイト状態にされる（Ｓ２６）。そして，ステップＳ２７で，演算処理装置２２１または外部記憶装置２２２からプログラム格納用ＲＡＭ２０８のＡＣの属するバンクへプログラムが転送される（Ｓ２７）。次に，ステップＳ２８で，ＡＣの属するバンクのＲＡＭステータスレジスタ２２６の値が’１’にされる（Ｓ２８）。次に，ステップＳ２９で，演算装置２１１へのＤＳＰクロック２０９の供給のウェイト状態が解除される（Ｓ２９）。以上の工程が終了すれば，再びステップＳ２３へ移る。
【００４０】
以上のように，第２の実施の形態によれば，従来，プログラムのダウンロードが全て完了するまで待機しなければならなかったＤＳＰの処理動作を，プログラム記憶装置２０８へ全てのプログラムのダウンロードが完了する前であってもプログラムの各命令などの実行を，プログラムの命令をダウンロードして格納するとともにスタートおよび処理させることが可能となり，プログラムの初期化に要する時間の短縮が図れる。
【００４１】
さらに，既にプログラムが転送されたバンクへは再度の転送が行われないので，プログラム記憶装置のバンクへ格納済みのプログラム命令を二重に転送することを防止できる。
【００４２】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。いわゆる当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例を想定し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４３】
上記実施の形態においては，プログラム格納用ＲＡＭにデュアルポートＲＡＭを適用した場合を例にあげて説明したが，本発明はかかる例に限定されない。例えば，プログラム領域を幾つかにバンク分けした場合にそれぞれのバンクに対してシングルポートＲＡＭを使用し，プログラムダウンロード側のインタフェースと，演算装置アクセス側のインタフェースを制御するセレクタ装置を用いることで，複数のシングルポートＲＡＭを適用した場合であっても実施することができる。
【００４４】
また上記実施形態においては，アクセス制御装置，ダウンロードアドレスレジスタＡ，ダウンロードアドレスレジスタＢまたはダウンロードセレクトレジスタを別の装置として構成した場合を例にあげて説明したが，本発明はかかる例に限定されず，上記各々の装置の組み合わせによる構成であっても実施することができる。例えば，アクセス制御装置，ダウンロードアドレスレジスタＡ，ダウンロードアドレスレジスタＢ，およびダウンロードセレクトレジスタを１つの装置として構成して実施することもできる。
【００４５】
また上記実施の形態においてはＤＳＰを適用した場合を例にあげて説明したが，本発明はかかる例に限定されない。例えば，本発明はマイクロプロセッサ等にも適用可能である。
【００４６】
【発明の効果】
以上詳述したように，本発明によれば，従来，プログラムのダウンロードが全て完了するまで待機しなければならなかったＤＳＰの処理動作を，全てのプログラムのダウンロードが完了する前でも，開始および処理させることが可能であり，プログラムの初期化に要する時間およびプログラムを処理するのにかかる時間などの短縮が図れるデジタル信号処理装置が提供できるものである。
【図面の簡単な説明】
【図１】図１は，第１の実施の形態にかかるデジタル信号処理装置の構成を示すブロック図である。
【図２】図２は，第１の実施の形態にかかるデジタル信号処理装置の動作を示す，プログラム転送と命令実行のフローチャートである。
【図３】図３は，図２のステップに対応するプログラム格納用ＲＡＭのアドレスにおけるプログラムカウンタ値（ＰＣ）とアドレスカウンタ値（ＡＣ）の位置を示す概念図である。
【図４】図４は，第２の実施の形態にかかるデジタル信号処理装置の構成を示すブロック図である。
【図５】図５は，第２の実施の形態にかかるデジタル信号処理装置の動作を示す，プログラム転送と命令実行のフローチャートである。
【符号の説明】
１，２    ：デジタル信号処理装置
１０１    ：システムクロック
１０３    ：ウェイト信号
１０４    ：プログラムアドレスバスＡ
１０５    ：アクセス制御装置
１０６    ：アドレスカウンタ
１０７    ：クロック制御装置
１０８    ：プログラム格納用ＲＡＭ
１０９    ：ＤＳＰクロック
１１０    ：プログラムアドレスバスＢ
１１１    ：演算装置
１１２    ：プログラムカウンタ
１１４    ：プログラムデータバスＡ
１１５    ：プログラムデータバスＢ
１１６    ：ＤＳＰリセット
１１７    ：Ｒ／ＷコントロールＢ
１２０    ：Ｒ／ＷコントロールＡ
１２１    ：演算処理装置
１２２    ：フラッシュＲＡＭ
１２３    ：外部プログラムデータバス
１２４    ：外部プログラムアドレスバス
１２５    ：外部ウェイト信号
２０１    ：システムクロック
２０３    ：ウェイト信号
２０４    ：プログラムアドレスバスＡ
２０５    ：アクセス制御装置
２０６    ：アドレスカウンタ
２０７    ：クロック制御装置
２０８    ：プログラム格納用ＲＡＭ
２０９    ：ＤＳＰクロック
２１０    ：プログラムアドレスバスＢ
２１１    ：演算装置
２１２    ：プログラムカウンタ
２１４    ：プログラムデータバスＡ
２１５    ：プログラムデータバスＢ
２１６    ：ＤＳＰリセット
２１７    ：Ｒ／ＷコントロールＢ
２２０    ：Ｒ／ＷコントロールＡ
２２１    ：演算処理装置
２２２    ：フラッシュＲＡＭ
２２３    ：外部プログラムデータバス
２２４    ：外部プログラムアドレスバス
２２５    ：外部ウェイト信号
２２６    ：ＲＡＭステータスレジスタ
２２７    ：ＲＡＭプライオリティレジスタ
【図１】
0003694005.tif 000002
【図２】
0003694005.tif 000003
【図３】
0003694005.tif 000004
【図４】
0003694005.tif 000005
【図５】
0003694005.tif 000006