(57)【特許請求の範囲】
【請求項１】
ウェハをプローブする方法であって：
各ダイ（５２）が第１アレイで配置された複数の導電バンプ（５４）を有する、複数の半導体ダイ（５２）が形成された半導体ウェハ（５０）を設ける段階；前記第１アレイとは異なる第２アレイで配置された複数の導電パッド（７４）を有するプローブ・カード（６２）を設ける段階；
前記第１アレイで配置された複数の導電パッド（８０）を有する第１面と、前記第２アレイで配置された複数の導電パッド（７８）を有する相対する第２面とを有する第１製造パッケージ基板（６４）を設ける段階であって、前記基板の第２面の複数の導電パッドはプローブ・カード上の複数の導電パッドに電気接続される段階；
前記第１製造パッケージ基板の前記第１面上の複数の導電パッドを第１ダイ上の複数の導電バンプに電気接続し、第１ダイ上で電気試験を行うことによって、複数の半導体ダイのうち第１ダイをプローブする段階；
前記第１製造パッケージ基板と実質的に同一の第２製造パッケージ基板（９０）を設ける段階であって、前記第２製造パッケージ基板は、第１アレイで配置された複数の導電パッド（９８）を有する第１面と、第２アレイで配置された複数の導電パッド（９４）を有する相対する第２面とを有する段階；
前記第１ダイを前記半導体ウェハから分離する段階；および
前記第２製造パッケージ基板を用いて前記第１ダイをパッケージングする段階；
によって構成されることを特徴とする方法。
【請求項２】
ウェハをプローブする方法であって：
テスタで用いられるプローブ・アセンブリ（６０）を設ける段階であって、前記プローブ・アセンブリは：
第１アレイ構成で電気的に終端する複数の導電トレース（７０）を有するプローブ・カード（６２）と；
第１面および相対する第２面を有する第１製造パッケージ基板（６４）であって、前記第１面は第１アレイ構成で配置された第１の複数の導電パッド（７８）を有し、前記第２面は前記第１アレイ構成よりも小さい面積の第２アレイ構成で、前記第１の複数のパッドに電気接続された第２の複数の導電パッド（８０）を有し、前記基板の前記第１の複数のパッドは前記プローブ・カードの複数の導電トレースに電気接続される、第１製造パッケージ基板（６４）と；
第２アレイ構成で配置され、かつ前記基板の第２面上の第２の複数のパッドに電気接続される複数のプローブ・ニードル（８０）を有するプローブ・ニードル・アセンブリ（６８）と；
によって構成されるプローブ・アセンブリ（６０）を設ける段階；
各ダイが第２アレイ構成で配置された複数のダイ・パッド（５４）を有する、複数の半導体ダイ（５２）を有する半導体ウェハ（５０）を設ける段階；
第１ダイの複数のダイ・パッドを前記複数のプローブ・ニードルに電気接触させ、前記テスタを用いて第１ダイについて電気的診断を実施することによって、前記複数の半導体ダイのうち第１ダイをプローブする段階；
によって構成されることを特徴とする方法。
【請求項３】
ウェハをプローブする方法であって：
テスタで用いられるプローブ・アセンブリ（６０）を設ける段階であって、前記プローブ・アセンブリは：
第１アレイ構成で電気的に終端する複数の導電トレース（７０）を有するプローブ・カード（６２）と；
第１面および相対する第２面を有する第１製造パッケージ基板（６４）であって、前記第１面は第１アレイ構成で配置された第１の複数の導電パッド（７８）を有し、前記第２面は前記第１アレイ構成よりも小さい面積の第２アレイ構成で、前記第１の複数のパッドに電気接続された第２の複数の導電パッド（８０）を有し、前記基板の前記第１の複数のパッドは前記プローブ・カードの複数の導電トレースに電気接続される、第１製造パッケージ基板（６４）と；
第２アレイ構成で配置され、かつ前記基板の第２面上の第２の複数のパッドに電気接続される複数のプローブ・ニードル（８０）を有するプローブ・ニードル・アセンブリ（６８）と；
によって構成されるプローブ・アセンブリ（６０）を設ける段階；
各ダイが第２アレイ構成で配置された複数のダイ・パッド（５４）を有する、複数の半導体ダイ（５２）を有する半導体ウェハ（５０）を設ける段階；
第１ダイの複数のダイ・パッドを前記複数のプローブ・ニードルに電気接触させ、前記テスタを用いて第１ダイについて電気的診断を実施することによって、前記複数の半導体ダイのうち第１ダイをプローブする段階；
前記第１ダイを前記ウェハから分離する段階；
前記第１製造パッケージ基板と実質的に同一である第２製造パッケージ基板（９０）であって、同様に第１面と相対する第２面とを有し、前記第１面は第１アレイ構成で配置された第１の複数の導電パッド（９４）を有し、前記第２面は前記第１アレイ構成よりも小さい面積の第２アレイ構成で、前記第１の複数のパッドに電気接続された第２の複数の導電パッド（９８）を有する、第２製造パッケージ基板（９０）を設ける段階；
前記第１ダイを前記第２製造パッケージ基板の前記第２面に実装する段階；および
前記第１ダイの複数のダイ・パッドと、前記第２製造パッケージ基板の第２の複数の導電パッドとを電気接続する段階；
によって構成されることを特徴とする方法。
【請求項４】
ウェハをプローブする方法であって：
各ダイが第１アレイで配置された複数の導電バンプ（５４）を有する、複数の半導体ダイ（５２）が形成された半導体ウェハ（５０）を設ける段階；
テスタで用いられるプローブ・カード・アセンブリ（６０）を設ける段階であって、前記プローブ・カード・アセンブリは：
前記テスタと適切に電気接続するために構成された複数の導電トレース（７０）を有し、かつ前記第１アレイとは異なる第２アレイで配置され、前記複数の導電トレースに電気接続される複数の導電パッドを有するプローブ・カード（６２）と；
前記第２アレイ（ＢＧＡアレイ）で配置され、かつ前記プローブ・カード上の複数の導電パッドに電気接続された複数の導電パッド（７８）を有する第１面を有し、かつ前記第１アレイで配置された複数の導電パッド（８０）を有する、前記第１面とは反対の第２面を有する第１製造パッケージ基板（６４）と；
前記第１製造パッケージ基板の第２面上の複数の導電パッドを複数のダイのうち第１ダイ上の複数の導電パッドと電気接続する手段（６８）と；
によって構成されるプローブ・カード・アセンブリ（６０）を設ける段階；
前記第１ダイ上の複数の導電パッドと、前記プローブ・カード上の導電トレースとの間で電気接続がなされるように、前記半導体ウェハを前記プローブ・カード・アセンブリに近接させる段階；および
前記第１ダイを電気的に試験する段階；
によって構成されることを特徴とする方法。
【請求項５】
ウェハをプローブする方法であって：
各ダイが第１アレイで配置された複数の導電バンプ（５４）を有する、複数の半導体ダイ（５２）が形成された半導体ウェハ（５０）を設ける段階；
テスタで用いられるプローブ・カード・アセンブリ（６０）を設ける段階であって、前記プローブ・カード・アセンブリは：
前記テスタと適切に電気接続するために構成された複数の導電トレース（７０）を有し、かつ前記第１アレイとは異なる第２アレイで配置され、前記複数の導電トレースに電気接続される複数の導電パッドを有するプローブ・カード（６２）と；
前記第２アレイ（ＢＧＡアレイ）で配置され、かつ前記プローブ・カード上の複数の導電パッドに電気接続された複数の導電パッド（７８）を有する第１面を有し、かつ前記第１アレイで配置された複数の導電パッド（８０）を有する、前記第１面とは反対の第２面を有する第１製造パッケージ基板（６４）と；
前記第１製造パッケージ基板の第２面上の複数の導電パッドを複数のダイのうち第１ダイ上の複数の導電パッドと電気接続する手段（６８）と；
によって構成されるプローブ・カード・アセンブリ（６０）を設ける段階；
前記第１ダイ上の複数の導電パッドと、前記プローブ・カード上の導電トレースとの間で電気接続がなされるように、前記半導体ウェハを前記プローブ・カード・アセンブリに近接させる段階；
前記第１ダイを電気的に試験する段階；
前記第１ダイを前記ウェハから分離する段階；
前記第１製造パッケージ基板と実質的に同一であり、同様に第１および第２面を有する第２製造パッケージ基板（９０）を設ける段階；
前記第１ダイを前記第２製造パッケージ基板の第２面に実装する段階；および
前記第１ダイを前記第２製造パッケージ基板に電気接続する段階；
によって構成されることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に、半導体ウェハをプローブする方法に関し、さらに詳しくは、バンプ付き半導体ウェハをプローブする方法に関する。
【０００２】
【従来の技術】
ウェハ・プローブ(wafer probing) は、半導体装置の製造全般において実施されるいくつかの試験工程の１つである。個別の半導体ダイのパッケージングの前で、ウェハ形状の状態のままで、各ダイはテスタ上でプローブされる。従来のウェハ・プローブ方法は、使用される特定のテスタに適応されたプローブ・カードを利用する。一般に、プローブ・カードは、複数のカンチレバ・プローブ・ニードルを採用し、これらのニードルは、各半導体ダイ上に構成されたボンド・パッドと一致する周辺構成で配置される。プローブ・ニードルは、各ダイのボンド・パッドに接触して配置され、診断試験が実施される。１つのダイの試験が完了すると、隣接するダイに対して試験が実施できるようにウェハは移動される。このプロセスは、ウェハ上のすべてのダイが試験されるまで繰り返される。
【０００３】
半導体装置の性能が向上するにつれて、各装置を動作するために必要な入力および出力接続の数も一般に増加する。各入力および出力端子について、各半導体ダイ上に対応するボンド・パッドがある。従来、これらのボンド・パッドは、ダイの周辺部に配置される。より多くの入力および出力端子の必要性のために、半導体ダイの周辺部のボンド・パッドの数が増加するにつれて、半導体ダイの全面積は増加する。多くの場合、ダイの寸法は周辺部の周りのボンド・パッドの数と、隣接パッド間の所要間隔とによって決められるため、ダイ寸法は「ボンド・パッド制限」されると考えられる。個別のダイの回路のバルクは、実際のダイ寸法よりも小さい面積を占めるが、周辺部の周りの最小ボンド・パッド間隔の必要性により、すべてのボンド・パッドを収容するためには、ダイ寸法を回路のバルクよりも大きくする必要がある。半導体製造業者はダイ寸法を最小限に抑えるという市場需要に絶えず迫られているので、ボンド・パッド間隔の制限は競争力のある製品を提供する上で深刻な障害となる。
【０００４】
【発明が解決しようとする課題】
半導体ダイを周辺的にボンドパッド制限されることを防ぐ１つの方法として、ダイのパッドをダイ表面上でアレイ構成に配置する方法がある。一般に、パッド・アレイ構成を含む半導体ダイは、一般にリードフレーム，テープまたは基板にワイヤボンディングまたはＴＡＢ(tape automated bonding)ボンディングされる周辺ボンド・パッド構成に比べて、フリップ・チップ(flip chip) 方法を利用してパッケージングされる。フリップ・チップ方法では、ダイの活性表面は、パッケージ基板に（活性面を下にして）取り付けられ、ダイ上のパッドのアレイは基板のパッドの整合するアレイに電気接続され、位置合わせされる。ダイ上のパッドとパッケージ基板上のパッドとの間の適切な接続を確保するため、半導体ダイのパッド上に導電パッドを形成してもよい。バンプの１つの種類として、コラプス・チップ接続(collapse chip connection)（Ｃ４）がある。このような方法によって得られるバンプは、Ｃ４バンプと呼ばれる場合が多い。一般に、Ｃ４バンプは、ウェハ・プローブ・プロセス中に各ダイ上に存在するように、ウェハ・レベルで形成される。残念ながら、従来のカンチレバ・ニードルおよびカンチレバ・プローブ・カードは、すべてのアレイ状のＣ４バンプ付きウェハをプローブするために利用できない。Ｃ４バンプはダイ表面上でアレイ構成であり、バンプは数ロウ(row) の深さになるため、カンチレバ・プローブ・ニードルがすべてのバンプを同時にうまくプローブできるプローブ・カードを開発することは困難である。さらに、カンチレバ・プローブは、プローブ中にＣ４バンプを破損することがある。
【０００５】
従来のカンチレバ・プローブ・ニードルの必要性を省く、バンプ付きウェハをプローブする方法が開発されている。この方法は、アレイ・プローブと呼ばれる。アレイ・プローブでは、周辺構成の従来のカンチレバ・プローブは、各ダイ上のバンプの構成に一致するアレイ構成のプローブ・ワイヤと置き換えられる。アレイ・プローブを用いることの難点は、ウェハ・プローブを従来のテスタで成功させるためには、プローブ・ワイヤをプローブ・カード上の導電トレースに接続しなければならないことである。現在、プローブ・ワイヤとプローブ・カードとの間の適切な接続を達成するための機構は、面倒な手作業による配線プロセスによる。各プローブ・ワイヤは、「ジャンパ・ワイヤ」によってテスタ・プローブ・カード上の対応する導電トレースに接続される。ジャンパ・ワイヤは、プローブ・ワイヤとプローブ・カードとの間で手作業により接続され、その結果得られる製品は極めて高価になる。さらに、このプローブ・アレイ・アセンブリを製造するために要するリードタイム(lead time) は、一般的なＣ４用途で必要とされる接続の数が極めて多いこと、およびこのような接続を手作業で行うことにより、極めて長い。
【０００６】
【課題を解決するための手段】
本発明は、ウェハをプローブする方法に関する。１つの形態では、本方法は、半導体ウェハ上に形成された複数の半導体ダイを有する半導体ウェハを設けることを含み、各ダイは第１アレイに配置された複数の導電バンプを有する。また、プローブ・カードが設けられ、このプローブ・カードは、第１アレイとは異なる第２アレイで配置された複数の導電パッドを有する。第１面と相対する第２面とを有する第１製造パッケージ基板が設けられる。第１面は、第１アレイで配置された複数の導電パッドを含み、第２面は第２アレイで配置された複数の導電パッドを含む。基板の第２面の複数の導電パッドは、プローブ・カード上の複数の導電パッドに電気接続される。複数のダイのうち第１ダイは、第１製造パッケージ基板の第１面上の複数の導電パッドを第１ダイ上の複数の導電バンプと電気接続し、第１ダイ上で電気試験を行うことによってプローブされる。
【０００７】
【実施例】
図１は、従来のアレイ・プローブ・アセンブリ２０の断面図である。アセンブリ２０は、複数の半導体ダイ１２を有する半導体ウェハ１０をプローブするために用いられる。図示のように、各ダイはウェハにおいて点線で示される。各ダイは、例えばＣ４バンプなど複数の導電バンプ１４を含む。アレイ・プローブ・アセンブリ２０は、プローブ・カード２２，スペース変形部(space transformer) ４およびアレイ・プローブ・ヘッド２６を含む。プローブ・カード２２は、例えばプリント回路板材料など従来のプローブ・カード材料からなる。プローブ・カード２２は、複数の導電トレース３０を含み、これらの導電トレースはプローブ・カードから一般的なテスタ（図示せず）で用いるのに適した構成に導かれる。
プローブ・カード２２自体は、半導体ウェハ１０をプローブするために利用できない。よって、アレイ・プローブ・アセンブリ２０は、スペース変形部２４とアレイ・プローブ・ヘッド２６とをさらに含む。アレイ・プローブ・ヘッド２６は、複数のプローブ・ワイヤ４４を含み、これらのプローブ・ワイヤは各半導体ダイ上のバンプ構成に一致する構成で配置される。プローブ・ワイヤ４４は脆いので、アレイ・プローブ・ヘッド２６は、アレイ構成でプローブ・ワイヤを実質的に固定するハウジング４６を含む。しかし、ハウジング４６内の個別のプローブ・ワイヤは、プローブ・ワイヤと導電バンプとの間で適切に接続させ、かつプローブ・ワイヤとその上のスペース変形部２４との間で適切に接続させるために、垂直方向に浮動することが許される。
【０００８】
スペース変形部２４は、プローブ・ワイヤ４４のアレイ構成をプローブ・カード２２の導電トレース３０の構成に変形するために用いられる。これは、まず各プローブ・ワイヤ４４を導電トレース３２に接続するか、あるいはスペース変形部２４内で追加導電ワイヤ４０を用いることによって達成される。スペース変形部２４は、中央開口部４２を含み、この中央開口部を介して導電ワイヤ４０は下のプローブ・ヘッド２６内のプローブ・ワイヤ４４に接続される。スペース変形部は、エポキシ・ベースの材料であり、これはプローブ・カード２２上の導電トレース３０に一致する構成に導電ワイヤ４０を導くために用いられる導電トレース３２を含む。導電トレース３２に他に、スペース変形部２４は導電パッド３４を含んでもよく、またスペース変形部が内部導電層を含むように設計される場合には、導電穴３６も含んでもよい。
【０００９】
スペース変形部２４は、プローブ・カードに機械的および電気的接続を行うコネクタ３８を介してプローブ・カード２２に接続される。アレイ・プローブ・ヘッド２６も同様に、ガイド・ピン４５を用いてスペース変形部２４に機械的に接続または配置される。その結果、プローブ・カード２２，スペース変形部２４およびアレイ・プローブ・ヘッド２６は互いに、アレイ・プローブ・アセンブリ２０として表される単一ユニット・アセンブリを構成する。
【００１０】
アレイ・プローブ・アセンブリ２０は、バンプ付きウェハをプローブするためにうまく利用できるが、このアセンブリにはいくつかの欠点がある。重大な欠点は、手作業中心の製造によるコストである。各導電ワイヤ４０は、スペース変形部２４内で手作業で配線される。アレイ・プローブ・アセンブリ２０のコストを増加する他に、導電ワイヤ４０が手作業で接続されるという事実により、アレイ・プローブ・アセンブリ２０を製造するためのリードタイムが長くなり、異なるＣ４バンプ構成で用いるための追加アレイ・プローブ・アセンブリを製造する上で陣害となる。新たな半導体ダイのために新たなアレイ・プローブ・アセンブリを作るためのコストおよび時間を回避するため、半導体製造業者は、異なるアレイ構成が電気性能の観点からより効率的であっても、新規ダイ上で既存のＣ４バンプ・アレイ構成を利用する傾向にある。図１で図説したアレイ・プローブ・アセンブリの別の欠点は、スペース変形部２４が実質的に修理不可能なことである。プローブ・ワイヤ４４をスペース変形部の導電トレース３２に接続するため導電ワイヤ４０が配線された後、これらの導電ワイヤは開ロ部４２内でエポキシで一般に封止される。その結果、ワイヤは修理，取り替えまたは個別に試験できない。従って、スペース変形部２４に間題が生じると、全く新しいスペース変形部を作らなければならない。スペース変形部を有するアレイ・プローブ・アセンブリを用いるさらに別の欠点は、導電ワイヤ４０が開ロ部４２内で互いに隣接することの他に、導電ワイヤ４０の長さは試験中にインダクタンスおよびクロストークを発生し、そのため試験を実施できる信号速度が制限されることである。
【００１１】
本発明により、アレイ・プローブ・アセンブリは前述のスペース変形部の必要がない。スペース変形部の代わりに、製造パッケージ基板が用いられ、アレイ・プローブ・ヘツドまたは同様なバンプ接触ユニットをプローブ・カードに接続する。製造パッケージ基板は、半導体アセンブリおよびパッケージ工程中に各個別ダイが最終的に取り付けられる製造パッケージ基板とほぼ同一であるためにそのように呼ばれる。例えば、プローブ・カード・アセンブリで用いられる基板や、ダイのパツケージング中に用いられる基板は、同じ材料であり、同じ寸法を有し、同じ導電トレースおよび穴構成を有する。このような製造パッケージ基板をアレイ・プロ一プ・アセンブリ内で用いることは、製造パッケージ基板が大量生産され、実際のダイをパッケージングするために用いられる基板と同じコストであるので、アセンブリのコストを大幅に低減する。コスト節約の他に、プローブ・アセンブリで製造パッケージ基板を用いることは、手作業による配線の必要がなくなるので、アレイ・プローブ・アセンブリを作るのに必要な時間を短縮する。
さらに、製造パッケージ基板は、半導体ダイをパッケージングするために作らなければならない。よって、開発工程の大半は新規製品導入のパッケージ設計段階において生じるので、新規アレイ・プローブ・アセンブリについてわずかな開発作業だけですむ。アレイ・プローブ・アセンブリ内で製造パッケージ基板を利用することの別の利点は、パッケージ基板は、最終パッケージ製品で発揮する半導体ダイの電気性能をエミュレー卜することである。本発明による製造パッケージ基板を用いるウェハ・プローブ中に、半導体ダイは、最終パッケージ製品にチップが取り付けられるのとほぼ同じ基板によってプローブ・カードに接続される。
従って、本発明による方法を利用して得られるプローブ・レベルのすべてのテスト結果は、現場における半導体ダイの実際の性能をより正確に反映する。
【００１２】
これらおよび他の特徴および利点は、添付の図面とともに以下の詳細な説明からより明確に理解される。ただし、図面は必ずしも縮尺どおりではなく、具体的に図示しない本発明の他の実施例もあり得ることに留意されたい。
【００１３】
図２は、本発明により半導体ウェハをプローブする方法において用いられるアレイ・プローブ・アセンブリ６０の断面図である。図示のように、アレイ・プローブ・アセンブリ６０は、複数の半導体ダイ５２を有する半導体ウェハ５０をプローブするために用いられる。各半導体ダイ５２は、例えばＣ４バンプなど複数の導電バンプ５４を含む。本説明の焦点は、バンプ付き半導体ウェハをプローブする方法についてであるが、本発明はバンプなしウェハをプローブするためにも利用できることが理解される。つまり、アレイ・プローブ・アセンブリ６０は、このようなパッド上に形成できる導電バンプではなく、半導体ダイ上のパッドを直接プローブするために利用できる。さらに、導電バンプが形成されると、この導電バンプはＣ４バンプである必要はなく、個別半導体ダイ上の回路にアクセスするのに適した任意の他の導電バンプでもよい。さらに、本発明はアレイ構成におけるパッドまたはバンプをプローブする上で特に有利であるが、本発明は周辺構成におけるパッドまたバンプをプローブするためにも利用できる。
【００１４】
アレイ・プローブ・アセンブリ６０は、プローブ・カード６２，製造パッケージ基板６４，取り付けプレート６６およびアレイ・プローブ・へッド６８を含む。プロ一プ・カード６２は、例えば、プリント回路板材料など従来のプローブ・カード材料からなる。プローブ，カード６２は、従来のテスタ（図示せず）用に構成される複数の導電トレース７０を含む。導電トレース７０は、表面トレースでも、あるいは図２に示すような内部トレースでもよい。内部トレースが用いられる場合、プローブ・カード６２は導電穴または貫通穴７２も含む。一方の端部では導電トレース７０はテスタに接続するのに適した接続を行うように構成され、他方の端部では導電トレース７０は複数の導電パッド７４を最終的に形成するように構成されるか、または導かれる。プローブ・カード６２に形成される導電パッド７４は、製造パッケージ基板６４上の導電パッドの対応する構成に一致するように配置される。製造パッケージ基板６４の一方の面には、複数の導電パッドまたは導電ボール７８があり、これらはプローブ・カード６２上の導電パッド７４の構成と一致するように構成される。導電ボールの代わりに、複数のピンまたは他の種類のリードを利用して、基板６４をプローブ・カード６２に接続してもよい。製造パッケージ基板６４の他方の面には、複数の導電パッド８０があり、これらのパッドは製造基板６４の反対面の導電パッドとは異なるように構成される。特に、導電パッド８０は、各個別の半導体ダイ上の導電バンプ５４の構成と一致するように構成される。製造パッケージ基板６４については以下でさらに詳しく説明する。図１で説明したのと同様なアレイ・プローブ・ヘツド６８も、アレイ・プローブ・アセンブリ６０内に含まれる。アレイ・プローブ・へッド６８は、ハウジング８６内に収容された複数のプローブ・ワイヤ８４を含む。プローブ・ワイヤ８４は、ハウジング８６内で実質的に固定されるが、ダイおよび製造パッケージ基板６４上の導電バンプ５４に適切に接続するために主に垂直方向に浮動することが許される。短絡を防ぐために、個別プローブ・ワイヤは絶縁層でコーティングしてもよく、および／またはハウジング８６は部分的にまたは完全に絶縁材料で作ってもよい。
【００１５】
図３は、アレイ・プローブ・アセンブリ６０の個別部品が実際のプローブ動作中にどのように互いにフィットするのかを示す断面図である。図３に示すように、アレイ・プローブ・ヘッド６８は、プローブ・ワイヤ８４が製造パッド基板の下面上の導電パッド８０と接触するように、製造パッケージ基板６４に近接される。アレイ・プローブ・へッド６８と製造パッケージ基板６４との間の接続を推持するため、ガイド・ピン８８がプローブ・ヘッドに設けられ、取り付けプレート６６を介して延在され、これがプローブ・ヘッドをプローブ・カード６２から分離する。取り付けプレート６６は、プローブ・ワイヤ８４と製造パッケージ基板６４の導電パッド８０との間の十分な接続を確保するために、プローブ・ヘッド６８とプローブ・カード６２との間の適切な距離を維持する厚さを有する。ガイド・ピン８８は、アレイ・プローブ・アセンブリ６０の各部品間の適切なアラインメントを確保するため、取り付けプレート６６およびプローブ・カード６２内の両方でガイド穴８９を介して延在してもよい。
【００１６】
また、製造パッケージ基板６４は、図３に示すように、製造パッケージ基板の導電パッドまたはボール７８がプローブ・カードの導電パッド７４と電気接触するように、プローブ・カード６２と接触する。アレイ・プローブ・ヘツド６８は、導電パッド８０とプローブ・ワイヤとの間で電気接続するために製造パッケージ基板６４と単純に近接されるが、製造パッケージ基板６４は、表面実装プロセスを介してプローブ・カード６２に物理的に接続される。最終パッケージ製品がユーザのプリン卜回路板に表面実装されるように、製造パッケージ基板６４も同様にプローブ・カードに実装される。従って、表面実装プロセスを容易にするため、単に平坦な導電パッドではなく、導電ボール７８を設けることが望ましい。
例えば、製造パッケージ基板６４は、底面だけでなく上面に複数の導電パッドを含んでもよいが、例えば半田ボールなどの導電ボールをこれらの上面パッドにその後取り付けてもよい。本発明の好適な実施例では、製造パッケージ基板６４はプローブ・カード６２に物理的かつ電気的に接続されるが、基板がプローブ・カードに電気接触するだけで十分である。さらに、プローブ・カード６２，製造パッケージ基板６４，取り付けプレート６６およびアレイ・プローブ・ヘツド６８は互いにアレイ・プローブ・アセンブリ６０を構成するが、各部品は互いに物理的に接続する必要はない。必要な点は、プロープ・ヘッドのプローブ・ワイヤと、製造パッケージ基板上の導電パッドと、ロ一プ・カード上の導電トレースとの間の十分な電気接続である。
【００１７】
取り付けプレート６６は、アセンブリの任意の特徴であるが、プローブ・ヘッドとプローブ・カードとの間の適切な間隅を維持する上で有用である。さらに、ステンレス鋼または他の合金鋼などの硬質材料からなる取り付けプレート６６は、プローブ・カード６２の平坦性を維持するために用いられ、それによリプローブ・ワイヤ８４と基板６４上のパッド８０との間の適切な電気接続を確保する。
また、アレイ・プローブ・へッド６８は、製造パッケージ基板６４の表面上の導電パッド８０と半導体ダイの導電パンプ５４とを接続する他の適切な手段と置き換えてもよい。さらに、将来的には、製造パッケージ基板６４は、プローブ・カード６２と半導体ウェハ５０との間の唯一の介在部材として十分であることが考えられる。すなわち、製造パッケージ基板６４の表面上の導電パッド８０をダイ上の導電バンプ５４と直接接触させることが可能である。ダイ上のバンプ５４と直接接触するためにパッド８０を利用することの障害は、パッドのみではバンプ上に形成する自然酸化物を分解するのに不十分であるがことであるが、プローブ・ワイヤまたはプローブ・ニードルは、適切な電気接続を確保するためスクラブによってこのような酸化物を分解できる。
【００１８】
前述のように、製造パッケージ基板６４は、個別半導体ダイ５２が実装されるパッケージ基板と実質的に同一である。当然ながら、アレイ・プローブ・アセンブリで用いられる実際の製造基板は、パッケージ半導体装置に最終的に組み込まれないが、プローブ・アセンブリの一部として残る。しかし、プローブ・アセンブリで用いられるのと実質的に同じ設計を有するパッケージ基板は、半導体ダイをパッケージングするために用いられる。プローブ・アセンブリで用いられ、本発明により半導体ダイをパッケージングするために用いられる適切な製造パッケージ基板について、図４ないし図７を参照してさらに説明する。
【００１９】
図４は、本発明を実施する上で適切な製造パッケージ基板９０の底面図である。製造パッケージ基板６４はアレイ・プローブ・アセンブリ６０で用いられるが、製造パッケージ基板９０は、ほぼ同じ設計であるが実際の半導体ダイのパッケージングで用いられる基板である。図５は、同じ基板の上面図である。図４に示すように、底面９２は、複数の導電パッド９４を含む。導電パッド９４は、純粋に周辺構成ではなく、アレイ構成に配置されている。導電パッド９４の構成は、図２に示すプローブ・カード６２の導電パッド７４の構成に一致する。（ただし、図示のように、パッド９４の構成はパッド７４の構成と完全には一致しない。
）図５に示すように、製造パッケージ基板９０の上面９６は、複数の導電パッド９８を含む。導電パッド９８は、基板の上面でアレイ構成に同様に配置される。
バンプ付き半導体ダイが実装されるのはこの上面９６である。従って、導電パッド９８は、実装される半導体ダイのバンプ構成と一致する構成を有する。半導体ダイ上の導電バンプの配置は、最終的なユーザの基板上の導電バンプの配置に比べてはるかに不規則である。このため、基板９０の上面上の導電パッド９８は、基板９０の底面に比べて配置が不規則である。しかし、本発明は、基板の上面または底面上あるいはダイ上のパッド構成の規則性または不規則性によって制限されるものではない。
【００２０】
基板の上面上の導電パッド９８が制限される領域は、導電パッド９４が基板９０の底面上で占める領域よりも小さい。半導体ダイの表面上の導電バンプの密度および近接は、最終的なユーザの基板上の導電パッドの密度および近接よリも一般に大きい。基板９０の底面上の導電パッドはユーザの導電パッド構成と一致するように構成されるので、基板９０は、ダイ上のＣ４バンプ・アレイ構成を最終的なユーザパッド構成に変形する、すなわち、Ｃ４バンプをユーザの基板の最終的な端子構成に「ファンアウト（fan out ）」する。この変形を実現するため、基板９０は、図７から明らかになるように、基板の一方の面上パッドを基板の他方の面上のパッドに導く導電トレースおよび／または導電穴を含む。
【００２１】
図６は、図５に示すパッケージ基板９０に実装されるバンプ付き半導体ダイ１００の上面図である。図５は、ダイが基板に実装されたときの半導体ダイ１００のアウトラインを表す点線１０２を示す。ダイ１００は、基板表面の上の複数の導電パッド９８の構成に一致する活性表面１０５上の複数の導電バンプ１０４を含む。図５および図６に示すように、導電パッド９８の構成および導電バンプ１０４の構成は、互いの逆像である。これは、ダイ１００は表を下にして（活性面を下にして）基板９０に実装され、図６はダイの表を上にした図であるという事実による。
【００２２】
図７は、ダイ１００が基板９０にどのように実装されるのかをより詳しく示す。図７は、最終的なパッケージングされた半導体装置１１０の断面図である。装置１１０は、従来のＣ４または直接チップ実装方法により基板９０にフリップ・チップ（活性面を下にして）実装されたダイ１００を含む。図７に示すように、導電バンプ１０４は、基板９０の上面上の電気接触する導電パッド９８と整合される。バンプは、パッドに対する金属接続（metallurgical connection) を形成するためリフローされる。さらに物理的に支持し、かつ応力吸収として、絶縁エポキシ・アンダフィル（underfill ）材料１０１がダイと基板との間に入れられる。基板の上面上の導電パッド９８は、内部および／または表面導電トレース１０８および導電穴１０９を用いて、基板の底面上の導電パッド９４に導かれる。
上面上のパッドの密度は高い（または少なくとも領域に集中している）ので、上面上のパッドを基板の底面上の密度の低いおよび／またはより規則的な構成のパッドにファンアウトするために、トレースおよび穴が用いられる。基板９０の底面上の各導電パッド９４に、例えば半田ボールなどの導電ボール１０６が接続される。ボール１０６は、プリント回路板などのユーザの基板に最終的に接続される。バールの代わりに、導電ピンまたはリードを利用してもよい。具体的に示されていないが、装置１１０は、封止材料によって基板９０の上面に取り付けられる蓋を含んでもよい。もし用いるならぱ、蓋はアルミニウム，銅，コバールなどの極めて熱伝導性の高い材料からなることが好ましい。装置１１０に対する更なる熱改善対策として、蓋とダイ１００の背面との間に熱ペースト（thermal paste)を入れてもよい。蓋の代わりに、環境的な影響からさらに保護するためにダイ１００をプラスチック樹脂によって封入してもよい。
【００２３】
本発明の好適な実施例では、アレイ・プローブ・アセンブリで用いられる基板および半導体ダイがパッケージングされる基板は、複数の金属層（少なくとも２つの相対する外部表面）を有するセラミック基板である。基板上の導電パッドおよび卜レースは、従来の被着およびエッチング方法を利用してリソグラフにより定めることができる。一例として、従来の金メッキ銅メタライゼーションを基板上で用いて、パッドおよびトレースを形成できる。セラミック基板は、経路をリソグラフにより定められたトレースで実現できるという事実により、Ｃ４パンプに対応するために必要とされる場合が多い経路の高密度化を達成できるため、セラミック基板はＣ４用途に適している。さらに、半導体パッケージング用途用に、多層セラミック基板を含むセラミック基板を作る技術は確立されている。よりコストの低いパッケージングとして、アレイ・プローブ・アセンブリおよび最終的な装置パッケージで用いられる基板は、プリント回路板で用いられるようなエポキシ・ガラスまたは他の有機材料で形成してもよい。エポキシ・ガラス基板は、複数のメタライゼーション層（外部または内部のいずれか）を含むように同様に作ることができ、従って、高密度Ｃ４半導体ダイに対応できる。アレイ・プローブ・アセンブリおよび最終的なパッケージで用いられる基板は、硬質構造ではなく、フレックス回路またはテープ状の部材でもよい。アレイ・プローブ・アセンブリでは、硬質な基板構造を設ける必要はない。最終パッケージでは、硬質性は基板以外の部材によって与えることができる。例えば、蓋または専用支持プレートを硬質な機械的部材として利用して、回路化された基板自体をフレツクス膜のままで、半導体ダイを最終形状で保護できる。従って、本発明により用いられる基板は、特定の種類の材料に制限されず、アレイ・プローブ・アセンブリおよび半導体パッケージで利用できることによって決定される。
【００２４】
上記の説明および図面は、本発明に伴う利点を実証する。特に、本発明により半導体ウェハ、とりわけバンプ付き半導体ウェハをプローブする方法は、従来の方法で用いられるようなコストの低いアレイ・プローブによって達成される。コスト節減は、アセンブリ内の手作業による配線の必要性を省き、その代わりに製造パッケージ基板を用いることにより実現される。製造パッケージ基板は最終的な半導体装置の一部としてすでに開発されていなければならないので、同じ基板をアレイ・プローブ・アセンブリに組み入れることは、基板をアレイ・プローブ・アセンブリに組み入れる上でそれほど開発時間を要しない。別の利点として、アレイ・プローブ・アセンブリに製造パッケージ基板を利用することにより、より現実的な試験結果が得られる。なぜならば、プローブ・アセンブリで用いられる製造パッケージ基板は、従来のプローブ・アセンブリよりも忠実に最終パッケージ製品をエミュレートするためである。製造パッケージ基板をアレイ・プローブ・アセンブリで用いることにより、コスト節減の他に、新規プローブ・アセンブリを製造する上でリードタイムが短縮される。なぜならば、複数のワイヤの代わりにリソグラフにより定められた基板をプローブ・アセンブリで用いることにより、製造工程における手作業の程度がはるかに低くなるためである。
【００２５】
以上、本発明に従って、上記の必要性および利点を十分に満たす半導体ウェハをプローブする方法が提供されたことが明らかである。本発明についてその特定の実施例を参照して図説してきたが、本発明はこれらの実施例に制限されるものではない。本発明の精神から逸脱せずに修正および変形が可能なことが当業者に理解される。例えば、本発明はバンプ付き半導体ウェハで用いることに制限されない。バンプ付き半導体ウェハが用いられる場合、このようなバンプはＣ４バンプである必要はない。さらに、本発明により用いられるアレイ・プローブ・アセンブリは、本明細書で説明したようなアレイ・プローブ・ヘッドを含む必要はない。さらに、アレイ構成は、ダイまたは基板レベルのいずれかで規則的または不規則的に配置されたアレイ構成を含んでもよい。また、２つ以上のダイを一度にプローブできるように、複数の製造パッケージ基板をプローブ・カード・アセンブリで用いてもよい。また、（すべてのチップ接続が基板から導出されることを条件にして）マルチチップ・モジユールでパッケージングされる異なるチップをプローブするため、同じマルチチップ・モジユール基板を異なるプローブ・カード・アセンブリで用いるように、マルチチップ・モジユール製造パッケージ基板も利用できる。プローブ・アレイ・ヘッドについて具体的に図説してきたが、アレイ・プローブ・アセンブリで用いられる製造パッケージ基板とプローブされる半導体ダイとの間で電気接続を行う任意の手段も本発明で用いるのに適している。理想的にはアレイ・プローブ・アセンブリで用いられる基板および最終パッケージ半導体装置で用いられる基板は同一であるが、これら２つの基板の間にわずかな修正や相違があってもよく、例えば、プロ一プ・プロセス中に適切な電気接続を達成するために、アレイ・プローブ・アセンブリで用いられる製造パッケージ基板上のパッドは、パッケージングされた装置で用いられる基板上で必要とされるよりも厚いメッキを必要としてもよい。また、プローブ・カード・アセンブリで用いられる基板を選択する際、その選択条件は装置をパッケージングするために用いられる基板よりも高くしてもよい。プローブ・カード・アセンブリは適切な電気接続を行うため高い精度を必要とするので、例えば、プローブ・カード・アセンブリで用いられる基板は、パッケージングされた基板における許容差よりも厳しい平坦性またはメッキ厚さの許容差を必要としてもよい。従って、本発明は、特許請求の範囲内の変形および修正を含むものとする。
【図面の簡単な説明】
【図１】バンプ付き半導体ウェハをプローブするために用いられる従来のアレイ・プローブ・アセンブリの断面図である。
【図２】本発明によるアレイ・プローブ・アセンブリの断面図である。
【図３】バンプ付き半導体ウェハをプローブするために用いられる、図２に示すアレイ・プローブ・アセンブリの断面図である。
【図４】本発明により利用できる製造パッケージ基板の底面図である。
【図５】図４の製造基板の上面図である。
【図６】バンプ付き半導体ダイの上面図である。
【図７】図４および図５に示す製造パッケージ基板に取り付けられ、電気接続された図６に示すバンプ付きダイを含む、半導体装置の断面図である。
【符号の説明】
５０  半導体ウェハ
５２  半導体ダイ
５４  導電バンプ
６０  アレイ・プローブ・アセンブリ
６２  プローブ・カード
６４  製造パッケージ基板
６６  取り付けプレート
６８  アレイ・プローブ・ヘッド
７０  導電トレース
７２  導電穴または貫通穴
７４  導電パッド
７８  導電パッドまたは導電ボール
８０  導電パッド
８４  プローブ・ワイヤ
８６  ハウジング
８８  ガイド・ピン
８９  ガイド穴
９０  製造パッケージ基板
９２  底面
９４  導電パッド
９６  上面
９８  導電パッド
１００  半導体ダイ
１０１  絶縁エポキシ・アンダフィル
１０４  導電バンプ
１０５  活性表面
１０６  導電ボール
１０８  導電トレース
１０９  導電穴
１１０  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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