(57)【特許請求の範囲】
【請求項１】
ドレイン領域である一導電型の半導体基体の一主面に接して同一導電型のソース領域を有し、
前記主面に接して前記ソース領域を挟み込むように配置された溝を有し、
前記溝の内部には絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれた固定電位絶縁電極を有し、
前記固定電位絶縁電極は、前記絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料から成り、
前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有し、
前記チャネル領域には前記固定電位絶縁電極の周囲に形成された前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成されていて、遮断状態における前記ドレイン領域側からの電界が前記ソース領域近傍に影響を及ぼさないように、前記チャネル領域にあって前記溝の底部から前記ソース領域までの距離すなわちチャネル長は、前記チャネル領域にあって対面する前記溝の側壁同士の距離すなわちチャネル厚みの少なくとも２乃至３倍以上となっており、
さらに、前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリアを導入して反転層を形成し、前記固定電位絶縁電極から前記ドレイン領域への電界を遮蔽して前記チャネル領域に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記絶縁膜ならびに前記ドレイン領域に接して、前記ソース領域には接しない、反対導電型のゲート領域を有する半導体装置において、
前記ゲート領域内に前記少数キャリアに対する障害物を設け、前記ゲート領域内で前記少数キャリアを迂回させることにより、前記チャネル領域以外のドレイン領域に導入された少数キャリアを引き抜く際の排出経路の抵抗は変えずに、前記チャネル領域に導入された少数キャリアを引き抜く際の排出経路の抵抗を大きくしたことを特徴とする半導体装置。
【請求項２】
前記障害物は、前記ソース領域を挟み込む前記固定電位絶縁電極同士が前記ゲート領域内でつながった形状に形成されたものである、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記障害物は、前記ゲート領域内に設けた絶縁層または溝である、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
ドレイン領域である一導電型の半導体基体の一主面に接して同一導電型のソース領域を有し、
前記主面に接して前記ソース領域を挟み込むように配置された溝を有し、
前記溝の内部には絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれた固定電位絶縁電極を有し、
前記固定電位絶縁電極は、前記絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料から成り、
前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有し、
前記チャネル領域には前記固定電位絶縁電極の周囲に形成された前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成されていて、遮断状態における前記ドレイン領域側からの電界が前記ソース領域近傍に影響を及ぼさないように、前記チャネル領域にあって前記溝の底部から前記ソース領域までの距離すなわちチャネル長は、前記チャネル領域にあって対面する前記溝の側壁同士の距離すなわちチャネル厚みの少なくとも２乃至３倍以上となっており、
さらに、前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリアを導入して反転層を形成し、前記固定電位絶縁電極から前記ドレイン領域への電界を遮蔽して前記チャネル領域に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記絶縁膜ならびに前記ドレイン領域に接して、前記ソース領域には接しない、反対導電型のゲート領域を有する半導体装置において、
前記チャネル領域に導入された少数キャリアの排出経路に高抵抗領域を設けることにより、前記チャネル領域以外のドレイン領域に導入された少数キャリアを引き抜く際の排出経路の抵抗は変えずに、前記チャネル領域に導入された少数キャリアを引き抜く際の排出経路の抵抗を大きくしたことを特徴とする半導体装置。
【請求項５】
前記主面並びに前記ゲート領域に接して、前記ソース領域には接しないように低濃度の反対導電型の抵抗領域を設けたことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラ型の縦型パワー素子に関する。
【０００２】
【従来の技術】
本発明の背景となる従来技術として本出願人が出願した特開平６−２５２４０８号公開特許公報を引用する。図７並びに図８は前記公報から引用した半導体装置の構造図である。なお、図中番号および部位の名称などは説明のため適宜変更して記載する。図７は基本構造を説明する斜視図、図８は図７の側面と同じ断面図であり、図７に示した基本構造の２単位分を示している。
【０００３】
前記の図中、番号５１はｎ+型の基板領域、５２はｎ型のドレイン領域、５３はｎ+型のソース領域、５４はＭＯＳ型電極、５５は絶縁膜である。ＭＯＳ型電極５４は高濃度のｐ+型ポリシリコンよりなる。６１はドレイン電極で、基板領域５１とオーミックコンタクトしている。６３はソース電極で、ソース領域５３およびＭＯＳ型電極５４とオーミックコンタクトしてる。すなわち、ＭＯＳ型電極５４はソース電位に固定されている。よって、このＭＯＳ型電極５４と絶縁膜５５を合わせて「固定電位絶縁電極」５６と呼ぶ。この固定電位絶縁電極５６の断面構造は、例えば「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成されている。また、固定電位絶縁電極５６の間に挟まれたドレイン領域５２をチャネル領域５７と呼ぶ。
【０００４】
さらに、絶縁膜５５に接してソース領域５３とは離れたところに、ｐ型のゲート領域５８が存在する。図８中、６８はこのゲート領域５８とオーミックコンタクトする電極で「ゲート電極」と呼ぶ。なお、６０は層間絶縁膜である。また、図８中の「破線」は図７との関係から分かるように紙面の奥行き方向にある固定電位絶縁電極５６の存在を示したものである。
【０００５】
この素子は、例えばソース電極６３を接地（０Ｖに）し、ドレイン電極６１は負荷を介してしかるべき正の電位を与えて使用する。ゲート電極６８が接地もしくは負電位に印加されているとき、固定電位絶縁電極５６の周囲にはＭＯＳ型電極５４のビルトイン電位に伴う空乏層が形成されており、チャネル領域５７にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成されるため、素子は遮断状態となる。また、ゲート電極６８に正電位を印加すると、ｐ型のゲート領域５８の電位は上昇し、絶縁膜５５の界面に正孔が流れ込んで反転層が形成される。反転層はｐ+型であるＭＯＳ型電極５４からチャネル領域５７への電気力線を遮蔽するので、前記空乏領域は縮小もしくは消滅してチャネルが開き、導通状態となる。
【０００６】
さらに、ゲート電極６８に印加する電位を高くすると、ゲート領域５８と周辺のｎ型領域からなるｐｎ接合が順バイアス状態となり、正孔は直接ドレイン領域５２ならびにチャネル領域５７へと注入される。これらｎ型領域は、耐圧もしくはチャネルの遮断性を保つために不純物濃度が低く作られているので、正孔が大量に注入されると伝導度が向上し、ソース領域５３から放出された電子は高い伝導度で基板領域５１へと移動する。すなわち、ｎ型領域は高水準注入状態となり、ドレイン電流は低い抵抗で流れる。
【０００７】
【発明が解決しようとする課題】
この素子を導通状態から遮断状態へとスイッチ動作させるために、ゲート電極６８に接地もしくは負電位を印加すると、ドレイン領域５２並びにチャネル領域５７にあった過剰な正孔はｐ型ゲート領域５８へと流れ込み始める。やがてドレイン領域５２並びにチャネル領域５７内の過剰な正孔はなくなり、チャネル領域５７には電子に対するポテンシャル障壁が復活して、ドレイン電流は遮断される。このとき、チャネル領域５７内の正孔が急激に引き抜かれ、電子に対するポテンシャル障壁が急激に復活すると、流れていたドレイン電流を維持しようと、この素子のドレイン電位は急峻に上昇し、負荷を介して印加されていた所定の電圧を超える電位がドレイン電極６１に印加される。つまり、ターンオフ時のドレイン電圧のオーバーシュート量が大きくなってしまう。
【０００８】
また、このターンオフ時のドレイン電圧のオーバーシュート量を外部回路によって低減すべく、ゲート電極６８に抵抗を介してターンオフ信号を印加すると、チャネル領域５７内から正孔が引き抜かれる速度が緩和され、前記課題は解決するのであるが、それと同時にドレイン領域５２から正孔が引き抜かれる速度も緩和されてしまうため、ターンオフ信号をゲート電極６８に印加してから主電流が遮断するまでのターンオフ時間が長くなってしまう。すなわち、この従来の構造ではターンオフ時間を延ばさずに、ターンオフ時のドレイン電圧のオーバーシュート量を低減するには限界があった。
【０００９】
本発明は前記のような従来技術の問題点を解決するためになされたものであり、ターンオフ時間の延長を抑制しながら、ターンオフ時のドレイン電圧のオーバーシュート量を小さくした半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明においては特許請求の範囲に記載するような構成をとる。すなわち、請求項１に記載の発明においては、ドレイン領域である一導電型（たとえばｎ型）の半導体基体の一主面に接して同一導電型（ここではｎ型）のソース領域を有し、前記主面に接して前記ソース領域を挟み込むように配置された溝を有する。前記溝の内側には絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれた固定電位絶縁電極を有し、前記固定電位絶縁電極は、前記絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料（たとえばｐ型ポリシリコン）から成る。そして、前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有する。そして、前記チャネル領域には前記固定電位絶縁電極の周囲に形成された前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成されていて、遮断状態における前記ドレイン領域側からの電界が前記ソース領域近傍に影響を及ぼさないように、前記チャネル領域にあって前記溝の底部から前記ソース領域までの距離すなわちチャネル長は、前記チャネル領域にあって対面する前記溝の側壁同士の距離すなわちチャネル厚みの、少なくとも２乃至３倍以上となっている。さらに、前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリアを導入して反転層を形成し、前記固定電位絶縁電極から前記ドレイン領域への電界を遮蔽して前記チャネル領域に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記絶縁膜ならびに前記ドレイン領域に接して、前記ソース領域には接しない、反対導電型（たとえばｐ型）のゲート領域を有する。さらに、前記ゲート領域内に前記少数キャリアに対する障害物を設け、前記ゲート領域内で前記少数キャリアを迂回させて経路長を長くすることより、前記チャネル領域以外のドレイン領域に導入された少数キャリアを引き抜く際の排出経路の抵抗は変えずに、前記チャネル領域に導入された少数キャリアを引き抜く際の排出経路の抵抗を大きくしている。
【００１２】
また、請求項２に記載の発明においては、請求項１に記載の障害物として、前記ソース領域を挟み込む前記固定電位絶縁電極同士が前記ゲート領域内でつながった形状に形成されたものを用いている。
【００１３】
また、請求項３に記載の発明においては、請求項１に記載の障害物として、前記ゲート領域内に絶縁層または溝を設けている。
【００１４】
また、請求項４に記載の発明においては、請求項１に記載の半導体装置において、前記チャネル領域に導入された少数キャリアの排出経路に高抵抗領域を設けることにより、前記チャネル領域に導入された少数キャリアの排出経路の抵抗を大きくしたものである。
【００１５】
また、請求項５に記載の発明は、請求項４の具体的構成を示すものであり、前記主面並びに前記ゲート領域に接して、前記ソース領域には接しないように低濃度の反対導電型の抵抗領域を設けたものである。
【００１６】
このような構成による作用について説明する。前記ゲート領域に正電位を印加して導通状態になっている素子を遮断状態に転じるために、接地もしくは負電位を印加すると、前記ドレイン領域内に蓄積されていた少数キャリア（ここでは正孔）は反対導電型（ｐ型）の前記ゲート領域へと流れ込み、前記少数キャリア（正孔）濃度は前記ゲート領域近傍から順々に減少していく。また、前記チャネル領域においては前記少数キャリア（正孔）の供給が止り、逆に排出され前記少数キャリア（正孔）密度が低下してくると、高注入水準状態が解かれ、前記少数キャリア（正孔）は前記絶縁膜界面に反転層を形成し、以後前記少数キャリア（正孔）は反転層中を伝わって反対導電型（ｐ型）の前記ゲート領域へと流れ込む。さらに前記絶縁膜界面の前記少数キャリア（正孔）も枯渇すると、前記少数キャリア（正孔）によって遮蔽されていた前記固定電位絶縁電極から前記チャネル領域への電気力線が復活し、前記多数キャリア（ここでは伝導電子）に対するポテンシャル障壁が再び形成されてチャネルは遮断状態になる。このとき前記少数キャリアの排出経路の抵抗を大きくする構造が存在すると、前記チャネル領域にあった前記少数キャリア（正孔）の急激な枯渇が緩和され、多数キャリア（電子）に対するポテンシャル障壁の急激な復活が緩和される。その結果、この素子のドレイン電圧のオーバーシュート量は小さくなる。
【００１７】
例えば請求項１に記載のように、前記ゲート領域内に前記少数キャリア（正孔）に対する前記障害物を設けることにより、前記少数キャリア（正孔）を迂回させられるので、排出経路の長さが長くなり、それによって少数キャリア（正孔）の排出経路の抵抗は大きくなる。
【００１８】
前記の障害物は、請求項２に記載のように、前記ゲート領域内で前記ソース領域を挟み込む前記固定電位絶縁電極同士がつながった構造でもよいし、或いは請求項３に記載のように、前記ゲート領域内に絶縁層または溝を設けてもよい。
【００１９】
また、請求項４に記載のように、前記チャネル領域に導入された前記少数キャリア（正孔）の排出経路に高抵抗領域を設けてもよい。具体的には、例えば、請求項５に記載のように、前記主面並びに前記ゲート領域に接して、前記ソース領域には接しないように低濃度の反対導電型（ｐ型）の抵抗領域を設ける。
【００２０】
また、前記の構造において、ターンオフ時にゲート電極に接地もしくは負電位を印加すると、前記ドレイン領域内にあった過剰な前記少数キャリア（正孔）は前記ゲート領域へと流れ込み、前記少数キャリア（正孔）濃度は前記ゲート領域近傍から順々に減少していくが、この動作は従来の素子と同様である。つまり、前記チャネル領域以外の前記ドレイン領域に導入された前記少数キャリア（正孔）を引き抜く際の排出経路の抵抗は変わっていないので、前記ドレイン領域中の前記少数キャリア（正孔）の引き抜き速さは従来の素子と同等である。そのためゲート電極にターンオフ信号を印加してからドレイン電流が遮断するまでのターンオフ時間は従来の素子と変わらない。したがってターンオフ時間の延長を抑制しながら、ターンオフ時のドレイン電圧のオーバーシュート量を小さくすることが出来る。
【００２１】
【発明の効果】
本発明によれば、ターンオフ時間の延長を抑制しながら、ターンオフ時のドレイン電圧のオーバーシュート量を小さくすることが出来る、という優れた効果が得られる。
【００２２】
また、請求項１乃至請求項３の構成によれば、本発明を容易に実現することが出来る。特に、請求項２によれば、従来の製造工程で容易に実現できる。また、請求項４の構成によれば、請求項１とは別の構成で本発明を実現できる。また、請求項５によれば、請求項４の発明を容易に実現できる。
【００２３】
【発明の実施の形態】
以下、本発明を実施の形態に基づいて詳細に説明する。図１〜図４は、本発明の第１の実施の形態を示す図である。図１は素子の基本構造を説明する斜視図、図２は図１の前面と同じ部分を示す断面図、図３は図１の表面と同じ部分を示す表面図、図４は図１の側面と同じ断面図である。図３の表面図中の線分Ａ−Ａに沿って紙面に垂直に切った断面図が図２であり、同じく線分Ｂ−Ｂに沿って切った断面図が図４である。なお図３と図４は、ともに図１に示した基本構造の２単位分を示している。また、図１と図３においては、説明のため表面の電極である金属膜ならびに表面保護膜を除去した様子を描いている。なお、この実施の形態では半導体をシリコンとして説明するが、それに限られるものではない。
【００２４】
初めに素子構造を説明する。まず図１〜図４中において、番号１はｎ+型の基板領域、２はｎ型のドレイン領域、３はｎ+型のソース領域、４はＭＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃度のｐ+型ポリシリコンよりなる。１１はドレイン電極で、基板領域１とオーミックコンタクトしている。１３はソース電極で、ソース領域３およびＭＯＳ型電極４とオーミックコンタクトしている。したがってＭＯＳ型電極４はソース電位に固定されている。よって、このＭＯＳ型電極４と絶縁膜５を合わせて「固定電位絶縁電極」６と呼ぶ。この固定電位絶縁電極６の断面構造は図２に示すように例えば「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成されている。また図中、ソース領域３は絶縁膜５に接しているように描いているが、ソース領域３が固定電位絶縁電極６に挟み込まれるように配置されていれば接していなくてもよい。また図２において固定電位絶縁電極６の間に挟まれたドレイン領域２をチャネル領域７と呼ぶ。さらに図１ならびに図４に示すように、絶縁膜５に接してソース領域３とは離れたところに、ｐ型のゲート領域８が存在する。図４中、１８はこのゲート領域８とオーミックコンタクトする電極で「ゲート電極」と呼ぶ。なお、１０は層間絶縁膜である。ここまでは前記図７の従来例と同等の構成である。
【００２５】
さらに本発明では、ソース領域３を挟み込むように配置されている固定電位絶縁電極６同士が、ゲート領域８内でつながった構造をしている。つまり、ソース領域を挟み込むストライプ状の固定電位絶縁電極６と交わるようにゲート領域８内に同じ固定電位絶縁電極６が形成された構造をしている。なお、本実施の形態では、ソース領域３を挟み込むストライプ状の固定電位絶縁電極６の端部でかつ直交するように固定電位絶縁電極６を連結した構造を示しているが、端部で接続していなくても、或いは直交していなくても構わない。
【００２６】
次に、動作を説明する。この素子は、例えばソース電極１３を接地（０Ｖ）し、ドレイン電極１１は負荷を介してしかるべき正の電位を印加して使用する。まず、ゲート電極１８に負の電位を印加されているとき、素子は遮断状態にある。図２を使って説明すると、固定電位絶縁電極６の周囲にはＭＯＳ型電極４のビルトイン電位に伴う空乏層が形成されているが、チャネル領域７内で対向する２つの固定電位絶縁電極６間の距離（以下、これを「チャネル厚みＨ」と呼ぶことにする）が充分狭ければ、チャネル領域７にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成される。例えば絶縁膜５の厚さを１００ｎｍ以下、チャネル領域７の不純物濃度を１×１０14ｃｍ-3以下、前記「チャネル厚みＨ」を２μｍ以下に設定すれば、ソース領域３の伝導電子がチャネル領域７を通ってドレイン領域２側へ移動することを阻む充分なポテンシャル障壁を形成することができる。また、ドレイン領域２からの電界の影響によってポテンシャル障壁が低下することがないように、ソース領域３から固定電位絶縁電極６の底部までの距離（以下、これを「チャネル長Ｌ」と呼ぶことにする）は、チャネル厚みＨの２〜３倍以上に設定されている。
【００２７】
次に導通状態であるが、ゲート電極１８の電位すなわちｐ型ゲート領域８の電位として例えば＋０.５Ｖの正電位を印加すると、正孔は前記とは逆にｐ型ゲート領域８から、絶縁膜５の界面へと流れ込んで反転層を形成し、ポテンシャル障壁を作っているＭＯＳ型電極４からチャネル領域７への電気力線を遮蔽し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させる。すなわち、ドレイン領域２とソース領域３は導通状態となる。さらに、ゲート電極１８の電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔は直接ドレイン領域２ならびにチャネル領域７へと注入される。すると、素子耐圧を保つために不純物濃度を薄く、高抵抗に作られていたこれらｎ型の領域は伝導度が高められ、電流は低い抵抗で流れるようになる。
【００２８】
次に、この素子をターンオフさせるために、ゲート電極１８に接地もしくは負電位を印加すると、ドレイン領域２内にあった過剰な正孔はｐ型のゲート領域８へと流れ込み、正孔濃度はゲート領域８近傍から順々に減少していく。この動作は従来の素子と同様である。つまり、チャネル領域７以外のドレイン領域２に導入された少数キャリアを引き抜く際の排出経路の抵抗は変わっていないので、ドレイン領域２中の正孔の引き抜き速さは従来の素子と同等である。そのためゲート電極１８にターンオフ信号を印加してからドレイン電流が遮断するまでのターンオフ時間は従来の素子と変わらない。
【００２９】
また、チャネル領域７においては正孔の供給が停止し、正孔密度が低下してくると、高水準注入状態が解かれ、正孔は絶縁膜５界面に反転層を形成し、以後は反転層中を伝わってｐ型ゲート領域８へと流れ込み、ゲート電極１８に排出される。このとき、図４に示すように、ゲート領域８内にチャネル領域７と直交する固定電位絶縁電極６があるので、チャネル領域７から排出される正孔にとっては、固定電位絶縁電極６を迂回するように流れるため、ゲート領域８内の高抵抗の領域での経路が長くなっている。つまり、正孔にとって排出経路の抵抗が大きくなっているため、チャネル領域７内にある正孔の急激な枯渇が緩和される。
【００３０】
このことにより、図７に示すような従来の構造では、固定電位絶縁電極５６の絶縁膜５５界面に反転層を形成していた正孔が急激に枯渇し、正孔によって遮蔽されていた固定電位絶縁電極５６からチャネル領域５７への電気力線が急激に復活するため、それまで流れていたドレイン電流を維持すべく、急峻にドレイン電位が上昇していたのに対して、本第１の実施の形態ではドレイン電位の上昇が緩和される。つまり、ターンオフ時のドレイン電位のオーバーシュート量が小さくなる。
【００３１】
なお、本第１の実施の形態の構造は、ソース領域３を挟み込むように配置されている固定電位絶縁電極６同士を固定電位絶縁電極６で接続した形状としているので、従来の製造工程で容易に実現できる。また、上記の構造に限らず、ターンオフ時にチャネル領域７から排出される正孔にとっての排出経路の抵抗が大きくなるような効果を有する障害物が形成されていればよい。例えば、ゲート領域８内に酸化膜等の絶縁層や単なる溝が形成されていてもよい。また、固定電位絶縁電極６同士が連結した形状でなくても構わない。
【００３２】
次に、図５および図６は、本発明の第２の実施の形態を示す図である。図５は素子の基本構造を説明する斜視図、図６は図５の側面と同じ断面図である。なお図６は、図５に示した基本構造の２単位分を示している。また、図５においては、説明のため表面の電極である金属膜ならびに表面保護膜を除去した様子を描いている。なお、この実施の形態では半導体をシリコンとして説明するが、それに限られるものではない。
【００３３】
図５および図６の構造において、前記図１〜図４と異なる点について説明する。本第２の実施の形態の構造においては、ゲート領域８と接し、固定電位絶縁電極６同士に挟み込まれる位置に、ｐ型の高抵抗領域９が存在する。なお、第２の実施の形態では、この高抵抗領域９は表面にイオン注入をして熱拡散によって形成した形状となっているが、埋め込み領域として形成しても構わない。
【００３４】
次に、動作を説明する。基本的動作は前記第１の実施の形態と同じであるため、ターンオフ時の動作のみを説明する。
【００３５】
この素子をターンオフさせるために、ゲート電極１８に接地もしくは負電位を印加すると、ドレイン領域２内にあった過剰な正孔はｐ型ゲート領域８へと流れ込み、正孔濃度はゲート領域８近傍から順々に減少していく。この動作は従来の素子と同様である。つまり、チャネル領域７以外のドレイン領域２に導入された正孔を引き抜く際の排出経路の抵抗は変わっていないので、ドレイン領域２中の正孔の引き抜き速さは従来の素子と同等のため、ゲート電極１８にターンオフ信号を印加してからドレイン電流が遮断するまでのターンオフ時間は従来の素子と変わらない。また、チャネル領域７においては正孔の供給が停止し、正孔密度が低下してくると、高水準注入状態が解かれ、正孔は絶縁膜５界面に反転層を形成し、以後は反転層中を伝わってｐ型ゲート領域８へと流れ込み、ゲート電極１８に排出される。このとき、図６に示すように、チャネル領域７から引き抜かれる正孔が高抵抗領域９を通って排出される。つまり、チャネル領域７から引き抜かれる正孔にとって排出経路の抵抗が大きくなっているため、チャネル領域７内にある正孔の急激な枯渇が緩和される。したがって前記第１の実施の形態で説明したのと同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の斜視図。
【図２】本発明の第１の実施の形態の断面図。
【図３】本発明の第１の実施の形態における表面構造を示す断面図。
【図４】本発明の第１の実施の形態の他の角度から見た断面図。
【図５】本発明の第２の実施の形態の斜視図。
【図６】本発明の第２の実施の形態の断面図。
【図７】従来例の斜視図。
【図８】従来例の断面図。
【符号の説明】
１…基板領域                          ２…ドレイン領域
３…ソース領域                        ４…ＭＯＳ型電極
５…絶縁膜                            ６…固定電位絶縁電極
７…チャネル領域                      ８…ゲート領域
９…高抵抗領域                      １０…層間絶縁膜
１１…ドレイン電極                    １３…ソース電極
１８…ゲート電極
５１…基板領域                        ５２…ドレイン領域
５３…ソース領域                      ５４…ＭＯＳ型電極
５５…絶縁膜                          ５６…固定電位絶縁電極
５７…チャネル領域                    ５８…ゲート領域
６０…層間絶縁膜                      ６１…ドレイン電極
６３…ソース電極                      ６８…ゲート電極
Ｈ…チャネル厚み                      Ｌ…チャネル長
【図１】
0003692808.tif 000002
【図２】
0003692808.tif 000003
【図３】
0003692808.tif 000004
【図４】
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【図５】
0003692808.tif 000006
【図６】
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【図７】
0003692808.tif 000008
【図８】
0003692808.tif 000009