(57)【特許請求の範囲】
【請求項１】
搬送波周波数Ｆｃの直交変調信号を入力するバンドパスフィルタと、
該バンドパスフィルタの出力信号をディジタル信号に変換するＡＤ変換器と、
該ＡＤ変換器の変換タイミングを与える為の周波数Ｆｓの信号を出力する発振器と、
前記ＡＤ変換器の出力信号の符号を変換する符号変換器と、
該符号変換器の出力信号を交互に２系統の信号に切替えて、直交成分の復調信号を出力する切替部と、
該切替部により交互に切替えて出力された２系統の信号を加えるタップ係数可変型フィルタと、
該タップ係数可変型フィルタを制御するタイミング制御部とを有し、
前記搬送波周波数Ｆｃと前記発振器の発振周波数Ｆｓとを、
Ｆｓ＝４Ｆｃ／（４ｋ＋１）（但し、ｋ＝自然数）
又は
Ｆｓ＝４Ｆｃ／（４ｋ＋３）（但し、ｋ＝自然数）
の関係に選定し、且つ、前記タイミング制御部は、前記ＡＤ変換器に於ける変換周期とビット周期との比に対応して前記タップ係数可変型フィルタのタップ係数及び出力タイミングを制御する構成を有する
ことを特徴とする復調回路。
【請求項２】
搬送波周波数Ｆｃの直交変調信号を入力するバンドパスフィルタと、
該バンドパスフィルタの出力信号を補数表現のディジタル信号に変換するＡＤ変換器と、
該ＡＤ変換器の変換タイミングを与える為の周波数Ｆｓの信号を出力する発振器と、
前記ＡＤ変換器の補数表現の出力信号と前記発振器の出力信号を１／４に分周した信号とを加えて符号を変換する排他的オア回路からなる符号変換器と、
該符号変換器の出力信号を、前記発振器の出力信号を１／２に分周した信号の立上りと立下りとのタイミングでそれぞれラッチする第１，第２のフリップフロップからなる切替部と、
該切替部により交互に切替えて出力された２系統の信号を加えるタップ係数可変型フィルタと、
該タップ係数可変型フィルタを制御するタイミング制御部とを有し、
前記搬送波周波数Ｆｃと前記発振器の発振周波数Ｆｓとを、
Ｆｓ＝４Ｆｃ／（４ｋ＋１）（但し、ｋ＝自然数）
の関係に選定し、且つ、前記タイミング制御部は、前記ＡＤ変換器に於ける変換周期とビット周期との比に対応して前記タップ係数可変型フィルタのタップ係数及び出力タイミングを制御する構成を有する
ことを特徴とする復調回路。
【請求項３】
搬送波周波数Ｆｃの直交変調信号を入力するバンドパスフィルタと、
該バンドパスフィルタの出力信号を補数表現のディジタル信号に変換するＡＤ変換器と、
該ＡＤ変換器の変換タイミングを与える為の周波数Ｆｓの信号を出力する発振器と、
該発振器の出力信号を１／２に分周した信号の立上りと立下りとのタイミングで前記ＡＤ変換器の出力信号をそれぞれラッチする第１，第２のフリップフロップからなる切替部と、
該切替部の前記第１，第２のフリップフロップの出力信号と、前記発振器の出力信号を１／４に分周した信号とを加えて符号を変換する第１，第２の排他的オア回路からなる符号変換器と、
該切替部により交互に切替えて出力された２系統の信号を加えるタップ係数可変型フィルタと、
該タップ係数可変型フィルタを制御するタイミング制御部とを有し、
前記搬送波周波数Ｆｃと前記発振器の発振周波数Ｆｓとを、
Ｆｓ＝４Ｆｃ／（４ｋ＋１）（但し、ｋ＝自然数）
又は
Ｆｓ＝４Ｆｃ／（４ｋ＋３）（但し、ｋ＝自然数）
の関係に選定し、且つ、前記タイミング制御部は、前記ＡＤ変換器に於ける変換周期とビット周期との比に対応して前記タップ係数可変型フィルタのタップ係数及び出力タイミングを制御する構成を有する
ことを特徴とする復調回路。
【請求項４】
前記切替部により交互に切替えて出力された２系統の信号を加える前記タップ係数可変型フィルタと、該タップ係数可変型フィルタを制御する前記タイミング制御部とを有し、該タイミング制御部は、前記ＡＤ変換器に於ける変換周期とビット周期との比に対応し、且つビットタイミング再生回路からのタイミング補正信号に従って、前記タップ係数可変型フィルタのタップ係数及び出力タイミングを制御する構成を有することを特徴とする請求項１乃至３の何れか１項記載の復調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、直交変調信号をディジタル処理により復調する復調回路に関する。直交位相変調信号や直交振幅変調信号等の直交変調信号を復調する方式は、例えば、受信直交変調信号の搬送波位相に同期した再生搬送波を電圧制御発振器を制御して発生させ、この再生搬送波により受信直交変調信号の検波を行う同期検波方式と、受信直交変調信号の搬送波周波数の信号を固定発振器から発生させて受信直交変調信号を検波する準同期検波方式とが知られている。このような同期検波方式及び準同期検波方式に於いては、アナログ回路により構成されているものである。
【０００２】
【従来の技術】
図１５は従来例の説明図であり、準同期検波方式を適用した場合の要部を示し、１０１はバンドパスフィルタ（ＢＰＦ）、１０２，１０３はミキサ、１０４，１０５はローパスフィルタ（ＬＰＦ）、１０６，１０７はＡＤ変換器（Ａ／Ｄ）、１０８はπ／２のハイブリッド回路、１０９は入力信号周波数Ｆｃと同一の発振周波数の発振器、１１０は識別処理部、１１１は電圧制御発振器を示す。
【０００３】
周波数Ｆｃの直交変調信号がバンドパスフィルタ１０１を介してミキサ１０２，１０３に加えられ、又発振周波数Ｆｃの発振器１０９からの信号がハイブリッド回路１０８によりπ／２の位相差の２系統の信号に分岐されてミキサ１０２，１０３にそれぞれ加えられてミキシングされ、その低域成分がローパスフィルタ１０４，１０５を介してＡＤ変換器１０６，１０７に加えられて、電圧制御発振器１１１の出力信号のタイミングでＡＤ変換されて識別処理部１１０に加えられ、ＩチャネルのデータＩｃｈとＱチャネルのデータＱｃｈとが出力される。又直交変調信号の搬送波位相と、発振器１０９の出力信号位相と差に対応して電圧制御発振器１１１を制御して、ＡＤ変換のタイミングを、ビットタイミングに合わせるように制御する。
【０００４】
又同期検波方式の場合は、発振器１０９を電圧制御発振器とし、例えば、識別処理部に於けるベースバンド処理によって位相誤差成分を求め、その位相誤差成分が零となる方向に電圧制御発振器の位相を制御し、ミキサ１０２，１０３に於いて同期検波し、位相変調成分を出力することになる。
【０００５】
【発明が解決しようとする課題】
従来例の復調回路に於いては、受信直交変調信号をバンドパスフィルタ１０１により不要帯域成分を除去した後、２系統に分岐し、又発振器１０９の出力信号もハイブリッド回路１０８によりπ／２の位相差の２系統の信号に分岐し、それぞれミキサ１０２，１０３に加えてミキシングして低域成分をローパスフィルタ１０４，１０５を介して出力するもので、準同期検波方式に於いても又同期検波方式に於いても、ＡＤ変換器１０６，１０７より前段の回路構成は総てアナログ回路により構成されるものであるから、回路規模の縮小は困難であり、又各部の調整が容易でないと共に安定性の点で問題がある。又ＡＤ変換器１０６，１０７もＩ，Ｑチャネルの２系統に対応して必要とするものであった。
【０００６】
又準同期検波方式に於いては、固定の発振器１０９と共に、ＡＤ変換タイミングを制御する為の電圧制御発振器１１１を必要とするものであるから、回路構成が複雑となる問題がある。又２系統のＡＤ変換器１０６，１０７を省略し得るように、バンドパスフィルタ１０１の後段にＡＤ変換器を設け、それ以後はディジタル処理とすることが考えられる。しかし、直交変調信号の搬送波周波数が例えば５０ＭＨｚであるとすると、少なくとも１００ＭＨｚで受信直交変調信号をサンプリングしなければならず、このような高速動作のＡＤ変換器の実現が容易でなく、且つその後段のミキサ等に於いても１００ＭＨｚで動作する必要があり、実現が困難である。
本発明は比較的簡単な構成により、直交変調信号をディジタル処理で復調することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の復調回路は、（１）搬送波周波数Ｆｃの直交変調信号を入力するバンドパスフィルタ１と、このバンドパスフィルタ１の出力信号をディジタル信号に変換するＡＤ変換器２と、このＡＤ変換器２の変換タイミングを与える為の周波数Ｆｓの信号を出力する発振器３と、ＡＤ変換器の出力信号の符号を変換する符号変換器４と、この符号変換器４の出力信号を交互に２系統の信号を切替えて、直交成分の復調信号Ｉｃｈ，Ｑｃｈを出力する切替部５とを有し、搬送波周波数Ｆｃと発振器３の発振周波数Ｆｓとを、Ｆｓ＝４Ｆｃ／（４ｋ＋１）又はＦｓ＝４Ｆｃ／（４ｋ＋３）（但し、ｋ＝自然数）の関係に選定する。
【０００８】
（２）又ＡＤ変換器２に切替部５を接続し、この切替部５によりＡＤ変換器２の出力信号を交互に２系統の信号とし、この２系統の信号に対してそれぞれ符号変換する第１，第２の符号変換器を接続することができる。
【０００９】
（３）又搬送波周波数Ｆｃの直交変調信号を入力するバンドパスフィルタ１と、このバンドパスフィルタ１の出力信号を補数表現のディジタル信号に変換するＡＤ変換器２と、このＡＤ変換器２の変換タイミングを与える為の周波数Ｆｓの信号を出力する発振器３と、ＡＤ変換器２の補数表現の出力信号と発振器３の出力信号を１／４に分周した信号とを加えて符号を変換する排他的オア回路からなる符号変換器４と、この符号変換器の出力信号を発振器３の出力信号を１／２に分周した信号の立上りと立下りとのタイミングでそれぞれラッチする第１，第２のフィルタからなる切替部５とを有し、搬送波周波数Ｆｃと発振器３の発振周波数Ｆｓとを、Ｆｓ＝４Ｆｃ／（４ｋ＋１）の関係に選定することができる。
【００１０】
（４）又搬送波周波数Ｆｃの直交変調信号を入力するバンドパスフィルタ１と、このバンドパスフィルタ１の出力信号を補数表現のディジタル信号に変換するＡＤ変換器２と、このＡＤ変換器２の変換タイミングを与える為の周波数Ｆｓの信号を出力する発振器３と、この発振器の出力信号を１／２に分周した信号の立上りと立下りとのタイミングで前記ＡＤ変換器の出力信号をそれぞれラッチする第１，第２のフリップフロップとからなる切替部５と、この切替部５の第１，第２のフリップフロップの出力信号と、前記発振器３の出力信号を１／４に分周した信号とを加えて符号を変換する第１，第２の排他的オア回路からなる符号変換器４とを有し、搬送波周波数Ｆｃと発振器３の発振周波数Ｆｓとを、Ｆｓ＝４Ｆｃ／（４ｋ＋１）、又は、Ｆｓ＝４Ｆｃ／（４ｋ＋３）（但し、ｋ＝自然数）の関係に設定することができる。
【００１１】
（５）又切替部５により交互に切替えて出力された２系統の信号を加えるタップ係数可変型フィルタと、このタップ係数可変型フィルタを制御するタイミング制御部とを有し、このタイミング制御部は、ＡＤ変換器に於ける変換周期とビット周期との比に対応してタップ係数可変型フィルタのタップ係数及び出力タイミングを制御する構成を有するものである。
【００１２】
（６）又切替部５により交互に切替えて出力された２系統の信号を加えるタップ係数可変型フィルタと、このタップ係数可変型フィルタを制御するタイミング制御部とを有し、このタイミング制御部は、ＡＤ変換器に於ける変換周期とビット周期との比に対応し、且つビットタイミング再生回路からのタイミング補正信号に従って、タップ係数可変型フィルタのタップ係数及び出力タイミングを制御する構成を有するものである。
【００１３】
（７）又それぞれ搬送波周波数を中心周波数とし、この中心周波数を切替えると共に、発振器の発振周波数Ｆｓと搬送波周波数Ｆｃとが、Ｆｓ＝４Ｆｃ／（４ｋ＋１）又はＦｓ＝４Ｆｃ／（４ｋ＋３）の関係を維持するように選定されたバンドパスフィルタを設けることができる。
【００１４】
【実施の形態】
図１は本発明の第１の実施例の要部説明図であり、１はバンドパスフィルタ（ＢＰＦ）、２はＡＤ変換器（Ａ／Ｄ）、３は発振器、４は符号変換器、５は交互にＩｃｈ，Ｑｃｈに切替える切替部である。バンドパスフィルタ１は、直交変調信号の搬送波周波数Ｆｃを中心周波数とする帯域幅Ｂｗを有するもので、この場合の搬送波周波数Ｆｃは、受信周波数又は周波数変換された中間周波数とすることができる。
【００１５】
又発振器３の発振周波数Ｆｓは、自然数をｋとすると、
Ｆｓ＝４Ｆｃ／（４ｋ＋１）                                  …（１）
又は
Ｆｓ＝４Ｆｃ／（４ｋ＋３）                                  …（２）
に選定する。即ち、発振周波数Ｆｓは、直交変調信号の搬送波周波数Ｆｃより低く、且つ奇数比の関係とする。又２Ｂｗ＜Ｆｓとする。又ｋは、発振周波数Ｆｓがシンボルレートの２倍より低い周波数にならないように選定する。
【００１６】
この発振器３の出力信号を、ＡＤ変換器２に対してサンプリング・タイミング信号として加え、又符号変換器４に対して＋，−の符号変換のタイミング信号として加え、又切替部５に対して切替制御信号として加える。従って、直交変調信号の搬送波周波数Ｆｃより低い周波数Ｆｓに従って１個のＡＤ変換器２によって直交変調信号をディジタル化し、切替部５から直交成分の復調信号Ｉｃｈ，Ｑｃｈを出力することができる。
【００１７】
図２は本発明の第１の実施例の第１の等価回路であり、図１に於ける発振器３の発振周波数Ｆｓを、Ｆｓ＝４Ｆｃ／（４ｋ＋１）に選定した場合の等価回路を示す。同図に於いて、２ａ，２ｂはＡＤ変換器（Ａ／Ｄ）、３ａ，３ｂは発振器、４ａ，４ｂは符号変換器を示し、図１のＡＤ変換器２と発振器３と符号変換器４とを２系統に分離した場合の等価回路であり、直交成分のＩチャネルのデータをＩ(t) とし、ＱチャネルのデータをＱ(t) とすると、入力される直交変調信号は、
Ｒｅ〔Ｕ(t) exp ｛ｊ（２πＦｃ・ｔ＋φ）｝〕                …（３）
Ｕ(t) ＝Ｉ(t) ＋ｊＱ(t)                                     …（４）
と表すことができる。このような表現形式は既に良く知られている。なお、Ｒｅは〔  〕内が実数部であることを示し、φは搬送波の位相差を示す。
【００１８】
本発明に於いては、前述のように、直交変調信号の搬送波周波数Ｆｃに対して奇数比の関係の発振周波数Ｆｓによるタイミングでサンプリングしてディジタル化するものであり、図２に於ける発振器３ａ，３ｂの発振周波数は、図１に於ける発振器３の発振周波数Ｆｓを、前述のように、Ｆｓ＝４Ｆｃ／（４ｋ＋１）に選定した場合であり、その発振器３を２分割しているから、ｆｓ／２＝２Ｆｃ／ｍと表すことができる。なお、ｍ＝４ｋ＋１であり、ｋは自然数であって、ｍは奇数となる。又一方のＡＤ変換器２ａに於ける標本時刻は、ｎ＝０，１，２，・・・とすると、ｎｍ／２Ｆｃとなり、又他方のＡＤ変換器２ｂに於ける標本時刻は、これより１／Ｆｓ＝ｍ／４Ｆｃの時刻差を有するｎｍ／２Ｆｃ＋ｍ／４Ｆｃとなる。又符号変換器４ａ，４ｂに於いては、（−１）n を乗算することにより、＋１と−１とを交互に乗算して符号変換するものである。
【００１９】
従って、前述の（３）式にｔ＝ｎｍ／２Ｆｃを代入し、且つ（−１）n を乗算すると、
0003643993.tif 000002
となる。
【００２０】
又前述の（４）式にｔ＝ｎｍ／２Ｆｃ＋ｍ／４Ｆｃを代入し、且つ（−１）n を乗算すると、
0003643993.tif 000003
となる。
【００２１】
従って、復調信号Ｉｃｈ，Ｑｃｈは、（５），（６）式から、
0003643993.tif 000004
と表すことができる。
【００２２】
即ち、符号変換器４ａ，４ｂからπ／２の位相差の復調信号Ｉｃｈ，Ｑｃｈを出力できることが判る。このように、直交変換信号を１個のＡＤ変換器２により、直交変調信号の搬送波周波数Ｆｃの奇数分の１のサンプリング・タイミングでサンプリングしてディジタル信号に変換し、符号変換器２により正負の符号変換を行うことにより、ディジタルの直交成分の復調信号Ｉｃｈ，Ｑｃｈを得ることができる。これは、ＡＤ変換器２と符号変換器４と切替部５とにより直交検波回路を構成していることになり、直交変調信号を復調した復調信号Ｉｃｈ，Ｑｃｈは、図示を省略したビットタイミング再生回路等に於いてレベル識別等によってデータが再生される。
【００２３】
図３は本発明の第１の実施例の第２の等価回路であり、図１に於ける発振器３の発振周波数Ｆｓを、Ｆｓ＝４Ｆｃ／（４ｋ＋３）に選定した場合の等価回路を示す。又図２と同一符号は同一部分を示し、ｍ＝４ｋ＋３としたことにより、符号変換器４ｂには、（−１）n+1 を乗算することになる。
【００２４】
そして、前述の（３）式にｔ＝ｎｍ／２Ｆｃを代入し、且つ（−１）n を乗算すると、（５）式が得られる。又前述の（４）式にｔ＝ｎｍ／２Ｆｃ＋ｍ／４Ｆｃを代入し、且つ（−１）n+1 を乗算すると、
0003643993.tif 000005
となり、前述の（６）式と同様となる。そして、前述の（５），（６）式の関係と同様に、符号変換器４ａ，４ｂからπ／２の位相差の復調信号Ｉｃｈ，Ｑｃｈが得られることが判る。
【００２５】
図４は本発明の第２の実施例の要部説明図であり、図１と同一符号は同一部分を示し、第１，第２の４−１，４−２は符号変換器である。この実施例は、切替部５により交互に切替えた２系統の信号をそれぞれ加える第１，第２の符号変換器４−１，４−２を設けた場合を示し、又発振器３の発振周波数Ｆｓは、前述の実施例と同様に、Ｆｓ＝４Ｆｃ／（４ｋ＋１）又はＦｓ＝４Ｆｃ／（４ｋ＋３）に選定することができる。又符号変換器４−１，４−２に於いては、図１に於ける場合に比較し、切替部５により交互に切替えたディジタル信号が入力されるから、低速で符号変換を行うことができる。この場合、２個の符号変換器４−１，４−２を必要とするが、低速動作の構成で済むから、集積回路化も容易となり、又ディジタル信号のビット数等によっては経済的な構成となる。
【００２６】
図５は本発明の第１の実施例のブロック図であり、図１に示す構成を具体的な構成とした場合を示し、１１はバンドパスフィルタ（ＢＰＦ）、１２はＡＤ変換器（Ａ／Ｄ）、１３は発振器、１４ａ〜１４ｄは符号変換器を構成する排他的オア回路（ＥＯＲ）、１５ａ，１５ｂは切替部を構成する第１，第２のフリップフロップ（ＤＦＦ）、１６は分周器である。
【００２７】
発振器１３の発振周波数Ｆｓは、前述のように、直交変調信号の搬送波周波数Ｆｃに対して、Ｆｓ＝４Ｆｃ／（４ｋ＋１）に選定した場合を示し、直交変調信号が帯域幅Ｂｗのバンドパスフィルタ１１を介してＡＤ変換器１２に加えられ、発振器１３からの周波数Ｆｓのタイミング信号によってサンプリングされ、４ビットの補数表現のディジタル信号に変換され、各ビットはそれぞれ排他的オア回路１４ａ〜１４ｄに入力される。
【００２８】
又分周器１６は、リセット信号ＲＳＴによりリセットされ、初期値の０がセットされて、発振器１３からの周波数Ｆｓの信号を１／４とした分周出力信号ｆａを排他的オア回路１４ａ〜１４ｄに加え、又１／２とした分周出力信号ｆｂをフリップフロップ１５ａ，１５ｂのクロック端子ＣＫに加える。この一方のフリップフロップ１５ａは立上りセット、他方のフリップフロップ１５ｂは立下りセットの場合を示し、排他的オア回路１４ａ〜１４ｄの出力信号の４ビットをセットする。従って、符号変換器２を構成する排他的オア回路１４ａ〜１４ｄの出力信号をフリップフロップ１５ａ，１５ｂによって交互に切替えて出力することができる。
【００２９】
バンドパスフィルタ１１を介した直交変調信号を周波数Ｆｓのタイミングでサンプリングして、ＡＤ変換器１２からａ１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７，ａ８，・・・の補数表現のディジタル信号が順次出力されたとすると、排他的オア回路１４ａ〜１４ｄに加える分周出力信号ｆａを“１”とすることにより、ディジタル信号の符号を反転することができるから、周波数Ｆｓの信号を１／４とした分周出力信号ｆａが“０”，“０”，“１”，“１”，“０”，“０”，“１”，・・・となるから、ａ１，ａ２，−ａ３，−ａ４，ａ５，ａ６，−ａ７，−ａ８，・・・のように符号変換を行うことができる。
【００３０】
そして、周波数Ｆｓの信号を１／２にした分周出力信号ｆｂにより、フリップフロップ１５ａには、ａ１，−ａ３，ａ５，−ａ７，・・・がラッチされて、Ｉチャネルの復調信号Ｉｃｈとして出力され、フリップフロップ１５ｂには、ａ２，−ａ４，ａ６，−ａ８，・・・がラッチされて、Ｑチャネルの復調信号Ｑｃｈとして出力される。即ち、排他的オア回路１４ａ〜１４ｄは、図２に於ける符号変換器４ａ，４ｂにより（−１）n を乗算した場合と等価の構成を示すことになり、直交成分の復調信号Ｉｃｈ，Ｑｃｈを得ることができる。なお、ディジタル信号のビット数は、前述の４ビットより多くすることも勿論可能である。
【００３１】
図６は本発明の第２の実施例のブロック図であり、図４に示す構成を具体的な構成とした場合を示し、２１はバンドパスフィルタ（ＢＰＦ）、２２はＡＤ変換器（Ａ／Ｄ）、２３は発振器、２４ａ〜２４ｆは第１，第２の符号変換器を構成する排他的オア回路（ＥＯＲ）、２５ａ，２５ｂは切替部を構成する第１，第２のフリップフロップ（ＤＦＦ）、２６は分周器、２７はフリップフロップ（ＤＦＦ）である。
【００３２】
フリップフロップ２５ａ，２５ｂが図４の切替部５に相当し、排他的オア回路２４ａ〜２４ｃが図４の第１の符号変換器４−１に、又排他的オア回路２４ｄ〜２４ｆが図４の第２の符号変換器４−２に相当する。又発振器２３の発振周波数Ｆｓが、Ｆｓ＝４Ｆｃ／（４ｋ＋１）に選定された場合は、分周器２６をリセット信号ＲＳＴでリセットして初期値０がセットされ、又Ｆｓ＝４Ｆｃ／（４ｋ＋３）に選定された場合、分周器２６をリセット信号ＲＳＴでリセットして初期値１がセットされる。
【００３３】
又ＡＤ変換器２２は、バンドパスフィルタ２１を介した直交変調信号を、周波数Ｆｓでサンプリングして、３ビット構成の補数表現のディジタル信号に変換する場合を示し、この３ビット構成のディジタル信号を、フリップフロップ２５ａでは、分周器２６の１／２の分周出力信号ｆｂの立上りでセットし、フリップフロップ２５ｂでは、立下りでセットすることにより、ディジタル信号を交互に２系統に切替える。
【００３４】
又分周器２６の１／４の分周出力信号ｆａを排他的オア回路２４ａ〜２４ｃに加え、又フリップフロップ２７によりこの分周出力信号ｆａを１／Ｆｓ遅延させて排他的オア回路２４ｄ〜２４ｆに加えて、フリップフロップ２５ａ，２５ｂの出力信号位相に合わせ、図２に於ける（−１）n を乗算する符号変換器４ａ，４ｂと等価な動作によって、３ビット構成のディジタル信号を交互に符号変換を行うことができる。従って、排他的オア回路２４ａ〜２４ｃから３ビット構成の復調信号Ｉｃｈが出力され、又排他的オア回路２４ｄ〜２４ｆから３ビット構成の復調信号Ｑｃｈが出力される。
【００３５】
又Ｆｓ＝４Ｆｃ／（４ｋ＋３）に選定した場合は、分周器２６のリセット信号ＲＳＴによりリセットされて初期値を１とするから、分周出力信号ｆａは、“０”，“１”，“１”，“０”，“０”，“１”，“１”，・・・となり、ＡＤ変換器２２の出力信号をａ１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７，ａ８，・・・とすると、フリップフロップ２５ａ，２５ｂにより切替えられて、ａ１，ａ３，ａ５，ａ７，・・・が排他的オア回路２４ａ〜２４ｃに加えられ、又ａ２，ａ４，ａ６，ａ８，・・・が排他的オア回路２４ｄ〜２４ｆに加えられる。従って、符号変換されたａ１，−ａ３，ａ５，−ａ７，・・の復調信号Ｉｃｈと、−ａ２，ａ４，−ａ６，ａ８，・・・の復調信号Ｑｃｈとが出力される。
【００３６】
従って、図３に示す場合と同様に、排他的オア回路２４ａ〜２４ｃに於いては、（−１）n の乗算を行うことと等価であり、又排他的オア回路２４ｄ〜２４ｆに於いては、（−１）n+1 の乗算を行うことと等価であって、それぞれ復調信号Ｉｃｈ，Ｑｃｈを得ることができる。
【００３７】
図７は本発明の第３の実施例のブロック図であり、３１はバンドパスフィルタ（ＢＰＦ）、３２はＡＤ変換器（Ａ／Ｄ）、３３は発振器、３４ａ〜３４ｄは符号変換器を構成する排他的オア回路（ＥＯＲ）、３５ａ，３５ｂは切替部を構成するフリップフロップ（ＤＦＦ）、３６は分周器、３７は加算器である。この実施例は、２の補数表現を用いた場合を示し、且つ図１に示すように、符号変換器の後段にフリップフロップ３５ａ，３５ｂからなる切替部を配置し、且つ発振器３３の発振周波数Ｆｓを、直交変調信号の搬送波周波数Ｆｃに対して、Ｆｓ＝４Ｆｃ／（４ｋ＋３）に選定した場合を示す。
【００３８】
従って、分周器３６は、リセット信号ＲＳＴによりリセットして、初期値１をセットするものであり、又フリップフロップ３５ａは分周器３６のＦｓ／２の分周出力信号ｆｂの立下りでセット、フリップフロップ３５ｂは分周出力信号ｆｂの立上りでセットする構成とし、又分周器３６のＦｓ／４の分周出力信号ｆａを排他的オア回路３４ａ〜３４ｄの出力信号に加算器３７に於いて加算し、５ビット構成のディジタル信号としてフリップフロップ３５ａ，３５ｂに加える。
【００３９】
従って、排他的オア回路３４ａ〜３４ｄからなる符号変換器は、図３に示す場合と同様に、復調信号Ｉｃｈ側のディジタル信号に対しては（−１）n を乗算して符号変換し、復調信号Ｑｃｈ側のディジタル信号に対しては（−１）n+1 を乗算して符号変換するものと等価となり、フリップフロップ３５ａ，３５ｂによって交互に切替えて復調信号Ｉｃｈ，Ｑｃｈとすることができる。
【００４０】
図８は本発明の第４の実施例の要部説明図であり、図１と同一符号は同一部分を示し、６ａ，６ｂはタップ係数可変型フィルタ（ＡＤＦ）、７ａ，７ｂはタイミング制御部（ＴＣ）である。この実施例は、搬送波周波数Ｆｃの直交変調信号をＦｓ＝４Ｆｃ／（４ｋ＋１）又はＦｓ＝４Ｆｃ／（４ｋ＋３）の関係の周波数ＦｓによりＡＤ変換器３によりサンプリングしてディジタル信号に変換し、符号変換器４により符号を変換し、切替部５により交互に切替えて出力されるディジタルの復調信号を、タップ係数可変型フィルタ６ａ，６ｂによって波形整形し、ビットタイミングに合わせた復調信号Ｉｃｈ，Ｑｃｈを出力するものである。
【００４１】
搬送波周波数Ｆｃの直交変調信号をサンプリングしてディジタル信号に変換するタイミングは、ビットタイミングと異なるものであるが、ビット周波数Ｒｓとサンプリング周波数ｆｓ＝４Ｆｃ／ｍとの関係は予め判っており、ビット再生に必要なタイミングは１／Ｒｓの整数倍であるから、タイミング制御部７ａ，７ｂによってタップ係数可変型フィルタ６ａ，６ｂのタップ係数を制御し、識別タイミングに合わせた復調信号Ｉｃｈ，Ｑｃｈを出力するものである。
【００４２】
図９はタップ係数可変型フィルタの説明図であり、図８のタップ係数可変型フィルタ６ａ，６ｂの一例を示し、４１1 〜４１5 ，４２1 〜４２5 はフリップフロップ、４３1 〜４３5 は乗算器、４４1 〜４４5 はタップ係数メモリ（ＲＯＭ）、４５は加算器である。又Ｄｉｎは切替部５により交互に切替えられて入力される入力ディジタル信号、ＣＬＫは入力ディジタル信号のタイミングを示すクロック信号、ＬＴはフリップフロップ４２1 〜４２5 に対するロードタイミング信号、ＴＡＤはタップ係数メモリ４４1 〜４４5 に対するタップ係数アドレス、Ｄｏｕｔは復調信号Ｉｃｈ，Ｑｃｈに相当する出力ディジタル信号を示す。
【００４３】
タップ係数メモリ４４1 〜４４5 はタップ係数を格納したリードオンリメモリにより構成され、タップ係数アドレスＴＡＤに従って読出されたタップ係数が乗算器４３1 〜４３5 に加えられて、フリップフロップ４２1 〜４２5 にラッチされたディジタル信号に乗算されて、加算器４５によって加算されて出力ディジタル信号Ｄｏｕｔとなる。このようなタップ係数可変型フィルタは、既に知られた各種の構成を適用できるものであり、又タップ数は更に多くすることができるものである。
【００４４】
図１０は本発明の第４の実施例のタイミング制御部の説明図であり、図８のタイミング制御部７ａ，７ｂの構成を示す。同図に於いて、５１は加算器、５２は減算器、５３はセレクタ、５４，５６〜５８はフリップフロップ（ＤＦＦ）、５５は比較器、５９はアンド回路（ＡＮＤ）、６０はタップ係数メモリ（ＲＯＭ）である。又フリップフロップのＣＫはクロック端子、Ｑは出力端子を示す。
【００４５】
タップ係数メモリ６０は、図９のタップ係数可変型フィルタのタップ係数メモリ４４1 〜４４5 に相当するもので、減算器５２から図９のタップ係数アドレスＴＡＤが出力され、又フリップフロップ５８から、図９の乗算器４３1 〜４３5 に加えるタップ係数データＴＰＤが出力される。又フリップフロップ５６から図９のフリップフロップ４２1 〜４２5 に加えるロードタイミング信号ＬＴが出力される。又クロック信号ＣＬＫは図９のフリップフロップ４１1 〜４１5 に加えるクロック信号ＣＬＫと同一である。又Ｘ，Ｙは、Ｘ：Ｙ＝１／Ｒｓ：２／ｆｓの関係に選定する。この場合、４Ｆｃ／ｍ＝ｆｓの関係のサンプリング周波数よりもビット周波数Ｒｘは低いものであるから、Ｘ＞Ｙの関係となる。
【００４６】
又セレクタ５３はリセット信号＊ＲＳＴにより初期値を選択し、その後は加算器５１の出力信号を選択してフリップフロップ５４に加える。又減算器５２は、フリップフロップ５４の出力信号からアンド回路５９の出力信号を減算する。又比較器５５は、フリップフロップ５４にラッチ出力信号とＸとを比較し、ラッチ出力信号が大きくなると“１”を出力する。
【００４７】
セレクタ５３により加算器５１の出力信号が選択され、その時に比較器５５の出力信号が“０”であると、次のクロック信号ＣＬＫのタイミングでは、減算器５２の出力信号はＹであるから、加算器５１の出力信号は２Ｙとなる。以下同様にして、クロック信号ＣＬＫのタイミング毎にＹの累算が行われる。そして、比較器５５により、ΣＹとＸとの比較が行われ、ΣＹ＞Ｘとなると、比較出力信号が“１”となり、減算器５２にはアンド回路５９を介してＸが加えられ、減算器５２に於いてはΣＹ−Ｘの減算が行われる。
【００４８】
又比較出力信号の“１”をクロック信号ＣＬＫのタイミングでフリップフロップ５６にラッチして、図９のフリップフロップ４２1 〜４２5 に加えるロードタイミング信号ＬＴとし、フリップフロップ４１1 〜４１5 により順次シフトして保持された入力ディジタル信号Ｄｉｎがフリップフロップ４２1 〜４２5 にラッチされる。又比較出力信号の“１”をフリップフロップ５７にラッチし、そのラッチ出力信号をフリップフロップ５８のクロック端子ＣＫに加え、減算器５２の出力信号をアドレスとしてタップ係数メモリ６０から読出したタップ係数データをラッチし、図９の乗算器４３1 〜４３5 に加えるタップ係数データＴＰＤとする。
【００４９】
又前述のセレクタ５３に加える初期値は、Ｉチャネル側とＱチャネル側とにおいて、Ｙ／２だけずれた値とするものである。又ＯＱＰＳＫ（Ｏffset Ｑuadrature Ｐhase  Ｓhift  Ｋeying ）の場合は、Ｙ／２＋Ｘ／２だけずれた値とするものである。このような構成のタイミング制御部７ａ，７ｂによってタップ係数可変型フィルタ６ａ，６ｂを制御することにより、ビット周期（１／Ｒｓ）に対応したタイミングのディジタルの復調信号Ｉｃｈ，Ｑｃｈを出力することができる。
【００５０】
図１１は本発明の第５の実施例の要部説明図であり、図８と同一符号は同一部分を示し、７Ａ，７Ｂはタイミング制御部である。この実施例は、タップ係数可変型フィルタ６ａ，６ｂからの復調信号Ｉｃｈ，Ｑｃｈの識別を行うと共にビットタイミングを再生するビットタイミング再生回路（図示せず）からタイミング補正信号ＢＴをタイミング制御部７Ａ，７Ｂに加えて、ディジタルの復調信号Ｉｃｈ，Ｑｃｈを識別タイミングに合わせるように制御するものである。
【００５１】
図１２は本発明の第５の実施例のタイミング制御部の説明図であり、図１０と同一符号は同一部分を示し、６１は加算器である。この加算器６１は、前述のＸと、図示を省略したビットタイミング再生回路からのタイミング補正信号ＢＴとを加算して、比較器５５及びアンド回路５９に加えるものである。
【００５２】
ビットタイミング再生回路からのタイミング補正信号ＢＴが、ビットタイミングを進める場合、−ＢＴとし、加算器６１によりＸ−ＢＴを出力することにより、比較器５５の比較出力信号が“１”となるタイミングが速くなり、それによって、タップ係数可変型フィルタ６ａ，６ｂに加えるロードタイミング信号ＬＴが速くなる。反対に、タイミング補正信号ＢＴを＋ＢＴとし、加算器６１によりＸ＋ＢＴを出力すると、比較器５５の比較出力信号が“１”となるタイミングが遅くなり、それによって、タップ係数可変型フィルタ６ａ，６ｂに加えるロードタイミング信号ＬＴが遅くなる。
【００５３】
従って、ロードタイミング信号ＬＴ及びタップ係数を制御することにより、ビット周期（１／Ｒｓ）に対応した周期で且つビットを識別する為の最適タイミングとなるように制御したディジタルの復調信号Ｉｃｈ，Ｑｃｈを出力することができる。
【００５４】
図１３は本発明の第６の実施例の要部説明図であり、図１と同一符号は同一部分を示し、１Ａは直交変調信号帯域をＳｗとした時、Ｓｗ＜Ｂｗの通過帯域Ｂｗを有する中心周波数可変型バンドパスフィルタ、８は選択制御部である。
【００５５】
この実施例は、選択制御部８によってバンドパスフィルタ１Ａの中心周波数を切替えることにより、受信周波数を切替えるもので、その場合に於いても、発振器３の発振周波数Ｆｓが、受信直交変調信号の搬送波周波数Ｆｃに対して、Ｆｓ＝４Ｆｃ／（４ｋ＋１）又はＦｓ＝４Ｆｃ／（４ｋ＋３）の関係に選定される状態であれば、前述の各実施例と同様に、ＡＤ変換器２によりディジタル信号に変換し、符号変換器４により符号変換し、切替部５により交互に切替えることによって、直交成分の復調信号Ｉｃｈ，Ｑｃｈを得ることができる。又図４に示すように、ＡＤ変換器２により変換されたディジタル信号を切替部５により交互に切替えて２系統の信号とし、それぞれ符号変換器４−１，４−２により符号変換する場合にも適用できる。
【００５６】
図１４は本発明の第６の実施例のチャネル選択部の要部説明図であり、７１1 〜７１3 は中心周波数がそれぞれ異なるバンドパスフィルタ（ＢＰＦ１〜ＢＰＦ３）、７２はセレクタ（ＳＥＬ）、７３はＡＤ変換器（Ａ／Ｄ）、７４は発振器である。Ｆｃ１〜Ｆｃ３の搬送波周波数の直交変調信号に対して、バンドパスフィルタ７１1 〜７１3 は、それぞれ搬送波周波数Ｆｃ１〜Ｆｃ３を中心周波数とし、且つＳｗ＞Ｂｗの帯域幅を有するものである。
【００５７】
選択信号によってセレクタ７２を制御し、バンドパスフィルタ７１1 〜７１3 をＡＤ変換器７３に対して選択接続することにより、チャネル選択を行うことができる。即ち、図１３に於ける中心周波数可変型バンドパスフィルタ１Ａと選択制御部８とからなるチャネル選択部に相当する構成である。その場合、発振器７４の発振周波数Ｆｓは、Ｆｓ＝４Ｆｃ／（４ｋ＋１）又はＦｓ＝４Ｆｃ／（４ｋ＋３）の関係を維持できるように、搬送波周波数Ｆｃ１〜Ｆｃ３を選択することになる。
【００５８】
例えば、４（Ｆｃ１）／９，４（Ｆｃ２）／１７，４（Ｆｃ３）／２５の関係の搬送波周波数の場合、即ち、Ｆｃ１＝Ｆｓ９／４＝２．２５Ｆｓ，Ｆｃ２＝Ｆｓ１７／４＝４．２５Ｆｓ，Ｆｃ３＝Ｆｓ２５／４＝６．２５Ｆｓの関係となり、発振器７４の発振周波数Ｆｓを固定とし、セレクタ７２を制御することによって、搬送波周波数Ｆｃ１〜Ｆｃ３の直交変調信号を選択して受信し、ＡＤ変換器７３によってディジタル信号に変換し、前述の実施例と同様に符号変換してから交互に切替えるか、又は交互に切替えた後に、符号変換することにより、直交成分の復調信号を得ることができる。なお、前述の関係を更に延長して、Ｆｃ４＝Ｆｓ３３／４，Ｆｃ５＝Ｆｓ４１／４，のように選定することも可能である。
【００５９】
本発明は前述の各実施例にのみ限定されるものではなく、種々付加変更し得るものであり、例えば、発振器の発振周波数Ｆｓを分周して所望のサンプリング・タイミング信号とすることも可能であり、又符号変換器は、符号付き演算回路と同様な処理によって符号変換を行う構成とすることも可能である。
【００６０】
【発明の効果】
以上説明したように、本発明は、無線通信システムや有線通信システムに於ける受信信号又は周波数変換した中間周波信号の搬送波周波数Ｆｃに対して、発振器３の発振周波数Ｆｓを、Ｆｓ＝４Ｆｃ／（４ｋ＋１）又はＦｓ＝４Ｆｃ／（４ｋ＋３）の関係に選定し、この周波数ＦｓによってＡＤ変換器２に於いてサンプリングしてディジタル信号に変換し、符号変換器４により符号変換して切替部５により２系統の信号に分配するか、又は切替部５により２系統の信号に分配してから符号変換器により符号変換することによって、直交成分の復調信号Ｉｃｈ，Ｑｃｈを得ることができるものであり、バンドパスフィルタ１の後段は総てディジタル回路により構成することができる。
【００６１】
従って、動作の安定化を図ることができると共に集積回路化も容易となる。又ＡＤ変換器２は１個で済み、且つ発振器３は固定発振器とすることができると共に、準同期検波方式のように、ビット周期の発振器を設ける必要がなく、従来例に比較して回路規模を著しく縮小することが可能となる利点がある。
【００６２】
又直交成分の復調信号をタップ係数可変型フィルタに加えて、サンプリング周期とビット周期との関係を補正して、識別誤りが生じないようなタイミングで復調信号Ｉｃｈ，Ｑｃｈを出力できる利点がある。更に、ビットタイミング再生回路からのタイミング補正信号を利用すると、一層安定な復調回路を実現できる利点がある。又直交変調信号の搬送波周波数Ｆｃと発振器３の発振周波数Ｆｓとが、前述のように奇数比の関係を維持できる場合は、バンドパスフィルタ１の中心周波数を切替えることにより、簡単にチャネル切替えの構成を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の要部説明図である。
【図２】本発明の第１の実施例の第１の等価回路である。
【図３】本発明の第１の実施例の第２の等価回路である。
【図４】本発明の第２の実施例の要部説明図である。
【図５】本発明の第１の実施例のブロック図である。
【図６】本発明の第２の実施例のブロック図である。
【図７】本発明の第３の実施例のブロック図である。
【図８】本発明の第４の実施例の要部説明図である。
【図９】タップ係数可変型フィルタの説明図である。
【図１０】本発明の第４の実施例のタイミング制御部の説明図である。
【図１１】本発明の第５の実施例の要部説明図である。
【図１２】本発明の第５の実施例のタイミング制御部の説明図である。
【図１３】本発明の第６の実施例の要部説明図である。
【図１４】本発明の第６の実施例のチャネル選択部の説明図である。
【図１５】従来例の説明図である。
【符号の説明】
１  バンドパスフィルタ（ＢＰＦ）
２  ＡＤ変換器（Ａ／Ｄ）
３  発振器
４  符号変換器
５  切替部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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