(57)【特許請求の範囲】
【請求項１】
正の温度係数を有する電流を供給するＣＭＯＳ回路（１０）であって：
正の温度係数を有するデルタ電圧を生成するＣＭＯＳ寄生ＰＮ接合手段（２８〜３０）；
前記デルタ電圧に応答して、差動電流（Ｉ1，Ｉ2）を与えるＣＭＯＳ差動増幅手段（１２）；および
前記差動電流（Ｉ1，Ｉ2）に応答して加算手段の出力（４６）で前記差動電流の和の電流を与える加算手段であって、前記差動電流の和の電流は正の温度係数を有する加算手段；
によって構成されることを特徴とするＣＭＯＳ回路（１０）。
【請求項２】
ＣＭＯＳ技術において正の温度係数を有する出力電流を供給する方法であって：
正の温度係数を有するデルタ電圧を生成する段階；
前記デルタ電圧を差動電流（Ｉ1，Ｉ2）に変換する段階；
前記差動電流（Ｉ1，Ｉ2）を増幅・鏡映する段階；および
前記増幅・鏡映された差動電流を加算して、当該差動電流の和の出力電流（ＩO）を与える段階であって、前記出力電流（ＩO）は正の温度係数を有する、段階；
によって構成されることを特徴とする方法。
【請求項３】
出力（４６）において、温度に依存しないバンドギャップ基準電圧を供給するＣＭＯＳ回路（１０）であって：
第１および第２電流伝達電極と、制御電極とを有する第１トランジスタ（１４）；
第１および第２電流伝達電極と、制御電極とを有する第２トランジスタ（１６）であって、前記第２トランジスタ（１６）の前記第２電流伝達電極は、前記第１トランジスタ（１４）の前記第２電流伝達電極に結合される、第２トランジスタ（１６）；
前記第１トランジスタ（１４）および第２トランジスタ（１６）の前記制御電極間にデルタ電圧を生成するＣＭＯＳ寄生ＰＮ接合手段（２８〜３０）であって、前記デルタ電圧は正の温度係数を有する、ＣＭＯＳ寄生ＰＮ接合手段（２８〜３０）；
前記第１トランジスタ（１４）の前記第２電流伝達電極と、第１電源電圧端子との間に結合された電流源（１８）；
第１および第２電流伝達電極と、制御電極とを有する第３トランジスタ（３４）であって、前記第３トランジスタ（３４）の前記第１電流伝達電極および前記制御電極は、前記第１トランジスタ（１４）の前記第１電流伝達電極に結合され、前記第３トランジスタ（３４）の前記第２電流伝達電極は、第２電源電圧端子に結合される、第３トランジスタ（３４）；
第１および第２電流伝達電極と、制御電極とを有する第４トランジスタ（３８）であって、前記第４トランジスタ（３８）の前記第１電流伝達電極および前記制御電極は、前記第２トランジスタ（１６）の前記第１電流伝達電極に結合され、前記第４トランジスタ（３８）の前記第２電流伝達電極は、前記第２電源電圧端子に結合される、第４トランジスタ（３８）；
第１および第２電流伝達電極と、制御電極とを有する第５トランジスタ（３６）であって、前記第５トランジスタ（３６）の前記第２電流伝達電極は、前記第２電源電圧端子に結合され、前記第５トランジスタ（３６）の前記制御電極は、前記第１トランジスタ（１４）の前記第１電流伝達電極に結合される、第５トランジスタ（３６）；
第１および第２電流伝達電極と、制御電極とを有する第６トランジスタ（４０）であって、前記第６トランジスタ（４０）の前記第２電流伝達電極は、前記第２電源電圧端子に結合され、前記第６トランジスタ（４０）の前記制御電極は、前記第２トランジスタ（１６）の前記第１電流伝達電極に結合される、第６トランジスタ（４０）；
第１および第２電流伝達電極と、制御電極とを有する第７トランジスタ（４２）であって、前記第７トランジスタ（４２）の前記第１電流伝達電極および制御電極は、前記第５トランジスタ（３６）の前記第１電流電極に結合され、前記第７トランジスタ（４２）の前記第２電流伝達電極は、前記第１電源電圧端子に結合される、第７トランジスタ（４２）；
第１および第２電流伝達電極と、制御電極とを有する第８トランジスタ（４４）であって、前記第８トランジスタ（４４）の前記第１電流伝達電極は、前記第６トランジスタ（４０）の前記第１電流電極と、ＣＭＯＳ回路（１０）の出力とに結合され、前記第８トランジスタ（４４）の前記制御電極は、前記第７トランジスタ（４２）の前記第１電流伝達電極に結合され、前記第８トランジスタ（４４）の前記第２電流伝達電極は、前記第１電源電圧端子に結合される、第８トランジスタ（４４）；
第１および第２端子を有する抵抗器（５０）であって、前記抵抗器（５０）の前記第１端子は、ＣＭＯＳ回路（１０）の出力に結合され、正の温度係数を有する電圧が前記抵抗器（５０）の両端に現れる、抵抗器（５０）；および
負の温度係数と、第１および第２端子とを有する寄生ＰＮ接合（３１）であって、前記寄生ＰＮ接合（３１）の前記第１端子は、前記抵抗器（５０）の前記第２端子に結合され、前記寄生ＰＮ接合（３１）の前記第２端子は、前記第１電源電圧端子に結合される、寄生ＰＮ接合（３１）；
によって構成されることを特徴とするＣＭＯＳ回路（１０）。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に、電圧基準回路に関し、さらに詳しくは、電源端子を基準にしたバンドギャップ電圧を供給する、低電圧のサブミクロンＣＭＯＳ回路に関する。
【０００２】
【従来の技術】
バンドギャップ電圧基準回路は周知であり、温度に実質的に依存しない１．２ボルト以上の出力電圧を供給する分野で広く利用される。出力電圧は、実質的にゼロの温度係数を有し、２つの電圧のうち一方の電圧が正の温度係数を有し、他方が負の温度係数を有するように２つの電圧を互いに加算することによって生成される。
【０００３】
一般に、正の温度係数は、第１バイポーラ・トランジスタが第２バイポーラ・トランジスタよりも低い電流密度で動作するように、異なる電流密度で動作する第１および第２バイポーラ・トランジスタを利用することによって生成される。この増幅された正の温度係数電圧は、固有の(inherent)負の温度係数を有する第３バイポーラ・トランジスタのＶBE電圧と直列に合成され、極めて低いまたは実質的にゼロの温度係数を有する合成出力電圧が得られる。
【０００４】
【発明が解決しようとする課題】
低電圧のサブミクロンＣＭＯＳ技術でバンドギャップ電圧を供給することが望ましい。しかし、ほとんどのＣＭＯＳバンドギャップ回路は、５ボルトのＣＭＯＳ技術を利用して製造される。さらに、多くのバンドギャップ回路は、どの電源レール(power supply rail) にも基準としない差動バンドギャップ基準電圧を供給する。しかし、低電圧サブミクロンＣＭＯＳ用途などの特定の用途では、低減された電源電圧で動作し、かつ電源端子を基準にできるバンドギャップ基準電圧を供給することが望ましい。
【０００５】
従って、低電圧サブミクロンＣＭＯＳ技術を利用して、電源端子を基準にしたバンドギャップ電圧を供給する改善されたバンドギャップ回路が必要とされる。
【０００６】
【実施例】
図１を参照して、温度および電源変動に実質的に依存しない、バンドギャップ電圧（１．２ボルト）である出力電圧ＶBGを供給するＣＭＯＳ回路を示す。ＣＭＯＳ回路１０は、低電圧（３．３ボルト）のサブミクロンＣＭＯＳ技術に着目して設計されるが、回路１０は高電圧（５ボルト）ＣＭＯＳ技術にも適用できることを理解されたい。
【０００７】
ＣＭＯＳ回路１０は、ＮＭＯＳトランジスタ１４，１６を含む、枠１２によって表されるＭＯＳトランジスタの差動対を含む。トランジスタ１４，１６のソース電極は、電流源トランジスタ１８を介して第１電源電圧端子に結合され、この第１電源電圧端子に動作電位ＶSSが印加される。好適な実施例では、動作電位ＶSSはグランド電位である。
【０００８】
トランジスタ１８は、トランジスタ１４，１６の共通ソース電極に結合されたドレイン電極と、グランドに戻されたソース電極とを有する。トランジスタ１８の制御／ゲート電極は、ＮＭＯＳトランジスタ２０のゲートおよびドレイン電極に結合され、ここでＮＭＯＳトランジスタ２０およびＰＭＯＳトランジスタ２２，２４はバイアス回路２６をなす。
【０００９】
トランジスタ２０のソース電極は、グランドに戻される。トランジスタ２０のドレイン電極は、トランジスタ２２のドレイン電極に結合され、トランジスタ２２は、グランドに戻され、かつトランジスタ２４の制御電極に結合されたゲート電極を有する。トランジスタ２２，２４のソース電極は、動作電位ＶDDが印加される第２電源電圧端子に結合される。トランジスタ２４のドレイン電極は、ＮＭＯＳトランジスタ１４の制御電極に結合される。
【００１０】
トランジスタ２８〜３１は、ＣＭＯＳプロセスの寄生ＰＮＰトランジスタであり、ここで各寄生トランジスタのコレクタはＮウェルＣＭＯＳプロセスのＰ基板の形式であり、各ベースはＮウェル領域の形式であり、各エミッタはＰＭＯＳトランジスタのＰ＋ソース／ドレイン注入領域の形式である。さらに、トランジスタ２８〜３１は一般にＰ型基板ＣＭＯＳプロセスで一般に利用可能な寄生ＰＮＰトランジスタであるが、Ｎ型基板ＣＭＯＳプロセスを利用した場合、トランジスタ２８〜３１は同じように寄生ＮＰＮトランジスタとなることに留意されたい。特に、寄生トランジスタ２８は、トランジスタ１４の制御電極に結合されたエミッタを有し、また寄生トランジスタ２９のエミッタは、トランジスタ１６の制御電極に結合される。寄生トランジスタ２８，２９のベースは、寄生トランジスタ３０のエミッタに結合され、この寄生トランジスタ３０は、グランドに戻されたベースを有する。寄生トランジスタ２８〜３０のコレクタも、グランドに戻される。
【００１１】
ＮＭＯＳトランジスタ１４のドレイン電極は、ＰＭＯＳトランジスタ３４のドレインおよびゲート電極と、ＰＭＯＳトランジスタ３６のゲート電極とに結合される。ＰＭＯＳトランジスタ３４，３６のソース電極は、動作電位ＶDDを受けるべく結合される。
【００１２】
ＮＭＯＳトランジスタ１６のドレイン電極は、ＰＭＯＳトランジスタ３８のドレインおよび制御電極と、ＰＭＯＳトランジスタ４０の制御電極とに結合される。ＰＭＯＳトランジスタ３８，４０のソース電極は、動作電位ＶDDを受けるべく結合される。
【００１３】
ＰＭＯＳトランジスタ３６のドレイン電極は、ＮＭＯＳトランジスタ４２のドレインおよび制御電極と、ＮＭＯＳトランジスタ４４の制御電極とに結合される。ＮＭＯＳトランジスタ４２，４４のソース電極は、グランドに戻される。
【００１４】
トランジスタ４０，４４のドレイン電極は、加算ノード４６において互いに結合され、出力電圧ＶBGは加算ノード４６で供給される。
【００１５】
抵抗素子５０は、加算ノード４６と寄生ＰＮＰトランジスタ３１のエミッタとの間で結合され、この寄生ＰＮＰトランジスタ３１のベースおよびコレクタはグランドに戻され、それにより接合ダイオードを形成する。
【００１６】
抵抗素子５０は、加算ノード４６に結合されたドレイン電極と、寄生ＰＮＰトランジスタ３１のエミッタに結合されたソース電極とを有するＮＭＯＳトランジスタ５２を含む。トランジスタ５２の制御電極は、動作電位ＶDDを受けるべく結合される。
【００１７】
ＣＭＯＳ回路１０は、動作電位ＶDDを受けるべく結合されたソース電極と、グランドに戻された制御電極とをそれぞれ有するＰＭＯＳトランジスタ５６，５８を含む、バイアス回路５４をさらに含む。ＰＭＯＳトランジスタ５６のドレイン電極は、ＮＭＯＳトランジスタ１６の制御電極に結合され、ＰＭＯＳトランジスタ５８のドレイン電極は、寄生トランジスタ３０のエミッタに結合される。
【００１８】
動作中、トランジスタ２８，２９は、トランジスタ１４，１６の制御電極間でデルタ電圧（ΔＶ:delta voltage）を与えるように適切にサイズ決めされる。さらに、トランジスタ２８〜３０は、トランジスタが通常モードで動作できるように、トランジスタ１４，１６の制御電極に適切な電圧を与える。特に、トランジスタ１４，１６の制御電極両端に現れるデルタ電圧（ΔＶ）は、数１に示すように表すことができる。
【００１９】
【数１】
ΔＶ＝ＶG16 −ＶG14
ここで、ＶG14 ，ＶG16 は、それぞれＮＭＯＳトランジスタ１４，１６のゲート・ソース間電圧である。
【００２０】
また、ΔＶは、数２に示すように、トランジスタ１４，１６に流れる電流の対数関数として表すことができる。
【００２１】
【数２】
ΔＶ＝ｋＴ／ｑ  Ｌｎ［ｍＩy ／Ｉx ］
ここで、
ＫＴ／ｑは、シリコン接合の熱電圧を表す；
Ｉx ，Ｉy は、それぞれＰＮＰトランジスタ２８，２９に流れる電流；
ｍは、トランジスタ２９に対するトランジスタ２８のエミッタ・エリアの倍数、すなわち、ＡE28 ＝ｍ＊ＡE29 である。
【００２２】
従って、数２から、トランジスタ１４，１６の制御電極間で発生するΔＶは、ｋＴ／ｑの関数なので、正の温度係数を有することが明らかである。
【００２３】
ＮＭＯＳトランジスタ１６に流れる電流である電流Ｉ1 は数３のように表すことができる。
【００２４】
【数３】
Ｉ1 ＝β1 （ΔＶ＋Ｖ14−ＶT ）2
ここで
ＶT は、トランジスタ１４，１６のＮＭＯＳ閾値電圧；
β1 は、トランジスタの幅と長さの比率（Ｗ／Ｌ）と、移動度（μ）と、単位ゲート・キャパシタンス（ＣO ）の関数である、トランジスタ１４，１６の利得である。
【００２５】
同様に、ＮＭＯＳトランジスタ１４に流れる電流である電流Ｉ2 は、数４に示すように表すことができる。
【００２６】
【数４】
Ｉ2 ＝β1 （Ｖ14−ＶT ）2
図１に戻って、電流Ｉ2 （トランジスタ１４に流れる電流）は、トランジスタ３４，３６，４２，４４によって鏡映(mirror)され、それによりＮＭＯＳトランジスタ４４に流れる電流Ｉ2 ’を与える。同様に、電流Ｉ1 （トランジスタ１６に流れる電流）は、トランジスタ３８，４０によって鏡映され、トランジスタ４０に流れる電流Ｉ1 ’を与える。
【００２７】
電流Ｉ1 ’，Ｉ2 ’は、電流ミラー・トランジスタ３４，３６，４２，４４，３８，４０の幅を調整することにより、電流Ｉ1 ，Ｉ2 の増幅された電流である。例えば、好適な実施例において、電流ミラー・トランジスタ３４，３８の幅が、ＷO によって表される幅を有し、また電流ミラー・トランジスタ３６，４０，４２がＷ1 によって表される幅を有すると想定する。また、トランジスタ４４の幅がＷ2 であると想定する。
【００２８】
電流ミラー・トランジスタのこれらの幅および数１ないし数４を利用して、加算ノード４６から抵抗器５０およびトランジスタ３１に流れる出力電流ＩO の式を、数５および数６に示すように得ることができる。
【００２９】
【数５】
ＩO ＝（Ｗ1 Ｉ1 −Ｗ2 Ｉ2 ）／ＷO
【００３０】
【数６】
ＩO ＝（Ｗ1 ／ＷO ）２β1 （ＶG14 −ＶT ）ΔＶ＋β1 （ＶG14 −ＶT ）2 ［（Ｗ1 −Ｗ2 ）／ＷO ］＋（Ｗ1 ／ＷO ）β1 ΔＶ2
数６からわかるように、第１項は、ΔＶ項を有するので、正の温度係数を有する項を表す。第２項は、トランジスタ４４の幅Ｗ2 を適切に選ぶことによって無視できるＤＣ誤差項である。また、第３項は、２（ＶG14 −ＶT ）＞ΔＶと設定することにより、小さくできる２次誤差項である。
【００３１】
抵抗器５０はＮＭＯＳトランジスタであるので、その抵抗値は単純にトランスコンダクタンスの逆数であり、より適切には数７に示すように表すことができる。
【００３２】
［数７］
Ｒ＝１／（２β2（ＶDD−ＶＢＥ３１−ＶT））
ただし、β2は、トランジスタ５２の利得である。
【００３３】
出力電圧ＶBGは、電流ＩO と抵抗Ｒの積と、トランジスタ３１の両端に現れるエミッタ電圧との和に等しく、これは数８に示すように表すことができる。
【００３４】
［数８］
ＶBG＝（β1Ｗ1ΔＶ）／（β2ＷO）＋ΦE
ただし、ΦEは、トランジスタ３１のベース・エミッタ間電圧である。
【００３５】
数７から、回路ノード４６に現れる出力電圧は、２つの項の合成であることがわかる。ΔＶは数２に示すようにＫＴ／ｑの関数なので、ΔＶ式を含む第１項は正の温度係数を有する。トランジスタ３１の両端に現れるベース・エミッタ間電圧である第２項（ΦE ）は、バイポーラ接合トランジスタで周知なように、負の温度係数を有する。従って、β1 およびβ2 と、Ｗ1 およびＷO の値を適切に選ぶことにより、第１項の正の温度係数は、第２項の負の温度係数と実質的に等しくでき、その結果、温度変動から実質的に独立した出力バンドギャップ電圧ＶBGが得られる。
【００３６】
さらに、抵抗器として機能するＮＭＯＳトランジスタ５２を利用することにより、ＮＭＯＳトランジスタ５２の抵抗値は、数６に示したように動作電位ＶDDの関数なので、出力電圧ＶBGは電源変動から実質的に独立させることができる。特に、トランジスタ５２の幅を調整することにより、正の温度係数を微調整でき、またトランジスタ４４の幅を調整することにより、最適な電源阻止(optimum power supply rejection)ができることがわかる。従って、出力ＶBGは温度ならびに電源変動から実質的に独立させることができ、動作電位ＶSS（グランド基準）を基準にできる。
【００３７】
故に、本発明は、ＣＭＯＳ技術を利用して、温度および電源変動から実質的に独立し、かつ電源端子を基準にした出力バンドギャップ電圧を供給する。
【００３８】
以上の説明から、温度および電源変動から実質的に独立した出力バンドギャップ電圧を供給する新規なＣＭＯＳ回路が提供されたことが明らかである。ＣＭＯＳ回路は、寄生トランジスタを利用して、ＮＭＯＳトランジスタの差動対の両端で、正の温度係数を有するデルタ電圧を生成する。このデルタ電圧は、差動電流に変換され、これらの電流は増幅・鏡映され、互いに加算されて、正の温度係数を有する出力電流となる。この出力電流は、抵抗素子および寄生ＰＮＰ接合トランジスタを含む直列回路網に流れ、バンドギャップ電圧となり、ここで抵抗素子両端の電圧は正の温度係数を有し、寄生ＰＮＰ接合トランジスタの両端の電圧は固有の負の温度係数を有する。
【００３９】
本発明について特定の実施例で説明してきたが、多くの変更，修正および変形は当業者に明らかであることが明白である。よって、特許請求の範囲では、かかる変更，修正および変形を網羅するものとする。
【図面の簡単な説明】
【図１】電源端子を基準にしたバンドギャップ電圧を供給するＣＭＯＳ回路の詳細な構成図である。
【符号の説明】
１０  ＣＭＯＳ回路
１４，１６，２０  ＮＭＯＳトランジスタ
１８  電流源トランジスタ
２２，２４  ＰＭＯＳトランジスタ
２６  バイアス回路
２８〜３１  寄生ＰＮＰトランジスタ
３４，３６，３８，４０  ＰＭＯＳトランジスタ
４２，４４  ＮＭＯＳトランジスタ
４６  加算ノード
５０  抵抗素子
５２  ＮＭＯＳトランジスタ
５４  バイアス回路
５６，５８  ＰＭＯＳトランジスタ
【図１】
0003694348.tif 000002