(57)【特許請求の範囲】
【請求項１】
ａ）絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）によるパストランジスタロジックを用いた半導体集積回路装置において、
ｂ）第１の極性の基準の電位の電源と、第２の極性の第１の電位の電源と、第２の極性の第２の電位の電源と、
ｃ）所望の論理を得る為に直列もしくは並列に接続された論理ＭＯＳＦＥＴ群と、
ｄ）前記出力端子もしくは反転出力端子に得られる第２の極性の第１の電位を、第２の極性の第２の電位に変換するレベルシフト回路を有し、
ｅ）前記ＭＯＳＦＥＴ群の先頭となるソース電極もしくはドレイン電極には前記第１の極性の基準電位、もしくは第２の極性の第１の電位を供給し、前記ＭＯＳＦＥＴ群のゲート電極には記第１の極性の基準電位、もしくは第２の極性の第２の電位からなる信号を供給したことを特徴とするパストランジスタロジック半導体装置。
【請求項２】
請求項１記載のＭＯＳＦＥＴ群の先頭となるソース電極もしくはドレイン電極には前記第１の極性の基準電位、もしくは第２の極性の第１の電位を電源から供給したことを特徴とするパストランジスタロジック半導体装置。
【請求項３】
請求項１記載のＭＯＳＦＥＴ群の先頭となるソース電極もしくはドレイン電極には前記第１の極性の基準電位、もしくは第２の極性の第１の電位を信号として供給したことを特徴とするパストランジスタロジック半導体装置。
【請求項４】
ａ）絶縁ゲート電界効果型トランジスタによるパストランジスタロジックを用いた半導体集積回路装置において、
ｂ）第１の極性の基準の電位の電源と、第２の極性の第１の電位の電源と、第２の極性の第２の電位の電源と、
ｃ）所望の論理を得る為に直列もしくは並列に接続された論理ＭＯＳＦＥＴ群と、
ｄ）前記出力端子もしくは反転出力端子に得られる第２の極性の第１の電位を、第２の極性の第２の電位に補正する信号電圧補正回路と、
ｅ）前記論理ＭＯＳＦＥＴ群の出力と前記信号電圧補正回路との間に設けられ、第２の極性の第１の電位と第２の電位の短絡を防ぐダイオード手段を有し、
ｆ）前記ＭＯＳＦＥＴ群の先頭となるソース電極もしくはドレイン電極には前記第１の極性の基準電位、もしくは第２の極性の第１の電位を供給し、前記ＭＯＳＦＥＴ群のゲート電極には記第１の極性の基準電位、もしくは第２の極性の第２の電位からなる信号を供給したことを特徴とするパストランジスタロジック半導体装置。
【請求項５】
請求項４記載のＭＯＳＦＥＴ群の先頭となるソース電極もしくはドレイン電極には前記第１の極性の基準電位、もしくは第２の極性の第１の電位を電源から供給したことを特徴とするパストランジスタロジック半導体装置。
【請求項６】
請求項４記載のＭＯＳＦＥＴ群の先頭となるソース電極もしくはドレイン電極には前記第１の極性の基準電位、もしくは第２の極性の第１の電位を信号として供給したことを特徴とするパストランジスタロジック半導体装置。
【請求項７】
請求項４、５、６記載のダイオード特性手段をゲート電極とドレインもしくはソースとなる電極とを接続したＭＯＳＦＥＴからなることを特徴とするパストランジスタロジック半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は少トランジスタ数を目指したＭＯＳＦＥＴによるパストランジスタロジックを用いた半導体集積回路装置において、高速の応答性、動作の安定性、及び設計の容易さを確保する回路の構成に関する。
【０００２】
【従来の技術】
従来の代表的なパストランジスタロジックの構成方法は加算回路としての例、図８の如くＳＲＰＬ（Ｓｗｉｎｇ  Ｒｅｇｉｓｔｏｒｅｄ  Ｐａｓｓ−Ｔｒａｎｇｉｓｔｏｒ  Ｌｏｇｉｃ）と呼ばれた手法を用いており、その論理を構成するＭＯＳＦＥＴ群８０１には複数個のＮ型ＭＯＳＦＥＴを組合せ、このトランジスタ群を経て得られた信号を２個のインバータをたすきがけにした回路８２１で信号の電圧を補正し、次段の回路への信号としてゲート電極、ソース電極およびドレイン電極に供給していた。
【０００３】
あるいは、他の例として図８の如くＤＰＬ（Ｄｏｕｂｌｅ  Ｐａｓｓ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ）のように正極の電源と負極の電源を出力端子と反転出力端子へそれぞれ対応して用いていた。
【０００４】
なお、以上は１９９４年に日経ＢＰ社、日経マイクロデバイス編集の別冊「低電力ＬＳＩの技術白書」９８頁−１０４頁に詳しい。
【０００５】
【発明が解決しようとする課題】
さて、前述した従来のパストランジスロジック例の前記ＳＲＰＬではＮ型ＭＯＳＦＥＴ群８０１を用いているので、負極性の信号の場合はよいが、正極性の信号の電位を伝える場合にはゲート電位とドレイン電位が同一の正電位となる為、Ｎ型ＭＯＳＦＥＴの特性により、スレッショルド電圧分だけ電圧降下した電位しか伝えられず、動作が不安定になったり、応答性が低下するという問題点があった。図８の回路例ではトランジスタの直列段数は２段でさほど多くないが、特にＭＯＳＦＥＴの直列段数が多段になった場合、問題がより顕著となった。また、前記従来例ＤＰＬを用いた図９の例は（Ａ・Ｂ）の論理積、およびその反転論理の回路のみであるが、電圧降下の問題が無くなった代わりに、これだけの回路の場合にもトランジスタ数が多くなり、ＣＭＯＳ回路以上の素子数となってパストランジスタ回路手法を採った意味が失われるという問題点があった。
【０００６】
そこで本発明はこのような問題点を解決するもので、その目的とするところはＳＲＰＬ手法と同等なトランジスタ数の少ない手法をとりながら、スレッショルド電圧分の低下を防ぎ、安定で高速な回路動作をするパストランジスタロジック回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のパストランジスタロジック半導体装置は、
論理を構成するＮ型ＭＯＳＦＥＴ群に供給する負極基準電位と、正極の第１電位の電源以外に正極の第２電位の電源を設け、かつ負極と正極の第２電位による信号に変換するレベルシフト回路、もしくは正極の第２電位を電源とする信号電圧補正回路を設けて、負極と正極の第２電位に変換された信号を次段の論理ＭＯＳＦＥＴ群の各ＭＯＳＦＥＴのゲート電極へ供給することを特徴とする。
【０００８】
【作用】
本発明の上記の構成によれば、Ｎ型ＭＯＳＦＥＴのゲート電極にはオン（ＯＮ）させる場合にはドレイン（もしくはソース）電極に供給される正極の第１電位（Ｅ１）より高い電圧の正極の第２電位（Ｅ２）が加えられるので、第２電位が第１電位よりＭＯＳＦＥＴのスレッショルド電圧以上に高ければドレイン電極から正極の第１電位が電圧降下なしにソース電極に伝達する。したがって伝達すべき信号電位の電圧降下による応答性の低下や動作の不安定さが解消され、少トランジスタ数でありながら高速の応答性と動作の安定性が実現する。
【０００９】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。図１は本発明の第１の実施例を示す回路図である。図１においては負極は基準電位の０、正極は第１電位Ｅ１と第２電位Ｅ２（Ｅ１＜Ｅ２）が用いられている。また破線１０１に囲まれた回路はＮ型ＭＯＳＦＥＴ群１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９と入力信号端子１１０、１１１、１１２、１１３、１１４、１１５によって構成され、加算回路となる
ｆ＝Ａ・Ｂ・Ｃ＋Ａ・（−Ｂ）・（−Ｃ）＋（−Ａ）・Ｂ・（−Ｃ）＋（−Ａ）・（−Ｂ）・Ｃ
と、およびその反転信号（−ｆ）が得られるように接続されている。なお、破線１０１の中の構成は、ここでは一例であり、求める論理が変われば接続も変わり、本発明の本質とはあまり関係がないので詳細な説明は割愛する。ただし、破線１０１のＮ型ＭＯＳＦＥＴ群においては信号端子１１０、１１１、１１２、１１３に入力するＣ、（−Ｃ）、（−Ａ）、Ａの各信号は０〜Ｅ２の電位であるのに対し、信号端子１１４、１１５に入力するＢ、（−Ｂ）の各信号は０〜Ｅ１である。
【００１０】
この信号端子１１４、１１５の信号はＮ型ＭＯＳＦＥＴ１０９、１０８、１０７、１０６、１０５、１０４、１０３、１０２等を経て次段の回路の破線１２１の中の信号端子１２７，１２６へ伝送される。
【００１１】
さて、破線１２１で囲まれた回路は信号電圧補正回路である。１２２、１２３はＰ型ＭＯＳＦＥＴであり、１２４、１２５はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１２２のソース電極は正極の電源Ｅ１に接続され、Ｎ型ＭＯＳＦＥＴ１２４のソース電極は負極の電源０に接続され、ＭＯＳＦＥＴ１２２と１２４のそれぞれのゲート電極、およびそれぞれのドレイン電極は互いに接続され、インバータ回路を構成している。また、Ｐ型ＭＯＳＦＥＴ１２３のソース電極は正極の電源Ｅ１に接続され、Ｎ型ＭＯＳＦＥＴ１２５のソース電極は負極の電源０に接続され、ＭＯＳＦＥＴ１２３と１２５のそれぞれのゲート電極、およびそれぞれのドレイン電極は互いに接続され、インバータ回路を構成している。ＭＯＳＦＥＴ１２２と１２４からなるインバータ回路のゲート入力端子は信号端子１２７となり、かつＭＯＳＦＥＴ１２３と１２５からなるインバータ回路の出力端子に接続されている。また、ＭＯＳＦＥＴ１２３と１２５からなるインバータ回路のゲート入力端子は信号端子１２６となり、かつＭＯＳＦＥＴ１２２と１２４からなるインバータ回路の出力端子に接続されている。つまり、ＭＯＳＦＥＴ１２２と１２４からなるインバータ回路とＭＯＳＦＥＴ１２３と１２５からなるインバータ回路によってラッチ回路が構成されている。したがって信号端子１２７と反転信号端子１２６に入力された対の信号は仮にＭＯＳＦＥＴの伝送中に電圧降下があったとしても、Ｅ１と０、もしくは０とＥ１の対の電圧に補正され、記憶される。
【００１２】
また、破線１３１に囲まれた回路はレベルシフト回路である。破線１３１の中において、１３２、１３３、１３４、１３５はＰ型ＭＯＳＦＥＴであり、１３６、１３７はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１３２のソース電極は正極の第２電位Ｅ２に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ１３４のソース電極に接続され、Ｐ型ＭＯＳＦＥＴ１３４のドレイン電極はＮ型ＭＯＳＦＥＴ１３６のドレイン電極に接続され、Ｎ型ＭＯＳＦＥＴ１３６のソース電極は負極０に接続されている。Ｐ型ＭＯＳＦＥＴ１３３のソース電極は正極の第２電位Ｅ２に接続され、ドレイン電極はＰ型ＭＯＳＦＥＴ１３５のソース電極に接続され、Ｐ型ＭＯＳＦＥＴ１３５のドレイン電極はＮ型ＭＯＳＦＥＴ１３７のドレイン電極に接続され、Ｎ型ＭＯＳＦＥＴ１３７のソース電極は負極０に接続されている。Ｐ型ＭＯＳＦＥＴ１３４とＮ型ＭＯＳＦＥＴ１３６のゲート電極は互いに接続され、前段の回路の反転信号端子１２６に接続されている。またＰ型ＭＯＳＦＥＴ１３４とＮ型ＭＯＳＦＥＴ１３６の互いに接続されたドレイン電極は第２信号端子１３８にも接続され、かつＰ型ＭＯＳＦＥＴ１３３のゲート電極に接続されている。
【００１３】
Ｐ型ＭＯＳＦＥＴ１３５とＮ型ＭＯＳＦＥＴ１３７のゲート電極は互いに接続され、前段の回路の信号端子１２７に接続されている。またＰ型ＭＯＳＦＥＴ１３５とＮ型ＭＯＳＦＥＴ１３７の互いに接続されたドレイン電極は第２反転信号端子１３９にも接続され、かつＰ型ＭＯＳＦＥＴ１３２のゲート電極に接続されている。以上の破線１３１の回路はレベルシフト回路としてよく知られた（特許公告昭５７−５９６９０）回路であり、０〜Ｅ１の電圧の信号を０〜Ｅ２の電圧に変換する回路である。
【００１４】
また、破線１５１に囲まれた回路は電圧降下回路である。１５２はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の第２電位Ｅ２の電源に接続され、ドレイン電極は正極の第１電位Ｅ１に接続され、かつゲート電極に接続されている。ゲート・ドレイン間が接続されているのでＥ２とＥ１の間にはほぼＰ型ＭＯＳＦＥＴ１５２のスレッショルド電圧の差が生じる。電源Ｅ２を電圧降下回路１５１に加えればスレッショルド電圧分だけ低い電圧のＥ１が得られ電源Ｅ１として信号電圧補正回路１２１をはじめ、他の回路に用いることが出来る。
【００１５】
さて、論理ＭＯＳＦＥＴ群１０１において、ソース電極、もしくはドレイン電極となる端子１１４（Ｂ）、１１５（−Ｂ）の電位は０〜Ｅ１を供給し、ゲート電極となる端子１１０、１１１、１１２、１１３の電位は０〜Ｅ２を供給しているのでＮ型ＭＯＳＦＥＴ１０９、１０８、１０７、１０６、１０５、１０４、１０３、１０２等を負電位０はＮ型ＭＯＳＦＥＴを電圧降下なしに伝わるのは当然として、もし、ゲート電位がＥ１であればドレイン電極もしくはソース電極の正電位Ｅ１はＮ型ＭＯＳＦＥＴのスレッショルド電圧分だけ降下してしまうところであっても、ゲート電極には正極性の信号の場合はレベルシフト回路を経て得たＥ２の電位が加わっているので、Ｅ１は電圧降下がほとんど生じることなくＭＯＳＦＥＴ群を通り抜け、信号端子１２７、反転信号端子１２６に高速に伝わる。更に、信号電圧補正回路１２１で信号電位Ｅ１を確実にするとともに次の回路の論理ＭＯＳＦＥＴ群の先頭のソース電極、もしくはドレイン電極となる信号に使用する場合の駆動能力の補強の役目もする。また、信号端子１２７、反転信号端子１２６の０〜Ｅ１の信号はレベルシフト回路１３１に加えられ、第２信号端子１３８、第２反転信号端子１３９の０〜Ｅ２の信号に変換され、次の回路の論理ＭＯＳＦＥＴ群のゲート電極への信号として用いられる。
【００１６】
以上の回路においては負極性は勿論、正極性の信号を通すのにＮ型ＭＯＳＦＥＴ群を多段に用いているにもかかわらず電圧降下が伝達途中で生じず、かつゲート電極とドレイン電極（ソース電極）には電位差が必ずあるので、高速にしかも安定した動作の回路となっていることが解る。
【００１７】
なお、Ｅ２からＥ１を作る回路としてＭＯＳＦＥＴのダイオード特性の等価回路を図示し事例としたが、勿論、他の電圧降下回路を使用してもよい。またＥ１からＥ２を昇圧して得る回路でもよい。
【００１８】
また、レベルシフト回路として、破線１３１の回路を示したが、他のレベルシフト回路、例えば図７の回路でもよい。
【００１９】
さて、図２は本発明の第２の実施例を示す回路図である。図２において破線２０１に囲まれた回路は論理を構成するＮ型ＭＯＳＦＥＴ群で図１の破線１０１の回路と同じ構成であり、図２のＮ型ＭＯＳＦＥＴ２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９は図１のＮ型ＭＯＳＦＥＴ１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９にそれぞれ対応している。また図２の入力信号端子２１０、２１１、２１２、２１３、２１４、２１５は図１の入力信号端子１１０、１１１、１１２、１１３、１１４、１１５にそれぞれ対応している。また、図２のレベルシフト回路２３１は図１のレベルシフト回路１３１に対応し、図２のＭＯＳＦＥＴ２３２、２３３、２３４、２３５、２３６、２３７は図１のＭＯＳＦＥＴ１３２、１３３、１３４、１３５、１３６、１３７にそれぞれ対応している。図２においては、図１の信号電圧補正回路１２１に相当するものがない。これはＮ型ＭＯＳＦＥＴ群２０１（１０１も同様）に用いられるゲート電極の信号は０〜Ｅ２を用いているので、電圧降下のおそれがなく伝達される。したがって信号電圧補正回路は省略できるという概念のもとに直接、レベルシフト回路２３１に信号を加えたものである。なお、破線２７１に囲まれた回路はインバータ回路であり、破線２７１の中において、Ｐ型ＭＯＳＦＥＴ２７２のソース電極は正極の第１電位Ｅ１に接続され、Ｎ型ＭＯＳＦＥＴ２７３のソース電極は負極０に接続され、Ｐ型ＭＯＳＦＥＴ２７２とＮ型ＭＯＳＦＥＴ２７３のそれぞれのゲート電極は互いに接続され、インバータ回路の入力端子となり、第２信号端子２３９に接続され、またそれぞれのドレイン電極も互いに接続され、出力端子２７４となっている。図２のＮ型ＭＯＳＦＥＴ群２０１とレベルシフト回路２３１だけの回路では次段の論理ＭＯＳＦＥＴ群のゲート電極用の０〜Ｅ２の信号はあるが、先頭のソース電極もしくはドレイン電極となる端子に供給できる適切な０〜Ｅ１の電源間の信号がないので、このインバータ回路２７１によってレベルシフト回路で得られた０〜Ｅ２の信号を０〜Ｅ１にもどして供給する役目を果している。
【００２０】
図３は本発明の第３の実施例を示す回路図である。図３において破線３０１に囲まれた回路と破線３３１に囲まれた回路の役目および中の構成はそれぞれ図２の破線２０１と破線２３１の回路と同等である。図３においては図２におけるインバータ回路２７１がなく、ｆ１および（−ｆ１）の信号は信号端子３２７、および反転信号端子３２６から直接とっている。これは一般的には必ずしも好ましくはないが、Ｎ型ＭＯＳＦＥＴの段数が重ならなければ部分的には充分使用できる回路である。
【００２１】
図４は本発明の第４の実施例を示す回路図である。図４において破線４３１に囲まれた回路はレベルシフト回路であり、破線４０１に囲まれた回路は論理を構成するＮ型ＭＯＳＦＥＴ群である。レベルシフト回路４３１は図３のレベルシフト回路３３１と同一の構成である。図４の論理を構成するＮ型ＭＯＳＦＥＴ群４０１の中のＭＯＳＦＥＴ４０２、４０３、４０４、４０５、４０６、４０７、４０８、４０９および入力信号端子４１０、４１１、４１２、４１３は図３のＮ型ＭＯＳＦＥＴ群３０１の中のＭＯＳＦＥＴ３０２、３０３、３０４、３０５、３０６、３０７、３０８、３０９および入力信号端子３１０、３１１、３１２、３１３にそれぞれ順に対応している。図４において図３との違いはＮ型ＭＯＳＦＥＴ群４０１の中のＮ型ＭＯＳＦＥＴ４１８、４１９、４２０、４２１が加わったことであり、かつＭＯＳＦＥＴ４１８と４２１のドレイン電極が電源Ｅ１に接続され、またＮ型ＭＯＳＦＥＴ４１９と４２０のソース電極が負極電源０に接続され、Ｎ型ＭＯＳＦＥＴ４１８、４１９のゲート電極にＢの信号が、また、Ｎ型ＭＯＳＦＥＴ４２０、４２１のゲート電極に（−Ｂ）の信号が加えられたことである。なお、Ｂおよび（−Ｂ）の信号は０〜Ｅ２間の電位である。以上により、図４のＮ型ＭＯＳＦＦＥＴ群４０１は図３のＮ型ＭＯＳＦＥＴ群３０１と論理的に等価の回路となる。図４の回路においてＡ、（−Ａ）、Ｂ、（−Ｂ）、Ｃ、（−Ｃ）には０〜Ｅ２の信号のみであり、０〜Ｅ１の信号を必要としていない。したがって図３の回路と同様に図２の０〜Ｅ１の信号を作り出すインバータ回路２７１を必要としない構成となっていることが解る。
【００２２】
図５は本発明の第５の実施例を示す回路図である。図５において破線５０１に囲まれたＮ型ＭＯＳＦＥＴ群は図４の破線４０１と同一の回路である。また破線５２１に囲まれた回路は信号電圧補正回路であり、図１の破線１２１に囲まれた信号電圧補正回路と基本的構成は同一であるが、図１の信号電圧補正回路１２１の正極の電源電位はＥ１に対し、図５の信号電圧補正回路５２１の正極の電源電位はＥ２に接続されている。論理を構成するＮ型ＭＯＳＦＥＴ群５０１から伝達される信号電位は０〜Ｅ１であるので、０〜Ｅ２で動作する信号電圧補正回路５２１の信号端子５２７と反転信号端子５２６に直接、伝達すると電源間で短絡現象を引き起こす。それを避ける為に、破線５６１に囲まれたＮ型ＭＯＳＦＥＴ５６２と５６３を設けている。Ｎ型ＭＯＳＦＥＴ５６２および５６３のそれぞれのゲート電極とドレイン電極は互いに接続され、ダイオード特性を作り、Ｎ型ＭＯＳＦＥＴ群５０１と信号電圧補正回路５２１の間に入れて電源Ｅ１と電源Ｅ２の短絡を防ぐ役目をしている。以上により、信号電圧補正回路５２１で得られた０〜Ｅ２の電位の信号を次段の論理を構成するＮ型ＭＯＳＦＥＴ群のゲート電極に供給すればよい回路であることが解る。なお、次段の論理ＭＯＳＦＥＴ群に供給する信号は０〜Ｅ２の電位の信号のみであって、０〜Ｅ１の信号を使用していないのでその信号を作る為のインバータ回路等は不要である。
【００２３】
図６は本発明の第６の実施例を示す回路図である。図６において破線６２１に囲まれた信号電圧補正回路は図５の信号電圧補正回路５２１と同一の構成である。
【００２４】
また、図６の破線６６１に囲まれ、ダイオード特性を持たしたＮ型ＭＯＳＦＥＴ６６２、６６３も図５の破線５６１に囲まれたＭＯＳＦＥＴ５６２、５６３と同一の構成である。図６のＮ型ＭＯＳＦＥＴ群６０１は図１もしくは図２のＮ型ＭＯＳＦＥＴ群１０１、２０１と同一の構成である。図６のＮ型ＭＯＳＦＥＴ群６０１においては信号端子６１０、６１１、６１２、６１３に入力するＣ、（−Ｃ）、（−Ａ）、Ａの各信号は０〜Ｅ２の電位であるのに対し、信号端子６１４、６１５に入力するＢ、（−Ｂ）の各信号は０〜Ｅ１であるので０〜Ｅ１の信号を作りだすインバータ回路６７１が必要となる。なおインバータ回路６７１は図２のインバータ回路２７１と同一の構成である。
【００２５】
以上の説明においては論理を構成するＭＯＳＦＥＴをＮ型ＭＯＳＦＥＴの場合で説明して来たがＰ型ＭＯＳＦＥＴを用いて正極を基準電位（接地）として、負極側において第１電位、第２電位を設けてもよい。
【００２６】
また、Ｎ型ＭＯＳＦＥＴによる正極の第１電位、第２電位による回路と、Ｐ型ＭＯＳＦＥＴによる負極の第１電位、第２電位による回路を混在させてもよい。
【００２７】
また、図１から図６の回路を混在させて使用してもよい。
【００２８】
また、図１から図６の単独の回路、もしくは組み合わせた回路をＣＭＯＳ回路と混在して用いてもよい。
【００２９】
また、図１から図６では論理ＭＯＳＦＥＴ群の構成は出力信号とその反転出力信号の対からなる差動型のダブルレール（Ｄｏｕｂｌｅ  Ｒａｉｌ）方式で説明したが、出力を一本とするいわゆるシングルレール（Ｓｉｎｇｌｅ  Ｒａｉｌ）方式でも、Ｎ型ＭＯＳＦＥＴのゲート電極にＥ２の電位を供給する本発明が有効である。
【００３０】
【発明の効果】
以上、述べたように本発明によれば、パストランジスタロジックの特長である少トランジスタ数という長所を持ちながら、論理を構成するＮ型ＭＯＳＦＥＴにおいて正極の電源電位が電圧降下しないので高速の応答性と動作の安定性を提供できるという効果がある。なお、この効果はＭＯＳＦＥＴが多段であるほど顕著である。
【００３１】
また、本発明の回路は従来のパストランジスタ回路およびＣＭＯＳ回路と製造プロセスも設計方式においても何等問題なく混載出来るので各回路方式の長所をより集めて最も優れた集積回路装置を作ることができるという副次的効果もある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を示す回路図である。
【図５】本発明の第５の実施例を示す回路図である。
【図６】本発明の第６の実施例を示す回路図である。
【図７】本発明の回路のなかに用いているレベルシフト回路の他の実施例である。
【図８】従来回路の例を示す回路図である。
【図９】従来回路の例を示す回路図である。
【符号の説明】
１０１、２０１、３０１、４０１、５０１、６０１、８０１・・・論理ＭＯＳＦＥＴ群
１０２、１０３、１０４、１０５、１０６、１０７、１０８、１０９、１２４、１２５、１３６、１３７、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２３６、２３７、２７３、３０２、３０３、３０４、３０５、３０６、３０７、３０８、３０９、３３６、３３７、４０２、４０３、４０４、４０５、４０６、４０７、４０８、４０９、４１８、４１９、４２０、４２１、４３６、４３７、５０２、５０３、５０４、５０５、５０６、５０７、５０８、５０９、５１８、５１９、５２０、５２１、５２４、５２５、６０２、６０３、６０４、６０５、６０６、６０７、６０８、６０９、６２４、６２５、６７３、７３６、７３７・・・Ｎ型ＭＯＳＦＥＴ
１１０、１１１、１１２、１１３、１１４、１１５、１２６、１２７、１３８、１３９、２１０、２１１、２１２、２１３、２３８、２３９、２７４、３１０、３１１、３１２、３１３、３１４、３１５、３２６、３２７、３３８、３３９、４１０、４１１、４１２、４１３、４１６、４１７、４３８、４３９、５１０、５１１、５１２、５１３、５１６、５１７、５２６、５２７、６１０、６１１、６１２、６１３、６１４、６１５、６２６、６２７、６７４、７３８、７３９、７４０、７４１・・・信号端子
１２１、５２１、６２１、８２１・・・信号電圧補正回路
１２２、１２３、１３２、１３３、１３４、１３５、１５２、２３２、２３３、２３４、２３５、２７２、３３２、３３３、３３４、３３５、４３２、４３３、４３４、４３５、５２２、５２３、５６２、５６３、６２２、６２３、６６２、６６３、６７２、７３２、７３３・・・Ｐ型ＭＯＳＦＥＴ
１３１、２３１、３３１、４３１・・・レベルシフト回路
１５１・・・電圧降下回路
２７１、６７１・・・インバータ回路
５６１、６６１・・・ダイオード特性回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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