(57)【特許請求の範囲】
【請求項１】
画素単位に設けられた複数のメモリセルにより少なくとも構成されるＲＡＭを内蔵する表示ドライバであって、
前記複数のメモリセルの各メモリセルは、
互いに相補的な論理レベルを記憶する第１及び第２のノードを有するフリップフロップと、
第１のワードラインがアクティブになった場合に第１のビットラインと前記第１のノードとを電気的に接続するための第１のスイッチ素子と、
第２のワードラインがアクティブになった場合に第２のビットラインと前記第１のノードとを電気的に接続するための第２のスイッチ素子と、
セット信号に基づいて、前記第２のノードを第１の論理レベルに設定する設定回路と、
所与の読み出し信号に基づいて、前記第２のノードに記憶された論理レベルを表示用読み出し線に出力するための回路と、
を含み、
画素に対応する複数のメモリセルごとに、第２のノードを第１の論理レベルに設定する前記セット信号を画素単位に生成するセット信号生成回路を含むことを特徴とする表示ドライバ。
【請求項２】
請求項１において、
前記セット信号生成回路は、
書き込み対象の画素単位に変化するパルス信号と前記第１又は第２のワードラインとがアクティブになったことを条件にアクティブとなる前記セット信号を、画素単位に生成することを特徴とする表示ドライバ。
【請求項３】
請求項１又は２において、
読み出し動作前に、前記第１のビットラインをプリチャージ電位にプリチャージする回路と、
少なくとも読み出し動作を行うときに、所与のノードを前記プリチャージ電位より低い一定電位に設定するための定電位生成回路と、
前記第１のビットラインの電位と前記所与のノードの電位とを比較し、この比較結果に対応した論理レベルの信号を出力する出力バッファ回路と、
を含むことを特徴とする表示ドライバ。
【請求項４】
請求項３において、
前記定電位生成回路は、
前記所与のノードにそれぞれ一端が接続される第１及び第２のキャパシタを含み、
前記第１のキャパシタの他端は、接地電位に接続され、
前記第２のキャパシタの他端は、読み出し動作前には前記プリチャージ電位と同等の電位に接続され、少なくとも読み出し動作を行うときには前記接地電位に接続されることを特徴とする表示ドライバ。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記メモリセルは、画素単位に行方向に配列され、
前記表示用読み出し線は、所与のブロック単位に分割された列方向のメモリセルごとに１本ずつ設けられ、前記ブロック中の１つのメモリセルより読み出される表示データを伝送し、
列方向に沿って画素単位に前記メモリセルを順次選択するための複数の表示用ワード線と、
列方向のメモリセルに共用され、前記複数の表示用ワード線により順次選択されるメモリセルから読み出された表示データが伝送されるメイン読み出し線と、
各ブロックごとに設けられた前記表示用読み出し線と前記メイン読み出し線とを択一的に接続する複数のメインスイッチと、
を含むことを特徴とする表示ドライバ。
【請求項６】
請求項１乃至５のいずれかにおいて、
１ドット当たりの階調データのビット数をｎ、表示データを出力するための出力電極のピッチをΔＬ、前記メモリセルのピッチをＬＣとした場合に、
（ｎ×ＬＣ）×Ａ＜ΔＬ（Ａは、自然数）
の関係が成り立つｎ×Ａ個の前記メモリセルが行方向に配列されていることを特徴とする表示ドライバ。
【請求項７】
請求項６において、
前記行方向に配列されたｎ×Ａ個の前記メモリセルに共通に接続されるワードラインをアクティブにして読み出された表示データをラッチするラッチ回路と、
前記ラッチ回路にラッチされた表示データを画素単位に順次選択的に出力させるセレクタ回路と、
を含むことを特徴とする表示ドライバ。
【請求項８】
複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、
前記複数の第１の電極を駆動する請求項１乃至７のいずれか記載の表示ドライバと、
前記複数の第２の電極を走査駆動する走査駆動ドライバと、
を有することを特徴とする表示ユニット。
【請求項９】
請求項８記載の表示ユニットと、
前記表示ユニットにコマンド、静止画データおよび動画データを供給するＭＰＵと、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内蔵するＲＡＭに記憶された表示データに基づいて、液晶パネルなどの表示部を表示駆動する表示ドライバ、それを用いた表示ユニット及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
携帯電話やＰＤＡ（Personal Digital Assistant）といった携帯型の電子機器では、その表示部において、小型軽量化及び低消費電力化に好適な液晶パネルが用いられることが多い。この液晶パネルなどの表示部は、表示ドライバにより表示駆動される。
【０００３】
表示ドライバは、静止画若しくは動画を表示させるために、表示部に対して、一定周期で静止画データ若しくは動画データを出力する。そのため、表示ドライバは、これらのデータを記憶するＲＡＭを内蔵することで、低消費電力化を図る。このような表示ドライバについて、より一層の小型軽量化や低消費電力化を図るためには、微細化プロセスを用いて集積化を向上させることが有効とされる。
【０００４】
しかしながら、表示ドライバの場合、微細化プロセスを用いるだけでは、十分なシュリンク効果を得ることができない。これは、駆動対象の表示パネルに対して表示データを供給する表示ドライバの出力電極のピッチと、その表示パネルの種類に対応した駆動方法とに起因する。
【０００５】
すなわち、微細化により表示ドライバのシュリンクの効果を十分に得るためには、内蔵するＲＡＭを構成するメモリセルを、所与の決められた出力電極のピッチ内に配置しなければならないが、これは駆動方法に対応して配置する必要がある。そのためには、表示ドライバの出力電極の配列方向に配置したメモリセルの数を、従来のプロセスで製造した場合の整数倍にしなければならない。例えば０．２５μｍプロセスを用いた表示ドライバについて、上述したピッチ内に配置したメモリセルを、０．１８μｍプロセスでシュリンクする場合、少なくともその２倍の数を当該方向に配置しなければ、十分な効果を得ることができない。
【０００６】
しかしながら、実際問題として０．１８μｍプロセスでシュリンクした場合でも、従来の２倍の数のセルを当該方向に配置することができない。特に、静止画データ、動画データをそれぞれ独立して入力するための２ポートと、表示データの読み出し用の出力ポートとからなる３ポート構成のメモリセルを用いた場合には、列方向に配列されるビットラインのラインピッチの制約により、一層困難となる。したがって、この場合、高価な微細化プロセスを用いたにも関わらず、シュリンクによる効果が十分得られなくなる。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、例えば３ポート構成のメモリセルであってもその出力電極のピッチ内に複数個のメモリセルの配置が可能なＲＡＭを内蔵する表示ドライバ、それを用いた表示ユニット及び電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、画素単位に設けられた複数のメモリセルにより少なくとも構成されるＲＡＭを内蔵する表示ドライバであって、前記複数のメモリセルの各メモリセルは、互いに相補的な論理レベルを記憶する第１及び第２のノードを有するフリップフロップと、第１のワードラインがアクティブになった場合に第１のビットラインと前記第１のノードとを電気的に接続するための第１のスイッチ素子と、第２のワードラインがアクティブになった場合に第２のビットラインと前記第１のノードとを電気的に接続するための第２のスイッチ素子と、セット信号に基づいて、前記第２のノードを第１の論理レベルに設定する設定回路と、所与の読み出し信号に基づいて、前記第２のノードに記憶された論理レベルを表示用読み出し線に出力するための回路とを含み、画素に対応する複数のメモリセルごとに、第２のノードを第１の論理レベルに設定する前記セット信号を画素単位に生成するセット信号生成回路を含むことを特徴とする。
【０００９】
本発明によれば、互いに相補的な論理レベルを記憶する第１及び第２のノードを有するフリップフロップにデータを書き込む際に、書き込みデータに関わらず、セット信号生成回路により生成したセット信号により、第２のノードを第１の論理レベルに設定する。そして、書き込みを行うワードラインを活性化し、対応するビットラインからのデータを第１のノードに書き込むようにしている。すなわち、書き込みを行うビットラインのデータが第２の論理レベルの場合は、そのままセット信号により設定された状態が維持され、当該ビットラインのデータが第１の論理レベルの場合は、第１のノードに当該第１の論理レベルが設定されると共に、これと相補的な状態が保持される第２のノードには第２の論理レベルが設定されることになる。
【００１０】
このように構成することにより、従来のようにメモリセルごとに一対のビットラインを用いる必要がなくなり、ビットライン数を大幅に削減することができるようになる。しかも、セット信号を画素単位に生成することによって、少なくとも２つの入力ポートを有するメモリセルに対し、効率的なデータ書き込みを行うことができるようになる。
【００１１】
また本発明は、前記セット信号生成回路は、書き込み対象の画素単位に変化するパルス信号と前記第１又は第２のワードラインとがアクティブになったことを条件にアクティブとなる前記セット信号を、画素単位に生成することを特徴とする。
【００１２】
本発明によれば、書き込み対象の画素単位に変化するパルス信号と、書き込みを行う第１又は第２のワードラインのいずれかがアクティブになったときに、上述したセット信号をアクティブになるように生成したので、書き込みたい画素に対してのみ、上述したデータ書き込みを行うことができるので、第１及第２のワードライン、ビットラインを用いた場合、それぞれ効率的に、かつ最小限の動作により、互いに独立したデータの書き込み制御が可能となる。
【００１３】
また本発明は、読み出し動作前に、前記第１のビットラインをプリチャージ電位にプリチャージする回路と、少なくとも読み出し動作を行うときに、所与のノードを前記プリチャージ電位より低い一定電位に設定するための定電位生成回路と、前記第１のビットラインの電位と前記所与のノードの電位とを比較し、この比較結果に対応した論理レベルの信号を出力する出力バッファ回路とを含むことを特徴とする。
【００１４】
本発明によれば、メモリセルからの読み出しデータが伝送される１本のビットラインのプリチャージ電位より低い一定電位とを生成する定電位生成回路を設けるようにした。これにより、読み出し動作を行う前に、ビットラインをプリチャージしてから当該ビットラインにメモリセルからデータを読み出し、少なくとも読出を行うときに、上述した一定電位とを比較することによって、ビットライン上に読み出されたデータの論理レベルを判別することができる。したがって、１本のビットラインだけであっても、高速にデータの読み出しができるようになり、表示データの高速な書き換えなどの加工処理に好適となる。
【００１５】
また本発明は、前記定電位生成回路は、前記所与のノードにそれぞれ一端が接続される第１及び第２のキャパシタを含み、前記第１のキャパシタの他端は、接地電位に接続され、前記第２のキャパシタの他端は、読み出し動作前には前記プリチャージ電位と同等の電位に接続され、少なくとも読み出し動作を行うときには前記接地電位に接続されることを特徴とする。
【００１６】
本発明によれば、上述した一定電位が設定される所与のノードに第１及第２のキャパシタを接続して、第１のキャパシタは固定的に用い、第２のキャパシタは読み出し動作前と読み出し動作を行うときとで、他端の電位を変化させるようにした。これにより、所与のノードに接続されるキャパシタの合成容量値を変化させることができる。したがって、読み出しを行う前にプリチャージ電位に設定して蓄積した電荷を用いて、合成容量値を変化させることによって、前記した所与のノードの電位をプリチャージ電位より低い一定電位に生成することができる。その結果、高速な読み出し動作に必要とされるプリチャージ電位より低い一定電位を、非常に簡素な構成で生成することができる。
【００１７】
また本発明は、前記メモリセルは、画素単位に行方向に配列され、前記表示用読み出し線は、所与のブロック単位に分割された列方向のメモリセルごとに１本ずつ設けられ、前記ブロック中の１つのメモリセルより読み出される表示データを伝送し、列方向に沿って画素単位に前記メモリセルを順次選択するための複数の表示用ワード線と、列方向のメモリセルに共用され、前記複数の表示用ワード線により順次選択されるメモリセルから読み出された表示データが伝送されるメイン読み出し線と、各ブロックごとに設けられた前記表示用読み出し線と前記メイン読み出し線とを択一的に接続する複数のメインスイッチとを含むことを特徴とする。
【００１８】
本発明によれば、各メモリセルには表示用読み出し線を接続し、所与のブロック単位で、これら表示用読み出し線を、表示駆動を行うための出力電極側に接続されるメイン読み出し線とメインスイッチを介して選択的に接続できるようにした。これにより、各メモリセルに接続される表示用読み出し線の配線容量を削減でき、必要なときのみメインスイッチを介して出力電極側に伝送すればよいので、各メモリセルを構成するトランジスタの駆動能力を小さくでき、サイズの縮小化と低消費電力化とに貢献することができる。
【００１９】
また本発明は、１ドット当たりの階調データのビット数をｎ、表示データを出力するための出力電極のピッチをΔＬ、前記メモリセルのピッチをＬＣとした場合に、（ｎ×ＬＣ）×Ａ＜ΔＬ（Ａは自然数）の関係が成り立つｎ×Ａ個の前記メモリセルが行方向に配列されていることを特徴とする。
【００２０】
ここで、１ドットは画素の構成要素をいい、例えば１画素がＲＧＢ信号により構成される場合、Ｒ信号、Ｇ信号、Ｂ信号それぞれが１ドットとなることを意味する。また、メモリセルの配置ピッチＬＣは、メモリセル自体の横幅であっても良いし、当該メモリセルをアクセスするための制御回路の配置に必要な幅を含めても良い。
【００２１】
本発明によれば、１出力電極に対して、少なくとも階調データのビット数が２以上の画素の画素データを記憶する複数のメモリセルを行方向に配列するようにしたので、表示ドライバの行方向の長さを大幅に削減でき、シュリンクを行った場合に効果的なチップサイズの縮小を実現することができる。
【００２２】
また本発明は、前記行方向に配列されたｎ×Ａ個の前記メモリセルに共通に接続されるワードラインをアクティブにして読み出された表示データをラッチするラッチ回路と、前記ラッチ回路にラッチされた表示データを画素単位に順次選択的に出力させるセレクタ回路とを含むことを特徴とする。
【００２３】
本発明によれば、出力電極のピッチ間隔内に複数画素のメモリセルを行方向に隣接して配列するようにしたので、１つのワードラインを活性化させることで、同時に複数画素分の画素データを読み出すことができる。そして、これを出力段でラッチし、順次１行ごとに出力させることで、ワードラインの駆動回数を減らすことが可能となり、少なくともワードラインの充放電に伴う電流消費を低減することができるようになる。
【００２４】
また本発明に係る表示ユニットは、複数の第１の電極と複数の第２の電極により駆動される電気光学素子を有するパネルと、前記複数の第１の電極を駆動する上記いずれか記載の表示ドライバと、前記複数の第２の電極を走査駆動する走査駆動ドライバとを有することを特徴とする。
【００２５】
本発明によれば、静止画および動画の混合表示を、外部ＭＰＵの負担を軽減しながら実現することができる。
【００２６】
また本発明に係る電子機器は、上記記載の表示ユニットと、前記表示ユニットにコマンド、静止画データおよび動画データを供給するＭＰＵとを有することを特徴とする。
【００２７】
本発明によれば、表示ユニットにおいて静止画及び動画の混合表示を可能とし、その表示のために必要な静止画データと動画データとを、それぞれ独立に表示データを記憶するメモリセルに書き込むことができる。したがって、互いに書き込みタイミングや表示のための読み出しタイミングを考慮する必要がないので、その分ＭＰＵで高度な処理に割り当てることができるようになる。
【００２８】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００２９】
１．  表示ドライバ
図１に、本実施形態における表示ドライバのレイアウト配置の概要を模式的に示す。
【００３０】
本実施形態における表示ドライバ１００は、半導体チップ上に、少なくとも出力ドライバ回路領域１０２、入力回路領域１０３、ＲＡＭ領域１０４Ａ、１０４Ｂ、ゲートアレイ（Gate Array：以下、Ｇ／Ａと略す。）領域１０６を含む。
【００３１】
出力ドライバ回路領域１０２は、半導体チップの長手方向に、ピッチ間隔ΔＬを有する出力ドライバ回路が配列される。出力ドライバ回路は、ＲＡＭから読み出された表示データ（階調データ）を、表示素子例えば液晶パネルの場合は液晶素子の駆動に適合する電圧に変換する。
【００３２】
ＲＡＭ領域１０４Ａ、１０４Ｂは、３ポートを有するメモリセルがビットライン方向１０８とワードライン方向１１０とに配列される。各メモリセルは、静止画データ用ポートと、動画データ用ポートと、表示パネル用ポートとを有する。例えば、静止画データ用ポートは入出力ポートとして、動画データ用ポートは入力ポートとして、表示パネル用ポートは出力ポートとして用いられる。
【００３３】
また、ＲＡＭ領域１０４Ａ、１０４Ｂには、表示パネルの列方向の駆動電極１つ当たりに、それぞれワードライン方向１１０に、少なくとも２画素分以上のメモリセルが隣接して配置されることを特徴とする。
【００３４】
例えばＲＡＭ領域１０４Ａ、１０４Ｂには、表示パネルの列方向の各駆動電極に対応して、それぞれワードライン方向１１０に隣接して配置された表示パネルの１行目と２行目の表示画素に対応する２画素分のメモリセル、３行目と４行目の表示画素に対応する２画素分のメモリセル、・・・が順次ビットライン方向１０８に配列される。
【００３５】
さらに、ＲＡＭ領域１０４Ａ、１０４Ｂのそれぞれ周辺の領域１１２Ａ、１１４Ａ、１１６Ａ、１１２Ｂ、１１４Ｂ、１１６Ｂには、ワードラインやビットラインを選択するアドレスデコーダ（ページデコーダ、カラムデコーダ）等のＲＡＭ制御回路が配置される。
【００３６】
Ｇ／Ａ領域１０６は、静止画データ、動画データを入出力するための制御回路や、駆動対象の表示パネルに対して表示データを一定周期で出力するための表示制御回路等が配置される。
【００３７】
以下では、ＲＡＭ領域１０４Ａ、１０４Ｂには、表示パネルの列方向の駆動電極１つ当たりに、それぞれワードライン方向１１０に、２画素分のメモリセルが隣接して配置されているものとする。
【００３８】
図２に、本実施形態における表示ドライバのＲＡＭ領域の構成を模式的に示す。
【００３９】
以下では、図１に示したＲＡＭ領域１０４Ａ、１０４Ｂが１つの領域にあるものとして説明する。
【００４０】
本実施形態における表示ドライバは、ＲＡＭ領域において、行方向（ワードライン方向）にｍ個、列方向（ビットライン方向）にｎ個の計ｍ×ｎ個のメモリセルが配置されている。各メモリセルは、上述したように３ポートメモリ構成をなしており、それぞれ１画素（ピクセル）単位で入出力されるようになっている。
【００４１】
１画素は、３ドットから構成され、各ドットはそれぞれＲ信号、Ｇ信号、Ｂ信号により表される。例えば６４（＝２6）階調の場合、Ｒ、Ｇ、Ｂ信号についてそれぞれ６ビットの階調データがあるため、１画素は１８ビット（１ドットは６ビット）で構成されることになる。
【００４２】
各メモリセルは、ワードライン方向について、２画素分の表示データを記憶する複数ビット分のメモリセル単位で、カラムブロックＣＢ-1、ＣＢ-2、・・・、ＣＢ-Pに分割されている。各カラムブロックは、カラムデコーダＣＤ-1、ＣＤ-2、・・・、ＣＤ-Pにより特定される。
【００４３】
また、各カラムブロック内のメモリセルは、ビットライン方向に例えば９個分が１組となるように、メモリブロックＭＢ-1、ＭＢ-2、・・・、ＭＢ-9に分割されている。
【００４４】
すなわち、例えばカラムブロックＣＢ-1は、ビットライン方向にメモリブロックＭＢ-11〜ＭＢ-1Qが配列される。
【００４５】
各メモリブロックＭＢでは、ワードライン方向に２画素分の表示データを記憶するメモリセルが配列されたページブロックが、ビットライン方向に配列される。例えばメモリブロックＭＢ-11では、ワードライン方向に２画素分の表示データを記憶するメモリセルが配列されたページブロックＰＢ-11-1〜ＰＢ-11-9が、ビットライン方向に配列される。ここで、例えばページブロックＰＢ-11-1は、メモリブロックＭＢ-11の１行目であることを示し、各ページブロックは、ページデコーダＰＤ-1〜ＰＤ-Qによって特定される。
【００４６】
各カラムブロックにおいては、中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）ビットラインＣＰ−ＢＬが、各ページブロックを構成するメモリセルそれぞれに対して、ワードライン方向に配列される。ＣＰＵビットラインＣＰＵ−ＢＬは、カラムデコーダを介して図示しない外部のＣＰＵにより書き込み又は読み出しが行われる静止画データが伝送される。このＣＰＵビットラインＣＰ−ＢＬは、各カラムブロックにおいてビットライン方向に配列されたメモリセルに共通に接続される。なお、図２では、１つのメモリセルについてのみ、上述したビットラインを示しているが、各メモリセルも同様に接続される。
【００４７】
また同様に、各カラムブロックにおいては、ＲＧＢビットラインＲＧＢ−ＢＬが、各ページブロックを構成するメモリセルそれぞれに対して、ワードライン方向に配列される。ＲＧＢビットラインＲＧＢ−ＢＬは、カラムデコーダを介して図示しない外部のディジタルシグナルプロセッサ（Digital Signal Processor：以下、ＤＳＰと略す。）により、ＣＰＵとは別個に独立して書き込み又は読み出しが行われる動画（ＲＧＢ）データが伝送される。このＲＧＢビットラインＲＧＢ−ＢＬも、各カラムブロックにおいてビットライン方向に配列されたメモリセルに共通に接続される。なお、図２では、１つのメモリセルについてのみ、上述したビットラインを示しているが、各メモリセルも同様に接続される。
【００４８】
一方、各メモリブロックでは、駆動対象の表示パネルを表示駆動するための表示データが読み出されるサブ読み出し線ＳＲが、各ページブロックを構成するメモリセルそれぞれについてワードライン方向に配列される。このサブ読み出し線ＳＲは、各メモリブロックにおいてビットライン方向に配列されたメモリセルに共通に接続される。各サブ読み出し線ＳＲは、Ｎ型ＭＯＳトランジスタＴＲにより、プリチャージ線ＰＣによって所定電位（例えば接地電位レベル）にプリチャージされるようになっている。なお、図２では、１つのメモリセルについてのみ、上述したサブ読み出し線を示しているが、各メモリセルも同様に接続される。
【００４９】
さらに、各カラムブロックでは、各メモリブロックのサブ読み出し線に共通に接続されるメイン読み出し線ＭＲが、各ページブロックを構成するメモリセルそれぞれについてワードライン方向に配列されている。このメイン読み出し線ＭＲは、メインスイッチＭＳＷを介して各サブ読み出し線と接続される。例えば、メモリブロックＭＢ-11〜ＭＢ-1Qの１つのメモリセルを共通接続するサブ読み出し線ＳＲ-11-R1-1〜ＳＲ-1Q-R1-1については、それぞれ対応するメインスイッチＭＳＷ-11-R1-1〜ＭＳＷ-1Q-R1-1を介して、メイン読み出し線ＭＲ-R1-1に接続される。なお、図２では、１つのメモリセルについてのみ、上述したメイン読み出し線を示しているが、各メモリセルも同様に接続される。
【００５０】
このようなサブ読み出し線ＳＲとメイン読み出し線ＭＲとを接続するメインスイッチＭＳＷは、表示用メインワード線ＭＷによりオン・オフ駆動される。表示用メインワード線ＭＷは、メモリブロック単位にワードライン方向に配列され、それぞれページデコーダＰＤ-1〜ＰＤ-Qにより活性化される。
【００５１】
このワードライン方向については、図示しないＣＰＵにより静止画データの書き込み又は読み出しを行うためのＣＰＵワードラインＣＰＵ−ＷＬが、各ページブロックを構成する全メモリセルに対して接続される。
【００５２】
同様に、図示しないＤＳＰにより動画データの書き込み又は読み出しを行うためのＲＧＢワードラインＲＧＢ−ＷＬが、各ページブロックを構成する全メモリセルに対して接続される。
【００５３】
図３に、図２に示したメインブロックの構成の概要を示す。
【００５４】
ただし、図２において説明した部分と同一部分については、説明を適宜省略する。
【００５５】
上述したように各ページブロックは、２画素分の表示データを記憶する複数のメモリセルが、ワードライン方向に配列されている。以下では、１画素は、Ｒ信号６ビット、Ｇ信号６ビット、Ｂ信号６ビットからなるものとする。この場合、各ページブロックでは、ワードライン方向に計１８ビット分のメモリセル（ＭＣ-R-1〜ＭＣ-R -6、ＭＣ-G-1〜ＭＣ-G-6、ＭＣ-B-1〜ＭＣ-B-6）が配列されることになる。
【００５６】
メインブロックのページブロックＰＢ-1に記憶される２画素のデータのうち一方の画素のＲ、Ｇ、Ｂ信号６ビット分を記憶するメモリセルマクロを、それぞれＭ１-R1、Ｍ１-G1、Ｍ１-B1、他方の画素のＲ、Ｇ、Ｂ信号６ビット分を記憶するメモリセルマクロをそれぞれＭ１-R2、Ｍ１-G2、Ｍ１-B2とすると、ワードライン方向に例えば左から順にメモリセルマクロＭ１-R1、Ｍ１-R2、Ｍ１-G1、Ｍ１-G2、Ｍ１-B1、Ｍ１-B2が配列される。同様に、ページブロックＰＢ-2では、ワードライン方向に例えば左から順にメモリセルマクロＭ２-R1、Ｍ２-R2、Ｍ２-G1、Ｍ２-G2、Ｍ２-B1、Ｍ２-B2が配列される。これにより、例えばカラムブロックＣＢ-1では、上から順に列方向に駆動対象の表示パネルの１行目と２行目、３行目と４行目、５行目と６行目、・・・の画素データを記憶するメモリセルを配列させることができる。
【００５７】
本実施形態におけるページブロックＰＢは、画素単位で所与の論理レベルに設定するセット回路ＳＴ１、ＳＴ２を含む。
【００５８】
例えば、ページブロックＰＢ-1におけるセット回路ＳＴ１-1は、セット信号Ｓ１により、ページブロックＰＢ-1において記憶される２画素分の表示データのうち、一方の画素に対応するＭ１-R1、Ｍ１-G1、Ｍ１-B1のメモリマクロを構成する１８個のメモリセルを同一タイミングで所与の値に設定する。
【００５９】
また、例えばページブロックＰＢ-1におけるセット回路ＳＴ２-1は、セット信号Ｓ２により、ページブロックＰＢ-1において記憶される２画素分の表示データのうち、他方の画素に対応するＭ１-R2、Ｍ１-G2、Ｍ１-B2のメモリマクロを構成する１８個のメモリセルを同一タイミングで所与の値に設定する。
【００６０】
２．  メモリセル構成
図４に、図３で示したページブロックを構成するメモリセルの構成の概要を示す。
【００６１】
本実施形態におけるメモリセルＭＣは、少なくとも上述したＣＰＵによって入出力される静止画データが伝送されるＣＰＵビットラインＣＰＵ−ＢＬ、ＤＳＰによって入出力される動画データが伝送されるＲＧＢビットラインＲＧＢ−ＢＬ、駆動対象の表示パネルである例えば液晶パネルに対して読み出された表示データが伝送されるサブ読み出し線ＳＲが設けられている。サブ読み出し線ＳＲは、メモリブロック単位でメインスイッチＭＳＷを介してメイン読み出し線ＭＲに接続される。
【００６２】
また、メモリセルＭＣは、ＣＰＵによって静止画データが入出力される場合に活性化されるＣＰＵワードラインＣＰＵ−ＷＬ、ＤＳＰによって動画データが入出力される場合に活性化されるＲＧＢワードラインＲＧＢ−ＷＬ、駆動対象の表示パネルである例えば液晶パネルに対して記憶された表示データが読み出される場合に活性化されるＬＣＤワードラインＬＣＤ−ＷＬが設けられている。
【００６３】
ＣＰＵビットラインＣＰＵ−ＢＬは、図２に示したように列方向に配列されたメモリセルに共用され、各カラムブロックに対応するカラムデコーダに接続される。
【００６４】
ＲＧＢビットラインＲＧＢ−ＢＬは、図２に示したように列方向に配列されたメモリセルに共用され、各カラムブロックに対応するカラムデコーダに接続される。
【００６５】
サブ読み出し線ＳＲは、図２に示したように列方向に配列されたメモリセルにメモリブロック単位で共用される。
【００６６】
ＣＰＵワードラインＣＰＵ−ＷＬは、図２に示したように行方向に配列されたメモリセルに共用され、ページデコーダに接続される。
【００６７】
ＲＧＢワードラインＲＧＢ−ＷＬは、図２に示したように行方向に配列されたメモリセルに共用され、ページデコーダに接続される。
【００６８】
ＬＣＤワードラインＬＣＤ−ＷＬは、図２に示したように行方向に配列されたメモリセルに共用され、ページデコーダに接続される。
【００６９】
このようなメモリセルＭＣは、第１及び第２のインバータ１５０、１５２の入力端子及び出力端子が互いに接続されて構成されたフリップフロップＦＦを含む。このフリップフロップＦＦは、ノードＮ０、Ｎ１において、互いに相補的な論理レベル（広義には、状態）を保持する。
【００７０】
ノードＮ０には、スイッチ素子としてＮ型ＭＯＳトランジスタ１５４、１５６のドレイン端子（ソース端子）が接続される。Ｎ型ＭＯＳトランジスタ１５４のゲート端子はＣＰＵワードラインＣＰＵ−ＷＬに接続され、ソース端子（ドレイン端子）はＣＰＵビットラインＣＰＵ−ＢＬに接続される。Ｎ型ＭＯＳトランジスタ１５６のゲート端子はＲＧＢワードラインＲＧＢ−ＷＬに接続され、ソース端子（ドレイン端子）はＲＧＢビットラインＲＧＢ−ＢＬに接続される。
【００７１】
ノードＮ１には、スイッチ素子としてＰ型ＭＯＳトランジスタ１５８のゲート端子と、スイッチ素子としてＮ型ＭＯＳトランジスタ１６０のドレイン端子とが接続される。Ｐ型ＭＯＳトランジスタ１５８のソース端子は電源電位レベルに接続され、ドレイン端子はスイッチ素子としてのＰ型ＭＯＳトランジスタ１６２のドレイン端子（ソース端子）に接続される。Ｎ型ＭＯＳトランジスタ１６０のソース端子は接地電位レベルに接続され、ゲート端子には図３で示したセット回路から供給されたセット信号が供給される。Ｐ型ＭＯＳトランジスタ１６２のゲート端子はＬＣＤワードラインＬＣＤ−ＷＬに接続され、ソース端子（ドレイン端子）はサブ読み出し線ＳＲに接続される。
【００７２】
このように、メモリセルＭＣは３ポートを有し、ＬＣＤ表示用のサブ読みだし線ＳＲ、メイン読みだし線ＭＲを含め、ビットライン数を４本有することを特徴としている。
【００７３】
一般に、不揮発性のメモリセルを上述したフリップフロップにより構成する場合、Ｎ型ＭＯＳトランジスタを介してノードＮ０の書き込みを行う際に、通常一対のビットラインＢ、／Ｂが用いられる。これは、Ｎ型ＭＯＳトランジスタを介して信号レベルの伝送を行う場合、論理レベル「Ｈ」のデータの書き込みについて動作マージンとの関係で問題が生じるためである。
【００７４】
そこで、本実施形態では、ビットラインＢのみを用いると共に、セット信号によりノードＮ１を論理レベル「Ｌ」の設定回路を付加することによって、上述した問題を解消し、ビットライン数の削減を可能にしている。
【００７５】
これにより、微細化プロセスを用いてシュリンクを行った場合、表示データを記憶するメモリセルについて、出力電極ごとに、ワードライン方向に配置される数を画素単位で増やすことができるので、表示ドライバに特有の駆動方法を変更することなく、チップシュリンクによる効果を得ることができる。
【００７６】
２．１  書き込み系
上述したメモリセルＭＣにおいて、ビットラインＢのみを用いるようにしたので、ノードＮ０にＮ型ＭＯＳトランジスタ１５４、１５６を介して論理レベル「Ｈ」を書き込むことができない。そこで、本実施形態では、その書き込みデータの論理レベルに関わらず、メモリセルＭＣへの書き込みを行う際に、セット信号でノードＮ１に接続されたＮ型ＭＯＳトランジスタ１６０を導通状態にしてノードＮ１を一旦接地電位レベルに設定する。これにより、ノードＮ０は第２のインバータ１５２を介し、論理レベル「Ｈ」に設定されることになる。
【００７７】
このとき、ＣＰＵビットラインＣＰＵ−ＢＬ若しくはＲＧＢビットラインＲＧＢ−ＢＬのいずれか一方を介して書き込むデータが論理レベル「Ｈ」の場合は、Ｎ型ＭＯＳトランジスタ１５４、１５６がオンとなっても、ノードＮ０の保持レベルは変化しない。一方、ＣＰＵビットラインＣＰＵ−ＢＬ若しくはＲＧＢビットラインＲＧＢ−ＢＬのいずれか一方を介して書き込むデータが論理レベル「Ｌ」の場合は、従来通りＮ型ＭＯＳトランジスタ１５４、１５６がオンになると、オンになったＮ型ＭＯＳトランジスタと第２のインバータ１５２を構成するＰ型ＭＯＳトランジスタとの関係で、ノードＮ０は論理レベル「Ｌ」が設定されることになる。
【００７８】
このようなセット信号は、図３に示すセット回路ＳＴにおいて画素単位に生成される。したがって、図３では、例えばセット信号Ｓ１により、画素のＲ、Ｇ、Ｂ信号それぞれ６ビット分を記憶するメモリセルマクロＭ１-R1、Ｍ１-G1、Ｍ１-B1にについて同一タイミングで同一状態に設定される。
【００７９】
図５に、セット回路ＳＴの構成の概要を示す。
【００８０】
本実施形態では、このような図５に示すセット回路が、画素単位に設けられている。
【００８１】
画素単位に設けられたセット回路ＳＴは、ＣＰＵによる書き込み信号ＷＲ−ＣＰＵにより生成されたワンショットパルス（ＣＰＵ）と、ＣＰＵ−ＳＥＬ信号とが同時にアクティブになったとき、セット信号をアクティブにする。ＣＰＵ−ＳＥＬ信号は、ＣＰＵワードラインＣＰＵ−ＷＬと、ＣＰＵによる書き込み対象のカラムとして当該カラムが選択されたことを示すＣＤ−ＣＰＵ信号とが同時に活性化されたときに、アクティブとなる。また、ワンショットパルス信号（ＣＰＵ）については、書き込み信号ＷＲ−ＣＰＵにより生成されたワンショットパルスを、カラムデコーダに対応したメモリブロックのみに供給するようにしても良い。
【００８２】
また、セット回路ＳＴは、ＤＳＰによる書き込み信号ＷＲ−ＲＧＢにより生成されたワンショットパルス（ＲＧＢ）と、ＲＧＢ−ＳＥＬ信号とが同時にアクティブになったとき、セット信号をアクティブにする。ＲＧＢ−ＳＥＬ信号は、ＲＧＢワードラインＲＧＢ−ＷＬと、ＤＳＰによる書き込み対象のカラムとして当該カラムが選択されたことを示すＣＤ−ＲＧＢ信号とが同時に活性化されたときに、アクティブとなる。また、ワンショットパルス信号（ＲＧＢ）については、書き込み信号ＷＲ−ＲＧＢにより生成されたワンショットパルスを、カラムデコーダに対応したメモリブロックのみに供給するようにしても良い。
【００８３】
図６に、図５に示すセット回路により生成されたセット信号によるメモリセルＭＣへの書き込み動作の一例を示す。
【００８４】
まず、ＣＰＵ（ＤＳＰ）により静止画データ若しくは動画データの書き込みを行う場合、書き込みを行う画素に対応するページデコーダＰＤとカラムデコーダＣＤによってＣＰＵワードラインＣＰＵ−ＷＬ（ＲＧＢワードラインＲＧＢ−ＷＬ）が活性化される（Ｔａ０）。
【００８５】
続いて、書き込みを信号ＷＲ−ＣＰＵ（ＷＲ−ＲＧＢ）がアクティブとなって、これによりワンショットパルスが生成される（Ｔａ１）。そして、セット信号もアクティブとなり、メモリセルＭＣのノードＮ１を論理レベル「Ｌ」にし、ノードＮ０を論理レベル「Ｈ」になる。
【００８６】
例えばＣＰＵにより、メモリセルＭＣに論理レベル「Ｌ」の書き込みを行う場合、ＣＰＵビットラインＣＰＵ−ＢＬは「Ｌ」電位となっており、ＣＰＵワードラインＣＰＵ−ＷＬが活性化されたときに、ノードＮ０は論理レベル「Ｌ」となろうとするが、Ｔａ１までは論理レベル「Ｈ」のままで、セット信号が非アクティブとなると同時に論理レベル「Ｌ」となる（Ｔａ２）。そして、ノードＮ１は、論理レベル「Ｈ」となる。
【００８７】
また、例えばＣＰＵにより、メモリセルＭＣに論理レベル「Ｈ」の書き込みを行う場合、ＣＰＵビットラインＣＰＵ−ＢＬは「Ｈ」電位となっており、ＣＰＵワードラインＣＰＵ−ＷＬが活性化されたときに、ノードＮ０は論理レベル「Ｈ」のままになり、ノードＮ１も論理レベル「Ｌ」のままである。
【００８８】
このように、書き込みを行う画素に対応するメモリセルをワードライン及びワンショットパルスで選択し、一旦ノードＮ０に論理レベル「Ｈ」をセットするようにしたので、ワードラインにより活性化される１つのＮ型ＭＯＳトランジスタを介してフリップフロップＦＦに論理レベル「Ｌ」、「Ｈ」を書き込むことが可能となる。これにより、ビットラインの数を削減することができる。
【００８９】
２．２  表示用読み出し系
上述したような構成のＲＡＭ領域のメモリセルに記憶された表示データは、例えば６０分の１秒周期で、サブ読み出し線ＳＲ、メイン読み出し線ＭＲを介して、表示パネルに供給される。
【００９０】
本実施形態では、読み出し動作を行う前にまずサブ読み出し線ＳＲを接地電位レベルにプリチャージし、対応する画素のメモリセルに接続されるＬＣＤワードラインＬＣＤ−ＷＬを活性化することにより、Ｐ型ＭＯＳトランジスタ１６２を導電状態とする。
【００９１】
これにより、メモリセルＭＣのノードＮ１に論理レベル「Ｌ」が保持されている場合、Ｐ型ＭＯＳトランジスタ１５８がオンとなるため、サブ読み出し線ＳＲは電源電位レベルと接続され、サブ読み出し線ＳＲの電位が「Ｈ」電位に変化する。したがって、メイン読み出し線ＭＲを介して当該電位を検出することで、メモリセルＭＣのノードＮ０に保持されていた論理レベル「Ｈ」を読み出すことができる。
【００９２】
一方、メモリセルＭＣのノードＮ１に論理レベル「Ｈ」が保持されている場合、Ｐ型ＭＯＳトランジスタ１５８がオフのままであるため、サブ読み出し線ＳＲの電位は変化しない。したがって、メイン読み出し線ＭＲを介して当該電位を検出することで、メモリセルＭＣのノードＮ０に保持されていた論理レベル「Ｌ」を読み出すことができる。
【００９３】
次に、図２及び図３に示した構成のＲＡＭ領域からの表示用読み出し動作について説明する。
【００９４】
図７に、このようなメモリセルにより構成されたＲＡＭ領域からの表示用読み出し動作の概要を示す。
【００９５】
表示のための読み出し動作は、図７に示すように、ワードライン方向に配列された図２に示すメモリブロックを順次選択すると共に、各メモリブロックではワードライン方向に配列されたページブロックの各メモリセルを、ビットライン方向に順次選択することにより行う。
【００９６】
まず、ページデコーダＰＤ-1によりメインワード線ＭＷ-1を「Ｈ」電位にして活性化すると共に、プリチャージ線ＰＣ-1によりＮ型ＭＯＳトランジスタＴＲを導電状態にして各カラムブロックＣＢ-1〜ＣＢ-PのメインブロックＭB-11〜ＭＢ-P1のサブ読み出し線を「Ｌ」電位にプリチャージする。
【００９７】
その後、ページデコーダＰＤ-1により、各カラムブロックＣＢ-1〜ＣＢ-PのページブロックＰＢ-11-1〜ＰＢ-P1-1の各メモリセルに接続されるＬＣＤワードラインＬＣＤ−ＷＬ-11-1を「Ｌ」電位にして活性化し、各メモリセルから記憶しているデータを読み出す。
【００９８】
このようにしてサブ読み出し線ＳＲに読み出された各カラムブロックＣＢ-1〜ＣＢ-PのページブロックＰＢ-11-1〜ＰＢ-P1-1の各メモリセルの記憶データは、それぞれ対応するメインスイッチＭＳＷがオンされているので、メイン読み出し線ＭＲに出力される。
【００９９】
次に、ページデコーダＰＤ-1によりメインワード線ＭＷ-1を「Ｈ」電位の状態で、各カラムブロックＣＢ-1〜ＣＢ-PのページブロックＰＢ-11-2〜ＰＢ-P1-2の各メモリセルの記憶データを読み出すために、プリチャージ線ＰＣ-1により各カラムブロックＣＢ-1〜ＣＢ-PのメインブロックＭB-11〜ＭＢ-P1のサブ読み出し線を「Ｌ」電位にプリチャージする。
【０１００】
そして、今度はページデコーダＰＤ-1により、各カラムブロックＣＢ-1〜ＣＢ-PのページブロックＰＢ-11-2〜ＰＢ-P1-2の各メモリセルに接続されるＬＣＤワードラインＬＣＤ−ＷＬ-11-2を「Ｌ」電位にして活性化し、各メモリセルから記憶しているデータを読み出す。
【０１０１】
同様にして、各カラムブロックＣＢ-1〜ＣＢ-PのメモリブロックＭＢ-11〜ＭＢ-P1のページブロックＰＢ-11-9〜ＰＢ-P1-9までデータの読み出しを行うことで、メモリブロックＭＢ-11〜ＭＢ-P1の選択期間を終了する。
【０１０２】
次に、ページデコーダＰＤ-2によりメインワード線ＭＷ-2を「Ｈ」電位にして活性化すると共に、プリチャージ線ＰＣ-2によりＮ型ＭＯＳトランジスタＴＲを導電状態にして各カラムブロックＣＢ-1〜ＣＢ-PのメインブロックＭB-12〜ＭＢ-P2のサブ読み出し線を「Ｌ」電位にプリチャージする。
【０１０３】
そして、ページデコーダＰＤ-2により、各カラムブロックＣＢ-1〜ＣＢ-PのページブロックＰＢ-12-1〜ＰＢ-P2-1の各メモリセルに接続されるＬＣＤワードラインＬＣＤ−ＷＬ-12-1を「Ｌ」電位にして活性化し、各メモリセルから記憶しているデータを読み出す。
【０１０４】
サブ読み出し線ＳＲに読み出された各カラムブロックＣＢ-1〜ＣＢ-PのページブロックＰＢ-12-1〜ＰＢ-P2-1の各メモリセルの記憶データは、それぞれ対応するメインスイッチＭＳＷがオンされているので、メイン読み出し線ＭＲに出力される。
【０１０５】
この場合も、各カラムブロックＣＢ-1〜ＣＢ-PのメモリブロックＭＢ-12〜ＭＢ-P2のページブロックＰＢ-11-9〜ＰＢ-P1-9までデータの読み出しを行うことで、メモリブロックＭＢ-12〜ＭＢ-P2の選択期間を終了する。
【０１０６】
以下、各カラムブロックＣＢ-1〜ＣＢ-PのメモリブロックＭＢ-13〜ＭＢ-P3、ＭＢ-14〜ＭＢ-P4、・・・、ＭＢ-1Q〜ＭＢ-PQについても同様に行う。
【０１０７】
２．３  ＣＰＵ用読み出し系
図４に示したように、メモリセルＭＣのフリップフロップＦＦにデータを書き込む際に、ビットラインＢのみを用いるようにしたので、ビットラインＢ、／Ｂを用いる場合に比べて、フリップフロップＦＦのデータの読み出し速度が低下し、ＣＰＵ（或いはＤＳＰ）により表示ドライバの記憶データを読み出す場合に問題となる。例えばＣＰＵでは、反転表示を行うためにメモリセルに記憶した表示データを書き換えたりする加工処理を行う必要があるからである。
【０１０８】
そのため、本実施形態におけるメモリセルでは、ＣＰＵビットラインＣＰＵ−ＢＬを介したデータの読み出しを高速化するために、以下のような回路を設けている。
【０１０９】
図８に、本実施形態におけるＲＡＭ領域の読み出し系回路の構成の一例を示す。
【０１１０】
ここでは、ＣＰＵビットラインＣＰＵ−ＢＬを介してデータを読み出すための読み出し系回路について説明する。このような回路が、各ＣＰＵビットラインＣＰＵ−ＢＬに設けられる。なお、ＲＧＢビットラインＲＧＢ−ＢＬに対しても、同様の回路を設けるようにしても良い。
【０１１１】
ＣＰＵビットラインＣＰＵ−ＢＬは、図４に示したようにメモリセルＭＣが接続されている。ここでは、メモリセルＭＣの構成を模式的に示し、ゲート端子がワードラインＷＬに接続されたＮ型ＭＯＳトランジスタ１８０を介してフリップフロップＦＦとＣＰＵビットラインＣＰＵ−ＢＬとが接続されているものとする。また、フリップフロップＦＦの他方のノードには、セット信号によりオン・オフ制御されるＮ型ＭＯＳトランジスタ１８２を介して接地電位レベルに接続されている。
【０１１２】
ＣＰＵビットラインＣＰＵ−ＢＬは、Ｐ型ＭＯＳトランジスタ１８４を介して電源電位レベルと接続される。これにより、プリチャージ信号ＰＣＧが論理レベル「Ｌ」になったとき、ＣＰＵビットラインＣＰＵ−ＢＬは電源電位レベルと接続され、当該レベルにプリチャージされる。
【０１１３】
このＣＰＵビットラインＣＰＵ−ＢＬは、トランスミッションゲート１８６を介して、データ線ＤＢＣに接続されている。トランスミッションゲート１８６は、カラムセレクト信号ＣＳＬが論理レベル「Ｌ」となったときに、ＣＰＵビットラインＣＰＵ−ＢＬと、データ線ＤＢＣとを電気的に接続する。
【０１１４】
データ線ＤＢＣは、Ｐ型ＭＯＳトランジスタ１８８を介して電源電位レベルと接続される。これにより、読み出し信号ＣＢＳＣが論理レベル「Ｌ」になったとき、データ線ＤＢＣは電源電位レベルと接続され、当該レベルにプリチャージされる。
【０１１５】
データ線ＤＢＣは、センスアンプ１９０に接続される。
【０１１６】
センスアンプ１９０は、ノードＮＤ０において互いにドレイン端子（ソース端子）が接続されたＮ型ＭＯＳトランジスタ１９２、１９４を含む。また、センスアンプ１９０は、ソース端子が電源電位レベルに接続されたＰ型ＭＯＳトランジスタ１９６、１９８を含む。
【０１１７】
Ｎ型ＭＯＳトランジスタ１９２のゲート端子はデータ線ＤＢＣに接続され、ソース端子（ドレイン端子）はノードＮＤ１に接続される。Ｎ型ＭＯＳトランジスタ１９４のゲート端子は、定電位発生回路２００により所定のタイミングで一定電位レベルとなるノードＸＤＢＣに接続され、ソース端子（ドレイン端子）はノードＸＮＤ１に接続される。
【０１１８】
Ｐ型ＭＯＳトランジスタ１９６のゲート端子は、ノードＸＮＤ１に接続される。Ｐ型ＭＯＳトランジスタ１９６のドレイン端子は、ノードＮＤ１に接続される。
【０１１９】
Ｐ型ＭＯＳトランジスタ１９８のゲート端子は、ノードＮＤ１に接続される。Ｐ型ＭＯＳトランジスタ１９８のドレイン端子は、ノードＸＮＤ１に接続される。
【０１２０】
このようなセンスアンプ１９０は、センスアンプ制御信号ＳＡＯＮにより活性化される。そのため、ノードＮＤ０には、ゲート端子にセンスアンプ制御信号ＳＡＯＮが供給され、そのソース端子が接地されたＮ型ＭＯＳトランジスタ２０２のドレイン端子が接続される。また、ノードＮＤ１には、ソース端子が電源電位レベルに接続され、ゲート端子にセンスアンプ制御信号ＳＡＯＮが供給されるＰ型ＭＯＳトランジスタ２０４のドレイン端子が接続される。同様に、ノードＸＮＤ１には、ソース端子が電源電位レベルに接続され、ゲート端子にセンスアンプ制御信号ＳＡＯＮが供給されるＰ型ＭＯＳトランジスタ２０６のドレイン端子が接続される。
【０１２１】
したがって、センスアンプ１９０は、センスアンプ制御信号ＳＡＯＮが論理レベル「Ｈ」になったとき、活性化される。
【０１２２】
ノードＮＤ１は、インバータ回路２段を介し、出力バッファ回路２１０を構成するＰ型ＭＯＳトランジスタ２１２のゲート端子に接続される。
【０１２３】
ノードＸＮＤ１は、インバータ回路１段を介し、出力バッファ回路２１０を構成するＮ型ＭＯＳトランジスタ２１４のゲート端子に接続される。
【０１２４】
Ｐ型ＭＯＳトランジスタ２１２のソース端子は電源電位レベルに接続され、ドレイン端子は読み出しデータ線ＲＤＢに接続される。Ｎ型ＭＯＳトランジスタ２１４のソース端子は接地電位レベルに接続され、ドレイン端子は読み出しデータ線ＲＤＢに接続される。
【０１２５】
定電位発生回路２００は、Ｐ型ＭＯＳトランジスタ２２０、第１及び第２のキャパシタ２２２、２２４を含む。
【０１２６】
Ｐ型ＭＯＳトランジスタ２２０は、ゲート端子に読み出し信号ＣＢＳＣが供給され、ソース端子は電源電位レベルが接続され、ドレイン端子はノードＸＤＢＣに接続される。
【０１２７】
第１のキャパシタ２２２は、一端が接地され、他端がノードＸＤＢＣに接続される。
【０１２８】
第２のキャパシタ２２４は、一端に読み出し信号ＣＢＳＣの反転論理が供給され、他端がノードＸＤＢＣに接続される。
【０１２９】
第１のキャパシタ２２２は、例えばゲート端子をノードＸＤＢＣに接続され、ソース端子及びドレイン端子が接地電位レベルに接続したＮ型ＭＯＳトランジスタにより実現できる。また、第２のキャパシタ２２４は、例えばゲート端子をノードＸＤＢＣに接続され、ソース端子及びドレイン端子に読み出し信号の反転論理が供給されるように構成したＮ型ＭＯＳトランジスタにより実現できる。
【０１３０】
次に、このような読み出し系回路について、メモリセルＭＣから「Ｈ」電位の読み出しを行う場合と、「Ｌ」電位の読み出しを行う場合の動作を、図９及び図１０を参照しながら説明する。
【０１３１】
図９に、図８に示した読み出し系回路について、メモリセルＭＣに保持された論理レベル「Ｈ」のデータ読み出し動作の一例を示す。
【０１３２】
例えばＣＰＵからの指示により、対応する画素の表示データをメモリセルＭＣから読み出す場合、プリチャージ信号ＰＣＧを論理レベル「Ｈ」とする（Ｔｂ１）。これにより、Ｐ型ＭＯＳトランジスタ１８４がオンとなって、ＣＰＵビットラインＣＰＵ−ＢＬが「Ｈ」電位となる。
【０１３３】
次に、読み出したい画素に対応するメモリセルＭＣのワードラインＷＬ（ＣＰＵ−ＷＬ）を活性化して（Ｔｂ２）、Ｎ型ＭＯＳトランジスタ１８０を介して、論理レベル「Ｈ」が保持されているフリップフロップＦＦのノードＮ０とＣＰＵビットラインＣＰＵ−ＢＬとを電気的に接続する。
【０１３４】
このとき、ＣＰＵビットラインＣＰＵ−ＢＬはプリチャージ動作により「Ｈ」電位となっているため、フリップフロップＦＦのノードＮ０と接続しても、ＣＰＵビットラインＣＰＵ−ＢＬの電位は変化しない。
【０１３５】
この時点までは、読み出し信号ＣＢＳＣは非アクティブ（論理レベル「Ｈ」）にされており、Ｐ型ＭＯＳトランジスタ１８８により、データ線ＤＢＣは「Ｈ」電位にプリチャージされている。
【０１３６】
また、定電位発生回路２００においては、読み出し信号ＣＢＳＣが論理レベル「Ｌ」であるため、Ｐ型ＭＯＳトランジスタ２２０を介してノードＸＤＢＣは、「Ｈ」電位となっている。したがって、ノードＸＣＢＳＣは論理レベル「Ｈ」となり、ノードＸＤＢＣには第１及び第２のキャパシタ２２４、２２４が接続された状態となる。
【０１３７】
以下では、第１のキャパシタ２２２の容量をｍ×Ｃ０、第２のキャパシタの容量をＣ０とする。この状態では、第１のキャパシタ２２２の両端には電源電圧が印加される。一方、第２のキャパシタ２２４の両端には論理レベル「Ｈ」に対応する電源電圧が印加されることになるので、第２のキャパシタ２２４の両端には「０」Ｖの電圧が印加されることになる。
【０１３８】
次に、読み出し信号ＣＢＳＣを論理レベル「Ｈ」にすると（Ｔｂ３）、定電位発生回路２００ではＰ型ＭＯＳトランジスタ２２０がオフとなり、ノードＸＤＢＣには第１のキャパシタ２２２と第２のキャパシタ２２４とが接地電位レベルとの間に並列に挿入された状態となる。したがって、第１のキャパシタ２２２は、第２のキャパシタ２２４のｍ倍の電荷を蓄積することから、第１のキャパシタ２２２から第２のキャパシタ２２４に１／ｍの電荷が移動するため、ノードＸＤＢＣの接地電位レベルを基準にした電圧はＶ０は、１／ｍだけ電位降下する（ΔＶ＝Ｖ０／ｍ）。
【０１３９】
次に、カラムセレクト信号ＣＳＬをアクティブ（論理レベル「Ｌ」）にして（Ｔｂ４）、トランスミッションゲート１８６を介して、ＣＰＵビットラインＣＰＵ−ＢＬとデータ線ＤＢＣとを接続する。ＣＰＵビットラインＣＰＵ−ＢＬは、上述したようにプリチャージ電位のままであるため、データ線ＤＢＣの「Ｈ」電位は変化しない。
【０１４０】
そして、センスアンプ制御信号ＳＡＯＮをアクティブ（論理レベル「Ｈ」）にすると（Ｔｂ５）、データ線ＤＢＣとノードＸＤＢＣとの電位差に応じて出力バッファ回路２１０を制御する。
【０１４１】
すなわち、データ線ＤＢＣが論理レベル「Ｈ」に対応する電圧Ｖ０に対して、ノードＸＤＢＣはデータ線ＤＢＣの電位よりＶ０／ｍだけ低いことから、ノードＮＤ１は論理レベル「Ｌ」、ノードＸＮＤ１は論理レベル「Ｈ」に変化する。この結果、ノードＮＤ１の論理レベルがそのまま入力されるＰ型ＭＯＳトランジスタ２１２がオン、ノードＸＮＤ１の論理レベルが反転された信号が入力される出力バッファ回路２１０のＰ型ＭＯＳトランジスタ２１４がオフとなり、読み出しデータ線ＲＤＢは、論理レベル「Ｈ」となる。これは、メモリセルＭＣに保持された論理レベルと同一の論理レベルである。
【０１４２】
最後に、センスアンプ制御信号ＳＡＯＮを非アクティブ（論理レベル「Ｌ」）にしてから（Ｔｂ６）、読み出し制御信号ＣＢＳＣ及びカラムセレクト信号を非アクティブにする（Ｔｂ７）ことで、一連の読み出し動作を完了する。
【０１４３】
図１０に、図８に示した読み出し系回路について、メモリセルＭＣに保持された論理レベル「Ｌ」のデータ読み出し動作の一例を示す。
【０１４４】
例えばＣＰＵからの指示により、対応する画素の表示データをメモリセルＭＣから読み出す場合、プリチャージ信号ＰＣＧを論理レベル「Ｌ」とする（Ｔｃ１）。これにより、Ｐ型ＭＯＳトランジスタ１８４がオンとなって、ＣＰＵビットラインＣＰＵ−ＢＬが「Ｈ」電位となる。
【０１４５】
次に、読み出したい画素に対応するメモリセルＭＣのワードラインＷＬ（ＣＰＵ−ＷＬ）を活性化して（Ｔｃ２）、Ｎ型ＭＯＳトランジスタ１８０を介して、論理レベル「Ｌ」が保持されているフリップフロップＦＦのノードＮ０とＣＰＵビットラインＣＰＵ−ＢＬとを電気的に接続する。
【０１４６】
このとき、ＣＰＵビットラインＣＰＵ−ＢＬはプリチャージ動作により「Ｈ」電位となっているため、フリップフロップＦＦのノードＮ０と接続することによって、「Ｈ」電位のビットラインの電位を、駆動能力の小さいメモリセルのＮ型ＭＯＳトランジスタによって徐々に下げていく。
【０１４７】
また、定電位発生回路２００においては、上述したように読み出し信号ＣＢＳＣが論理レベル「Ｌ」であるため、上述したようにノードＸＤＢＣに接続された第１のキャパシタ２２２にのみ電荷が蓄積される。
【０１４８】
この状態で、読み出し信号ＣＢＳＣをアクティブ（論理レベル「Ｈ」）にすると（Ｔｃ３）、上述したようにノードＸＤＢＣは、第１及第２のキャパシタ２２２、２２４が接地電位レベルとの間に並列に接続された状態となるため、電荷の分配によって、Ｖ０／ｍだけ電位降下する。
【０１４９】
次に、カラムセレクト信号ＣＳＬをアクティブ（論理レベル「Ｌ」）にして（Ｔｃ４）、トランスミッションゲート１８６を介して、ＣＰＵビットラインＣＰＵ−ＢＬとデータ線ＤＢＣとを接続する。ＣＰＵビットラインＣＰＵ−ＢＬは、上述したように徐々に下がっていくため、データ線ＤＢＣの電位も徐々に下がっていく。
【０１５０】
ここで、センスアンプ制御信号ＳＡＯＮをアクティブ（論理レベル「Ｈ」）にすると（Ｔｃ５）、定電位発生回路２００によって生成されたノードＸＤＢＣの一定電位よりデータ線ＤＢＣの電位が下がったとき、センスアンプの出力は切り替わる（Ｔｃ６）。
【０１５１】
すなわち、データ線ＤＢＣの電位がノードＸＤＢＣの電位より低くなることから、ノードＮＤ１は論理レベル「Ｈ」、ノードＸＮＤ１は論理レベル「Ｌ」に変化する。この結果、ノードＮＤ１の論理レベルがそのまま入力されるＰ型ＭＯＳトランジスタ２１２がオフ、ノードＸＮＤ１の論理レベルが反転された信号が入力される出力バッファ回路２１０のＮ型ＭＯＳトランジスタ２１４がオンとなり、読み出しデータ線ＲＤＢは、論理レベル「Ｌ」となる。これは、メモリセルＭＣに保持された論理レベルと同一の論理レベルである。
【０１５２】
最後に、センスアンプ制御信号ＳＡＯＮを非アクティブ（論理レベル「Ｌ」）にしてから（Ｔｃ７）、読み出し制御信号ＣＢＳＣ及びカラムセレクト信号を非アクティブにする（Ｔｃ８）ことで、一連の読み出し動作を完了する。
【０１５３】
このように本実施形態では、従来のビットライン／Ｂにより得られる電位を、定電位発生回路２００で生成し、これとビットラインＢとの電位を比較するようにしたので、当該ビットラインを介したデータの読み出しを高速化することができる。したがって、これを適用した表示ドライバでは、ＣＰＵにより反転表示を行うためにメモリセルに記憶した表示データを書き換えたりする加工処理を高速に行うことができ、より複雑な表示データに基づく画像表示が可能となる。
【０１５４】
３．  比較例
次に、上述したような構成のメモリセルを含むＲＡＭ領域を有する本実施形態の表示ドライバについて、メモリセルにビットラインＢ、／Ｂを用いた場合と比較する。
【０１５５】
図１１は、ビットラインＢ、／Ｂを用いた３ポートを有するメモリセルの構成を示す。
【０１５６】
この場合のメモリセルＭＣ１は、第３及び第４のインバータ３００、３０２の入力端子及び出力端子が互いに接続されて構成されたフリップフロップＦＦ１を含み、ノードＮ０１がスイッチ素子としてのＮ型ＭＯＳトランジスタ３０４、３０６を介して、ＣＰＵビットラインＣＰＵ−ＢＬ、ＲＧＢビットラインＲＧＢ−ＢＬと接続されている点は、本実施形態と同様である。また、ノードＮ１１が、Ｐ型ＭＯＳトランジスタ３０８のゲート端子に接続され、ＬＣＤワードラインＬＣＤ−ＷＬが活性化されたときにオンとなるＰ型ＭＯＳトランジスタ３１０を介してサブ読み出し線ＳＲと接続される点も同様である。
【０１５７】
ただ、ノードＮ１１が、ＣＰＵワードラインＣＰＵ−ＷＬが活性化されたときにオンとなるＮ型ＭＯＳトランジスタ３１２を介してＣＰＵビットラインＣＰＵ−ＢＬと対をなすＣＰＵ反転ビットライン／ＣＰＵ−ＢＬ、ＲＧＢワードラインＲＧＢ−ＷＬが活性化されたときにオンとなるＮ型ＭＯＳトランジスタ３１４を介してＲＧＢビットラインＲＧＢ−ＢＬと対をなすＲＧＢ反転ビットライン／ＲＧＢ−ＢＬに接続されている点が異なる。
【０１５８】
したがって、メモリセルＭＣ１では、フリップフロップＦＦ１のノードＮ０１に論理レベル「Ｌ」を保持させる場合には、ＣＰＵビットラインＣＰＵ−ＢＬ若しくはＲＧＢビットラインＲＧＢ−ＢＬのいずれか一方のＮ型ＭＯＳトランジスタをオンにして当該ビットラインの「Ｌ」電位を書き込む。一方、フリップフロップＦＦ１のノードＮ０１に論理レベル「Ｈ」を保持させる場合には、ＣＰＵ反転ビットライン／ＣＰＵ−ＢＬ若しくはＲＧＢ反転ビットライン／ＲＧＢ−ＢＬのいずれか一方のＮ型ＭＯＳトランジスタをオンにして当該ビットラインの「Ｌ」電位を書き込むことにより、ノードＮ１１に論理レベル「Ｌ」として、ノードＮ０１に論理レベル「Ｈ」とする。これにより、良好な動作マージンを維持することができる。
【０１５９】
しかしながら、ビットラインの数がメモリセルＭＣ１の横幅の領域内に６本が配線されることになる。
【０１６０】
したがって、このようなメモリセルＭＣ１をより微細のプロセスを用いてシュリンクした場合、デザインルール上で決められる各ビットラインのラインピッチを維持する必要上、十分にセルのサイズを小さくすることができない。特に表示ドライバにおいては、駆動方法との関係で画素単位で各メモリセルを配置する必要があるが、１画素が複数ビットの表示データから構成される場合には、そのまま２画素分をワードライン方向に配列されることができず、図１２（Ａ）に示すように、出力電極のピッチ間隔ΔＬ内に１画素（ピクセル）分のメモリセルしか配置できなかった。
【０１６１】
すなわち、１画素が６４（＝２6）階調であるものとすると、例えば、表示ドライバが０．２５μｍプロセスで１画素分の１８ビット分の表示データを記憶するメモリセルが、１出力電極に対応したピッチ間隔ΔＬ内に形成される場合、これを０．１８μｍプロセスでシュリンクすることによって、２画素分の計３６ビットの表示データを記憶するメモリセルが、ピッチ間隔ΔＬ内に形成されなければ、シュリンクした効果を十分得ることができない。
【０１６２】
そこで、本実施形態におけるメモリセルＭＣでは、上述したように構成することによりビットラインの数を削減でき、より微細化したプロセスで製造した場合でも、少なくとも２画素分をワードライン方向に配列させることが可能となる。
【０１６３】
すなわち、各メモリセルに配置すべきビットライン数の削減により、表示ドライバの出力電極のピッチをΔＬ、画素を構成する１ドット当たりの階調データのビット数をｎ、各メモリセルの配置ピッチをＬＣとした場合に、（ｎ×ＬＣ）×Ａ＜ΔＬ（Ａは、自然数）の関係が成り立つように、ワードライン方向にｎ×Ａ個のメモリリセルを配列させることができる。ここで、メモリセルの配置ピッチＬＣは、メモリセル自体の横幅であっても良いし、当該メモリセルをアクセスするための制御回路の配置に必要な幅を含めても良い。
【０１６４】
例えば、Ａが「２」の場合には、図１２（Ｂ）に示すように、ピッチ間隔ΔＬ内に、ワードライン方向に１行目のピクセルに対応するメモリセルと、２行目のピクセルに対応するメモリセルとを隣接して配置することができる。したがって、ビットライン方向のＲＡＭ領域の高さが図１２（Ａ）に示す高さＨの半分で済み、飛躍的なチップサイズの縮小を実現することができるようになる。
【０１６５】
またこのような構成を行うことにより、表示ドライバ特有のメモリ読み出し順序によって、メモリ読み出しに伴う消費電力も低減することができる。すなわち、表示ドライバでは、１出力電極について着目すると、１行目、２行目、３行目、・・・と順に画素データを一定周期で読み出すようになっている。したがって、上述したようにピッチ間隔ΔＬ内に少なくとも２画素分以上のメモリセルセルを隣接して配列させることで、１つのワードラインを活性化させることで、同時に複数画素分の画素データを読み出すことができる。これをＲＡＭ領域の出力段でラッチし、順次１行ごとに出力させることで、ワードラインの駆動回数を減らすことが可能となる。
【０１６６】
図１３に、このようなＲＡＭ領域の出力ラッチ回路の構成の一例を示す。
【０１６７】
この場合、出力ラッチ回路は、出力電極ごとに設けられる。出力回路は、２画素分の画素データをラッチするラッチ回路３５０と、セレクタ回路３５２とを含む。
【０１６８】
図１４に、図１３に示した出力ラッチ回路の動作タイミングの一例を示す。
【０１６９】
ここでは、１つの出力電極に対応した１行目及び２行目の画素データの読み出しについて説明する。なお、３行目以降についても同様である。
【０１７０】
例えば、図７と同様にメインワードＭＷ、ＬＣＤワードラインＬＣＤ−ＷＬを活性化することにより、１行目及び２行目の画素データを記憶するメモリセルから保持データを読み出す。読み出された１行目及び２行目の画素データは、ラッチ信号に同期してラッチ回路３５０にラッチされる。
【０１７１】
その後、表示同期に基づいて生成したセレクタ信号ＳＥＬ１、ＳＥＬ２により、ラッチ回路３５０から１行目、２行目を順次出力する。
【０１７２】
以上説明したように表示ドライバ特有の問題として、駆動対象の表示パネルの大きさにより、表示ドライバの幅Ｌが限定されるため、ＲＡＭ制御回路や、Ｇ／Ａ等を配置する関係上、出力ドライバのパッドピッチに相当するピッチ間隔ΔＬと、ＲＡＭ領域の幅も決まってしまう。その一方で、従来と同じ駆動方法を実現するためには、出力電極の配列方向に従来の場合の整数倍の数のメモリセルを配置する必要がある。例えば０．２５μｍプロセスから０．１８μｍプロセスのようにシュリンクした場合に、少なくとも２倍の数のメモリセルを上述したピッチ間隔ΔＬ内に配置することは、より一層困難となる。
【０１７３】
そこで、本実施形態における表示ドライバでは、上述したようにメモリセルを工夫し、静止画データ及び動画データを別個独立して入出力制御可能な３ポートメモリ、負荷軽減を目的としたビットライン分割を採用した場合であっても、上述したピッチ間隔ΔＬ内に少なくとも２画素分のメモリセルを配置することができるようになっている。
【０１７４】
４．  本実施形態における表示ドライバＩＣの構成例
図１５に、本実施形態における表示ドライバをＸドライバＩＣに適用した場合のブロック図を示す。
【０１７５】
このＸドライバＩＣ４００は、上述したようなメモリセルを含むＲＡＭ領域を有する表示データＲＡＭ５００を有している。
【０１７６】
このＸドライバＩＣ４００は、入出力回路として、ＭＰＵ（Micro Processor Unit）インターフェース４０２と入出力バッファ４０４と、入力バッファ４０６が設けられている。
【０１７７】
ＭＰＵインターフェース４０２には、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、反転リセット信号ＸＲＥＳなどが入力される。
【０１７８】
入出力バッファ４０４には、例えば８ビットのコマンドまたは静止画データＤ７〜Ｄ０が入力される。なお、図１５では信号Ｄ７〜Ｄ０はパラレルで入出力される例を示しているが、ＸドライバＩＣ４００内の表示データＲＡＭ５００から図示しないＣＰＵを含む外部ＭＰＵにデータを読み出す必要がない場合には、先頭ビットを識別信号Ａ０とし、それに続く信号Ｄ７〜Ｄ０をシリアルで入出力してもよい。こうすると、ＭＰＵ及びＸドライバＩＣ４００の端子数を減らすことができる。
【０１７９】
入力バッファ４０６には、例えば各６ビットのＲ、Ｇ、Ｂ信号からなる動画データと、クロック信号ＣＬＫとが入力される。各６ビットのＲ、Ｇ、Ｂ信号は、クロック信号ＣＬＫに同期してパラレルで入出力される。
【０１８０】
ＸドライバＩＣ４００には、ＭＰＵインターフェース４０２及び入出力バッファ４０４に接続された第１のバスライン４１０と、入力バッファ４０６に接続された第２のバスライン４２０とが設けられている。
【０１８１】
第１のバスライン４１０にはバスホールダ４１２とコマンドデコーダ４１４とが接続され、第２のバスライン４２０にはバスホールダ４２２が接続されている。なお、入出力バッファ４０４にはステータス設定回路４１６が接続され、ＸドライバＩＣ４００の動作状態がＭＰＵに出力されるようになっている。
【０１８２】
第１、第２のバスライン４１０、４２０は共に、表示データＲＡＭ５００のＩ／Ｏバッファ５０２に接続され、表示データＲＡＭ５００に対してリード、ライトされる静止画データ及び動画データが伝送される。
【０１８３】
ＸドライバＩＣ４００には、上述した表示データＲＡＭ５００、Ｉ／Ｏバッファ５０２の他に、ＭＰＵ系制御回路４３０、カラムアドレス制御回路４４０、ページアドレス制御回路４５０、ドライバ系制御回路４７０、ＰＷＭデコーダ回路４８０及び液晶駆動回路４９０などが設けられている。
【０１８４】
ＭＰＵ系制御回路４３０は、コマンドデコーダ４１４を介して入力されるＭＰＵのコマンドに基づいて、表示データＲＡＭ５００に対するリード、ライト動作を制御する。このＭＰＵ系制御回路４３０により制御されるカラムアドレス制御回路４４０及びページアドレス制御回路４５０が設けられている。
【０１８５】
本実施形態では、カラムアドレス制御回路４４０は、静止画データの書き込みカラムアドレスと静止画及び動画データの読み出しカラムアドレスを指定する第１のカラムアドレス制御回路４４２と、動画データの書き込みカラムアドレスを指定する第２のカラムアドレス制御回路４４４とを有する。この第１及び第２のカラムアドレス制御回路４４２、４４４により、上述した各ＣＰＵビットラインＣＰＵ−ＢＬ、各ＲＧＢビットラインＲＧＢ−ＢＬ、ＬＣＤビットラインＬＣＤ−ＢＬが制御される。
【０１８６】
また、ページアドレス制御回路４５０は、静止画データの書き込みページアドレスと静止画及び動画データの読み出しページアドレスとを指定する第１のページアドレス制御回路４５２と、動画データの書き込みページアドレスを指定する第２のページアドレス制御回路４５４とを有する。この第１及び第２のページアドレス制御回路４５２、４５４により、上述した各ＣＰＵワードラインＣＰＵ−ＷＬ、各ＲＧＢワードラインＲＧＢ−ＷＬが制御される。
【０１８７】
なお、図１５では図示していないが、ＭＰＵからの垂直、水平同期信号Ｈ・ＶｓｙｎｃがＭＰＵ系制御回路４３０に入力される。水平同期信号Ｈｓｙｎｃは、動画データの書き込みの際のノイズ等の誤書き込みによる表示ずれ等を極力抑えるために、第２のカラム・ページアドレス制御回路４４４、４５４内に設けられたカウンタのセット、リセットに用いられる。さらに、水平・垂直同期信号Ｈ・Ｖｓｙｎｃは、カラムアドレス、ページアドレスをスタートアドレスＳＡに戻すために用いられる。このスタートアドレスＳＡは、エンドアドレスＥＡと共に、動画表示領域として特定される矩形領域を特定するためのアドレスである。
【０１８８】
また、ページアドレス制御回路４５０は、ドライバ系制御回路４７０により制御されて１ライン毎に表示アドレスを指定する表示アドレス制御回路４５６を含んでいる。この表示アドレス制御回路４５６により、上述したＬＣＤワードラインＬＣＤ−ＷＬ、メインワード線ＭＷによるサブ読み出し線ＳＲとメイン読み出し線ＭＲとの読み出しが制御される。
【０１８９】
ドライバ系制御回路４７０は、Ｘドライバ系制御回路４７２及びＹドライバ系制御回路４７４を含む。このドライバ系制御回路４７０は、発振回路４７６からの発振出力に基づいて階調制御パルスＧＣＰ、極性反転信号ＦＲ、ラッチパルスＬＰなどを発生し、ＭＰＵ系制御回路４３０とは独立して、表示アドレス制御回路４５６、ＰＷＭデコーダ回路４８０、電源制御回路４７８および図示しないＹドライＩＣを制御する。
【０１９０】
ＰＷＭデコーダ回路４８０は、表示データＲＡＭ５００より１ライン毎に読み出されるデータをラッチして、極性反転周期に従って階調値に応じたパルス幅の信号を出力する。液晶駆動回路４９０は、ＰＷＭデコーダ回路４８０からの信号を、ＬＣＤ表示系の電圧に応じた電圧にシフトさせ、駆動対象である液晶パネルのセグメント電極ＳＥＧに供給する。
【０１９１】
このようなＸドライバＩＣ４００によれば、静止画データ及び動画データを表示データＲＡＭ５００に書き込む際に、互いの書き込みタイミング考慮することなく非同期でアクセスすることができるので、データの書き込み制御側の処理負荷を大幅に軽減することができる。
【０１９２】
５．  本実施形態における表示ドライバを適用した電子機器
図１６に、図１５に示したＸドライバＩＣを適用した電子機器の概略ブロック図を示す。
【０１９３】
この電子機器は、静止画データの書き込み及び読み出しを行うＣＰＵと、動画データの書き込みを行うＤＳＰとを含むＭＰＵ６００と、表示ユニット６１０とから構成される。
【０１９４】
表示ユニット６１０は、電気光学素子を有するマトリクスパネル例えばカラー液晶パネル６１２と、この液晶パネル６１２を駆動する上述のＸドライバＩＣ４００と、走査用のＹドライバＩＣ６１４とを有する。
【０１９５】
マトリクスパネル６１２は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであればよい。液晶パネル６１２としては、例えば単純マトリクスパネルで構成でき、この場合、複数のセグメント電極（第１の電極）が形成された第１基板と、コモン電極（第２の電極）が形成された第２基板との間に、液晶が封入される。液晶パネル６１２は薄膜トランジスタ（ＴＦＴ）、薄膜ダイオード（ＴＦＤ）等の三端子素子、二端子素子を用いたアクティブマトリクスパネルであっても良い。これらのアクティブマトリクスパネルも、ＸドライバＩＣ４００により駆動される複数の信号電極（第１の電極）と、ＹドライバＩＣ６１４により走査駆動される複数の走査電極（第２の電極）を有する。
【０１９６】
液晶パネル６１２には静止画と動画とを同時に表示可能である。この場合、図１６に示すように、画像サイズによって定められる動画表示領域６２２Ａと、それ以外の静止画表示領域（テキストデータ表示領域）６２２Ｂの各領域が液晶パネル６１２に設定される。
【０１９７】
ＭＰＵ６００から表示ユニット６１０には、図１６に示すように、大別して表示コマンド／静止画データと、動画データとが供給される。表示コマンドとして代表的なものに、コマンド／データの区別を示す信号Ａ０、反転リセット信号ＸＲＥＳ、反転チップセレクト信号ＸＣＳ、反転リード信号ＸＲＤおよび反転ライト信号ＸＷＲ等がある。データＤ７〜Ｄ０は８ビットのコマンドデータ（静止画および動画用アドレスデータを含む）または静止画データであり、コマンド／データ識別信号Ａ０の論理によって区別されている。動画データは例えば各６ビットのＲ、Ｇ、Ｂ信号であり、クロック信号ＣＬＫ、水平・垂直同期信号Ｈ・Ｖｓｙｎｃ等も供給される。
【０１９８】
ＭＰＵ６００は、これら信号により区別されるコマンドによって、まず動画表示領域６２２Ａを特定するスタートアドレスＳＡ、エンドアドレスＥＡを設定した後、静止画データ又は動画データとを設定したアドレスに対応するメモリセルに書き込む。
【０１９９】
このような構成の電子機器では、ＭＰＵ６００において、静止画データと動画データとをそれぞれ別個のポートを介して書き込むことができるので、ＭＰＵ６００の負荷を大幅に軽減し、その分他の処理に処理能力を割り当てることができ、より高度な処理を実現することができるようになる。
【０２００】
図１７に、図１６のＭＰＵ６００および表示ユニット６１０を携帯電話機７００に搭載した例を示す。
【０２０１】
このＭＰＵ６００は、携帯電話機７００の制御を司るＣＰＵ７０２を有し、このＣＰＵ７０２には静止画用メモリ７０４、ＤＳＰ７０６が接続されている。また、ＤＳＰ７０６には動画処理用メモリ７０８が接続されている。
【０２０２】
この携帯電話機７００には、アンテナ７１２を介して受信された信号を復調し、あるいはアンテナ７１２を介して送信される信号を変調する変復調回路７１４が設けられている。そして、アンテナ７１２からは、例えばＭＰＥＧ（Moving Picture Experts Group）の規格にて符号化された動画データを送受信可能となっている。
【０２０３】
この携帯電話機７００には、例えばディジタルビデオカメラ７１６を設けることもできる。このディジタルビデオカメラ７１６を介して動画データを取り込むことができる。携帯電話機７００でのデータ送受信、ディジタルビデオカメラ７１６での撮影などに必要な操作情報は、操作入力部７１８を介して入力される。
【０２０４】
ＭＰＵ６００に設けられたＣＰＵ７０２は、液晶パネル６１２の動画表示領域６２２Ａに動画を表示する際には、その動画のサイズを動画情報から決定する。すなわち、図１６に示す動画のスタートアドレスＳＡ及びエンドアドレスＥＡを決定する。なお、図１８に示すように動画表示領域６２２Ａと静止画表示領域６２２Ｂとを例えば上下でライン分割しても良く、この場合も同様にスタートアドレスＳＡ、エンドアドレスＥＡが動画のサイズから決定される。
【０２０５】
この動画表示領域６２２Ａに表示される動画は、本実施形態ではアンテナ７１２またはディジタルビデオカメラ７１６から供給される。アンテナ７１２から入される信号は、変復調回路７１４を介して復調されてＤＳＰ７０６にて信号処理される。このＤＳＰ７０６は動画処理用メモリ７０８と接続され、アンテナ７１２、変復調回路７１４を介して入力される圧縮データを伸張し、またＭＰＥＧのレイヤーＩＶの規格にて符号化されているデータについてはデコードする。変復調回路７１４、アンテナ７１２を介して送信されるデータはＤＳＰ７０６にて圧縮され、ＭＰＥＧのレイヤーＩＶの規格にて符号化して送信する場合にはエンコードされる。このようにＤＳＰ７０は、ＭＰＥＧの例えばレイヤーＩＶのデコーダ、エンコーダとしての機能を有することができる。
【０２０６】
このＤＳＰ７０６にはディジタルビデオカメラ７１６からの信号も入力され、アンテナ７１２またはディジタルビデオカメラ７１６より入力された信号は、ＤＳＰ７０６にてＲＧＢ信号に処理されて表示ユニット６１０に供給される。
【０２０７】
ＣＰＵ７０２は、操作入力部７１８からの情報等に基づき、必要により静止画用メモリ７０４を用いて、液晶パネル６１２に表示される静止画の表示に必要なコマンド、静止画データを表示ユニット６１０に出力する。
【０２０８】
例えば、動画はインターネットを経由して配信された映画情報であり、その劇場チケットを予約するための情報が静止画として表示され、操作入力部７１８からの情報に基づいてチケット予約が実施される。このため、ＣＰＵ７０２はさらに、変復調回路７１４、アンテナ７１２を介して静止画情報（例えば予約情報）を送出制御する。またＣＰＵ７０２は、必要により、ディジタルビデオカメラ７１６にて撮影された動画情報を、変復調回路７１４、アンテナ７１２を介して送出制御することができる。
【０２０９】
＜変形例＞
なお、本発明は図４に示す構成に限定されるものではない。例えば、セット信号により、ノードＮ０に直接論理レベル「Ｈ」を設定することも可能である。
【０２１０】
図１９に、本変形例におけるメモリセルの構成の概要を示す。
【０２１１】
ただし、図４に示す本実施形態におけるメモリセルと同一部分には同一符号を付し、適宜説明を省略する。
【０２１２】
本変形例におけるメモリセルＭＣ２が、図４に示す本実施形態におけるメモリセルＭＣと異なる点は、ノードＮ１に接続されたＮ型ＭＯＳトランジスタ１６０が除かれ、ノードＮ０にＰ型ＭＯＳトランジスタ８００のドレイン端子が接続されている点である。
【０２１３】
Ｐ型ＭＯＳトランジスタ８００は、ソース端子が電源電位レベルに接続され、ゲート端子にセット信号が供給される。当該セット信号は、図４に示すセット信号の反転信号である。
【０２１４】
このように構成することにより、Ｐ型ＭＯＳトランジスタ８００をオンにすることにより、ノードＮ０を電源電位レベルと電気的に接続することができ、論理レベル「Ｈ」のデータの書き込みについて、動作マージンの問題がなくなり、３ポートを有するメモリセルであっても、４本のビットラインで実現することができる。
【０２１５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２１６】
また、本実施形態では上述したメモリセルを表示ドライバに適用する場合について説明したが、これに限定されるものではない。
【図面の簡単な説明】
【図１】本実施形態における表示ドライバのレイアウト配置の構成の概要を模式的に示す模式図である。
【図２】本実施形態における表示ドライバのＲＡＭ領域の構成を模式的に示す模式図である。
【図３】本実施形態における表示ドライバのメインブロックの構成の概要を示す模式図である。
【図４】本実施形態におけるページブロックを構成するメモリセルの構成の概要を示す回路構成図である。
【図５】本実施形態におけるセット回路の構成の概要を示すブロック構成図ある。
【図６】本実施形態におけるセット信号によるメモリセルＭＣへの書き込み動作の一例を示すタイミングチャートである。
【図７】本実施形態におけるメモリセルにより構成されたＲＡＭ領域からの表示用読み出し動作の概要を示すタイミングチャートである。
【図８】本実施形態におけるＲＡＭ領域の読み出し系回路の構成の一例を示す回路構成図である。
【図９】本実施形態におけるメモリセルＭＣに保持された論理レベル「Ｈ」のデータ読み出し動作の一例を示すタイミングチャートである。
【図１０】本実施形態におけるメモリセルＭＣに保持された論理レベル「Ｌ」のデータ読み出し動作の一例を示すタイミングチャートである。
【図１１】比較例として、ビットラインＢ、／Ｂを用いた３ポートを有するメモリセルの構成を示す回路構成図である。
【図１２】図１２（Ａ）は、ビットラインＢ、／Ｂを用いた３ポートを有するメモリセルによる画素単位の配置例を示す。図１２（Ｂ）は、本実施形態におけるメモリセルによる画素単位の配置例を示す。
【図１３】本実施形態におけるＲＡＭ領域の出力ラッチ回路の構成の一例を示すブロック構成図である。
【図１４】本実施形態におけるＲＡＭ領域の出力ラッチ回路の動作タイミングの一例を示すタイミングチャートである。
【図１５】本実施形態における表示ドライバをＸドライバＩＣに適用した場合のブロック図である。
【図１６】本実施形態におけるＸドライバＩＣを適用した電子機器の概略ブロック図である。
【図１７】本実施形態における携帯電話機の構成の概要を示す構成概要図である。
【図１８】図１６に示す液晶パネルの表示例とは異なる表示例を示す概略説明図である。
【図１９】本変形例におけるメモリセルの構成の概要を示す回路構成図である。
【符号の説明】
１００  表示ドライバ
１０２  出力ドライバ回路領域
１０３  入力回路領域
１０４Ａ、１０４Ｂ  ＲＡＭ領域
１０６  Ｇ／Ａ領域
１０８  ビットライン方向
１１０  ワードライン方向
１１２Ａ、１１２Ｂ、１１４Ａ、１１４Ｂ、１１６Ａ、１１６Ｂ  領域
１５０  第１のインバータ
１５２  第２のインバータ
１５４、１５６、１６０、１８０、１８２、１９２、１９４、２０２、２１４、３０４、３０６、３１２、３１４  Ｎ型ＭＯＳトランジスタ
１５８、１６２、１８４、１８８、１９６、１９８、２０４、２０６、２１２、２２０、３０８、３１０、８００  Ｐ型ＭＯＳトランジスタ
１８６  トランスミッションゲート
１９０  センスアンプ
２００  定電位発生回路
２１０  出力バッファ回路
２２２  第１のキャパシタ
２２４  第２のキャパシタ
３００  第３のインバータ
３０２  第４のインバータ
３５０  ラッチ回路
３５２  セレクタ回路
４００  ＸドライバＩＣ
４０２  ＭＰＵインターフェース
４０４  入出力バッファ
４０６  入力バッファ
４１０  第１のバスライン
４１２  第１のバスホールダ
４１４  コマンドデコーダ
４１６  ステータス設定回路
４２０  第２のバスライン
４２２  第２のバスホールダ
４３０  ＭＰＵ系制御回路
４４０  カラムアドレス制御回路
４４２  第１のカラムアドレス制御回路
４４４  第２のカラムアドレス制御回路
４５０  ページアドレス制御回路
４５２  第１のページアドレス制御回路
４５４  第２のページアドレス制御回路
４５６  表示アドレス制御回路
４７０  ドライバ系制御回路
４７２  Ｘドライバ系制御回路
４７４  Ｙドライバ系制御回路
４７６  発振回路
４７８  電源制御回路
４８０  ＰＷＭデコーダ回路
４９０  液晶駆動回路
５０２  Ｉ／Ｏバッファ
６１０  表示ユニット
６１２    液晶パネル
６２２Ａ  動画表示領域
６２２Ｂ    静止画表示領域
７００  携帯電話機
７０４  静止画用メモリ
７０８  動画処理用メモリ
７１２  アンテナ
７１４  変復調回路
７１６  ディジタルビデオカメラ
７１８  操作入力部
【図１】
0003687550.tif 000002
【図２】
0003687550.tif 000003
【図３】
0003687550.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003687550.tif 000014
【図１４】
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【図１５】
0003687550.tif 000016
【図１６】
0003687550.tif 000017
【図１７】
0003687550.tif 000018
【図１８】
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【図１９】
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