(57)【特許請求の範囲】
【請求項１】
画像処理装置であって、
入力画像信号を処理するために用いられるサンプルクロック信号を生成するサンプルクロック生成部と、
前記サンプルクロック信号を用いて前記入力画像信号を処理する処理部と、を備え、
前記サンプルクロック生成部は、
前記入力画像信号と同期する同期信号の遅延量を調整することにより、遅延同期信号を生成する遅延調整部と、
前記遅延同期信号に基づいて前記サンプルクロック信号を生成するクロック生成部と、を備え、
前記遅延調整部は、
前記所定の同期信号を可変遅延量で遅延して前記遅延同期信号を出力する可変遅延部と、
前記入力画像信号と前記サンプルクロック信号との位相差の変化を吸収するように前記可変遅延部の遅延量を制御する位相変化吸収部と、を備え、
前記位相変化吸収部は、
前記画像信号変化位置を検出したときに、信号レベルが変化する２値出力信号を出力する信号変化検出部と、
前記２値出力信号のエッジ位置と前記サンプルクロック信号のエッジ位置との位相差を検出する位相比較部と、を備え、
前記位相比較部は、前記信号変化検出部からの２値出力信号を、前記サンプルクロック信号の１周期の期間内の複数のタイミングでそれぞれラッチして、ラッチされた複数ビットの信号を、前記画像信号変化位置とクロック信号のエッジ位置との位相差を示す位相差信号として出力し、
前記サンプルクロック生成部は、前記入力画像信号が特定の信号レベルに達する位置である画像信号変化位置と、前記サンプルクロック信号のエッジ位置との位相差を検出することにより、前記入力画像信号に対する前記サンプルクロック信号の位相の変化を検出し、前記位相の変化を吸収するように前記サンプルクロック信号の位相を調整することによって、前記入力画像信号に対する前記サンプルクロック信号の位相を前記入力画像信号の処理に適した位相に調整する、
画像処理装置。
【請求項２】
画像処理装置であって、
入力画像信号を処理するために用いられるサンプルクロック信号を生成するサンプルクロック生成部と、
前記サンプルクロック信号を用いて前記入力画像信号を処理する処理部と、を備え、
前記サンプルクロック生成部は、
前記入力画像信号と同期する同期信号に基づいて前記サンプルクロック信号を生成するための基準クロック信号を生成するクロック生成部と、
前記基準クロック信号の遅延量を調整することにより、前記サンプルクロック信号を出力する遅延調整部と、を備え、
前記遅延調整部は、
前記基準クロック信号を可変遅延量で遅延して前記サンプルクロック信号を出力する可変遅延部と、
前記入力画像信号と前記サンプルクロック信号との位相差の変化を吸収するように前記可変遅延部の遅延量を制御する位相変化吸収部と、を備え、
前記位相変化吸収部は、
前記画像信号変化位置を検出したときに、信号レベルが変化する２値出力信号を出力する信号変化検出部と、
前記２値出力信号のエッジ位置と前記サンプルクロック信号のエッジ位置との位相差を検出する位相比較部と、を備え、
前記位相比較部は、前記信号変化検出部からの２値出力信号を、前記サンプルクロック信号の１周期の期間内の複数のタイミングでそれぞれラッチして、ラッチされた複数ビットの信号を、前記画像信号変化位置とクロック信号のエッジ位置との位相差を示す位相差信号として出力し、
前記サンプルクロック生成部は、前記入力画像信号が特定の信号レベルに達する位置である画像信号変化位置と、前記サンプルクロック信号のエッジ位置との位相差を検出することにより、前記入力画像信号に対する前記サンプルクロック信号の位相の変化を検出し、前記位相の変化を吸収するように前記サンプルクロック信号の位相を調整することによって、前記入力画像信号に対する前記サンプルクロック信号の位相を前記入力画像信号の処理に適した位相に調整する、
画像処理装置。
【請求項３】
請求項１または請求項２記載の画像処理装置であって、
前記位相変化吸収部は、前記入力画像信号に対する前記サンプルクロック信号の位相が所定の適正位相状態における位相に維持されるように前記可変遅延部の遅延量を制御する、
画像処理装置。
【請求項４】
請求項１ないし請求項３のいずれかに記載の画像処理装置であって、
前記入力画像信号に含まれる複数の色信号ごとに前記サンプルクロック生成部を備え、前記各色信号ごとにサンプルクロック信号を生成する、
画像処理装置。
【請求項５】
画像表示装置であって、
請求項１ないし請求項４のいずれかに記載の画像処理装置と、
前記画像処理装置から出力される画像信号によって表される画像を表示する画像表示部と、を備える、
画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画像処理装置及びこれを用いた画像表示装置に関する。
【０００２】
【従来の技術】
画像を表す画像信号を扱う種々の電子機器が開発されている。例えば、液晶パネルを用いた直視型の表示装置や投写型表示装置、入力画像信号の仕様を異なった仕様の画像信号に変換して出力するスキャンコンバータ等がある。これらの電子機器においては、アナログ画像信号をディジタル画像信号に変換し（以下、この変換処理を、「Ａ／Ｄ変換」と呼ぶ。）、種々のディジタル信号処理が行われている場合が多い。このようなＡ／Ｄ変換およびディジタル信号処理のためには、各入力画像信号の処理に適したサンプルクロック信号が必要である。このサンプルクロック信号は供給されない場合が多いため、通常、各装置内で生成する場合が多い。このサンプルクロック信号は、通常、ＰＬＬを利用した周波数シンセサイザを用いて、入力画像信号に含まれる同期信号（水平同期信号と垂直同期信号）のうち水平同期信号に同期させることによって生成される。
【０００３】
【発明が解決しようとする課題】
図１２は、入力画像信号とサンプルクロック信号とを示す説明図である。図１２（ａ）は、入力画像信号に含まれるアナログ画像信号ＲＧＢを示している。図１２（ｂ），（ｃ）は、サンプルクロック信号ＳＣＬＫを示している。アナログ画像信号ＲＢＧの信号レベルが変化するタイミングは、画像の輝度レベルが変化するタイミングを示している。従って、安定な画像処理を実現するためには、アナログ画像信号ＲＧＢの信号レベルが変化しない安定なタイミングでサンプリングすることが好ましい。そこで、通常、サンプルクロック信号ＳＣＬＫは、図１２（ｂ）に示すサンプルクロック信号ＳＣＬＫ（Ｉ）のように、図１２（ａ）のアナログ画像信号ＲＧＢの信号レベルが変化するタイミングに対して一定の位相を有するように調整されていることが好ましい。しかし、装置内の温度環境等の経時変化によって、サンプルクロック信号ＳＣＬＫは、図１２（ｃ）に示すサンプルクロック信号ＳＣＬＫ（Ｄ）のように、位相がずれる場合がある。このずれ量ΔＴが大きいと、アナログ画像信号ＲＧＢの適切なサンプリングができない場合がある。また、その後のディジタル信号処理が適切に行えない場合がある。なお、上記問題は、入力画像信号がアナログ画像信号である場合だけでなくデジタル画像信号である場合に同様である。
【０００４】
この発明は、従来技術における上述の課題を解決するためになされたものであり、入力画像信号に対するサンプルクロック信号の位相変化を低減し、適切な位相のサンプルクロック信号を用いて画像処理を行うことができる技術を提供することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の画像処理装置は、
入力画像信号を処理するために用いられるサンプルクロック信号を生成するサンプルクロック生成部と、
前記サンプルクロック信号を用いて前記入力画像信号を処理する処理部と、を備え、
前記サンプルクロック生成部は、前記入力画像信号が特定の信号レベルに達する位置である画像信号変化位置と、前記サンプルクロック信号のエッジ位置との位相差を検出することにより、前記入力画像信号に対する前記サンプルクロック信号の位相の変化を検出し、前記位相の変化を吸収するように前記サンプルクロック信号の位相を調整することによって、前記入力画像信号に対する前記サンプルクロック信号の位相を前記入力画像信号の処理に適した位相に調整することを特徴とする。
【０００６】
本発明の画像処理装置において、サンプルクロック生成部が、入力画像信号に対するサンプルクロック信号の位相の変化を吸収するように調整するので、サンプルクロック信号の位相を入力画像信号の処理に適した位相に調整することができる。これにより、入力画像信号に対するサンプルクロック信号の位相変化を低減し、適切な位相のサンプルクロック信号を用いて画像処理を行うことができる
【０００７】
上記画像処理装置において、前記サンプルクロック生成部の第１の態様は、
前記入力画像信号と同期する同期信号の遅延量を調整することにより、遅延同期信号を生成する遅延調整部と、
前記遅延同期信号に基づいて前記サンプルクロック信号を生成するクロック生成部と、を備え、
前記遅延調整部は、
前記所定の同期信号を可変遅延量で遅延して前記遅延同期信号を出力する可変遅延部と、
前記入力画像信号と前記サンプルクロック信号との位相差の変化を吸収するように前記可変遅延部の遅延量を制御する位相変化吸収部と、を備えることを特徴する。
【０００８】
サンプルクロック生成部の第１の態様によれば、遅延調整部において遅延同期信号の遅延量を調整することにより、クロック生成部において入力画像信号の処理に適した位相に調整されたサンプルクロック信号を生成することができる。
【０００９】
また、上記画像処理装置において、前記サンプルクロック生成部の第２の態様は、
前記入力画像信号と同期する同期信号に基づいて前記サンプルクロック信号を生成するための基準クロック信号を生成するクロック生成部と、
前記基準クロック信号の遅延量を調整することにより、前記サンプルクロック信号を出力する遅延調整部と、を備え、
前記遅延調整部は、
前記基準クロック信号を可変遅延量で遅延して前記サンプルクロック信号を出力する可変遅延部と、
前記入力画像信号と前記サンプルクロック信号との位相差の変化を吸収するように前記可変遅延部の遅延量を制御する位相変化吸収部と、を備えることを特徴とする。
【００１０】
サンプルクロック生成部の第２の態様によれば、可変遅延部においてクロック生成部で生成された基準クロック信号の遅延量を調整することにより、入力画像信号の処理に適した位相に調整されたサンプルクロック信号を生成することができる。
【００１１】
上記第１、第２の態様において、
前記位相変化吸収部は、
前記画像信号変化位置を検出したときに、信号レベルが変化する２値出力信号を出力する信号変化検出部と、
前記２値出力信号のエッジ位置と前記サンプルクロック信号のエッジ位置との位相差を検出する位相比較部と、を備え、
前記位相比較部は、前記信号変化検出部からの２値出力信号を、前記サンプルクロック信号の１周期の期間内の複数のタイミングでそれぞれラッチして、ラッチされた複数ビットの信号を、前記画像信号変化位置とクロック信号変化位置の位相差を示す位相差信号として出力することが好ましい。
【００１２】
上記構成によれば、画像信号変化位置とクロック信号のエッジ位置との位相差を容易に検出することができる。特に、信号変化検出部からの２値出力信号を、サンプルクロック信号の１周期の期間内の複数のタイミングでそれぞれラッチして、ラッチされた複数ビットの信号を、画像信号変化位置とクロック信号のエッジ位置との位相差を示す位相差信号として保持するので、画像信号変化位置とクロック信号のエッジ位置との位相差の変化を求めて処理するために要する処理期間が、サンプルクロック信号の周期に制限されることがない。
【００１３】
また、前記位相変化吸収部は、前記入力画像信号に対する前記サンプルクロック信号の位相が所定の適正位相状態における位相に維持されるように前記可変遅延部の遅延量を制御することが好ましい。
【００１４】
このようにすれば、入力画像信号に対するサンプルクロック信号の位相の変化を吸収して、入力画像信号に対するサンプルクロック信号の位相が所定の適正位相状態における位相に維持されるように調整することができる。これにより、入力画像信号に対するサンプルクロック信号の位相変化を低減し、適切な位相のサンプルクロック信号を用いて画像処理を行うことができる。
【００１５】
上記第１、第２の態様において、前記入力画像信号に含まれる複数の色信号ごとに前記サンプルクロック生成部を備え、前記各色信号ごとにサンプルクロック信号を生成するようにしてもよい。
【００１６】
上記構成によれば、色信号ごとにその処理に適した位相に調整されたサンプルクロック信号を生成することができる。これにより、色信号ごとにサンプルクロック信号の位相変化を低減し、適切な位相のサンプルクロック信号を用いて画像処理を行うことができる。
【００１７】
なお、前記画像処理装置と、前記画像処理装置から出力される画像信号によって表される画像を表示する画像表示部と、を備えることにより、画像表示装置を構成することができる。
【００１８】
上記画像表示装置においては、本発明の画像処理装置を備えているので、サンプルクロック信号の位相変化を吸収し、安定な画像処理を行うことができる。
【００１９】
【発明の実施の形態】
Ａ．第１実施例：
Ａ−１．画像表示装置の構成：
図１は、この発明の第１実施例としての画像処理装置を適用した画像表示装置の概略構成を示すブロック図である。この画像表示装置１０００は、画像処理部１００と、画像表示部２００とを備えている。画像処理部１００は、入力バッファ部１１０と、サンプルクロック生成部１２０と、ＡＤ変換部１３０と、画像変換部１４０と、表示クロック生成部１５０と、ＣＰＵ１６０とを備えるコンピュータシステムである。画像表示部２００は、液晶パネル２１０と、パネル駆動部２２０とを備えている。画像処理部１００は、液晶パネル２１０に形成される画像を処理するための装置である。なお、パネル駆動部２２０は、画像処理部１００内に設けられていてもよい。
【００２０】
ＣＰＵ１６０は、バス１６２を介してサンプルクロック生成部１２０と、画像変換部１４０と、表示クロック生成部１５０とに接続されている。また、図示は省略されているが、入力バッファ部１１０やＡＤ変換部１３０にも接続されている。ＣＰＵ１６０は、各部の処理条件を設定し、また、各部の処理を直接制御する。
【００２１】
入力バッファ部１１０は、入力される画像信号ＶＳを、３つ（例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ））のアナログ画像信号ＲＳＡ，ＧＳＡ，ＢＳＡと、水平同期信号ＨＳおよび垂直同期信号ＶＳとして出力する。なお、これらのアナログ画像信号ＲＳＡ，ＧＳＡ，ＢＳＡをまとめてアナログ画像信号ＡＳと呼ぶ場合もある。
【００２２】
画像信号ＶＳが、輝度信号と色信号と同期信号とが重畳されたコンポジット画像信号である場合には、入力バッファ部１１０は、画像信号ＶＳから同期信号ＨＳ，ＶＳと、アナログ画像信号ＲＳＡ，ＧＳＡ，ＢＳＡとを分離して、各信号をそれぞれの供給先に出力する。また、画像信号ＶＳが３つのアナログ画像信号ＲＳＡ，ＧＳＡ、ＢＳＡと、水平同期信号ＨＳおよび垂直同期信号ＶＳとをそれぞれ含むコンポーネント画像信号である場合には、入力バッファ部１１０は、各信号をそれぞれの供給先に出力する。なお、各信号は、各信号の供給先に入力可能な仕様に調整されている。
【００２３】
サンプルクロック生成部１２０は、遅延調整部１７０と、クロック生成部１８０とを備えている。図２は、水平同期信号ＨＳと遅延同期信号ＨＳＣとサンプルクロック信号ＳＣＬＫとを示すタイムチャートである。遅延調整部１７０は、図２（ａ）に示す水平同期信号ＨＳを遅延して、図２（ｂ）に示す遅延同期信号ＨＳＣを出力する。クロック生成部１８０は、図２（ｃ）に示すように、遅延同期信号ＨＳＣに同期し、かつ、遅延同期信号ＨＳＣの周波数のＮ倍（Ｎは１以上の整数）の周波数を有するクロック信号をサンプルクロック信号ＳＣＬＫとして出力する。サンプルクロック信号ＳＣＬＫは、ＡＤ変換部１３０および画像変換部１４０に供給される。このようなクロック生成部１８０は、周波数シンセサイザによって実現可能である。
【００２４】
なお、「遅延同期信号ＨＳＣとサンプルクロック信号ＳＣＬＫとが同期する」とは、例えば、遅延同期信号ＨＳＣの立ち上がりエッジ位置（タイミング）とサンプルクロック信号ＳＣＬＫの立ち上がりエッジ位置（タイミング）とが一定の位相関係を保っていることを意味している。従って、水平同期信号ＨＳに対する遅延同期信号ＨＳＣの位相が遅延量に応じて変化しても、遅延同期信号ＨＳＣとサンプルクロック信号ＳＣＬＫとの位相関係は、一定の関係を維持する。本実施例においては、図２（ｃ）に示すように、遅延同期信号ＨＳＣの立ち上がりエッジ位置に対するサンプルクロック信号ＳＣＬＫの立ち上がりエッジ位置がほぼ等しくなるように設定されている。この結果、遅延同期信号ＨＳＣの遅延量を調整することにより、水平同期信号ＨＳとサンプルクロック信号ＳＣＬＫとの位相関係を調整することができる。そして、アナログ画像信号ＡＳは同期信号ＨＳに同期しているので、同期信号ＨＳとサンプルクロック信号ＳＣＬＫとの位相関係を調整することにより、アナログ画像信号ＡＳとサンプルクロック信号ＳＣＬＫとの位相関係も調整することができる。
【００２５】
周波数の逓倍数Ｎの値は、入力される画像信号ＶＳに応じて、ＡＤ変換部１３０の処理に適した周波数のサンプルクロック信号ＳＣＬＫが生成されるようにＣＰＵ１６０によって設定される。なお、遅延調整部１７０の構成と動作については、さらに、後述する。
【００２６】
ＡＤ変換部１３０は、ＡＤ変換部１３０内に３つのＡＤ変換器１３０Ｒ，１３０Ｇ，１３０Ｂを備えている。入力バッファ部１１０から出力された３つのアナログ画像信号ＲＳＡ，ＧＳＡ，ＢＳＡは、それぞれ対応するＡＤ変換器１３０Ｒ，１３０Ｇ，１３０Ｂにおいてサンプルクロック信号ＳＣＬＫに基づいてデジタル画像信号ＲＳＤ，ＧＳＤ，ＢＳＤに変換される。なお、デジタル画像信号ＲＳＤ，ＧＳＤ，ＢＳＤをまとめてデジタル画像信号ＤＳと呼ぶ場合もある。
【００２７】
画像変換部１４０は、画像メモリ１４２へのデジタル画像信号ＤＳの書き込みと読み出しを行う機能を有しており、また、画像の拡大・縮小、画面表示位置の調整等を行う機能も有している。これらの機能によって、画像変換部１４０は、ＡＤ変換部１３０から出力されたデジタル画像信号ＤＳを、画像表示部２００の液晶パネル２１０の仕様に適応するデジタル画像信号ＬＤＳに変換する。画像変換部１４０の種々の処理条件は、ＣＰＵ１６０によって設定される。
【００２８】
なお、デジタル画像信号ＤＳを画像メモリ１４２に書き込む処理は、同期信号ＨＳ，ＶＳおよびサンプルクロック信号ＳＣＬＫに同期して行われる。また、画像メモリ１４２から画像データを読み出す処理は、表示クロック生成部１５０から出力される水平同期信号ＲＨＳと、垂直同期信号ＲＶＳと、表示クロック信号ＲＣＬＫとに同期して行われる。通常は、同期信号ＲＨＳ，ＲＶＳは、同期信号ＨＳ，ＶＳと互いに非同期である。但し、同期信号ＲＨＳ，ＲＶＳは、同期信号ＨＳ，ＶＳと互いに同期であってもよい。
【００２９】
表示クロック生成部１５０は、水平同期信号ＲＨＳと、垂直同期信号ＲＶＳと、表示クロック信号ＲＣＬＫを生成する。これらの信号ＲＨＳ，ＶＨＳ，ＲＣＬＫは、液晶パネル２１０に画像を表示するために要求される周波数やタイミング等の仕様を満足するように生成される。表示クロック生成部１５０の動作条件は、液晶パネル２１０の仕様に応じてＣＰＵ１６０によって設定される。
【００３０】
画像変換部１４０から出力されるデジタル画像信号ＬＤＳと、表示クロック生成部１５０から出力される同期信号ＲＨＳ，ＶＨＳおよび表示クロック信号ＲＣＬＫとは、パネル駆動部２２０に供給される。液晶パネル２１０には、このディジタル画像信号ＬＤＳに応じた画像が、同期信号ＲＨＳ，ＶＨＳおよび表示クロック信号ＲＣＬＫに従って形成される。
【００３１】
なお、画像表示部２００に、液晶パネル２１０に形成された画像を投写するための投写光学系を設けて、投写型表示装置とすることもできる。この場合には、液晶パネル２１０に形成された画像が投写表示される。
【００３２】
Ａ−２．遅延調整部の構成：
図３は、遅延調整部１７０の内部構成を示すブロック図である。遅延調整部１７０は、可変遅延部３００と、初期位相設定部３２０と、位相変化吸収部３３０と、データ加算部３１０とを備えている。可変遅延部３００は、遅延制御データＤＣに応じて設定された遅延量で水平同期信号ＨＳを遅延することにより、遅延同期信号ＨＳＣを出力する。
【００３３】
図４は、可変遅延部３００の内部構成の一例を示すブロック図である。この可変遅延部３００は、ｎ−１個（ｎは２以上の整数）の直列に接続された遅延要素ＤＬＡ（１）〜ＤＬＡ（ｎ−１）を有する遅延部３０２と、セレクタ３０４とを備えている。第１段の遅延要素ＤＬＡ（１）には水平同期信号ＨＳが入力されており、各段の遅延要素ＤＬＡ（１）〜ＤＬＡ（ｎ−１）からは、水平同期信号ＨＳを順に遅延した遅延同期信号ＨＳＣ（１）〜ＨＳＣ（ｎ−１）が出力される。なお、括弧内の数字は、直列接続の順番を示している。セレクタ３０４のｎ個の入力Ｓ０〜Ｓｎ−１には、遅延同期信号ＨＳＣ（０）〜ＨＳＣ（ｎ−１）が順に入力されている。なお、遅延同期信号ＨＳＣ（０）は、第１段の遅延要素ＤＬＡ（１）に入力される水平同期信号ＨＳである。セレクタ３０４は、遅延制御データＤＣに応じてｎ個の入力Ｓ０〜Ｓｎ−１のうち一つを選択出力ＳＬＯから出力する機能を有している。ここで、各遅延要素ＤＬＡ（１）〜ＤＬＡ（ｎ−１）の遅延量をＴｄｓとすると、この可変遅延部３００は、０〜（（ｎ−１）・Ｔｄｓ）遅延範囲を有しており、単位遅延量Ｔｄｓでｎ段階に遅延量を設定可能である。従って、可変遅延部３００は、水平同期信号ＨＳを０〜（（ｎ−１）・Ｔｄｓ）の範囲内の遅延量で遅延した遅延同期信号ＨＳＣを出力する。
【００３４】
なお、可変遅延部３００は、図４に示す構成以外の種々の構成をとることが可能である。例えば、遅延量がそれぞれ異なる複数の遅延要素を有し、遅延制御データＤＣに応じて遅延量の組み合わせを選択することにより、遅延量を可変とするものであってもよい。すなわち、可変遅延部３００は、遅延制御データに応じて遅延量が調整可能なものであればよい。
【００３５】
図３の初期位相設定部３２０は、装置の初期状態における可変遅延部３００の遅延量を示す初期遅延データＤＣＩを出力する。装置の初期状態において、位相変化吸収部３３０から出力される遅延吸収データＤＣＤの値はゼロであり、データ加算部３１０からは初期遅延データＤＣＩが遅延制御データＤＣとして出力される。
【００３６】
装置の初期状態における可変遅延部３００の遅延量は、サンプルクロック信号ＳＣＬＫの位相が、装置の初期状態においてＡＤ変換部１３０でアナログ画像信号ＡＳをディジタル画像信号ＤＳに変換するために適切な位相となるように設定される。
【００３７】
初期位相設定部３２０としては、例えば、特開平１０−１３３６１９号公報に記載された構成を利用することができる。この場合には、サンプルクロック信号ＳＣＬＫの位相が、装置の初期状態においてＡＤ変換部１３０でアナログ画像信号ＡＳをディジタル画像信号ＤＳに変換するために適切な位相となるように、可変遅延部３００の遅延量を自動的に設定することができる。なお、初期位相設定部３２０の機能の少なくとも一部を、ＣＰＵ１６０によって実現するようにすることができる。
【００３８】
また、初期位相設定部３２０は、初期状態においてユーザが表示される画像を見ながら手動で調整することにより得られた初期遅延データＤＣＩを出力するような構成にしてもよい。また、あらかじめ設定された固定の初期遅延データＤＣＩを出力するような構成としてもよい。この固定データとしては製品出荷時や、ユーザが手動で設定したデータを利用するようにすればよい。
【００３９】
本発明において、「装置の初期状態」とは、初期遅延データＤＣＩが設定されるときの状態であって、アナログ画像信号ＧＳＡとサンプルクロック信号ＳＣＬＫとが適切な位相関係を有するような状態を意味する。なお、このような初期状態のことを、「適正位相状態」とも呼ぶ。
【００４０】
位相変化吸収部３３０には、緑色のアナログ画像信号ＧＳＡと、サンプルクロック信号ＳＣＬＫが入力されている。位相変化吸収部３３０は、アナログ画像信号ＧＳＡとサンプルクロック信号ＳＣＬＫの位相関係が変化したときに、これを装置の初期状態における位相関係に戻すための遅延吸収データＤＣＤを出力する。データ加算部３１０は、遅延吸収データＤＣＤを初期位相設定部３２０から出力されている初期遅延データＤＣＩに加算して出力する。なお、位相変化吸収部３３０の詳細は後述する。
【００４１】
可変遅延部３００から出力される遅延同期信号ＨＳＣの遅延量は、遅延吸収データＤＣＤに応じて調整される。これにより、アナログ画像信号ＧＳＡに対するサンプルクロック信号ＳＣＬＫの位相は、装置の初期状態において設定された適切な位相を保つように調整される。
【００４２】
Ａ−３．位相変化吸収部の構成および動作：
図５は、位相変化吸収部３３０の概略構成を示すブロック図である。位相変化吸収部３３０は、信号変化検出部４２０と、位相比較部４４０と、位相変化制御部４６０とを備えている。
【００４３】
信号変化検出部４２０は、コンパレータ４２２と、比較レベル生成部４２４とを備えている。比較レベル生成部４２４は、位相変化制御部４６０から出力されるレベル制御データＲＶＤに従って、比較レベルＶｒを出力する。比較レベル生成部４２４は、ＤＡ変換器で構成することができる。なお、比較レベル生成部４２４を位相変化制御部４６０内に設けて、位相変化制御部４６０から信号変化検出部４２０に比較レベルＶｒを出力するようにしてもよい。
【００４４】
図６は、コンパレータ４２２の動作を示すタイミングチャートである。コンパレータ４２２は、図６（ａ）に示すように入力される緑色のアナログ画像信号ＧＳＡと比較レベルＶｒとを比較して、図６（ｂ）に示すように検出信号ＶＥＳを出力する。検出信号ＶＥＳは、アナログ画像信号ＧＳＡの信号レベルが比較レベルＶｒよりも大きくなるタイミングＴｃｕでＬ（ロウ）レベルからＨ（ハイ）レベルに変化し、アナログ画像信号ＧＳＡの信号レベルが比較レベルＶｒよりも小さくなるタイミングＴｃｄでＨレベルからＬレベルに変化する２値出力信号である。
【００４５】
ここで、アナログ画像信号の信号レベルは、画像の輝度レベルを表しており、本発明の「入力画像信号の特定の信号レベルに達する位置である画像信号変化位置」とは、画像の輝度レベルがある輝度レベルよりも大きくなる、あるいは、小さくなるタイミングを意味している。本実施例の信号変化検出部４２０は、緑色のアナログ画像信号ＧＳＡの信号レベルが変化するタイミングを、ある比較レベルＶｒとアナログ画像信号ＧＳＡとをコンパレータ４２２により比較することにより、検出信号ＶＥＳの立ち上がりエッジ（タイミング）または立ち下がりエッジ（タイミング）として出力している。従って、検出信号ＶＥＳは、アナログ画像信号ＧＳＡの特定の信号レベルが変化するタイミングを示す信号であり、検出信号ＶＥＳのエッジとサンプルクロック信号ＳＣＬＫのエッジとの位相関係は、アナログ画像信号ＧＳＡとサンプルクロック信号ＳＣＬＫとの位相関係とほぼ等価である。さらに、通常、３つのアナログ画像信号の位相がほぼ等しい場合には、検出信号ＶＥＳのエッジとサンプルクロック信号ＳＣＬＫのエッジとの位相関係は、アナログ画像信号ＡＳの全体とサンプルクロック信号ＳＣＬＫとの位相関係とほぼ等価である。従って、この検出信号ＶＥＳのエッジとサンプルクロック信号ＳＣＬＫのエッジとの位相関係の変化を調べれば、アナログ画像信号ＡＳとサンプルクロック信号ＳＣＬＫとの位相関係の変化を調べることができる。
【００４６】
なお、緑色のアナログ画像信号ＧＳＡではなく、赤色または青色のアナログ画像信号ＲＳＡ，ＧＳＡの信号レベルが変化するタイミングを検出するようにしてもよい。但し、アナログ画像信号の輝度レベル変化としては、一般的に緑色のアナログ画像信号の輝度レベル変化が大きい場合が多い。従って、緑色の画像信号を用いるほうが、画像信号の輝度レベルの変化を検出する上で有利である。
【００４７】
また、本実施例の信号変化検出部４２０においては、アナログ画像信号ＧＳＡの信号レベル、すなわち、画像信号の輝度レベルが変化するタイミングを、アナログ画像信号ＧＳＡと比較レベルＶｒとを比較することにより検出しているが、これに限定されるものではない。アナログ画像信号のある輝度レベルが変化するタイミングを検出することができればどのような構成であってもよい。例えば、アナログ画像信号を微分することにより、アナログ画像信号の変化タイミングを検出するようにすることも可能である。
【００４８】
位相比較部４４０は、ｍ−１個（ｍは２以上の整数）の直列に接続された遅延要素ＤＬＢ（１）〜ＤＬＢ（ｍ−１）を有する遅延部４４２と、ｍ個のラッチＬＴ（０）〜ＬＴ（ｍ−１）を有するラッチ部ＬＴと、位相比較判定部４４６とを備えている。第１段目の遅延要素ＤＬＢ（１）にはサンプルクロック信号ＳＣＬＫが入力されている。各段の遅延要素ＤＬＢ（１）〜ＤＬＢ（ｍ−１）からは、サンプルクロック信号ＳＣＬＫが順に遅延された遅延クロック信号（位相差クロック信号）ＤＣＫ（１）〜ＤＣＫ（ｍ−１）が出力される。なお、括弧内の数字は、直列接続の順番を示している。ここで、各遅延クロック間の遅延量、すなわち、遅延要素ＤＬＢ（１）〜ＤＬＢ（ｍ−１）の各遅延量はＴｄｃである。従って、各遅延クロック信号ＤＣＫ（１）〜ＤＣＫ（ｍ−１）のサンプルクロック信号ＳＣＬＫに対する遅延量は、（１・Ｔｄｃ）〜（（ｍ−１）・Ｔｄｃ）となる。
【００４９】
各ラッチＬＴ（０）〜ＬＴ（ｍ−１）のデータ入力端子には、信号変化検出部４２０から出力される検出信号ＶＥＳが共通に入力されている。また、クロック入力端子ＣＫには、それぞれ遅延クロック信号ＤＣＫ（０）〜ＤＣＫ（ｍ−１）が順に入力されている。ただし、遅延クロック信号ＤＣＫ（０）は、遅延要素ＤＬＢ（１）の入力信号、すなわち、サンプルクロック信号ＳＣＬＫである。また、イネーブル入力端子Ｅｎには、位相比較判定部４４６から出力されるイネーブル信号ＥｎＳが共通に入力されており、リセット入力ＲＳＴには、位相変化制御部４６０から出力されるリセット信号ＲＳＴＳが共通に入力されている。
【００５０】
各ラッチＬＴ（０）〜ＬＴ（ｍ−１）は、それぞれ入力されている遅延クロック信号ＤＣＫ（０）〜ＤＣＫ（ｍ−１）の立ち上がりエッジで検出信号ＶＥＳをラッチし、それぞれのデータ出力端子ＱＯからラッチ信号ＬＤ（０）〜ＬＤ（ｍ−１）を出力する。ｍビットのラッチ信号ＬＤ（０）〜ＬＤ（ｍ−１）は、位相変化制御部４６０の入力端子ＩＤ（０）〜ＩＤ（ｍ−１）に入力されている。
【００５１】
位相比較判定部４４６は、２つのＡＮＤゲート４４８，４５０と、セレクタ４５２とを備えている。ＡＮＤゲート４４８の入力端子ＡおよびＡＮＤゲート４５０の入力端子Ｂには、ラッチ信号ＬＤ（０）が入力されており、ＡＮＤゲート４４８の入力端子ＢおよびＡＮＤゲート４５０の入力端子Ａには、ラッチ信号ＬＤ（ｍ−１）が入力されている。ＡＮＤゲート４４８の出力はセレクタ４５２の第１の入力端子ＳＩ１に入力され、ＡＮＤゲート４５０の出力はセレクタ４５２の第２の入力端子ＳＩ２に入力されている。セレクタ４５２の出力端子ＳＯは各ラッチＬＴ（０）〜ＬＴ（ｍ−１）のイネーブル入力端子Ｅｎに接続されている。なお、各ラッチＬＴ（０）〜ＬＴ（ｍ−１）に入力されるイネーブル信号ＥｎＳは負論理であり、イネーブル信号ＥｎＳがＬレベルのときに各ラッチＬＴ（０）〜ＬＴ（ｍ−１）がイネーブルされる。
【００５２】
ＡＮＤゲート４４８，４５０の入力端子Ａは負論理入力であり、入力端子Ｂは正論理入力である。従って、ＡＮＤゲート４４８の出力は、ラッチ信号ＬＤ（０）がＬレベルでラッチ信号ＬＤ（ｍ−１）の信号レベルがＨレベルのときのみＨレベルとなる。すなわち、ＡＮＤゲート４４８の出力は、サンプルクロック信号ＳＣＬＫの立ち上がりエッジでは検出信号ＶＥＳがＬレベルであり、最後の遅延クロック信号ＤＣＫ（ｍ−１）の立ち上がりエッジでは検出信号ＶＥＳがＨレベルになっている。また、ＡＮＤゲート４５０の出力は、ラッチ信号ＬＤ（０）がＨレベルでラッチ信号ＬＤ（ｍ−１）の信号レベルがＬレベルのときのみＨレベルとなる。すなわち、ＡＮＤゲート４４８の出力は、サンプルクロック信号ＳＣＬＫの立ち上がりエッジでは検出信号ＶＥＳがＨレベルであり、最後の遅延クロック信号ＤＣＫ（ｍ−１）の立ち上がりエッジでは検出信号ＶＥＳがＬレベルになっている。
【００５３】
セレクタ４５２の切り換えは位相変化制御部４６０から出力される切り換え信号Ｕ／Ｄによって行われ、第１のＡＮＤゲート４４８の出力と第２のＡＮＤゲート４５０の出力のどちらか一方がイネーブル信号ＥｎＳとして位相比較判定部４４６から出力される。検出信号ＶＥＳがＬレベルからＨレベルに変化するタイミングで位相比較を行う場合には、第１のＡＮＤゲート４４８の出力がイネーブル信号ＥｎＳとして選択され、検出信号ＶＥＳがＨレベルからＬレベルに変化するタイミングで位相比較を行う場合には、第２のＡＮＤゲート４５０の出力が選択される。例えば、第１のＡＮＤゲート４４８の出力がイネーブル信号ＥｎＳとして選択されている場合には、ラッチ信号ＬＤ（０）がＬレベルでラッチ信号ＬＤ（ｍ−１）がＨレベルのときに各ラッチがディスエーブルされて、そのときの出力が保持される。
【００５４】
位相変化制御部４６０は、ｍ個のラッチＬＴ（０）〜ＬＴ（ｍ−１）から出力されたラッチ信号ＬＤ（０）〜ＬＤ（ｍ−１）に基づいて、アナログ画像信号ＧＳＡに対するサンプルクロック信号ＳＣＬＫの位相の変化量を検出して、この変化量に応じて可変遅延部３００の遅延量を調整するための遅延吸収データＤＣＤを出力する。
【００５５】
図７は、位相変化吸収部３３０の動作を示すタイミングチャートである。以下では、検出信号ＶＥＳがＬレベルからＨレベルに変化する立ち上がりエッジ（タイミング）に対するサンプルクロック信号ＳＣＬＫの立ち上がりエッジの位相変化を検出する場合を例に説明する。図７（ａ）は検出信号ＶＥＳを示している。図７（ｂ）〜（ｇ）は、各ラッチＬＴ（０）〜ＬＴ（ｍ−１）のうち、ラッチＬＴ（０），ＬＴ（ｉ−３），ＬＴ（ｉ−２），ＬＴ（ｉ−１），ＬＴ（ｉ），ＬＴ（ｍ−１）の各クロック入力端子ＣＫに入力される遅延クロック信号ＤＣＫ（０），ＤＣＫ（ｉ−３），ＤＣＫ（ｉ−２），ＤＣＫ（ｉ−１），ＤＣＫ（ｉ），ＤＣＫ（ｍ−１）を示している。ｉは４以上ｍ−２以下の整数であり、サンプルクロック信号ＳＣＬＫが通過する遅延要素の段数を示している。また、図７（ｈ）〜（ｍ）は、ラッチＬＴ（０），ＬＴ（ｉ−３），ＬＴ（ｉ−２），ＬＴ（ｉ−１），ＬＴ（ｉ），ＬＴ（ｍ−１）の各データ出力端子ＱＯから出力されるラッチ信号ＬＤ（０），ＬＤ（ｉ−３），ＬＤ（ｉ−２），ＬＤ（ｉ−１），ＬＤ（ｉ），ＬＤ（ｍ−１）を示している。さらに、図７（ｎ）はイネーブル信号ＥｎＳを示し、図７（ｏ）はリセット信号ＲＳＴＳを示している。
【００５６】
図７（ｂ）〜図７（ｇ）に示すように、各遅延クロック信号ＤＣＫ（０），…ＤＣＫ（ｉ−３），ＤＣＫ（ｉ−２），ＤＣＫ（ｉ−１），ＤＣＫ（ｉ），…ＤＣＫ（ｍ−１）のサンプルクロック信号ＳＣＬＫに対する遅延量は、通過する遅延要素の数に応じて、それぞれ０，…（（ｉ−３）・Ｔｄｃ），（（ｉ−２）・Ｔｄｃ），（（ｉ−１）・Ｔｄｃ），（ｉ・Ｔｄｃ），…（（ｍ−１）・Ｔｄｃ）である。遅延要素ＤＬＢ（０）〜ＤＬＢ（ｍ−１）の各遅延量Ｔｄｃは、Ｔｃ≧ｍ・Ｔｄｃ（Ｔｃはサンプルクロック信号ＳＣＬＫの１周期）を満足するように設定されている。従って、各遅延クロックＤＣＫ（０）〜ＤＣＫ（ｍ−１）は、本発明のサンプルクロックＳＣＬＫの１周期Ｔｃ内で少しずつ位相が異なる位相差クロック信号に相当する。
【００５７】
各ラッチＬＴ（０）〜ＬＴ（ｍ−１）は、検出信号ＶＥＳをそれぞれに入力されている遅延クロック信号ＤＣＫ（０）〜ＤＣＫ（ｍ−１）の立ち上がりエッジでラッチし、それぞれのデータ出力端子ＱＯからラッチ信号ＬＤ（０）〜ＬＤ（ｍ−１）を出力する。
【００５８】
図７（ａ）の左半分に示すように、遅延クロック信号ＤＣＫ（ｉ−１）の立ち上がりタイミングＴｉ−１と、遅延クロック信号ＤＣＫ（ｉ）の立ち上がりタイミングＴｉとの間で検出信号ＶＥＳがＬレベルからＨレベルに変化する場合には、各遅延クロック信号ＤＣＫ（０）〜ＤＣＫ（ｉ−１）によるラッチ信号ＬＤ（０）〜ＬＤ（ｉ−１）は、図７（ｈ）〜（ｋ）に示すようにそれぞれＬレベルのままである。一方、遅延クロック信号ＤＣＫ（ｉ）〜ＤＣＫ（ｍ−１）によるラッチ信号は、図７（ｌ）〜（ｍ）に示すようにＬレベルからＨレベルに変化する。
【００５９】
検出信号ＶＥＳのＬレベルからＨレベルに変化するタイミングで位相比較を行う場合には、切り換え信号Ｕ／Ｄによって位相比較判定部４４６の第１のＡＮＤゲート４４８の出力が選択されている。第１のＡＮＤゲート４４８の出力は、ラッチ信号ＬＤ（０）がＬレベルでラッチ信号ＬＤ（ｍ−１）がＨレベルに変化したときに、図７（ｎ）に示すイネーブル信号ＥｎＳのようにＨレベルに変化する。イネーブル信号ＥｎＳがＨレベルになると、各ラッチＬＴ（０）〜ＬＴ（ｍ−１）は、図７（ｎ）に示すリセット信号ＲＳＴＳによってリセットされるまで、ラッチ動作を停止して停止前の状態を維持する。
【００６０】
このとき、ラッチ信号ＬＤ（０）〜ＬＤ（ｍ−１）のレベルは、２つのラッチ信号ＬＤ（ｉ−１），ＬＤ（ｉ）の間で切り換わっているので、検出信号ＶＥＳの立ち上がりエッジは、これらの２つのラッチ信号ＬＤ（ｉ−１），ＬＤ（ｉ）に対応する２つの遅延クロック信号ＤＣＫ（ｉ−１），ＤＣＫ（ｉ）の立ち上がりエッジの間にあることがわかる。すなわち、位相比較部４４０から出力されるｍビットのラッチ信号ＬＤ（０）〜ＬＤ（ｍ−１）は、検出信号ＶＥＳの立ち上がりタイミングが、サンプルクロック信号ＳＣＬＫの１周期期間内のいずれのタイミングにあるかを示している。
【００６１】
ここで、図７（ａ）の右半分に示すように位相関係が変化し、遅延クロック信号ＤＣＫ（ｉ−３）の立ち上がりタイミングＴｉ−３と遅延クロック信号ＤＣＫ（ｉ−２）の立ち上がりタイミングＴｉ−２との間で検出信号ＶＥＳがＬレベルからＨレベルに変化したものと仮定する。すなわち、サンプルクロック信号ＳＣＬＫの位相が図７（ｂ）に示すようにΔＴ（２・Ｔｄｃ＜ΔＴ＜３・Ｔｄｃ）だけ変化したとする。このとき、図７（ｈ）〜（ｍ）に示すように、ラッチ信号のレベルは、２つのラッチ信号ＬＤ（ｉ−３），ＬＤ（ｉ−２）の間で切り換わる。すなわち、サンプルクロック信号ＳＣＬＫの位相変化量ΔＴに相当する分だけ、位相変化前に比べてラッチ信号のレベル間の境界が移動する。
【００６２】
以上のことから、位相比較部４４０から出力されるラッチ信号ＬＤ（０）〜ＬＤ（ｍ−１）のうち、信号レベルが異なる２つのラッチ信号の位置（以下、「ラッチ信号の境界位置」と呼ぶ。）の変化は、サンプルクロック信号ＳＣＬＫの位相の変化に相当していることがわかる。従って、位相比較部４４０から出力されるラッチ信号の境界位置の変化を検出することにより、サンプルクロック信号ＳＣＬＫの位相の変化を検出することができる。
【００６３】
図８は、位相変化制御部４６０の動作を示すフローチャートである。位相変化制御部４６０は、動作を開始すると、ステップＳ１０２において、イネーブル信号ＥｎＳの信号レベルを監視することにより、ラッチ動作が停止されてラッチ信号が停止前の状態を維持している状態（以下、「ホールド状態」と呼ぶ）か否かを監視する。ホールド状態でない場合には、ステップＳ１０２においてイネーブル信号ＥｎＳの信号レベルの監視を続ける。ホールド状態である場合には、ステップＳ１０４において、ラッチ信号ＬＤ（０）〜ＬＤ（ｍ−１）を入力データＩＤ（０）〜ＩＤ（ｍ−１）として取り込む。そして、取り込まれた入力データＩＤ（０）〜ＩＤ（ｍ−１）から、検出信号ＶＥＳとサンプルクロック信号ＳＣＬＫとの位相差を示す位相検出データＰＤＤ（ＰＤＤは０〜（ｍ−１）の整数）を決定する。例えば、図７の左半分に示すように、入力データがＩＤ（ｉ−１），ＩＤ（ｉ）の間で０から１に切り換わっている場合には、位相検出データＰＤＤの値はｉに決定される。また、図７の右半分に示すように、入力データがＩＤ（ｉ−３），ＩＤ（ｉ−２）の間で０から１に切り換わっている場合には、位相検出データＰＤＤの値は（ｉ−２）に決定される。
【００６４】
装置の初期状態を設定する場合には、図８のステップＳ１０８において、ステップＳ１０４で求められた位相検出データを初期位相データとして保存し、ステップＳ１１４に進む。初期状態でない場合には、ステップＳ１１０において、初期位相データと位相検出データとの差を求める。そして、ステップＳ１１２において、ステップＳ１１０で求められた差に対応する遅延量を吸収するための遅延吸収データＤＣＤを出力する。
【００６５】
例えば、位相変化前（初期状態）の位相検出データである初期位相データをｉとし、位相変化後の位相検出データがｉ−２とすると、初期位相データと位相検出データの差は−２と決定される。これは、位相変化後のサンプルクロック信号ＳＣＬＫが、位相変化前の位相に比べてＤＬＢ（１）〜ＤＬＢ（ｍ−１）の１つの遅延量Ｔｄｃの約２倍に相当する分だけ遅れていることを示している。従って、この遅れに相当する遅延量（２・Ｔｄｃ）だけ、可変遅延部３００の遅延量を減少させる遅延吸収データＤＣＤが設定される。図４の可変遅延部３００の遅延要素ＤＬＡ（１）〜ＤＬＡ（ｎ−１）の１つの遅延量Ｔｄｓが位相変化吸収部３３０の遅延要素ＤＬＢ（１）〜ＤＬＢ（ｍ−１）の１つの遅延量Ｔｄｃに等しいとすると、遅延吸収データＤＣＤとしては−２が設定され、可変遅延部３００は遅延量（２・Ｔｄｃ）にほぼ等しい遅延量（２・Ｔｄｓ）だけ遅延が減少するように設定される。但し、遅延量Ｔｄｓと遅延量Ｔｄｃとは必ずしも等しくする必要はない。遅延量Ｔｄｓと遅延量Ｔｄｃとが等しく設定されていない場合においては、遅延量Ｔｄｓと遅延量Ｔｄｃの関係に応じて、遅延吸収データＤＣＤを設定すればよい。しかしながら、これらの遅延量が等しいほうが位相変化制御部４６０において遅延吸収データＤＣＤを求めるのに便利である。
【００６６】
遅延吸収データＤＣＤの出力後、ステップＳ１１４においては、図７（ｏ）に示すように、リセット信号ＲＳＴＳとしてＨレベルに変化する１パルスの信号を出力し、各ラッチＬＴ（０）〜ＬＴ（ｍ−１）をリセットし、各ラッチのホールド状態を解除する。そして、動作の終了指示があるまで、ステップＳ１０２からステップＳ１１４までの処理を繰り返し実行する。
【００６７】
なお、位相比較部４４０の各ラッチＬＴ（０）〜ＬＴ（ｍ−１）は、上述したように、リセット信号ＲＳＴＳによってリセットされるまで、ラッチ動作を停止して停止前の状態を維持することができる。従って、位相変化制御部４６０は、サンプルクロック信号ＳＣＬＫの周波数や、信号変化検出部４２０からの検出信号ＶＥＳの変化に依存せずに、制御を実行することができる。
【００６８】
位相変化制御部４６０から出力された遅延吸収データＤＣＤは、図３を用いて説明したように、初期遅延データＤＣＩに加算されて遅延制御データＤＣとして可変遅延部３００に供給される。可変遅延部３００は、新たな遅延制御データＤＣが供給されるまで与えられた遅延制御データＤＣに応じた遅延量で水平同期信号ＨＳを遅延して、遅延同期信号ＨＳＣを出力する。クロック生成部１８０（図１）は、遅延同期信号ＨＳＣに基づいてサンプルクロック信号ＳＣＬＫを生成する。
【００６９】
なお、位相変化制御部４６０の主な機能は、上記のように、位相比較部４４０から出力されたラッチ信号ＬＤ（０）〜ＬＤ（ｍ−１）に基づいて、サンプルクロック信号ＳＣＬＫの位相を求めることにある。そこで、位相変化制御部４６０の機能をＣＰＵ１６０が実行するようにしてもよい。
【００７０】
以上のように、位相変化吸収部３３０は、初期状態からのサンプルクロック信号ＳＣＬＫの位相の変化を検出し、この変化を吸収するように可変遅延部３００の遅延量を調整する。これにより、サンプルクロック信号ＳＣＬＫの位相変化を抑制し、サンプルクロック信号ＳＣＬＫが適切な位相を保つように調整する。
【００７１】
なお、サンプルクロック信号ＳＣＬＫの位相変化に伴う可変遅延部３００の遅延調整量を表す遅延吸収データＤＣＤは、上述のように、複数の遅延要素ＤＬＢ（１）〜ＤＬＢ（ｍ−１）によるサンプルクロック信号ＳＣＬＫの遅延量に基づいて間接的に決定される。従って、可変遅延部３００の高精度な遅延調整を実現するためには、可変遅延部３００の遅延要素ＤＬＡ（１）〜ＤＬＡ（ｎ−１）と、位相比較部４４０の遅延要素ＤＬＢ（１）〜ＤＬＢ（ｍ−１）の遅延量の相対的な精度が可能な限り良いことが望ましい。例えば各遅延の相対精度は、数百ｐｐｍ以下であることが好ましい。
【００７２】
以上説明したように、サンプルクロック生成部１２０は、遅延調整部１７０においてサンプルクロック信号ＳＣＬＫの位相変化を吸収するように動作する。これにより、本実施例の画像表示装置１０００においては、アナログ画像信号ＡＳに対するサンプルクロック信号ＳＣＬＫの位相変化を低減し、適切な位相のサンプルクロック信号ＳＣＬＫを用いて画像処理を行うことができる。
【００７３】
なお、上記実施例では、位相変化吸収部３３０（図５）において検出信号ＶＥＳがＬベルからＨレベルに変化するタイミングに対するサンプルクロック信号ＳＣＬＫの位相の変化を検出する場合を例に説明しているが、検出信号ＶＥＳのＨベルからＬレベルに変化するタイミングに対するサンプルクロック信号ＳＣＬＫの位相の変化を検出するようにしてもよい。この場合には、切り換え信号Ｕ／Ｄによって位相比較判定部４４６の第２のＡＮＤゲート４５０の出力が選択される。イネーブル信号ＥｎＳは、ラッチ信号ＬＤ（０）がＨレベルでラッチ信号ＬＤ（ｍ−１）がＬレベルに変化したときに、Ｈレベルに変化し、各ラッチＬＴ（０）〜ＬＴ（ｍ−１）の動作が停止する。
【００７４】
また、上記実施例では、遅延要素ＤＬＢ（１）〜ＤＬＢ（ｍ−１）の１つの遅延量ＴｄｃがＴｃ≧ｍ・Ｔｄｃ（Ｔｃはサンプルクロック信号ＳＣＬＫの１周期）を満足するように設定されており、サンプルクロック信号ＳＣＬＫの周波数が一定の周波数の場合を例に説明している。しかしながら、実際に入力される画像信号には種々仕様があり、これらに応じてサンプルクロック信号ＳＣＬＫの周波数も変化する場合が多い。このような場合には、周期Ｔｃが最も長い場合に対応できるように遅延要素ＤＬＢ（１）〜ＤＬＢ（ｍ−１）の数ｍを設定する。そして、ラッチ信号ＬＤ（１）〜ＬＤ（ｍ−１）の中から、位相比較判定部４４６の第１のＡＮＤゲート４４８の入力端子Ｂおよび第２のＡＮＤゲート４５０の入力端子Ａに入力するラッチ信号を１つ選択するセレクタを備える。そして、選択されたラッチ信号を出力するラッチに入力される遅延クロック信号の遅延量がサンプルクロック信号ＳＣＬＫの周期Ｔｃよりも小さくなるように、ラッチ信号を選択する。このようにすれば、種々の画像信号に対応することができる。
【００７５】
また、上記実施例においては、位相比較部４４０からラッチ信号ＬＤ（０）〜Ｌｄ（ｍ−１）が出力される度に、位相変化制御部４６０において位相変化を検出して遅延吸収データＤＣＤを出力する場合を例に説明している。しかしながら、急激な位相変化が検出された場合、この変化はノイズによる単発的な変化である場合が多い。そこで、複数回の位相検出データを記憶しておいて、これらの位相検出データの変化に応じて、遅延吸収データＤＣＤを制御するようにしてもよい。例えば、複数回分の位相検出データの平均値を位相検出データとし、ステップＳ１１０でこの平均位相検出データと初期位相データとの差を求めるようにしてもよい。あるいは、複数回分の位相検出データの位相の変化から次の位相の変化を予測し、位相検出データが予測結果に対して所定の許容範囲にある場合には、その位相検出データと初期位相データとの差を求めるようにしてもよい。
【００７６】
また、上記実施例において、位相変化制御部４６０は、初期位相データと位相検出データとの差を吸収するように、遅延吸収データＤＣＤを制御している。この代わりに、例えば、直前の位相検出データに対する位相検出データの差を吸収するように、遅延吸収データＤＣＤを制御するようにしてもよい。この場合には、図３の初期位相設定部３２０は不要である。
【００７７】
Ｂ．第２実施例：
図９は、第２実施例としての画像表示装置における信号変化検出部４２０Ａを示すブロック図である。第２実施例の画像表示装置は、図５に示す位相変化吸収部３３０の信号変化検出部４２０の代わりに信号変化検出部４２０Ａを用いている点を除いて図１の画像表示装置１０００と同じである。
【００７８】
信号変化検出部４２０Ａは、複数のコンパレータＣＭＰ（０）〜ＣＭＰ（ｌ−１）（ｌは２以上の整数）と、複数の比較レベル生成部ＣＭＶ（０）〜ＣＭＶ（ｌ−１）と、正論理入力のＯＲゲート４２６と、負論理入力のＯＲゲート４２８と、セレクタ４３０と、フリップフロップ４３２とを備えている。複数の比較レベル生成部ＣＭＶ（０）〜ＣＭＶ（ｌ−１）は、位相変化制御部４６０から出力されるレベル制御データＲＶＤ（０）〜ＲＶＤ（ｌ−１）に従って、それぞれ異なった比較レベルＶｒ（０）〜Ｖｒ（ｌ−１）を出力する。各コンパレータＣＭＰ（０）〜ＣＭＰ（ｌ−１）は、それぞれに入力される比較レベルＶｒ（０）〜Ｖｒ（ｌ−１）とアナログ画像信号ＧＳＡを比較して、アナログ画像信号ＧＳＡの信号レベルが各比較レベルＶｒ（０）〜Ｖｒ（ｌ−１）よりも大きくなるタイミングでＬレベルからＨレベルに変化する検出信号ＶＥＳ０〜ＶＥＳｌ−１を出力する。あるいは、アナログ画像信号ＧＳＡの信号レベルが各比較レベルＶｒ（０）〜Ｖｒ（ｌ−１）よりも小さくなるタイミングでＨレベルからＬレベルに変化する検出信号ＶＥＳ０〜ＶＥＳｌ−１を出力する。
【００７９】
ＯＲゲート４２６には、各検出信号ＶＥＳ０〜ＶＥＳｌ−１が入力されており、いずれかひとつの検出信号がＬレベルからＨレベルに変化すると、ＬレベルからＨレベルに変化する出力信号ＶＥＳ（Ｕ）を出力する。ＯＲゲート４２８にも、各検出信号ＶＥＳ０〜ＶＥＳｌ−１が入力されており、いずれかひとつの検出信号がＨレベルからＬレベルに変化すると、ＬレベルからＨレベルに変化する出力信号ＶＥＳ（Ｄ）を出力する。セレクタ４３０は、切り換え信号Ｕ／Ｄによって制御され、アナログ画像信号ＧＳＡの信号レベルが各比較レベルＶｒ（０）〜Ｖｒ（ｌ−１）よりも大きくなるタイミングを検出する場合には、セレクタ４３０からＯＲゲート４２６の出力信号ＶＥＳ（Ｕ）が出力される。アナログ画像信号ＧＳＡの信号レベルが各比較レベルＶｒ（０）〜Ｖｒ（ｌ−１）よりも小さくなるタイミングを検出する場合には、ＯＲゲート４２８の出力信号ＶＥＳ（Ｄ）が出力される。フリップフロップ４３２のクロック入力端子ＣＫには、セレクタ４３０の出力信号（ＶＥＳ（Ｕ）またはＶＥＳ（Ｄ））が入力され、データ入力端子Ｄは、Ｈレベルに設定されている。フリップフロップ４３２の出力Ｑは、出力信号ＶＥＳ（Ｕ）またはＶＥＳ（Ｄ）の立ち上がりタイミングで、Ｈレベルに変化し、検出信号ＶＥＳとして出力される。フリップフロップ４３２の出力Ｑは、Ｈレベルに変化すると、位相変化制御部４６０から出力されるリセット信号ＲＳＴＳによってリセットされるまで、Ｈレベルを維持する。
【００８０】
以上の動作により、信号変化検出部４２０Ａは、複数の比較レベルＶｒ（０）〜Ｖｒ（ｌ−１）のうち、いずれかのレベルよりも大きくなるタイミングあるいは小さくなるタイミングを検出して、このタイミングを検出信号ＶＥＳとして出力することができる。
【００８１】
ここで、画像信号としては、白色画像のように輝度レベルの高いものや、黒色画像のように輝度レベルの低いもの等、色々存在する。第１実施例の信号変化検出部４２０においては、比較レベルＶｒよりも低い輝度レベルの画像信号からは輝度レベル変化を検出することができない。しかしながら、第２実施例の信号変化検出部４２０Ａにおいては、複数の比較レベルＶｒ（０）〜Ｖｒ（ｌ−１）でアナログ画像信号の変化を検出することができるので、種々の画像信号において、輝度レベルの変化を検出することができる。
【００８２】
なお、図５に示した信号変化検出部４２０においても、比較レベルＶｒを変化させることにより、種々の画像信号において、輝度レベルの変化を検出することができる。例えば、入力される画像の内容に応じて比較レベルＶｒを変化させるようにしたり、適当な時間間隔で、比較レベルＶｒを変化させるようにしてもよい。
【００８３】
Ｃ．第３実施例：
図１０は、第３実施例としての画像表示装置におけるサンプルクロック生成部１２０Ａの構成を示すブロック図である。第３実施例の画像表示装置は、サンプルクロック生成部１２０Ａの構成およびサンプルクロック生成部１２０Ａから出力されるサンプルクロック信号の供給先を除いて、図１の画像表示装置１０００と同じである。
【００８４】
サンプルクロック生成部１２０Ａは、赤色のサンプルクロック生成部１２０ＡＲと、緑色のサンプルクロック生成部１２０ＡＧと、青色のサンプルクロック生成部１２０ＡＢとを備えており、各色のサンプルクロック生成部１２０ＡＲ，１２０ＡＧ，１２０ＡＢの構成は第１実施例のサンプルクロック生成部１２０と同じである。各色のサンプルクロック生成部１２０ＡＲ，１２０ＡＧ，１２０ＡＢの遅延調整部１７０には、同期信号ＨＳと、対応する色のアナログ画像信号ＲＳＡ，ＧＳＡ，ＢＳＡとが入力され、遅延同期信号ＨＳＣＲ、ＨＳＣＧ、ＨＳＣＢが出力される。各色のサンプルクロック生成部１２０ＡＲ，１２０ＡＧ，１２０ＡＢのクロック生成部１８０は、それぞれに入力される遅延同期信号ＨＳＣＲ，ＨＳＣＧ，ＨＳＣＢに同期したサンプルクロック信号ＲＳＣＬＫ，ＧＳＣＬＫ、ＢＳＣＬＫを生成する。サンプルクロック信号ＲＳＣＬＫ，ＧＳＣＬＫ、ＢＳＣＬＫは、対応する色のＡＤ変換器１３０Ｒ，１３０Ｇ，１３０Ｂおよび画像変換部１４０に入力される。
【００８５】
各色のサンプルクロック生成部１２０ＡＲ，１２０ＡＧ，１２０ＡＢから出力されるサンプルクロック信号ＲＳＣＬＫ，ＧＳＣＬＫ，ＢＳＣＬＫは、対応する色のアナログ画像信号ＲＳＡ，ＧＳＡ，ＢＳＡに対する位相変化が吸収されるように生成される。この結果、第２実施例の画像表示装置においては、それぞれの色に対応するＡＤ変換器１３０Ｒ，１３０Ｇ，１３０Ｂおよび画像変換部１４０において、安定な処理を行うことができる。また、３つのアナログ画像信号間で発生する位相の変化を吸収して安定な画像処理を行うことができる。
【００８６】
Ｄ．第４実施例：
図１１は、第４実施例としての画像表示装置におけるサンプルクロック生成部１２０Ｂの構成を示すブロック図である。第４実施例の画像表示装置は、サンプルクロック生成部１２０Ｂの構成を除いて、図１の画像表示装置１０００と同じである。
【００８７】
サンプルクロック生成部１２０Ｂは、サンプルクロック生成部１２０と同様に、遅延調整部１７０とクロック生成部１８０とを備えているが、以下の点が異なっている。クロック生成部１８０には、遅延同期信号ＨＳＣではなく同期信号ＨＳが入力され、クロック生成部１８０からは基準クロック信号ＰＣＬＫが出力されている。遅延調整部１７０は、この基準クロック信号ＰＣＬＫを遅延することによりサンプルクロック信号ＳＣＬＫを出力している。
【００８８】
第４実施例の画像表示装置においても、緑色のアナログ画像信号ＧＳＡに応じてサンプルクロック信号ＳＣＬＫの位相変化を吸収するように動作させることができるので、発生するサンプルクロック信号ＳＣＬＫの位相変化を吸収して安定な画像処理を行うことができる。
【００８９】
なお、第３実施例と同様に、各色の画像信号ごとにサンプルクロック１２０Ｂを備えるようにしてもよい。また、この場合に、各色ごとに有するクロック生成部１８０のうち、いずれか２つを省略して、１つのクロック生成部１８０を共通に利用化するようにしてもよい。
【００９０】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００９１】
（１）上記実施例は、画像信号としてアナログ画像信号が入力される場合を例に説明しているが、ディジタル画像信号が入力される場合においても、本発明を適用可能である。
【００９２】
（２）上記実施例では、液晶パネルを用いた画像表示装置に本発明の画像処理装置を適用した例を説明しているが、これに限定されるものではない。プラズマディスプレイ等の他のフラットパネルを用いた表示装置にも適用可能である。スキャン・コンバータやビデオ・キャプチャーなどの画像信号を処理する種々の電子機器に適用可能である。
【図面の簡単な説明】
【図１】第１実施例としての画像処理装置を適用した画像表示装置の概略構成を示すブロック図である。
【図２】水平同期信号ＨＳと遅延同期信号ＨＳＣとサンプルクロック信号ＳＣＬＫとを示すタイムチャートである。
【図３】遅延調整部１７０の内部構成を示すブロック図である。
【図４】可変遅延部３００の内部構成の一例を示すブロック図である。
【図５】位相変化吸収部３３０の概略構成を示すブロック図である。
【図６】コンパレータ４２２の動作を示すタイミングチャートである。
【図７】位相変化吸収部３３０の動作を示すタイミングチャートである。
【図８】位相変化制御部４６０の動作を示すフローチャートである。
【図９】第２実施例としての画像表示装置における信号変化検出部４２０Ａの構成を示すブロック図である。
【図１０】第３実施例としての画像処理装置におけるサンプルクロック生成部１２０Ａの構成を示すブロック図である。
【図１１】第４実施例としての画像処理装置におけるサンプルクロック生成部１２０Ｂの構成を示すブロック図である。
【図１２】入力画像信号とサンプルクロック信号とを示す説明図である。
【符号の説明】
１０００…画像表示装置
１００…画像処理部
１１０…入力バッファ部
１２０…サンプルクロック生成部
１２０Ａ…サンプルクロック生成部
１２０ＡＲ…赤色のサンプルクロック生成部
１２０ＡＧ…緑色のサンプルクロック生成部
１２０ＡＢ…青色のサンプルクロック生成部
１２０Ｂ…サンプルクロック生成部
１３０…ＡＤ変換部
１３０Ｒ…赤色のＡＤ変換器
１３０Ｇ…緑色のＡＤ変換器
１３０Ｂ…青色のＡＤ変換器
１４０…画像変換部
１５０…表示クロック生成部
１６０…ＣＰＵ
１６２…バス
１７０…遅延調整部
１８０…クロック生成部
２００…画像表示部
２１０…液晶パネル
２２０…パネル駆動部
３００…可変遅延部
３０２…遅延部
ＤＬＡ（１）〜ＤＬＡ（ｎ−１）…遅延要素
３０４…セレクタ
３１０…データ加算部
３２０…初期位相設定部
３３０…位相変化吸収部
４２０…信号変化検出部
４２０Ａ…信号変化検出部
４２２…コンパレータ
４２４…比較レベル生成部
４２６，４２８…ＯＲゲート
４３０…セレクタ
４３２…フリップフロップ
４４０…位相比較部
４４２…遅延部
ＤＬＢ（１）〜ＤＬＢ（ｍ−１）…遅延要素
４４４…ラッチ部
ＬＴ（０）〜ＬＴ（ｍ−１）…ラッチ
４４６…位相比較判定部
４４８，４５０…ＡＮＤゲート
４５２…スイッチ
４６０…位相変化制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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