(57)【特許請求の範囲】
【請求項１】
基体上に配置され、配線により結線された複数の表面伝導型電子放出素子を有する電子源の製造方法において、
該表面伝導型電子放出素子の電子放出部の形成工程は、
複数の電子放出部形成用薄膜が接続された配線を通じて、給電部から前記複数の電子放出部形成用薄膜の各々に電力を供給することにより行われる通電フォーミング工程を有し、該通電フォーミング工程は、前記複数の電子放出部形成用薄膜の各々がフォーミングされる時点での、当該複数の電子放出部形成用薄膜の各々への印加電力あるいは印加電圧が実質的に一定となるように、前記給電部に印加する電圧を制御しながら行われることを特徴とする電子源の製造方法。
【請求項２】
前記印加する電圧の制御は、前記配線に結線された複数の電子放出部形成用薄膜のうち、フォーミングされた電子放出部形成用薄膜の位置を検知し、前記位置に応じて他の電子放出部形成用薄膜のフォーミングに要する印加電力あるいは印加電圧の制御を行う工程を有することを特徴とする請求項１に記載の電子源の製造方法。
【請求項３】
前記通電フォーミング工程は、前記配線の片側に接続された給電部からの電力供給により行われ、前記配線に結線された該複数の電子放出部形成用薄膜のうち該配線の両端部に位置する電子放出部形成用薄膜から中央部に位置する電子放出部形成用薄膜に向けて前記給電部に印加する電圧が大きくなるように印加電圧の制御を行う工程を有することを特徴とする請求項１に記載の電子源の製造方法。
【請求項４】
前記通電フォーミング工程は、前記配線の両端に接続された給電部からの電力供給により行われ、前記配線に結線された前記複数の電子放出部形成用薄膜のうち該配線の一端と中央部とに位置する電子放出部形成用薄膜から配線の１／４の長付近に位置する電子放出部形成用薄膜に向けて前記給電部に印加する電圧が大きくなるように印加電圧の制御を行う工程を有することを特徴とする請求項１に記載の電子源の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子源の製造方法に関するものである。
【背景技術】
【０００２】
従来、電子放出素子としては熱電子源と冷陰極電子源との２種類が知られている。冷陰極電子源には電界放出型（以下、ＦＥ型と略す）、金属／絶縁層／金属型（以下、ＭＩＭ型と略す）や表面伝導型電子放出素子（以下、ＳＣＥと略す）等がある。ＦＥ型の例としては、W.P.Dyke & W.W.Dolan 、“Field emission”，Advance in Electron Physics, 8,89(1956)あるいは、C.A.Spindt, “PHYSICAL Properties of thin-film field emission cathodes with molbdeniumcones”, J.Appl. Phys., 47,5248(1976) 等が知られている。
【０００３】
ＭＩＭ型の例としては、C.A.Mead,“The Tunnel-emission amplifier, J.Appl.Phys., 32,646(1961)等が知られている。ＳＣＥ型の例としては、M.I.Elinson, Radio Eng.Electron Pys.,10,(1965) 等がある。
【０００４】
ＳＣＥ型は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより電子放出が生ずる現象を利用するものである。この表面伝導型電子放出素子としては、前記エリンソン等によるＳｎＯ2薄膜を用いたもの、Ａｕ薄膜によるもの［G.Dittmer:“Thin Solid Films”，9,317(1972)]、Ｉｎ2０3／ＳｎＯ2薄膜によるもの,［M.Hartwell and C.G.Fonstad: “IEEE Trans.ED Conf. ”,519(1975)] 、カーボン薄膜によるもの［荒木  久  他：真空、第２６巻、第１号、２２頁(1983)］等が報告されている。
【０００５】
これらの表面伝導型電子放出素子の典型的な素子構成として、前述のＭ．ハートウェルの素子構成を図１に示す。同図において１は絶縁性基板である。２は電子放出部形成用薄膜で、Ｈ型形状のパターンに、スパッタで形成された金属酸化物薄膜などからなり、後述のフォーミングと呼ばれる通電処理により電子放出部３が形成される。４は電子放出部を含む薄膜と呼ぶことにする。尚、図中の素子電極間隔Ｌは、0.5 〜１mm、Ｗは0.1 mmで設定されている。尚、電子放出部３の位置及び形状については、不明であるので模式図として表した。
【０００６】
従来、これらの表面伝導型電子放出素子においては、電子放出を行う前に電子放出部形成用薄膜２に対して、予めフォーミングと呼ばれる通電処理によって電子放出部３を形成するのが一般的であった。即ち、フォーミングとは前記電子放出部形成用薄膜２の両端に直流電圧あるいは非常にゆっくりとした昇電圧、例えば１Ｖ／分程度を印加通電し、電子放出部形成用薄膜２を局所的に破壊、変形もしくは変質せしめ、電気的に高抵抗な状態にした電子放出部３を形成することである。尚、電子放出部３は電子放出部形成用薄膜２の一部に亀裂が発生し、その亀裂付近から電子放出が行われる。以下、フォーミングにより形成した電子放出部を含む電子放出部形成用薄膜２を、電子放出部を含む薄膜４と呼ぶ。前記フォーミング処理をした表面伝導型電子放出素子は、上述電子放出部を含む薄膜４に電圧を印加し、素子に電流を流すことにより、上述電子放出部３より電子を放出せしめるものである。しかしながら、これら従来の表面伝導型電子放出素子においては、実用化にあたっては様々の問題があったが、本出願人は、後述する様な様々な改善を鋭意施し、実用化上の様々な問題点を解決してきた。
【０００７】
上述の表面伝導型放出素子は、構造が単純で製造も容易であることから、大面積に亙り多数の素子を配列形成できる利点がある。そこで、この特徴を生かせるようないろいろな応用が研究されている。例えば、荷電ビーム源、表示装置等があげられる。多数の表面伝導型放出素子を配列形成した例としては、後述する様に、梯型配置と呼ぶ並列に表面伝導型電子放出素子を配列し、個々の素子の両端を配線（共通配線とも呼ぶ）にてそれぞれ結線した行を多数行配列した電子源があげられる（例えば、本出願人の特開平１−031332）。また、特に表示装置等の画像形成装置においては、近年、液晶を用いた平板型表示装置が、ＣＲＴに代わって普及してきたが、自発光型でないため、バックライト等を持たなければならない等の問題点があり、自発光型の表示装置の開発が望まれてきた。表面伝導型放出素子を多数配置した電子源と、電子源より放出された電子によって可視光を発光せしめる蛍光体とを組み合わせた表示装置である画像形成装置は、大画面の装置でも比較的容易に製造でき、かつ表示品位の優れた自発光型表示装置である（例えば、本出願人のＵＳＰ5066883）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の多数の表面伝導型電子放出素子を基板上に設置した電子源、及びそれを用いた画像形成装置の製造方法、特には、前述のフォーミング工程に由来する次のような問題点があった。
【０００９】
画像形成装置において、高品位な映像を得るため必要な電子放出素子数は非常に多くなり、電子放出素子を製造する際のフォーミング工程において、上記複数の表面伝導型電子放出素子を結び、外部電源から電力を各素子に供給する配線（これを共通配線と呼ぶ）を流れる電流は大きなものとなる。その結果以下のような不都合が生じた。
【００１０】
（１）共通配線の抵抗で生じる電圧降下のため各素子ごとに印加される素子印加電圧に勾配が発生し、フォーミング工程での素子印加電圧に差異を生ずるために、形成される電子放出部も変化し、素子特性が不均一となる。
【００１１】
（２）フォーミング工程を共通配線を利用した通電で行うため、通電による配線での電力が熱として消費され、基板上に温度の分布を発生させる。これは各部の素子温度に分布を与えてしまい、形成される電子放出部も変化し、素子ごとの特性のバラツキが生じやすい。
【００１２】
（３）電子放出部の形成を配線を利用した通電で行うため、通電による配線での電力が熱として消費され、基板に熱ダメージを与え、衝撃に対する強度を低下させる。
【００１３】
以下、これらの問題点を、複数の電子放出素子の基板上での配置を前述の梯型配置で説明するが、後述の単純マトリクス配置でも、後述する様に、同様の問題が生ずる。
【００１４】
上述（１）の問題に関し、更に詳しく説明するため図３、図４を示す。図３（ａ），図４（ａ）は電子放出素子と配線抵抗及び電源を含む等価回路図であり、図３（ｂ），図４（ｂ）は、各素子の高電位側と低電位側の電位を示す図であり、図３（ｃ），図４（ｃ）は、各素子の高電位側と低電位側の電位の差電圧、即ち素子印加電圧を示す図である。
【００１５】
図３（ａ）は、並列接続されたＮ個の電子放出素子Ｄ1−ＤNと電源ＶEを配線端子ＴH，ＴLを通して接続した回路を示すもので、電源と素子Ｄ1を、また電源のグランドと素子ＤNを接続したものである。また、各素子を並列に結ぶ共通配線は、図に示すように隣接する素子間で、ｒの抵抗成分を有するものとする（画像形成装置では、電子線のターゲットとなる画素は、通常、等ピッチで配列されている。従って、電子放出素子も空間的に等間隔をもって配列されており、これらを結ぶ配線は幅や膜厚が製造上ばらつかない限り、素子間でほぼ等しい抵抗値を持つ）。また、電子放出素子Ｄ1−ＤNは、ほぼ等しい抵抗値Ｒdを有するものとする。図３（ｃ）から明らかなように、図３（ａ）のような回路の場合には、両端の素子（Ｄ1及びＤN）に近い程大きな電圧が印加され、中央部付近の素子では印加電圧が低くなる。
【００１６】
一方、図４に示すのは、並列接続された素子列の片側（本図では素子Ｄ1側）に電源の正負極を接続した場合である。各素子に印加される電圧は、図４（ｃ）に示すようにＤ1に近い程大きなものとなる。
【００１７】
以上二つの例で示したような素子毎の印加電圧のばらつきの程度は、並列接続される素子の総数Ｎや、素子抵抗Ｒdと配線抵抗ｒの比（＝Ｒd／ｒ）や、あるいは、電源の接続位置により異なるが、一般にはＮが大きい程、Ｒd／ｒが小さい程ばらつきは顕著となり、また、前記図３よりも図４の接続方法の方が、素子に印加される電圧のばらつきが大きい。また、上記二つの例とは異なるが、図５に示すような単純マトリクス配線においても、配線抵抗ｒx及びｒyで生じる電圧降下により、各素子毎の印加電圧にばらつきが生じる。以上説明したように、複数の素子を共通配線で接続する場合、素子抵抗Ｒdに対して配線抵抗を十分小さくしないと、素子毎の印加電圧がばらつくことになる。
【００１８】
一方、発明者らが鋭意検討した結果、電子放出素子の電子放出部を形成する過程のフォーミングを行う場合、電子放出部を形成するための、電圧あるいは、電力は、素子の形状即ち、図１の電子放出部形成用薄膜２の材料、膜厚、およびＷ，Ｌなどの形状が同じであれば、同じ電圧あるいは電力でフォーミングされる。この素子固有の電圧あるいは、電力をそれぞれ、素子のフォーミング電圧Ｖform，フォーミング電力Ｐformと呼ぶ。このＶformあるいはＰformより極度に高電圧、高電力を素子に与えてフォーミング工程を行うと、素子の電子放出部の形態的変化が極度に起こり、電子放出特性が劣化し、それ以下であると、当然のことながら、電子放出部が形成されないことがわかった。
【００１９】
他方、前述した様に、共通配線で結線された複数の素子を、同時に外部の電源より、共通配線を通じた電圧供給でフォーミング工程を行う場合、配線での電圧降下により、各素子への素子印加電圧に差異が生じ、素子印加電圧が前述のフォーミング電圧Ｖform、フォーミング電力Ｐformより過剰の電圧、電力が印加される素子が発生する。これらの素子の電子放出部が劣化し、複数の素子の電子放出特性が大きくばらつくことが定性的にわかる。尚、定量的取扱については、後述の実施態様に述べる。
【００２０】
従って、フォーミング工程での素子印加電圧のばらつきを防止するためには、複数の素子を結線し、電源まで導く共通配線は、低抵抗な配線とする必要が生ずる。また、共通配線に結線された素子数の増加に伴い、その配線への要求は、さらに厳しいものとなる。これは、電子源および画像形成装置の構造設計や製造プロセスの自由度に大幅な制限を付加することになり、しいては高価な装置になってしまう。
【００２１】
次に上記（２）（３）の問題点について更に詳しく説明する。
【００２２】
フォーミングでは、素子に通電により電子放出部を形成するのであるが、共通配線、および素子では、通電により電力が消費され、ジュール熱に変換され、基板温度の上昇を伴う、一方、素子の電子放出部形成の際の形態的変化は、温度の影響も受けやすい。従って、基板温度のばらつきや変動は、素子の電子放出特定に影響を与えることになる。特に複数の素子を配置した電子源および画像形成装置においては、同時にフォーミングを行う素子数の増加をともない、前述の共通配線での電圧降下によるばらつきだけでなく、問題が大きくなる。例えば、基板の中央部と、熱の逃げが存在する端部とで基板の上昇温度に分布が発生し、中央部の温度が端部より上昇してしまい、電子放出特性のばらつきを生ずることとなる。結果として、各素子の電子放出特性のばらつきにより、画像形成装置にした場合は輝度に差が出るなどの不都合が起きてしまい、画像品位が低下する。
【００２３】
また同時に、これら発生した熱は、基板に対して熱的衝撃あるいは歪を与え、特に、真空装置とした画像形成装置で、大気の圧力に耐える容器構造とした場合には破損などの安全性の問題を生ずる。
【００２４】
以上のような問題により、更には以下の不都合が発生する。
【００２５】
（１）共通配線することが可能な素子の数が事実上、制限されてしまう。
【００２６】
（２）配線抵抗を低くするために、ＡｕやＡｇなど比較的高価な材料を使用する必要が生じ、原材料費が上昇する。
【００２７】
（３）配線抵抗を低くするために配線電極を厚く形成する必要が生じ、電極の形成やパターニングといった製造プロセスに要する時間や装置設備の値段を増大させる。
【００２８】
本発明は上記従来例に鑑みてなされたもので、配線による電圧降下によるフォーミング電圧或は電力の分布を減少させ、特性のばらつきをなくして電子源を作成するようにした電子源の製造方法を提供することにある。
【００３０】
更に本発明の他の目的は、配線抵抗を低くするために配線電極を厚くするなどの必要が無く、製造プロセスに要する時間を短縮できる電子源の製造方法を提供することにある。
【課題を解決するための手段】
【００３１】
上記目的を達成するために本発明の電子源の製造方法は以下のような工程を備える。即ち、
基体上に配置され、配線により結線された複数の表面伝導型電子放出素子を有する電子源の製造方法において、
該表面伝導型電子放出素子の電子放出部の形成工程は、
複数の電子放出部形成用薄膜が接続された配線を通じて、給電部から前記複数の電子放出部形成用薄膜の各々に電力を供給することにより行われる通電フォーミング工程を有し、該通電フォーミング工程は、前記複数の電子放出部形成用薄膜の各々がフォーミングされる時点での、当該複数の電子放出部形成用薄膜の各々への印加電力あるいは印加電圧が実質的に一定となるように、前記給電部に印加する電圧を制御しながら行われることを特徴とする。
【発明の効果】
【００３３】
本発明によれば、配線での電圧降下によるフォーミング電圧或は電力の分布が減少することで、電子放出特性の分布が減少した電子源の作成が可能になった。
【発明を実施するための最良の形態】
【００４０】
本実施の形態は、複数の電子放出素子を基板上に配置した電子源、および画像形成装置およびその製造方法において、複数の電子放出素子の電子放出部を形成するフォーミング工程で、基板上の全電子放出素子全て同時に行わず、複数に分割し、順次フォーミングしていくこと、あるいは、配線以外の電気的接続手段を用いることで配線を流れる電流値を小さくしたものであり、上記問題点を解決した複数の電子放出素子からなる電子源及び画像形成装置を提供するものである。以下にその手段を具体的に述べる。
【００４１】
Ａ．所望の部分の素子群にのみ電圧が印加され、それ以外の素子群に電圧が印加されないように外部給電機構を設ける。
【００４２】
Ｂ．所望の部分の素子群がフォーミングされる際、各素子がほぼ同じ電圧、あるいは同じ電力でフォーミングされるような機構を設ける。
【００４３】
上記Ａに関し、具体的な手段としては以下の方法を説明する。
【００４４】
Ａ−１．行列状に縦横に並んだ単純なマトリクス配線でそれぞれ結線された電子放出素子を具備した構成において、少なくとも１本以上の行の配線に電位Ｖ１、それ以外の行の配線にＶ１とは異なる電位Ｖ２を印加し、すべての列配線には電位Ｖ２を印加してフォーミングを行う。それを繰返す。
【００４５】
更に、行方向と列方向に並んだ素子数をＮX,Ｎy,各方向の１素子あたりの配線抵抗をｒx，ｒyとし、
（Ｎx×Ｎx−ａＮx）×ｒx≦（Ｎy×Ｎy−ａＮy）×ｒyならｘ方向にフォーミングする
（Ｎx×Ｎx−ａＮx）×ｒx＞（Ｎy×Ｎy−ａＮy）×ｒyならｙ方向にフォーミングする
但し、ａ＝８  ：給電部がｘあるいはｙの片端にある場合
ａ＝２４：給電部がｘあるいはｙの両端にある場合
同様に、行あるいは列を順次選択してフォーミングを行う。
【００４６】
Ａ−２．行列状に縦横に並んだ単純なマトリクス配線でそれぞれ結線された電子放出素子を具備した構成において、少なくとも１本以上全数未満の行の配線に電位Ｖ１、それ以外の行の配線にＶ１とは異なる電位Ｖ２を印加し、少なくとも１本以上、全数未満の列配線には電位Ｖ１、それ以外の列配線には電位Ｖ２を印加する。
【００４７】
又、前記Ｂに関し、具体的には以下の手段が考えられる。
【００４８】
Ｂ−１．共通配線の端子からフォーミング時の電圧を給電するのではなく、これとは別に設けられた電気的接続手段を介してフォーミング電圧を印加する。
【００４９】
上記の電気的接続手段は、前記素子共通配線の複数の箇所とフォーミング用電圧源との間を低インピーダンスで接続するものであり、かつ、フォーミング完了後は、容易に接続を解除することが可能な構造を有するものである。更に、前記電気的接続手段は熱伝導性の良い材料で構成され、温度コントローラにより昇温、冷却を制御する機構を備えている。
【００５０】
Ｂ−２．共通して電子放出素子を接続する行または列方向の配線少なくとも一方を所定間隔で高インピーダンス部分を設けるか、あるいは分割した構成で、その一部にフォーミング電圧を印加し、フォーミング処理を終了後、高インピーダンス部あるいは分割部を接続する。
【００５１】
Ｂ−３．１次元あるいは２次元に配列した電子放出素子をフォーミングする際に、フォーミングされた素子の位置が特定されるように、あるいはフォーミング済みの素子の位置を検知しながら、給電端子に印加する電圧を制御して印加する。
【００５２】
尚、上記本実施の形態における手段Ａ１，Ａ２，Ｂ１，Ｂ２，Ｂ３は、それぞれ個別に実施しても効果があるが、併用して実施されても良い（以下は本実施の形態の手段を、手段Ａ１，Ａ２，Ｂ１，Ｂ２，Ｂ３と呼ぶ）。次に本発明における好ましい実施態様を示す。
、上記問題を解決するための手段は、前述した従来の電子放出素子、ＭＩＭ型電子用出力素子あるいは表面伝導型電子放出素子を複数配置した電子源及び画像形成装置において応用可能であるが、以下に述べる本発明者などによる表面伝導型電子放出素子において特に効果は大きい。
【００５３】
本発明の一実施の形態に係わる表面伝導型電子放出素子の基本的な構成は、平面型及び垂直型の２つの構成があげられる。
【００５４】
まず、平面型表面伝導型電子放出素子について説明する。
【００５５】
図６（ａ），図６（ｂ）はそれぞれ、本実施の形態に係る基本的な表面伝導型電子放出素子の構成を示す模式的平面図及び断面図である。図６を参照して本実施の形態の素子の基本的な構成を説明する。
【００５６】
図６において、６１は基板、６５と６６は素子電極、６４は電子放出部を含む薄膜、６３は電子放出部である。基板６１としては、石英ガラス、Ｎａ等の不純物含有量を減少したガラス、青板ガラス、青板ガラスにスパッタ法などにより形成したＳｉＯ2 を積層したガラス基板など及びアルミナ等のセラミックス等が上げられる。
【００５７】
対向する素子電極６５，６６の材料としては導電性を有するものであればどのようなものであっても構わないが、例えばＮｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ａｌ，Ｃｕ，Ｐｄ等の金属あるいは合金及びＰｄ，Ａｇ，Ａｕ，ＲｕＯ2 ，Ｐｄ−Ａｇ等の金属あるいは金属酸化物とガラス等から構成される印刷導体、Ｉｎ2Ｏ3-ＳｎＯ2 などの透明導伝対及びポリシリコン等の半導体導体材料等が挙げられる。
【００５８】
素子電極間隔Ｌ１は、数百オングストロームより数百マイクロメートルであり、素子電極の製法の基本となるフォーミングとリソグラフィ技術、即ち、露光機の性能とエッチング方法等、及び素子電極間に印加する電圧と、電子放出し得る電解強度等により設定されるが、好ましくは数マイクロメートルより数十マイクロメートルである。素子電極長さＷ１、素子電極５，６の膜厚ｄは、電極の抵抗値、多数配置された電子源の配置上の問題より適宜設計され、通常は、素子電極長さＷ１は、数マイクロメートルより数百マイクロメートルであり、素子電極５，６の膜厚ｄは、数百オングストロームより数マイクロメートルである。
【００５９】
基板６１上に設けられた対向する素子電極６５と素子電極６６間及び素子電極６５，６６上に接地された電子放出部を含む薄膜６４は、電子放出部６３を含むが、図６（ｂ）に示された場合だけでなく、素子電極６５，６６上には、設置されない場合もある。即ち、基板６１上に、電子放出部形成用薄膜６２、対向する素子電極６５，６６の電極順に積層構成した場合である。また、対向する素子電極６５と素子電極６６間全てが、製法によっては電子放出部として機能する場合もある。この電子放出部を含む薄膜６４の膜厚は、好ましくは、数オングストロームより数千オングストロームで、特に好ましくは１０オングストロームより５００オングストロームであり、素子電極６５，６６へのステップカバレージ、電子放出部６３と素子電極６５，６６間の抵抗値及び電子放出部６３の導伝性微粒子の粒径、後述する通電処理条件等によって適宜設定される。その抵抗値は、１０1より１０7［Ω／□］のシート抵抗値を示す。
【００６０】
電子放出部６３を含む薄膜６４を構成する材料の具体例を挙げるならばＰｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂ等の金属、ＰｄＯ，ＳｎＯ2，Ｉｎ2Ｏ3，ＰｂＯ，Ｓｂ2Ｏ3等の酸化物、ＨｆＢ2，ＺｒＢ2，ＬａＢ6，ＣｅＢ6，ＹＢ4，ＢｄＢ4等の硼化物、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣなどの炭化物、ＴｉＮ，ＺｒＮ，ＨｆＮ等の窒化物、Ｓｉ，Ｇｅ等の半導体、カーボン微粒子からなる。
【００６１】
なおここで述べる微粒子膜とは、複数の微粒子が集合した膜であり、その微細構造として、微粒子が個々に分散配置した状態のみならず、微粒子が互いに隣接、あるいは重なりあった状態（島状も含む）の膜をさす。微粒子の粒径は、数オングストロームより数千オングストローム、好ましくは、１０オングストロームより２００オングストロームである。
【００６２】
電子放出部６３は、好ましくは、数オングストロームより数百オングストローム、特に好ましくは、１０オングストロームより５００オングストロームの粒径の導伝性微粒子の多数個からなり、電子放出部６３を含む薄膜６４の膜厚及び後述する通電処理条件等の製法に依存しており、適宜設定される。電子放出部６３を構成する材料は、電子放出部を含む薄膜６４を構成する材料の元素の一部あるいは全てと同様の物である。
【００６３】
電子放出部６３を有する電子放出素子の製造方法としては様々な方法が考えられるが、その一例を図７に示す。６２は電子放出部形成用薄膜で例えば微粒子膜が挙げられる。
【００６４】
以下、順を追って製造方法の説明を図６及び図７に基づいて説明する。
【００６５】
（１）基板６１を洗剤、純水及び有機溶剤により十分に洗浄した後、真空蒸着法、スパッタ法等により素子電極材料を堆積した後、フォトリソグラフィ技術により、該絶縁性基板６１の面上に素子電極６５，６６を形成する（図７（ａ））。
【００６６】
（２）基板６１上に設けられた素子電極６５と素子電極６６との間に、素子電極６５と６６を形成した基板上に有機金属溶液を塗布して放置することにより、有機金属薄膜を形成する。なお、有機金属溶液とは、前記Ｐｄ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂ等の金属を主段元素とする有機化合物の溶液である。この後、有機金属薄膜を過熱焼成処理し、リフトオフ、エッチング等によりパターニングし、電子放出部形成用薄膜６２を形成する（図７（ｂ））。尚、ここでは有機金属溶液の塗布法により説明したがこれに限るものでなく、真空蒸着法、スパッタ法、科学的気相堆積法、分布塗布法、ディッピング法、スピンナー法、等によって形成される場合もある。
【００６７】
（３）続いて、フォーミングと呼ばれる通電処理を、素子電極６５，６６間に電圧を不図示の電源によりパルス状あるいは、昇電圧により印加して通電処理が行われると、電子放出部形成用薄膜６２の部位に構造の変化した電子放出部６３が形成される（図７（ｃ））。この通電処理により、電子放出部形成用薄膜６２を局所的に破壊、変形もしくは変質せしめ、構造の変化した部位を電子放出部６３と呼ぶ。先に説明したように、電子放出部６３は導伝性微粒子で構成されていることを本出願人らは観察している。フォーミング処理のパルスを印加の場合の電圧波形を図８に示す。
【００６８】
図８において、Ｔ１及びＴ２は電圧波形のパルス幅とパルス間隔であり、Ｔ１を１マイクロ秒〜１０ミリ秒、Ｔ２を１０マイクロ秒〜１００ミリ秒とし、三角波の波高値（フォーミング時のピーク電圧）は適宜選択し、フォーミング処理は１０-5torr程度の真空雰囲気下で、数十秒間から数十分程度印加した。
【００６９】
以上説明した電子放出部を形成する際に、素子の電極間に三角波パルスを印加してフォーミング処理を行っているが、素子の電極間に印加する波形は三角波に限定することはなく、矩形波など所望の波形を用いてもよく、その波高値及びパルス幅・パルス間隔等についても上述の値に限ることなく、電子放出部が良好に形成される様に、電子放出素子の抵抗値等にあわせて、所望の値を選択する。
【００７０】
フォーミング以降の電気的処理は、図９に示す測定評価装置内で行う。以下に測定評価装置を説明する。
【００７１】
図９は、図６で示した構成を有する素子の電子放出特性を測定するための測定評価装置の概略構成図である。図９において、６１は基体、６５及び６６は素子電極、６４は電子放出部を含む薄膜、６３は電子放出部を示す。また、９１は素子に素子電圧Ｖfを印加するための電源、９０は素子電極６５・６６間の電子放出部を含む薄膜６４を流れる素子電流Ｉfを測定するための電流計、９４は素子の電子放出部より放出される放出電流Ｉeを捕捉するためのアノード電極、９３はアノード電極９４に電圧を印加するための高圧電源、９２は素子の電子放出部６３より放出される放出電流Ｉeを測定するための電流計である。
【００７２】
電子放出素子の上記素子電流Ｉf、放出電流Ｉeの測定にあたっては、素子電極６５，６６に電源９１と電流計９０とを接続し、該電子放出素子の上方に電源９３と電流計９２とを接続したアノード電極９４を配置している。また、本電子放出素子及びアノード電極９４は真空装置内に設置され、その真空装置には不図示の排気ポンプ及び真空計等の真空装置に必要な機器が具備されており、所望の真空下で本素子の測定評価を行えるようになっている。
【００７３】
なお、アノード電極の電圧は１ｋＶ〜１０ｋＶ，アノード電極と電子放出素子との距離Ｈは２ｍｍ〜８ｍｍの範囲で測定した。
【００７４】
図９に示した測定評価装置により測定された放出電流Ｉeおよび素子電流Ｉfと素子電圧Ｖfとの関係の典型的な例を図１０に示す。なお、図１０は放出電流Ｉe素子電流Ｉfに比べて著しく小さいので、任意単位で示されている。図１０からも明らかなように、本電子放出素子は放出電流Ｉeに対する三つの特性を有する。
【００７５】
まず第１に、本素子はある電圧（閾値電圧と呼ぶ、図１０のＶth）以上の素子電圧を印加すると急激に放出電流Ｉeが増加し、一方、閾値電圧Ｖth以下では放出電流Ｉeがほとんど検出されない。すなわち、放出電流Ｉeに対する明確な閾値電圧Ｖthを持った非線形素子である。第２に、放出電流Ｉeが素子電圧Ｖfに依存するため、放出電流Ｉeは素子電圧Ｖfで制御できる。
【００７６】
第３に、アノード電極９４に捕捉される放出電荷は、素子電圧Ｖfを印加する時間に依存する。すなわち、アノード電極９４に捕捉される電荷量は、素子電圧Ｖfを印加する時間により制御できる。
【００７７】
以上のような表面伝導型電子放出素子の特性、素子電流Ｉf、放出電流Ｉeの素子印加電圧に対する単調増加特性を有するため、本実施の形態に係る電子放出素子は、多方面への応用が期待できる。
【００７８】
また、素子電流Ｉfは素子電圧Ｖfに対して単調増加する（ＭＩ特性と呼ぶ）特性の例を図１０実線に示したが、この他にも、素子電流Ｉfが素子電圧Ｖfに対して電圧制御型負性抵抗（ＶＣＮＲ特性と呼ぶ）特性を示す場合もある（図１０破線）。また、これら素子電流の特性はその製法及び測定時の測定条件に依存すると考えられる。なおこの場合も、本実施の形態に係る電子放出素子は上述した３つの特性上の特徴を有する。
【００７９】
なお、予め導伝性微粒子を分散して構成した表面伝導型電子放出素子においては、前記本実施の形態に係る基本的な素子構成の基本的な製造方法のうち一部を変更してもよい。
【００８０】
次に本実施の形態に係わる別な構成の表面伝導型電子放出素子である垂直型表面伝導型電子放出素子について説明する。図２は本実施の形態に係る基本的な垂直型表面伝導型電子放出素子の構成を示す模式的図面である。
【００８１】
図２において６１は基板、６５と６６は素子電極、６４は電子放出部を含む薄膜、６３は電子放出部、２１は段差形成部である。基板６１、素子電極６５と６６、電子放出部を含む薄膜６４、電子放出部６３は、前述した平面型表面伝導型電子放出素子と同様の材料で構成されたものであり、垂直型表面伝導型電子放出素子を特長ずける段差形成部２１は、真空蒸着法、印刷法、スパッタ法等で形成されたＳｉＯ2 等の絶縁性材料で構成され、段差形成部２１の厚さが、先に述べた平面型表面伝導型電子放出素子の素子電極間隔Ｌ１に対応し、数百オングストロームより数十マイクロメートルであり、段差形成部の製法の製法、及び、素子電極間に印加する電圧と電子放出し得る電解強度により設定されるが、好ましくは、数千オングストロームより数千マイクロメートルである。
【００８２】
電子放出部を含む薄膜６４は、電子電極６５，６６と段差形成部２１の作成後に形成するため、素子電極６５，６６の上に積層され、場合によっては、素子電極６５，６６との電気的接続を担う重なりの一部を除いた所望の形状にされる。また、電子放出部を含む薄膜６４の膜厚は、その製法に依存して、段差部での膜厚と素子電極６５，６６の上に積層された部分の膜厚では、異なる場合が多く、一般に段差部分の膜厚が薄い。なお、電子放出部６４は、図２において、段差形成部２１に直線状に示されているが、形状、位置ともにこれに限るものでなく、作成条件、フォーミング条件等に依存する。
【００８３】
以上、表面伝導型電子放出素子の基本的な構成、製法について述べたが、本発明の思想によれば、表面伝導型電子放出素子の特性で３つの特徴を有すれば、上述の構成等に限定されず、後述の電子源、表示装置等の画像形成装置に於いても適用できる。
【実施例】
【００８４】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。この実施の形態では電子源及びその製造方法と、これら複数の電子現を用いた画像形成装置について説明する。本実施の形態の電子放出素子を複数個、基板上に配列し、電子源あるいは画像形成装置が構成できる。
【００８５】
基板上の配列方式には、例えば従来例で述べた、多数の表面伝導型電子放出素子を並列に配置し、個々の素子の両端を配線にて結線した電子放出素子の行を多数配列し（行方向と呼ぶ）、この配線と直交する方向に（列方向と呼ぶ）、該電子源の上方の空間に設置された制御電極（グリッドと呼ぶ）により電子を制御駆動する梯子状配置、及び次に述べるｍ本のＸ方向配線の上にｎ本のＹ方向配線を層間絶縁層を介して設置し、表面伝導型電子放出素子の一対の素子電極にそれぞれ、Ｘ方向配線、Ｙ方向配線とを接続した配列法があげられる。以降、これを単純マトリクス配置と呼ぶ。次にこの単純マトリクス配置について詳述する。
【００８６】
本実施の形態に係る表面伝導型電子放出素子の３つの基本的特性の特徴、即ち、
第１に、本素子はある電圧（閾値電圧と呼ぶ、図１０中のＶth）以上の素子電圧を印加すると、急激に放出電流Ｉeが増加し、一方、閾値電圧Ｖth以下では、放出電流Ｉeがほとんど検出されない。即ち、放出電流Ｉeに対する明確な閾値電圧Ｖthを持った非線形素子である。
【００８７】
第２に、放出電流Ｉeが素子電圧Ｖfに依存するため、放出電流Ｉeは素子電圧Ｖfで制御できる。
【００８８】
第３に、アノード電極９４に捕捉される放出電荷は、素子電圧Ｖfを印加する時間に依存する。即ち、アノード電極９４に捕捉される電荷量は、素子電圧Ｖfを印加する時間により制御できる。
【００８９】
以上によれば、単純マトリクス配置された表面伝導型電子放出素子においても表面伝導型電子放出素子からの放出電子は、閾値電圧以上では、対抗する素子電極間に印加するパルス状電圧の波高値と巾で制御される。一方、閾値電圧以下では、殆ど放出されない。この特性によれば、多数の電子放出素子を配置した場合においても、個々の素子に、上記パルス状電圧を適宜印加すれば、入力信号に応じて、表面伝導型電子放出素子を選択し、その電子放出量が、制御できることになる。
【００９０】
以下この原理に基づき構成した電子源基板の構成について、図１１を用いて説明する。１１１は絶縁性基板、１１２はＸ方向配線、１１３はＹ方向配線、１１４は表面伝導型電子放出素子、１１５は結線である。尚、表面伝導型電子放出素子１１４は、前述した平面型あるいは垂直型どちらであってもよい。
【００９１】
同図において、絶縁性基板１１１は、前述したガラス基板等であり、その大きさ及びその厚みは、絶縁性基板１１１に設置される表面伝導型素子の個数及び個々の素子の設計上の形状、及び電子源の使用時、容器の一部を構成する場合には、その容器を真空に保持するための条件等に依存して適宜設定される。ｍ本のＸ方向配線１１２は、ＤX1，ＤX2，…，ＤXmからなり、絶縁性基板１１１上に、例えば真空蒸着法、印刷法、スパッタ法等で形成して所望のパターンとした導伝性金属等からなり、多数の表面伝導型素子にほぼ均等な電圧が供給される様に、材料、膜厚、配線巾が設定される。Ｙ方向配線１１３は、ＤY1，ＤY2，．．ＤYnのｎ本の配線よりなり、Ｘ方向配線１１２と同様に、真空蒸着法、印刷法、スパッタ法等で形成し、所望のパターンとした導伝性金属等からなり、多数の表面伝導型素子にほぼ均等な電圧が供給される様に、材料、膜厚、配線巾等が設定される。これらｍ本のＸ方向配線１１２とｎ本のＹ方向配線１１３間には、不図示の層間絶縁層が設定され、電気的に分離されて、マトリックス配線を構成する（このｍ，ｎは共に正の整数）。
【００９２】
不図示の層間絶縁層は、真空蒸着法、印刷法、スパッタ法等で形成されたＳｉＯ2 等であり、Ｘ方向配線１１２を形成した絶縁性基板１１１の全面あるいは一部に所望の形状で形成され、特に、Ｘ方向配線１１２とＹ方向配線１１３の交差部の電位差に耐える様に、膜厚、材料、製法が、適宜設定される。Ｘ方向配線１１２とＹ方向配線１１３は、それぞれ外部端子として引き出されている。
【００９３】
さらに前述と同様にして、表面伝導型放出素子１１４の対抗する電極（不図示）が、ｍ本のＸ方向配線１１２とｎ本のＹ方向配線１１３と、真空蒸着法、印刷法、スパッタ法等で形成された導伝性金属等からなる結線１１５によって電気的に接続されているものである。
【００９４】
ここで、ｍ本のＸ方向配線１１２とｎ本のＹ方向配線１１３と結線１１５と対向する素子電極の導伝性金属は、その構成元素の一部あるいは全部が同一であっても、またそれぞれ異なってもよく、Ｎｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ａｌ，Ｃｕ，Ｐｄ等の金属あるいは合金及びＰｄ，Ａｇ，Ａｕ，ＲｕＯ2 ，Ｐｄ−Ａｇ等の金属あるいは金属酸化物とガラス等から構成されるの印刷導体，Ｉｎ2Ｏ3 −ＳｎＯ2 等の透明導体及びポリシリコン等の半導体導体材料等より適宜選択される。また表面伝導型電子放出素子は、絶縁性基板１１１あるいは、不図示の層間絶縁層上のどちらに形成してもよい。
【００９５】
また、詳しくは、後述するが、前記Ｘ方向配線１１２には、Ｘ方向に配列する表面伝導型放出素子１１４の行を、入力信号に応じて走査するための走査信号を印加するための不図示の走査信号発生手段が電子的に接続されている。
【００９６】
一方、Ｙ方向配線１１３には、Ｙ方向に配列する表面伝導型放出素子１１４の列の各列を、入力信号に応じて変調するための変調信号を印加するための不図示の変調信号発生手段が電気的に接続されている。
【００９７】
さらに、表面伝導型電子放出素子に各素子に印加される駆動電圧は、当該素子に印加される走査信号と変調信号の差電圧として供給されるものである。
【００９８】
上記構成において単純なマトリクス配線だけの個別の素子を選択して独立に駆動可能になる。
【００９９】
ここで上述した表面伝導型放出素子をフォーミング処理する際、上記の配線を通して素子に給電するのであるが、前記した問題点より、フォーミング時の印加電圧が配線による電位効果の分布、配線での発熱ダメージ等で、各素子の放出電子量に分布が発生し、電子源として使用する際、単純なドライバで均一な電子量を得ることが困難になる。これにより画像形成装置として使用する場合は、輝度の分布が発生するという欠点を有している。
【０１００】
そこで前述した本実施の形態の複数の電子放出素子のフォーミングを用いてこの問題を解決したわけである。以下に１つ１つの手段毎に好ましい実施態様を説明する。
【０１０１】
前述した手段のうち、まずＡ−１について説明する。
【０１０２】
図１１に示した単純マトリクス配置電子源においてＸ方向の配線端子ＤX1からＤXmまですべてに電位Ｖ２を印加すると共に、任意に選択した少なくとも１本以上のＹ方向配線端子ＤYiに、Ｖ２とは異なる電位Ｖ１を印加し、残りのＹ方向配線端子すべてに電位Ｖ２を印加するというものである。本実施の形態によれば、任意に選択したＹ方向配線に接続している電子放出部形成用薄膜にのみ（Ｖ１−Ｖ２）［Ｖ］の電圧が印加され、他の非選択の電子放出部形成用薄膜には（Ｖ１−Ｖ２＝０）［Ｖ］の電圧が印加されて、フォーミングが行われ、この工程が順次繰り返されることによりフォーミングが終了する（これをライン・フォーミングと呼ぶ）。
【０１０３】
即ち、選択されていない電子放出部形成用薄膜の電極がフローティング（電位不定）状態になったり、フォーミングを実施中の電子放出部形成用薄膜に印加している電圧がマトリクス配線を介して回り込むことがないため、フォーミングを実施していない電子放出部形成用薄膜が静電気により破壊もしくは損傷したり、フォーミング中の電子放出部形成用薄膜に印加中の電圧の影響を受けて、電子放出部が変質したりすることを防止でき、各素子の特性を均一にできることになる。
【０１０４】
ここで、前記電位Ｖ１及びＶ２は必ずしも時間的に変動のない一定電子（ＤＣ）に限るものではなく、三角波あるいは矩形波等のパルス上の波形も含むものである。また、上記Ｖ１、Ｖ２の両方をＤＣ波形あるいはパルス状の波形としたり、どちらか片方をパルス状の波形としてもよい。この時、フォーミング処理を実施しようとする電子放出部形成用薄膜に印加される電圧（Ｖ１−Ｖ２）［Ｖ］は、フォーミングにより電子放出部を形成するに足りる電圧波形が供給されていればよく、パルス状波形の場合には、上記（Ｖ１−Ｖ２）［Ｖ］はピーク電圧をいうものである。また、フォーミング処理を実施するために任意に選択される列は、同時に１列であっても複数列であってもよく、同時に複数列を選択する場合は、フォーミングにより発生する熱による基板内の温度分布を考慮して、例えば千鳥状に選択して温度分布を均一化するのが好ましい。また、複数列を同時にフォーミングする場合、フォーミングに要する時間を短縮できるものの、電圧源には大きな電流容量が必要となる。従って、本実施の形態では、フォーミングに要する時間と電圧源の電流容量とを考慮し、最も経済的効果の高い数を選択し、並列でのフォーミングを行うことが望ましい。
【０１０５】
さらに上述したＸ方向配線とＹ方向配線のいずれを選択し、ラインフォーミングをするかについては以下のようにして決定するのが好ましい。
【０１０６】
表面伝導型放出素子を用いた単純マトリクスの表示装置の等価回路を図１２に示す。Ｒが素子抵抗、ｒx，ｒyが１画素あたりの横あるいは縦方向配線抵抗である。また、横方向（行方向）の素子数をＮx、縦方向（列方向）の素子数をＮyとする。この表示装置をフォーミング処理する際、通常１列あるいは１行ずつを一括してフォーミングする。なお、ここでいう一括フォーミングとは、多数の素子に対して所定の給電部（１ケ所あるいは複数）から電力を供給してフォーミングすることを指しており、必ずしも多数の素子を同時にフォーミングすることを意味するものではない。ラインフォーミングを模式的に示したのが図１３の等価回路である。ここで装置（パネル）外の配線等のインピーダンスはｒx，ｒy，Ｒに比べ無視できるとしている。ここでは横方向（接地部からｋラインめ）に一括してラインフォーミングする例を示す。図１３からも明らかなように、素子抵抗Ｒ、配線抵抗ｒx，ｒyにばらつきがない場合、各素子にかかる分圧は必ず給電部に最も近い素子のそれが最大となる。また、フォーミングされた素子の抵抗はフォーミング前の抵抗Ｒに比べて２〜３桁以上も大きい。従って、ラインフォーミングすると給電側から順次切れていく。そして、（ｎ−１）番目まで切れていて、次にｎ番目の素子をフォーミングする時の等価回路は図１４となる。即ち、この状態でも最も給電部に近いｎ番目の素子が切れて、次の時点での等価回路は図１４よりも１素子少ない梯子状のものとなる。（ｎ−１）番目の素子まで切れている状態で、給電部に一定の電圧Ｖ0を印加したとすると、ｎ番目の素子にかかる電圧は次式で与えられる。
【０１０７】
Ｖ(ｋ,ｎ)={１-ｋ ×ｒy/Ｒ-ｎ×(Ｎx-ｎ+１)×ｒx/Ｒ}Ｖ0         （１）
なお、上式の導出は、一般的な４端子マトリクスの（Ｎx−ｎ＋１）段のシリーズとして容易に計算できる。ここで、ｒx，ｒyはＲに比べ十分小さいとした。また、これを電力で現すと、ｎ番目の素子にかかる電力は次式で与えられる。
【０１０８】
Ｐ(ｋ,ｎ)={１−２×ｋ×ｒy/Ｒ-２×ｎ×(Ｎx-ｎ+１)×ｒx/Ｒ}×Ｖ0×Ｖ0/Ｒ  （２）
つまり、Ｖ，Ｐはｋ，ｎの関数であり、ラインフォーミングの方向の素子アドレスｎの２次、他方向の素子アドレスｋの１次で変化することがわかる。
【０１０９】
図１５に電圧あるいは電力のパネル内分布の模式図を示す。
【０１１０】
しかしながら、上記のようなラインフォーミング方法には、次のような問題点がある。即ち、図１５にみられるように給電部に一定の電圧を供給しても素子のアドレスによってその素子が切れる時にかかる電圧、及び電力に差がでてしまう。この現象は画素数が大きくなり、また配線抵抗が素子抵抗に比べ大きくなってくるとより大きな影響を及ぼす。各素子が切れる直前に印加される電力のｎ方向の最大最小の差は次式となる。即ち、電力最大となるのは給電端（ｎ＝１）の時で、最小となるのは中央部(ｎ＝Ｎx／２) のときであり、Ｐ0=Ｖ0 ×Ｖ0／Ｒとして、
Ｐ(ｋ,１)−Ｐ(ｋ,Ｎx／２)〜Ｎx×Ｎx／２×(ｒx／Ｒ)×Ｐ0      （３）
但し、Ｎx≫１である。
【０１１１】
また、ｋ方向の最大・最小の差は、最大となるのが給電端（ｋ＝１）で、最小となるのが接地端（ｋ＝Ｎy）であるから、次式となる。
【０１１２】
Ｐ(１,ｎ)−Ｐ(Ｎy,ｎ)〜２×Ｎy×(ｒy／Ｒ)                    （４）
但し、Ｎy≫１である。
【０１１３】
上記２式よりわかるように、特にラインフォーミング方向の画素数が大きくなると急激に画素間のフォーミング条件に差がでてくることになる。従って、大画面化に際して無視できない悪影響を及ぼすことになる。
【０１１４】
図１５の例は、給電部が行（あるいは列）の１端にある場合であるが、給電部が両端にある場合は、系の対称性から、一括フォーミングされる行（あるいは列）の両端部及び中央部で各素子が切れる直前に印加される電力が大きく、両端から１／４ライン長付近では小さくなり、やはり素子アドレスによってばらつきが生じてしまう。ここで、給電方式を一般化するために、新たにＮ'を導入する。この時、片側給電の場合Ｎ'＝Ｎ，両側給電の場合Ｎ'＝Ｎ／２。
【０１１５】
結局、単純マトリクスをラインフォーミングする場合、給電部に一定の電圧Ｖ0を印加したとき、ｎ番目の素子にかかる電力は次式で与えられる。
【０１１６】
Ｐ(ｋ,ｎ)={１−２×ｋ×ｒy／Ｒ-２×ｎ×(Ｎ'-ｎ+１)×ｒx／Ｒ}Ｐ0：Ｐ0=Ｖ0 ×Ｖ0／Ｒ                                              （５）
ｎ方向の最大最小の差：ΔＰ=Ｎ'×(Ｎ'／２)(ｒx／Ｒ)Ｐ0     （６）
ｋ方向の最大最小の差：ΔＰ=２×Ｋ ×(ｒy／Ｒ)×Ｐ0      （７）
尚、両側給電の場合は、ｎ≦Ｎx／２に対して、ｎ＞Ｎx／２でも対応する。
【０１１７】
さらに、表面伝導型電子放出素子が単純マトリクス配列ではなく、１次元梯子状に配列された場合も同様の問題点を有する。図１６（ａ）〜図１６（ｃ）に、いくつかの例において、等価回路と給電部に一定電圧を印加した場合に各素子が切れる直前の印加電力の素子アドレスによる違いの例を示す。素子数はＮ、配線抵抗は１素子あたりｒ、素子抵抗はＲとする。
【０１１８】
（ａ）は、給電部が梯子状ラインの一端に１ケ所配置され、他端に接地部が１ケ所配置されている例であり、給電部に電圧Ｖ0を印加したとき、（ｎ−１）番目まで切れて、ｎ番目が切れる時にかかる電力はｎの関数として、
Ｐ(n)={1+(n×n+n-Ｎ×Ｎ-3×Ｎ-2)×(ｒ/Ｒ)}×Ｐ0;Ｐ0=Ｖ0×Ｖ0Ｒ, （８）最大最小の差は、
ΔＰ=Ｐ(N)−Ｐ(1)=(Ｎ+２) ×(Ｎ-１) ×Ｐ0                     （９）
となる。
【０１１９】
（ｂ）は、給電部と接地部が梯子状ラインの同じ側の端部に配置されている例で、
（ｃ）は、給電部と接地部が梯子状ラインの両端にそれぞれ１ケ所ずつ配置されている例である。（ａ）の場合と同様にＰ(n), ΔＰ を求めると、            Ｐ(n)={１-４×ｎ×(Ｎ'ｎ+１)×(ｒ／Ｒ)}×Ｐ0;Ｐ0=Ｖ0×Ｖ0/Ｒ （１０）
ΔＰ=Ｐ(1)-Ｐ(Ｎ'／２)=Ｎ' ×Ｎ'×(ｒ／Ｒ) ×Ｐ0             （１１）
（ｂ）の場合Ｎ'=Ｎ、（ｃ）の場合Ｎ'=Ｎ／２（ｎはＮ／２に関して対称に考える）.
本図からわかるように、１次元配列の場合においても給電部に一定の電圧を印加しても、各素子が切れる直前に印加される電力は、素子アドレスによってばらつく事になる。
【０１２０】
従って、電子放出部形成用薄膜を２次元に配列した装置を１ラインずつ一括して通電フォーミングする際、各素子に印加される電力のばらつきを小さくできる方向（行あるいは列）を選択してフォーミングすることができればよいわけである。
【０１２１】
より詳しくは、２次元の方向をｘ，ｙ方向とし、各方向の素子数をＮx，Ｎy各方向の１素子あたりの配線抵抗をｒx，ｒyとして、
(Ｎx×Ｎx-ａ×Ｎx)×ｒx≦(Ｎy×Ｎy-ａ×Ｎy) ×ｒyなら、ｘ方向にフォーミングする                                                    （１２）
(Ｎx×Ｎx-ａ×Ｎx)×ｒx＞(Ｎy×Ｎy-ａ×Ｎy)×ｒyなら、ｙ方向にフォーミングする                                                    （１３）
ことを特徴とするマルチ電子源のフォーミング方法である。尚、ここで給電部がｘあるいはｙの片端にある場合（図１７（ａ））はａ＝８、給電部がｘあるいはｙの両端にある場合（図１７（ｂ））はａ＝２４である。なおここでは各素子が切れる時にかかる電力によって方向を決定した。
【０１２２】
ここで、簡単に上記条件式を説明しておく。通電フォーミングは、熱的な現象と考えられるので、各素子に印加される電力が問題となる。従って、前述の式、  Ｐ(ｋ,ｎ)={１-２×ｋ×ｒ'/Ｒ-２×ｎ×(Ｎ-ｎ+１)×ｒ/Ｒ}×Ｐ0;Ｐ0=Ｖ0×Ｖ0／Ｒ                                                      （１４）
で考える。ここで、ｘ方向のフォーミングの時は、ｒ＝ｒx，ｒ'＝ｒy，Ｎ＝Ｎx、ｙ方向の時は、ｒ＝ｒy，ｒ'＝ｒx，Ｎ＝Ｎyとする。すると、給電部がｘあるいはｙの１端のみにある場合、前に定義したｘ，ｙ方向の素子数Ｎx，Ｎyと素子アドレス（ｘ，ｙ）＝（ｎ，ｋ）、素子抵抗Ｒ、配線抵抗ｒx，ｒy等を用いて、以下のように書くことができる。
【０１２３】
（１）ｘ方向に一括フォーミングする場合、
Ｐ(k,n)={１-２×ｎ×(Ｎx-ｎ+1)×(ｒx/Ｒ)-2×k ×(ｒy/Ｒ)}×Ｐ0;Ｐ0=Ｖ0×Ｖ0/Ｒ                                                （１５）
ｐが最大となるのはｎ=ｋ=１ 、最小となるのはｎ=Ｎx／２，ｋ=Ｎy のときである。
【０１２４】
面内での最大値：Ｐ(1,1)/Ｐ0=１−２×Ｎx×(ｒx/Ｒ)-２×(ｒy/Ｒ)
（１６）
面内での最小値：Ｐ(Ｎx／２,Ｎy)／Ｐ0 〜１-Ｎx×Ｎx／２×(ｒx／Ｒ)-２×Ｎy×(ｒy／Ｒ)                                                （１７）
面内のばらつき：
Ｐx={Ｐ(1,1)-Ｐ(Ｎx／２,Ｎy)}／Ｐ0 〜(Ｎx×Ｎx／２−２×Ｎx)×(ｒx／Ｒ)+２×Ｎy×(ｒy／Ｒ)                                          （１８）
（２）ｙ方向に一括フォーミングする場合
Ｐ(ｎ,ｋ)={１−２×ｎ×(ｒx／Ｒ)−２×ｋ×(Ｎy-ｋ+1)×(ｒy／Ｒ)}×Ｐ0;Ｐ0=Ｖ0×Ｖ0／Ｒ                                                    （１９）
ｐが最大となるのはｎ＝ｋ＝１，最小となるのはｎ＝Ｎ，ｋ＝Ｎy／２のときである。
【０１２５】
面内での最大値：Ｐ(1,1)／Ｐ0=１−２×(ｒx／Ｒ)-２×Ｎy×(ｒy／Ｒ)
（２０）
面内での最小値：Ｐ(Ｎx,Ｎy／２)／Ｐ0 〜1-2 ×Ｎx×(ｒx/Ｒ)-Ｎy×Ｎy／２×(ｒy／Ｒ)                                                  （２１）
面内のばらつき：
Ｐy={Ｐ(1,1)-Ｐ(Ｎx,Ｎy/２)}／Ｐ0 〜２×Ｎx×(ｒx／Ｒ)+(Ｎy×Ｎy／２-２×Ｎy) ×(ｒy／Ｒ)                                        （２２）
従って、Ｐx≦Ｐyつまり(Ｎx×Ｎx-８×Ｎx)×ｒx≦(Ｎy×Ｎy-８×Ｎy)×ｒyなら、ｘ方向に一括してフォーミングしたほうがよく、Ｐx＞Ｐy つまり(Ｎx×Ｎx-８×Ｎx) ×ｒx＞(Ｎy×Ｎy-８Ｎy)×ｒyなら、ｙ方向に一括してフォーミングしたほうがよい。また、給電部がｘあるいはｙの両端にある場合、一括してフォーミングするラインの中央に対して対称である事を考えれば、条件式は
(Ｎx×Ｎx−２４×Ｎx)×ｒx  (Ｎy×Ｎy−２４×Ｎy)×ｒyの大小で設定される。
【０１２６】
以上のように、２方向の配線抵抗と素子数との関係により、ラインフォーミングに適した方向が決まる。
【０１２７】
フォーミング処理の電圧波形としては図８と同様であり、適宜設定される。
【０１２８】
続いて、前述した手段のうちＡ−２について説明する。
【０１２９】
図１８に示す構成により行配線（ＤX1 - m）及び列配線（ＤY1 - n）にフォーミング電源（電位はＶ1またはＶ2）を接続してフォーミングを行う。この時、全行配列のうちｋ本に電位Ｖ1を、残りの（ｍ−ｋ）本に電位Ｖ2を印加し、同様に全列配線のうちＬ本に電位Ｖ2を、残りの（ｎ−Ｌ）本に電位Ｖ1を印加する。これにより、全電子放出部形成用薄膜のｋ×Ｌ＋（ｍ−ｋ）×（ｎ−１）個の電子放出部形成用薄膜が選択され、選択された電子放出部形成用薄膜では、図６の素子電極６５、６６間に電圧Ｖ2−Ｖ1が印加され、電子放出部形成用薄膜の部位に構造の変化した電子放出部６３が形成される。
【０１３０】
次に、列配線（あるいは行配線）に接続した電位Ｖ1とＶ2とを入れ換えることにより、先に選択されなかった残りの電子放出部形成用薄膜が選択され、同時にフォーミングを施すものである。またフォーミング処理の電圧波形としては図８に示すようなものを用いる。
【０１３１】
前述の手段（Ａ−１）との相違は、（Ａ−１）がライン単位でフォーミングするのに対し、これはブロック単位でフォーミングするところが異なり、効果は（Ａ−１）と同様に、未フォーミングの電子放出部形成用薄膜への電圧の回り込みが無くなり、また、同時にフォーミング電圧が印加される電子放出部形成用薄膜数が１／２に少なくなることにより、配線を流れる電流値も小さくなるため、配線での電位降下による表面伝導型電子放出素子特性のばらつきも小さく抑えられる。
【０１３２】
次に前述の手段のうち（Ｂ−１）について説明する。
【０１３３】
この製造法の特徴を図１９（ａ）のブロック図、及び図１９（ｂ）の回路図、そして、図１９（ｃ）の素子単体断面図を用いて説明する。
【０１３４】
図１９（ａ）において、１９１はマルチ電子源、１９２は電気的接続手段、１９３は温度コントローラ、１９４はフォーミング電源、１９５は温度検知器、また、実線で囲った部分が本実施の形態の通電処理装置１９６を示している。マルチ電子源１９１は、前述した電子放出素子が複数並んだデバイスで、共通配線で各素子は接続されている。１９２は１９１の並列した電子放出素子の複数部分で、電気的接続を行う機構を有するものであり、図１９（ｂ）に示したように、マルチ電子源の各部に抵抗ｒf1，ｒf2を介して接続される。ここでこの電気的接続手段は、前記電子放出素子の共通配線のような形状の制限（薄膜形状、画像形成装置を想定した場合１画素に納まるサイズ）がないため、抵抗ｒf1，ｒf2を共通配線の素子間抵抗ｒに比較して十分に小さい値にしている。図１９（ｂ）のように、１列に並んだ電子放出素子の複数部分で接続し、電源ＶＥから電圧を印加したとき、ｒf2による電位降下の大きさは並列配線数が少なく、抵抗が非常に小さいため十分に小さい値となり、共通配線への接続部に印加される電圧はほぼ等しくなる。また、各接続点からみた並列抵抗は、左右等しい数の素子が接続されるため、どれも等しい値となる。この結果、各素子に直接印加される電圧のばらつきは共通配線を用いて通電した場合に比較して格段に小さくできるようになった。
【０１３５】
さらに、上記接続機構ＦＣに用いる材料に熱伝導性のよいものを使い、その後段に熱容量の大きなものを設け、加熱、冷却機構及びそれを制御する機構を備えた構成としている。この構成により、上記接続機構ＦＣは素子に通電するためだけではなく熱の伝導路としても働き、素子電極を通して電子放出部の温度を変化させる機能を有するものとなる。接続部の模式的断面図を図１９（ｃ）に示した。同図において、１９５は基板、６５及び６６は電気的接続を得るための素子電極、６４は電子放出部を含む薄膜、６３は電子放出部を示し、１９７は熱伝導路となる電気的接続手段を示している。なお、図１９では、素子電極上で電気的接続手段と接続しているが、むろん、配線上で行ってもよい。
【０１３６】
１９７の接続手段を構成する材料は銅、アルミニウム、インジウム、銀、金、タングステン、モリブデン等の金属や、真鍮、ステンレス等の合金を使用している。また、配線との接触抵抗を小さくし、複数の接触部での接触抵抗の分布を小さく抑えるため、剛性の高い金属の表面を低抵抗金属でコーティングした接続手段を設けたり、各接続手段には、接触する配線に対し数十ｇ以上の荷重がかかる不図示の荷重印加機構を備えていることが望ましい。この荷重印加機構は弾性部材により構成され、例えばコイルバネ、板バネ等が用いられる。
【０１３７】
また、上記電気的接続手段はマトリクス配線の一例あるいは複数列に接続し、一列あるいは複数列を同時にフォーミングしてから、接続する列をずらし、順次全体をフォーミングするものであるが、電気的接続手段の数を多くすれば全体を同時にフォーミングすることも可能である。
【０１３８】
さらに、上記した単純マトリクス構成では絶縁層の下層の配線上に電気的接続手段を設ける場合、接触部にコンタクト用の窓を形成することとし、該下層配線の電気的接続手段との接触部には低抵抗金属がコーティングされていることが好ましい。また、上記手段（Ａ−１）と組み合わせることにより、Ｘ方向の配線あるいはＹ方向の配線の一方、即ち、フォーミング電圧を印加するため選択された列の配線にのみ複数の電気的接続手段を設け、同方向の非選択配線及び他方の方向の配線は端子から電圧を印加するだけでも十分効果が期待できる。
【０１３９】
ここまでは単純なマトリクス配置の電子源におけるフォーミング手段について述べたが、この手段（Ｂ−１）は、前述した梯子状配置の電子源に対しても同様に利用可能である。
【０１４０】
上記構成で、素子電極を冷却しながらフォーミング電圧を印加すると、フォーミング電流Ｉfによるジュール熱で微粒子膜が昇温し、この時の温度プロファイルは冷却を行い従来の方法と比較し、急峻になる。これは素子から発生した熱は基板となる石英あるいはガラスと比較して金属電極からの逃げが大きく、この金属電極を上記接続手段１９７を通して冷却することで、伝導による熱の逃げの効率が大幅に改善されるためである。
【０１４１】
我々は電子放出部が通電の熱による素子の温度プロファイルのピーク位置で発生することを確認し、この温度が亀裂形成の起因であると考えた。
【０１４２】
従来、電極間隔が１０μｍ以上になると温度プロファイルもブロードになり、そのため電子放出部のばらつきが顕著になると考えたわけである。よって本実施の形態のように、電極の温度を低く制御して温度プロファイルを急峻にすれば電極間隔を広げても電位放出部のばらつきは小さくなるという可能性が生まれる。
【０１４３】
実際、本実施の形態の通電処理方法で温度制御しながらフォーミングしたところ電極間隔を１０μｍ以上に広げても微粒子膜の温度プロファイルが急峻で、ピーク領域の幅は狭くなり、その結果、電子放出部のばらつきが少なく抑えられるようになった。
【０１４４】
さらに上記構成で複数並んだ電子放出素子の各部を一定の温度に制御することも可能となり、従来問題となったマルチ電子源のデバイス中央部、端部の温度差も無くなり、これにより、フォーミング時の電子放出部ばらつきも少なくなった。
【０１４５】
次に前述の手段（Ｂ−２）について説明する。
【０１４６】
まず、複数個の電子放出素子を共通に接続する行または列方向の配線のうち、少なくとも一方を所定間隔で分割した構成、あるいは所定間隔で高インピーダンス部分を設けた構成の実現方法について説明する。
【０１４７】
図２０Ａに梯子状配線、図２０Ｂ単純マトリクスの一部を分割した形状を示す。配線はフォトリソ技術あるいは印刷技術により作製されるが、いずれの場合も予めマスクパターンに分割用ギャップ部分を設けておけば、所定間隔で分割ギャップのある配線は容易に得られる。また当然ながら連続した配線を作製しておいて、ＹＡＧレーザによる溶融切断、あるいはダイシングソーによる機械的切断を行っても所定間隔で分割ギャップのある配線を得ることができる。
【０１４８】
次に高インピーダンス部分を設ける方法は以下の方法がある。上述のようにして得られた分割ギャップ上にニッケル−クロム合金薄膜等の抵抗率の高い金属を蒸着してパターニングして得る（図２０）。また或は連続した配線を作製しておいて、その一部の配線幅を非常に狭くしておく、あるいはフォトリソ技術の中のミリング技術により一様に作製した配線の厚さを一部薄膜化することにより得られる。
【０１４９】
次にこの構成の基板に給電して、特定の素子にフォーミング電圧を印加し、フォーミング処理を行う。ここで給電方法は、配線端から給電し、配線端に近い分割領域内の素子からフォーミング処理を施して、前述の手段（Ｂ−１）で用いる特別な電気的接続手段と同様な手段を用いて給電する。
【０１５０】
次に所定部分をフォーミングした後、分割ギャップ部分あるいは高インピーダンス部分を短絡する方法について説明する。
【０１５１】
まず単純にＡｕやＡｌ材料によるワイヤボンディング、あるいはリボンボンディングにより短絡する方法がある。別の方法として以下の方法がある。まずギャップ部の片側、あるいは高インピーダンス部分近傍、あるいは高インピーダンス部分の一部分に、金−鉛ペーストあるいはＩｎやＢｉを含む低融点金属をマイクロディスペンサーによる塗布、あるいはフォトリソ技術を用いて製膜しておく。レーザ光や赤外線照射やヒータ加熱によりペーストあるいは低融点金属を加熱融解させて、分割ギャップ部分あるいは高インピーダンス部分をその融解した金属で埋めるようにして短絡（接続）させる。あるいは高インピーダンス部分に電流を集中させることにより、高インピーダンス部分の温度が上昇し、上述の他の加熱方法と同じ結果が得られる。
【０１５２】
次に前述の手段（Ｂ−３）について説明する。
【０１５３】
単純マトリクス配置あるいは１次元梯子状に配列した各素子がフォーミングされる時点での印加電力あるいは印加電圧が全素子で一定になるように、給電部に印加する電圧を制御しながら、１行あるいは１列を一括してフォーミングする方法を以下に示す。従来の問題点で述べたフォーミングに必要な外部端子供給電圧の変動を考慮すると、一括してフォーミングする行（あるいは列）のうち、どの素子までがフォーミング済なのかを検知しながら給電部に印加する電圧を制御して一括フォーミングを行うことにより、全素子に対して一定のフォーミング条件を保つことができる。
【０１５４】
２次元単純マトリクス配列の場合においては、給電部が行（あるいは列）の１端にある場合、一括フォーミングする行（あるいは列）の両端部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、中央部付近にある素子をフォーミングするときは給電部に印加する電圧を大きくすればよい。また、給電部が行（あるいは列）の両端にある場合、一括フォーミングする行（あるいは列）の両端部及び中央部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、両端から１／４ライン長付近にある素子をフォーミングするときは給電部に印加する電圧を大きくすればよい。また、一括してフォーミングされる行（あるいは列）に対向する列（あるいは行）の一端または両端が接地されている場合、一括してフォーミングされる行（あるいは列）が接地端に近い場合は給電部に印加する電圧を小さくし、遠い場合は大きくすればよい。
【０１５５】
さらに、１次元梯子状に素子が配列されていて、給電部が梯子状ラインの一端に１ケ所配置され他端に接地部が１ケ所配置されている場合、給電端部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、接地端部付近にある素子をフォーミングするときは給電部に印加する電圧を大きくする。また、給電部と接地部が梯子状ラインの同じ側の端部に配置されているとき、両端部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、ライン中央部付近にある素子をフォーミングするときは給電部に印加する電圧を大きくする。また、給電部と接地部が梯子状の両側にそれぞれ１ケ所ずつ配置されている場合、両端部及び中央部付近にある素子をフォーミングするときは給電部に印加する電圧を小さくし、両端から１／４ライン長付近にある素子をフォーミングするときは給電部に印加する電圧を大きくする。
【０１５６】
具体的には、例えば、単純マトリクスにおいては、素子アドレス(ｋ,ｎ) の素子を、例えばｘ方向にフォーミングする時には、（１）式の電圧分布を補って、一定電圧になる様に、給電部には、
Ｖ0(ｋ,ｎ)=Ｃ'×{１+ｋ×ｒy/Ｒ+ｎ×(Ｎ-ｎ+１)×ｒx/Ｒ};Ｃ':定数（２３）となる様に電圧Ｖ0(ｋ,ｎ) を印加すればよい。Ｃ'は実験的に最適値を決定する。また、フォーミング済の素子のアドレスを検出するには、例えば給電部と接地部の間のインピーダンスを測定すればよい。このインピーダンスの測定は、一定のパルス高を有する１つあるいは複数のフォーミングパルスを１ブロックとし、ブロックとブロックとの間にフォーミングパルスよりも低い電圧パルスを挿入して行えばよい。図２３にパルス印加例を示す。ここで、Ｔ1は１マイクロ秒から１０ミリ秒、Ｔ2は１０マイクロ秒から１００ミリ秒程度であり、Ｎは１〜１００パルス、Ｖiは０．１Ｖ程度である。
【０１５７】
ブロック数（インピーダンス測定回数）が少なければフォーミング制御のアルゴリズムは容易となり、ライン全体をフォーミングするための時間も短くできる。一方、ブロック数が多ければ、素子間のフォーミング条件のばらつきを小さく抑えることができる。なお、フォーミングパルスの印加方法、素子アドレスの検出方法は上記に限ったものではなく、一定の条件さえ整えば素子アドレスの検出が不要となりうる。
【０１５８】
次に、以上の様にして作製した電子源を用いた表示等に用いる画像形成装置について、まず単純マトリクス構成の装置について、図２４と図２５（ａ）（ｂ）を用いて説明する。図２４は、画像形成装置の基本構成図にあり、図２５は蛍光膜である。
【０１５９】
図２４において１１１は、上述の様にして電子放出素子を作製した電子源基板、２４１は、電子源基板１１１を固定したリアプレート、２４６はガラス基板２４３の内面に蛍光膜２４４とメタルバック２４５等が形成されたフェースプレート、２４２は支持枠であり、リアプレート２４１は支持枠２４２及びフェースプレート２４６をフリットガラス等を塗布し、大気中あるいは窒素中で４００〜５００度で１０分以上焼成することにより封着して、外囲器２４８を構成する。
【０１６０】
図２４において、２４７は、図７における電子放出部６３に相当する。１１２、１１３は、表面伝導型電子放出素子の一対の素子電極と接続されたＸ方向配線及びＹ方向配線である。また、これら素子電極への配線は、素子電極と配線材料が同一である場合は素子電極と呼ぶ場合もある。外囲器２４８は、上述の如く、フェースプレート２４６、支持枠２４２、リアプレート２４１で構成したが、リアプレート２４１は主に基板１１１の強度を補強する目的で設けられるため、基板１１１自体で十分な強度を持つ場合は別体のリアプレート２４１は不要であり、基板１１１に直接支持枠２４２を封着し、フェースプレート２４６、支持枠２４２、基板１１１にて外囲器２４８を構成してもよい。
【０１６１】
図２５（ａ）（ｂ）において、蛍光膜２４４は、モノクロームの場合は蛍光体のみからなるが、カラーの蛍光膜の場合は、蛍光体の配列によりブラックストライプあるいはブラックマトリクス等と呼ばれる黒色導電材２５１と蛍光体２５２とで構成される。ブラックストライプ、ブラックマトリクスが設けられる目的は、カラー表示の場合に必要となる三原色蛍光体の各蛍光体２５２間の塗り分け部を黒くすることで混色等を目立たなくすることと、蛍光膜２４４における外光反射によるコントラストの低下を制御することにある。ブラックストライプの材料としては通常良く用いられている黒鉛を主成分とする材料だけでなく、導電性があり、光の透過及び反射が少ない材料であればこれに限るものではない。
【０１６２】
ガラス基板２４３に蛍光体を塗布する方法はモノクローム、カラーによらず、沈殿法や印刷法が用いられる。
【０１６３】
また、蛍光膜２４４の内面側には通常メタルバック２４５が設けられる。メタルバックの目的は、蛍光体の発光のうち内面側への光をフェースプレート２４６側へ鏡面反射することにより輝度を向上すること、電子ビーム加速電圧を印加するための電極として作用すること、外囲器内で発生した負イオンの衝突によるダメージカラーの蛍光体の保護等である。メタルバックは、蛍光膜作製後、蛍光膜の内面側表面の平滑化処理（通常フィルミングと呼ばれる）を行い、その後Ａｌ（アルミニウム）を真空蒸着等で堆積することにより作製できる。フェースプレート２４６には、さらに蛍光膜２４４の導電性を高めるため、蛍光膜２４４の外面側に透明電極（不図示）が設けられても良い。前述の封着を行う際、カラーの場合は各色蛍光体と電子放出素子とを対応させなくてはいけないため、十分な位置合わせを行う必要がある。外囲器２４８は、不図示の排気管を通じ、１０-7トール程度の真空度にされ、封止を行われる。
【０１６４】
また、外囲器２４８の封止後の真空度を維持するために、ゲッター処理を行う場合もある。これは、外囲器２４８の封止を行う直前あるいは封止後に、抵抗加熱あるいは高周波加熱等の加熱法により、外囲器１１８ないの所定の位置（不図示）に配置されたゲッターを加熱し、蒸着膜を形成する処理であるゲッターは通常Ｂａ等が主成分であり、該蒸着膜の吸着作用により、例えば、１×１０-5ないしは１×１０-7[Torr]の真空度を維持するものである。
【０１６５】
以上の様に完成した本実施の形態の画像表示装置において、各電子放出素子には、容器外端子ＤOx1ないしＤOm，ＤOy1ないしＤPynを通じて電圧を印加することにより電子を放出させ、高圧端子ＨVを通じ、メタルバック１１５、あるいは透明電極（不図示）に数ｋＶ以上の高圧を印加し、電子ビームを加速し、蛍光膜１１４に衝突させ、励起・発光させることで画像を表示するものである。なお、容器外端子ＤOx1ないしＤOxm，ＤOy1ないしＤOynは、配線Ｄx1ないしＤxm，ＤY1ないしＤYnとそれぞれ接続されている。
【０１６６】
以上述べた構成は、表示等に用いられる好適な画像形成装置を作製する上で必要な概略構成であり、例えば各部材の材料等、詳細な部分は上述内容に限られるものではなく、画像装置の用途に適する様適宜選択する。
【０１６７】
次に、前述の梯子型配置の電子源を用いた画像形成装置について図２１を用いて説明する。
【０１６８】
図２１は、梯子型配置のマルチ電子源を備えた画像形成装置のパネル構造を示すための図である。先の単純マトリクス構成の画像形成装置との違いは、電子源（基板Ｓ）とフェースプレートの間にグリッド電極を備えていることで、これ以外は同じ部材で同じ構成となる。
【０１６９】
基板ＳとフェースプレートＦＰの中間には、グリッド電極ＧＲが設けられている。グリッド電極ＧＲは、表面伝導型放出素子から放出された電子ビームを変調するもので、例えば図２１のグリッドは、梯子型配置の素子列と直交して設けられたストライプ上の電極に電子ビームを通過させるため、各素子に対応して１個ずつ円形の開口Ｇｈが設けられている。グリッドの形状や設置位置は必ずしも図２１のようなものでなくとも良く、開口としてメッシュ上に多数の通過口を設ける事もあり、また例えば表面伝導型放出素子の周囲や近傍に設けてもよい。電子源の電極及びグリッド電極は、真空容器外の制御回路と電気的に接続されている。
【０１７０】
本実施の形態の画像形成装置では、素子列を１列ずつ順次駆動（走査）していくのと同期してグリッド電極列に画像１ライン分の変調信号を同時に印加することにより、各電子ビームの蛍光体への照射を制御し、画像を１ラインずつ表示していく。
【０１７１】
前述の様にして作製された表示パネルが、画像形成装置として表示動作を行うための電気回路構成の好ましい一例を以下に例示する。
【０１７２】
図２２は、本実施の形態の製造方法で作製された単純マトリクス上に複数の電子放出素子を配置した電子源を用いて構成した画像形成装置を、ＮＴＳＣ方式のテレビ信号にもとずきテレビジョン表示を行うための駆動回路の概略構成をブロック化で示したものである。
【０１７３】
図中、２２１は前記表示パネルであり、また、２２２は走査回路、２２３は制御回路、２２４はシフトレジスタ、２２５はラインメモリ、２２６は同期信号分離回路、２２７は変調信号発生器、ＶX及びＶaは直流電圧源である。
【０１７４】
以下、各部の機能を説明してゆくが、まず表示パネル２２１は、端子Ｄx1ないしＤxm、及び端子Ｄy1ないしＤyn、及び高圧端子ＨVを介して外部の電気回路と接続している。このうち、端子Ｄx1ないしＤxmには、前記表示パネル内に設けられているマルチ電子源、すなわちＭ行Ｎ列の行列上にマトリクス配線された表面伝導型放出素子群を一行（Ｎ素子）ずつ順次駆動してゆくための走査信号が印加される。一方、端子Ｄy1ないしＤynには、前記走査信号により選択された一行の表面伝導型放出素子の各素子の出力電子ビームを制御するための変調信号が印加される。また、高圧端子ＨVには、直流電圧源Ｖaより、例えば１０Ｋ［Ｖ］の直流電圧が供給されるが、これは表面伝導型放出素子より出力される電子ビームに蛍光体を励起するのに十分なエネルギーを付与するための加速電圧である。
【０１７５】
次に、走査回路２２２について説明する。同回路は、内部にＭ個のスイッチング素子を備えるもので（図中、Ｓ1ないしＳmで模式的に示している）、各スイッチング素子は、直流電圧源ＶXの出力電圧もしくは０［Ｖ］（グランドレベル）のいずれか一方を選択し、表示パネル２２１の端子Ｄx1ないしＤxmと電位的に接続するものである。Ｓ1ないしＳmの各スイッチング素子は、制御回路２２３が出力する制御信号Ｔscan にもとずいて動作するものだが、実際には例えばＦＥＴのようなスイッチング素子を組み合わせることにより容易に構成できる。
【０１７６】
なお、前記直流電圧源ＶXは、本実施の形態の場合には前記表面伝導型放出素子の特性（電子放出閾値電圧）に基づき、走査されていない素子に印加される駆動電圧が電子放出閾値電圧以下となるような一定電圧を出力するように設定されている。また、制御回路２２３は、外部より入力する画像信号に基づいて適切な表示が行われる様に各部の動作を整合させるように制御し、次に説明する同期信号分離回路２２６より送られる同期信号Ｔsyncに基づいて、各部に対してＴscan 及びＴsft及びＴmry等の制御信号を発生する。
【０１７７】
同期信号分離回路２２６は、外部から入力されるＮＴＳＣ方式のテレビ信号から、同期信号成分と輝度信号成分とを分離するための回路で、よく知られている様に周波数分離（フィルタ）回路を用いれば容易に構成できる。同期信号分離回路２２６により分離された同期信号は、よく知られる様に垂直同期信号と水平同期信号によりなるが、ここでは説明の便宜上Ｔsync 信号として図示した。一方、前記テレビ信号から分離された画像の輝度信号成分を便宜上ＤＡＴＡ信号と表すが、同信号がシフトレジスタ２２４に入力される。
【０１７８】
シフトレジスタ２２４は、時系列的にシリアルに入力される前記ＤＡＴＡ信号を、画像の１ライン毎にシリアル／パラレル変換するためのもので、前記制御回路１０３より送られる制御信号Ｔsftに基づいて動作する（即ち、制御信号Ｔsftは、シフトレジスタ２２４のシフトクロックであると言い換えてもよい）。シリアル／パラレル変換された画像１ライン分（電子放出素子Ｎ素子分の駆動データに相当する）のデータは、ＩD1ないしＩDnのＮ個の並列信号として前記シフトレジスタ２２４より出力される。ラインメモリ１０５は、画像１ライン分のデータを必要時間の間だけ記憶するための記憶装置であり、制御回路２２３より送られる制御信号Ｔmryにしたがって、適宜ＩD1ないしＩDnの内容を記憶する。記憶された内容は、Ｉ'D1ないしＩ'Dnとして出力され、変調信号発生器２２７に入力される。
【０１７９】
変調信号発生器１０７は、前記画像データＩ'D1ないしＩ'Dnの各々に応じて、表面伝導型放出素子の各々を適切に駆動変調するための信号源で、その出力信号は、端子Ｄy1ないしＤynを通じて表示パネル１０１内の表面伝導型放出素子に印加される。
【０１８０】
前述した様に、本実施の形態に係る電子放出型素子は、放出電流Ｉeに対して以下の基本特性を有している。すなわち、前述した様に、電子放出には明確な閾値電圧Ｖthがあり、Ｖth以上の電圧を印加されたときのみ電子放出が生じる。また、電子放出閾値以上の電圧に対しては、素子への印加電圧の変化に応じて放出電流も変化してゆく。なお、電子放出素子の材料や構成、製造方法を変える事により、電子放出閾値電圧Ｖthの値や、印加電圧に対する放出電流の変化の度合いが変わる場合もあるが、いずれにしても以下のようなことがいえる。
【０１８１】
即ち、本素子にパネル上の電圧を印加する場合、例えば、電子放出閾値以下の電圧を印加しても電子放出は生じないが、電子放出閾値以上の電圧を印加する場合には電子ビームが出力される。その際、第１にパルスの波高値Ｖmを変化させることにより出力電子ビームの強度を制御する事ができる。第２には、パルスの長さＰWを変化させることにより、出力される電子ビームの電荷の総量を制御する事が可能である。
【０１８２】
従って、入力信号に応じて、電子放出素子を変調する方式としては、電圧変調方式、パルス幅変調方式等があげられ、電圧変調方式を実施するには、変調信号発生器２２７としては、一定の長さの電圧パルスを発生するが入力されるデータに応じて適宜パルスの波高値を変調するような電圧変調方式の回路を用いる。
【０１８３】
また、パルス幅変調方式を実施するには、変調信号発生器２２７としては、一定の波高値の電圧パルスを発生するが、入力されるデータに応じて適宜電圧パルスの長さを変調するようなパルス幅変調方式の回路を用いるものである。
【０１８４】
以上に説明した一連の動作により、表示パネル２２１を用いてテレビジョン画像を表示できる。なお、上記説明中、特に記載しなかったが、シフトレジスタ２２４やラインメモリ２２５は、デジタル信号式のものでもアナログ信号式のものでも差し支えなく  要は画像信号のシリアル／パラレル変換や記憶が所定の速度で行われればよい。なお、デジタル信号式を用いる場合には、同期信号分離回路２２６の出力信号ＤＡＴＡをデジタル信号化する必要があるが、これは同期信号分離回路２２６の出力部にＡ／Ｄ変換器を備えれば容易に可能である。また、これと関連してラインメモリ２２５の出力信号がデジタル信号かアナログ信号かにより、変調信号発生器２２７に用いられる回路が若干異なったものとなる。即ち、デジタル信号の場合には、電圧変調方式の場合、変調信号発生器２２７には、例えばよく知られるＤ／Ａ変換回路を用い、必要に応じて増幅回路等を付け加えればよい。またパルス幅変調方式の場合、変調信号発生器２２７は、例えば高速の発振器及び発振器の出力する波数を計数する計数器（カウンタ）及び計数器の出力値と前記メモリの出力値を比較する比較器（コンパレータ）を組み合わせた回路を用いれば当業者であれば容易に構成できる。必要に応じて、比較器の出力するパルス幅変調された変調信号を表面伝導型放出素子の駆動電圧にまで電圧増幅するための増幅器を付け加えてもよい。
【０１８５】
一方、アナログ信号の場合には、電圧変調方式の場合、変調信号発生器２２７には、例えばよく知られるオペアンプ等を用いた増幅回路を用いればよく、必要に応じてレベルシフト回路等を付け加えてもよい。また、パルス幅変調方式の場合には、例えばよく知られた電圧制御型発振回路（ＶＣＯ）を用いればよく、必要に応じて表面伝導型放出素子の駆動電圧にまで電圧増幅するための増幅器を付け加えてもよい。
【０１８６】
＜第１実施の形態＞
第１実施の形態は、前記手段（Ａ−１）により作製した多数の表面伝導型放出素子を単純マトリクス配置した電子源の例である。
【０１８７】
電子源の一部の平面図を図２６に示す。また、図中のＡ−Ａ’断面図を図２７に示す。但し、図２６において、図２７で、同じ記号を示したものは、同じものを示す。ここで２６１は基板、２６２は図２４のＤxに対応するＸ方向配線２４２（下配線とも呼ぶ）、２６３は図２４のＤyに対応するＹ方向配線２４３（上配線とも呼ぶ）、２６４は電子放出部を含む薄膜、２７２，２７３は素子電極、２７４は層間絶縁層、２７５は素子電極２７２は下配線２６２と電気的接続のためのコンタクトホールである。
【０１８８】
次に製造方法を図２８（ａ）〜（ｈ）により、工程順に従って具体的に説明する。
【０１８９】
工程−ａ
清浄化した青板ガラス２６１上に厚さ０．５ミクロンのシリコン酸化膜をスパッタ法で形成した基板２６１上に、真空蒸着により厚さ５０オングストロームのＣｒ、厚さ６０００オングストロームのＡｕを順次積層した後、ホトレジスト（ＡＺ１３７０ヘキスト社製）をスピンナにより回転塗布、ベークした後、ホトマスク像を露光、現像して、下配線２６２のレジストパターンを形成し、Ａｕ／Ｃｒ堆積層をウエットエッチングして、所望の形状の下配線２６２を形成する。
【０１９０】
工程−ｂ
次に厚さ１．０ミクロンのシリコン酸化膜からなる層間絶縁層２７４をＲＦスパッタ法により堆積する。
【０１９１】
工程−ｃ
工程ｂで堆積したシリコン酸化膜にコンタクトホール２７５を形成するためのホトレジストパターンを作り、これをマスクとして層間絶縁層２７４をエッチングしてコンタクトホール２７５を形成する。エッチングはＣＦ４とＨ２ガスを用いたＲＩＥ（Reactive Ion Etching）法によった。
【０１９２】
工程−ｄ
その後、素子電極２７２，２７３と素子電極間ギャップＬ１となるべきパターンをホトレジスト（ＲＤ−２０００Ｎ−４１日立化成社製）で形成し、真空蒸着法により、厚さ５０オングストロームのＴｉ、厚さ１０００オングストロームのＮｉを順次堆積した。ホトレジストパターンを有機溶剤で溶解し、Ｎｉ／Ｔｉ堆積膜をリフトオフし、素子電極間隔Ｌ１は２ミクロンとし、素子電極の幅Ｗ１を２２０ミクロン、を有する素子電極２７２，２７３を形成した。
【０１９３】
工程−ｅ
素子電極２７２，２７３の上に上配線２６３のホトレジストパターンを形成した後、厚さ５０オングストロームのＴｉ、厚さ５０００オングストロームのＡｕを順次真空蒸着により堆積し、リフトオフにより不要の部分を除去して、所望の形状の上配線２６３を形成した。
【０１９４】
工程−ｆ
図２９に本実施の形態の工程にかかわる表面伝導型放出素子の電子放出部形成用薄膜２７１のマスクの平面図の一部を示す。素子間電極ギャップＬ１及びこの近傍に開口を有するマスクであり、このマスクを用いて膜厚１０００オングストロームのＣｒ膜を真空蒸着により堆積・パターニングし、その上に有機Ｐｄ（ｃｃｐ４２３０奥野製薬（株）社製）をスピンナにより回転塗布、３００℃で約１０分間の加熱焼成処理をした。また、こうして形成された主元素としてＰｄよりなる微粒子からなる電子放出部形成用薄膜６４の膜厚は１００オングストローム、シート抵抗値は５×１０4Ω／□であった。なおここで述べる微粒子膜とは、上述した様に、複数の微粒子が集合した膜であり、その微細構造として、微粒子が個々に分散配置した状態のみならず、微粒子が互いに隣接、あるいは、重なり合った状態（島状も含む）の膜を指し、その粒径とは、前記状態で粒子形状が認識可能な微粒子ついての径を言う。
【０１９５】
工程−ｇ
Ｃｒ膜２７６及び焼成後の電子放出部形成用薄膜２７７の酸エッチャントによりエッチングして所望のパターンを形成した。
【０１９６】
工程−ｈ
コンタクトホール２７５部分以外にレジストを塗布するようなパターンを形成し、真空蒸着により厚さ５０オングストロームのＴｉ、厚さ５０００オングストロームのＡｕを順次堆積した。シフトオフにより不要の部分を除去する事により、コンタクトホール２７５を埋め込んだ。
【０１９７】
以上の工程により絶縁性基板２６１上に下配線２６２、層間絶縁層２７４、上配線２６３、素子電極２７２，２７３、電子放出部形成用薄膜２７７等を形成した。以上の様にして作製した基板をフォーミング処理を施していない電子源用基板と呼ぶ。
【０１９８】
次に、このフォーミング処理を施していない電子源用基板を用い、本実施の形態によるフォーミング処理を行い電子源を作製した例を具体的に説明する。
【０１９９】
図３０は、本実施の形態を説明するための図で、先述の様にして単純マトリクス配線された電子放出部形成用薄膜群のうちの一部に対してフォーミングを行う際の、電気的な接続を示したものである。同図では図示の便宜上、表面伝導型放出素子を６×６個だけ単純マトリクス配線して示しているが、本実施の形態では３００×２００個のマトリクスを作製した。
【０２００】
図に於いては、説明上、各表面伝導型放出素子を区別するためにＤ（１、１）、Ｄ（１、２）、…、Ｄ（６、６）の様に、（Ｘ，Ｙ）座標で示している。
【０２０１】
また、図中、Ｄx1，Ｄx2，…Ｄx6は単純マトリクス配線の各配線を示しており、各々端子Ｐを介して外部と電気的に接続されている。また、ＶＥは電圧源であり、電子放出部形成用薄膜をフォーミングするのに必要な電圧を発生する能力を有するものである。
【０２０２】
本図に示すのは、Ｄ（１、３）、Ｄ（２、２）、Ｄ（３、３）、Ｄ（４、３）Ｄ（５、３）、Ｄ（６、３）、…Ｄ（３００、３）の３００素子を同時にフォーミングする場合の電圧印加法である。図に示す様に配線Ｄx3には、グランドレベル、即ち、０［Ｖ］が印加される。一方、Ｘ方向の配線のうちＤx3以外のもの、即ち、Ｄx1，Ｄx2，Ｄx4，Ｄx5，Ｄx6，…Ｄx200には、電圧源Ｖformより、例えば６Ｖの電位が印加され、これと同時にＤy1，Ｄy2，Ｄy3，Ｄy4，Ｄy5，Ｄy6…，Ｄy300の各配線にも電圧源Ｖformより電位が印加される。
【０２０３】
この結果、マトリクス配線された複数の素子のうち、選択されたＤ（１、３）、Ｄ（２、３）、Ｄ（３、３）、Ｄ（４、３）、Ｄ（５、３）、Ｄ（６、３）、…，Ｄ（３００，３）の両端には、電圧源Ｖformの出力電圧が印加されるため、これら３００素子では平行してフォーミングが行われる。
【０２０４】
一方、前記３００素子以外の素子は、素子両端ともほぼ等電位（電圧源ＶＥの出力電位）が印加されるため、素子両端にかかる電圧はほぼ０［Ｖ］となり、フォーミングが行われないのはもちろんのこと、電子放出材よりなる薄膜が変質したり損傷したりすることも全く無い。このようにして、作製された電子放出部は、パラジウム元素を主成分とする微粒子が分散配置された状態となり、その微粒子の平均粒径は３０オングトロームであった。
【０２０５】
ここで、各素子の抵抗は約１キロオーム、１素子あたりの下配線抵抗（ｘ方向）は約０．０３オーム、上配線抵抗（ｙ方向）は約０．１オームであった。ここで前述したように、給電部が片側の場合では式（１２）から、
(Ｎx×Ｎx-８Ｎx)×ｒx×=２６２８,(Ｎy×Ｎy-８Ｎy)×ｒy=３８４０
であるから、素子数は多いがｘ方向の素子を一括してフォーミングしたほうがよい。上述の工程で作製した多数の平面型表面伝導型放出素子の特性を把握するために、その電子放出特性の測定を前述の図９の測定評価装置を用いて行った。
【０２０６】
なお測定条件は、アノード電極と表面伝導型放出素子間の距離を４ｍｍ、アノード電極の電位を１ｋＶ、電子放出特性測定時の真空装置内の真空度を１×１０-6torrとした。
【０２０７】
本実施の形態における代表的な表面伝導型放出素子では、素子電圧８Ｖ程度から急激に放出電流Ｉeが増加し、素子電圧１４Ｖでは素子電流Ｉfが２．２ｍＡ、放出電流Ｉeが１．１マイクロＡとなり、電子放出効率Ｉe／Ｉf（％）は０．０５％であった。
【０２０８】
本実施の形態では全ての素子において、電子放出効率のばらつきが７％以内となり、ほぼ均一な特性が得られた。
【０２０９】
＜第２実施の形態＞
本実施の形態では、前述の第１実施の形態で作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図２４及び図２５を用いて説明する。
【０２１０】
先のフォーミング処理を施していない３００×２００個の素子を単純マトリクス配置した電子源用基板１１１をリアプレート２４１上に固定した後、電子源用基板１１１の５ｍｍ上方に、フェースプレート２４６（ガラス基板２４３の内面に画像形成部材であるところの蛍光膜２４４とメタルバック２４５が形成されている構成される）を支持枠２４２を介し配置し、フェースプレート２４６、支持枠２４２、リアプレート２４１の接合部にフリットガラスを塗布し、大気中あるいは窒素雰囲気中で、４００℃で１０分以上焼成することで封着した。また、リアプレート２４１への電子源用基板１１１の固定もフリットガラスで行った。
【０２１１】
蛍光膜２４４は、モノクロームの場合は蛍光体のみからなるが、本実施の形態では蛍光体はストライプ形状（図２５（ａ）（ｂ）参照）を採用し、先にブラックストライプを形成し、その間隙部に各色蛍光体を塗布し、蛍光膜２４５を作製した。ブラックストライプの材料として通常よく用いられている黒鉛を主成分とする材料を用いた。ガラス基板２４４に蛍光体を塗布する方法はスラリー法を用いた。
【０２１２】
また、蛍光膜２４５内面側設けられるメタルバック２４６は、蛍光膜作製後、蛍光膜の内面側表面の平滑化処理（通常フィルミングと呼ばれる）を行い、その後Ａｌ（アルミニウム）を真空状着することにより作製した。フェースプレートには、更に蛍光膜２４５の導電性を高めるため、蛍光膜２４５の外面側面で透明電極が設けられている場合もあるが、本実施の形態ではメタルバック２４６のみで十分な伝導性が得られたので省略した。前述の封着を行う際、カラーの場合は各色蛍光体と表面伝導型放出素子とを対応させなくてはいけないため、十分な位置合わせを行った。
【０２１３】
以上のようにして完成したガラス容器内の雰囲気を排気管（図示せず）を通じ真空ポンプにて排気し、１０-5[torr]程度の真空度に達した後、容器該端子ＤOx1ないしＤOxmとＤOy1ないしＤOynを通じて、第１実施の形態に示した容量で素子電極管に電圧を印加し、前述の通電処理（フォーミング処理）を行い、電子放出部を成し、表面伝導型放出素子を作製した。
【０２１４】
次に１０-6[torr]程度の真空度で、不図示の排気管をガスバーナで熱することにより溶着し、外囲器の封止を行った。
【０２１５】
最後に封止後の真空度を維持するために、ゲッター処理を行った。これは、封止後に高周波加熱法により、画像形成装置内の所定の位置（不図示）に配置されたゲッターＢａを加熱し、蒸着形成した。
【０２１６】
以上のように完成した本実施の形態に係る画像形成装置において、各表面伝導型放出素子には、容器該端子ＤOx1ないしＤOxm，ＤOy1ないしＤOynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加することにより、電子放出させ、高圧端子ＨVを蛍光体２４４に衝突させ、励起・発光させることにより画像を表示した。
【０２１７】
本実施の形態で作製した画像形成装置において、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングできたことにより、素子特性が均一になり表示画像の輝度均一性の大幅な向上が確認された。
【０２１８】
実際、以上のようにして作製した表示装置を２台用意し、給電部を片側のみにしてｘ方向で一括してフォーミングしたものと、ｙ方向で一括してフォーミングしたものを用意して、各画素に一定電圧を印加し、高圧端子ＨVに５ｋ［Ｖ］印加して輝度測定したところ、ｘ方向を一括したフォーミングした方は輝度むらが７％以下であったのに対し、ｙ方向を一括してフォーミングした方は輝度むらが１５％程度あった。即ち、フォーミング前にラインフォーミングすべき方向を決定できたことがわかる。
【０２１９】
＜第３実施の形態＞
次に、本実施の形態の手段（Ａ−１）を用いて、前述の第２実施の形態と同様に作製した画像形成装置について説明する。但し、本実施の形態においては第２実施の形態と素子の個数、配線形状、厚みを変えてあり、既述の表現を用いて、Ｎx＝５０，ｒx＝．０３オーム、Ｎy＝５０，ｒy＝０．１オーム、Ｒ＝１キロオームの電子源用基板を作製した。また、Ｘ方向、Ｙ方向それぞれの配線の両端から給電できる構造の画像形成装置とした。先に述べたように給電部が各配線の両側にある場合は式（１３）から、
(Ｎx×Ｎx-２４Ｎx)×ｒx=３９,  (Ｎy×Ｎy-２４Ｎy)×ｒy=１８ 
となる。すなわちＹ方向の電子放出部形成用薄膜列を一括してフォーミングした方がよいことがわかる。
【０２２０】
第２実施の形態と同様に、ｘ方向を一括したフォーミング方法と、ｙ方向を一括したフォーミング方法の２種の方法でフォーミング処理した２枚のパネルを比較したところ、やはり、前者の輝度むらは１２％程度、後者は６％以下と、明らかにｙ方向フォーミング処理したものの方が輝度むらが小さかった。即ち、フォーミング前にラインフォーミングすべき方向を決定できたことがわかる。
【０２２１】
＜第４実施の形態＞
以下に、本実施の形態の手段（Ａ−１）のフォーミング処理を行う処理装置について説明する。
【０２２２】
このフォーミング処理装置の電気回路構成の一例を図３１に示す。図中、３１１は第１実施の形態と同様の工程で作製したｍ×ｎ個の電子放出部形成用薄膜を単純マトリクス配線したフォーミング処理を施していない電子源用基板であり、３１２はスイッチング素子アレイ、３１３はフォーミングパルス発生器、３１４は制御回路である。
【０２２３】
電子源用基板３１１は図３０の場合と同様に、端子Ｄx1〜Ｄxn及びＤy1〜Ｄymを介して、周辺の電気回路と電気的に接続されるが、このうちＤx1〜Ｄxnはスイッチング素子アレイ３１２と接続され、Ｄy1〜Ｄymはフォーミングパルス発生器３１３の出力と接続される。スイッチング素子アレイ３１２は、内部にＳ1〜Ｓnのｎ個のスイッチング素子を備え、各スイッチング素子は前記端子Ｄx1〜Ｄxnの各々を、フォーミングパルス発生器３１３の出力またはグランドレベルかのどちらか一方と接続する機能を持つ。なお、各スイッチング素子は、制御回路３１４の発生する制御信号ＳＣ１に従って動作するものである。
【０２２４】
また、フォーミングパルス発生器３１３は、制御回路３１４の発生する制御信号ＳＣ２に従って、電圧パルスを出力する。制御回路３１４は、前述したようにスイッチング素子アレイとフォーミングパルス発生器３１３の動作を制御するための回路である。
【０２２５】
以上、各部の機能を説明したが、次に全体の動作を順を追って説明する。
【０２２６】
まず、フォーミングを開始する前に、制御回路３１４の制御により、スイッチング素子アレイ３１２の各スイッチング素子は全てグランドレベル側と接続しており、また、フォーミングパルス発生器３１３の出力電圧も０［Ｖ］、即ち、グランドレベルに保たれている。
【０２２７】
次に、前記図３０で説明したように、素子列の一列を選択してフォーミング処理するために、スイッチング素子アレイ３１２の中のスイッチング素子のうち、フォーミング処理を行う列と接続している以外のもの全てをフォーミングパルス発生器３１３側と接続するように、制御回路３１４は制御信号ＳＣ１を発生する（図３１ではＳ３を除く全てのスイッチング素子をフォーミングパルス発生器３１３側に接続した例を示してある。）
次に、制御回路３１４はフォーミングパルス発生器３１３に対して、フォーミングに好適な電圧パルスを出力するよう制御信号ＳＣ２を発する。選択された一列の素子のフォーミングが完了したならば、制御回路３１４はフォーミングパルス発生器３１３に対して、パルスの発生を中止し、出力電圧が０［Ｖ］となるよう制御信号ＳＣ２を発生する。更に、スイッチング素子アレイ３１２に含まれる全てのスイッチング素子をグランドレベル側と接続するよう制御信号ＳＣ１を発生する。
【０２２８】
以上の動作手順により、任意に選択した一列の素子フォーミングが完了する。以下、同様の手順で他の素子列を順次フォーミングすることにより、ｍ×ｎ個の表面伝導型放出素子を単純マトリクス配線した基板の全素子を均一にフォーミングすることができる。
【０２２９】
本実施の形態では、上記手順により１００×１００個の単純マトリクス基板を用い、選択素子に図８に示したような電圧波形のパルスを印加しフォーミング処理を行った。なお、本実施の形態ではパルス幅Ｔ1を１ミリ秒、パルス間隔Ｔ2を１０ミリ秒とし、三角波の波高値（フォーミング時のピーク電圧）は５Ｖとし、フォーミング処理は約１×１０-6[torr]の真空雰囲気下で６０秒間行った。そして、図９のような測定評価装置を用いて測定したところ、作製した電子源中の代表的な素子では、素子電圧８Ｖ程度から急激に放出電流Ｉeが増加し、素子電圧１４Ｖでは素子電流Ｉfが２．４ｍＡ、放出電流Ｉeが１．０μＡとなり、電子放出効率η＝Ｉe／Ｉf（％）は０．０４％であった。
【０２３０】
従来技術の問題点で述べたような亀裂形成のばらつきが発生すると、上記電子放出効率の素子間の均一性が得られなかった。しかし、本実施の形態のフォーミング装置によればフォーミングされる瞬間、各素子に実効的に印加される電圧のばらつきは小さくなり、素子特性として電子放出効率の素子間ばらつきも１０％以下に抑えられた。
【０２３１】
＜第５実施の形態＞
次に第１実施の形態で作製した基板と同じフォーミング処理を施していない電子源用基板を用い、前記手段（Ａ−２）によるフォーミング処理を行い電子源とした例を具体的に説明する。
【０２３２】
図１８は、本実施の形態を説明するための図で、先述したようにして単純マトリクス配線された電子放出部形成用薄膜群のうちの一部に対してフォーミングを行う際の電気的な接続を示したものである。
【０２３３】
図１８に示す構成により、行配線（Ｄx1 - xm）及び列配線（Ｄy1 - yn）にフォーミング電源（電位はＶ1またはＶ2）を接続してフォーミングを行う。このとき全行配線のうち、
Ｋ本に電位Ｖ１を、残りの（ｍ−Ｋ）本に電位Ｖ2を印加し、
同様に全列配線のうちＬ本に電位Ｖ2を、残りの（ｎ−Ｌ）本に電位Ｖ1を印加する。これにより全電子放出部形成用薄膜のＫ×Ｌ＋（ｍ−Ｋ）×（ｎ−Ｌ）個の電子放出部形成用薄膜が選択され、選択された電子放出部形成用薄膜にはほぼ電圧Ｖ2−Ｖ1（本実施の形態では６Ｖ）が印加されフォーミングが行われる。
【０２３４】
一方、上記選択された電子放出部形成用薄膜以外の薄膜の両端の電極には、ほぼ等電位が印加されるため、電子放出部形成用薄膜の両端にかかる電圧はほぼ０［Ｖ］となり、フォーミングが行われないのはもちろんのこと、電子放出部形成用薄膜が変質したり損傷したりする事も全く無い。次に、列配線（あるいは行配線）に接続した電位Ｖ1とＶ2とを入れ換えることにより、先に選択されなかった残りの電子放出部形成用薄膜が選択され、同様にフォーミングを施す。
【０２３５】
上述の行程で、ｍ，ｎを１００、Ｋ，Ｌを５０として作製した多数の平面型表面伝導型放出素子の特性を把握するために、その電子放出特性の測定を前述の図９の測定評価装置を用いて行った。
【０２３６】
なお測定条件は、前述の実施の形態と同じく、アノード電極と表面伝導型放出素子間の距離を４ｍｍ、アノード電極の電位を１ｋＶ、電子放出特性測定時の真空装置内の真空度を１×１０-6[torr]とした。その結果、電子放出効率η＝Ｉe／Ｉf（％）は０．０４％であった。また、全ての素子において、ほぼ均一な特性が得られ、例えば電子放出効率ηのばらつきは全体で８％以内であった。
【０２３７】
＜第６実施の形態＞
本実施の形態では第５実施の形態と同じフォーミング処理を施して作製した画像形成装置について図２４を用いて説明する。
【０２３８】
先の第２実施の形態と同様の構成及び作製方法であるが、１００×１００個の素子を単純マトリクス配線した電子源用基板、つまり第５実施の形態で作製した同じ基板を用いて、フォーミング処理を施していない状態の画像形成装置を作製する。
【０２３９】
完成したガラス容器内の雰囲気を排気管（図示せず）を通じ真空ポンプにて排気し、１×１０-5[torr]より高い真空度に達した後、容器外端子Ｄx1ないしＤxmとＤy1ないしＤynを通じ、第５実施の形態で示した容量で素子電極間に電圧を印加し、前述の通電処理（フォーミング処理）を行い、電子放出部を形成し、表面伝導型放出素子を作製した。次に、１０-6トール程度の真空度で、不図示の排気管をガスバーナーで熱することで溶着し、外囲器の封止を行った。
【０２４０】
最後に、封止後の真空度を維持するためにゲッタ処理を行った。
【０２４１】
以上のようにして完成した本実施の形態の画像形成装置において、各表面伝導型放出素子には、容器外端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子ＨVを通して、高圧を印加して画像を表示した。
【０２４２】
本実施の形態で作製した画像形成装置においても、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングできることにより、素子特性が均一になり表示画像の輝度むらが８％以下となったことが確認された。
【０２４３】
＜第７実施の形態＞
第１実施の形態で作製したフォーミング処理を施していない電子源用基板を用い、本実施の形態の手段（Ａ−２）の別の方法でフォーミング処理して作製した電子源について説明する。
【０２４４】
図３２は、６４０×４００個の単純マトリクス配線されたフォーミング処理を施していないの電子放出部形成用薄膜群のうちの半数に対してフォーミングを行う際の電気的な接続を示したものである。また、図中、Ｄx1，Ｄx2，…Ｄx400及びＤy1，Ｄy2，…Ｄy640は、単純マトリクス配線の各配線を示している。また、Ｖ1，Ｖ2はフォーミングパルスを発生する電源である。
【０２４５】
本図は黒丸で示した素子を選択的にフォーミングする場合の電圧印加方法である。即ち、Ｖ1をグランドレベル、Ｖ2を電位Ｖformとする。黒丸の素子の両端にはほぼ（Ｖ2−Ｖ1）の電圧、即ち、Ｖformが、白抜きの素子の両端にはほぼ０［Ｖ］の電圧が印加されるので、選択的に黒丸の素子がフォーミングされ、白抜きの素子は変化されない。
【０２４６】
次に、図３３に示すのは、上記の方法でフォーミング処理を行うための電気回路構成の一例であり、図中、３４１はフォーミング処理を施していない電子放出部形成用薄膜を６４０×４００個、単純マトリクス配線した電子源用基板であり、また３４２はスイッチング素子、３４３はフォーミングパルス発生器、３４４は制御回路である。電子源３４１の行配線（Ｄx1，Ｄx2，…Ｄx400）のうち奇数番目のグループはグランドレベルに、偶数番目のグループはフォーミングパルス発生器の出力に接続する。列配線（Ｄy1，Ｄy2，…Ｄy640）のうち奇数番目のグループと偶数番目のグループは、それぞれグランドレベルあるいはフォーミングパルス発生器出力のどちらかに接続される。但し、同時にフォーミングパルス発生器に接続されることはない。
【０２４７】
スイッチング素子３４２は、前述の列配線の接続切り換えを制御回路３４４からの信号信号により行う。フォーミングパルス発生器３４３は制御回路３４４の発生する制御信号に従って、前述のフォーミングパルスを出力する。
【０２４８】
まず、フォーミング開始前、全ての配線はグランドレベルに保たれている。次に、列配線の奇数番目のグループをフォーミングパルス発生器３４３の出力に、偶数番目のグループをグランドレベルに接続するようにスイッチング素子３４２に制御回路３４４から信号が送出される。次に、制御回路３４４からフォーミングパルス発生器３４３に信号が送られ、フォーミングが行われる。フォーミングのパルスが選択された電子放出部形成用薄膜に印加される。このとき、各行配線には行方向の電子放出部形成用薄膜の個数６４０の２分の１である３２０個分のフォーミング電流が流れ、各列配線には同様に２００個分の電流が流れる。選択された全ての電子放出部形成用薄膜のフォーミングが終了したならば、スイッチング素子３４２を切り換えて、列配線の奇数番目をグランドレベルに、偶数番目をフォーミングパルス発生器３４３の出力に接続することにより残りの電子放出部形成用薄膜が選択され、同様にフォーミングパルスを印加してフォーミングを行う。
【０２４９】
本実施の形態では、上記手順により選択された電子放出部形成用薄膜に図８に示したような電圧波形のパルスを印加してフォーミング処理を行った。なお、本実施の形態ではパルス幅Ｔ1を１ｍｍ秒、パルス間隔Ｔ2を１０ｍｍ秒とし、三角波の波高値（フォーミング時のピーク電圧）は５Ｖとし、フォーミング処理は約１×１０-6[torr]の真空雰囲気下で６０秒行った。
【０２５０】
また、本実施の形態においては、フォーミング時に各配線に流れる電流による温度上昇を押さえることができ、配線や基板の破壊は一切生じなかった。更に、図３２に示したようにマトリクス配線された多数の電子放出部形成用薄膜を千鳥状にフォーミングしたので、温度むらが生ずることもなく、良好にフォーミングを行うことができた。
【０２５１】
その結果、第５実施の形態と同様にして電子放出特性を測定すると電子放出効率η＝Ｉe／Ｉf（％）は０．０５％であった。また、全ての素子において、ほぼ均一な特性が得られ、例えば電子放出効率ηのばらつきは全体で１３％以内であった。
【０２５２】
また、第６実施の形態と同様の構成で作製したフォーミング処理前の画像形成装置に対して、本実施の形態の方法でフォーミング処理を施して作製した画像形成装置においても、単純マトリクス配線された多数の電子放出部形成用薄膜を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが１３％以下となったことが確認された。
【０２５３】
＜第８実施の形態＞
第１実施の形態から第７実施の形態までは、一部の素子だけにフォーミング電圧を印加するよう外部端子から配線を通して給電する方法に関するものであったが、本実施の形態は、前記手段（Ｂ−１）により配線以外の電気的接続手段を用いて素子に給電するものである。本実施の形態で用いる方法は配線の並び方には依存せず、前述の梯子状の配置や単純マトリクス配置どちらにも実施可能である。
【０２５４】
まず表面伝導型放出素子を梯子上に配置した電子源の作製構成を図５５を用いて説明する。
【０２５５】
清浄化した青板ガラス上に厚さ０．５ミクロンのシリコン酸化膜をスパッタ法で形成した基板６５１上に、厚さ１０００オングストロームのＮｉ薄膜を真空蒸着により成膜し、ホトリソ技術により素子電極６５５，６５６を形成する。素子間電極ギャップＬ１及びこの近傍に開口を有するマスク（図２９）を用いて、ホトリソ技術により膜厚１０００オングストロームのＣｒ膜を真空蒸着により堆積・パターニングし、そのうえに有機Ｐｄ（ｃｃｐ４２３０奥野製薬（株）社製）をスピンナーにより回転塗布、３００℃で約１０分間の加熱焼成処理をした。
【０２５６】
Ｃｒ膜及びＣｒ上のＰｄを主成分とする薄膜をエッチングして所望のパターンを形成した。こうしてＰｄより成る微粒子からなる電子放出部形成用薄膜６５２形成する。その幅Ｗ２を３００ミクロンとした。
【０２５７】
この複数ライン状に並べたマルチ電子源と、本実施の形態の核心となるフォーミング用電気的接続手段を用いての通電を説明する斜視図を図３４に示す。ここで３５１は前記表面伝導型放出素子であり１０００個並列に並んでいる。３５２は各素子に通電する共通配線となるＮｉ電極、３５３は共通配線３５２の複数部分で電気的接続を行う端子となる針状の銅端子、、３５４は銅端子３５３とフォーミング電源とを電気的に結ぶ銅のバルク配線を示す。上記銅端子は表面伝導型放出素子３つ毎に３３２組で接続されるよう構成している。上記銅端子を共通配線３５２に圧着し、フォーミング電源から素子のフォーミングに必要な電圧を共通配線３５２に印加して電子放出部となる亀裂を形成させるものである。このとき、バルク銅配線３５４の各端子間での抵抗を共通配線３５２と比較して１／１０００以下となるよう、バルク銅配線３５４の断面は１ｍｍ角以上の面積とした。
【０２５８】
ここで、従来技術の問題点で述べたような亀裂形成のばらつきが発生すると、上記電子放出効率の素子間均一性が得られなかったが、本実施の形態のフォーミング装置を用いてフォーミング電圧を印加したところ、前記銅端子（図３４の３５３）の接触部に於ける電圧のばらつきは０．００１［Ｖ］以内に納まった。また、実際の素子特性として電子放出効率の素子間ばらつきも５％以下に抑えられた。
【０２５９】
＜第９実施の形態＞
本実施の形態では第８実施の形態の作製行程と同じ行程により作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図２１、図５２を用いて説明する。まず、第８実施の形態と同様に電気的接続手段を用いたフォーミング処理を窒素雰囲気中で行いリアプレート上に固定する。
【０２６０】
図２１は、梯子型配置のマルチ電子源を備えた画像形成装置のパネル構造を示すための図であり、図中、ＶＣはガラス製の真空容器で、その一部であるＦＰは表示面側のフェースプレートを示している。フェースプレートＦＰの内面には、例えばＩＴＯを材料とする透明電極が形成され、更に該透明電極上には赤、緑、青の蛍光体がモザイクもしくはストライプ上に塗り分けられている。図面の複雑化を避けるため、図中では透明電極と蛍光体を合わせてＰＨとして示されている。なお、各色の蛍光体の間にはＣＲＴの分野では公知のブラックマトリクスもしくはブラックストライプを設けてもよく、また蛍光体の上に同じく公知のメタルバック相を形成することも可能である。前記透明電極は、電子ビームの加速電圧を印加できるように端子ＥＶを通じて真空容器外と電気的に接続されている。本実施の形態では４ｋ［Ｖ］の高圧を印加した。
【０２６１】
また、リアプレートＳは真空容器ＶＣの底面に固定されたマルチ電子ビーム源の基板で、前述のように表面伝導型放出素子が配列形成されている。なお、本実施の形態においては、１列あたり２００素子が並列に配線された素子列が２００列設けられている。各素子列の２本の配線電極は、両側のパネル側面に設けられた電極端子Ｄp1〜Ｄp200及びＤm1〜Ｄm200と交互に接続しており、真空容器外から駆動電気信号が印加できるようになっている。
【０２６２】
また、リアプレートＳとフェースプレートＦＰの中間には、ストライプ状のグリッド電極ＧＲが設けられている。グリッド電極ＧＲは、前記素子列と直交して（即ちＹ方向に沿って）２００本が独立して設けられている。開口Ｇｈは、各表面伝導型放出素子に対応して１個ずつ円形のものが設けられているが、場合によってはメッシュ状に多数の通過口を設けることもある。各グリッド電極は、電極端子Ｇ１〜Ｇ２００により真空容器外と電気的に接続されている。なお、グリッド電極は表面伝導型放出素子から放出された電子ビームを変調することができるものであればその形状や設置位置は必ずしも図２１のようなものでなくても良く、例えば表面伝導型放出素子の周辺や近傍に設けてもよい。
【０２６３】
本実施の形態の表示パネルでは、表面伝導型放出素子の素子列とグリッド電極で２０×２００のＸＹマトリクスを構成している。従って、素子列を１列ずつ順次駆動（走査）していくのに同期して、グリッド電極列に画像１ライン分の変調信号を同時に印加することにより、各電子ビームの蛍光体への照射を制御し、画像を１ラインずつ表示していくことができる。
【０２６４】
次に、図５２は前記図２１の表示パネルを駆動するための電気回路をブロック図として示したもので、図中、６００は前記図２１の表示パネル、６０１は外部から入力する複合画像信号をデコードするためのデコード回路、６０２はシリ／パラ変換回路、６０３はラインメモリ、６０４は変調信号発生回路、６０５はタイミング制御回路、６０６は走査信号発生回路である。表示パネル６００の電極端子は各々電気回路と接続されており、端子ＥＶは１０［ＫＶ］の加速電圧を発生する電圧源ＨＶと、端子Ｇ1〜Ｇ200は変調信号発生回路６０４と、端子Ｄp1〜Ｄp200は走査信号発生回路１０６と、端子Ｄm1〜Ｄm200はグランドとそれぞれ接続されている。
【０２６５】
以下、各部の機能を説明する。まず、デコード回路６０１は、外部から入力する例えばＮＴＳＣテレビ信号等の複合画像信号をデコードするための回路で、複合画像信号から輝度信号成分と同期信号成分を分離して、前者をＤＡＴＡ信号としてシリ／パラ変換回路６０２に、後者をＴsync信号としてタイミング制御回路６０５に出力する。即ち、デコード回路６０１は、ＲＧＢの各色成分毎の輝度を表示パネル６００のカラー画素配列に合わせて配列しシリ／パラ変換回路６０２に順次出力する。また、垂直同期信号と水平同期信号を抽出してタイミング制御回路６０５に出力する。タイミング制御回路６０５は、前記同期信号Ｔsyncを基準にして、各部の動作タイミングを整合させるための各種タイミング制御信号を発生する。つまり、シリ／パラ変換回路６０２に対してはＴSPを、ラインメモリ６０３に対してはＴMRYを、変調信号発生回路６０４に対してはＴMODを、走査信号発生回路６０６に対してはＴSCANを出力する。
【０２６６】
シリ／パラ変換回路６０２は、デコード回路６０１から入力する輝度信号ＤＡＴＡをタイミング制御回路６０５より入力されるタイミング信号ＴSPに基づいて順次サンプリングし、２００個の並列信号Ｉ1〜Ｉ200としてラインメモリ６０３に出力する。タイミング制御回路６０５は、画像の１ライン分のデータがシリ／パラ変換された時点でラインメモリ６０３に対して書き込みタイミング制御信号ＴMRYを出力する。ラインメモリ６０３は、ＴMRYを受けるとＩ1〜Ｉ200の内容を記憶して、それをＩ'1〜Ｉ'200として変調信号発生回路６０４に出力するが、これはラインメモリに次の書き込みタイミング制御信号ＴMRYが入力されるまで保持される。
【０２６７】
変調信号発生回路６０４は、ラインメモリ６０３より入力される画像１ライン分緒輝度データに基づいて、表示パネル６００のグリッド電極に印加する変調信号を発生させるための回路であり、タイミング制御回路６０５の発生するタイミング制御信号ＴMODに合わせて変調信号を端子Ｇ1〜Ｇ200に同時に印加する。変調信号は、画像の輝度データに応じて電圧の大きさを変える電圧変調方式を用いるが、輝度データに応じて電圧パルスの長さを変えるパルス幅変調方式を用いることも可能である。
【０２６８】
また、走査信号発生回路６０６は、表示パネル６００の表面伝導型放出素子の素子列を適宜駆動するための電圧パルスを発生するための回路である。タイミング制御回路１００５の発生するタイミング制御信号ＴSCANに合わせて適宜内部のスイッチング回路を切り替え、定電圧源ＤＶの発生する表面伝導型放出素子の閾値を上回る適当な駆動電圧ＶＥ［Ｖ］か、またはグランドレベル（即ち０［Ｖ］）かを選択して端子Ｄp1〜Ｄp200に印加するものである。
【０２６９】
以上の回路により、表示パネル６００には特定のタイミングで駆動信号が印加される。即ち、振幅ＶＥ［Ｖ］の電圧パルスが画像の１ライン表示時間毎に順次Ｄp1，Ｄp2，Ｄp3…の順に印加されてゆく。一方、端子Ｄm1〜Ｄm200は常にグランドレベル（０［Ｖ］）と接続されているため、上記電圧パルスにより素子列は第１列目から順次駆動され電子ビームが出力されていく。また、これと同期して変調信号発生回路６０４から、画像の１ライン分の変調信号が同時に端子Ｇ1〜Ｇ200に印加される。走査信号が切り替えられるのと同期して順次変調信号も切り替えられ、１画面分の画像が表示されてゆく。これを連続して繰り返し行うことにより、テレビジョン動画の表示が可能なわけである。
【０２７０】
本実施の形態で作製された画像形成装置においても、並列梯子状配置された多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが５％以下となったことが確認された。
【０２７１】
＜第１０実施の形態＞
第１０実施の形態は第８実施の形態において述べた電気的接続手段である複数の針状の銅端子が横に結がり、一体となったものである。
【０２７２】
図３５に本実施の形態を説明する電気的接続部の斜視図を示す。３６１は表面伝導型放出素子、３６２は配線、３６３は電気的接続の接触端子で、第８実施の形態と同様に銅で構成されている。図３５よりわかる様に、第８実施の形態では針状であった接触部端子が、ここでは横に繋がったナイフエッジ状の形になっている。このため電気的接続端子間に存在した抵抗はバルク金属で繋がったことによりほぼ０になり、更に素子間の配線抵抗も無視できるようになるため、通電処理時に素子に印加されるフォーミング電圧のばらつきは更に小さくなる。
【０２７３】
第８実施の形態で用いたのと同じ電子源用基板に対して、該電気的接続手段を用いてフォーミングを行った場合、第８実施の形態では、フォーミング時に各素子に印加される電圧のばらつきは０．００１Ｖであったが、本実施の形態では０．０００１Ｖ以内になる。
【０２７４】
このため、実際の素子特性として電子放出効率（０．０５％）の素子間ばらつきも５％以下に抑えられる。また、第９実施の形態と同様にして画像形成装置を形成すると、多数の表面伝導型放出素子を均一にフォーミングすることができることにより、素子特性が均一になり表示画像の輝度むらが５％以下となったことが確認された。
【０２７５】
＜第１１実施の形態＞
第８実施の形態及び第１０実施の形態は、表面伝導型放出素子が一列横に並んだ構成のマルチ電子源のフォーミングに関するものであったが、本実施の形態では単純マトリクス型に１００×１００個の素子を２次元に配線されたマルチ電子源に前記手段（Ｂ−１）を適用した場合について説明する。配線構成及び、表面伝導型放出素子電子源は第１実施の形態と同様にして形成され、複数の表面伝導型放出素子が並んだ電子源基板に電気的接触手段を接続して、フォーミングを行う工程を図３６を用いて説明する。
【０２７６】
図３６（ｃ）に示した千鳥状に２列に配置された電気的接続手段３７７，３７８（接続部分の針状端子をプローブと呼ぶ）を用いて、１素子に対して１組の割合でプローブを接続し、ある１行に接続されている表面伝導型放出素子両端近傍に、電位Ｖ１、Ｖ２を印加する様に、それぞれのブローブを低抵抗配線３７１０、３７１１で接続した図である。各プローブはタングステン材のスプリングピンで、各ピンに数十ｇの荷重がかかる様に押し当てることにより、接触抵抗は０．１Ω以下となる。本実施の形態では、更に接触抵抗を下げるためにスプリングピン先端及び配線状でプローブが接触する部分３７３に低抵抗金属、ここではＡｕをコーティングした。これにより接触抵抗は０．０１Ω以下となった。これらプローブはフォーミングパルスを発生する電源に接続されている。
【０２７７】
フォーミングパルスは図８に示すパルス波形で、Ｔ1を１ｍｓｅｃ、Ｔ2を１０ｍｓｅｃ、ピーク電圧を４Ｖとした。１行のフォーミングが終了後、プローブを接続する行を変えて順次フォーミングを行い、全表面伝導型放出素子のフォーミングを完了する。本実施の形態のフォーミング装置を用いてフォーミング電圧を印加したところ、前記スプリングピンの接触部に於ける電圧のばらつきは０．０１Ｖ以内におさまり、素子特性として電子放出効率（０．０５％）の素子間ばらつきも５％以下に抑えられた。
【０２７８】
本実施の形態では表面伝導型放出素子１つに１組のプローブを接続したが、配線抵抗及び、素子抵抗を考慮して複数個おきに接続しても効果は同様に得られる。
【０２７９】
また本実施の形態では配線表面が露出している部分にプローブを接触させたが、配線表面が露出していない場合、例えば絶縁層で覆われている場合、プローブ接触部分の絶縁層を除去した基板を作製して、本実施の形態と同様のフォーミング処理を施すことにより、同様の効果が得られる。
【０２８０】
＜第１２実施の形態＞
本実施の形態では第１１実施の形態で作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図２４を用いて説明する。
【０２８１】
まず、第１１実施の形態と同様のフォーミング処理を大気中あるいは窒素雰囲気中で行いリアプレート２４１上に固定する。その後、第２実施の形態と同様の構成、方法により画像形成装置を作製する。
【０２８２】
以上のように完成した本実施の形態に係る画像形成装置において、各表面伝導型放出素子には、容器外端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子ＨVを通じて５ｋＶの高圧を印加し、画像を表示した。本実施の形態で作製した画像形成装置においても、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが５％以下となったことが確認された。
【０２８３】
＜第１３実施の形態＞
本実施の形態も表面伝導型放出素子を単純マトリクス配置した電子源に手段（Ｂ−１）を適用した場合に関するもので、電気的接続手段を行あるいは列の一方にのみ設けたフォーミング方法である。配線構成及び、フォーミング処理を施す前の複数素子を備えた電子源用基板は第１実施の形態と同様にして形成され、該電子源用基板に電流注入端子を接続して、フォーミングを行う工程を図３７を用いて説明する。
【０２８４】
第８実施の形態では、電気的接続手段として正極側と負極側の２組で電子放出部形成用薄膜に通電するようにしたが、本実施の形態では第１実施の形態と同様に、横１列の素子を選択してフォーミングを行った。即ち選択した１行（図３７ではＤxLライン）の電子放出部形成用薄膜の共通配線の端部を接地し、更に該配線と選択された各電子放出部形成用薄膜が接続する部分に、第８実施の形態と同様の電気的接続手段を接続し、該手段も接地する。また、各列配線（図でＤy1〜Ｄyn）配線及びＤxLライン以外の行配線（Ｄx1〜ＤxmでＤxL以外）を電位Ｖfのフォーミング電源に接続する。正極側は電子放出部形成用薄膜１つ１つに対し、同じ並列抵抗で並列に電圧Ｖfが印加されるので、接地側だけに本実施の形態の電気的接続手段を設けるだけでもフォーミング電圧のばらつきを十分抑えられる。選択するラインを順次変えることにより全電子放出部形成用薄膜に対してフォーミングを施すことができる。
【０２８５】
ｍ，ｎを１０００とした電子源用基板に対して、上記方法によりフォーミング処理したところ、前記スプリングピンの接触部に於ける電圧のばらつきは０．０１Ｖ以内におさまり、実際の素子特性として電子放出効率（０．０５％）の素子間ばらつきも５％以下に抑えられた。また、本実施の形態により作製された電子源基板を用いて、第１２実施の形態と同様に作製された画像形成装置においても、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表面画像の輝度むらが５％以下となったことが確認された。
【０２８６】
また、本実施の形態では選択した各素子に対し１対１で電気的接触手段を設けたが、電気的接続手段が接続点が一点の場合でも印加電圧のばらつきを改善することが可能である。例えば図３７の行配線ＤxLの両端を接地し、該配線の中央部にのみ電気的接触手段を接続してフォーミング処理を行った場合でも、作製された素子の電子放出効率の素子間ばらつきを１０％以内に抑えられた。
【０２８７】
＜第１４実施の形態＞
本実施の形態は第８実施の形態において述べた電気的接続手段である銅端子の後段に加熱／冷却器をはさんで熱容量の大きな部分を設けているものである。
【０２８８】
図３８に本実施の形態を説明する装置斜視図、図３９に装置の概要を説明するブロック図を示した。３９１はガラス基板、３９２は第８実施の形態と同様の工程で作製した表面伝導型放出素子を構成する微粒子膜で両端に形成された電極間隔Ｌ１は２０μｍとし、１０００個一列に並んだ構成となっている。３９３は複数の並んだ表面伝導型放出素子に共通に通電するためのＮｉ電極パターン、３９４はフォーミング電圧を印加する電気的接触端子となる針状の銅端子で、素子３個毎に３３２組並んだ構成となっている。
【０２８９】
３９５は前記銅端子３９４と電気的かつ熱的に結合したバルク導体で、ここでは断面５ｍｍ×２０ｍｍの銅のバーを用いている。３９６は加熱／冷却器となるペルチェ素子、３９７は大熱容量導体となる断面２０ｍｍ×２０ｍｍの銅のバーで、４０１は放熱器、４０２は３９５の温度の検出器で、ここでは熱電対を用いている。４０３は該加熱／冷却器を駆動する温度コントローラ、４０４はフォーミング電源を示している。上記構成で、銅端子３９４を共通配線３９３に圧着し、フォーミング電源４０４から素子のフォーミングに必要な電圧を共通配線３９３に印加して電子放出部となる亀裂を形成させるものである。このとき、銅のバー３９５の各端子間での抵抗は共通配線３９３と比較し、１／１０００以下となるため、実施の形態８と同様、素子に印加されるフォーミング電圧にばらつきは無くなる。
【０２９０】
また、銅のバーの熱容量は銅端子３９４、共通配線３９３と比較し、桁違いに大きいので共通配線と銅端子の接触部の温度は常に一定に保たれることになる。フォーミングによるジュール熱で素子が加熱されても前記熱電対４０２でモニタし、温度コントローラでペルチェ３９６を制御して銅のバー３９５を冷却することで、ほぼ一定の温度にマルチ電子源を保つことが可能となる。更に、電極の温度を素子間のばらつきなく、常に低く保てるため、フォーミング中の微粒子膜３９２の温度プロファイルは急峻なものとなり、温度がピークとなり、熱破壊が起こる領域は狭く、かつ素子間に於けるその領域の相対的位置も一定になるため、亀裂の位置、形状のばらつきは小さく抑えられることになる。
【０２９１】
本実施の形態フォーミング装置を用いて第８実施の形態と同様の電子源用基板にフォーミング電圧を印加した場合、前記銅端子３９４の接触部に於ける電圧のばらつきは０．０１Ｖ以内に納まり、各素子の温度のばらつきも１℃以内に納まり、電極間隔Ｌ１を２０μｍと広くしたにもかかわらず実際の素子特性として電子放出効率の素子間ばらつきも５％以下に抑えられた。
【０２９２】
また、上述の本実施の形態により作製した電子源基板を用いて、第１２実施の形態と同様に作製された画像形成装置においても、多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが５％以下となったことが確認された。
【０２９３】
＜第１５実施の形態＞
本実施の形態は前記手段（Ｂ−１）を実際に行う装置に関するものである。配線構成と、フォーミング処理を施す前の電子放出部形成用薄膜を第１実施の形態と同様にして形成した電子源基板に複数の電気的接触手段を１列に電子放出部形成用薄膜が並んだ１つの配線状に設けてフォーミングを行う。ここで電子放出部形成用薄膜が３００個並んだ横１列に関しては上記装置により、一度にフォーミングできるが、本実施の形態の様にそれが縦に２００行並んでいる場合、１行ずつこの操作を繰り返すと、工程時間がかかり、大量生産には不都合が生じる。そこで上記フォーミング機構を複数用意し、並列に並べて同時に駆動させることで工程時間は短縮される。
【０２９４】
図４０に装置を説明する斜視図を示す。４１１は単純マトリクス型に素子が並んだマルチ電子源、４１２は前記電気的接続手段が３つ並列したフォーミング機構、４１３は温度コントローラ４１４はフォーミング電源である。図では３つの前記電気的接続手段が並んだ構成を示したが、これはマルチ電子源状のスペースと、フォーミング電源の許容電流量で適当に選ぶものであるが、数は多ければ多い程、工程時間は短縮される。
【０２９５】
上記構成で第１２実施の形態で述べたフォーミング操作を行うと、各表面伝導型放出素子の電子放出効率のばらつきは５％以内におさまり、１列ずつ繰り返した場合と比較し、１／３の時間でフォーミングが行える様になった。
【０２９６】
ここで図４０では３つの前記電気的接続手段が並んだ構成を示したが、これはマルチ電子源状のスペースと、フォーミング電源の許容電流量で適当に選ぶものであるが、数は多ければ多い程工程時間は短縮される。
【０２９７】
以上、第８実施の形態から第１５実施の形態では、１列に並んだマルチ電子源あるいは、単純マトリクス型２次元に並んだマルチ電子源について述べたが、電気的接続手段を使用する本実施の形態の通電方法は、その他の一般的な配線パターンについても同様に使用できるものである。
【０２９８】
＜第１６実施の形態＞
次に、本実施の形態の手段（Ｂ−２）による実施の形態を示す。先述の第１実施の形態の工程（ａ）−（ｅ）と同様の手順で単純マトリクス配線パターンを作製する。但し行配線の一部は図４１の様にギャップ４２３が設けられている。次に、該ギャップ１３６を高インピーダンス配線で接続する工程について、図４２（ａ）〜４３（ｄ）を用いて説明する。
【０２９９】
図４１のＡ−Ａ’断面形状を図４２（ａ）に示す。次に、スパッタ法を用いてニッケル・クロム合金を約２０００オングストローム蒸着し、フォトリングラフィ法にてパターニングし、ギャップ４２３上に高インピーダンス部４２３を設ける８図４２（ｂ））。次に、金−鉛ペースト４２８をマイクロディスペンサを用いてギャップ部４２３の片側に塗布する（図４１（ｃ））。この問の回路図を簡単に表したのが図４３でである。なお、図４３では、図示の便宜上、６×６個の素子からなる電子源の例で示しているが、本実施の形態の実際の電子源は１０００×１０００個の素子で構成され、Ｘ方向のラインＤx1〜Ｄx1000の各配線中に等間隔にそれぞれ１０箇所（１００素子毎）の高インピーダンス部分（分割部）が設けられている。
【０３００】
次に、前述の実施の形態の１の作製行程（ｆ）−（ｈ）と同様の手順でフォーミング処理を施していない電子源用基板を作製する。
【０３０１】
次に、高インピーダンス部分より給電部分に近い側に位置する素子、つまり（Ｄ（１，１）〜Ｄ（１，６），Ｄ（１，６）〜Ｄ（２，６）を単素子毎にフォーミングする。このときの電圧印加方法について図４３に示す。図４３ではＤ（１，１）の素子をフォーミングするために、Ｄx1とＤy1との間に電圧をかけている状態を表している。印加する電圧は前述の第８実施の形態と同様のパルス波形を印加する。結果はフォーミング電圧が５Ｖで、その時の電流は分割がない時の電流値の４分の１となった。
【０３０２】
その後に基板裏面よりレーザ光を当てＲ（１，１）〜Ｒ（１，６）のニッケル−クロム薄膜４２４を昇温させ、ペースト４２８を溶解させる。この溶解したペースト部分を４２９で示す（図４４）。なお、他のギャップ部に対しても同じプロセスを繰り返すことにより、図４３に示す、各Ｘ方向ラインの分割部Ｒ（１，１）〜Ｒ（１，６）が低抵抗導電体が接続される。その後、次の領域、つまり図４３のＤ（３，１）〜Ｄ（３，６）、Ｄ（４，１）〜Ｄ（４，６）の素子について同様にフォーミング処理を行う。次に分割部Ｒ（２，１）〜Ｒ（２，６）を低抵抗化する。これを繰り返し全素子に対してフォーミング処理を施す。その結果図４５に示すような単純マトリクス状に配線された表面伝導型放出素子４８２を有する電子源が得られる。
【０３０３】
以上の様にして作成された電子源について、その前述の評価装置により電子放出特性の測定が行った。電子放出効率η＝Ｉe／Ｉf（％）は０．０５％であった。またそのばらつきはパネル全体で７％以下に抑えられている。
【０３０４】
上記実施の形態では高インピーダンス部分で区切られた領域内で１素子毎にフォーミングする場合について述べたが、該領域内で実施の形態１の様に１行を選択し、一括してフォーミングすることも可能で、この場合電子放出効率のばらつきは基板全体で５％以内に抑えられた。
【０３０５】
＜第１７実施の形態＞
本実施の形態では第１６実施の形態で作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図２４を用いて説明する。
【０３０６】
まず、第１６実施の形態と同様のフォーミング処理を大気中あるいは窒素雰囲気中で行いリアプレート２４１上に固定し、画像形成装置を作製する。この完成した本実施の形態の画像形成装置において、各表面伝導型放出素子には、容器外端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子ＨVを通じて５ｋＶの高圧を印加し、画像を表示した。
【０３０７】
本実施の形態で作製した画像形成装置においても、単純マトリクス配線された多数の表面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが３％以下となったことが確認された。
【０３０８】
上述の例では、フォーミング処理を行った後に、リアプレートに固定し画像形成装置を作製したが、フォーミング処理前の電子源用基板を用いて画像形成装置を構成し、その後、容器外端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ通電することにより、フォーミングを行い、また高インピーダンス部分の低抵抗化は、リアプレートを通してレーザ光で加熱することにより行っても、先の例と同様に素子特性のばらつきを５％以下に抑えられた。
【０３０９】
＜第１８実施の形態＞
前記手段（Ｂ−２）を適用した別の実施の形態による電子源の平面図を図４６に示す。本例では図４６の様に電子放出部形成用薄膜を梯子状に１次元配線し、配線の一部にギャップを設けてある。ギャップ付配線を製作する工程については第１６実施の形態に準ずるものである。
【０３１０】
そこでフォーミング処理及びフォーミングを実施した後ギャップ４９１を接続する工程について図４６、図４７（ａ）（ｂ）、図４８（ａ）（ｂ）を用いて説明する。
【０３１１】
図２０Ｂはギャップ４９１つき配線が完成した状態の回路図を簡単に表したものである。図示の便宜上表示パネルの画素数を６×６とし、各ブロックを２素子ずつに分割し示しているが、ここで用いた電子源は、１列に１０００個の素子が配線された列が１０００列あるもので配線を等間隔に１０等分（１００素子ずつ）分割したものである。
【０３１２】
次に、図４８（ａ）にギャップ部断面を示す。ここで第６実施の形態で用いたのと同じマルチプローブ５１２を用い、図４８（ｂ）のプローブ接続点５１１にプローブを接続しフォーミング電源５１３を接続して１ライン状の素子に対して同時にフォーミング処理を行う。この電圧印加方法を図５０に示す。各フォーミング電圧は５Ｖでその時の各ブロック（１００素子）毎の電流は約３．０Ａであった。これは分割がない場合の十分の一に当たる。
【０３１３】
次に図４７（ｂ）に示す通り、ギャップ４９１を１箇所につき３本の直径３０ミクロンの金ワイヤー４９２にてボンディングして接続してマルチ電子源基板を完成した。
【０３１４】
以上説明した通り、本発明の基本思想によれば素子の構造、材料、製造方法により必ずしもこれに決まるものではない。従って分割の大きさは１素子あたりのフォーミング電流に応じて決定すれば良い。
【０３１５】
実際、第１６実施の形態と同様にして１素子あたりの素子特性を測定すると、電子放出効率η＝Ｉe／Ｉf（％）は平均０．０５％であった。またそのばらつきはパネル全体で６％以下に抑えられている。
【０３１６】
本実施の形態のフォーミング処理方法で第９実施の形態と同様にして形成した画像形成装置においても、単純マトリクス配線された多数のよう面伝導型放出素子を均一にフォーミングすることができたことにより、素子特性が均一になり表示画像の輝度むらが６％以下となったことが確認された。
【０３１７】
＜第１９実施の形態＞
次に表面伝導型放出素子を単純マトリクス配置した電子源を前記手段（Ｂ−３）を適用して作製した別の実施の形態を示す。前述の第１実施の形態と同様の工程によりフォーミング処理を施していない電子放出部形成用薄膜を単純マトリクス配線した電子源用基板を作製する。なお、本実施の形態では１００×１００個の電子放出部形成用薄膜を配線した単純マトリクス構成のものを作製した。また、各電子放出部形成用薄膜の抵抗は未フォーミングの状態で約１キロオーム、１電子放出部形成用薄膜当たりの上配線抵抗と下配線抵抗は共に約０．０１オームであった。
【０３１８】
以上に様にして作製した電子源用基板を２台用意し、以下に示す異なる２方法によりフォーミングを行った。
（フォーミング方法１）
まず本実施の形態によるフォーミング方法を図５４を用いて説明する。上記の様にして完成した電子源用基板６１３の上配線につながる接続端子ＤOy1ないしＤOykが順次給電部６５３となる様に（図ではＤOykが給電部）、接続を制御する外部スキャン回路６３２と、電圧源６３３を接続し、下配線につながる接続端子ＤOx1ないしＤOxnを接地した。ここで、電流モニタ回路６３４により給電部を流れる電流をモニタできる様にしておき、フォーミング処理の対象となる１ラインのインピーダンスを検知できる様にしてある。
【０３１９】
次に、図５３に示すフォーミング波形を印加し、フォーミングを行った。ここで、Ｔ１は１ミリ秒、Ｔ２は１０ミリ秒、Ｎは１０とした。またブロック数は１０とした。ｋライン、ｍブロックをフォーミングするときに、給電部Ｄ0ykに印加する電圧（ピーク値）を、
Ｖ0（ｋ，ｍ）＝８．５×｛１＋ｋ／１０００００＋０．００１０１ｍ−０．００００１ｍ×ｍ｝；ｍ＝１〜１０とした。
【０３２０】
ここで、インピーダンスの測定は、図５３のＮ個のフォーミングパルス印加後に、先の印加電圧Ｖ0(ｋ,ｍ) よりも低い電圧Ｖｉを印加して、まだフォーミングされていない素子に影響を与えることなく、インピーダンス測定を行う。ここで、測定されたインピーダンスが、フォーミングの対象となっているｋライン、ｍブロックがフォーミングされたと判断されたインピーダンスよりも低い場合、対象となっている素子はまだフォーミング終了していないと判断し、追加のフォーミングパルスを発生する（図５３（ｂ））。
（フォーミング方法２：比較例）
上記の様にして用意したもう１枚の電子源用基板に対して、上記フォーミング方法１と同じ構成で回路を接続する。但し、本方法では電流モニタ回路は動作させず、図８に示すフォーミング波形で、Ｔ1を１ミリ秒、Ｔ2を１０ミリ秒、ピーク電圧値は９．３Ｖで一定として電圧を印加し、一括フォーミングを行った。
【０３２１】
以上の様に完成したマルチ表面伝導型放出素子電子源（フォーミング方法１によるもの、フォーミング方法２によるもの）において、各表面伝導型放出素子には端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ、前述の第１６実施の形態と同様にして、１素子あたりの素子特性を測定するとフォーミング方法１によるものは電子放出効率η＝Ｉe／Ｉf（％）は０．１％であった。またそのばらつきはパネル全体で５％以下に抑えられている。
【０３２２】
それに対し、フォーミング方法２によるものは、電子放出効率η＝Ｉe／Ｉf（％）は０．５％であった。またそのばらつきはパネル全体で１０％以上であった。
【０３２３】
なお本実施の形態ではアドレスの検出をインピーダンス測定により行ったが、配線の電位分布からアドレスを検知する手段を図５０（ａ）（ｂ）を用いて説明する。
【０３２４】
フォーミング前後で各素子のインピーダンスが変化することにより、フォーミングが終了すると素子の近傍の配線の電位が大きく変化する（図５０（ｂ））。この変化を検出する、つまりプローブピン５３１を配線に接続し、配線の電位分布の変化を検出することによってもフォーミングされた素子のアドレスを検知できる。
【０３２５】
＜第２０実施の形態＞
本実施の形態では第５実施の形態で作製したフォーミング処理を施していない電子源用基板を用いて画像形成装置を構成した例について図２４を用いて説明する。
【０３２６】
先のフォーミング処理を施していない電子源用基板１１１をリアプレート２４１上に固定した後、フェースプレート２４６、支持枠２４２を介し配置し、フェースプレート２４６、支持枠２４６、リアプレート２４１の接合部にフリットガラスを塗布し、大気中あるいは窒素雰囲気中で、４００℃で１５分以上焼成することで封着した。また、リアプレート２４１への電子源用基板１１１の固定もフリットガラスで行った。
【０３２７】
以上のようにして完成したガラス容器内の雰囲気を排気管（図示せず）を通じ真空ポンプにて排気し、１×１０-5torrより高い真空度に達した後、容器外端Ｄx1ないしＤxmとＤy1ないしＤynを通じ、第１９実施の形態で示した容量で素子電極間に電圧を印加し、第１９実施の形態と同じく２つの方法で通電処理（フォーミング処理）を行い、電子放出部を形成し、表面伝導型放出素子を作製した。次に１０-6torr程度の真空度で、不図示の排気管をガスバーナで熱することで溶着し外囲器の封止を行った。最後に封止後の真空度を維持するために、ゲッター処理を行った。
【０３２８】
以上のようにして完成した本実施の形態の画像形成装置において、各表面伝導型放出素子には、容器外端子Ｄx1ないしＤxm、Ｄy1ないしＤynを通じ、走査信号及び変調信号を不図示の信号発生手段によりそれぞれ印加し、高圧端子ＨVを通じ、６ｋＶの高圧を印加し、画像を表示した。そして全画素の輝度を測定したところ図４９に示すようになった。即ち、第１９実施の形態で述べたところのフォーミング方法１によるものでは、全画面内の輝度むらは極めて小さいのに対し、フォーミング方法２によるものでは画面の外縁部３辺付近の輝度が大きく、中央付近では暗かった。つまり、各素子のアドレスに応じて給電部に印加する電圧値を制御することにより、輝度のむらが５％以下になり、高品位の画像形成装置を得ることができた。
【０３２９】
＜第２１実施の形態＞
次に、前記手段（Ｂ−３）を適用して作製した梯子状配置した電子源を用いて構成した、画像形成装置を図２１を用いて説明する。本実施の形態では絶縁性基板２１１上にフォーミング前の電子放出部形成用薄膜を作製した。作製工程は実施の形態８と同様である。電子放出部形成用薄膜（フォーミング前）の寸法等も実施の形態８と同様である。但し１列の電子放出部形成用薄膜数は２００であり、電極の給電部と接地部はラインの両端部に各１カ所ずつ設けた。尚、等価回路は図１６（ｃ）で表されたものと同様である。
【０３３０】
このように作成された電子源用基板に対して、図５１に示すフォーミング波形でフォーミングを行った。このパルス群のピーク値は８Ｖから徐々に大きくなり、最大９Ｖであり、その後徐々に減少して再び８Ｖになる過程を２度繰り返している。Ｔ１は１ミリ秒、Ｔ２は１０ミリ秒で２度繰り返しの全過程は約５秒であった。ここで用いた電圧値は種々の検討条件の中から最適なものを選択した。その結果、電子放出効率のばらつきが７％以下となり、素子毎に極めて均一な電子放出特性を有することがわかった。本実施の形態では既にフォーミングされてしまった素子のアドレスを検出することなく、良好な一括フォーミングが行えた。
【０３３１】
以上、第１実施の形態から第２１実施の形態では、前述した手段Ａ−１，２、Ｂ−１，２，３について、いくつかの組合せが可能であることを示したが、ここで示した組合せ以外でも組み合わせることが可能である。
【０３３２】
以上説明した実施の形態中、電子放出部を形成する際に、素子の電極間に三角波パルスを印加してフォーミング処理を行っているが、素子の電極間に印加する波形は三角波に限定することはなく、矩形波など所望の波形を用いても良く、その波高値及びパルス値・パルス間隔などについても上述の値に限ることなく、電子放出部が良好に形成されれば所望の値を選択することができる。
【０３３３】
なお、先述した実施の形態において、表面伝導型放出素子を垂直型（ＳＣＥ）とした場合に、同様の結果が得られた。
【０３３４】
また本発明の適用は、表面伝導型素子に限らず例えばＭＩＮのようにフォーミングを必要とする他の素子にも使える。
【０３３５】
尚、本発明は、複数の機器から構成されるシステムに適用しても１つの機器から成る装置に適用しても良い。また、本発明は、システム或は装置に本発明を実施するプログラムを供給することによって達成される場合にも適用できることはいうまでもない。
【図面の簡単な説明】
【０３３６】
【図１】従来の表面電極型の電子放出素子の模式図である。
【図２】本発明の一実施の形態にかかる垂直型表面伝導型電子放出素子の基本構成図である。
【図３】従来のフォーミングの問題点を説明する図である。
【図４】従来のフォーミングの問題点を説明する図である。
【図５】単純マトリクス配線の一例を示す図である。
【図６】本実施の形態に係わる表面伝導型電子放出素子の模式図である。
【図７】本実施の形態に係る表面伝導型電子放出素子の基本的製造工程を説明する図である。
【図８】本実施の形態の表面伝導型電子放出素子のフォーミング電圧の一例を示す波形図である。
【図９】本実施の形態の表面伝導型電子放出素子の測定評価回路の構成を示すブロック図である。
【図１０】本実施の形態の表面伝導型電子放出素子の特性例を示す図である。
【図１１】本実施の形態の電子源をマトリクス状に配列した回路例を示す図である。
【図１２】本実施の形態の電子源をマトリクス状に配列した回路の等価回路図である。
【図１３】本実施の形態のラインフォーミング時の状態を示す等価回路図である。
【図１４】本実施の形態のラインフォーミング時においてｎ番目の素子をフォーミングする時の等価回路図である。
【図１５】本実施の形態のラインフォーミング時における各素子の印加電圧分布を示す図である。
【図１６】本実施の形態の梯子型に接続された素子のフォーミング時の等価回路と、各素子に印加される電圧分布を説明する図である。
【図１７】本実施の形態の片側或は両側より給電されてフォーミングを行う状態を説明する図である。
【図１８】本実施の形態の行及び列方向でのフォーミングを説明する図である。
【図１９】本実施の形態のフォーミングを説明する図である。
【図２０Ａ】本実施の形態の単純マトリクスにおけるはしご型配線の一例を示す図である。
【図２０Ｂ】本実施の形態の単純マトリクスの一部を分割した一例を示す図である。
【図２１】本実施の形態の画像形成装置の構成を示す図である。
【図２２】本実施の形態の画像形成装置の回路構成を示すブロック図である。
【図２３】本実施の形態のフォーミングパルスの一例を示す図である。
【図２４】本実施の形態の画像形成装置の基本構成を示す図である。
【図２５】本実施の形態の画像形成装置の蛍光体のパターン例を示す図である。
【図２６】本実施の形態のマトリクス状に配置された電子源の一部の平面図である。
【図２７】図２６のＡ−Ａ’の断面図である。
【図２８】本実施の形態の表面伝導型電子放出素子の製造工程を説明する図である。
【図２９】本実施の形態の表面伝導型電子放出素子のマスクの一部平面図である。
【図３０】本実施の形態のマトリクス状に配列された表面伝導型電子放出素子の一部をフォーミングする際の電気的接続を示す図である。
【図３１】本実施の形態のフォーミング装置の回路構成を示す回路図である。
【図３２】本実施の形態の単純マトリクス配線された表面伝導型電子放出素子のフォーミングを説明する図である。
【図３３】図３２のフォーミングを行う回路構成を示す図である。
【図３４】本実施の形態のフォーミング時の通電を説明する斜視図である。
【図３５】他のフォーミング時の通電を説明する斜視図である。
【図３６】本実施の形態のフォーミングを行う工程を説明する図である。
【図３７】本実施の形態に係るフォーミングを行う工程を説明する等価回路図である。
【図３８】他の実施の形態のフォーミングのための電気接続を示す斜視図である。
【図３９】図３８に示す装置の概要を示すブロック図である。
【図４０】他の実施の形態のフォーミングのための装置の接続を示す図である。
【図４１】他の実施の形態のマトリクス状に配置された電子源の一部の平面図である。
【図４２】本実施の形態におけるギャップを高インピーダンス配線で接続する工程を説明する図である。
【図４３】本実施の形態の単純マトリクス配線のフォーミング処理を説明する図である。
【図４４】実施の形態のマトリクス状に配置された電子源の一部の平面図である。
【図４５】本実施の形態のフォーミング処理後の単純マトリクスに配列された電子源を示す図である。
【図４６】他の実施の形態のマルチ電子源の一部を示す平面図である。
【図４７】本実施の形態のマトリクス配線におけるギャップ部の断面と、その接続を示す図である。
【図４８】他の実施の形態のプローブを用いたフォーミングを説明する図である。
【図４９】フォーミング方法による輝度むらを説明するための図である。
【図５０】配線上の電位より電子源のアドレスを検知する方法を説明する図である。
【図５１】本実施の形態のフォーミング波形の一例を示す図である。
【図５２】本実施の形態の画像形成装置の構成を示すブロック図である。
【図５３】本実施の形態のフォーミング波形の一例を示す図である。
【図５４】本実施の形態によるフォーミング方法を説明する図である。
【図５５】本実施の形態に係るはしご型の表面伝導型電子源の作成工程を説明する図である。
【符号の説明】
【０３３７】
６１，２６１  基板
６２，２７１  電子放出部形成用薄膜
６３  電子放出部
６４，２６４  電子放出部を含む薄膜
６５，６６，２７２，２７３  素子電極
９４  アノード電極
１１２  Ｘ方向配線
１１３  Ｙ方向配線
１１４  表面伝導型電子放出素子
１１５  結線
１９１  マルチ電子源
２２１，３１１  電子源用基板
２６２  下配線（Ｘ方向配線）
２６３  上配線（Ｙ方向配線）
２７４  層間絶縁層
２７５  コンタクトホール
３１１  電子源用基板
【図１】
0003728312.tif 000002
【図２】
0003728312.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003728312.tif 000013
【図１３】
0003728312.tif 000014
【図１４】
0003728312.tif 000015
【図１５】
0003728312.tif 000016
【図１６】
0003728312.tif 000017
【図１７】
0003728312.tif 000018
【図１８】
0003728312.tif 000019
【図１９】
0003728312.tif 000020
【図２０Ａ】
0003728312.tif 000021
【図２０Ｂ】
0003728312.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
0003728312.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0003728312.tif 000032
【図３１】
0003728312.tif 000033
【図３２】
0003728312.tif 000034
【図３３】
0003728312.tif 000035
【図３４】
0003728312.tif 000036
【図３５】
0003728312.tif 000037
【図３６】
0003728312.tif 000038
【図３７】
0003728312.tif 000039
【図３８】
0003728312.tif 000040
【図３９】
0003728312.tif 000041
【図４０】
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【図４１】
0003728312.tif 000043
【図４２】
0003728312.tif 000044
【図４３】
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【図４４】
0003728312.tif 000046
【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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