(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタの少なくともチャネル領域となる非晶質半導体層を形成する第１工程と、この非晶質半導体層を多結晶半導体層に再結晶化する第２工程と、前記半導体層に導入した所定の導電型の不純物を活性化する第３工程と、前記チャネル領域にパルスレーザーを照射し、そのパルスレーザーの照射パルス数により前記電界効果トランジスタのしきい値電圧を制御する第４工程と、水素アニールにより欠陥準位を低減する第５工程とを有し、前記第２工程及び前記第３工程のうちの少なくとも前記第３工程と、前記第４工程とを前記パルスレーザーの照射によって同時に行い、前記第３工程での不純物の活性化及び前記第５工程での水素アニールによって生じる前記電界効果トランジスタのしきい値電圧の変動を見込んで、前記第４工程での前記パルスレーザーの照射パルス数を制御することにより、前記電界効果トランジスタのしきい値電圧を所定の値に制御する、半導体装置の製造方法。
【請求項２】
前記パルスレーザーの前記照射パルス数を１〜１０００個の範囲で制御する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記パルスレーザーのパルス幅が２０〜２００ｎｓである、請求項２に記載の半導体装置の製造方法。
【請求項４】
少なくとも前記チャネル領域が多結晶シリコン膜で構成された薄膜トランジスタのしきい値電圧を制御する、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記多結晶シリコン膜を６００℃以下の低温プロセスで形成する、請求項４に記載の半導体装置の製造方法。
【請求項６】
レーザーアニール処理により非晶質シリコン膜を前記多結晶シリコン膜に再結晶化する、請求項４に記載の半導体装置の製造方法。
【請求項７】
前記薄膜トランジスタがボトムゲート型である、請求項４に記載の半導体装置の製造方法。
【請求項８】
電界効果トランジスタの少なくともチャネル領域となる非晶質半導体層を形成する第１工程と、この非晶質半導体層を多結晶半導体層に再結晶化する第２工程と、前記半導体層に導入した所定の導電型の不純物を活性化する第３工程と、前記チャネル領域にレーザーを照射し、そのレーザーの照射エネルギーにより前記電界効果トランジスタのしきい値電圧を制御する第４工程と、水素アニールにより欠陥準位を低減する第５工程とを有し、前記第２工程及び前記第３工程のうちの少なくとも前記第３工程と、前記第４工程とを前記レーザーの照射によって同時に行い、前記第３工程での不純物の活性化及び前記第５工程での水素アニールによって生じる前記電界効果トランジスタのしきい値電圧の変動を見込んで、前記第４工程での前記レーザーの照射エネルギーを制御することにより、前記電界効果トランジスタのしきい値電圧を所定の値に制御する、半導体装置の製造方法。
【請求項９】
前記レーザーの前記照射エネルギーを２００〜４００ｍＪ／ｃｍ2の範囲で制御する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記レーザーの前記照射エネルギーを２００〜３５０ｍＪ／ｃｍ2の範囲で制御する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
少なくとも前記チャネル領域が多結晶シリコン膜で構成された薄膜トランジスタのしきい値電圧を制御する、請求項８に記載の半導体装置の製造方法。
【請求項１２】
前記多結晶シリコン膜を６００℃以下の低温プロセスで形成する、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
レーザーアニール処理により非晶質シリコン膜を前記多結晶シリコン膜に再結晶化する、請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記薄膜トランジスタがボトムゲート型である、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、例えば、薄膜トランジスタ（ＴＦＴ）等の電界効果トランジスタ（ＦＥＴ）のしきい値電圧制御をレーザー照射により行うものである。
【０００２】
【従来の技術】
高解像度ディスプレイ用として、スイッチング素子に多結晶シリコン薄膜トランジスタ（ＴＦＴ）を用いた小型、高精細のアクティブマトリクス型液晶表示（ＬＣＤ）パネルが開発されている。ＬＣＤのアクティブエレメントに多結晶シリコンＴＦＴを用いると、同一透明絶縁基板上に画素アレイ部と駆動アレイ部とを同一プロセスで作製できるため、ワイヤーボンディングや駆動ＩＣの実装等の工程を削減できる利点が有る。
【０００３】
例えば、図９に、Ｎチャネル型多結晶シリコンＴＦＴとＰチャネル型多結晶シリコンＴＦＴを同一基板上に作り、これらを組み合わせてシフトレジスターやサンプル＆ホールド回路を構成した駆動回路内蔵型ＬＣＤの一例を示す。この例において、画素アレイ部１００には、各画素毎に、スイッチング素子であるＮチャネル型多結晶シリコンＴＦＴ１０１と映像信号電荷を蓄積するキャパシタ１０２とが設けられ、これらが、液晶を駆動する各画素電極（図示省略）に接続されている。各画素の多結晶シリコンＴＦＴ１０１は、そのドレインがサンプル＆ホールド回路１０３を介してＸ−ドライバー１０４に接続され、ゲートがＹ−ドライバー１０５に接続されている。そして、これらのＸ−ドライバー１０４とＹ−ドライバー１０５により画素アレイ部１００の個々の画素が選択されて駆動される。図示の如く、Ｘ−ドライバー１０４には、Ｘ−クロック信号とＸ−スタート信号が入力され、Ｙ−ドライバー１０５には、Ｙ−クロック信号とＹ−スタート信号が入力される。また、サンプル＆ホールド回路１０３には、ビデオ信号が入力される。このように、画素アレイ部１００と周辺駆動回路とに同じ多結晶シリコンＴＦＴを用いることにより、これらを同一基板上に同一プロセスで製造することができる。
【０００４】
一方、多結晶シリコンＴＦＴを用いて大型且つ高精細のＬＣＤパネルを実現するために低温化技術が注目されている。この低温化技術は、プロセス温度を６００℃以下まで下げたもので、この温度領域であれば、安価で大面積のハードガラス基板が使えるため、駆動回路一体型の大型ＬＣＤやより低コストの小型ＬＣＤが実現できる。
【０００５】
【発明が解決しようとする課題】
ＴＦＴのしきい値電圧は、例えば、ＬＣＤの駆動回路に使用しているＣＭＯＳ構成のＴＦＴのチャネル貫通電流に影響を与えており、最終的には駆動回路の消費電流を支配している。例えば、図１０に、ＰチャネルＴＦＴ及びＮチャネルＴＦＴのしきい値電圧とオフセット電流（ゲート電圧が０Ｖ時のスタンバイ状態でのチャネル貫通電流）の関係を示す。図中、ＩDSは、ＴＦＴのドレイン−ソース間のチャネルを流れるチャネル貫通電流〔Ａ〕、いわゆるドレイン電流であり、ＶGSは、ゲート−ソース間電圧〔Ｖ〕、いわゆるゲート電圧である。また、ＰチャネルＴＦＴのしきい値電圧Ｖth(P) 及びＮチャネルＴＦＴのしきい値電圧Ｖth(N) は、いずれも、例えば、１０-6Ａ以上のチャネル貫通電流ＩDS（但し、絶対値）が流れ始めるゲート電圧ＶGSと定義される。
【０００６】
ここで、図１０（ａ）は、ＰチャネルＴＦＴのしきい値電圧Ｖth(P) 及びＮチャネルＴＦＴのしきい値電圧Ｖth(N) が、いずれも、デプレッション方向にシフトした場合を示し、図１０（ｂ）は、いずれも、エンハンスメント方向にシフトした場合を示す。これらの図から分かるように、ＰチャネルＴＦＴ及びＮチャネルＴＦＴ共、そのしきい値電圧Ｖth(P) 及びＶth(N) がデプレッション方向にシフトすると、ＶGS＝０〔Ｖ〕時のチャネル貫通電流が大きくなる。即ち、オフセット電流が大きくなり、駆動回路の消費電流が大きくなる。従って、理想的には、ＰチャネルＴＦＴ及びＮチャネルＴＦＴ共、エンハンスメント型のしきい値電圧になるのが望ましい。しかし、一方で、高速動作のためには、しきい値電圧は夫々零電圧に近い方が良い。
【０００７】
そこで、駆動回路の消費電流と高速動作との妥協点を見出して、ＰチャネルＴＦＴ及びＮチャネルＴＦＴのしきい値電圧Ｖth(P) 及びＶth(N) を夫々最適値に制御する必要が生じる。
【０００８】
このしきい値電圧制御は、例えば、通常の単結晶基板に形成したＭＯＳＦＥＴの場合、チャネル領域に不純物を注入して半導体のフェルミ準位を制御することにより行うことができる。図１１〜図１３に、ＭＯＳＦＥＴの主要部であるＭＯＳダイオードのバンド構造を示す。図１１は、真性半導体における伝導帯、価電子帯及びその中間に存在するフェルミ準位（真性フェルミ準位）を示す。図１２は、例えば、シリコン基板にホウ素等のアクセプタ型の不純物を多く注入した場合で、価電子帯の近傍にアクセプタ型の不純物準位が多く形成される結果、基板のフェルミ準位（擬フェルミ準位）が下がり、その擬フェルミ準位と真性フェルミ準位との差であるビルトインポテンシャルψB が大きくなる。これは、後述する〔数１〕に示したしきい値電圧Ｖthの式のψB の項と空乏電荷量を増大させ、その結果、しきい値電圧Ｖthが大きくなる。なお、ψS は表面ポテンシャルである。一方、図１３は、図１２の場合に比較してアクセプタ型の不純物準位が少ない場合で、この場合には、擬フェルミ準位が図１２の場合よりも上昇し、ビルトインポテンシャルψB が小さくなる。従って、図１２の場合よりもしきい値電圧Ｖthが小さくなる。このように、例えば、単結晶基板に形成したＭＯＳＦＥＴの場合には、そのチャネル領域に注入する不純物の量によりしきい値電圧Ｖthを制御することができる。
【０００９】
この不純物注入を比較的制御性良く行える手法として、イオン注入法が良く知られている。しかしながら、例えば、大型ＬＣＤのように、３０ｃｍ×３０ｃｍ以上の大面積の領域に制御性良くイオン注入を行える装置は現在のところ存在していない。例えば、シリコン膜を低抵抗化する程度の比較的ラフな制御は可能であるが、特に、低電流領域で動作するＴＦＴのしきい値電圧制御のようなイオン注入量の微妙な制御は実際上不可能である。
【００１０】
また、例えば、ＬＣＤにおけるＴＦＴのように、透明絶縁基板上に形成した素子の場合、イオン注入法では、チャージアップの問題も生じる。チャージアップは、トランジスタのゲート絶縁膜の破壊耐圧劣化やドレイン−ソース間の耐圧劣化を引き起こし、駆動回路の誤動作の原因となる。
【００１１】
以上に述べた理由から、特に、低温プロセスで製造した多結晶シリコンＴＦＴでは、しきい値電圧制御を不純物のイオン注入により行うことができず、また、他に適当な手段も無かったため、従来は、そのしきい値電圧制御を実質上全く行っていなかった。このため、製造された素子の特性のばらつきが比較的大きかった。
【００１２】
そこで、本発明の目的は、不純物のイオン注入によるしきい値電圧制御ではなく、例えば、透明絶縁基板上に形成したＴＦＴに対しても好適にしきい値電圧制御が行える半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
上述した課題を解決するために、本発明の半導体装置の製造方法では、電界効果トランジスタの少なくともチャネル領域となる非晶質半導体層を形成する第１工程と、この非晶質半導体層を多結晶半導体層に再結晶化する第２工程と、前記半導体層に導入した所定の導電型の不純物を活性化する第３工程と、前記チャネル領域にパルスレーザーを照射し、そのパルスレーザーの照射パルス数により前記電界効果トランジスタのしきい値電圧を制御する第４工程と、水素アニールにより欠陥準位を低減する第５工程とを有し、前記第２工程及び前記第３工程のうちの少なくとも前記第３工程と、前記第４工程とを前記パルスレーザーの照射によって同時に行い、前記第３工程での不純物の活性化及び前記第５工程での水素アニールによって生じる前記電界効果トランジスタのしきい値電圧の変動を見込んで、前記第４工程での前記パルスレーザーの照射パルス数を制御することにより、前記電界効果トランジスタのしきい値電圧を所定の値に制御する。
【００１４】
また、本発明の別の態様による半導体装置の製造方法では、電界効果トランジスタの少なくともチャネル領域となる非晶質半導体層を形成する第１工程と、この非晶質半導体層を多結晶半導体層に再結晶化する第２工程と、前記半導体層に導入した所定の導電型の不純物を活性化する第３工程と、前記チャネル領域にレーザーを照射し、そのレーザーの照射エネルギーにより前記電界効果トランジスタのしきい値電圧を制御する第４工程と、水素アニールにより欠陥準位を低減する第５工程とを有し、前記第２工程及び前記第３工程のうちの少なくとも前記第３工程と、前記第４工程とを前記レーザーの照射によって同時に行い、前記第３工程での不純物の活性化及び前記第５工程での水素アニールによって生じる前記電界効果トランジスタのしきい値電圧の変動を見込んで、前記第４工程での前記レーザーの照射エネルギーを制御することにより、前記電界効果トランジスタのしきい値電圧を所定の値に制御する。
【００１５】
このように、本発明では、電界効果トランジスタの少なくともチャネル領域を構成する半導体層にレーザーを照射し、そのパルス数又は照射エネルギーにより電界効果トランジスタのしきい値電圧を制御する。従って、しきい値電圧制御のための不純物のイオン注入を特に必要とせず、例えば、透明絶縁基板上に形成した薄膜トランジスタのしきい値電圧制御でも簡便且つ好適に行うことができる。また、例えば、本発明によるしきい値電圧制御ためのレーザー照射（第４工程）は、トランジスタの製造プロセスにおけるソース／ドレイン領域に注入した不純物を活性化させる際のレーザーアニール（第３工程）（更に、場合によっては、非晶質シリコン膜を再結晶化する第２工程）を兼用して行うので、工程が非常に簡便となる。
しかも、第３工程での不純物の活性化及び第５工程での水素アニールによって生じる電界効果トランジスタのしきい値電圧の変動を見込んで、第４工程でのパルスレーザーの照射パルス数又はレーザーの照射エネルギーを制御することにより、前記電界効果トランジスタのしきい値電圧を所定の値に制御するので、常に目的とするしきい値電圧が得られると共に不純物の活性化及び欠陥準位の低減も達成することができる。
【００１６】
【発明の実施の形態】
以下、本発明を好ましい実施の形態に従い説明する。
【００１７】
まず、レーザー照射により電界効果トランジスタ（ＦＥＴ）、特に、多結晶シリコン薄膜トランジスタ（ＴＦＴ）のしきい値電圧制御が可能な理由を説明する
【００１８】
ＴＦＴのしきい値電圧Ｖthの式は、
【００１９】
【数１】
0003666154.tif 000002
【００２０】
のように表される。ここで、
φms：ゲート電極とシリコンとの仕事関数差
Ｑss：界面電荷
Ｃi ：ゲート絶縁膜の容量
ψB ：ビルトインポテンシャル
εSi：シリコンの誘電率
ｑ：素電荷
Ｎa ：アクセプタ濃度
Ｎt ：局在準位密度（トラップ準位密度）
である。また、Ａは、ＴＦＴのチャネルを構成する、例えば、多結晶シリコンの膜厚の補正項であり、
【００２１】
【数２】
0003666154.tif 000003
【００２２】
で表される。ここで、Ｔ* は多結晶シリコンの膜厚である。また、Ｎd はドナー濃度である。従って、〔数２〕は多結晶シリコンの全膜厚がチャネル化した場合を示している。
【００２３】
なお、単結晶基板に形成したＭＯＳＦＥＴでは、上述した〔数１〕において、チャネル膜厚の補正項Ａは入って来ず、また、局在準位密度Ｎt は通常省略される。
【００２４】
ところで、多結晶シリコンＴＦＴを、特に、低温プロセスで製造する際には、ＣＶＤ（化学気相成長）法で形成した非晶質シリコン膜、又は、ＣＶＤ法で形成した多結晶シリコン膜にシリコンをイオン注入して非晶質化したものを、例えば、レーザーアニール法により溶融させて再結晶化させる。この時、溶融状態から、再結晶化を意味する固化までの時間にシリコンの結晶配列が進む。そして、この時間が長ければ長いほど、結晶間に存在するシリコンのダングリングボンドは低減する。これは、その多結晶シリコン層の局在準位密度を低下させることになる。即ち、上述した〔数１〕における局在準位密度Ｎt の項が小さくなり、その結果、ＴＦＴのしきい値電圧Ｖthが小さくなる。
【００２５】
これを図３に概念的に示す。図３（ａ）は、例えば、再結晶化までの時間が比較的短い場合で、多結晶シリコン膜中や多結晶シリコン膜とゲート酸化膜との界面に、Ａで示すダングリングボンドが比較的多く存在する。一方、図３（ｂ）は、再結晶化までの時間が長い場合で、多結晶シリコン膜中や多結晶シリコン膜とゲート酸化膜との界面におけるダングリングボンドＡの数が減少している。即ち、再結晶化までの時間を長くすることで、多結晶シリコン膜中の局在準位密度及び多結晶シリコン膜とゲート酸化膜との界面における界面準位の数を減らすことができる。この再結晶化までの時間の制御は、レーザー照射時、パルスレーザーの照射パルス数若しくは照射エネルギーの制御により可能である。即ち、レーザー照射により、多結晶シリコンＴＦＴのしきい値電圧制御が可能である。また、原理的には、この方法により、多結晶シリコンＴＦＴ以外のＦＥＴのしきい値電圧制御も可能である。
【００２６】
次に、図１を参照して、上述の知見に基づき、レーザー照射により多結晶シリコンＴＦＴのしきい値電圧制御を行う本発明の実施の形態を説明する。
【００２７】
図１（ａ）に、本発明の第１の実施の形態として、パルスレーザーのショット回数（１パルス／１回）を１〜４回に変化させた時のＮチャネル型多結晶シリコンＴＦＴのしきい値電圧Ｖth〔Ｖ〕の変化を示す。また、その時の多結晶シリコン膜中の局在準位密度〔／ｃｍ3 〕の変化も合わせて示す。なお、パルスレーザーとしては、照射エネルギー２００ｍＪ／ｃｍ2 、パルス幅１５０ｎｓのものを用いた。
【００２８】
この図から分かるように、パルスレーザーのショット回数を１→４回に増やす（即ち、照射パルス数を１→４個に増やす）に従い、局在準位密度が低下して行き、それに伴ってしきい値電圧Ｖthも低下する。
【００２９】
即ち、この例では、パルスレーザーのショット回数を１〜４回の間で選択することにより、Ｎチャネル型多結晶シリコンＴＦＴのしきい値電圧Ｖthを約０．００〜約１．３０Ｖの範囲で制御可能である。なお、パルスレーザーのショット回数を５回以上で制御する場合には、例えば、あらかじめ何らかの手段によりしきい値電圧Ｖthを上げておき、その後、このパルスレーザーのショット回数（照射パルス数）によるしきい値電圧制御を行うようにすれば、しきい値電圧Ｖthの制御幅をより大きくすることができる。例えば、既述した不純物のイオン注入によりしきい値電圧Ｖthを大まかに上げておき、その後、このパルスレーザーのショット回数（照射パルス数）による精確なしきい値電圧制御を行って、しきい値電圧Ｖthを所望の値まで下げるようにすれば良い。なお、Ｐチャネル型多結晶シリコンＴＦＴの場合には、図１０からも分かるように、そのしきい値電圧Ｖthの正負が逆になるだけで、このＮチャネル型多結晶シリコンＴＦＴと殆ど同じ挙動を示す。
【００３０】
この第１の実施の形態において、パルスレーザーのショット回数（照射パルス数）は、１〜１０００回（個）の範囲で制御するのが好ましい。ショット回数（照射パルス数）が１０００回（個）を超えると、積分されて行く照射エネルギーが大きくなり過ぎて、例えば、多結晶シリコン膜の平坦性が損なわれる虞が生じる。なお、図１（ａ）から分かるように、ショット回数１回当たり（照射パルス１個当たり）のしきい値電圧Ｖthの変化幅は、しきい値電圧Ｖthが零に近いほど、即ち、ショット回数（照射パルス数）が多いほど小さくなる。そこで、より高精度にしきい値電圧Ｖthを制御するためには、ショット回数（照射パルス数）の多い範囲を用いれば良いが、あまりショット回数（照射パルス数）を多くすると、上述したように、多結晶シリコン膜の平坦性が損なわれる虞が大きくなる。そこで、ショット回数（照射パルス数）は、１００の前後、例えば、５０〜１５０回（個）の範囲で制御するのがより好ましい。これは、この範囲であれば、しきい値電圧Ｖthの制御をかなり高精度に行うことができるとともに、例えば、多結晶シリコン膜の平坦性を損なう虞が殆ど無いからである。
【００３１】
また、パルスレーザーのパルス幅は、２０〜２００ｎｓのものを用い得る。
【００３２】
図１（ｂ）に、本発明の第２の実施の形態として、レーザーの照射エネルギー〔ｍＪ／ｃｍ2 〕によるＮチャネル型多結晶シリコンＴＦＴのしきい値電圧Ｖth〔Ｖ〕の変化を示す。また、その時の多結晶シリコン膜中の局在準位密度〔／ｃｍ3 〕の変化も合わせて示す。なお、図示の例では、レーザーとして、パルス幅１５０ｎｓのパルスレーザーをショット回数１回で用いたが、この第２の実施の形態では、ＣＷ（Continuous Wave)レーザーを用いても良い。
【００３３】
この図から分かるように、レーザーの照射エネルギーを２００→３５０ｍＪ／ｃｍ2 に変化させるに従い、局在準位密度が低下して行き、それに伴ってしきい値電圧Ｖthも低下する。そして、ほぼ３５０ｍＪ／ｃｍ2 のところで局在準位密度及びしきい値電圧Ｖthが夫々極小値をとり、その後、レーザーの照射エネルギーを３５０→４００ｍＪ／ｃｍ2 に増大させて行くに従い、今度は、局在準位密度及びしきい値電圧Ｖthは夫々増加して行く。これは、レーザーの照射エネルギーにより再結晶化する多結晶シリコンの粒径サイズの変化に対応している。即ち、照射エネルギーが２００〜３５０ｍＪ／ｃｍ2 の範囲では、照射エネルギーの増大に伴って多結晶シリコンの粒径サイズが大きくなって行き、ほぼ３５０ｍＪ／ｃｍ2 のところで粒径サイズがピークになって、その後、３５０〜４００ｍＪ／ｃｍ2 の範囲では、照射エネルギーの増大に伴って今度は粒径サイズが小さくなって行き、多結晶シリコンが再び非晶質化して行く。後者の３５０〜４００ｍＪ／ｃｍ2 の範囲では、前者の２００〜３５０ｍＪ／ｃｍ2 の範囲と比較して、多結晶シリコン膜の平坦性は悪くなる。
【００３４】
この第２の実施の形態では、レーザーの照射エネルギーを上述の２００〜４００ｍＪ／ｃｍ2 の範囲で制御して、しきい値電圧Ｖthを制御するのが好ましい。照射エネルギーが２００ｍＪ／ｃｍ2 よりも小さいと、局在準位密度の顕著な改善が見られず、従って、しきい値電圧制御の効果が小さい。一方、照射エネルギーが４００ｍＪ／ｃｍ2 を超えると、上述した多結晶シリコン膜の非晶質化が進み過ぎて、膜の平坦性がかなり悪くなる虞が有る。また、多結晶シリコン膜の平坦性を考慮すると、レーザーの照射エネルギーとしては、２００〜３５０ｍＪ／ｃｍ2 の範囲を用いるのがより好ましい。即ち、図１（ｂ）に示すように、２００〜３５０ｍＪ／ｃｍ2 の範囲と３５０〜４００ｍＪ／ｃｍ2 の範囲のいずれを用いても同じしきい値電圧Ｖthを得ることが可能である。しかしながら、上述したように、３５０〜４００ｍＪ／ｃｍ2 の範囲では、２００〜３５０ｍＪ／ｃｍ2 の範囲と比較して、多結晶シリコン膜の平坦性が悪くなる。従って、同じしきい値電圧Ｖthを得るのであれば、２００〜３５０ｍＪ／ｃｍ2 の範囲を用いる方が有利である。
【００３５】
なお、この第２の実施の形態でも、Ｐチャネル型多結晶シリコンＴＦＴの場合には、そのしきい値電圧Ｖthの正負が逆になるだけで、Ｎチャネル型多結晶シリコンＴＦＴと殆ど同じ挙動を示す。
【００３６】
図２に、上述した第１の実施の形態の方法によりしきい値電圧制御したＮチャネル型多結晶シリコンＴＦＴのゲート−ソース間電圧ＶGS〔Ｖ〕とチャネル貫通電流ＩDS〔Ａ〕の関係を示す。図中、Ａはパルスレーザーのショット数が２回の場合、Ｂはパルスレーザーのショット数が１回の場合である。また、ａ、ｂは、夫々のＴＦＴのチャネル貫通電流ＩDSが最小値から立ち上がる際の傾きを示している。
【００３７】
この図から分かるように、パルスレーザーのショット数が１回の場合のしきい値電圧Ｖth(B) よりも２回の場合のしきい値電圧Ｖth(A) の方が低い値（即ち、デプレッション方向）に制御される。また、パルスレーザー照射による局在準位の低下は、擬フェルミ準位の変動だけでなく、界面準位の改善にも寄与するため、ＴＦＴのチャネル貫通電流ＩDSが最小値から立ち上がる際の傾きは、パルスレーザーのショット数が１回の場合のｂよりも２回の場合のａの方が大きくなる。従って、図示の如く、しきい値電圧Ｖthの変化量に比べて、ＴＦＴのチャネル貫通電流ＩDSの最小値を与えるゲート−ソース間電圧ＶGSの変化量は小さい。このことは、ゲート−ソース間電圧ＶGS＝０〔Ｖ〕時のチャネル貫通電流ＩDS（スタンバイ時のオフセット電流で、回路の消費電流に影響する。）をそれほど大きくせずに、しきい値電圧Ｖthを比較的大きくデプレッション方向に変化させることができることを意味している。例えば、仮に、ＴＦＴのしきい値電圧制御を不純物のイオン注入で行ったとすると、このＴＦＴのチャネル貫通電流ＩDSが最小値から立ち上がる際の傾きは殆ど変化しない。従って、このイオン注入法によりＴＦＴのしきい値電圧をＶth(B) →Ｖth(A) に変化させた場合には、例えば、Ｂの特性曲線がそのままの形でＶth(A) の位置まで平行移動することになり、ゲート−ソース間電圧ＶGS＝０〔Ｖ〕時のチャネル貫通電流ＩDSは、Ａの特性曲線の場合と比較して大きくなる。
【００３８】
なお、パルスレーザー照射により界面準位が改善されることは、本発明の第２の実施の形態においても同様であるため、本発明の第２の実施の形態のレーザーの照射エネルギーによるしきい値電圧制御でも、ゲート−ソース間電圧ＶGS＝０〔Ｖ〕時のチャネル貫通電流ＩDSをそれほど大きくせずにしきい値電圧Ｖthを比較的大きくデプレッション方向に変化させることができる。
【００３９】
即ち、本発明によるレーザーの照射パルス数又は照射エネルギーによるしきい値電圧制御では、オフセット電流をそれほど増大させずに、ＴＦＴのしきい値電圧を比較的大きくデプレッション方向に変化させることが可能である。従って、本発明によるしきい値電圧制御は、特に、駆動回路内蔵型ＬＣＤにおいて、駆動回路の消費電流をそれほど大きくせずに、駆動回路のＰチャネル型多結晶シリコンＴＦＴ及びＮチャネル型多結晶シリコンＴＦＴのしきい値電圧Ｖth(P) 及びＶth(N) を夫々デプレッション方向に制御することにより零電圧に近づけて、動作速度を速くする場合に極めて有効な方法である。
【００４０】
以上に説明したように、本発明の第１の実施の形態では、多結晶シリコンＴＦＴの少なくともチャネル領域を構成する多結晶シリコン膜にパルスレーザーを照射し、その照射パルス数によりＴＦＴのしきい値電圧Ｖthを制御する。従って、ＴＦＴのしきい値電圧Ｖthをディジタル的に簡便に制御することができ、また、ガラス基板等の透明絶縁基板上に形成したＴＦＴに対しても、チャージアップ等の問題を生じることなく、そのしきい値電圧Ｖthを簡便且つ高精度に制御することができる。
【００４１】
また、本発明の第２の実施の形態では、多結晶シリコンＴＦＴの少なくともチャネル領域を構成する多結晶シリコン膜にレーザーを照射し、その照射エネルギーによりＴＦＴのしきい値電圧Ｖthを制御する。従って、ＴＦＴのしきい値電圧Ｖthをアナログ的に比較的精細に制御することができ、また、やはり、ガラス基板等の透明絶縁基板上に形成したＴＦＴに対しても、チャージアップ等の問題を生じることなく、そのしきい値電圧Ｖthを簡便且つ高精度に制御することができる。
【００４２】
また、本発明の第１及び第２の実施の形態によるレーザーによるしきい値電圧制御は、特に、不純物のイオン注入法だけでは精度良くしきい値電圧制御を行うことができない、６００℃以下の低温プロセスで製造される多結晶シリコンＴＦＴのしきい値電圧制御を行う場合に極めて有効な方法である。
【００４３】
次に、図４〜図７を参照して、上述した本発明の第１又は第２の実施の形態によるしきい値電圧制御を適用した多結晶シリコンＴＦＴの製造方法の例を説明する。
【００４４】
まず、図４及び図５を参照して、Ｎチャネル型多結晶シリコンＴＦＴの製造方法を説明する。このＮチャネル型多結晶シリコンＴＦＴは、例えば、アクティブマトリクス型ＬＣＤの画素部に各画素電極のスイッチング素子として設けられるものであり、或いは、そのアクティブマトリクス型ＬＣＤの周辺駆動回路に設けられるものである。これらは、通常、同一のプロセスで同時に製造される。
【００４５】
まず、図４（ａ）に示すように、ガラス基板１上に、例えば、モリブデン（Ｍｏ）膜２ａ及びその上にタンタル（Ｔａ）膜２ｂを順次スパッタ法により堆積し、その積層膜をフォトリソグラフィー及びドライエッチングによりパターニングして、ゲート電極パターン２を形成する。
【００４６】
次に、図４（ｂ）に示すように、ゲート電極パターン２のＴａ膜２ｂの部分及びＭｏ膜２ａの側面部分を陽極酸化して、Ｍｏからなるゲート電極３の表面部分に陽極酸化膜４が形成された構造を得る。ここで、陽極酸化膜４の上面部分は、絶縁膜であるＴａＯx で主として構成され、側面部分は、導電膜であるＭｏＯx で主として構成されている。
【００４７】
しかる後、図外の位置において、陽極酸化時の引き出し電極として用いるためにゲート電極パターン２と一体に設けてあった電極部分をフォトリソグラフィー及びドライエッチングにより除去し、更に、後にゲート電極３に対するコンタクトを形成する、やはり図外の位置において、陽極酸化膜４の上面部分のＴａＯx にフォトリソグラフィー及びドライエッチングにより開口を形成する。
【００４８】
次に、図４（ｃ）に示すように、全面にプラズマＣＶＤ（化学気相成長）法により窒化シリコン膜５、その上に酸化シリコン膜６、更に、その上に非晶質シリコン膜７を順次形成する。
【００４９】
次に、図４（ｄ）に示すように、全面にＣＶＤ法により酸化シリコン膜８を形成する。次いで、この酸化シリコン膜８上の全面に形成したフォトレジスト９を、ゲート電極３をマスクとしてガラス基板１の裏面側から露光し、現像して、図示の如く、ゲート電極３に対し自己整合的にフォトレジスト９のパターンを残す。
【００５０】
次に、図５（ａ）に示すように、そのパターニングされたフォトレジスト９をマスクとして酸化シリコン膜８をドライエッチングし、図示の如く、酸化シリコン膜８をゲート電極３に対応したパターンに残した後、アッシングによりフォトレジスト９を除去する。しかる後、全面にパルスレーザー１０を照射して、非晶質シリコン膜７を多結晶シリコン膜１１に再結晶化する。この時、ゲート電極３の直上位置に設けた酸化シリコン膜８により、ゲート電極３から放散され易い熱エネルギーが酸化シリコン膜８の蓄熱作用（レーザー光反射防止作用）で補償され、これによってゲート電極３部分とそれ以外の部分でのシリコン膜の結晶化エネルギーの不均一が補償されて、非晶質シリコン膜７の全体がほぼ均一に再結晶化される。また、ゲート電極３の表面に設けた陽極酸化膜４により、ゲート電極３上に形成される多結晶シリコン膜１１の部分の表面荒れが少なくなってその平坦性が向上する。なお、この陽極酸化膜４は、ゲート絶縁膜の誘電率を高くする効果も有る。
【００５１】
この例では、この非晶質シリコン膜７の再結晶化の際に、同時に、ＴＦＴのしきい値電圧制御を行ってよい。即ち、パルスレーザー１０のショット回数を制御して、ＴＦＴのしきい値電圧Ｖthが所望の値になるようにする。或いは、パルスレーザー１０の照射エネルギーを制御して、ＴＦＴのしきい値電圧Ｖthが所望の値になるようにする。このように、非晶質シリコン膜７の再結晶化とＴＦＴのしきい値電圧制御を同時に行うと簡便であるが、必ずしもその必要は無い。例えば、最初に、多結晶シリコン膜１１の最適な粒径サイズが得られる条件でパルスレーザー１０を照射し、次に、ＴＦＴのしきい値電圧制御のためのレーザー照射を行っても良い。この時、しきい値電圧制御のためのレーザー照射をＣＷレーザーにより行っても良い。但し、本発明によるしきい値電圧制御は、後述する不純物活性化のためのレーザーアニール処理と同時に行う。
【００５２】
次に、図５（ｂ）に示すように、ゲート電極３の直上位置に設けた酸化シリコン膜８をイオン注入マスクとして用い、例えば、ＰＨ3 により、多結晶シリコン膜１１にゲート電極３と自己整合的にＮ型不純物１２、例えば、リン（Ｐ）を比較的低濃度にイオン注入し、例えば、１０18〜１０19／ｃｍ3 程度の濃度のＮ型低濃度拡散層１３を形成する。
【００５３】
次に、図５（ｃ）に示すように、酸化シリコン膜８、即ち、ゲート電極３を含む比較的幅広の領域にフォトレジスト１４を形成し、このフォトレジスト１４をイオン注入マスクとして用いて、例えば、ＰＨ3 により、多結晶シリコン膜１１にＮ型不純物１２、例えば、リン（Ｐ）を比較的高濃度にイオン注入し、例えば、１０19〜１０21／ｃｍ3 程度の濃度のＮ型高濃度拡散層１５を形成する。これにより、ＴＦＴのソース／ドレインを主として構成するＮ型高濃度拡散層１５の内側にＮ型低濃度拡散層１３が設けられたＬＤＤ（Lightly Doped Drain)構造が形成される。
【００５４】
以上により、ＬＤＤ構造のＮチャネル型多結晶シリコンＴＦＴの主要部が製造される。
【００５５】
次に、図６及び図７を参照して、上述したＮチャネル型多結晶シリコンＴＦＴの以後の製造工程をＰチャネル型多結晶シリコンＴＦＴの製造工程と合わせて説明する。従って、図６及び図７には、例えば、アクティブマトリクス型ＬＣＤの周辺駆動回路におけるＮチャネル型多結晶シリコンＴＦＴの部分とＰチャネル型多結晶シリコンＴＦＴの部分を合わせて示す。なお、画素部のＮチャネル型多結晶シリコンＴＦＴの図５（ｃ）の工程以降の製造工程は、この図６及び図７に示すＮチャネル型多結晶シリコンＴＦＴの部分と同様である。
【００５６】
図６（ａ）に示すように、右側のＰチャネル型多結晶シリコンＴＦＴの部分も、図４及び図５で説明したＮチャネル型多結晶シリコンＴＦＴの部分と同じプロセスで同時に製造される。但し、図５（ｂ）〜（ｃ）に示したＮ型不純物１２のイオン注入時には、このＰチャネル型多結晶シリコンＴＦＴの部分はフォトレジストによりマスクされる。
【００５７】
そこで、図５（ｃ）の工程終了後、Ｎチャネル型多結晶シリコンＴＦＴのゲート電極３部分を覆っているフォトレジスト１４とＰチャネル型多結晶シリコンＴＦＴの部分を覆っているフォトレジストをアッシングにより除去した後、図６（ａ）に示すように、今度は、Ｎチャネル型多結晶シリコンＴＦＴの部分をフォトレジスト１６で覆う。そして、この状態で、例えば、ＢＦ3 により、Ｐチャネル型多結晶シリコンＴＦＴの部分の多結晶シリコン膜１１にそのゲート電極３と自己整合的にＰ型不純物１７、例えば、ホウ素（Ｂ）をイオン注入し、例えば、１０19〜１０21／ｃｍ3 程度の濃度のＰ型拡散層１８を形成する。
【００５８】
次に、図６（ｂ）に示すように、フォトレジスト１６をアッシングにより除去した後、全面にパルスレーザー１９を照射し、多結晶シリコン膜１１に注入したＮ型及びＰ型の不純物を活性化する。なお、この不純物活性化のためのレーザーアニール時及び後述する水素アニール時にＴＦＴのしきい値電圧Ｖthは若干変動するので、既述したしきい値電圧制御は、予めこれらの変動を見込んで行う。
【００５９】
この例のようにボトムゲート型のＴＦＴを用いると、既述した非晶質シリコン膜７の再結晶化工程と上述の不純物活性化工程を１回のレーザーアニール処理により同時に行うことが可能である。即ち、非晶質シリコン膜７の状態で、各不純物のイオン注入工程までをおこない、その後、パルスレーザーを照射して、非晶質シリコン膜７の再結晶化とそれに注入された不純物の活性化を同時に行う。その場合に、本発明によるしきい値電圧制御を、その非晶質シリコン膜７の再結晶化及び不純物の活性化と同時に行うことが可能である。これにより、工程を大幅に簡略化することができる。即ち、上述した本発明の第１の実施の形態に従い、パルスレーザー１０のショット回数を制御して、ＴＦＴのしきい値電圧Ｖthが所望の値になるようにする。或いは、上述した本発明の第２の実施の形態に従い、パルスレーザー１０の照射エネルギーを制御して、ＴＦＴのしきい値電圧Ｖthが所望の値になるようにする。このように、非晶質シリコン膜７の再結晶化及び不純物の活性化とＴＦＴのしきい値電圧制御を同時に行うと簡便である。このことは、上記した不純物の活性化（図６（ｂ）の工程）において不純物の活性化としきい値制御を同時に行う場合も同様である。
【００６０】
次に、図６（ｃ）に示すように、フォトリソグラフィーでレジストマスク（不図示）を形成した後、例えば、ＨＦによるウェットエッチングで多結晶シリコン膜１１を各ＴＦＴの領域毎に島状に切り離し、各ＴＦＴを電気的に分離する。この後、上述のレジストマスクを除去する。
【００６１】
次に、図７（ａ）に示すように、ＣＶＤ法により全面に層間絶縁膜となる酸化シリコン膜２０を形成し、フォトリソグラフィー及びＨＦによるウェットエッチングで酸化シリコン膜２０の所定位置にコンタクト用の開孔２１を形成する。
【００６２】
次に、図７（ｂ）に示すように、開孔２１内を含む全面にスパッタ法によりＡｌ等の金属膜２２を形成する。
【００６３】
次に、図７（ｃ）に示すように、フォトリソグラフィー及びエッチングにより金属膜２２を所定の配線パターンに加工した後、全面にプラズマＣＶＤ法によりパッシベーション膜となる、例えば、リンシリケートガラス（ＰＳＧ）のような酸化シリコン膜２３を形成する。しかる後、水素アニールを行って、各膜中の欠陥準位を低減する。既述したように、この処理によってもＴＦＴのしきい値電圧Ｖthが変動する。
【００６４】
図８に、本発明を適用可能なボトムゲート型の画素スイッチング用多結晶シリコンＴＦＴの構造例を示す。
【００６５】
図８（ａ）に示す例は、例えば、図４〜図７で説明したＮチャネル型多結晶シリコンＴＦＴの製造工程を経て酸化シリコン膜２３までを形成した後、例えば、Ｔｉからなる遮光層２４、その上の層間絶縁膜となる酸化シリコン膜２５及びＩＴＯからなる画素電極２６を夫々形成したものである。
【００６６】
また、図８（ｂ）は、図８（ａ）に示した構造の酸化シリコン膜２３を設けない例である。
【００６７】
【発明の効果】
本発明においては、電界効果トランジスタ（ＦＥＴ）の少なくともチャネル領域を構成する半導体層にパルスレーザー等のレーザーを照射し、そのパルスレーザーの照射パルス数又はレーザーの照射エネルギーによりそのＦＥＴのしきい値電圧を制御する。従って、従来、不純物のイオン注入法では困難であった、特に、６００℃以下の低温プロセスで製造される多結晶シリコン薄膜トランジスタ（ＴＦＴ）のしきい値電圧制御でも簡便且つ精度良く行うことができる。この結果、例えば、駆動回路を内蔵した大型で高精細な液晶表示（ＬＣＤ）パネルの素子特性を向上させることができて、高性能の大型ＬＣＤパネルを実現することができる。また、例えば、本発明によるしきい値電圧制御ためのレーザー照射（第４工程）は、トランジスタの製造プロセスにおけるソース／ドレイン領域等に注入した不純物を活性化させる際のレーザーアニール（第３工程）（更に、場合によっては、非晶質シリコン膜を再結晶化する第２工程）を兼用して行うので、工程が非常に簡便となる。
しかも、第３工程での不純物の活性化及び第５工程での水素アニールによって生じるトランジスタのしきい値電圧の変動を見込んで、第４工程でのパルスレーザーの照射パルス数又はレーザーの照射エネルギーを制御することにより、前記電界効果トランジスタのしきい値電圧を所定の値に制御するので、常に目的とするしきい値電圧が得られると共に不純物の活性化及び欠陥準位の低減も達成することができる。
【図面の簡単な説明】
【図１】本発明に従いパルスレーザーのレーザーショット回数又はレーザーエネルギーにより多結晶シリコンＴＦＴのしきい値電圧が制御されることを示すグラフである。
【図２】本発明によりしきい値電圧制御されたＮチャネル型多結晶シリコンＴＦＴのチャネル貫通電流の特性を示すグラフである。
【図３】レーザー照射により多結晶シリコン膜中及び多結晶シリコン膜とゲート絶縁膜との界面におけるシリコンのダングリングボンドが減少することを示す概念図である。
【図４】本発明を適用したＮチャネル型多結晶シリコンＴＦＴの製造方法を工程順に示す断面図である。
【図５】本発明を適用したＮチャネル型多結晶シリコンＴＦＴの製造方法を工程順に示す断面図である。
【図６】本発明を適用したＮチャネル型多結晶シリコンＴＦＴ及びＰチャネル型多結晶シリコンＴＦＴの製造方法を工程順に示す断面図である。
【図７】本発明を適用したＮチャネル型多結晶シリコンＴＦＴ及びＰチャネル型多結晶シリコンＴＦＴの製造方法を工程順に示す断面図である。
【図８】本発明の製造方法により製造される画素スイッチング用Ｎチャネル型多結晶シリコンＴＦＴの構造を示す断面図である。
【図９】駆動回路内蔵型ＬＣＤの構成を示す概略図である。
【図１０】Ｐチャネル型ＴＦＴ及びＮチャネル型ＴＦＴのチャネル貫通電流の特性を示すグラフである。
【図１１】ＭＯＳダイオードのバンド構造を示す概念図である。
【図１２】アクセプタ型不純物を多く注入した場合のＭＯＳダイオードのバンド構造を示す概念図である。
【図１３】アクセプタ型不純物が少ない場合のＭＯＳダイオードのバンド構造を示す概念図である。
【符号の説明】
１…ガラス基板、３…ゲート電極、４…陽極酸化膜、５…窒化シリコン膜、
６…酸化シリコン膜、７…非晶質シリコン膜、８…酸化シリコン膜、
１０、１９…パルスレーザー、１１…多結晶シリコン膜、１２…Ｎ型不純物、
１３…Ｎ型低濃度拡散層、１５…Ｎ型高濃度拡散層、１７…Ｐ型不純物、
１８  …Ｐ型拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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