(57)【特許請求の範囲】
【請求項１】
一対の電極間に少なくとも２種以上の金属元素を含有する複合酸化物膜からなる誘電体膜を用いたキャパシタを形成し、前記キャパシタ上にさらに絶縁性酸化膜と配線層を積層してなる半導体装置を製造する際、
前記キャパシタの形成工程は、
第１の電極を形成する第１電極形成工程と、
前記第１の電極上に前記誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜上に第２の電極を形成する第２電極形成工程と、
前記第１電極形成工程と誘電体膜形成工程との間と前記第２電極形成工程の後のいずれかで０．５×１３３．３２２Ｐａ以上５００×１３３．３２２Ｐａ以下の減圧下で昇温速度１０℃／秒以上の急熱処理を行なう工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記減圧下の急熱処理を、０．５×１３３．３２２Ｐａ以上５００×１３３．３２２Ｐａ以下の酸素分圧下あるいはオゾン分圧下またはオゾン分圧比１％以上の雰囲気中で行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、前記誘電体膜が強誘電体膜であって、前記キャパシタは、ＦＲＡＭのメモリセルの電荷蓄積用キャパシタであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２記載の半導体装置の製造方法において、前記誘電体膜が高誘電率誘電体膜であって、前記キャパシタは、ＤＲＡＭのメモリセルの電荷蓄積用キャパシタであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報記憶用キャパシタの絶縁膜に複合酸化物膜を用いたメモリセルのアレイを有する半導体装置の製造方法に係り、特にキャパシタ絶縁膜に強誘電体を用いた強誘電体メモリセルのアレイを有する強誘電体メモリ（ＦＲＡＭ）におけるセルトランジスタ・セルキャパシタ間接続配線部、ビット線コンタクト部およびメモリセルの形成方法とその構造、ならびにキャパシタ絶縁膜に高誘電率誘電体を用いたダイナミック型メモリセルのアレイを有するダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）におけるメモリセルの形成方法に関するもので、ＦＲＡＭあるいはＤＲＡＭを含む半導体集積回路に適用されるものである。
【０００２】
【従来の技術】
近年、情報記憶用キャパシタの電極間絶縁膜としてペロブスカイト構造あるいは層状ペロブスカイト構造の物質からなる強誘電体薄膜を用いた不揮発性強誘電体メモリセル（ＦＲＡＭセル）およびそのアレイを有するＦＲＡＭが注目を集めている。
【０００３】
強誘電体膜は、電界が印加された時に一旦発生した電気分極が上記電界が印加されなくなっても残留し、上記電界とは反対方向の向きにある程度以上の強さの電界が印加された時に分極の向きが反転する特性を有している。
【０００４】
この誘電体の分極の向きが反転する分極特性に着目し、メモリセルの情報記憶用のキャパシタの絶縁膜に強誘電体を用いてＦＲＡＭセルを実現する技術が開発されている。
【０００５】
このＦＲＡＭセルは、ＤＲＡＭセルのキャパシタを強誘電体キャパシタに置き換えた構成になっており、スイッチ用のＭＯＳトランジスタを介して強誘電体キャパシタから分極反転あるいは非反転の際の電荷を取りだす方式（データ破壊読み出し）を用いており、動作電源をオフ状態にしてもメモリセルに書かれている記憶データは失われない特徴がある。
【０００６】
ＦＲＡＭは、大容量メモリの代表であるＤＲＡＭと比較すると、不揮発性であるためにデータ保持にリフレッシュ動作が不要であって待機時の消費電力が不要であるという特徴を持つ。また、他の不揮発性メモリであるフラッシュメモリと比較すると、データ書換え回数が多く、かつデータ書き換え速度が著しく速いという特徴を持つ。また、メモリーカード等に使用される電池バックアップが必要なＳＲＡＭと比較しても、消費電力が小さく、セル面積を大幅に小さくできるという特徴を持つ。
【０００７】
上記のような特徴を持つＦＲＡＭは、既存のＤＲＡＭ、フラッシュメモリ、ＳＲＡＭとの置き換え、ロジック混載デバイスへの適用等、その期待は大変大きい。また、ＦＲＡＭは、バッテリーレスで高速動作が可能であるので、非接触カード（ＲＦ−ＩＤ：Radio Frequency-Identification Data ）への展開が始まりつつある。なお、ＦＲＡＭのメモリセルの構造は、ＤＲＡＭと同じように情報としての電荷容量を蓄積する蓄積容量において常誘電体膜でなく強誘電体膜を用いる構造と、ＭＯＳＦＥＴのゲート絶縁膜においてシリコン酸化膜を強誘電体膜に置き換える構造との２種類に大別される。後者はＳｉ界面に直接形成できる適当な強誘電体膜が存在しないために実現性に乏しく、現在までは提案が行なわれているのみであることから、通常はＦＲＡＭというと前者の構造を指す。
【０００８】
また、ＦＲＡＭセルには、図２２に示すように、１つのトランジスタと１つの強誘電体キャパシタにより構成される１トランジスタ・１キャパシタ（１Ｔ／１Ｃと略す）型のものと、図２４に示すように、２つのトランジスタと２つの強誘電体キャパシタにより構成される２トランジスタ・２キャパシタ（２Ｔ／２Ｃと略す）型のものがある。
【０００９】
１Ｔ／１Ｃ構造は、ＤＲＡＭと同等の高集積化が可能という長所を持つが、各メモリセルの強誘電体特性のばらつきおよび劣化のばらつきを抑えなければならず、歩留りおよび素子信頼性を上げることが難しいという短所を持つ。
【００１０】
２Ｔ／２Ｃ構造は、１Ｔ／１Ｃ構造の２倍の面積を必要とする欠点があるが、特性マージンを大きくとれるので、歩留りおよび素子信頼性を向上させることが容易である。
【００１１】
いずれの構造においても、下地絶縁膜上に電極／強誘電体／電極のスタック構造を形成し、その上層の酸化膜に開けたコンタクトホールを介してＡｌまたはＣｕ配線を施し、パッシベーション膜で保護する。
【００１２】
ところで、前記したようにＦＲＡＭセルは高速・低消費電力動作が可能であり、高集積化の実現が期待されており、メモリセル面積の縮小や強誘電体の劣化の少ない製造プロセスの検討が必要となっている。また、既存のＦＲＡＭデバイスを他のデバイスと混載する場合や高集積化に不可欠となる多層配線技術は未だ確立していない状況である。
【００１３】
ＦＲＡＭデバイスを搭載した半導体集積回路の多層配線化が難しい原因は、強誘電体材料が還元雰囲気（特に水素雰囲気）に大変弱いことにある。既存のＬＳＩ工程では、水素が混入するプロセスが殆んどであり、ＦＲＡＭの製造上大きな問題となる。
【００１４】
水素が混入する工程の一例として、多層配線構造におけるビアホールを埋める工程が挙げられる。特に、アスペクト比が大きなビアホールを埋める方法としては、ＣＶＤ法によるＷ埋め込みが主に用いられるが、このＷを埋め込む工程では水素基が多く発生するので、強誘電体に大きなダメージを与える。
【００１５】
以下、上記の問題について具体的に詳細に説明する。
【００１６】
従来、強誘電体メモリセルの構造として、（１）ビット線の下層に強誘電体キャパシタを配置したビット線後作り構造、（２）強誘電体キャパシタの下層にビット線を配置したビット線先作り構造がある。
【００１７】
前記ビット線後作り構造の強誘電体メモリセルを製造する場合には、パストランジスタ（スイッチ用のＭＯＳトランジスタ）の上層に強誘電体キャパシタを配置し、その下部電極とパストランジスタとをポリシリコンプラグで接続した後、強誘電体キャパシタ上にビット線を形成する。
【００１８】
前記強誘電体キャパシタを形成する際、ポリシリコンプラグ上に通常はＰｔ  （プラチナ）を用いて強誘電体キャパシタの下部電極を形成した後に強誘電体薄膜を成膜するが、上記強誘電体薄膜を成膜して結晶化を行う際、高温の酸素アニールが必要となる。
【００１９】
ここで、強誘電体材料としてＰＺＴ（チタン酸ジルコン酸鉛）を使用する場合、酸化が不十分な場合にＰＺＴ中のＰｂが拡散することに起因する欠陥の発生によってキャパシタ特性の劣化が起きる。これを避けるために十分な酸化を行うために必要な酸素アニール温度は通常は６００℃〜７００℃である。
【００２０】
また、強誘電体材料としてＳＢＴ（ストロンチウム・ビスマス・タンタレイト）等のビスマス層状化合物を使用する場合には、必要な酸素アニール温度は通常は〜８００℃の高温である。
【００２１】
しかし、上記したような高温の酸素アニール時に、前記Ｐｔを用いた下部電極がポリシリコンプラグと反応してシリサイド化する、あるいは、ポリシリコンプラグが酸化するといった問題が生じる。
【００２２】
一方、前記ビット線先作り構造の強誘電体メモリセルを製造する場合には、パストランジスタの上層にビット線を形成し、ビット線の上層に強誘電体キャパシタを形成する。
【００２３】
この際、強誘電体キャパシタの下部電極（例えばＰｔ）とパストランジスタとをポリシリコンプラグで接続する場合には前記したビット線後作り構造と同様の問題が生じる。
【００２４】
これに対して、強誘電体キャパシタの上部電極とパストランジスタを埋め込み配線からなる局所電極配線で直接に接続する上部電極接続構造が提案されている。この構造は、強誘電体キャパシタのパターンレイアウトの自由度が比較的高いという特長があり、強誘電体キャパシタをパストランジスタ領域上および素子分離領域上の両方に配置することにより細密構造を実現することが可能である。
【００２５】
上記ビット線先作り・上部電極接続構造を実現する際、強誘電体キャパシタの下部電極（プレート電極）から上部電極までを形成した後、キャパシタ保護膜を堆積する。この後、上部電極とパストランジスタとを直接に接続するための局所電極配線を形成するために、キャパシタ保護膜に上部電極とのコンタクト部およびパストランジスタの活性層とのコンタクト部を開口し、配線膜を堆積した後にパターニングする。
【００２６】
上記ビット線先作り・上部電極接続構造を実現する場合には、前記したように強誘電体キャパシタの下部電極（例えばＰｔ）とパストランジスタとをポリシリコンプラグで接続する場合に下部電極がポリシリコンプラグと反応してシリサイド化するといった問題は生じない。
【００２７】
しかし、微細化に伴うアスペクト比やステップカバレージの点で、前記したように上部電極とパストランジスタとを直接に接続するための局所電極配線を形成することは困難になる。
【００２８】
また、強誘電体材料としてＰＺＴやＢＳＴを用いた場合、強誘電体薄膜成膜後における電極配線形成の際に行う諸々のＣＶＤ（化学気相成長）工程での還元性雰囲気が問題となり、強誘電体材料が還元反応によって特性劣化を生じるという問題がある。
【００２９】
つまり、上部電極とパストランジスタとを接続するための局所電極配線を形成する際に、ＤＲＡＭで用いられているようなメタルＣＶＤ装置を用いた強い還元性雰囲気（水素系のガス）中でのＷ（タングステン）成膜によるＷプラグの埋め込みを行おうとすると、強誘電体キャパシタの特性（残留分極量等の電気的特性）の劣化を引き起こすので、使用できない。
【００３０】
これに対して、上部電極とパストランジスタとを接続するための局所電極配線を形成する際に、ＭＯ（Metal Organic）ＣＶＤを用いてアルミ配線膜の成膜を行うとしても、還元性雰囲気が皆無とはいえない（ソース物質を含め水素基成分を完全には除去できない）ので、やはり強誘電体キャパシタの特性劣化を引き起こす。
【００３１】
さらに、前記強誘電体材料としてＰＺＴやＢＳＴを用いた場合、強誘電体キャパシタの電極材料としてＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯ２ ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯ２ ）、ＬＳＣＯ、ＳＲＯなどの貴金属あるいは導電性酸化物が用いられる。
【００３２】
しかし、これらの材料を、ＲＩＥ（反応性イオンエッチング）、イオンミリング、ＥＣＲ等によって０．５μｍ程度のサブミクロンレベルで微細加工することはかなり難しく、特にＰｔは非常に難しく、強誘電体キャパシタの微細化が容易ではない。然るに、高集積の強誘電体メモリの設計に際して、強誘電体メモリセルの微細化は不可欠であり、メモリセルの微細化のためには強誘電体キャパシタの上部電極の微細化が重要課題である。
【００３３】
一方、メモリの集積度は年々向上しているが、寸法は小さくなっても電荷を蓄積する誘電体キャパシタの電気容量は約３０ｆＦ以上に保たなければならない。そのためには、キャパシタの有効面積を大きくするか、誘電体膜の厚さを薄くするか、誘電体材料の誘電率を大きくするかしなければならない。これまでのＤＲＡＭ技術では、主に前二者の改良により、キャパシタの立体化と薄膜化が検討されてきた。しかし、従来からのＳｉＯ２ 系の誘電体膜では、その立体化と薄膜化が限界に達しつつあり、比誘電率の大きな誘電体の薄膜を堆積させる技術が必要になってきた。
【００３４】
ところで、前記したようなＦＲＡＭに使われようとしている電極／強誘電体／電極のスタック構造あるいはＤＲＡＭに使われようとしている電極／高誘電率誘電体／電極のスタック構造のキャパシタを製造する際、電極材料としては、前記したようにＰｔ、Ｉｒ、Ｒｕ、ＩｒＯ２ 、ＲｕＯ２ 、ＬＳＣＯ、ＳＲＯなどの貴金属あるいは導電性酸化物が用いられる。
【００３５】
ＦＲＡＭセルキャパシタの強誘電体としては、前記したようにＰＺＴ（Ｐｂ  （Ｚｒ，Ｔｉ）Ｏ３ ）、ＳＢＴ（ＳｒＢｉ２ Ｔａ２ Ｏ９ ）、ＢＩＴ（Ｂｉ４Ｔｉ３ Ｏ１２）等のペロブスカイト構造を含む酸化物あるいはそれらの一部を置換元素に置換した酸化物が用いられる。ＤＲＡＭセルキャパシタの高誘電率誘電体としてはＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３ ）等が用いられる。
【００３６】
これらの強誘電体あるいは高誘電率誘電体の成膜方法としては、スパッタ、レーザアブレーション、ＣＶＤ（Chemical Vapor Deposition）、ＭＯＤ（Metallo-Organic Decomposition）またはゾルゲル（Sol-gel）法などのスピンコート、さらには、霧状のＭＯＤ原料をキャリアガスによってウエハ上へ導き堆積させるＬＳＭＣＤ（Liquid Source Misted Chemical Deposition）法などが知られている。
【００３７】
スパッタ法は、膜形成技術として量産性に優れ、また、誘電体を挟む２つの電極（金属あるいは導電性酸化物）が同じスパッタ技術で形成されることからスループットの点で有利な技術である。
【００３８】
しかし、スパッタやレーザアブレーションは、Ｎ２ 、Ａｒ、Ａｒ／Ｏ２ 等の雰囲気ガス中で成膜を行なう技術であるので、ガス成分が膜中に取り込まれて形成されることは避けられず、複合酸化物膜（少なくとも２種以上の金属元素を含有する酸化物膜）中に残存ガスのもたらす空隙が生じ、高密度の酸化物膜が形成できないという問題がある。
【００３９】
実際に、デポジション直後の膜からはＡｒ等のスパッタガスが検出される。これは、ターゲット近傍にあるガス分子が、プラズマの高エネルギーによって導かれて膜中に入射するものであって、拡散のような機構ではないので、低圧スパッタほど高いエネルギーが保存されて膜中に打ち込まれやすい。堆積直後の膜はアモルファスや低密度の結晶膜であるので、この残存ガスは分散していて目立たないが、膜に結晶化の熱処理が施されると、残存ガスは結晶の粒界や界面に取り残されてはっきりとした空隙になる。
【００４０】
また、この熱処理が短時間であると、粒界や界面のみならず、粒内でも大きな空隙が生じる。ＣＶＤあるいはＬＳＭＣＤによる成膜においても、原料をチャンバーへ導入するためのキャリアガスを用いるため、膜中にキャリアガスの取り込みが起こり、スパッタの場合と同様、結果的に複合酸化物膜中に残存ガスのもたらす空隙が生じる。
【００４１】
このような空隙は、成膜に引き続いてアニール処理により膜の結晶化や高密度化を行なう際にその大きさが決まるが、アニールが昇温速度の速い急熱処理である場合に特に顕著である。即ち、複合酸化物膜の結晶化アニールでは、拡散や蒸発を最低限に抑えるために急熱処理が必須であるが、上記の問題点のために高密度の膜が形成できないという問題がある。
【００４２】
然るに、膜密度が低い強誘電体膜では、分極量が低下して動作マージンがとれないばかりか、低電圧側で駆動できず、また、薄膜化する場合に短絡し易くなる。さらに、後工程での雰囲気で特性変化が大きくなる問題点も生じる。同様の理由で、電極膜にも空隙が生じて低密度化すると、膜抵抗が高くなり、動作速度が遅くなるという問題点も生じる。
【００４３】
【発明が解決しようとする課題】
上記したように従来の強誘電体メモリは、強誘電体キャパシタの特性劣化を防止し、かつ、プロセスをインテグレーションすることが困難であった。
【００４４】
本発明は上記の問題点を解決すべくなされたもので、強誘電体メモリセルを製造する際に、強誘電体キャパシタの特性劣化を防止し、かつ、プロセスインテグレーションを可能とする半導体装置の製造方法を提供することを目的とする。
【００４５】
また、本発明の別の目的は、情報記憶用キャパシタの絶縁膜に強誘電体を用いたＦＲＡＭセルあるいは高誘電率誘電体を用いたＤＲＡＭセルを製造する際に、緻密で信頼性が高い強誘電体膜や高誘電率誘電体膜を形成し得る半導体装置の製造方法を提供する。
【００４６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、一対の電極間に少なくとも２種以上の金属元素を含有する複合酸化物膜からなる誘電体膜を用いたキャパシタを形成し、前記キャパシタ上にさらに絶縁性酸化膜と配線層を積層してなる半導体装置を製造する際、前記キャパシタの形成工程は、第１の電極を形成する第１電極形成工程と、前記第１の電極上に前記誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜上に第２の電極を形成する第２電極形成工程と、前記第１電極形成工程と誘電体膜形成工程との間と前記第２電極形成工程の後のいずれかで０．５×１３３．３２２Ｐａ以上５００×１３３．３２２Ｐａ以下の減圧下で昇温速度１０℃／秒以上の急熱処理を行なう工程とを具備することを特徴とする。
【００４７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を示す。
【００４８】
まず、ここで、本発明を適用しようとする半導体装置の一例に係るＦＲＡＭについて簡単に説明しておく。
【００４９】
図２２は、１トランジスタ・１キャパシタ型の強誘電体メモリセルの等価回路を示している。図２２において、Ｃは強誘電体キャパシタ、Ｑは電荷転送用のＭＯＳトランジスタ、ＷＬは上記ＭＯＳトランジスタのゲートに接続されているワード線、ＢＬは上記ＭＯＳトランジスタの一端に接続されているビット線、ＰＬは上記キャパシタの一端（プレート）に接続されているプレート線、ＶPLはプレート線電圧である。
【００５０】
図２３は、例えばビット線折り返し構成の強誘電体メモリセルアレイを有する強誘電体メモリの一部の等価回路を示している。
【００５１】
図２３において、ＭＣはそれぞれ電極間絶縁膜に強誘電体を用いた情報記憶用の強誘電体キャパシタＣと電荷転送用のＭＯＳトランジスタ（パストランジスタ）Ｑとが直列に接続されてなる単位セルであり、この単位セルＭＣは行列状に配列されてメモリセルアレイ９０を構成している。
【００５２】
ＷＬｉ（ｉ＝１、２、３…）は、セルアレイ９０における同一行の単位セルのトランジスタＱのゲートに共通に接続された複数本のワード線である。
【００５３】
ＰＬｉ（ｉ＝１、２、３…）は、セルアレイ９０における同一行の単位セルのキャパシタＣのプレートに共通に接続された複数本のプレート線である。
【００５４】
ＢＬｉ（ｉ＝１、２、３、４…）は、セルアレイ９０における同一列の単位セルのトランジスタの一端に共通に接続されたビット線である。
【００５５】
ワード線選択回路８１は、アドレス信号に基づいて前記複数本のワード線ＷＬｉのうちの一部を選択してワード線電圧を供給するものである。
【００５６】
キャパシタプレート線選択回路８２は、前記アドレス信号に基づいて前記複数本のプレート線ＰＬｉのうちの一部を選択し、このプレート線ＰＬｉの電圧を制御するものである。
【００５７】
一方、図２２のメモリセルを２個用いた２トランジスタ・２キャパシタ型の強誘電体メモリセルは、図２４あるいは図２５に示すように、第１のトランジスタＱ１および第２のトランジスタＱ２と、前記第１のトランジスタＱ１および第２のトランジスタＱ２にそれぞれ対応して直列に接続された第１のキャパシタＣ１および第２のキャパシタＣ２とからなる。
【００５８】
そして、前記第１のトランジスタＱ１および第２のトランジスタＱ２の各一端（ドレイン）に対応して第１のビット線ＢＬ１および第２のビット線／ＢＬ１が接続されており、各ゲートに共通にワード線ＷＬが接続されており、前記第１のキャパシタＣ１および第２のキャパシタＣ２の各プレートに共通にプレート線ＰＬが接続されている。
【００５９】
前記ワード線ＷＬおよびプレート線ＰＬは平行に設けられており、ワード線用のロウデコーダ（図示せず）により選択されたワード線ＷＬにワード線信号が供給され、プレート線用のロウデコーダ（図示せず）により選択されたプレート線ＰＬにプレート線電圧ＶPLが供給される。
【００６０】
また、上記２本のビット線ＢＬ１、／ＢＬ１には、ビット線電位センス増幅用のセンスアンプ（図示せず）、書き込み回路（図示せず）およびプリチャージ回路（図示せず）が接続されている。
【００６１】
次に、前記２トランジスタ・２キャパシタ構成の強誘電体メモリセルのデータ書き込み動作の原理およびデータ読み出し動作の原理について、図２４乃至図２６を参照しながら説明する。
【００６２】
図２４（ａ）乃至（ｃ）は書き込み動作時における強誘電体キャパシタの印加電界、電気分極の状態を示しており、図２５（ａ）乃至（ｃ）は読み出し動作時における強誘電体キャパシタの印加電界、電気分極の状態を示している。
【００６３】
また、図２６はデータの書き込み動作時および読み出し動作時におけるプレート線の印加電位を示している。上記強誘電体メモリセルに対するデータの書き込み、読み出しに際して、選択されたメモリセルのプレート線ＰＬの電位を例えば０Ｖ→５Ｖ→０Ｖと変化させることにより、誘電分極の向きを制御する。
【００６４】
（Ａ）データの書き込み動作に際しては、初期状態では、プレート線ＰＬを接地電位Ｖss（０Ｖ）に設定し、２本のビット線ＢＬ１、／ＢＬ１をそれぞれ０Ｖにプリチャージしておく。
【００６５】
まず、図２４（ａ）に示すように２本のビット線ＢＬ１、／ＢＬ１のうちの一方（例えば第２のビット線／ＢＬ１）を例えば５Ｖに設定し、ワード線ＷＬに５Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状態にすると、第２のキャパシタＣ２の両端間に電位差が生じて例えば図中下向きの分極が発生するが、第１のキャパシタＣ１の分極は発生しない。
【００６６】
次に、図２４（ｂ）に示すように、プレート線ＰＬを５Ｖに設定にすると、第１のキャパシタＣ１の両端間に電位差が生じ、図中上向きの分極が発生するが、第２のキャパシタＣ２の分極は反転しない。これにより、２個のキャパシタＣ１、Ｃ２に図示したように互いに逆向きの分極が発生した状態になり、この状態はデータ“１”または“０”の書き込み状態に対応する。
【００６７】
次に、図２４（ｃ）に示すように、プレート線ＰＬを０Ｖに設定し、ワード線ＷＬを０Ｖにして２個のトランジスタＱ１、Ｑ２をオフ状態にする。
【００６８】
（Ｂ）データの読み出し動作に際しては、初期状態では、プレート線ＰＬを０Ｖに設定し、２本のビット線ＢＬ１、／ＢＬ１をそれぞれ０Ｖにプリチャージしておく。ここで、２個のキャパシタＣ１、Ｃ２には例えば図２５（ａ）に示すように互いに逆向きの分極が発生した状態のデータが書き込まれている場合を想定する。
【００６９】
まず、図２５（ｂ）に示すように、プレート線ＰＬを５Ｖに設定し、ワード線ＷＬに例えば５Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン状態にすると、第２のキャパシタＣ２の両端間に電位差が生じてその分極の向きが反転するが、第１のキャパシタＣ１の分極の向きは反転しない。この２個のキャパシタＣ１、Ｃ２からの読み出し電位はセンスアンプによりセンス増幅され、このセンスアンプの出力により２本のビット線ＢＬ１、／ＢＬ１は対応して０Ｖ、５Ｖに設定され、上記センスアンプの出力に基づいて読み出しデータの“１”、“０”を判別する。
【００７０】
続いて、図２５（ｃ）に示すように、プレート線ＰＬを０Ｖに設定すると、第２のキャパシタＣ２の両端間に電位差が生じてその分極の向きが反転し、第１のキャパシタＣ１の分極の向きは、反転せず初期状態に戻る。
【００７１】
次に、本発明を前記したようなＦＲＡＭに適用した実施例を詳細に説明する。図１乃至図３は、本発明の第１の実施の形態に係る強誘電体メモリセルを採用した大容量の強誘電体メモリについてセルアレイの製造工程順におけるセルアレイの一部の平面パターンの一例を概略的に示している。
【００７２】
図４乃至図７は、前記セルアレイの製造工程順における断面構造の一部を概略的に示しており、具体的には、図３中のＡ−Ａ線に沿うＳＤＧ領域およびセルキャパシタを含む断面構造を示している。
【００７３】
まず、セルアレイの構造について説明する。図７に示す構造においては、前述した従来例のビット線先作り・上部電極接続構造と比べて、パストランジスタと強誘電体キャパシタの上部電極１９との接続構造および上部電極１９の構造が異なる。
【００７４】
なお、ここでは、電荷転送用の１個のＭＯＳトランジスタ（パストランジスタ）と情報記憶用の１個の強誘電体キャパシタとが直列接続された構成を単位セルとし、単位セルが行列状に配列されてメモリセルアレイを構成してなる１トランジスタ・１キャパシタ型の強誘電体メモリセルを備えたＦＲＡＭを例にとり説明する。また、説明の簡単化のため、各ワード線をＷＬ、各ビット線をＢＬ、各プレート線をＰＬで表示する。
【００７５】
図７において、１は第１導電型（例えばｐ型）の半導体基板（例えばシリコン基板）であり、その表層部には、図１に示すように複数個の素子領域（活性化領域）ＳＤＧがそれぞれワード線ＷＬ形成方向に直交する方向（ビット線ＢＬ形成方向に平行な方向）にほぼ直線状に形成されるとともに平面的にみて行列状の配置で形成されており、各素子領域ＳＤＧ間には素子間分離領域用の酸化膜２が形成されている。
【００７６】
ここで、各列の素子領域ＳＤＧは、１列毎に素子領域ＳＤＧの１つ分の長さ  （１ピッチ）ずつ位置が偏移しており、各素子領域ＳＤＧは全体として市松状の配置（正格子に対してジグザグ状の配置）で形成されている。
【００７７】
上記各素子領域ＳＤＧは、中央部から一端側の領域に第１のＭＯＳトランジスタを構成する第１のドレイン・チャネル・ソース領域が直線状に形成されており、上記中央部から他端側の領域に第２のＭＯＳトランジスタを構成する第２のドレイン・チャネル・ソース領域が直線状に形成されており、上記中央部は上記第１、第２のＭＯＳトランジスタに共通のドレイン領域Ｄとなっている。
【００７８】
上記ＭＯＳトランジスタのチャネル領域上にゲート酸化膜３を介してゲート電極部Ｇが形成され、同一行の複数個のＭＯＳトランジスタのゲート電極部Ｇは連続的に連なってワード線ＷＬとして形成され、ワード線ＷＬ群は互いに平行に形成されている。
【００７９】
この場合、各ワード線ＷＬ（ゲート電極部Ｇ）は、例えばＰドープ・ポリシリコン４およびＷＳｉ（タングステンシリサイド）５の２層構造になっており、表面絶縁膜６および側壁絶縁膜７により保護されている。
【００８０】
さらに、上記表面絶縁膜６、側壁絶縁膜７上に層間絶縁膜９および表面平坦化用の層間絶縁膜１０が形成されており、この層間絶縁膜１０上にワード線ＷＬ群の形成方向とそれぞれ直交する方向にビット線ＢＬ群が形成されている。
【００８１】
この場合、層間絶縁膜１０には、素子領域ＳＤＧの各中央部の第２導電型（本例ではｎ型）の不純物拡散領域（ドレイン領域）Ｄ上に対応してコンタクトホールが開口されており、前記層間絶縁膜１０上で上記コンタクトホールから少しずれた位置にバリアメタル膜１１および導電膜１２からなるビット線ＢＬが形成されており、各ビット線ＢＬは上記コンタクトホール内でそれぞれ同一列の複数個の素子領域ＳＤＧの各ドレイン領域Ｄにコンタクトしている。
【００８２】
なお、図４〜図７では、ビット線ＢＬは上記コンタクトホール内のみ実線で示され、図示される断面の後方に位置している層間絶縁膜１０上については点線にて示されている。
【００８３】
さらに、前記ビット線ＢＬ群上には表面平坦化用の層間絶縁膜１３およびキャップ用絶縁膜１６が形成されており、キャップ用絶縁膜１６上には単位セル毎にスタック構造の強誘電体キャパシタ（下部電極１７、強誘電体絶縁膜１８、上部電極１９）が形成され、さらに、キャパシタ保護用の絶縁膜２０およびパッシベーション膜２３が形成されている。
【００８４】
この場合、同一行の複数個の強誘電体キャパシタの各下部電極１７は、対応するＭＯＳトランジスタを含むＳＤＧ領域の中央部あるいは隣接する素子間分離酸化膜２の上方を覆うように、かつ、前記ワード線ＷＬ群の形成方向と平行な方向に（つまり、ビット線ＢＬに直交する方向に）連続的に形成され、キャパシタプレート線ＰＬとなっている。
【００８５】
また、単位セル毎の強誘電体キャパシタの上部電極１９は、対応する下部電極１７領域上に強誘電体絶縁膜１８を介して例えば方形状に形成されている。
【００８６】
そして、強誘電体キャパシタの上部電極１９は、対応するＭＯＳトランジスタの一端部の第２導電型（本例ではｎ型）の不純物拡散領域（ソース領域）Ｓに局所接続用の電極配線２２を介して接続されている。
【００８７】
この場合、前記表面平坦化用の層間絶縁膜１３、表面平坦化用の層間絶縁膜１０および層間絶縁膜９等には、素子領域ＳＤＧの両端部のソース領域Ｓ上に対応してコンタクトホールが開口されており、このコンタクトホール内に導電性のプラグ（キャパシタコンタクトプラグ）１５が埋め込まれている。そして、前記キャップ用絶縁膜１６には、前記キャパシタコンタクトプラグ１５上に対応してコンタクトホールが開口されており、このコンタクトホール内部および前記キャパシタ保護膜用の絶縁膜２０上および前記上部電極１９上に局所接続用の電極配線２２として例えばアルミ系配線が形成されている。
【００８８】
なお、本例においては、キャパシタコンタクトプラグ１５および電極配線２２についても、前記ビット線ＢＬと同様にそれぞれその下地側にバリアメタル膜１４、２１を有する構造となっている。
【００８９】
このとき、本例では、前記キャパシタコンタクトプラグ１５および前記電極配線２２はそれぞれの材料が異なる。具体的には、前記キャパシタコンタクトプラグ１５の材料は、高融点金属が望ましく、前記電極配線２２の材料はアルミニウム系配線材料あるいは銅系配線材料あるいは導電性ポリシリコン系配線材料が望ましい。
【００９０】
そして、前記電極配線２２の下端面は、前記キャパシタコンタクトプラグ１５の上端面よりも面積が大きく、前記キャパシタコンタクトプラグ１５の上端面およびその周辺の層間絶縁膜（本例では層間絶縁膜１３）にコンタクトしている。これにより、電極配線２２とキャパシタコンタクトプラグ１５とのコンタクト抵抗の低下と、前記キャパシタコンタクトプラグ１５上に対応してコンタクトホールを開口する時のマスク位置合わせのマージンの確保を図ることが可能になる。次に、前記セルアレイの製造方法について、図１乃至図３に示した平面パターンおよび図４乃至図７に示した断面図を参照しながら工程順に説明する。
【００９１】
まず、図１および図４に示すように、通常のＣＭＯＳ型ＤＲＡＭセルの形成工程と同様な工程により、シリコン基板１上にセルのＭＯＳトランジスタのアレイを形成する。
【００９２】
ここで、２は基板表層部に選択的に形成された素子分離領域をなす酸化膜、Ｄ、Ｓは基板表層部の素子形成領域に選択的に形成された基板とは逆導電型の不純物拡散層からなるドレイン・ソース領域、３は基板表面に形成されたＭＯＳトランジスタ用のゲート酸化膜、Ｇはゲート酸化膜３上に形成されたＭＯＳトランジスタ用のゲート電極部（ワード線ＷＬの一部）である。
【００９３】
次に、ゲート電極部Ｇ上を含む基板上に層間絶縁膜１０を形成し、層間絶縁膜１０のドレイン領域Ｄ上に対応する部分にコンタクトホールを形成する。さらに、上記コンタクトホールの内部および層間絶縁膜１０上にバリアメタル膜１１および導電膜１２を順次形成し、層間絶縁膜１０上の導電膜１２およびバリアメタル膜１１をパターニングしてビット線ＢＬを形成する。
【００９４】
次に、ビット線上を含む基板上に平坦化用の層間絶縁膜（例えばＢＰＳＧ膜）１３を８００ｎｍ程度堆積した後、化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）により２００ｎｍ程度研磨して平坦化する。
【００９５】
次に、図５に示すように、リソグラフィ工程とエッチング工程により、層間絶縁膜１３および層間絶縁膜１０の前記ソース領域Ｓ上に対応する部分に例えば０．８×０．８μｍ□の開口面積のキャパシタプラグ用のコンタクトホールを選択的に形成する。この場合、層間絶縁膜１３および層間絶縁膜１０のトータル絶縁膜厚は１５００ｎｍ、開口部のアスペクト比は１．９である。
【００９６】
さらに、前記コンタクトホールの内面にバリアメタル膜（例えばＴｉＮ膜）１４を２０ｎｍ堆積させた後、例えばメタルＣＶＤ装置によりタングステンを前記トータル絶縁膜厚以上の１７００ｎｍ程度堆積して前記コンタクトホールの内部に全面的に埋め込む。
【００９７】
この後、平坦化用の層間絶縁膜１３上のタングステン膜およびバリアメタル膜をエッチバックにより除去することにより、図１中に示すようにキャパシタコンタクトプラグ１５が得られる。
【００９８】
なお、前記キャパシタコンタクトプラグ１５を埋め込む際、コンタクトホール内壁にバリアメタル膜１４を形成しているので、コンタクトプラグ１５からソース領域Ｓ用の不純物拡散層への拡散を防止することが可能である。
【００９９】
さらに、図５に示すように、ＣＭＰにより層間絶縁膜１３の表面を十分に平坦化した後、キャップ用絶縁膜１６を１５０ｎｍ堆積する。
【０１００】
次に、図２および図６に示すように、前記キャップ用絶縁膜１６上に、キャパシタ下部電極１７（キャパシタプレート線ＰＬ）用の導電膜、キャパシタ絶縁膜用の強誘電体膜１８を順次形成し、さらに、キャパシタ上部電極１９を形成し、強誘電体膜１８および下部電極１７用の導電膜のパターニングを行って強誘電体キャパシタを形成した後、キャパシタ保護用絶縁膜２０を形成する。
【０１０１】
この際、前記強誘電体膜１８としてＰＺＴ（ＰｂＺｒｘ Ｔｉ１−ｘ Ｏ３ ）、ＰＬＺＴ（(Pb,La)(Zr,Ti)Ｏ３ ）の他、ＳＢＴ（ＳｒＢｉ２ Ｔａ２ Ｏ９ ）等を用いることができる。また、キャパシタ下部電極１７やキャパシタ上部電極１９としてＰｔ等（ＰｔあるいはＩｒあるいはＩｒＯｘ、ＩｒＯ２ 、ＲｕＯ２ 、あるいはそれらを組み合わせたもの）を用いることができる。
【０１０２】
次に、前記キャパシタ保護用絶縁膜２０およびキャップ用絶縁膜１６のキャパシタコンタクトプラグ１５上に対応する部分を開口するとともに、キャパシタ保護用絶縁膜２０のキャパシタ上部電極１９上に対応する部分を開口する。この場合、キャパシタコンタクトプラグ１５の上端面積より大きい開口部（図２中、１６ａ）と、キャパシタ上部電極１９の面積より小さい開口部（図２中、１９ａ）を形成する。
【０１０３】
そして、図３および図７に示すように、キャパシタコンタクトプラグ１５とキャパシタ上部電極１９とを接続するための電極配線材料として、例えばバリアメタル膜用のＴｉＮ膜２１およびＳｉ・Ｃｕ（シリコン・銅）成分を含むＡｌ（アルミ）配線のような導電膜を、キャパシタ保護用絶縁膜２０を覆うように例えば高周波スパッタ法、メタルＣＶＤ法あるいはＭＯＣＶＤ法により順に堆積し、それをパターニングして電極配線２２を形成し、その上にパッシベーション膜２３を堆積する。
【０１０４】
なお、前記強誘電体膜１８の形成に際して、強誘電体材料の堆積後、強誘電体材料を結晶化し、強誘電体特性を高めるために、通常は７５０℃程度の高温酸素雰囲気で１０秒間程度、高速熱処理する。
【０１０５】
また、強誘電体材料の堆積後の工程でキャパシタパターニングを行う時に生じる強誘電体特性の低下を回復させるために、６００℃の高温酸素雰囲気で３０分程度のアニールを行う。
【０１０６】
なお、これらの高温酸素雰囲気での処理に際して、前記キャップ用絶縁膜１６は、強誘電体膜１８を形成する際の強誘電体物質の熱的処理工程が終了するまでは電極配線形成用のコンタクトホールが開口されていないので、前記キャパシタコンタクトプラグ材の酸化を防止する働きを有する。
【０１０７】
ただし、キャップ用絶縁膜１６でキャパシタコンタクトプラグ１５を覆っていても、高温酸素雰囲気でのアニールなどによりキャパシタコンタクトプラグ材の表面の軽度の部分的酸化は避けられない。
【０１０８】
そこで、好ましくは、前記キャパシタコンタクトプラグ１５上に電極配線材料を堆積する際、その前にキャパシタコンタクトプラグ１５の表面酸化膜をエッチングする工程を付加することにより、キャパシタコンタクトプラグ１５と電極配線材料との安定な接続が可能になる。この際のエッチングは、通常のメタルスパッターの電極を入れ替えて逆スパッターにすることで可能である。
【０１０９】
また、一般にＭＯＳＦＥＴ活性層とコンタクトプラグとのコンタクト抵抗を下げるために行う水素、窒素の混合ガスを用いた４５０℃のシンター工程は、従来の工程例では強誘電体キャパシタの特性を劣化させる理由から使用することは不可能であった。これに対して、上記実施例の製造方法によれば、強誘電体キャパシタの形成よりも前にキャパシタコンタクトプラグ１５を作り込むことにより、強誘電体キャパシタの形成前に通常のＭＯＳ型ＬＳＩと同一のシンター工程を採用することができ、具体的には、水素もしくは窒素またはこれらの混合ガスを用いた４００〜５００℃程度のシンタリングを行うことが可能となる。これにより、ＭＯＳＦＥＴのゲート閾値Ｖｔｈ、基板電位等諸々のデバイスパラメーターを共通に制御できる利点が生ずる。
【０１１０】
また、上記実施例の製造方法において、キャパシタコンタクトプラグ１５の材料として、電極配線と同じ材料は用いず、耐酸化性、耐熱性、低コンタクト抵抗性を有し、高アスペクト比のコンタクトホールへの埋め込みが可能な材料の使用が望ましく、例えばタングステン、モリブデン、チタン、パラジウム等の高融点金属の使用が望ましい。
【０１１１】
これは、前記キャパシタコンタクトプラグ１５としてポリシリコン材やアルミ系材などの酸化されやすい材料を使用した場合には、キャパシタコンタクトプラグ１５を埋め込み形成した後で強誘電体キャパシタを作り込む際に、酸素雰囲気での高温熱処理がキャパシタコンタクトプラグ１５にも施され、キャパシタコンタクトプラグ１５が酸化されてその寄生抵抗が増加するという問題が生じるからである。
【０１１２】
なお、本例ではＡｌＳｉＣｕ電極配線材料とタングステンコンタクトプラグ材とのインターレーヤーとしてＴｉＮを用いたが、Ｔｉ／ＴｉＮの積層膜を用いてもよい。また、電極配線材料としては、ＡｌＳｉＣｕ配線に限らず、アルミ系、銅系の配線材料や導電性ポリシリコン系配線材料を用いることが可能である。
【０１１３】
また、上記実施例の製造方法においては、キャパシタ用のコンタクトプラグと電極配線材料との接触抵抗を少なくするために、それらのコンタクト面で電極配線がキャパシタ用のコンタクトプラグの上端面の面積より大きい配線面積を持つ接続構造を採用している。
【０１１４】
即ち、本例では、キャパシタ用のコンタクトプラグ上の電極配線（ＡｌＳｉＣｕ／ＴｉＮ）は、コンタクトプラグ（Ｗ）の上端面と周辺絶縁膜（本例では層間絶縁膜１３）の両方に接触する構造を採用している。
【０１１５】
なお、電荷転送用のパストランジスタとしては、ゲート絶縁膜が酸化物からなるＭＯＳトランジスタに限定されず、ゲート絶縁膜が窒化物や、窒酸化物、あるいは酸化物と窒化物との積層構造等からなるＭＩＳトランジスタを形成することもできる。
【０１１６】
次に、前記したようなＰＺＴ材料またはＳＢＴ材料を用いた強誘電体キャパシタの上部電極材料としてＰｔまたはその他の電極材料（Ｉｒ、Ｉｒ酸化物、Ｒｕ酸化物等）を使用し、強誘電体キャパシタの上部電極を０．１ミクロンレベルまで微細に形成する方法について、図８（ａ）乃至（ｆ）を参照しながら説明する。なお、この工程は、強誘電体キャパシタ用電極以外の形成に際しても適用可能である。
【０１１７】
まず、図８（ａ）に示すように、前記キャップ用絶縁膜１６上に強誘電体キャパシタの下部電極膜１７ａ、強誘電体薄膜１８ａを順次堆積する。この場合、下部電極膜１７ａとしてＰｔを１７５ｎｍ、強誘電体薄膜１８ａとしてＰＺＴ膜を３００ｎｍ形成する。
【０１１８】
次に、図８（ｂ）に示すように、強誘電体薄膜１８ａ上に３００ｎｍのＴＥＯＳ（テトラエトキシシラン）酸化膜２０ａを堆積する。
【０１１９】
次に、図８（ｃ）に示すように、ＰＥＰ（写真蝕刻工程）を用いてＴＥＯＳ酸化膜２０ａに所望の上部電極面積に対応する開口部を選択的に形成する。
【０１２０】
次に、図８（ｄ）に示すように、上部電極形成用のＰｔ膜１９ａをＴＥＯＳ酸化膜２０ａの膜厚以上に堆積する。
【０１２１】
次に、図８（ｅ）に示すように、エッチバックあるいはＣＭＰによりＴＥＯＳ酸化膜２０ａ上のＰｔ膜１９ａを除去する。そして、通常のフォト・リソグラフィ技術を使用し、帯状のレジストパターンを形成し、このレジストパターンをマスクとする異方性エッチングにより、前記ＴＥＯＳ酸化膜２０ａ／強誘電体薄膜１８ａ／下部電極膜１７ａを順次パターニングする。
【０１２２】
これにより、所望の帯状の強誘電体薄膜１８および下部電極１７を得る。この際、同一マスクパターンを用いてＴＥＯＳ酸化膜２０ａ、強誘電体薄膜１８ａおよび下部電極膜１７ａを順次エッチング加工することにより、セルフアラインによりＴＥＯＳ酸化膜２０ａと強誘電体薄膜１８と下部電極膜１７とはほぼ同じ平面形状に形成される。
【０１２３】
次に、図８（ｆ）に示すように、上記強誘電体薄膜１８、下部電極１７のパターンエッジにおける異方性エッチングによる加工ダメージを緩和するとともに、強誘電体薄膜１８の電気的絶縁耐圧の低下などを抑制するために、ＴＥＯＳ酸化膜２０ａ、上部電極１９、強誘電体薄膜１８、下部電極１７の表面を覆うようにキャパシタ保護用絶縁膜２０を形成する。上記キャパシタ保護用絶縁膜２０としては、例えばプラズマＣＶＤ法によるＴＥＯＳの分解により得られるＳｉＯ２ 膜、あるいは、熱酸化法によるＳｉＯ２ 膜を形成する。
【０１２４】
そして、キャパシタ保護用絶縁膜２０の上部電極１９上に対応する部分に上部電極１９の面積より小さい開口部を設けた後、前記したような電極配線２２および最終保護用のパッシベーション膜２３を形成する。
【０１２５】
上述したように上記実施例の製造方法においては、強誘電体メモリセルを形成する際、パストランジスタの一端側領域上にコンタクトプラグ層を埋め込んだ後に強誘電体キャパシタを形成し、キャパシタ上部電極とコンタクトプラグの上端部とを接続するための電極配線を例えばスパッタ法により形成することが可能になる。
【０１２６】
これにより、強誘電体メモリセルの形成後におけるメタルＣＶＤ装置やＭＯＣＶＤ装置を用いた還元性雰囲気中での配線膜堆積工程を避けることができ、キャパシタの残留分極量等の電気的特性の劣化を防止することができる。
【０１２７】
また、キャパシタ上部電極１９を絶縁膜２０ａの開口部に埋め込む構造としたので、キャパシタ上部電極１９の面積を縮小し、単位セルの面積の縮小化が可能になり、ＦＲＡＭの高集積化が可能になる。
【０１２８】
なお、上記第１の実施の形態では、キャパシタコンタクトプラグを１回の工程で形成したが、キャパシタコンタクトプラグを２段階に分けて形成してもよく、このような変形例の製造方法の断面図を図９および図１０に示す。
【０１２９】
即ち、図９および図１０に示すように、ビット線ＢＬ（１１、１２）の形成と同時に第１のキャパシタコンタクトプラグ１１ａ、１２ａを形成しておき、その上に形成される絶縁層１３に前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に接続するように第２のキャパシタコンタクトプラグ１４、１５を形成する。
【０１３０】
このような構造を採用することにより、コンタクトプラグ層を埋め込む際における各コンタクトホールのアスペクト比を低下させることができるので、コンタクトホール内への埋め込みを容易に行うことが可能になる。
【０１３１】
このように形成された半導体装置は、半導体基板の表層部に形成された不純物拡散領域からなるドレイン領域・ソース領域を有するＭＩＳトランジスタと、前記ＭＩＳトランジスタを含む半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成されたビット線コンタクトプラグを介して前記ドレイン領域・ソース領域のうちの一方の領域に接続され、前記第１の絶縁膜上に形成されたビット線と、前記第１の絶縁膜内に埋め込み形成され、前記ドレイン領域・ソース領域のうちの他方の領域に下端部がコンタクトした第１のキャパシタコンタクトプラグと、前記ビット線を含む半導体基板上に形成された第２の絶縁膜と、前記第２の絶縁膜内に埋め込み形成され、前記第１のキャパシタコンタクトプラグの上端に下端部がコンタクトした第２のキャパシタコンタクトプラグと、前記第２の絶縁膜上に形成され、下部電極、強誘電体物質を用いた電極間絶縁膜および上部電極を有する強誘電体キャパシタと、前記第２のキャパシタコンタクトプラグの上端と前記強誘電体キャパシタとの間を接続する電極配線とを具備することを特徴とする。
【０１３２】
また、上記第１の実施の形態において、前記ビット線ＢＬ（１１、１２）のコンタクトプラグ部およびキャパシタコンタクトプラグ１４、１５（第１のキャパシタコンタクトプラグ１１ａ、１２ａ、第２のキャパシタコンタクトプラグ１４、１５からなる場合も含む）を、図９および図１０に示すように、それぞれ上部の開口幅が底面の開口幅よりも広い逆テーパ状の側面を有するように形成してもよい。
【０１３３】
これにより、セルサイズの縮小化に伴ってワード線間隔が狭くなっても、ワード線とコンタクトプラグ下部との間隔を所望通り確保するとともにコンタクトホールの開口面積（電極配線とのコンタクト面積）を所望通り確保することが容易になり、プロセスマージンが増大するという利点が得られる。
【０１３４】
次に、図１１および図１２は、本発明の第２の実施の形態に係るＦＲＡＭセルのアレイを有する大容量のＦＲＡＭにおけるＦＲＡＭセルおよび他の素子の製造工程順における断面構造の一部を概略的に示している。
【０１３５】
図１３は、第２の実施の形態に係るＦＲＡＭセルのアレイの一部の平面パターンの一例を概略的に示している。
【０１３６】
図１１および図１２に示す製造工程は、二層配線構造における第２層配線（ビット線あるいは他の配線）の接続を行うためのビアホールを埋めるために、Ａｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃｕの少なくとも一つの材料（本例ではアルミニウム）がリフローされている点が特徴的である。なお、ここで、図４乃至図７に示した製造工程と同一部分には同一符号を付している。
【０１３７】
図１１および図１２において、半導体基板１上にはメモリセルのスイッチ用ＭＯＳトランジスタ３１およびメモリセル以外の混載デバイス用の他のＭＯＳトランジスタ３２が形成されている。
【０１３８】
前記各トランジスタ上を覆い、表面が平坦化された（つまり、下地段差を平坦化した）第１の絶縁層１０内には、前記スイッチ用トランジスタ３１のドレイン領域Ｄ、ソース領域Ｓに接続されたビット線コンタクトプラグ３３およびキャパシタコンタクトプラグ３４、混載デバイス用の他のＭＯＳトランジスタ３２のゲートに接続されたコンタクトプラグ３５が埋め込み形成されている。
【０１３９】
前記第１の絶縁層１０の表面上に順に形成されている下部電極１７、強誘電体膜１８および上部電極１９を含む基板を覆う第２の絶縁層２０には、ビット線コンタクトプラグ３３、キャパシタコンタクトプラグ３４、混載デバイス用のコンタクトプラグ３５および上部電極１９の上方に対応して選択的にホールが形成されている。そして、上記ホール部を介して前記ビット線コンタクトプラグ３３に接続されたビット線埋め込みプラグ接続配線（ビット線接続用コンタクトパターン）３６、キャパシタコンタクトプラグ３４および上部電極１９に接続された上部電極取り出し配線（キャパシタ電極配線）２２、混載デバイス用のコンタクトプラグ３５に接続された第１層配線３７が形成されている。
【０１４０】
なお、前記上部電極取り出し配線２２およびビット線埋め込みプラグ接続配線３６は、Ａｌ、ＡｌＣｕＳｉ、ＡｌＣｕ、Ｗメタル、ＴｉＮメタル、Ｔｉメタルの少なくとも一つの材料を有するものであり、前記第１層配線３７と同一配線層で形成されている。また、上部電極取り出し配線２２、ビット線埋め込みプラグ接続配線３６および第１層配線３７の上面側には、選択的にＷメタル、ＴｉＮメタル、Ｔｉメタルのいずれかからなるメタル層１１´が形成されており、これらは前記強誘電体膜１８にダメージを与えないスパッタ法あるいはＣＶＤ法によって形成され得る。
【０１４１】
前記各配線を含む基板上面を覆い、表面が平坦化された第３の絶縁層３０には、前記ビット線埋め込みプラグ接続配線３６および第１層配線３７の上方に対応して選択的にビアホールが形成されている。そして、上記ビアホール内を埋めるようにＡｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃｕの少なくとも一つの材料（本例ではアルミニウム）がリフローされてなり、前記ビアホール部を介して前記ビット線埋め込みプラグ接続配線３６に接続されたビット線ＢＬおよび前記ビアホール部を介して前記第１層配線３７に接続された第２層配線３８が形成されている。さらに、パッシベーション膜３９が形成され、パッド部にホールが開口されている。
【０１４２】
上記したようなペロブスカイトないしは層状ペロブスカイト構造の物質からなる強誘電体膜を用いた情報記憶用のキャパシタとスイッチ用トランジスタとを有するメモリセルおよび少なくとも二層以上の多層配線構造を有する強誘電体メモリの製造に際しては、ビット線形成工程で前記多層配線構造におけるビアホールを埋めるためにＡｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃｕの少なくとも一つの材料（本例ではアルミニウム）をリフローする工程を用いる。
【０１４３】
この際、Ａｌリフローに際して、下地配線がＡｌ系の場合には、スパッタ堆積時の温度によりＡｌ系配線の溶融、ボイドの発生が生ずるおそれがある。このため、ビアメタルと直接接触する下地としては、Ｗメタル、ＴｉＮメタル、Ｔｉメタル層のいずれかをスパッタあるいはＣＶＤ法により堆積した後、多層配線のビア部となる領域の直下に選択的に上記メタル層１１´を形成し、溶融ボイド防止膜として用いる。
【０１４４】
次に、図１１乃至図１３に示す断面図および平面パターンを参照しながら工程順に詳細に説明する。
【０１４５】
まず、図１１に示すように、通常のＣＭＯＳ型ＤＲＡＭセルの形成工程と同様な工程により、シリコン基板１上にメモリセルトランジスタ３１および他のデバイス用のトランジスタ３２を形成する。
【０１４６】
ここで、２は基板表層部に選択的に形成された素子分離領域、Ｄ、Ｓは基板表層部の素子形成領域に選択的に形成された基板とは逆導電型の不純物拡散層からなるドレイン・ソース領域、３は基板表面に形成されたＭＯＳトランジスタ用のゲート酸化膜、Ｇはゲート酸化膜３上に形成されたＭＯＳトランジスタ用のゲート電極部（ワード線ＷＬの一部）である。
【０１４７】
なお、素子分離領域２は、ＬＯＣＯＳ膜（選択酸化膜）、ＳＴＩ（Shallow Trench Isolation）など、任意の構造を採用してよい。
【０１４８】
次に、ゲート電極部Ｇ上を含む基板上に平坦化用の第１の層間絶縁膜（例えばＢＰＳＧ膜）１０を堆積した後、ＣＭＰにより表面を平坦化する。
【０１４９】
次に、第１の層間絶縁膜１０に選択的にコンタクトホールを形成する。具体的には、ドレイン領域Ｄ上に対応する部分にビット線コンタクトホール、ソース領域Ｓ上に対応する部分にキャパシタプラグ用のコンタクトホールおよびその他の配線用のコンタクトホールを形成する。
【０１５０】
さらに、スパッタ法を用いてバリアメタル膜（Ｔｉ、ＴｉＮ）１１を前記コンタクトホールの内部および第１の層間絶縁膜１０上に蒸着した後、ＣＶＤ法を用いてＷ膜を堆積し、前記コンタクトホールの内部にコンタクトプラグ３３、３４および３５を形成する。
【０１５１】
次に、エッチバックあるいはＣＭＰを行い、第１の層間絶縁膜１０の表面を露出させる。なおここで、第１の実施例と同様に、コンタクトプラグを逆テーパ状に形成すれば、プロセスマージンを増大させることができる。
【０１５２】
次に、図１２に示すように、前記各コンタクトプラグを含む第１の層間絶縁膜１０上に、キャパシタ下部電極１７（キャパシタプレート線ＰＬ）用の導電膜として、Ｐｔ／Ｔｉ／ＴｉＮをスパッタ蒸着する。さらに、キャパシタ絶縁膜用の強誘電体膜１８としてＰＺＴ膜を形成する。さらに、キャパシタ上部電極１９としてＰｔを形成する。そして、ＲＩＥを用いて、前記キャパシタ上部電極１９、強誘電体膜１８および下部電極１７の順にパターニング加工を行って強誘電体キャパシタを形成する。この際、強誘電体膜１８にダメージが入った場合は、５００〜６００℃の酸素雰囲気での熱処理により回復させることができる。
【０１５３】
次に、プラズマＣＶＤにより第２の層間絶縁膜２０を形成し、化学ドライエッチング（ＣＤＥ）およびＲＩＥを用いて前記各コンタクトプラグ３３、３４、３５および上部電極１９との接続用のコンタクトホールを形成する。
【０１５４】
そして、スパッタ法を用いてＡｌ、Ｗを順に堆積し、キャパシタコンタクトプラグ３４とキャパシタ上部電極１９との接続を行うためのキャパシタ電極配線２２を形成すると同時に、ビット線接続用コンタクトパターン３６およびメモリセル以外の混載デバイス用の第１層配線３７を形成する。
【０１５５】
さらに、第３の層間絶縁膜３０を形成し、その表面をＣＭＰにより平坦化した後、前記ビット線接続用コンタクトパターン３６との接続を行うためのビアホールおよびメモリセル以外の混載デバイスの第１層配線３７との接続を行うためのビアホールを形成し、Ａｒ雰囲気で基板温度４００〜４７０℃とした高周波マグネトロンスパッタ法（Ａｌを高温で溶解し泳動的にビアホールを埋め込むＡｌリフロー法）により前記ビアホール内を埋め込むように第２配線層を堆積した後、第２配線層をパターニングしてビット線ＢＬおよび混載デバイス用の第２層配線３８を形成する。
【０１５６】
これにより、ビット線ＢＬは、ビアホール部・ビット線接続用コンタクトパターン３６およびビット線コンタクトプラグ３３を介してメモリセルのスイッチ用ＭＯＳトランジスタ３１のドレイン領域Ｄに接続されることになり、混載デバイス用の第２層配線３８は第１層配線３７を介してメモリセル以外の混載デバイス用ＭＯＳトランジスタ３２に接続される。
【０１５７】
なお、第２層配線３８は、Ａｌリフロ−で堆積された膜をそのまま用いてパターニングしてもよいが、ビア部以外のＡｌ系メタルをメタルＣＭＰにて研磨、除去、平坦化し、再び第２層配線３８となるメタルを堆積し、パターニングしてもよい。
【０１５８】
この後、二層配線構造の半導体集積回路の場合は、トップパッシベーション絶縁膜３９を堆積し、パッド部を開口する。三層、四層配線以上の配線構造の半導体集積回路の場合は、前記したような層間絶縁膜３０を形成した後にＡｌリフロー法による配線層を堆積し、パターニングを行う工程を必要回数繰り返し、この後にトップパッシベーション絶縁膜３９を堆積し、パッド部を開口する。
【０１５９】
なお、本実施の形態においては、前記第１層配線３７を形成した際の第１配線層の一部をパッド部として用いてもよい。
【０１６０】
さらに、図１２には、第３の層間絶縁膜３０におけるビット線コンタクトプラグ３３の上方に対応して選択的にホールを開口し、ビット線をビット線接続用コンタクトパターン３６とコンタクトさせた場合を示したが、ビット線接続用コンタクトパターン３６を第１の絶縁層１０上で適宜引き回すことにより、これとは異なる位置でビット線をコンタクトさせることも可能である。従って、プロセスマージンを増大させることができ、特にセルアレイの設計の自由度を向上させる上で有利である。全く同様に、メモリセル以外の混載デバイスの第１層配線３７についても、第１の絶縁層１０上で引き回すことが可能である。
【０１６１】
また、図７に示したような強誘電体キャパシタより下方にビット線ＢＬを配置した構造（ＦＣＯＢ；Ferro Capacitor On Bit-line）を有するセルアレイは、メモリセル部の設計の自由度が向上するが、ビット線上に形成される層間絶縁膜１３の分だけ絶縁膜厚が増大することになり、メモリ以外の混載デバイスにとっては不利な構造を強いられることになる。
【０１６２】
これに対して、図１１および図１２に示したように強誘電体キャパシタの上層側にビット線ＢＬを配置した構造とし、ビット線ＢＬを第２配線層で形成した場合には、メモリセル部の設計の自由度が大幅に増大し、これによりセル面積の縮小化が可能になる。
【０１６３】
ここで、図１３に示した平面パターンを参照して説明する。
【０１６４】
図１３に示した構造は、前述した図１乃至図３の構造と比べて、ビット線ＢＬがワード線ＷＬの上方でワード線ＷＬに直交する方向に一定幅で形成されており、ビット線ＢＬの配置、幅、コンタクト部などが異なり、その他は同じであるので図１乃至図３中と同一符号を付してその詳細な説明を省略する。
【０１６５】
即ち、図１３において、４１はビット線ＢＬがその下層部のビット線接続用コンタクトパターン（図１２中の３６）に接続されているコンタクト部、４２は単位セル毎に形成されたスタック構造のキャパシタの上部電極（図１２中の１９）およびキャパシタコンタクトプラグ（図１２中の３４）に対して、ワード線ＷＬとビット線ＢＬとの間の中間層に形成された局所接続用の電極配線（図１２中の２２）が接続されているコンタクト部である。ＰＬはキャパシタの下部電極（図１２中の１７）が連続するように形成されたキャパシタプレート線である。
【０１６６】
つまり、図１１および図１２に示したような強誘電体キャパシタの上層側にビット線を配置した構造を採用すれば、図１３に示すようにセルアレイを形成することが可能になり、前記ＦＣＯＢ構造に比べてビット線ＢＬの幅を広くとることができ、ビット線抵抗を低くできるので、メモリ動作上、極めて有利となる。
【０１６７】
従って、ＦＲＡＭメモリと他のＬＳＩを混載する場合には、ビット線ＢＬを強誘電体キャパシタより下方または第１層に配線するＦＣＯＢ構造よりも第２配線層以降に形成する方が有利である。
【０１６８】
さらに、本発明との比較のため、本発明の第２の実施の形態におけるＡｌリフローによるビア埋め込みの代わりに、Ｔｉ（スパッタ）／ＴｉＮ（スパッタ）／Ｗ（ＣＶＤ）によるビア埋め込みを用いた場合（比較例）について、プロセスの違いによる強誘電体キャパシタの強誘電体膜の分極量に及ぼす影響を調べた。
【０１６９】
結果として、第２の実施の形態により得られた強誘電体キャパシタの強誘電体膜の分極量が３０μＣ／ｃｍ２ であるのに対して、比較例では、分極量が〜３μＣ／ｃｍ２ と激しく劣化した。
【０１７０】
ＦＲＡＭデバイスにおいては、強誘電体の分極量はセンスマージンに直接有効であり、その値が大きい方が信頼性の向上につながるので、第２の実施の形態の優位性は明らかである。
【０１７１】
さらに、図１４は、本発明の第３の実施の形態に係るＦＲＡＭセルのアレイを有する大容量のＦＲＡＭにおける断面構造の一部（ＳＤＧ領域およびセルキャパシタを含む）を概略的に示している。
【０１７２】
図１４に示すＦＲＡＭセルの構造は、図１２を参照して前述したＦＲＡＭセルの構造と比べて、基本的にはほぼ同様であるが、第１の層間絶縁膜１０上に第１のＳｉＯ２ 膜５１を介して強誘電体キャパシタが形成されている点、強誘電体キャパシタ上に第２のＳｉＯ２ 膜５２が形成されている点が異なる。
【０１７３】
図１４に示したＦＲＡＭセルの製造工程は、図１１および図１２を参照して前述した製造工程と比べて、（１）エッチバックにより第１の層間絶縁膜１０の表面を露出させた後に、スパッタ法により全面に第１のＳｉＯ２ 膜５１を堆積させる工程、（２）前記したように強誘電体キャパシタを形成した後に、スパッタ法により全面に第２のＳｉＯ２ 膜５２を１００ｎｍ程度堆積させる工程が追加されている点、（３）第２のＳｉＯ２ 膜５２上に第２の層間絶縁膜１３を堆積し、それに選択的にホールを開口する際に、下層の第２のＳｉＯ２ 膜５２または第２のＳｉＯ２ 膜５２／第１のＳｉＯ２ 膜５１にもホールを開口する点が異なる。
【０１７４】
上記したようにスパッタ法により形成されたＳｉＯ２ 膜５１、５２は、水素基を含まず、また、水素基を通し難い。即ち、この後の工程で、仮に水素基が強誘電体キャパシタ付近まで到達したとしても直接には強誘電体キャパシタには到達しないので、強誘電体特性（分極量）の劣化を最小限に抑制することができる。
【０１７５】
図１５は、本発明の第４の実施形態に関わる半導体装置の断面図である。本実施形態は、ＦＲＡＭセルアレイとロジック回路等が混載された半導体装置に好適な製造方法を提供する。
【０１７６】
本実施形態の製造方法は、２層配線構造における第１層配線から半導体基板あるいはトランジスタのゲート電極へのコンタクトプラグが２度に分けて形成されている点に特徴を有する。すなわち本実施形態のコンタクトプラグは、まずＦＲＡＭセルの強誘電体キャパシタが形成される前に下層部分が形成され、次に強誘電体キャパシタが形成された後に、残りの上層部分が形成される。
【０１７７】
このようなコンタクトプラグの形成方法を採ることにより、コンタクトホールの開口径に対する深さの比（アスペクト比）を小さくすることができ、コンタクトホールの加工と埋め込みが容易になる。この利点は、加工上非常に厳しいルールを用いてパターン配置を行っているロジック製品との混載を行う場合に有利となる。
【０１７８】
本実施例の前半のプロセスは、第２の実施形態で説明した図１１と同じである。すなわち、半導体基板１上にはメモリセルのスイッチ用ＭＯＳトランジスタ３１およびメモリセル以外の、混載デバイス用の他のＭＯＳトランジスタ３２が形成されている。
【０１７９】
これらのトランジスタを覆い、平坦化された第１の層間絶縁膜１０内には、スイッチ用トランジスタ３１のドレイン・ソース領域に接続された第１のビット線コンタクトプラグ３３および第１のキャパシタコンタクトプラグ３４、混載デバイス用の他のトランジスタ３２のソースあるいはドレイン領域あるいはゲート電極に接続される第１のコンタクトプラグ３５が埋め込み形成されている。
【０１８０】
また、第１の層間絶縁膜１０の表面には、図１５に示すように、薄いシリコン窒化膜層１２１と薄いシリコン酸化膜層１２２が形成され、さらにその上に下部電極１７、強誘電体膜１８および上部電極１９が順に形成されて強誘電体キャパシタを形成している。このキャパシタは表面が平坦化された第２の層間絶縁膜１３で覆われており、さらに第２の層間絶縁膜１３の内部には、第２のビット線コンタクトプラグ１３３、第２のキャパシタコンタクトプラグ１３４および混載デバイス用の他のトランジスタ３２に接続された第２のコンタクトプラグ１３５が埋め込み形成されている。
【０１８１】
また、第２の層間絶縁膜１３の表面には、上部電極取り出し配線、ビット線埋め込みプラグ接続配線、および混載デバイス用の第１層配線２２、３６、３７の第１配線層が形成されている。
【０１８２】
この第１配線層を覆うように第２の層間絶縁膜１３上に形成され、表面が平坦化された第３の層間絶縁膜３０には、ビット線埋め込みプラグ接続配線３６および第１層配線３７の直上にヴィアホールが形成されている。このヴィアホールは、Ａｌ，ＡｌＣｕ，ＡｌＳｉＣｕ，Ｃｕの内の少なくとも１つの材料により埋め込まれている。さらに、第３の層間絶縁膜３０の表面には、第２配線層３８、ＢＬが形成され、その上にはパッシベーション膜３９が形成されている。
【０１８３】
次に本実施形態の製造方法を、工程順に説明する。前述のようにプロセスの前半は第２の実施形態（図１１）と同じである。まず、通常のＣＭＯＳ型ＤＲＡＭと同様に、シリコン基板１上にメモリセルトランジスタ３１および他のデバイス用のトランジスタ３２が形成される。すなわち、トランジスタのゲートおよび拡散層領域が形成され、第１の層間絶縁膜１０およびコンタクトホールが形成される。
【０１８４】
続いて、このコンタクトホールにコンタクトプラグが埋め込まれる。前述のように、本実施形態では第１配線層から基板面へのコンタクトプラグが２度に分けて形成されるが、図１１に示す段階までで、第１段階（下層部分）のコンタクトプラグが完成する。
【０１８５】
次に、図１５に示すように、ＬＰＣＶＤ法により第１の層間絶縁膜１０の上に薄いシリコン窒化膜層１２１が形成される。このシリコン窒化膜層１２１は、後に強誘電体キャパシタの形成工程で行われる酸素雰囲気中でのアニールによるコンタクトプラグ材料（例えばＷ）の酸化を防ぐとともに、アニールによるトランジスタの特性変動を防ぐ役割がある。続いて、シリコン窒化膜層１２１上に、ＬＰＣＶＤ法、プラズマＣＶＤ法、あるいは常圧ＣＶＤ法により薄いシリコン酸化膜層１２２が形成される。
【０１８６】
次に、シリコン酸化膜層１２２上にキャパシタ下部電極１７用の導電膜としてＴｉＮ、Ｔｉ、Ｐｔが順にスパッタされる。その上に、キャパシタ絶縁膜用の強誘電体膜１８として、ＰＺＴ膜が形成される。さらにその上に、キャパシタ上部電極１９としてＰｔがスパッタされる。
【０１８７】
続いて、ＲＩＥにより上部電極１９、キャパシタ絶縁膜１８、下部電極１７の順でパターニングされ、強誘電体キャパシタが形成される。このとき、強誘電体膜１８にダメージが入り本来の特性と変わってしまった場合には、５００℃程度の酸素雰囲気中でのアニールで回復させることが可能である。
【０１８８】
次にプラズマＣＶＤにより第２の層間絶縁膜１３が形成され、ＣＭＰ等によりその表面が平坦化される。続いてコンタクトプラグ３３、３４、３５と後に形成される第１配線層との接続を行うためのコンタクトホールが形成される。このとき、キャパシタ下部電極１７と第１配線層との接続を行うためのコンタクトホール（不図示）も同時に形成される。
【０１８９】
次に、スパッタ法によりバリア層としてＴｉＮ膜１１１を全面に形成した後、前記コンタクトホールを埋め込むように、スパッタ法によりＡｌを堆積し、４００℃程度の温度でリフローする。続いて、ＣＭＰあるいはエッチバック法により、コンタクトホール内部以外のＴｉＮ膜、Ａｌが除去される。ここまでで、コンタクトプラグの下層部分と上層部分の両方が形成され、本実施形態の特徴的な構造が出来上がる。
【０１９０】
次に、キャパシタ上部電極１９上に、ＲＩＥによりコンタクトホールが形成される。このコンタクトホールも前述のコンタクトホールと同時に形成し、Ａｌ等により埋め込むことも可能であるが、本実施形態では同時形成を行わず、先のコンタクトホール形成後に別に形成している。この理由は、上部電極１９へのコンタクトホールのアスペクト比は、他のコンタクトホールのそれに比べて小さいので、埋め込む必要性が少ないこと、アスペクト比の大きく異なるコンタクトホールでは、埋め込みの条件が大きく異なるため同時埋め込みが困難であると予想されること、さらに埋め込み時のダメージが強誘電体キャパシタに及ぶのを極力さけたいこと、等である。
【０１９１】
次に、Ｔｉ，ＴｉＮ，ＡｌＣｕ，ＴｉＮを順にスパッタ法により全面に堆積させ、第１配線層を形成する。これをＲＩＥにより加工することにより、キャパシタコンタクトプラグ１３４と上部電極１９とを接続するキャパシタ配線２２と、ビット線埋め込みプラグ接続配線３６、混載デバイス用の第１層接続配線３７が形成される。ここで、第１配線層の最上層のＴｉＮは、リソグラフィのためのレジストパターン形成時に、Ａｌからの光の反射を防止する反射防止膜として働く。
【０１９２】
続いて第３の層間絶縁膜３０を形成し、その表面をＣＭＰにより平坦化した後、前述の第１配線層と後述の第２配線層を接続するためのヴィアホールを開口する。さらに、第２の層間絶縁膜１３に形成したコンタクトホールの場合と同様なＡｌリフロー技術等を用いて、このヴィアホールをＡｌで埋め込んだ後、Ｔｉ，ＴｉＮ，Ａｌを順にスパッタし、第２配線層を形成する。この第２配線層がＲＩＥにより加工されて、第２層配線３８、ビット線ＢＬ等が形成される。
【０１９３】
この後２層配線構造のデバイスの場合には、トップパッシベーション膜３９が堆積され、選択的にパッド部が開口される。より多層の配線構造のデバイスの場合には、前述の方法の繰り返しで配線層と絶縁層を形成し、最後にトップパッシベーション膜３９を堆積し、選択的にパッド部を開口すればよい。
【０１９４】
図１６は、本発明の第５の実施形態に係わる半導体装置の断面図である。本実施形態は、ＦＲＡＭセルアレイとロジック回路等が混載された半導体装置に好適な他の構造およびその製造方法を提供する。基本的には第３の実施形態と類似しており、図１４と同一箇所には同一番号を付し、重複する説明は省略する。
【０１９５】
本実施例の前半のプロセスは、第２の実施形態で説明した図１１とほぼ同じである。すなわち、半導体基板１上にはメモリセルのスイッチ用トランジスタ３１とメモリセル以外の混載デバイス用他のトランジスタ３２、およびＳＴＩ
（shallow trench isolation）による素子分離酸化膜２が形成される。
【０１９６】
これらのトランジスタを覆うように、シリコン酸化膜層１０を堆積し、ＣＭＰ法を用いて表面を平坦化する。その上に、Ｓｉｘ Ｎｙ 膜１２１をＬＰＣＶＤ法で、例えば１５０ｎｍ堆積する（図１６）。このＳｉｘ Ｎｙ 膜１２１は、強誘電体キャパシタ形成の際の酸素アニールによるトランジスタへのダメージ（閾値変動）を軽減する。
【０１９７】
次に、上記トランジスタのソース領域Ｓ、ドレイン領域ＤへのコンタクトホールをＲＩＥにより形成する。バリア層１１として、Ｔｉ，ＴｉＮを順にスパッタにより堆積し、続いてＣＶＤ法によりコンタクトプラグ３３、３４、３５としてＷを埋め込む。さらに、絶縁膜１０上のＴｉ，ＴｉＮ，Ｗを、例えばＣＭＰ法を用いて除去する。
【０１９８】
次に、全面にシリコン酸化膜層（ＳｉＯ２ ）１２２を１００ｎｍ堆積する。その上に強誘電体キャパシタを構成するＰｔ層１７、ＰＺＴ層１８、Ｐｔ層１９を順次スパッタにより堆積する。これらの層は酸素中で熱処理され、ＰＺＴ層が結晶化され、ペロブスカイト構造となる。その後これらの層は、キャパシタの形状にＲＩＥにより加工される。
【０１９９】
次に、全面にシリコン酸化膜１３をプラズマＣＶＤ法により堆積し、コンタクトプラグ３３、３４、３５の上部およびキャパシタの上部電極１９の上部に開口部を形成する。その後全面にバリア層１１１となるＴｉ，ＴｉＮ、配線層２２、３６、３７となるＡｌ、メタル層１１’となるＷを順次スパッタにより堆積し、ＲＩＥにより加工してキャパシタとコンタクトプラグ３４との配線およびその他コンタクトプラグの取り出し電極等を含む第１配線層を形成する。
【０２００】
次に、全面にシリコン酸化膜層３０をプラズマＣＶＤ法で堆積する。コンタクトプラグ３３、３５の直上のシリコン酸化膜層３０に開口部を形成し、第１配線層のうち３６に対応する部分を露出する。続いてバリア層１１２となるＴｉ，ＴｉＮ、配線３８となるＡｌを順次スパッタにより堆積する。この後、約４００℃の熱処理によりＡｌをリフローし、シリコン酸化膜３０に形成されたアスペクト比の高い開口部を埋め込む。このときＣＶＤ法によりＷを埋め込まないのは、強誘電キャパシタへの水素によるダメージを無くすためである。Ａｌリフローを用いれば水素が発生せず、強誘電体キャパシタへのダメージを避けることができる。
【０２０１】
続いて、上記のＴｉ，ＴｉＮ，Ａｌ層をＲＩＥにより加工し、第２配線層を形成する。その後、シリコン酸化膜３９をＣＶＤ法により堆積し、図１６に示す半導体構造が完成する。
【０２０２】
図１７は、本発明の第６の実施形態に係わる半導体装置の断面図である。本実施形態は、ＦＲＡＭセルアレイとロジック回路等が混載された半導体装置に好適なさらに他の構造およびその製造方法を提供する。基本的には第４の実施形態と類似しており、図１５と同一箇所には同一番号を付し、重複する説明は省略する。
【０２０３】
シリコン酸化膜１２２を形成する工程までは、第５の実施形態と同様に行われる。続いて全面に強誘電体キャパシタを構成するＰｔ層１７、ＰＺＴ層１８、Ｐｔ層１９を順次スパッタにより堆積する。これらの層は酸素中で熱処理され、ＰＺＴ層が結晶化され、ペロブスカイト構造となる。その後これらの層は、キャパシタの形状にＲＩＥにより加工される。
【０２０４】
次に、全面にシリコン酸化膜１３をプラズマＣＶＤ法により堆積し、コンタクトプラグ３３、３４、３５の上部に開口部を形成する。その後全面にバリア層１１１となるＴｉ，ＴｉＮ、配線層２２、３６、３７となるＡｌを順次スパッタで堆積し、約４００℃の熱処理でＡｌをリフローし、上記の開口部を埋め込む。その後バリアとなるＷメタル層１１’をＣＶＤ法を用いて堆積する。これらのＴｉ，ＴｉＮ，Ａｌ、Ｗ層をＲＩＥにより加工し、コンタクトプラグ３３、３４、３５等とのヴィアコンタクトを含む第１配線層を形成する。本実施形態の特徴は、シリコン酸化膜層１３に形成された開口部（ヴィアホール）が、リフローされたＡｌで埋め込まれるところにある。なおここでは、第２の実施の形態と同様に、ＴｉＮメタルやＴｉメタルをメタル層１１’に用いることもできる。
【０２０５】
次に、全面にシリコン酸化膜層３０をプラズマＣＶＤ法で堆積する。トランジスタのドレイン領域Ｄの直上のシリコン酸化膜層３０に開口部を形成し、対応する第１配線層３６、３７上のＷメタル層１１’を露出する。続いて第５の実施形態と同様に、バリア層１１１となるＴｉ，ＴｉＮ、配線３８となるＡｌを順次スパッタにより堆積する。この後、約４００℃の熱処理によりＡｌをリフローし、シリコン酸化膜３０に形成されたアスペクト比の高い開口部（ヴィアホール）を埋め込む。なお、第１配線層の上部に形成されたＷメタル層１１’は、第２配線層のＡｌをリフローする際に、第１配線層のＡｌの溶解を防ぐ働きをする。
【０２０６】
続いて、上記のＴｉ，ＴｉＮ，Ａｌ層をＲＩＥにより加工し、第２配線層を形成する。その後、シリコン酸化膜３９をＣＶＤ法により堆積し、図１７に示す半導体構造が完成する。
【０２０７】
図１８は、本発明の第７の実施形態に係わる半導体装置の断面図である。本実施形態は、ＦＲＡＭセルアレイとロジック回路等が混載された半導体装置に好適なさらに他の構造およびその製造方法を提供する。本実施形態の構造は、基本的には第３の実施形態と類似しており、図１４と同一箇所には同一番号を付し、重複する説明は省略する。
【０２０８】
本実施例の前半のプロセスは、第２の実施形態で説明した図１１とほぼ同じである。すなわち、半導体基板１上にはメモリセルのスイッチ用トランジスタ３１とメモリセル以外の混載デバイス用他のトランジスタ３２、およびＳＴＩによる素子分離酸化膜２が形成されている。
【０２０９】
これらのトランジスタを覆うように、シリコン酸化膜層１０を堆積し、ＣＭＰ法を用いて表面を平坦化する。その上に、Ｓｉｘ Ｎｙ 膜１２１をＬＰＣＶＤ法で、例えば１５０ｎｍ堆積する（図１８）。このＳｉｘ Ｎｙ 膜１２１は、強誘電体キャパシタ形成の際の酸素アニールによるトランジスタへのダメージ（閾値変動）を軽減する。
【０２１０】
次に、全面にシリコン酸化膜層（ＳｉＯ２ ）１２２を１００ｎｍ堆積する。その上に強誘電体キャパシタを構成するＰｔ層１７、ＰＺＴ層１８、Ｐｔ層１９を順次スパッタにより堆積する。これらの層は酸素中で熱処理され、ＰＺＴ層が結晶化され、ペロブスカイト構造となる。その後これらの層は、キャパシタの形状にＲＩＥにより加工される。
【０２１１】
次に、全面にシリコン酸化膜１３をプラズマＣＶＤ法により堆積し、上記トランジスタのソース領域Ｓ、ドレイン領域ＤへのコンタクトホールをＲＩＥにより形成する。バリア層１１としてのＴｉ，ＴｉＮ、配線２２、３６、３７としてのＡｌを順にスパッタにより堆積し、約４００℃の加熱処理によりＡｌをリフローし、上記のコンタクトホールを埋め込む。続いてＣＶＤ法によりバリア層としてのＷメタル層１１’を堆積する。これらのＴｉ，ＴｉＮ，Ａｌ、Ｗ層をＲＩＥにより加工し、トランジスタのソース領域Ｓ、ドレイン領域Ｄとのコンタクトを含む第１配線層を形成する。本実施形態の特徴は、絶縁層１０、１２１、１２２、１３を通じて形成された開口部（コンタクトホール）が、リフローされたＡｌで埋め込まれるところにある。
【０２１２】
次に、全面にシリコン酸化膜層３０をプラズマＣＶＤ法で堆積し、ＣＭＰで平坦化する。トランジスタのドレイン領域Ｄの直上のシリコン酸化膜層３０に開口部を形成し、対応する第１配線層３６、３７上のＷメタル層１１’を露出する。続いて第５の実施形態と同様に、バリア層１１２となるＴｉ，ＴｉＮ、配線３８となるＡｌを順次スパッタにより堆積する。この後、約４００℃の熱処理によりＡｌをリフローし、シリコン酸化膜３０に形成されたアスペクト比の高い開口部を埋め込む。なお、第１配線層の上部に形成されたＷメタル層１１’は、第２配線層のＡｌをリフローする際に、第１配線層のＡｌの溶解を防ぐ働きをするもので、Ｗ以外にも第６の実施の形態と同様にＴｉＮやＴｉを用いることができる。
【０２１３】
続いて、上記のＴｉ，ＴｉＮ，Ａｌ層をＲＩＥにより加工し、第２配線層を形成する。その後、シリコン酸化膜３９をＣＶＤ法により堆積し、図１８に示す半導体構造が完成する。
【０２１４】
次に、本発明の半導体装置の製造方法の第８の実施の形態として、例えば図１９に示すようなＦＲＡＭセルの電荷蓄積用キャパシタの強誘電体膜および電極膜あるいは例えば図２１に示すようなＤＲＡＭセルの電荷蓄積用キャパシタの高誘電率誘電体膜および電極膜の高密度化、高信頼性化を実現するための工程について複数の実施例を説明する。
【０２１５】
即ち、一対の電極間に少なくとも２種以上の金属元素を含有する複合酸化物膜からなる誘電体膜を用いたキャパシタを形成し、前記キャパシタ上にさらに絶縁性酸化膜と配線層を積層してなる半導体装置を製造する際、
（ａ）前記キャパシタの形成工程は、第１の電極を形成する工程と、誘電体膜を形成する工程と、０．５Ｔorr（＝０．５×１３３．３２２Ｐａ）以上５００Ｔorr以下の減圧下でＲＴＡ処理（Rapid Thermal Anneal; 急熱処理）を行なう工程と、この後、第２の電極を形成する工程とを具備する。
【０２１６】
（ｂ）前記キャパシタの形成工程は、第１の電極を形成する工程と、誘電体膜を形成する工程と、第２の電極を形成する工程と、この後、０．５Ｔorr以上５００Ｔorr以下の減圧下でＲＴＡ処理を行なう工程とを具備する。
【０２１７】
（ｃ）前記キャパシタの形成工程は、第１の電極を形成する工程と、０．５Ｔorr以上５００Ｔorr以下の減圧下でＲＴＡ処理を行なう工程と、誘電体膜を形成する工程と、この後に、第２の電極を形成する工程とを具備する。
【０２１８】
（ｄ）前記（ａ）乃至（ｃ）のいずれかの工程において、第１の電極上に、少なくとも２種以上の金属元素を含有する複合酸化物膜を、スパッタ法、ＣＶＤ  （Chemical Vapor Deposition；化学気相成長）法、あるいはＬＳＭＣＤ（Liquid Source Misted Chemical Deposition）法により形成する。
【０２１９】
（ｅ）前記（ａ）乃至（ｃ）のいずれかの工程において、減圧下のＲＴＡ処理を、０．５Ｔorr以上５００Ｔorr以下の酸素分圧下で行う。
【０２２０】
（ｆ）前記（ａ）乃至（ｃ）のいずれかの工程において、減圧下のＲＴＡ処理を、０．５Ｔorr以上５００Ｔorr以下のオゾン分圧下で行う。
【０２２１】
（ｇ）前記（ａ）乃至（ｃ）のいずれかの工程において、オゾン分圧比１％以上の雰囲気中でＲＴＡ処理を行なう。
【０２２２】
ここで、前記ＲＴＡ処理とは、昇温速度１０℃／秒以上の熱処理をいう。この熱処理速度は膜の結晶性を著しく高める。特に、ＰＺＴ等の鉛系誘電体膜では、低誘電率のパイロクロア相生成を避けることができ、結晶化に有利な方法である。但し、ＲＴＡによる熱処理は、その昇温速度が早いので、取り込みガスの揮発が不十分なまま結晶化が進んでしまうという難点をもつ。
【０２２３】
上記第８の実施の形態に係る誘電体膜の形成方法では、ＲＴＡ処理を０．５Ｔorr以上５００Ｔorr以下の減圧下で行なうので、短時間の結晶化過程でも、デポジション膜中に取り込まれた残留ガスを排除しながら結晶化を進めることができ、結晶性の良い誘電体膜をしかも高密度に形成することができる。誘電体膜の結晶化時には、同時に電極膜の結晶化も進むが、電極膜中の取り込みガスもこの熱処理によって排除することができ、電極膜の抵抗値を下げることができる。
【０２２４】
ＲＴＡ処理は結晶化を進めるが、その際、酸素の供給が不足すると誘電体膜が半導体化するおそれがある。特に、ＰＺＴ等のＰｂ系誘電体膜やチタン酸バリウム膜等は容易に半導体化し、膜抵抗が著しく低下する。
【０２２５】
このような場合の熱処理としては、減圧下のアニールを０．５Ｔorr以上５００Ｔorr以下の酸素分圧下で行うことが望ましい。また、ＩｒＯ２ やＲｕＯ２ 、ＩＴＯ、ＳｎＯ２ 等の導電性酸化物膜は、酸素の供給が不十分であると、その後のプロセスでの膜抵抗変化が激しく、特性が不安定になってしまうので、上記したような範囲の酸素分圧化でのアニールが有効である。
【０２２６】
さらに、減圧下のアニールを０．５Ｔorr以上５００Ｔorr以下のオゾン分圧下で行うと、膜のリーク電流を低減することができ、これは特にＤＲＡＭ等リフレッシュ動作の必要なメモリにおけるキャパシタ形成には重要であり、消費電力を節約することができる。
【０２２７】
これらの減圧下でのＲＴＡ処理は、特に、第１の電極上に少なくとも２種以上の金属元素を含有する複合酸化物膜からなる誘電体膜を形成する工程に、スパッタ法、ＣＶＤ法、あるいはＬＳＭＣＤ法を採用した場合に特に有効である。これらの成膜方法で成膜した場合には取り込みガスの影響が避けられないからである。
【０２２８】
一方、本発明の第８の実施の形態に係る誘電体膜の形成方法にゾル・ゲル法やＭＯＤ法を適用することも可能であるが、これらの成膜方法およびＬＳＭＣＤ法では、有機基の揮発量が多いため、最初から減圧下で熱処理すると、膜の表面が粗になってしまうおそれがある。従って、これらの場合には、予め、大気圧下で３５０℃以上の温度の熱処理を施してから後に前記したような減圧下でのＲＴＡ処理を実施することが望ましい。
【０２２９】
次に、オゾンアニールの方法と効果について説明する。オゾン発生器を用いて生成したオゾン・酸素混合ガスを１００〜４００℃に加熱した熱処理部に導入する。例えば、ウエハ背面を３００℃に加熱しながらオゾン・酸素混合ガスを導入し、この熱処理部に１００ｍＷ／ｃｍ２ の低圧水銀光を３０〜２００分照射する。水銀光は波長が３２０ｎｍ以下が有効である。
【０２３０】
この場合、オゾン分圧比１％以上の混合ガス雰囲気中で熱処理を行なうと、成膜時に内在する酸素空孔が減少し、リーク電流の低減化を図ることができる。さらに、この後に６００℃以上の酸素中の熱処理を加えると、ウエハ面内のばらつきも低減することができ、さらに有効である。
【０２３１】
（実施例１）
図１９は、本発明の第８の実施の形態に係る製造方法により形成されたキャパシタを有したＦＲＡＭセルの断面構造を示している。
【０２３２】
図１９のＦＲＡＭセルの製造に際しては、半導体基板１にＬＯＣＯＳにより素子間分離絶縁膜２を形成し、その後にソースＳ・ドレインＤ領域用の拡散層、ゲート絶縁膜３、ゲート電極部Ｇを形成することにより、ＭＯＳトランジスタ７０を形成する。この後、ＣＶＤ法を用いて、ＳｉＯ２ から成る層間絶縁膜７１を堆積する。
【０２３３】
次に、メモリセルの情報記憶用キャパシタ７２を形成する。まず、前記層間絶縁膜７１の上に、２．５ｍＴorrのＡｒ中で連続ＤＣスパッタによりＴｉ／Ｐｔから成る下部電極膜を成膜する。
【０２３４】
次いで、厚さ１８０ｎｍあるいは２１０ｎｍあるいは２４０ｎｍのＰＺＴ膜を、２．５ｍＴorrのＡｒ中のＲＦ（高周波）スパッタにより形成する。この後、最初のＲＴＡ処理を昇温速度１００℃／秒、１０Ｔorrの酸素中で８００℃で１０秒間行ない、その後、ＰＺＴ膜上に上部電極膜としてのＰｔ膜をＤＣスパッタで形成した後、拡散炉を用いて６００℃で二度目のアニールをゆっくり行なう。
【０２３５】
次に、積層された下部電極膜、ＰＺＴ膜および上部電極膜をＲＩＥによりエッチングし、所望の形状にパターニングすることにより、下部電極１７、誘電体膜１８および上部電極１９で構成されるキャパシタ７２を形成する。ここで、エッチングダメージを除去するために、拡散炉を用いて６００℃で三度目のアニールをゆっくり行なった。
【０２３６】
次に、前記キャパシタ７２を被覆するように絶縁膜７３をＣＶＤ法により堆積させ、ＲＩＥにより、ＭＯＳトランジスタ７０のソースＳ・ドレインＤ用拡散層の一方およびキャパシタ７２の上部電極１９および下部電極１７を露出させるコンタクトホールをエッチング形成した後、拡散炉を用いて６００℃で四度目のアニールをゆっくり行なった。
【０２３７】
次に、ＭＯＳトランジスタ７０のソースＳ・ドレインＤ用拡散層の一方と上部電極１９とを接続するための内部配線７４ａと、下部電極１７からの引き出し電極となる内部配線７４ｂを形成し、素子全体にパッシベーション膜７５を堆積する。その後、ＲＩＥにより、パッシベーション膜７５にコンタクトホールを形成し、バリア層７６を介してアルミニウム配線７７を形成する。ＭＯＳトランジスタ７０のゲート電極部Ｇはワード線として、内部配線７４ｂ、バリア層７６、アルミニウム配線７７はプレート線として使用される。
【０２３８】
ここで、前記した４回のアニールのうち、１回目は誘電体膜結晶化のための熱処理であり、２回目は強誘電体膜１８と上部電極１９との界面状態を下部電極１７と強誘電体膜１８のそれと同様にするための熱処理であり、３回目と４回目はプロセスダメージ回復のためのものである。
【０２３９】
以上の実施例を実施例１とし、厚さ１８０、２１０、２４０ｎｍの３種類のＰＺＴ膜に対応する実施例をそれぞれ実施例１-1、１-2、１-3とする。
【０２４０】
次の各工程を変えた実施例を実施例２〜６とし、誘電体膜厚を変えたものを薄いものからそれぞれ実施例ｎ-1、ｎ-2、ｎ-3とする。また、比較例も同様にして形成した。
【０２４１】
（実施例２）
実施例１の情報記憶用キャパシタ７２の形成を次のように行なって実施例２の半導体装置を形成した。まず、前記層間絶縁膜７１の上に、２．５ｍＴorrのＡｒ中で連続ＤＣスパッタによりＴｉ／Ｐｔから成る下部電極膜を成膜する。次いで、ＰＺＴ膜を基板温度５００℃、Ａｒ／Ｏ２ 雰囲気中のＲＦスパッタで形成する。ＰＺＴ膜上にＰｔ膜をＤＣスパッタで形成した後、最初のＲＴＡアニールを昇温速度１００℃／秒、１０Ｔorrの酸素中で８００℃で１０秒間行なった。
【０２４２】
（実施例３）
実施例１の情報記憶用キャパシタ７２の形成を次のように行なって実施例３の半導体装置を形成した。まず、前記層間絶縁膜７１の上に、２．５ｍＴorrのＡｒ中で連続ＤＣスパッタによりＴｉ／Ｐｔから成る下部電極膜を成膜する。最初のＲＴＡアニールを昇温速度１００℃／秒、１０Ｔorrの酸素中で８００℃で１０秒間行ない、次いで、ＰＺＴ膜を基板温度５００℃、２．５ｍＴorrのＡｒ中のＲＦスパッタで形成する。その後、ＰＺＴ膜上にＰｔ膜をＤＣスパッタで形成した後、二度目のアニールを今度は拡散炉を用いて６００℃でゆっくり行なう。
【０２４３】
（実施例４）
実施例１の情報記憶用キャパシタ７２の形成を次のように行なって実施例４の半導体装置を形成した。まず、前記層間絶縁膜７１の上に、Ｉｒレジネートを回転塗布し、７６０Ｔorrの大気中で８００℃で熱処理し、ＩｒＯ２ の下部電極膜を形成する。次いで、ＳＢＴ膜を有機金属化合物混合原料を霧状にして回転基板上に堆積するＬＳＭＣＤ法を用いて成膜する。続いて、予め７６０Ｔorrの大気中で４５０℃の熱処理を施した後、ＲＴＡアニールを昇温速度５０℃／秒、５００Ｔorrの酸素中で８００℃で１０秒間行なった。その後、再び、ＳＢＴ膜上にＩｒレジネートを回転塗布し、７６０Ｔorrの大気中で８００℃で熱処理し、ＩｒＯ２ の上部電極膜を形成する。
【０２４４】
（実施例５）
実施例４の情報記憶用キャパシタ７２の形成を次のように行なって実施例５の半導体装置を形成した。まず初めに、前記層間絶縁膜７１の上に、Ｉｒレジネートを回転塗布し、７６０Ｔorrの大気中で８００℃で熱処理し、ＩｒＯ２ の下部電極膜を形成する。次いで、ＳＢＴ膜を有機金属化合物混合原料を霧状にして回転基板上に堆積するＬＳＭＣＤ法を用いて成膜する。続いて、予め７６０Ｔorrの大気中で４５０℃の熱処理を施した後、ＲＴＡアニールを昇温速度８０℃／秒、５Ｔorrのオゾン１０％・酸素９０％の混合雰囲気中で８００℃で１０秒間行なった。その後、再び、ＳＢＴ膜上にＩｒレジネートを回転塗布し、７６０Ｔorrの大気中で８００℃で熱処理し、ＩｒＯ２ の上部電極膜を形成する。
【０２４５】
（実施例６）
実施例１の情報記憶用キャパシタ７２の形成を次のように行なって実施例６の半導体装置を形成した。まず、前記層間絶縁膜７１の上に、２．５ｍＴorrのＡｒ中で連続ＤＣスパッタによりＴｉ／Ｐｔから成る下部電極膜を成膜する。次いで、ＰＺＴ膜を２．５ｍＴorrのＡｒ中のＲＦスパッタで形成する。最初のＲＴＡアニールを昇温速度１００℃／秒、１０Ｔorrの酸素中で８００℃で１０秒間行ない、その後、ＰＺＴ膜上にＰｔ膜をＤＣスパッタで形成した後、二度目のアニールを今度は拡散炉を用いてオゾン１０％・酸素９０％の混合雰囲気下、５５０℃でゆっくり行なう。
【０２４６】
（比較例１）
実施例１の情報記憶用キャパシタの形成を次のように行なって比較例１の半導体装置を形成した。まず、前記層間絶縁膜の上に、２．５ｍＴorrのＡｒ中で連続ＤＣスパッタによりＴｉ／Ｐｔから成る下部電極膜を成膜する。次いで、ＰＺＴ膜を２．５ｍＴorrのＡｒ中のＲＦスパッタで形成する。最初のＲＴＡアニールを昇温速度１００℃／秒、７６０Ｔorrの酸素中で８００℃で１０秒間行ない、その後、ＰＺＴ膜上にＰｔ膜をＤＣスパッタで形成した後、二度目のアニールを今度は拡散炉を用いて６００℃でゆっくり行なう。
【０２４７】
（比較例２）
実施例４の情報記憶用キャパシタの形成を次のように行なって比較例２の半導体装置を形成した。まず、前記層間絶縁膜の上に、Ｉｒレジネートを回転塗布し、７６０Ｔorrの大気中で８００℃で熱処理し、ＩｒＯ２ の下部電極膜を形成する。次いで、厚さ１８０ｎｍのＰＺＴ膜を、有機金属化合物混合原料を霧状にして回転基板上に堆積するＬＳＭＣＤ法を用いて成膜する。続いて、予め７６０Ｔorrの大気中で４５０℃の熱処理を施した後、ＲＴＡアニールを昇温速度５０℃／秒、７６０Ｔorrの酸素中で８００℃で１０秒間行なった。その後、再び、ＰＺＴ膜上にＩｒレジネートを回転塗布し、７６０Ｔorrの大気中で８００℃で熱処理し、ＩｒＯ２ の上部電極膜を形成する。
【０２４８】
（実施例および比較例の評価）
図２０は、前記各実施例１〜６および比較例１、２におけるキャパシタの容量を測定し、膜厚（誘電体厚み）ｔとキャパシタンスＣの逆数（１／Ｃ）の関係をグラフ化して示している。
【０２４９】
キャパシタンスＣ、誘電体の誘電率ε、誘電体厚みｔの間には、以下の関係が成り立つ。
【０２５０】
Ｃ  ＝  εｏ×ε×Ｓ／ｔ
但し、εｏは真空の誘電率、Ｓは電極面積である。これを書き換えると、
１／Ｃ  ＝  ｋ×（１／ε）×ｔ
但し、ｋ＝  １／（εｏ×Ｓ）の定数である。実際のグラフでは、
１／Ｃ  ＝  ｋ×（１／ε）×ｔ  ＋  ｎ
の直線になっており、ｎ＝１／Ｃ´とすると、Ｃ´分のキャパシタが直列に接続されている回路が予想される。
【０２５１】
本発明の第８の実施の形態に係る実施例では、前記Ｃ´に相当するキャパシタ成分が小さく、このことから、電極との界面に余分な低誘電率層が存在せず、薄膜化に対応できる誘電体膜が形成されていることが分かる。
【０２５２】
一方、比較例では、Ｃ´に相当するキャパシタ成分が大きく、これでは充分なキャパシタンスが得られず、薄膜化にも対応できない。素子を低電圧で駆動するためには、誘電体を充分飽和させた領域で用いること、即ち、薄膜化して充分大きな電界をかけることが必要であるが、界面低誘電率層のＣ´が存在すると、薄膜化に対応することができない。
【０２５３】
実施例１〜６と比較例１、２の誘電体部分の断面を透過電子顕微鏡で調べたところ、比較例の誘電体と電極界面に膜厚１／１０から１／５に相当する大きな空隙が数多くみられたが、実施例では僅かであり、この空隙が膜の一部を低密度化し、低誘電率層の原因になっていることが分かった。
【０２５４】
その他、各素子の動作速度特性、疲労特性等を調べた。最も動作速度を早くできたのは実施例３であり、特に書き込み時間に関して１４０ｎｓまで短縮しても不良ビットが生じなかった。他の実施例では１５０ｎｓ以上としないと信頼性試験で不良ビットが生じた。また、実施例４と５では書き換え回数が１０１２回以上を達成することができたが、他の実施例では１０１０回から不良ビットが現れた。１０７ 回疲労試験後に長時間放置してインプリント特性を調べた際に不良ビットを生じなかったのは、実施例５と６であった。
【０２５５】
（その他の実施例）
図２１に示すトレンチ型のＤＲＡＭセルの形成工程において、半導体基板８０に素子分離領域８１、メモリセルのトランスファゲート用のＭＯＳトランジスタのソースＳ・ドレインＤ領域、メモリセルのトレンチ構造のキャパシタ８２を形成する。上記キャパシタ８２の形成に際して、下部電極８３のＲｕをＤＣスパッタで形成後、ＢＳＴ膜８４を有機金属化合物を原料ソースとし、Ａｒのキャリアガスを用いるＣＶＤ法により、基板温度４５０℃にて１００ｎｍの堆積膜として得た。この後、Ｎ２ 分圧が４５０Ｔorr中、６００℃でＲＴＡアニールを行ない、さらに上部電極８５のＲｕをＤＣスパッタで形成し、３次元の積層構造を得た。さらにその後、ＳｉＯ２ 絶縁膜８６の形成とワード線ＷＬ、ビット線ＢＬの形成を行ない、ＤＲＡＭ構造を形成した。この場合、誘電率２５０の緻密なＢＳＴ誘電体膜を得た。
【０２５６】
次に、前記したようなＦＲＡＭをＲＦ−ＩＤシステムに応用した例を示す。
【０２５７】
ＲＦ−ＩＤシステムとは、電波を用いた非接触型タグ・システム（識別器）のことで、一般的には非接触データ・キャリア・システム等とも呼ばれており、ＲＦ−ＩＤシステムの全体のシステム構成を図２７に示す。
【０２５８】
ＲＦ−ＩＤシステムは、パソコン、コントローラ、アンテナ等で構成されるホスト側と、トランスポンダと呼ばれるデータ・キャリアで構成される。トランスポンダは、ＦＲＡＭとＡＳＩＣが１チップ化されたモノリシックＲＦ−ＩＤチップおよび電力受信、データ受信／送信を兼ねるアンテナを内蔵するシンプルな構成である。
【０２５９】
ホスト側からは必要に応じてコマンドおよびデータを搬送波に乗せて送信するが、トランスポンダ側ではその搬送波により必要な電力を発生させ、データの書き込みおよび読み出しと送信に利用してホスト側に情報を返す。
【０２６０】
非接触型タグは、電池が不要であり、ＦＲＡＭの記憶内容を電波を使って非接触で読み取り、その内容を書き換えることにより、人の入退出などの管理に活用することが可能である。例えば服のポケットに定期券用の非接触型タグを入れたまま改札したり、非接触型タグを自動車につけて走り、高速道路の料金所でいちいち精算するために止まらなくて済むようにするとか、人との介在なしに駐車場の出入りを監視・管理するなどの用途を狙っている。また、家畜や回遊魚の行動を管理するために使用することが可能である。
【０２６１】
図２８は、トランスポンダの内部回路の詳細を示す。
【０２６２】
即ち、外部から入力される電磁波を検知するＬＣ回路と、ＬＣ回路が検出した電磁波から信号を生成する回路５８と、ＬＣ回路が検出した電磁波から電源電圧を発生させる回路５９と、電源電圧の立ち上がりを検出してパワーオン信号を出力するパワーオン回路６０と、強誘電体物質を電極間に有する強誘電体キャパシタと電荷転送用のＭＯＳトランジスタとからなるメモリセルを複数個行列状に配置し、例えば同一行に属するメモリセルのＭＯＳトランジスタを同一のワード線でそれぞれ共通接続し、同一行に属するメモリセルの強誘電体キャパシタの一方の電極を同一のキャパシタプレート線でそれぞれ共通接続し、同一列に属するメモリセルのＭＯＳトランジスタの一方の端子を同一のビット線でそれぞれ共通接続して構成したＦＲＡＭセルアレイ６１等から構成される。
【０２６３】
なお、本発明は上記したようなＦＲＡＭに限らず、ＦＰＧＡ（Field Programable Gate Array ）やスタティック型ＲＡＭを搭載した論理ＬＳＩなどにおいて、ロジックのプログラム記憶部に少量ではあるが使用される強誘電体メモリセルの形成方法に適用することも可能である。
【０２６４】
また、本発明は上記したような半導体基板上に強誘電体メモリセルを形成する場合に限らず、ＳＯＩなどのように絶縁基板上の半導体層上に強誘電体メモリセルを形成する場合にも適用することが可能である。
【０２６５】
さらに、電荷転送用のスイッチングトランジスタとしては、ゲート絶縁膜が酸化物からなるＭＯＳトランジスタに限定されず、ゲート絶縁膜が窒化物や窒酸化物、あるいは酸化物と窒化物との積層構造などからなるＭＩＳトランジスタを形成することもできる。
【０２６６】
【発明の効果】
上述したように本発明の半導体装置の製造方法によれば、強誘電体メモリセルを形成する際、パストランジスタの一端側領域上にコンタクトプラグ層を埋め込んだ後に強誘電体キャパシタを形成し、キャパシタ上部電極とコンタクトプラグの上端部とを電極配線で接続するので、強誘電体キャパシタ形成後における還元性雰囲気中での処理の影響を回避し、かつ、強誘電体キャパシタを容易に形成することができる。
【０２６７】
また、本発明の半導体装置の製造方法によれば、キャパシタ上部電極（Ｐｔ等）の微細加工ひいては強誘電体メモリセルのパターンの微細化を実現できる。
【０２６８】
従って、本発明の半導体装置の製造方法により製造された半導体装置によれば、キャパシタ上部電極とコンタクトプラグの上端部とを接続するための電極配線の信頼性が高く、強誘電体キャパシタの微細化が可能な構造を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る強誘電体メモリセルを採用した大容量のＦＲＡＭについてセルアレイの製造工程におけるセルアレイの一部の平面パターンの一例を概略的に示す図。
【図２】図１の工程につづく工程における平面パターンの一部を示す図。
【図３】図２の工程につづく工程における平面パターンの一部を示す図。
【図４】図１乃至図３に示したセルの製造工程の一例における断面の一部を示す図。
【図５】図５の工程につづく工程における断面の一部を示す図。
【図６】図５の工程につづく工程における断面の一部を示す図。
【図７】図６の工程につづく工程における断面の一部を示す図。
【図８】図７の工程中の一部を取り出して断面の一部を詳細に示す断面図。
【図９】図４乃至図８に示したセルの変形例の製造方法について断面の一部を示す図。
【図１０】図４乃至図８に示したセルの変形例の製造方法について断面の一部を示す図。
【図１１】本発明の第２の実施の形態に係るＦＲＡＭセルを採用した大容量のＦＲＡＭについてセルアレイの製造工程の一例における断面の一部を示す図。
【図１２】図１１の工程につづく工程における断面の一部を示す図。
【図１３】図１１および図１２に示したＦＲＡＭセルを含むＦＲＡＭの平面パターンの一部を示す図。
【図１４】本発明の半導体装置の製造方法の第３の実施の形態に係るＦＲＡＭセルの構造を示す断面図。
【図１５】本発明の半導体装置の製造方法の第４の実施の形態に係るＦＲＡＭセルの構造を示す断面図。
【図１６】本発明の半導体装置の製造方法の第５の実施の形態に係るＦＲＡＭセルの構造を示す断面図。
【図１７】本発明の半導体装置の製造方法の第６の実施の形態に係るＦＲＡＭセルの構造を示す断面図。
【図１８】本発明の半導体装置の製造方法の第７の実施の形態に係るＦＲＡＭセルの構造を示す断面図。
【図１９】本発明の半導体装置の製造方法の第８の実施の形態に係るＦＲＡＭセルの構造を示す断面図。
【図２０】第８の実施の形態に係る実施例および比較例のキャパシタ特性を表すグラフ。
【図２１】本発明の半導体装置の製造方法の第８の実施の形態に係るＤＲＡＭセルの構造を示す断面図。
【図２２】１トランジスタ・１キャパシタ構成の強誘電体メモリセルの等価回路を示す回路図。
【図２３】図２２の強誘電体メモリセルのアレイおよびその周辺回路の一部の等価回路を示す回路図。
【図２４】図２２のメモリセルを２個用いた２トランジスタ・２キャパシタ型の強誘電体メモリセルの書き込み動作の原理を説明するために強誘電体キャパシタの印加電界および電気分極の状態を示す図。
【図２５】図２２のメモリセルを２個用いた２トランジスタ・２キャパシタ型の強誘電体メモリセルの読み出し動作の原理を説明するために強誘電体キャパシタの印加電界および電気分極の状態を示す図。
【図２６】図２４に示した書き込み動作および図２５に示した読み出し動作に際してプレート線ＰＬに印加される電圧波形の一例を示す波形図。
【図２７】ＲＦ−ＩＤシステムの全体のシステム構成を示す図。
【図２８】トランスポンダの内部回路の詳細を示す図。
【符号の説明】
１…半導体基板、
２…素子間分離酸化膜、
３…ゲート酸化膜、
４…Ｐドープ・ポリシリコン、
５…ＷＳｉ、
６、７…ゲート電極保護用の絶縁膜、
９、１０…絶縁膜、
１１…バリアメタル膜、
１３…平坦化用の絶縁膜、
１４…バリアメタル膜、
１５…キャパシタコンタクトプラグ、
１６…キャップ用の絶縁膜、
１７…下部電極、
１８…強誘電体薄膜、
１９…上部電極、
１６ａ、１９ａ…電極配線接続用の開口部、
２０ａ…上部電極埋め込み用の絶縁膜、
２０…キャパシタ保護用の絶縁膜、
２１…バリアメタル膜、
２２…電極配線、
２３…パッシベーション膜、
ＳＤＧ…活性領域、
Ｄ…不純物拡散層（ドレイン領域）、
Ｇ…ゲート電極部、
Ｓ…不純物拡散層（ソース領域）、
ＢＬ…ビット線、
ＷＬ…ワード線、
ＰＬ…プレート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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