(57)【特許請求の範囲】
【請求項１】
所定の電源電圧により論理動作する制御論理回路と、前記制御論理回路の出力を増幅して負荷を駆動する出力ドライバとを備えた半導体集積回路装置において、
前記電源電圧の変動により前記制御論理回路が論理動作不定となるとき、前記制御論理回路から前記出力ドライバへの信号の伝送を遮断する誤動作防止手段を備え、
前記誤動作防止手段は、
前記制御論理回路の出力側に設置されたＭＯＳトランジスタと、
前記電源電圧を分圧して前記ＭＯＳトランジスタのゲートに印加するように設置された抵抗とを備え、
前記制御論理回路が論理動作不定となる電源電圧のときに前記抵抗による分圧電圧が、前記ＭＯＳトランジスタのスレッショルド電圧を超えるように該抵抗値を設定し、
前記電源電圧が所定の電圧範囲内のときは前記ＭＯＳトランジスタを介して、前記制御論理回路の出力を前記出力ドライバに伝送し、
前記制御論理回路が論理動作不定となる電源電圧のときは前記ＭＯＳトランジスタが前記制御論理回路の出力を遮断する
ことを特徴とする半導体集積回路装置。
【請求項２】
前記ＭＯＳトランジスタは、
前記制御論理回路の出力と前記出力ドライバの入力にドレイン電極又はソース電極が接続され、オン時には前記制御論理回路の出力を前記出力ドライバに伝送し、オフ時には該出力を遮断する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのオン又はオフに合わせてオン／オフし、前記第１のＭＯＳトランジスタのオフ時に、前記出力ドライバの入力レベルを所定値に固定する第２のＭＯＳトランジスタと
を備えたことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記制御論理回路は、ＣＭＯＳレベルの論理信号を出力するＣＭＯＳ型集積回路装置であることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
さらに、前記制御論理回路の出力側に定電圧ダイオードを設置し、
前記制御論理回路の出力に発生した高電圧を制限して前記ＭＯＳトランジスタ及び前記出力ドライバを保護することを特徴とする請求項１、２又は３の何れかに記載の半導体集積回路装置。
【請求項５】
さらに、前記抵抗による分圧電圧発生部に定電圧ダイオードを設置し、
前記電源電圧に発生した高電圧を制限して前記ＭＯＳトランジスタ及び前記出力ドライバを保護することを特徴とする請求項１、２、３又は４の何れかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、例えば、制御用ＣＭＯＳ型集積回路装置における電源電圧の高圧サージに対する誤動作を防止可能な半導体集積回路装置に関する。
【０００２】
【従来の技術】
１つのチップに集積可能な回路規模が有限であることや機能によっては異なる回路で実現したほうが有利であるなどの理由からシステムは複数個のチップによって形成される。
【０００３】
従来のＣＭＯＳ型半導体集積回路装置の出力部は、一例として図３のような構成になっている。
【０００４】
図３は制御用ＣＭＯＳ型半導体集積回路装置の出力部を示す回路図であり、図３において、制御用ＣＭＯＳ型半導体集積回路装置１０は、制御論理回路１１、出力ドライバ１２、及び負荷（Ｌｏａｄ）１３から構成される。制御論理回路１１及び負荷１３には、高電位側電源ＶDDが供給されている。
【０００５】
負荷（Ｌｏａｄ）１３は、ＬＥＤ等の表示素子やコイルによる電磁石等の駆動素子である。
【０００６】
制御入力が制御論理回路１１に入力され、制御論理回路１１は論理的な処理を行って処理結果により出力ドライバ１２を駆動し、これにより出力ドライバ１２が負荷１３を駆動する。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体集積回路装置では、電源ラインに通常動作範囲以上の電圧が印加された場合、制御論理回路１１が誤動作することがあり、この場合出力ドライバ１２を誤って駆動し、負荷１３が誤って動作する。ＬＥＤ等の表示素子が誤った表示をしたり、コイルによる電磁石等の駆動素子が誤った動作をすると、人命にかかるような重大事故が発生する危険もあった。
【０００８】
本発明は、電源電圧の高圧サージに対して誤動作を防止することのできる半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、所定の電源電圧により論理動作する制御論理回路と、制御論理回路の出力を増幅して負荷を駆動する出力ドライバとを備えた半導体集積回路装置において、電源電圧の変動により制御論理回路が論理動作不定となるとき、制御論理回路から出力ドライバへの信号の伝送を遮断する誤動作防止手段を備えて構成する。
【００１０】
そして上記誤動作防止手段は、制御論理回路の出力側に設置されたＭＯＳトランジスタと、電源電圧を分圧してＭＯＳトランジスタのゲートに印加するように設置された抵抗とを備え、制御論理回路が論理動作不定となる電源電圧のときに抵抗による分圧電圧が、ＭＯＳトランジスタのスレッショルド電圧を超えるように該抵抗値を設定し、電源電圧が所定の電圧範囲内のときはＭＯＳトランジスタを介して、制御論理回路の出力を出力ドライバに伝送し、制御論理回路が論理動作不定となる電源電圧のときはＭＯＳトランジスタが制御論理回路の出力を遮断するように構成する。
【００１１】
上記ＭＯＳトランジスタは、制御論理回路の出力と出力ドライバの入力にドレイン電極又はソース電極が接続され、オン時には制御論理回路の出力を出力ドライバに伝送し、オフ時には該出力を遮断する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタのオン又はオフに合わせてオン／オフし、第１のＭＯＳトランジスタのオフ時に、出力ドライバの入力レベルを所定値に固定する第２のＭＯＳトランジスタとを備えて構成してもよい。
【００１２】
上記制御論理回路は、ＣＭＯＳレベルの論理信号を出力するＣＭＯＳ型集積回路装置であってもよい。
【００１３】
さらに、上記半導体集積回路装置は、制御論理回路の出力側に定電圧ダイオードを設置し、制御論理回路の出力に発生した高電圧を制限してＭＯＳトランジスタ及び出力ドライバを保護するようにしてもよい。
【００１４】
さらに、上記半導体集積回路装置は、抵抗による分圧電圧発生部に定電圧ダイオードを設置し、電源電圧に発生した高電圧を制限してＭＯＳトランジスタ及び出力ドライバを保護するようにしてもよい。
【００１５】
【発明の実施の形態】
本発明に係る半導体集積回路装置は、出力論理レベルとしてＣＭＯＳに準拠したＣＭＯＳ型半導体集積回路装置に適用することができる。
【００１６】
図１は本発明の第１の実施形態に係る半導体集積回路装置の構成を示す回路図である。なお、本実施形態に係る半導体集積回路装置の説明にあたり図３に示す半導体集積回路装置と同一構成部分には同一符号を付している。
【００１７】
図１において、２０は制御用ＣＭＯＳ型半導体集積回路装置、１１は制御論理回路、１２はＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと呼ぶ。）からなる出力ドライバ、１３はＬＥＤ等の表示素子やコイルによる電磁石等の駆動素子からなる負荷（Ｌｏａｄ）、２１は制御論理回路１１と出力ドライバ１２との間に接続されたΡチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと呼ぶ。）（第１のＭＯＳトランジスタ）、２２はＰＭＯＳ２１及び出力ドライバ１２の接続部を接地するＮＭＯＳ（第２のＭＯＳトランジスタ）、２３は高電位側電源ＶDDとＰＭＯＳ２１及びＮＭＯＳ２２のゲート電極との間に接続された抵抗、２４は抵抗２３のＰＭＯＳ２１及びＮＭＯＳ２２側を接地する抵抗である。
【００１８】
上記ＰＭＯＳ２１、ＮＭＯＳ２２及び抵抗２３，２４は、全体として誤動作防止手段を構成する。
【００１９】
制御論理回路１１、負荷（Ｌｏａｄ）１３には、高電位側電源ＶDDが供給されるとともに、ＰＭＯＳ２１及びＮＭＯＳ２２のゲート電極には抵抗２３，２４を介して高電位側電源ＶDDが印加される。
【００２０】
すなわち、制御用ＣＭＯＳ型半導体集積回路装置２０は、制御論理回路１１、出力ドライバ１２、負荷１３、ＰＭＯＳ２１、ＮＭＯＳ２２、抵抗２３，２４を備え、電源ＶDDは抵抗２３に接続され、この抵抗２３の出力が抵抗２４、ＰＭＯＳ２１及びＮＭＯＳ２２のゲート電極に接続され、抵抗２４の他端は接地される。ＰＭＯＳ２１のドレイン電極は、制御論理回路１１の出力に接続され、ＰＭＯＳ２１のソース電極は、ＮＭＯＳ２２のドレイン電極と出力ドライバ１２のゲート電極に接続され、さらにＮＭＯＳ２２のソース電極は接地されている。上記抵抗２３は、抵抗２４より大きな値に設定されている。
【００２１】
以下、上述のように構成された半導体集積回路装置２０の動作を説明する。
【００２２】
電源ＶDDが通常の電圧範囲にあるときは、抵抗２３と抵抗２４で分圧された電圧２６がＰＭＯＳ２１及びＮＭＯＳ２２のゲート電極に印加され、この電圧２６はＰＭＯＳ２１及びＮＭＯＳ２２のスレッショルド電圧ＶTより低い電圧に設定されているため、ＰＭＯＳ２１はＯＮ、ＮＭＯＳ２２はＯＦＦしている。
【００２３】
この状態では、制御論理回路１１の出力２５はそのまま出力ドライバ１２に伝わり通常の制御動作となる。すなわち、制御入力が制御論理回路１１に入力され、制御論理回路１１は論理的な処理を行って処理結果により出力ドライバ１２を駆動し、これにより出力ドライバ１２が負荷１３を駆動する。
【００２４】
ところが、電源電圧に高圧サージが生じ、電源ＶDDが高圧になり制御論理回路１１の論理動作を不定とするような電圧に達すると、抵抗２３と抵抗２４で分圧された電圧２６は、ＰＭＯＳ２１及びＮＭＯＳ２２のスレッショルド電圧ＶTを超え、ＰＭＯＳ２１はＯＦＦ、ＮＭＯＳ２２はＯＮとなる。なお、抵抗２３と抵抗２４の分圧比は、このような動作をするように設定されている。
【００２５】
この結果、制御論理回路１１の出力２５上に誤制御信号が発生しても、ＰＭＯＳ２１がＯＦＦ状態であるため出力ドライバ１２のゲート入力２７に伝わらず、かつ、ＮＭＯＳ２２はＯＮしているためゲート入力２７は“Ｌ”固定となり、出力ドライバ１２の誤動作を防止することができる。
【００２６】
以上説明したように、第１の実施形態に係る半導体集積回路装置２０は、電源ＶDDにより論理動作する制御論理回路１１と、制御論理回路１１の出力を増幅して負荷１３を駆動する出力ドライバ１２と、制御論理回路１１の出力側に設置されたＰＭＯＳ２１，ＮＭＯＳ２２と、電源ＶDDを分圧してＰＭＯＳ２１，ＮＭＯＳ２２のゲート電極に印加するように設置された抵抗２３，２４とを備え、制御論理回路１１が論理動作不定となる電源電圧のときに抵抗による分圧電圧がＰＭＯＳ２１，ＮＭＯＳ２２のスレッショルド電圧ＶTを超えるように抵抗２３，２４を設定し、電源ＶDDが所定の電圧範囲内のときはＰＭＯＳ２１を介して制御論理回路１１の出力を出力ドライバ１２に伝送し、制御論理回路１１が論理動作不定となる電源電圧のときはＰＭＯＳ２１が制御論理回路１１の出力を遮断し、かつＮＭＯＳ２２が出力ドライバ１２の入力レベルを“Ｌ”に固定するようにしたので、電源ラインに通常動作範囲以上の電圧が印加されるような電源ＶDDの高圧サージに対して誤動作を防止することができ、出力ドライバ１２の誤動作を防止して、ＬＥＤ等の表示素子が誤った表示をしたり、コイルによる電磁石等の駆動素子が誤った動作をする等の事故を未然に防止することができる。
【００２７】
図２は本発明の第２の実施形態に係る半導体集積回路装置の構成を示す回路図である。なお、本実施形態に係る半導体集積回路装置の説明にあたり図１に示す半導体集積回路装置２０と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００２８】
図２において、本実施形態に係る制御用ＣＭＯＳ型半導体集積回路装置３０は、制御論理回路１１、出力ドライバ１２、負荷１３、ＰＭＯＳ２１、ＮＭＯＳ２２、抵抗２３，２４、ツェナーダイオード（定電圧ダイオード）３１，３２から構成される。
【００２９】
電源ＶDDは、制御論理回路１１、Ｌｏａｄ１３及び抵抗２３に接続され、抵抗２３の出力は抵抗２４、ツェナーダイオード３２、ＰＭＯＳ２１及びＮＭＯＳ２２のゲート電極に接続され、抵抗２４の他端は接地される。また、制御論理回路１１の出力はツェナーダイオード３１及びＰＭＯＳ２１のドレイン電極に接続され、ＰＭＯＳ２１のソース電極は、ＮＭＯＳ２２のドレイン電極と出力ドライバ１２のゲート電極に接続され、さらにＮＭＯＳ２２のソース電極は接地されている。上記ツェナーダイオード３１，３２のアノード側は何れも接地される。また、上記抵抗２３は、抵抗２４より大きな値に設定されている。
【００３０】
すなわち、制御用ＣＭＯＳ型半導体集積回路装置３０は、前記第１の実施形態の制御用ＣＭＯＳ型半導体集積回路装置の制御論理回路１１出力３３に、ツェナーダイオード３１のカソード側を接続するとともに、そのアノード側を接地し、抵抗２３と抵抗２４で分圧された電圧３４にツェナーダイオード３２のカソード側を接続するとともに、そのアノード側を接地した構成となっている。
【００３１】
以下、上述のように構成された半導体集積回路装置３０の動作を説明する。
【００３２】
基本的な動作は、前記第１の実施形態の制御用ＣＭＯＳ型半導体集積回路装置２０と同様であるが、ツェナーダイオード３１，３２を追加したことにより、以下のような動作が追加される。
【００３３】
電源電圧に極端に高い高圧サージが生じ、電源ＶDDが極めて高圧になり制御論理回路１１が破壊して制御論理回路１１出力３３に高圧が発生してもツェナーダイオード３１によりＰＭＯＳ２１に出力される電圧を制限してＰＭＯＳ２１、ＮＭＯＳ２２を保護する。
【００３４】
すなわち、ＰＭＯＳ２１、ＮＭＯＳ２２の耐圧を超えるような極端に高い電源ＶDDに対しても出力ドライバ１２の誤動作を防止することができる。
【００３５】
以上説明したように、第２の実施形態に係る半導体集積回路装置３０は、制御論理回路１１の出力側と抵抗２３，２４による分圧部に定電圧ダイオード３１，３２を設置したので、制御論理回路１１の出力に発生した高電圧及び電源ＶDDに発生した高電圧を制限してＰＭＯＳ２１，ＮＭＯＳ２２及び出力ドライバ１２を保護することができ、特に、極端に高い高圧サージが生じ、制御論理回路１１が破壊するような場合であっても出力ドライバ１２の誤動作を確実に防止することができる。
【００３６】
なお、上記各実施形態では、半導体集積回路装置を、ＣＭＯＳ型半導体集積回路装置に適用した例であるが、どのような回路装置にも適用できることは言うまでもない。
【００３７】
また、上記各実施形態に係る半導体集積回路装置では、第１のＭＯＳトランジスタとしてＰＭＯＳ、第２のＭＯＳトランジスタとしてＮＭＯＳを適用しているが、これらはそれぞれＮＭＯＳ、ＰＭＯＳであってもよい。要は、制御論理回路が論理動作不定となるとき、制御論理回路から出力ドライバへの信号の伝送を遮断するものであればどのようなゲート素子でもよく、例えばＣＭＯＳ型の伝送ゲートでもよい。
【００３８】
さらに、上記各実施形態に係る半導体集積回路装置が、制御論理回路から出力ドライバへの信号の伝送を遮断できるように構成されるものであれば、どのような構成でもよく、ＭＯＳトランジスタ、抵抗等の個数、接続状態等は上記各実施形態に限定されない。また、上記半導体集積回路装置の名称はどのようなものであってもよいことは勿論であり、集積回路装置内部に組み込まれて使用される半導体集積回路装置にも適用できることは言うまでもない。
【００３９】
【発明の効果】
本発明に係る半導体集積回路装置では、所定の電源電圧により論理動作する制御論理回路と、制御論理回路の出力を増幅して負荷を駆動する出力ドライバとを備えた半導体集積回路装置において、電源電圧の変動により制御論理回路が論理動作不定となるとき、制御論理回路から出力ドライバへの信号の伝送を遮断する誤動作防止手段を備えて構成したので、電源ラインに通常動作範囲以上の電圧が印加されるような電源電圧の高圧サージに対して誤動作を防止することができ、出力ドライバの誤動作を防止して事故を未然に防止することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施形態に係る半導体集積回路装置の構成を示す回路図である。
【図２】本発明を適用した第２の実施形態に係る半導体集積回路装置の構成を示す回路図である。
【図３】従来の半導体集積回路装置の構成を示す回路図である。
【符号の説明】
１１  制御論理回路、１２  出力ドライバ、１３  負荷、２０，３０  制御用ＣＭＯＳ型半導体集積回路装置、２１  ΡチャネルＭＯＳトランジスタ（第１のＭＯＳトランジスタ）、２２  ＮチャネルＭＯＳ（第２のＭＯＳトランジスタ）、２３，２４  抵抗、３１，３２  ツェナーダイオード（定電圧ダイオード）
【図１】
0003698507.tif 000002
【図２】
0003698507.tif 000003
【図３】
0003698507.tif 000004