(57)【特許請求の範囲】
【請求項１】
第２導電型の半導体領域（２ａ）と、この半導体領域に形成され信号入力端子（ＩＮＡ  ）に接続される第１導電型の入力側半導体領域（２ｂ）と、前記半導体領域に形成され信号出力端子（ＯＵＴ）に接続される第１導電型の出力側半導体領域（２ｃ）を有し、ゲート電圧により前記信号入力端子と信号出力端子の間の導通制御を行う第１の絶縁ゲート型電界効果トランジスタ（２）と、
前記半導体領域の電位を設定する電位設定手段（１０）と、
前記信号入力端子の電圧が、前記半導体領域と前記入力側半導体領域との間に形成されるＰＮ接合を順バイアスするようなサージ電圧レベルになったことを検出すると検出信号を出力するサージ電圧検出手段（２０）とを備え、
前記電位設定手段は、前記サージ電圧検出手段から前記検出信号が出力されると、前記半導体領域の電位を前記信号入力端子の電圧に追従して変化させるものであって、
さらに、前記サージ電圧検出手段から前記検出信号が出力されると、前記第１の絶縁ゲート型電界効果トランジスタのゲート電圧を、前記半導体領域の電位変化と同方向に変化させるゲート電圧制御手段（３０）を設けたことを特徴とするアナログスイッチ回路。
【請求項２】
前記ゲート電圧制御手段は、前記信号入力端子の電圧に追従して前記第１の絶縁ゲート型電界効果トランジスタのゲート電圧を変化させるものであることを特徴とする請求項１に記載のアナログスイッチ回路。
【請求項３】
前記ゲート電圧制御手段は、前記信号入力端子の入力電圧を前記第１の絶縁ゲート型電界効果トランジスタのゲートに伝達する電圧伝達手段（３１ｂ、３１ｃ、３１ｄ）を有することを特徴とする請求項２に記載のアナログスイッチ回路。
【請求項４】
前記電位設定手段は、前記信号入力端子と前記半導体領域に接続された第２の絶縁ゲート型電界効果トランジスタ（１２）を有し、
前記第１の絶縁ゲート型電界効果トランジスタがオンしているときに、前記第２の絶縁ゲート型電界効果トランジスタをオンさせて前記半導体領域の電位を前記信号入力端子の電圧に追従した電圧にし、前記第１の絶縁ゲート型電界効果トランジスタがオフしているときに、前記第２の絶縁ゲート型電界効果トランジスタをオフさせて前記半導体領域の電位を固定電位にし、
さらに、前記第２の絶縁ゲート型電界効果トランジスタがオフしているときに、前記信号入力端子の電圧が前記サージ電圧レベルになると、前記第２の絶縁ゲート型電界効果トランジスタの寄生トランジスタを動作させて、前記半導体領域の電位を前記信号入力端子の電圧に追従して変化させるものであることを特徴とする請求項２又は３に記載のアナログスイッチ回路。
【請求項５】
前記電位設定手段は、前記第２の絶縁ゲート型電界効果トランジスタと前記固定電圧を有する電源（Ｖｓｓ）との間に設けられたスイッチ手段（１４）を有し、このスイッチ手段は、前記サージ電圧検出手段から前記検出信号が出力されると、前記第２の絶縁ゲート型電界効果トランジスタと前記電源との接続を遮断するものであることを特徴とする請求項４に記載のアナログスイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型電界効果トランジスタを用いたアナログスイッチ回路に関し、例えばマルチプレクサ等に用いることができるものである。
【０００２】
【従来の技術】
マルチプレクサ回路においては、図５に示すように、信号入力端子（以下、入力端子という）ＩＮ０  〜ＩＮ７  と信号出力端子（以下、出力端子という）ＯＵＴとの間に、アナログスイッチ回路ＡＳＷ０  〜ＡＳＷ７  が設けられ、制御信号入力端子（以下、制御端子という）Ｇ０  〜Ｇ７  からの信号により、選択されたアナログスイッチ回路が導通して、対応する信号入力端子の入力信号を信号出力端子ＯＵＴに出力するように構成されている。
【０００３】
図６に、１つのアナログスイッチ回路の具体的構成を示す。図では、入力端子をＩＮＡ  とし、制御端子をＧＡ  として示している。
入力端子ＩＮＡ  と出力端子ＯＵＴ間には、ＣＭＯＳアナログスイッチを構成するＰチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）１とＮチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）２が設けられており、ＰＭＯＳ１とＮＭＯＳ２はそれぞれトランスファゲートを構成している。
【０００４】
制御端子ＧＡ  の制御信号は、インバータ３を介してＰＭＯＳ１のゲートに入力され、またインバータ３、４を介してＮＭＯＳ２のゲートに入力される。従って、制御信号がハイレベル（以下、Ｈレベルという）のときには、ＰＭＯＳ１、ＮＭＯＳ２はオンし、制御信号がローレベル（以下、Ｌレベルという）のときには、ＰＭＯＳ１、ＮＭＯＳ２はオフする。このＰＭＯＳ１、ＮＭＯＳ２のオン、オフによって、入力端子ＩＮＡ  と出力端子ＯＵＴ間の導通が制御される。
【０００５】
ウエル電位設定回路１０は、ＮＭＯＳ２のウエル領域の電位を制御する。このウエル電位設定回路１０は、ＣＭＯＳアナログスイッチを構成するＰＭＯＳ１１とＮＭＯＳ１２を負荷素子とし、ＮＭＯＳ１３をドライバ素子として構成されており、ＰＭＯＳ１１とＮＭＯＳ１２は、入力端子ＩＮＡ  とＮＭＯＳ２のウエル領域に接続されている。
【０００６】
制御信号がＨレベルのときには、ＰＭＯＳ１１、ＮＭＯＳ１２がオン、ＮＭＯＳ１３がオフするため、ＮＭＯＳ２のウエル領域の電位は、入力端子ＩＮＡ  の電圧（入力信号Ｖｉ）に追従して変化する。このことにより、入力信号Ｖｉの電圧変化に対し、ＮＭＯＳ２のオン抵抗の電圧依存性を無くすようにすることができる。
【０００７】
また、制御信号がＬレベルのときには、ＰＭＯＳ１１、ＮＭＯＳ１２がオフ、ＮＭＯＳ１３がオンするため、ＮＭＯＳ２のウエル領域の電位は、電源Ｖｓｓの電圧（例えば、接地電圧）に固定される。
なお、図中のＶｃｃは５Ｖ電源であり、５〜８はノイズ吸収用のダイオードである。
【０００８】
このような従来のアナログスイッチ回路において、ＰＭＯＳ１、ＮＭＯＳ２がオフしているときに、入力信号Ｖｉに負サージ（負方向のサージ電圧）が重畳すると、ＮＭＯＳ２の寄生バイポーラトランジスタＴｘが動作する。すなわち、ＮＭＯＳ２は、図７に示すように、Ｐ型のウェル領域２ａに、ソース・ドレインをなすＮ型の入力側半導体領域２ｂとＮ型の出力側半導体領域２ｃが形成されており、入力信号Ｖｉに負サージが重畳すると、ウエル領域２ａと入力側半導体領域２ｂ間のＰＮ接合が順バイアスされ、ウェル領域２ａをベース、入力側半導体領域２ｂをエミッタ、出力側半導体領域２ｃをコレクタとする寄生トランジスタＴｘが動作する。このため、出力端子ＯＵＴ側に負のサージ電圧の影響が現れてしまうという問題がある。なお、図中のＧはゲート端子、Ｂはウエル領域２ａの電位を設定するためのバイアス端子である。
【０００９】
このような問題を解決するために、本出願人は、図８に示す構成のものを先に出願した（特願平７−１５６４４７号）。
このものにおいては、サージ電圧検出回路２０が設けられており、入力端子ＩＮＡ  の電圧をコンパレータ２１にて基準電圧Ｖｒｅｆ  と比較し、入力端子ＩＮＡ  の電圧が基準電圧Ｖｒｅｆ  より低くなると、検出信号を出力する。すなわち、入力端子ＩＮＡ  の電圧が、ウエル領域２ａと入力側半導体領域２ｂとの間に形成されるＰＮ接合を順バイアスするようなサージ電圧レベルになったことを検出して、検出信号を出力する。
【００１０】
また、ウエル電位設定回路１０には、スイッチ回路１４が設けられており、サージ電圧検出回路２０から検出信号が出力されると、スイッチ回路１４がオフし、ＰＭＯＳ１１、ＮＭＯＳ１２とＮＭＯＳ１３間の接続を遮断する。この遮断により、ＮＭＯＳ１２の寄生トランジスタ（ＮＭＯＳ２の寄生トランジスタＴｘと同様、構造的に形成されるもの）が動作し、ＮＭＯＳ２のウエル領域の電位を、入力端子ＩＮＡ  の電圧に追従して変化させる。
【００１１】
従って、ＮＭＯＳ２のウエル領域２ａと入力側半導体領域２ｂがほぼ等しい電圧になるため、ウエル領域２ａと入力側半導体領域２ｂ間のＰＮ接合が順バイアスするのが防止され、ＮＭＯＳ２の寄生トランジスタは動作しない。このことにより、出力端子ＯＵＴ側に負のサージ電圧の影響が現れてしまうのを防止することができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、ＮＭＯＳ２のしきい値は製造上のばらつき等により変動する。ＮＭＯＳ２のしきい値が極めて低い場合には、ウエル領域２ａの電位が負のサージ電圧により低下したとき、ＮＭＯＳ２がオンしてしまい、結果として出力端子ＯＵＴ側に負のサージ電圧の影響が現れてしまうことになる。
【００１３】
例えば、入力信号Ｖｉに負サージが重畳して入力端子ＩＮＡ  の電圧が、例えば−０．６Ｖ（それよりも大きな負のサージ電圧が発生してもダイオード６により−０．６Ｖに制限される）になった場合、ウエル領域２ａの電位は、−０．６Ｖに対し、ＮＭＯＳ１２の寄生トランジスタのコレクタ−エミッタ間電圧を考慮した電圧、例えば−０．５Ｖになる。このとき、ゲート電圧が接地電圧であるため、ＮＭＯＳ２のしきい値が０．５Ｖより小さいと、ＮＭＯＳ２はオンする。
【００１４】
本発明は上記問題に鑑みたもので、入力端子の電圧がサージ電圧レベルになったとしても、入力端子と出力端子間の導通制御を行う絶縁ゲート型電界効果トランジスタの寄生トランジスタおよび絶縁ゲート型電界効果トランジスタをいずれも動作させないようにすることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、請求項１乃至５に記載の発明においては、入力端子の電圧がサージ電圧レベルになったことを検出すると、入力端子と出力端子間の導通制御を行う絶縁ゲート型電界効果トランジスタの半導体領域の電位を入力端子の電圧に追従して変化させるとともに、絶縁ゲート型電界効果トランジスタのゲート電圧を半導体領域の電位変化と同方向に変化させるようにしたことを特徴としている。
【００１６】
従って、絶縁ゲート型電界効果トランジスタの半導体領域の電位を入力端子の電圧に追従して変化させることによって絶縁ゲート型電界効果トランジスタの寄生トランジスタによる動作を防止し、また、絶縁ゲート型電界効果トランジスタのゲート電圧を半導体領域の電位変化と同方向に変化させることによって、絶縁ゲート型電界効果トランジスタの動作を防止することができる。このことによって、入力端子の電圧がサージ電圧レベルになったとしても、サージ電圧を出力端子側に伝達するのを確実に防止することができる。
【００１７】
【発明の実施の形態】
（第１実施形態）
図１に本発明の第１実施形態を示すアナログスイッチ回路の構成を示す。この実施形態では、図８に示す構成に加え、ゲート電圧制御回路３０が設けられている。
【００１８】
このゲート電圧制御回路３０は、アナログスイッチ回路３１を有しており、サージ電圧検出回路２０からサージ電圧に応じた電圧を取り込んで、その電圧をインバータ４を介してＮＭＯＳ２のゲートに印加し、ＮＭＯＳ２のゲート電圧を入力端子ＩＮＡ  の電圧に追従して変化させる。
従って、ＰＭＯＳ１、ＮＭＯＳ２がオフしているときに、入力信号Ｖｉに負サージが重畳し、ウエル電位設定回路１０の動作により、ＮＭＯＳ２のウエル領域２ａの電位を入力端子ＩＮＡ  の電圧に追従して変化させた場合、ＮＭＯＳ２のしきい値が極めて低い場合であっても、ゲート電圧制御回路３０の動作により、ＮＭＯＳ２のゲート電圧が入力端子ＩＮＡ  の電圧に追従して変化するため、ＮＭＯＳ２がオンするのを防止することができる。
【００１９】
図２に、図１に示すものの具体的な構成を示す。
サージ電圧検出回路２０は、ＮＰＮトランジスタ２１ａとバイアス電源２１ｂと定電流源２１ｃから構成されている。この場合、バイアス電源２１ｂの電圧からＮＰＮトランジスタ２１ａのベース−エミッタ間電圧を引いたものが、上述した基準電圧Ｖｒｅｆ  に相当する。従って、入力端子ＩＮＡ  の電圧が正常の電圧レベルであるときにはＮＰＮトランジスタ２１ａはオフし、また入力端子ＩＮＡ  の電圧が負のサージ電圧レベルになると、ＮＰＮトランジスタ２１ａはオンする。
【００２０】
ウエル電位設定回路１０のアナログスイッチ１４は、ＮＭＯＳ１４ａにて構成されている。入力端子ＩＮＡ  の電圧が正常の電圧レベルでＮＰＮトランジスタ２１ａがオフしているときには、ＮＭＯＳ１４ａのゲートは定電流源２１ｃからの充電によりオンしている。このＮＭＯＳ１４ａのオン時には、図６に示す従来のものと同様に動作する。
【００２１】
また、入力端子ＩＮＡ  の電圧が負のサージ電圧レベルになり、ＮＰＮトランジスタ２１ａがオンすると、ＮＭＯＳ１４ａがオフし、ＮＭＯＳ１２とＶｓｓ間が遮断され、ＮＭＯＳ１２の寄生トランジスタが動作して、ＮＭＯＳ２のウエル領域２ａの電位を入力端子ＩＮＡ  の電圧に追従して変化させる。このことにより、ＮＭＯＳ２の寄生トランジスタの動作を防止する。
【００２２】
ゲート電圧制御回路３０のアナログスイッチ回路３１は、ＮＭＯＳ３１ａ〜３１ｄと定電流源３１ｄから構成されている。入力端子ＩＮＡ  の電圧が正常の電圧レベルでＮＰＮトランジスタ２１ａがオフしているときには、ＮＭＯＳ３１ａ、３１ｂがオン、ＮＭＯＳ３１ｃがオフしている。従って、このときには、インバータ４にＶｓｓが接続され、図６（又は図８）に示すものと同様に動作する。なお、インバータ４は、ＰＭＯＳ４ａとＮＭＯＳ４ｂから構成されている。
【００２３】
また、入力信号Ｖｉに負サージが重畳し、ＮＰＮトランジスタ２１ａがオンすると、ＮＭＯＳ３１ａ、３１ｂがオフ、ＮＭＯＳ３１ｃがオンする。このとき、ＮＰＮトランジスタ２１ａのコレクタ電圧は、入力端子ＩＮＡ  の電圧にＮＰＮトランジスタ２１ａのコレクタ−エミッタ間飽和電圧を加えた電圧になる。また、ＮＭＯＳ３１ａがオフ、ＮＭＯＳ３１ｃがオンすることによって図中のａ点とｂ点がほぼ同電圧になる。従って、インバータ４のＮＭＯＳ４ｂを介し、ＮＭＯＳ２のゲートには、入力端子ＩＮＡ  の電圧に追従した電圧が印加され、ＮＭＯＳ２のオン動作を確実に防止することができる。
【００２４】
なお、ＮＭＯＳ３１ｂ、３１ｃおよび定電流源３１ｄにて、入力端子ＩＮＡ  の電圧をＮＭＯＳ２のゲートに伝達する電圧伝達手段を構成している。
（第２実施形態）
図３に、本発明の第２実施形態におけるアナログスイッチ回路の具体的な構成を示す。サージ電圧検出回路２０において、定電流源２１ｃとＮＰＮトランジスタ２１ａの間にＰＮＰトランジスタ２１ｄが設けられている。このようにＰＮＰトランジスタ２１ｄを設けると、定電流源２１ｃの出力定電流をＰＮＰトランジスタ２１ｄの電流増幅率の逆数倍とすることができ、ＮＰＮトランジスタ２１ａのエミッタ電流を低減することができる。
【００２５】
従って、ＮＰＮトランジスタ２１ａを小電流域すなわちベース−エミッタ間の順バイアス電圧が小さい部位で動作させることができるため、その分、入力信号Ｖｉに重畳する負サージが小さくてもその負サージを確実に検出することができる。
（第３実施形態）
図４に、本発明の第３実施形態におけるアナログスイッチ回路の具体的な構成を示す。本実施形態では、第２、第３のサージ電圧検出回路４０、５０が設けられており、入力信号Ｖｉ、出力信号Ｖｏを基準電圧Ｖｒｅｆ  と比較し、入力信号Ｖｉ、出力信号Ｖｏに負サージが重畳したときに、Ｌレベルの電圧を出力する。
【００２６】
また、インバータ３の代わりにナンドゲート９が設けられている。従って、ＰＭＯＳ１、ＮＯＭＯＳ２のオン動作中でも、入力信号Ｖｉ、出力信号Ｖｏのいずれかに負サージが重畳した時にはナンドゲート９の出力がＨレベルになり、ＰＭＯＳ１、ＮＯＭＯＳ２をオフし、入出力端子間で負サージが伝達するのを防止することができる。
（その他の実施形態）
サージ電圧検出回路２０において、ＰＮＰトランジスタ２１ｂ等を用いて構成するものを示したが、ＭＯＳトランジタを用いても同様に構成することができる。
【００２７】
また、負サージの検出時にＮＭＯＳ２のゲート電圧を入力信号Ｖｉに追従させるものを示したが、ＮＭＯＳ２のゲート電圧を、ＮＭＯＳ２を確実にオフさせるような固定の電圧に低下させてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示すアナログスイッチ回路の回路図である。
【図２】図１に示すものの具体的な回路図である。
【図３】本発明の第２実施形態を示すアナログスイッチ回路の回路図である。
【図４】本発明の第３実施形態を示すアナログスイッチ回路の回路図である。
【図５】マルチプレクサの構成を示す回路図である。
【図６】従来のアナログスイッチ回路の回路図である。
【図７】図６中のＮＭＯＳ２の構成を示す模式的な縦断面図である。
【図８】本出願人が先に出願したアナログスイッチ回路の回路図である。
【符号の説明】
１…ＰＭＯＳ、２…ＮＭＯＳ、２ａ…ウエル領域、２ｂ…入力側半導体領域、
２ｃ…出力側半導体領域、１０…ウエル電位設定回路、
２０…サージ電圧検出回路、３０…ゲート電圧制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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