(57)【特許請求の範囲】
【請求項１】
複数のトランジスタを接続して構成された平衡変調器で構成され、かつ非線型演算を行う非線型演算ユニットにおいて、
前記トランジスタを、ダイオードを負帰還ループ中に接続したＭＯＳ構造の演算増幅器とＭＯＳトランジスタとを含む疑似バイポーラトランジスタで構成したことを特徴とする非線型演算ユニット。
【請求項２】
前記疑似バイポーラトランジスタは、前記ＭＯＳトランジスタとしてＮＭＯＳトランジスタを用い、前記演算増幅器の出力端子をＮＭＯＳトランジスタのゲートに接続すると共に、ＮＭＯＳトランジスタのソースを前記ダイオードのアノードと前記演算増幅器の反転入力端子に接続し、ＮＭＯＳトランジスタのドレインがコレクタ、演算増幅器の非反転入力端子がベース、ダイオードのカソードがエミッタに対応するようにした請求項１の非線型演算ユニット。
【請求項３】
前記疑似バイポーラトランジスタは、前記ＭＯＳトランジスタとしてＰＭＯＳトランジスタを用い、前記演算増幅器の出力端子をＰＭＯＳトランジスタのゲートに接続すると共に、ＰＭＯＳトランジスタのソースを前記ダイオードのカソードと前記演算増幅器の反転入力端子に接続し、ＰＭＯＳトランジスタのドレインがコレクタ、演算増幅器の非反転入力端子がベース、ダイオードのカソードがエミッタに対応するようにした請求項１の非線型演算ユニット。
【請求項４】
前記演算増幅器を差動段のみからなる増幅器で構成した請求項１〜３のいずれか１項の非線型演算ユニット。
【請求項５】
請求項１〜４のいずれか１項の非線型演算ユニットを各層に備えた神経回路網。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は非線型演算ユニット及び神経回路網に係り、特に、神経回路網理論に基づく演算を行う装置に好適で、かつ回路の簡略化及び高精度化を図った非線型演算ユニット、及びこの非線型演算ユニットを利用した神経回路網に関する。
【０００２】
【従来の技術】
従来の神経回路網理論に基づく演算を行う演算装置の非線型演算ユニットとしては、特開平６−２７４６６２号公報に記載されているように、バイポーラトランジスタを使用した平衡変調器が用いられており、この平衡変調器によりハイパボリックタンジェント関数ｔａｎｈ（ｘ）の演算を行っている。
【０００３】
しかしながら、特開昭６２−２９２０１０号公報の従来技術でも説明されているように、アナログ回路においてもバイポーラからＭＯＳへとプロセスがシフトされていく状況にあるため、ＭＯＳトランジスタがバイポーラのように対数特性を示さないにもかかわらず、ＭＯＳトランジスタでハイパボリックタンジェント関数の演算を実現することが求められている。
【０００４】
ＭＯＳトランジスタを用いて対数変換を行う演算ユニットとしては、上記の特開昭６２−２９２０１０号公報に示されるように、縦続接続したＭＯＳ差動増幅器を利用して近似的に対数特性を実現したものや、特開昭６４−２７３０４号公報に示されているように、ＭＯＳトランジスタの閾値電圧以下でのゲート電圧対ドレイン電流の対数特性を利用したものが知られている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来のＭＯＳ差動増幅器を利用した演算ユニットでは、必要とするダイナミックレンジをカバーする分の個数だけＭＯＳ差動増幅器を配列する必要がある。このため、例えば、少なくとも光や音等の６０ｄＢ以上のダイナミックレンジに対応させるためには回路規模が大きくなり、神経回路網のように演算ユニットの数が極めて多数になる用途では適用が困難である。
【０００６】
一方、ＭＯＳトランジスタの閾値電圧以下でのゲート電圧対ドレイン電流の対数特性を利用した演算ユニットでは、閾値以下の電流を使用しているため、必要な速度を得るために必要となる電流を流すのに、トランジスタのゲート幅Ｗとゲート長Ｌとの比Ｗ／Ｌを極端に大きくする必要がある。この演算ユニットもトランジスタサイズが巨大になり、多数の演算ユニットを必要とする神経回路網には適用が困難である。また、トランジスタサイズを巨大にすることは、寄生容量の増大につながり、演算速度が低下するので、性能的にも不利である。
【０００７】
なお、従来より、同種接合または異種接合に電流を流したときの対数特性を利用し、例えば、ＰＮダイオードを演算増幅器の帰還ループに接続することで対数変換を行うことは特開昭５２−６３７２６号公報等に記載されている。
【０００８】
本発明は上記問題点を解消するためになされたもので、回路の簡略化及び高精度化を図った非線型演算ユニット、及びこの非線型演算ユニットを利用した神経回路網を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、複数のトランジスタを接続して構成された平衡変調器で構成され、かつ非線型演算を行う非線型演算ユニットにおいて、前記トランジスタを、ダイオードを負帰還ループ中に接続したＭＯＳ構造の演算増幅器とＭＯＳトランジスタとを含む疑似バイポーラトランジスタで構成したことを特徴とする。
【００１０】
ＣＭＯＳプロセスにおいて、反転層を形成するウエルとソース及びドレイン形成用の高濃度層とは、熱平衡状態において逆バイアスになっており、ダイオードを形成している。すなわち、ＭＯＳプロセスではバイポーラトランジスタは構成することはできないが、ＭＯＳプロセスであってもＰＮ接合を利用したＰＮダイオードや、プロセスを工夫することでショットキー接合を構成することが可能である。
【００１１】
そこで、本発明では、ＭＯＳプロセスで形成したダイオードを負帰還ループ中に接続した演算増幅器と、ＭＯＳトランジスタとで、疑似的なバイポーラトランジスタを構成し、この疑似バイポーラトランジスタで平衡変調器を構成することで、ハイパボリックタンジュント関数の演算を行う非線型演算ユニットを構成している。
【００１２】
本発明では、ＭＯＳ構造の疑似バイポーラトランジスタを用いているため、ＭＯＳ構造でありながら非線型演算を行うことができる。
【００１３】
上記ＭＯＳトランジスタとしては、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを使用することができる。
【００１４】
ＭＯＳトランジスタとしてＮＭＯＳトランジスタを使用したときには、演算増幅器の出力端子をＮＭＯＳトランジスタのゲートに接続すると共に、ＮＭＯＳトランジスタのソースをダイオードのアノードと演算増幅器の反転入力端子に接続し、ＮＭＯＳトランジスタのドレインがコレクタ、演算増幅器の非反転入力端子がベース、ダイオードのカソードがエミッタに対応する疑似バイポーラトランジスタとする。
【００１５】
また、ＭＯＳトランジスタとしてＰＭＯＳトランジスタを使用したときには、演算増幅器の出力端子をＰＭＯＳトランジスタのゲートに接続すると共に、ＰＭＯＳトランジスタのソースをダイオードのカソードと演算増幅器の反転入力端子に接続し、ＰＭＯＳトランジスタのドレインがコレクタ、演算増幅器の非反転入力端子がベース、ダイオードのカソードがエミッタに対応する疑似バイポーラトランジスタとする。
【００１６】
上記演算増幅器は、差動段のみからなる増幅器で構成することで、非線型演算ユニットの構造を簡単にすることができる。
【００１７】
上記非線型演算ユニットは、神経回路網の各層、例えば、入力層、中間層及び出力層の演算ユニットとして用いることにより神経回路網を構成することができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。本実施の形態は、ＮＰＮ形の疑似バイポーラトランジスタ（以下、疑似ＮＰＮバイポーラトランジスタ）を複数個接続して構成された平衡変調器で非線型演算ユニットを構成したものである。
【００１９】
図１に示すように、疑似ＮＰＮバイポーラトランジスタは、後述するようにＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）及びＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）を含んで構成されたＭＯＳ演算増幅器１０、ＮＭＯＳトランジスタ１２、及びダイオード１４によって構成されている。ＭＯＳ演算増幅器１０の出力端子は、ＮＭＯＳトランジスタ１２のゲートに接続され、ＮＭＯＳトランジスタ１２のソース及びサブストレートはダイオード１４のアノードに接続されると共に、ＭＯＳ演算増幅器１０の反転入力端子に接続されている。
【００２０】
上記のように構成することによって、ＭＯＳ演算増幅器１０の出力端子からＮＭＯＳトランジスタ１２を通り、ダイオード１４の端子電圧がＭＯＳ演算増幅器１０の反転入力端子に負帰還されることになる。これによって、ｅｘｐ［ベース電位］に比例してドレイン電流が増大するので、ＭＯＳ演算増幅器１０の非反転入力端子をベースとし、ＮＭＯＳトランジスタ１２のドレインをコレクタとし、かつダイオード１４のカソードをエミッタとする疑似ＮＰＮバイポーラトランジスタが構成される。
【００２１】
上記疑似ＮＰＮバイポーラトランジスタを構成するＮＭＯＳトランジスタとダイオードの構造を図２を参照して説明する。
【００２２】
Ｐ型基板１８には、ＰＭＯＳトランジスタ形成用のＮ- を拡散させてＮウエル２０が形成されている。
【００２３】
また、Ｐ型基板１８には、Ｎ+ をそれぞれ拡散させてＮＭＯＳトランジスタのドレイン２６、ソース２８が形成されている。ドレイン２６とソース２８との間には、ゲート３０が形成されている。
【００２４】
Ｎウエル２０中にＮＭＯＳトランジスタのドレイン及びソース形成用のＮ+ を拡散させてダイオードのカソード２２が形成されている。カソード２２と所定距離離間した位置には、ＰＭＯＳトランジスタのドレイン及びソース形成用のＰ+ を拡散させてダイオードのアノード２４が形成されている。
【００２５】
また、ＮＭＯＳトランジスタのソース２８は、ダイオードのアノード２４に接続されると共に、ＭＯＳ演算増幅器（具体的な構成は図示せず）の反転入力端子に接続されている。ＭＯＳ演算増幅器の出力端子は、ＮＭＯＳトランジスタのゲートに接続されている。このように接続することにより、ＭＯＳ演算増幅器の非反転入力端子がベースに、ＮＭＯＳトランジスタのドレインがコレクタに、ダイオードのカソードがエミッタに相当する疑似ＮＰＮバイポーラトランジスタが構成される。
【００２６】
なお、ダイオードのアノード２４の拡散領域とカソード２２の拡散領域との間隔は、ＰＮ接合の逆バイアス時に必要となる耐圧に応じて決定されている。本実施の形態では、Ｐ型基板を使用しているため、カソードは大きな耐圧を必要としないので、ＰとＮとの不純物拡散層が重ならない程度に接近させることができる。
【００２７】
疑似ＮＰＮバイポーラトランジスタに使用される負帰還用のＭＯＳ演算増幅器１０は、図３に示すように、３個のＰＭＯＳトランジスタＴｒ11〜Ｔｒ13、及び２個のＮＭＯＳトランジスタＴｒ14，Ｔｒ15を接続して構成された差動段のみからなる演算増幅器で構成されている。
【００２８】
従来のＭＯＳ演算増幅器は、差動段と出力段とを備えているため、差動段と出力段とでそれぞれ２つのポールが生じ、これによって位相が１８０度回転して発振するのを防止するために、通常図４に示すすように差動段と出力段との間に位相補償コンデンサＣｃが接続されている。
【００２９】
これに対して、本実施の形態のＭＯＳ演算増幅器は、図３のように差動段のみで構成されているので、主ポールによる位相の回転は９０度までとなり、位相補償コンデンサＣｃを用いなくても負帰還ループの安定性を確保することが可能となる。
【００３０】
本実施の形態の非線型演算ユニットは、図５に示すように、上記で説明した疑似ＮＰＮバイポーラトランジスタを４個用い、疑似ＮＰＮバイポーラトランジスタＴｒ１，Ｔｒ２のエミッタ同士、疑似ＮＰＮバイポーラトランジスタＴｒ３，Ｔｒ４のエミッタ同士、疑似ＮＰＮバイポーラトランジスタＴｒ２，Ｔｒ３のベース同士、疑似ＮＰＮバイポーラトランジスタＴｒ１，Ｔｒ４のベース同士、疑似ＮＰＮバイポーラトランジスタＴｒ１，Ｔｒ３のコレクタ同士、疑似ＮＰＮバイポーラトランジスタＴｒ２，Ｔｒ４のコレクタ同士を接続して構成された平衡変調器で構成されている。この非線型演算ユニットでは、疑似ＮＰＮバイポーラトランジスタのベースに接続された端子が入力端子、コレクタに接続された端子が出力端子、エミッタし接続された端子が重みを入力する重み付け端子になる。この非線型演算ユニットでは、ハイパボリックタンジェント関数に応じた出力が得られる。
【００３１】
次に、上記の非線型演算ユニットを用いた神経回路網の一部を図６に示す。非線型演算ユニット３２Ａ〜３２Ｃの入力端子には、信号を入力するための演算回路３４Ａ〜３４Ｃが接続され、重み付け端子には重みを与える可変カレントソースに接続され、出力端子は加算器３６に接続されている。
【００３２】
一般に、差動段をＭＯＳで構成した場合、オープンループゲインが４０ｄＢ程度しか得られず、通常の演算増幅器として使用する場合は誤差が問題となるが、本実施の形態の神経回路網では、非線型演算ユニットの演算増幅器が一段の差動段のみで構成されていても、神経回路網のバックプロパゲーション法等の学習によってオープンループゲインが小さいことによる誤差が補償されるため大きな問題とはならない。
【００３３】
上記実施の形態では、ＮＭＯＳトランジスタを含む疑似ＮＰＮバイポーラトランジスタを用いた例について説明したが、本発明は図７に示す疑似ＰＮＰバイポーラトランジスタで構成することもできる。
【００３４】
この疑似ＰＮＰバイポーラトランジスタは、上記と同様に３個のＰＭＯＳトランジスタ、及び２個のＮＭＯＳトランジスタで構成されたＭＯＳ演算増幅器１０の出力端子をＰＭＯＳトランジスタ１６のゲートに接続し、ＰＭＯＳトランジスタ１６のソースをダイオード１４のカソードとＭＯＳ演算増幅器１０の反転入力端子に接続して構成されている。この疑似ＰＮＰバイポーラトランジスタでは、ＰＭＯＳトランジスタ１６のドレインがコレクタ、ＭＯＳ演算増幅器１０の非反転入力端子がベース、ダイオードのカソードがエミッタに対応する。
【００３５】
上記で説明したように、本実施の形態では、疑似ＮＰＮバイポーラトランジスタを構成する演算増幅器を差動段のみの簡単な構成としているため、大きなな面積を必要とする位相補償コンデンサが不要となり、簡単な構成で演算増幅器を構成することができる。また、閾値以上で動作させていることから、サブスレッシュホールドの対数特性を利用した場合のように比Ｗ／Ｌを大きくしなくてもよい。そして、位相補償コンデンサを用いていないため、負帰還をしていながらカットオフ周波数が非常に高くなり、神経回路網の信号処理速度を向上させることが可能となる。また、この疑似ＮＰＮバイポーラトランジスタはベース入力がハイインピーダンスのためベース電流が流れず、通常のバイポーラトランジスタ  のようなベース電流による演算誤差が生じることはない。
【００３６】
【発明の効果】
以上説明したように本発明によれば、ＭＯＳ構造の疑似バイポーラトランジスタを用いて平衡変調器を構成したので、ＭＯＳ構造でありながら非線型演算を行うことができる簡単な回路で高精度の非線型演算ユニットまたは神経回路網を提供することができる、という効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態の疑似ＮＰＮバイポーラトランジスタを示す回路図である。
【図２】本発明の実施の形態のＮＭＯＳトランジスタ及びダイオードの構造を示す断面図である。
【図３】本発明の実施の形態の差動段のみの増幅器の回路図である。
【図４】従来の演算増幅器の回路図である。
【図５】本発明の実施の形態の平衡変調器の回路図である。
【図６】本発明の実施の形態の神経回路網の一部を示すブロック図である。
【図７】本発明の実施の形態の疑似ＰＮＰバイポーラトランジスタを示す回路図である。
【符号の説明】
１０  ＭＯＳ演算増幅器
１２  ＮＭＯＳトランジスタ
１４  ダイオード
１６  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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