(57)【特許請求の範囲】
【請求項１】
異なる位置に設けられた複数のアンテナから出力される同一チャンネルの信号を各別に増幅する初段可変利得増幅器の利得を、帯域制限前の第１中間周波信号を検波した第１自動利得制御電圧によって制御し、
帯域制限後の第１中間周波信号を周波数変換した第２中間周波信号を検波した第２自動利得制御電圧によって、帯域制限後の第１中間周波信号を増幅する可変利得増幅器の利得を制御し、
第１自動利得制御電圧の（ゲイン／自動利得制御電圧）と第２自動利得制御電圧の（ゲイン／自動利得制御電圧）とを同一にするための演算手段によって（ゲイン／自動利得制御電圧）が同一とされた第１および第２自動利得制御回路の出力を加算した電圧によって復調器への入力レベルを判定し、
該判定された入力レベルに基づいて、前記初段可変利得増幅器にそれぞれ縦続接続され、かつ出力電圧が合成されて合成出力が第１中間周波信号に周波数変換されるダイバーシティ用の可変利得増幅器の利得を、各別に順次独立して制御することを特徴とする自動利得制御回路。
【請求項２】
請求項１記載の自動利得制御回路において、（ゲイン／自動利得制御電圧）が同一とされた第１および第２自動利得制御回路の出力を加算した電圧と閾値を比較して比較結果に基づいて受信可能レベルか否かを判定する入力レベル判定回路を備えたことを特徴とする自動利得制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル地上波放送受信機のフロントエンドなどに使用される自動利得制御回路に関する。
【０００２】
【従来の技術】
デジタル地上波放送受信機のフロントエンドなどに使用される従来の自動利得制御回路を含むフロントエンドは、図４に示す如く構成されている。例えば位置を異にした４本のアンテナによって受信した同一チャンネルの信号をそれぞれ高周波選択回路を介して、可変利得増幅器１、４、７、１０に各別に供給して増幅し、可変利得増幅器１、４、７、１０の増幅出力を可変利得増幅器２、５、８、１１に各別に供給して増幅し、可変利得増幅器２、５、８、１１の増幅出力をトラッキングフィルタ３、６、９、１２に各別に供給して主にイメージ周波数除去を目的として帯域制限を行い、トラッキングフィルタ３、６、９、１２によって帯域制限された出力を合成器１３に供給して合成し、合成器１３の出力をミキサ１４と局部発振器１５とからなる周波数変換器によって第１中間周波数に周波数変換し、周波数変換された第１中間周波信号を検波器１７に供給して検波し、検波出力電圧を第１自動利得制御電圧とし、該電圧に基づいて可変利得増幅器１、４、７、１０の利得を制御する自動利得制御を行っている。
【０００３】
さらに、第１中間周波数信号はバンドパスフィルタ２１に供給して、隣接チャンネル除去および周波数変換により生じた高域成分を除去するなどの帯域制限を行い、バンドパスフィルタ２１の出力を増幅器２２に供給して増幅し、増幅器２２からの増幅出力はバンドパスフィルタ２３に供給して帯域制限を行い、バンドパスフィルタ２３からの出力は可変利得増幅器２４に供給して増幅のうえ、ミキサ２５と局部発振器２６とからなる周波数変換器によって第２中間周波数に周波数変換し、周波数変換された第２中間周波信号を検波回路２７に供給して検波し、検波出力電圧を第２自動利得制御電圧とし、該電圧に基づいて可変利得増幅器２４の利得を制御する自動利得制御を行っている。
【０００４】
さらにまた、第２中間周波信号は復調器４０に導いて復調する。一方、第１自動利得制御電圧をＡ／Ｄ変換器１８に導いてデジタル信号に変換し、同様に第２自動利得制御電圧をＡ／Ｄ変換器２８に導いてデジタル信号に変換し、Ａ／Ｄ変換器１８および２８の変換出力も復調器４０に供給して、復調器４０においてＡ／Ｄ変換器１８および２８の変換出力から入力信号のレベルを判定し、該判定出力をＤ／Ａ変換器を含む制御回路４１に供給してアナログ信号に変換し、該判定出力に基づくアナログ電圧によって可変利得増幅器２、５、８、１１の利得を各別に順次、ガードインターバルの期間において独立して変更する自動利得制御を行うことによりダイバーシティ受信を行っている。
【０００５】
デジタル地上波放送受信機の場合、デジタル衛星放送受信機と異なって隣接チャンネルや隣隣接チャンネルとのＤ／Ｕ比（desired  to  undesired  power  ratio）が大きいため、Ｄ／Ｕ比が大きいときの感度抑圧や、３次歪みが問題となる。また、変調方式はＯＦＤＭのため、歪みによる影響は単なるＰＳＫ変調の時よりも大きいことから、デジタル地上波放送受信機におけるフロントエンドの自動利得制御ループを１つのループにすることは難しく、図４に示すように、第１中間周波信号の帯域制限前と帯域制限後とで別々の自動利得制御ループを構成し、初段の増幅器およびミキサによる歪みの発生を抑えている。
【０００６】
【発明が解決しようとする課題】
上記した理由により自動利得制御ループが２つ存在するため、ダイバーシティのために使用する入力信号レベル検出用の自動利得制御電圧が２つ存在することから、この２つ存在する自動利得制御電圧をそれぞれＡ／Ｄ変換器でデジタル信号に変換し、後段の復調器で入力信号レベルを判断している。
【０００７】
このように、従来ではデジタル地上波放送受信機におけるフロントエンドの自動利得制御回路では、復調器側で入力信号レベルを検出するために、２つのＡ／Ｄ変換器を必要とするとういう問題点があった。
【０００８】
本発明は、復調器側で入力信号レベルを検出するためのＡ／Ｄ変換器が１つで済む自動利得制御回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明にかかる自動利得制御回路は、異なる位置に設けられた複数のアンテナから出力される同一チャンネルの信号を各別に増幅する初段可変利得増幅器の利得を、帯域制限前の第１中間周波信号を検波した第１自動利得制御電圧によって制御し、
帯域制限後の第１中間周波信号を周波数変換した第２中間周波信号を検波した第２自動利得制御電圧によって、帯域制限後の第１中間周波信号を増幅する可変利得増幅器の利得を制御し、
第１自動利得制御電圧の（ゲイン／自動利得制御電圧）と第２自動利得制御電圧の（ゲイン／自動利得制御電圧）とを同一にするための演算手段によって（ゲイン／自動利得制御電圧）が同一とされた第１および第２自動利得制御回路の出力を加算した電圧によって復調器への入力レベルを判定し、
該判定された入力レベルに基づいて、前記初段可変利得増幅器にそれぞれ縦続接続され、かつ出力電圧が合成されて合成出力が第１中間周波信号に周波数変換されるダイバーシティ用の可変利得増幅器の利得を、各別に順次独立して制御することを特徴とする。
【００１０】
本発明にかかる自動利得制御回路によれば、初段可変利得増幅器の利得は第１自動利得制御電圧により制御され、帯域制限後の第１中間周波信号を増幅する可変利得増幅器の利得は第２自動利得制御電圧により制御され、演算手段により（ゲイン／自動利得制御電圧）が同一とされた第１自動利得制御電圧と第２自動利得制御電圧とを合成した電圧に基づいて入力レベルが判定され、判定された入力レベルに基づいてダイバーシティ用の可変利得増幅器の利得が制御される。したがって、（ゲイン／自動利得制御電圧）が同一とされた第１および第２自動利得制御回路の出力を加算した電圧によって復調器への入力レベルが判定されることになって、入力レベル判定のための信号をＡ／Ｄ変換するＡ／Ｄ変換器は１つで足りることになる。
【００１１】
本発明にかかる自動利得制御回路において、（ゲイン／自動利得制御電圧）が同一とされた第１および第２自動利得制御回路の出力を加算した電圧と閾値を比較して比較結果に基づいて受信可能レベルか否かを判定する入力レベル判定回路を備えてもよい。
【００１２】
本発明にかかる自動利得制御回路において、入力レベル判定回路を備えたときは、入力レベル判定回路の出力に基づき入力レベルを判定することができる。
【００１３】
【発明の実施の形態】
以下、本発明にかかる自動利得制御回路を実施の一形態によって説明する。
【００１４】
図１は本発明の実施の一形態にかかる自動利得制御回路を含むデジタル地上波放送受信機におけるフロントエンドの構成を示すブロック図である。
【００１５】
本発明にかかる自動利得制御回路において、図４に示した自動利得制御回路と同一の構成要素には同一の符号を付して、重複を避けるため移同一の構成要素の説明は省略する。
【００１６】
本発明の実施の一形態にかかる自動利得制御回路は、検波回路１７の検波出力電圧すなわち第１自動利得制御電圧を、乗算器２０−１と乗算器２０−１の出力電圧に乗算およびオフセット加算を行う演算器２０−２とからなる演算回路２０に供給して演算し、検波回路２８のの検波出力電圧すなわち第２自動利得制御電圧を、乗算器４２−１と乗算器４２−１の出力に乗算およびオフセット加算を行う演算器４２−２とからなる演算回路４２に供給して演算し、演算回路２０の出力電圧と演算回路４２の出力電圧とを加算回路４３にて加算し、加算回路４３の出力電圧をＡ／Ｄ変換器４４に供給してデジタル信号に変換し、Ａ／Ｄ変換器４４にて変換されたデジタル信号を復調器４０に供給し、Ａ／Ｄ変換器４４の出力に基づいて復調器４０において入力信号のレベルを判定するようにしてある。
【００１７】
乗算器２０−１は検波回路１７の出力電圧に乗算係数（１／Ｘ）を乗算し、演算器２０−２は乗算器２０−１の出力電圧に乗算係数Ｂを乗算すると共にオフセット値の加算を行い、乗算器４２−１は検波回路２７の出力電圧に乗算係数（１／Ｙ）を乗算し、演算器４２−２は乗算器４０−１の出力電圧に乗算係数Ａを乗算すると共にオフセット値の加算を行って、乗算係数（１／Ｘ）、Ｂ、（１／Ｙ）、Ａおよびオフセット値を選択して、演算回路２０の出力電圧によるゲイン／自動利得制御電圧（ｄＢ／Ｖ）と演算回路４２の出力電圧によるゲイン／自動利得制御電圧（ｄＢ／Ｖ）が同一になるように設定する。
【００１８】
乗算器２０−１、演算器２０−２、乗算器４２−１、演算器４２−２は抵抗分圧器にて構成することができ、乗算器２０−１および演算器２０−２は第１自動利得制御電圧に乗算係数（Ｂ／Ｘ）の乗算を行いかつオフセット値を加える演算器で構成とすることもでき、乗算器４２−１および演算器４２−２は第２自動利得制御電圧に乗算係数（Ａ／Ｙ）の乗算を行いかつオフセット値を加える演算器で構成とすることもできる。
【００１９】
演算回路２０の出力電圧と演算回路４２の出力電圧とは演算増幅器からなる加算回路４３にて加算し、Ａ／Ｄ変換器４４でＡ／Ｄ変換され、復調器４０に供給される。加算回路４３では出力電圧がＡ／Ｄ変換器４４の入力レンジに合うようにそのゲインが設定してある。
【００２０】
可変利得増幅器１、４、７、１０の利得を制御する検波器１７を含む自動利得制御回路の自動利得制御電圧−ゲイン特性は一般に図２（ａ）の直線ａに示すような特性であり、可変利得増幅器２４の利得を制御する検波器２７を含む自動利得制御回路の自動利得制御電圧−ゲイン特性は一般に図２（ａ）の直線ｂに示すような特性であって、ゲイン／自動利得制御電圧（ｄＢ／Ｖ）は検波器１７を含む自動利得制御回路と検波器２７を含む自動利得制御回路とでは異なっている。
【００２１】
そこで、上記したように演算回路２０および４２による演算によって、演算回路２０の出力電圧−ゲイン特性と演算回路４２の出力電圧−ゲイン特性とは等しくなり、加算回路４３の出力電圧−ゲイン特性は図２（ｂ）に示すようになって、加算回路４３の出力電圧に基づいて入力レベルが判定されて、この判定された入力レベルに基づいて可変利得増幅器２、５、８、１１の利得が独立して制御されるダイバーシティが行われる。このようにすることで、フロントエンドのトータルゲインはほぼリニアな形で表現できて、ダイバーシティ用の自動利得制御電圧を１つにすることができる。
【００２２】
上記した本発明の実施の一形態にかかる自動利得制御回路によればダイバーシティ用の自動電圧制御電圧を１つにすることができて、復調器４０においてダイバーシティのための入力レベルの計算が簡単になる。
【００２３】
なお、上記において、ゲイン／自動利得制御電圧（ｄＢ／Ｖ）を合わせるために演算回路２０と４２とを備えた場合を説明したが、何れか一方の演算回路によっても合わせることもできる。
【００２４】
次に本発明の実施の一形態において入力レベル判定回路を設けた例について説明する。
【００２５】
図３は図１に示すフロントエンドに入力レベル判定回路を設けた場合の構成を示すブロック図である。
【００２６】
図３に示すように、閾値データをＤ／Ａ変換器４５−１でアナログ電圧に変換し、アナログ電圧に変換された閾値と加算回路４３の出力電圧とを比較器４５−２で比較し、比較出力を入力レベル判定出力として送出する入力レベル判定回路４５が、図１に示すフロントエンドに設けてある。
【００２７】
したがって、閾値を受信可能な入力レベルに対応した値に設定しておくことによって、加算回路４３の出力電圧が閾値を超えているか、閾値未満であるかに基づいて現在の入力レベルが受信可能な入力レベルであるか否かを判定することができる。
【００２８】
【発明の効果】
以上説明したように本発明にかかる自動利得制御回路によれば、（ゲイン／自動利得制御電圧）が同一とされた第１および第２自動利得制御回路の出力を加算した電圧によって復調器への入力レベルが判定されることになって、入力レベル判定のための信号をＡ／Ｄ変換するＡ／Ｄ変換器は１つで足りるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかる自動利得制御回路を含むデジタル地上波放送受信機におけるフロントエンドの構成を示すブロック図である。
【図２】本発明の実施の一形態にかかる自動利得制御回路の作用の説明に供する自動利得制御特性図である。
【図３】図１に示したフロントエンドに入力レベル判定回路を付加した場合のブロック図である。
【図４】従来の自動利得制御回路を含むデジタル地上波放送受信機におけるフロントエンドの構成を示すブロック図である。
【符号の説明】
１、２、４、５、７、８、１０、１１、および２４  可変利得増幅器
１３  合成器
１４および２５  ミキサ
１５および２６  局部発振器
１７および２７  検波回路
２０および４２  演算回路
４０  復調器
４３  加算回路
４５  入力レベル判定回路
【図１】
0003713206.tif 000002
【図２】
0003713206.tif 000003
【図３】
0003713206.tif 000004
【図４】
0003713206.tif 000005