(57)【特許請求の範囲】
【請求項１】
複数の既知の周波数レートのうちから入力信号の周波数レートを識別する方法であって、前記既知の周波数レートの信号が複数の時間周期のかなりの部分の間、周期的なパルス信号であり、且つ前記時間周期のうちの周期性の既知の時間インターバル中に周波数が２倍になったりするような入力信号の周波数レートを識別する方法が：
前記入力信号を受信する過程と；
既知の周波数帯域内で可変の既知の周波数レートを有する高周波クロックパルス信号を発生する過程と；
前記分析する入力信号の１周期中に生じる前記高周波クロックパルス信号のパルス数を計数する過程と；
前記複数の既知の周波数レートの各々に対する期待窓を推定する過程と；
どの期待窓に前記分析する入力信号中のパルスが連続して予定回数生じるのかを測定することによって前記複数の既知の周波数レートのうちの１つを識別する過程と；
適当な状態マシーンを用いることにより周波数が２倍の信号をろ波して、不整合の誤った指示をなくすろ波過程と；
を具えていることを特徴とする入力信号識別方法。
【請求項２】
前記ろ波過程が：
前記適当な周波数レートを識別したものを一時的に維持する過程と；
前記分析する信号中の交番パルスが適当な期待窓内にて生ずるのかどうかをチェックする過程と；
を具えていることを特徴とする請求の範囲１に記載の入力信号識別方法。
【請求項３】
前記期待窓を推定する過程が：
前記複数の既知の周波数レートの各々に対して、前記既知の周波数レートでの信号の１周期内に発生する前記クロックパルスの数を測定する過程と；
これにより求めた各パルス数に基づいて低い計数値と高い計数値を求めて公差を設定する過程と；
前記計数過程における前記パルス数が前記低い計数値に達してから前記高い計数値に達する時点を求めて前記期待窓を形成する過程と；
を具えていることを特徴とする請求の範囲１に記載の周波数レート識別方法。
【請求項４】
複数の既知の周波数レートのうちから入力信号の周波数レートを測定するアナライザであって、前記既知の周波数レートの信号が複数の時間周期のかなりの部分の間、周期的なパルス信号であり、且つ前記時間周期のうちの周期性の既知の時間インターバル中に周波数が２倍になったりするような入力信号の周波数レート測定用アナライザが：
前記入力信号受信用の入力端子と；
既知の周波数帯域内で可変の既知の周波数レートを有する高周波クロックパルス信号発生用の手段と；
前記入力信号の或る期間中に生じる前記高周波クロックパルス信号のパルス数を計数する手段と；
前記複数の既知の周波数レートにそれぞれ対応する複数の周波数レート識別回路と；
を具えており、前記各周波数レート識別回路が：
前記複数の既知の周波数レートの各々に対する期待窓を推定する手段と；
前記入力信号が、前記期待窓内に予定回数連続的に発生するパルスを有しているかどうかを測定する状態マシーンと；
識別信号を供給する出力端子と；
周波数が２倍の信号をろ波して、不整合の誤った指示をなくすろ波手段と；
を具えていることを特徴とする周波数レート測定用アナライザ。
【請求項５】
前記各周波数レート識別回路における前記期待窓推定手段が：
ＮSTDiが前記入力信号における各パルス間に関連レートで発生すると予期される前記クロックパルスの数を表わし、且つΔが整数誤差値を表わすものとする場合に、ＮSTDi−Δの関係を求めるために前記計数手段の出力端子に結合される第１の数値デコーダと；
ＮSTDi＋Δの関係を求めるために同じく前記計数手段の出力端子に結合される第２の数値デコーダと；
前記第１の数値デコーダによってセットされると共に前記第２の数値デコーダによってリセットされる第１フリップフロップと；
を具えていることを特徴とする請求の範囲４に記載のアナライザ。
【請求項６】
ビデオシステムを複数の既知のビデオ標準方式に１つに従って複合同期信号に自動的に同期させる方法であって、該方法が：
複合同期信号を受信する過程と；
狭い周波数帯域内にて制御される既知のパルス周波数を有する高周波クロック信号を発生する過程と；
前記複合同期信号が２−レベルか、３−レベル信号であるのかどうかを特定する過程と；
前記複合同期信号が３−レベル信号である場合には前記複合同期信号を正の信号部分を含む第１信号と、負の信号部分を含む第２信号とに分け、且つ前記複合同期信号が２−レベル信号である場合には負の信号部分を含む第２信号を形成する分割過程と；
前記第１及び第２信号の１つを分析して、おおよその水平同期信号の周波数レートを求める水平同期分析過程と；
前記複合同期信号を、前記水平同期分析過程にて求められるおおよその水平同期信号の周波数レートを用いて、前記複合同期信号中に含まれる水平同期パルスと垂直同期パルスとに分離する過程と；
分離した垂直同期パルスを分析して、正確な垂直同期信号の周波数レートを求める垂直同期分析過程と；
前記高周波クロック信号を前記分離した水平同期パルスにロックさせる過程と；
前記複合同期信号が前記複数の既知のビデオ標準方式のうちのどの標準方式に従うものであるのかを識別する過程と；
を具えているビデオシステム自動同期化方法において、前記水平同期分析過程が：
前記分析信号の１周期中に生じる前記高周波クロックパルス信号のパルス数を計数する過程と；
前記複数の既知のビデオ標準方式における複数の既知の水平同期信号の周波数レートの各々に対する期待窓を推定する過程と；
どの期待窓に前記分析信号における分析パルスが予定回数生じるのかを測定することによって前記複数の既知の周波数レートのうちから或る特定の周波数レートを識別する過程と；
を具えていることを特徴とするビデオシステム自動同期化方法。
【請求項７】
前記水平周期分析過程がさらに：
垂直ブランキング期間中に生じる周波数が２倍の信号を適当な状態マシーンを用いることによりろ波して、不整合の誤った指示をなくすろ波過程も具えていることを特徴とする請求の範囲６に記載のビデオシステム自動同期化方法。
【請求項８】
前記期待窓推定過程が：
前記複数の既知の水平同期信号の周波数レートの各々に対して、１ライン期間中に生じる前記クロックパルスの個数を設定する過程と；
前記パルス数設定過程により決定した各パルス数に基づいて低い計数値と高い計数値を求めて公差を設定する過程と；
前記計数過程における前記パルス数が前記低い計数値に達してから、高い計数値に達する時点を求めて前記期待窓を形成する過程と；
を具えていることを特徴とする請求の範囲６に記載のビデオシステム自動同期化方法。
【請求項９】
前記垂直同期分析過程が：
前記分析した垂直同期信号の１周期中に生じる前記高周波クロックパルス信号のパルス数を計数する過程と；
前記複数の既知のビデオ標準方式における複数の既知の垂直同期信号の周波数レートの各々に対する期待窓を推定する過程と；
どの期待窓に前記分析した垂直同期信号のパルスが予定回数生じるのかを測定することにより前記複数の既知の垂直同期信号の周波数レートのうちから或る特定の周波数レートを識別する過程と；
を具えていることを特徴とする請求の範囲６に記載のビデオシステム自動同期化方法。
【請求項１０】
ビデオシステムを複数の既知のビデオ標準方式のうちの１つに従って複合同期信号に自動的に同期させる装置であって：
前記複合同期信号を受信する入力端子と；
クロック信号を既知の狭い帯域内にて制御される既知のパルス周波数で発生する高周波クロック信号発生器と；
前記複合同期信号が２−レベル信号であるのか、３−レベル信号であるのかどうかを特定する手段と；
前記複合同期信号が３−レベル信号である場合には前記複合同期信号を、正の信号部分を含む第１信号と、負の信号部分を含む第２信号とに分け、且つ前記複合同期信号が２−レベル信号である場合には負の信号部分を含む前記第２信号を形成する分割手段と；
前記第１信号なのか、第２信号なのかを分析して、おおよその水平同期信号の周波数レートを測定するアナライザであって、前記分割手段に結合される入力端子と、前記高周波クロック信号発生器の出力端子に結合されるクロック入力端子とを有している第１アナライザと；
前記分割手段及び前記第１アナライザに結合され、前記複合同期信号を、前記第１アナライザにて求められるおおよその水平同期信号の周波数レートを用いて、前記複合同期信号中に含まれる水平同期パルスと垂直同期パルスとに分離する手段と；
前記分離手段の出力端子と前記高周波クロック信号発生器とに結合され、前記分離した垂直同期信号を分析して、正確な垂直同期信号の周波数レートを求める第２アナライザと；
前記高周波クロック信号を前記分離した水平同期パルスにロックさせる手段と；
前記複合同期信号が前記複数の既知のビデオ標準方式のうちのどの標準方式に従うものであるのかを識別する手段と；
を具えているビデオシステム自動同期化装置において、前記第１アナライザが：
前記第１及び第２信号のうちの一方の信号を受信する入力端子と；
前記高周波クロックパルス信号を受信する入力端子と；
前記分析信号の１周期中に生じる前記高周波クロックパルス信号のパルス数を計数する手段と；
前記複数の既知の周波数レートにそれぞれ対応する複数の水平同期信号の周波数レート識別回路と；
を具えており、前記各水平同期信号の周波数レート識別回路が：
前記複数の既知の水平同期信号の周波数レートの各々に対する期待窓を形成する手段と；
分析信号が、前記期待窓内に予定回数連続的に発生するパルスを有するかどうかを測定する状態マシーンと；
識別信号を供給する出力端子と；
を具えていることを特徴とするビデオシステム自動同期化装置。
【請求項１１】
前記各水平同期信号の周波数レート識別回路における前記期待窓推定手段が：
ＮSTDiが各水平同期パルス間に、関連する周波数レートにて発生すると予想される前記クロックパルスの数を表わし、且つΔが整数誤差値を表わすものとする場合に、ＮSTDi−Δの関係を求めるために前記計数手段の出力端子に結合される第１の数値デコーダと；
ＮSTDi＋Δの関係を求めるために同じく前記計数手段の出力端子に結合される第２の数値デコーダと；
前記第１の数値デコーダによってセットされると共に前記第２の数値デコーダによってリセットされる第１フリップフロップと；
を具えていることを特徴とする請求の範囲１０に記載のビデオシステム自動同期化装置。
【発明の詳細な説明】
本発明はディジタル処理して作動させるビデオシステムのアナログフロントエンドに関するものである。ビデオ入力信号はアナログ又はディジタル形態のいずれともすることができる。このような“ディジタルシステム”は一般に許容ビデオ入力フォーマット、例えばフィールド／フレームのレートを５９．９４か、６０ＨｚのいずれかとすることができるＡＴＶフォーマット１１２５インタレース及び／又は７８７順次走査（水平ラインレート）の族を有している。各ビデオフォーマットは、入力ビデオ信号にロックされる水平及び垂直同期信号レートのパルスを担っている対応する“複合同期”信号を有している。入力ビデオ信号内に水平及び垂直同期パルスを配置する以外に、複合同期信号は種々の形態のものとすることができ、例えば複合同期信号は２−レベル信号としたり、又は２種類（又はそれ以上）の３−レベル信号のうちの１つとしたりすることができ、これは考慮しなければならない複合同期信号並びにビデオフォーマットを規定する水平及び垂直同期パルスの特性である。従って、実際の複合同期信号は１２通り（又はそれ以上）の可能な組合わせからの１つとすることができる。
ディジタルビデオシステムは一般に、多数のクロック及び入力複合同期信号にロックされ、従ってビデオ信号にロックされる他の同期信号を発生する必要がある。こうした状況では入力（フロントエンド）に多数のビデオ入力標準方式を許容し得るようにしなければならないので厄介な問題が生じ、これは一般に複合同期信号はフロントエンドの電子機器によっては自動的に識別されないからである。このことは、（水平及び垂直同期パルスが）複合同期信号内にどんなレートではめ込まれているのか（即ち、入力フォーマットがどんなものか、例えば１１２５インタレースに対応するＨ及びＶ又は例えば７８７順次走査に対応するＨ及びＶがどんなレートか）という面と、どのようなタイプの複合同期信号（例えば２−レベルか、３−レベル）が入力されているのかという面との双方にて云えることである。
従来のシステムは多数の同軸ケーブル入力（ビデオフォーマットの各同期速度に対して１つ）と、複合同期信号の種類（例えば２−レベル又は３−レベル信号）とを用いている。物理的なスイッチによってユーザは所望な入力ビデオに整合する複合同期信号入力を選択することができる。次いで、この選択した複合同期信号を処理回路へ送り、これにて水平及び垂直同期パルスをはいで分離し、且つビデオシステムにてディジタル処理するのに必要なクロック周波信号及びタミング信号を発生させる。
本発明の目的は複合同期信号中に含まれる同期信号の種類及びレートを自動的に検出する方法を提供することにある。本発明の第１の要点は、ビデオシステムを複数の既知のビデオ標準方式に１つに従って複合同期信号に自動的に同期させる方法であって、該方法が：複合同期信号を受信する過程と；狭い周波数帯域内にて制御される既知のパルス周波数を有する高周波クロック信号を発生する過程と；前記複合同期信号が２−レベルか、３−レベル信号であるのかどうかを特定する過程と；前記複合同期信号が３−レベル信号である場合には前記複合同期信号を正の信号部分を含む第１信号と、負の信号部分を含む第２信号とに分け、且つ前記複合同期信号が２−レベル信号である場合には負の信号部分を含む第２信号を形成する分割過程と；前記第１及び第２信号の１つを分析して、おおよその水平同期信号の周波数レートを求める水平同期分析過程と；前記複合同期信号を、前記水平同期分析過程にて求められるおおよその水平同期信号の周波数レートを用いて、前記複合同期信号中に含まれる水平同期パルスと垂直同期パルスとに分離する過程と；分離した垂直同期パルスを分析して、正確な垂直同期信号の周波数レートを求める垂直同期分析過程と；前記高周波クロック信号を前記分離した水平同期パルスにロックさせる過程と；前記複合同期信号が前記複数の既知のビデオ標準方式のうちのどの標準方式に従うものであるのかを識別する過程と；を具えているビデオシステム自動同期化方法において、前記水平同期分析過程が：前記分析信号の１周期中に生じる前記高周波クロックパルス信号のパルス数を計数する過程と；前記複数の既知のビデオ標準方式における複数の既知の水平同期信号の周波数レートの各々に対する期待窓を推定する過程と；どの期待窓に前記分析信号における分析パルスが予定回数生じるのかを測定することによって前記複数の既知の周波数レートのうちから或る特定の周波数レートを識別する過程と；を具えていることを特徴とするビデオシステム自動同期化方法にある。
本発明の第２の要点は、請求の範囲１０に記載したような、ビデオシステムを複合同期信号に自動的に同期させる装置を提供することにある。
本発明の第３の要点は、請求の範囲１に記載したような、複数の既知の周波数レートから入力信号の周波数レートを識別する方法を提供することにある。
本発明の第４の要点は、請求の範囲４に記載したような、入力信号の周波数レートを測定するアナライザを提供することにある。
以下添付図面を参照して本発明を実施例につき説明するに、ここに：
図１は複数の複合同期信号にビデオシステムを同期させる本発明による装置のブロック図を示し；
図２は図１の装置に対する第１同期信号分離器のブロック図を示し；
図３Ａ１〜図３Ｉ１は図２の第１同期信号分離器に対する信号の第１群の波形を示し、図３Ａ２〜図３Ｉ２は第１同期信号分離器に対する信号の第２群の波形を示し；
図４は図１の装置に対する第２同期信号分離器のブロック図を示し；
図５Ａ１〜図５Ｈ１は図４の第２同期信号分離器に対する信号の第１群の波形を示すと共に、図５Ａ２〜図５Ｈ２は第２同期信号分離器に対する信号の第２群の波形を示し；
図６は図１の装置に対する第３同期信号分離器のブロック図を示し；
図７Ａ１〜図７Ｉ１は図６の第３同期信号分離器に対する信号の第１群の波形を示すと共に図７Ａ２〜図７Ｉ２は第３同期信号分離器に対する信号の第２群の波形を示し；
図８は図１の装置に対するレベルセレクタ付き増幅器／クランプ回路のブロック図を示し；
図９は図１の装置に対する水平同期アナライザのブロック図を示し；
図１０は図１の装置に対する垂直同期アナライザのブロック図を示す。
図１は本発明によるビデオシステム同期化用装置のブロック図を示す。この装置は複合同期信号を受信するためのレベルセレクタ付き増幅器／クランプ回路１０を具えている。増幅器／クランプ回路１０は複合同期信号の正及び負の部分を２つの論理レベル信号の形態に変換する（例えば図３のＢ１、図３のＢ２、図３のＣ１、図３のＣ２、図５のＢ１、図５のＢ２、図５のＣ１及び図５のＣ２参照）。２−レベル複合同期信号（図７のＡ１〜Ｇ１、図７のＡ２〜Ｇ２参照）の場合には、“正”の信号部分がないので増幅器／クランプ回路１０はそれなりにアクティブの“２−レベル”信号を出力する。正及び負の出力はマルチプレクサ１２に供給され、このマルチプレクサは前記２−レベル信号の制御のもとで水平同期アナライザ１４に出力を供給する。この水平同期アナライザ１４は水平同期信号のレートを電子的に測定すると共に論理ブロック１６に必要な論理信号を供給する。
正及び負の信号は３つの同期信号分離器（ストリッパー）１８，２０及び２２にも供給され、これらの信号分離器は論理ブロック１６から水平同期アナライザ１４によって決定される許可信号も受信する。これらの同期信号分離器は３つの既知のタイプの複合同期信号、即ちＢＴＳ３−レベル、ゼニス（Zenith）３−レベル及び２−レベル信号に対応する。この場合、適当な同期信号分離器が適当な水平及び垂直同期パルスを出力して、これらのパルスを同期信号分離器のそれぞれの出力端子に出現させることができる。同期信号分離器１８，２０及び２２からの水平同期信号出力はマルチプレクサ２４のそれぞれの入力端子に供給され、垂直同期信号出力はマルチプレクサ２６に供給される。これらのマルチプレクサ２４及び２６は論理ブロック１６から適当なスイッチング信号を受信する。
マルチプレクサ２６からの出力は垂直同期アナライザ２８の入力端子に供給され、この垂直同期アナライザはマルチプレクサ２６からの垂直同期パルスを用いて垂直同期パルスの周期を電子的に測定して、論理ブロック１６に適当な信号を供給する。
マルチプレクサ２６は垂直同期パルスをディジタルワン−ショット回路３０にも供給し、このワン−ショット回路はその出力信号をリセット信号として可変係数ディバイダ３２に供給し、このディバイダ３２は論理ブロック１６からの係数値を受信する。可変係数ディバイダ３２からの出力は位相検波器３４の第１入力端子に供給され、この位相検波器はその出力信号をループフィルタ３６を経て処理クロック電圧制御発振器（ＶＣＯ）３８の制御入力端子に供給する。ＶＣＯ３８はディジタルワン−ショット回路３０、垂直同期アナライザ２８、論理ブロック１６及び水平同期アナライザ１４用のクロック信号を供給する。
マルチプレクサ２４からの出力は位相検波器４０の第１入力端子に供給され、この位相検波器はその出力をループフィルタ４２を経て第１及び第２の中間ＶＣＯ４４及び４６の各制御入力端子に供給する。ＶＣＯ４４及び４６からの出力はマルチプレクサ４８のそれぞれの入力端子に供給され、マルチプレクサ４８は論理ブロック１６によって制御される。マルチプレクサ４８からの出力は可変係数ディバイダ５０及び５２のクロック信号入力端子に供給され、これらのディバイダは論理ブロック１６から係数値をそれぞれ受取る。可変係数ディバイダ５０からの出力は位相検波器３４の第２入力端子に供給され、可変係数ディバイダ５２からの出力は位相検波器４０の第２入力端子に供給される。
マルチプレクサ２４及び４８と、ＶＣＯ３８からの出力は、論理ブロック１６からビデオ標準ＩＤ信号を受信して画素クロック信号を発生する画素クロック周波シンセサイザー５４の入力端子に供給される。
作動に当り、レベルセレクタ付き増幅器／クランプ回路１０は複合同期信号を受信して、この複合同期信号が２−レベル信号であるのか、３−レベル信号であるのかを決定する。複合同期信号が２−レベル信号である場合には、レベルセレクタ付き増幅器／クランプ回路１０が、マルチプレクサ１２に“負”出力を選択させる２−レベル出力端子に“高”信号を出力する。この場合、レベルセレクタ付き増幅器／クランプ回路１０は２−レベル複合同期信号の負パルスを出力する。複合同期信号が３−レベル信号である場合には、レベルセレクタ付き増幅器／クランプ回路１０が複合同期信号をその正及び負パルスに分離し、マルチプレクサ１２がそこから正パルスを選択する。
この際処理クロックＶＣＯ３８は自走しており、周波数が約２７ＭＨｚのパルス列を出力する。この近似クロック周波数と、マルチプレクサ１２からのパルスとを用いて水平同期アナライザ１４は複合同期信号中に含まれている水平同期信号の近似レートを測定する。この情報に基づいて論理回路１６は同期信号分離器１８，２０及び２２用の制御情報を出力し、これらの各信号分離器は水平及び垂直同期信号から成る複合同期信号をはいで、分離する。複合同期信号が２−レベルであるのか、３−レベル信号であるのかどうかは既にわかっており、しかも水平同期信号のおおよそのレートもわかっているから、論理ブロック１６は適当なスイッチング信号をマルチプレクサ２４及び２６に供給することにより適切な同期信号分離器１８，２０及び２２を選択する。
この際、マルチプレクサ２６からの出力は垂直同期アナライザ２８に供給され、このアナライザは処理クロックＶＣＯ３８からのクロック信号を用いて正確な垂直同期信号のレートを決定し、これを論理ブロック１６へ供給する。この情報に基づいて論理ブロック１６は正しいビデオ標準方式を特定し、この情報をビデオ標準ＩＤ出力端子へ出力すると共にディバイダ３２，５０及び５２のディバイダ係数を出力する。
論理ブロック１６はマルチプレクサ４８へのスイッチング信号によって中間ＶＣＯ４４及び４６も適当に切り換え、この場合にマルチプレクサ４８は処理クロックＶＣＯ３８用の位相ロックループを差動させ、このＶＣＯ３８を分離した水平同期パルスにロックさせる。
上述したように、３つの同期信号分離器１８，２０及び２２は３つの既知のタイプの複合同期信号に対応すべく配置する。
図２はＢＴＳ３−レベル信号用の同期信号分離器１８のブロック図を示す。正の入力信号はインバータ６０に供給され、このインバータ６０は第１ワンショット回路６２の入力端子に接続されている。第１ワンショット回路６２はインタレース走査される１１２５ラインの標準方式（Ａ１）に対応する同期信号のライン期間の３／４にて１つのパルスを出力するように設計する。第１ワンショット回路６２からの
0003694529.tif 000002
出力は第２ワンショット回路６４の入力端子に供給され、この第２ワンショット回路６４は同じくインタレース走査される１１２５ラインの標準方式に対応する同期信号のライン期間の１／４にて１つのパルスを出力するように設計する。イネーブルＡ１入力は第１及び第２ワンショット回路６２及び６４のクリヤ入力端子に供給される。
インバータ６０からの出力は第３ワンショット回路６６の入力端子にも供給され、この第３ワンショット回路６６はＳＶＧＡ６００×８００標準方式（Ａ２）に対応する同期信号のライン期間の３／４にて１つのパルスを出力するように設計する。第３ワンショット回路６６からの
0003694529.tif 000003
出力は第４ワンショット回路６８の入力端子に供給され、この第４ワンショット回路は同じくＳＶＧＡ６００×８００標準方式に対応する同期信号のライン期間の１／４にて１つのパルスを出力すべく設計する。イネーブルＡ２入力は第３及び第４ワンショット回路６６及び６８のクリヤ入力端子に供給される。
ＯＲゲート７０は２つのイネーブル信号Ａ１及びＡ２を受信し、第１ＡＮＤゲート７２は第１及び第３ワンショット回路６２及び６６からの
0003694529.tif 000004
出力を受信し、第２ＡＮＤゲート７４は第２及び第４ワンショット回路６４及び６８からの
0003694529.tif 000005
出力を受信する。ＯＲゲート７６は第２及び第４ワンショット回路６４及び６８からのＱ出力を受信して、水平（Ｈ）同期信号を発生する。
第１Ｄ−タイプフリップフロップ７８はＡＮＤゲート７４の出力端子に接続されるクロック入力端子と、同期信号分離器の負入力端子に接続されるＤ入力端子と、基準電位Ｖｃｃに接続されるクリヤ入力端子とを有している。第２Ｄ−タイプフリップフロップ８０はＡＮＤゲート７２の出力端子に接続されるクロック入力端子と、同期信号分離器の負入力端子に接続されるＤ入力端子と、基準電位Ｖｃｃに接続されるクリヤ入力端子とを有している。第２Ｄ−タイプフリップフロップ８０からのＱ出力はＡＮＤゲート８２の第１入力端子に接続され、このＡＮＤゲートの第２入力端子はＯＲゲート７０からの出力を受信する。ＡＮＤゲート８２からの出力は第１Ｄ−タイプフリップフロップ７８のセット入力端子に接続されている。
第３Ｄ−タイプフリップフロップ８４は第１Ｄ−タイプフリップフロップ７８の
0003694529.tif 000006
出力端子に接続されるクロック入力端子を有している。第３Ｄ−タイプフリップフロップ８４のＤ入力端子とセット入力端子は基準電位Ｖｃｃに接続されている。第３Ｄ−タイプフリップフロップ８４のＱ出力端子は、ＯＲゲート７６の出力端子に接続されるクロック入力端子を有している第４Ｄ−タイプフリップフロップ８６のＤ入力端子に接続されている。第４Ｄ−タイプフリップフロップ８６のセット及びクリヤ入力端子は基準電位Ｖｃｃに接続され、この第４Ｄ−タイプフリップフロップ８６の
0003694529.tif 000007
出力端子は第３Ｄ−タイプフリップフロップ８４のクリヤ入力端子に接続されている。第４Ｄ−タイプフリップフロップ８６からのＱ出力は垂直（Ｖ）同期信号を搬送する。
図３Ａ１〜図３Ｉ１はインタレース１１２５標準方式に対応する図２の同期信号分離器１８に対する第１群の波形を示す。図３のＡ１は複合同期信号を示し、図３のＢ１〜図３のＩ１は同期信号分離器１８に出現し得る様々な信号を示す。図３のＡ２〜図３のＩ２のＳＶＧＡ６００×８００標準方式に対応する図２の同期信号分離器１８に対する第２群の波形を示す。
図４はゼニス３−レベル複合同期信号用の同期信号分離器２０のブロック図を示す。
インバータ９０は正の入力信号を受信し、このインバータの出力は第１ワンショット回路９２の入力端子に接続されている。ワンショット回路９２は順次走査される７８７ラインの標準方式（Ｂ１）に対応する同期信号のライン期間の３／４にて１つのパルスを出力すべく設計する。ワンショット回路９２のＱ出力端子は第２ワンショット回路９４の入力端子に接続され、この第２ワンショット回路９４は順次走査される７８７ラインの標準方式に対応する同期信号のライン期間の１／４にて１つのパルスを出力すべく設計する。第１及び第２ワンショット回路９２及び９４のクリヤ入力端子は第１イネーブルＢ１入力端子に接続されている。
インバータ９０は順次走査のＶＧＡ４００×６００標準方式（Ｂ２）に対応する同期信号のライン期間の３／４にて１つのパルスを出力すべく設計される第３ワンショット回路９６の入力端子にも接続されている。この第３ワンショット回路９６のＱ出力端子は第４ワンショット回路９８の入力端子に接続され、この第４ワンショット回路９８も順次走査のＶＧＡ４００×６００標準方式に対応する同期信号のライン期間の１／４にて１つのパルスを出力すべく設計される。
ＮＡＮＤ／ＡＮＤゲート１００は第１及び第３ワンショット回路９２及び９６の
0003694529.tif 000008
出力端子に接続されている。ＡＮＤゲート１００はＮＡＮＤ／ＡＮＤゲート１００のＮＡＮＤ出力端子と同期信号分離器２０の負入力端子とに接続されている。第１ＮＡＮＤゲート１０４は第２及び第４ワンショット回路９４及び９８の
0003694529.tif 000009
出力端子に接続されている。第２ＮＡＮＤゲート１０６は第１ＮＡＮＤゲート１０４の出力端子と同期信号分離器２０の正入力端子とに接続されている。
第１ＪＫフリップフロップ１０８はＡＮＤゲート１０２の出力端子に接続されるクロック入力端子と、ＮＡＮＤ／ＡＮＤゲート１００のＡＮＤ出力端子に接続されるＫ入力端子と、ＮＡＮＤ／ＡＮＤゲートのＮＡＮＤ出力端子に接続されるＪ入力端子と、第２ＮＡＮＤゲート１０６の出力端子に接続されるクリヤ入力端子とを有している。第２ＪＫフリップフロップ１１０はＮＡＮＤゲート１０４の出力端子に接続されるクロック入力端子と、第１ＪＫフリップフロップ１０８のＱ出力端子に接続されるＪ及びＫ入力端子とを有している。ＯＲゲート１１２は同期信号分離器２０のイネーブル入力端子（Ｂ１，Ｂ２）と、第２ＪＫフリップフロップ１１０のクリヤ入力端子に接続される出力端子とを有している。第１及び第２の双方のＪＫフリップフロップ１０８及び１１０のセット入力端子は基準電位Ｖｃｃに接続されている。第２ＪＫフリップフロップ１１０からのＱ出力は垂直（Ｖ）同期信号を成すのに対し、ＮＡＮＤゲート１０４からの出力は水平（Ｈ）同期信号を成す。
図５Ａ１〜図５Ｈ１は順次走査の７８７ライン標準方式に対応する図２の同期信号分離器２０の第１群の波形を示す。図５Ａ１は複合同期信号を示しており、又図５Ｂ１〜図５Ｈ１は分離器２０に出現する種々の信号を示す。図５Ａ２〜図５Ｈ２は順次走査のＶＧＡ４００×６００標準方式に対応する図２の同期信号分離器２０に対する別の第２群の波形を示す。
図６は２−レベル複合同期信号用の同期信号分離器２２のブロック図を示す。ＮＴＳＣ５２５ライン標準方式（Ｃ１）に対応する同期信号のライン期間の３／４にて１つのパルスを出力すべく設計される第１ワンショット回路１２０は同期信号分離器２２の負入力端子に接続される入力端子を有している。この第１ワンショット回路１２０の
0003694529.tif 000010
出力端子は第２ワンショット回路１２２の入力端子に接続され、このワンショット回路１２２もＮＴＳＣ５２５ライン標準方式に対応する同期信号のライン期間の１／４にて１つのパルスを出力すべく設計される。第１及び第２ワンショット回路１２０及び１２２のクリヤ入力端子は同期信号分離器２２のイネーブルＣ１入力端子に接続されている。ＭＥ−ＳＥＣＡＭ６２５ライン（３０Ｈｚ）標準方式（Ｃ２）に対応する同期信号のライン期間の３／４にてパルスを出力すべく設計される第３ワンショット回路１２４も前記負入力端子に接続される入力端子を有している。第４ワンショット回路１２６もＭＥ−ＳＥＣＡＭ６２５ライン（３０Ｈｚ）標準方式に対応する同期信号のライン期間の１／４にてパルスを出力すべく設計され、これは第３ワンショット回路１２４の
0003694529.tif 000011
出力端子に接続される入力端子を有している。
第１ＮＡＮＤゲート１２８は第１及び第３ワンショット回路１２０及び１２４の
0003694529.tif 000012
出力端子に接続される入力端子を有している。ＯＲゲート１３０は同期信号分離器２２のイネーブル入力端子（Ｃ１，Ｃ２）に接続される入力端子を有している。ＮＡＮＤ／ＡＮＤゲート１３２は第２及び第４ワンショット回路１２２及び１２６の
0003694529.tif 000013
出力端子に接続される入力端子を有している。
第１Ｄ−タイプフリップフロップ１３４はＮＡＮＤ／ＡＮＤゲート１３２のＡＮＤ出力端子に接続されるクロック入力端子と、同期信号分離器２２の負入力端子に接続されるＤ入力端子と、基準電位Ｖｃｃに接続されるクリヤ入力端子とを有している。第２Ｄ−タイプフリップフロップは第１ＡＮＤゲート１２８の出力端子に接続されるクロック入力端子と、前記負入力端子に接続されるＤ入力端子と、ＯＲゲート１３０の出力端子に接続されるセット入力端子と、基準電位Ｖｃｃに接続されるクリヤ入力端子とを有している。第３Ｄ−タイプフリップフロップ１３８は第１Ｄ−タイプフリップフロップ１３４の
0003694529.tif 000014
出力端子に接続されるクロック入力端子と、基準電位Ｖｃｃに接続されるＤ及びセット入力端子とを有している。第４Ｄ−タイプフリップフロップ１４０はＮＡＮＤ／ＡＮＤゲート１３２のＮＡＮＤ出力端子に接続されるクロック入力端子と、第３−タイプフリップフロップ１３８のＱ出力端子に接続されるＤ入力端子と、基準電位Ｖｃｃに接続されるセット及びクリヤ入力端子と、第３Ｄ−タイプフリップフロップ１３８のクリヤ入力端子に接続される
0003694529.tif 000015
出力端子とを有している。
第２ＡＮＤゲート１４２はＯＲゲート１３０の出力端子及び第２Ｄ−タイプフリップフロップ１３６のＱ出力端子に接続される入力端子を有している。ＮＡＮＤ／ＡＮＤゲート１３２のＮＡＮＤ出力は水平（Ｈ）同期信号を成し、第４Ｄ−タイプフリップフロップのＱ出力は垂直（Ｖ）同期信号を成す。
図７Ａ１〜図７Ｇ１は２９．９７Ｈｚのフィールド／フレームレートに相当する図２の同期信号分離器２２に対する第１群の波形を示す。図７Ａ１〜図７Ｇ１は同期信号分離器２２に出現する種々の信号を示す。図７Ａ２〜図７Ｇ２は３０Ｈｚのフィールド／フレームレートに相当する図２の同期信号分離器２２に対する別の第２群の波形を示す。
図８は図２の装置の増幅器／クランプ兼レベルセレクタ１０のブロック図を示す。特に、複合同期信号は増幅器１５０に供給され、この増幅器は出力信号を正ピーク検出器１５２に供給する。正ピーク検出器１５２からの出力は、増幅率がＫの第１演算増幅器１５４の第１入力端子に供給される。第１演算増幅器１５４の第２入力端子は基準電位＋Ｕｏを受取る。第１演算増幅器１５４からの反転出力は正の出力信号を供給する。
増幅器１５０の出力は増幅器兼出力リミッタ１５６にも供給され、これは増幅率がＫの第２演算増幅器１５８の第１入力端子に出力信号を供給する。第２演算増幅器１５８の第２入力端子は正ピーク検出器１５２からの出力を受信する。第２演算増幅器１５８からの非反転出力は２−レベル信号を供給する。最後に、増幅器１５０からの出力は負ピーク検出器１６０にも供給され、この検出器はその出力信号を増幅率がＫの第３演算増幅器１６２の第１入力端子に供給する。第３演算増幅器１６２の第２入力端子は増幅器兼出力リミッタ１５６からの出力を受信し、この第３演算増幅器の反転出力は負の出力信号を供給する。
図９は図１の装置の水平同期アナライザ１４のブロック図を示す。この水平同期アナライザ１４では、マルチプレクサ１２からの出力端子がディジタルワンショット回路１７０に接続され、このワンショット回路は処理クロックＶＣＯ３８からのクロック信号を受信する。入力端子での信号受信時で、次のクロックパルスの開始時にディジタルワンショット回路１７０は持続時間が所定のパルスを出力する。ディジタルワンショット回路１７０からの出力は複数入力ＮＡＮＤゲートの形態の複数入力抑制器１７２の１つの入力端子に供給される。抑制器１７２からの出力はクロック信号を係数信号として受信するカウンタ１７４のリセット入力端子に供給される。水平同期アナライザ１４は複数の水平同期標準方式識別回路１７６．１〜１７６．６も具えている。これらの各水平同期標準識別回路１７６．ｉは３つの各タイプの複合同期信号に対する２つの水平同期レートのうちの１つを近似的に識別すべく構成する。
各水平同期標準識別回路１７６．ｉはカウンタ１７４の出力端子に結合される一組のデータ入力端子と、クロック入力端子に結合される第１入力端子と、ディジタルワンショット回路１７０の出力端子に結合される第２入力端子とを具えている。水平同期標準識別回路１７６．ｉはデータ入力端子の組にそれぞれ結合される入力端子を有している第１及び第２の数値デコーダ１８０及び１８２を具えている。これらの数値デコーダ１８０及び１８２では、或るビデオフォーマット（例えばＡ１）の１ライン当りの処理クロック周期を最も近い整数に丸めた数がＮA1であるとする場合に、次のパルスに対する期待窓をＮA1−ΔとＮA1＋Δとの間に設定することができ、ここにΔはロックされない中間クロックＶＣＯの最大周波オフセットに相当する整数誤差である。ＯＲゲート１８４は第２の数値デコーダ１８２の出力端子及び水平同期標準識別回路１７６．ｉの第２入力端子に結合される入力端子を有している。第１ＲＳフリップフロップ１８６は水平同期標準識別回路１７６．ｉの第１入力端子に結合されるクロック入力端子と、水平同期標準識別回路１７６．ｉの第２入力端子に結合されるＳ入力端子と、ＯＲゲート１８４の出力端子に結合されるＲ入力端子とを有している。第１及び第２ＡＮＯゲート１８８及び１９０は水平同期標準識別回路１７６．ｉの第２入力端子に結合される第１入力端子をそれぞれ有しており、第１ＡＮＤ−ゲート１８８は第１ＲＳフリップフロップ１８６のＱ出力端子に結合される第２入力端子を有し、第２ＡＮＤゲート１９０は第１ＲＳフリップフロップ１８６の
0003694529.tif 000016
出力端子に結合される第２入力端子を有している。第２ＲＳフリップフロップ１９２は第１入力端子に結合されるクロック入力端子と、第１ＡＮＤゲート１８８の出力端子に結合されるＳ入力端子と、第２ＡＮＤゲート１９０の出力端子に結合されるＲ入力端子とを有している。
第３ＡＮＤゲート１９４は第２ＲＳフリップフロップ１９２のＱ出力端子に接続される第１入力端子と、第１ＲＳフリップフロップ１８６のＱ出力端子に接続される第２入力端子と、水平同期標準識別回路１７６．ｉの第２入力端子に接続される第３入力端子とを有している。
第４ＡＮＤゲート１９６は第２ＲＳフリップフロップ１９２の
0003694529.tif 000017
出力端子に接続される第１入力端子と、第１ＲＳフリップフロップ１８６の
0003694529.tif 000018
出力端子に接続される第２入力端子と、回路１７６．ｉの第２入力端子に接続される第３入力端子とを有している。第３ＲＳフリップフロップ１９８は水平同期標準識別回路１７６．ｉの第１入力端子に接続されるクロック入力端子と、第３ＡＮＤゲート１９４の出力端子に接続されるＳ入力端子と、第４ＡＮＤゲート１９６の出力端子に接続されるＲ入力端子とを有している。
第５ＡＮＤゲート２００は第３ＲＳフリップフロップ１９８のＱ出力端子に接続される第１入力端子と、第２ＲＳフリップフロップ１９２のＱ出力端子に接続される第２入力端子と、第１ＲＳフリップフロップ１８６のＱ出力端子に接続される第３入力端子と、回路１７６．ｉの第２入力端子に接続される第４入力端子とを有している。第６ＡＮＤゲート２０２は第３ＲＳフリップフロップ１９８の
0003694529.tif 000019
出力端子に接続される第１入力端子と、第２ＲＳフリップフロップ１９２の
0003694529.tif 000020
出力端子に接続される第２入力端子と、第１ＲＳフリップフロップ１８６の
0003694529.tif 000021
出力端子に接続される第３入力端子と、水平同期標準識別回路１７６．ｉの第２入力端子に接続される第４入力端子とを有している。
第４ＲＳフリップフロップ２０４は水平同期標準識別回路１７６．ｉの第１入力端子に接続されるクロック入力端子と、第５ＡＮＤゲート２００の出力端子に接続されるＳ入力端子と、第６ＡＮＤゲート２０２の出力端子に接続されるＲ入力端子とを有している。最後に、第７ＡＮＤゲート２０６は第４ＲＳフリップフロップ２０４のＱ出力端子に接続される第１入力端子と、第３ＲＳフリップフロップ１９８のＱ出力端子に接続される第２入力端子と、第２ＲＳフリップフロップ１９２のＱ出力端子に接続される第３入力端子と、第１フリップフロップ１８６の
0003694529.tif 000022
出力端子に接続される第４入力端子とを有している。第７ＡＮＤゲート２０６の出力端子は抑制器１７２の入力端子のうちの各１つの入力端子に接続され、第４ＲＳフリップフロップ２０４のＱ出力はそれぞれの水平同期標準方式に対する識別信号を成す。
第１ＲＳフリップフロップ１８６はＮA1−Δ数値デコーダ１８０によってセットされ、且つＮA1＋Δ数値デコーダ１８２によるか、又はディジタルワンショット回路１７０からの次のパルスによってリセットされる。このようにして、第１ＲＳフリップフロップ１８６は、カウンタ１７４における係数値がＮA1−Δ＋１となる瞬時から、次の水平同期パルスまで、即ちカウンタにおける係数値がＮA1＋Δ＋１となる瞬時までの期待窓の期間の間セットされる。ディジタルワンショット回路１７０からの水平同期パルスが、第１ＲＳフリップフロップ１８６のセット時に期待窓のインターバル内に入る場合に、このパルスは第２ＲＳフリップフロップ１９２をセットする。２つの連続する水平同期パルスが期待窓の時間インターバル内に入る場合に、これは第３ＲＳフリップフロップ１９８をセットする。３つの連続するパルスが期待窓内に入る場合に、第４ＲＳフリップフロップ２０４がセットされ、このフリップフロップが対応する水平同期信号のレート識別信号を送出することになる。第２、第３及び第４ＲＳフリップフロップ１９２，１９８及び２０４が同時にセットされ、当面の水平同期信号のレートが識別される場合には、回路が水平同期周波数の２倍化によりリセットされなくなる。この場合に、識別回路１７６．ｉは期待窓以外の全ての時間中抑制器１７２にリセット禁止信号を送出する。その後、期待窓以外の時間にディジタルワンショット回路１７０からパルスが来てもカウンタ１７４はリセットされなくなる。この場合には、第２ＲＳフリップフロップ１９２がリセットされるだけである。第３ＲＳフリップフロップ１９８をリセットするには、期待窓外部の２つの連続する水平同期パルスが必要である。第４ＲＳフリップフロップ２０４をリセットして、当面の水平同期レート識別信号をターンオフさせるには期待窓外部の３つの連続するパルスが必要であり、これは単なる周波数の２倍化によっては不可能である。
水平同期アナライザ１４の実施例では、水平同期標準方式Ａ１及びＡ２識別回路１７６．１及び１７６．２において、ＮA1/A2＝５７２とすると共にΔ＝６とし、回路１７６．３及び１７６．４ではＮB1/B2＝８００とすると共にΔ＝８とし、回路１７６．５及び１７６．６ではＮC1/C2＝１７１６とすると共にΔ＝２０とする。なお、Δの値は処理クロックＶＣＯ３８がロックされない状態にある場合に、このＶＣＯ３８の不正確さを補償するために必要とされる旨を理解すべきである。しかし、ＶＣＯ３８が一旦ロックされれば、水平同期アナライザ１４は正確な水平同期レートを正確に測定することができる。
図１０は図１の装置の垂直同期アナライザ２８のブロック図を示す。特に、マルチプレクサ２６からの出力は垂直同期アナライザ２８の第１入力端子に供給され、処理クロックＶＣＯ３８からの出力は垂直同期アライグマ２８の第２入力端子に供給される。ディジタルワンショット回路２１０は垂直同期アナライザ２８の第１入力端子に結合される入力端子と、垂直同期アナライザ２８の第２入力端子に結合されるクロック入力端子とを有している。ディジタルワンショット回路２１０からの出力はインバータ２１２に供給され、このインバータの出力信号はカウンタ２１４のリセット入力端子に供給される。カウンタ２１４は第２入力端子におけるクロック信号を計数入力としても受信する。カウンタ２１４からのデータ出力ｑ0〜ｑnは２つの予期される垂直同期レート（２９．９７Ｈｚ及び３０Ｈｚ）に相当する第１及び第２垂直同期レート識別回路２１６．１及び２１６．２のデータ入力端子に供給される。各識別回路２１６．１及び２１６．２は垂直同期アナライザ２８のクロック信号を搬送する第２入力端子に結合される第１入力端子及びディジタルワンショット回路２１０の出力端子に結合される第２入力端子も具えている。数値デコーダ２１８及び２２０はデータ入力端子におけるデータ信号を受信する。ＯＲゲート２２２は識別回路２１６．ｉの第２入力端子に結合される第１入力端子と、第２デコーダ２２０の出力端子に結合される第２入力端子とを有している。第１ＲＳフリップフロップ２２４は識別回路２１６．ｉの第１入力端子に結合されるクロック入力端子と、第１数値デコーダ２１８の出力端子に結合されるＳ入力端子と、ＯＲゲート２２２の出力端子に結合されるＲ入力端子とを有している。第１ＡＮＤゲート２２６は第１ＲＳフリップフロップ２２４のＱ出力端子に結合される入力端子と、識別回路２１６．ｉの第２入力端子に結合される第２入力端子とを有している。第２ＡＮＤゲート２２８は第１ＲＳフリップフロップ２２４の
0003694529.tif 000023
出力端子に結合される第１入力端子と、識別回路２１６．ｉの第２入力端子に結合される第２入力端子とを有している。第２ＲＳフリップフロップ２３０は識別回路２１６．ｉの第１入力端子に結合されるクロック入力端子と、第１ＡＮＤゲート２２６の出力端子に結合されるＳ入力端子と、第２ＡＮＤゲート２２８の出力端子に結合されるＲ入力端子とを有している。第２ＲＳフリップフロップ２３０のＱ出力は適当な識別回路２１６．ｉの識別信号を供給する。
垂直同期アナライザ２８は、水平同期レートがほぼ識別され、且つ複合同期信号が分離される場合に作動し始める。水平同期アナライザ１４と同様な動作原理を有する垂直同期アナライザ２８は倍周波保護を必要とすることなく、完全に周期性の入力パルスで作動する。カウンタ２１４は水平同期アナライザ１４におけるカウンタ１７４よりも遙かに多いビット数を必要とし、これにより最長のフレーム周期に対するクロック周期を計数することができる。識別回路２１６．ｉの第１ＲＳフリップフロップ２２４は垂直同期信号の期待窓信号を供給し、第２ＲＳフリップフロップ２３０は、垂直同期パルスが期待窓内に入る場合にセットされる。この場合、対応する垂直同期レート識別信号が供給され、その後期待窓外部の垂直同期パルスが到来すると、第２ＲＳフリップフロップ２３０がリセットされるため、識別信号が出力されなくなる。
垂直同期アナライザ２８の実施例では、垂直同期レート識別回路２１６．１及び２１６．２が２９．９７Ｈｚ及び３０Ｈｚのフレームレートを識別し、この場合の各計数値はそれぞれＮA1＝９００，９００及びＮA2＝９００，０００であり、ここにΔはいずれの場合にもΔ＝１００である。
本発明は上述した例のみに限定されるものでなく、幾多の変更を加え得ることは当業者に明らかである。
【図１】
0003694529.tif 000024
【図２】
0003694529.tif 000025
【図３】
0003694529.tif 000026
0003694529.tif 000027
【図４】
0003694529.tif 000028
【図５】
0003694529.tif 000029
0003694529.tif 000030
【図６】
0003694529.tif 000031
【図７】
0003694529.tif 000032
0003694529.tif 000033
【図８】
0003694529.tif 000034
【図９】
0003694529.tif 000035
【図１０】
0003694529.tif 000036