(57)【特許請求の範囲】
【請求項１】
出力端子に接続され、入力パルス信号に応じて出力端子に接続された容量負荷にパルス信号を出力するパルス出力回路であって、
前記出力端子に接続され、ベースに前記入力パルス信号が供給される第１のトランジスタと、
前記出力端子と基準電位との間に接続された第２のトランジスタと、
前記第２のトランジスタのベースに所定のベース電流を供給して当該第２のトランジスタを導通状態にするバイアス手段と、
前記入力パルス信号の立ち上がり時に前記第２のトランジスタのベース電流を所定の期間減少させて当該第２のトランジスタを非導通状態とし、前記入力パルス信号の立ち下がり時に前記第２のトランジスタのベース電流を所定の期間増加させて当該第２のトランジスタを流れる電流を増加させる信号を出力するベース電流制御手段と、
前記入力パルス信号の立ち下がり時に、前記第１のトランジスタの入力容量に充電された電荷を放電するリセット回路と
を有するパルス出力回路。
【請求項２】
前記リセット回路は、前記第１のトランジスタのベースにコレクタが接続され、エミッタが接地され、ベースに前記ベース電流制御手段からの信号が入力される第３のトランジスタである
請求項１に記載のパルス出力回路。
【請求項３】
前記第１〜第３のトランジスタは、導電型がｎｐｎ型である
請求項２に記載のパルス出力回路。
【請求項４】
前記入力パルス信号の入力に応じて所定の値のベース電流を第１のトランジスタのベースに出力するエミッタフォロア回路からなるバッファ回路をさらに有する
請求項１に記載のパルス出力回路。
【請求項５】
前記ベース電流制御手段は、前記入力パルス信号のレベルを反転するインバータ回路と、
前記インバータ回路の出力信号を微分し、電流として前記第２のトランジスタのベースに出力する微分回路とを有する
請求項１に記載のパルス出力回路。
【請求項６】
前記インバータ回路の出力信号のレベルを調整するレベル調整回路を前記微分回路の前段にさらに有する
請求項５に記載のパルス出力回路。
【請求項７】
前記微分回路は、前記インバータ回路の出力信号を微分し、電流として前記第２および第３のトランジスタのベースにそれぞれ独立に出力する第１および第２の微分回路を有する
請求項５に記載のパルス出力回路。
【請求項８】
前記インバータ回路の出力信号のレベルを調整する第１および第２のレベル調整回路を前記第１および第２微分回路の前段にさらに有する
請求項７に記載のパルス出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、入力されるパルス信号を所定のレベルに変換して高容量負荷を有する回路に供給するパルス出力回路に関する。
【０００２】
【従来の技術】
例えば、コンピュータディスプレイモニタの映像増幅回路などの増幅回路では、通常、数百ＭＨｚ程度までの広い帯域の信号成分を含むパルス状の信号を扱う。
上記のような増幅回路では、当該増幅回路入力されるパルス信号を高いスルーレートでバッファリングして、高い容量負荷を有する回路を駆動させなければならない場合も存在する。例えば、コンピュータディスプレモの映像信号では、パルス信号を高いスルーレートで出力させることができないと、映像信号を忠実にコンピュータディスプレイモニタに再生することができない。
【０００３】
【発明が解決しようとする課題】
ここで、図６に示すように、パルス信号をバッファリングして後段の高い容量負荷Ｃ0 を有する回路に出力する利得制御増幅回路５０を有する回路を考える。
入力パルス信号ＳINは、利得制御回路５１に入力されて、利得を自動的に制御されて一定レベルのパルス信号として出力バッファ回路５２に出力される。
出力バッファ回路５２は、入力されたパルス信号を所定のレベルに変換して、後段の高い容量負荷Ｃ0 を有する回路にパルス信号ＳOUT を出力する。
図７および図８に、出力バッファ回路５２の具体例を示す。
図７に示す出力バッファ回路は、出力段に高い容量負荷Ｃ0 を有する回路が接続されており、ｎｐｎトランジスタＱ５１〜Ｑ５４および抵抗Ｒ５１から構成されている。
【０００４】
図７において、トランジスタＱ５１のエミッタとトランジスタＱ５２のコレクタとが接続されており、トランジスタＱ５１のコレクタが電源電圧ＶCCの供給ラインに接続されている。
トランジスタＱ５１のベースが入力端子ＴINに接続されている。
トランジスタＱ５２，Ｑ５４のベースが相互に接続され、これらに直流電圧が印加されている。
トランジスタＱ５２のエミッタがグラウンドＧＮＤラインに接続されている。
トランジスタＱ５３のコレクタが電源電圧ＶCCの供給ラインに接続されており、トランジスタＱ５３のエミッタとトランジスタＱ５４のコレクタとが接続されている。
抵抗Ｒ５１の一端がトランジスタＱ５３のベースに接続され、他端がトランジスタＱ５１のエミッタとトランジスタＱ５２のコレクタとの接続ラインに接続されている。
トランジスタＱ５３のコレクタが電源電圧ＶCCの供給ラインに接続されている。
トランジスタＱ５３のエミッタとトランジスタＱ５４のコレクタとの接続ラインが出力端子ＴOUT に接続されている。
容量負荷Ｃ0 は、一端が出力端子ＴOUT に接続され、他端がグラウンドＧＮＤラインに接続されている。
【０００５】
図７に示す回路において、トランジスタＱ５１，Ｑ５３はエミッタフォロア回路となっており、トランジスタＱ５３，Ｑ５４は他のトランジスタＱ５１、Ｑ５２と比較して十分大きな電流駆動能力を有している。トランジスタＱ５２，Ｑ５４のベースにはバイアス電圧が印加されており、トランジスタＱ５２，Ｑ５４は導通状態にある。
【０００６】
図７に示す回路において、図９に示すような波形の入力端子ＴINにパルス信号ＳINが入力されると、抵抗Ｒ５１に電流がｉ0 が流れ、トランジスタＱ５３のベースにベースバイアス電流が流れ、トランジスタＱ５３のエミッタ電流ｉ1 が増大する。
トランジスタＱ５４の電流駆動能力はトランジスタＱ５３に比較して小さいため、エミッタ電流ｉ1 の一部はトランジスタＱ５４に流れ込み、残りは容量負荷Ｃ0 に流れ込み、容量負荷Ｃ0 が充電される。
出力端子ＴOUT の出力電圧は、図９に示す（１）のように変化する。
【０００７】
パルス信号ＳINの立ち下がりでは、トランジスタＱ５１のエミッタ電流の供給が急激に減少し、容量負荷Ｃ0 へ充電されなくなる。
容量負荷Ｃ0 に充電された電荷は、トランジスタＱ５４を通じてグランドＧＮＤラインに放電される。
このとき、出力端子ＴOUT の出力電圧ＳOUT は、図９に示す（２）のように変化する。
したがって、トランジスタＱ５４のコレクタ電流量が小さく、容量負荷Ｃ0 の容量が大きいと、パルス信号ＳINの立ち下がりに対するスルーレートはますます悪化するという問題があった。
また、トランジスタＱ５４のエミッタからは常に電流が流出しているため、消費電流が比較的大きくなるという問題もあった。
【０００８】
図８は、図７に示した回路におけるトランジスタＱ５４を抵抗Ｒ５２に置き換えた回路である。
図８に示す回路の場合には、パルス信号ＳINの立ち下がりにおける容量負荷Ｃ0 からの放電に要する時間は、容量負荷Ｃ0 と抵抗Ｒ５２によって決まる時定数によって決定される。
このため、容量負荷Ｃ0 と抵抗Ｒ５２によって決まる時定数を短くすることにより、パルス信号ＳINの立ち下がりに対するスルーレートは改善される。
しかしながら、抵抗Ｒ52およびトランジスタＱ５３による消費電流が大きくなるため、回路を構成する上で望ましくない。
【０００９】
本発明は、上述の問題に鑑みてなされたものであって、出力段に容量負荷が接続されたパルス出力回路であって、入力されるパルス信号のスルーレートを改善することができ、かつ消費電流の低減されたパルス出力回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、出力端子に接続され、入力パルス信号に応じて出力端子に接続された容量負荷にパルス信号を出力するパルス出力回路であって、前記出力端子に接続され、ベースに前記入力パルス信号が供給される第１のトランジスタと、前記出力端子と基準電位との間に接続された第２のトランジスタと、前記第２のトランジスタのベースに所定のベース電流を供給して当該第２のトランジスタを導通状態にするバイアス手段と、前記入力パルス信号の立ち上がり時に前記第２のトランジスタのベース電流を所定の期間減少させて当該第２のトランジスタを非導通状態とし、前記入力パルス信号の立ち下がり時に前記第２のトランジスタのベース電流を所定の期間増加させて当該第２のトランジスタを流れる電流を増加させる信号を出力するベース電流制御手段とを有する。
【００１１】
本発明では、入力端子からパルス信号が入力されると、第１のトランジスタは導通状態となる。また、バイアス手段は第２のトランジスタを導通状態としており、第１のトランジスタから出力される電流は、容量負荷に供給されるとともに、第２のトランジスタを通過しようとする。
このとき、ベース電流制御手段は第２のトランジスタを所定の期間非導通状態とするため、第２のトランジスタには電流は流れず、すべて容量負荷に供給され、出力端子に現れる電位は急激に立ち上がることになる。
パルス信号が立ち下がると、第１のトランジスタは非導通状態となり、容量負荷への電流の供給は遮断される。このとき、第２のトランジスタは所定の期間ベース電流が増加して第２のトランジスタを流れる電流を増加させる。
容量負荷に充電された電荷は、第２のトランジスタのコレクタからエミッタを通じて急激に放電される。
また、入力パルス信号の立ち下がり時に、前記第１のトランジスタの入力容量に充電された電荷を放電するリセット回路をさらに有する。
これにより、出力端子と基準電位との間に発生する電位は急激に立ち下がり、スルーレートが向上するとともに、第１のトランジスタの導通状態から非導通状態への遷移期間中に第１のトランジスタおよび第２のトランジスタを貫通する電流量を抑制することが可能となり、消費電流量を抑制することができる。
【００１２】
好ましくは、前記リセット回路は、前記第１のトランジスタのベースにコレクタが接続され、エミッタが接地され、ベースに前記ベース電流制御手段からの信号が入力される第３のトランジスタである。
第３のトランジスタは、入力されたパルス信号の立ち下がり時に、ベース電流制御手段からの出力信号によって導通状態になり、第１のトランジスタの有する寄生容量から放出される電荷は第３のトランジスタに放出される。
これにより、入力されたパルス信号の立ち下がりによる第１のトランジスタの導通状態から非導通状態への遷移は素早く行われることになり、第１のトランジスタの導通状態から非導通状態への遷移期間中に第１のトランジスタおよび第２のトランジスタを貫通する電流量を抑制することが可能となり、消費電流量を抑制することができる。
【００１３】
前記入力パルス信号の入力に応じて所定の値のベース電流を第１のトランジスタのベースに出力するエミッタフォロア回路からなるバッファ回路をさらに有する。
バッファ回路によって、パルスの入力に応じて第１のトランジスタのベースに適切なベース電流が入力されることになる。
【００１４】
前記ベース電流制御手段は、前記入力パルス信号のレベルを反転するインバータ回路と、前記インバータ回路の出力信号を微分し、電流として前記第２のトランジスタのベースに出力する微分回路とを有する。
インバータ回路から出力された信号を微分回路によって微分すると、入力されたパルス信号の立ち上がりで負方向の突起状の電流信号が生成され、立ち下がりで正方向の突起状の電流信号が生成されることになる。
これらの信号を第１のトランジスタのベースに入力することにより、入力されたパルス信号の立ち上がり時には、第２のトランジスタのベース電流を所定の期間減少させ、立ち上がり時には第２のトランジスタのベース電流を所定の期間増加させることになる。
【００１５】
前記インバータ回路の出力信号のレベルを調整するレベル調整回路を前記微分回路の前段にさらに有する。
レベル調整回路によって、第２のトランジスタのベースに与える信号の大きさを調整することができるとともに、微分回路によって生成される電流信号のレベルを調整することができ、容量負荷への充放電の急峻の度合いを調整することができる。
【００１６】
前記微分回路は、前記インバータ回路の出力信号を微分し、電流として前記第２および第３のトランジスタのベースにそれぞれ独立に出力する第１および第２の微分回路を有する。
このような構成とすることにより、第２および第３のトランジスタに対してそれぞれ独立にベース電流を制御することが可能になる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明のパルス出力回路の一実施形態を示す構成図である。
図１に示すパルス出力回路１は、バッファ回路４、インバータ回路６、アッテネータ回路８、微分回路１０、ｎｐｎ型トランジスタＱ１，Ｑ２，Ｑ３、抵抗Ｒ１、定電圧源Ｅ1 から構成されている。
【００１８】
バッファ回路４およびインバータ回路６は入力端子ＴINに接続され、バッファ回路４の出力はトランジスタＱ１のベースに接続され、インバータ回路６の出力はアッテネータ回路８の入力に接続されている。
アッテネータ回路８の出力は微分回路５３の入力に接続され、微分回路１０の出力はトランジスタＱ２のベースおよび抵抗Ｒ１の一端に接続されている。
抵抗Ｒ１の他端は直流電源Ｅ１のプラス端子に接続され、直流電源Ｅ１のマイナス端子はグラウンドＧＮＤに接地されている。
【００１９】
トランジスタＱ２のコレクタは、バッファ回路４とトランジスタＱ１のベースを結ぶ接続ラインに接続され、トランジスタＱ２のエミッタはグラウンドＧＮＤに接地されている。
トランジスタＱ１のコレクタには電源電圧ＶCCが供給され、エミッタは出力端子ＴOUT に接続されているとともに、トランジスタＱ３のコレクタに接続されている。
トランジスタＱ３のベースは微分回路１０の出力に接続され、エミッタはグラウンドＧＮＤに接地されている。
容量負荷Ｃ0 は、一端が出力端子ＴOUT に接続され、他端がグラウンドＧＮＤに接地されている。
【００２０】
バッファ回路４は、入力端子ＴINからのパルス信号の入力に応じて、所定の値のベース電流をトランジスタＱ１のベースに出力する。
インバータ回路６は、入力端子ＴINに入力されたパルス信号を反転出力する。
アッテネータ回路８は、インバータ回路６から出力された信号を、所定のレベルに調整して微分回路１０に出力する。
微分回路１０は、入力された信号を微分し電流として出力する。
【００２１】
次に、上記構成のパルス出力回路の動作について説明する。
入力端子ＴINに所定のレベルのパルス信号ＳINが入力される前の状態では、トランジスタＱ２およびＱ３のベースには直流電源Ｅ１および抵抗Ｒ１によって、順方向のバイアス電流が供給されているため、トランジスタＱ２およびＱ３は導通状態にある。しかしながら、トランジスタＱ１は非導通状態にあるため、トランジスタＱ２およびＱ３に電流は流れず、電流は消費されない。
【００２２】
パルスの立ち上がり時
図３（ａ）に示すように、入力端子ＴINに所定のレベルのパルス信号ＳINが入力されると、インバータ回路６の出力信号Ｖｒは、図３（ｂ）に示すような形状となる。
インバータ回路６から出力された出力信号Ｖｒはアッテネータ回路８で所定のレベルに変換され、微分回路１０で微分されて電流信号ｉ0 として出力される。
電流信号ｉ0 の波形は、図３（ｃ）に示すように、パルス信号ＳINの立ち上がりで負方向の突起状の信号となり、パルス信号ＳINの立ち下がりで正方向の突起状の信号となる。
【００２３】
トランジスタＱ１には、パルス信号ＳINの立ち上がり時に、バッファ回路４からのベース電流信号が入力され導通状態となる。
これによって、トランジスタＱ１のエミッタからは、図３（ｄ）に示すような電流が出力される。
【００２４】
パルス信号ＳINの立ち上がり時には、トランジスタＱ１のエミッタから電流は容量負荷Ｃ0 およびトランジスタＱ３にそれぞれ分岐して流れようとする。
また、トランジスタＱ３には、図３（ｃ）に示した負方向の突起状のバイアス電流が微分回路１０から供給される。
したがって、直流電源Ｅ１および抵抗Ｒ１によって供給されている順方向のバイアス電流が負方向の突起状のバイアス電流によって打ち消され、トランジスタＱ３は非導通状態となる。
この結果、トランジスタＱ３のコレクタには、図３（ｅ）に示すように、わずかな電流しか流れない。
トランジスタＱ３のコレクタに流れるわずかな電流は、トランジスタＱ３が導通状態から非導通状態に遷移する間に、トランジスタＱ３の有する寄生容量に起因して流れる電流である。
【００２５】
パルス信号ＳINの立ち上がり時には、トランジスタＱ２のベースにも図３（ｃ）に示した負方向の突起状のバイアス電流が微分回路１０から供給されるため、トランジスタＱ２も導通状態となる。
【００２６】
トランジスタＱ１のエミッタから出力される電流ｉ0 から容量負荷Ｃ0 側に分岐した電流ｉ3 は、図３（ｆ）に示すような形状となり、トランジスタＱ１のエミッタから出力される電流ｉ0 の大部分が容量負荷Ｃ0 に供給されることになる。
容量負荷Ｃ0 が充電されると、出力端子ＴOUT に現れる電圧は、図３（ｇ）に示す波形となる。
【００２７】
立ち下がり時
パルス信号ＳINの立ち下がると、トランジスタＱ１は非導通状態となる。
このため、容量負荷Ｃ0 に充電された電荷は、トランジスタＱ３を通じてグラウンドＧＮＤに放電されることになる。
このとき、図３（ｃ）に示したように、微分回路１０から出力される電流信号ｉ0 は、正方向の突起状の電流信号となる。
したがって、トランジスタＱ３のベースには直流電源Ｅ１および抵抗Ｒ１によって順方向のバイアス電流が供給されているのに加えて、正方向の突起状の電流が供給されるため、図３（ｅ）に示すように、トランジスタＱ３のコレクタを流れる電流は増大する。
この結果、容量負荷Ｃ0 に充電された電荷が速やかに放電されることになり、図３（ｇ）に示すように、出力端子ＴOUT に現れる電圧の立ち下がり波形は非常に急峻となる。
【００２８】
また、パルス信号ＳINの立ち下がり時には、トランジスタＱ１およびバッファ回路４は寄生容量を有しているため、この寄生容量に充電された電荷が放出されて、貫通電流がトランジスタＱ１およびＱ３に流れようとする。
貫通電流は、例えば、トランジスタＱ１のコレクタ側の寄生容量に蓄積された電荷がベース側に内部帰還することによって流れたり、バッファ回路４の有する寄生容量に蓄積された電荷がトランジスタＱ１のベースに流れ込むことによって発生する。
しかしながら、トランジスタＱ２は正方向の突起状の電流によってバイアスされて導通状態になるため、トランジスタＱ１およびバッファ回路４の寄生容量からの電荷はトランジスタＱ２によってグラウンドＧＮＤの放電され、トランジスタＱ１およびＱ３に貫通電流が流れることが防止される。
【００２９】
以上のように、本実施形態によれば、パルス信号ＳINの立ち上がり時に、微分回路１０から強制的にトランジスタＱ３のベースに負のバイアス電流を供給することにより、トランジスタＱ３を導通状態から非導通状態に速やかに遷移させることから、容量負荷Ｃ0 への充電速度が速くなる。
また、容量負荷Ｃ0 への充電中にトランジスタＱ３に直流電流が流れないため、パルス信号ＳINの立ち上がり時の消費電流を低減することができる。
【００３０】
さらに、パルス信号ＳINの立ち下がり時に、トランジスタＱ３のベースにバイアス電流を加えて、トランジスタＱ３の駆動電流量を増加させることにより、容量負荷Ｃ0 に充電された電荷をトランジスタＱ３を通じて速やかに放出することが可能になる。
この結果、出力端子に現れる電圧の立ち下がり波形は急峻となり、パルス信号ＳINのスルーレートを向上させることができる。
【００３１】
また、本実施形態によれば、トランジスタＱ２を設けたことにより、パルス信号ＳINの立ち下がり時に、トランジスタＱ１やバッファ回路４の有する寄生容量から放出される電流によって、トランジスタＱ１およびＱ３に貫通電流が流れるのを防ぐことができ、パルス信号ＳINの立ち下がり時のスルーレートの悪化を抑制することができ、電流の消費を抑制することができる。
【００３２】
また、本実施形態によれば、アッテネータ回路８によって微分回路１０から出力される電流信号のレベルを調整することができることから、容量負荷Ｃ0 に充放電の急峻の度合いを調整可能であるとともに、アッテネータ回路８および微分回路１０によってトランジスタＱ２およびＱ３のベース電流を任意にかつ容易に制御することができる。
【００３３】
図２は、図１に示した構成のパルス出力回路の具体的な回路例を示す説明図である。一点鎖線の左側部分の回路がバッファ回路４、インバータ回路６、アッテネータ回路８、微分回路１０および直流電源Ｅ１を実現している。
図２において、入力端子ＴINにｎｐｎ型のトランジスタＱ６が接続されており、ｎｐｎ型のトランジスタＱ６，Ｑ７，Ｑ８のベースが相互接続されているとともに、抵抗Ｒ１の一端が接続されており、トランジスタＱ６，Ｑ７，Ｑ８のベースには直流電圧が印加されている。
トランジスタＱ１は、コレクタが抵抗Ｒ５を介して電源電圧Ｖccに接続されており、エミッタが抵抗Ｒ４を介してグラウンドＧＮＤラインに接地されている。
トランジスタＱ４はベースがトランジスタＱ１のコレクタと抵抗Ｒ５との接続ラインに接続されており、コレクタが電源電圧Ｖccに接続されており、エミッタがトランジスタＱ７のコレクタと接続されている。
トランジスタＱ７は、コレクタがトランジスタＱ４のエミッタと接続されており、エミッタがグラウンドＧＮＤラインに接地されている。
コンデンサＣ1 は、一端がトランジスタＱ４のエミッタとトランジスタＱ７のコレクタとの接続ラインに接続され、他端が抵抗Ｒ３の一端に接続されている。
抵抗Ｒ３の他端は、抵抗Ｒ１とトランジスタＱ２のベースとの接続ラインに接続されている。
【００３４】
トランジスタＱ５は、コレクタが電源電圧Ｖccに接続され、エミッタがトランジスタＱ８のコレクタに接続されている。
トランジスタＱ８のエミッタはグラウンドＧＮＤラインに接地されている。
抵抗Ｒ２は、一端がトランジスタＱ５のエミッタとトランジスタＱ８のコレクタとの接続ラインに接続され、他端がトランジスタＱ１のベースに接続されている。
【００３５】
上記構成の回路において、トランジスタＱ５はエミッタフォロア回路を構成しており、このトランジスタＱ５および抵抗Ｒ２によってバッファ回路４が実現されている。
入力端子ＴINにパルス信号ＳINが入力されると、トランジスタＱ５、Ｑ８は導通状態となり、抵抗Ｒ２には電流が流れ、ベース電流としてトランジスタＱ１にベースに供給される。
【００３６】
トランジスタＱ４は、パルス信号ＳINが立ち下がった状態のときは、抵抗Ｒ５を通じてベースに電流が供給されるため導通状態となり、パルス信号ＳINが立ち上がり状態のときは、トランジスタＱ６が導通状態となるため、ベース電流が供給されなくなり非導通状態となる。
したがって、パルス信号ＳINが立ち下がった状態のときは、コンデンサＣ1 は充電されて接続点Ａ側の電位は上がるが、電源電圧Ｖccにまでは上がらない。
この状態からパルス信号ＳINが立ち上がると、コンデンンサＣ1 の電荷はトランジスタＱ７を通じてグラウンドＧＮＤラインに流れる。コンデンサＣ1 が放電すると、接続点Ａ側の電位は下がるが、グラウンドレベルまでは下がらない。
すなわち、接続点Ａ側の電位はパルス信号ＳINを反転しかつレベルを変換したものとなり、これによってインバータ回路６が実現されている。
【００３７】
トランジスタＱ２のベースを流れる電流波形は、抵抗Ｒ１とコンデンサＣ1 とによって、接続点Ａの電圧波形を微分した波形となる。すなわち、図３（ｃ）に示した突起状の波形となる。これにより、微分回路１０が実現されている。
このとき、トランジスタＱ２のベースに供給される電流のレベルは、抵抗Ｒ３と抵抗Ｒ１との抵抗値の比によって決定される。すなわち、抵抗Ｒ３と抵抗Ｒ１との抵抗値の比を調整することによって、図３（ｃ）に示した突起状の電流波形のレベルを調整することができる。
これにより、アッテネータ回路８が実現されている。
【００３８】
また、パルス信号ＳINが立ち下がった状態のときは、トランジスタＱ４が導通状態にありコンデンサＣ1 充電されていることから、トランジスタＱ２およびＱ３のベースにはバイアス電流が供給された状態となっており、トランジスタＱ２およびＱ３は導通状態にある。これにより、直流電源Ｅ1 が実現されている。
【００３９】
以上のように、図２に示すパルス出力回路では、回路に使用するトランジスタに全てｎｐｎ型のトランジスタを用いることができる。
通常ｎｐｎ型およびｐｎｐ型のトランジスタを両方使用したいわゆるプッシュプルタイプ回路では、高周波特性の性能が高く性能が均一なｎｐｎ型とｐｎｐ型を必要とする。このようなＩＣの製造が難しく、コストもかかる。
ｎｐｎ型のみのトランジスタを有するＩＣは、比較的安価であり、トランジスタ間の性能のバラツキも少ない。
したがって、本発明のパルス出力回路は比較的安価に製造でき、かつ回路の性能のバラツキを容易に抑制することができる。
【００４０】
本実施形態に係るパルス出力回路１は、たとえば図５に示すように、ＣＲＴ（Cathode Ray Tube) を駆動するシステムに適用される。
図５に示すＣＲＴ駆動システムは、ＲＧＢ端子４１から例えば非常に広い帯域を有するパルス状の映像信号が入力され、プリアンプにおいて、例えば０．７Ｖ程度のレベルの信号を４〜５ボルト程度のレベルに変換してパワーアンプ４４に出力する。
パワーアンプは、高い容量負荷を有しており、プリアンプ４２から出力された信号をたとえば数十ボルトのレベルに増幅してＣＲＴ４５に出力する。
本実施形態に係るパルス出力回路１は、プリアンプ４２の出力段に設けられた出力バッファ４３として適用される。
パワーアンプ４４の有する容量負荷が図１および図２の容量負荷Ｃ0 に相当する。
映像信号は、数百ＭＨｚ程度までの周波数を含んでおり、本実施形態のパルス出力回路１を適用することにより、このような高い周波数のパルス信号の立ち下がり性能を向上させることができ、かつ消費電流を抑制することができる。
この結果、映像信号が歪むことなく、ＣＲＴに忠実な映像を映し出すことが可能となる。
【００４１】
第２実施形態
図４は、本発明のパルス出力回路の第２実施形態を示す回路構成図である。
図１に示したパルス出力回路１では、トランジスタＱ２およびトランジスタＱ２のベース電流は、アッテネータ回路８および微分回路１０によって制御されていた。
しかしながら、図４に示すパルス出力回路１０１は、トランジスタＱ２およびトランジスタＱ３のベース電流をそれぞれ独立に制御するために、第１および第２のアッテネータ回路１８，２８および微分回路２０，３０を設けた点で異なる。
【００４２】
トランジスタＱ３は容量負荷Ｃ0 に充電された電荷を放出するために設けられており、また、トランジスタＱ２はトランジスタＱ１の寄生容量およびバッファ回路４の寄生容量に充電された電荷を放出するために設けられている。
通常、容量負荷Ｃ0 とトランジスタＱ１およびバッファ回路４の寄生容量とは大きさが異なる。
このため、トランジスタＱ２およびトランジスタＱ３のベース電流を同じものとしたのでは、容量負荷Ｃ0 とトランジスタＱ１およびバッファ回路４の寄生容量とに充電された電荷を同時に適切に放出することができない場合も考えられる。
【００４３】
本実施形態では、第１および第２のアッテネータ回路１８，２８および微分回路２０，３０を設けることにより、トランジスタＱ２およびトランジスタＱ３のベース電流をそれぞれ独立に制御することができ、容量負荷Ｃ0 とトランジスタＱ１およびバッファ回路４の寄生容量とに充電された電荷を同時に適切に放出することが可能となる。
【００４４】
【発明の効果】
本発明によれば、入力されるパルス信号のスルーレートを改善することができる。
また、本発明によれば、パルス信号の立ち上がりおよび立ち下がりにおける消費電流を低減することができる。
さらに、本発明によれば、回路に使用するトランジスタの導電型をすべてｎｐｎ型とすることができ、回路性能を均一にでき、かつ安価に製造できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るパルス出力回路を示す構成図である。
【図２】図１の回路構成を実現する回路の具体例を示す回路図である。
【図３】図１に示す回路の各部の出力状態を示すタイミングチャートである。
【図４】本発明の第２実施形態を示す構成図である。
【図５】ＣＲＴ駆動システムの構成を示す構成図である。
【図６】パルス信号をバッファリングして後段の高い容量負荷を有する回路に出力する回路の一例を示す説明図である。
【図７】従来のパルス出力回路の一例を示す回路図である。
【図８】従来のパルス出力回路の他の例を示す回路図である。
【図９】入力パルスと出力パルスの関係を示す説明図である。
【符号の説明】
４…バッファ回路，６…インバータ回路，８…アッテネータ回路，１０…微分回路，Ｑ１〜Ｑ８…ｎｐｎ型トランジスタ，Ｃ0 …容量負荷。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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