(57)【特許請求の範囲】
【請求項１】
半導体電気特性を与える特定のキャリア濃度によってそれぞれが特徴付けられた、１ないし複数の半導体部分を含む被検査サンプルを保持する手段と、
接触によって前記サンプルの離間した部分を連続的に検査し、ディプレーションの影響を内に生ずるアクティブチップであって、前記半導体被検査サンプルの最も高いキャリア濃度と同程度かそれよりも低い特定のキャリア濃度を示すようにドーピングされた半導体材料からなり、前記キャリア濃度は、当該アクティブチップが半導体電気特性を維持し得る値に設定されている、半導体電気特性を有するアクティブチップと、
前記アクティブチップと前記保持手段との間に特定の極性の可変のバイアス電圧を印加する手段であって、各検査部分での前記サンプルに印加される前記可変のバイアス電圧を変化させ、前記アクティブチップと前記検査サンプル部分の間の接触から前記アクティブチップ内にキャリアのディプレーションを引き起こすための手段と、
前記サンプルの連続的部分上に前記アクティブチップを配置する手段と、
前記各検査部分に印加される電圧が変化されたときの、各検査部分でのキャパシタンスの変化を測定する手段と、
からなり、
前記被検査サンプルは、ｎドープ領域とｐドープ領域を含む半導体デバイス構造であり、
前記領域は、それぞれ異なったドーピング濃度を有し、
前記アクティブチップは、
（ａ）前記ｎドープ領域とｐドープ領域のうちのより濃い濃度でドープしたのと同一のタイプのドーパントでドーピングされ、
（ｂ）前記より濃くドーピングした領域のドーピング濃度以下もしくはそれと同程度のドーピング濃度を有する
ことを特徴とする画像処理システム。
【請求項２】
前記被検査サンプルは、ｎ−ｐ−ｎＭＯＳデバイスであり
前記アクティブチップは、ｎ型でドーピングされ、正電圧でバイアスされている
ことを特徴とする請求項１記載のシステム。
【請求項３】
前記ｎ型ドーピング領域のｎ型ドーパントの濃度は、前記ｐ型ドーピング領域のドーパント濃度よりも大きく、
前記アクティブチップのｎ型ドーパントの濃度は、前記ｎ型ドーパント領域のドーパント濃度と同程度もしくはそれ以下である
ことを特徴とする請求項２記載のシステム。
【請求項４】
前記被検査サンプルは、ｐ−ｎ−ｐＭＯＳデバイスであり
前記アクティブチップは、ｐ型でドーピングされ、負電圧でバイアスされている
ことを特徴とする請求項１記載のシステム。
【請求項５】
前記ｐ型ドーピング領域のｐ型ドーパントの濃度は、前記ｎ型ドーピング領域のドーパント濃度よりも大きく、
前記アクティブチップのドーパントの濃度は、前記ｐ型ドーパント領域のドーパント濃度以下である
ことを特徴とする請求項４記載のシステム。
【請求項６】
サンプル内の領域のキャリアプロファイルの画像を形成する装置において、
前記サンプルの領域を連続的に検査し、ディプレーションの影響を内に生ずるアクティブチップであって、前記サンプル内のいずれの領域におけるキャリアの最高濃度以下もしくはそれと同程度のキャリア濃度を有するアクティブチップと、
前記サンプルに対し、前記アクティブチップにバイアス電圧をかける手段と、
前記バイアス電圧をかける手段により与えられた電圧を変えながら、前記アクティブチップ内にキャリアのディプレーションを起こさせ、前記アクティブチップで前記サンプルのそれぞれの領域を連続的に検査する手段と、
前記アクティブチップと前記サンプルとの間のキャパシタンスの変動をバイアス電圧を変えながら測定する手段とを有し、
前記被検査サンプルは、ｎドープ領域とｐドープ領域を含む半導体デバイス構造であり、
前記領域は、それぞれ異なったドーピング濃度を有し、
前記アクティブチップは、
（ａ）前記ｎドープ領域とｐドープ領域のうちのより濃い濃度でドープしたのと同一のタイプのドーパントでドーピングされ、
（ｂ）前記より濃くドーピングした領域のドーピング濃度以下もしくはそれと同程度のドーピング濃度を有する
ことを特徴とするサンプル内の領域のキャリアプロファイルの画像を得る装置。
【請求項７】
前記アクティブチップの材料のディプレーション長さの特性は、前記アクティブチップの直径以下もしくはそれに等しい
ことを特徴とする請求項６記載の装置。
【請求項８】
前記アクティブチップは、ｎ型半導体材料を有し正電圧でバイアス電圧がかけられている
ことを特徴とする請求項７記載の装置。
【請求項９】
前記サンプルは、ｎ−ｐ−ｎＭＯＳデバイスを含む
ことを特徴とする請求項８記載の装置。
【請求項１０】
前記アクティブチップは、ｐ型半導体材料を有し負電圧でバイアス電圧がかけられている
ことを特徴とする請求項７記載の装置。
【請求項１１】
前記サンプルは、ｐ−ｎ−ｐＭＯＳデバイスを含む
ことを特徴とする請求項１０記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、構造を解析する技術に関し、特に半導体デバイスの領域のキャリアプロファイルを画像化するシステムに関する。
【０００２】
【従来の技術】
"Junction Delineation of 0.15μm MOS Devices Using Scanning CapＡＣitance Microscopy" by R.N. Kleiman, M.L. O'Malley, F.H. Bauman, J.P. Garno and G.L. Timp, IEDM Technical Digest, pages 691-694, 1997 の文献においては、走査型キャパシタンス顕微鏡解析構造（scanning capacitance microscopy＝ＳＣＭ）が、例えばＭＯＳトランジスタデバイスのような半導体プロファイルのドーピングプロファイルを断面にしてその特徴を見る技術として記載されている。このような特徴を解析することは、素子を開発するためにおよび素子を形成するのに用いられるプロセスシーケンスを最適化するための重要な情報を提供している。
【０００３】
従来のＳＣＭ画像化システムでは、サンプルの表面上を個々の位置に連続的にプローブチップを配置して計測している。各位置において、チップとサンプルとの間に加えられるバイアス電圧が変動する際に発生するキャパシタンスの変動を測定している。この量（ｄＣ／ｄＶ）をプローブの位置の関数として測定することによりサンプル内のドーピングプロファイルを得ることが可能となっている。
【０００４】
これまでは半導体サンプルのＳＣＭ画像の形成は、硅化コバルトをコーティングしたチップのような小径の金属コーティングのプローブチップを用いて行われていた。実際にこのような金属コーティングしたチップは、３０〜５０ｎｍの直径を有するものが用いられていた。このような小径のチップを用いることによりＭＯＳデバイス内の約１５０ｎｍのゲート幅のチャネルを解析することが可能である。
【０００５】
しかし金属コーティングしたチップは、チップとサンプルとの間に加えられるバイアス電圧の値に大きく依存するような結果しかＳＣＭ画像においては得られなかった。特に、金属コーティングしたチップとサンプルとの間の相互作用に起因して、具体的に説明すると、サンプル内のｐ−ｎ接合部近傍のディプレーション領域内では、接合部の位置は印加されたバイアス電圧の変動と共に移動してしまう。このような結果は、走査ステップの間に得られたドーピング情報の解釈がかなり紛らわしくなる。さらにまた、金属コーティングしたチップで得られた解像度とコントラストは、極小デバイスを解析するのには不十分である。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、半導体デバイスのＳＣＭ型の画像を得る技術を改善することである。特にＳＣＭ画像の解像度とコントラストを改善すること、さらにはまたサンプルのデバイス内のｐ−ｎ接合部の位置を正確に測定することである。さらに本発明は、ＳＣＭ型の画像処理装置を半導体デバイスのキャリアプロファイルを特徴づける重要なツールとして位置づけるものである。
【０００７】
【課題を解決するための手段】
本発明によれば、ディプレーション(depletion:空乏)の影響を表すことのできる材料で形成したプローブチップをＳＣＭ型の画像処理装置のアクティブなダイナミックな要素として用いている。チップ内のキャリア密度は、被検査サンプルの部分のいずれの場所におけるキャリアの最高密度以下となるように、あるいは同じオーダーとなるように選択される。
【０００８】
本発明の一実施例によれば、ドープした半導体材料から形成した極小のプローブチップを半導体デバイスのＳＣＭ画像処理装置のアクティブなダイナミック要素として用いている。半導体デバイスに対しプローブチップのドーピング量とバイアス電圧を制御することにより、半導体デバイスの正確で高解像度かつ高コントラストのキャリアプロファイルが得られる。本発明によれば、デバイス構造の半導体領域と非半導体領域（絶縁性と金属製領域の両方）の画像を得ることができる。このような本発明の特徴は、ドープしたプローブチップ内でキャリアディプレーションの影響が発生するのを制御しながら行うことにより得られるものである。
【０００９】
本発明の一実施例においては、プローブチップとデバイスとの間に印加されるバイアス電圧を変化させながら正にバイアスしたｎ型ドープのシリコン製プローブチップをｎ−ｐ−ｎＭＯＳデバイスの断面方向を段階的に走査する。この走査ステップの間ｄＣ／ｄＶの値を測定する。この測定は、デバイスの断面方向のキャリアプロファイルを表す。
【００１０】
本発明の他の実施例においては、デバイスのキャリアプロファイルを得るために、負にバイアスしたｐ型ドープのシリコン製プローブチップのｐ−ｎ−ｐＭＯＳデバイスの断面方向を同様に段階的に走査する。
【００１１】
【発明の実施の形態】
従来のＳＣＭ画像処理システムを図１に示す。同図に示すように、検査すべきサンプル１０をチャック１２の上に搭載しており、このチャック１２は標準のＸ−Ｙステージ１４により支持されている。さらにまた、導電性のホルダー１８により機械的にサポートされたプローブ１６は、サンプル１０の上部表面と接触している。制御システム２０からＸ−Ｙステージ１４に加えられた電気信号に応答し、Ｘ−Ｙステージ１４は連続的に予め規定された位置に移動する。かくしてサンプル１０の特定の小領域の部分がプローブ１６の下で連続的に移動して画像処理される。
【００１２】
各特定されたＸ−Ｙ位置において、直流（ＤＣ）電圧に重ねて加えられた交流（ＡＣ）信号を含む可変バイアス電圧が図１のサンプル１０に加えられる。この可変バイアス電圧は、制御システム２０により制御されながら電気リード２２，２４、Ｘ−Ｙステージ１４、チャック１２、ホルダー１８、プローブ１６を介してサンプル１０に加えられる。
【００１３】
各特定のＸ−Ｙ位置において、可変バイアス電圧が図１のサンプル１０に加えられ、その結果バイアス電圧の変動に起因するサンプルのキャパシタンスの変動をシステムが測定する。この測定値（ｄＣ／ｄＶ）をプローブの位置の関数としてプロットすることによりサンプルに関する重要な情報が得られる。かくして例えば図１に示したＳＣＭ装置を用いて半導体デバイスのｎ領域とｐ領域のドーピングの二次元方向のプロファイルが得られる。
【００１４】
図１に示した従来のＳＣＭ装置においては、プローブ１６は金属コーティングしたチップ（先端部）を有する。従来のプローブは、例えば硅化コバルトでコーティングしたチップを有する。高い解像度を得るためには、金属でコーティングしたチップの直径はできる限り小さいのが好ましい。実際３０〜５０ｎｍの直径を有する金属コーティングしたチップが使用されている。このような金属コーティングしたチップは、１５０ｎｍのゲート幅を有するデバイスから得られたチャネルのようなＭＯＳデバイスの特徴を解析することができる。このゲート長さ（１５０ｎｍ）は、近年開発されたＭＯＳデバイスのゲート幅を大幅に超えている。
【００１５】
したがって、現在市販されている金属コーティングのチップでは、小型のデバイスの特徴を画像化するには十分な解像度が得られない。さらにまた、金属コーティングされたプローブチップを用いる図１に示した従来装置で形成されたＳＣＭ画像は、印加されたバイアス電圧の値に大きく依存することが分かっている。実際にサンプルのドーピング情報を解析することは、簡単なことではない。サンプル内のｐ−ｎ接合の位置は、印加されたバイアス電圧の変動と共に移動することが分かっているからである。この影響は、サンプルと金属コーティングされたプローブチップとの相互作用に起因し、特に接合部近傍のディプレーション領域内でそれが現れる。
【００１６】
本発明の一実施例によれば、図１に示したＳＣＭ装置のプローブチップは、ドープした半導体材料製である。図２のプローブ２６は、その先端部に極小接触チップ２７を形成したドープしたシリコンの標準の部品から従来技術により形成されたものである。さらに具体的に説明すると、このようにして形成された本発明のプローブ２６は、検査すべきサンプルの表面と接触する極小チップ２７を有する。
【００１７】
具体的実施例としては、プローブ２６の極小接触チップ２７はＸ−Ｙ面で１０ｎｍ×１０ｎｍの四角形の断面を有する。また極小チップ２７のＺ方向の高さは、１００ｎｍである。さらにまた極小チップ２７の下方の接触端部は、半径が５ｎｍの丸みを帯びている。図２において、プローブ２６の極小チップ２７はＭＯＳデバイス３０上の酸化物層２８を含むサンプルの上部表面と接触している。
【００１８】
標準の半導体処理技術で形成した極小プローブチップは、ＳＣＭ装置で得られた画像の解像度を直ちに改善する。以下に詳述するように、本発明の一実施例によりドープした半導体材料で形成したこのような極小チップは、ほぼ同サイズの金属コーティングしたプローブチップを用いた場合よりもより良好な解像度が得られる。かくして、例えば本発明のＳＣＭの技術を用いることにより６０ｎｍ程度のゲート幅を有するＭＯＳデバイスを１０ｎｍ直径のドープした半導体材料製のチップで画像を表すことができる。
【００１９】
ＳＣＭ型の画像を得るために、ドープした半導体材料製の極小のチップを用いることにより上記の解像度以外の利点もある。この解像度以外の利点には、以下に説明するようにＭＯＳデバイス内のｐ−ｎ接合の位置を正確に見いだすより良好なコントラスト有する画像が得られることである。
【００２０】
ＭＯＳデバイスのｐ−ｎ−ｐの部分、特にデバイス構造をスライスした状態を図３に示す。
【００２１】
図３は、従来のＭＯＳデバイスの一部を示す。例えば、このＭＯＳデバイスは、ｐ型シリコン製基板３６内に形成された離間したソース領域３２とドレイン領域３４を有する。このデバイスは、標準のゲート酸化物層３８とゲート電極３９（これらは例えばドープした半導体材料の層および金属製の層を含む）を含む。ソース領域３２とドレイン領域３４の間のスペースｄは、デバイスのいわゆるチャネル長さである。
【００２２】
最新のＭＯＳデバイスにおいては、ゲート長さは１００ｎｍ以下である。このような製造プロセスが確立されてないような小型のデバイスにおいては、デバイスの断面における二次元方向のキャリアプロファイルを画像化することが特に重要である。かくしてデバイス内のｐ−ｎ接合部の位置を特定し、実際のデバイスのチャネル長さを決定している。このような画像化は、製造プロセスを最適化し、デバイスを開発するのに用いられるモデルツールを表すために重要なフィードバック情報を与える。
【００２３】
ＳＣＭタイプの画像を得るために、図３のデバイスを用意するためにデバイスのスライスを平行に離間したＸ−Ｙ面内で実際のデバイスを切断することにより得る。例えば、０．５ｍｍ厚のサンプルがかくして得られる。図３の点線の基準線４０はスライスされたサンプルのＸ−Ｙ面の上で行われる走査の方向を示す。
【００２４】
さらに本発明によれば、半導体デバイスの金属領域と絶縁領域のＳＣＭ画像を得ることができる。特に、ドープした半導体材料製のプローブチップを用いることにより金属領域と絶縁領域を検査しながらそれぞれ異なるコントラストを有する画像を得ることができる。このようなコントラストのある画像は、従来のＳＣＭシステムの金属製チップでは得ることができない。
【００２５】
さらに本発明によれば、図３のｎ−ｐ−ｎデバイスのｎ領域とｐ領域の画像および金属領域と絶縁領域の画像の両方を得ることができる。かくして、例えば図３の線４１に沿ったＹ方向にドープした半導体材料製のプローブチップを走査することによりプローブチップがｐ型シリコン製基板３６のチャネル上の点からゲート酸化物層３８上の点、ゲート電極３９のドープした半導体材料層の上の点、そして最後にゲート電極３９の金属層の上の点に動くにつれて、それぞれコントラスト比の高い画像（異なるｄＣ／ｄＶの値に基づいて）を得ることができる。
【００２６】
以下の説明では点線の基準線４０で示された方向に図３の構造を走査することについて述べる。この場合においては、様々にドープした半導体領域の間のコントラスト比の高いＳＣＭ画像が得られる。次に説明するように、金属と絶縁物との間のコントラスト比の高いＳＣＭ画像を本発明により得ることができる。
【００２７】
Ｘ−Ｚ面に平行な面で切断したサンプルの断面図を図４に示す。同図に示すようにサンプルの半導体部分は、図２のＭＯＳデバイス３０に対応し、酸化物層２８と４２とを有する。この酸化物層２８は、図１の酸化物層２８に対応する。この酸化物層２８は例えば露出したシリコン表面上の空気で形成された二酸化シリコンの自然発生的な層である。あるいは酸化物層２８はシリコン表面上に標準の方法で意図的に形成したものである。例えばこの酸化物層２８は、Ｚ軸方向に厚さ１〜２ｎｍを有する。酸化物層４２は、例えば厚さ１００ｎｍの金属製の層である。
【００２８】
電気的接続がそれぞれ図４のサンプルの酸化物層２８、４２に行われた。そしてこの接続は、図１の制御システム２０に接続される。図４の電気リード４４は、図１内でサンプル１０にチャック１２とＸ−Ｙステージ１４と電気リード２４を介して行われた電気的接続を表す。さらにまた図２の極小接触チップ２７は、図示されたサンプルの表面上で行われる走査の連続的なＸ方向の位置を図４に示している。各位置において、電気的接続は制御システム２０（図１）に極小接触チップ２７とホルダー１８と電気リード２２を介して延びる。
【００２９】
標準のＳＣＭシステムにおいては、プローブ１６とサンプル１０との間にＤＣバイアス電圧が加えられる。これによりサンプル内のキャリアディプレーション深さが形成される。さらにＡＣ電圧がＤＣバイアス電圧の上に重ねられる。これによりサンプル内のディプレーション深さを変化させ、これはキャパシタプレートが移動することをモデル化したものである。このようにしてサンプルに係るキャパシタンスは、印加されたバイアス電圧の変化と共に変動する。かくして測定された信号値は、ｄＣ／ｄＶの値に比例する。この値の符号は、サンプル内のキャリアの種類（ｎ型かまたはｐ型）に依存し、ｄＣ／ｄＶの大きさはキャリア濃度に反比例する。
【００３０】
本発明によれば、ドープした半導体材料製のプローブチップにバイアスをかけている間に発生するディプレーションの影響を用いてＳＣＭシステムを利用している。このようなチップのバイアス電圧とドーピング量を適宜選択することにより、ディプレーションの影響により特徴づけられるアクティブでダイナミックなチップが得られる。このようなチップをアクティブセンサとして用いることによりデバイス構造内のｐ領域とｎ領域（および金属領域と絶縁領域）の高解像度高コントラスト比の画像が得られる。さらにまたドープされた半導体材料製のチップのディプレーションの影響によって、従来の金属コーティングされたプローブチップを用いる標準ＳＣＭシステムでみられるバイアスに依存した影響のいくつかを取り除くことができる。
【００３１】
本発明を説明するために、ｎ−ｐ−ｎＭＯＳデバイスのサンプルのＳＣＭ型の画像（より正確に言うと走査型ディプレーション顕微鏡画像）を次に説明する。このようなサンプルを図４に示し、ｎ型領域４６と４８はそれぞれデバイスのソース領域とドレイン領域を構成する。さらにこのデバイスのｐ型チャネル領域は５０で示す。境界４７と４９は、それぞれｐ型チャネル領域５０とｎ型領域４６との間、ｐ型チャネル領域５０とｎ型領域４８の間を示す。ディプレーション領域５２と５４は、それぞれｐ型チャネル領域５０とｎ型領域４６との間、ｐ型チャネル領域５０とｎ型領域４８との間にある。
【００３２】
ｐ型チャネル領域５０とｎ型領域４６，４８との間のｐ−ｎ接合部がディプレーション領域５２，５４内に存在する。ここに示した例においては、ｎ型領域４６とｐ型チャネル領域５０との間のｐ−ｎ接合は、境界４７に近接して存在し、ｎ型領域４８とｐ型チャネル領域５０との間のｐ−ｎ接合は境界４９に近接して存在する。これはソース／ドレイン領域のドーピングレベルはチャネルのそれよりも遙かに高いからである。
【００３３】
本発明に示した例においては、図４のｎ型領域４６と４８は２×１０19ｃｍ-3のＡｓの濃度でドーピングされ、ｐ型チャネル領域５０はＢで５×１０17ｃｍ-3の濃度にドーピングされているものとする。
【００３４】
本発明によれば、プローブ２６の極小接触チップ２７は検査されるべきＭＯＳデバイスの高濃度にドープした領域と同一タイプの不純物でドーピングされている。かくして図４に示した実施例においては極小接触チップ２７はｎ型にドープされた部材を含む。さらにまた極小接触チップ２７のドーパントの濃度は、ｎ型領域４６，４８のドーパントの濃度以下あるいは同程度となるよう選択される。さらにまた極小接触チップ２７に加えられるバイアス電圧の極性は、チップをディプリートさせる極性である。
【００３５】
かくして、極小接触チップ２７に対しては可変の正のバイアス電圧が加えられる。バイアス電圧がより正の方向で大きくなるとキャリア（電子）は、酸化物層２８から極小接触チップ２７内を上方（図２のＺ軸方向）に移動する。これは構造体の測定されたキャパシタンス値全体が減少するために起きる。一方、バイアス電圧が正の値で小さくなるとキャリアは極小接触チップ２７内を下方に移動し、これにより測定されたキャパシタンス値全体が増加する。かくしてｄＣ／ｄＶの測定値は負となる。このような構成においては、以下の説明から明らかなように、極小接触チップ２７内のこのような影響は画像処理のプロセスを大幅に改善する。
【００３６】
ｎ−ｐ−ｎ（型の）ＭＯＳデバイスのＳＣＭ画像を得るようなこの実施例においては、＋０．２ＶのＤＣバイアス電圧が図４の極小接触チップ２７に加えられる。さらにまた１０ｋＨｚの周波数でピーク間値が０．１ＶのＡＣ電圧がＤＣバイアス電圧の上に重ねて加えられる。かくしてこの合成可変バイアス電圧は、常に正の値であるが、これがプローブチップに加えられる。さらにまた極小接触チップ２７は、１秒に約２５６ステップの周期でＸ軸方向に左から右に飛び飛びに移動する。Ｘ方向におけるミクロンレベルの移動においては、プローブチップは５１２ステップとなるように制御される。各ステップにおいて、印加された正のバイアス電圧が変動するにつれてｄＣ／ｄＶが測定される。
【００３７】
図４に示すように、極小接触チップ２７は走査されるべきｎ−ｐ−ｎＭＯＳデバイスのサンプルの上に５カ所にあるように示されている。一番左の位置においては極小接触チップ２７はｎ型領域４６の上にある。
【００３８】
チップがｎ型領域４６の上にある場合においては、図５のカーブ６０が極小接触チップ２７と酸化物層４２の間のキャパシタンスが印加されたバイアス電圧の変動と共に変化する状態を示している。ＤＣバイアス電圧が＋０．２Ｖであり、このバイアス電圧はカーブ６０上の点６２として示されている。
【００３９】
図４のｎ型領域４６の上にある極小接触チップ２７に加えられるバイアス電圧が変化する（例えば、バイアス電圧の正の値が増加する）と、極小接触チップ２７の側面方向に閉じこめられた場所内で発生する垂直方向に延びるディプレーションが比較的大きくなる傾向にある。これに対し、幅の広いｎ型領域４６内ではわずかな量の垂直方向の蓄積しか発生しない。
【００４０】
かくして極小接触チップ２７とｎ型領域４６内の濃度はほぼ同じであるにもかかわらず、極小接触チップ２７に寄与するキャパシタンスの減少がバイアス電圧がより大きくなるにつれて支配的となる。極小接触チップ２７内のドーパント濃度がｎ型領域４６のそれよりも小さくなるよう設定されている場合には、バイアス電圧のより大きな正の変動が極小接触チップ２７に現れ、これにより極小接触チップ２７内のディプレーションを大きくさせて、キャパシタンスの測定値全体がさらに減少することになる。
【００４１】
かくして上記したように極小接触チップ２７に印加される正のバイアス電圧がさらに大きくなるにつれて、キャパシタンスの負で大きな変動がｎ型領域４６で発生することになる。これは図５の鋭く下方向に傾斜したカーブ６０で示される。ピーク間電圧が０．１ＶのＡＣ信号が＋０．２Ｖの正のＤＣバイアス電圧に重ね合わされるような実施例においては、図４のｎ型領域４６上に極小接触チップ２７が存在する間は、かくして得られた全体のｄＣ／ｄＶは、１Ｖ当たり約−２ａｆ(attofarad：１０-18ファラッド)となる。
【００４２】
−２ａｆ／Ｖの電気の値を図６にプロットすると、図６のＸ方向は、図４のＸ方向に対応する。この測定された値は、図４のｎ型領域４６の上にプローブチップを飛び飛びに動かしている限り一定に維持される。６４で示された図６のほぼ一定の水平方向の部分は走査されたｎ型領域４６の実際のキャリアプロファイルを表す。
【００４３】
次に走査用のプローブチップが左から第２番目の極小接触チップ２７により表せるように図４のディプレーション領域５２の上にあると仮定する。ある程度の電子がディプレーション領域５２内に存在し、正にバイアスされた極小接触チップ２７によりｎ型領域４６からそこに引きつけられる。しかし、極小接触チップ２７内のキャリア濃度は、ディプレーション領域５２内のそれよりも遙かに高い。
【００４４】
さらにまたディプレーション領域５２内の電子の濃度は、前に走査したｎ型領域４６内の電子の濃度よりも小さいので、全体構造のキャパシタンスの絶対値は、ＤＣ（静止）バイアス電圧値時におけるディプレーション領域５２に対し測定したように、ｎ型領域４６の上でＤＣ（静止）バイアス電圧値時以下である。図５のカーブ６５上の点６３は、この低いキャパシタンス値を示している。
【００４５】
極小接触チップ２７がディプレーション領域５２の上にあった状態でバイアス電圧が変動すると、この電圧変動の大部分は薄くドープしたディプレーション領域５２の上に現れる。しかし、電荷の蓄積はディプレーション領域５２の上では少ないが、その理由は大部分の電荷は既に前に蓄積されているからである。このように発生した電荷の蓄積は、ディプレーション領域５２の側面方向に延びた部分上で拡散する。
【００４６】
かくしてサンプル内の変動に起因するキャパシタンスの増加は比較的少ない。さらにまた極小接触チップ２７は、比較的わずかな量しかディプレーションしないが、ある方向における変動によりキャパシタンスの全体の測定値が減少する。そのため構造体のキャパシタンスの全体の測定値の正味変化は、バイアス電圧が変動するにつれて極端に小さく検出される。これは図５の平坦なカーブ６５により表される。
【００４７】
したがって、極小接触チップ２７が図４のｎ型領域４６上の点からディプレーション領域５２上の点に移動した直後は、ｄＣ／ｄＶは、（０．２ＶのＤＣバイアス電圧に対し）極端に小さな値（ほぼ０）となる。そしてこのデバイス構造のｐ−ｎ接合部は、図４のｎ型領域４６とディプレーション領域５２の間の境界に極めて近接して存在するために、ｄＣ／ｄＶの測定値が−２ａｆ／Ｖから０ａｆ／Ｖに変化する点は、この構造体のｐ−ｎ接合部のかなりの精度で実際の位置を表していることを示している。ｄＣ／ｄＶの測定値の変化は、図６の垂直部分６６により示される。
【００４８】
本発明により形成されたドープした半導体材料製のチップが図４に示したデバイスのｐ型チャネル領域５０の上にある（左から３番目の極小接触チップ２７で示す）と仮定する。この場合、極小接触チップ２７内のキャリア濃度は検査中のサンプルのｐ型チャネル領域５０内のキャリア濃度よりもかなり大きい。正のＤＣバイアス電圧においては、極小接触チップ２７とｐ型チャネル領域５０の両方は、酸化物層２８近傍である程度の量に両方ともディプレートされる。そのためこのチップ位置におけるＤＣバイアス電圧におけるキャパシタンスの絶対値は、チップがディプレーション領域５２の上にあるときよりもさらに小さい。この小さなキャパシタンス値は、図５のカーブ７０上の点６８で示されている。
【００４９】
極小接触チップ２７がｐ型チャネル領域５０の上にあった状態で、正のバイアス電圧が増加すると、この電圧変動の大部分は、薄くドープしたサンプル上に現れる。しかし、ここに示したＤＣバイアス電圧においては、ｐ型チャネル領域５０は既に十分ディプリートされているためにわずかなディプレーションしか発生しない。
【００５０】
そしてｐ型チャネル領域５０内で発生するこのわずかなディプレーションは、側面方向に分配して、それによりチップ−サンプル間のキャパシタンスには影響を及ぼさない。そして極小接触チップ２７に対し発生する小さな電圧変動はわずかなさらなるディプレーションを引き起こすだけである。その結果、図に示した測定点におけるデバイス構造のキャパシタンスの測定値における全体的な変動は、印加されたバイアス電圧の変動に対し極端に小さい。これは図５の平坦なカーブ７０で示されている。
【００５１】
かくして、ｐ型チャネル領域５０上にある極小接触チップ２７の各点においてｄＣ／ｄＶは、極めて小さい値として測定される（例えば、ほとんどゼロ）。これは図６ではｐ型チャネル領域５０の上の点の水平方向の部分７１により示される。
【００５２】
ディプレーション領域５４とｎ型領域４８上の図４の極小接触チップ２７をその後小刻みに動かすことにより、それぞれ部分７４、７６により図６に示されるｄＣ／ｄＶの値を生成する。図６のこのようにして得られた全体のプロットは、ｎ−ｐ−ｎＭＯＳデバイスのドーピングプロファイルを忠実に表している。従来のＳＣＭシステムで得られた画像に比較して図６のプロットは、走査されたデバイスのｐ−ｎ接合部をよりよい解像度でより良好なコントラスト比でより安定したさらにより正確な位置により特徴づけられる。
【００５３】
上記したように本発明により形成されたドープした半導体材料製のチップでよりよい解像度が得られることは、極小サイズのチップを用いたことに起因している。さらに重要なことは、このような極小のドープした半導体材料製のチップで得られた良好な解像度は、本発明の画像処理プロセスが依存するディプレーションの影響がチップ内に限定されるという事実に起因している。これに対し従来のＳＣＭシステムで用いられた金属コーティングしたチップにおいては、ディプレーションと蓄積の影響はサンプル内でのみ発生する。
【００５４】
金属コーティングした従来のチップでは、サンプル内のこの影響
（効果）は、側面方向に拡散する傾向がある。この側面方向への影響は、チップの実際の寸法を超えてしまう。一方、本発明により形成された極小のドープした半導体材料製のチップのディプレーションの影響は、チップの極小の側面方向に物理的に限定される。かくして、ドープした半導体材料製のチップそのもののサイズが、本明細書で記載した走査型ディプレーションマイクロスコピープロセスの解像度を決定することになる。
【００５５】
金属コーティングしたチップを用いた従来のＳＣＭシステムにおいては、金属領域上を走査することによっては、バイアス電圧を変動してもｄＣ／ｄＶの値を得ることはできない。同様に金属コーティングしたチップでは、絶縁領域上の走査もまたｄＣ／ｄＶの値を得ることはできない。本発明によれば、ドーピングした半導体材料製のチップを用いて絶縁領域を走査すると、バイアス電圧が変動してもｄＣ／ｄＶはゼロである。
【００５６】
（これは制御システム２０が薄くドープしたｐ型チャネル領域５０の上にあり、測定したｄＣ／ｄＶがほぼゼロであると決定されるような上記の場合から実際に得られる。限られた範囲でｐ型チャネル領域５０内のドーピング量がさらに減少すると、このｐ型チャネル領域５０はその特性上より絶縁性状態となる。）しかし、金属領域下を走査すると、本発明によりドープした半導体材料製のチップを含む画像処理システムは、バイアス電圧が変動すると、比較的大きなｄＣ／ｄＶの信号を生成する。
【００５７】
これは物理的に閉じこめられたドープした半導体材料製のチップ内で発生するディプレーションの大きな影響に起因する。（これは濃くドープしたｎ型領域４６の上にチップがあり、ｄＣ／ｄＶが比較的大きな値を有するような上記の場合に得られ、限られた範囲内でｎ型領域４６のドーピング濃度がさらに増加すると、この領域は金属状態と見なすことができる。）かくして本発明による画像処理システムは、金属と絶縁物との間の高いコントラスト比を有する画像を提供することができる。
【００５８】
上記したように、ディプレーション領域が小径のチップ内に限定されるために解像度が改善される。この小径のチップにより濃くドープした領域とディプレーション層との間の境界を高い解像度でもって識別することが可能である。ディプレーションするチップにより引き起こされた全キャパシタンスの変動によりこの高いコントラスト比が得られる。最適のコントラスト比は、バイアス条件を制御することにより達成できる。
【００５９】
具体的に説明すると、最適のコントラスト比は酸化物層２８の厚さと酸化物層２８の質（トラップ密度）と検出効率と平坦なバンド電圧に依存する。（サンプルのドーピング極性に対する、チップのドーピング極性が平坦バンド（flat-band）電圧を決定する。）最適のバイアス電圧は必ずしも正または負には限られず、これらのファクタの全てに依存する。
【００６０】
実際にこのバイアス電圧は、平坦バンド電圧により決定され、ＡＣ信号レベルは、ＤＣバイアス電圧以下でなければならない。検査したサンプルのコントラスト比を上げることは、本発明によればフラットバンド電圧に対するバイアス電圧を有効に利用することに基づいており、これはキャパシタンスにより追加される特定の方法が理由である。
【００６１】
【発明の効果】
本発明によれば、ドープした半導体材料製の極小のプローブチップを半導体デバイスの走査−ディプレーション−マイクロスコピーキャリアプロファイルを得るアクティブでダイナミックな検出要素として用いている。本発明のチップのドーピングの種類と濃度およびそれに係るバイアス電圧を適宜選択することにより非検査デバイスの半導体領域、金属領域、絶縁領域内のキャリアを正確に高解像度で高コントラストのイメージとして得ることができる。
【００６２】
本発明の上記の説明は、ｎ−ｐ−ｎＭＯＳデバイスを正にバイアスされたｎ型ドープのチップでもって検査する例を説明したが、本発明はｐ−ｎ−ｐＭＯＳデバイスを負にバイアスされたｐ型ドープのチップで検出するよう応用することができる。またドープしたチップのドーピング濃度とＤＣバイアス電圧を適宜変化させることにより検出精度を調整することができる。本発明のチップは、ディプレーションすることができる材料ならばどのような材料で形成してもよい。
【００６３】
例えば、０．５ｎｍのオーダーのディプレーション長さを有する金属も使用できる。チップの直径が１ｎｍの場合には、このようなチップは、ディプレートする半導体材料製のチップと同様なフレキシビリティを有するが、チップの直径がより小さいためにより高い解像度が得られる。さらに半金属、例えばビスマス、グラファイトのような４ｎｍのオーダーのディプレーション長さを有する半金属も本発明に含まれる。このような場合、１０ｎｍ以下のチップの直径を用いて活性プローブを提供できる。
【００６４】
チップ材料のディプレーション長さがチップの直径に等しいか、あるいはそれ以下の場合には、このようなチップは、活性プローブとして使用できる候補である。半導体材料製のチップにおいては、ドーピングレベルとドーピングの極性およびドーピングのプロファイルを変えることにより特定のキャリア密度に対し感受性を上げたり、あるいはコントラスト比、解像度を改善することもできる。チップのキャリア濃度を変更することにより、サンプル内の特定のキャリア密度形状を得ることができる。かくしてチップの特性は特定のサンプルに合うよう個々に作ることもできる。
【００６５】
本発明の実施例は、半導体サンプル（ｎ−ｐ−ｎトランジスタ、ｐ−ｎ−ｐトランジスタ）あるいは金属あるいは絶縁物の画像を得る例を説明したが、本発明は様々な構造体の画像を得るのに利用できる。例えば、ドーピングの極性が異なるものあるいはドーピング濃度が異なる半導体構造（例えば、ｎ+／ｎ-／ｉ）も有効に画像処理することができる。さらにまたドーピングされた半導体／金属／絶縁物および他の材料（例えば超伝導体）の組み合わせも本発明を用いて画像処理することができる。
【図面の簡単な説明】
【図１】ＳＣＭ画像形成を実行するための従来の装置を表すブロック図
【図２】本発明により形成されたプローブの先端部を具備するように変形された図１の装置の部分図
【図３】本発明の装置により画像が形成されたタイプのＭＯＳデバイスの断面図
【図４】様々なプローブの先端部を具備した図３のデバイスの断面図
【図５】金属コーティングされた先端部と本発明により形成された先端部の検査中のサンプル上の様々な位置におけるキャパシタンスとバイアス電圧との関係を表すグラフ
【図６】本発明により検査された図４のサンプルにおいてＸ方向の様々な位置におけるｄＣ／ｄＶを表すグラフ
【符号の説明】
１０  サンプル
１２  チャック
１４  Ｘ−Ｙステージ
１６，２６  プローブ
１８  ホルダー
２０  制御システム
２２，２４  電気リード
２７  極小接触チップ
２８，４２  酸化物層
３０  ＭＯＳデバイス
３２  ソース領域
３４  ドレイン領域
３６  ｐ型シリコン製基板
３８  ゲート酸化物層
３９  ゲート電極
４０  点線の基準線
４６，４８  ｎ型領域
４７，４９  境界
５０  ｐ型チャネル領域
５２，５４  ディプレーション領域
６５，７０  カーブ
６６  垂直部分
７１  水平方向部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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