(57)【特許請求の範囲】
【請求項１】
半導体基板表面に形成されたＭＯＳトランジスタにおいて、
前記半導体基板表面に形成されたソース、ドレイン領域と、
前記ソース及びドレイン領域間であって前記半導体基板上に絶縁膜を介して設けられたフローティング状態の第１のゲートと、
前記第１のゲートに容量を介して設けられた入力ゲートと閾値制御ゲートとを有し、当該容量は、前記半導体基板表面に形成され前記入力ゲート及び閾値制御ゲートを構成する第１及び第２の不純物領域と、前記第１のゲートに接続され前記第１及び第２の不純物領域上に絶縁膜を介して設けられたフローティング状態の第２のゲートとにより構成され、
活性化状態は、前記閾値制御ゲートに第１の電圧が印加されて前記入力ゲートに対して第１の閾値電圧にされ、非活性化状態は、前記閾値制御ゲートに第２の電圧が印加されて前記入力ゲートに対して前記第１の閾値電圧よりも高い第２の閾値電圧にされることを特徴とするＭＯＳトランジスタ。
【請求項２】
請求項１において、前記容量を構成する前記半導体基板表面に形成された不純物領域と第２のゲートによりデプレッション型ＭＯＳトランジスタが構成されていることを特徴とするＭＯＳトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速動作と低消費電力動作とを実現したＭＯＳトランジスタ及びそれを利用したＭＯＳトランジスタ回路に関する。
【０００２】
【従来の技術】
近年の半導体装置は、高速化及びチップサイズ縮小化の要求から、ＭＯＳトランジスタのサイズも微細化されている。ＭＯＳトランジスタを微細化することによりチャネル長を短くし、ゲート酸化膜を薄くして閾値電圧を低くし、トランジスタの高速スイッチングを実現している。
【０００３】
一方、トランジスタサイズの微細化に伴い、トランジスタがオフ状態にもかかわらずドレイン・ソース間に流れる電流、いわゆるオフリーク電流、が増加する傾向にある。例えば、非活性状態においては、ＣＭＯＳゲートには入力信号の変化がないので、理論上電流消費はゼロであるが、上記のオフリーク電流により、非活性状態であっても一定の電流消費が発生する。しかも、トランジスタの微細化に伴って、１チップ内に搭載可能なＭＯＳトランジスタ数が増大し、ＬＳＩ全体ではオフリーク電流が数百μＡになる場合もある。
【０００４】
図１１は、従来のオフリーク電流を防止したＣＭＯＳトランジスタ回路の構成図である。この例は、特開平５−１０８１９４号に開示されている。ＭＰＵ内に設けられたＰチャネルトランジスタＭＰとＮチャネルトランジスタＭＮに対して、基板バイアス発生回路２−１，２−２が設けられ、それぞれの基板バイアス発生回路が動作モード切替信号Ａに応答して、それぞれの基板バイアス電圧を生成する。動作モードが活性動作状態であれば、Ｐチャネルトランジスタの基板バイアス電圧を高く、Ｎチャネルトランジスタの基板バイアス電圧を低く設定して、それぞれの閾値電圧を低く設定する。また、動作モードが非活性状態（低消費電力動作状態）であれば、基板バイアス電圧をその逆に設定して閾値電圧を高く設定する。その結果、活性動作状態では閾値電圧が低いので、高速動作が可能であり、非活性状態では閾値電圧が高いので、オフリーク電流を防止して、低消費電力動作を可能にする。
【０００５】
図１２は、別の従来のオフリーク電流を防止したＣＭＯＳトランジスタ回路の構成図である。この例は、S. Mutoh, et al., "1V High-Speed Digital Circuit Technology with 0.5 μm Multi-threshold CMOS" Proc. 6th IEEE ASIC Conf. Papers, PP. 186-189, 1993に開示されている。
【０００６】
この例は、例えばＮＡＮＤゲートを構成するＣＭＯＳトランジスタ回路Ｑ３は、低閾値電圧トランジスタで構成し、その低閾値電圧トランジスタ回路に対して、電流供給用の高閾値電圧トランジスタＱ１，Ｑ２を設ける。そして、活性動作状態では、電流供給用トランジスタＱ１，Ｑ２を導通状態にし、電源VDDから電源用大容量Ｃ１０，Ｃ２０を介して低閾値電圧トランジスタ回路Ｑ３に電流を供給する。その場合、トランジスタ回路Ｑ３は、低閾値電圧であるので高速動作が可能である。一方、非活性状態（低消費電力状態）では、電流供給用トランジスタＱ１，Ｑ２に制御信号ＳＬ=Hレベル、／ＳＬ＝Ｌレベルをそれぞれ印加して、トランジスタＱ１，Ｑ２を非導通状態にする。これらのトランジスタＱ１，Ｑ２は高い閾値電圧であるので、完全に非導通にしてオフリーク電流をなくすことができるので、低閾値電圧トランジスタ回路Ｑ３がオフリーク電流の発生により電流を供給することはなく、内部トランジスタ回路Ｑ３の電力消費を防止することができる。また、特開平１１−２６１３８２号には、発振周波数を制御する別のトランジスタを設けることなく小さな回路面積で済む半導体発振回路が開示される。スタンバイ時には、半導体発振回路に含まれるインバーター回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタにそれぞれ印加するコントロール電圧を制御することで、少なくとも一方のトランジスタをオフ状態にし、半導体発振回路の発振を停止させ、低消費電力が実現されることが記載されている。
【０００７】
【発明が解決しようとする課題】
上記の２つの従来例は、活性状態での高速動作と非活性状態での低消費電力動作を実現することができる。しかしながら、図１１の例では、基板バイアス電圧発生回路を設ける必要があり、ＬＳＩの回路構成が複雑になる。また、近年における微細加工トランジスタは、基板バイアスを制御しても閾値電圧を有効に制御することができなくなっていて、かかる微細加工されたＬＳＩには図１１の方法は不向きである。
【０００８】
また、図１２の例では、ＬＳＩチップの中に、高い閾値電圧のＭＯＳトランジスタと低い閾値電圧のＭＯＳトランジスタとを混在させる必要があり、製造工程が複雑になるという問題を有する。
【０００９】
そこで、本発明の目的は、上記従来の問題点を解決して、高速動作と低消費電力動作を実現できるＭＯＳトランジスタ及びその回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、半導体基板表面に形成されたＭＯＳトランジスタにおいて、
前記半導体基板表面に形成されたソース、ドレイン領域と、
前記ソース及びドレイン領域間であって前記半導体基板上に絶縁膜を介して設けられたフローティングゲートと、
前記フローティングゲートに絶縁膜を介して設けられた入力ゲートと閾値制御ゲートとを有し、
活性化状態は、前記閾値制御ゲートに第１の電圧が印加されて前記入力ゲートに対して第１の閾値電圧にされ、非活性化状態は、前記閾値制御ゲートに第２の電圧が印加されて前記入力ゲートに対して前記第１の閾値電圧よりも高い第２の閾値電圧にされることを特徴とする。
【００１１】
上記の発明によれば、ＭＯＳトランジスタを２層ゲート構造にして、閾値制御ゲートに制御電圧を印加することにより、その閾値電圧を制御することができる。従って、比較的簡単な構成で、高速動作と低消費電力動作とに切り替え設定することができる。
【００１２】
更に、本発明の別の側面は、半導体基板表面に形成されたＭＯＳトランジスタにおいて、
前記半導体基板表面に形成されたソース、ドレイン領域と、
前記ソース及びドレイン領域間であって前記半導体基板上に絶縁膜を介して設けられた第１のゲートと、
前記第１のゲートに容量を介して設けられた入力ゲートと閾値制御ゲートとを有し、
活性化状態は、前記閾値制御ゲートに第１の電圧が印加されて前記入力ゲートに対して第１の閾値電圧にされ、非活性化状態は、前記閾値制御ゲートに第２の電圧が印加されて前記入力ゲートに対して前記第１の閾値電圧よりも高い第２の閾値電圧にされることを特徴とする。
【００１３】
上記の発明のより好ましい実施例では、前記容量は、前記半導体基板表面に形成され前記入力ゲート及び閾値制御ゲートを構成する不純物領域と、前記第１のゲートに接続され前記不純物領域上に絶縁膜を介して設けられた第２のゲートとにより構成されることを特徴とする。
【００１４】
更に、本発明の別の側面は、半導体基板表面に形成されたＭＯＳトランジスタにおいて、
前記半導体基板表面に形成されたソース、ドレイン領域と、
前記ソース及びドレイン領域間であって前記半導体基板上に絶縁膜を介して設けられたフローティングゲートと、
前記フローティングゲートに絶縁膜を介して設けられた入力ゲートとを有し、
高速動作用トランジスタは、前記フローティングゲートと入力ゲートとが短絡され、低消費電力動作用トランジスタは前記フローティングゲートと入力ゲートとが絶縁されていることを特徴とする。
【００１５】
本発明によれば、マスクオプション等によりフローティングゲートと入力ゲート間を短絡することにより、ＭＯＳトランジスタの閾値電圧を簡単に制御することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００１７】
図１は、第１の実施の形態例におけるＭＯＳトランジスタの構成図である。図１には、ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ１とが示されている。Ｐ型半導体基板１の表面に、Ｎ型のソース、ドレイン領域Ｓｎ，Ｄｎが形成され、ソース、ドレイン領域間であって基板１上に絶縁膜１０を介してフローティングゲートＦＧｎが形成される。また、フローティングゲートＦＧｎ上には、絶縁膜１１を介して入力ゲートＧｎ１と、絶縁膜１２を介して閾値制御ゲートＧｎ２が形成される。
【００１８】
一方、Ｐ型半導体基板１の表面に形成されたＮ型のウエル領域２の表面に、Ｐ型のソース、ドレイン領域Ｓｐ，Ｄｐが設けられ、その間であって基板上に絶縁膜２０を介してフローティングゲートＦＧｐが形成される。また、フローティングゲートＦＧｐ上には、絶縁膜２１を介して入力ゲートＧｐ１と、絶縁膜２２を介して閾値制御ゲートＧｐ２が形成される。
【００１９】
図２は、図１のＰ、Ｎチャネルトランジスタからなるインバータ回路である。このインバータ回路構成は、図１にも示される。即ち、Ｐ、Ｎチャネルトランジスタの入力ゲートは、共通に入力信号ＩＮが供給され、それぞれのトランジスタの閾値制御ゲートには、それぞれ閾値制御信号Ｃｐ，Ｃｎが供給される。これらの閾値制御信号Ｃｐ，Ｃｎは、制御信号発生回路３０により、動作モード切替信号Ｓ１に応答して、ＨレベルまたはＬレベルの電圧に制御される。また、Ｐ，Ｎチャネルトランジスタのドレイン領域Ｄｎ，Ｄｐは接続されて、出力端子ＯＵＴに接続される。ＰチャネルトランジスタＰ１のソース領域Ｓｐは電源Ｖddに接続され、ＮチャネルトランジスタＮ１のソース領域Ｓｎはグランドに接続される。
【００２０】
図１のトランジスタの構成から明らかな通り、トランジスタＮ１では、フローティングゲートＦＧｎの電位は、入力ゲートＧｎ１と閾値制御ゲートＧｎ２の電圧とそれぞれのゲートとフローティングゲートＦＧｎとの間の容量Ｃ１，Ｃ２の比率により決まる。従って、閾値制御信号ＣｎがＨレベルであれば、入力ゲートＧｎ１に対するトランジスタＮ１の閾値電圧は低く設定される。また、閾値制御信号ＣｎがＬレベルであれば、入力ゲートＧｎ１に対するトランジスタＮ１の閾値電圧は高く設定される。
【００２１】
同様に、ＰチャネルトランジスタＰ１側も、閾値制御信号ＣｐがＬレベルであれば、入力ゲートＧｐ１に対するトランジスタＰ１の閾値電圧は高く設定される。一方、閾値制御信号ＣｐがＨレベルであれば、閾値電圧は低く設定される。
【００２２】
図３，４は、この閾値電圧の変化を示すトランジスタ特性図である。図３は、横軸にゲート酸化膜厚、縦軸に閾値電圧が示され、図４は、横軸にゲート・ソース間電圧Ｖgs、縦軸にソース・ドレイン間電流Ｉdsが示される。図３、４のＡは、ＮチャネルトランジスタＮ１において、閾値制御信号ＣｎがＬレベルの場合の特性であり、それの伴い入力信号ＩＮに対する閾値電圧が高く設定される。また、図３，４のＢは、ＮチャネルトランジスタＮ１において、閾値制御信号ＣｎがＨレベルの場合の特性であり、閾値電圧が低く設定される。
【００２３】
図１，２に戻り、動作モード切替信号Ｓ１の活性動作状態に応答して、制御信号発生回路３０が閾値制御信号Ｃｐ，ＣｎをＬ、Ｈレベルにそれぞれ設定すると、トランジスタＰ１，Ｎ１は共に低い閾値電圧に設定される。従って、この状態では、ＭＯＳトランジスタは閾値電圧が低く、高速動作を可能にする。但し、オフリーク電流は避けられない。
【００２４】
動作モード切替信号Ｓ１の非活性状態（低消費電力状態）に応答して、制御信号発生回路３０が閾値制御信号Ｃｐ，ＣｎをＨ、Ｌレベルにそれぞれ設定すると、トランジスタＰ１，Ｎ１は共に高い閾値電圧に設定される。その結果、ＭＯＳトランジスタは閾値電圧が高く、高速動作はできないが、オフリーク電流を減らすことができ、低消費電力動作を可能にする。
【００２５】
図５は、第１の実施の形態例において複数の閾値制御ゲートを設けたＭＯＳトランジスタの構成図である。図５には、Ｎチャネルトランジスタの構成のみ示す。この例では、ソース、ドレイン領域Ｓｎ，Ｄｎの間の半導体基板１上に絶縁膜１０を介してフローティングゲートＦＧｎが設けられ、その上に、絶縁膜１１を介して入力ゲートＧｎ１が設けられ、更に、絶縁膜１２を介して第１の閾値制御ゲートＧｎ２が、絶縁膜１３を介して第２の閾値制御ゲートＧｎ３が、絶縁膜１４を介して第３の閾値制御ゲートＧｎ４がそれぞれ設けられる。
【００２６】
この構成にすることにより、閾値制御信号Ｃｎ１，Ｃｎ２，Ｃｎ３に選択的にＨレベルとＬレベルを印加することにより、トランジスタの閾値電圧をより細かく制御することができる。更に、閾値制御ゲートＧｎ２〜Ｇｎ４のフローティングゲートＦＧｎとの間の容量比を、例えば、Ｃ２：Ｃ３：Ｃ４＝４：２：１のように設定することにより、閾値制御信号Ｃｎ１〜Ｃｎ３のＨ、Ｌレベルによる３ビットの二進数２0〜２3の８段階に閾値電圧を制御することができる。
【００２７】
従って、図示しない閾値制御信号発生回路により、閾値制御信号Ｃｎ１〜Ｃｎ３を選択的にＨレベルとＬレベルにすることにより、トランジスタの閾値電圧を８段階に制御することができる。従って、高速動作と低消費電力動作の要求に柔軟に対応して、トランジスタの閾値電圧を制御することができる。
【００２８】
Ｐチャネルトランジスタの構成は示していないが、図５と同様にフローティングゲート上に入力ゲートと共に複数の閾値制御ゲートを設けることで、同様に閾値電圧をより細かく制御することができる。
【００２９】
図６は、第２の実施の形態例におけるＭＯＳトランジスタの構成図である。第１の実施の形態例では、ＭＯＳトランジスタはフローティングゲートとその上に形成されるコントロールゲートの２層ゲートを有する構成である。それに対して、第２の実施の形態例のＭＯＳトランジスタは、１層ゲートで構成される。従って、より簡単なトランジスタの構成になる。
【００３０】
図６の例は、２つの閾値制御信号Ｃｎ１，Ｃｎ２が与えられる構成のＮチャネルトランジスタである。このトランジスタは、Ｐ型半導体基板表面に形成されたＮ型ソース・ドレイン領域と、その間に絶縁膜を介して形成されたフローティングゲートＦＧｎ，ＦＧｎ１〜ＦＧｎ３とを有する４個のトランジスタ構成ユニットＮ１〜Ｎ４を有する。トランジスタ構成ユニットＮ１は、エンハンスメン型トランジスタであり、トランジスタ構成ユニットＮ２〜Ｎ４は、デプレッション型トランジスタである。そして、それぞれのフローティングゲートＦＧｎ，ＦＧｎ１〜ＦＧｎ３は接続されている。
【００３１】
デプレッション型トランジスタ構成ユニットＮ２〜Ｎ４は、ノーマリオン状態にあり、ソース・ドレイン間のチャネル領域は通常状態でＮ型に反転している。従って、このチャネル領域が入力ゲートＧｎ１、閾値制御ゲートＧｎ２，Ｇｎ３として動作する。そして、これらのゲートＧｎ１〜Ｇｎ３上には絶縁膜を介してフローティングゲートＦＧｎ１〜ＦＧｎ３が形成されるので、それぞれの容量Ｃ１，Ｃ２，Ｃ３を介してそれらフローティングゲートに容量結合される。
【００３２】
そして、閾値制御信号Ｃｎ１，Ｃｎ２に適宜Ｈレベルを印加することにより、トランジスタ構成ユニットＮ１での入力信号ＩＮに対する閾値電圧が低く設定され、閾値制御信号Ｃｎ１，Ｃｎ２に適宜Ｌレベルを印加することにより、同閾値電圧は高く設定される。
【００３３】
Ｐチャネルトランジスタに適用する場合も、同様の構成になる。但し、閾値制御信号の極性が逆になる。また、上記の容量Ｃ２，Ｃ３の比を例えば２：１に設定することにより、４段階の閾値電圧の設定をすることができる。
【００３４】
図７は、図６の構成のＭＯＳトランジスタを利用したＣＭＯＳインバータ回路図である。それぞれのトランジスタＰ１，Ｎ１には、２つずつの閾値制御信号Ｃｐ１，Ｃｐ２、Ｃｎ１，Ｃｎ２が適用される。それ以外の構成は、図２の回路と同じである。この回路において、動作状態切り替え信号Ｓ１の高速動作状態に応答して、制御信号発生回路３０が、閾値制御信号Ｃｐ１，Ｃｐ２をＬレベルに、Ｃｎ１，Ｃｎ２をＨレベルにすると、トランジスタＰ１，Ｎ１は共に、最小閾値電圧に設定され、最も早い高速動作が可能になる。一方、動作状態切り替え信号Ｓ１の低消費電力動作状態に応答して、制御信号発生回路３０が、閾値制御信号Ｃｐ１，Ｃｐ２をＨレベルに、Ｃｎ１，Ｃｎ２をＬレベルにすると、トランジスタＰ１，Ｎ１は共に、最大閾値電圧に設定され、最もオフリーク電流が少ない動作が可能になる。また、閾値制御信号をＨ、Ｌレベルに制御することで、それらの中間状態にすることができる。
【００３５】
第２の実施の形態例では、ゲート構造を１層で実現できるので、第１の実施の形態例に比較して、製造構成をより簡便にすることができる。また、第２の実施の形態例ではデプレッショントランジスタを必要とするが、ＬＳＩの中には、何らかのデプレッショントランジスタが生成されるので、それによるプロセスの増加はそれほど多くはない。
【００３６】
尚、図７に示された回路図は、例えば、米国特許３，２６０，８６３号公報に開示された回路に類似する。しかし、この米国特許の回路は、３つの入力信号が共通に容量を介してＰチャネルとＮチャネルトランジスタに供給される。それに対して、図７の回路では、閾値電圧制御信号が、それぞれ逆極性でＰチャネルトランジスタとＮチャネルトランジスタに供給される。この点が、両回路の相違点である。
【００３７】
図８，９は、第３の実施の形態例におけるＭＯＳトランジスタの構成図である。この例は、半導体基板１の表面に形成したソース、ドレイン領域Ｓｎ，Ｄｎの間に絶縁膜を介してフローティングゲートＦＧｎと、更にその上に絶縁膜を介して入力ゲートＧｎ１とが形成される。そして、閾値電圧を低くして高速動作させたいトランジスタＮ１０では、フローティングゲートＦＧｎと入力ゲートＧｎ１との間を、マスクオプション等による短絡手段４０により、ショートさせ、入力信号ＩＮが直接フローティングゲートＦＧｎに印加されるようにする。その結果、トランジスタＮ１０の閾値電圧は低くなり、高速動作が可能になる。
【００３８】
また、閾値電圧を高くしてオフリーク電流を少なくしたいトランジスタＮ１１では、フローティングゲートＦＧｎと入力ゲートＧｎ１との間は、オープンのままにする。その結果、閾値電圧が高くなり、オフ状態でのリーク電流を少なくすることができる。
【００３９】
この閾値電圧特性は、図３、４に示される。即ち、図３において、特性Ａにおいて、フローティングゲートと入力ゲート間を開放状態にして、入力ゲートからみたゲート酸化膜厚が大きいと、閾値電圧は高くなる（点Ａ’）。また、特性Ａにおいて、フローティングゲートと入力ゲート間を短絡すると、ゲート酸化膜が小さくなり、閾値電圧は低くなる（点Ａ”）。この特性の変化は、図４に特性Ａ’とＡ”として示される。
【００４０】
図１０は、第３の実施の形態例におけるトランジスタを利用したＬＳＩ回路の構成図である。図１０に示された集積回路７０は、閾値電圧Ｖｔｈが高いトランジスタＰ１１，Ｎ１１で構成される低消費電力回路５０と、閾値電圧が低いトランジスタＰ１０，Ｎ１０で構成される高速動作回路６０とで構成される。低消費電力回路５０のトランジスタは、図９の如くフローティングゲートと入力ゲートとがオープン状態であり、高速動作回路６０のトランジスタは、図８の如くフローティングゲートと入力ゲートとが、マスクオプションにより短絡されている。
【００４１】
図１０のように、ＬＳＩの中で高速動作が要求される回路のトランジスタは、マスクオプションによりゲート間を短絡し、低消費電力動作が要求される回路のトランジスタは、開放状態のままにすることで、ＬＳＩの高速動作と低消費電力動作とを簡単に設定することができる。
【００４２】
以上、実施の形態例ではＣＭＯＳインバータを例にして説明したが、それ以外のＮＡＮＤゲートやＮＯＲゲート回路での同様にして、高い閾値電圧と低い閾値電圧とに制御することができる。
【００４３】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００４４】
【発明の効果】
以上、本発明によれば、より簡単な構成により、ＭＯＳトランジスタを閾値電圧が低くて高速動作可能な状態と、閾値電圧が高くて低消費電力動作が可能な状態とに設定することができる。
【図面の簡単な説明】
【図１】第１の実施の形態例におけるＭＯＳトランジスタの構成図である。
【図２】図１のＰ、Ｎチャネルトランジスタからなるインバータ回路である。
【図３】この閾値電圧の変化を示すトランジスタ特性図である。
【図４】この閾値電圧の変化を示すトランジスタ特性図である。
【図５】第１の実施の形態例において複数の閾値制御ゲートを設けたＭＯＳトランジスタの構成図である。
【図６】第２の実施の形態例におけるＭＯＳトランジスタの構成図である。
【図７】図６の構成のＭＯＳトランジスタを利用したＣＭＯＳインバータ回路図である。
【図８】第３の実施の形態例におけるＭＯＳトランジスタの構成図である。
【図９】第３の実施の形態例におけるＭＯＳトランジスタの構成図である。
【図１０】第３の実施の形態例におけるトランジスタを利用したＬＳＩ回路の構成図である。
【図１１】従来のオフリーク電流を防止したＣＭＯＳトランジスタ回路の構成図である。
【図１２】別の従来のオフリーク電流を防止したＣＭＯＳトランジスタ回路の構成図である。
【符号の説明】
１            半導体基板
Ｓｎ，Ｄｎ    ソース、ドレイン領域
ＦＧｎ        フローティングゲート
Ｇｎ１        入力ゲート
Ｇｎ２        閾値制御ゲート
ＩＮ          入力信号
ＯＵＴ        出力信号
３０          閾値制御信号発生回路
【図１】
0003707984.tif 000002
【図２】
0003707984.tif 000003
【図３】
0003707984.tif 000004
【図４】
0003707984.tif 000005
【図５】
0003707984.tif 000006
【図６】
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【図７】
0003707984.tif 000008
【図８】
0003707984.tif 000009
【図９】
0003707984.tif 000010
【図１０】
0003707984.tif 000011
【図１１】
0003707984.tif 000012
【図１２】
0003707984.tif 000013