(57)【特許請求の範囲】
【請求項１】
第一の端子が第一の出力ノードに接続され、第二の端子が第二の出力ノードに接続された第一のスイッチと、
第一の端子が上記第二の出力ノードに接続され、第二の端子が接地電源に接続されたキャパシタと、
高電位電源と上記接地電源との間に設けられ、上記高電位電源の電位が所定の電位より低いときは上記高電位電源から供給される電流を上記接地電源に放電し、上記高電位電源の電位が所定の電位以上となったときは上記高電位電源から供給される電流を上記第一のスイッチに供給する電流制御回路と、
を具備したことを特徴とするパワーオンリセット回路。
【請求項２】
上記電流制御回路は、第一の端子が高電位電源に接続され、第二の端子が上記第一の出力ノードに接続された第二のスイッチと、第一の端子が上記第二のスイッチの第二の端子に接続され、第二の端子が接地電源に接続され、第三の端子が上記第二の出力ノードに接続された第三のスイッチとからなることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
第一の端子が高電位電源に接続された第一のスイッチと、
第一の端子が上記第一のスイッチの第二の端子に接続され、第二の端子が出力ノードに接続された第二のスイッチと、
上記第一のスイッチの第二の端子に第一の端子が接続され、第二の端子が上記出力ノードに接続されたフィードバック回路と、
上記出力ノードに第一の端子が接続され、第二の端子が接地電源に接続されたキャパシタとを具備し、
上記第一のスイッチは上記高電位電源の電位が上記接地電源の接地電位と上記高電位電源の電位の最終値との間の第一の電位以上のときに導通し、上記第二のスイッチはこの第二のスイッチの第一の端子の電位が上記接地電源の接地電位と上記高電位電源の電位との間の第二の電位以上のときに導通し、上記フィードバック手段は上記高電位電源の電位が第三の電位以上のときに上記第二のスイッチの第一の端子の電位が上記第二の電位以上になるように調節することを特徴とするパワーオンリセット回路。
【請求項４】
ソースが高電位電源に接続され、ゲートが接地電源に接続された第一のＰチャネルＭＯＳトランジスタと、
ソースが上記第一のＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートが接地電源に接続された第二のＰチャネルＭＯＳトランジスタと、
第一の端子が接地電源に接続され、第二の端子が上記第二のＰチャネルＭＯＳトランジスタのドレインに接続されたキャパシタと、
ソースが上記第一のＰチャネルＭＯＳトランジスタのドレインに接続され、ドレインが接地電源に接続され、ゲートが上記キャパシタの第二の端子に接続された第三のＰチャネルＭＯＳトランジスタと、
を具備したことを特徴とするパワーオンリセット回路。
【請求項５】
上記第三のＰチャネルＭＯＳトランジスタのコンダクタンスは、上記第一、第二のＰチャネルＭＯＳトランジスタのコンダクタンスより十分大きいことを特徴とする請求項４に記載のパワーオンリセット回路。
【請求項６】
ソースが接地電源に接続され、ゲートが高電位電源に接続された第一のＮチャネルＭＯＳトランジスタと、
ソースが上記第一のＮチャネルＭＯＳトランジスタのドレインに接続され、ゲートが高電位電源に接続された第二のＮチャネルＭＯＳトランジスタと、
第一の端子が高電位電源に接続され、第二の端子が上記第二のＮチャネルＭＯＳトランジスタのドレインに接続されたキャパシタと、
ソースが上記第一のＮチャネルＭＯＳトランジスタのドレインに接続され、ドレインが高電位電源に接続され、ゲートが上記キャパシタの第二の端子に接続された第三のＮチャネルＭＯＳトランジスタと、
を具備したことを特徴とするパワーオンリセット回路。
【請求項７】
上記第三のＮチャネルＭＯＳトランジスタのコンダクタンスは、上記第一、第二のＮチャネルＭＯＳトランジスタのコンダクタンスより十分大きいことを特徴とする請求項６に記載のパワーオンリセット回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーオンリセット回路に関し、特に電源立ち上げ時に集積回路内の各ノードをリセットするための信号を生成するパワーオンリセット回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路（ＬＳＩ）などの内部には、通常、数多くのノードが存在し、そのうちの何割かのノードは、この半導体集積回路に目的の動作をさせる前に所要の電位に設定する必要がある。
【０００３】
その設定方法にはいくつかの方法が考えられるが、そのうちの一つとして、次のような方法がある。半導体集積回路に、図３に示すようなパワーオンリセット回路を設け、電源の立ち上がり後に上記パワーオンリセット回路にリセット信号を発生させることによって、目的とするノードの電位をリセットし、その後、そのノードのリセット回路を非動作状態にする方法である。上記パワーオンリセット回路とは、電源投入後に、電源が立ち上がったことを検知してリセット信号を発生する回路である。
【０００４】
この方法の場合、電源電圧ＶＤＤが本来の正常な電位に立ち上がった後に、十分速い速度で変化する信号が必要となる。この理由を、図４に示す回路においてＡ点のノードをリセットする場合を例として説明する。例えば、この回路においてＮチャネルトランジスタＮ１が存在しない場合は、電源電圧ＶＤＤを立ち上げていったとき、Ａ点のノードが“Ｈ（Ｈｉｇｈ  ）”レベルになるか、または“Ｌ（Ｌｏｗ）”レベルになるかは、Ａ点からみた電源電圧ＶＤＤと接地電源（ＧＮＤ）の電位との間の容量比、及び２個のインバータＩ１０，Ｉ１２のサイズ等の条件によって変化する。
【０００５】
このため、Ａ点のノードを“Ｌ”にリセットするには、図４に示すようにトランジスタＮ１を設け、このゲートに上記パワーオンリセット回路の出力であるリセット信号を入力させる構成とする。そして、電源投入後のトランジスタＮ１のゲートへのリセット信号をまず“Ｈ”レベルにし、トランジスタＮ１をオンしてＡ点を“Ｌ”に固定する（リセット）。その後、トランジスタＮ１のゲートへのリセット信号を“Ｌ”レベルにして、トランジスタＮ１をオフにする。
【０００６】
ここで、例えば、Ｎチャネル、Ｐチャネルトランジスタのしきい値電圧を、それぞれＶｔｈｎ  、Ｖｔｈｐ  とし、さらに、電源電圧ＶＤＤが、ＶＤＤ＜（Ｖｔｈｎ  ＋｜Ｖｔｈｐ  ｜）に立ち上がるまで、トランジスタＮ１のゲートへのリセット信号は電源電圧ＶＤＤと等電位で上昇し、それ以降は接地電位（“Ｌ”レベル）になるとする。
【０００７】
すると、トランジスタＮ１のゲートへのリセット信号が“Ｌ”レベルであっても、インバータＩ１０のＰチャネルトランジスタはオンせず、Ｂ点のノードは低電位（＜Ｖｔｈｎ  ）に留まる可能性が高い。この場合にはインバータＩ１２のＰチャネルトランジスタがオンし、Ａ点の電位をつり上げる。その後、上述したようにトランジスタＮ１のゲートへのリセット信号が“Ｌ”レベルになるため、トランジスタＮ１がオフする。この状態で電源電圧ＶＤＤが正常な電圧に近づいていくと、Ａ点もそれに伴って上記電源電圧ＶＤＤの正常な電圧に近づいてしまい、Ａ点のノードは確実にリセットされないことになる。
【０００８】
したがって、トランジスタＮ１のゲートへのリセット信号は、電源電圧ＶＤＤが十分に正常な電圧に達するまで待機し、詳しくはＶＤＤ＞＞（Ｖｔｈｎ  ＋｜Ｖｔｈｐ  ｜）となるまで待機し、それ以降に接地電位に変化しなければならない。電源電圧ＶＤＤが正常な電圧に立ち上がる時間は、条件によって様々であるが、一般的には数十［ｍｓ］である場合が多い。
【０００９】
ところで、従来の基本的な構成を持つ上記パワーオンリセット回路は、図３に示すように電源電圧ＶＤＤと接地電源（ＧＮＤ）との間に抵抗ＲとキャパシタＣとを直列に接続し、この抵抗ＲとキャパシタＣとの共通ノードＤ０にインバータＩを接続したものであり、共通ノードＤ０の電位の変化を増幅してリセット信号を生成している。この回路において、電源電圧ＶＤＤの立ち上がりに従ったノードＤ０の電位、すなわち電圧Ｖｏｕｔ  の変化は、キャパシタＣの容量と抵抗Ｒの抵抗値が十分に大きいとき、図５に示す通りになる。
【００１０】
【発明が解決しようとする課題】
図３に示したパワーオンリセット回路の問題点は、電源電圧ＶＤＤが正常な電圧に立ち上がるまでに要する時間より、ＣＲの時定数が長くならなければならない点にある。ここで例として、上記時定数に必要な時間が１０［ｍｓ］の場合を考える。キャパシタＣの容量をｃ、抵抗Ｒの抵抗値をｒとすると、時定数ｃｒ＝１０［ｍｓ］を実現するためのキャパシタＣ、抵抗Ｒは、例えば、ｃ＝１０［ｎＦ］、ｒ＝１［ＭΩ］となる。このサイズのキャパシタＣ、抵抗Ｒを半導体集積回路（ＬＳＩ）上に形成するためには、大きな面積を必要とし、実用上、実施できるものではない。
【００１１】
そこで本発明は、上記問題点に鑑みてなされたものであり、半導体集積回路にパワーオンリセット回路を設ける場合に、このパワーオンリセット回路の形成に大きな面積を必要としないパワーオンリセット回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明のパワーオンリセット回路は、第一の端子が第一の出力ノードに接続され、第二の端子が第二の出力ノードに接続された第一のスイッチと、第一の端子が上記第二の出力ノードに接続され、第二の端子が接地電源に接続されたキャパシタと、高電位電源と上記接地電源との間に設けられ、上記高電位電源の電位が所定の電位より低いときは上記高電位電源から供給される電流を上記接地電源に放電し、上記高電位電源の電位が所定の電位以上となったときは上記高電位電源から供給される電流を上記第一のスイッチに供給する電流制御回路とを具備したことを特徴とする。
【００１３】
また、さらに本発明のパワーオンリセット回路は、上記電流制御回路が、第一の端子が高電位電源に接続され、第二の端子が上記第一の出力ノードに接続された第二のスイッチと、第一の端子が上記第二のスイッチの第二の端子に接続され、第二の端子が接地電源に接続され、第三の端子が上記第二の出力ノードに接続された第三のスイッチとからなることを特徴とする。
【００１４】
また、本発明のパワーオンリセット回路は、第一の端子が高電位電源に接続された第一のスイッチと、第一の端子が上記第一のスイッチの第二の端子に接続され、第二の端子が出力ノードに接続された第二のスイッチと、上記第一のスイッチの第二の端子に第一の端子が接続され、第二の端子が上記出力ノードに接続されたフィードバック回路と、上記出力ノードに第一の端子が接続され、第二の端子が接地電源に接続されたキャパシタとを具備し、上記第一のスイッチは上記高電位電源の電位が上記接地電源の接地電位と上記高電位電源の電位の最終値との間の第一の電位以上のときに導通し、上記第二のスイッチはこの第二のスイッチの第一の端子の電位が上記接地電源の接地電位と上記高電位電源の電位との間の第二の電位以上のときに導通し、上記フィードバック手段は上記高電位電源の電位が第三の電位以上のときに上記第二のスイッチの第一の端子の電位が上記第二の電位以上になるように調節することを特徴とする。
【００１５】
また、本発明のパワーオンリセット回路は、ソースが高電位電源に接続され、ゲートが接地電源に接続された第一のＰチャネルＭＯＳトランジスタと、ソースが上記第一のＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートが接地電源に接続された第二のＰチャネルＭＯＳトランジスタと、第一の端子が接地電源に接続され、第二の端子が上記第二のＰチャネルＭＯＳトランジスタのドレインに接続されたキャパシタと、ソースが上記第一のＰチャネルＭＯＳトランジスタのドレインに接続され、ドレインが接地電源に接続され、ゲートが上記キャパシタの第二の端子に接続された第三のＰチャネルＭＯＳトランジスタとを具備したことを特徴とする。
【００１６】
また、さらに本発明のパワーオンリセット回路は、上記第三のＰチャネルＭＯＳトランジスタのコンダクタンスが、上記第一、第二のＰチャネルＭＯＳトランジスタのコンダクタンスより十分大きいことを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明の実施の形態のパワーオンリセット回路の構成を示す回路図である。
【００１８】
図１に示すように、ＰチャネルＭＯＳトランジスタＰ１のソースは、電源電圧ＶＤＤに接続され、このＰチャネルＭＯＳトランジスタＰ１のゲートは接地電源（ＧＮＤ）に接続される。ＰチャネルＭＯＳトランジスタＰ２のソースは、上記ＰチャネルＭＯＳトランジスタＰ１のドレインに接続され、このＰチャネルＭＯＳトランジスタＰ２のゲートは接地電源（ＧＮＤ）に接続される。ここで、上記ＰチャネルＭＯＳトランジスタＰ１のドレインと、上記ＰチャネルＭＯＳトランジスタＰ２のソースとの接続点をノードＤ１とする。
【００１９】
さらに、キャパシタＣ１の一端は、接地電源（ＧＮＤ）に接続され、このキャパシタＣ１の他端は上記ＰチャネルＭＯＳトランジスタＰ２のドレインに接続される。ここで、上記ＰチャネルＭＯＳトランジスタＰ２のドレインと、上記キャパシタＣ１の他端との接続点をノードＤ２とする。
【００２０】
さらに、ＰチャネルＭＯＳトランジスタＰ３のソースは、上記ＰチャネルＭＯＳトランジスタＰ１のドレインと上記ＰチャネルＭＯＳトランジスタＰ２のソースとの接続点である上記ノードＤ１に接続され、このＰチャネルＭＯＳトランジスタＰ３のドレインは接地電源（ＧＮＤ）に接続され、このＰチャネルＭＯＳトランジスタＰ３のゲートは上記キャパシタＣ１の他端と上記ＰチャネルＭＯＳトランジスタＰ２のドレインとの接続点である上記ノードＤ２に接続される。そして、上記ノードＤ２は、インバータＩ１を介してこのパワーオンリセット回路の出力端ＯＵＴに接続される。なお、上記ＰチャネルＭＯＳトランジスタＰ３は、フィードバック回路を構成し、上記ＰチャネルＭＯＳトランジスタＰ１及びＰ３は電流制限回路を構成する。
【００２１】
次に、このパワーオンリセット回路の動作について説明する。図２は、このパワーオンリセット回路の電源電圧ＶＤＤの立ち上がりに伴うノードＤ２の電位Ｖｏｕｔ  及び出力電圧Ｖｏｕｔｂを示す図である。ここで、ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３のしきい値電圧をＶｔｈｐ  とし、またトランジスタサイズ（チャネル幅Ｗ／チャネル長Ｌ）は、Ｐ１＜＜Ｐ３、Ｐ２＜＜Ｐ３とする。
【００２２】
まず、電源電圧ＶＤＤの立ち上がりにおいて、ＶＤＤ＜｜Ｖｔｈｐ  ｜の範囲内では、トランジスタＰ１はオフであり、したがってトランジスタＰ２もオフである。トランジスタＰ２がオフであるから、キャパシタＣ１の電位も接地電位（接地電源の電位）に等しく、ここで、トランジスタＰ１がオフであるため、トランジスタＰ３もオフである。
【００２３】
次に、電源電圧ＶＤＤがＶＤＤ＝｜Ｖｔｈｐ  ｜となると、トランジスタＰ１はオンする。トランジスタＰ１がオンすると、これと同時にトランジスタＰ３がオンする。このとき、トランジスタサイズは、Ｐ１＜＜Ｐ３であるから、ノードＤ１の電位は｜Ｖｔｈｐ  ｜以下に留まる。
【００２４】
また、上記トランジスタＰ１がオンしてトランジスタＰ３がオンすると同時に、トランジスタＰ２もオンする。このとき、トランジスタサイズは、Ｐ２＜＜Ｐ３であるから、このトランジスタＰ２にはきわめて小さな電流しか流れず、キャパシタＣ１の電位はほとんど変化しない。
【００２５】
次に、さらに電源電圧ＶＤＤが立ち上がっていくと、トランジスタＰ１のゲート−ソース間電圧Ｖｇｓは増加し、トランジスタＰ１の電流駆動能力が増加する。しかし、トランジスタＰ１の電流駆動能力がノードＤ１の電位でのトランジスタＰ３の電流駆動能力より小さい限り、上記ノードＤ１の電位はほとんど変化せず、｜Ｖｔｈｐ  ｜以下に留まる。
【００２６】
その後、さらに電源電圧ＶＤＤが立ち上がり、トランジスタＰ１のゲート−ソース間電圧Ｖｇｓがさらに増加し、トランジスタＰ１の電流駆動能力が上記ノードＤ１の電位でのトランジスタＰ３の電流駆動能力を上回るようになると、上記ノードＤ１の電位が増加し、このノードＤ１の電位が｜Ｖｔｈｐ  ｜を越えるようになる。すると、上記ノードＤ１を通り、トランジスタＰ２に流れる電流が急激に増加し始める、すなわち、トランジスタＰ２は導通状態となる。この電流は、キャパシタＣ１に流れ込み、このキャパシタＣ１の電位を上昇させる。これにより、図２に示すようにノードＤ２の電圧Ｖｏｕｔ  が急激に上昇する。そして、ついにはこの電圧Ｖｏｕｔ  により、トランジスタＰ３はオフになる。
【００２７】
すなわち、電源電圧ＶＤＤが｜Ｖｔｈｐ  ｜以上であり、トランジスタＰ１の電流駆動能力がノードＤ１の電位でのトランジスタＰ３の電流駆動能力より小さい範囲においては、電源電圧ＶＤＤから供給される電流はトランジスタＰ１を流れ、さらにトランジスタＰ３を流れて放電される。一方、トランジスタＰ１の電流駆動能力が上記ノードＤ１の電位でのトランジスタＰ３の電流駆動能力を上回るような電圧まで電源電圧ＶＤＤが立ち上がると、電源電圧ＶＤＤから供給される電流はトランジスタＰ１を流れ、さらにトランジスタＰ２を流れて、キャパシタＣ１の電位を上昇させる。このように上記トランジスタＰ１及びＰ３は、電源電圧ＶＤＤが所定の電位に立ち上がるまではトランジスタＰ２に電流を供給せず、電源電圧ＶＤＤが上記所定の電位以上となったときにトランジスタＰ２に電流を供給するという電流制御回路として機能している。
【００２８】
この後の動作は、図１に示すトランジスタＰ１，Ｐ２のオン抵抗が図３に示した上記従来例のパワーオンリセット回路の抵抗Ｒに置き換わったものと等しくなる。したがって、トランジスタＰ１，Ｐ２のオン抵抗とキャパシタＣ１の容量による時定数に従って、電圧Ｖｏｕｔ  は上昇する。ただし、電圧Ｖｏｕｔ  の電位が高くなればなるほど、このトランジスタＰ１，Ｐ２のオン抵抗は高くなるため電位上昇は緩やかになる。上記電圧Ｖｏｕｔ  は、インバータＩ１により変換されて、図２に示す出力電圧Ｖｏｕｔｂとなり、このパワーオンリセット回路の出力端ＯＵＴから出力される。
【００２９】
上述した従来例と比較して説明すれば次のようになる。電源電圧ＶＤＤが、｜Ｖｔｈｐ  ｜に立ち上がるまでは、抵抗が等価的に無限大である。したがって、電流はキャパシタＣ１に流れ込むことはなく、電圧Ｖｏｕｔ  の電位は変化しない。次に、電源電圧ＶＤＤが｜Ｖｔｈｐ  ｜以上になると、トランジスタＰ３がトランジスタＰ２のゲート−ソース間電圧Ｖｇｓを｜Ｖｔｈｐ  ｜近辺に維持して、トランジスタＰ２のトランジスタ抵抗を高く保つ。
【００３０】
さらに、電源電圧ＶＤＤが立ち上がると、トランジスタＰ３はトランジスタＰ２のゲート−ソース間電圧Ｖｇｓを｜Ｖｔｈｐ  ｜近辺に維持できなくなり、上記ゲート−ソース間電圧Ｖｇｓは徐々に｜Ｖｔｈｐ  ｜を越えて上昇する。すると、トランジスタＰ２を流れる電流が急激に増加し、この電流は急激にキャパシタＣ１に流れ込む。そして、キャパシタＣ１の電位を急速に上げて、電圧Ｖｏｕｔ  の電位を上昇させる。
【００３１】
なお、上記トランジスタＰ１，Ｐ２，Ｐ３を形成するための半導体集積回路上の寸法は、通常、半導体集積回路の他の部分で使用されるトランジスタと同じ程度の寸法があればよい。上記トランジスタサイズが、Ｐ１＜＜Ｐ３、Ｐ２＜＜Ｐ３を満足するトランジスタＰ１，Ｐ２，Ｐ３の寸法の一例を、チャネル幅Ｗ×チャネル長Ｌで示すと次のようになる。ここでは、トランジスタＰ１，Ｐ２のトランジスタサイズを同じものとして説明する。
【００３２】
Ｐ１＝Ｐ２＝Ｗ／Ｌ＝１／２０＝β１、Ｐ３＝Ｗ／Ｌ＝２０／１＝β３。ここで、トランジスタサイズを比較すると、β３／β１＝２０／（１／２０）＝４００となる。よって、同じ程度の寸法で、上記トランジスタサイズの条件を満足できることがわかる。
【００３３】
ここでは、説明を簡単にするためにトランジスタＰ１，Ｐ２を同じサイズとして説明したが、これらのサイズは違っていてもよい。また、上記キャパシタＣ１には、例えばデプレッション形、またはイントリンシック形のＭＯＳキャパシタを使用するのがよい。
【００３４】
以上説明したように本実施の形態によれば、ＭＯＳトランジスタを用いて抵抗値を実効的に大きくかつ電源電圧ＶＤＤの値によって変化させるとともに、ＭＯＳキャパシタを用いることにより、半導体集積回路上に抵抗Ｒ及び必要な時定数によって要求される大きなキャパシタＣを形成する必要がない。よって、半導体集積回路に、抵抗Ｒ及びキャパシタＣを形成するための大きな領域は不要である。また、このパワーオンリセット回路に用いている上記トランジスタＰ１，Ｐ２，Ｐ３は、すべてＰチャネルＭＯＳトランジスタであるため、製造上のばらつきは少なく、目的とする回路特性が得やすい。
【００３５】
すなわち、半導体集積回路にパワーオンリセット回路を設ける場合に、パワーオンリセット回路の形成に必要な面積を従来に比べて大幅に削減することができ、さらに目的とする回路特性が得やすいパワーオンリセット回路を実現することができる。
【００３６】
なお、上記実施の形態では、トランジスタＰ１，Ｐ２，Ｐ３にＰチャネルＭＯＳトランジスタを用いて構成したが、これに限るわけではなく、図１において上記トランジスタＰ１，Ｐ２，Ｐ３をＮチャネルＭＯＳトランジスタに変更し、さらに電源電圧ＶＤＤを接地電源ＧＮＤに、また接地電源ＧＮＤを電源電圧ＶＤＤに変更してパワーオンリセット回路を構成してもよい。すなわち、ソースが接地電源ＧＮＤに接続され、ゲートが電源電圧ＶＤＤに接続された第一のＮチャネルＭＯＳトランジスタと、ソースが上記第一のＮチャネルＭＯＳトランジスタのドレインに接続され、ゲートが電源電圧ＶＤＤに接続された第二のＮチャネルＭＯＳトランジスタと、第一の端子が電源電圧ＶＤＤに接続され、第二の端子が上記第二のＮチャネルＭＯＳトランジスタのドレインに接続されたキャパシタと、ソースが上記第一のＮチャネルＭＯＳトランジスタのドレインに接続され、ドレインが電源電圧ＶＤＤに接続され、ゲートが上記キャパシタの第二の端子に接続された第三のＮチャネルＭＯＳトランジスタとから構成してもよい。
このような構成のパワーオンリセット回路によっても、上記実施の形態と同様の効果を得ることができる。
【００３７】
【発明の効果】
以上述べたように本発明によれば、半導体集積回路にパワーオンリセット回路を設ける場合に、このパワーオンリセット回路の形成に大きな面積を必要としないパワーオンリセット回路を提供することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態のパワーオンリセット回路の構成を示す回路図である。
【図２】図１に示す上記パワーオンリセット回路の電源の立ち上がりに伴うノードＤ２の電位変化を示す図である。
【図３】従来例のパワーオンリセット回路の基本的な構成を示す回路図である。
【図４】回路内のノードをリセットする場合の動作を説明するための図である。
【図５】図３に示す上記パワーオンリセット回路の電源の立ち上がりに伴うノードＤ０の電位変化を示す図である。
【符号の説明】
Ｐ１，Ｐ２，Ｐ３  ＰチャネルＭＯＳトランジスタ
Ｄ１，Ｄ２  ノード
Ｃ１  キャパシタ
Ｉ１  インバータ
【図１】
0003617889.tif 000002
【図２】
0003617889.tif 000003
【図３】
0003617889.tif 000004
【図４】
0003617889.tif 000005
【図５】
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