(57)【特許請求の範囲】
【請求項１】
直流電源に接続した第１の主電極、負荷に接続した第２の主電極及び制御電極とを有する第１の半導体素子と、
前記第１の半導体素子の第１の主電極に接続した第１の主電極、基準回路に接続した第２の主電極及び前記第１の半導体素子の制御電極に接続した制御電極とを有する第２の半導体素子と、
高位電源端子と低位電源端子とを具備し、前記高位電源端子は系の電源電圧に保持され、前記高位電源端子と前記低位電源端子との間の電圧は系の電源電圧より小さい電圧に保持され、前記第１の半導体素子の第２の主電極に第１の入力端子を接続し、前記第２の半導体素子の第２の主電極に第２の入力端子を接続した比較器と、
前記比較器の出力に応じて、前記第１及び第２の半導体素子の制御電極にそれぞれ制御電圧を供給する駆動回路と、
前記第１の入力端子と前記低位電源端子間に接続した第１のダイオードと、
前記第２の入力端子と前記低位電源端子間に抵抗を介して接続した第２のダイオード
とから少なくともなり、前記基準回路で決まる所定電流値を上回る過電流が前記第１の半導体素子を流れたときは、前記第１の半導体素子をオン／オフ制御して電流振動を生成し、この電流振動により、前記第１の半導体素子の導通状態を遮断することを特徴とする半導体装置。
【請求項２】
前記第１の半導体素子はＮ１個のユニット素子から構成され、前記第２の半導体素子は、Ｎ２個の前記のユニット素子から構成され、Ｎ１≫Ｎ２であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記高位電源端子と前記低位電源端子間に定電圧ダイオードを接続したことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記直流電源と前記高位電源端子間に第３の半導体素子を接続したことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
前記第１及び第２の半導体素子、前記比較器、前記駆動回路及び前記第１及び第２のダイオードが同一半導体基板上に集積化されていることを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に高電圧電源供給制御装置に好適な半導体装置に関する。
【０００２】
【従来の技術】
従来の電源供給制御装置に用いる半導体装置（電力用半導体装置）としては、例えば図５に示すようなものがある。図５に示す電源供給制御装置は、自動車においてバッテリからの電源を選択的に各負荷に供給して、負荷への電力供給を主半導体素子ＱＡにより制御する装置である。主半導体素子ＱＡは、温度センサ内蔵トランジスタＱＡである。出力電圧ＶＢを供給する電源１０１に主半導体素子ＱＡＱＡのドレイン端子Ｄが接続され、主半導体素子ＱＡのソース端子ＳＡには負荷１０２が接続されている。ここで、負荷１０２としては、自動車のヘッドライト、テールライト、ワイパーモーター、パワウインドモーターなど、自動車で使用される負荷が該当する。
【０００３】
図５に示す電源供給装置は過電流検出・保護機能を備えている。主半導体素子ＱＡには、端子ＴＳを介して負荷１０２が接続されている。更に、この主半導体素子ＱＡに並列に基準半導体素子（基準ＭＯＳトランジスタ）ＱＢが接続され、基準半導体素子ＱＢには、端子ＴＲを介して抵抗Ｒｒが接続されている。図５に示す回路構成においては、負荷電流が主半導体素子ＱＡを流れることにより発生する主半導体素子ＱＡのドレイン〜ソース間電圧と、抵抗Ｒｒによって決まる基準半導体素子ＱＢのドレイン〜ソース間電圧を比較器ＣＭＰ１で比較することにより、あらかじめ設定された過電流判定値を超える過電流が流れたかどうかを常時チェックしている。そして、過電流が流れた場合は、駆動回路１１１を制御して主半導体素子ＱＡ、基準半導体素子ＱＢをオン／オフ動作させ、オン／オフ動作が一定時間継続すると主半導体素子ＱＡを遮断する。これにより、過電流による配線及び半導体デバイスの焼損を防止する構造になっている。
【０００４】
図５に示される電源供給装置について以下に詳細に説明する。主半導体素子ＱＡ及び基準半導体素子ＱＢは同一特性、構造を持つｎＭＯＳトランジスタからなるユニット素子をそれぞれ複数個並列接続して構成されている。主半導体素子ＱＡ及び基準半導体素子ＱＢのユニット素子の個数をそれぞれＮ１、Ｎ２とするとＮ１≫Ｎ２となるように構成する。この例ではＮ１：Ｎ２＝１０００：１とする。主半導体素子ＱＡのドレイン電極Ｄ及び基準半導体素子ＱＢのドレイン電極ＤＢは互いに接続され、ゲート電極も互いに接続されている。基準半導体素子ＱＢのソースＳＢと接地電位ＧＮＤ間には、端子ＴＲを介して、抵抗Ｒｒが接続されている。抵抗Ｒｒの代わりに定電流回路、又は定電流回路と抵抗を並列接続した回路が接続されることもあるが、図５では抵抗Ｒｒが接続された例について説明する。
【０００５】
図５の点線で囲った範囲の回路は、通常同一半導体チップ１１０上に集積され、パワーＩＣとして、モノリシックに集積化されている。半導体チップ１１０の外部に、一端を抵抗Ｒ１０に接続し他端を接地電位ＧＮＤに接続したスイッチＳＷ１があり、抵抗Ｒ１０の他端は電源ＶＢに接続されている。抵抗Ｒ１０とスイッチＳＷ１の接続点の電位が、端子ＴＧを介して、半導体チップ１１０の内部の駆動回路１１１に加えられ、ＳＷ１がオンすると駆動回路１１１は主半導体素子ＱＡ及び基準半導体素子ＱＢのゲートに図示されていないチャージポンプ回路で昇圧された電圧ＶＰを印加して、主半導体素子ＱＡ及び基準半導体素子ＱＢをオンさせる。例えば、電源電圧をＶＢとするとＶＰ＝ＶＢ＋１０Ｖである。
【０００６】
主半導体素子ＱＡ、基準半導体素子ＱＢを構成するＭＯＳトランジスタのユニット素子１個当たりのオン抵抗をＲｆｅｔとし、主半導体素子ＱＡ、基準半導体素子ＱＢのオン抵抗をそれぞれＲｏｎＡ、ＲｏｎＢとすると主半導体素子ＱＡ及び基準半導体素子ＱＢが完全にオンしている場合、即ちオーミック領域では、
ＲｏｎＡ＝Ｒｆｅｔ／Ｎ１                                  …（１）
ＲｏｎＢ＝Ｒｆｅｔ／Ｎ２…（２）
ＲｏｎＡ＝ＲｏｎＢ（Ｎ２／Ｎ１）＝ＲｏｎＢ／１０００…（３）
となる。主半導体素子ＱＡのオン抵抗ＲｏｎＡは通常３０［ｍΩ］位である。このとき、基準半導体素子ＱＢのオン抵抗ＲｏｎＢ＝３０［Ω］となる。
【０００７】
基準抵抗Ｒｒ＝２．４［ｋΩ］とする。主半導体素子ＱＡ及び基準半導体素子ＱＢのドレイン電流をそれぞれＩＤＡ及びＩＤＢとし、電源電圧ＶＢ＝１２［Ｖ］とすると、
0003660186.tif 000002
となる。主半導体素子ＱＡ及び基準半導体素子ＱＢのドレイン〜ソース間電圧をそれぞれＶＤＳＡ及びＶＤＳＢとすると、
ＶＤＳＢ＝ＲｏｎＢ×ＩＤＢ
＝３０［Ω］×５［ｍＡ］＝０．１５［Ｖ］…（５）
ＶＤＳＡ＝ＲｏｎＡ×ＩＤＡ＝３０［ｍΩ］×ＩＤＡ…（６）
ＶＤＳＡ−ＶＤＳＢ＝３０［ｍΩ］（ＩＤＡ−５［Ａ］）  …（７）
となる。ＩＤＡ＝５［Ａ］のときＶＤＳＢ＝ＶＤＳＡとなり、ＩＤＡ＜５［Ａ］ではＶＤＳＡ＜ＶＤＳＢとなり、ＩＤＡ＞５［Ａ］ではＶＤＳＡ＞ＶＤＳＢとなる。
【０００８】
電源電圧ＶＢを基準にして比較器ＣＭＰ１の（＋）及び（−）入力端子電圧を考える。ＣＭＰ１の（−）入力端子には基準半導体素子ＱＢのドレイン〜ソース間電圧ＶＤＳＢが加えられる。一方、ＣＭＰ１の（＋）入力端子には主半導体素子ＱＡのドレイン〜ソース間電圧を抵抗Ｒ１とＲ２で分圧した電圧が加えられる。即ち抵抗Ｒ１の電圧降下をＶＲ１とすると、
ＶＲ１＝ＶＤＳＡ×（Ｒ１／（Ｒ１＋Ｒ２））              …（８）
で決定される電圧ＶＲ１がＣＭＰ１の（＋）入力端子に加えられる。ＶＲ１＝ＶＤＳＢとなるＶＤＳＡをＶＤＳＡｔｈとすると、
ＶＤＳＢ＝ＶＤＳＡｔｈ×（Ｒ１／（Ｒ１＋Ｒ２））            …（９）
ＶＤＳＡｔｈ−ＶＤＳＢ＝（Ｒ２／Ｒ１）×ＶＤＳＢ…（１０）
となる。この例では（１）式より、ＩＤＡ＝５［Ａ］のときにＶＤＳＡ＝ＶＤＳＢとなり、（８）式よりＶＤＳＡ＞ＶＲ１となるから、この状態ではＶＲ１＜ＶＤＳＢとなる。
【０００９】
ＶＲ１＜ＶＤＳＢのときＣＭＰ１の出力は“Ｈ”となり駆動回路１１１内のソーストランジスタＱ５がオンし、シンクトランジスタＱ６がオフして主半導体素子ＱＡ及び基準半導体素子ＱＢのゲートにはチャージポンプ電圧ＶＰが印加され、主半導体素子ＱＡ及び基準半導体素子ＱＢはオンする。
【００１０】
ＶＤＳＡがＶＤＳＢより大きくなり、（１０）式で示されるＶＤＳＡｔｈより大きくなるとＶＲ１＞ＶＤＳＢとなる。このとき、ＩＤＡは５［Ａ］より大きくなっているので、いわゆる過電流の状態にある。ＣＭＰ１の出力は“Ｌ”となり、駆動回路１１１内のソーストランジスタＱ５はオフし、シンクトランジスタＱ６がオンして主半導体素子ＱＡ及び基準半導体素子ＱＢのゲート回路が接地されるので、主半導体素子ＱＡ及び基準半導体素子ＱＢはオフ動作に入る。オフ動作に入るとＶＤＳＡ及びＶＤＳＢは増大し、ＩＤＡ及びＩＤＢは減少する。そのためＶＤＳＡとＶＤＳＢの差が少なくなり、一方、（１０）式から判るように、ＶＤＳＢが大きくなるにつれて、ＶＤＳＡｔｈ−ＶＤＳＢはどんどん大きくなる。従って、ＶＤＳＡ及びＶＤＳＢが大きくなるにつれて、ＶＲ１＜ＶＤＳＢが再度成立し、ＣＭＰ１の出力は“Ｈ”となり、主半導体素子ＱＡ及び基準半導体素子ＱＢはオンする。即ち、過電流の状態では主半導体素子ＱＡ及び基準半導体素子ＱＢはオン／オフ動作を行うことになる。オン／オフ動作が継続すると素子に内蔵した温度センサによる過熱遮断機能により主半導体素子ＱＡを遮断する。或いは、オン／オフ継続時間をタイマーで計測することにより、主半導体素子ＱＡを遮断する。このようにして図５に示す電力供給装置は主半導体素子ＱＡを流れる負荷電流が所定値以下であれば、オン動作を継続して負荷に電力を供給し、所定値を超える過電流が流れると一定時間後に主半導体素子ＱＡを遮断して過電流による配線及び電力供給装置自身の焼損を防止している。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の電源供給装置にあっては、電流検出を行うために、主半導体素子ＱＡのソース電位と基準半導体素子ＱＢのソース電位を比較器ＣＭＰ１で比較している。比較器ＣＭＰ１の（＋）及び（−）入力端子には、主半導体素子ＱＡ及び基準半導体素子ＱＢのソース電位が入力されるが、主半導体素子ＱＡ及び基準半導体素子ＱＢのソース電位は電源電圧ＶＢの範囲で変化する。主半導体素子ＱＡのソース電位については負荷電流が流れる配線のインダクタンスにより電源電圧範囲ＶＢを超えて変化することも起こり得る。従って、ＣＭＰ１及びこのＣＭＰ１の（＋）、（−）入力端子は、電源電圧ＶＢ以上の耐圧を有するものでなければならない。一方、自動車の電源系は現状では１２Ｖ系が主体で、その場合には電源電圧ＶＢの最大値は１８Ｖ程度を考えていれば良い。しかし、最近では負荷電流による電力損失を低減するため、電源電圧の昇圧が検討され、４２Ｖ系の電源が具体的に検討され初めている。この場合には、主半導体素子ＱＡ及び基準半導体素子ＱＢとその駆動回路は４２Ｖ電源系に必要な耐圧まで耐圧を向上させねばならない。
【００１２】
このとき従来の方式では比較器ＣＭＰ１についても同様に耐圧アップが必要となる。比較器ＣＭＰ１等の制御回路はＣＭＯＳプロセス又はＢｉＣＭＯＳプロセスで製造されるが、素子構造の高耐圧化や、これに伴うプロセスの改善が必要となる。高耐圧化の手法は、同じ耐圧を有する素子の数を増やす方法や、ゲート絶縁膜の厚さを厚くする、ガードリングやフィールドプレートを形成する等により、素子そのものの耐圧を向上させる等の手法がある。しかし、素子の数を増やす方法では、チップ面積の増大、プロセス工程の複雑化等が必要となり、部品コストの増大をもたらす。高耐圧化のために、ゲート絶縁膜の厚さを厚くすれば、素子の変換コンダクタンスｇｍ等の性能（電気的特性）は低下する。又高耐圧の環境下で素子を使用することは、素子の信頼性低下の要因にもなる。
【００１３】
電源電圧が高電圧化されても、制御回路は従来の耐圧の素子を使用することが出来れば、部品コストの増大を防ぐことが出来、又素子の信頼性確保の面からも好ましいことである。
【００１４】
本発明の目的は、上記従来の問題点や事情を解決することにあり、電源電圧が従来の１２Ｖ系から、例えば４２Ｖ系のような高電圧電源系に移行した場合でも、第１及び第２の半導体素子の半導体素子の第２の主電極間の電位を比較する比較器として、従来の１２Ｖ系の素子を使用することが可能な半導体装置を提供することである。
【００１５】
本発明の他の目的は、制御回路に用いている比較器の高耐圧化を不要とし、高耐圧化に伴うコストアップを回避することが出来る半導体装置を提供することである。
【００１６】
本発明の更に他の目的は、制御回路に用いている比較器の高電圧環境下での使用を避けることによる信頼性の向上が可能になる半導体装置を提供することである。
【００１７】
【課題を解決するための手段】
本発明の第１の特徴は、直流電源に接続した第１の主電極、負荷に接続した第２の主電極及び制御電極とを有する第１の半導体素子と、第１の半導体素子の第１の主電極に接続した第１の主電極、基準回路に接続した第２の主電極及び第１の半導体素子の制御電極に接続した制御電極とを有する第２の半導体素子と、高位電源端子と低位電源端子とを具備し、第１の半導体素子の第２の主電極に第１の入力端子を接続し、第２の半導体素子の第２の主電極に第２の入力端子を接続した比較器と、この比較器の出力に応じて、第１及び第２の半導体素子の制御電極にそれぞれ制御電圧を供給する駆動回路と、第１の入力端子と低位電源端子間に接続した第１のダイオードと、第２の入力端子と低位電源端子間に抵抗を介して接続した第２のダイオードとから少なくともなる半導体装置であることである。そして、基準回路で決まる所定電流値を上回る過電流が第１の半導体素子を流れたときは、第１の半導体素子をオン／オフ制御して電流振動を生成し、この電流振動により、第１の半導体素子の導通状態を遮断する。ここで、「基準回路」とは、基準抵抗の他に、定電流源、抵抗と定電流源との並列回路等の種々の回路が含まれる。そして、高位電源端子は系の電源電圧に保持され、高位電源端子と低位電源端子との間の電圧は系の電源電圧より小さい電圧に保持されている。又、第１及び第２の半導体素子としては、ＭＯＳ電界効果トランジスタ（ＦＥＴ）、ＭＯＳ静電誘導トランジスタ（ＳＩＴ）等のＭＯＳトランジスタ、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の絶縁ゲート型パワーデバイスが使用可能である。或いはエミッタ・スイッチド・サイリスタ（ＥＳＴ）等の種々のＭＯＳ複合型デバイスでもかまわない。これらの半導体素子はｎチャネル型でもｐチャネル型でもかまわない。又「第１の主電極」とは、ＩＧＢＴにおいてはエミッタ電極又はコレクタ電極のいずれか一方、ＭＯＳトランジスタ等の絶縁ゲート型トランジスタにおいてはソース電極又はドレイン電極のいずれか一方を意味する。「第２の主電極」とは、ＩＧＢＴにおいては上記第１の主電極とはならないエミッタ電極又はコレクタ電極のいずれか一方、絶縁ゲート型トランジスタにおいては上記第１の主電極とはならないソース電極又はドレイン電極のいずれか一方を意味する。即ち、第１の主電極が、エミッタ電極であれば、第２の主電極はコレクタ電極であり、第１の主電極がソース電極であれば、第２の主電極はドレイン電極である。又、「制御電極」とはＩＧＢＴ及び絶縁ゲート型トランジスタのゲート電極を意味することは勿論である。
【００１８】
特に、比較器の第１の入力端子と低位電源端子間に第１のダイオードを、第２の入力端子と低位電源端子間に第２のダイオードを接続することにより、これらのダイオードの順方向降下電圧により、比較器の入力電圧をクランプすることが出来る。更に、比較器の高位電源端子と低位電源端子間にツェナーダイオード等の定電圧ダイオードを接続すれば、比較器を高電圧から保護出来る。又、直流電源と高位電源端子間に第３の半導体素子を接続することが好ましい。又、特に、第２の半導体素子の電流容量が第１及び第２の半導体素子の電流容量よりも小さくなるように、それぞれの半導体素子を構成するユニット素子数の比を決定すれば良い。このようなユニット素子数の選択を行って、パワーＩＣの平面パターンのレイアウトを設定することにより、第２の半導体素子の回路構成を小型化出来、更に半導体チップの面積を縮小出来るとともに、高電圧条件対応の半導体装置の製造コストを大幅に削減出来る。
【００１９】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００２０】
本発明の実施の形態に係る高電圧用電流振動型遮断機能付き半導体装置は、図１に示すように、外部入力端子Ｔ１に接続された第１の主電極ＤＡ、第１の外部出力端子Ｔ３に接続された第２の主電極ＳＡ及び制御電極ＧＡとを有する第１の半導体素子ＱＡと、外部入力端子Ｔ１に接続された第１の主電極ＤＢと、第２の外部出力端子Ｔ３に接続した第２の主電極ＳＢ及び第１の半導体素子ＱＡの制御電極ＧＡに接続した制御電極ＧＢとを有する第２の半導体素子ＱＢと、第２の半導体素子ＱＢの第２の主電極ＳＢと第２の外部出力端子Ｔ３を経由して接続された基準回路としての基準抵抗Ｒｒと、高位電源端子ＮＨと低位電源端子ＮＬとを具備し、第１の半導体素子ＱＡの第２の主電極に第１の入力端子を接続し、第２の半導体素子ＱＢの第２の主電極に第２の入力端子を接続した比較器ＣＭＰ１と、比較器ＣＭＰ１の出力に応じて、第１の半導体素子ＱＡ及び第２の半導体素子ＱＢの制御電極ＧＡ，ＧＢにそれぞれ制御電圧を供給する駆動回路１１１と、第１の入力端子と低位電源端子ＮＬ間に接続された第１のダイオードＤ２１と、第２の入力端子と低位電源端子ＮＬ間に抵抗Ｒ２８を介して接続された第２のダイオードＤ２２とから少なくとも構成されている。そして、第１の外部出力端子Ｔ３に接続される負荷１０２に流れる電流が、基準回路（基準抵抗）Ｒｒで決まる所定の電流値を上回ったときには、第１の半導体素子ＱＡをオン／オフ制御して電流振動を生成し、この電流振動により、外部入力端子Ｔ１と第１の外部出力端子Ｔ３間の導通状態を遮断する。
【００２１】
なお、この例では、「基準回路」として基準抵抗Ｒｒを用いたが、基準抵抗Ｒｒの他に、定電流源（定電流回路）、或いは抵抗と定電流回路との並列回路等を使用することが可能である。基準回路として基準抵抗Ｒｒを用いる場合は、基準抵抗Ｒを電流容量比ｎ（この例ではｎ＝１０００）で割った値、即ちＲｒ／ｎ＝Ｒｒ／１０００と負荷抵抗の大小関係を比較して、負荷抵抗がＲｒ／ｎより小さくなったら、第１の半導体素子ＱＡをオン／オフ動作させる。一方、基準回路として定電流源Ｉｒｅｆを用いる場合は、Ｉｒｅｆを電流容量比倍した電流値、即ちｎ×Ｉｒｅｆ＝１０００×Ｉｒｅｆと負荷電流の大小関係を比較して、ｎ×Ｉｒｅｆより負荷電流が大きくなったら、第１の半導体素子ＱＡをオン／オフ動作させる。基準回路として抵抗と定電流源との並列回路で構成した場合は、抵抗基準と電流基準の合成された特性となる。これらの基準回路は、負荷側の異常状態を何により判定するかで使い分けるのが好ましい。
【００２２】
図２に示すように、第１の半導体素子ＱＡのゲート電極ＧＡとソース電極ＳＡとの間には、加熱遮断回路１２０を接続することが好ましい（なお、電流振動の振動の回数を計測する方式を採用すれば、加熱遮断回路１２０による感熱遮断機能は必須ではない。）。図２に示す加熱遮断回路１２０は、第１の半導体素子ＱＡのゲート電極ＧＡに接続された過熱遮断用ＭＯＳトランジスタＱＳと、この過熱遮断用ＭＯＳトランジスタＱＳのゲート電極に信号を入力するラッチ回路１２２と、ラッチ回路１２２の状態を制御する温度センサ１２１等から構成されている。つまり、半導体チップ１１０の表面温度が規定以上の温度まで上昇したことが温度センサ１２１によって検出された場合には、温度センサ１２１からの検出情報により、ラッチ回路１２２の状態が遷移し、この状態がラッチ回路１２２に保持される。この結果、過熱遮断用ＭＯＳトランジスタＱＳがオン動作となり、第１の半導体素子ＱＡのゲート電極ＧＡとソース電極ＳＡ間を短絡し、第１の半導体素子ＱＡを強制的にオフ制御する。
【００２３】
ここで、温度センサ１２１はポリシリコン等で構成した４個のダイオードが直列接続されてなり、温度センサ１２１は第１の半導体素子ＱＡの近傍に集積化されている。第１の半導体素子ＱＡの接合温度が上昇するにつれて、半導体チップの表面温度が上昇し、温度センサ１２１の４個のダイオードの順方向降下電圧が次第に低下する。そして、４個のダイオードの順方向降下電圧の総和が、ｎＭＯＳトランジスタＱ５１のゲート電位が“Ｌ”レベルとされる電位まで下がると、ｎＭＯＳトランジスタＱ５１がオン状態からターンオフする。これにより、ｎＭＯＳトランジスタＱ５４のゲート電位が、第１の半導体素子ＱＡのゲート制御端子Ｇの電位にプルアップされ、ｎＭＯＳトランジスタＱ５４がターンオンする。このため、ｎＭＯＳトランジスタＱ５３がターンオフし、ｎＭＯＳトランジスタＱ５２がオフ状態からターンオンして、ラッチ回路１２２に“１”がラッチされることとなる。このとき、ラッチ回路１２２の出力が“Ｈ”レベルとなって、過熱遮断用素子ＱＳがオフ状態からターンオンする。この結果、第１の半導体素子ＱＡの真のゲートＴＧと第２主電極（ソース電極）ＳＡ間が短絡されて、第１の半導体素子ＱＡがオン状態からターンオフして、過熱遮断されることとなる。
【００２４】
本発明の高電圧条件に用いる半導体装置は、図１に示すように、第１の半導体素子ＱＡとこの第１の半導体素子の制御回路とを同一基板上に集積化した半導体集積回路（パワーＩＣ）である。制御回路は、第１の半導体素子ＱＡに接続された負荷１０２中を流れる電流を検知して、異常電流発生時には第１の半導体素子ＱＡとをオン／オフ制御して電流振動を生成し、この電流振動により、第１の半導体素子ＱＡを遮断する機能を有する。パワーＩＣを構成する基板として、セラミック、ガラスエポキシ等の絶縁性基板や絶縁金属基板等を用い、ハイブリッドＩＣの形態でも良い。しかし、より好ましくは、同一半導体基板（同一チップ）上にモノリシックに集積化した「モノリシックパワーＩＣ」とすべきである。
【００２５】
第１の半導体素子ＱＡとしては、例えば、ＤＭＯＳ構造、ＶＭＯＳ構造、或いはＵＭＯＳ構造のパワーＭＯＳトランジスタやこれらと類似な構造のＭＯＳＳＩＴが使用可能である。又、ＥＳＴ、ＭＯＳ制御サイリスタ（ＭＣＴ）等のＭＯＳ複合型デバイスでも良い。更に、ＩＧＢＴ等の他の絶縁ゲート型パワーデバイスが使用可能である。更に、常にゲートを逆バイアスで使うのであれば、接合型ＭＯＳトランジスタ、接合型ＳＩＴや静電誘導サイリスタ（ＳＩサイリスタ）等も使用可能である。この高電圧用パワーＩＣに用いる第１の半導体素子ＱＡはｎチャネル型でもｐチャネル型でもかまわない。即ち、本発明の半導体装置は、ｎチャネル型及びｐチャネル型の両方が存在する。以下の説明においては、ｎチャネル型の半導体装置をハイサイド（High-Side)素子として用いた場合について説明する。
【００２６】
この第１の半導体素子ＱＡは、例えば、複数個のユニット素子（単位セル）が並列接続されたマルチ・チャネル構造のパワーデバイスを採用すれば良い。そして、この第１の半導体素子ＱＡに並列接続されるように、第２の半導体素子ＱＢが、第１の半導体素子ＱＡに隣接する位置に配置されている。この第２の半導体素子ＱＢには、加熱遮断回路１２０は必須ではない。第２の半導体素子ＱＢが、第１の半導体素子ＱＡと同一プロセスで、隣接位置に配置されているので、温度ドリフトやロット間の不均一性の影響による互いの電気的特性のバラツキを除去（削減）できる。第２の半導体素子ＱＢの電流容量が第１の半導体素子ＱＡの電流容量よりも小さくなるように、第２の半導体素子ＱＢを構成する並列接続のユニット素子数を調整している。例えば、第２の半導体素子ＱＢのユニット素子数１に対して、第１の半導体素子ＱＡのユニット素子数を１０００となるように構成することにより、第２の半導体素子ＱＢと第１の半導体素子ＱＡのチャネル幅Ｗの比を１：１０００としている。又、温度センサ１２１は、第２の半導体素子ＱＢ及び第１の半導体素子ＱＡの上部に形成された層間絶縁膜の上部に堆積されたポリシリコン薄膜等で構成した複数個のダイオードが直列接続により構成され、温度センサ１２１を第１の半導体素子ＱＡのチャネル領域の近傍の位置に集積化している。
【００２７】
図１に基づいて本発明の半導体装置の動作を説明する。半導体チップ１１０の外部にある作動スイッチＳＷ１をオンすると外部入力端子Ｔ２を経由してオン信号が駆動回路１１１に入力され、図示されていないチャージポンプ回路で昇圧された電圧ＶＰが抵抗Ｒ８，Ｒ７を経由して第１及び第２の半導体素子ＱＡ，ＱＢのゲートＴＧに加えられ、第１の半導体素子ＱＡ及び第２の半導体素子ＱＢはオンする。電圧ＶＰの値は、例えば電源電圧をＶＢとするとＶＢ＋１０Ｖである。
【００２８】
第１の半導体素子ＱＡ，第２の半導体素子ＱＢを構成するＭＯＳトランジスタユニット素子１個当たりのオン抵抗をＲｆｅｔとし、第１の半導体素子ＱＡ，第２の半導体素子ＱＢのオン抵抗をそれぞれＲｏｎＡ，ＲｏｎＢとすると第１の半導体素子ＱＡ及び第２の半導体素子ＱＢが完全にオンしている場合、即ちオーミック領域では、上述した（１）式から（３）式が成立する。ＲｏｎＡは通常３０[ｍΩ]位である。このときＲｏｎＢ＝３０[Ω]となる。ここで、Ｒｒ＝８．４[ｋΩ]とする。第１の半導体素子ＱＡ及び第２の半導体素子ＱＢのドレイン電流をそれぞれＩＤＡ及びＩＤＢとし、電源電圧ＶＢ＝４２[Ｖ]とすると、
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となる。第１の半導体素子ＱＡ及び第２の半導体素子ＱＢのドレイン〜ソース間電圧をそれぞれＶＤＳＡ及びＶＤＳＢとすると、前述した（５）式〜（７）式が成立する。
【００２９】
ＩＤＡ＝５［Ａ］のときＶＤＳＢ＝ＶＤＳＡとなり、ＩＤＡ＜５［Ａ］ではＶＤＳＡ＜ＶＤＳＢとなり、ＩＤＡ ＞ ５［Ａ］ではＶＤＳＡ＞ＶＤＳＢとなる。
【００３０】
スイッチＳＷ１がオンするとｐｎｐトランジスタＱ１１がオンし、比較器ＣＭＰ１の高位電源端子ＮＨに電源電圧が印加される。比較器ＣＭＰ１の低位電源端子ＮＬは抵抗Ｒ２７を介して接地され、ＮＨとＮＬの間はツェナーダイオードＺＤ２が接続されているので、ＺＤ２のツェナー電圧を１２［Ｖ］とするとＣＭＰ１の高位電源端子と低位電源端子間の電圧は１２［Ｖ］となり、電源電圧ＶＢ＝４２［Ｖ］より小さい電圧に保持されることになる。ＣＭＰ１の低位電源端子ＮＬの電位ＶＮＬは、
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に保たれる。
【００３１】
第１の半導体素子ＱＡのドレイン電流ＩＤＡが５［Ａ］以下のとき、ＶＤＳＡ＜ＶＤＳＢとなるため比較器ＣＭＰ１の出力は“Ｈ”となり、ｐｎｐトランジスタＱ１２はオフして、駆動回路１１１は第１の半導体素子ＱＡ及び第２の半導体素子ＱＢをオンし続ける。一方、第１の半導体素子ＱＡのドレイン電流ＩＤＡが５［Ａ］を超えるとＶＤＳＡ＞ＶＤＳＢとなるため比較器ＣＭＰ１の出力“Ｌ”となり、ｐｎｐトランジスタＱ１２がオンする。このため、駆動回路１１１のソーストランジスタＱ５がオフし、シンクトランジスタＱ６がオンして第１の半導体素子ＱＡ、第２の半導体素子ＱＢのゲートは抵抗Ｒ７、Ｒ８を介して接地される。このため、第１の半導体素子ＱＡ、第２の半導体素子ＱＢはオフ動作に入る。即ち、５［Ａ］が電源電圧ＶＢ＝４２［Ｖ］のときの過電流判定値となる。このときの負荷抵抗は４２［Ｖ］／５［Ａ］＝８．４［Ω］で、これはｎ×Ｒｒ＝１０００×８．４［ｍΩ］に等しい。即ち、８．４［Ω］が過負荷判定値となり、負荷抵抗が８．４［Ω］以下になると第１の半導体素子ＱＡ、第２の半導体素子ＱＢはオフ動作に入る。過負荷判定値８．４［Ω］は電源電圧ＶＢに関わらず一定である。これは基準回路として抵抗を用いているからであり、基準回路として定電流回路を用いれば、過電流判定値は電源電圧ＶＢに関わらず一定になる。
【００３２】
第１の半導体素子ＱＡ、第２の半導体素子ＱＢがオフ動作に入ると第１の半導体素子ＱＡ、第２の半導体素子ＱＢのドイン〜ソース間電圧ＶＤＳＡ、ＶＤＳＢは増大する。第１の半導体素子ＱＡ、第２の半導体素子ＱＢのソース電位をＶＳＡ、ＶＳＢとするとＶＳＡ、ＶＳＢは接地電位ＧＮＤに向かって低下して行く。駆動回路１１１のシンクトランジスタＱ６がオンするため第１の半導体素子ＱＡのソース→抵抗Ｒ８１→抵抗Ｒ２６→ダイオードＤ１→抵抗Ｒ８→シンクトランジスタＱ６→ＧＮＤの経路で電流が流れ、ＣＭＰ１の（＋）入力端子電位を低下させるヒステリシス効果が発生し、ＣＭＰ１の出力は安定して “Ｌ”を維持する。ＣＭＰ１の入力端子電位も ＶＳＡ、ＶＳＢの低下に伴って低下して行くが、ＣＭＰ１（＋）入力端子電位はＣＭＰ１低位電源端子の電位ＶＮＬとダイオードＤ２１によりクランプされ、ＶＮＬ−０．７［Ｖ］（Ｄ２１の順方向電圧降下）以下には下がらない。ＶＮＬ＝ＶＢ−１２．３［Ｖ］だから、ＣＭＰ１（＋）入力端子電位はＶＢ−１３［Ｖ］以下には下がらない。一方、ＣＭＰ１の（−）入力端子もダイオードＤ２２によりクランプされるが、抵抗Ｒ２８を介してクランプされるため、ＣＭＰ１の（−）入力端子電圧はＲ２８の電圧降下分だけ、（＋）入力端子電位より低い電位にクランプされる。即ち（−）入力端子のクランプ電位はＶＢ−１３［Ｖ］−（Ｒ２８電圧降下分）となる。このためＶＳＡ、ＶＳＢの電位が低下してクランプ電圧がＣＭＰ１に入力されるようになるとＣＭＰ１の出力は負荷側の状態に関わらず、“Ｈ”となり、駆動回路１１１は再び第１の半導体素子ＱＡ、第２の半導体素子ＱＢをオンさせる。ＶＳＡ、ＶＳＢがクランプ電圧を下回ると制御回路及びＭＯＳトランジスタの遅れ時間後に第１の半導体素子ＱＡ、第２の半導体素子ＱＢはオンし、ＶＳＡ、ＶＳＢがクランプ電圧を上回ると制御回路及びＭＯＳトランジスタの遅れ時間後に第１の半導体素子ＱＡ、第２の半導体素子ＱＢはオフするため、オン／オフ動作を続けることになる。オン／オフ動作が一定時間継続すると第１の半導体素子ＱＡの過熱遮断により、又はタイマー処理により第１の半導体素子ＱＡ及び第２の半導体素子ＱＢを遮断する。
【００３３】
（他の実施の形態）
上記の実施の形態による開示の一部を成す論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３４】
例えば、図１はｎチャネルのハイサイドの回路を示したが、図３に示すようなｐチャネルのハイサイドの回路も、ｐチャネル・第１の半導体素子ＱＡ（ｐ）を用いれば、ほぼ同様な回路構成で実現可能である。
【００３５】
又、一定の場合は、図４に示すように図１に示したツェナーダイオードＺＤ２を省略した構成でも良い。
【００３６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００３７】
【発明の効果】
本発明の半導体装置によれば、電源電圧が従来の１２Ｖ系から、例えば４２Ｖ系のような高電圧電源系に移行した場合でも、第１及び第２の半導体素子の半導体素子の第２の主電極間の電位を比較する比較器として、従来の１２Ｖ系の素子を使用することが可能となる。これにより、比較器の高耐圧化が不要となり、高耐圧化に伴うコストアップを回避することが出来る。
【００３８】
更に、本発明の半導体装置によれば、比較器の高電圧環境下での使用を避けることによる信頼性の向上が可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る高電圧用の半導体装置の回路構成図である（ｎチャネルの場合）。
【図２】本発明の実施の形態に係る半導体装置に集積化する加熱遮断回路の回路構成図である。
【図３】本発明の他の実施の形態に係る高電圧用の半導体装置の回路構成図である（ｐチャネルの場合）。
【図４】本発明の更に他の実施の形態に係る高電圧用の半導体装置の回路構成図である（ｐチャネルの場合）。
【図５】従来の電源供給制御装置の回路構成図である。
【符号の説明】
１０１  低電圧電源
１０２  負荷
１１０、１１８，１２１，１２２  半導体チップ
１１１  駆動回路
１２０  加熱遮断回路
１９１  高電圧電源
ＣＭＰ１  比較器
Ｄ１，Ｄ２１，Ｄ２２  ダイオード
ＱＡ  第１の半導体素子
ＱＢ  第２の半導体素子
Ｑ７１，Ｑ７２，Ｑ１３１，Ｑ２２１，Ｑ３１１，Ｑ３１２  ＭＯＳトランジスタ
ＲＧ  ゲート抵抗
Ｒ１，Ｒ２，Ｒ５，Ｒ７，Ｒ８，Ｒ１０，Ｒ２１，Ｒ２２，Ｒ８１，Ｒ８２  抵抗
Ｒｒ  基準抵抗
Ｔ１，Ｔ２，Ｔ３，Ｔ４  入出力端子
ＺＤ１，ＺＤ２  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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