(57)【特許請求の範囲】
【請求項１】
被比較電圧と基準電圧とを比較して、前記被比較電圧の方が小さい場合に前記被比較電圧を所定の電圧だけ増加させ、前記被比較電圧の方が大きい場合に前記被比較電圧を同じ所定の電圧だけ減少させ、前記比較した結果に基づく制御信号を生成し、該制御信号を用いて出力バッファの出力インピーダンス、又は入力バッファの入力インピーダンスを調整するインピーダンス整合用の制御信号を生成する方法において、
前記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる前記所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる前記所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、前記増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にすることを特徴とするインピーダンス整合用の制御信号生成方法。
【請求項２】
前記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる前記所定の電圧は、一定値とすることを特徴とする請求項１記載のインピーダンス整合用の制御信号生成方法。
【請求項３】
前記被比較電圧の変更は一定時間毎に行い、該一定時間毎の前記比較した結果に基づく前記制御信号を所定時間について平均化することを特徴とする請求項１又は２記載のインピーダンス整合用の制御信号生成方法。
【請求項４】
前記被比較電圧の変更は、前記被比較電圧を増加させる場合の値と前記被比較電圧を減少させる場合の値とを異ならしめて行うことを特徴とする請求項１、２又は３記載のインピーダンス整合用の制御信号生成方法。
【請求項５】
被比較電圧と基準電圧とを一定時間毎に比較するコンパレータと、該コンパレータの比較結果を入力して該比較毎に前記被比較電圧が前記基準電圧よりも小さいときカウント値を１だけインクリメントし前記被比較電圧が前記基準電圧よりも大きいときカウント値を１だけデクリメントするアップ／ダウンカウンターと、前記カウント値に基づいて前記被比較電圧の値を変更させる被比較電圧変更回路と、インピーダンス整合用の制御信号を生成する生成回路とを有するインピーダンス整合用の制御信号生成回路であって、
前記被比較電圧変更回路は、
前記被比較電圧の値を変更する際、前記被比較電圧の値を増大方向に変更させるときの値と前記被比較電圧を減少方向に変更させるときの値とを異ならしめて設定する回路であり、前記増大方向と前記減少方向へ変化させ続ける場合の１カウント当たりに変更させる電位差よりも、増加から減少又は減少から増加に転ずる場合に変更させる電位差を小さくするように変更し、かつ前記増大方向と前記減少方向へ変化させ続ける場合の１カウント当たりに変更させる電位差よりも、増加から減少と減少から増加に転ずる両場合に変更させる両電圧を加えた電位差を小さくするように変更するものであり、
前記生成回路は、
所定時間内に計測された前記カウント値の平均値に基づいて前記インピーダンス整合用の制御信号を生成する回路であることを特徴とするインピーダンス整合用の制御信号生成回路。
【請求項６】
前記被比較電圧変更回路は、電源と接地との間に直列に接続された２つのインピーダンス要素を含み、両インピーダンス要素の接続点から前記被比較電圧を出力し、前記電源に接続された前記インピーダンス要素は、前記カウント値に基づいてインピーダンス値が変更される並列接続されたトランジスタであり、該各トランジスタのゲートに前記カウント値に基づく信号が入力されることを特徴とする請求項５記載のインピーダンス整合用の制御信号生成回路。
【請求項７】
前記電源に接続されたインピーダンス要素は、前記トランジスタに替えてスイッチ素子と抵抗を直列接続したものからなり、前記カウント値に基づく信号により前記スイッチ素子が開閉するものであることを特徴とする請求項６記載のインピーダンス整合用の制御信号生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インピーダンス整合用の制御信号生成方法及び回路に関し、具体的にはインピーダンス整合対象回路の終端インピーダンスの整合に用いるインピーダンス整合用の制御信号としてアップダウンカウンターのカウント値を用い、このカウント値に基づいて生成される被比較電圧と基準電圧とを比較し、比較結果により該カウンターを制御してカウント値を変更することで、インピーダンス整合用の制御信号を生成するインピーダンス整合用の制御信号生成方法及び回路に関する。
【０００２】
【従来の技術】
従来から電気信号伝送路では、信号の送端及び受端においてインピーダンス整合を取る手段が講じられている。このインピーダンス整合を取るのは、電気信号を正常に信号送端から信号受端に伝送させるためである。
特に、半導体素子を用いて構成される高速入出力インタフェースには、高熱を発生するものがあり、そのため、マイナス数十度に冷却される。この高速入出力インタフェースは、通信状態が長く続くと、プラス数十度ほどまで温度上昇する。
このような大きな温度変化や電源電圧の変動が生じて来ると、高速入出力インタフェースにおいてインピーダンス整合を取っている半導体素子が呈するインピーダンスに変化が生ずる。そのため、上述のインピーダンス整合が崩れることになるから、インピーダンス不整合が生じないようにインピーダンス整合を保つ必要がある。
このようなインピーダンス整合を取る手段の１つとして、特開２０００−５９２０２号公報（以下、第１の公報という）に記載された出力インピーダンス校正回路がある。この出力インピーダンス校正回路を図３０に示す。
【０００３】
この出力インピーダンス校正回路の概略を説明すると、次のようになる。
図３０に示すインピーダンス可変回路１１１は、アップ／ダウンカウンター１１４から出力された２進コードに応じた値のインピーダンスを呈する。接続点１１１ａは、インピーダンス可変回路１１１と抵抗１１２との間に接続された接続点である。接続点１１１ａに生ずる被比較電圧は、コンパレータ１１３の一方の入力に供給される。この被比較電圧は、高速入出力インタフェースのインピーダンス整合回路が呈するインピーダンスを模擬的に表す電圧である。
そのコンパレータ１１３の他方の入力には、温度が変化しても電圧が変化しない基準電圧Ｖｒｅｆが供給される。
これら被比較電圧と基準電圧とがコンパレータ１１３で比較され、その比較結果に応じたカウント動作がアップ／ダウンカウンター１１４で生ぜしめられる。
【０００４】
このアップ／ダウンカウンター１１４の２進コードによって、インピーダンス可変回路１１１のインピーダンスが調整され、被比較電圧が基準電圧の方へ収束されるようにフィードバック制御されるが、その被比較電圧は、図３１の（１）に示すように、基準電圧の上下で変動する。つまり、アップ／ダウンカウンター１１４の２進コードも変動する。
したがって、そのままでは、２進コードをインピーダンス整合化データとして用いることはできないので、従来、変動する２進コードを安定した一定値に安定化させる手段として、平均化回路が用いられている。この平均化回路を用いた場合の2進値の変化状態を示したのが、図３１の（２）である。
【０００５】
この平均化回路の参考例の１つとして、特開平１０−１９０６４２号公報（以下、第２の公報という）に記載されたものがある。
この第２の公報に記載される技術は、デジタル伝送におけるデジタル信号を受信側で再生する際に取らなければならないビット同期技術であり、その中で平均化回路が用いられている。
上記第２の公報に記載されるビット同期回路は、位相比較手段と、リタイミング手段と、平均化回路と、選択手段とを上記ビット同期技術を特徴付ける要素として有する。
【０００６】
このビット同期回路の動作概要を先ず述べると、その位相比較手段において、受信データを分周して得られた分周データと多相クロックの各クロックとが比較され、分周データに予め決められた位相関係を有する上記多相クロックのうちの１つのクロックを特定する特定信号が生成される。
リタイミング手段において、分周データが選択手段により選択された抽出クロックによってリタイミングされる。
位相比較手段から平均化回路に供給された上記特定信号は、平均化回路において、リタイミング手段から出力された信号に同期して平均化されて出力される。平均化回路から出力された信号が供給される選択手段は、平均化回路から出力された信号に応じて上記多相クロックのうちの１のクロックを択一的に抽出して抽出クロックを出力する。
選択手段から出力された抽出クロックは、リタイミング手段で用いられるほか、受信データをリタイミングするのに用いられる。
【０００７】
上記第２の公報に記載される平均化回路は、具体的には、減算器と、ｍ分の１の重み付け部と、加算器と、記憶部と、数値演算部と、フリップフロップとから構成されている。
この平均化回路は、位相比較手段から供給された特定信号の値を記憶部からの値から減算器で減算した後、減算された値をｍ分の１の重み付け部でｍ分の１の余算演算を行い、余算演算された値と記憶部からの値とを加算器で加算して補正した平均値を記憶部に記憶する。そして、記憶部からの平均値を数値演算部で整数に四捨五入して位相比較信号の平均値をフリップフロップでリタイミング手段からの信号によりリタイミングして出力する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述したように、上記出力インピーダンス校正回路の出力に上記平均化回路を接続して変動する２進コードの安定化は達成することができる。このような２進コードの安定化は、出力インピーダンス校正回路において、被比較電圧が基準電圧からコンパレータ１１３のオフセット電圧から十分離れた値で変動する限りにおいて達成し得る。それは、被比較電圧がそのような条件の下で、図３１の（２）に示すように、２値で変動するものである故である。
なお、コンパレータのオフセット電圧とは、コンパレータ１１３において、被比較電圧が基準電圧に対する大小判定を誤る基準電圧近傍の電圧をいう。
【０００９】
しかしながら、上述のコンパレータ１１３において、被比較電圧が基準電圧に対しコンパレータ１１３のオフセット電圧だけプラス又はマイナスした値より基準電圧側に入ったとき、その比較結果は、アップ／ダウンカウンター１１４を１ステップ上へアップカウントさせるか、又は１ステップ下へダウンカウントさせるかは不定である。
このような動作をするコンパレータにおいて、さらに、被比較電圧にノイズが乗った場合に、被比較電圧がたとえ基準電圧からコンパレータ１１３のオフセット電圧を超えて上回っていたり、また、該オフセット電圧を超えて下回っていたとしても、上述と同様に不規則的な動作が現れてしまう。
【００１０】
したがって、上述のような状況が現れると、アップ／ダウンカウンター１１４のカウント動作も不規則となる。
この状況になったときのアップ／ダウンカウンター１１４の２進コードに応答してインピーダンス可変回路１１１のインピーダンスが可変され、接続点１１１ａに現れる被比較電圧は、図３２の（１）のようになる。
このような状況になるときに、上述の公報に記載される平均化回路をアップ／ダウンカウンター１１４の出力に接続して用いるようにしても、平均化回路の出力は、図３３に示すように、不規則的に変動する、すなわち、最下位ビットに不規則な揺れが生じてしまう。つまり、平均化回路を入れても、その意味が失われる。なお、図３４は、図３３のデータをクラフ化したものである。図３４の平均化回路の出力だけを示したものが、図３２の（２）である。
なお、図３３は、第２の公報に記載される平均化回路を構成するｍ分の１の重み付け部のｍ＝４として算出した値である。
【００１１】
このように、上述の出力インピーダンス校正回路の出力に平均化回路を接続して２進コードの安定化を図っても、上述の不規則な動作が現れる場合には、最下位ビットの揺れ、すなわち、インピーダンス整合において１ステップ分の誤差が入って来る。
この誤差を少なくしようとして、２進コードを構成するビット数を増せば、回路が複雑化して回路規模が増大してしまうという問題がある。
また、上述のように、アップ／ダウンカウンター１１４から出力される２進コード（Ｎ個のビットから成る）は、インピーダンス整合対象である被出力インピーダンス整合回路又は被入力インピーダンス整合回路（図３５）へのインピーダンス整合データとして用いられるが、その２進コードに基づいて生成されるＰチャネル用の第ｉ番目（ｉ＝１，２，…，Ｎのうちの１つ）の制御ビット及びＮチャネル用の第ｉ番目の制御ビットは、それぞれ、ナンド回路１２１ｉ、アンド回路１２３ｉ（これらの回路の他方の入力には対応するデータビットが供給される）を各別に経て、Ｐチャネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴで構成される被出力インピーダンス整合回路又は被入力インピーダンス整合回路の対応するインピーダンス整合化制御入力（Ｐチャネル型ＭＯＳＦＥＴ１２４ｉ及びＮチャンネル型ＭＯＳＦＥＴ１２５ｉのゲート）へ各別の配線を介して供給される。
その各配線に付く浮遊容量にバラツキがあるから、配線数が多くなればなるほど、各配線から出力される信号毎の出力タイミングもバラツクので、被出力インピーダンス整合回路又は被入力インピーダンス整合回路から出力される信号にジッタが発生してしまうという問題もある。
【００１２】
この発明は、上述の事情に鑑みてなされたもので、アップダウンカウンターのカウント値に応答して被比較電圧の１カウント毎の変更に少なくともコンパレータのオフセット電圧を加味し被比較電圧を規則的に変更させ、該カウント値を所定時間について平均して安定したインピーダンス整合用の制御信号を生成し得るインピーダンス整合用の制御信号生成方法及び回路を提供することを目的としている。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、被比較電圧と基準電圧とを比較して、上記被比較電圧の方が小さい場合に上記被比較電圧を所定の電圧だけ増加させ、上記被比較電圧の方が大きい場合に上記被比較電圧を同じ所定の電圧だけ減少させ、上記比較した結果に基づく制御信号を生成し、該制御信号を用いて出力バッファの出力インピーダンス、又は入力バッファの入力インピーダンスを調整するインピーダンス整合用の制御信号を生成する方法に係り、上記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる上記所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる上記所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、上記増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にすることを特徴としている。
【００１４】
請求項２記載の発明は、請求項１記載のインピーダンス整合用の制御信号生成方法に係り、上記被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる上記所定の電圧は、一定値とすることを特徴としている。
【００１５】
請求項３記載の発明は、請求項１又は２記載のインピーダンス整合用の制御信号生成方法に係り、上記被比較電圧の変更は一定時間毎に行い、該一定時間毎の上記比較した結果に基づく上記制御信号を所定時間について平均化することを特徴としている。
【００１６】
請求項４記載の発明は、請求項１、２又は３記載のインピーダンス整合用の制御信号生成方法に係り、上記被比較電圧の変更は、上記被比較電圧を増加させる場合の値と上記被比較電圧を減少させる場合の値とを異ならしめて行うことを特徴としている。
【００１７】
請求項５記載の発明は、被比較電圧と基準電圧とを一定時間毎に比較するコンパレータと、該コンパレータの比較結果を入力して該比較毎に上記被比較電圧が上記基準電圧よりも小さいときカウント値を１だけインクリメントし上記被比較電圧が上記基準電圧よりも大きいときカウント値を１だけデクリメントするアップ／ダウンカウンターと、上記カウント値に基づいて上記被比較電圧の値を変更させる被比較電圧変更回路と、インピーダンス整合用の制御信号を生成する生成回路とを有するインピーダンス整合用の制御信号生成回路に係り、上記被比較電圧変更回路は、上記被比較電圧の値を変更する際、上記被比較電圧の値を増大方向に変更させるときの値と上記被比較電圧を減少方向に変更させるときの値とを異ならしめて設定する回路であり、上記増大方向と上記減少方向へ変化させ続ける場合の１カウント当たりに変更させる電位差よりも、増加から減少又は減少から増加に転ずる場合に変更させる電位差を小さくするように変更し、かつ上記増大方向と上記減少方向へ変化させ続ける場合の１カウント当たりに変更させる電位差よりも、増加から減少と減少から増加に転ずる両場合に変更させる両電圧を加えた電位差を小さくするように変更するものであり、上記生成回路は、所定時間内に計測された上記カウント値の平均値に基づいて上記インピーダンス整合用の制御信号を生成する回路であることを特徴としている。
【００１８】
請求項６記載の発明は、請求項５記載のインピーダンス整合用の制御信号生成回路に係り、上記被比較電圧変更回路は、電源と接地との間に直列に接続された２つのインピーダンス要素を含み、両インピーダンス要素の接続点から上記被比較電圧を出力し、上記電源に接続された上記インピーダンス要素は、上記カウント値に基づいてインピーダンス値が変更される並列接続されたトランジスタであり、該各トランジスタのゲートに上記カウント値に基づく信号が入力されることを特徴としている。
【００１９】
請求項７記載の発明は、請求項６記載のインピーダンス整合用の制御信号生成回路に係り、上記電源に接続されたインピーダンス要素は、上記トランジスタに替えてスイッチ素子と抵抗を直列接続したものからなり、上記カウント値に基づく信号により上記スイッチ素子が開閉するものであることを特徴としている。
【００２０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に説明する。
◇第１実施例
図１は、この実施例の第１実施例であるインピーダンス整合用の制御信号生成回路(以下、インピーダンス整合化データ出力回路という)を示す図、図２は、同インピーダンス整合化データ出力回路を適用するネットワークの基幹回線の高速インターフェースの例を示す図、図３は、同インピーダンス整合化データ出力回路をネットワークの基幹回線の高速インターフェースに適用した例を示す図、図４は、同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図、図５は、同インピーダンス整合化データ出力回路を構成する平均化回路を示す図、図６は、同インピーダンス整合化データ出力回路を構成するコード変換回路のコード変換を示す図、図７は、同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンス  の変化を示す図、図８は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図、図９は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図、また、図１０は、同インピーダンス整合化データ出力回路を構成する平均化回路の動作のタイムチャート、図１１は、同インピーダンス整合化データ出力回路に生ずる誤差の１つの例を説明する図、また、図１２は、同インピーダンス整合化データ出力回路に生ずる誤差の他の例を説明する図である。
【００２１】
この実施例のインピーダンス整合化データ出力回路１０は、被比較電圧を基準電圧の上下で規則的に変えさせ、被比較電圧を１カウント毎に変更させる電圧を設定して所定時間内のカウント値の平均を取ることにより、常時動作において平均値が変動しない回路に係り、図１に示すように、インピーダンス可変回路１１と、直流インピーダンス素子、例えば、抵抗１２と、コンパレータ１３と、アップ／ダウンカウンター１４と、コード変換回路１５と、平均化回路１６と、コード変換回路１７とから成る。
【００２２】
このインピーダンス整合化データ出力回路１０の要点を図８参照の下に述べる。
図８の状態４は、被比較電圧が電圧Ｖ５近傍に固定位置する基準電圧へ近づいてコンパレータのオフセット電圧範囲内に入ってしまった場合を例示する。
この場合、従来のシフト無しの被比較電圧であると、その変化状態は、点線に示すように基準電圧を超えるか否かは僅かなノイズに左右されてその時次第であり、平均化後であっても図３２の（２）のような状態変化を示す。
【００２３】
これに対して、図８に実線で示すこの発明のシフト有りの被比較電圧は、オフセット電圧範囲内に入っている状態から、もし１ステップ分だけ電圧上昇して状態５で基準電圧を超えると、従来と同様に次の状態６へ電圧を下げるように動作する。
しかし、ここでこの発明は１ステップ分だけ電圧を下げるのではなく、オフセット電圧範囲内に入らないように１ステップ分よりも小さな電圧だけ下げる。
【００２４】
そうすると、状態６における被比較電圧は、下げられたステップ値が小さかったために基準電圧を超えることはないので、次の状態７において電圧を下げるように動作する。この時は、１ステップ分だけ下げられる。
【００２５】
状態７において被比較電圧は、必ず基準電圧を超えるので、状態８へ電圧を上げるように動作する。
しかし、ここでも、この発明は、１ステップ分だけ電圧を上げるのではなく、１ステップ分よりも小さな電圧だけ上げる。
そうすると、状態８における被比較電圧は、上げられたステップ値が小さかったために基準電圧を超えることはないので、次の状態９において電圧を上げるように動作する。
【００２６】
このような動作が繰り返されることで、この発明は、実線で示すように基準電圧をほぼ中心とする規則的な繰り返し波形となる。この波形を平均化すれば、当然基準電圧近傍の一定値となる。
【００２７】
上述したように、この規則的な波形を得るために、この発明は、電圧の上昇から下降へ変化する場合と、下降から上昇へ変化する場合の電圧を変化する方向が変わるときに、上昇だけ又は下降だけを続ける場合よりも１ステップ分の電位差を小さく抑えるようにしたことに特徴がある。このことをこの発明ではシフト有りと呼んでいる。
この発明は、インピーダンス整合用の制御信号の揺れを抑えることを目的としている。
【００２８】
この目的を達成するために、普通なら被比較電圧の揺れを抑えるようとする試みが行われる。
しかし、使用する素子の温度変化による特性変化や製造条件のバラツキ等により、被比較電圧の揺れを抑えることは極めて困難である。
そこで、この発明は、被比較電圧の揺れを抑えるのではなく、上述したように敢えて規則的に変化させることで平均化後に一定値へ抑えるという技法を採用したものである。
以下、順を追って具体的に説明します。
【００２９】
インピーダンス可変回路１１は、図４に示すように、インピーダンス素子１１１乃至１１９と、ナンド回路１１１１乃至１１１８と、インバータ１１１９，１１２０とから成る。インピーダンス素子１１３乃至１１９は、チャネル幅がＷであるＰチャネル型ＭＯＳＦＥＴである。インピーダンス素子１１１は、チャネル幅がインピーダンス素子１１３乃至１１９のチャネル幅Ｗの１／２（１／２Ｗ）であるＰチャネル型ＭＯＳＦＥＴである。インピーダンス素子１１２は、チャネル幅がインピーダンス素子１１３乃至１１９のチャネル幅Ｗの３／４（３／４Ｗ）であるＰチャネル型ＭＯＳＦＥＴである。
Ｐチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１９は、電圧源ＶＤＤと接続点１１ａとの間に並列に接続されている。接続点１１ａは、インピーダンス可変回路１１と直流インピーダンス素子１２との接続点である。
【００３０】
インバータ１１１９は、その入力をＥＮ端子２９に接続されている。
インバータ１１２０は、その入力をＵＰ端子２１に接続されている。
ナンド回路１１１１は、その３つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をインバータ１１２０の出力に接続し、第3の入力をＴ０端子２２に接続している。
ナンド回路１１１２は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ０端子２２に接続している。
ナンド回路１１１３は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ１端子２３に接続している。
ナンド回路１１１４は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ２端子２４に接続している。
【００３１】
ナンド回路１１１５は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ３端子２５に接続している。
ナンド回路１１１６は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ４端子２６に接続している。
ナンド回路１１１７は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ５端子２７に接続している。
ナンド回路１１１８は、その２つの入力のうちの第1の入力をＥＮ端子２９に接続し、第2の入力をＴ６端子２８に接続している。
【００３２】
インバータ１１１９の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１９のゲートに接続され、ナンド回路１１１１の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１１のゲートに接続され、ナンド回路１１１２の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１２のゲートに接続され、ナンド回路１１１３の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１３のゲートに接続され、ナンド回路１１１４の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１４のゲートに接続され、ナンド回路１１１５の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１５のゲートに接続され、ナンド回路１１１６の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１６のゲートに接続され、ナンド回路１１１７の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１７のゲートに接続され、ナンド回路１１１８の出力は、Ｐチャネル型ＭＯＳＦＥＴ１１８のゲートに接続されている。
【００３３】
コンパレーター１３は、その−入力が接続点１１ａに接続され、＋入力が基準電圧入力端子（ＲＥＦＶ）１８に接続されている。
アップ／ダウンカウンター１４は、そのＵｐＤｎ入力がコンパレーター１３の出力に接続され、クロック入力（ＣＬＫ）がクロック入力端子（ＣＬＫ）１９に接続されている。
コード変換回路１５のＢ０入力、Ｂ１入力及びＢ２入力が、それぞれ、アップ／ダウンカウンター１４のＢ０出力、Ｂ１出力及びＢ２出力に接続されている。インピーダンス可変回路１１のＴ０端子２２、Ｔ１端子２３、…、Ｔ６端子２８は、それぞれ、コード変換回路１５のＴ０出力、Ｔ１出力、Ｔ２出力、Ｔ３出力、Ｔ４出力、Ｔ５出力及びＴ６出力に接続されている。
【００３４】
平均化回路１６のＢ０入力、Ｂ１入力及びＢ２入力が、それぞれ、アップ／ダウンカウンター１４のＢ０出力、Ｂ１出力及びＢ２出力に接続されている。また、平均化回路１６のクロック入力（ＣＬＫ）は、クロック入力端子（ＣＬＫ）１９に接続されている。
平均化回路１６は、後述するような３値で変動するアップ／ダウンカウンター１４の2進コードをフィルタリングして2進コードを基準電圧に最も近い安定させるための回路である。
平均化回路１６は、同期化回路１６１、同期化回路１６２、同期化回路１６３及び同期化回路１６４、加算回路１６２１、加算回路１６２２及び加算回路１６３１、並びに同期化回路１６５１から成る。
【００３５】
同期化回路１６１の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２は、それぞれアップ／ダウンカウンター１４の出力Ｂ０、出力Ｂ１及び出力Ｂ２に接続され、同期化回路１６１の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６２の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２１の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６２の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６３の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２１の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
【００３６】
同期化回路１６３の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６４の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６６の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６４の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ加算回路１６２２の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
加算回路１６２１及び加算回路１６２２の被加算入力Ａ３及び加算入力Ｂ３には、それぞれ低レベルの電圧レベルが供給される。
【００３７】
加算回路１６２１の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２及び加算出力Ｓ３は、それぞれ、加算回路１６３１の被加算入力Ａ０、被加算入力Ａ１、被加算入力Ａ２及び被加算入力Ａ３に接続され、加算回路１６２２の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２及び加算出力Ｓ３は、それぞれ、加算回路１６３１の加算入力Ｂ０、加算入力Ｂ１、加算入力Ｂ２及び加算入力Ｂ３に接続されている。
加算回路１６３１の加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、同期化回路１６５１の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２に接続されている。
同期化回路１６５１の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ平均化回路１６の出力ＦＯＵＴ０、出力ＦＯＵＴ１及び出力ＦＯＵＴ２に接続されている。
同期化回路１６１、同期化回路１６２、同期化回路１６３、同期化回路１６４及び同期化回路１６５１のクロック入力（ＣＬＫ入力）には、クロック端子１９が接続されている。
【００３８】
コード変換回路１７は、その入力Ｂ０が平均化回路１６の出力ＦＯＵＴ０に接続され、入力Ｂ１が平均化回路１６の出力ＦＯＵＴ１に接続され、入力Ｂ２が平均化回路１６の出力ＦＯＵＴ２に接続されている。コード変換回路１７の出力Ｔ０、出力Ｔ１、出力Ｔ２、出力Ｔ３、出力Ｔ４、出力Ｔ５、出力Ｔ６は、それぞれ、インピーダンス整合化データ出力回路１０の出力ＣＰ０、出力ＣＰ１、出力ＣＰ２、出力ＣＰ３、出力ＣＰ４、出力ＣＰ５及び出力ＣＰ６に接続されている。
コード変換回路１７は、その出力であるインピーダンス整合化データを構成するビット間に生ずるスキューに起因して惹起して来る技術的課題、すなわち、被整合対象の回路のインピーダンスの整合調整において過渡的に極端に異なったインピーダンスを被整合対象の回路に与えてしまうという課題を回避するのに用いられる。
【００３９】
インピーダンス整合化データ出力回路１０の出力は、図３に示すように、高速インターフェイスの送端側の出力バッファ３０のＰチャネル型ＭＯＳＦＥＴのチャネル幅の制御に用いられる。
また、バッファ３０は、その構成素子としてＮチャネル型ＭＯＳＦＥＴも有するから、Ｐチャネル型ＭＯＳＦＥＴ用のインピーダンス整合化データ出力回路１０と同等の回路をＮチャネル型用に必要とするが、図３には図示してない。なお、インピーダンス整合化データ出力回路１０は、出力バッファに代えて、入力バッファのＰチャネル型ＭＯＳＦＥＴ又はＮチャネル型ＭＯＳＦＥＴのチャネル幅の制御に用いることができる。
また、図３には、インピーダンス整合化データ出力回路１０に、参照番号として１０Ａ、１０Ｂ、１０Ｃ及び１０Ｄも併記してあるが、これらの参照番号は、図３を後述する実施例でも参照するからである。
【００４０】
また、図２のバッファ３０内のインピーダンス整合すべきインピーダンス素子３２がある。バッファ３０は、電気信号として非反転の信号と反転の信号とを同一タイミングで並行して出力する。これら２つの信号は、伝送路３４，３６を経て高速インターフェイスの受端側のコンパレータ３８へ伝送される。伝送路３４，３６は、コンパレータ３８の入力端で終端インピーダンス素子４０で終端されている。
【００４１】
次に、図１乃至図１１を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路１０は、インピーダンス可変回路１１のインピーダンスに応じて接続点１１ａに発生する被比較電圧Ｖａと基準電圧Ｖｒｅｆとがコンパレーター１３で比較される。基準電圧Ｖｒｅｆの方が被比較電圧Ｖａよりも高い場合には、アップ信号がコンパレーター１３から出力され、被比較電圧Ｖａの方が基準電圧Ｖｒｅｆよりも高い場合には、ダウン信号がコンパレーター１３から出力される。
【００４２】
コンパレーター１３からアップ信号が出力されるときには、アップ／ダウンカウンター１４は、クロック入力ＣＬＫに入力されるクロック毎に２進値で１だけカウントアップ（インクリンメト）され、コンパレーター１３からダウン信号が出力されるときには、アップ／ダウンカウンター１４は、クロック入力ＣＬＫに入力されるクロック毎に２進値で１だけカウントダウン（デクリメント）される。
アップ／ダウンカウンター１４からクロック毎に出力されるＢ０ビット、Ｂ１ビット及びＢ２ビットから成るカウント値（以下、２進コード又は２進値ともいう）は、コード変換回路１５及び平均化回路１６へ供給される。
【００４３】
コード変換回路１５は、アップ／ダウンカウンター１４から供給されるＢ０ビット、Ｂ１ビット及びＢ２ビットから成る２進コードを図６に示すようなＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットから成るサーモメータコードに変換して出力する。
コード変換回路１５から出力されたサーモメータコードのＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットは、それぞれ、インピーダンス可変回路１１の対応するＴ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子に供給される。
【００４４】
インピーダンス可変回路１１のＥＮ端子２９には、インピーダンス整合化データ出力回路１０の通常の動作においては、高レベルのＥＮ信号が供給されている。ＥＮ信号は、低消費電力化等のためにインピーダンス整合化データ出力回路の動作を停止させる信号であり、インピーダンス整合化データ出力回路を実装するチップの内部回路（図示せず）から供給される。
したがって、インバータ１１１９から低レベルの電圧信号が出力されるから、Ｐチャネル型ＭＯＳＦＥＴ１１９はオンしている。
【００４５】
また、ＥＮ端子から高レベルのＥＮ信号が供給されているナンド回路１１１１乃至１１１８は、それらナンド回路の他の入力に供給される電圧信号に応じてその出力に低レベル又は高レベルの電圧信号を出力するように条件付けられている。
これに加えて、Ｕｐ端子２１へアップ／ダウンカウンター１４から高レベルのアップ信号が供給された状態においては、インバータ１１２０から低レベルの電圧信号が出力される。
【００４６】
したがって、Ｕｐ端子２１へアップ／ダウンカウンター１４から高レベルのアップ信号（図７のＵＰ＝１）が供給された状態においては、Ｔ０端子に供給されるＴ０ビットは、ナンド回路１１１１から出力される電圧信号の制御に有効とならず、ナンド回路１１１１からは高レベルの電圧信号が出力され続けている。
他のナンド回路１１１２乃至１１１８は、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに供給される対応するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じたレベルの電圧信号がナンド回路１１１２乃至１１１８から出力される。
【００４７】
それ故、インピーダンス可変回路１１は、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに供給される対応するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じてＰチャネル型ＭＯＳＦＥＴ１１２乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちの対応するＰチャネル型ＭＯＳＦＥＴがオフ又はオンし、それに応じたインピーダンスを呈する。Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットに順次２進の“１”（すなわち、高レベルの電圧信号）が立つにつれて上記インピーダンスの値は階段状に小さくなる（図７のＵＰ＝１）。
また、Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入る分だけインピーダンスの値が小さくなる。
したがって、接続点１１ａに現れる被比較電圧の電圧レベルは、Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入った場合には並列に入らなかった場合の被比較電圧の電圧レベルよりも低くなる。つまり、被比較電圧の電圧レベルにオフセット電圧（シフト電圧という）が与えられる。
【００４８】
また、Ｕｐ端子２１へアップ／ダウンカウンター１４から低レベルのＵｐ信号（図７のＵＰ＝０）が供給された状態においては、Ｔ０端子に供給されるＴ０ビットは、ナンド回路１１１１から出力される電圧信号の制御に有効に作用し、ナンド回路１１１１からは低レベルの電圧信号が出力され続けている。Ｐチャネル型ＭＯＳＦＥＴ１１１は、オンし続ける。
他のナンド回路１１１２乃至１１１８は、ＵＰ＝１の場合と同様に、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに供給される対応するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じた電圧信号がナンド回路１１１２乃至１１１８から出力される。
【００４９】
それ故、インピーダンス可変回路１１は、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに供給される対応するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じてＰチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちの対応するＰチャネル型ＭＯＳＦＥＴがオン又はオフし、それに応じたインピーダンスを呈する。Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットに順次２進の“１”（すなわち、高レベルの電圧信号）が立つにつれて上記インピーダンスの値は階段状に小さくなる（図７のＵＰ＝０（ダウン時））。
【００５０】
ダウン時のインピーダンス値の階段状に小さくなる割合は、アップ時に比して、Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入った分だけ小さくなる割合が大きい。
Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入った分だけシフト電圧が大きくなる。
したがって、Ｐチャネル型ＭＯＳＦＥＴ１１１が並列に入らなかった場合の被比較電圧よりも高目に接続点１１ａの被比較電圧が現れる。
【００５１】
上述のように、アップ／ダウンカウンター１４のＢ０ビット、Ｂ１ビット及びＢ２ビットがコード変換回路１５へ供給されると同時に、平均化回路１６へも供給される。
平均化回路１６は、アップ／ダウンカウンター１４から順次入力される２進コード（いずれのコードもＢ０ビット、Ｂ１ビット及びＢ２ビットから成る）毎に、当該２進コード前の４つのコードを加算して１／４の除算をし、３ビットの平均化２進コード、すなわち、ＦＯＵＴ０ビット、ＦＯＵＴ１ビット及びＦＯＵＴ２ビットを出力する。
【００５２】
そして、ＦＯＵＴ０ビット、ＦＯＵＴ１ビット及びＦＯＵＴ２ビットは、コード変換回路１７へ供給されてコード変換回路１５と同等の７ビットのサーモメータコード、すなわち、ＣＰ０ビット、ＣＰ１ビット、ＣＰ２ビット、ＣＰ３ビット、ＣＰ４ビット、ＣＰ５ビット及びＣＰ６ビットを出力する。
この７ビットのサーモメータコード（インピーダンス整合化データ）は、図２に示す高速インターフェースのインピーダンス整合化対象のインピーダンス整合回路に供給されて該回路のインピーダンスの整合に供される。
【００５３】
以下に、インピーダンス整合化データ出力回路１０についての具体的の動作例を説明する。
その説明の都合上、基準電圧は2進値で表して“１０１”であり、接続点１１ａに現れる被比較電圧Ｖ１（図８）は2進値で表して“０００”であり、アップ／ダウンカウンター１４がクロックに応答してカウント動作に入る前のカウント値は2進値で表して“０００”であり、アップ／ダウンカウンター１４のＵｐＤｎ出力にＵｐ＝１、すなわち、2進で“１”のアップ信号が出力され、Ｂ０出力、Ｂ１出力及びＢ２出力にそれぞれ“０”を出力しているとする。この状態は、図８及び図１０では状態０として表してある。また、同期化回路１６１乃至同期化回路１６４及び同期化回路１６５１には、“０００”がセットされる。
図８では、その縦軸に付してある参照文字Ｖ１乃至Ｖ７の各参照文字間の間隔を、この実施例での特徴部分を明確にしたい目的で、等間隔で示してあるが、実際は、図９に示すように、各参照文字間の間隔は、縦軸で上の方に行くに従って狭くなる。
【００５４】
Ｂ０＝０、Ｂ１＝０及びＢ２＝０（図６のコード番号０）を受け取るコード変換回路１５は、Ｔ０＝０、Ｔ１＝０、Ｔ２＝０、Ｔ３＝０、Ｔ４＝０、Ｔ５＝０及びＴ６＝０のサーモミータコードをその７つの出力、すなわち、Ｔ０出力、Ｔ１出力、Ｔ２出力、Ｔ３出力、Ｔ４出力、Ｔ５出力及びＴ６出力に出力する。
したがって、インピーダンス可変回路１１のＰチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし、Ｐチャネル型ＭＯＳＦＥＴ１１９のみがオンする。インピーダンス可変回路１１のインピーダンスは、１／Ｗに比例した値になる（図７のコード番号０）。
このときに、接続点１１ａに現れる被比較電圧は、基準電圧よりも４ステップ低い電圧Ｖ１（最低の被比較電圧という）であるとする。ここで、１ステップの電圧は、図８においては同じであるように示されているが、実際は、図１０に示すように、ステップ毎に異なる値である。
【００５５】
被比較電圧よりも基準電圧の方が大きく、2進で“1”のアップ信号がコンパレーター１３から出力されてアップ／ダウンカウンター１４のＵｐＤｎ入力へ供給された状態において、最初のクロック信号がアップ／ダウンカウンター１４に供給されると、アップ／ダウンカウンター１４のカウント値は１だけカウントアップされ、カウント値はＢ２＝０、Ｂ１＝０及びＢ０＝１となる。アップ／ダウンカウンター１４のＵｐＤｎ出力に現れている信号は、アップ信号Ｕｐのままである。
【００５６】
アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１は、コード変換回路１５及び平均化回路１６へ供給される。
カウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１は、コード変換回路１５において、Ｔ０＝１、Ｔ１＝０、Ｔ２＝０、Ｔ３＝０、Ｔ４＝０、Ｔ５＝０及びＴ６＝０のサーモミータコードに変換される（図６のコード番号１）。
したがって、インピーダンス可変回路１１のＰチャネル型ＭＯＳＦＥＴ１１２及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号１）。
【００５７】
このときに、接続点１１ａに現れる被比較電圧は、最低の被比較電圧から１ステップ高い電圧Ｖ２より僅かに低い電圧となる。被比較電圧は、依然として基準電圧よりも低い電圧である。この電圧状態は、図８ではシフト有りの状態１として示してある。したがって、コンパレーター１３からアップ信号が出力され続ける。
なお、細い点線は、シフト無しの場合を示す。
【００５８】
また、最初のクロック信号は平均化回路１６にも供給されるから、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１が、平均化回路１６の同期化回路１６１にセツトされる。
この状態は、図１０では状態１として表してある。
【００５９】
このセットが終了する前に、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。加算回路１６３１での加算値は、２進値で“００００００”である。
そして、加算回路１６３１から出力されている加算値は、最初のクロック信号に応答する同期化回路１６５１で１／４演算処理されるが、後述する状態３まではその演算処理結果に意味を持たないので、状態３までの加算及び演算についての逐一の説明は省略する。
【００６０】
そして、第2のクロック信号が、アップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２＝０、Ｂ１＝１及びＢ０＝０へカウントアップされる。
アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝０は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝０、Ｔ３ビット＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号２）。
【００６１】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、インピーダンス可変回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１４乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（２Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号２）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、シフト有りの状態２として示してある。
【００６２】
また、第２のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝０は、同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１は、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝０は、同期化回路１６１にセットされる（図１０の状態２）。
【００６３】
そして、第3のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝1は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号３）。
【００６４】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１５乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（３Ｗ＋３／４Ｗ）に比例した値になる（図７のコード３）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この変更後の被比較電圧は、図８においては、シフト有りの状態３として示してある。
【００６５】
また、第３のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝０は、同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１は、同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０は、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝１は、同期化回路１６１にセットされる（図１０の状態３）。
【００６６】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態３において１０進で６（２進で００１１０）として示してある。
【００６７】
そして、第４のクロック信号がアップ／ダウンカウンター１４に入力されると、この時刻においては依然として、被比較電圧は基準電圧よりも低いから、アップ／ダウンカウンター１４に供給される第4のクロック信号によって、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号４）。
【００６８】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（４Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号４）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、状態４として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値となる。
【００６９】
また、第4のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３セットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１が同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態４）。
【００７０】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態４において１０進で１０（２進で０１０１０）として示してある。
【００７１】
また、第４のクロック信号は同期化回路１６５１にも入力されるから、状態３において加算回路１６３１で加算された加算値６（図１０の加算回路１６３１の出力の状態３）は同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から２進で１（１０進で１）が出力される（図１０の同期化回路１６５１の出力の状態４）。
同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００７２】
そして、第５のクロック信号が入力されたとき、依然として、被比較電圧は基準電圧よりも低いから、コンパレーター１３からはアップ信号が出力され続けている。
したがって、第5のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝１へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝１は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝１、Ｔ４ビット＝１、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号５）。
【００７３】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５、Ｐチャネル型ＭＯＳＦＥＴ１１６及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１７及びＰチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（５Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号５）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、シフト有りの状態５として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値から１ステップだけ高い値となる。
【００７４】
また、第５のクロック信号は、平均化回路１６に入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６１にセットされる（図１０の状態５）。
【００７５】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態５において１０進で１４（２進で０１１１０）として示してある。
【００７６】
また、第５のクロック信号が同期化回路１６５１にも入力されるから、状態４において加算回路１６３１で加算された加算値、すなわち、１０進で１０（図１０の加算回路１６３１の出力の状態４）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で２（２進で１０）が出力される（図８の平均化回路１６の出力の状態５、図１０の同期化回路１６５１の出力の状態５）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００７７】
そして、第６のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高くなるから、コンパレーター１３からはダウン信号が出力される。
したがって、第６のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントダウンされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から出力されていた高レベル（２進で“１”）のＵｐ信号を出力しなくなる、すなわち、低レベル（２進で“０”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号４）。
【００７８】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、第６のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、低レベル（２進の“０”）のＵｐ信号となるから、インピーダンス変換回路１１のインバータ１１２０から高レベルの電圧が出力される。
したがって、ナンド回路１１１１から低レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１がオンする。
【００７９】
このほか、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９もオンし、Ｐチャネル型ＭＯＳＦＥＴ１１６、Ｐチャネル型ＭＯＳＦＥＴ１１７及びＰチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（４Ｗ＋３／４Ｗ＋Ｗ／２）に比例した値になる（図７のコード番号４）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、シフト有りの状態６として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近したときの値となる。
この時刻における被比較電圧は、コンパレータ１４のオフセット電圧の上限を上回らせるのに必要なシフト電圧が与えられるようにＰチャネル型ＭＯＳＦＥＴ１１１及びＰチャネル型ＭＯＳＦＥＴ１１２のインピーダンス（チャネル幅）が選定されている。
【００８０】
また、第６のクロック信号は、平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態６）。
【００８１】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６５及び加算回路１６６から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態６において１０進で１６（２進で１００００）として示してある。
【００８２】
また、第６のクロック信号が同期化回路１６５１にも入力されるから、状態５において加算回路１６３１で加算された加算値、すなわち、１０進で１４（２進で０１１１０）（加算回路１６３１の出力の状態５）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から２進で１１（１０進で３）が出力される（図１０の同期化回路１６５１の出力の状態６、図８の平均化回路１６の出力の状態６）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００８３】
そして、第７のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高いから、コンパレーター１３からはダウン信号が出力される。
したがって、第７のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１へカウントダウンされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から低レベル（２進で“０”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号３）。
【００８４】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、第７のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、低レベル（２進の“０”）であるから、インピーダンス変換回路１１のインバータ１１２０から高レベルの電圧が出力される。
したがって、ナンド回路１１１１から低レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１がオンする。
【００８５】
このほか、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９もオンし、Ｐチャネル型ＭＯＳＦＥＴ１１５乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（３Ｗ＋３／４Ｗ＋Ｗ／２）に比例した値になる（図７のコード番号３）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図８においては、シフト有りの状態７として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近した値から１ステップ低い電圧の値となる。
【００８６】
また、第７のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６１にセットされる（図１０の状態７）。
【００８７】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の状態７において１０進で１６（２進で１００００）として示してある。
【００８８】
また、第７のクロック信号は同期化回路１６５１にも入力されるから、状態６において加算回路１６３１で加算された加算値、すなわち、１０進で１６（２進で１００００）（図１０の加算回路１６３１の出力の状態６）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で４（２進で１００）が出力される（図１０の同期化回路１６５１の出力の状態７、図８の平均化回路１６の出力の状態７）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００８９】
そして、第８のクロック信号が入力されるときには、被比較電圧は基準電圧よりも低いから、コンパレーター１３からはアップ信号が出力される。
したがって、第８のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントアップされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から高レベル（２進で“１”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給される。
このカウント値についても、上述したカウント値と同様に、コード変換回路１５においてコード変換され、変換されたサーモミータコードは、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０となる（図６のコード番号４）。
【００９０】
このサーモミータコードは、上述したと同様にして、インピーダンス可変回路１１のインピーダンスの変更に用いられる。
すなわち、第８のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、高レベル（２進の“１”）であるから、インピーダンス変換回路１１のインバータ１１２０から低レベルの電圧が出力される。
したがって、ナンド回路１１１１から高レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１がオフする。
【００９１】
また、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９のみがオンし、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしている。インピーダンス可変回路１１のインピーダンスは、１／（４Ｗ＋３／４Ｗ）に比例した値になる（図７のコード番号４）。
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更を生じさせる。この被比較電圧の変更は、図７においては、状態８として示してある。この状態８は、状態４と同じである。
この時の被比較電圧の値は、被比較電圧の上昇過程で基準電圧に最も接近した値となる。
【００９２】
また、第８のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態８）。
【００９３】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の状態８において１０進で１６（２進で１００００）として示してある。
【００９４】
また、第８のクロック信号は、同期化回路１６５１に入力されるから、状態７において加算回路１６３１で加算された加算値、すなわち、１０進で１６（２進で１００００）（図１０の加算回路１６３１の出力の状態７）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で４（２進で１００）が出力される（図１０の同期化回路１６５１の出力の状態８、図８の平均化回路１６の出力の状態８）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【００９５】
この図８に示す状態８は、上述した状態４と同じ状態に戻り、以降状態４から状態７までの動作が繰り返される、すなわち、常時動作において状態４から状態７までの動作が繰り返される。
図８から明らかなように、インピーダンス整合の常時動作を行うに際して、従来技術による構成によれば、被整合対象のインピーダンス整合回路のインピーダンス整合の基準として用いられるインピーダンス整合化データ出力回路から出力される制御コードが、その帰還制御系に用いられるアップ／ダウンカウンターの性能上、コンパレータの基準電圧近傍の電圧（コンパレータのオフセット電圧の上下限内の電圧）と、該電圧より１ステップ低い電圧と、上記電圧より１ステップ高い電圧との間で変動する場合には、これに伴って変動してしまうのが避けられなかったが、この実施例においては、インピーダンス整合化データ出力回路のコンパレータへ供給される被比較電圧が基準電圧近傍になってもコンパレータが正確な判定を行い得るのに十分なシフト電圧を被比較電圧に与え、基準電圧に対応する基準コードを中心に上下に変動する帰還制御コードについての４つの基本単位時間内の平均値（インピーダンス整合化データ）は、帰還制御の常時動作において変動しない（図２２の平均化回路１６の出力）ようにしてこの実施例は構成されている。
【００９６】
以上のように、被比較電圧を上昇させ続ける（Ｕｐ＝１から１への変化）場合、コード番号１から５へ向かってインピーダンス可変回路１１のインピーダンスと比例する図７に示す式において、その分母を１ステップ上がる毎に１Ｗずつ上昇させる。
逆に、被比較電圧を下降させ続ける（Ｕｐ＝０から０への変化）場合、コード番号１から５へ向かってインピーダンス可変回路１１のインピーダンスと比例する図７に示す式において、その分母を１ステップ下がる毎に１Ｗずつ下降させる。
しかし、被比較電圧が上昇から下降に転ずる（Ｕｐ＝１から０への変化）場合と、その逆に転ずる場合、先の式の分母をＷ／２だけ変化させる。
このように動作させることで図８に図示するシフト有りの被比較電圧の変化を実現させている。
【００９７】
また、この場合の条件として、上昇させ続ける場合と下降させ続ける場合の被比較電圧の１回の変化電圧よりも、上昇から下降と下降から上昇へと転ずる両場合の両変化電圧を加えた電圧の方を小さな電位差にする必要がある。
図８において、被比較電圧が１ステップ電圧ずつ上昇を続け基準電圧の少し下になり、次に上昇したときに基準電圧を超え、次に下降に転ずるときに１／２ステップ電圧を下げ、次に１ステップ電圧を下げ、次に１／２ステップ電圧を上げたときに再度基準電圧に接近し、先に基準電圧に最も近づいたときと再度同じ電圧になる。
【００９８】
このような動きをするときの先の場合はそのまま上昇したので、被比較電圧が基準電圧に再度近づいたときにも、再度上昇する場合もあるが、コンパレータのオフセット電圧範囲にあると上下のどちらに転ぶかは不確実であるという、従来の課題がこの場合にも存在する。
しかし、上記条件を満たせば、少なくとも先に基準電圧に最も接近した上記場合よりも基準電圧から離れた電圧を取ることができ、次に基準電圧に接近した上記場合は、次に必ず上昇しし易くなる。
【００９９】
なお、最も確実に規則的な電圧変化をさせるには、コンパレータのオフセット電圧範囲を取らないように設計することが望ましい。
しかしながら、先に課題欄で述べたように温度変化などがあると、オフセット電圧範囲に意図せずに入ってしまう場合がある。
そのようなときでも、この発明を用いれば、従来よりもオフセット電圧範囲に入り難くし、結果として温度や電源電圧が変動しても、一定のインピーダンスを持つように制御し易くなる。
【０１００】
また、先の式の分母をＷ／２だけ変化させる例として、例えば、この実施例において、Ｕｐ＝１のコード番号５からＵｐ＝０のコード番号４へ変化するとき（図８の状態５から状態６へ変わるとき）は、先の式の分母をＷ／２だけ降下させる。
また、被比較電圧が降下から上昇へ転ずる（Ｕｐ＝０から１への変化）場合、Ｕｐ＝０のコード番号３からＵｐ＝１のコード番号４へ変化するとき（図８の状態７から状態８への変化）は、先の式の分母をＷ／２だけ上昇させる。
【０１０１】
この実施例において、誤差が最も悪くなる場合がある。それを図１１及び図１２に示す。それは、基準電圧に対して被比較電圧が変更されて行く過程において、温度や動作電圧の変動に伴って被整合対象のインピーダンス整合回路のインピーダンス整合における誤差が最も悪くなる動作状況が現れる場合がある。
具体的には、被比較電圧にシフト無し（すなわち、図３のバッファ３０の整合されるインピーダンス）として示してあるように、被整合対象である、例えば、出力バッファ又は入力バッファのインピーダンス整合回路の終端インピーダンスの整合の中に−３／４ステップ分の誤差が生じたり（図１１）、＋１／４ステップの誤差が生じたりする（図１２）場合がある。
この誤差は、従来技術では生じてしまう１ステップ分の誤差よりも改善されている。
【０１０２】
このように、この実施例の構成によれば、ワーストでも誤差を３／４ステップにすることができるから、インピーダンス整合化データに必要なビット数の低減に役立つ。
特に、ブロードバンドネットワーク機器等のＧＨzクラスの高速インターフェイスにおいて、インピーダンス整合化データのビット信号の増加に伴って生ずるジッタの抑制に役立つ。ビット数を同一とすれば、ジッタを低減させることができる。
【０１０３】
したがって、小さいジッタが要求される技術環境において、この発明は威力を発揮する。
また、インピーダンス整合化データのビット数を少なくし得ることは、回路及びチップ上の面積が少なくて済むことになり、ハードウェアの簡易化に寄与する。
【０１０４】
◇第２実施例
図１３は、この発明の第２実施例のインピーダンス整合化データ出力回路で用いられるインピーダンス可変回路を示す図、図１４は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図、また、図１５は、インピーダンス可変回路の説明に用いるインピーダンスとチャネル幅との関係を示す図である。
この実施例の構成が、第１実施例のそれと大きく異なるところは、アップ／ダウンカウンターから出力されるサーモミータコードに応答して可変するインピーダンスの精度をいずれのサーモミータコードにおいても均一にし得るようにした点である。
【０１０５】
すなわち、インピーダンス可変回路１１Ａ（図１３に図示せず）は、インピーダンスの固定部分、すなわち、第１実施例のＰチャネル型ＭＯＳＦＥＴ１１９に相当するＰチャネル型ＭＯＳＦＥＴ１１９Ａ及びＮチャネル型ＭＯＳＦＥＴ１１１０Ａと、インピーダンスを可変する可変部分、すなわち、Ｎチャネル型ＭＯＳＦＥＴ１１１Ａ乃至１１７Ａをインピーダンス素子として有し、これらのＭＯＳＦＥＴ１１９Ａ、１１１０Ａ、１１１Ａ乃至１１７Ａは、インバータ１１１９Ａ，１１２０Ａと、アンド回路１１１１Ａ乃至１１１７Ａとによってオン又はオフされるように構成される。
但し、上記可変部分において、アップカウント動作又はダウンカウント動作において被比較電圧にシフト電圧を与えるべきＮチャネル型ＭＯＳＦＥＴと、これらのＮチャネル型ＭＯＳＦＥＴのオン又はオフを制御するための回路は、この実施例の特徴部分を明確にするため省略してある。
【０１０６】
Ｐチャネル型ＭＯＳＦＥＴ１１９Ａ及びＮチャネル型ＭＯＳＦＥＴ１１１０Ａのチャネル幅は、それぞれ９０μｍ、２０μｍである。
Ｎチャネル型ＭＯＳＦＥＴ１１１Ａ、１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ、１１６Ａ、１１７Ａのチャネル幅は、それぞれ、２０μｍ、２６μｍ、３６μｍ、５３μｍ、８５μｍ、１６０μｍ、４０５μｍである。
なお、アップカウント動作においてシフト電圧を与えるのに用いられるそれぞれのＮチャネル型ＭＯＳＦＥＴは、Ｎチャネル型ＭＯＳＦＥＴ１１１Ａ、１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ、１１６Ａ、１１７Ａと各別に並列に接続されるが、それらＮチャネル型ＭＯＳＦＥＴのチャネル幅は、それぞれ、２０μｍ×３／４、２６μｍ×３／４、３６μｍ×３／４、５３μｍ×３／４、８５μｍ×３／４、１６０μｍ×３／４、４０５μｍ×３／４である。また、ダウンカウント動作においてシフト電圧を与えるのに用いられるそれぞれのＮチャネル型ＭＯＳＦＥＴは、アップカウント動作においてシフト電圧を与えるチャネル幅がそれぞれ２０μｍ×３／４、２６μｍ×３／４、３６μｍ×３／４、５３μｍ×３／４、８５μｍ×３／４、１６０μｍ×３／４、４０５μｍ×３／４であるNチャネル型ＭＯＳＦＥＴの各々と、Ｎチャネル型ＭＯＳＦＥＴ１１１Ａ、１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ、１１６Ａ、１１７Ａと各別に並列に接続されるＮチャネル型ＭＯＳＦＥＴであって、チャネル幅がそれぞれ２０μｍ×１／２、２６μｍ×１／２、３６μｍ×１／２、５３μｍ×１／２、８５μｍ×１／２、１６０μｍ×１／２、４０５μｍ×１／２であるＮチャネル型ＭＯＳＦＥＴの各々とで構成される。
【０１０７】
上述のＭＯＳＦＥＴ１１９Ａ、１１Ａ、１１１Ａ乃至１１７Ａのソース端子は、共通に接続され、その接続点は、線形抵抗１３を経てＶＤＤに接続されている。ＭＯＳＦＥＴ１１９Ａ、１１１０Ａ、１１１Ａ乃至１１７Ａのドレイン端子は、共通に接続されてその接続点は、第１実施例と同様、接続点１１ａを形成している。
【０１０８】
インバータ１１１９Ａの入力は、ＥＮ端子に接続され、その出力は、インバータ１１２０Ａの入力に接続されている。インバータ１１１９Ａの出力は、また、Ｐチャネル型ＭＯＳＦＥＴ１１Ａのゲートに接続されている。インバータ１１２０Ａの出力は、Ｎチャネル型ＭＯＳＦＥＴ１１Ａのゲートに接続されている。
アンド回路１１１１Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ０端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１１Ａのゲートに接続されている。
アンド回路１１１２Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ１端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１２Ａのゲートに接続されている。
【０１０９】
アンド回路１１１３Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ２端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１３Ａのゲートに接続されている。アンド回路１１１４Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ３端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１４Ａのゲートに接続されている。
また、アンド回路１１１５Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ４端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１５Ａのゲートに接続されている。アンド回路１１１６Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ５端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１６Ａのゲートに接続されている。アンド回路１１１７Ａの２つの入力は、それぞれ、ＥＮ端子及びＴ６端子に接続され、その出力は、Ｎチャネル型ＭＯＳＦＥＴ１１７Ａのゲートに接続されている。
この構成を除くこの実施例の各部の構成は、上述した構成上の差違を除き、第１実施例と同一構成であるので、それらの構成には同一の参照符号を付してその説明を省略する。
【０１１０】
次に、図１３乃至図１５を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路のコンパレータ１３、アップ／ダウンカウンター１４、コード変換回路１５、平均化回路１６及びコード変換回路１７の動作は、第１実施例の動作と同様なので、その逐一の説明は省略する。
インピーダンス可変回路１１ＡのＮチャネル型ＭＯＳＦＥＴ１１１Ａ、１１２Ａ、１１３Ａ、１１４Ａ、１１５Ａ、１１６Ａ、１１７Ａのチャネル幅を、それぞれ、２０μｍ、２６μｍ、３６μｍ、５３μｍ、８５μｍ、１６０μｍ、４０５μｍに設定したのは、図１３示すように、サーモミータコードを構成するＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットのいずれのビットが“１”となって対応するＭＯＳＦＥＴがオンし、このオンによりインピーダンスが変わるステップを均一にする、すなわち、どのビットに“１”が立って対応するＭＯＳＦＥＴがオンして呈するインピーダンスも同一にするためである（図１５）。
【０１１１】
このように、インピーダンス可変回路１１Ａを構成したので、アップ／ダウンカウンター１４のアップカウント動作において接続点１１ａに発生する被比較電圧に与えられるオフセットは、図８に等間隔で示すように、同一である。
なお、図８を用いての第１実施例の説明において、アップ／ダウンカウンター１４のアップカウント動作におけるシフト電圧は、説明の都合上同一であるようにして説明したが、被比較電圧が基準電圧に近づくほど、シフト電圧に与えられる割合が低くなること、すなわち、当該基準電圧においてコンパレータへ供給されるシフト電圧の変化が小さくなることは、図９について説明した通りである。しかし、この実施例においては、上述したように、各ステップ毎のシフト電圧は同一である。その関係を明示したのが、図１４である。
【０１１２】
上述したようなインピーダンスをインピーダンス可変回路１１Ａで呈するようにしたので、保証されるべきインピーダンスの精度は向上する。
したがって、いずれのステップにおいてもシフト電圧が同一であってほしいというコンパレータの要求、すなわち、コンパレータへ供給されるシフト電圧特性は満たされ得る。
それ故、インピーダンス整合化データ回路１０Ａ内の帰還制御系の動作も安定する。
【０１１３】
また、Ｐチャネル型ＭＯＳＦＥＴ１１９Ａを並列に接続してトランスファゲート構成にしたので、被比較電圧の線形特性となる電圧範囲が拡大する。
さらに、線形抵抗１３を直列に接続することにより、被比較電圧に要求される線形特性は一層改善される。
【０１１４】
このようなインピーダンス可変回路１１Ａにおけるインピーダンスの変更により、接続点１１ａに発生する被比較電圧は、コンパレータ１３で基準電圧と比較される。コンパレータ１３の比較結果は、アップ／ダウンカウンター１４で用いられて比較結果対応のカウント動作をアップ／ダウンカウンター１４に生じさせる。
アップ／ダウンカウンター１４から出力される２進値は、平均化回路１６で平均化されてコード変換回路１７へ供給される。
そして、コード変換回路１７から出力されるサーモミータコード、すなわち、インピーダンス整合化データは、第１実施例で説明したように、整合化対象のインピーダンス整合回路（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１１５】
このように、この実施例の構成によれば、第１実施例と同様の効果が得られるほか、サーモミータコードによって変化されるインピーダンスの変化を均一にするようにしたので、サーモミータコードの１ステップの変化に対して変化する被比較電圧の変化を同一の変化量とすることができる。
したがって、コンパレータに要求されるシフト電圧特性が同一となり、帰還制御系の動作を安定にする。
また、インピーダンスの固定部分をトランスファゲート構成としたので、被比較電圧の線形特性の範囲を拡大することができる上、トランスファゲートに線形抵抗を接続する構成により被比較電圧の線形特性の範囲をさらに拡大させることができる。
【０１１６】
◇第３実施例
図１６は、この発明の第３実施例であるインピーダンス整合化データ出力回路を示す図である。
この実施例の構成が、第１実施例又は第２実施例のそれと大きく異なるところは、アップ／ダウンカウンターから出力される２進コードに応答して、直接、インピーダンス可変回路のインピーダンスを変えるようにした点である。
すなわち、この実施例のインピーダンス整合化データ出力回路１０Ｂは、図１６に示すように、アップ／ダウンカウンター１４の２進コードＢ０、Ｂ１、Ｂ２及びＵｐ信号を、直接、インピーダンス可変回路１１Ｂの対応するＢ０端子、Ｂ１端子、Ｂ２端子及びＵｐ端子に接続すると共に、平均化回路１６のＦＯＵＴ０端子、ＦＯＵＴ１端子、ＦＯＵＴ２端子をインピーダンス整合化データ出力回路１０ＢのＣＰ０出力、ＣＰ１出力、ＣＰ２出力として用いるようにして構成される。
この構成を除くこの実施例の各部の構成は、第１実施例又は第２実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０１１７】
次に、図１６を参照して、この実施例の動作について説明する。
この実施例のインピーダンス可変回路１１Ｂは、アップ／ダウンカウンター１４の２進コード（Ｂ０ビット、Ｂ１ビット、Ｂ２ビット）に応答して第１実施例又は第２実施例と同様に、８個までのＰチャネル型ＭＯＳＦＥＴ又は７個までのＮチャネル型ＭＯＳＦＥＴを順次オン又はオフして上記２進コード対応のインピーダンスを呈する。
インピーダンス整合化回路１１Ｂが呈しているインピーダンス対応の被比較電圧が接続点１１ａに生じ、その被比較電圧が、コンパレータ１４で基準電圧と比較され、比較結果に応じてアップ／ダウンカウンター１４のカウント動作が行われることは、第１実施例又は第２実施例と同じである。
【０１１８】
アップ／ダウンカウンター１４のカウント値である２進コードは、上述のようにインピーダンス可変回路１１Ｂに供給されてインピーダンスの変更に用いられると共に、平均化回路１６へ供給されて第１実施例又は第２実施例と同様、４状態の平均化処理に用いられる。
平均化回路１６のＦＯＵＴ０ビット、ＦＯＵＴ１ビット、ＦＯＵＴ２ビットは、インピーダンス整合化データ出力回路１０Ｂの３ビット、すなわち、ＣＰ０ビット、ＣＰ１ビット、ＣＰ２ビットから成るインピーダンス整合化データとして第１実施例又は第２実施例と同様に整合化対象のインピーダンス整合回路（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１１９】
このように、この実施例の構成によれば、第１実施例又は第２実施例と同様の効果が得られる。
【０１２０】
◇第４実施例
図１７は、この発明の第４実施例であるインピーダンス整合化データ出力回路に用いる平均化回路を示す図である。
この実施例の構成が、第1実施例乃至第3実施例のそれと大きく異なるところは、８状態についての平均、すなわち、８値の平均を取るようにした点である。
【０１２１】
すなわち、この実施例のインピーダンス整合化データ出力回路１０Ｃ（図１７に図示せず）は、その平均化回路１６Ｃを図１５に示すように、同期化回路１６１、同期化回路１６２、同期化回路１６３、同期化回路１６４、同期化回路１６５、同期化回路１６６、同期化回路１６７及び同期化回路１６８、加算回路１６２１、加算回路１６２２、加算回路１６２３、加算回路１６２４、加算回路１６３１、加算回路１６３２及び加算回路１６４１、並びに同期化回路１６５１から成る。
なお、図１７においては、各回路の入出力は、１本の線で示されているが、その線に付された数字だけの本数の線で各入出力は接続される。但し、以下の説明では回路間を接続する本数を考慮に入れてその説明を行う。
【０１２２】
同期化回路１６１の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２は、それぞれアップ／ダウンカウンター１４の出力Ｂ０、出力Ｂ１及び出力Ｂ２に接続され、同期化回路１６１の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６２の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２１の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６２の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６３の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２１の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
【０１２３】
同期化回路１６３の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６４の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２２の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６４の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６５の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２２の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
【０１２４】
同期化回路１６５の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６６の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２３の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６６の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６７の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２３の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
【０１２５】
同期化回路１６７の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ同期化回路１６８の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２と加算回路１６２４の被加算入力Ａ０、被加算入力Ａ１及び被加算入力Ａ２に接続されている。同期化回路１６８の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ加算回路１６２４の加算入力Ｂ０、加算入力Ｂ１及び加算入力Ｂ２に接続されている。
加算回路１６２１乃至加算回路１６２４の被加算入力Ａ３及び加算入力Ｂ３には、それぞれ低レベルの電圧レベルが供給される。
【０１２６】
加算回路１６２１の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、加算回路１６３１の被加算入力Ａ０、被加算入力Ａ１、被加算入力Ａ２、被加算入力Ａ３及び被加算入力Ａ４に接続され、加算回路１６２２の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、加算回路１６３１の加算入力Ｂ０、加算入力Ｂ１、加算入力Ｂ２、加算入力Ｂ３及び加算入力Ｂ４に接続されている。
加算回路１６２３の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、加算回路１６３２の被加算入力Ａ０、被加算入力Ａ１、被加算入力Ａ２、被加算入力Ａ３及び被加算入力Ａ４に接続され、加算回路１６２４の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３及び加算出力Ｓ４は、それぞれ、加算回路１６３２の加算入力Ｂ０、加算入力Ｂ１、加算入力Ｂ２、加算入力Ｂ３及び加算入力Ｂ４に接続されている。
【０１２７】
加算回路１６３１の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３、加算出力Ｓ４及び加算出力Ｓ５は、それぞれ、加算回路１６４１の被加算入力Ａ０、被加算入力Ａ１、被加算入力Ａ２、被加算入力Ａ３、被加算入力Ａ４及び被加算入力Ａ５に接続され、加算回路１６３２の加算出力Ｓ０、加算出力Ｓ１、加算出力Ｓ２、加算出力Ｓ３、加算出力Ｓ４及び加算出力Ｓ５は、それぞれ、加算回路１６４１の加算入力Ｂ０、加算入力Ｂ１、加算入力Ｂ２、加算入力Ｂ３、加算入力Ｂ４及び加算入力Ｂ５に接続されている。
【０１２８】
加算回路１６４１の加算出力Ｓ４、加算出力Ｓ５及び加算出力Ｓ６は、それぞれ、同期化回路１６５１の入力ＩＮ０、入力ＩＮ１及び入力ＩＮ２に接続されている。
同期化回路１６５１の出力ＯＵＴ０、出力ＯＵＴ１及び出力ＯＵＴ２は、それぞれ平均化回路１６Ｃの出力ＦＯＵＴ０、出力ＦＯＵＴ１及び出力ＦＯＵＴ２に接続されている。
同期化回路１６１乃至同期化回路１６８及び同期化回路１６５１クロック入力（ＣＬＫ入力）には、クロック端子１９が接続されている。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第３実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０１２９】
次に、図１７を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路１１Ｃのコンパレータ１３、アップ／ダウンカウンター１４、コード変換回路１５及びコード変換回路１７の動作は、第１実施例乃至第３実施例の動作と同じである。
【０１３０】
平均化回路１６Ｃにおいては、アップ／ダウンカウンター１４から順次発生される２進値（Ｂ０ビット、Ｂ１ビット、Ｂ２ビット）が、順次同期化回路１６１乃至同期化回路１６８にセットされる。セットされる都度、同期化回路１６１の２進値と同期化回路１６１の２進値とが加算回路１６２１で加算され、同期化回路１６３の２進値と同期化回路１６４の２進値とが加算回路１６２２で加算される。
同様に、同期化回路１６５の２進値と同期化回路１６６の２進値とが加算回路１６２３で加算され、同期化回路１６７の２進値と同期化回路１６８の２進値とが加算回路１６２４で加算される。
これらの加算と同時的に、加算回路１６２１の加算値と加算回路１６２２の加算値とが加算回路１６３１で加算され、加算回路１６２３の加算値と加算回路１６２４の加算値とが加算回路１６３２で加算されると共に、加算回路１６３１の加算値と加算回路１６３２の加算値とが加算回路１６４１で加算される。
【０１３１】
これらの加算により、８状態の２進値、すなわち、８値の加算が得られ、この加算値の上位３ビット、すなわち、Ｓ３ビット、Ｓ４ビット及びＳ５ビットが、同期化回路１６１乃至同期化回路１６８に２進値をセットさせたクロック信号に応答して同期化回路１６５１にセットされて出力される、すなわち、上記８値の平均値が出力される。
この平均値が、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１３２】
この平均値は、第１実施例乃至第３実施例における４値の平均値よりも２倍の期間についての平均となる。
したがって、８値の平均値の方が、４値の平均値よりもインピーダンスの変化に緩慢になる。すなわち、インピーダンスの調整機能が緩やかに働く。つまり、平均値を８値の範囲で取ることによって感度調整を行うことができる。
【０１３３】
このようにして平均化回路１６Ｃから出力された２進コードは、コード変換回路１７でコード変換されて出力される２進のインピーダンス整合化データは、上述したように、整合化対象のインピーダンス整合回路（図３）に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１３４】
このように、この実施例の構成によれば、第１実施例乃至第３実施例で得られる効果のほか、平均化回路での平均を取る範囲を８値の範囲ですることによってインピーダンスの常時調整における感度調整をも達成し得る。
【０１３５】
◇第５実施例
図１８は、この発明の第５実施例であるインピーダンス整合化データ出力回路を示す図、図１９は、同インピーダンス整合化データ出力回路のアップ／ダウンカウンターのカウント値を示すグラフ、また、図２０は、同インピーダンス整合化データ出力回路内で発生する被比較電圧のグラフである。
この実施例の構成が、第1実施例乃至第４実施例のそれと大きく異なるところは、６状態についての平均、すなわち、６値の平均を取るようにした点である。
【０１３６】
すなわち、この実施例のインピーダンス整合化データ出力回路１０Ｄは、コンパレータ１３での比較結果に応じてカウント動作を生ぜしめられたアップ／ダウンカウンター１４Ｄのカウント値によってインピーダンス可変回路１１のインピーダンス値が変更され、接続点１１ａに現れる被比較電圧が基準電圧に最も接近するまでは１つ置きのクロック信号の立ち下がりに応答してアップ／ダウンカウンター１４Ｄのアップカウント動作を生じさせ、アップカウント動作によって被比較電圧が基準電圧を超えたときは次のクロック信号、すなわち、１つ置きのクロック信号の間のクロック信号の立ち上がりに応答して比較結果対応のカウントト動作を１回だけ行い、該１回のカウント動作を行わせるのに用いられたクロック信号の次ののクロック信号からは、また、同様の動作を繰り返すようにして構成される。
【０１３７】
平均化回路１６Ｄは、平均化回路１６と異なって７個の同期化回路と、５つの加算回路とから構成される。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第４実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０１３８】
次に、図１８乃至図２０を参照して、この実施例の動作について説明する。
インピーダンス可変回路１１、コンパレータ１３、コード変換回路１５，１７の動作は、第３実施例及び第４実施例ではコード変換回路１５，１７を除く各実施例での動作と同じである。
アップ／ダウンカウンター１４Ｄは、コンパレータ１３での比較結果がアップ信号を出力しているときは、アップカウント動作を生ぜしめられたアップ／ダウンカウンター１４Ｄのカウント値によってインピーダンス可変回路１１のインピーダンス値が変更される。
【０１３９】
このインピーダンスの変更により、接続点１１ａに現れた被比較電圧が基準電圧に最も接近するまでは１つ置きのクロック信号の立ち下がりに応答してアップ／ダウンカウンター１４Ｄのアップカウント動作が生ぜしめられる。
アップカウント動作によって被比較電圧が基準電圧を超えたときは次のクロック信号、すなわち、１つ置きのクロック信号の間のクロック信号の立ち上がりに応答して比較結果対応のアップカウント動作をさらに１回だけ行う。
該１回のアップカウント動作を行わせるのに用いられたクロック信号の次のクロック信号からは、また、上記１つ置きのクロック信号に応答してダウンカウント動作を行う。
【０１４０】
このダウンカウント動作によりアップ／ダウンカウンター１４Ｄから出力されたカウント値対応の被比較電圧が基準電圧を下回ったときは次のクロック信号、すなわち、１つ置きのクロック信号の間のクロック信号の立ち上がりに応答してダウンカウント動作をさらに１回だけ行う。
該１回のダウンカウント動作を行わせるのに用いられたクロック信号の次のクロック信号からは、また、該次のクロック信号を含む上記１つ置きのクロック信号の立ち下がりに応答してアップカウント動作を行い、同様のカウント動作を継続する。
このようなカウント動作が順次繰り返される。このカウント動作でアップ／ダウンカウンター１４Ｄから出力されるカウント値の例を図１８に示す。
【０１４１】
このようにしてアップ／ダウンカウンター１４Ｄから出力されるカウント値（２進コード又は２進値ともいう）は、コード変換回路１５及び平均化回路１６Ｄ又はインピーダンス可変回路１１Ｂへ供給される。２進コードが、インピーダンス可変回路１１Ｂへ直接供給されるときは、２進コードは、インピーダンス可変回路１１Ｂのインピーダンスの変更に用いられる。
コード変換回路１５は、上述の実施例と同様にしてサーモミータコードをインピーダンス可変回路１１Ｂへ供給する。そのサーモミータコードは、インピーダンス可変回路１１Ｂのインピーダンスの変更に用いられる。
このインピーダンスの変更により、インピーダンス整合化データ出力回路１０Ｄの接続点１１ａに発生する被比較電圧の例を図２０に示す。
【０１４２】
平均化回路１６Ｄは、アップ／ダウンカウンター１４Ｄから順次出力される２進値は、順次のクロック信号に応答して６つの同期化回路にセットされ、６つの同期化回路の２進値は、５つの加算回路で加算される。
５つの加算回路のうちの最終段の加算回路の加算値は、６分の１除算回路で除算される。この除算値（平均値）は、上記６つの同期化回路に２進値をセットさせたクロック信号に応答して平均化回路１６Ｄの最終段に設けられた同期化回路にセットされる。
【０１４３】
平均化回路１６Ｄから出力される６値の平均値（２進コード）は、コード変換回路１７へ供給されて２進コード対応のサーモミータコードがコード変換回路１７から出力される。
このコード変換回路１７から出力されたサーモミータコード又は平均化回路１６Ｄから出力された２進コードは、上述したように、整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１４４】
このように、この実施例の構成によれば、第１実施例乃至第４実施例と同様に、コンパレータが理想的な動作をする場合のアップ／ダウンカウンターの１ステップ分の電圧にシフト電圧を与えて実際のアップ／ダウンカウンターで生ずる弊害、すなわち、アップ／ダウンカウンターが基準電圧乃至その近傍値に被比較電圧が接近したとき、アップ／ダウンカウンターがアップカウント動作をするか又はダウンカウント動作をするか不定になるという技術的課題を回避し得る。
また、アップ／ダウンカウンターが基準電圧乃至その近傍値と、それよりも１ステップ高い値と、それよりも１ステップ低い値との３値で変動する場合にも、インピーダンス整合化データ出力回路から出力されるインピーダンス整合化データに変動が生ずるという技術的課題も回避し得る。
また、第４実施例で得られる効果は、４の倍数の値の平均でしか得られないという技術的課題を６値の平均の下でも得られるようにして該技術的課題に内在する制限を解除し得る。すなわち、これらの実施例に拘わらず、どのような倍数であっても、平均化し得るものである。
【０１４５】
◇第６実施例
図２１は、この実施例の第６実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図、図２２は、同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンスの変化を示す図、図２３は、同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図、図２４は、同インピーダンス整合化データ出力回路に生ずる誤差の１つの例を説明する図、また、図２５は、同インピーダンス整合化データ出力回路に生ずる誤差の他の例を説明する図である。
この実施例の構成が、第１実施例乃至第５実施例のそれと大きく異なるところは、シフト電圧を上記いずれの実施例の与え方とも異ならしめた点にある。
【０１４６】
すなわち、インピーダンス整合化データ出力回路１１Ｅのインピーダンス可変回路１１Ｅにのみ、図４に示すインピーダンス可変回路１１との差異がある。
【０１４７】
インピーダンス可変回路１１Ｅのインピーダンス素子１２１とインピーダンス素子１２２とは、図４に示すインピーダンス可変回路１１のインピーダンス素子１１１とインピーダンス素子１１２とを入れ替えて構成される。
したがって、インピーダンス素子１２１は、チャネル幅がインピーダンス素子１１３乃至１１９のチャネル幅Ｗの３／４（３／４Ｗ）であるＰチャネル型ＭＯＳＦＥＴである。インピーダンス素子１２２は、チャネル幅がインピーダンス素子１１３乃至１１９のチャネル幅Ｗの１／２（１／２Ｗ）であるＰチャネル型ＭＯＳＦＥＴである。
この構成を除くこの実施例の構成は、第１実施例乃至第５実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明ほ省略する。
【０１４８】
次に、図１、図６、図９、図１０及び図２１乃至図２５を参照して、この実施例の動作について説明する。
この実施例のインピーダンス整合化データ出力回路１０Ｅは、インピーダンス可変回路１１Ｅのインピーダンスに応じて接続点１１ａに発生する被比較電圧Ｖａと基準電圧Ｖｒｅｆとがコンパレーター１３で比較される。基準電圧Ｖｒｅｆの方が被比較電圧Ｖａよりも高い場合には、アップ信号がコンパレーター１３から出力され、被比較電圧Ｖａの方が基準電圧Ｖｒｅｆよりも高い場合には、ダウン信号がコンパレーター１３から出力される。
【０１４９】
コンパレーター１３からアップ信号が出力されるときには、アップ／ダウンカウンター１４は、クロック入力ＣＬＫに入力されるクロック毎に２進値で１だけカウントアップ（インクリンメト）され、コンパレーター１３からダウン信号が出力されるときには、アップ／ダウンカウンター１４は、クロック入力ＣＬＫに入力されるクロック毎に２進値で１だけカウントダウン（デクリメント）される。
アップ／ダウンカウンター１４からクロック毎に出力されるＢ０ビット、Ｂ１ビット及びＢ２ビットから成るカウント値（以下、２進コード又は２進値ともいう）は、コード変換回路１５及び平均化回路１６へ供給される。
【０１５０】
コード変換回路１５は、アップ／ダウンカウンター１４から供給されるＢ０ビット、Ｂ１ビット及びＢ２ビットから成る２進コードを図６に示すようなＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットから成るサーモミータコードに変換して出力する。
コード変換回路１５から出力されたサーモミータコードのＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットは、それぞれ、インピーダンス可変回路１１Ｅの対応するＴ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子に供給される。
【０１５１】
インピーダンス可変回路１１ＥのＥＮ端子２９には、インピーダンス整合化データ出力回路１０の通常の動作においては、高レベルのＥＮ信号が供給されているから、インバータ１１１９から出力される電圧信号は低レベルに保たれ、Ｐチャネル型ＭＯＳＦＥＴ１１９はオンすることは、第１実施例と同様である。
【０１５２】
また、ＥＮ端子から高レベルのＥＮ信号が供給されているナンド回路１１１１乃至１１１８は、それらナンド回路の他の入力に供給される電圧信号に応じてその出力に低レベル又は高レベルの電圧信号を出力するように条件付けられ、これに加えて、Ｕｐ端子２１へアップ／ダウンカウンター１４から高レベルのアップ信号が供給された状態においては、インバータ１１２０から低レベルの電圧信号が出力されることも、第１実施例と同様である。
【０１５３】
したがって、Ｕｐ端子２１へアップ／ダウンカウンター１４から高レベルのアップ信号（図２２のＵＰ＝１）が供給された状態においては、ナンド回路１１１１から出力される電圧信号は高レベルにあり、他のナンド回路１１１２乃至１１１８から出力される電圧信号のレベルは、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに各別に供給されるＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じたレベルとなることも、第１実施例と同様である。
【０１５４】
それ故、インピーダンス可変回路１１Ｅは、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに各別に供給されるＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じてＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちの対応するＰチャネル型ＭＯＳＦＥＴがオフ又はオンし、それに応じたインピーダンスを呈する。Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットに順次２進の“１”（すなわち、高レベルの電圧信号）が立つにつれて上記インピーダンスの値は階段状に小さくなる（図２２のＵＰ＝１）。
Ｐチャネル型ＭＯＳＦＥＴ１２２が並列に入る分だけインピーダンスの値が小さくなる。
【０１５５】
したがって、接続点１１ａに現れる被比較電圧の電圧レベルは、Ｐチャネル型ＭＯＳＦＥＴ１２２が並列に入った分だけ、Ｐチャネル型ＭＯＳＦＥＴ１２９と同等のＰチャネル型ＭＯＳＦＥＴが順次並列に入っても、１ステップずつ被比較電圧の電圧レベルは変わらず、該電圧レベルから１／２ステップ低い値となる。つまり、被比較電圧の電圧レベルにシフト電圧が与えられる。ここで、１ステップとは、インピーダンス可変回路１１Ｅが既に呈しているインピーダンスに１／Ｗに比例した値のインピーダンスが並列に入ったときに変わる電圧の上昇分である。
【０１５６】
また、Ｕｐ端子２１へアップ／ダウンカウンター１４から低レベルのＵｐ信号（図２２のＵＰ＝０）が供給された状態においては、Ｔ０端子に供給されるＴ０ビットは、ナンド回路１１１１から出力される電圧信号の制御に有効に作用し、ナンド回路１１１１からは低レベルの電圧信号が出力され続け、Ｐチャネル型ＭＯＳＦＥＴ１２１は、オンし続ける。
他のナンド回路１１１２乃至１１１８から出力される電圧信号の電圧レベルは、ＵＰ＝１の場合と同様に、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに各別に供給されるＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じた電圧レベルになることも、第１実施例と同様である。
【０１５７】
それ故、インピーダンス可変回路１１Ｅは、Ｔ０端子、Ｔ１端子、Ｔ２端子、Ｔ３端子、Ｔ４端子、Ｔ５端子及びＴ６端子のそれぞれに各別に供給されるＴ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビットに応じてＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちの対応するＰチャネル型ＭＯＳＦＥＴがオン又はオフし、それに応じたインピーダンスを呈する。Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ４ビット、Ｔ５ビット及びＴ６ビットに順次２進の“１”（すなわち、高レベルの電圧信号）が立つにつれて上記インピーダンスの値は階段状に小さくなる（図２２のＵＰ＝０（ダウン時））。
【０１５８】
ダウン時にインピーダンス値が階段状に小さくなる最初の割合は、アップ時に比して１／２Ｗに比例した値だけ小さい。それは、インピーダンス可変回路１１Ｅに並列に入っていたＰチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８のうちのいずれか１つが抜けてＰチャネル型ＭＯＳＦＥＴ１２１がインピーダンス可変回路１１Ｅに並列に入った場合、抜けたＰチャネル型ＭＯＳＦＥＴのインピーダンスよりも並列に入ったＰチャネル型ＭＯＳＦＥＴ１２１がのインピーダンスの方が小さいからである。
ダウン時の２回目以降のインピーダンス値が階段状に小さくなる割合は、アップ時と同じで１／Ｗに比例した値となる。
したがって、Ｐチャネル型ＭＯＳＦＥＴ１２１が並列に入らなかった場合の被比較電圧よりも高目に接続点１１ａの被比較電圧が現れる。
【０１５９】
上述のように、アップ／ダウンカウンター１４のＢ０ビット、Ｂ１ビット及びＢ２ビットがコード変換回路１５へ供給されると同時に、平均化回路１６へも供給される。
平均化回路１６は、アップ／ダウンカウンター１４から順次入力される２進コード（いずれのコードもＢ０ビット、Ｂ１ビット及びＢ２ビットから成る）毎に、当該２進コード前の４つのコードを加算して１／４の除算をし、３ビットの平均化２進コード、すなわち、ＦＯＵＴ１ビット、ＦＯＵＴ２ビット及びＦＯＵＴ２ビットを出力する。
【０１６０】
そして、ＦＯＵＴ１ビット、ＦＯＵＴ２ビット及びＦＯＵＴ２ビットは、コード変換回路１７へ供給されてコード変換回路１５と同等の６ビットのサーモミータコード、すなわち、ＣＰ０ビット、ＣＰ１ビット、ＣＰ２ビット、ＣＰ３ビット、ＣＰ４ビット、ＣＰ５ビット及びＣＰ６ビットを出力する。
この６ビットのサーモミータコード（インピーダンス整合化データ）は、図２に示す高速インターフェースのインピーダンス整合化対象（出力バッファ又は入力バッファ）のインピーダンス整合回路に供給されて該回路のインピーダンスの整合に供される。
【０１６１】
以下に、インピーダンス整合化データ出力回路１０Ｅについての具体的の動作例を説明する。
その説明の都合上、第１実施例と同様、基準電圧は2進値で表して“１０１”であり、接続点１１ａに現れる被比較電圧Ｖ１（図２３）は2進値で表して“０００”であり、アップ／ダウンカウンター１４がクロックに応答してカウント動作に入る前のカウント値は2進値で表して“０００”であり、アップ／ダウンカウンター１４のＵｐＤｎ出力にＵｐ＝１、すなわち、2進で“１”のアップ信号が出力され、Ｂ０出力、Ｂ１出力及びＢ２出力にそれぞれ“０”を出力しているとする。この状態は、図２３及び図１０では状態０として表してある。また、同期化回路１１１〜同期化回路１１４及び同期化回路１１５１には、“０００”がセットされる。
図２３では、その縦軸に付してある参照文字Ｖ１乃至Ｖ７の各参照文字間の間隔を、この実施例での特徴部分を明確にしたい目的で、等間隔で示してあるが、実際は、図９に示すように、各参照文字間の間隔は、縦軸で上の方に行くに従って狭くなる。
【０１６２】
Ｂ０＝０、Ｂ１＝０及びＢ２＝０（図６のコード番号０）を受け取るコード変換回路１５は、Ｔ０＝０、Ｔ１＝０、Ｔ２＝０、Ｔ３＝０、Ｔ４＝０、Ｔ５＝０及びＴ６＝０のサーモミータコードをＴ０出力、Ｔ１出力、Ｔ２出力、Ｔ３出力、Ｔ４出力、Ｔ５出力及びＴ６出力に出力する。
したがって、インピーダンス可変回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はいずれもオフし、Ｐチャネル型ＭＯＳＦＥＴ１１９のみがオンする。インピーダンス可変回路１１Ｅのインピーダンスは、１／Ｗに比例した値になる（図２２のコード番号０）。
このときに、接続点１１ａに現れる被比較電圧は、基準電圧よりも４ステップ低い電圧Ｖ１（最低の被比較電圧という）であるとする。ここで、１ステップの電圧は、１／Ｗに比例した値のインピーダンスが１つ変わるときに生ずる電圧信号の変化分で、図８においては同じであるように示されているが、実際は、図１０に示すように、ステップ毎に異なる値である。
【０１６３】
被比較電圧よりも基準電圧の方が大きく、2進で“1”のアップ信号がコンパレーター１３から出力されてアップ／ダウンカウンター１４のＵｐＤｎ入力へ供給された状態において、最初のクロック信号がアップ／ダウンカウンター１４に供給されると、アップ／ダウンカウンター１４のカウント値は１だけカウントアップされ、カウント値はＢ２＝０、Ｂ１＝０及びＢ０＝１となる。アップ／ダウンカウンター１４のＵｐＤｎ出力に現れている信号は、アップ信号Ｕｐのままである。
【０１６４】
アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１は、コード変換回路１５及び平均化回路１６へ供給される。
カウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１は、コード変換回路１５において、Ｔ０＝１、Ｔ１＝０、Ｔ２＝０、Ｔ３＝０、Ｔ４＝０、Ｔ５＝０及びＴ６＝０のサーモミータコードに変換される（図６のコード番号１）。
したがって、インピーダンス可変回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１１９がオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１２及がオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
それ故、インピーダンス可変回路１１Ｅのインピーダンスは、１／（Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号１）。
【０１６５】
このときに、接続点１１ａに現れる被比較電圧は、最低の被比較電圧から１／２ステップ高い電圧となる。被比較電圧は、依然として基準電圧よりも低い電圧である。ここで、１／２ステップとは、インピーダンス可変回路１１Ｅが既に呈しているインピーダンスに１／２Ｗに比例した値のインピーダンスが並列に入ったときの電圧の上昇分をいう。
この電圧状態は、図２３ではシフト有りの状態１として示してある。したがって、コンパレーター１３からアップ信号が出力され続ける。
なお、細い点線は、シフト無しの場合を示す。
【０１６６】
また、最初のクロック信号は平均化回路１６にも供給されるから、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝０及びＢ０＝１が、平均化回路１６の同期化回路１６１にセツトされる。
この状態は、図１０では状態１として表してある。
【０１６７】
このセットが終了する前に、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。加算回路１６３１での加算値は、２進値で“００００００”である。
そして、加算回路１６３１から出力されている加算値は、最初のクロック信号に応答する同期化回路１６５１で１／４演算処理されるが、後述する状態３まではその演算処理結果に意味を持たないので、状態３までの加算及び演算についての逐一の説明は省略する。
【０１６８】
そして、第2のクロック信号が、アップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２＝０、Ｂ１＝１及びＢ０＝０へカウントアップされる。
アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝０は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝０、Ｔ３ビット＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号２）。
【０１６９】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、インピーダンス可変回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１３が新たにオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１４乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（２Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号２）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの上昇を生じさせる。ここで、１ステップとは、インピーダンス可変回路１１Ｅが既に呈しているインピーダンスに１／Ｗに比例した値のインピーダンスが並列に入ったときの電圧の上昇分をいう（以下、同じ）。この変更後の被比較電圧は、図２３においては、シフト有りの状態２として示してある。
【０１７０】
また、第２のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝０は、同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１は、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝０は、同期化回路１６１にセットされる（図１０の状態２）。
【０１７１】
そして、第３のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝1は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号３）。
【０１７２】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１４が新たにオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１５乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしたままにある。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（３Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号３）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの上昇を生じさせる。この変更後の被比較電圧は、図２３においては、シフト有りの状態３として示してある。
【０１７３】
また、第３のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝０は、同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１は、同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０は、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４のカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝１は、同期化回路１６１にセットされる（図１０の状態３）。
【０１７４】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態３において１０進で６（２進で００１１０）として示してある。
【０１７５】
そして、第４のクロック信号がアップ／ダウンカウンター１４に入力されると、この時刻においては依然として、被比較電圧は基準電圧よりも低いから、アップ／ダウンカウンター１４に供給される第4のクロック信号によって、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号４）。
【０１７６】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１５がオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフしたままにある。
したがって、インピーダンス可変回路１１のインピーダンスは、１／（４Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号４）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの上昇を生じさせる。この変更後の被比較電圧は、図２３においては、状態４として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値となる。
【０１７７】
また、第4のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３セットされていたＢ２＝０、Ｂ１＝０及びＢ０＝１が同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態４）。
【０１７８】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態４において１０進で１０（２進で０１０１０）として示してある。
【０１７９】
また、第４のクロック信号は同期化回路１６５１にも入力されるから、状態３において加算回路１６３１で加算された加算値６（図１０の加算回路１６３１の出力の状態３）は同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から２進で１（１０進で１）が出力される（図１０の同期化回路１６５１の出力の状態４）。
同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１８０】
そして、第５のクロック信号が入力されたとき、依然として、被比較電圧は基準電圧よりも低いから、コンパレーター１３からはアップ信号が出力され続けている。
したがって、第５のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝１へカウントアップされる。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝１はコード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３＝１、Ｔ４ビット＝１、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号５）。
【０１８１】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてＰチャネル型ＭＯＳＦＥＴ１１６がオンに転ずる一方、Ｐチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１１７及びＰチャネル型ＭＯＳＦＥＴ１１８はオフしたままにある。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（５Ｗ＋１／２Ｗ）に比例した値になる（図２３のコード番号５）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの上昇を生じさせる。この変更後の被比較電圧は、図２３においては、シフト有りの状態５として示してある。この被比較電圧の値は、被比較電圧の上昇過程中において基準電圧に最も接近したときの値から１ステップだけ高い値となる。
【０１８２】
また、第５のクロック信号は、平均化回路１６に入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝０が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６１にセットされる（図１０の状態５）。
【０１８３】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態５において１０進で１４（２進で０１１１０）として示してある。
【０１８４】
また、第５のクロック信号が同期化回路１６５１にも入力されるから、状態４において加算回路１６３１で加算された加算値、すなわち、１０進で１０（図１０の加算回路１６３１の出力の状態４）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で２（２進で１０）が出力される（図２３の平均化回路１６の出力の状態５、図１０の同期化回路１６５１の出力の状態５）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１８５】
そして、第６のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高くなるから、コンパレーター１３からはダウン信号が出力される。
したがって、第６のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントダウンされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から出力されていた高レベル（２進で“１”）のＵｐ信号を出力しなくなる、すなわち、低レベル（２進で“０”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号４）。
【０１８６】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、第６のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、低レベル（２進の“０”）のＵｐ信号となるから、インピーダンス変換回路１１Ｅのインバータ１１２０から高レベルの電圧が出力される。
したがって、ナンド回路１１１１から低レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１がオンする。
【０１８７】
このほか、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４、Ｐチャネル型ＭＯＳＦＥＴ１１５及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続け、これに加えてオフしていたＰチャネル型ＭＯＳＦＥＴ１２１もオンに転ずる一方、オンしていたＰチャネル型ＭＯＳＦＥＴ１１６がオフし、Ｐチャネル型ＭＯＳＦＥＴ１１７及びＰチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（４Ｗ＋３／４Ｗ＋Ｗ／２）に比例した値になる（図２２のコード番号４）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１／４ステップだけの降下を生じさせる。ここでの１／４ステップとは、インピーダンス可変回路１１Ｅが既に呈していたインピーダンスから１／Ｗに比例した値のインピーダンスが抜けて３／４Ｗに比例した値のインピーダンスが並列に入ったときの電圧の降下分をいう。
【０１８８】
この変更後の被比較電圧は、図２３においては、シフト有りの状態６として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近したときの値、すなわち、１つ前の状態の電位レベルから１／４ステップ低く、基準電圧から１／４ステップ高い値となる。
この時刻における被比較電圧に、コンパレータ１４のオフセット電圧の上限を上回らせるのに必要なシフト電圧が与えられるようにＰチャネル型ＭＯＳＦＥＴ１２１及びＰチャネル型ＭＯＳＦＥＴ１２２のインピーダンス（チャネル幅）が選定されている。
【０１８９】
また、第６のクロック信号は、平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６４にセットされ、同期化回路１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６３にセットされ、同期化回路１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が、同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態６）。
【０１９０】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の出力の状態６において１０進で１６（２進で１００００）として示してある。
【０１９１】
また、第６のクロック信号が同期化回路１６５１にも入力されるから、状態５において加算回路１６３１で加算された加算値、すなわち、１０進で１４（２進で０１１１０）（加算回路１６３１の出力の状態５）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から２進で１１（１０進で３）が出力される（図１０の同期化回路１６５１の出力の状態６、図２３の平均化回路１６の出力の状態６）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１９２】
そして、第７のクロック信号が入力されるときには、被比較電圧は基準電圧よりも高いから、コンパレーター１３からはダウン信号が出力される。
したがって、第７のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１へカウントダウンされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から低レベル（２進で“０”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝０、Ｂ１ビット＝１及びＢ０ビット＝１は、コード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝０、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号３）。
【０１９３】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、第７のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、低レベル（２進の“０”）であるから、インピーダンス変換回路１１Ｅのインバータ１１２０から高レベルの電圧が出力される。
したがって、ナンド回路１１１１から低レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１１１はオンし続ける。
【０１９４】
このほか、インピーダンス変換回路１１のＰチャネル型ＭＯＳＦＥＴ１１２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９はオンし続ける一方、オンしていたＰチャネル型ＭＯＳＦＥＴ１１５がオフに転じ、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（３Ｗ＋３／４Ｗ＋Ｗ／２）に比例した値になる（図２２のコード番号３）。
このインピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１ステップだけの降下を生じさせる。この変更後の被比較電圧は、図２３においては、シフト有りの状態７として示してある。この被比較電圧の値は、被比較電圧の下降過程中において基準電圧に最も接近した値から１ステップ低い電圧の値となる。
【０１９５】
また、第７のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６１にセットされる（図１０の状態７）。
【０１９６】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の状態７において１０進で１６（２進で１００００）として示してある。
【０１９７】
また、第７のクロック信号は同期化回路１６５１にも入力されるから、状態６において加算回路１６３１で加算された加算値、すなわち、１０進で１６（２進で１００００）（図１０の加算回路１６３１の出力の状態６）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で４（２進で１００）が出力される（図１０の同期化回路１６５１の出力の状態７、図２３の平均化回路１６の出力の状態７）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０１９８】
そして、第８のクロック信号が入力されるときには、被比較電圧は基準電圧よりも低くなっているから、コンパレーター１３からはアップ信号が出力される。したがって、第８のクロック信号がアップ／ダウンカウンター１４に入力されると、アップ／ダウンカウンター１４のカウント値は、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０へカウントアップされる。また、アップ／ダウンカウンター１４のＵｐＤｎ出力から高レベル（２進で“１”）のＵｐ信号が出力される。
アップ／ダウンカウンター１４のカウント値、すなわち、Ｂ２ビット＝１、Ｂ１ビット＝０及びＢ０ビット＝０はコード変換回路１５へ供給され、このカウント値を受け取るコード変換回路１５においてコード変換され、コード変換されたサーモミータコード、すなわち、Ｔ０ビット＝１、Ｔ１ビット＝１、Ｔ２ビット＝１、Ｔ３ビット＝１、Ｔ４ビット＝０、Ｔ５ビット＝０及びＴ６ビット＝０がコード変換回路１５から出力される（図６のコード番号４）。
【０１９９】
このサーモミータコードも、上述したと同様にして、インピーダンス可変回路１１Ｅのインピーダンスの変更に用いられる。
すなわち、第８のクロック信号が入力された時刻には、アップ／ダウンカウンター１４から出力されるＵｐ信号は、高レベル（２進の“１”）であるから、インピーダンス変換回路１１Ｅのインバータ１１２０から低レベルの電圧が出力される。
したがって、ナンド回路１１１１から高レベルの電圧が出力され、Ｐチャネル型ＭＯＳＦＥＴ１２１はオフとなる。
【０２００】
このほか、インピーダンス変換回路１１ＥのＰチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３、Ｐチャネル型ＭＯＳＦＥＴ１１４及びＰチャネル型ＭＯＳＦＥＴ１１９のはオンし続ける一方、オフしていたＰチャネル型ＭＯＳＦＥＴ１１５がオンに転じ、Ｐチャネル型ＭＯＳＦＥＴ１１６乃至Ｐチャネル型ＭＯＳＦＥＴ１１８はオフし続ける。
したがって、インピーダンス可変回路１１Ｅのインピーダンスは、１／（４Ｗ＋１／２Ｗ）に比例した値になる（図２２のコード番号４）。
【０２０１】
インピーダンスの変更は接続点１１ａに現れている被比較電圧の変更、すなわち、被比較電圧に１／４ステップだけの上昇を生じさせる。ここで、１／４ステップの上昇とは、インピーダンス可変回路１１Ｅが既に呈していたインピーダンスから３／４Ｗに比例した値のインピーダンスが抜けて１／Ｗに比例した値のインピーダンスが並列に入ったときの電圧の上昇をいう。
この変更後の被比較電圧は、図２３においては、状態８として示してある。この状態８は、状態４と同じである。
この時の被比較電圧の値は、被比較電圧の上昇過程で基準電圧に最も接近した値となる。
【０２０２】
また、第８のクロック信号は平均化回路１６にも入力されるから、平均化回路１６の同期化回路１６３にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝１が同期化回路１６４にセットされ、同期化回路レジスタ１６２にセットされていたＢ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６３にセットされ、同期化回路レジスタ１６１にセットされていたＢ２＝０、Ｂ１＝１及びＢ０＝１が同期化回路１６２にセットされると同時に、アップ／ダウンカウンター１４にあるカウント値Ｂ２＝１、Ｂ１＝０及びＢ０＝０が同期化回路１６１にセットされる（図１０の状態８）。
【０２０３】
これらのセットが終了すると、同期化回路１６１及び同期化回路１６２にセットされている２進値が加算回路１６２１で加算され、かつ、同期化回路１６３及び同期化回路１６４にセットされている２進値が加算回路１６２２で加算された後に、加算回路１６２１及び加算回路１６２２から出力される加算値が加算回路１６３１で加算される。この加算値は、図１０では、加算回路１６３１の状態８において１０進で１６（２進で１００００）として示してある。
【０２０４】
また、第８のクロック信号は、同期化回路１６５１に入力されるから、状態７において加算回路１６３１で加算された加算値、すなわち、１０進で１６（２進で１００００）（図１０の加算回路１６３１の出力の状態７）が同期化回路１６５１で１／４除算（２ビット下位桁へシフト）されて同期化回路１６５１から１０進で４（２進で１００）が出力される（図１０の同期化回路１６５１の出力の状態８、図２３の平均化回路１６の出力の状態８）。同期化回路１６５１から出力されたサーモミータコードは、上述したように整合化対象のインピーダンス整合回路に供給されて該インピーダンス整合回路のインピーダンス整合に用いられる。
【０２０５】
この図２３に示す状態８は、上述した状態４と同じ状態に戻り、以降状態４から状態７までの動作が繰り返される、すなわち、常時動作において状態４から状態７までの動作が繰り返される。
図２３から明らかなように、インピーダンス整合の常時動作を行うに際して、従来技術による構成によれば、被整合対象のインピーダンス整合回路のインピーダンス整合の基準として用いられるインピーダンス整合化データ出力回路から出力される制御コードが、その帰還制御系に用いられるアップ／ダウンカウンターの性能上、コンパレータの基準電圧近傍の電圧（コンパレータのオフセット電圧の上下限外の電圧）と、該電圧より１ステップ低い電圧と、上記電圧より１ステップ高い電圧との間で変動する場合には、これに伴って変動してしまうのが避けられなかったが、この実施例においては、インピーダンス整合化データ出力回路のコンパレータへ供給される被比較電圧が基準電圧近傍になってもコンパレータが正確な判定を行い得るのに十分なシフト電圧を被比較電圧に与え、基準電圧に対応する基準コードを中心に上下に変動する帰還制御コードについての４つの基本単位時間内の平均値（インピーダンス整合化データ）は、帰還制御の常時動作において変動しない（図２３の平均化回路１６の出力）ようにしてこの実施例は構成されている。
【０２０６】
この実施例においても、誤差が最も悪くなる場合がある。それを図２４及び図２５に示す。基準電圧に対して被比較電圧が変更されて行く過程において、温度や動作電圧の変動に伴って被整合対象のインピーダンス整合回路のインピーダンス整合における誤差が最も悪くなる動作状況が現れる動作状況がある。
具体的には、被比較電圧にシフト無し（すなわち、整合されるインピーダンス）として示してあるように、被整合対象である、例えば、出力バッファ又は入力バッファのインピーダンス整合回路の終端抵抗の整合の中に−１／２ステップ分（図２４）の誤差が生じたり、＋１／２ステップ分（図２５）の誤差が生じたりする場合がある。
この誤差は、従来技術では生じてしまう１ステップ分の誤差に比して半分へ低減されている。ビット数で言えば、インピーダンス整合化データを１ビット減らすことができる。
【０２０７】
このように、この実施例によれば、第１実施例乃至第５実施例と同様の効果が得られるほか、これら実施例においては、インピーダンス整合化回路の誤差が−１／４ステップ乃至３／４ステップであり、絶対値ワーストで３／４ステップの誤差があったのを、−１／２ステップ乃至１／２ステップまで、すなわち、絶対値ワーストでも１／２ステップまで減少させることができる。換言すれば、インピーダンス整合化データの一定値の安定化等を享受しつつ、１ビット低減することができる。
【０２０８】
◇第７実施例
図２６は、この発明の第７実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第１実施例乃至第５実施例のそれと大きく異なるところは、インピーダンス可変回路を直流インピーダンス素子とその並列接続又は並列接続からの切り離しを行うスイッチとで構成した点にある。
【０２０９】
この実施例のインピーダンス整合化データ出力回路１０Ｆのインピーダンス可変回路１１Ｆは、図２６に示すように、ナンド回路１１１１乃至１１１８と、インバータ１１１９，１１２０とから成るインピーダンス制御部５１は、第１実施例（図４）と同一構成であり、インピーダンス可変部５３が、次の点で第１実施例（図４）と異なる。
すなわち、インピーダンス可変部５３は、スイッチ素子（例えば、Ｐチャネル型ＭＯＳＦＥＴ）５３１乃至５３９と抵抗５５１乃至５５９とから成る。
【０２１０】
スイッチ素子５３１と抵抗５５１とは、電圧源ＶＤＤと接続点１１ａとの間に直列に接続されている。同様に、スイッチ素子５３２及び抵抗５５２、スイッチ素子５３３及び抵抗５５３、スイッチ素子５３４及び抵抗５５４、スイッチ素子５３５及び抵抗５５５、スイッチ素子５３６及び抵抗５５６、スイッチ素子５３７及び抵抗５５７、スイッチ素子５３８及び抵抗５５８、スイッチ素子５３９及び抵抗５５９も、電圧源ＶＤＤと接続点１１ａとの間に直列に接続されている。抵抗５５１の抵抗値はＲ１であり、抵抗５５２乃至抵抗５５９の抵抗値はＲ２である。抵抗値Ｒ１及び抵抗値Ｒ２は、対応するスイッチ（Ｐチャネル型ＭＯＳＦＥＴ）がオンしたとき、第１実施例と同様なステップ（図８）分の電圧変化を接続点１１ａに生じさせるように選ばれている。なお、Ｒ１の値は、例えば、６０オームであり、Ｒ２の値は、例えば、７００オームである。
【０２１１】
スイッチ素子５３１の制御入力には、ナンド回路１１１１の出力が接続され、スイッチ素子５３２の制御入力には、ナンド回路１１１２の出力が接続され、スイッチ素子５３３の制御入力には、ナンド回路１１１３の出力が接続され、スイッチ素子５３４の制御入力には、ナンド回路１１１４の出力が接続され、スイッチ素子５３５の制御入力には、ナンド回路１１１５の出力が接続され、スイッチ素子５３６の制御入力には、ナンド回路１１１６の出力が接続され、スイッチ素子５３７の制御入力には、ナンド回路１１１７の出力が接続され、スイッチ素子５３８の制御入力には、ナンド回路１１１８の出力が接続され、スイッチ素子５３９の制御入力には、インバータ１１１９の出力が接続されている。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第５実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０２１２】
次に、図１乃至図３、図６乃至図１０及び図２６を参照して、この実施例の動作を説明する。
この実施例のインピーダンス整合化データ出力回路１０Ｆのコンパレータ１３、アップ／ダウンカウンター１４、コード変換回路１５及びコード変換回路１７の動作は、第１実施例乃至第５実施例の動作と同じである。
【０２１３】
コード変換回路１５から順次出力されるサーモミータコード、すなわち、Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビット（図６）の出力の仕方は、第１実施例乃至第５実施例と同様であり、このサーモミータコードによって、インピーダンス可変回路１１Ｆのインピーダンスが変えられて行く態様も、第１実施例乃至第５実施例と同様である（図７、図８、図９）。
【０２１４】
このようなインピーダンスの変化をして行くときに、接続点１１ａに現れる被比較電圧の変化の仕方は、第１実施例乃至第５実施例について説明したと同様に、図８に示すものと同じになる。
したがって、インピーダンス整合化データ出力回路１０Ｆの平均化回路１６から出力されるサーモミータコード（インピーダンス整合化データ）（図１０）は、図８に示すように、被比較電圧が常時動作において変化しても、変動しない一定値に安定させることができる。
そのサーモミータコードは、整合化対象のインピーダンス整合回路に供給され、該インピーダンス整合回路のインピーダンス整合に用いられる。
【０２１５】
このように、この実施例の構成によれば、第１実施例乃至第５実施例と同様の効果が得られるほか、インピーダンス可変回路のインピーダンスを直流インピーダンス素子（抵抗）としたことにより、インピーダンスをＰチャネル型ＭＯＳＦＥＴ等の能動素子で構成した場合に比して、インピーダンス可変回路を動作させている電圧源の電圧変動に起因してインピーダンスが変動してしまうのを回避することができるという効果も得られる。それだけ、インピーダンス整合化性能の向上となる。
【０２１６】
◇第８実施例
図２７は、この発明の第８実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第７実施例のそれと大きく異なるところは、シフト電圧の与え方と異ならしめた点にある。
【０２１７】
すなわち、この実施例のインピーダンス整合化データ出力回路１０Ｇのインピーダンス可変回路１１Ｇ（図２７）は、第７実施例では抵抗値Ｒ２の抵抗５５１を抵抗値２Ｒ２の抵抗５７１として構成したことに特徴がある。
これにより、インピーダンス可変回路１１Ｇは、第６実施例のインピーダンス可変回路１１Ｅと等価な動作を行うように構成される。
この構成を除くこの実施例の各部の構成は、第６実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０２１８】
次に、図１、図６、図１０、図２２、図２３及び図２７を参照して、この実施例の動作を説明する。
この実施例のインピーダンス整合化データ出力回路１０Ｆのコンパレータ１３、アップ／ダウンカウンター１４、コード変換回路１５及びコード変換回路１７の動作は、第６実施例の動作と同じである。
【０２１９】
コード変換回路１５から順次出力されるサーモミータコード、すなわち、Ｔ０ビット、Ｔ１ビット、Ｔ２ビット、Ｔ３ビット、Ｔ４ビット、Ｔ５ビット、Ｔ６ビット（図６）の出力の仕方は、第６実施例と同様であり、このサーモミータコードによって、インピーダンス可変回路１１Ｆのインピーダンスが変えられて行く態様も、第６実施例と同様である（図２２、図２３）。
【０２２０】
このようなインピーダンスの変化をして行くときに、接続点１１ａに現れる被比較電圧の変化の仕方は、第６実施例について説明したと同様に、図２３に示すものと同じになる。
したがって、インピーダンス整合化データ出力回路１０Ｆの平均化回路１６から出力されるサーモミータコード（インピーダンス整合化データ）（図１０）は、図８に示すように、被比較電圧が常時動作において変化しても、変動しない一定値に安定させることができる。
そのサーモミータコードは、整合化対象のインピーダンス整合回路に供給され、該インピーダンス整合回路のインピーダンス整合に用いられる。
【０２２１】
このように、この実施例の構成によれば、第６実施例と同様の効果が得られるほか、インピーダンス可変回路のインピーダンスを直流インピーダンス素子（抵抗）としたことにより、インピーダンスをＰチャネル型ＭＯＳＦＥＴ等の能動素子で構成した場合に比して、インピーダンス可変回路を動作させている電圧源の電圧変動に起因してインピーダンスが変動してしまうのを回避することができるという効果も得られる。それだけ、インピーダンス整合化性能の向上となる。
【０２２２】
◇第９実施例
図２８は、この発明の第９実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第１実施例乃至第８実施例のそれと大きく異なるところは、インピーダンス可変回路のインピーダンス及びインピーダンス可変回路に直列に接続される直流インピーダンス素子のインピーダンスの値を整合化対象のインピーダンス整合回路のインピーダンスの値よりも桁違いに大きくして寄生抵抗の影響を可及的に除いた点にある。
【０２２３】
すなわち、この実施例の特徴部分であるインピーダンス整合化データ出力回路１０Ｈのインピーダンス可変回路１１Ｈ及び抵抗１２に係わる回路部分を示したのが図２８である。この実施例の特徴部分を含めてインピーダンス整合化回路１０Ｈは、チップ１０Ｃ上に構成されている。チップ１０Ｃは、パッケージ１０Ｐに搭載されている。
図２８に可変抵抗の表示形式で示すインピーダンス可変回路１１Ｈのインピーダンス可変部１１ＶＲのパッド１１Ｐは、パッケージ１０Ｐの接続端子１１Ｔを経て電圧源ＶＤＤに接続される一方、インピーダンス可変部１１ＶＲのパッド１２Ｐ（接続点１１ａ相当）は、パッケージ１０Ｐの寄生抵抗１１ＰＲ、そしてパッケージ１０Ｐの接続端子１２Ｔを経て抵抗１２に接続されている。抵抗１２は、大地（ＧＮＤ）に接続されている。
【０２２４】
この実施例の特徴部分は、インピーダンス可変部１１ＶＲ及び抵抗１２にあるが、これらの抵抗値を整合化対象の出力バッファ又は入力バッファの抵抗に比して桁違いに大きく設定したことにこの実施例の特徴がある。例えば、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値は、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値の１００倍以上に設定する。整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値を５０オームとしたとき、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値は５ｋオームに設定する。
【０２２５】
インピーダンス可変部１１ＶＲは、第１実施例乃至第５実施例で参照する図４中のＰチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１９に相当するインピーダンス可変部、第６実施例で参照する図２０中のＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１９に相当するインピーダンス可変部、第７実施例で参照する図２６中のスイッチ素子５３１乃至スイッチ素子５３９及び抵抗５４１乃至抵抗５４９に相当するインピーダンス可変部、又は第８実施例で参照するスイッチ素子５３１乃至スイッチ素子５３９及び抵抗５４１乃至抵抗５４９に相当するインピーダンス可変部に対応するものである。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第８実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０２２６】
次に、図２８を参照して、この実施例の動作について説明する。
この実施例の動作は、次に述べる相違点を除き、同じである。
相違点は、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値の１００倍、例えば、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値を５０オームとしたとき、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を５ｋオームに設定して寄生抵抗１１ＰＲが入ってもその影響が被比較電圧の誤差となって現れないようにした点である。
【０２２７】
このような設定を行えば、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を、整合化対象の出力バッファ又は入力バッファの抵抗値と同様に、５０オームに設定した場合に比して、寄生抵抗の影響を１００分の１以下に低減させることができる。
例えば、寄生抵抗の抵抗値が１オームとして既知であり、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を、整合化対象の出力バッファ又は入力バッファの５０オームの抵抗値と同じにしたとすると、寄生抵抗の影響は２％となるが、この実施例のように、整合化対象の出力バッファ又は入力バッファの整合化目標値が５０オームである場合に、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値を５ｋオームに設定すれば、寄生抵抗の影響は０．０２％へ低減させることができる。
【０２２８】
なお、インピーダンス可変部１１ＶＲの抵抗値を上述のように大きくすると、それに伴って、その抵抗値を呈させるＰチャネル型ＭＯＳＦＥＴ等の幅サイズが小さくなり、静電気放電（ＥＳＤ）対策が必要になる。その場合には、ＥＳＤ保護回路を付加すればよい。
【０２２９】
このように、この実施例の構成によれば、第１実施例乃至第８実施例と同様の効果が得られるほか、インピーダンス可変回路のインピーダンス値（抵抗値）及び抵抗１２の抵抗値を整合化対象の回路のインピーダンス値（抵抗値）よりも大きくすることにより、パッケージの寄生抵抗の影響を大幅に低減することができ、寄生抵抗が入ったとしても、被比較電圧にその影響が現れ難くなる。
したがって、インピーダンス整合の誤差の低減に役立つ。
【０２３０】
◇第１０実施例
図２９は、この発明の第１０実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
この実施例の構成が、第１実施例乃至第８実施例のそれと大きく異なるところは、被比較電圧発生回路に含まれる寄生抵抗を考慮に入れて基準電圧発生回路を構成して寄生抵抗の影響を可及的に除いた点にある。
【０２３１】
すなわち、この実施例の特徴部分であるインピーダンス整合化データ出力回路１０Ｉのコンパレータ１３に基準電圧を供給する基準電圧供給回路１１Ｖを示したのが図２７である。この実施例の特徴部分を含めてインピーダンス整合化回路１０Ｉは、チップ１０Ｃ上に構成されている。チップ１０Ｃは、パッケージ１０Ｐに搭載されている。
図２９に可変抵抗の表示形式で示すインピーダンス可変回路１１Ｉのインピーダンス可変部１１ＶＲのパッド１１Ｐは、パッケージ１０Ｐの接続端子１１Ｔを経て電圧源ＶＤＤに接続される一方、インピーダンス可変部１１ＶＲのパッド１２Ｐ（接続点１１ａ相当）は、パッケージ１０Ｐの寄生抵抗１１ＰＲ、そしてパッケージ１０Ｐの接続端子１２Ｔを経て抵抗１２に接続されている。抵抗１２は、大地（ＧＮＤ）に接続されている。
【０２３２】
この実施例の特徴部分は、基準電圧供給回路１１Ｖにあるが、この基準電圧供給回路１１Ｖは、電圧源ＶＤＤの電圧を分圧する抵抗１１Ｒ１と抵抗１１Ｒ２とから構成されている。そして、抵抗１１Ｒ１の抵抗値をインピーダンス可変部１１ＶＲ及び抵抗１２の抵抗値と同一に設定する一方、抵抗１１Ｒ２の抵抗値を寄生抵抗の抵抗値を加味した値に設定したことにこの実施例の特徴がある。例えば、インピーダンス可変部１１ＶＲの抵抗値及び抵抗１２の抵抗値は、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値と同一の値に設定される抵抗値であり、したがって、抵抗１１Ｒ１の抵抗値も整合化対象の出力バッファ又は入力バッファの抵抗と同一の値に設定される。抵抗１１Ｒ２は、整合化対象の出力バッファ又は入力バッファの抵抗の抵抗値に寄生抵抗１１ＰＲの抵抗値を加えた値
に設定される。整合化対象の出力バッファ又は入力バッファの抵抗が５０オームであり、寄生抵抗１１ＰＲの抵抗値を１オームで既知であるとしたとき、抵抗１１Ｒ２の抵抗値は５１オームに設定する。
【０２３３】
なお、インピーダンス可変部１１ＶＲは、第１実施例乃至第５実施例で参照する図４中のＰチャネル型ＭＯＳＦＥＴ１１１乃至Ｐチャネル型ＭＯＳＦＥＴ１１９に相当するインピーダンス可変部、第６実施例で参照する図２０中のＰチャネル型ＭＯＳＦＥＴ１２１、Ｐチャネル型ＭＯＳＦＥＴ１２２、Ｐチャネル型ＭＯＳＦＥＴ１１３乃至Ｐチャネル型ＭＯＳＦＥＴ１１９に相当するインピーダンス可変部、第７実施例で参照する図２６中のスイッチ素子５３１乃至スイッチ素子５３９及び抵抗５４１乃至抵抗５４９に相当するインピーダンス可変部、又は第８実施例で参照するスイッチ素子５３１乃至スイッチ素子５３９及び抵抗５４１乃至抵抗５４９に相当するインピーダンス可変部に対応するものである。
この構成を除くこの実施例の各部の構成は、第１実施例乃至第８実施例と同一構成であるので、それらの各部には同一の参照符号を付してその説明を省略する。
【０２３４】
次に、図２９を参照して、この実施例の動作について説明する。
この実施例の動作は、次に述べる相違点を除き、同じである。
相違点は、インピーダンス可変部１１ＶＲの抵抗値と抵抗１２の抵抗値に寄生抵抗の抵抗値を加えた値との比率と、抵抗１１Ｒ１と抵抗１１Ｒ２との比率とを同一にして寄生抵抗１１ＰＲが入ってもその影響や電源電圧の変動がコンパレータ１３の比較精度に現れ難くした点である。なお、この関係は、設計上と製造上とを問わず成立するようにすればその所期の目的は得られる。
【０２３５】
このような設定を行えば、パッド１２Ｐ、すなわち、図１の接続点１１ａに現れる被比較電圧に電圧源ＶＤＤの変動、寄生抵抗分の電圧が加わったとしても、この加わった分相当する電圧成分の変化が抵抗１１Ｒ１と抵抗１１Ｒ２との接続点に現れる基準電圧にも同じ比率で現れるから、電圧源ＶＤＤの変動、寄生抵抗の影響がコンパレータ１３の比較精度に現れ難くなり、正確なインピーダンス整合化データをより安定して発生することができる。
例えば、寄生抵抗の抵抗値が１オームとして既知であり、抵抗１２の抵抗値を整合化対象の出力バッファ又は入力バッファの５０オームの抵抗と同じにし、かつ、インピーダンス可変部１１ＶＲの抵抗値を整合化対象の出力バッファ又は入力バッファの５０オームの抵抗と同じにするように制御するとき、設計上抵抗１１Ｒ１の抵抗値を５０オーム、抵抗１１Ｒ２の抵抗値を５１オームとし、製造時の抵抗１１Ｒ１の抵抗値が５５オームで、抵抗１１Ｒ２の抵抗値が５６．１オームであったとすると、抵抗１１Ｒ１の抵抗値Ｒref1と抵抗１１Ｒ２の抵抗値Ｒref2との比率はいずれも１．０２となり、所期の目的が達成される。
【０２３６】
このように、この実施例の構成によれば、第１実施例乃至第８実施例と同様の効果が得られるほか、インピーダンス可変部１１ＶＲの抵抗値と抵抗１２の抵抗値に寄生抵抗の抵抗値を加えた値との比率と、抵抗１１Ｒ１の抵抗値と抵抗１１Ｒ２の抵抗値との比率とを同一にして寄生抵抗１１ＰＲが入ってもその影響や電源電圧の変動がコンパレータ１３の比較精度に現れ難くし、正確なインピーダンス整合化データを安定して生成することがきる。
【０２３７】
以上、この発明の実施例を、図面を参照して詳述してきたが、この発明の具体的な構成は、これらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、第１実施例においては、Ｐチャネル型ＭＯＳＦＥＴで構成する例を示したが、Ｐチャネル型ＭＯＳＦＥＴに代えてＮチャネル型ＭＯＳＦＥＴで構成してもよい。この関係は、他の実施例でも同じである。
また、第１実施例において、Ｐチャネル型ＭＯＳＦＥＴ１１９をトランスファゲートで構成してインピーダンスの線形特性を向上させてインピーダンス整合化データ出力回路の性能アップを図ることもできる。
また、第６実施例において、コンパレータからダウン信号が出力されているときの被比較電圧を変更させる電圧を＋１／４ステップ以外に、＋１／４ステップより大きく、＋１／２ステップ未満に設定することもできる。
【０２３８】
また、被比較電圧にシフト電圧を与えることができる第１実施例及び第２実施例以外のチャネル幅を第１実施例及び第２実施例でのチャネル幅の組み合わせを含めて用いてもよい。
また、第１実施例のシフトレジスタ構成の同期化回路数を２、３等の奇数倍として平均化回路を構成することもできる。
また、第４実施例のほか、第１実施例を他の４の倍数で実施することもできる。
また、第５実施例の手法を他の数値、例えば、３、５、７等に拡張することもできる。
また、抵抗１２，１３は、他の直流インピーダンス素子、例えば、ダイオード等であってもよく、被比較電圧を出力し得る素子であればいずれの素子を用いてもよい。
さらに、各実施例は、ＭＯＳＦＥＴを用いて構成される例を示しているが、ＭＯＳＦＥＴに代えてバイポーラトランジスタを用いて構成することもできる。
【０２３９】
【発明の効果】
以上説明したように、この発明の構成によれば、被比較電圧を増加させ続ける場合と減少させ続ける場合に用いる所定の電圧よりも、増加から減少又は減少から増加に転ずる場合に用いる所定の電圧を小さな電位差にし、かつ増加から減少又は減少から増加に転ずる両場合の両所定の電圧を加えた電圧を、増加させ又は減少させ続ける場合の所定の電圧よりも小さな電位差にするようにしているから、被比較電圧は常時動作において変動するが、インピーダンス整合用の制御信号の揺れを抑制することができる。
【０２４０】
インピーダンス整合化データの一定値への安定化により、整合インピーダンスの揺れは防止され、それだけインピーダンス整合の目的は首尾良く達成され得ることになる。
【０２４１】
このような抑制を行い得る上、誤差を低減できるから、インピーダンス整合化データに必要なビット数の低減に役立つ。
特に、ブロードバンドネットワーク機器等のＧＨzクラスの高速インターフェイスにおいて、インピーダンス整合化データのビット信号の増加に伴って生ずるジッタの抑制に役立つ。ビット数を同一とすれば、ジッタを低減させることができる。
【０２４２】
したがって、小さいジッタが要求される技術環境において、この発明は威力を発揮する。
また、インピーダンス整合化データのビット数を少なくし得ることは、回路及びチップ上の面積が少なくて済むことになり、ハードウェアの簡易化に寄与する。
【０２４３】
制御信号（変更コード）によって変化されるトランジスタのインピーダンスの変化を均一にするようにすれば、変更コードの１ステップの変化に対してシフト電圧を含んで変化する被比較電圧の変化を同一の変化量とすることができる。
したがって、コンパレータに要求されるシフト電圧特性が同一となり、帰還制御系の動作を安定にする。
また、インピーダンスの固定部分をトランスファゲート構成にすれば、被比較電圧の線形特性の範囲を拡大することができる上、トランスファゲートに線形抵抗を接続する構成により被比較電圧の線形特性の範囲をさらに拡大させることができる。
【０２４４】
平均化回路での平均を取る範囲を所望の範囲へ拡大すれば、インピーダンスの常時調整における感度調整をも達成し得る。
【０２４５】
インピーダンス可変回路に抵抗を用いれば、動作電圧の変動に起因してインピーダンスが変動するのを防止することができ、インピーダンス整合性能の向上となる。
【０２４６】
被比較電圧変更回路の分圧インピーダンス（抵抗値）の比を同一にしつつ、被比較電圧発生回路の分圧インピーダンスの各々を整合化対象回路のインピーダンス（抵抗値）よりも大幅に大きくすれば、寄生抵抗の影響をほぼ除くことができる。
また、比比較電圧変更回路の寄生抵抗を含む分圧インピーダンスの比とコンパレータに供給する基準電圧を発生する分圧抵抗の比を同一にすれば、寄生抵抗や動作電圧の変動の影響を除くことができる。
【図面の簡単な説明】
【図１】図１は、この実施例の第１実施例であるインピーダンス整合化データ出力回路を示す図である。
【図２】同インピーダンス整合化データ出力回路を適用するネットワークの基幹回線の高速インターフェースの例を示す図である。
【図３】同インピーダンス整合化データ出力回路をネットワークの基幹回線の高速インターフェースに適用した例を示す図である。
【図４】同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図５】同インピーダンス整合化データ出力回路を構成する平均化回路を示す図である。
【図６】同インピーダンス整合化データ出力回路を構成するコード変換回路のコード変換を示す図である。
【図７】同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンスの変化を示す図である。
【図８】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図である。
【図９】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図である。
【図１０】同インピーダンス整合化データ出力回路を構成する平均化回路の動作のタイムチャートである。
【図１１】同インピーダンス整合化データ出力回路で生ずる誤差の１つの例を説明する図である。
【図１２】同インピーダンス整合化データ出力回路で生ずる誤差の他の例を説明する図である。
【図１３】この発明の第２実施例のインピーダンス整合化データ出力回路で用いられるインピーダンス可変回路を示す図である。
【図１４】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を実際に合わせて示す図である。
【図１５】インピーダンス可変回路の説明に用いるインピーダンスとチャネル幅との関係を示す図である。
【図１６】この発明の第３実施例であるインピーダンス整合化データ出力回路を示す図である。
【図１７】この発明の第４実施例であるインピーダンス整合化データ出力回路に用いる平均化回路を示す図である。
【図１８】この発明の第５実施例であるインピーダンス整合化データ出力回路を示す図である。
【図１９】同インピーダンス整合化データ出力回路のアップ／ダウンカウンターのカウント値を示すグラフである。
【図２０】同インピーダンス整合化データ出力回路内で発生する被比較電圧のグラフである。
【図２１】この実施例の第６実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図２２】同インピーダンス整合化データ出力回路を構成するインピーダンス可変回路のインピーダンスの変化を示す図である。
【図２３】同インピーダンス整合化データ出力回路の動作における状態と被比較電圧との関係を拡大して示す図である。
【図２４】同インピーダンス整合化データ出力回路で生ずる誤差の１つの例を説明する図である。
【図２５】同インピーダンス整合化データ出力回路で生ずる誤差の他の例を説明する図である。
【図２６】この発明の第７実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図２７】この発明の第８実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図２８】この発明の第９実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図２９】この発明の第１０実施例であるインピーダンス整合化データ出力回路を構成するインピーダンス可変回路を示す図である。
【図３０】従来の出力インピーダンス校正回路を示す図である。
【図３１】従来の出力インピーダンス校正回路における被比較電圧及び２進値の変化を示す図である。
【図３２】同出力インピーダンス校正回路の出力に平均化回路を接続した場合の被比較電圧及び2進値の変化を示す図である。
【図３３】従来の平均化回路から出力されるデータを示す表である。
【図３４】図３３の表を図表化したグラフである。
【図３５】従来の出力バッファの構成を示す図である。
【符号の説明】
１０      インピーダンス整合化データ出力回路
１１      インピーダンス可変回路（被比較電圧変更回路の一部）
１２      抵抗
１３      コンパレータ
１４      アップ／ダウンカウンター
１５      コード変換回路（被比較電圧変更回路の一部）
１６      平均化回路
１７      コード変換回路
１１１〜１１９  、１２１  、１２２      Ｐチャネル型ＭＯＳＦＥＴ（被比較電圧変更回路の一部）
１１１０Ａ〜１１９Ａ      Ｎチャネル型ＭＯＳＦＥＴ（被比較電圧変更回路の一部）
１１１１〜１１２０      ナンド回路（被比較電圧変更回路の残部）
１６１〜１６４、１６５１      同期化回路（生成回路の一部）
１６２１、１６２２、１６３１      加算回路（生成回路の残部）
５３１〜５３９      スイッチ素子（インピーダンス要素の一部）
５５１〜５５９、５７１      抵抗（インピーダンス要素の残部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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