(57)【特許請求の範囲】
【請求項１】
データを格納するＮ個（Ｎは自然数）のノーマルメモリセルをそれぞれが含む複数のノーマルメモリブロックと、
データを格納する少なくとも１つのスペアメモリセルを含むスペアメモリブロックと、
前記複数のノーマルメモリブロックのうち、欠陥があるノーマルメモリセルを含むノーマルメモリブロックを示す第１の欠陥ブロック情報を格納するとともに、前記複数のノーマルメモリブロックのうちの１つを指定するためにＳＲＡＭ装置の外部からアクセス情報が入力される欠陥ブロック設定部と、
前記複数のノーマルメモリブロックのそれぞれに含まれる前記Ｎ個のノーマルメモリセルにセンスアンプを介してそれぞれ接続されて前記複数のノーマルメモリセルブロックに対して共通に使用される構成であって、前記各ノーマルメモリセルに格納されたデータを前記各センスアンプを介してそれぞれ読み出すためのＮ本の内部データ線と、
前記スペアメモリブロックに含まれる前記１つのスペアメモリセルからデータを読み出すために該スペアメモリセルにセンスアンプを介して接続されたスペアデータ線と、
ＳＲＡＭ装置の外部にデータを出力するためのＮ本の外部データ線と、
前記欠陥ブロック設定部において第１の欠陥ブロック情報と前記アクセス情報とが一致する場合に、前記Ｎ本の内部データ線のうち、前記第１の欠陥ブロック情報により示されるノーマルメモリブロックに含まれる欠陥があるノーマルメモリセルに接続された内部データ線以外のＮ−１本の内部データ線と前記スペアデータ線の少なくとも１つとを、前記Ｎ本の外部データ線にそれぞれ接続し、前記欠陥ブロック設定部において前記第１の欠陥ブロック情報と前記アクセス情報とが一致しない場合に、前記Ｎ本の内部データ線を前記Ｎ本の外部データ線にそれぞれ接続する、接続回路とを備え、
前記Ｎ本の内部データ線のそれぞれが、前記各ノーマルメモリブロックに設けられているＮ個のノーマルメモリセルのそれぞれと、センスアンプを介して接続されており、
前記接続回路は、前記欠陥メモリセルに接続された内部データ線以外のＮ−１本の内部データ線および少なくとも１つのスペアデータ線を、前記Ｎ本の外部データ線のそれぞれに対して接続する場合に、前記欠陥メモリセルに接続された内部データ線以外のＮ−１本の内部データ線および少なくとも１つのスペアデータ線の空間的な位置関係の順序と、前記Ｎ本の外部データ線の空間的な位置関係の順序とが一致するもの同士を相互に接続することを特徴とするＳＲＡＭ装置。
【請求項２】
前記欠陥ブロック設定部は、前記第１の欠陥ブロック情報により示されるノーマルメモリブロックに含まれるＮ個のノーマルメモリセルのうち、欠陥があるノーマルメモリセルを示す第２の欠陥ブロック情報をさらに格納する、請求項１に記載のＳＲＡＭ装置。
【請求項３】
前記欠陥ブロック設定部は、不揮発性プログラム手段を有し、前記第１の欠陥ブロック情報および前記第２の欠陥ブロック情報は、前記不揮発性プログラム手段に格納される、請求項２に記載のＳＲＡＭ装置。
【請求項４】
前記スペアメモリブロックは、前記スペアメモリブロックに含まれる少なくとも１つのスペアメモリセルに接続されたスペアワード線を含み、前記スペアワード線は、前記アクセス情報にかかわらず活性化状態にされる、請求項１に記載のＳＲＡＭ装置。
【請求項５】
前記スペアメモリブロックは、前記スペアメモリブロックに含まれる少なくとも１つのスペアメモリセルに接続されたスペアワード線を含み、前記スペアワード線は、前記アクセス情報に応じて活性化状態にされる、請求項１に記載のＳＲＡＭ装置。
【請求項６】
前記各ノーマルメモリブロックにおけるＮ個のノーマルメモリセルが１本の分割ワード線にそれぞれ接続されており、前記各ノーマルメモリブロックのそれぞれの分割ワード線が、１本のメインワード線に接続されている、請求項１に記載のＳＲＡＭ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、冗長メモリブロック（スペアメモリブロック）を有するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置に関する。
【０００２】
【従来の技術】
分割ワード線方式のＳＲＡＭ装置は、アクセスされないメモリセルに関係するビット線の充放電をなくして省電力化を図るために、ワード線を分割し、選択された分割ワード線にＩ／Ｏ（入出力）のビット数Ｎと等しいメモリセル（ノーマルメモリセル）のみが接続されるような構成になっている。
【０００３】
【発明が解決しようとする課題】
大容量のＳＲＡＭ装置では、冗長メモリセル（スペアメモリセル）を設けないと製造の歩留まりを向上することができない。また、欠陥密度の大きいプロセスを用いて製造されるＳＲＡＭ装置でも、冗長メモリセル（スペアメモリセル）を設けないと製造の歩留まりを向上することができない。従って、これらのＳＲＡＭ装置では、冗長メモリセルが採用される。
【０００４】
冗長メモリセルは、ノーマルメモリセルと同時に選択して活性化させなければならない。分割ワード線方式のＳＲＡＭ装置に冗長メモリセルを設ける場合、冗長メモリセルを分割ワード線の各々にＭ個ずつ追加して接続する必要がある。このため、従来技術によれば、１つの分割ワード線には、Ｎ個のノーマルメモリセルとＭ個の冗長メモリセルとの合計（Ｎ＋Ｍ）個のメモリセルが接続されていた。また、各分割ワード線に対応する分割メモリブロック毎に、（Ｎ＋Ｍ）ビット分のデータ線からＮ本のデータ線のみを選択する選択回路（接続回路）を設ける必要があった。この選択回路は、ヒューズ等の不揮発性プログラム素子を用いて実現されるため、占有面積が大きくなる。従って、分割ワード線方式のＳＲＡＭ装置に冗長メモリセルを設ける場合には、ＳＲＡＭ装置の占有面積が大きくなってしまうという問題点があった。ＳＲＡＭ装置の占有面積が大きくなると、ＳＲＡＭ装置の面積ペナルティが大きくなる。ＳＲＡＭ装置の面積ペナルティが大きくなるとは、ＳＲＡＭ装置の占有面積が大きくなることによって、ＳＲＡＭ装置が欠陥を有する確率が高くなってしまうことをいう。
【０００５】
本発明はこのような従来技術の問題点を解決するためになされたものであり、冗長メモリセルを設けた分割ワード線方式のＳＲＡＭ装置において、面積ペナルティを低減することができるＳＲＡＭ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明のＳＲＡＭ装置は、データを格納するＮ個（Ｎは自然数）のノーマルメモリセルをそれぞれが含む複数のノーマルメモリブロックと、データを格納する少なくとも１つのスペアメモリセルを含むスペアメモリブロックと、前記複数のノーマルメモリブロックのうち、欠陥があるノーマルメモリセルを含むノーマルメモリブロックを示す第１の欠陥ブロック情報を格納するとともに、前記複数のノーマルメモリブロックのうちの１つを指定するためにＳＲＡＭ装置の外部からアクセス情報が入力される欠陥ブロック設定部と、前記複数のノーマルメモリブロックのそれぞれに含まれる前記Ｎ個のノーマルメモリセルにセンスアンプを介してそれぞれ接続されて前記複数のノーマルメモリセルブロックに対して共通に使用される構成であって、前記各ノーマルメモリセルに格納されたデータを前記各センスアンプを介してそれぞれ読み出すためのＮ本の内部データ線と、前記スペアメモリブロックに含まれる前記１つのスペアメモリセルからデータを読み出すために該スペアメモリセルにセンスアンプを介して接続されたスペアデータ線と、ＳＲＡＭ装置の外部にデータを出力するためのＮ本の外部データ線と、前記欠陥ブロック設定部において第１の欠陥ブロック情報と前記アクセス情報とが一致する場合に、前記Ｎ本の内部データ線のうち、前記第１の欠陥ブロック情報により示されるノーマルメモリブロックに含まれる欠陥があるノーマルメモリセルに接続された内部データ線以外のＮ−１本の内部データ線と前記スペアデータ線の少なくとも１つとを、前記Ｎ本の外部データ線にそれぞれ接続し、前記欠陥ブロック設定部において前記第１の欠陥ブロック情報と前記アクセス情報とが一致しない場合に、前記Ｎ本の内部データ線を前記Ｎ本の外部データ線にそれぞれ接続する、接続回路とを備え、前記Ｎ本の内部データ線のそれぞれが、前記各ノーマルメモリブロックに設けられているＮ個のノーマルメモリセルのそれぞれと、センスアンプを介して接続されており、前記接続回路は、前記欠陥メモリセルに接続された内部データ線以外のＮ−１本の内部データ線および少なくとも１つのスペアデータ線を、前記Ｎ本の外部データ線のそれぞれに対して接続する場合に、前記欠陥メモリセルに接続された内部データ線以外のＮ−１本の内部データ線および少なくとも１つのスペアデータ線の空間的な位置関係の順序と、前記Ｎ本の外部データ線の空間的な位置関係の順序とが一致するもの同士を相互に接続することを特徴とする。これにより、上記目的が達成される。
【０００７】
前記欠陥ブロック設定部は、前記第１の欠陥ブロック情報により示されるノーマルメモリブロックに含まれるＮ個のメモリセルのうち、欠陥があるメモリセルを示す第２の欠陥ブロック情報をさらに格納してもよい。
【０００８】
前記欠陥ブロック設定部は、不揮発性プログラム手段を有し、前記第１の欠陥ブロック情報および前記第２の欠陥ブロック情報は、前記不揮発性プログラム手段に格納されてもよい。
【０００９】
前記スペアメモリブロックは、前記スペアメモリブロックに含まれる少なくとも１つのスペアメモリセルに接続されたスペアワード線を含み、前記スペアワード線は、前記アクセス情報にかかわらず活性化状態にされてもよい。
【００１０】
前記スペアメモリブロックは、前記スペアメモリブロックに含まれる少なくとも１つのスペアメモリセルに接続されたスペアワード線を含み、前記スペアワード線は、前記アクセス情報に応じて活性化状態にされてもよい。
【００１２】
前記各ノーマルメモリブロックにおけるＮ個のノーマルメモリセルが１本の分割ワード線にそれぞれ接続されており、前記各ノーマルメモリブロックのそれぞれの分割ワード線が、１本のメインワード線に接続されていてもよい。
【００１３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１４】
図１は、本発明のＳＲＡＭ装置１００の構成を示す。ＳＲＡＭ装置１００は、冗長メモリセルを設けた分割ワード線方式のＳＲＡＭ装置である。ＳＲＡＭ装置１００は、それぞれが複数のノーマルメモリセルを有する複数（Ｑ個）のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）と、複数のスペアメモリセルを有するスペアメモリブロック１６０とからなる複数のメモリブロックとを有している。
【００１５】
ＳＲＡＭ装置１００は、複数のメモリブロック（ブロック＃１〜ブロック＃Ｑおよびブロック１６０）間にまたがって共通に接続されたメインワード線ＭＷＬを含む。複数のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）のそれぞれは、分割ワード線ＷＬを含む。スペアメモリブロック１６０は、スペアワード線ＳＷＬを含む。
【００１６】
複数のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）に含まれる複数の分割ワード線ＷＬはそれぞれ、メインワード線ＭＷＬにＡＮＤゲート１５３を介して接続されている。
【００１７】
複数の分割ワード線ＷＬのそれぞれは、メインワード線ＭＷＬと、分割ワード線選択線Ｂ１〜ＢＱのそれぞれとによって選択される。スペアワード線ＳＷＬは、メインワード線ＭＷＬとスペアワード線選択線Ｓ１とによって選択される。
【００１８】
分割ワード線選択線Ｂ１〜ＢＱは、通常、メモリセルの選択アドレスのうち、数ビット分のデコード信号によって選択することができる。例えば、ＳＲＡＭ装置１００が４つのブロックを有する場合（Ｑ＝４の場合）には、ビットＡ０およびＡ１の２ビットによって表される４通りのデコード信号によって、分割ワード線選択線Ｂ１〜Ｂ４のうちの１つが選択される。このように、ビットＡ０およびＡ１は、複数のノーマルメモリブロックのうち１つを示すアクセス情報として使用され得る。アクセス情報は、ＳＲＡＭ装置１００の外部から入力される。
【００１９】
ノーマルメモリセルは、２つのトランジスタと２つのインバータ回路から構成され、各トランジスタのゲートが分割ワード線ＷＬに接続され、各トランジスタのドレインがビット線対（ＢＬ、／ＢＬ）に接続されている。スペアメモリセルは、ノーマルメモリセルと同様の構成を有する。図１に示される拡大部１２０には、１つのメモリセルの構造を示す。このような構成により、メモリセルはデータを格納する。
【００２０】
選択された分割ワード線ＷＬに接続されたＮ個（Ｎは自然数）のノーマルメモリセルの情報を読み出すＮビット分のビット線対（ＢＬ、／ＢＬ）は、複数のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）間で共通に使用するＮビット分の内部データ線（Ｄ１〜ＤＮ）に、各々に対応するセンスアンプ（Ｓ／Ａ）１５４を介して接続されている。なお、分割ワード線ＷＬが選択されるとは、分割ワード線ＷＬが所定の電位（例えば、ハイレベル）に加圧される、すなわち、活性化されることをいう。ＳＲＡＭ装置１００では、例えば、ブロック＃１に含まれる分割ワード線ＷＬは、対応するメインワード線ＭＷＬと、分割ワード線選択線Ｂ１とが所定の電位に加圧された場合に、選択される。
【００２１】
スペアワード線ＳＷＬには、Ｍ個のスペアメモリセル（スペアメモリブロック１６０に含まれる少なくとも１つのメモリセルのうち少なくとも１つ）が接続される（Ｍは自然数）。
【００２２】
スペアワード線ＳＷＬに接続されたＭ個のスペアメモリセルの情報を読み出すＭビット分のスペアビット線対は、スペアメモリブロック１６０用のＭビット分のスペアデータ線１６５にそれぞれに対応するスペアセンスアンプ（Ｓ／Ａ）１６４を介して接続されている。なお、図１では、Ｍ＝１の場合を示しており、以下の説明では、Ｍ＝１の場合を想定して説明を行う。本発明ではＭ＝１に限定されないが、ＳＲＡＭ装置１００では、実際に、Ｍ＝１の場合にも大きな効果が得られる。また、Ｍ＝１の場合にはＳＲＡＭ装置１００の面積ペナルティを最小にすることができるという利点が得られる。
【００２３】
なお、Ｍ＝１の場合には、複数のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）に含まれるメモリセルのうち、欠陥のあるメモリセルが１つである場合に、その欠陥のあるメモリセルを含むカラムが、スペアメモリブロックのカラムによって代替される。例えば、ブロック＃１に含まれるメモリセル１５１に欠陥がある場合、メモリセル１５１を含むカラム１５２が、スペアメモリブロック１６０のカラム１６２によって代替される。
【００２４】
ＳＲＡＭ装置１００は、さらに、ノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）に対応するＮビット分の内部データ線（Ｄ１〜ＤＮ）と、スペアメモリブロック１６０に対応するＭビット分のデータ線を合わせた合計（Ｎ＋Ｍ）本のデータ線から、所定のＮ本のデータ線を選択する接続回路１を有する。
【００２５】
ここで、データ線の本数は、１ビット分のデータ線を１本と数えるものとする。例えば、図１において、内部データ線Ｄ１は、ビット線ＢＬとビット線／ＢＬとに接続された２本の配線を有するが、この２本の配線が１ビット分のデータ線として機能するので、内部データ線Ｄ１を「１本のデータ線」として数える。
【００２６】
このように、Ｎ本の内部データ線Ｄ１〜ＤＮは、複数のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）のそれぞれに含まれるＮ個のメモリセルにそれぞれ接続されており、複数のノーマルメモリブロックのうちの１つ（アクセスされるノーマルメモリブロック）に含まれるＮ個のメモリセルに格納されたＮビットのデータを読み出す（あるいは、書き込む）。
【００２７】
また、スペアデータ線１６５は、スペアメモリブロック１６０に接続され、スペアメモリブロック１６０に含まれる少なくとも１つのメモリセルに格納されたデータを読み出す（あるいは、書き込む）。
【００２８】
図１には、メインワード線ＭＷＬが複数示されている。ＳＲＡＭ装置１００に含まれるメインワード線ＭＷＬの本数は、例えば、２５６本である。しかし、ＳＲＡＭ装置１００に含まれるメインワード線ＭＷＬの本数は、１本であってもよい。メインワード線ＭＷＬが１本である場合、１つのノーマルメモリブロック（例えば、図１に示されるブロック＃１）に含まれるメモリセル（ノーマルメモリセル）の数はＮ個である。ＳＲＡＭ装置１００は、１以上の任意の本数のメインワード線ＭＷＬを含み得る。従って、複数のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）のそれぞれはＮ個のメモリセルを含む。また、スペアメモリブロック１６０は、少なくとも１つのメモリセル（スペアメモリセル）を含む。
【００２９】
接続回路１（シフト回路）は、アクセスしたノーマルメモリブロック内（ブロック＃１〜ブロック＃Ｑのうちのアクセスしたもの）に欠陥メモリセル（予め検出されている）を含む場合には、その欠陥メモリセルにアクセスする内部データ線を選択せずに間引き、その間引いた内部データ線の替わりに、スペアメモリブロック１６０に対応するスペアデータ線から不足本数を補填する。このようにして、（Ｎ＋Ｍ）本のデータ線から必ずＮ本のデータ線を選択する。選択されたＮ本のデータ線はそれぞれ、Ｎ本の外部データ線ｄ１〜ｄＮに接続される。Ｎ本の外部データ線ｄ１〜ｄＮは、ＳＲＡＭ装置１００の外部にデータを出力（または入力）するために設けられる。外部データ線ｄ１〜ｄＮは、例えば、ＳＲＡＭ装置１００の外部のＩ／Ｏバッファ（図示せず）に接続される。
【００３０】
図１に示される例において、ブロック＃１のメモリセル１５１が欠陥メモリセル（欠陥のあるメモリセル）であるとする。ブロック＃１がアクセスされる場合、メモリセル１５１に接続された内部データ線Ｄ２が接続回路１によって間引かれる。接続回路１は、その間引いた本数分（＝１）の替わりに、スペアメモリブロックに対応するスペアデータ線から不足する本数を補填することで、（Ｎ＋Ｍ）本（ここでは（Ｎ＋１）本）のデータ線から必ずＮ本のデータ線を選択する。
【００３１】
すなわち、選択されたＮ本のデータ線（Ｎ−１本の内部データ線と１本のスペアデータ線）がそれぞれＮ本の外部データ線に接続される。
【００３２】
一方、アクセスしたノーマルメモリブロック内に欠陥メモリセルを含まない場合、すなわち、ブロック＃２〜ブロック＃Ｑのいずれかがアクセスされる場合には、（Ｎ＋Ｍ）本（ここでは（Ｎ＋１）本）のデータ線から、ノーマルメモリブロックに対応するＮ本のデータ線（Ｄ１〜ＤＮ）を選択し、スペアメモリブロック１６０に対応するＭ本（１本）のスペアデータ線１６５は選択しない。すなわち、Ｎ本の内部データ線Ｄ１〜ＤＮがそれぞれＮ本の外部データ線ｄ１〜ｄＮに接続される。
【００３３】
接続回路１のこのような動作は、アクセス情報と、欠陥ブロック設定部１７０に格納された欠陥ブロック情報（第１の欠陥ブロック情報および第２の欠陥ブロック情報）とに基づいて行なわれる。
【００３４】
図２は、接続回路１および欠陥ブロック設定部１７０の構成を示す。図２では、説明を簡略化するために、Ｍ＝１およびＮ＝２とする。すなわち、３本のデータ線（内部データ線Ｄ１およびＤ２、スペアデータ線１６５）から２本のデータ線を選択し、選択されたデータ線を２本の外部データ線（ｄ１、ｄ２）に接続する場合を説明する。
【００３５】
欠陥ブロック設定部１７０は、欠陥アドレス比較回路２を含む。欠陥アドレス比較回路２には、複数のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）のうち、欠陥メモリセルを含むノーマルメモリブロックの情報（第１の欠陥ブロック情報）が格納されている。ビットＡ０とＡ１とによって表わされるアクセス情報が、欠陥メモリセルを含むノーマルメモリブロックを示す場合、すなわち、アクセス情報と第１の欠陥ブロック情報とが一致する場合には、欠陥アドレス比較回路２の出力Ｃは「１」（ハイレベル）となる。欠陥アドレス比較回路２の構成は、図３を参照して後述される。
【００３６】
ヒューズ６０１およびヒューズ６０２には、第１の欠陥ブロック情報により示されるノーマルメモリブロック（欠陥メモリブロック）に含まれるメモリセルのうち、欠陥があるメモリセル（欠陥メモリセル）を示す第２の欠陥ブロック情報が記録される。
【００３７】
例えば、欠陥メモリブロックのうち、内部データ線Ｄ１に接続されるメモリセルに欠陥がある場合、ヒューズ６０１とヒューズ６０２が共に切断される。配線６１０には、ＰＯＲ信号が入力される。ＰＯＲ信号は、電源がＯＮになった時にハイレベルのパルスを発生する信号である。ヒューズ６０１とヒューズ６０２とが共に切断されている場合、電源がＯＮになって配線６１０にパルスが入力されると、配線６１１および６１２は共にローレベルになる。トランスファーゲート６２１および６２２は、共に、アクセス情報が、欠陥アドレス比較回路２に格納された第１の欠陥ブロック情報に一致する場合に、すなわち、欠陥メモリブロックがアクセスされる場合にオープンになる。トランスファーゲート６２１および６２２がオープンになると、配線６３１および６３２はともにローレベルになる。これにより、トランスファーゲート６４１および６４２がオープンとなり、トランスファーゲート６５１および６５２がクローズとなる。従って、内部データ線Ｄ２が外部データ線ｄ１に接続され、スペアデータ線１６５が外部データ線ｄ２に接続される。
【００３８】
同様に、欠陥メモリブロックのうち、内部データ線Ｄ２に接続されるメモリセルに欠陥がある場合、ヒューズ６０１とヒューズ６０２とのうち、ヒューズ６０２のみが切断される。これにより、内部データ線Ｄ１が外部データ線ｄ１に接続され、スペアデータ線１６５が外部データ線ｄ２に接続される。
【００３９】
このように、欠陥メモリブロックがアクセスされる場合（アクセス情報が、欠陥アドレス比較回路２に格納された第１の欠陥ブロック情報に一致する場合）には、Ｎ本（図２に示される例ではＮ＝２）の内部データ線のうち、欠陥メモリセルに接続された内部データ線以外の内部データ線と、スペアデータ線１６５とがＮ本の外部データ線ｄ１およびｄ２に接続される。
【００４０】
欠陥メモリブロック以外のメモリブロックがアクセスされる場合（アクセス情報が、欠陥アドレス比較回路２に格納された第１の欠陥ブロック情報に一致しない場合）には、欠陥アドレス比較回路２の出力Ｃは「０」（ローレベル）となる。これにより、トランジスタ６７１および６７２がＯＮとなるので、配線６３１および配線６３２がハイレベルになる。トランスファーゲート６５１および６５２がオープンとなり、トランスファーゲート６４１および６４２がクローズとなる。これにより、内部データ線Ｄ１が外部データ線ｄ１に接続され、内部データ線Ｄ２が外部データ線ｄ２に接続される。すなわち、Ｎ本の内部データ線Ｄ１およびＤ２が、外部データ線ｄ１およびｄ２に接続される。
【００４１】
このように、アクセス情報に依存して、接続回路１の動作が異なる。すなわち、接続回路１は、欠陥アドレス比較回路２の出力Ｃが「１」の場合（アクセスするブロックに欠陥メモリセルを含む場合）には、スペアデータ線１６５が使われる（スペアデータ線１６５がＮ本の外部データ線のうちの１つに接続される）ように制御され、それ以外の場合にはスペアデータ線が使われないように制御される。
【００４２】
また、接続回路１は、Ｎ本の内部データ線のうち、欠陥メモリセルに接続された内部データ線以外の内部データ線とＭ本（少なくとも１本）のスペアデータ線とを所定の順序でＮ本の外部データ線に接続する。すなわち、シフト動作を行う。ここで、所定の順序とは、欠陥メモリセルに接続された内部データ線以外の内部データ線とスペアデータ線とのうち、図２において図の右方向に位置するデータ線から順に、図の右方向に位置する外部データ線に接続することを意味する。例えば、内部データ線Ｄ２およびスペアデータ線１６５が外部データ線ｄ１およびｄ２に接続される場合、スペアデータ線１６５および外部データ線ｄ２は図２においてそれぞれ内部データ線Ｄ２および外部データ線ｄ１よりも右側に位置するので、スペアデータ線１６５が外部データ線ｄ２に接続され、内部データ線Ｄ２が外部データ線ｄ１に接続される。このように、所定の順序とは、空間的な位置関係についての順序（空間的な順序）を規定し、接続が行なわれる時間的な順序を規定するものではない。接続回路１がこのようなシフト動作を行うことにより、欠陥メモリセルに接続された内部データ線以外の内部データ線およびスペアデータ線と、対応する外部データ線との間で空間的な順序が一致するので、接続配線の交差が発生せず好都合である。
【００４３】
図３（ａ）は、欠陥アドレス比較回路２の構成を示す。図３（ａ）に示される例では、欠陥アドレス比較回路２は、ＳＲＡＭ装置１００が備えるノーマルメモリブロックの個数Ｑが４である場合を示す。４つのノーマルメモリブロック（ブロック＃１〜＃４）のそれぞれは、ＳＲＡＭ装置１００に入力されるアドレスのうち、上位２ビット（Ａ０およびＡ１）で示すことができる。４つのノーマルメモリブロック（ブロック＃１〜＃４）のうち、どのノーマルメモリブロックに欠陥メモリセルが含まれるかの情報は、予めヒューズ２１および２２を用いてプログラムされている。このように、欠陥アドレス比較回路２には、複数のノーマルメモリブロック（ブロック＃１〜ブロック＃４）のうち、欠陥メモリセルを含むノーマルメモリブロックの情報（第１の欠陥ブロック情報）が格納されている。
【００４４】
欠陥アドレス比較回路２は、Ａ０およびＡ１で表わされるアクセス情報が第１の欠陥ブロック情報と一致するか否かによって、アクセスするノーマルメモリブロックに欠陥メモリセルを含むか否かを判定する。
【００４５】
ヒューズ２１には、ビットＡ１の情報がプログラムされる。ヒューズ２２には、ビットＡ０の情報がプログラムされる。ヒューズ２３には冗長使用か否かの情報がプログラムされる。なお、冗長使用か否かの情報とは、ＳＲＡＭ装置１００において欠陥メモリセルの救済を行うか否かの情報である。
【００４６】
配線３２０には、ＰＯＲ信号が入力される。これに応答して、ＳＲＡＭ装置１００の電源投入後に、配線３２１には、ヒューズ２１を切断したか否かの情報（ヒューズ２１のプログラム情報）が現われる。
【００４７】
図３（ｂ）は、アクセス情報と、アクセスされるノーマルメモリブロックとの関係を示す。例えば、ブロック＃１がアクセスされる場合には、アクセス情報として、Ａ０＝０、Ａ１＝０がＳＲＡＭ装置１００の外部から入力される。
【００４８】
図４は、ヒューズ２１を切断した場合としない場合とに、配線３２１に現われる信号波形を示す。波形４０１は、ヒューズ２１を切断しない場合に、配線３２１に現われる信号波形を示し、波形４０２は、ヒューズ２１を切断した場合に、配線３２１に現われる信号波形を示す。このように、配線３２１には、ＳＲＡＭ装置１００の電源投入後に、ヒューズ２１のプログラム状態（ビットＡ１の情報）が現われる。同様に、図３（ａ）に示される配線３２２および３２３には、それぞれ、ビットＡ０の情報および冗長使用か否かの情報が現れる。
【００４９】
ヒューズを切断している場合には、プログラム素子２１〜２３のプログラム状態は「０」になる。一方、ヒューズを切断していない場合には、プログラム素子２１〜２３のプログラム状態は「１」になる。
【００５０】
図３（ａ）に示される欠陥アドレス比較回路２において、例えばＡ１の情報を「０」にプログラム（ヒューズ２１を切断）し、Ａ０の情報を「０」にプログラム（ヒューズ２２を切断）し、冗長使用か否かの情報を「１」にプログラム（ヒューズ２３を切断しない）すれば、アクセス情報がＡ１＝「１」、Ａ０＝「１」の時のみ、３入力ＡＮＤ回路２４の出力Ｃが「１」になる。従って、アクセス情報がＡ１＝「１」、Ａ０＝「１」のとき、すなわち、ブロック＃４に欠陥メモリセルが存在し、そのブロックをアクセスするときのみ、３入力ＡＮＤ回路２４の出力Ｃ＝「１」になる。第１の欠陥ブロック情報は、ヒューズ２２のプログラム状態のビット反転と、ヒューズ２１のプログラム状態のビット反転とによって表わされる。
【００５１】
図２および図３（ａ）を参照して説明したように、欠陥ブロック設定部１７０はヒューズ６０１、６０２（図２）およびヒューズ２１、２２（図３（ａ））を有し、そのヒューズには、第１の欠陥ブロック情報と、第２の欠陥ブロック情報とが格納される。なお、ヒューズ６０１、６０２、２１および２２としては、ヒューズに大電流を流すことによって溶断する電流ヒューズ、レーザ光線によって切断するレーザヒューズ、あるいは、レーザ光を照射することによって高抵抗状態（切断状態）から低抵抗状態（切断しない状態）にプログラムすることが可能なレーザヒューズ等が使用され得る。また、ヒューズ６０１、６０２、２１および２２として、任意の不揮発性プログラム手段が用いられてもよい。
【００５２】
図５（ａ）および（ｂ）は、ＳＲＡＭ装置１００の動作タイミングを示す。図５（ａ）に示すように、メインワード線ＭＷＬ上の信号２０１と、分割ワード線選択線Ｂｎ（ここではＢ１、Ｂ２、Ｂ３）上の信号２０２〜２０４とによって、対応する分割ワード線（ここでは分割ワード線１、２、３）が活性化される（信号２０５〜２０７）。なお、図５（ａ）において、各信号波形の高くなっている部分が活性化状態を示し、低くなっている部分が非活性状態を示す。
【００５３】
スペアワード線は、図５（ａ）の信号２０８に示されるように、分割ワード線選択線Ｂｎ上の信号２０２〜２０４とは関係なく（すなわち、分割ワード線のアドレスとは関係なく）、対応する行のメインワード線と同様のタイミングで活性化されるようにしてもよい。あるいは、スペアワード線は、図５（ｂ）の信号２０９に示されるように、欠陥メモリセルが存在するノーマルメモリブロックの分割ワード線が活性化されるときに、分割ワード線選択線Ｂｎ上の信号２０２〜２０４のうちの１つ（図５（ａ）および（ｂ）に示される例では、信号２０３）に応じて、活性化されるようにしてもよい。
【００５４】
スペアワード線が、図５（ａ）の信号２０８に示されるようなタイミングで活性化されることは、メインワード線ＭＷＬが活性化した場合に、常に、対応する行のスペアワード線が活性化（選択）することを意味する。これは、図１に示されるスペアワード線選択線Ｓ１を常に「１」（ハイレベル）にすることによって実現することができる。この場合、スペアワード線は、アクセスされるノーマルメモリブロックに欠陥メモリセルが含まれているか否かに係わらず（すなわち、アクセス情報とは関係なく）、対応する行のメインワード線と同時に選択（活性化）される。表１は、この場合のスペアワード線選択線Ｓ１の選択状態を示す。
【００５５】
表１：スペアワード線をアクセス情報とは関係なく、対応する行のメインワード線と同時に活性化する
【００５６】
【表１】
0003606567.tif 000002
表１に示されるようにスペアワード線選択線Ｓ１の選択状態を設定することは、図１に示されるＳＲＡＭ装置１００において、スペアワード線選択線Ｓ１に常に直流電圧を印加することによって「１」に固定することを意味する。この場合、ノーマルメモリブロックとスペアメモリブロックとにおいて、メモリセルのアクセスまでに介するゲート数が一致するので、ノーマルメモリブロックとスペアメモリブロックとのタイミング調整に関する問題が発生しないという利点が得られる。
【００５７】
スペアワード線をアクセスされるノーマルメモリブロックに欠陥メモリセルが含まれているか否かに係わらず（すなわち、アクセス情報とは関係なく）、対応する行のメインワード線と同時に選択（活性化）することは、ＳＲＡＭ装置１００にスペアワード線選択線Ｓ１を設けずに、スペアワード線を直接、対応するメインワード線に接続することによっても実現される。
【００５８】
図６は、スペアワード線選択線Ｓ１を設けずに、スペアワード線を直接、対応するメインワード線に接続した構成を有するＳＲＡＭ装置１００ａの構成を示す。図６において、図１に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。ＳＲＡＭ装置１００ａでは、図１に示されるＳＲＡＭ装置１００と比較して、スペアメモリブロック１６０内のＡＮＤ回路３が取り除かれている。ＳＲＡＭ装置１００ａでは、スペアワード線ＳＷＬは、対応する行のメインワード線ＭＷＬによって、直接活性化される。ＳＲＡＭ装置１００ａは、ＳＲＡＭ装置１００と比較して、ＡＮＤ回路３のレイアウト面積分だけ面積ペナルティを少なくすることができるという利点を有する。
【００５９】
一方、スペアワード線が、図５（ｂ）に示される信号２０９に示されるようなタイミングで活性化されることは、欠陥メモリセルを含むノーマルメモリブロックにアクセスする場合にのみ、活性化したメインワード線ＭＷＬに対応する行のスペアワード線が活性化（選択）することを意味する。これは、図１に示されるＳＲＡＭ装置１００において、欠陥メモリセルを含むノーマルメモリブロックにアクセスする場合にスペアワード線選択線Ｓ１にハイレベルの信号を入力し、それ以外の場合にローレベルの信号を入力することによって実現される。例えば、スペアワード線選択線Ｓ１に、図３（ａ）を参照して説明した欠陥アドレス比較回路２の出力Ｃを入力することによって実現される。この場合には、スペアワード線は、必要に応じて（分割ワード線のアドレスに依存して）活性化される。従って、スペアワード線が、図５（ａ）に示される信号２０８に示されるようなタイミングで活性化される場合と比較して、消費電力が低減されるという利点が得られる。表２は、この場合のスペアワード線選択線Ｓ１の選択状態を示す。
【００６０】
表２：スペアワード線をアクセス情報に依存して（欠陥メモリセルを含むノーマルメモリブロックがアクセスされる時に）活性化する
【００６１】
【表２】
0003606567.tif 000003
スペアワード線をアクセス情報とは無関係に活性化するか、またはアクセス情報に応じて活性化するかは、省面積化またはタイミングを優先するか、省電力化を優先するかによって適宜選択することができる。
【００６２】
なお、図１に示されるＳＲＡＭ装置１００において、スペアメモリブロック１６０に接続されるスペアデータ線の本数Ｍが２以上である場合には、複数のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）のうち、欠陥メモリセルを含むカラムが２以上の場合であっても救済を行うことができる。この場合には、図２に示される欠陥ブロック設定部１７０がＭ個設けられる。Ｍ個の欠陥ブロック設定部１７０のそれぞれは、複数のノーマルメモリブロック（ブロック＃１〜ブロック＃Ｑ）のうち、欠陥メモリセルを含むメモリブロックを示す第１の欠陥ブロック情報と、その第１の欠陥ブロック情報により示されるノーマルメモリブロックに含まれるメモリセルのうち、欠陥があるメモリセルを示す第２の欠陥ブロック情報を格納している。
【００６３】
一般に、Ｍを自然数とすると、欠陥メモリブロックがアクセスされる場合（アクセス情報が、欠陥アドレス比較回路２に格納された第１の欠陥ブロック情報に一致する場合）には、Ｎ本の内部データ線のうち、欠陥メモリセルに接続された内部データ線以外の内部データ線と、Ｍ本のスペアデータ線（少なくとも１つのスペアデータ線）の少なくとも１つがＮ本の外部データ線に接続される。
【００６４】
【発明の効果】
本発明のＳＲＡＭ装置では、複数のノーマルメモリブロックのうち、欠陥があるメモリセルを有するノーマルメモリブロックを示す第１の欠陥ブロック情報が、欠陥ブロック設定部に格納されている。また、接続回路は、第１の欠陥ブロック情報とアクセス情報とが一致するか否かに応じて、Ｎ本の内部データ線のうち、第１の欠陥ブロック情報により示されるノーマルメモリブロックに含まれる欠陥メモリセルに接続された内部データ線以外の内部データ線と、少なくとも１つのスペアデータ線の少なくとも１つとをＮ本の外部データ線に接続するか、Ｎ本の内部データ線をＮ本の外部データ線に接続するかを切り替える。
【００６５】
接続回路が、Ｎ本の内部データ線のうち、第１の欠陥ブロック情報により示されるノーマルメモリブロックの欠陥があるメモリセルに接続された内部データ線以外の内部データ線と、少なくとも１つのスペアデータ線の少なくとも１つとを外部データ線に接続した場合には、欠陥があるメモリセルに接続された内部データ線が外部データ線に接続されない代わりに、少なくとも１つのスペアデータ線の少なくとも１つが外部データ線に接続される。これにより、欠陥があるメモリセルは、スペアメモリブロックのメモリセルによって代替される。
【００６６】
スペアメモリブロックに含まれるメモリセルは、第１の欠陥ブロック情報によって指定されたノーマルメモリブロックに含まれる欠陥メモリセルの代替として使用される。複数のノーマルメモリブロックのどのノーマルメモリブロックに欠陥メモリセルが含まれる場合であっても、そのノーマルメモリブロックを示す第１の欠陥ブロック情報を欠陥ブロック設定部に格納することにより、スペアメモリブロックに含まれるメモリセルは、そのノーマルメモリブロックに含まれる欠陥メモリセルの代替として使用される。このため、各ノーマルメモリブロックについてスペアメモリブロックを設ける必要がなくなる。また、各ブロックについて接続回路を設ける必要がなくなる。これにより、ＳＲＡＭ装置の占有面積を低減することができ、ＳＲＡＭ装置の面積ペナルティを低減することができる。
【図面の簡単な説明】
【図１】本発明のＳＲＡＭ装置１００の構成を示すブロック図
【図２】接続回路１および欠陥ブロック設定部１７０の構成を示す回路図
【図３】（ａ）は、欠陥アドレス比較回路２の構成を示す回路図、（ｂ）は、アクセス情報と、アクセスされるノーマルメモリブロックとの関係を示す図
【図４】ヒューズ２１を切断した場合としない場合とに、配線３２１に現われる信号波形を示す波形図
【図５】（ａ）および（ｂ）は、ＳＲＡＭ装置１００の動作タイミングを示す波形図
【図６】スペアワード線選択線Ｓ１を設けずに、スペアワード線を直接、対応するメインワード線に接続した構成を有するＳＲＡＭ装置１００ａの構成を示すブロック図
【符号の説明】
１  接続回路
２  欠陥アドレス比較回路
３、１５３  ＡＮＤ回路
２１、２２、２３、６０１、６０２  ヒューズ
２４  ３入力ＡＮＤ回路
１００、１００ａ  ＳＲＡＭ装置
１５４  センスアンプ
１６０  スペアメモリブロック
１６５  スペアデータ線
１７０  欠陥ブロック設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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