(57)【特許請求の範囲】
【請求項１】
システムＬＳＩ上に組み込まれた複数の回路ブロックの各機能をテストするためのテストパターンを作成する方法であって，
システムＬＳＩ上に組み込まれたテスト対象となる複数の回路ブロックの中から，パラレルアクセス手法によればテスト時間が最長となる回路ブロックを抽出するステップと；
残りの回路ブロックの中から，ＬＳＩピン数の制限内で，前記テスト時間最長の回路ブロックと同時にパラレルアクセス手法によってテストすることが可能である回路ブロックを抽出し，この回路ブロックと前記テスト時間最長の回路ブロックとでテストグループを形成するステップと；
もし残りの回路ブロックがあれば，それが無くなるまで前２ステップを順次繰り返すステップと；
２番目以降に形成された前記テストグループの回路ブロックの中から，その直前のテストグループの未使用ＬＳＩピンを使用してテストすることが可能な回路ブロックを探し，もしあればその回路ブロックを直前のテストグループにも追加してテストグループを再形成するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
もし１つの回路ブロックのみから形成されるテストグループがあるとき，そのテストグループを形成する回路ブロックをシリアルアクセス手法によってテストすれば，ＬＳＩピン数の制限内で，他のテストグループと同時にテストすることが可能であって，かつ，その回路ブロックのシリアルアクセス手法によるテスト時間が前記他のテストグループの総テスト時間より短ければ，その回路ブロックをシリアルアクセス手法によってテストすることにし，かつ，その回路ブロックをテスト時間が重複する他のテストグループに追加してテストグループを再形成するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
を含んで構成され，各回路ブロックはパラレルアクセス手法によりテストすることを特徴とするシステムＬＳＩのテストパターン作成方法。
【請求項２】
システムＬＳＩ上に組み込まれた複数の回路ブロックの各機能をテストするためのテストパターンを作成する方法であって，
請求項１に記載の構成で，前記最後のステップに続けてさらに，
もし１つの回路ブロックのみから形成されるテストグループがあるとき，そのテストグループを形成する回路ブロックをパラレル／シリアル混載アクセス手法によってテストすれば，ＬＳＩピン数の制限内で，他のテストグループと同時にテストすることが可能であって，かつ，その回路ブロックのパラレル／シリアル混載アクセス手法によるテスト時間が前記他のテストグループの総テスト時間より短ければ，その回路ブロックをパラレル／シリアル混載アクセス手法によってテストすることにし，かつ，その回路ブロックをテスト時間が重複する他のテストグループに追加してテストグループを再形成するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
を含んで構成されることを特徴とするシステムＬＳＩのテストパターン作成方法。
【請求項３】
請求項１または２のいずれか１項に記載のシステムＬＳＩのテストパターン作成方法によりテストパターンを作成することを特徴とするテストパターン作成装置。
【請求項４】
システムＬＳＩ上に組み込まれた複数の回路ブロックの各機能をテストするための方法であって，
システムＬＳＩ上に組み込まれたテスト対象となる複数の回路ブロックの中から，パラレルアクセス手法によればテスト時間が最長となる回路ブロックを抽出するステップと；
残りの回路ブロックの中から，ＬＳＩピン数の制限内で，前記テスト時間最長の回路ブロックと同時にパラレルアクセス手法によってテストすることが可能である回路ブロックを抽出し，この回路ブロックと前記テスト時間最長の回路ブロックとでテストグループを形成するステップと；
もし残りの回路ブロックがあれば，それが無くなるまで前２ステップを順次繰り返すステップと；
２番目以降に形成された前記テストグループの回路ブロックの中から，その直前のテストグループの未使用ＬＳＩピンを使用してテストすることが可能な回路ブロックを探し，もしあればその回路ブロックを直前のテストグループにも追加してテストグループを再形成するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
もし１つの回路ブロックのみから形成されるテストグループがあるとき，そのテストグループを形成する回路ブロックをシリアルアクセス手法によってテストすれば，ＬＳＩピン数の制限内で，他のテストグループと同時にテストすることが可能であって，かつ，その回路ブロックのシリアルアクセス手法によるテスト時間が前記他のテストグループの総テスト時間より短ければ，その回路ブロックをシリアルアクセス手法によってテストすることにし，かつ，その回路ブロックをテスト時間が重複する他のテストグループに追加してテストグループを再形成するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
を含んで構成され，各回路ブロックはパラレルアクセス手法によりテストすることを特徴とするシステムＬＳＩのテスト方法。
【請求項５】
システムＬＳＩ上に組み込まれた複数の回路ブロックの各機能をテストするための方法であって，
請求項４に記載の構成で，前記最後のステップに続けてさらに，
もし１つの回路ブロックのみから形成されるテストグループがあるとき，そのテストグループを形成する回路ブロックをパラレル／シリアル混載アクセス手法によってテストすれば，ＬＳＩピン数の制限内で，他のテストグループと同時にテストすることが可能であって，かつ，その回路ブロックのパラレル／シリアル混載アクセス手法によるテスト時間が前記他のテストグループの総テスト時間より短ければ，その回路ブロックをパラレル／シリアル混載アクセス手法によってテストすることにし，かつ，その回路ブロックをテスト時間が重複する他のテストグループに追加してテストグループを再形成するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
を含んで構成されることを特徴とするシステムＬＳＩのテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は，システムＬＳＩ上に組み込まれた複数の回路ブロックの機能をテストする時間を短縮するためのシステムＬＳＩのテストパターン作成方法，システムＬＳＩのテストパターン作成装置，及びシステムＬＳＩのテスト方法に関する。
【０００２】
【従来の技術】
システムＬＳＩのコアとなる機能回路ブロックは，「ＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ  ｐｒｏｐｅｒｔｙ；設計資産）」，「マクロセル」などと呼ばれている。このＩＰは，ロジックＬＳＩを構成するために必要な，ハードウェアやソフトウェアの状態で機能をまとめたブロックを指し，チップの中に入るハードウェアとしての機能ブロック（コア・セル）や，その機能ブロックを動かすためのドライバ・ソフトウェア，ファームウェアを含む，ものと定義することが可能である。近年，ＬＳＩはより一層高集積化，多機能化してきており，システムＬＳＩ上に組み込まれたＩＰ単体の機能テストも時間がかかるようになってきた。
【０００３】
ＩＰの機能テストは，通常，信号が「ＬＳＩ入力ピン」→「ユーザ・ロジック１」→「ＩＰ」→「ユーザ・ロジック２」→「ＬＳＩ出力ピン」のように通るところを，ユーザ・ロジック１，２を迂回させ，「ＬＳＩ入力ピン」→「入力テストバス」→「ＩＰ」→「出力テストバス」→「ＬＳＩ出力ピン」のように通す。「入力テストバス」と「出力テストバス」とは，外部ピンに接続されており，ＬＳＩの外部よりＩＰの機能を観察する。
【０００４】
ここで，ＩＰの機能をテストするためのテストアクセス手法には，パラレルアクセス手法（ＭＵＸ分離手法）と，シリアルアクセス手法とがある。
【０００５】
パラレルアクセス手法では，「ユーザ・ロジック１」と「ＩＰ」との間に複数の「セレクタ１」を，「ユーザ・ロジック２」と「ＬＳＩ出力ピン」との間に複数の「セレクタ２」を設ける。複数の「セレクタ１」は，複数のＬＳＩピンから「ユーザ・ロジック１」を通った信号，または，対応する「入力テストバス」からの信号のいずれかを選択して「ＩＰ」へ通す。
【０００６】
また，複数の「セレクタ２」は，ＩＰから出力され「ユーザ・ロジック２」を通った複数の信号，または，ＩＰから出力され対応する「出力テストバス」を経由した信号のいずれかを選択して「ＬＳＩ出力ピン」に通す。「セレクタ１」，「セレクタ２」は，テストモードピンからの信号を介して，テストコントロール回路によって動作が制御される。このようにしてパラレルアクセス手法では，外部ピンからＩＰに直接信号を印加し，直接その出力信号を観測し，複数のＬＳＩピンを使用してＩＰの機能テストをパラレルに行う。
【０００７】
一方，シリアルアクセス手法では，「ユーザ・ロジック１」と「ＩＰ」との間に複数の「セレクタ１」を，「ユーザ・ロジック２」と「ＬＳＩ出力ピン」との間に１つの「セレクタ２」を設ける。さらに，「セレクタ１」の前段に複数の「レジスタ１」と，「ＩＰ」の後段に複数の「レジスタ２」を設ける。複数の「セレクタ１」は，１つのＬＳＩピンから「ユーザ・ロジック１」を通った信号，または，「入力テストバス」か「レジスタ１」を経由した信号のいずれかを選択して「ＩＰ」へ通す。
【０００８】
また，「セレクタ２」は，ＩＰから出力され「ユーザ・ロジック２」を通った信号，または，ＩＰから出力され「レジスタ２」を経由して「出力テストバス」を通った信号のいずれかを選択して「ＬＳＩ出力ピン」に通す。複数の「レジスタ１」は，「入力テストバス」からの信号を順次対応する「セレクタ１」に通し，複数の「レジスタ２」は，対応する「ＩＰ」からの信号を順次受けて「出力テストバス」へ通す。
【０００９】
そして，「セレクタ１」，「セレクタ２」は，テストモードピンからの信号を介して，テストコントロール回路によって動作が制御される。このようにしてシリアルアクセス手法では，外部ピンからレジスタを介してＩＰに信号をシリアルに印加し，その出力信号をシリアルに観測し，１つのＬＳＩピンを使って機能テストをシリアルに行う。
【００１０】
パラレルアクセス手法は，１つのＩＰに対するテスト時間が短いという長所がある。しかし，ＩＰの全ての端子をＬＳＩピンから直接制御・観測する必要があるため，複数のＩＰがＬＳＩに搭載されている場合，同時にテストできるＩＰ数に制限がある。また，ＩＰ端子数がＬＳＩピン数を超える場合はテスト不可能である。
【００１１】
一方，シリアルアクセス手法は，テスト信号をシリアルに入力し，シリアルに出力するため，ＩＰをテストするためのＬＳＩピン数が少なくて済むという長所がある。従って，ＩＰ端子数がＬＳＩピン数を超えている場合でもテストすることが可能である。しかし，１つのＩＰに対するテスト時間が，パラレルアクセス手法に比べて長くなってしまう。
【００１２】
従来は，ＩＰのテスト時間を短くするために，ＬＳＩピン数や搭載ＩＰの端子数の制限内で，パラレルアクセス手法とシリアルアクセス手法とを組み合わせることにより同時にテストできるＩＰ群（以下，「テストグループ」という。）を複数設けて，このテストグループ毎に順次ＩＰのテストを行っていた。
【００１３】
図１３は，従来のＩＰテスト回路作成の流れ図である。まず，同一システムＬＳＩ上に組み込まれたテスト対象となる複数のＩＰの中から，パラレルアクセス手法によればテスト時間が最長となるＩＰを抽出する（Ｓ１０）。次に，残りのＩＰの中から，ＬＳＩピン数の制限内で，先のテスト時間最長のＩＰと同時にパラレルアクセス手法によってテストが可能であるＩＰを抽出する（Ｓ２０）。そして，これらは同一テストグループを形成する（Ｓ３０）。
【００１４】
次に，もし残りのＩＰがあれば，ステップＳ１０からの作業を，残りのＩＰが無くなるまで繰り返す。そして，残りのＩＰが無くなったら，各テストグループのテストのためのテスト回路を作成し（Ｓ５０），ＩＰテストに供する（Ｓ６０）。
【００１５】
ＬＳＩ全体のテストパターン，テスト回路は，各ＩＰのテストパターン，テスト回路をあらかじめ用意しておき，これを上記の結果に基づいて組み合わせ，編集して作成する。テスト回路には，テストコントロール回路，テストアクセス回路などが含まれる。
【００１６】
図１４は，上記従来のＩＰテスト回路作成方法に基づくＩＰテストの実行手順を示す図で，縦軸はＬＳＩのピン数，横軸はテスト時間を表し，各ＩＰについて矩形で表した部分は，そのＩＰがＬＳＩピントテスト時間とを使用する領域である。テスト対象となるＩＰは，ＩＰ（Ａ）からＩＰ（Ｆ）までの６つである。ＩＰ同士で矩形が重なることはない。
【００１７】
図１５は，上記従来のＩＰテスト回路作成方法に基づくＩＰテストの実行手順のタイムチャートで，線が高いときはそのＩＰがテストされている時を，線が低いときはテストされていない時を表す。
【００１８】
図１６は，上記従来のＩＰテスト回路作成方法に基づくテスト回路の構成を示す図である。それぞれのＩＰは，いずれもパラレルアクセス手法によりテストされる。そして，ＩＰ（Ａ）とＩＰ（Ｂ），ＩＰ（Ｃ）とＩＰ（Ｄ），ＩＰ（Ｅ）のみ，ＩＰ（Ｆ）のみ，の４つがそれぞれテストグループを形成する。テストコントロール回路４１から，それぞれのテストグループにコントロールバスが伸びてアクセス制御する。
【００１９】
【発明が解決しようとする課題】
上記従来の方法によると，総テスト時間は，図１４や図１５に示されるように，ＩＰ（Ａ），ＩＰ（Ｄ），ＩＰ（Ｅ），及び，ＩＰ（Ｆ）の各テスト時間の総和となっている。このような方法では，図１４に示されるように，ＩＰ（Ｂ）のテスト終了時からＩＰ（Ｃ）のテスト開始時までの間や，ＩＰ（Ｃ）のテスト終了時からＩＰ（Ｅ）のテスト開始時までの間，さらに，上位のピン（図面下方）などに，ＬＳＩピンの未使用領域が存在する。
【００２０】
そこで本発明は，ＬＳＩピンの未使用領域を極力減らし，ＩＰの総テスト時間を短縮するためのシステムＬＳＩのテストパターン作成方法，システムＬＳＩのテストパターン作成装置，及びシステムＬＳＩのテスト方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記目的を達成するための本発明のシステムＬＳＩのテストパターン作成方法は，システムＬＳＩ上に組み込まれた複数の回路ブロックの各機能をテストするためのテストパターンを作成する方法であって，
システムＬＳＩ上に組み込まれたテスト対象となる複数の回路ブロックの中から，パラレルアクセス手法によればテスト時間が最長となる回路ブロックを抽出するステップと；
残りの回路ブロックの中から，ＬＳＩピン数の制限内で，前記テスト時間最長の回路ブロックと同時にパラレルアクセス手法によってテストすることが可能である回路ブロックを抽出し，この回路ブロックと前記テスト時間最長の回路ブロックとでテストグループを形成するステップと；
もし残りの回路ブロックがあれば，それが無くなるまで前２ステップを順次繰り返すステップと；
２番目以降に形成された前記テストグループの回路ブロックの中から，その直前のテストグループの未使用ＬＳＩピンを使用してテストすることが可能な回路ブロックを探し，もしあればその回路ブロックを直前のテストグループにも追加するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
もし１つの回路ブロックのみから形成されるテストグループがあるとき，そのテストグループを形成する回路ブロックをシリアルアクセス手法によってテストすれば，ＬＳＩピン数の制限内で，他のテストグループと同時にテストすることが可能であって，かつ，その回路ブロックのシリアルアクセス手法によるテスト時間が前記他のテストグループの総テスト時間より短ければ，その回路ブロックをシリアルアクセス手法によってテストすることにし，かつ，その回路ブロックをテスト時間が重複する他のテストグループに追加してテストグループを再形成するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
を含んで構成され，各回路ブロックはパラレルアクセス手法によりテストすることを特徴とする。
【００２２】
また，上記目的を達成するための本発明のシステムＬＳＩのテストパターン作成装置は，上記システムＬＳＩのテストパターン作成方法などによりテストパターンを作成することを特徴とする。
【００２３】
また，上記目的を達成するための本発明のシステムＬＳＩのテスト方法は，システムＬＳＩ上に組み込まれた複数のＩＰの各機能をテストするための方法であって，
システムＬＳＩ上に組み込まれたテスト対象となる複数の回路ブロックの中から，パラレルアクセス手法によればテスト時間が最長となる回路ブロックを抽出するステップと；
残りの回路ブロックの中から，ＬＳＩピン数の制限内で，前記テスト時間最長の回路ブロックと同時にパラレルアクセス手法によってテストすることが可能である回路ブロックを抽出し，この回路ブロックと前記テスト時間最長の回路ブロックとでテストグループを形成するステップと；
もし残りの回路ブロックがあれば，それが無くなるまで前２ステップを順次繰り返すステップと；
２番目以降に形成された前記テストグループの回路ブロックの中から，その直前のテストグループの未使用ＬＳＩピンを使用してテストすることが可能な回路ブロックを探し，もしあればその回路ブロックを直前のテストグループにも追加するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
もし１つの回路ブロックのみから形成されるテストグループがあるとき，そのテストグループを形成する回路ブロックをシリアルアクセス手法によってテストすれば，ＬＳＩピン数の制限内で，他のテストグループと同時にテストすることが可能であって，かつ，その回路ブロックのシリアルアクセス手法によるテスト時間が前記他のテストグループの総テスト時間より短ければ，その回路ブロックをシリアルアクセス手法によってテストすることにし，かつ，その回路ブロックをテスト時間が重複する他のテストグループに追加してテストグループを再形成するステップと；
もし残りのテストグループがあれば，それが無くなるまで前ステップを繰り返すステップと；
を含んで構成され，各回路ブロックはパラレルアクセス手法によりテストすることを特徴とする。
【００２４】
また，本発明の他のＬＳＩの機能ブロックのテスト方法は，
機能ブロックとしてまとめられた既存の半導体集積回路を複数有するＬＳＩの機能ブロックをテストする方法であって，
最もテスト時間を必要とする第１の機能ブロックを選択し，
テストの際に，第１の機能ブロックのテストに必要な端子数との和が，ＬＳＩの端子数内となるような端子数を有する第２の機能ブロックを選択し，
第１及び第２の機能ブロックのテストを同時に開始し，
第１若しくは第２の機能ブロックのテストが終了した際，テストが終了していない第１若しくは第２の機能ブロックのテストに必要な端子数との和が，ＬＳＩの端子数内となるような端子数を有する第３の機能ブロックを選択しテストを行うことを特徴とする。
【００２５】
また，上記目的を達成するための本発明のシステムＬＳＩのテスト回路は，上記構成のテスト方法などに基づき構成される。
【００２６】
【発明の実施の形態】
以下に，本発明のいくつかの実施形態を，図面を用いて説明する。
（第１の実施形態）
【００２７】
図１は，第１の実施形態のＩＰテスト回路作成の流れ図である。まず，同一システムＬＳＩ上に組み込まれたテスト対象となる複数のＩＰの中から，パラレルアクセス手法によればテスト時間が最長となるＩＰを抽出する（Ｓ１１０）。次に，残りのＩＰの中から，ＬＳＩピン数の制限内で，先のテスト時間最長のＩＰと同時にパラレルアクセス手法によってテストが可能であるＩＰを抽出する（Ｓ１２０）。そして，これらを同一テストグループとする（Ｓ１３０）。
【００２８】
次に，もし残りのＩＰがあれば，ステップＳ１１０からの作業を，残りのＩＰが無くなるまで繰り返す（Ｓ１４０）。
【００２９】
次に，２番目以降の各テストグループ内で，その直前のテストグループの未使用ＬＳＩピンを使用してテスト可能なＩＰを探す（Ｓ１５０）。もしあれば，そのＩＰを直前のテストグループに追加する（Ｓ１６０）。
【００３０】
次に，もし残りのテストグループがあれば，それが無くなるまでステップＳ１５０を繰り返す（Ｓ１７０）。
【００３１】
そして，残りのテストグループが無くなったら，各テストグループのテストのためのテスト回路を作成し（Ｓ１８０），ＩＰテストに供する（Ｓ１９０）。
【００３２】
ＬＳＩ全体のテストパターン，テスト回路は，各ＩＰのテストパターン，テスト回路をあらかじめ用意しておき，これを上記の結果に基づいて組み合わせ，編集して作成する。テスト回路には，テストコントロール回路，テストアクセス回路などが含まれる。
【００３３】
図２は，第１の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順を示す図で，縦軸はＬＳＩのピン数，横軸はテスト時間を表し，各ＩＰについて矩形で表した部分は，そのＩＰがＬＳＩピントテスト時間とを使用する領域である。テスト対象となるＩＰは，ＩＰ（Ａ）からＩＰ（Ｆ）までの６つである。
【００３４】
図３は，第１の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順のタイムチャートで，線が高いときはそのＩＰがテストされている時を，線が低いときはテストされていない時を表す。
【００３５】
図４は，第１の実施形態のＩＰテスト回路作成方法に基づくテスト回路の構成を示す図である。それぞれのＩＰは，いずれもパラレルアクセス手法によりテストされる。そして，ＩＰ（Ａ）とＩＰ（Ｂ），ＩＰ（Ａ）とＩＰ（Ｄ），ＩＰ（Ｃ）とＩＰ（Ｄ），ＩＰ（Ｅ）のみ，ＩＰ（Ｆ）のみ，の５つがそれぞれテストグループを形成する。テストコントロール回路１１から，それぞれのテストグループにコントロールバスが伸びてアクセス制御する。
【００３６】
第１の実施形態によると，総テスト時間は，図２や図３に示されるように，ＩＰ（Ｂ），ＩＰ（Ｄ），ＩＰ（Ｅ），及び，ＩＰ（Ｆ）の各テスト時間の総和となり，従来の方法と比べ，（ＩＰ（Ａ）−ＩＰ（Ｂ））分のテスト時間が短縮される。
【００３７】
（第２の実施形態）
図５は，第２の実施形態のＩＰテスト回路作成の，図１の第１の実施形態の，ステップＳ１７０に追加される部分の流れ図である。ステップＳ０からステップＳ１７０までは，第１の実施形態と同様である。
【００３８】
ステップＳ１７０の次に，１つのＩＰからなるテストグループがあるかを調べる（Ｓ２００）。もしあればさらに，そのＩＰをシリアルアクセス手法によってテストすれば，ＬＳＩピン数の制限内で，他のテストグループと同時にテスト可能であるかを調べる（Ｓ２１０）。もし可能であればさらに，そのＩＰのシリアルアクセス手法によるテスト時間が，他のテストグループの総テスト時間より短いかどうかを調べる（Ｓ２２０）。もし短ければ，そのＩＰはシリアルアクセス手法によってテストし，テスト時間が重複する他のテストグループに追加する（Ｓ２３０）。
【００３９】
次に，もし残りのテストグループがあれば，それが無くなるまでステップＳ２００以降を繰り返す（Ｓ２４０）。
【００４０】
そして，残りのテストグループが無くなったら，各テストグループのテストのためのテスト回路を作成し（Ｓ２５０），ＩＰテストに供する（Ｓ２６０）。
【００４１】
ＬＳＩ全体のテストパターン，テスト回路は，各ＩＰのテストパターン，テスト回路をあらかじめ用意しておき，これを上記の結果に基づいて組み合わせ，編集して作成する。テスト回路には，テストコントロール回路，テストアクセス回路などが含まれる。
【００４２】
図６は，第２の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順を示す図で，縦軸はＬＳＩのピン数，横軸はテスト時間を表し，各ＩＰについて矩形で表した部分は，そのＩＰがＬＳＩピントテスト時間とを使用する領域である。テスト対象となるＩＰは，ＩＰ（Ａ）からＩＰ（Ｆ）までの６つである。
【００４３】
図７は，第２の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順のタイムチャートで，線が高いときはそのＩＰがテストされている時を，線が低いときはテストされていない時を表す。
【００４４】
図８は，第２の実施形態のＩＰテスト回路作成方法に基づくテスト回路の構成を示す図である。ＩＰ（Ｅ）はシリアルアクセス手法により，その他のＩＰはいずれもパラレルアクセス手法により，テストされる。そして，ＩＰ（Ａ）とＩＰ（Ｂ）とＩＰ（Ｅ），ＩＰ（Ａ）とＩＰ（Ｄ）とＩＰ（Ｅ），ＩＰ（Ｃ）とＩＰ（Ｄ）とＩＰ（Ｅ），ＩＰ（Ｄ）とＩＰ（Ｅ），ＩＰ（Ｆ）とＩＰ（Ｅ），ＩＰ（Ｆ）のみ，の６つがそれぞれテストグループを形成する。テストコントロール回路２１からそれぞれのテストグループにコントロールバスが伸びてアクセス制御する。
【００４５】
第２の実施形態によると，総テスト時間は，図６や図７に示されるように，ＩＰ（Ｂ），ＩＰ（Ｄ），及び，ＩＰ（Ｆ）の各テスト時間の総和となり，第１の実施形態に比べさらに，（ＩＰ（Ｅ））分のテスト時間が短縮される。
【００４６】
（第３の実施形態）
図９は，第３の実施形態のＩＰテスト回路作成の，図５の第２の実施形態の，ステップＳ２４０に追加される部分の流れ図である。ステップＳ０からステップＳ２４０までは，第２の実施形態と同様である。
【００４７】
ステップＳ２４０の次に，もし１つのＩＰからなるテストグループがあるかを調べる（Ｓ３００）。もしあれば，そのＩＰを，パラレル／シリアル混載アクセス手法によってテストすれば，ＬＳＩピン数の制限内で，他のテストグループと同時にテスト可能であるかを調べる（Ｓ３１０）。もし可能であればさらに，そのＩＰのパラレル／シリアル混載アクセス手法によるテスト時間が，他のテストグループの総テスト時間より短いかどうかを調べる（Ｓ３２０）。もし短ければ，そのＩＰは，パラレル／シリアル混載アクセス手法によってテストし，悦と時間が重複する他のテストグループに追加する（Ｓ３３０）。
【００４８】
次に，もし残りのテストグループがあれば，それが無くなるまでステップＳ３００以降を繰り返す（Ｓ３４０）。
【００４９】
そして，残りのテストグループが無くなったら，各テストグループのテストのためのテスト回路を作成し（Ｓ３５０），ＩＰテストに供する（Ｓ３６０）。
【００５０】
パラレル／シリアル混載アクセス手法とは，パラレルアクセス手法とシリアルアクセス手法を混載したアクセス手法である。ＬＳＩ全体のテストパターン，テスト回路は，各ＩＰのテストパターン，テスト回路をあらかじめ用意しておき，これを上記の結果に基づいて組み合わせ，編集して作成する。テスト回路には，テストコントロール回路，テストアクセス回路などが含まれる。
【００５１】
図１０は，第３の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順を示す図で，縦軸はＬＳＩのピン数，横軸はテスト時間を表し，各ＩＰについて矩形で表した部分は，そのＩＰがＬＳＩピントテスト時間とを使用する領域である。テスト対象となるＩＰは，ＩＰ（Ａ）からＩＰ（Ｆ）までの６つである。
【００５２】
図１１は，第３の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順のタイムチャートで，線が高いときはそのＩＰがテストされている時を，線が低いときはテストされていない時を表す。
【００５３】
図１２は，第３の実施形態のＩＰテスト回路作成方法に基づくテスト回路の構成を示す図である。ＩＰ（Ｅ）はシリアルアクセス手法により，ＩＰ（Ｆ）はパラレル／シリアル混載アクセス手法により，その他のＩＰはいずれもパラレルアクセス手法により，テストされる。そして，ＩＰ（Ａ）とＩＰ（Ｂ）とＩＰ（Ｅ）とＩＰ（Ｆ），ＩＰ（Ａ）とＩＰ（Ｄ）とＩＰ（Ｅ）とＩＰ（Ｆ），ＩＰ（Ｃ）とＩＰ（Ｄ）とＩＰ（Ｅ）とＩＰ（Ｆ），ＩＰ（Ｄ）とＩＰ（Ｅ）とＩＰ（Ｆ），ＩＰ（Ｅ）とＩＰ（Ｆ），ＩＰ（Ｅ）のみ，の６つがそれぞれテストグループを形成する。テストコントロール回路３１からそれぞれのテストグループにコントロールバスが伸びてアクセス制御する。
【００５４】
第３の実施形態によると，総テスト時間は，図１０や図１１に示されるように，ＩＰ（Ｅ）のシリアルアクセス手法によるテスト時間となり，第２の実施形態に比べさらにテスト時間が短縮される。
【００５５】
以上，本発明のテストパターン作成方法のいくつかの実施形態について説明したが，本発明のテストパターン作成装置はこの作成方法を実現するための装置であって，その構成は上記実施形態によって説明される。また，本発明のテスト方法も同様にして説明される。さらに，本発明のテスト回路は，本発明のテスト方法を実現するための回路である。
【００５６】
以上，添付図面を参照しながら本発明のシステムＬＳＩのテストパターン作成方法，システムＬＳＩのテストパターン作成装置，及びシステムＬＳＩのテスト方法の好適な実施形態について説明したが，本発明はこれらの例に限定されない。いわゆる当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５７】
【発明の効果】
以上説明したように，本発明によれば，従来に比べ，ＬＳＩピンの未使用領域が減り，ＩＰの総テスト時間が短縮される。
【図面の簡単な説明】
【図１】第１の実施形態のＩＰテスト回路作成の流れ図である。
【図２】第１の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順を示す図である。
【図３】第１の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順のタイムチャートである。
【図４】第１の実施形態のＩＰテスト回路作成方法に基づくテスト回路の構成を示す図である。
【図５】第２の実施形態のＩＰテスト回路作成の，第１の実施形態に追加される部分の流れ図である。
【図６】第２の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順を示す図である。
【図７】第２の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順のタイムチャートである。
【図８】第２の実施形態のＩＰテスト回路作成方法に基づくテスト回路の構成を示す図である。
【図９】第３の実施形態のＩＰテスト回路作成の，第２の実施形態に追加される部分の流れ図である。
【図１０】第３の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順を示す図である。
【図１１】第３の実施形態のＩＰテスト回路作成方法に基づくＩＰテストの実行手順のタイムチャートである。
【図１２】第３の実施形態のＩＰテスト回路作成方法に基づくテスト回路の構成を示す図である。
【図１３】従来のＩＰテスト回路作成の流れ図である。
【図１４】従来のＩＰテスト回路作成方法に基づくＩＰテストの実行手順を示す図である。
【図１５】従来のＩＰテスト回路作成方法に基づくＩＰテストの実行手順のタイムチャートである。
【図１６】従来のＩＰテスト回路作成方法に基づくテスト回路の構成を示す図である。
【符号の説明】
１１，２１，３１，４１  ・・・  テストコントロール回路
１２，２２，３２，４２  ・・・  ＩＰ（Ａ）  パラレルアクセス
１３，２３，３３，４３  ・・・  ＩＰ（Ｂ）  パラレルアクセス
１４，２４，３４，４４  ・・・  ＩＰ（Ｃ）  パラレルアクセス
１５，２５，３５，４５  ・・・  ＩＰ（Ｄ）  パラレルアクセス
１６，４６        ・・・・・・  ＩＰ（Ｅ）  パラレルアクセス
１７，２７，４７  ・・・・・・  ＩＰ（Ｆ）  パラレルアクセス
２６，３６        ・・・・・・  ＩＰ（Ｅ）  シリアルアクセス
３７        ・・・・・・  ＩＰ（Ｆ）  パラレル／シリアル混載アクセス
【図１】
0003606520.tif 000002
【図２】
0003606520.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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