(57)【特許請求の範囲】
【請求項１】
デジタル変調器のためのベースバンド信号生成器であって、
デジタルベースバンド信号を供給する手段と、
前記デジタルベースバンド信号に差動符号化処理およびマッピング処理を施して、互いに異なる位相における複数のシンボルマッピングデータに変換する手段と、
前記複数のシンボルマッピングデータのそれぞれの帯域を制限する複数のデジタルフィルタ手段とを備え、
前記複数のデジタルフィルタ手段の各々は、
前記シンボルマッピングデータを複数のシンボル区間に相当する分だけ蓄積する手段と、
前記複数のシンボル区間に対応して設けられ、所定のフィルタのインパルス応答波形に対応するシンボルデータをそれぞれ記憶した複数の読出専用記憶手段と、
前記複数の読出専用記憶手段から読出されたシンボルデータを加算する手段とを含み、
前記複数のデジタルフィルタ手段の出力をそれぞれアナログのベースバンド信号に変換する複数の変換手段をさらに備えた、ベースバンド信号生成器。
【請求項２】
デジタル変調器のためのベースバンド信号生成器であって、
デジタルベースバンド信号を供給する手段と、
前記デジタルベースバンド信号に差動符号化処理およびマッピング処理を施して、互いに異なる位相における複数のシンボルマッピングデータに変換する手段と、
前記複数のシンボルマッピングデータのそれぞれの帯域を制限する複数のデジタルフィルタ手段と、
バースト送信を指定する手段とを備え、
前記複数のデジタルフィルタ手段の各々は、
前記シンボルマッピングデータを複数のシンボル区間に相当する分だけ蓄積する手段と、
前記複数のシンボル区間に対応して設けられ、所定のフィルタのインパルス応答波形に対応するシンボルデータをそれぞれ記憶した複数の読出専用記憶手段と、
前記複数の読出専用記憶手段からの前記シンボルデータの読出を選択的に０にする出力マスク手段と、
前記バースト送信指定手段によるバースト送信の指定に応じて、所定のタイミングで前記出力マスク手段を制御するマスク制御手段と、
前記複数の読出専用記憶手段から読出されたシンボルデータを加算する手段とを含み、
前記複数のデジタルフィルタ手段の出力をそれぞれアナログのベースバンド信号に変換する複数の変換手段をさらに備えた、ベースバンド信号生成器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、デジタル変調器のためのベースバンド信号生成器に関し、特に、自動車電話、携帯用電話、コードレス電話などのデジタル方式の通信機器におけるＭＯＤＥＭとして用いられるデジタル変調器のためベースバンド信号生成器に関する。
【０００２】
【従来の技術】
従来、デジタル方式の通信機器においては、伝送の効率化のために、デジタルの情報信号（ベースバンド信号）で搬送波信号を変調することによって、情報信号の伝送が行なわれている。
【０００３】
このような変調の方式としては、デジタルのベースバンド信号（変調波信号）に応じて搬送波信号の振幅を変化させる振幅変調方式、変調波信号に応じて搬送波の周波数を偏移させる周波数変調方式、変調波信号に応じて搬送波の位相を変化させる位相変調方式、変調波信号に応じて搬送波の振幅および位相をそれぞれ独立して変化させる振幅位相変調方式などの種々の方式が用いられている。
【０００４】
このように変調波信号によって変調された搬送波信号（変調信号）Ｓ（ｔ）は、一般的に、次のように表わすことができる。
【０００５】
0003695764.tif 000002
ここで、Ａ（ｔ）は振幅、ωｃは搬送波周波数、φ（ｔ）は変調波信号の位相を示している。
【０００６】
上記の第（１）式から明らかなように、変調信号は、２つの直交した成分、すなわち同相（Ｉ相）成分（上記（１）式の第１項）および直交位相（Ｑ相）成分（上記（１）式の第２項）の和の形で表わすことができる。したがって、このような変調信号は、直交変調器を用いて形成することができる。
【０００７】
図１４および図１５は、それぞれ、このような直交変調器の原理を概念的に示すブロック図および空間ダイアグラムである。なお、以下の例においては、ベースバンド信号に応じて搬送波の位相を変化させる位相変調方式を示すものとし、この場合には振幅Ａ（ｔ）は１に固定される。
【０００８】
図１４を参照すると、入力端子１を介して与えられたデジタルのベースバンド信号に応じて、マッピング回路２から、変調波信号のＩ相およびＱ相成分が矩形波信号として出力される。このＩ相成分は、ローパスフィルタ（ＬＰＦ）３を介して乗算器７の入力に与えられ、一方、Ｑ相成分は、ＬＰＦ４を介して乗算器８の一方の入力に与えられる。
【０００９】
乗算器７の他方の入力には、信号源５から搬送波信号ｃｏｓωｃｔが与えられ、これにより乗算器７からは、変調信号のＩ相成分ｓｉｎφ（ｔ）・ｃｏｓωｃｔが出力される。また、乗算器８の他方入力には、信号源５からの搬送波信号を位相シフト回路６でπ／２だけ位相シフトして得られるｓｉｎωｃｔが与えられ、これにより乗算器８からは、変調信号のＱ相成分ｃｏｓφ（ｔ）・ｓｉｎωｃｔが出力される。このようにして得られるＩ相成分およびＱ相成分は、図１５に示すように、Ｉ，Ｑ座標上に１対１の対応関係で表示される。
【００１０】
これらのＩ相成分およびＱ相成分が加算器９によって加算され、第（１）式に示すような変調信号が形成されて、出力端子１０から出力される。
【００１１】
なお、上述のマッピング回路２は、予め計算によって得られたデジタル変調波信号のＩ相およびＱ相の帯域制限された信号波形データが記憶されたＲＯＭを含んでいる。そして、入力端子１を介して与えられたデジタルベースバンド信号をアドレスとして、上記波形データが読出される。
【００１２】
ところで、このような直交変調器を用いて、Ｍ相ＰＳＱ（Phase Shift Keying）信号を発生する場合が考えられる。図１６は、このようなＭ相ＰＳＫ信号の一例であるπ／４シフトＱＰＳＫ（Quadli Phase Shift Keying ）信号の発生原理を概念的に説明する図である。
【００１３】
図１６を参照して、ある時点におけるベースバンド信号（変調波信号）のＩ相成分およびＱ相成分のデータに対応する信号点が、図１６の半径１の単位円上の、ａ，ｃ，ｅ，ｇのうちのいずれかに存在すると仮定する。そして、所定の時間スロットが経過した後の次の時点において、この信号点は、Ｉ軸およびＱ軸をπ／４回転させて得られる２つの仮想軸と半径１の単位円との交点ｂ，ｄ，ｆ，ｈのうちのいずれかに移動する。以下同様に、所定の時間スロットごとに、Ｉ軸およびＱ軸はπ／４ずつ回転されて、信号点は、単位円上を順次移動していく。
【００１４】
たとえば、図１６において、最初の時点に信号点がａ点に存在しかつベースバンド信号が変化しないと仮定した場合、所定の時間スロットごとに、すなわちＩ軸およびＱ軸がπ／４回転されるごとに、信号点は、ａ点→ｂ点→ｃ点→ｄ点→ｅ点→ｆ点→ｇ点→ｈ点というように移動していく。この場合、図１６から明らかなように、Ｉ相およびＱ相のデータは各々、“１”，“１／√２”，“０”，“−１／√２”，“−１”という５種類の値を得ることになる。
【００１５】
一方、日本のデジタル方式自動車電話システム標準規格（ＲＣＲ）および北米の自動車電話規格（ＴＩＡ−ＩＳ−５４）によれば、π／４シフトＱＰＳＫ変調に際して、差動符号化が行なわれることになっている。このような差動符号化を行なうことにより、連続するシンボル間の相対位相のみを問題にすればよいので、図１６の信号空間ダイアグラムを図１７に示すようにπ／８だけ位相シフトすれば、Ｉ相およびＱ相のデータはそれぞれ４値レベルを有することになる。
【００１６】
このような差動符号化を用いた、π／４シフトＱＰＳＫ変調を一般的にπ／４シフトＤＱＰＳＫ変調と称し、そのためのベースバンド信号の生成手段について簡単に説明する。まず、入力された直列のデジタルベースバンド信号は、シリアル／パラレル変換回路によって、（Ｘk ，Ｙk ）というシンボルデータに変換される。そして、このシンボルデータ（Ｘk ，Ｙk ）は、差動符号化およびマッピング回路によって、次の式に基づいて、直交信号（Ｉk ，Ｑk ）に変換される。
【００１７】
【数１】
0003695764.tif 000003
【００１８】
ただし、上述のΔΦ（Ｘk ，Ｙk ）は、次の表により規定される。
【００１９】
【表１】
0003695764.tif 000004
【００２０】
このようにして得られた信号Ｉk およびＱk は、それぞれ、低域通過フィルタによって帯域制限がなされた後、ベースバンド信号のＩ相成分およびＱ相成分として、直交変調器に供給される。
【００２１】
図１８は、このような原理を用いた、この発明の背景技術となるベースバンド信号生成器の構成を概略的に示す図である。図１８を参照すると、入力端子２１を介して与えられたるシリアルのデジタルベースバンド信号は、シリアル／パラレル変換回路２２によってパラレルの２ビットデータに変換される。差動符号化およびマッピング回路２３は、このシリアル／パラレル変換回路２２からの現在の２ビットのデータと、１クロック前の２ビットデータとの差動符号化を行なうとともに、信号空間ダイアグラム上のマッピングを行なう。タイミング信号発生回路２４は、シンボルレートよりも高い周波数を有するクロック信号によって駆動されて、入力信号用のクロック信号、シンボル周期のクロック信号およびデジタルフィルタのためのクロック信号を発生する。
【００２２】
差動符号化およびマッピング回路２３から出力されたＩ相およびＱ相のシンボルマッピングデータはそれぞれ、ルートナイキストフィルタのインパルス応答波形を有するデジタルフィルタ２５および２６によって帯域制限され、Ｄ／Ａコンバータ２７および２８に与えられる。この結果、Ｄ／Ａコンバータ２７および２８からは、それぞれ、帯域制限されたＩ相およびＱ相のアナログベースバンド信号が供給され、出力端子２９および３０を介して、変調信号発生部３１（図１４の要素５ないし９に対応する）に与えられる。そして、形成された変調信号が出力端子３２を介して出力される。
【００２３】
次に、図１９は、図１８に示した一方のデジタルフィルタ２５の構成を示すブロック図である。なお、他方のデジタルフィルタ２６も、このデジタルフィルタ２５と同じ構成を有している。このデジタルフィルタ２５は、差動符号化およびマッピング回路２３から供給されるＩ相のシンボルマッピングデータを、タイミング信号発生回路２４から供給される、シンボル周期のクロック信号ＳＣＫに応じてシフトしながら蓄積するシンボルマッピングデータ蓄積回路２５ａと、図２０に示すような、所定の有限のシンボル区間におけるインパルス入力（Ｉk またはＱk ）に対応する予め計算したルートナイキストフィルタ出力（インパルス応答信号）を重ね合せた波形が記憶されたＲＯＭ２５ｂとからなる。図１９において、Ｍ５１およびＭ５０の２ビットが最新のシンボルマッピングデータに相当し、Ｐ５１およびＰ５０の２ビットが最も古いシンボルマッピングデータに相当する。
【００２４】
ＲＯＭ２５ｂに記憶されている内容は、蓄積回路２５ａから出力されるシンボルマッピングデータおよびタイミング信号発生回路２４から供給される２ビットの時間情報Ａ１およびＡ０に基づいて読出される。以下に説明する例においては、各相のデジタルフィルタを構成するＲＯＭには、中心シンボル区間を挟んで前後それぞれ５シンボル区間ずつ、すなわち合計１１シンボル期間（ＲＯＭのタップ数で１１）に対応するデータが蓄積される。すなわち上述の差動符号化によって各相のシンボルマッピングデータは４値レベルを有するため、図１９のＲＯＭ２５ｂには、４11通りのデータパターンに対応するインパルス応答を重ね合せた波形が予め記憶される。
【００２５】
このようなＲＯＭ２５ｂのアドレスとしては、４値のシンボルマッピングデータを１１シンボル区間にわたって蓄積するための１１×２＝２２ビットと、データ読出のための時間情報の２ビットとで、合計２２＋２＝２４ビット必要である。ここで、データ長を８ビットとすると、ＲＯＭ２５ｂの容量は、２(22+2)×８＝２27ビットとなり、Ｉ相およびＱ相の両相では、合計で２27×２＝２28＝２６８ギガビットという大きなＲＯＭ容量が必要となる。
【００２６】
一方、１９９０年１１月発行の電子情報学会論文誌Ｂ−ＩＩ，Ｖｏｌ．Ｊ７３−Ｂ−Ｎｏ．１１の第６３９頁ないし第６５０頁の「１．５ＧＨｚπ／４シフトＱＰＳＫ−ＴＤＭＡ伝送システム実験」に開示されているように、データの各レベルに対して１個のＲＯＭを割当てて、各ＲＯＭの出力の総和を取るように構成することも考えられるが、この場合には、各ＲＯＭのアドレスは１１＋２＝１３ビット必要であり、データ長を８ビットとすると、各レベルごとのＲＯＭの容量は２(11+2)×８＝２16ビットとなる。したがって、４値レベルのデータの場合、Ｉ相およびＱ相の各々に２16×４＝２18ビット必要であり、Ｉ相およびＱ相の両相では、合計で２18×２＝２19ビット＝５２４キロビットというやはり大きな容量が必要となる。このように大容量のＲＯＭまたは多数のＲＯＭが必要になると、変調器のＬＳＩ化が困難になるとともに、製造コストの上昇を招くことなる。
【００２７】
また、従来のデジタル変調器では、バースト送信への対応が考えられていないため、何の対策もなくバースト送信を行なうと、送信スプリアスが発生してしまう。より詳細に説明すると、通常のバースト送信時には、図２１の（ａ）に示すように、断続的に送信が行なわれる。図２１の（ａ）に示すように送信の時間幅をＴB （秒）とすると、次式で表わされるスペクトルが発生する。
【００２８】
ＡD （ｆ）＝ＴB ・（ｓｉｎπｆＴB ／πｆＴB ）      …（３）
図２２は、このようなスペクトルを表わすグラフであり、斜線で示した部分がスプリアスの発生原因となる。
【００２９】
このような送信スプリアスの発生を防止するために、図２１の（ｂ）に示すようにバーストの立上がりおよび立下がりを滑らかにするいわゆるランプ処理が必要になる。図２１（ｃ）は、このような立上がり時および立下がり時における送信波形の拡大図である。立上がり時の関数としては、次のような関数が用いられる。
【００３０】
１／２−（１／２）・ｃｏｓ［π・（ｔ／２ＴS ）］      …（４）
また、立下がり時の関数としては、次のような関数が用いられる。
【００３１】
１／２＋（１／２）・ｃｏｓ［π・（ｔ／２ＴS ）］      …（５）
なお、上記（４）および（５）式においてＴS は、シンボル周期を表わす。
【００３２】
このようなランプ処理を実行するためには、ランプ処理専用のＲＯＭをさらに追加する必要がある。したがって、バースト送信に対応できるデジタル変調器を従来の方式で実現する場合には、ＲＯＭの容量はさらに増大してしまうことになる。
【００３３】
【発明が解決しようとする課題】
以上のように、従来のデジタル変調器のためのベースバンド信号生成器においては、大容量のまたは多数のＲＯＭを必要とするため、デジタル変調器のＬＳＩ化が困難であり、製造コストの上昇を招いていた。
【００３４】
さらに、デジタル変調器をバースト送信対応可能とするためにはさらにＲＯＭ容量が必要となり、上述の問題点はより顕著なものとなっていた。
【００３５】
この発明の目的は、ＬＳＩ化が容易でありかつ製造コストが安価なデジタル変調器のためのベースバンド信号生成器を提供することである。
【００３６】
この発明の他の目的は、大容量のＲＯＭを用いることなく構成されたデジタル変調器のためのベースバンド信号生成器を提供することである。
【００３７】
この発明のさらに他の目的は、ＲＯＭ容量の増大を伴うことなくバースト送信への対応が可能なデジタル変調器のためのベースバンド信号生成器を提供することである。
【００３８】
【課題を解決するための手段】
この発明は、要約すれば、デジタル変調器のためのベースバンド信号生成器であって、デジタルベースバンド信号を供給する手段と、デジタルベースバンド信号に差動符号化処理およびマッピング処理を施して、互いに異なる位相における複数のシンボルマッピングデータに変換する手段と、複数のシンボルマッピングデータのそれぞれの帯域を制限する複数のデジタルフィルタ手段と、複数のデジタルフィルタ手段の出力をそれぞれアナログのベースバンド信号に変換する複数の変換手段とを備えており、複数のデジタルフィルタ手段の各々は、シンボルマッピングデータを複数のシンボル区間に相当する分だけ蓄積する手段と、複数のシンボル区間に対応して設けられ、所定のフィルタのインパルス応答波形に対応するシンボルデータをそれぞれ記憶した複数の読出専用記憶手段と、複数の読出専用記憶手段から読出されたシンボルデータを加算する手段とを含んでいる。
【００３９】
この発明の他の局面に従うと、複数のデジタルフィルタ手段の各々は、複数の読出専用記憶手段からのシンボルデータの読出を選択的に０にする出力マスク手段と、バースト送信の指定に応じて、所定のタイミングで出力マスク手段を制御するマスク制御手段とをさらに含んでいる。
【００４０】
【作用】
それゆえに、この発明によれば、従来に比べて非常に小さいＲＯＭ容量でベースバンド信号生成器を実現することができるため、デジタル変調器のＬＳＩ化が容易になるとともに製造コストの上昇を抑えることができる。
【００４１】
さらにこの発明によれば、ＲＯＭ容量を増大させることなく、バースト送信時における送信スプリアスの発生を防止することができ、バースト送信対応のデジタル変調器のためのベースバンド信号生成器を実現することができる。
【００４２】
【実施例】
図１は、この発明の一実施例であるベースバンド信号生成器を構成するデジタルフィルタを示すブロック図である。このデジタルフィルタは、図１８のベースバンド信号生成器のデジタルフィルタ２５（または２６）に対応するものであり、ベースバンド信号生成器のデジタルフィルタ以外の部分の構成は、図１８に示した従来のものと同じである。
【００４３】
この図１の実施例においては、デジタルフィルタを複数のＲＯＭで構成して、ルートナイキストフィルタのインパルス応答波形を各シンボル区間ごとに別々に対応するＲＯＭに蓄積しておき、それぞれのＲＯＭの出力を加算することにより、インパルス応答波形を重ね合せた波形のデータを得る方法を提案するものである。以下、このような方法を、シンボルタップＲＯＭ分割法と称することにする。
【００４４】
図１を参照すると、シンボルマッピングデータ蓄積回路２５ａは、図１９のものと同じであり、その説明はここでは繰り返さない。図１の実施例において、シンボルマッピングデータ蓄積回路２５ａから出力される２２ビットのシンボルマッピングデータは、それぞれのシンボル区間ごとに、対応するＲＯＭ４０ないし５０に与えられる。これらのＲＯＭの各々は、シンボルマッピングデータ蓄積回路２５ａからの対応する２ビットのシンボルマッピングデータ（Ａ２，Ａ３）と、タイミング信号発生回路２４（図１８）からの２ビットの時間情報（Ａ１，Ａ０）をアドレスとし、各ＲＯＭに記憶されているデータ長は、図２０に示したロールオフファクタα＝０．５のルートナイキストフィルタのインパルス応答波形の各シンボル区間ごとのダイナミックレンジによって、各ＲＯＭごとに異なっている。
【００４５】
より詳細に説明すると、蓄積数−５のシンボル区間に対応するＲＯＭ４０，蓄積数−４のシンボル区間に対応するＲＯＭ４１，蓄積数４のシンボル区間に対応するＲＯＭ４９および蓄積数５のシンボル区間に対応するＲＯＭ５０のそれぞれからは、２ビットのデータ長のシンボルデータ（Ｄ０，Ｄ１）が供給される。これは、それぞれのシンボル区間のダイナミックレンジを考慮して、これらのシンボル区間における応答として２ビットで十分であると判断されたからである。同様に各シンボル区間のダイナミックレンジを考慮して蓄積数−３のシンボル区間に対応するＲＯＭ４２および蓄積数３のシンボル区間に対応するＲＯＭ４８のそれぞれからは、３ビットのデータ長のシンボルデータ（Ｄ０−Ｄ２）が供給され、蓄積数−２のシンボル区間に対応するＲＯＭ４３および蓄積数２のシンボル区間に対応するＲＯＭ４７のそれぞれからは、４ビットのデータ長のシンボルデータ（Ｄ０−Ｄ３）が供給され、蓄積数−１のシンボル区間に対応するＲＯＭ４４および蓄積数１のシンボル区間に対応するＲＯＭ４６のそれぞれからは、７ビットのデータ長のシンボルデータ（Ｄ０−Ｄ６）が供給され、さらに蓄積数０のシンボル区間に対応するＲＯＭ４５からは、８ビットのデータ長のシンボルデータ（Ｄ０−Ｄ７）が供給される。
【００４６】
これらのＲＯＭ４０ないし５０の出力は、加算器５１によって加算され、Ｉ相の８ビットの帯域制限されたデジタルベースバンド信号に変換される。
【００４７】
このようにして、Ｉ相およびＱ相のデジタルフィルタ２５および２６から出力されたデジタルのベースバンド信号は、それぞれ、対応するＤ／Ａコンバータ２７および２８（図１８）によってアナログベースバンド信号に変換され、変調信号発生部３１（図１８）に与えられる。以後の動作は、図１８の従来例と同じである。
【００４８】
上述の図１に示した例では、Ｉ相およびＱ相の各々のＲＯＭの容量は以下のとおりである。すなわち、図１の各ＲＯＭ４０ないし５０の各々について見ると、各ＲＯＭのアドレスは２＋２＝４ビット必要であり、それぞれのデータ長としては、上述のようにＲＯＭによって異なっている。すなわち、データ長が２ビットのＲＯＭが４個（４０，４１，４９，５０）、３ビットのＲＯＭが２個（４２，４８）、４ビットのＲＯＭが２個（４３，４８）、７ビットのＲＯＭが２個（４４，４６）および８ビットのＲＯＭが１個（４５）存在している。したがって、各相の１１個のＲＯＭの容量の総和は次のとおりである。
【００４９】
２(2+2) ×２×４＋２(2+2) ×３×２＋２(2+2) ×４×２＋２(2+2) ×７×２＋２(2+2) ×８×１＝７０４ビット
したがって、Ｉ相およびＱ相の両相では、合計で７０４×２＝１４０８ビットとなり、前述した従来例の２６８ギガビットと比べると約１／１９０６５０、５２４キロビットに比べると１／３７２という非常に小さいＲＯＭ容量で、π／４シフトＤＱＰＳＫ変調のためのベースバンド信号生成器を実現することができる。
【００５０】
以上のように、この発明の第１の実施例によれば、従来に比べて非常に小さいＲＯＭ容量でデジタル変調器のためのベースバンド信号生成器を実現することができるため、デジタル変調器のＬＳＩ化が容易になるとともに、製造コストの上昇を抑えることができる。
【００５１】
次に、図２は、この発明の第２の実施例であるベースバンド信号生成器を構成するデジタルフィルタを示すブロック図である。この図２に示すデジタルフィルタは、図１のデジタルフィルタと同様に、図１８のデジタルフィルタ２５（または２６）に対応するものであり、この図２の実施例のベースバンド信号生成器のデジタルフィルタ以外の部分の構成は、図１８に示した従来例と同じである。したがってその説明はここでは繰り返さない。
【００５２】
図２に示した第２実施例のデジタルフィルタは、図１のシンボルタップＲＯＭ分割法を用いた変形例である。図２において、シンボルマッピングデータ蓄積回路２５ａは、図１に示したものと同じである。このシンボルマッピングデータ蓄積回路２５ａから出力される２２ビットのシンボルマッピングデータは、３つのグループに分割されて、対応するＲＯＭ６０ないし６２に与えられる。より詳細に説明すると、ＲＯＭ６０は、蓄積回路２５ａから与えられる８ビットのデータ（Ｍ２０−Ｍ５１）およびタイミング信号発生回路２４からの２ビットの時間情報をアドレス（Ａ０−Ａ９）とし、ＲＯＭ６１は、６ビットのデータ（Ｐ１０−Ｍ１１）および２ビットの時間情報をアドレス（Ａ０−Ａ７）とし、ＲＯＭ６２は、８ビットのデータ（Ｐ５０−Ｐ２１）および２ビットの時間情報をアドレス（Ａ０−Ａ９）とし、これらのＲＯＭに記憶されるデータ長は、図２０に示したロールオフファクタα＝０．５のルートナイキストフィルタのインパルス応答波形のシンボル区間ごとのダイナミックレンジによって、ＲＯＭごとに異なっている。
【００５３】
より詳細に説明すると、蓄積数−５，−４，−３および−２に対応するＲＯＭ６０からは５ビットのデータ長のシンボルデータ（Ｄ０−Ｄ４）が供給される。これは、これらのシンボル区間のダイナミックレンジを考慮して、これらのシンボル区間における応答は５ビットで十分であると判断されたからである。同様に、各シンボル区間のダイナミックレンジを考慮して、蓄積数−１，０および１に対応するＲＯＭ６１からは８ビットのデータ長のシンボルデータ（Ｄ０−Ｄ７）が供給され、蓄積数２，３，４および５のシンボル区間に対応するＲＯＭ６２からは５ビットのデータ長のシンボルデータ（Ｄ０−Ｄ４）が供給される。これらのＲＯＭ６０ないし６２の出力は、加算器６３によって加算され、Ｉ相の８ビットの帯域制限されたデジタルベースバンド信号に変換される。
【００５４】
このようにして、Ｉ相およびＱ相のデジタルフィルタ２５および２６から出力されたデジタルのベースバンド信号は、それぞれ、対応するＤ／Ａコンバータ２７および２８（図１８）によってアナログのベースバンド信号に変換され、変調信号発生部３１（図１８）に与えられる。以後の動作は、図１８の従来例と同じである。
【００５５】
上述の図２に示した例では、Ｉ相およびＱ相の各々のＲＯＭの容量は以下のとおりである。すなわち、ＲＯＭ６０および６２については、各々アドレスは８＋２＝１０ビット必要であり、データ長は５ビットである。また、ＲＯＭ６１については、アドレスは６＋２＝８ビット必要であり、データ長は８ビットである。したがって、各相の３つのＲＯＭの容量の総和は次のとおりとなる。
【００５６】
２(8+2) ×５＋２(6+2) ×８＋２(8+2) ×５＝１２２８８ビット
したがって、Ｉ相およびＱ相の両相では、合計で１２２８８×２＝２４５７６ビットとなり、非常に小さいＲＯＭ容量でπ／４シフトＤＱＰＳＫ変調のためのベースバンド信号生成器を実現することができる。以上のように、この発明の第２の実施例によっても、前述の第１の実施例ほどではないが、かなり小さいＲＯＭ容量でデジタル変調器のためのベースバンド信号生成器を実現することができるため、デジタル変調器のＬＳＩ化が容易になるとともに、製造コストの上昇を抑えることができる。
【００５７】
次に、図３は、この発明の第３の実施例によるベースバンド信号生成器を含むデジタル変調器の全体図である。この第３の実施例は、上述の第１の実施例のシンボルタップＲＯＭ分割法を前提として、さらにバースト送信にも対応可能なベースバンド信号生成器を提供するものである。
【００５８】
図３を参照すると、入力端子７１を介して与えられたシリアルのベースバンド信号ＡＮは、シリアル／パラレル変換回路７２によって、パラレルの２ビットデータ（ＹＫ，ＸＫ）に変換される。差動符号化およびマッピング回路７３は、このシリアル／パラレル変換回路７２からの現在の２ビットデータと、１クロック前の２ビットデータとの差動符号化を行なうとともに、信号空間ダイアグラム上のマッピングを行なう。タイミング信号発生回路７４は、シンボルレート（２１ＫＨｚ）よりも高い周波数を有するクロック信号によって駆動され、入力信号用のクロック信号（ＣＬＫ４２Ｋ）、シンボル周期のクロック信号（ＣＬＫ２１Ｋ）およびデジタルフィルタのためのクロック信号（Ａ０，Ａ１，Ａ２，Ａ３）およびＩ／Ｑ切換信号（Ｉ／Ｑ）を発生する。
【００５９】
差動符号化およびマッピング回路７３から出力されたＩ相のシンボルマッピングデータ（Ｉ０，Ｉ１）およびＱ相のシンボルマッピングデータ（Ｑ０，Ｑ１）は、デジタルフィルタ７５によって帯域制限され、８ビットのベースバンド信号（ＤＡ０−ＤＡ７）として出力される。Ｉ／Ｑ分離回路７６は、タイミング信号発生回路７４からのＩ／Ｑ切換信号に応じて、デジタルフィルタ７５の出力であるベースバンド信号を、Ｉ相およびＱ相のベースバンド信号（ＩＤ０−ＩＤ７，ＱＤ０−ＱＤ７）に分離する。そして、Ｉ相のベースバンド信号（ＩＤ０−ＩＤ７）は、Ｄ／Ａコンバータ７７ＡによってＩ相のアナログベースバンド信号（ｉ（ｔ））に変換され、Ｑ相のベースバンド信号（ＱＤ０−ＱＤ７）は、Ｄ／Ａコンバータ７７ＢによってＱ相のアナログベースバンド信号（ｑ（ｔ））に変換される。
【００６０】
これらのＩ相およびＱ相のアナログベースバンド信号は、ＬＰＦ７８Ａおよび７８Ｂによってそれぞれ標本化ノイズが除去された後、図１４に示したものと同様の構成のアナログ変調部に与えられる。より詳細に説明すると、ＬＰＦ７８Ａからのアナログベースバンド信号ｉ（ｔ）は、乗算器８０の一方入力に与えられ、ＬＰＦ７８Ｂからのアナログベースバンド信号（ｑ（ｔ））は、乗算器８１の一方入力に与えられる。乗算器８０の他方入力には、信号源７９から搬送波信号が与えられ、これにより乗算器８０からは、変調信号のＩ相成分が出力される。また、乗算器８１の他方入力には、信号源７９からの搬送波信号を位相シフト回路８２でπ／２だけ位相シフトして得れらる信号が与えられ、これにより乗算器８１からは、変調信号のＱ相成分が出力される。これらのＩ相成分およびＱ相成分が加算器８３によって加算され、その結果がアナログの変調信号として出力端子８４から出力される。
【００６１】
次に、図４は、図３のシリアル／パラレル変換回路７２の詳細を示す図である。このシリアル／パラレル変換回路７２は、図４に示すように、４個のフリップフロップ７２Ａ，７２Ｂ，７２Ｃおよび７２Ｄによって構成される。入力端子７１（図３）を介して入力されるシリアルデータＡＮは、タイミング信号発生回路７４から与えられるデータレートのクロック信号ＣＬＫ４２Ｋ（４２ＫＨｚ）でサンプルされて、フリップフロップ７２Ａおよび７２Ｂに２ビット分蓄積される。この蓄積データはさらに、タイミング信号発生回路７４から与えられるシンボル周期のクロック信号ＣＬＫ２１Ｋ（２１ＫＨｚ）でサンプルされて、２ビットのパラレルデータ（ＹＫ，ＸＫ）として出力される。
【００６２】
次に、図５は、図３の差動符号化およびマッピング回路７３の構成を詳細に示す図である。この差動符号化およびマッピング回路７３は、上述のシリアル／パラレル変換回路７２から入力された２ビットデータ（ＸＫ，ＹＫ）の差動符号化およびマッピングを行なう。ここで、位相を表わすのに必要なポイントはπ／４シフトＤＱＰＳＫの場合、図１７のａ−ｈで示すように８つ存在する。計算の簡略化のために、これらのａ−ｈのポイントの位相状態を、ａを０、ｂを１，ｃを２，ｄを３，ｅを４，ｆを５，ｇを６，ｈを７というように１０進数で表現することにする（図１３参照）。
【００６３】
そして、現シンボルの２ビットデータ（ＸＫ，ＹＫ）が（０，０）の場合に１、（０，１）の場合に３、（１，１）の場合に５、（１，０）の場合に７を、１シンボル前の位相ポイントを示す０〜７の数値に加算し、その結果にＭＯＤ８演算を施して、現シンボルの位相ポイントを示す０〜７の数値を得る。なお、ＭＯＤ８演算とは、ある数値を８で割った余りをまとめる演算を言う。図５に示す現実の回路では、位相ポイントを表わす０〜７の数値は、３ビットの２進符号の形で演算されるため、排他的ＯＲゲートＥＸＯＲ７３Ａを用いて、１シンボル前の位相ポイントの数値に加算されるべき１，３，５，７の数値を２進符号化する。また、１シンボル前の位相ポイントの数値０〜７が３ビットパラレルレジスタ７３Ｂに記憶される。
【００６４】
ＥＸＯＲ７３Ａから出力される３ビットデータと、３ビットパラレルレジスタ７３Ｂから出力される３ビットデータとが加算器７３Ｃにより加算され、３ビットの出力ＳＭ０，ＳＭ１およびＳＭ２が得られる。この３ビットデータＳＭ０，ＳＭ１およびＳＭ２に基づいて、論理回路７３Ｄ，７３Ｅ，７３Ｆ，７３Ｇおよび７３Ｈによるマッピング動作によってシンボルマッピングデータＩ０，Ｉ１，Ｑ０およびＱ１が生成される。すなわち、上述の論理回路のうち、排他的ＮＯＲゲートＥＸＮＯＲ７３ＥはシンボルマッピングデータＩ１を出力し、排他的ＮＯＲゲートＥＸＮＯＲ７３ＦはシンボルマッピングデータＩ０を出力し、インバータ７３ＧはシンボルマッピングデータＱ１を出力し、排他的ＯＲゲートＥＸＯＲ７３Ｄおよび７３ＨはシンボルマッピングデータＱ０を出力するために用いられる。なお、このマッピング動作は図６に示す真理値表にしたがって行なわれる。
【００６５】
次に、図７は、図３のデジタルフィルタ７５を詳細に示す図である。この図７のデジタルフィルタは、図１の第１実施例によるデジタルフィルタと同じく、基本的にシンボルタップＲＯＭ分割法を用いるものである。しかしながら、図７の例では、図１の例と異なって、中心シンボル区間を挟んで前後それぞれ４シンボル区間ずつ、すなわち合計９シンボル区間（ＲＯＭのタップ数で９）に対応するデータがシンボルマッピングデータ蓄積回路７５Ａに蓄積されるものとする。より詳細に説明すると、シンボルマッピングデータ蓄積回路７５ＡはＩ相とＱ相とで時分割的に利用され差動符号化およびマッピング回路７３から供給されるＩ相のシンボルマッピングデータ（Ｉ０，Ｉ１）またはＱ相のシンボルマッピングデータ（Ｑ０，Ｑ１）が、タイミング信号発生回路７４から供給されるシンボル周期のクロック信号ＣＬＫ２１Ｋ（２１ＫＨｚ）によってシフトされながら９シンボル区間分蓄積される。
【００６６】
図８は、このようなシンボルマッピングデータ蓄積回路７５Ａの構成を詳細に示す図である。図８に示すように、このシンボルマッピングデータ蓄積回路７５Ａは、４個の８ビットシフトレジスタ８５−８８と、８個の２ビットデータセレクタ８９−９８と、４個のフリップフロップ９９−１０２とで構成されている。２ビットのデータセレクタ８９−９８の各々は、図３のタイミング信号発生回路７４から供給されるＩ／Ｑ切換信号に応じて、Ｉ相の２ビットシンボルマッピングデータまたはＱ相の２ビットシンボルマッピングデータを選択的に出力する。
【００６７】
図７を参照すると、シンボルマッピングデータ蓄積回路７５Ａから出力される９シンボル区間分の１８ビットのシンボルマッピングデータは、それぞれのシンボル区間ごとに対応するＲＯＭ７５Ｂ−７５Ｊに与えられる。これらのＲＯＭの各々は、シンボルマッピングデータ蓄積回路７５Ａからの対応する２ビットのシンボルマッピングデータ（Ａ４，Ａ５）と、タイミング信号発生回路７４からの４ビット（１６値）の時間情報（Ａ０，Ａ１，Ａ２，Ａ３）とをアドレスとし、各ＲＯＭに記憶されるデータ長は、図２０に示したロールオフファクタα＝０．５のルートナイキストフィルタのインパルス応答波形の各シンボル区間ごとにダイナミックレンジによってＲＯＭごとに異なっている。
【００６８】
より詳細に説明すると、各シンボル区間のダイナミックレンジを考慮して、蓄積数−４のシンボル区間に対応するＲＯＭ７５Ｂおよび蓄積数４のシンボル区間に対応するＲＯＭ７５Ｊのそれぞれからは、３ビットのデータ長のシンボルデータ（Ｄ０−Ｄ２）が出力される。同様に、蓄積数−３のシンボル区間に対応するＲＯＭ７５Ｃおよび蓄積数３のシンボル区間に対応するＲＯＭ７５Ｉのそれぞれからは、４ビットのデータ長のシンボルデータ（Ｄ０−Ｄ３）が供給され、蓄積数−２のシンボル区間に対応するＲＯＭ７５Ｄおよび蓄積数２のシンボル区間に対応するＲＯＭ７５Ｈのそれぞれからは、６ビットのデータ長のシンボルデータ（Ｄ０−Ｄ５）が供給され、蓄積数−１のシンボル区間に対応するＲＯＭ７５Ｅおよび蓄積数１のシンボル区間に対応するＲＯＭ７５Ｇのそれぞれからは、９ビットのデータ長のシンボルデータ（Ｄ０−Ｄ８）が供給され、そして蓄積数０のシンボル区間に対応するＲＯＭ７５Ｆからは、１０ビットのデータ長のシンボルデータ（Ｄ０−Ｄ９）が供給される。
【００６９】
これらのＲＯＭ７５Ｂ−７５Ｊの出力は、それぞれ、対応するマスク回路７５Ｋないし７５Ｓに与えられる。これらのマスク回路は、バースト送信時に、ＲＯＭの出力を一時的にマスクして送信スプリアスの発生を防止するためのものである。図７に示すように、各マスク回路の入力ビット数ｎと出力ビット数ｎとは等しく、各マスク回路はｎ個のＡＮＤゲートで構成されている。
【００７０】
図９は、このようなマスク回路の構成例として、マスク回路７５Ｋまたは７５Ｓの構成を示す図である。図９に示した例において、マスク回路は３ビットの入力と３ビットの出力とを有し、３つのＡＮＤゲート１０３−１０５で構成されている。そして、マスク制御回路７５Ｔからの制御出力ＳＥが“１”のときには、入力のＤ０−Ｄ２を出力Ｂ０−Ｂ２としてそのまま出力し、一方ＳＥが“０”のときには出力Ｂ０−Ｂ２はすべて“０”となる。残りのマスク回路７５Ｌないし７５Ｒについても入力および出力ビット数に応じてＡＮＤゲートの個数が異なる以外、構成は同じである。
【００７１】
次に、図１０は、図７のマスク制御回路７５Ｔの構成を示すブロック図である。図１０に示すように、このマスク制御回路７５Ｔは、９個のフリップフロップ１１０ないし１１８と、４個のＡＮＤゲート１１９ないし１２２とによって構成される。また、図１１は、このマスク制御回路７５Ｔの動作を説明するためのタイミング図である。
【００７２】
次に、図１０および図１１を参照して、マスク制御回路７５Ｔの動作を説明する。まず、バースト送信の立上がり時には、図３のバースト入力端子から入力されているバースト入力信号ＢＩＮが“０”から“１”に変化する。そしてその後、２ないし３シンボル期間後に、マスク回路７５Ｋ−７５Ｍに対する制御出力ＭＣＭ４，ＭＣＭ３，ＭＣＭ２が“０”から“１”に同時に変化し、さらにその後、残りのマスク回路に対する制御出力ＭＣＭ１，ＭＣＰＭ０，ＭＣＰ１，ＭＣＰ２，ＭＣＰ３，ＭＣＰ４がシンボル周期で遅れながら順次“０”から“１”に変化する。
【００７３】
その後、バースト送信の立下がり時には、バースト入力端子から入力されているバースト入力信号ＢＩＮが“１”から“０”に変化する。そして、制御出力ＭＣＭ４，ＭＣＭ３，ＭＣＭ２，ＭＣＭ１，ＭＣＰＭ０，ＭＣＰ１がシンボル周期で遅れながら順次“１”から“０”に変化し、さらに１シンボル期間おいてＭＣＰ２，ＭＣＰ３，ＭＣＰ４が同時に“１”から“０”に変化する。
このように、バースト送信時に、図１１に示すタイミングで、ＲＯＭ７５Ｂ−７５Ｊの出力を順次マスクすることにより、別途ＲＯＭを追加することなく、バーストの立上がりおよび立下がりのランプ処理が可能となり、送信スプリアスの発生を防止することができる。
【００７４】
上述のマスク回路７５Ｋ−７５Ｓの出力は、加算器７５Ｕによって加算され、８ビットのデジタルベースバンド信号に変換される。なお、蓄積数０のシンボル区間に対応するＲＯＭ７５Ｆの出力が１０ビットであることからこの加算器７５Ｕの出力は本来１０ビットにすべきものであるが、加算によってＬＳＢに含まれる誤差が増加することを考慮して、ＬＳＢの２桁を切捨てて８ビットの出力にしている。
【００７５】
次に、図１２は、図３のＩ／Ｑ分離回路７６を詳細に示すブロック図である。上述のようにしてデジタルフィルタ７５から出力された８ビットのデジタルベースバンド信号は、Ｉ相およびＱ相の成分が時分割多重された形で出力される。そこで、Ｉ／Ｑ分離回路７６はこれをＩ相のベースバンド信号とＱ相のベースバンド信号とに分離するものである。図１２に示すように、このＩ／Ｑ分離回路７６は、６個の４ビットパラレルレジスタ１３０−１３５と、１つのインバータ１３６とで構成され、タイミング信号発生回路７４からのＩ／Ｑ切換信号に応じて、８ビットの入力ベースバンド信号ＤＡ０−ＤＡ７を、Ｉ相の８ビットベースバンド信号ＩＤ０−ＩＤ７およびＱ相の８ビットベースバンド信号ＱＤ０−ＱＤ７に分離して出力する。これらのベースバンド信号の以後の処理については、図３に関連して既に説明したのでここでは繰り返さない。
【００７６】
この第３の実施例のＲＯＭ容量は以下のとおりである。すなわち、ＲＯＭ７５Ｂ−７５Ｊの各々のアドレスは４＋２＝６ビットであり、それぞれのデータ長は前述のようにＲＯＭごとに異なり、３ビットのＲＯＭが２個、４ビットのＲＯＭが２個、６ビットのＲＯＭが２個、９ビットのＲＯＭが２個、１０ビットのＲＯＭが１個である。したがって、９個のＲＯＭの容量の総和は、以下のとおりである。
【００７７】
２(4+2) ×３×２＋２(4+2) ×４×２＋２(4+2) ×６×２＋２(4+2) ×９×２＋２(4+2) ×１０×１＝３４５６ビット
なお、上述の第３実施例では、ＡＮＤゲートで構成されたマスク回路を用いてＲＯＭ出力をマスクする場合について説明したが、ＲＯＭのそれぞれに、出力データを０にするようなアドレスまたは専用入力端子を設ければ、図７のマスク回路は不要になる。その場合には、図７のマスク制御回路７５Ｔの制御出力ＭＣＭ４ないしＭＣＰ４を、上述の出力データを０にするアドレスまたは専用入力端子に接続するとともに、それぞれのＲＯＭの出力を直接加算器７５Ｕに与えるように構成すればよい。
【００７８】
以上のように、この発明の第３の実施例では、ＲＯＭ容量の低減を図ることができるとともに、バースト送信時における送信スプリアスの発生を防止することができ、ひいてはバースト送信に対応するデジタル変調器のためのベースバンド信号生成器を提供することができる。
【００７９】
【発明の効果】
以上ように、この発明によるデジタル変調器のためのベースバンド信号生成器は、デジタルベースバンド信号を供給する手段と、デジタルベースバンド信号に差動符号化処理およびマッピング処理を施して、互いに異なる位相における複数のシンボルマッピングデータに変換する手段と、複数のシンボルマッピングデータのそれぞれの帯域を制限する複数のデジタルフィルタ手段と、複数のデジタルフィルタ手段の出力をそれぞれアナログのベースバンド信号に変換する複数の変換手段とを備え、複数のデジタルフィルタ手段の各々は、シンボルマッピングデータを複数のシンボル区間に相当する分だけ蓄積する手段と、複数のシンボル区間に対応して設けられ、所定のフィルタのインパルス応答波形に対応するシンボルデータをそれぞれ記憶した複数の読出専用記憶手段と、複数の読出専用記憶手段から読出されたシンボルデータを加算する手段とを含んでいるので、従来に比べて非常に小さいＲＯＭ容量でベースバンド信号生成器を実現することができ、ひいてはデジタル変調器のＬＳＩ化を容易にするとともに、製造コストの上昇を抑えることができる。
【００８０】
さらにこの発明によるデジタル変調器のためのベースバンド生成器においては、各デジタルフィルタ手段は、複数の読出専用記憶手段からのシンボルデータの読出を選択的に０にする出力マスク手段と、バースト送信の指定に応じて、所定のタイミングで出力マスク手段を制御するマスク制御手段とを含んでいるので、バースト送信時における送信スプリアスの発生を防止することができ、ＲＯＭ容量の増大を伴うことなくバースト送信対応のデジタル変調器のためのベースバンド信号生成器を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるベースバンド信号生成器を構成するデジタルフィルタを示すブロック図である。
【図２】この発明の第２の実施例であるベースバンド信号生成器を構成するデジタルフィルタを示すブロック図である。
【図３】この発明の第３の実施例によるベースバンド信号生成器を含むデジタル変調器を示すブロック図である。
【図４】図３のシリアル／パラレル変換回路の詳細を示す図である。
【図５】図３の差動符号化およびマッピング回路の詳細を示す図である。
【図６】図５に示したマッピング動作の原理を説明するための真理値表である。
【図７】図３に示したデジタルフィルタの構成を詳細に示す図である。
【図８】図７に示したシンボルマッピングデータ蓄積回路の構成を詳細に示す図である。
【図９】図７に示したマスク回路の構成を示す図である。
【図１０】図７に示したマスク制御回路の構成を示す図である。
【図１１】第１０図のマスク制御回路の動作を説明するタイミング図である。
【図１２】図３に示したＩ／Ｑ分離回路の構成を示すブロック図である。
【図１３】差動符号化およびマッピング回路の動作原理を概念的に示す図である。
【図１４】直交変調器の原理を概念的に示すブロック図である。
【図１５】直交変調器の原理を概念的に示す空間ダイアグラムである。
【図１６】π／４シフトＱＰＳＫ信号の発生原理を概念的に説明する図である。
【図１７】差動符号化の原理を概念的に説明する図である。
【図１８】π／４シフトＤＱＰＳＫ変調のための従来のベースバンド信号生成器を示すブロック図である。
【図１９】図１８に示したデジタルフィルタの構成を示すブロック図である。
【図２０】図１８に示したデジタルフィルタのインパルス応答特性を示す波形図である。
【図２１】バースト送信時における送信スプリアスの発生原理を示す波形図である。
【図２２】バースト送信時における送信スプリアスの発生原理を示すグラフである。
【符号の説明】
１，２１，７１  入力端子
２  マッピング回路
３，４，７８Ａ，７８Ｂ  ＬＰＦ
５  搬送波信号源
６  位相シフト回路
７，８，８０，８１  乗算器
９，８３  加算器
１０，３２，８４  出力端子
２２，７２  シリアル／パラレル変換回路
２３，７３  差動符号化およびマッピング回路
２４，７４  タイミング信号発生回路
２５，２６，７５  デジタルフィルタ
２５ａ，７５Ａ  シンボルマッピングデータ蓄積回路
２７，２８，７７Ａ，７７Ｂ  Ｄ／Ａコンバータ
３１  変調信号発生部
４０−５０，６０−６２，７５Ｂ−７５Ｊ  ＲＯＭ
７６  Ｉ／Ｑ分離回路
７５Ｋ−７５Ｓ  マスク回路
７５Ｔ  マスク制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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