(57)【特許請求の範囲】
【請求項１】
バスにラッチをターミネータに使う機能を有するデータバッファ（７）、アドレスバッファ（８）を具えるプロセッサ（１）と、前記プロセッサからのステータス信号（９）を受けメモリからの読み出しをおこなうためのメモリ読出命令信号(／ＭＲＤ)を作成するステータスデコーダ（６および１６から成る）を有するメモリシステムにおいて、
前記メモリ読出命令信号(／ＭＲＤ)を入力し計数するカウンタ（３）と、前記カウンタが計数した値をデコードするデコーダ（４）と、前記デコーダからの入力を駆動しデータバスへ出力するバッファ・ラインドライバ（５）と、前記プロセッサと前記カウンタを共通にリセットするリセット信号手段（１１）と、前記メモリ読出命令信号（／ＭＲＤ）の反転信号で前記バッファ・ラインドライバを能動させる手段（１４）と、前記プロセッサが前記メモリからデータの読み出しをおこなうためのメモリ読出命令信号(／ＭＲＤ)を送出する手段（１６）を具備し、
前記バッファ・ラインドライバ（５）は、前記リセット信号手段（１１）からリセット解除を受けると同時に前記データバッファ（７）へ、前記デコーダ（４）の出力信号を前記バッファ・ラインドライバの入力端子に分配して生成した番地へのジャンプ命令を示す分割された最初のデータを出力し、以降前記メモリ読出命令信号（／ＭＲＤ）の反転信号ごとに前記分割した回数だけ前記データバッファ（７）へ前記分割されたデータを出力し、
前記データバッファ（７）は、出力された前記分割データを前記バスラッチに保持し、
前記プロセッサ（１）は、前記リセット信号手段（１１）から前記リセット解除を受けて前記アドレスバッファ（８）へアドレス（ＦＦＦＦ０ｈ）を出力し、次に前記メモリ読出命令信号（／ＭＲＤ）を受けて前記アドレスのデータをフェッチし、前記データバッファ（７）にラッチされたデータを読み込むことにより、
前記アドレスが示すメモリ空間にメモリが取り付けられている場合は、前記バスに出力された前記メモリの前記アドレスに係るデータを実行し、  前記メモリ空間にメモリが取り付けられていない場合は、前記データバッファ（７）のバスラッチに記憶された前記ジャンプ命令データを実行することを特徴とするメモリシステム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、マイクロプロセッサ等のメモリシステムに係り、特にジャンプ命令等を円滑に実行できる手段に関する。
【０００２】
【従来の技術】
従来技術としては、例えば特開平３−１３９７２０・ＣＰＵのリスタート回路［以下、これを『従来例』という］がある。このリスタートアドレス自動作成回路は抵抗でバスをプルアップ、ダウンして７ＥＥＢｈ（０１１１  １１１０  １１１０  １０１１）  のデータを読ませて７０番地（  アドレスＡ１６〜Ａ７  ＝０，  Ａ６  〜Ａ４  ＝１，  Ａ２  〜Ａ０  ＝０）にジャンプさせていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、この従来例においてはジャンプ［以下、これを『ＪＭＰ』という］先が、本来はベクタテーブルエリア（ｖｅｃｔｏｒ  ｔａｂｌｅ  ａｒｅａ）  の部分で、かつ自由なアドレスにＪＭＰ出来ないことや、抵抗がバスの負荷になる問題点が有った。
そこで本発明は、抵抗をバスの負荷としないバスにラッチ（ターミネータ）機能を有するマイクロプロセッサを適用し、ＪＭＰ先が自由なアドレスにジャンプを可能とするマイクロプロセッサ等のメモリシステムを提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記問題を解決するために、本発明は、バスにラッチをターミネータに使う機能を有するデータバッファ、アドレスバッファを具えるプロセッサと、前記プロセッサからのステータス信号を受けメモリからの読み出しをおこなうためのメモリ読出命令信号を作成するステータスデコーダを有するメモリシステムにおいて、前記メモリ読出命令信号を入力し計数するカウンタと、前記カウンタが計数した値をデコードするデコーダと、前記デコーダからの入力を駆動しデータバスへ出力するバッファ・ラインドライバと、前記プロセッサと前記カウンタを共通にリセットするリセット信号手段と、前記メモリ読出命令信号の反転信号で前記バッファ・ラインドライバを能動させる手段と、前記プロセッサが前記メモリからデータの読み出しをおこなうためのメモリ読出命令信号を送出する手段を具備し、前記バッファ・ラインドライバは、前記リセット信号手段からリセット解除を受けると同時に前記データバッファへ、前記デコーダの出力信号を前記バッファ・ラインドライバの入力端子に分配して生成した番地へのジャンプ命令を示す分割された最初のデータを出力し、以降前記メモリ読出命令信号の反転信号ごとに前記分割した回数だけ前記データバッファへ前記分割されたデータを出力し、前記データバッファは、出力された前記分割データを前記バスラッチに保持し、前記プロセッサは、前記リセット信号手段から前記リセット解除を受けて前記アドレスバッファへアドレスを出力し、次に前記メモリ読出命令信号を受けて前記アドレスのデータをフェッチし、前記データバッファにラッチされたデータを読み込むことにより、前記アドレスが示すメモリ空間にメモリが取り付けられている場合は、前記バスに出力された前記メモリの前記アドレスに係るデータを実行し、前記メモリ空間にメモリが取り付けられていない場合は、前記データバッファのバスラッチに記憶された前記ジャンプ命令データを実行することを特徴としている。
【０００5】
【作用】
本発明はこのように、この回路を用いＦＦＦＦ０ｈから自由なアドレスにＪＭＰ動作を可能とし、このエリアにメモリを展開することで、マイクロプロセッサがイニシアル時に別の処理を行うことが可能となり、その演算速度と利便性が向上する。
【０００６】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
図１は、本発明の一実施例が適用されるプロセッサ［以下、これを『ＣＰＵ』という］・バス・メモリーシステムの全体回路構成を示すブロック図である。
このＣＰＵ１にはバスラッチ機能（ターミネータ）を有する８０８６系のＶ３３を使用している。図示しない周辺に設ける他のメモリ等は以下の説明に関係が無いので省略している。
【０００７】
図２は、本発明の一実施例の回路の内部の詳細構成図である。
それは、ジャップ命令のＪＭＰ  ＦＡＲ  ００００：０４００を実行させる回路である。これはマシンコードでバイト単位で書くと、ＥＡ，００，０４，００，００，の５バイトで、この命令を実行すると、００４００番地にＪＭＰする。ここは、ベクターアドレスエリアの次の番地であが、これらのことは既に知られている。
【０００８】
図３は、本発明の一実施例における信号の動作を示すタイムチャートである。図３のタイミングとでリセット［以下、これを『ＲＥＳ』という］信号が”Ｌ”になると（時点ｔ1）、アドレスバスにはＦＦＦＦ０ｈ(？アドレスＡ16〜Ａ4＝１,？ Ａ3〜Ａ0＝０)が出力され、暫くして／ＭＲＤが”Ｌ”になる（時点ｔ2）。この信号を作成しているステータスデコーダは本発明と直接的な関係がないので説明は略す。”Ｌ”になる前にバスにはＥＡｈ(1110？1010)？ が出力されラッチに記憶される。
ＦＦＦＦ０〜４のメモリ空間にメモリが無いと、ＣＰＵ１はバスに保持されているデータＥＡｈを読み込む。更に／ＭＲＤ信号の立ち上がりで回路のカウンタ３［161？］がカウントアップして、バッファ・ラインドライバ５はバスに００ｈを出力し、ＣＰＵ１は００ｈを読み込む、同様のことを繰り返しバッファ・ラインドライバ５はバスに０４ｈ、００ｈ？、００ｈと出力しＣＰＵ１はこれを読み込む（時点ｔ3〜時点ｔ7）。これによりＣＰＵ１はＪＭＰ  ＦＡＲ  ００００：０４００の命令を実行する。
カウンタ３のカウント値が５になると（時点ｔ7）、以後のカウンタ３の動作を停止させ、この図２に示す回路の動作を停止する。この図２に示す回路の動作中は／８bit？の信号をＬ”にして、バスサイジング(bus seizing) を行い、８ビットでの命令フェッチ(fetch)？ を行わせる。
一方、ＦＦＦＦ０〜４のメモリ空間にメモリがあるとメモリの出力でバスに保持されているデータは書き換えられる事になる。メモリには  ＪＭＰ  ＦＡＲ  Ｆ０００：０００が入っているとする。０と１のサイクルは同じであるが、２ではバスに保持されているデータ０４ｈが／ＭＲＤ信号でメモリの内容がバスに出力され、バスのデータは００ｈに変わりＣＰＵはこれを読み込む。４で保持されているデータ００hであるが、メモリの出力でＦ０ｈとなり、メモリが取り付けられるとＣＰＵはメモリに書かれている命令を実行する。カウンタ３のカウント値が５になると（時点ｔ7）、以後のカウンタ３の動作を停止させ、この図２に示す回路の動作を停止する。この図２に示す回路の動作中は／８bit？の信号をＬ”にして、バスサイジング(bus seizing) を行い、８ビットでの命令フェッチ(fetch)？ を行わせる。
【０００９】
なお図１及び図２において、４，６はデコーダ、５はバッファ・ラインドライバ、７はデータバッファ、８はアドレスバッファ、９はＣＰＵ１からデコーダ６へ与えるステータス信号、１０はカウントアップ信号（／８ｂｉｔ）  、１１，１２，１３，１５  はインバータ回路、１４はナンド回路、１６はオア回路である。
また、Ｖｃｃは直流低電圧、ＭＲＤはメモリから読み出し命令、ＭＷＲはメモリへ書き込み命令を示す。
そして、本発明の他の実施例として、ＪＭＰ命令に類似する他の命令等を実施され処理できることは明らかである。
【００１０】
【発明の効果】
以上述べたように本発明によれば、この回路を用いＦＦＦＦ０ｈから自由なアドレスにジャンプ動作等を可能としたエリアにメモリを展開することで、イニシアル時に別の処理を行うことが可能である。この様な回路はその他の回路例えばステータスデコーダや割込回路等と共に、集積回路ＡＳＩＣに内蔵されるので、外見上は部品点数として数えられないので、極小部材化が可能となる。すなわち、本願発明はマイクロプロセッサの演算速度と利便性が向上するという特段の効果を奏することができる。
【図面の簡単な説明】
【図１】本発明の一実施例が適用されるプロセッサ・バス・メモリシステムの全体回路構成を示すブロック図
【図２】本発明の一実施例における回路の内部の詳細構成図
【図３】本発明の一実施例の信号の動作を示すタイムチャート
【符号の説明】
１  プロセッサ［ＣＰＵ・Ｖ３３］
２  本発明一実施例の回路
３  カウンタ［１６１］
４，６  デコーダ［１３８］
５  バッファ・ラインドライバ
７  データバッファ
８  アドレスバッファ
９  ステータス信号
１０    ／８ｂｉｔ  信号
１１，１２，１３，１５      インバータ回路
１４    ナンド回路
１６    オア回路
【図１】
0003629730.tif 000002
【図２】
0003629730.tif 000003
【図３】
0003629730.tif 000004