(57)【特許請求の範囲】
【請求項１】
一次巻線と、該一次巻線と磁気結合された二次巻線とを有するトランスと、
一端が前記二次巻線の両端にそれぞれ接続された２個のインダクタンス素子とが設けられた一体構造化トランスであって、
前記トランスは、コ字形形状の金属パイプと、前記金属パイプ周囲に設けられた第１のコアとを有し、
前記一次巻線は前記金属パイプ内を複数回挿通された導線によって構成され、
前記二次巻線は前記金属パイプによって構成され、
前記２個のインダクタンス素子は、前記金属パイプの両端部分において前記金属パイプを構成する壁部材と一体に構成された２枚の金属板と、該２枚の金属板の周囲にそれぞれ設けられた第２のコアとで構成され、
前記２枚の金属板の端部には金属片が設けられ、前記インダクタンス素子の他端は電気的に互いに接続されていることを特徴とする一体構造化トランス。
【請求項２】
請求項１記載の一体構造化トランスと、
少なくとも２個の整流素子とを有する電源回路であって、
前記インダクタンス素子同士は互いに接続され、
前記２個の整流素子の一端は、前記二次巻線と前記インダクタンス素子とが接続された部分にそれぞれ接続され、他端は互いに短絡され、
前記一次巻線に交流電流が流されたときに、前記２個のインダクタンス素子の短絡部分と前記２個の整流素子の短絡部分とに、前記二次巻線に誘起された交流電圧が、整流されて出力されるように構成されたことを特徴とする電源回路。
【請求項３】
前記整流素子はＭＯＳＦＥＴで構成され、第三象限動作によって電流を流すように構成されたことを特徴とする請求項２記載の電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電源の技術分野にかかり、特に、一体構造化トランスとその一体構造化トランスを用いた倍電流電源に関する。
【０００２】
【従来の技術】
電源は電子装置にとって欠かせない回路であり、供給すべき電力量に応じて様々な方式の回路が開発されている。
【０００３】
図１１の符号１０１に示したものは、ＡＣ１００Ｖの商用電圧を降下させ、低電圧で大きな電流を得るのに適した電源回路であり、図１２に示すようなトランス１２０を有している。
【０００４】
トランス１２０内には、一次巻線１２１と、該一次巻線１２１と磁気結合した二次巻線１２２とが設けられており、一次巻線１２１には、ダイオードブリッジ回路１３０、平滑コンデンサ１４１、フルブリッジ回路１１０(４個のトランジスタ１１１〜１１４)が接続されている。また、二次巻線１２２には、二次側のダイオードブリッジ回路２３０、インダクタンス素子(チョークコイル)２４３、出力コンデンサ２４１が接続されている。
【０００５】
一次側のダイオードブリッジ回路１３０には商用電源１４２が接続されており、商用電源の電圧ＡＣ１００Ｖを全波整流し、平滑コンデンサ１４１によって平滑し、フルブリッジ回路１１０によって交流電圧に変換し、一次巻線１２１に印加されており、それにより、二次巻線１２２に交流電圧を誘起させている。
【０００６】
二次巻線１２２に誘起された交流電圧は、ダイオードブリッジ回路２３０によって整流された後、インダクタンス素子２４３と出力コンデンサ２４１によって平滑され、負荷２００に直流電圧が供給されている。
【０００７】
しかしながら、上述した従来技術の電源回路１０１では、トランス１２０を小型化するため導線を必要以上に太くできず、そのため抵抗成分が大きくなる。更に、寄生インダクタンス成分や寄生容量も大きいため、二次側での電力損失が大きいという問題がある。従って、上述のトランス１２０では、低電圧で大電流を出力する電源は不向きである。
【０００８】
また、二次側ダイオードブリッジ回路２３０内の各ダイオード２３１〜２３４についても損失が大きいという問題があり、その損失を低減させるために、従来技術でも低ＶFダイオードやショットキーダイオードが採用されているが、高効率化のためには十分ではなく、その解決が望まれている。
【０００９】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、低抵抗で寄生インダクタンス成分がない一体構造化トランス、及び、その一体構造化トランスを用いて大電流を出力できる電源回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、一次巻線と、該一次巻線と磁気結合された二次巻線とを有するトランスと、一端が前記二次巻線の両端にそれぞれ接続された２個のインダクタンス素子とが設けられた一体構造化トランスであって、前記トランスは、コ字形形状の金属パイプと、前記金属パイプ周囲に設けられた第１のコアとを有し、前記一次巻線は前記金属パイプ内を複数回挿通された導線によって構成され、前記二次巻線は前記金属パイプによって構成され、前記２個のインダクタンス素子は、前記金属パイプの両端部分において前記金属パイプを構成する壁部材と一体に構成された２枚の金属板と、該２枚の金属板の周囲にそれぞれ設けられた第２のコアとで構成され、前記２枚の金属板の端部には金属片が設けられ、前記インダクタンス素子の他端は電気的に互いに接続されていることを特徴とする。
請求項２記載の発明は、請求項１記載の一体構造化トランスと、少なくとも２個の整流素子とを有する電源回路であって、前記インダクタンス素子同士は互いに接続され、前記２個の整流素子の一端は、前記二次巻線と前記インダクタンス素子とが接続された部分にそれぞれ接続され、他端は互いに短絡され、前記一次巻線に交流電流が流されたときに、前記２個のインダクタンス素子の短絡部分と前記２個の整流素子の短絡部分とに、前記二次巻線に誘起された交流電圧が、整流されて出力されるように構成されたことを特徴とする。
請求項３記載の発明は、請求項２記載の電源回路であって、前記整流素子はＭＯＳＦＥＴで構成され、第三象限動作によって電流を流すように構成されたことを特徴とする。
【００１１】
上述の本発明の一体構造化トランスには、一次巻線と、該一次巻線と磁気結合された二次巻線とを有するトランスと、一端が二次巻線の両端にそれぞれ接続された２個のインダクタンス素子とが設けられた一体構造化トランスであり、そのトランスは、コ字形形状の金属パイプと、その金属パイプ周囲に設けられた第１のコアとを有し、一次巻線は金属パイプ内を複数回挿通された導線によって構成され、二次巻線は金属パイプによって構成されている。
【００１２】
従って、一次巻線と二次巻線との磁気結合性が良く、金属パイプである二次巻線の抵抗値は低いので、二次側に大電流を流しても低損失になっている。
【００１３】
また、２個のインダクタンス素子は、金属パイプの両端部分において、その金属パイプを構成する壁部材と一体に構成された２枚の金属板と、該２枚の金属板の周囲にそれぞれ設けられた第２のコアとで構成されており、したがって、装置全体あ小型になり、インダクタンス素子と二次巻線(金属パイプ)とが近接し、インダクタンス素子と二次巻線との間の電気的距離が短くなるので、抵抗成分が減少し、また、寄生インダクタンス成分や寄生容量成分が減少する。
【００１４】
更に、インダクタンス素子の他端を互いに電気的に接続させる場合には、２枚の金属板の端部には金属片を設けると、小型化できて都合がよい。
【００１５】
このような一体構造化トランスは、大電流を出力する倍電流電源に適しており、特に低損失のＭＯＳＦＥＴの第三象限動作を利用した倍電流電源に用いると効果的である。
【００１６】
ＭＯＳＦＥＴの第三象限動作について、ｎチャネルＭＯＳＦＥＴを例にとって概説すると、一般に、電源回路等の電力供給に用いられるＭＯＳＦＥＴは、図１０に示すような拡散構造になっており、ゲート端子にスレッショルド電圧以上の正電圧を印加し、バックゲート領域の表面近傍にチャネルを形成されると、ソース端子とゲート端子とがチャネルによって接続される。
【００１７】
ソース領域とドレイン領域とが接続される場合、通常では、ソース端子に対してドレイン端子に正電圧が印加されており(ＶDS＞０)、チャネルが形成されると、ドレイン端子からソース端子に向けて電流が流れるようになる。このように、ゲート端子の電圧を制御することで、ソース・ドレイン間をスイッチとして用いることが可能となる。
【００１８】
一般に、ＭＯＳＦＥＴでは、ソース領域とバックゲート領域とは電気的に短絡されているが、ソース領域に対し、ドレイン領域に正電圧を印加する場合には、バックゲート領域とドレイン領域とで形成されるｐｎ接合は逆バイアスされるので、そのｐｎ接合に電流が流れることはない。
逆に、ドレイン端子に対してソース端子に正電圧を印加した場合には(ＶDS＜０)、バックゲート領域とドレイン領域とで形成されるｐｎ接合は順バイアスされる。
【００１９】
このとき、ゲート端子にスレッショルド電圧以上の電圧が印加され、チャネルが形成されていれば、そのチャネルを通って電流が流れるが、ドレイン端子とソース端子の間の電圧がｐｎ接合の順方向導通電圧を超えると、ｐｎ接合にも電流が流れてしまう。
【００２０】
ドレイン・ソース間に流れるドレイン電流ＩDを縦軸、ドレイン・ソース間の電圧ＶDSを横軸にとり、ｎチャネルＭＯＳＦＥＴの特性を図６のグラフに示す。Ｘ−Ｙ平面の第一象限にある曲線が、ＭＯＳＦＥＴをスイッチ素子として使用する場合(ｎチャネルＭＯＳＦＥＴではソース端子に対してドレイン端子に正電圧を印加した場合)の特性を示しており、第三象限にある曲線が、通常とは逆方向に電流を流す場合(ドレイン端子に対してソース端子に正電圧を印加した場合)の特性を示している。
【００２１】
第三象限中の破線で示した曲線は、ゲート端子に電圧を印加しない場合の特性であり、上記ｐｎ接合のダイオード特性を示している。
【００２２】
この図６のグラフの第三象限では、ソースからドレインに向けて流れるドレイン電流ＩDがＩMAX以下の範囲であれば、ゲート端子に電圧を印加した場合の電圧降下は、印加しない場合の電圧降下に比べて非常に小さくなっている。従って、ｐｎ接合ダイオードに替え、ＭＯＳＦＥＴの第三象限の特性を利用すると、高効率の整流素子が得られるという大きな特徴があり、このようなＭＯＳＦＥＴの動作状態は、第三象限動作と呼ばれている。
【００２３】
本発明の電源回路では、二次巻線に生じた電圧によって、ＭＯＳＦＥＴのソース・ドレイン間に、第一象限の範囲の電圧が印加される期間はゲート端子には電圧を印加せず、遮断させている。
【００２４】
他方、ソース・ドレイン間に第三象限の範囲の電圧印加される期間は、ゲート端子に電圧を印加し、そのＭＯＳＦＥＴに第三象限動作をさせている。従って、ＭＯＳＦＥＴには、ダイオードと同様に整流素子として機能する。
【００２５】
二次巻線に蓄積されたエネルギーにより、第三象限動作をするＭＯＳＦＥＴとインダクタンス素子とを通って電流が流れると、そのインダクタンス素子にエネルギーが蓄積される。
【００２６】
二次巻線から電流が供給されなくなると、インダクタンス素子は定電流源のように動作し、蓄積されたエネルギーを放出し、流れる電流を一定値に維持しようとする。
【００２７】
インダクタンス素子が定電流源として動作しているときの内部インピーダンスは非常に大きいため、流れる電流とは逆向きの電圧を印加しても、インダクタンス素子は同じ方向に電流を流し続ける。従って、定電流動作をしているインダクタンス素子には、ダイオードと同様の整流作用がある。
【００２８】
このように、本発明の電源回路では、２個のＭＯＳＦＥＴと２個のインダクタンス素子とがダイオードブリッジ回路と同様に動作するので、二次巻線に誘起された交流電圧を全波整流することが可能となっている。
【００２９】
二次巻線をダイオードブリッジ回路に接続した従来の電源回路と、本発明の電源回路とを比較した場合、ダイオードブリッジ回路では、スイッチング周波数の半周期毎に流れる電流によって、ダイオード２個分の電圧降下が発生する。
【００３０】
それに対し、本発明の電源回路では、第三象限動作をするＭＯＳＦＥＴ一個分の電圧降下で済むため、損失が少なく、高効率である。また、２個のインダクタンス素子がチョークコイルの働きをするので、リップル成分が小さいという利点がある。
【００３１】
【発明の実施の形態】
図１を参照し、符号２は、本発明の一実施形態の一体構造化トランスであり、トランスＴと２個のインダクタンス素子Ｌ1、Ｌ2を有している。この一体構造化トランス２は、本発明の一実施形態の倍電流電源１に用いられており、その一次側には、商用電源４２(ＡＣ１００Ｖ)に接続されたダイオードブリッジ回路(一次側整流回路)４３と、そのダイオードブリッジ回路４３で全波整流した電圧を平滑する平滑コンデンサＣ1と、ｎチャネルＭＯＳＦＥＴで構成された４個のトランジスタＱ1〜Ｑ4が設けられている。
【００３２】
また、二次側には、出力コンデンサＣ2と、ｎチャネルＭＯＳＦＥＴで構成された整流素子３１、３２が設けられており、一体構造化トランス２内の２個のインダクタンス素子Ｌ1、Ｌ2は、整流部品として二次側に配置されている。
【００３３】
一次側と二次側との間にはトランスＴが設けられており、該トランスＴ内には、一次巻線２１と、その一次巻線２１と磁気結合した二次巻線２２とが設けられている。
【００３４】
トランジスタＱ1〜Ｑ4のうち、一方の２個のトランジスタＱ1、Ｑ3と他方の２個のトランジスタＱ2、Ｑ4とがそれぞれ直列接続されており、その直列接続された部分に一次巻線２１の両端がそれぞれ接続され、４個のトランジスタＱ1〜Ｑ4と一次巻線２１とでフルブリッジ回路１０が構成されている。平滑コンデンサＣ1によって平滑化された電圧は、そのフルブリッジ回路１０に供給されている。
【００３５】
他方、二次側では、インダクタンス素子Ｌ1の一端と整流素子３２の一端とが直列接続され、また、インダクタンス素子Ｌ2の一端と整流素子３１の一端とが直列接続されている。インダクタンス素子Ｌ1、Ｌ2の他端同士は互いに接続されており、また、整流素子３２の他端同士も互いに接続されている。
【００３６】
このように、２個のインダクタンス素子Ｌ1、Ｌ2と２個の整流素子３１、３２とで二次側のブリッジ回路３０が構成されており、インダクタンス素子Ｌ1、Ｌ2と整流素子３１、３２とが接続された部分には、二次巻線２２の両端がそれぞれ接続されている。
【００３７】
４個のトランジスタＱ1〜Ｑ4のうち、一方の組のトランジスタＱ1、Ｑ4をＡ相、他方の組のトランジスタＱ2、Ｑ3をＢ相とし、Ａ相とＢ相とを交互に導通状態にすると、一体構造化トランス２内のトランスＴに設けられた一次巻線２１に交流電流が流され、それによって二次巻線２２の両端に誘導起電力が発生する。
【００３８】
その一体構造化トランス２の構造を、図２〜図５を用いて説明する。
図２の符号３は、電気良導体の金属で構成され、断面矩形で中空の金属パイプであり、コ字形形状に成形され、両端部には開口部４1、４2が形成されている。金属パイプ３の四側壁のうち、一側壁が開口部４1、４2から延設され、２枚の金属板５1、５2が金属パイプ３と一体に構成されている。
【００３９】
この一体構造化トランス２を組み立てる際、図３に示したＥＩコアを第１のコア６Aとし、金属パイプ３を金属板５1、５2側から第１のコア６A内に挿入させ、第１のコア６Aを金属パイプ３の周囲に位置させ、他のＥＩコアを第２のコア６Bとし、金属板５1、５2側から挿入し、金属板５1、５2の周囲に位置させている。
【００４０】
最後に、金属片７を金属板５1、５2に当接させ、半田付け等によって固定すると、図４に示すように、金属パイプ３、金属板５1、５2、金属片７が一体化される。
【００４１】
第２のＥＩコア６Bを挿入する前に、図５に示すように、絶縁被覆された一本の導線８を開口部４1、４2から金属パイプ３内に複数回挿通し、一次巻線２１を形成しておくと、第１のコア６Aによって、その一次巻線２１と金属パイプ３とが強く磁気結合するので、金属パイプ３によって二次巻線２２が構成され、それら一次巻線２１、二次巻線２２、第１のコア６AによってトランスＴが構成される。ここでは、一次巻線２１と二次巻線２２との巻線比は１５対１にされている。
【００４２】
また、金属板５1と第２のコア６Bによって一つのインダクタンス素子Ｌ1が構成され、同様に、金属板５2と第２のコア６Bによって他のインダクタンス素子Ｌ2が構成される。インダクタンス素子Ｌ1、Ｌ2は１ターンであり、ここでは０．６９μＨにされている。
【００４３】
図１の回路図と図５の一体構造化トランス２とを対応させるために、一次巻線２１の両端を符号ａ、ｂ、二次巻線２２の両端を符号ｃ、ｄ、また、インダクタンス素子Ｌ1、Ｌ2の接続部分を符号ｅで示す。
【００４４】
この電源回路１において、Ａ相のトランジスタＱ1、Ｑ4が導通したときに電流が流れる整流素子３１とインダクタンス素子Ｌ1をＡ相、Ｂ相のトランジスタＱ2、Ｑ3が導通したときに電流が流れる整流素子３２とインダクタンス素子Ｌ2をＢ相とすると、Ａ相の整流素子３１のドレイン端子はＡ相のインダクタンス素子Ｌ1の一端に接続され、Ｂ相の整流素子３２のドレイン端子は、Ｂ相のインダクタンス素子Ｌ2の一端に接続されており、整流素子３１、３２のソース端子同士は短絡されている。
【００４５】
Ａ相、Ｂ相のインダクタンス素子Ｌ1、Ｌ2の他端は、上述した金属片７によって短絡されており、２個のインダクタンス素子Ｌ1、Ｌ2と２個の整流素子３１、３２とで、ブリッジ回路３０が構成されている。
【００４６】
Ａ相側の２個のトランジスタＱ1、Ｑ4の両方が導通したときに、平滑コンデンサＣ1から一次巻線２１に印加される電圧と、Ｂ相側の２個のトランジスタＱ2、Ｑ3の両方が導通したときに一次巻線２１に印加される電圧とは、逆極性になるため、Ａ相のトランジスタＱ1、Ｑ4側とＢ相のトランジスタＱ2、Ｑ3側とが交互に導通すると、一次巻線２１には交流電流が流され、二次巻線２２に交流電圧が誘起される。
【００４７】
いま、商用電源１４２が投入され、Ａ相が導通状態になり、図７に示すように、一次巻線２１に、符号ＪAで示す一次側電流が流れたものとする。このとき、一次巻線２１の符号ａで示す端子に正電圧が、符号ｂで示す端子に負電圧が発生する。
【００４８】
一次巻線２１の端子ａと二次巻線の端子ｃ、一次巻線の端子ｂと二次巻線２２の端子ｄとはそれぞれ同極性になるように構成されており、一次巻線の端子ａに正電圧、端子ｂに負電圧が発生した場合には、二次巻線２２の端子ｃに正電圧、端子ｄに負電圧が誘起される。
【００４９】
このとき、Ａ相の整流素子３１のゲート端子には、トランジスタＱ1と同期した状態で正電圧が印加されており、その整流素子３１のソース端子の電位は、二次巻線２２の両端に誘起された電圧によって、ドレイン端子の電位よりも高電位にされている。
【００５０】
従って、その整流素子３１は第三象限動作を開始し、二次巻線２２に誘起された電圧によって、端子ｃ→Ａ相のインダクタンス素子Ｌ1→負荷側(出力コンデンサＣ2と負荷９０の並列回路)→Ａ相の整流素子３１→端子ｄ、の経路で二次側電流ＩAを流し、その二次側電流ＩAによってＡ相のインダクタンス素子Ｌ1にエネルギーが蓄積される。
【００５１】
その状態でトランジスタＱ4が遮断すると、一次側では、トランジスタＱ2に逆並列接続されたダイオード(ここではトランジスタＱ2内のｐｎ接合)とトランジスタＱ1とで形成される閉ループに電流が流れ、次いで、トランジスタＱ1も遮断すると、流れていた電流は電源回生される。
【００５２】
それらの電流を、図８(ａ)の符号Ｊ'Aで示す。この期間はＢ相の整流素子３２のゲート端子には電圧は印加されないため、整流素子３２は遮断状態にあり、電流は流れない。他方、Ａ相のインダクタンス素子Ｌ1は蓄積していたエネルギーを放出するため、定電流源として動作し、二次側電流ＩAを流し続ける。
【００５３】
その状態から、図８(ｂ)に示すようにＢ相のトランジスタＱ2、Ｑ3が導通すると、一次巻線２１には、Ａ相が導通状態にあったときとは逆向きの一次側電流ＪBが流れ、二次巻線２２の端子ｄに正電圧、端子ｃに負電圧を誘起される。
【００５４】
このとき、Ｂ相の整流素子３２のゲート端子には、トランジスタＱ3と同期した状態で正電圧が印加されており、また、Ｂ相の整流素子３２のソース端子の電位は、二次巻線２２に誘起された電圧によってドレイン端子の電位よりも高くなっている。従って、Ｂ相の整流素子３２は第三象限動作を開始し、二次巻線２２の両端に誘起された電圧によって、端子ｄ→Ｂ相のインダクタンス素子Ｌ2→負荷側→Ｂ相の整流素子３２→端子ｃ、の経路で二次側電流ＩBを流し、Ｂ相のインダクタンス素子Ｌ2にエネルギーを蓄積させる。
【００５５】
その際、Ａ相のインダクタンス素子Ｌ1には、二次側電流ＩAを流す向きとは逆向きの電圧が印加されるが、Ａ相のインダクタンス素子Ｌ1は定電流源として動作し、内部インピーダンスが高いため、二次側電流ＩAを流し続ける。従って、負荷側には、２個のインダクタンス素子Ｌ1、Ｌ2の各々から、二次側電流ＩA、ＩBが供給される。
【００５６】
このときはＡ相の整流素子３１にはゲート電圧は印加されておらず、また、ドレイン端子の電位がソース端子の電位よりも高いため、その整流素子３１は遮断状態にあり、電流は流れない。
【００５７】
その状態から、先ず、Ｂ相のトランジスタＱ2が遮断し、次いで、トランジスタＱ3が遮断すると、一次側では電流Ｊ'Bが流れる。二次側では、２個のインダクタンス素子Ｌ1、Ｌ2が定電流源として動作し、図９(ｃ)に示すように、負荷側に二次側電流ＩA、ＩBをそれぞれ供給し続ける。
【００５８】
次にＡ相が導通状態になり、図９(ｄ)に示すように、一次巻線２１に一次側電流ＪAが再度流れると、図８(ａ)に示した状態と同様に、二次巻線２２の端子ｃに正電圧、端子ｄに負電圧が誘起される。二次巻線２２に誘起された電圧により、端子ｃ→Ａ相のインダクタンス素子Ｌ1→負荷側→Ａ相の整流素子３１→端子ｄ、の経路で二次側電流ＩAが流され、Ａ相のインダクタンス素子Ｌ1にエネルギーが蓄積される。このとき、Ｂ相のインダクタンス素子Ｌ2は定電流源として動作しており、二次側電流ＩBを流し続けている。Ｂ相の整流素子３２は遮断状態にあり、電流は流れない。
【００５９】
このように、２個のインダクタンス素子Ｌ1、Ｌ2へは、それぞれＡ相、Ｂ相が導通状態にある期間にエネルギーの蓄積が行われ、他の期間には蓄積したエネルギーによって二次側電流ＩA、ＩBを流しており、各インダクタンス素子Ｌ1、Ｌ2から、負荷側に二次側電流ＩA、ＩBが供給される。
【００６０】
二次側電流ＩA、ＩB同士の位相は異なっており、リップルのピーク時期が異なるため、平滑回路を出力コンデンサＣ2だけで構成しても、そのリップルは容易に除去できるようになっている。
【００６１】
ブリッジ回路３０の両端は、出力コンデンサＣ2に接続されており、ブリッジ回路３０が整流した電圧を平滑化し、出力電圧として負荷９０に供給している。その出力電圧は、図示しない電圧検出回路によって検出され、フォトカプラによって電気的に絶縁した状態で、一次側の制御回路(図示せず)に伝達されている。
【００６２】
その制御回路内は、検出した電圧と基準電圧との比較を行い、その結果により、Ａ相のトランジスタＱ1、Ｑ4の両方を一緒に導通させて一次巻線２１に電圧を印加する期間の長さと、Ｂ相のトランジスタＱ2、Ｑ3の両方を一緒に導通させて一次巻線２１に電圧を印加する期間の長さとを制御し、基準電圧との誤差が小さくなるようにしている。
【００６３】
以上説明したように、２個のインダクタンス素子Ｌ1、Ｌ2には、常に二次側電流ＩA、ＩBが流れている状態なので、負荷側には、１個のインダクタンス素子を用いた場合の２倍の電流を供給することができる。従って、本発明の倍電流電源回路１は、低圧大電流出力に適しており、しかも、一体構造化トランス２を用いているので、寄生インダクタンス成分や寄生容量が小さく、大電流を流しても高効率である。
【００６４】
なお、上述の倍電流電源回路１の説明では、Ａ相側では、高電圧側のトランジスタＱ1を低電圧側のトランジスタＱ4よりも先に導通させ、Ｂ相側では、低電圧側のトランジスタＱ3を高電圧側のトランジスタＱ2よりも先に導通させていたが、その順序は逆であってもよい。
【００６５】
また、整流素子３１、３２のカソード側をインダクタンス素子Ｌ2、Ｌ1に接続していたが、アノード側を接続するようにしてもよい。
【００６６】
【発明の効果】
本発明の一体構造化トランスでは、トランス内で大電流が流れる二次巻線が金属パイプで構成されているので抵抗が小さく、損失が少ない。また、トランスとインダクタンス素子とが一体となっているので、寄生インダクタンス成分や寄生容量の影響が少ない。
本発明の倍電流電源はその一体構造化トランスを用いているので、小型で高効率である。
【図面の簡単な説明】
【図１】本発明の一体構造化トランスを用いた電源回路の一例
【図２】その一体構造化トランスの金属パイプと金属板の部分を説明するための図
【図３】コアと金属片を装着する状態を説明するための図
【図４】装着後の状態を説明するための図
【図５】一次巻線を巻回した場合の状態を説明するための図
【図６】ＭＯＳＦＥＴの第三象限動作を説明するためのグラフ
【図７】フルブリッジ回路が動作を開始したときに流れる電流経路を説明するための図
【図８】(ａ)：動作を開始したＡ相側が遮断したときに流れる電流経路を説明するための図    (ｂ)：その状態からＢ相側が導通したときに流れる電流経路を説明するための図
【図９】(ｃ)：次いでＢ相側が遮断したときに流れる電流経路を説明するための図
(ｄ)：再度Ａ相側が導通したときに流れる電流経路を説明するための図
【図１０】ｎチャネルＭＯＳＦＥＴの拡散構造を説明するための断面図
【図１１】従来技術の電源回路の一例
【図１２】従来のトランスを説明するための図
【符号の説明】
１……倍電流電源回路    ２……一体構造化トランス    ３……金属パイプ    ５1、５2……金属板    ６A……第１のコア    ６B……第２のコア    ７……金属片    ２１……一次巻線    ２２……二次巻線    Ｔ……トランス    Ｌ1、Ｌ2……インダクタンス素子
【図１】
0003707909.tif 000002
【図２】
0003707909.tif 000003
【図３】
0003707909.tif 000004
【図４】
0003707909.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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