(57)【特許請求の範囲】
【請求項１】
入力したクロック信号の周波数に応じて、所定の電圧を被供給対象回路に供給する電圧発生回路であって、
入力したクロック信号を動作電源電圧に応じた遅延時間をもって遅延させる可変遅延回路と、
上記可変遅延回路により遅延されたクロック信号と上記入力したクロック信号との位相比較を行い、比較結果に応じたアップ信号またはダウン信号を出力する位相比較回路と、
上記位相比較回路によりアップ信号を受けると電圧が上がる方向に制御され、ダウン信号を受けると電圧が下がる方向に制御された信号を出力する処理手段と、
ボルテージフォロワを構成するバッファであって、上記処理手段の出力信号を受けて当該出力信号と同じレベルの電圧信号を生成し、上記可変遅延回路に上記動作電源電圧として供給するバッファと、
上記バッファの出力電圧に追従する電圧を発生し、上記被供給対象回路に出力するバッファ回路と
を有する電圧発生回路。
【請求項２】
上記可変遅延回路は、上記バッファの出力電圧を動作電源電圧として、直列に接続されたｍ段（ｍは整数）のゲート回路により構成されている
請求項１記載の電圧発生回路。
【請求項３】
上記被供給対象回路は論理回路であって、上記整数ｍは論理回路の最大設計ゲート数Ｌ（Ｌは整数）より大きく設定されている
請求項２記載の電圧発生回路。
【請求項４】
上記処理手段は、上記位相比較回路からの比較結果に応じて、出力電圧を制御する積分手段により構成されている
請求項１記載の電圧発生回路。
【請求項５】
上記処理手段は、上記位相比較回路からの比較結果に応じて計数値を設定する計数手段と、
上記計数手段の計数値に応じた電圧信号を出力するディジタル／アナログ変換手段と
を有する請求項１記載の電圧発生回路。
【請求項６】
上記可変遅延回路と上記位相比較回路との間に、上記可変遅延回路により遅延された信号をさらに遅延させて、上記位相比較回路に入力する固定遅延回路
を有する請求項１記載の電圧発生回路。
【請求項７】
上記固定遅延回路は、上記被供給対象回路における配線の最長遅延経路の遅延時間と同等な遅延時間を有する
請求項６記載の電圧発生回路。
【請求項８】
上記固定遅延回路は、上記被供給対象回路における配線の最長遅延経路と等価な基板配線により構成されている
請求項６記載の電圧発生回路。
【請求項９】
上記クロック信号を分周する分周回路を有し、上記分周回路からの分周信号は上記可変遅延回路により遅延され、比較対象信号として上記位相比較回路に供給されると共に、上記分周信号の反転信号が基準信号として上記位相比較回路に供給される
請求項１記載の電圧発生回路。
【請求項１０】
上記分周回路はフリップフロップにより構成された２分周回路である
請求項９記載の電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧発生回路に関するものである。
【０００２】
【従来の技術】
一般的に、集積回路（ＩＣ）などの内部電源電圧Ｖint を発生する内部電圧発生回路では、例えば、バンドギャップ基準電源を用いて、基準電圧を発生し、内部電圧発生回路により発生された内部電源電圧Ｖint と基準電圧とを比較し、比較結果に応じて内部電源電圧Ｖint を制御する。
【０００３】
図５は一般的な電圧発生回路の一例を示す回路図である。
図示のように、本例の電圧発生回路は電流源Ｉext 、バンドギャップ基準電源ＶB 、バッファＢＵＦ1 ，ＢＵＦ2 、ｐ型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）ＰＴ1 により構成されている。
【０００４】
バンドギャップ基準電源ＶB により、基準電圧Ｖref 、例えば、１．４Ｖの定電圧が発生され、バッファＢＵＦ1 の入力端子“＋”に入力されている。バッファＢＵＦ1 の反転入力端子“−”は出力端子と接続され、即ち、バッファＢＵＦ1 がボルテージフォロワを形成している。このため、バッファＢＵＦ1 の出力端子に基準電圧Ｖref に追従する電圧信号ＶB1が出力される。
【０００５】
バッファＢＵＦ1 により出力された電圧信号ＶB1がバッファＢＵＦ2 の反転入力端子“−”に入力され、バッファＢＵＦ2 の入力端子“＋”が内部電源電圧Ｖint の出力端子Ｔvin に接続されているので、入力端子“＋”に内部電源電圧Ｖint が印加されている。
【０００６】
バッファＢＵＦ2 の出力端子がｐＭＯＳトランジスタＰＴ1 のゲートに接続され、ｐＭＯＳトランジスタＰＴ1 のソース電極が外部電源電圧Ｖext の供給線に接続され、ドレイン電極が内部電源電圧Ｖint の出力端子Ｔvin に接続されている。
【０００７】
このように形成された電圧発生回路においては、バッファＢＵＦ2 により、バッファＢＵＦ1 の出力端子に出力された電圧信号ＶB1と内部電源電圧Ｖint とが比較され、比較結果に応じて内部電源電圧Ｖint のレベルが制御される。
例えば、内部電源電圧Ｖint が電圧信号ＶB1より高くなっている場合には、バッファＢＵＦ2 の出力電圧ＶB2が上昇し、これに応じて、ｐＭＯＳトランジスタＰＴ1 のオン抵抗値が大きくなり、ｐＭＯＳトランジスタＰＴ2 のドレイン電極の電位、即ち、内部電源電圧Ｖint が下がる方向に制御される。
一方、内部電源電圧Ｖint が電圧信号ＶB1より低くなっている場合には、バッファＢＵＦ2 の出力電圧ＶB2が低下し、これに応じて、ｐＭＯＳトランジスタＰＴ1 のオン抵抗値が小さくなり、内部電源電圧Ｖint が上がる方向に制御される。
【０００８】
このように、バッファＢＵＦ2 およびｐＭＯＳトランジスタＰＴ1 により、常に内部電源電圧Ｖint の変動を打ち消すように働くので、内部電源電圧Ｖint がバンドギャップ基準電源ＶB により設定された基準電圧Ｖref のレベルに保持される。
【０００９】
【発明が解決しようとする課題】
ところで、上述した従来の内部電圧発生回路においては、バンドギャップ基準電源により発生された基準電圧Ｖref およびｐＭＯＳトランジスタＰＴ1 のしきい値電圧Ｖthが負の温度係数を有するので、温度の上昇に応じて内部電源電圧Ｖint が低下するという問題がある。
【００１０】
さらに、ＬＳＩ回路においては、温度上昇に伴いキャリアの平均自由行程が低下するので、ＬＳＩ回路は高温なほど速度が低下し、温度特性による内部電源電圧Ｖint の低下と重なり、大きな設計マージンが必要である。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、温度および外部電圧の変動によらず、設計マージンを大幅に低減でき、所定のクロック周波数において、必要最低限の動作電源電圧を発生できる電圧発生回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、入力したクロック信号の周波数に応じて、所定の電圧を被供給対象回路に供給する電圧発生回路であって、入力したクロック信号を動作電源電圧に応じた遅延時間をもって遅延させる可変遅延回路と、上記可変遅延回路により遅延されたクロック信号と上記入力したクロック信号との位相比較を行い、比較結果に応じたアップ信号またはダウン信号を出力する位相比較回路と、上記位相比較回路によりアップ信号を受けると電圧が上がる方向に制御され、ダウン信号を受けると電圧が下がる方向に制御された信号を出力する処理手段と、ボルテージフォロワを構成するバッファであって、上記処理手段の出力信号を受けて当該出力信号と同じレベルの電圧信号を生成し、上記可変遅延回路に上記動作電源電圧として供給するバッファと、上記バッファの出力電圧に追従する電圧を発生し、上記被供給対象回路に出力するバッファ回路とを有する。
【００１３】
また、本発明では、上記可変遅延回路は、上記バッファの出力電圧を動作電源電圧として、直列に接続されたｍ段（ｍは整数）のゲート回路により構成され、この整数ｍは論理回路の最大設計ゲート数Ｌ（Ｌは整数）より大きく設定されている。
【００１４】
また、本発明では、上記処理生手段は、上記位相比較回路からの比較結果に応じて、出力電圧を制御する積分手段により構成され、または、上記電圧発生手段は、上記位相比較回路からの比較結果に応じて計数値を設定する計数手段と、上記計数手段の計数値に応じた電圧信号を出力するディジタル／アナログ変換手段とにより構成されている。
【００１５】
さらに、本発明では、上記可変遅延回路と上記位相比較回路との間に、上記可変遅延回路により遅延された信号をさらに遅延させて、上記位相比較回路に入力する固定遅延回路を有する。
【００１６】
本発明によれば、動作電源電圧に応じて遅延時間が制御される可変遅延回路により、クロック信号が遅延され、比較対象信号として位相比較回路に入力され、クロック信号が基準信号として位相比較回路に入力される。位相比較回路により、比較対象信号と基準信号の位相差に応じて、例えば、アップ信号またはダウン信号が出力される。処理手段により、アップ信号またはダウン信号に応じた電圧信号が発生される。
【００１７】
電圧発生手段の出力信号が動作電源電圧として、可変遅延回路に入力され、これに応じて可変遅延回路の遅延時間が制御され、さらに、バッファ回路を介して、電圧発生手段により出力された電圧に追従する内部電源電圧が発生され、被供給対称回路、例えば、ＬＳＩ回路に供給される。
これにより、温度および外部電圧の変動によらず、所定のクロック周波数における必要最低限の動作電源電圧を発生でき、ＬＳＩ回路の低電圧化および省電力化を図れ、設計マージンを大幅に低減できる電圧発生回路を実現できる。
【００１８】
【発明の実施の形態】
第１実施形態
図１は本発明に係る電圧発生回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の電圧発生回路は電圧制御遅延回路１０、位相比較器２０、処理手段としての積分器３０、バッファＢＵＦ1 ，ＢＵＦ2 およびｐ型ＭＯＳトランジスタＰＴ1 により構成されている。
【００１９】
電圧制御遅延回路１０はｍ段のＮＡＮＤゲートＮＡ1 ，ＮＡ2 ，…，ＮＡm により構成されている。これらのＮＡＮＤゲートが直列に接続され、後段のＮＡＮＤゲートの入力端子が前段のＮＡＮＤゲートの出力端子に接続され、初段のＮＡＮＤゲートＮＡ1 の入力端子がシステムクロック信号ＣＬＫの入力端子ＴCLK に接続され、最後段のＮＡＮＤゲートＮＡm の出力端子が位相比較器２０の比較対象信号Ｓvar の入力端子に接続されている。
【００２０】
このように、電圧制御遅延回路１０に入力されたクロック信号ＣＬＫがｍ段のＮＡＮＤゲートＮＡ1 ，ＮＡ2 ，…，ＮＡm により位相が遅延し、遅延した信号が比較対象信号Ｓvar として位相比較器２０に入力される。
また、位相比較器２０の基準信号入力端子がクロック信号ＣＬＫの入力端子ＴCLK に接続されている。即ち、クロック信号ＣＬＫを基準信号Ｓref として位相比較器２０に入力される。
【００２１】
位相比較器２０は基準信号Ｓref としてのクロック信号ＣＬＫと電圧制御遅延回路１０からの比較対象信号Ｓvar とを位相比較し、比較結果に応じてアップ信号Ｓupまたはダウン信号Ｓdwを発生し、積分器３０に出力する。
【００２２】
積分器３０は位相比較器２０からのアップ信号Ｓupまたはダウン信号Ｓdwを受けて、これらの信号に応じて積分処理を行い、積分信号ＳV を発生し、バッファＢＵＦ1 に出力する。
【００２３】
バッファＢＵＦ1 の入力端子“＋”は積分器３０の出力端子に接続され、反転入力端子“−”は出力端子と接続されている。即ち、バッファＢＵＦ1 によりボルテージフォロワが形成されている。このため、バッファＢＵＦ1 の出力端子により、積分器３０から出力された積分信号ＳV と同一レベルの信号ＳV1が出力される。
また、バッファＢＵＦ1 の出力信号ＳV1が電圧制御遅延回路１０の動作電源電圧として、電圧制御遅延回路１０に供給される。
【００２４】
バッファＢＵＦ2 の反転入力端子“−”がバッファＢＵＦ1 の出力端子に接続され、バッファＢＵＦ2 の出力端子がｐＭＯＳトランジスタＰＴ1 のゲートに接続されている。ｐＭＯＳトランジスタＰＴ1 のソース電極が外部電源電圧Ｖext の供給線に接続され、ドレイン電極が内部電源電圧Ｖint の出力端子Ｔvin に接続されている。
さらに、バッファＢＵＦ2 の入力端子“＋”が出力端子Ｔvin に接続されている。
【００２５】
このように、ｐＭＯＳトランジスタＰＴ1 は内部電源電圧Ｖint のドライバーとして動作し、バッファＢＵＦ2 およびｐＭＯＳトランジスタＰＴ1 の働きにより、出力端子Ｔvin に出力された内部電源電圧Ｖint はＢＵＦ2 の反転入力端子“−”に入力された電圧ＳV1に追従する。即ち、内部電源電圧Ｖint は積分器３０から出力された積分信号ＳV に追従する。
内部電源電圧Ｖint は、例えば、半導体チップ上に形成されているＬＳＩ回路に供給される。
【００２６】
以下、図１を参照しつつ、上述した構成を有する電圧発生回路の動作について説明する。
電圧制御遅延回路１０を構成するＮＡＮＤゲートの段数ｍは、例えば、内部電源電圧Ｖint の供給対象であるＬＳＩ回路の最大設計ゲート数より大きく設定されている。また、電圧制御遅延回路１０の動作電源電圧はバッファＢＵＦ1 の出力信号ＳV1であり、内部電源電圧Ｖint と同レベルである。このため、電圧制御遅延回路１０により生じた遅延時間は、常にＬＳＩ回路の最大の遅延時間より大きくなる。
【００２７】
ここで、例えば、電圧制御遅延回路１０を構成する各段のＮＡＮＤゲートの遅延時間がＴpdとすると、電圧制御遅延回路１０の遅延時間ＴD1は次式により求められる。
【００２８】
【数１】
ＴD1  ＝  ｍ・Ｔpd                                …（１）
なお、内部電源電圧Ｖint の供給対象であるＬＳＩ回路の最大遅延時間がクロック信号の１周期以内になるように、ＬＳＩ回路のゲート段数の最大値がＬに設計されるとすると、上述したように電圧制御遅延回路１０を構成するＮＡＮＤゲートの段数ｍは次式を満たすように設定される。
【００２９】
【数２】
ｍ  ＞  Ｌ                                        …（２）
このように電圧制御遅延回路１０を構成するＮＡＮＤゲートの段数ｍを設定すれば、ＬＳＩ回路において、クロック信号ＣＬＫの一周期以内に所要の演算が行われる。
【００３０】
位相比較器２０により、電圧制御遅延回路１０により出力された比較対象信号Ｓvar の位相とクロック信号ＣＬＫの位相とが比較され、比較結果に応じて、アップ信号Ｓupまたはダウン信号Ｓdwが積分器３０に出力される。
例えば、基準信号Ｓref としてのクロック信号ＣＬＫの位相が進んでいる場合には、位相比較器２０によりアップ信号Ｓupが出力され、逆に、クロック信号ＣＬＫが位相が遅れている場合には、位相比較器２０によりダウン信号Ｓdwが出力される。
【００３１】
積分器３０により、位相比較器２０からのアップ信号Ｓupまたはダウン信号Ｓdwに応じた積分信号ＳV が出力される。例えば、位相比較器２０からアップ信号Ｓupを受けた場合には、積分信号ＳV の電圧が上がる方向に制御され、位相比較器２０からダウン信号Ｓdwを受けた場合には、積分信号ＳV の電圧が下がる方向に制御される。
【００３２】
ボルテージフォロワを構成するバッファＢＵＦ1 により、入力端子“＋”に入力された積分信号ＳV と同レベルの電圧信号ＳV1が出力される。電圧信号ＳV1は電圧制御遅延回路１０の動作電源電圧として供給されるので、電圧制御遅延回路１０の出力信号Ｓvar の位相がクロック信号ＣＬＫより遅れた場合には、位相比較器２０によりアップ信号Ｓupが出力され、積分信号ＳV およびバッファＢＵＦ1 の出力信号ＳV1の電圧レベルが上昇する方向に制御される。電圧制御遅延回路１０の動作電源電圧が上昇することにより、電圧制御遅延回路１０を構成する各ＮＡＮＤゲートの遅延時間が短縮し、電圧制御遅延回路１０の出力信号Ｓvar の位相遅れが低減する方向に調整される。
【００３３】
バッファＢＵＦ1 の出力信号ＳV1がバッファＢＵＦ2 に入力され、バッファＢＵＦ2 およびｐＭＯＳトランジスタＰＴ1 の働きにより、出力端子Ｔvin に出力された内部電源電圧Ｖint が積分器３０により出力された積分信号ＳV に追従する。これにより、内部電源電圧Ｖint を動作電源電圧とするＬＳＩ回路の最大遅延時間が電圧制御遅延回路１０と同様に、低減する方向に制御される。
【００３４】
一方、電圧制御遅延回路１０からの比較対象信号Ｓvar の位相が基準信号Ｓref としてのクロック信号ＣＬＫの位相より進んでいる場合、位相比較器２０によりダウン信号Ｓdwが出力される。これに応じて、位相比較器２０によりダウン信号Ｓdwが出力され、積分器３０により出力された積分信号ＳV の電圧が下がる方向に制御される。
【００３５】
これに応じて、バッファＢＵＦ1 から出力された電圧信号ＳV1の電圧が積分信号ＳV に追従して下がり、これを動作電源電圧として電圧制御遅延回路１０に供給されるので、電圧制御遅延回路１０の遅延時間ＴD1が増加し、位相比較器２０に出力された比較対象信号Ｓvar の位相が遅れるように制御され、クロック信号ＣＬＫの位相と一致するとき安定する。
動作電源電圧としてＬＳＩ回路に供給される内部電源電圧Ｖint のレベルも上述のように低下し、ＬＳＩ回路の最大遅延時間がクロック信号ＣＬＫの１周期分以内に保持される。
【００３６】
このように、本発明の電圧発生回路により、ＬＳＩ回路で生じたクロック信号ＣＬＫの遅延時間を所定の範囲、例えば、システムクロック信号ＣＬＫの１周期分以内に保持するための必要最低限の内部電源電圧Ｖint をＬＳＩ回路に供給する。例えば、動作モードに応じて、システムクロック信号の周波数が切り換えられるＬＳＩ回路においては、それぞれのクロック信号の周波数に応じて、ＬＳＩ回路の遅延時間を一定の範囲内に保持するための必要最低限の内部電源電圧Ｖint が供給され、ＬＳＩ回路の低電圧化、省電力化を図れる。
また、温度変化などによるＬＳＩ回路の遅延時間の変動が電圧発生回路により自動に対処でき、常に回路の遅延時間を一定に保持するように、内部電源電圧Ｖint のレベルが制御される。これにより、ＬＳＩ回路の設計マージンを大幅に低減できる。
【００３７】
図２は図１に示す電圧発生回路のタイミングチャートである。
図示のように、入力されたクロック信号ＣＬＫにより電圧制御遅延回路１０の出力信号Ｓvar の位相が遅れた場合には、位相比較器２０によりアップ信号Ｓupが出力され、これに応じて、積分器３０により出力された積分信号ＳV の電位が上がる方向に制御される。
【００３８】
積分信号ＳV に追従する電圧信号ＳV1が電圧制御遅延回路１０の動作電源電圧として電圧制御遅延回路１０に帰還され、電圧信号ＳV1のレベルに応じて、電圧制御遅延回路１０の遅延時間ＴD1が制御される。
例えば、図２に示すように、電圧制御遅延回路１０により遅延された比較対象信号Ｓvar の位相がクロック信号ＣＬＫより１周期以上遅れた場合には、位相比較器２０によりアップ信号Ｓupが出力され、これに応じて積分器３０により、積分信号ＳV のレベルが上昇する方向に制御されるので、電圧信号ＳV1のレベルもこれに応じて上昇する方向に制御される。
電圧制御遅延回路１０の出力信号Ｓvar の位相とクロック信号ＣＬＫの位相が同相になるとき、即ち、クロック信号ＣＬＫより電圧制御遅延回路１０の出力信号Ｓvar の位相遅れがクロック信号ＣＬＫの１周期になるときで安定する。
【００３９】
積分信号ＳV に応じて、内部電源電圧Ｖint が生成され、ＬＳＩ回路に供給されるので、ＬＳＩ回路の遅延時間を一定の範囲内に、例えば、本例ではクロック信号ＣＬＫの１周期以内に保持されるために必要最低限の内部電源電圧Ｖint が供給される。
【００４０】
このように、電圧制御遅延回路１０、位相比較器２０および積分器３０により構成された帰還回路により内部電源電圧Ｖint のレベルが制御されるので、内部電源電圧Ｖint を動作電源電圧として動作するＬＳＩ回路では、最大設計ゲート段数Ｌで動作するときに所要の演算動作がクロック信号ＣＬＫの１周期以内に行うことができる。例えば、クロック信号ＣＬＫの周波数が切り換えられたときでも、常にそのクロック信号ＣＬＫに応じて、必要最低限の内部電源電圧Ｖint がＬＳＩ回路に供給される。
さらに、温度、プロセスまたは外部電源電圧Ｔext の変動に対して、上述した帰還回路によりＬＳＩ回路に必要最低限の内部電源電圧Ｖint が供給される。
【００４１】
以上説明したように、本実施形態によれば、直列に接続されたｍ段のＮＡＮＤゲートにより電圧制御遅延回路１０を形成し、位相比較器２０により電圧制御遅延回路１０で遅延した信号Ｓvar の位相とクロック信号ＣＬＫの位相とを比較し、比較結果に応じてアップ信号Ｓupまたはダウン信号Ｓdwを出力し、これらの信号に応じて積分器３０により、積分信号ＳV を発生する。バッファＢＵＦ1 により、積分信号ＳV に追従する信号ＳV1を生成し、電圧制御遅延回路１０の動作電源電圧として電圧制御遅延回路１０に帰還し、さらにバッファＢＵＦ2 およびｐＭＯＳトランジスタＰＴ1 により、信号ＳV1に追従する内部電源電圧Ｖint を発生し、出力端子Ｔvin に出力するので、クロック信号ＣＬＫの周波数に応じて、ＬＳＩ回路の最大遅延時間を所定の範囲内に保持するための必要最低限の内部電源電圧Ｖint が供給され、ＬＳＩ回路の低電圧化、省電力化を図れ、設計マージンの低減を実現できる。
【００４２】
第２実施形態
図３は本発明に係る電圧発生回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の電圧発生回路はフリップフロップＤＦＦ1 、電圧制御遅延回路１０、位相比較器２０、カウンタ（計数手段）４０、ディジタル／アナログ変換器（Ｄ／Ａ）５０、バッファＢＵＦ1 ，ＢＵＦ2 およびｐ型ＭＯＳトランジスタＰＴ1 により構成されている。ディジタル／アナログ変換器５０により処理手段が構成される。
フリップフロップＤＦＦ1 のクロック信号入力端子ＣＫがクロック信号ＣＬＫの入力端子に接続され、出力端子が電圧制御遅延回路１０の入力端子に接続され、反転出力端子が入力端子Ｄに接続され、さらに位相比較器２０の基準信号Ｓref の入力端子に接続されている。
電圧制御遅延回路１０の出力端子が位相比較器２０の比較対象信号Ｓvar の入力端子に接続されている。
【００４３】
フリップフロップＤＦＦ1 のクロック信号入力端子ＣＫがクロック信号ＣＬＫの入力端子に接続され、出力端子が電圧制御遅延回路１０の入力端子に接続され、反転出力端子が入力端子Ｄに接続され、さらに位相比較器２０の基準信号Ｓref の入力端子に接続されている。
電圧制御遅延回路１０の出力端子が位相比較器２０の比較対象信号Ｓvar の入力端子に接続されている。
【００４４】
位相比較器２０は電圧制御遅延回路１０からの比較対象信号Ｓvar およびフリップフロップＤＦＦ1 からの基準信号Ｓref の位相を比較し、比較結果に応じてアップ信号Ｓupまたはダウン信号Ｓdwを発生し、カウンタ４０に出力する。
【００４５】
カウンタ４０は位相比較器２０からのアップ信号Ｓupまたはダウン信号Ｓdwに応じてカウントアップまたはカウントダウンの計数動作を行い、カウント値Ｓ４０を生成し、ディジタル／アナログ変換器５０に出力する。
【００４６】
ディジタル／アナログ変換器５０はカウンタ４０からのカウント値Ｓ４０に応じて、電圧信号Ｓ５０発生し、バッファＢＵＦ1 に出力する。
【００４７】
バッファＢＵＦ1 はボルテージフォロワを構成し、ディジタル／アナログ変換器５０からの電圧信号Ｓ５０に追従する電圧信号ＳV1を生成し、バッファＢＵＦ2 に出力する。ＢＵＦ2 およびｐＭＯＳトランジスタＰＴ1 は入力された電圧信号ＳV1に追従する内部電源電圧Ｖint を発生し、出力端子Ｔvin に出力する。
また、バッファＢＵＦ1 により発生された電圧信号ＳV1は電圧制御遅延回路１０の動作電源電圧として、電圧制御遅延回路１０に供給される。
【００４８】
以下、本第２の実施形態の電圧発生回路の動作について説明する。
図３に示すように、フリップフロップＤＦＦ1 は分周回路を構成し、入力されたクロック信号ＣＬＫが２分周され、分周信号が電圧制御遅延回路１０に入力され、電圧制御遅延回路１０により遅延した信号を比較対象信号Ｓvar として位相比較器２０に入力される。
一方、フリップフロップＤＦＦ1 の反転出力端子から出力された分周信号の反転信号が基準信号Ｓref として位相比較器２０に入力される。
【００４９】
位相比較器２０により、電圧制御遅延回路１０により出力された比較対象信号Ｓvar の位相とフリップフロップＤＦＦ1 からの基準信号Ｓref の位相とが比較され、比較結果に応じて、アップ信号Ｓupまたはダウン信号Ｓdwがカウンタ４０に出力される。
例えば、基準信号Ｓref としてのクロック信号ＣＬＫの位相が進んでいる場合には、位相比較器２０によりアップ信号Ｓupが出力され、逆に、クロック信号ＣＬＫが位相が遅れている場合には、位相比較器２０によりダウン信号Ｓdwが出力される。
【００５０】
カウンタ４０により、位相比較器２０からのアップ信号Ｓupまたはダウン信号Ｓdwに応じて、カウントアップまたはカウントダウンの計数動作が行われ、カウント値Ｓ４０がディジタル／アナログ変換器５０に出力される。
ディジタル／アナログ変換器５０において、カウンタ４０からのカウント値Ｓ４０に応じた電圧信号Ｓ５０が生成され、バッファＢＵＦ1 に出力される。
【００５１】
バッファＢＵＦ1 ，ＢＵＦ2 およびｐＭＯＳトランジスタＰＴ1 の構成部分の動作は図１に示す第１の実施形態の動作と同様であり、ここで、その詳細の説明を省略する。
この部分により、ディジタル／アナログ変換器５０により発生された電圧信号Ｓ５０に追従する内部電源電圧Ｖint が発生され、出力端子Ｔvin に出力される。
【００５２】
このように、フリップフロップＤＦＦ1 からなる分周回路、電圧制御遅延回路１０、位相比較器２０および積分器３０により構成された帰還回路により内部電源電圧Ｖint のレベルが制御され、電圧制御遅延回路１０の遅延時間が分周信号の半周期分、即ち、クロック信号ＣＬＫの１周期分となるように制御されるので、内部電源電圧Ｖint を動作電源電圧として動作するＬＳＩ回路では、最大設計ゲート段数で動作するときに所要の演算動作がクロック信号ＣＬＫの１周期以内に行うことができる。
【００５３】
なお、図３においては、カウンタ４０およびディジタル／アナログ変換器５０の代わりに、図１に示すように積分器３０を用いて、位相比較器２０の出力信号に応じた電圧信号を発生できることはいうまでもない。
【００５４】
以上説明したように、本実施形態によれば、フリップフロップＤＦＦ1 により分周回路を形成し、直列に接続されたｍ段のＮＡＮＤゲートにより電圧制御遅延回路１０を形成し、電圧制御遅延回路１０で遅延した分周信号を比較対象信号Ｓvar として、クロック信号ＣＬＫを基準信号Ｓref として、位相比較器２０により位相を比較し、比較結果に応じてアップ信号Ｓupまたはダウン信号Ｓdwを出力し、これらの信号に応じてカウンタ４０によりカウント値Ｓ４０を発生し、ディジタル／アナログ変換器５０により電圧信号Ｓ５０を出力し、バッファＢＵＦ1 により、電圧信号Ｓ５０に追従する信号ＳV1を生成し、電圧制御遅延回路１０の動作電源電圧として電圧制御遅延回路１０に帰還し、さらにバッファＢＵＦ2 およびｐＭＯＳトランジスタＰＴ1 により、信号ＳV1に追従する内部電源電圧Ｖint を発生し、出力端子Ｔvin に出力するので、クロック信号ＣＬＫの周波数に応じて、ＬＳＩ回路の遅延時間を所定の範囲内に保持するための必要最低限の内部電源電圧Ｖint が供給され、ＬＳＩ回路の低電圧化、省電力化を図れ、設計マージンの低減を実現できる。
【００５５】
第３実施形態
図４は本発明に係る電圧発生回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の電圧発生回路は電圧制御遅延回路１０、位相比較器２０、積分器３０、固定遅延回路６０、バッファＢＵＦ3 およびｐ型ＭＯＳトランジスタＰＴ1 により構成されている。
【００５６】
本実施形態においては、電圧制御遅延回路１０、位相比較器２０、積分器３０の構成部分が、図１に示す本発明の第１の実施形態と同様であり、ここで、これらの構成部分について詳細の説明を省略する。以下、図４を参照しつつ、第１の実施形態と異なる部分についてのみ説明する。
【００５７】
固定遅延回路６０は、例えば、基板上に形成されたＲＣ配線により構成され、電圧発生回路の供給対象回路であるＬＳＩ回路のクリティカルパス（最大遅延経路）に等価なＲＣ配線により構成され、入力信号に対して、固定の遅延時間ＴD2を与える。
または、固定遅延回路６０は、クリティカルパスの遅延時間と同等な遅延時間を持つフリップフロップにより構成される。
図４に示すように、固定遅延回路６０の入力端子が電圧制御遅延回路１０の出力端子に接続され、出力端子が位相比較器２０の比較対象信号Ｓvar の入力端子に接続されている。
【００５８】
位相比較器２０の基準信号入力端子がクロック信号ＣＬＫの入力端子ＴCLK に接続されている。位相比較器２０により発生されたアップ信号Ｓupおよびダウン信号Ｓdwがそれぞれ積分器３０に入力され、積分器３０はこれらの信号に応じて積分信号ＳV を生成し、バッファＢＵＦ3 の反転入力端子“−”に入力する。
【００５９】
バッファＢＵＦ3 の出力端子がｐＭＯＳトランジスタＰＴ1 のゲート電極に接続され、ｐＭＯＳトランジスタＰＴ1 のソース電極が外部電源電圧Ｖext の供給線に接続され、ドレイン電極が内部電源電圧Ｖint の出力端子Ｔvin に接続されている。
【００６０】
バッファＢＵＦ3 の入力端子“＋”は内部電源電圧Ｖint の出力端子Ｔvin に接続されている。
さらに、内部電源電圧Ｖint は電圧制御遅延回路１０の動作電源電圧として、電圧制御遅延回路１０に供給される。
【００６１】
以下、図４を参照しながら、本実施形態の動作について説明する。
クロック信号ＣＬＫが電圧制御遅延回路１０に入力され、これにより、遅延時間ＴD1が与えられ、さらに固定遅延回路６０に入力され、固定遅延回路６０により遅延時間ＴD2が与えられ、比較対象信号Ｓvar として位相比較器２０に出力される。
一方、クロック信号ＣＬＫは基準信号Ｓref として位相比較器２０に入力される。
【００６２】
位相比較器２０により、遅延時間が与えられた比較対象信号Ｓvar と基準信号Ｓref としてクロック信号ＣＬＫとの位相が比較され、比較結果に応じてアップ信号Ｓupまたはダウン信号Ｓdwが発生され、積分器３０に出力される。
【００６３】
積分器３０において、位相比較器２０からのアップ信号Ｓupまたはダウン信号Ｓdwに応じて積分信号ＳV が生成され、バッファＢＵＦ3 の反転入力端子“−”に入力される。
【００６４】
バッファＢＵＦ3 およびｐＭＯＳトランジスタＰＴ1 により構成された駆動部分により、内部電源電圧Ｖint が発生され、出力端子Ｔvin に出力される。
ｐＭＯＳトランジスタＰＴ1 は内部電源電圧Ｖint のドライバーとして動作する。これにより、バッファＢＵＦ3 の出力信号のレベルに応じて、内部電源電圧Ｖint のレベルが制御され、常に積分器３０により出力された積分信号ＳV のレベルに追従する。
【００６５】
本実施形態においては、電圧制御遅延回路１０により発生した遅延時間ＴD1は電圧制御遅延回路１０の動作電源電圧、即ち、出力端子Ｔvin に出力された内部電源電圧Ｖint のレベルにより制御される。
一方、固定遅延回路６０により発生された固定遅延時間ＴD2は上述したように、クリティカルパスの遅延時間と同等な遅延時間に設定されている。
【００６６】
電圧制御遅延回路１０は図１に示す第１の実施形態と同様に、例えば、ｍ段のＮＡＮＤゲートにより構成され、各段のＮＡＮＤゲートにより、例えば、遅延時間Ｔpdが与えられるとすると、電圧制御遅延回路１０の遅延時間ＴD1は第１の実施形態に示す式（１）により求められる。即ち、（ＴD1  ＝  ｍ・Ｔpd）である。
【００６７】
なお、第１の実施形態と同様に、電圧制御遅延回路１０を構成するＮＡＮＤゲートの段数ｍは、内部電源電圧Ｖint の供給対象ＬＳＩ回路のゲート段数の設計最大値がＬとすると、ｍ＞Ｌとなるように、電圧制御遅延回路１０を構成するＮＡＮＤゲートの段数を設定すれば、ＬＳＩ回路において、クロック信号ＣＬＫの一周期以内に所要の演算が行われる。
【００６８】
固定遅延回路６０により与えられた遅延時間ＴD2はＬＳＩ回路における配線のクリティカルパスにより生じた遅延時間と同様に設定される。
【００６９】
このように、本実施形態における遅延回路部分は、可変遅延回路としての電圧制御遅延回路１０と固定遅延回路６０とにより構成されている。
可変遅延回路は、例えば、第１および第２の実施形態に示す電圧制御遅延回路と同様に構成され、動作電源電圧に応じて遅延時間ＴD1が制御される。
【００７０】
一方、固定遅延回路６０は、例えば、ＲＣ配線により構成され、内部電源電圧Ｖint の供給対象であるＬＳＩ回路のクリティカルパスにより生じた遅延時間に応じて、遅延時間ＴD2が設定される。
なお、ここで、この固定遅延回路の遅延時間ＴD2は、ＬＳＩ回路クリティカルパスにより生じた遅延時間に応じて設定され、システムクロック信号ＣＬＫの１周期以内、あるいは１周期以上に設定できる。
【００７１】
なお、図４においては、積分器３０の代わりに、図３に示すカウンタ４０およびディジタル／アナログ変換器５０を用いて、位相比較器２０の出力信号に応じた電圧信号を発生できることはいうまでもない。
また、バッファＢＵＦ3 およびｐＭＯＳトランジスタＰＴ1 の代わりに、図３に示すように、バッファＢＵＦ1 により構成されたボルテージフォロワにより、積分信号ＳV に追従する電圧信号ＳV1を発生し、これを動作電源電圧として電圧制御遅延回路１０に帰還し、さらに電圧信号ＳV1に追従する内部電源電圧Ｖint をバッファＢＵＦ2 およびｐＭＯＳトランジスタＰＴ1 により発生できることはいうまでもない。
【００７２】
以上説明したように、本実施形態によれば、直列に接続されたｍ段のＮＡＮＤゲートにより電圧制御遅延回路１０を形成し、さらに固定遅延回路６０を設け、電圧制御遅延回路１０および固定遅延回路６０により遅延した信号Ｓvar とクロック信号ＣＬＫとの位相を比較し、比較結果に応じてアップ信号Ｓupまたはダウン信号Ｓdwを出力し、これらの信号に応じて積分器３０により、積分信号ＳV を発生する。バッファＢＵＦ3 により、積分信号ＳV に追従する内部電源電圧Ｖint を発生し、動作電源電圧として電圧制御遅延回路１０に帰還し、さらに出力端子Ｔvin に出力するので、クロック信号ＣＬＫの周波数に応じたＬＳＩ回路の遅延時間を所定の範囲内に保持するための必要最低限の内部電源電圧Ｖint が供給され、ＬＳＩ回路の低電圧化、省電力化を図れ、設計マージンの低減を実現できる。
【００７３】
【発明の効果】
以上説明したように、本発明の電圧発生回路によれば、温度および外部電圧の変動によらず、所定のクロック周波数における必要最低限の動作電源電圧を発生でき、設計マージンを大幅に低減できる利点がある。
さらに、本発明によれば、システムクロックの周波数に応じて、必要最低限の動作電源電圧を発生でき、ＬＳＩ回路の低電圧化、省電力化を図れる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電圧発生回路の第１の実施形態を示す回路図である。
【図２】図１に示す電圧発生回路のタイミングチャートである。
【図３】本発明に係る電圧発生回路の第２の実施形態を示す回路図である。
【図４】本発明に係る電圧発生回路の第３の実施形態を示す回路図である。
【図５】一般的な電圧発生回路の一例を示す回路図である。
【符号の説明】
１０…電圧制御遅延回路、２０…位相比較器、３０…積分器、４０…カウンタ、５０…ディジタル／アナログ変換器、６０…固定遅延回路、ＢＵＦ1 ，ＢＵＦ2 …バッファ、ＰＴ1 …ｐ型ＭＯＳトランジスタ、ＤＦＦ1 …フリップフロップ、ＮＡ1 ，ＮＡ2 ，…，ＮＡm …ＮＡＮＤゲート、Ｖext …外部電源電圧、ＴCLK …クロック信号ＣＬＫの入力端子、Ｔvin …内部電源電圧出力端子、Ｖint …内部電源電圧、ＧＮＤ…接地電位，Ｉext …外部電流源、ＶB …バンドギャップ基準電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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