(57)【特許請求の範囲】
【請求項１】
クロック信号発生器出力（４１）において、最小のフェーズジッタを有するクロック信号を生成するクロック信号発生器であって、
クロック信号発生器（１）は、
（ａ）入力クロック信号で計時され、周期的デジタルＤＴＯ出力信号を生成するＤＴ発振器（４）と、
（ｂ）ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の位相ずれを計算する位相ずれ計算ユニット（１２）と、
（ｃ）ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の位相ずれを、計算された位相ずれの機能として低減する位相ずれ低減ユニット（３０）とを有し、
前記位相ずれ低減ユニット（３０）は、位相ずれ計算ユニット（１２）に生じる信号遅延に基づき、直列に接続された複数のレジスタ（３３−１〜３３−ｎ）から構成されるレジスタ・チェーン（３３）によって、ＤＴＯ出力信号の最上位ビットＭＳＢの信号を遅延し、
前記最上位ビットＭＳＢは、クロック信号発生器出力（４１）において、低減された位相ずれを有するクロック信号として出力されることを特徴とするクロック信号発生器。
【請求項２】
前記ＤＴ発振器（４）は、積算器を有し、
前記積算器は、当該積算器の第１の信号入力に存在するデジタル増分値を、当該積算器の第２の信号入力に存在し、バッファされ、積算されたデジタル値に加算することを特徴とする請求項１に記載のクロック信号発生器。
【請求項３】
前記ＤＴ発振器（４）は、積算されたデジタル値をバッファするために積算器の信号出力に接続されたレジスタを有することを特徴とする請求項２に記載のクロック信号発生器。
【請求項４】
前記ＤＴ発振器（４）のレジスタは、デジタルＤＴＯ出力信号を生成するべく、入力クロック周波数ｆinを有する入力クロック信号で計時されることを特徴とする請求項３に記載のクロック信号発生器。
【請求項５】
前記ＤＴ発振器（４）の積算器は、その出力において、オーバーフローを削除することを特徴とする請求項２から４のいずれかに記載のクロック信号発生器。
【請求項６】
前記位相ずれ計算ユニット（１２）は、ＤＴＯ出力信号の最上位ビットＭＳＢの各信号エッジにおいてクロックパルスを生成するデジタル・デリバティブ・ユニット(１９)を有することを特徴とする請求項１から５のいずれかに記載のクロック信号発生器。
【請求項７】
前記デジタル・デリバティブ・ユニット（１９）は、入力クロック信号によって計時される複数のゲート及びレジスタ（５０）を有することを特徴とする請求項６に記載のクロック信号発生器。
【請求項８】
前記位相ずれ計算ユニット（１２）は、ＤＴＯ出力信号をバッファするラッチ回路（２３）を有することを特徴とする請求項６又は７に記載のクロック信号発生器。
【請求項９】
前記位相ずれ計算ユニット（１２）のラッチ回路（２３）は、デジタル・デリバティブ・ユニット(１９)によって生成されるクロックパルスで計時されることを特徴とする請求項８に記載のクロック信号発生器。
【請求項１０】
前記デジタル・デリバティブ・ユニット(１９)は、ＤＴＯ出力信号の最上位ビットＭＳＢの各信号エッジにおいて、信号エッジが上昇又は下降する信号エッジのいずれであるかを示す、信号エッジ指示信号を更に生成することを特徴とする請求項９に記載のクロック信号発生器。
【請求項１１】
前記ＤＴ発振器（４）の積算器は、その出力において、オーバーフローを削除し、
前記位相ずれ計算ユニット（１２）は、ロジック回路（２６）を有し、
前記ロジック回路（２６）は、信号エッジ指示信号の機能として、ラッチ回路（２３）にバッファされたＤＴＯ出力信号から、オーバーフロー値の半分又は０を減算し、引き続いて、位相ずれ信号を計算するべく、増分値によって減算された結果を分離し、
前記位相ずれ信号は、ＤＴＯ出力信号の位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の位相ずれを示すことを特徴とする請求項１０に記載のクロック信号発生器。
【請求項１２】
前記レジスタ・チェーン（３３）のレジスタ（３３−１〜３３−ｎ）は、入力クロック信号によって計時されることを特徴とする請求項１から１１のいずれかに記載のクロック信号発生器。
【請求項１３】
レジスタ・チェーン（３３）によって遅延された、ＤＴＯ出力信号の最上位ビットＭＳＢの信号は、複数の遅延素子（３４−１〜３４−ｍ）から構成される位相ずれ低減ユニット（３０）の遅延線３４に付加されることを特徴とする請求項１から１２のいずれかに記載のクロック信号発生器。
【請求項１４】
前記位相ずれ低減ユニット（３０）は、マルチプレクサ（２８）を有することを特徴とする請求項１３に記載のクロック信号発生器。
【請求項１５】
前記位相ずれ低減ユニット（３０）のマルチプレクサ（２８）は、遅延線（３４）の遅延素子の遅延素子出力に各々接続されたマルチプレクサ入力（３８−０〜３８−ｍ）を有することを特徴とする請求項１４に記載のクロック信号発生器。
【請求項１６】
前記ＤＴ発振器（４）の積算器は、その出力において、オーバーフローを削除し、
前記位相ずれ計算ユニット（１２）は、ロジック回路（２６）を有し、
前記ロジック回路（２６）は、信号エッジ指示信号の機能として、ラッチ回路（２３）にバッファされたＤＴＯ出力信号から、オーバーフロー値の半分又は０を減算し、引き続いて、位相ずれ信号を計算するべく、増分値によって減算された結果を分離し、
前記位相ずれ信号は、ＤＴＯ出力信号の位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の位相ずれを示し、
前記位相ずれ低減ユニット（３０）のマルチプレクサ（２８）は、位相ずれ計算ユニット（１２）によって計算された位相ずれ信号が存在するマルチプレクサ制御入力（２９）を有することを特徴とする請求項１４又は１５に記載のクロック信号発生器。
【請求項１７】
前記マルチプレクサ（２８）は、マルチプレクサ制御入力（２９）に存在する位相ずれ信号の機能として、遅延素子出力を通じてクロック信号発生器出力（４１）に接続していることを特徴とする請求項１６に記載のクロック信号発生器。
【請求項１８】
遅延線の遅延素子（３４−１〜３４−ｍ）は、アナログ設計の遅延素子であることを特徴とする請求項１３に記載のクロック信号発生器。
【請求項１９】
遅延線（３４）の遅延素子（３４−１〜３４−ｍ）は、デジタル設計であり、入力クロック信号で計時されている遅延素子であることを特徴とする請求項１３から１７のいずれかに記載のクロック信号発生器。
【請求項２０】
レジスタ・チェーン（３３）によって遅延された、ＤＴＯ出力信号の最上位ビットＭＳＢの信号は、ラッチ回路（４３−１〜４３−ｍ）の入力に並列に付加され、そのクロック入力（４４−１〜４４−ｍ）の各々は、多相クロックの単相に接続され、その出力の各々は、マルチプレクサ（２８）の入力に接続されていることを特徴とする請求項１４に記載のクロック信号発生器。
【発明の詳細な説明】
【０００１】
本発明は、最小のフェーズジッタ（phase jitter）を有するクロック信号を生成するクロック信号発生器に関する。
【０００２】
ＤＴ発振器（ＤＴＯ：離散時間型発振器）によってクロック信号を生成することは、一般的に知られている。
【０００３】
図１は、従来技術に係るＤＴ発振器を示しており、当該ＤＴ発振器は、本発明に係るクロック信号発生器の一部をも形成する。ＤＴ発振器は、積算器で構成されている。前記積算器は、当該積算器の第１の信号入力Ｅに存在する予め定義されたデジタル増分値を、当該積算器の第２の信号入力に存在し、ＤＴ発振器のレジスタにバッファされた積算デジタル値に加算する。前記レジスタは、積算器の出力に接続され、入力クロック周波数ｆinを有する入力クロック信号で計時される。積算器の出力値が、予め定義されたビット幅Ｋによって表現される値２K-1よりも大きい場合、「オーバーフロー値」２Kは単純に除外される。
【０００４】
出力Ａにおける出力であるＤＴ発信器のＤＴＯ出力信号を図２に示す。ＤＴ発信器は、ノコギリ歯状の出力信号を出力する。ここで、ノコギリ歯状出力信号の各ノコギリ歯は、離散的振幅を有する複数のステップからなり、その高さは付加された増分値に相当し、その幅は付加された入力クロック信号のクロック周期１／ｆinによって決定される。オーバーフロー値を超える際、出力信号Ａの次のステップは、当該オーバーフロー値によって低減された値を有する（モジュロ・オペレーション（modulo operation）。
【０００５】
ＤＴ発信器のノコギリ歯状ＤＴＯ出力信号は、以下の式に従う周波数ｆoutを有する。
ｆout＝ｆin×増分値／オーバーフロー値            （１）
【０００６】
入力クロック信号の周波数ｆinが出力クロック信号の周波数ｆoutと比較して極めて高い場合、ＤＴＯ出力信号の最上位ビットＭＳＢは、クロック出力信号として直接使用することができる。ＤＴ発信器の最上位ビットＭＳＢの直接の使用は、当該実施方法が、回路の点で極めて少ない出費しか必要としないことを意味する。しかしながら、ＤＴ発信器のデジタル出力信号の最上位ビットＭＳＢの直接の使用は、比較的高いフェーズジッタが生じるという欠点を有する。
【０００７】
図３は、図１に示されたＤＴ発振器の信号出力Ａにおいて生じるフェーズジッタの原因を示す。ＤＴＯ出力信号は、サンプル値によって表されている。サンプリング時間の位置は、ＤＴ発振器のノコギリ歯状の出力信号に亘って移動する。なぜならば、入力信号のクロック周波数ｆinに対する出力周波数ｆoutの比が合理的だからである。出力クロック信号として使用されるＤＴ発振器の最上位ビットＭＳＢは、サンプリング時間で変化する。ＤＴ発振器の最上位ビットＭＳＢの変化、従って、出力クロック信号の信号エッジの変化は、理想的な位相関係から逸脱する。理想的な位相関係は、ＤＴ発振器のノコギリ歯状の出力信号がオーバーフロー値から０値にジャンプする時間によって与えられる。
【０００８】
図３に示すサンプル値ａ1、ａ2を有するケースＡは、極端な場合の一つを構成している。一方、サンプル値ｂ1、ｂ2を有するケースＢは、他の極端な場合を示している。
【０００９】
ケースＡに示す極端な場合において、サンプル値ａ1は、オーバーフロー値／増分値の値に正確に位置する。サンプル値ａ1に増分値を付加することにより、ノコギリ歯状の出力信号はオーバーフロー値に正確に到達し、その結果、ノコギリ歯状の出力信号は、サンプル値ａ２に、換言すれば、デジタル値０に降下する。
【００１０】
ケースＢに示す極端な場合において、ノコギリ歯状の出力信号は、オーバーフロー値−１に正確に一致するサンプル値ｂ1を有する。増分値を積算することにより、オーバーフローが生じ、ＤＴ発振器の出力においてデジタル値ｂ２が出力される。
【００１１】
図３から明らかなように、最大フェーズジッタは、
Jittermax＝１／ｆin            （２）
である。
【００１２】
入力クロック周波数ｆinが高くなるほど、位相のずれは小さくなる。しかしながら、例えば、水晶発振器とアナログＰＬＬ回路によって生成される入力クロック信号の周波数は、限られた程度にのみしか増加することができない。
【００１３】
図４は、従来のＤＴ発振器で生じる位相ずれの例を示す。このＤＴ発振器では、出力クロック信号の周波数ｆoutに対する入力クロック信号の入力周波数ｆinの比が３．４である。図４は、ＤＴＯ出力信号のノコギリ歯状のプロフィールと、関連するＤＴ発信器の最上位ビットＭＳＢの信号プロフィールとを示す。
【００１４】
理想的な位相関係は、ＤＴ発振器にオーバーフローが生じ、デジタル出力信号が０値に降下する時間によって決定される。ＤＴ発振器の実際の位相関係は、デジタル出力信号が降下する信号エッジを有する時間によって決定される。
【００１５】
以下の式は、実際の位相関係ｔrealと理想的な位相関係ｔidealとの間の時間的ずれに適用される。
Δｔ＝ｔreal−ｔideal＝Ｔin×ＤＴＯnu／増分値    （３）
【００１６】
Ｔinは、入力クロック信号のクロック周期であり、つまり、
Ｔin＝１／ｆin      （４）
である。
【００１７】
また、ＤＴＯnuは、オーバーフローが生じた後のＤＴ発振器のデジタル値である。
【００１８】
従って、各オーバーフローの後のＤＴＯデジタル値は、ＤＴＯ出力信号の理想的な信号位相と、ＤＴＯ出力信号の最上位ビットの信号位相との間の時間又は位相ずれの尺度となり、クロック出力信号としてＤＴＯ出力信号の最上位ビットＭＳＢを使用することが可能である。
【００１９】
ＤＴＯ出力値が１／２×オーバーフロー値を超えた後の時間的ずれに対しては、以下の式が適用される。
0003720737.tif 000002
【００２０】
従って、本発明の目的は、最小のフェーズジッタを有するクロック信号を生成するクロック信号発生器を提供することであり、前記クロック信号発生器において、ＤＴ発振器の最上位信号ビットから取得したクロック信号は、ＤＴＯ出力信号に対して最小の位相ずれを有する。
【００２１】
前記目的は、請求項１で特定される特徴を有するクロック信号発生器によって達成される。
【００２２】
本発明は、クロック信号発生器出力において、最小のフェーズジッタを有するクロック信号を生成するクロック信号発生器であって、前記クロック信号発生器は、
入力クロック信号で計時され、周期的デジタルＤＴＯ出力信号を生成するＤＴ発振器と、
ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の位相ずれを計算する位相ずれ計算ユニットと、
ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の位相ずれを、計算された位相ずれの機能として低減する位相ずれ低減ユニットとを有し、
前記最上位ビットＭＳＢは、クロック信号発生器出力において、低減された位相ずれを有するクロック信号として出力されることを特徴とするクロック信号発生器を提供する。
【００２３】
好ましくは、前記ＤＴ発振器は、積算器を有し、前記積算器は、当該積算器の第１の信号入力に存在するデジタル増分値を、当該積算器の第２の信号入力に存在し、バッファされ、積算されたデジタル値に加算する。
【００２４】
好ましくは、前記ＤＴ発振器は、積算されたデジタル値をバッファするために積算器の信号出力に接続されたレジスタを有する。
【００２５】
好ましくは、前記ＤＴ発振器のレジスタは、デジタルＤＴＯ出力信号を生成するべく、入力クロック周波数ｆinを有する入力クロック信号で計時される。
【００２６】
好ましくは、前記ＤＴ発振器のレジスタは、積算されたデジタル値がデジタルオーバーフロー値に到達する際にリセットされる。
【００２７】
本発明に係るクロック信号発生器の好ましい一実施形態において、前記位相ずれ計算ユニットは、ＤＴＯ出力信号の最上位ビットＭＳＢの各信号エッジにおいてクロックパルスを生成するデジタル・デリバティブ・ユニットを有する。
【００２８】
好ましくは、前記位相ずれ計算ユニットのデジタル・デリバティブ・ユニットは、入力クロック信号によって計時される複数のゲート及びレジスタを有する。
【００２９】
好ましくは、前記位相ずれ計算ユニットは、ＤＴＯ出力信号をバッファするラッチ回路を有する。
【００３０】
好ましくは、前記位相ずれ計算ユニットのラッチ回路は、デジタル・デリバティブ・ユニットによって生成されるクロックパルスで計時される。
【００３１】
本発明に係るクロック信号発生器の好ましい一実施形態において、前記デジタル・デリバティブ・ユニットは、ＤＴＯ出力信号の最上位ビットＭＳＢの各信号エッジにおいて、信号エッジが上昇又は下降する信号エッジのいずれであるかを示す、信号エッジ指示信号を更に生成する。
【００３２】
好ましくは、前記位相ずれ計算ユニットは、ロジック回路を有し、前記ロジック回路は、デジタル・デリバティブ・ユニットによって出力される信号エッジ指示信号の機能として、ラッチ回路にバッファされたＤＴＯ出力信号から、オーバーフロー値の半分又は０を減算し、引き続いて、位相ずれ信号を計算するべく、増分値によって減算された結果を分離する。前記位相ずれ信号は、ＤＴＯ出力信号の位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の位相ずれを示す。
【００３３】
好ましくは、本発明に係るクロック信号発生器の位相ずれ低減ユニットは、位相ずれ計算ユニットに生じる信号遅延に基づき、直列に接続された複数のレジスタから構成されるレジスタ・チェーンによって、ＤＴＯ出力信号の最上位ビットＭＳＢの信号を遅延する。
【００３４】
好ましくは、直列に接続されたレジスタ・チェーンのレジスタは、入力クロック信号によって計時される。
【００３５】
本発明に係るクロック信号発生器の特に好ましい一実施形態において、レジスタ・チェーンによって遅延された、ＤＴＯ出力信号の最上位ビットＭＳＢの信号は、複数の遅延素子から構成される位相ずれ低減ユニットの遅延線に付加される。
【００３６】
特に好ましい一実施形態において、位相ずれ低減ユニットは、マルチプレクサを有する。
【００３７】
好ましくは、前記位相ずれ低減ユニットのマルチプレクサは、遅延線の遅延素子の遅延素子出力に各々接続された複数のマルチプレクサ入力を有する。
【００３８】
好ましくは、前記位相ずれ低減ユニットのマルチプレクサは、位相ずれ計算ユニットによって計算された位相ずれ信号が存在するマルチプレクサ制御入力を有する。
【００３９】
好ましくは、前記マルチプレクサは、マルチプレクサ制御入力に存在する位相ずれ信号の機能として、遅延素子出力を通じてクロック信号発生器出力に接続する。
【００４０】
特に好ましい一実施形態において、遅延線の遅延素子は、アナログ設計の遅延素子である。
【００４１】
他の一実施形態において、遅延線の遅延素子は、デジタル設計であり、入力クロック信号で計時されている遅延素子である。
【００４２】
本発明に係るクロック信号発生器の更なる実施形態において、レジスタ・チェーンによって遅延された、ＤＴＯ出力信号の最上位ビットＭＳＢの信号は、複数のラッチ回路の制御に並列に付加され、その入力の各々は、多相クロックの単相に接続され、その出力の各々は、マルチプレクサの信号入力に接続される。
【００４３】
本発明に係るクロック信号発生器の好ましい実施形態について、本発明の本質的な特徴を説明するために添付した図面を参照しつつ、以下に説明する。
【００４４】
図５は、最小のフェーズジッタを有するクロック信号を生成するための、本発明に係るクロック信号発生器の第１の実施形態を示す。本発明に係るクロック信号発生器１は、入力クロック周波数ｆinを有する入力クロック信号を付加するためのクロック信号入力２を有する。クロック信号入力２に存在する入力クロック信号は、例えば、水晶発振器とアナログＰＬＬ回路によって生成される。入力クロック信号は、内部クロック線３、及び図１に示す回路デザインを有するＤＴ発振器４によって計時する。クロック信号発生器１は、ＤＴ発振器４に対する調整可能な増分値を付加する更なる信号入力５をも有する。
【００４５】
増分信号入力５は、ＤＴ発振器４の入力７に内部線６を介して接続されている。ＤＴ発振器４は、クロック入力８に存在する入力クロック信号で計時され、出力端子９において周期的なデジタルＤＴＯ出力信号を生成する。
【００４６】
ＤＴ発振器４は、積算器を含んでおり、当該積算器は、入力７に存在するデジタル増分値を、積算器の第２の信号入力に存在し、バッファされ、積算されたデジタル値に付加する。ここで、積算されたデジタル値は、ＤＴ発振器４の内部レジスタにバッファされており、前記レジスタの出力は、積算器の第２の信号入力に接続されている。ＤＴ発振器４のレジスタは、信号出力９に存在するデジタルＤＴＯ出力信号を生成するべく、クロック入力８に存在し、入力クロック周波数ｆinを有する入力クロック信号によって計時されている。
【００４７】
デジタル出力信号は、分離された内部デジタル線１０を介して、位相ずれ計算ユニット１２の信号入力１１に供給される複数のデータビットを有する。位相ずれ計算ユニット１２は、ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの第２の位相との位相ずれを計算するために使用される。この目的のため、デジタル出力信号の最上位ビットＭＳＢのデジタル信号線１３は、信号ノード１４で分岐され、ライン１５を介して、位相ずれ計算ユニット１２の更なる入力１６に供給される。入力１６は、位相ずれ計算ユニット１２の内部線１７を介して、デジタル・デリバティブ・ユニット１９の入力１８に接続されている。
【００４８】
デジタル・デリバティブ・ユニット１９は、入力クロック信号によって計時される複数のゲート及びレジスタを有する。デジタル・デリバティブ・ユニット１９は、信号出力２０において、ＤＴＯ出力信号の最上位ビットＭＳＢの各信号エッジでクロックパルスを生成するように設計されている。
【００４９】
ＤＴＯ出力信号をバッファするべく、デジタル・デリバティブ・ユニット１９の出力２０は、内部線２１を介して、ラッチ回路２３の信号入力２２に接続されており、ラッチ回路２３は、内部信号線２４を介して、信号入力１１に接続されている。バッファリング・プロセスは、デジタル・デリバティブ・ユニット１９によって生成されるクロックパルスによって計時することで実行される。出力端において、ラッチ回路２３は、内部線２５を介して、ロジック回路２６に接続されている。
【００５０】
ロジック回路２６は、デジタル・デリバティブ・ユニット１９の第２の信号出力２８ａから、信号線２７ａを介して、信号エッジ指示信号を受信する。当該信号エッジ指示信号は、ＤＴＯ出力信号の最上位ビットＭＳＢの各信号エッジにおいて、信号エッジが上昇又は下降する信号エッジのいずれであるかを示す信号である。ロジック回路２６は、受信した信号エッジ指示信号の機能として、ラッチ回路２３にバッファされた又はされていないＤＴＯ出力信号から、ＤＴ発振器４のオーバーフロー値の半分を減算する。位相ずれ信号を計算するための増分値は、減算の結果、引き続いて分離される。位相ずれ信号は、ライン１０に存在するＤＴＯ出力信号の位相と、信号線１３に存在するＤＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の位相ずれを示す。ロジック回路２６によって生成される位相ずれ信号は、制御線２７を介して、マルチプレクサ２８の制御入力２９により、前記マルチプレクサ２８を制御する。
【００５１】
マルチプレクサ２８は、位相ずれ低減ユニット３０の一部を形成する。位相ずれ低減ユニット３０は、ＤＴＯ出力信号の信号位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの信号位相との間の位相ずれを低減する。
【００５２】
位相ずれ低減ユニット３０は、ライン３２を介して、分岐ノード１４に接続された信号入力３１を有する。従って、位相ずれ低減ユニット３０の信号入力３１は、デジタルＤＴＯ出力信号の最上位ビットＭＳＢを受信する。信号入力３１の下流には、複数のレジスタ３３−１〜３３−ｎから構成されるレジスタ・チェーン３３が接続されている。レジスタ・チェーン３３のレジスタ３３−１〜３３−ｎは、入力信号によって計時される。レジスタ・チェーン３３は、位相ずれ計算ユニット１２で計算された信号遅延に基づき、信号入力３１に存在するＤＴＯ出力信号の最上位ビットＭＳＢのビット信号を遅延させる。レジスタ・チェーン３３におけるレジスタ３３−１〜３３−ｎの数は、信号通過時間が位相ずれ計算ユニット１２内で補正されるように選択される。
【００５３】
本発明に係るクロック信号発生器の第１の実施形態（図５に示す）において、レジスタ・チェーン３３によって遅延された、ＤＴＯ出力信号の最上位ビットＭＳＢの信号は、遅延線３４に付加される。遅延線３４は、位相ずれ低減ユニット３０の複数の遅延素子３４−１〜３４−ｍから構成されている。遅延素子３４−１〜３４−ｍは、直列に接続されており、遅延素子出力３５−１〜３５−ｍを有する。レジスタ・チェーン３３の最後のレジスタ３３−ｎの出力３６と、遅延素子３４の信号出力３５−１〜３５−ｍとは、信号線３７−０〜３７−ｍを介して、マルチプレクサ２８のマルチプレクサ入力３８−０〜３８−ｍに接続されている。
【００５４】
位相ずれ低減ユニット３０のマルチプレクサ２８は、マルチプレクサ制御入力２９に存在する位相ずれ信号の機能によって、マルチプレクサ入力３８の一つを通じて、マルチプレクサ信号出力３９に接続している。マルチプレクサ信号出力３９は、内部線４０を介して、クロック信号発生器１のクロック信号発生器出力４１に接続されている。
【００５５】
遅延線３４の遅延素子３４−１〜３４−ｍは、アナログ設計の遅延素子か、又は、デジタル設計の遅延素子のいずれかであり、入力クロック信号で計時されている。
【００５６】
位相ずれ計算ユニット１２は、ＤＴＯ出力信号の理想的な位相と、ＤＴＯ出力信号の最上位ビットＭＳＢの実際の位相との間の位相ずれΔｔを計算する。当該計算は、オーバーフローＤＴＯnuに基づくＤＴＯ出力デジタル値、設定された増分値、及び入力クロック信号のクロック周期Ｔinから式（３）に従って行われる。計算された位相ずれ信号は、信号線２７を介して、マルチプレクサ２８の制御入力２９に付加される。マルチプレクサ２８は、付加された位相ずれ制御信号の機能として、遅延線３４によって遅延されたＭＳＢビット信号を通じて、クロック信号発生器１のクロック信号発生器出力４１に接続している。ここで、遅延線３４で生じる遅延は、計算された位相ずれに一致する。選択された遅延素子の数が多くなるほど、且つ、遅延線３４の各遅延素子３４−１〜３４−ｍによって検出される遅延が短くなるほど、ＭＳＢビット信号の実際の位相関係は、ＤＴＯ出力信号の理想的な位相関係に近づき、生じるフェーズジッタも小さくなる。
Δｔ＝ｔreal−ｔideal＝Ｔin×ＤＴＯnu／増分値    （３）
【００５７】
ＤＴＯ出力信号値が１／２×オーバーフロー値を超えた後の時間的ずれに対しては、以下の式が適用される。
0003720737.tif 000003
【００５８】
この場合、以下の式が常に当てはまる。
0003720737.tif 000004
【００５９】
式（６）に記載された位相ずれ計算ユニット１２内における論理回路２６のモジュロ特性（modulo property）は、回路構成の点で論理回路２６に対する出費を低減するのに利用することができる。増分値が常にオーバーフロー値よりもずっと小さいため、必要なビット幅を著しく低減することができる。
【００６０】
図６は、本発明に係るクロック信号発生器１の他の実施形態を示す。本実施形態では、位相ずれ低減ユニット３０が、図５に示す第１の実施形態と異なる回路デザインを有する。ここで、レジスタ・チェーン３３によって遅延された、ＤＴＯ出力信号の最上位ビットＭＳＢの信号は、内部信号線４２−１〜４２−ｍによって、ラッチ回路４３−１〜４３−ｍに並列に付加される。ラッチ回路４３の各々は、クロック信号入力４４−１〜４４−ｍと、信号出力４５−１〜４５−ｍを有する。ラッチ回路４３−１〜４３−ｍの信号出力４５−１〜４５−ｍは、線４６−１〜４６−ｍを介して、マルチプレクサ２８のマルチプレクサ入力３８−０〜３８−ｍに各々接続されている。
【００６１】
ラッチ回路４３−１〜４３−ｍのデジタルクロック入力４４−１〜４４−ｍは、クロック信号線４７−１〜４７−ｍを介して、多相クロック線４８に接続されている。多相クロック線４８は、互いにＴin/mだけそれぞれ位相シフトされたｍ個の異なるクロック信号を伝送する。第１のクロック信号は、クロック線３を介してＤＴ発振器４を計時するための信号位相で使用される。全てのクロック信号又は信号位相は、クロック信号線４７−１〜４７−ｍを介して、関連するラッチ回路４３−１〜４３−ｍのクロック入力４４−１〜４４−ｍに付加される。ラッチ回路４３−１〜４３−ｍの信号出力４５−１〜４５−ｍは、多相クロックに従って互いに位相シフトされ、マルチプレクサ２８の信号入力に存在する。図５に示す第１の実施形態では、位相ずれを補正するための位相遅延は、位相ずれ低減ユニット３０の遅延素子３４−１〜３４−ｍによって生成される。一方、図６に示す第２の実施形態では、クロック信号発生器１は、既に互いに位相シフトされ、位相ずれを補正するのに使用され得るクロック信号を受信する。
【００６２】
図７は、本発明に係るクロック信号発生器１のデジタル・デリバティブ・ユニット１９の好ましい実施形態を示す。デジタル・デリバティブ・ユニット１９は、ＤＴＯ出力信号の最上位ビットＭＳＢが付加される信号入力１８を有する。最上位ビットＭＳＢは、線４９を介して、デジタル・デリバティブ・ユニット１９の計時されたレジスタ５０に供給される。レジスタ５０は、線５２を介して、デジタルクロック入力信号が接続されたクロック信号入力５１を有する。レジスタ５０は、出力端において、線５２を介して、インバータ５２ａに接続されている。インバータ５２ａの出力は、線５３を介して、ＡＮＤゲート５４の第１の入力に接続されている。ＡＮＤゲート５４の第２の入力は、線５５を介して、デジタル・デリバティブ・ユニット１９の信号入力１８に直接接続されている。
【００６３】
さらに、レジスタ５０の出力は、線５６を介して、ＯＲゲート５７の第１の入力に接続されている。ＯＲゲート５７は、線５８を介して、インバータ５９の出力に接続された第２の信号入力を有する。インバータ５９の入力は、線６０を介して、デジタル・デリバティブ・ユニット１９の信号入力１８に接続されている。
【００６４】
ＡＮＤゲート５４の出力は、線６１を介して、デジタル・デリバティブ・ユニットの出力２８ａに直接接続されており、位相ずれ計算ユニット１２の論理回路２６に対する信号エッジ指示信号を出力する。信号入力１８において最上位ビットＭＳＢの信号が上昇する信号エッジを有する場合、デジタル・デリバティブ・ユニット１９の出力２８ａにおける信号エッジ指示信号はアクティブである。さらに、デジタル・デリバティブ・ユニット１９は、ＯＲゲート６２を有する。ＯＲゲート６２の第１の入力は、線６３を介して、ＡＮＤゲート５４の出力に接続されている。ＯＲゲート６２の第２の入力は、線６４を介して、ＯＲゲート５７の出力に接続されている。出力端において、ＯＲゲート６２は、線６５を介して、デジタル・デリバティブ・ユニット１９の信号出力２０に接続されている。デジタル・デリバティブ・ユニット１９の信号出力２０において生成されたクロックパルスは、位相ずれ計算ユニット１２のラッチ回路２３に対し、それを計時するべく出力される。ここで、デジタル・デリバティブ・ユニット１９の信号出力２０において、信号入力１８に存在するＤＴＯ出力信号の最上位ビットＭＳＢの上昇又は下降エッジでクロックパルスは生成される。
【図面の簡単な説明】
【図１】  図１は、本発明に係るクロック信号発生器の一部を形成する、従来技術に係るＤＴ発振器を示す。
【図２】  図２は、従来のＤＴ発振器によって出力されるＤＴＯ出力信号の信号プロフィールを示す。
【図３】  図３は、本発明に関する課題を説明するべく、オーバーフロー時間におけるＤＴＯ出力信号のプロフィールを示す。
【図４】  図４は、従来のＤＴ発振器において生じるフェーズジッタを表すべく、ＤＴＯ出力信号と、関連する最上位ビットのプロフィールの例を示す。
【図５】  図５は、最小のフェーズジッタを有するクロック信号を生成するための、本発明に係るクロック信号発生器の第１の実施形態を示す。
【図６】  図６は、最小のフェーズジッタを有するクロック信号を生成するための、本発明に係るクロック信号発生器の第２の実施形態を示す。
【図７】  図７は、本発明に係るクロック信号発生器に含まれるデジタル・デリバティブ・ユニットの好ましい実施形態を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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