(57)【特許請求の範囲】
【請求項１】
カスコード接続された負荷トランジスタを有する差動増幅回路と、
この差動増幅回路の後段に設けられたソース接地電圧増幅回路と、
前記差動増幅回路と前記ソース接地電圧増幅回路とを結合する第１のコンデンサと、
増幅動作に先立って前記第１のコンデンサを所定のバイアス電圧に充電するための第１のバイアス設定回路とを備えていることを特徴とする演算増幅器。
【請求項２】
前記バイアス電圧は、充電された前記第１のコンデンサにより前記差動増幅回路が所定のバイアス状態に設定されるような電圧であることを特徴とする請求項１記載の演算増幅器。
【請求項３】
前記第１のコンデンサは、前記差動増幅回路の出力端子と前記ソース接地電圧増幅回路の入力端子との接続経路に介在していることを特徴とする請求項１または２記載の演算増幅器。
【請求項４】
前記第１のコンデンサの第１および第２の端子は、それぞれ前記差動増幅回路の出力端子および前記ソース接地電圧増幅回路の入力端子に接続されていることを特徴とする請求項３記載の演算増幅器。
【請求項５】
前記ソース接地電圧増幅回路は、ゲートが当該ソース接地電圧増幅回路の入力端子に接続された第１のトランジスタを備え、
前記第１のバイアス設定回路は、
前記第１のコンデンサの第１の端子に前記差動増幅回路を所定のバイアス状態に設定するバイアス設定電圧を印加するための第１のスイッチ回路と、
前記第１のコンデンサの第２の端子に前記第１のトランジスタを所定のバイアス状態とするバイアス設定電圧を印加するための第２のスイッチ回路とから構成されていることを特徴とする請求項４記載の演算増幅器。
【請求項６】
前記第２のスイッチ回路は、前記第１のコンデンサの第２の端子と前記第１のトランジスタのドレインとの間に接続されていることを特徴とする請求項５記載の演算増幅器。
【請求項７】
前記第１のバイアス設定回路は、前記差動増幅回路の出力端子と前記第１のコンデンサの第１の端子との間に接続された第３のスイッチ回路を備えていることを特徴とする請求項５または６記載の演算増幅器。
【請求項８】
前記ソース接地電圧増幅回路は、その出力端子を挟んで前記第１のトランジスタに対して直列に接続された第２のトランジスタを備え、
この第２のトランジスタのゲートと前記第１のコンデンサの第１または第２の端子との間に第２のコンデンサが接続されているとともに、
増幅動作に先立って前記第２のコンデンサを所定のバイアス電圧に充電するための第２のバイアス設定回路が設けられていることを特徴とする請求項５ないし７の何れかに記載の演算増幅器。
【請求項９】
前記ソース接地電圧増幅回路は複数の入力端子を備え、
前記差動増幅回路の出力端子と前記ソース接地電圧増幅回路の各入力端子とが前記第１のコンデンサを含む複数のコンデンサにより結合されていることを特徴とする請求項１ないし７の何れかに記載の演算増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、カスコード接続された差動増幅回路を備えた演算増幅器に関する。
【発明が解決しようとする課題】
フォールデッドカスコード接続タイプの差動増幅回路は、「ANALOG MOS INTEGRATED CIRCUITS FOR SIGNAL PROCESSING」（JOHN WILEY & SONS ）のP251-P253 にも記載されているように、出力端子の負荷容量に対する安定性と広帯域特性とを兼ね備えており、ＩＣ化された演算増幅器において従来から広く用いられている。図６は、このタイプの演算増幅器の電気的構成を示すもので、演算増幅器１は、フォールデッドカスコード接続された差動増幅回路２、レベルシフト回路３および電圧増幅回路４が順に接続された構成を有している。
【０００２】
差動増幅回路２は、ＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｑ１〜Ｑ１１から構成されている。このうち入力端子５、６に接続されたトランジスタＱ１、Ｑ２は差動対を構成し、カスコード接続されたトランジスタＱ４〜Ｑ７は、負荷トランジスタとして上記差動対の能動負荷７を構成している。また、レベルシフト回路３は、電源線８と９との間に直列に接続されたトランジスタＱ１２、Ｑ１３から構成されるソースフォロアの構成を有し、電圧増幅回路４は、電源線８と９との間に出力端子１０を挟んで直列に接続されたトランジスタＱ１４、Ｑ１５から構成されている。コンデンサＣ１および抵抗Ｒ１は、位相補償を行うためのものである。
【０００３】
この演算増幅器１においてフォールデッドカスコードタイプの差動増幅回路２を用いているのは、上述の理由に加え高い電圧ゲインを得るためである。すなわち、一般に差動増幅回路において、電圧ゲインは差動対に対する能動負荷のインピーダンスに比例するため、負荷トランジスタをカスコード接続して能動負荷のインピーダンスを高く設定すれば、電圧ゲインを高めることができる。
【０００４】
実際に差動増幅回路２の電圧ゲインＡｖは、上記文献にも記載されているように、以下の（２）式から得られる差動増幅回路２の出力インピーダンスＲｏを用いて（１）式により計算される値となる。なお、ｇｍはトランジスタの相互コンダクタンス、ｇｄはトランジスタのドレインコンダクタンス、ｒｄはトランジスタのドレイン抵抗である。
【０００５】
【数１】
0003666377.tif 000002
【０００６】
これら（１）式と（２）式とに基づいて、能動負荷７のインピーダンスを十分に高めて、差動増幅回路２の電圧ゲインＡｖを高く設定するために必要となる回路動作条件について以下に説明する。
【０００７】
電圧ゲインＡｖを高めるためには、差動増幅回路２の出力インピーダンスＲｏを大きくすること、つまりトランジスタＱ７をそのドレイン抵抗ｒｄ（Ｑ７）および相互コンダクタンスｇｍ（Ｑ７）が大きいバイアス状態で動作させるとともに、トランジスタＱ１、Ｑ２のミラー効果を防止する目的で挿入されているトランジスタＱ９をそのドレイン抵抗ｒｄ（Ｑ９）および相互コンダクタンスｇｍ（Ｑ９）が大きいバイアス状態で動作させることが必要である。一般に、ある決められたＩＣ製造プロセスにおいて製造されたトランジスタをドレイン抵抗ｒｄおよび相互コンダクタンスｇｍが高い状態で使用するためには、トランジスタを飽和領域で使用しなければならない。
【０００８】
いま、図６において、レベルシフト回路３がない場合、すなわち差動増幅回路２を構成するトランジスタＱ７のドレイン（差動増幅回路２の出力端子）と電圧増幅回路４を構成するトランジスタＱ１５のゲート（電圧増幅回路４の入力端子）とが直接接続されている場合において、トランジスタＱ７、Ｑ９が飽和領域で使用可能かどうかを考察する。
【０００９】
一般に、Ｎチャネル型のＭＯＳトランジスタを飽和領域で使用するためには、ドレイン・ソース間電圧Ｖds、ゲート・ソース間電圧Ｖgs、しきい値電圧Ｖｔの間に、以下の（３）式で示す関係が成立しなければならない。
Ｖds＞Ｖgs−Ｖｔ                                            …（３）
従って、トランジスタＱ７を飽和領域で使用するためには、以下の（４）式で示す関係が必要となる。
Ｖds（Ｑ７）−Ｖgs（Ｑ７）＞−Ｖｔ                          …（４）
【００１０】
一方、トランジスタＱ５、Ｑ１５との関係においては、以下の（５）式が成立している。
Ｖds（Ｑ７）−Ｖgs（Ｑ７）
＝Ｖgs（Ｑ１５）−（Ｖgs（Ｑ７）＋Ｖgs（Ｑ５））…（５）
これら（４）式および（５）式から、トランジスタＱ７を飽和領域で使用するためには、以下の（６）式が満たされることが条件となる。
Ｖgs（Ｑ１５）−（Ｖgs（Ｑ７）＋Ｖgs（Ｑ５））＋Ｖｔ＞０    …（６）
【００１１】
しかし、トランジスタＱ５とＱ１５とに同程度の電流が流れていると仮定すると、Ｖgs（Ｑ５）とＶgs（Ｑ１５）とはほぼ同じ値となるため、上記（６）式を満足させることはできない。このため、レベルシフト回路３を設けない回路構成では、トランジスタＱ７をそのドレイン抵抗ｒｄ（Ｑ７）および相互コンダクタンスｇｍ（Ｑ７）が高い状態で動作させることができず、高い電圧ゲインＡｖを得ることができない。
【００１２】
これに対し、図６に示すようにレベルシフト回路３を付加した構成では、以下の（７）式が成立する。
Ｖds（Ｑ７）−Ｖgs（Ｑ７）
＝（Ｖgs（Ｑ１２）＋Ｖgs（Ｑ１５））−（Ｖgs（Ｑ７）＋Ｖgs（Ｑ５））…（７）
【００１３】
このため、トランジスタＱ７、Ｑ１２およびＱ１５に同程度の電流を流せば、（７）式の右辺がほぼ０となって上記（４）式を満足することができ、トランジスタＱ７を飽和領域で使用することができる。このように、演算増幅器１においては、電圧ゲインＡｖを高める上でレベルシフト回路３が不可欠となる。
【００１４】
ところが、差動増幅回路２と電圧増幅回路４とをソースフォロアから構成されるレベルシフト回路３を介して接続すると、演算増幅器１のオープンループ特性においてソースフォロアに起因するｐｏｌｅ（極）が発生し、周波数の高い領域で位相遅れが大きくなる。このため、演算増幅器１にフィードバックをかけて使用した場合、安定性が低下して発振し易くなるといった問題が生じる。
【００１５】
また、ソースフォロアのレベルシフト電圧を決定する主要因はトランジスタのしきい値電圧Ｖｔであり、これは製造プロセスによって決まってしまうものである。従って、差動増幅回路２の回路形態（例えば負荷トランジスタのカスコード接続の段数）、電圧増幅回路４の回路形態、トランジスタサイズ、トランジスタの特性、電源電圧などに応じて、電圧ゲインＡｖを高める上でより好ましいレベルシフト電圧を設定することができないという不都合があった。
【００１６】
本発明は、上記事情に鑑みてなされたもので、その目的は、カスコード接続された差動増幅回路を備え、高い安定性を確保しつつ電圧ゲインを高めることができる演算増幅器を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１に記載した手段によれば、差動増幅回路とソース接地電圧増幅回路とが第１のコンデンサを介して結合されており、第１のバイアス設定回路は、演算増幅器の増幅動作に先立って第１のコンデンサを所定のバイアス電圧に充電する。これにより、増幅動作中、第１のコンデンサはそのバイアス電圧に充電された状態に保持され、差動増幅回路とソース接地電圧増幅回路とは、第１のコンデンサによって互いにバイアス電圧だけレベルシフトされた状態で動作可能となる。つまり、第１のコンデンサは、直流分をカットするように作用するのではなく、差動増幅回路とソース接地電圧増幅回路とを結合し且つレベルシフト電圧を生成するように作用する。
【００１８】
そして、演算増幅器の電圧ゲインを高める上で好ましいバイアス電圧を設定することにより、差動増幅回路とソース接地電圧増幅回路とは、その好ましいバイアス電圧により定まるバイアス状態で増幅動作を行うことができるようになり、カスコード接続された差動増幅回路が本来的に有する高い電圧ゲインを有効に利用可能となる。
【００１９】
本手段によれば、第１のコンデンサが差動増幅回路とソース接地電圧増幅回路との間のレベルシフト機能を持つため、トランジスタにより構成されるレベルシフト回路が不要となる。このため、レベルシフト回路を設けることによるｐｏｌｅ（極）の発生がなくなり、演算増幅器の安定性を高めることができる。
【００２０】
さらに、本手段によれば、差動増幅回路における負荷トランジスタのカスコード接続形態やソース接地電圧増幅回路の回路形態、電源電圧、ＩＣとしてのトランジスタサイズや特性などに応じて、高い電圧ゲインを得るために最適なバイアス電圧を設定可能となるので、種々の演算増幅器において広く適用することができる。
【００２１】
請求項２に記載した手段によれば、バイアス電圧に充電された第１のコンデンサによって、カスコード接続された負荷トランジスタが高いインピーダンスを持つように差動増幅回路をバイアスできるので、演算増幅器の電圧ゲインを高めることができる。
【００２２】
請求項３、４に記載した手段によれば、差動増幅回路とソース接地電圧増幅回路は、それぞれその出力端子と入力端子を介して第１のコンデンサによって好ましいバイアス状態に設定される。
【００２３】
請求項５に記載した手段によれば、増幅動作に先立って、第１のバイアス設定回路の第１および第２のスイッチ回路がオンとなり、第１のコンデンサの第１および第２の端子にバイアス設定電圧が印加される（バイアス設定動作）。その後、第１および第２のスイッチ回路がオフになって増幅動作が開始されると、第１のコンデンサの第２の端子の電荷が保持され、以てコンデンサの両端子間の電圧が保持されるため、その増幅動作中は、差動増幅回路および第１のトランジスタが、それぞれ所定のバイアス状態に保持される。また、本手段によれば、差動増幅回路およびソース接地電圧増幅回路のバイアス状態をそれぞれ独立して設定することができる利点がある。
【００２４】
請求項６に記載した手段によれば、増幅動作に先立って第２のスイッチ回路がオンすると、ソース接地電圧増幅回路において第１のトランジスタのゲートとドレインとが接続され、第１のトランジスタには一定のバイアス電流が流れる。そして、第１のコンデンサの第２の端子には、第１のトランジスタがこのバイアス電流を流し得るだけのバイアス設定電圧が印加されるので、第１および第２のスイッチ回路がオフになって増幅動作が開始された後も、第１のトランジスタは上記バイアス状態を保持できる。
【００２５】
請求項７に記載した手段によれば、第３のスイッチ回路は、増幅動作に先立って、差動増幅回路の出力端子と第１のコンデンサの第１の端子とを切り離すので、上記バイアス設定動作中において、差動増幅回路の出力電流が第１のスイッチ回路に流れることによる誤差電圧の発生を防止することができる。
【００２６】
請求項８に記載した手段によれば、ソース接地電圧増幅回路において、第１のトランジスタと第２のトランジスタとが出力端子を挟んで直列に接続されているとともに、第１のトランジスタのゲートと第２のトランジスタのゲートとが、第２のコンデンサまたは第１、第２のコンデンサにより接続されている。これにより、第１および第２のトランジスタは相補的に動作可能となり、第１のトランジスタのみならず第２のトランジスタも入力信号に応じて十分な電流駆動能力を持つようになる。その結果、ソース接地電圧増幅回路の出力インピーダンスが平衡化され、出力電圧の振幅方向（立ち上がり、立ち下がり）によらず常に高速動作が可能となる。
【００２７】
請求項９に記載した手段によれば、差動増幅回路の出力端子とソース接地電圧増幅回路が持つ複数の各入力端子とが第１のコンデンサを含む複数のコンデンサにより結合されている。この場合にも、差動増幅回路とソース接地電圧増幅回路とは、複数のコンデンサのうちの第１のコンデンサによって、互いにバイアス電圧だけレベルシフトされた状態で動作するので、そのバイアス電圧を適宜設定することにより演算増幅器の電圧ゲインを高めることができる。
【００２８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について、図１ないし図３を参照しながら説明する。
図１は、ＭＯＳＩＣとして構成された演算増幅器の電気的構成を示している。この図１において、演算増幅器２１は、差動増幅回路２２、コンデンサＣ２１、バイアス設定回路２３、電圧増幅回路２４および位相補償回路２５から構成されている。電源線２６、２７間には電源端子２８、２９を介して電源電圧ＶDD（例えば５Ｖ）が与えられるようになっている。
【００２９】
差動増幅回路２２は、フォールデッドカスコード接続タイプであって、ＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｑ２１〜Ｑ３１から構成されている。このうちＮチャネル型のトランジスタＱ２１、Ｑ２２は差動対を構成し、その共通に接続されたソースと電源線２７との間には、定電流回路として動作するＮチャネル型のトランジスタＱ２３が接続されている。これらトランジスタＱ２１、Ｑ２２、Ｑ２３のゲートは、それぞれ入力電圧ＶINM の入力端子３０、入力電圧ＶINP の入力端子３１、バイアス設定電圧ＶBIAS3 の入力端子３２に接続されている。
【００３０】
電源線２６と２７との間には、それぞれ対をなすＮチャネル型のトランジスタＱ２４とＱ２５、Ｎチャネル型のトランジスタＱ２６とＱ２７、Ｐチャネル型のトランジスタＱ２８とＱ２９およびＰチャネル型のトランジスタＱ３０とＱ３１が直列に（縦積みとなるように）接続されている。このうち、トランジスタＱ２４〜Ｑ２７（負荷トランジスタに相当）はカスコード接続されており、差動対に対する能動負荷３３を構成している。
【００３１】
トランジスタＱ３０とＱ３１は、差動対の出力電流を折り返して上記能動負荷３３に入力させるための定電流回路３４を構成しており、その共通ゲート線には入力端子３５を介してバイアス設定電圧ＶBIAS1 が与えられている。また、能動負荷３３と定電流回路３４との間に接続されたトランジスタＱ２８、Ｑ２９は、トランジスタＱ２１、Ｑ２２におけるミラー効果の発生を抑制するためのものである。これらトランジスタＱ２８、Ｑ２９のソース（すなわちトランジスタＱ３０、Ｑ３１のドレイン）は、それぞれトランジスタＱ２１、Ｑ２２のドレインに接続されており、トランジスタＱ２８、Ｑ２９の共通ゲート線には入力端子３６を介してバイアス設定電圧ＶBIAS2 が与えられている。なお、トランジスタＱ２７およびＱ２９の各ドレインの共通接続点が、差動増幅回路２２の出力端子に相当する。
【００３２】
電圧増幅回路２４は、電源線２６と２７との間に、互いに導電型の異なるＰチャネル型のトランジスタＱ３３（第２のトランジスタに相当）とＮチャネル型のトランジスタＱ３２（第１のトランジスタに相当）とが出力端子３７を挟んでソース接地の形態で直列に接続された構成を備えている。トランジスタＱ３３は、そのゲートにバイアス設定電圧ＶBIAS1 が与えられており、定電流回路として動作するようになっている。なお、トランジスタＱ３２のゲートが、電圧増幅回路２４の入力端子に相当する。
【００３３】
さて、差動増幅回路２２の出力端子と電圧増幅回路２４の入力端子との間には、第１のコンデンサに相当するコンデンサＣ２１が接続されている。コンデンサＣ２１の両端子のうち差動増幅回路２２側の端子ｘａが第１の端子に相当し、電圧増幅回路２４側の端子ｘｂが第２の端子に相当する。
【００３４】
コンデンサＣ２１の端子ｘａと入力端子３８との間にはアナログスイッチ３９（第１のスイッチ回路に相当）が接続され、コンデンサＣ２１の端子ｘｂとトランジスタＱ３２のドレインとの間にはアナログスイッチ４０（第２のスイッチ回路に相当）が接続されている。これらアナログスイッチ３９、４０（以下、スイッチ３９、４０と称す）は、それぞれＮチャネル型のトランジスタＱ３４とＰチャネル型のトランジスタＱ３５とが並列接続された構成、Ｎチャネル型のトランジスタＱ３６とＰチャネル型のトランジスタＱ３７とが並列接続された構成を有している。
【００３５】
上記入力端子３８には、外部からバイアス設定電圧ＶBIAS4 が与えられるようになっている。また、入力端子４１には、外部に設けた図示しない制御回路からＨレベルまたはＬレベルを持つ切替信号ＶINITが与えられるようになっている。入力端子４１は、上記トランジスタＱ３４、Ｑ３６のゲートに直接接続されるとともに、インバータ回路４２を介して上記トランジスタＱ３５、Ｑ３７のゲートに接続されている。上述したバイアス設定回路２３（第１のバイアス設定回路に相当）は、これらスイッチ３９、４０およびインバータ回路４２により構成されている。
なお、差動増幅回路２２の出力端子と出力端子３７との間には、コンデンサＣ２２と抵抗Ｒ２１との直列回路からなる位相補償回路２５が接続されている。
【００３６】
次に、上述の演算増幅器２１をトラックホールド回路の前置増幅器として用いた場合における動作について、図２および図３も参照しながら説明する。
まず、演算増幅器２１単体の動作について説明する。演算増幅器２１は、切替信号ＶINITがＬレベルの場合に通常の増幅動作を実行し、切替信号ＶINITがＨレベルの場合にコンデンサＣ２１にバイアス電圧を充電するバイアス設定動作を実行する。
【００３７】
切替信号ＶINITがＬレベルからＨレベルに変化すると、スイッチ３９、４０がともにオンとなり、コンデンサＣ２１の端子ｘａにはスイッチ３９を介してバイアス設定電圧ＶBIAS4 が印加される。一方、トランジスタＱ３２のゲートに接続されているコンデンサＣ２１の端子ｘｂは、スイッチ４０を介してトランジスタＱ３３、Ｑ３２のドレイン（出力端子３７）に接続される。出力端子３７を通した電流の入出力がないとすれば、トランジスタＱ３３が流し出す電流は全てトランジスタＱ３２のドレイン電流となり、トランジスタＱ３２のドレイン電圧（出力電圧ＶOUT ）すなわちコンデンサＣ２１の端子ｘｂの電圧は、そのドレイン電流により決まる電圧となる。なお、コンデンサＣ２１が、その端子ｘａ、ｘｂ間に与えられるバイアス電圧により十分に充電された状態となるためには、Δｔ１だけの充電時間を必要とする。
【００３８】
コンデンサＣ２１が十分に充電された後、切替信号ＶINITがＨレベルからＬレベルに変化すると、スイッチ３９、４０がともにオンからオフになる。この場合、コンデンサＣ２１の端子ｘｂとトランジスタＱ３２のゲートとの接続ノードはハイインピーダンスとなるため、コンデンサＣ２１の電荷が保存される。その結果、コンデンサＣ２１の端子間電圧も、切替信号ＶINITがＬレベルに変化する直前の電圧つまり上記バイアス電圧に保持される。トランジスタＱ３３が流し出す電流は常に一定であるため、出力端子３７を通して電流の入出力がない場合、トランジスタＱ３２のゲート電圧は切替信号ＶINITがＨレベルの場合の電圧と等しくなる。
【００３９】
従って、切替信号ＶINITがＬレベルに変化して演算増幅器２１が増幅動作を開始した後も、コンデンサＣ２１の端子ｘａの電圧すなわちトランジスタＱ２７のドレイン電圧は、バイアス設定電圧ＶBIAS4 のまま保たれる。つまり、コンデンサＣ２１は、差動増幅回路２２の出力端子を上記バイアス電圧だけレベルシフトした状態で電圧増幅回路２４の入力端子に結合するレベルシフト回路としての機能を果たしている。このため、差動増幅回路２２から電圧増幅回路２４へは交流信号のみならず直流信号も伝達することができる。
【００４０】
さて、演算増幅器２１の電圧ゲインＡｖ（オープンループゲイン）を高めるためには、「発明が解決しようとする課題」で説明したように、差動増幅回路２２を適切なバイアス状態で動作させることが必要となる。具体的には、（１）式および（２）式に基づいて説明したように、差動増幅回路２２の出力インピーダンスＲｏが高まるようにトランジスタＱ２７とＱ２９のドレイン抵抗ｒｄおよび相互コンダクタンスｇｍを大きくするため、これらを飽和領域で動作させることが必要となる。
【００４１】
本実施形態の演算増幅器２１の場合、バイアス設定電圧ＶBIAS4 、ＶBIAS2 を変えることにより、それぞれ増幅動作中におけるトランジスタＱ２７のドレイン電圧、トランジスタＱ２９のゲート電圧を任意に設定することができる。具体的に、トランジスタＱ２７、Ｑ２９を飽和領域で動作させるためには、バイアス設定電圧ＶBIAS4 、ＶBIAS2 を以下の（８）式、（９）式で定まる値に設定すれば良い。
【００４２】
ＶBIAS4 ＞（Ｖgs（Ｑ２７）＋Ｖgs（Ｑ２５））−ＶｔN         …（８）
ＶBIAS2 ＞ＶBIAS4 −｜ＶｔP ｜                              …（９）
ただし、
ＶｔN ：Ｎチャネル型のＭＯＳトランジスタのしきい値電圧
ＶｔP ：Ｐチャネル型のＭＯＳトランジスタのしきい値電圧
【００４３】
ここで、バイアス設定電圧ＶBIAS4 、ＶBIAS2 は、電源電圧ＶDDを抵抗分圧するなどの手段により容易に生成することができる。電源電圧ＶDDが５Ｖの本実施形態の場合、バイアス設定電圧ＶBIAS4 としては例えばＶDD／２（２．５Ｖ）の電圧値を設定すれば良い。
【００４４】
ところで、上述したように切替信号ＶINITがＬレベルになるとスイッチ３９、４０がオフとなってコンデンサＣ２１の電荷が保存されるが、実際にはコンデンサＣ２１、トランジスタＱ３２のゲートおよびスイッチ４０を介して電荷が抜けるため、コンデンサＣ２１の電荷はわずかずつ減少する。そこで、この演算増幅器２１を精度良く用いるためには、上記電荷抜けに起因する電圧誤差が所定範囲内に収まるように、所定時間ごとに上記バイアス設定動作を繰り返し実行する必要がある。このバイアス設定動作期間中は、増幅動作を行うことができない。こうした特徴を持つ演算増幅器２１の適用例として、トラックホールド回路の前置増幅器について説明する。
【００４５】
図２は、演算増幅器２１とトラックホールド回路との電気的接続形態を示したものである。演算増幅器２１はボルテージフォロアとしての回路形態を有し、その出力端子３７はトラックホールド回路４３の入力端子に接続されている。トラックホールド回路４３は、ホールド信号ＶＨがＬレベルの期間において演算増幅器２１からの出力電圧Ｖout を通過させ、ホールド信号ＶＨがＨレベルの期間においてその出力電圧Ｖout をホールドするようになっている。
【００４６】
図３は、このトラックホールド動作における演算増幅器２１の入力電圧ＶINP と出力電圧ＶOUT 、トラックホールド回路４３の出力電圧ＶOH、切替信号ＶINITおよびホールド信号ＶＨの各波形を示している。この図３に示すように、トラックホールド回路４３のホールド信号ＶＨは周期ＴごとにＨレベルとなり、このホールド信号ＶＨのＨレベル期間に同期して、演算増幅器２１に切替信号ＶINITが与えられる。この場合の周期Ｔは、演算増幅器２１に必要となるバイアス設定動作の周期よりも短く設定されている。また、これら切替信号ＶINITとホールド信号ＶＨとは、図示しない制御回路から与えられている。
【００４７】
いま時刻ｔ１においてホールド信号ＶＨがＬレベルからＨレベルに変化すると、時刻ｔ１から少なくともトラックホールド回路４３のホールド時間Δｔ２以上経過した後の時刻ｔ２において、切替信号ＶINITがＬレベルからＨレベルに変化する。これにより、演算増幅器２１は増幅動作からバイアス設定動作へと移行し、演算増幅器２１の出力電圧ＶOUT は入力電圧ＶINP 、ＶINM とは無関係な値（トランジスタＱ３２のゲート・ソース間電圧）になる。しかし、時刻ｔ２では既にトラックホールド回路４３がホールド動作を行っているので、バイアス設定動作に伴う演算増幅器２１の出力電圧ＶOUT がトラックホールド回路４３の出力電圧ＶOHに影響を及ぼすことはない。
【００４８】
その後、時刻ｔ２からバイアス設定動作の完了に必要となる上述の時間Δｔ１以上経過した時刻であって、且つホールド信号ＶＨがＨレベルからＬレベルに変化する時刻ｔ４よりも少なくとも時間Δｔ３だけ早い時刻ｔ３において、切替信号ＶINITがＨレベルからＬレベルに変化する。この時間Δｔ３は、演算増幅器２１がバイアス設定動作から増幅動作に復帰するために要する時間である。
【００４９】
これにより、演算増幅器２１のコンデンサＣ２１にバイアス電圧に相当する電荷が設定されるとともに、演算増幅器２１は、トラックホールド回路４３がトラック動作を開始する時刻ｔ４以降において、通常の増幅動作を行うことができる。つまり、この適用例では、トラックホールド回路４３のホールド期間を利用して、演算増幅器２１のバイアス設定動作を実行しているのである。
【００５０】
以上述べたように、本実施形態の演算増幅器２１は、フォールデッドカスコード接続タイプの差動増幅回路２２の出力端子と電圧増幅回路２４の入力端子との間を結合するコンデンサＣ２１と、そのコンデンサＣ２１に所定のバイアス電圧を充電するためのバイアス設定回路２３とを備えたので、レベルシフト回路としてソースフォロアなどのトランジスタ回路を用いることなく、差動増幅回路２２と電圧増幅回路２４とのバイアス状態を上記バイアス電圧に応じて任意に設定することができる。
【００５１】
これにより、差動増幅回路２２の電圧ゲインＡｖを高める上で必要となるバイアス条件、すなわちトランジスタＱ２７、Ｑ２９を飽和領域で動作させることが可能となり、演算増幅器２１は、カスコード接続された差動増幅回路２２が本来有する高い電圧ゲインを有効に利用することができる。また、飽和領域においても、ドレイン抵抗ｒｄおよび相互コンダクタンスｇｍが少しでも高くなるように、トランジスタＱ２７、Ｑ２９に対してより細かいバイアス設定が可能となるので、電圧ゲインＡｖを一層高めることができる。
【００５２】
さらに、レベルシフト回路としてソースフォロアなどのトランジスタ回路を用いていないので、差動増幅回路２２と電圧増幅回路２４との間の回路においてｐｏｌｅ（極）の発生がなくなり、演算増幅器２１の安定性を高めることができるという優れた効果を奏する。
【００５３】
（第２の実施形態）
次に、本発明の第２の実施形態について演算増幅器の電気的構成を示す図４を参照しながら説明する。なお、図４において図１と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００５４】
この図４に示す演算増幅器４４において、差動増幅回路２２の出力端子であるトランジスタＱ２７のドレインとコンデンサＣ２１の端子ｘａとの間には、Ｎチャネル型のトランジスタＱ３８とＰチャネル型のトランジスタＱ３９とが並列接続された構成のアナログスイッチ４５（第３のスイッチ回路に相当）が接続されている。これらトランジスタＱ３８およびＱ３９の各ゲートは、それぞれインバータ回路４２の出力端子および入力端子４１に接続されている。ここで、スイッチ３９、４０、４５およびインバータ回路４２によりバイアス設定回路４６（第１のバイアス設定回路に相当）が構成されている。
【００５５】
一方、トランジスタＱ３３のゲートとコンデンサＣ２１の端子ｘａとの間には、コンデンサＣ２３（第２のコンデンサに相当）が接続されている。また、トランジスタＱ３３のゲートと入力端子３５との間にはＰチャネル型のトランジスタＱ４０（第２のバイアス設定回路に相当）が接続されており、そのゲートはインバータ回路４２の出力端子に接続されている。なお、本実施形態では、トランジスタＱ３２、Ｑ３３の各ゲートが電圧増幅回路２４の入力端子に相当する。
【００５６】
次に、上記構成を持つ演算増幅器４４の動作について説明する。
切替信号ＶINITがＬレベルからＨレベルに変化すると、スイッチ３９、４０およびトランジスタＱ４０がオンするとともにスイッチ４５がオフとなり、バイアス設定動作が行われる。
【００５７】
ここで、スイッチ４５を設けたのは以下の理由による。すなわち、バイアス設定動作中であっても、差動増幅回路２２の各トランジスタＱ２１、Ｑ２２、Ｑ２４〜Ｑ２９は入力電圧ＶINP 、ＶINM に応じた動作を行っており、スイッチ４５を設けない場合（例えば第１の実施形態の場合）には、差動増幅回路２２の出力端子と入力端子３８との間でスイッチ３９を介して電流が流れてしまう。スイッチ３９には若干のオン抵抗が存在するため、スイッチ３９に電流が流れると電圧が発生し、コンデンサＣ２１のバイアス電圧に誤差が生じる。スイッチ４５を設けることにより、この誤差の発生を防止することができる。
【００５８】
さて、バイアス設定動作中、コンデンサＣ２３の両端子のうち差動増幅回路２２側の端子ｘｃには、スイッチ３９を介してバイアス設定電圧ＶBIAS4 が印加され、トランジスタＱ３３に接続される端子ｘｄには、トランジスタＱ４０を介してバイアス設定電圧ＶBIAS1 が印加される。この状態で、トランジスタＱ３３にはバイアス設定電圧ＶBIAS1 により決まる一定のドレイン電流が流れる。
【００５９】
コンデンサＣ２１、Ｃ２３が十分に充電された後、切替信号ＶINITがＨレベルからＬレベルに変化すると、スイッチ３９、４０およびトランジスタＱ４０がオフするとともにスイッチ４５がオンとなり増幅動作が行われる。この場合、コンデンサＣ２３の端子ｘｄとトランジスタＱ３３のゲートとの接続ノードはハイインピーダンスとなるため、コンデンサＣ２１と同様にコンデンサＣ２３の電荷も保存される。
【００６０】
その結果、増幅動作中、トランジスタＱ２７のドレイン電圧がバイアス設定電圧ＶBIAS4 、トランジスタＱ３３のゲート電圧がバイアス設定電圧ＶBIAS1 、トランジスタＱ３２のゲート電圧がトランジスタＱ３３のドレイン電流に応じて定まる電圧となる。なお、本実施形態においてもバイアス設定電圧ＶBIAS4 、ＶBIAS2 は、第１の実施形態と同様にして決めれば良く、バイアス設定電圧ＶBIAS1 は出力端子３７に接続される負荷に応じて必要とされるトランジスタＱ３２、Ｑ３３の電流に基づいて決めれば良い。
【００６１】
増幅動作中、入力電圧ＶINP 、ＶINM に応じて差動増幅回路２２から出力される電圧は、コンデンサＣ２１を介して電圧増幅回路２４のロウサイド側のＮチャネル型トランジスタＱ３２に与えられるとともに、コンデンサＣ２３を介してハイサイド側のＰチャネル型トランジスタＱ３３にも与えられる。換言すれば、互いに異なる導電型を有するトランジスタＱ３２とＱ３３のゲートは、コンデンサＣ２１とＣ２３とを介して結合され、共通の電圧により駆動される。このため、トランジスタＱ３２とＱ３３とは、差動増幅回路２２の出力電圧に対して相補的に動作するようになる。その結果、電圧増幅回路２４の出力インピーダンスが、ロウサイド側とハイサイド側とで平衡化され、立ち上がり、立ち下がり両方向のスルーレートを同等に高めることができるようになる。
【００６２】
以上述べたように、本実施形態の演算増幅器４４によれば、第１の実施形態で示した演算増幅器２１に対してさらにスイッチ４５を設けたので、バイアス設定動作においてコンデンサＣ２１の端子ｘａの電圧を精度良くバイアス設定電圧ＶBIAS4 に設定することができる。その結果、バイアス設定動作において発生する電圧誤差を低減でき、より高精度の増幅動作が可能となる。
【００６３】
また、電圧増幅回路２４のトランジスタＱ３２とＱ３３のゲートがコンデンサＣ２１とＣ２３とにより結合され、これらのゲートに差動増幅回路２２の出力電圧が共通に与えられるので、トランジスタＱ３２とＱ３３とは相補的に動作するようになって、立ち上がりと立ち下がりのスルーレートを同等に高めることができる。
【００６４】
（第３の実施形態）
次に、本発明の第３の実施形態について演算増幅器の電気的構成を示す図５を参照しながら説明する。なお、図５において図１と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００６５】
図５に示す演算増幅器４７は、差動増幅回路４８、コンデンサＣ２１、バイアス設定回路４９、電圧増幅回路５０および位相補償回路２５から構成されている。この演算増幅器４７は、図１に示した演算増幅器２１における差動増幅回路２２に替えて、折り返しのないカスコード接続タイプの差動増幅回路４８を採用した点に特徴がある。
【００６６】
その差動増幅回路４８は、トランジスタＱ２１〜Ｑ２３およびトランジスタＱ４１〜Ｑ４６から構成されている。電源線２６とトランジスタＱ２１、Ｑ２２からなる差動対との間には、それぞれ対をなすＮチャネル型のトランジスタＱ４５とＱ４６、Ｐチャネル型のトランジスタＱ４３とＱ４４およびＰチャネル型のトランジスタＱ４１とＱ４２が直列に（縦積みとなるように）接続されている。トランジスタＱ４１〜Ｑ４４（負荷トランジスタに相当）はカスコード接続されており、差動対に対する能動負荷５１を構成している。また、トランジスタＱ４５、Ｑ４６の共通ゲート線にはバイアス設定電圧ＶBIAS2 が与えられている。なお、トランジスタＱ４４およびＱ４６の各ドレインの共通接続点が、差動増幅回路４８の出力端子に相当する。
【００６７】
電圧増幅回路５０は、ソース接地されたＮチャネル型のトランジスタＱ４７（第１のトランジスタに相当）とＰチャネル型のトランジスタＱ４８（第２のトランジスタに相当）とから構成されている。トランジスタＱ４７は、そのゲートにバイアス設定電圧ＶBIAS3 が与えられており、定電流回路として動作するようになっている。なお、トランジスタＱ４８のゲートが、電圧増幅回路５０の入力端子に相当する。
【００６８】
本実施形態において、コンデンサＣ２１は、差動増幅回路４８の出力端子と電圧増幅回路５０の入力端子との間に接続されており、スイッチ４０は、コンデンサＣ２１の端子ｘｂとトランジスタＱ４８のドレインとの間に接続されている。これらスイッチ３９、４０およびインバータ回路４２によりバイアス設定回路４９（第１のバイアス設定回路に相当）が構成されている。
【００６９】
上記構成を有する演算増幅器４７は、第１の実施形態で述べた演算増幅器２１と同様にしてバイアス設定動作と増幅動作とを行う。また、上述した（１）式、（２）式、（８）式、（９）式などについても、Ｎチャネル型とＰチャネル型の違い、基準電位となる電源線の違いなどに伴う形式的な変更を加えることにより同様にして成立する。従って、本実施形態においても、トランジスタＱ４４、Ｑ４６が飽和領域で動作するようにバイアス設定電圧ＶBIAS4 、ＶBIAS2 を決めることにより、演算増幅器４７の電圧ゲインＡｖを高めることができ、第１の実施形態と同様の効果を得ることができる。
【００７０】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
第１の実施形態におけるトランジスタＱ２７のドレインとコンデンサＣ２１の端子ｘａとの間、および第３の実施形態におけるトランジスタＱ４４のドレインとコンデンサＣ２１の端子ｘａとの間に、第２の実施形態におけるアナログスイッチ４５と同様のスイッチ回路を設けても良い。
【００７１】
第２の実施形態において、トランジスタＱ３３のゲートとコンデンサＣ２１の端子ｘａとの間にコンデンサＣ２３を設けたが、これに替えてトランジスタＱ３３のゲートとコンデンサＣ２１の端子ｘｂとの間に設けても良い。また、演算増幅器４４において、スイッチ４５を除いても動作可能である。さらに、第２のバイアス設定回路としてトランジスタＱ４０を用いたが、これに替えてアナログスイッチを用いても良い。
【００７２】
第３の実施形態において、トランジスタＱ４７のゲートとコンデンサＣ２１の端子ｘａまたは端子ｘｂとの間にコンデンサ（第２のコンデンサに相当）を接続するとともに、トランジスタＱ４７のゲートと入力端子３２との間にトランジスタまたはアナログスイッチ（第２のバイアス設定回路に相当）を接続すれば、第２の実施形態と同様の効果が得られる。
【００７３】
複数の入力端子を備えた電圧増幅回路を採用し、差動増幅回路２２、４８の出力端子と上記電圧増幅回路の各入力端子とをそれぞれコンデンサにより結合した構成としても良い。第２の実施形態で述べた演算増幅器４４は、この構成の一例である。
【００７４】
各実施形態において、スイッチ４０をコンデンサＣ２１の端子ｘｂとバイアス設定端子との間に接続し、バイアス設定動作においてコンデンサＣ２１の端子ｘｂに所定のバイアス設定電圧を印加するようにしても良い。
また、差動増幅回路２２、４８におけるカスコード接続の段数は２に限らず３以上であっても良い。
【００７５】
上述した演算増幅器２１、４４、４７は、トラックホールド回路の前置増幅器に限らず、スイッチドキャパシタフィルタ、Ａ／Ｄコンバータ、Ｄ／Ａコンバータなどに適用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す演算増幅器の電気的構成図
【図２】演算増幅器とトラックホールド回路との電気的な接続形態を示す図
【図３】演算増幅器とトラックホールド回路の動作を示す電圧・信号波形図
【図４】本発明の第２の実施形態を示す図１相当図
【図５】本発明の第３の実施形態を示す図１相当図
【図６】従来構成を示す図１相当図
【符号の説明】
２１、４４、４７は演算増幅器、２２、４８は差動増幅回路、２３、４６、４９はバイアス設定回路（第１のバイアス設定回路）、２４、５０は電圧増幅回路（ソース接地電圧増幅回路）、３９はアナログスイッチ（第１のスイッチ回路）、４０はアナログスイッチ（第２のスイッチ回路）、４５はアナログスイッチ（第３のスイッチ回路）、Ｃ２１はコンデンサ（第１のコンデンサ）、Ｃ２３はコンデンサ（第２のコンデンサ）、Ｑ２４〜Ｑ２７、Ｑ４１〜Ｑ４４はトランジスタ（負荷トランジスタ）、Ｑ３２、Ｑ４７はトランジスタ（第１のトランジスタ）、Ｑ３３、Ｑ４８はトランジスタ（第２のトランジスタ）、Ｑ４０はトランジスタ（第２のバイアス設定回路）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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