(57)【特許請求の範囲】
【請求項１】
一対の基板と、
前記一対の基板の一方の透明基板の内側に形成されたゲートラインと、
前記一方の透明基板の内側に形成され、前記ゲートラインと直交するドレインラインと、
前記一方の透明基板の内側に設けられ、ドレイン電極が前記ドレインラインに対して斜め４５度の角度で引き出され、ゲート電極が前記ゲートラインに対して４５度の角度で引き出され、チャネル長の方向が前記ドレインライン及び前記ゲートラインに対して４５度の角度をなしている薄膜トランジスタと、
前記一方の透明基板の外側に設けられ、光吸収軸の方向が前記薄膜トランジスタのチャネル長の方向と直交する偏光板と、
を有することを特徴とする液晶表示素子。
【請求項２】
前記薄膜トランジスタは、アモルファスシリコンからなる半導体層を有することを特徴とする請求項１に記載の液晶表示素子。
【請求項３】
前記薄膜トランジスタは逆スタガ型であることを特徴とする請求項１又は請求項２に記載の液晶表示素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶表示素子に関し、さらに詳しくは、アクティブ・マトリクス液晶ディスプレイの製造分野で利用することができる。
【０００２】
【従来の技術】
従来、この種の液晶表示素子としては、図７に示すように画素を所謂デルタ（またはトライアングル）配列と称される構造に配置したものが知られている。このような構造の液晶表示素子は、デルタ配列を採用したことにより、表示画像の分解能が向上するため、動画画像用として一般に用いられている。図７はその液晶表示素子を構成するＴＦＴ基板の平面図であり、同図中符号１がデルタ型に配置された、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）でなる画素電極である。このため、相隣接する画素電極１の列どうしは、画素ピッチの半ピッチ分ずれた配置になっている。画素電極１の形状は、長方形の１つのコーナ部を矩形状に切り欠いた形状であり、この切り欠いた部分に例えば逆スタガ型の薄膜トランジスタ（ＴＦＴ）２が配置されている。なお、画素電極１に形成される切欠き部分は、相隣接する画素の列どうしで切り欠き部分の位置が異なるように設定されている。具体的には、同図に示すように、図中右下に切欠き部分１Ａが形成される画素が配列された列と、図中左下に切欠き部分１Ｂが形成された画素が配列された列とが隣接するように配置されている。
【０００３】
これらの画素電極１の切欠き部分に配置された薄膜トランジスタ２は、ゲート電極３、図示しないゲート絶縁膜、半導体層４、ソース電極５、およびドレイン電極６などで構成されている。ゲート電極３は、列方向に画素列に沿って走るゲートライン７から垂直をなす方向に引き出されている。また、ドレイン電極６は、行方向沿って走るジグザグ状に延在するドレインライン８から引き出されている。具体的には、このドレインライン８は、画素電極１の側縁に沿って行方向（図面縦方向）に走る行方向部分８Ａと、隣接する画素列どうしの間で上記したゲートライン７に沿って列方向（図面横方向）に走る列方向部分８Ｂと、から構成されている。さらに、ソース電極５は、画素電極１に接続するように、端部が画素電極１に重なるようにパターン形成されている。そして、このように構成されたＴＦＴ基板と、図示しない共通基板と、の対向外側面にそれぞれ偏光板が設けられると共に、両基板の対向内側面にそれぞれ配向膜が設けられ、周知のように両基板間に液晶が封入されて液晶表示素子が大略構成されている。なお、図中Ｃは画素電極１の部分に重なるように形成された蓄積容量電極を示している。
【０００４】
なお、図８は上記した従来の液晶表示素子におけるＴＦＴ基板の１画素部分を拡大した平面図であり、図９は図８のＹ−Ｙ断面図である。図９中、符号９はガラス基板であり、このガラス基板９の対向外側面に偏光板２０が形成されている。また、ガラス基板９の対向内側面には、上記したように、ゲート電極３が形成され、このゲート電極３とガラス基板９の上にゲート絶縁膜１０が形成されている。そして、ゲート絶縁膜１０の上には、半導体層４と画素電極１とがパターン形成されている。また、半導体層４上には、画素電極１と接続されたソース電極５と、ドレイン電極６と、が分離して形成され、ソース電極５及びドレイン電極６間の半導体層４にはチャネル領域４ａが設けられている。なお、このような液晶表示素子に対しては、バックライトなどの光が偏光板２０側から入射するようになっている。
偏光板２０の光吸収軸ａは、液晶配向膜に施す配向処理の方向の都合上ゲートライン７の方向及びドレインライン８の方向に対し、斜め方向であった。
【０００５】
【発明が解決しようとする課題】
上記した従来の液晶表示素子にあっては、図７に示すように、その画素配置（デルタ配列）に起因してドレインラインが画素電極１の外周縁に沿って回り込んでジグザクに走る構造である。このため、配線の長さが長くなるという問題があった。具体的な問題としては、配線が長くなることにより、配線抵抗の増大や、他の配線との間での不要な静電容量の発生などを招いていた。特に図７に示すように、ゲートライン７とドレインライン８の列方向部分８Ｂとが重なり合わないように所定間隔を隔てて平行に形成されているため、ドレインラインの長さが長くなるという問題があった。このため、さらに配線抵抗が増大すると共に、ゲートライン７とドレインライン８の列方向部分８Ｂとが平行に走るため、配線間での不要な静電容量が発生し易いという問題があった。さらに、このドレインラインの線幅や、他の配線もしくは画素電極１との間隔を確保しようとすると、画素電極１の面積が制限され画素としての開口率が低下するという問題がある。特に、液晶表示素子においては高精細化に伴い画素が微細になるため、上記した従来の液晶表示素子のように画素電極１の切欠き部分１Ａ、１Ｂに薄膜トランジスタ２を配置する構造とすると有効な画素領域の面積がさらに減少するという問題がある。
【０００６】
また、従来の液晶表示素子においては、図９に示すように、下方に設けられたバックライトの光が直接、或いはソース電極５、ドレイン電極６、並びにゲート電極３などの金属膜間で反射して、光導電性を有する半導体層４のチャネル形成領域に入射する。ところで、光（バックライト光、自然光を含む）は、その進行方向に対し、垂直に振動しているが、光の反射について考える際、光をＳ偏光とＰ偏光との２つに区分して考えることができる。上記したＳ偏光は、振幅が反射面に平行な成分であり、Ｐ偏光は、振幅が反射面に垂直（有角な）成分である。特に、反射を繰り返して薄膜トランジスタのチャネル部に到達する光は、反射率の違いからＳ偏光がそのほとんどであることが知られている。すなわち、斜め下方から入射するＳ偏光は、ソース電極及びドレイン電極側からそれぞれ入射し、チャネル領域に到達するので、薄膜トランジスタ２のオフ電流が増大し、コントラストの低下や、クロストークの発生などが起こり、表示品質の低下を招くという問題があった。
この発明の課題は、コントラストの低下を抑制することである。
【０００７】
【課題を解決するための手段】
請求項１にかかる発明は、液晶表示素子であって、
一対の基板と、
前記一対の基板の一方の透明基板の内側に形成されたゲートラインと、
前記一方の透明基板の内側に形成され、前記ゲートラインと直交するドレインラインと、
前記一方の透明基板の内側に設けられ、ドレイン電極が前記ドレインラインに対して斜め４５度の角度で引き出され、ゲート電極が前記ゲートラインに対して４５度の角度で引き出され、チャネル長の方向が前記ドレインライン及び前記ゲートラインに対して４５度の角度をなしている薄膜トランジスタと、
前記一方の透明基板の外側に設けられ、光吸収軸の方向が前記薄膜トランジスタのチャネル長の方向と直交する偏光板と、
を有することを特徴としている。
【０００８】
請求項１にかかる発明においては、偏光板の光吸収軸がトランジスタのチャネル長方向に直交させているので、トランジスタのチャネルに入射されるＳ偏光を吸収することができ、トランジスタのオフ電流を低減することができるので十分なコントラスト比の表示を実現できる。
【００１１】
【発明の施例の形態】
以下、この発明に係る液晶表示素子の詳細を図面に示す実施形態に基づいて説明する。
（実施形態１）
図１は本発明に係る液晶表示素子の実施形態を示す概略平面図であり、図２は１つの画素電極を示す拡大平面図である。なお、図１および図２は外面に偏光板がそれぞれ設けられた一対の基板間に液晶を封入してなる液晶表示素子を構成する一方の基板であるＴＦＴ基板について示したものである。
同図中１１Ｒ、１１Ｇ、１１Ｂは、ガラスなどでなる一方の透明基板に形成された、例えばＩＴＯでなる画素電極を示している。画素電極１１Ｒ、１１Ｇ、１１Ｂは、同図に示すように列方向（図面左右方向）に赤色を表示する１１Ｒ、緑色を表示する１１Ｇ、青色を表示する１１Ｂを１ピッチとしてこの順に複数配列されて画素列１１Ｌを構成している。列方向に直角をなす方向（以下、行方向と称する）の相隣接する画素列１１Ｌどうしの画素電極１１Ｒ、１１Ｇ、１１Ｂのピッチは同じで、列として半ピッチずれるように形成され、所謂デルタ配列に配置されている。この画素電極１１Ｒ、１１Ｇ、１１Ｂの形状は、本実施形態では略五角形（厳密には七角形）であり、図２に示すように、行方向に平行な２本の平行辺１１ｄと、この平行辺１１ｄに直角をなしこれら平行辺１１ｄの間隔（画素幅）に近似した長さの列方向辺１１ｅと、この列方向辺１１ｅの両端と各平行辺１１ｄの一端部とを結ぶ２本のコーナ辺１１ｆと、平行辺１１ｄの他端部どうしを結ぶ線分を底辺とする二等辺三角形の斜辺に相当する２本の斜辺１１ｇと、によって輪郭が構成されている。なお、これら２本の斜辺１１ｇは平行辺１１ｄどうしを結ぶ線より外側で交わっており、画素電極１１Ｒ、１１Ｇ、１１Ｂに突出部１１ｈを形成している。このような形状の画素電極１１Ｒ、１１Ｇ、１１Ｂは、図１に示すように、同じ向きになるように配置されている。詳しくは、突出部１１ｈが行方向の一方の向きに隣接する画素列１１Ｌに臨むように配置され、列方向辺１１ｅは、行方向の他方の向きに隣接する画素列１１Ｌに臨むように配置されている。
【００１２】
そして、相隣接する画素列１１Ｌどうしの間には、メタル材料でなるゲートライン（ゲートバスライン）１２がそれぞれ形成されている。なお、これらのゲートライン１２を形成する際には、同時にゲート電極１２Ａがゲートライン１２の所定位置から引き出されるようなパターンに形成される。本実施形態では、図１に示すようにゲート電極１２Ａが、相隣接するゲートラインどうしで異なる向きに引き出されている。例えば、図１を用いて説明すれば、上から１列目のゲートライン１２から引き出されるゲート電極１２Ａは、図中左斜め上略４５度の方向に引き出されている。また、上から２列目のゲートライン１２から引き出されるゲート電極１２Ａは、ゲートライン１２に対して右斜め上略４５度の方向に引き出されている。このため、上から１列目のゲートライン１２から引き出されたゲート電極１２Ａと、上から２列目のゲートライン１２から引き出されたゲート電極１２Ａと、はそれぞれの引き出し方向（ゲート幅方向）が略９０度の角度をなしている。
【００１３】
１本のゲートライン１２に着目した場合、このゲートライン１２は、これを挟む画素列１１Ｌの一方側に位置する画素列１１Ｌに属する画素電極１１Ｒ、１１Ｇ、１１Ｂの列方向辺１１ｅと平行をなしている。また、このゲートライン１２と、他方側に位置する画素列１１Ｌ内の相隣接する画素電極１１Ｒ、１１Ｇ、１１Ｂ間には、略三角形状の領域Ａが形成されている。この領域Ａには、上記したゲート電極１２Ａが引き出されており、このゲート電極１２Ａの上に図示しないゲート絶縁膜が形成され、このゲート絶縁膜上に半導体層１３がパターン形成され、さらに半導体層１３の上に、ドレイン電極１５ｍと、画素電極１１Ｒ、１１Ｇ、１１Ｂに接続するソース電極１４と、がパターン形成されて薄膜トランジスタＱが構成されている。この薄膜トランジスタＱの半導体層１３のソース電極１４及びドレイン電極１５ｍ間にはチャネル領域１３ａが設けられチャネル領域１３ａのチャネル長ＣＬの方向ｃは、各ゲート電極１２Ａの引き出し方向（ゲート幅ＣＷの方向）と直角をなす方向となっている。
【００１４】
図中１５はメタル膜をパターン形成してなるドレインラインを示している。このドレインライン１５は、画素電極１１Ｒに接続される薄膜トランジスタＱのドレイン電極１５ｍと一体的に形成された１５Ｒと、画素電極１１Ｇに接続される薄膜トランジスタＱのドレイン電極１５ｍと一体的に形成された１５Ｇと、画素電極１１Ｂに接続される薄膜トランジスタＱのドレイン電極１５ｍと一体的に形成された１５Ｂとからなり、図示しない駆動回路から赤色を表示する信号に応じた所定電圧がドレインライン１５Ｒに印加され、緑色を表示する信号に応じた所定電圧がドレインライン１５Ｇに印加され、青色を表示する信号に応じた所定電圧がドレインライン１５Ｂに印加される。この為、駆動回路は各色に応じた電圧をラインごとに印加すればよいので構成が簡素化できる。また、ドレインライン１５Ｒ、１５Ｇ、１５Ｂはそれぞれ、同画素列１１Ｌ内の相隣接する画素電極１１Ｒ、１１Ｇ、１１Ｂどうしの間に形成された行方向直線部１５ｋと、各画素列１１Ｌ間の対応する行方向直線部１５ｋどうしを結ぶ斜め直線部１５ｌと、から構成されている。このようにドレインライン１５は、行をなす各画素電極１１Ｒ、１１Ｇ、１１Ｂの輪郭に沿って行方向にジグザグ状に走るように形成されている。上記したドレイン電極１５ｍは、上記した略三角形状の領域Ａ内に存在するドレインライン１５の斜め直線部１５ｌから引き出されている。このように、ドレインライン１５に行方向直線部１５ｋどうしを結ぶ部分を両者を最短距離で結ぶ斜め直線部１５ｌとしたことにより、ドレインライン１５とゲートライン１２とが、従来のように沿って走ることがなくなり、不要な容量が発生することが防止できる。なお、本実施形態では、画素列１１Ｌに沿って各画素電極１１Ｒ、１１Ｇ、１１Ｂに図示しない絶縁膜を介して画素電極１１Ｒ、１１Ｇ、１１Ｂの下方に蓄積容量電極１６を備えている。
また、図示しないが、他方の対向基板には画素電極１１Ｒ、１１Ｇ、１１Ｂにそれぞれ対応して赤、緑、青色のカラーフィルタｇａ設けられている。
【００１５】
さらに、本実施形態は図示しない上記透明基板の下面（共通電極を形成した基板と対向する面と反対側の面）に偏光板（図示省略する）を備えている。このような入射型の液晶表示素子では、下面偏光板の下方にバックライトが設けられており、バックライト等の半導体層１３の面の法線方向以外に進行する光は、振幅が偏光板及び半導体層１３の面に平行な光成分のＳ偏光と、このＳ偏光と振幅が直交するＰ偏光とからなっている。ここでＰ偏光は偏光板の透過軸、吸収軸の向きにかかわらず、偏光板等により減衰される。ところでこのような薄膜トランジスタＱでは、ソース電極側から入射する光とドレイン電極側から入射する光が、半導体層１３のチャネル領域に侵入しやすい。ここで、図２に示すように、偏光板の光吸収軸ａと、薄膜トランジスタＱのチャネル長方向ｃと、が約４５度の角度をなすように設定されている。本実施形態でこの角度を４５度にした理由は、相隣接する画素列１１Ｌに組み込まれた薄膜トランジスタＱのチャネル長方向が互いに９０度の角度をなすため、ある画素列１１Ｌの薄膜トランジスタＱのチャネル長方向と偏光板の光吸収軸方向とを９０度に設定してしまうとその上下の列の画素列１１Ｌの薄膜トランジスタＱのチャネル長方向ｃと偏光板の光吸収軸の方向とが平行になり、チャネル長方向の振幅の反射を起こし易いＳ偏光の成分がこの薄膜トランジスタＱにソース、ドレイン電極側から入射することになり、列ごとでチャネル特性が変わる虞れがあるため、全ての薄膜トランジスタＱのチャネル特性の均衡をとるためである。
【００１６】
以上のような構成としたことにより、本実施形態では画素の開口率を大きくすることが可能となる。すなわち、ドレインライン１５とゲートライン１２とが平行をなして並ぶ部分がない構造としたことにより、両ライン間の距離を充分確保する必要がない。このため、画素列１１Ｌどうしをより近接させることが可能となる。したがって、ＴＦＴ基板面における画素電極１１Ｒ、１１Ｇ、１１Ｂの面積を増加させることが可能となり、実質的な画素の開口率を大きくすることができる。また、このようにドレインライン１５とゲートライン１２とが平行に並ばない構成としたため、不要な静電容量が発生するという不都合を回避することができる。しかも、ゲートライン１５は斜め直線部１５ｌを備えているため、配線の総延長が短く、配線抵抗を低減することができる。
【００１７】
また、画素列内の相隣接する画素電極１１の斜辺１１ｇとゲートライン１２とで形成される略三角形状の領域Ａは、その三角形の底辺の長さが略画素幅分を有する幅の広い領域であるため、この領域Ａ内に形成される薄膜トランジスタＱのチャネル長及びチャネル幅を広い範囲で設定することが可能となる。特に、近年は液晶表示素子においては、高精細化に伴い、画素電極の微細化が進み、これに接続される薄膜トランジスタもサイズの縮小化が余儀なくされているため、ＭＯＳトランジスタのショートチャネル効果が起こり易くなっている。本実施形態のような構造を採用することにより、薄膜トランジスタのチャネル長及びチャネル幅を確保することが可能となり、ショートチャネル効果を有効に防止することが可能となる。
【００１８】
さらに、本実施形態においては、画素列１１Ｌどうしの間にゲートライン１２を直線的に配置したことにより、蓄積容量電極１６とが交差および重なることがなく、ゲートライン１２に不要な容量が発生するのを防止することができる。
【００１９】
また、本実施形態においては、薄膜トランジスタＱのチャネル長方向ｃと偏光板の光吸収軸ａとが４５度の角度をなすように設定されているため、チャネル長方向が異なっていても全ての薄膜トランジスタのチャネル特性を均一化することができる。よって、本実施形態によれば、液晶表示素子の表示バランスを良好にする効果を奏する。
【００２０】
（実施形態２）
図３は、本発明の実施形態２の概略を示す平面図である。上記した実施形態１では相隣接する画素列１１Ｌで薄膜トランジスタＱのチャネル長方向が異なる構成であったが、本実施形態では画素電極に接続される薄膜トランジスタのチャネル長方向を全て同一にしたことを特徴としている。なお、本実施形態の説明にあたり上記実施形態１と同一部分には同一の符号を付して説明を省略する。
【００２１】
本実施形態においては、同図に示すように、画素電極１１の形状が五角形であり、列方向辺１１ｅの長さが平行辺１１ｄ、１１ｄの間隔と同一、すなわち二つの平行辺１１ｄに列方向辺１１ｅが直角に交わる形状となっている。このため、ゲートライン１２とドレインライン１５とが直交する部分に対応して画素電極１１を面積効率よく配置することができ、画素面積を稼ぐことができる。また、ゲートライン１２から引き出されるゲート電極１２Ａのゲート幅方向が各画素列１１Ｌ間で同一方向となるように設定している。このため、本実施形態では、画素電極１１に接続された全ての薄膜トランジスタＱのチャネル長方向（ゲート幅方向）ａに対して、偏光板の光吸収軸ａが９０度の角度をなすように偏光板を設置している。このように、薄膜トランジスタＱのチャネル長方向ｃを揃えたことにより、偏光板へ入射する光のうち、ソース、ドレイン電極側から直接又は、電極により反射され半導体層１３に入射する方向に進行し、かつチャネル長方向と直交方向の振幅のＳ偏光を最大に吸収することが可能となる。この反射し易いＳ偏光の入射を抑制することができるため、薄膜トランジスタＱの半導体層１３に入射する光の量が減少し、よって薄膜トランジスタＱのオフ電流の増大を抑制することができる。その結果、液晶表示素子のコントラストの低下や、クロストークの発生などの不都合を防止でき、表示品質を向上することができる。
【００２２】
（実施形態３）
図４および図５は、本発明の液晶表示素子の実施形態３を示している。図４は一つの画素部を示す拡大平面図であり、図５は図４に示すＸ−Ｘ部分の断面図である。なお、本実施形態を説明するにあたり、上記した実施形態１と同一部分には同一の符号を付して説明する。
【００２３】
本実施形態は、図５に示すように、例えばガラスでなる透明基板１７の上に、ゲート電極１２Ａが形成されている。なお、このゲート電極１２Ａの形成工程では、ゲートライン１２も同時にパターン形成される。そして、ゲート電極１２Ａおよび透明基板１７上には、例えばＳｉＮなどの光透過性を有するゲート絶縁膜１８が堆積されている。さらに、このゲート絶縁膜１８上には、ゲート電極１２Ａに対向する位置に、例えばアモルファスシリコンでなる半導体層１３と、ＩＴＯでなる画素電極１１がそれぞれパターン形成されている。さらに、半導体層１３上には、半導体層１３上で分離されたソース電極１４とドレイン電極１５ｍが形成されている。ドレイン電極１５ｍは、図４に示すように、ゲートライン１２と平面的にみて直交するドレインライン１５より斜め４５度の角度で引き出されるパターンとなるように、ドレインライン１５と同時に形成されている。
【００２４】
また、図４に示すように、画素電極１１の、ゲートライン１２とドレインライン１５とが平面的にみて交わる箇所に臨む部分には、切欠き部１１ｈが形成されている。そして、この切欠き部１１ｈとゲートライン１２とドレインライン１５とで形成される領域には、薄膜トランジスタＱが配置されている。この薄膜トランジスタＱを構成するゲート電極１２Ａは、ゲートライン１２から、このゲートライン１２に対して約４５度の角度をなすように引き出されている。すなわち、薄膜トランジスタＱのチャネル長方向ｃは、ゲートライン１２並びにドレインライン１５に対して４５度の角度をなすように設定されている。
【００２５】
さらに、図５に示すように、透明基板１７の下面には、偏光板２０が配置されている。本実施形態においては、図４に示すように、偏光板２０の光吸収軸ａに対し、薄膜トランジスタＱが、そのチャネル長方向ｃを９０度の角度になるように設定されている。このような構成としたことにより、図５に示すように、偏光板２０に入射した光は、チャネル長方向と直交方向の振幅の反射を起こし易いＳ偏光が吸収され、またＰ偏光が偏光板により減衰され、ソース電極１４、ドレイン電極１５ｍ、ゲート電極１２Ａなどに反射して薄膜トランジスタＱの半導体層１３に入射する光の量を低減することができる。なお、本実施形態は画素配列がデルタ配列の液晶表示素子のみに適用されるものではなく、他のあらゆる配列の液晶表示素子に適用することが可能であり、通常の格子状のマトリクス配列でもよい。
【００２６】
（実施形態４）
図６は、本発明の実施形態４の概略を示す平面図である。上記実施形態１及び２ではドレインラインに斜め直線部を設けた構成であったが、本実施形態ではドレインラインを全て直線状に形成することを特徴としている。尚、本実施形態の説明にあたり上記実施形態と同一部分には同一の符号を付して説明を省略する。本実施形態においては、画素電極１１Ｒ、１１Ｇ、１１Ｂが行方向（図面上下方向）に順次配列され、行毎に半ピッチづつずれている。ドレインライン３０は、画素電極１１Ｒ、１１Ｇ、１１Ｂ間を画素行方向に直線状に配列され、領域Ａに設けられた薄膜トランジスタＱのドレイン電極３１に接続されている。ゲートライン３２は、斜め直線部３２ａと列方向直線部３２ｂとからなり薄膜トランジスタＱのゲート電極と接続され、列方向に画素電極１１Ｒ、１１Ｇ、１１Ｂの間を上下に蛇行するように設けられている。蓄積容量電極３４が絶縁膜を介して画素電極１１Ｒ、１１Ｇ、１１Ｂの下方向に蛇行して設けられている。
したがって、ドレインライン３０がより低抵抗になり、縦方向に画素を増加しても高速に信号電圧を印加することができる。
また、薄膜トランジスタＱのチャネル長方向が行毎に異なっているが、これに限らず一方の方向のみに設定してもよい。
【００２７】
以上、実施形態１〜実施形態４について説明したが、本発明はこれらに限定されるものではなく、構成の要旨に付随する各種の設計変更が可能である。
例えば上記実施形態に用いられる液晶駆動方式は、ＴＮ液晶駆動、ＳＴＮ液晶駆動、強誘電性液晶駆動、反強誘電性液晶駆動、電界複屈折制御駆動方式等いずれの駆動方式でもよい。
また、上記実施形態におけるドレインラインはドレイン電極と一体的に形成されていてもよく、ゲートラインはゲート電極と一体的且つ蓄積容量電極と同じ金属で一括して形成してもよい。
上記実施形態における薄膜トランジスタは逆スタガ型であったがこれに限らず、正スタガ型、コプラナ型であってもよく、半導体層はアモルファスシリコンであっても、ポリシリコンであってもよい。
上記実施形態では、下側の基板に薄膜トランジスタが設けられているが、反射型液晶表示素子である場合、上側基板に薄膜トランジスタを設け、偏光板の偏光軸と薄膜トランジスタのチャネル長方向を適宜設定して上方向からのＳ偏光を制御してもよい。
上記実施形態ではＲ、Ｇ、Ｂをこの順に１ピッチとして配列したが、Ｒ、Ｇ、Ｂに対応する画素電極であればこの順に限らず配列してもよい。
【００２８】
【発明の効果】
以上の説明から明らかなように、この発明によれば、素子内に導入する、例えばバックライトなどの光源から入射する光から、チャネル長方向と直交する振幅のＳ偏光の成分を大幅に削減することができるため、薄膜トランジスタのオフ電流を低減させることができ、Ｐ偏光を積極的に透過するから十分なコントラスト比を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示素子の実施形態１を示す平面図。
【図２】実施形態１における画素電極を示す拡大平面図。
【図３】本発明に係る液晶表示素子の実施形態２を示す平面図。
【図４】本発明に係る液晶表示素子の実施形態３における画素電極を示す拡大平面図。
【図５】図４のＸ−Ｘ断面図。
【図６】本発明に係る液晶表示素子の実施形態４を示す平面図。
【図７】従来の液晶表示素子の平面図。
【図８】従来の液晶表示素子の画素電極を示す拡大平面図。
【図９】図８のＹ−Ｙ断面図。
【符号の説明】
１１  画素電極
１２  ゲートライン
１２Ａ  ゲート電極
１３  半導体層
１５  ドレインライン
１５ｍ  ドレイン電極
１５ｋ  行方向直線部
１５ｌ  斜め直線部
１６  蓄積容量電極
１７  透明基板
２０  偏光板
ａ  光吸収軸
ｂ  光透過軸
ｃ  チャネル長方向
【図１】
0003617517.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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