(57)【特許請求の範囲】
【請求項１】
第１の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第１のシンボルが“１”であるか“０”であるかについての判定結果を得る第１の判定回路と、
第１の位相とは異なる第２の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第２のシンボルが“１”であるか“０”であるかについての判定結果を得る第２の判定回路であって、少なくとも前記第１の判定回路による第１のシンボルについての判定結果に基づいて判定基準を変更する前記第２の判定回路と、
を具備する半導体集積回路。
【請求項２】
前記第２の判定回路が、前記第１の判定回路による第１のシンボルについての判定結果が“１”である場合に、前記第１の判定回路による第１のシンボルについての判定結果が“０”である場合におけるよりもしきい値を高くする、請求項１記載の半導体集積回路。
【請求項３】
前記第２の判定回路が、前記第２の判定回路を構成する素子のバラツキによるしきい値の変動範囲よりも大きい範囲でしきい値をシフトする、請求項２記載の半導体集積回路。
【請求項４】
前記第２の判定回路が、前記入力信号として差動信号を入力し、少なくとも前記第１の判定回路による第１のシンボルについての判定結果に基づいて変更された回路を用いて、差動信号を構成する２つの信号を比較する、請求項１記載の半導体集積回路。
【請求項５】
前記第２の判定回路が、前記差動信号を構成する２つの信号が通過する複数組のノードの内の少なくとも１組のノードにおける負荷容量をアンバランスにする手段を含む、請求項４記載の半導体集積回路。
【請求項６】
第１の位相を有するクロック信号に同期して入力信号の論理値を判定する第１の判定回路と、
第１の位相とは異なる第２の位相を有するクロック信号に同期して入力信号の論理値を判定する第２の判定回路であって、少なくとも前記第１の判定回路の判定結果に基づいて判定基準を変更する前記第２の判定回路と、
前記第１及び第２の位相とは異なる第３の位相を有するクロック信号に同期して入力信号の論理値を判定する第３の判定回路であって、前記第１及び第２の判定回路の判定結果に基づいてしきい値を３通り以上にシフトする前記第３の判定回路と、
を具備する半導体集積回路。
【請求項７】
前記第３の判定回路が、前記第３の判定回路を構成する素子のバラツキによるしきい値の変動範囲よりも大きい範囲でしきい値をシフトする、請求項６記載の半導体集積回路。
【請求項８】
第１の位相を有するクロック信号に同期して入力信号の論理値を判定する第１の判定回路と、
第１の位相とは異なる第２の位相を有するクロック信号に同期して入力信号の論理値を判定する第２の判定回路であって、少なくとも前記第１の判定回路の判定結果に基づいて判定基準を変更する前記第２の判定回路と、
前記第１及び第２の位相とは異なる第３の位相を有するクロック信号に同期して入力信号の論理値を判定する第３の判定回路であって、前記入力信号として差動信号を入力し、前記第１及び第２の判定回路の判定結果に基づいて３通り以上に変更された回路を用いて、差動信号を構成する２つの信号を比較する前記第３の判定回路と、
を具備する半導体集積回路。
【請求項９】
前記第３の判定回路が、前記差動信号を構成する２つの信号が通過する複数組のノードの内の少なくとも１組のノードにおける負荷容量をアンバランスにする手段を含む、請求項８記載の半導体集積回路。
【請求項１０】
Ｎを２以上の整数とするときに、互いに異なる位相を有するクロック信号にそれぞれ同期して入力信号の論理値を判定することにより、第１〜第Ｎのシンボルが“１”であるか“０”であるかについての判定結果を得る第１〜第Ｎの判定回路を具備し、第２〜第Ｎの判定回路が、少なくとも第１〜第（Ｎ−１）の判定回路による第１〜第（Ｎ−１）のシンボルについての判定結果にそれぞれ基づいて判定基準を変更する、請求項１記載の半導体集積回路。
【請求項１１】
前記第１の判定回路が、少なくとも第Ｎの判定回路による第Ｎのシンボルについての判定結果に基づいて判定基準を変更する、請求項１０記載の半導体集積回路。
【請求項１２】
Ｎを２以上の整数とするときに、互いに異なる位相を有するクロック信号にそれぞれ同期して入力信号の論理値を判定する第１〜第Ｎの判定回路と、
所定の位相を有するクロック信号に同期して入力信号の論理値を一定の判定基準で判定する第（Ｎ＋１）の判定回路と、
を具備し、第２〜第Ｎの判定回路が、少なくとも第１〜第（Ｎ−１）の判定回路の判定結果にそれぞれ基づいて判定基準を変更し、前記第１の判定回路が、少なくとも第（Ｎ＋１）の判定回路の判定結果に基づいて判定基準を変更する、半導体集積回路。
【請求項１３】
前記第１〜第Ｎの判定回路の各々が、対応する少なくとも１つの判定回路の判定結果が“１”である場合に、対応する少なくとも１つの判定回路の判定結果が“０”である場合におけるよりもしきい値を高くする、請求項１０記載の半導体集積回路。
【請求項１４】
前記第１〜第Ｎの判定回路の各々が、当該判定回路を構成する素子のバラツキによるしきい値の変動範囲よりも大きい範囲でしきい値をシフトする、請求項１０記載の半導体集積回路。
【請求項１５】
前記第１〜第Ｎの判定回路の各々が、前記入力信号として差動信号を入力し、対応する少なくとも１つの判定回路の判定結果に基づいて変更された回路を用いて、差動信号を構成する２つの信号を比較する、請求項１０記載の半導体集積回路。
【請求項１６】
前記第１〜第Ｎの判定回路の各々が、前記差動信号を構成する２つの信号が通過する複数組のノードの内の少なくとも１組のノードにおける負荷容量をアンバランスにする手段を含む、請求項１５記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体集積回路に関し、特に、クロック信号に同期して入力信号の論理値を判定する判定回路を含む半導体集積回路に関する。
【背景技術】
【０００２】
ディジタル信号の伝送や再生においては、受信又は再生された信号の論理値が、クロック信号に同期して判定される。本願において、このような判定を行う回路を判定回路という。差動タイプの判定回路においては、クロック信号が表すサンプリングポイントにおいて、入力される差動信号Ｉｎ１及びＩｎ２の差成分（Ｉｎ１−Ｉｎ２）がプラスの場合に論理値が“１”と判定され、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）がマイナスの場合に論理値が“０”と判定される。
【０００３】
ところで、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合には、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）の振幅が、サンプリングポイントにおいて十分大きくならないことがある。さらに、あるサンプリングポイントにおいて信号波形が大きく歪んだ場合に、当該サンプリングポイントの前後のサンプリングポイントにおいて当該サンプリングポイントにおけるのと異なる論理値が存在すると、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）が当該サンプリングポイントにおいて反転できないことがある。
【０００４】
図１に、歪んだ信号波形の例を示す。サンプリングポイントφ２において、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）がゼロに近く、サンプリングポイントφ７において、差動入力信号の差成分（Ｉｎ１−Ｉｎ２）がマイナスの値に反転できていない。
【０００５】
このような場合に、従来の判定回路によれば、サンプリングポイントφ７において論理値が“１”であると判定されるので、信号が正しく伝わらなかった。また、素子等のバラツキによって判定のしきい値がプラス側にずれた場合には、サンプリングポイントφ２において論理値が“１”であると判定できないことがあった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明の目的は、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合においても論理値の判定においてエラーレートを低減することができる半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明に係る半導体集積回路は、第１の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第１のシンボルが“１”であるか“０”であるかについての判定結果を得る第１の判定回路と、第１の位相とは異なる第２の位相を有するクロック信号に同期して入力信号の論理値を判定することにより、第２のシンボルが“１”であるか“０”であるかについての判定結果を得る第２の判定回路であって、少なくとも第１の判定回路による第１のシンボルについての判定結果に基づいて判定基準を変更する第２の判定回路とを具備する。
【発明の効果】
【０００８】
本発明によれば、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合においても、第２の判定回路において、少なくとも第１の判定回路による第１のシンボルについての判定結果に基づいて、第２のシンボルについての判定基準を変更するので、論理値の判定においてエラーレートを低減することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の利点及び特徴は、以下の詳細な説明と図面とを関連させて考察すれば明らかになる。これらの図面において、同じ参照番号は同じ構成要素を指している。
まず、本発明の第１の実施形態について説明する。図２に、本発明の第１の実施形態に係る半導体集積回路の構成の一部を示す。
【００１０】
図２において、Ｎ個の判定回路１、２、・・・、Ｎには、差動入力信号Ｉｎ１及びＩｎ２が供給されると共に、差動入力信号をサンプリングするために用いられる位相φ１、φ２、・・・、φＮを有するＮ相のクロック信号がそれぞれ供給される。ここで、Ｎは２以上の整数である。判定回路１〜Ｎの各々においては、しきい値制御信号に基づいて、差動入力信号の論理値“１”又は“０”の判定における判定基準としてのしきい値が等価的にシフトされる。
【００１１】
位相φ１を有するクロック信号が供給される判定回路１から出力される差動出力信号Ｄ１（１）及びＤ２（１）は、位相φ２を有するクロック信号が供給される判定回路２に供給され、しきい値制御信号として用いられる。他の判定回路についても同様である。一般に、ｋ＝１、２、・・・、（Ｎ−１）とすると、第ｋ番目の判定回路の差動出力信号Ｄ１（ｋ）及びＤ２（ｋ）が、第（ｋ＋１）番目の判定回路に供給され、しきい値制御信号として用いられる。また、位相φＮを有するクロック信号が供給される判定回路Ｎから出力される差動出力信号Ｄ１（Ｎ）、Ｄ２（Ｎ）は、位相φ１を有するクロック信号が供給される判定回路１に供給され、しきい値制御信号として用いられる。
【００１２】
判定回路１〜Ｎの各々は、しきい値制御信号が“１”の場合に、しきい値をプラス側にシフトし、しきい値制御信号が“０”の場合に、しきい値をマイナス側にシフトする。しきい値のシフト量は、その判定回路を構成する素子のバラツキによって生じるしきい値の誤差よりも大きくなるように設定する。例えば、０．５μｍ以下のＣＭＯＳプロセスによって半導体集積回路を製造する場合には、ＭＯＳトランジスタのしきい値電圧のバラツキによる判定回路のしきい値の誤差を±１０ｍＶ以下とすることが可能である。この場合には、判定回路において、しきい値のシフト量を±３０ｍＶ程度に設定する。
【００１３】
図３に、本実施形態において用いることができる判定回路の例を示す。この判定回路は、クロック信号がゲートに供給されてスイッチング動作を行うＮチャネルＭＯＳトランジスタＱ１と、差動対を構成するＮチャネルＭＯＳトランジスタＱ２及びＱ３と、トランジスタＱ２及びＱ３にそれぞれ直列に接続されたＮチャネルＭＯＳトランジスタＱ４及びＱ５と、高電位側の電源電位ＶＤＤと反転出力ノードであるトランジスタＱ４のドレインとの間に接続されたＰチャネルＭＯＳトランジスタＱ６及びＱ７と、高電位側の電源電位ＶＤＤと非反転出力ノードであるトランジスタＱ５のドレインとの間に接続されたＰチャネルＭＯＳトランジスタＱ８及びＱ９とを含んでいる。
【００１４】
図３においては、第（ｋ＋１）番目の判定回路が示されている。位相φ（ｋ＋１）を有するクロック信号が、トランジスタＱ１、Ｑ６、Ｑ９のゲートに供給される。このクロック信号がローレベルである間は、トランジスタＱ６及びＱ９がオンして、２つの出力ノードがハイレベルにプリチャージされる。このクロック信号がハイレベルになると、トランジスタＱ１がオンして、判定回路が活性化される。これにより、差動入力信号Ｉｎ１及びＩｎ２に基づいて、差動出力信号Ｄ１（ｋ＋１）及びＤ２（ｋ＋１）の内の一方がローレベルとされる。
【００１５】
さらに、反転出力ノードには、キャパシタＣ１を介してＮチャネルＭＯＳトランジスタＱ１０が接続され、非反転出力ノードには、キャパシタＣ２を介してＮチャネルＭＯＳトランジスタＱ１１が接続されている。第ｋ番目の判定回路の差動出力信号Ｄ１（ｋ）及びＤ２（ｋ）が、トランジスタＱ１０及びＱ１１のゲートに、しきい値制御信号としてそれぞれ供給される。これらのしきい値制御信号によって、トランジスタＱ１０及びＱ１１のオン／オフが制御される。
【００１６】
例えば、しきい値制御信号Ｄ１（ｋ）がハイレベルでしきい値制御信号Ｄ２（ｋ）がローレベルの場合には、トランジスタＱ１０がオンし、トランジスタＱ１１がオフする。これにより、一端が反転出力ノードに接続されているキャパシタＣ１の他端が基準電位（本実施形態においては接地電位となっている）に接続され、一端が非反転出力ノードに接続されているキャパシタＣ２の他端がフローティング状態になる。従って、反転出力信号Ｄ２（ｋ＋１）が供給される反転出力ノードの負荷容量が、非反転出力信号Ｄ１（ｋ＋１）が供給される非反転出力ノードの負荷容量よりも大きくなる。この２つの出力ノードの負荷容量のアンバランスにより、非反転出力信号Ｄ１（ｋ＋１）の方が反転出力信号Ｄ２（ｋ＋１）よりも先にローレベルに移行し易くなり、判定回路のしきい値をプラス側にシフトしたのと等価になる。しきい値のシフト量は、主にキャパシタＣ１の容量で決まる。
【００１７】
一方、しきい値制御信号Ｄ１（ｋ）がローレベルでしきい値制御信号Ｄ２（ｋ）がハイレベルの場合には、トランジスタＱ１０がオフし、トランジスタＱ１１がオンする。これにより、一端が反転出力ノードに接続されているキャパシタＣ１の他端がフローティング状態になり、一端が非反転出力ノードに接続されているキャパシタＣ２の他端が基準電位に接続される。従って、非反転出力信号Ｄ１（ｋ＋１）を出力する非反転出力ノードの負荷容量が、反転出力信号Ｄ２（ｋ＋１）を出力する反転出力ノードの負荷容量よりも大きくなる。この２つの出力ノードの負荷容量のアンバランスにより、反転出力信号Ｄ２（ｋ＋１）の方が非反転出力信号Ｄ１（ｋ＋１）よりも先にローレベルに移行し易くなり、判定回路のしきい値をマイナス側にシフトしたのと等価になる。しきい値のシフト量は、主にキャパシタＣ２の容量で決まる。
【００１８】
なお、容量のアンバランスを形成する箇所は出力ノード以外であっても良く、例えば、差動対を構成するＮチャネルＭＯＳトランジスタＱ２及びＱ３のドレインノードＮ１及びＮ２において容量をアンバランスさせても、同様にしきい値を等価的にシフトすることができる。
【００１９】
図４に、本実施形態における入力信号と判定回路のしきい値との関係を示す。図４において、判定回路のしきい値が一定の値（ゼロ）であると、入力信号の論理値が８個のサンプリングポイントφ１〜φ８において “０１０１１１１１”と判定され、サンプリングポイントφ７においてエラーが発生してしまう。しかしながら、本実施形態においては、直前のサンプリングポイントにおける判定結果を利用して判定回路のしきい値を等価的にシフトするので、判定回路のしきい値が、サンプリングポイントφ２〜φ７において“ＬＨＬＨＨＨ”とシフトされる。ここで、“Ｈ”は、判定回路のしきい値がプラス側にシフトされることを表し、“Ｌ”は、判定回路のしきい値がマイナス側にシフトされることを表す。
【００２０】
このように、判定回路のしきい値をシフトすることにより、８個のサンプリングポイントφ１〜φ８において入力信号の論理値が“０１０１１１０１”と正しく判定される。本実施形態によれば、従来の判定回路ではマージンが少なかったサンプリングポイントφ２において、マージンが拡大する。さらに、従来の判定回路では正しくデータを受信できなかったサンプリングポイントφ７において、しきい値のシフト量が差動入力信号の差成分（Ｉｎ１−Ｉｎ２）よりも大きければ、正しくデータを判定することができるようになる。
【００２１】
次に、本発明の第２の実施形態について説明する。図５に、本発明の第２の実施形態に係る半導体集積回路の構成の一部を示す。
本実施形態においては、第１の実施形態における判定回路Ｎから判定回路１へのループを切断し、しきい値が一定の判定回路２０を追加したものである。判定回路２０に供給されるクロック信号の位相φＮ’は、位相φＮと同じか、あるいは、位相φＮと位相φ１との間の位相でも良い。判定回路２０の差動出力信号Ｄ１（０）及びＤ２（０）は、位相φ１を有するクロック信号が供給される判定回路１に供給され、しきい値制御信号として用いられる。判定回路１〜Ｎにおいては、それぞれのしきい値制御信号に基づいて、しきい値がシフトされる。
【００２２】
本実施形態によれば、複数の判定回路の差動出力信号を、それぞれ隣接する判定回路に接続するだけで良い。従って、判定回路Ｎの差動出力信号を判定回路１まで配線する必要はなくなり、長い配線による特性劣化や、複数の判定回路の出力信号間におけるアンバランスを防止することができる。
【００２３】
次に、本発明の第３の実施形態について説明する。図６に、本発明の第３の実施形態に係る半導体集積回路の構成の一部を示す。
本実施形態においては、しきい値を４通りにシフトすることができる判定回路３１、３２、・・・、３８を使用している。１つの判定回路のしきい値を制御するために、他の２つの判定回路の出力信号が用いられる。例えば、判定回路３２には、直前の２つのサンプリングポイントにおいて入力信号の論理値を判定する２つの判定回路３１及び３８から出力される差動出力信号が供給され、しきい値制御信号として用いられる。
【００２４】
図７に、本実施形態において用いることができる判定回路の例を示す。この判定回路は、図３に示す判定回路の反転出力ノードに、キャパシタＣ３を介してＮチャネルＭＯＳトランジスタＱ１２を接続し、非反転出力ノードに、キャパシタＣ４を介してＮチャネルＭＯＳトランジスタＱ１３を接続したものである。
【００２５】
図７においては、第（ｋ＋１）番目の判定回路が示されている。位相φ（ｋ＋１）を有するクロック信号が、トランジスタＱ１、Ｑ６、Ｑ９のゲートに供給される。第ｋ番目の判定回路の差動出力信号Ｄ１（ｋ）及びＤ２（ｋ）が、トランジスタＱ１０及びＱ１１のゲートに、しきい値制御信号としてそれぞれ供給され、第（ｋ−１）番目の判定回路の差動出力信号Ｄ１（ｋ−１）及びＤ２（ｋ−１）が、トランジスタＱ１２及びＱ１３のゲートに、しきい値制御信号としてそれぞれ供給される。これらのしきい値制御信号によって、トランジスタＱ１０〜Ｑ１３のオン／オフが制御される。ここで、（キャパシタＣ１、Ｃ２の容量）＞（キャパシタＣ３、Ｃ４の容量）と設定することにより、図８に示すような４通りのしきい値を設定できる。
【００２６】
図８に、本実施形態における入力信号と判定回路のしきい値との関係を示す。本実施形態においては、同じデータが連続した後のしきい値をさらに大きくシフトできる。図８に示すように、サンプリングポイントφ４〜φ６において論理値“１”が連続しているので、サンプリングポイントφ６及びφ７におけるしきい値を、サンプリングポイントφ１、φ３、φ５におけるよりもさらにプラス側にシフトしている。
【００２７】
以上、本発明を実施形態に基づいて説明したが、本発明は、上記の実施形態に限定されることなく、特許請求の範囲に記載される範囲内で、自由に変形・変更することが可能である。
【００２８】
本発明によれば、伝送路における寄生容量や伝送路において生じたシンボル間干渉等によって信号波形が歪んだ場合においても、論理値の判定においてエラーレートを低減することができる。
【産業上の利用可能性】
【００２９】
本発明に係る半導体集積回路は、ディジタル信号の伝送や再生を行う画像機器やコンピュータ等において利用することが可能である。
【図面の簡単な説明】
【００３０】
【図１】歪んだ信号波形の例を示す波形図である。
【図２】本発明の第１の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。
【図３】本発明の第１の実施形態において用いることができる判定回路の例を示す回路図である。
【図４】本発明の第１の実施形態における入力信号と判定回路のしきい値との関係を示す波形図である。
【図５】本発明の第２の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。
【図６】本発明の第３の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。
【図７】本発明の第３の実施形態において用いることができる判定回路の例を示す回路図である。
【図８】本発明の第３の実施形態における入力信号と判定回路のしきい値との関係を示す波形図である。
【符号の説明】
【００３１】
１、２、・・・、Ｎ、２０、３１〜３８  判定回路
Ｑ１〜Ｑ５、Ｑ１０〜Ｑ１３  ＮチャネルＭＯＳトランジスタ
Ｑ６〜Ｑ９  ＰチャネルＭＯＳトランジスタ
Ｃ１、Ｃ２  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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