(57)【特許請求の範囲】
【請求項１】
ゲートおよびボディ端子が第１の電圧を受ける入力端子に共通に接続され、ドレインが出力端子に接続される第１のＮＭＯＳトランジスタと、
ゲートおよびボディ端子が第２の電圧を受ける入力端子に共通に接続される第２のＮＭＯＳトランジスタと、
前記第１及び第２のＮＭＯＳトランジスタのそれぞれのソースに接続される定電流源とを備え、
前記第１及び第２のＮＭＯＳトランジスタのドレインはそれぞれ抵抗を介して電源電圧へ接続されている電流モードロジック回路。
【請求項２】
ゲートが第１の電圧を受ける入力端子に接続され、ドレインが出力端子に接続される第１のＮＭＯＳトランジスタと、
ゲートが第２の電圧を受ける入力端子に接続される第２のＮＭＯＳトランジスタと、
ソースが電源電圧へ接続され、ゲートが接地され、ドレインが前記第１および第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された負荷素子としての第１および第２のＰＭＯＳトランジスタとを備え、
前記第１のＰＭＯＳトランジスタのボディ端子が前記第２のＰＭＯＳトランジスタのドレインへ接続され、前記第２のＰＭＯＳトランジスタのボディ端子が前記第１のＰＭＯＳトランジスタのドレインへ接続されることを特徴とする電流モードロジック回路。
【請求項３】
ゲートが第１の電圧を受ける入力端子に接続され、ドレインが出力端子に接続される第１のＮＭＯＳトランジスタと、
ゲートが第２の電圧を受ける入力端子に接続される第２のＮＭＯＳトランジスタと、
ソースが電源電圧へ接続され、ゲートが接地され、ドレインが前記第１および第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された負荷素子としての第１および第２のＰＭＯＳトランジスタとを備え、
前記第１のＰＭＯＳトランジスタのボディ端子は前記第１のＮＭＯＳトランジスタのゲートへ接続され、前記第２のＰＭＯＳトランジスタのボディ端子は前記第１のＮＭＯＳトランジスタのドレインへ接続されることを特徴とする電流モードロジック回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＭＯＳトランジスタのボディ領域の電圧を制御し、低電圧動作および高速動作可能なＭＯＳトランジスタを用いた電流モードロジック回路に関するものである。
【０００２】
【従来の技術】
従来例１．
図７は、ＭＯＳトランジスタを用いた従来の電流モードロジック回路を示す回路図であり、図において、Ｎ１，Ｎ２はＮＭＯＳトランジスタ、Ｒ１，Ｒ２は抵抗、Ｉは定電流源、ＩＮはＮＭＯＳトランジスタＮ１のゲートへ接続された入力端子、ＯＵＴはＮＭＯＳトランジスタＮ１のドレインへ接続された出力端子、ＲＥＦ（リファレンス）は基準電圧の入力端子、ｄはノード、ＢはＮＭＯＳトランジスタＮ１、Ｎ２のボディ端子である。
【０００３】
次に動作について説明する。
以下の説明で用いられる電圧値、電流値、抵抗値は一例であり、電源電圧が２．０Ｖ、基準電圧が１．２Ｖ、抵抗Ｒ１，Ｒ２がともに１ｋΩ、定電流源Ｉが供給する電流Ｉが０．４ｍＡ、ＮＭＯＳトランジスタＮ１およびＮ２のしきい値電圧が０．４Ｖであるとする。また、入力端子ＩＮには、ロウレベル（Ｌｏｗ）の電圧として１．０Ｖの矩形波電圧が、ハイレベル（Ｈｉｇｈ）の電圧値として１．４Ｖの矩形波電圧が印加されるものとする。
【０００４】
先ず、ノードｄの電圧が、入力端子ＩＮに印加される電圧に従ってどのように決定されるかを説明する。ノードｄの電圧は、入力端子ＩＮあるいは基準電圧ＲＥＦの電圧よりもＮＭＯＳトランジスタＮ１、Ｎ２のしきい値電圧分下がった電圧値となる。入力端子ＩＮへロウレベルの電圧が印加される場合、ノードｄの電圧は基準電圧より、しきい値電圧分下がった電圧である０．８Ｖになる。入力端子ＩＮへハイレベルの電圧が印加される場含、ノードｄの電圧は、入力端子電圧よりしきい値電圧分下がった電圧である１．０Ｖになる。
【０００５】
次に、ＮＭＯＳトランジスタＮ１，Ｎ２のオン・オフ動作および出力端子ＯＵＴの電圧について説明する。
入力端子ＩＮへ１．０Ｖのロウレベルの電圧が印加された場含、ＮＭＯＳトランジスタＮ１のゲート・ソース間の電圧差は０．２Ｖである。この値はしきい値電圧０．４Ｖよりも小さい電圧であるため、ＮＭＯＳトランジスタＮ１はオフする。一方、ＮＭＯＳトランジスタＮ２のゲート・ソース間の電圧差は０．４Ｖであり、ＮＭＯＳトランジスタＮ２はオン状態にある。このため、出力端子ＯＵＴの電圧は、定電流源Ｉの電圧値２．０Ｖとなる。
【０００６】
次に、入力端子ＩＮに１．４ＶのＨｉｇｈ電圧が印加された場合、ＮＭＯＳトランジスタＮ１のゲート・ソース間の電圧差は０．４Ｖ、ＮＭＯＳトランジスタＮ２のゲート・ソース間の電圧差は０．２Ｖになるため、ＮＭＯＳトランジスタＮ１がオン、ＮＭＯＳトランジスタＮ２がオフ状態になる。このとき抵抗Ｒ１には０．４ｍＡの電流が流れ、このため出力端子ＯＵＴの電圧は１．６Ｖになる。以上により、以下の関係を得る。
【０００７】
＜ＩＮ＞      ＜ＯＵＴ＞
−−−−−−−−−−−−−−−−−
１．０Ｖ      ２．０Ｖ
１．４Ｖ      １．６Ｖ
−−−−−−−−−−−−−−−−−
【０００８】
上記した関係より、図７に示す従来の電流モードロジック回路は、入力端子ＩＮへ印加された入力電圧値を反転させるインバータの役割を果たす機能を有することがわかる。
【０００９】
従来例２．
図８は、従来のソースホロワ回路を備えたフリップフロップ回路を示す回路図であり、図において、Ｒ１〜Ｒ４は抵抗、Ｑ１〜Ｑ１６はＮＭＯＳトランジスタ、ＣＳ１〜ＣＳ６は定電流源、Ｄはデータ信号入力端子、Ｃはクロック信号入力端子、ＱおよびＱＢはデータ信号出力端子、ＶＢ１は第１の基準電圧端子、ＶＢ２は第２の基準電圧端子である。
【００１０】
図８に示す従来例２のフリップフロップ回路は、ＮＭＯＳトランジスタＱ１〜Ｑ８、抵抗Ｒ１，Ｒ２、定電流源ＣＳ１〜ＣＳ３からなるマスタ回路と、ＮＭＯＳトランジスタＱ９〜Ｑ１６、抵抗Ｒ３，Ｒ４、定電流源ＣＳ４〜ＣＳ６からなるスレーブ回路から構成されている。このマスタ回路とスレーブ回路とは同一の回路構成となっている。
【００１１】
次に動作について説明する。
以下では、第１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力される信号の論理振幅のしきい値電圧を供給するものとする。また第２の基準電圧端子ＶＢ２にはクロック入力端子Ｃに入力される信号の論理振幅のしきい値電圧を与えるものとする。ＮＭＯＳトランジスタＱ１とＱ２，Ｑ９とＱ１０はそれぞれデータ書き込み回路を、ＮＭＯＳトランジスタＱ４とＱ５，Ｑ１２とＱ１３はそれぞれデータ保持回路を構成する。
【００１２】
クロック信号入力端子Ｃへ入力されるクロック信号がハイレベル（Ｈｉｇｈ）のときには、ＮＭＯＳトランジスタＱ３，Ｑ１４がオンし、マスタ回路内のデータ書き込み回路とスレーブ回内路のデータ保持回路がオンする。ＮＭＯＳトランジスタＱ６，Ｑ１１はオフし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路はオフ状態になる。このとき、ＮＭＯＳトランジスタＱ１に入力されるデータ信号ＩＤ１がハイレベルであれば、ＮＭＯＳトランジスタＱ１がオンし、ＮＭＯＳトランジスタＱ２がオフし、定電流源ＣＳ１によって設定された電流は、ＮＭＯＳトランジスタＱ１，Ｑ３を介して抵抗Ｒ１を流れる。
【００１３】
したがって、ＮＭＯＳトランジスタＱ８はロウレベル（Ｌｏｗ）を出力する。一方、ＮＭＯＳトランジスタＱ２はオフしているので、抵抗Ｒ２には電流が流れず、ＮＭＯＳトランジスタＱ７はハイレベルを出力する。このようにしてマスタ回路ではデータ書き込みが行われる。スレーブ回路ではデータ保持回路がオンしているので、前回保持したデータ信号ＩＤ０が保持されており、ＮＭＯＳトランジスタＱ１５，Ｑ１６を介してデータ信号出力端子ＱＢ，Ｑへ出力されている。
【００１４】
ＮＭＯＳトランジスタＱ７とＱ８と同様に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相補の関係にある信号を出力する。クロック信号入力端子Ｃに入力されるクロック信号が、ハイレベルからロウレベルへ変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１がオンし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路がオンする。ＮＭＯＳトランジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書き込み回路とスレーブ回路内のデータ保持回路はオフ状態になる。
【００１５】
ＮＭＯＳトランジスタＱ４とＱ５は、ゲート端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソース端子に接続されており、クロック信号がハイレベルのときに入力されていたデータ信号ＩＤ１によりＮＭＯＳトランジスタＱ４はオンしＮＭＯＳトランジスタＱ５はオフし、これによりデータ信号ＩＤ１は保持される。従って、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信号がハイレベルのときと同じ値をスレーブ回路へ出力し続ける。
【００１６】
スレーブ回路内のデータ書き込み回路はオンしており、ＮＭＯＳトランジスタＱ７はハイレベルを出力し、またＮＭＯＳトランジスタＱ８はロウレベルを出力している。このため、ＮＭＯＳトランジスタＱ９はオンし、ＮＭＯＳトランジスタＱ１０はオフする。従って、定電流源ＣＳ４により設定されている電流は、ＮＭＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れる。
【００１７】
このため、ＮＭＯＳトランジスタＱ１６はロウレベルを出力する。ＮＭＯＳトランジスタＱ１０はオフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯＳトランジスタＱ１５はハイレベルを出力する。このようにして、スレーブ回路ではデータが更新される。データ入力端子に入力される入力データがロウレベルの場合でも同様に動作するが、この場合には、ＮＭＯＳトランジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ１５はロウレベルを出力する。
【００１８】
上記したように、図８に示す従来例２のフリップフロップ回路では、クロック信号がハイレベルのときにマスタ回路内にデータを取り込み、クロック信号がロウレベルのときに、スレーブ回路がデータを更新する。
【００１９】
図９は、図８に示す従来例２のフリップフロップ回路の動作を示すタイミングチャートである。図９のタイミングチャートに示すように、図８に示す従来のフリップフロップ回路は、クロック信号入力端子Ｃから入力されるクロック信号に基づいて、入力端子Ｄから入力される入力データ信号を取り込み、所定クロック経過して、出力データ端子Ｑ，ＱＢからデータ信号を出力する。
【００２０】
図１０は、図８に示す従来のフリップフロップ回路に用いる定電流源を示す回路図であり、図において、Ｉｄは電流、Ｖｃｓはゲートに供給される電圧、Ｖｄはドレインへ供給される電圧である。図１１は、図１０に示す定電流源の電流−電圧特性を示す説明図である。図１２の説明図に示すように、一般に、ドレイン電圧Ｖｄには飽和領域の電圧を与え、ドレイン電圧Ｖｄが変化した場合であっても一定値の電流Ｉｄを流せるような領域で使用する。また、電圧Ｖｃｓ２は、電圧Ｖｃｓ１よりも高い電圧を示す。所望の電流値Ｉｄを得るためには、電圧Ｖｃｓの設定値をＶｃｓ２あるいはＶｃｓ１に設定する。
【００２１】
【発明が解決しようとする課題】
図７に示した従来例１の電流モードロジック回路では、ＮＭＯＳトランジスタのボディ端子Ｂをアース電圧ＧＮＤに接続すると、ソース・ボディ間の電圧差Ｖｓｂが大きくなるので、基板バイアス効果を介してＮＭＯＳトランジスタのしきい値電圧が上がる。上記の従来例１で説明したように、ＮＭＯＳトランジスタＮ１，Ｎ２を用いた従来の電流モードロジック回路では、ＮＭＯＳトランジスタのしきい値電圧程度の振幅を持つ入力波形を必要とするため、電源電圧を下げるのが困難であるという課題があった。さらに、図７に示す従来例１の電流モードロジック回路内の抵抗Ｒ１，Ｒ２を可変にし、ＮＭＯＳトランジスタＮ１がオンの時には抵抗Ｒ１の抵抗値を大きく、ＮＭＯＳトランジスタＮ１がオフの時には、抵抗Ｒ１の抵抗値を小さくすれば、高速に動作されることができる。
【００２２】
また、従来例２のフリップフロップ回路は、図８に示す構成を有しており、図９に示す定電流源回路が用いられていた。このため、ＮＭＯＳトランジスタＱ７と定電流源ＣＳ２、ＮＭＯＳトランジスタＱ８と定電流源ＣＳ３、ＮＭＯＳトランジスタＱ１５と定電流源ＣＳ５、ＮＭＯＳトランジスタＱ１６と定電流源ＣＳ６で構成されたソースホロワ回路において、出力がロウレベルからハイレベルヘ変化する場合には高速に動作するが、ハイレベルからロウレベルへ変化する場合には動作が遅くなるという課題があった。
【００２３】
これは、出力が立ち上がるときには、ＮＭＯＳトランジスタＱ７，Ｑ８，Ｑ１５，Ｑ１６の高駆動力による、即ち、負荷容量が大きいときには、ゲート電圧の２乗に比例する電流が流れる。一方、出力が立ち下がるときには、定電流源ＣＳ２，ＣＳ３，ＣＳ５，ＣＳ６の一定電流による電流が流れるためである。
【００２４】
この発明は上記のような課題を解決するためになされたものであり、低電圧動作および高速動作が可能な電流モードロジック回路を得ることを目的とする。
【００２６】
【課題を解決するための手段】
請求項１記載の発明に係る電流モードロジック回路は、ゲートおよびボディ端子が第１の電圧を受ける入力端子に共通に接続され、ドレインが出力端子に接続される第１のＮＭＯＳトランジスタと、ゲートおよびボディ端子が第２の電圧を受ける入力端子に共通に接続される第２のＮＭＯＳトランジスタと、第１及び第２のＮＭＯＳトランジスタのそれぞれのソースに接続される定電流源とを備え、第１および第２のＮＭＯＳトランジスタのドレインが、それぞれ抵抗を介して電源電圧へ接続されていることで、低電圧動作を可能にするものである。また、第１および第２のＮＭＯＳトランジスタのボディ端子のそれぞれに、第１の電圧を印加する入力端子および第２の電圧を印加する入力端子を接続して、第１および第２のＮＭＯＳトランジスタのボディ電圧を制御することで、第１および第２のＮＭＯＳトランジスタのしきい値電圧を下げ、低電圧動作を可能にするものである。
【００２７】
請求項２記載の発明に係る電流モードロジック回路は、ゲートが第１の電圧を受ける入力端子に接続され、ドレインが出力端子に接続される第１のＮＭＯＳトランジスタと、ゲートが第２の電圧を受ける入力端子に接続される第２のＮＭＯＳトランジスタと、ソースが電源電圧へ接続され、ゲートが接地され、ドレインが第１および第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された負荷素子としての第１および第２のＰＭＯＳトランジスタとを備え、第１のＰＭＯＳトランジスタのボディ端子が第２のＰＭＯＳトランジスタのドレインへ接続され、第２のＰＭＯＳトランジスタのボディ端子が第１のＰＭＯＳトランジスタのドレインへ接続され、第１および第２のＰＭＯＳトランジスタのボディ電圧を制御し、これら第１および第２のＰＭＯＳトランジスタのオン抵抗を制御することで、高速動作を可能とするものである。
【００２８】
請求項３記載の発明に係る電流モードロジック回路は、ゲートが第１の電圧を受ける入力端子に接続され、ドレインが出力端子に接続される第１のＮＭＯＳトランジスタと、ゲートが第２の電圧を受ける入力端子に接続される第２のＮＭＯＳトランジスタと、ソースが電源電圧へ接続され、ゲートが接地され、ドレインが第１および第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された負荷素子としての第１および第２のＰＭＯＳトランジスタとを備えている。さらに、第１のＰＭＯＳトランジスタのボディ端子が第１のＮＭＯＳトランジスタのゲートへ接続され、第２のＰＭＯＳトランジスタのボディ端子が第１のＮＭＯＳトランジスタのドレインへ接続されている。そして、第１および第２のＰＭＯＳトランジスタのオン抵抗を制御することで、高速動作を可能とするものである。
【００２９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１による電流モードロジック回路を示す回路図であり、図において、Ｎ１，Ｎ２はＮＭＯＳトランジスタ（第１および第２のＮＭＯＳトランジスタ）、Ｒ１，Ｒ２は抵抗、Ｉは定電流源、ＩＮはＮＭＯＳトランジスタＮ１のゲートに接続された入力端子、ＯＵＴはＮＭＯＳトランジスタＮ１のソースに接続された出力端子、ＲＥＦ（リファレンス）は基準電圧の入力端子、ｄはノード、Ｂ１，Ｂ２はそれぞれＮＭＯＳトランジスタＮ１，Ｎ２のボディ端子である。実施の形態１の電流モードロジック回路は、ＮＭＯＳトランジスタＮ１，Ｎ２のそれぞれのボディ端子Ｂ１，Ｂ２をそれぞれのゲート端子へ接続した構成となっている。
【００３０】
実施の形態１の電流モードロジック回路は、ＮＭＯＳトランジスタＮ１，Ｎ２のそれぞれのボディ端子Ｂ１，Ｂ２を、それぞれのゲートへ接続した構成にすることで、ＮＭＯＳトランジスタのしきい値電圧を下げ低電圧動作を可能とするものである。
【００３１】
次に動作について説明する。
ＮＭＯＳトランジスタＮ１，Ｎ２のそれぞれのボディ端子Ｂ１，Ｂ２は、それぞれのゲート端子へ接続されているため、ソース・ボディ間の電圧差Ｖｓｂが負になる。以下の説明では、従来例１との比較を容易にするため、従来例１の場合と同様に、電源電圧が２．０Ｖ、基準電圧が１．２Ｖ、抵抗Ｒ１、Ｒ２がともに１ｋΩ、定電流源Ｉが供給する電流Ｉが０．４ｍＡ、ＮＭＯＳトランジスタＮ１およびＮ２のしきい値電圧が０．４Ｖであるとする。また、入力端子ＩＮには、ロウレベルの電圧として１．０Ｖの矩形波電圧が、ハイレベルの電圧値として１．４Ｖの矩形波電圧が印加されるものとする。
【００３２】
入力端子ＩＮへ印加される電圧が１．０Ｖから１．４Ｖへ変化する場合、ノードｄの電圧は０．８Ｖから１．０Ｖの間で変化する。この実施の形態１の電流モードロジック回路では、ＮＭＯＳトランジスタＮ１のボディ端子Ｂ１は、入力端子ＩＮと接続されているため、電圧差Ｖｓｂは負になる。そして、基板バイアス効果から、ＮＭＯＳトランジスタＮ１のしきい値電圧は、電圧差Ｖｓｂが小さくなるほど低くなる。
【００３３】
以上のように、この実施の形態１によれば、基板バイアス効果から、ＮＭＯＳトランジスタのしきい値電圧は、電圧差Ｖｓｂが小さくなるほど低くなるので、この実施の形態１の電流モードロジック回路の回路構成によれば、ＮＭＯＳトランジスタのしきい値電圧を低くして電源電圧を下げることができる。
【００３４】
実施の形態２．
図２は、この発明の実施の形態２による電流モードロジック回路を示す回路図であり、図３は、図２に示す電流モードロジック回路の他の構成を示す。これらの図において、Ｐ１，Ｐ２はＰＭＯＳトランジスタ（第１および第２のＰＭＯＳトランジスタ）、Ｂ３，Ｂ４はそれぞれＰＭＯＳトランジスタＰ１，Ｐ２のボディ端子、ｄ１，ｄ２はノードである。また、Ｎ３，Ｎ４はＮＭＯＳトランジスタ（第３および第４のＮＭＯＳトランジスタ）である。尚、その他の構成要素は実施の形態１のものと同様なのでそれらの説明は省略する。
図２および図３に示すこの実施の形態２の電流モードロジック回路では、実施の形態１の電流モードロジック回路における抵抗Ｒ１，Ｒ２をＰＭＯＳトランジスタＰ１，Ｐ２、あるいはＮＭＯＳトランジスタＮ３，Ｎ４で置き換える。さらに、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ３，Ｎ４のボディ端子Ｂ３，Ｂ４のそれぞれが、それぞれのドレインへ接続された構成を有する。
また、図２に示す電流モードロジック回路では、ＰＭＯＳトランジスタＰ１，Ｐ２のゲートは接地されており、図３に示す電流モードロジック回路では、ＮＭＯＳトランジスタＮ３，Ｎ４のゲートは電源電圧へ接続されている。
【００３５】
実施の形態２の電流モードロジック回路は、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ３，Ｎ４のボディ端子Ｂ３，Ｂ４のそれぞれが、それぞれのドレインへ接続された構成を有し、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ３，Ｎ４のボディ電圧を制御してオン抵抗を制御し、これにより高速動作が可能な電流モードロジック回路を得るものである。
【００３６】
次に動作について説明する。
以下では、図２に示す電流モードロジック回路の動作に関して説明を行う。尚、図３に示すＮＭＯＳトランジスタＮ３，Ｎ４を用いた電流モードロジック回路の動作は、基本的に図２の場合と同様なので、ここではそれらの説明を省略する。
入力端子ＩＮにロウレベルの電圧が入力されると、ＮＭＯＳトランジスタＮ１がオフ状態、ＮＭＯＳトランジスタＮ２がオン状態となる。このとき、ノードｄの電圧は上昇し、ノードｄ２の電圧は下降する。このためＰＭＯＳトランジスタＰ１のボディ電圧は下がり、基板バイアス効果によりＰＭＯＳトランジスタＰ１のしきい値電圧は下がる。よってＰＭＯＳトランジスタＰ１のオン抵抗が下がり、出力端子ＯＵＴの電圧は、電源電圧まで上昇する。
【００３７】
入力端子ＩＮにハイレベルの電圧が印加すると、ＮＭＯＳトランジスタＮ１がオン状態、ＮＭＯＳトランジスタＮ２がオフ状態になる。このとき、ＰＭＯＳトランジスタＰ１のボディ端子Ｂ３でのボディ電圧は上昇し、これによりＰＭＯＳトランジスタＰ１のしきい電圧が上昇するので、ＰＭＯＳトランジスタＰ１のオン抵抗が上がる。これにより、出力端子ＯＵＴの出力電圧が下がりやすくなる。尚、図２に示した実施の形態２では、インバータ論理の場合について説明したが、例えば、バッファ論理の場合（図示せず）では、ＮＭＯＳトランジスタＮ２のドレインへ出力端子ＯＵＴが接続され、同様の動作を行う。
【００３８】
以上のように、この実施の形態２によれば、ＰＭＯＳトランジスタＰ１，Ｐ２、ＮＭＯＳトランジスタＮ３，Ｎ４のボディ端子Ｂ３，Ｂ４のそれぞれが、それぞれのドレインへ接続された構成を有し、これによりＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ３，Ｎ４のしきい値電圧を上昇させ、出力端子ＯＵＴの出力電圧を下がりやすくして、高速動作を行うことができる。
【００３９】
実施の形態３．
図４は、この発明の実施の形態３による電流モードロジック回路を示す回路図であり、図において、ｄ３，ｄ４はノードである。尚、その他の構成要素は、実施の形態２のものと同様なのでそれらの説明は省略する。
この実施の形態３の電流モードロジック回路では、実施の形態２の電流モードロジック回路におけるＰＭＯＳトランジスタＰ１，Ｐ２のボディ端子Ｂ３，Ｂ４をそれぞれノードｄ３，ｄ４へ接続し、ＰＭＯＳトランジスタＰ１，Ｐ２のゲートを接地した構成を有している。
【００４０】
実施の形態３の電流モードロジック回路は、ＰＭＯＳトランジスタＰ１，Ｐ２のボディ端子Ｂ３，Ｂ４のそれぞれが、ノードｄ３，ｄ４へ接続された構成を有し、ＰＭＯＳトランジスタＰ１，Ｐ２のボディ電圧を制御してＰＭＯＳトランジスタＰ１，Ｐ２のオン抵抗を制御し、これにより高速動作が可能なインバータを得るものである。
【００４１】
次に動作について説明する。
ＰＭＯＳトランジスタＰ１のボディ端子Ｂ３はノードｄ３を介して入力端子ＩＮへ接続されている。また、ＰＭＯＳトランジスタＰ２のボディ端子Ｂ４は、ノードｄ４を介して出力端子ＯＵＴへ接続されている。
【００４２】
この実施の形態３の電流モードロジック回路の動作は、図２に示す実施の形態２の電流モードロジック回路の動作と同様に、負荷トランジスタであるＰＭＯＳトランジスタＰ１のオン抵抗が可変になり、その動作が高速化される。実施の形態２の電流モードロジック回路の場合と比較すると、実施の形態３の電流モードロジック回路は、ＰＭＯＳトランジスタＰ１のボディ端子Ｂ３の電圧の変化が入力端子ＩＮに印加される電圧の変化とともに変化するので、実施の形態２のものと比較してさらに高速動作を行わせることができる。
【００４３】
実施の形態４．
図５は、この発明の実施の形態４によるソースホロワ回路を有するフリップフロップ回路を示す回路図であり、図において、Ｑ１〜Ｑ６，Ｑ７（第５のＮＭＯＳトランジスタ），Ｑ８（第６のＮＭＯＳトランジスタ），Ｑ９〜Ｑ１４，ＱＡ（第７のＮＭＯＳトランジスタ），ＱＢ（第８のＮＭＯＳトランジスタ），ＱＣ，ＱＤはＮＭＯＳトランジスタ、Ｒ１〜Ｒ４は抵抗、ＣＳ１，ＣＳ２，ＣＳ４，ＣＳ５は定電流源、ＱＢ，Ｑ，Ｃ，Ｄ，ＶＢ１，ＶＢ２はそれぞれ、ＭＯＳトランジスタＱ１３，Ｑ１２，Ｑ３，Ｑ１，Ｑ２，Ｑ６のゲートに接続されている端子である。この実施の形態４のソースホロワ回路を有するフリップフロップ回路は、ＭＯＳトランジスタＱ１〜Ｑ８，ＱＡ，ＱＢからなるマスタ回路と、ＭＯＳトランジスタＱ９〜Ｑ１６，ＱＣ，ＱＤからなるスレーブ回路から構成されている。また、ＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２からソースホロワ回路が構成される。
【００４４】
実施の形態４のソースホロワ回路を有するフリップフロップ回路は、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２から構成されるソースホロワ回路により、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げてフリップフロップ回路を高速に動作させるものである。
【００４５】
次に動作について説明する。
以下では、第１の基準電圧端子ＶＢ１には、データ入力端子Ｄに入力される信号の論理振幅のしきい値電圧を供給するものとする。また第２の基準電圧端子ＶＢ２にはクロック入力端子Ｃに入力される信号の論理振幅のしきい値電圧を与えるものとする。
【００４６】
ＮＭＯＳトランジスタＱ１とＱ２、Ｑ９とＱ１０はそれぞれデータ書き込み回路を、ＮＭＯＳトランジスタＱ４とＱ５、Ｑ１２とＱ１３はそれぞれデータ保持回路を構成する。
【００４７】
クロック信号入力端子Ｃへ入力されるクロック信号がハイレベルのときには、ＮＭＯＳトランジスタＱ３，Ｑ１４がオンし、マスタ回路内のデータ書き込み回路とスレーブ回路内のデータ保持回路がオンする。ＮＭＯＳトランジスタＱ６，Ｑ１１はオフし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路はオフ状態になる。このとき、ＮＭＯＳトランジスタＱ１に入力されるデータ信号ＩＤ１がハイレベルであれば、ＮＭＯＳトランジスタＱ１がオンし、ＮＭＯＳトランジスタＱ２がオフし、定電流源ＣＳ１によって設定された電流は、ＮＭＯＳトランジスタＱ１，Ｑ３を介して抵抗Ｒ１を流れる。したがって、ＮＭＯＳトランジスタＱ８はロウレベルを出力する。
【００４８】
一方、ＮＭＯＳトランジスタＱ２はオフしているので、抵抗Ｒ２には電流が流れず、ＮＭＯＳトランジスタＱ７はハイレベルを出力する。このようにしてマスタ回路ではデータ書き込みを行う。スレーブ回路ではデータ保持回路がオンしているので、前回保持したデータ信号ＩＤ０が保持されており、ＮＭＯＳトランジスタＱ１５，Ｑ１６を介してデータ信号出力端子ＱＢ，Ｑへ出力されている。
【００４９】
ＮＭＯＳトランジスタＱ７とＱ８と同様に、ＮＭＯＳトランジスタＱ１５とＱ１６はお互いに相補の関係にある信号を出力する。クロック信号入力端子Ｃに入力されるクロック信号が、ハイレベルからロウレベルに変化すると、ＮＭＯＳトランジスタＱ６，Ｑ１１がオンし、マスタ回路内のデータ保持回路とスレーブ回路内のデータ書き込み回路がオンする。ＮＭＯＳトランジスタＱ３，Ｑ１４はオフし、マスタ回路内のデータ書き込み回路とスレーブ回路内のデータ保持回路はオフ状態になる。
【００５０】
ＮＭＯＳトランジスタＱ４とＱ５は、ゲート端子がそれぞれＮＭＯＳトランジスタＱ７とＱ８のソースに接続されており、クロック信号がハイレベルのときに入力されていたデータ信号ＩＤ１によりＮＭＯＳトランジスタＱ４はオンしＮＭＯＳトランジスタＱ５はオフし、これによりデータ信号ＩＤ１は保持される。従って、ＮＭＯＳトランジスタＱ７，Ｑ８はクロック信号がハイレベルのときと同じ値をスレーブ回路へ出力し続ける。
【００５１】
スレーブ回路内のデータ書き込み回路はオンしており、ＮＭＯＳトランジスタＱ７はハイレベルを出力し、またＮＭＯＳトランジスタＱ８はロウレベルを出力している。このため、ＮＭＯＳトランジスタＱ９はオンし、ＮＭＯＳトランジスタＱ１０はオフする。従って、定電流源ＣＳ４により設定されている電流は、ＮＭＯＳトランジスタＱ９，Ｑ１１を介して抵抗Ｒ３を流れる。
【００５２】
このため、ＮＭＯＳトランジスタＱ１６はロウレベルを出力する。ＮＭＯＳトランジスタＱ１０はオフしているので、抵抗Ｒ４には電流が流れず、ＮＭＯＳトランジスタＱ１５はハイレベルを出力する。このようにして、スレーブ回路ではデータが更新される。データ入力端子に入力される入力データがロウレベルの場合でも同様に動作するが、この場合には、ＮＭＯＳトランジスタＱ１６はハイレベルを、ＮＭＯＳトランジスタＱ１５はロウレベルを出力する。即ち、クロック信号がハイレベルのときにマスタ回路内にデータを取り込み、クロック信号がロウレベルのときに、スレーブ回路がデータを更新する。
【００５３】
図５に示す実施の形態４のフリップフロップ回路において、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと定電流源ＣＳ２から構成されるソースホロワ回路では、ＮＭＯＳトランジスタＱ７にハイレベルの電圧の信号が入力され、ＮＭＯＳトランジスタＱ８にロウレベルの電圧の信号が入力された場合、ＮＭＯＳトランジスタＱＢがオンし、定電流源ＣＳ２の電流は、すべてＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げることができる。また、このときにはＮＭＯＳトランジスタＱＡはオフし、ＮＭＯＳトランジスタＱ７に流れる電流は、すべてＮＭＯＳトランジスタＱ７の出力の立ち上がりに使われる。
【００５４】
以上のように、この実施の形態４によれば、マスタ回路内のＮＭＯＳトランジスタＱ７，Ｑ８，ＱＡ，ＱＢと電流源ＣＳ２から構成されるソースホロワ回路により、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げることができる。この場合、ＮＭＯＳトランジスタＱＡはオフしてＮＭＯＳトランジスタＱ７に流れる電流は、すべてＮＭＯＳトランジスタＱ７の出力の立ち上がりに使用することができるので、フリップフロップ回路を高速に動作することができる。
【００５５】
実施の形態５．
図６は、この発明の実施の形態５によるソースホロワ回路を備えるフリップフロップ回路を示す回路図であり、図において、ＲＡ，ＲＢ，ＲＣ，ＲＤは抵抗であり、それぞれＮＭＯＳトランジスタＱＡ，ＱＢ，ＱＣ，ＱＤのゲートへ接続されている。抵抗ＲＡ，ＲＢの他方の端子は定電流源ＣＳ２へ接続されている。同様に抵抗ＲＣ，ＲＤの他方の端子は定電流源ＣＳ５へ接続されている。尚、他の構成要素は、実施の形態４のものと同様でありそれらの説明を省略する。
【００５６】
実施の形態５のソースホロワ回路を有するフリップフロップ回路は、抵抗ＲＡ、ＲＢをＮＭＯＳトランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ２との間に挿入し、スレーブ回路においては抵抗ＲＣ，ＲＤをＮＭＯＳトランジスタＱＣ，ＱＤと定電流源ＣＳ５との間に挿入し、マスタ回路のＮＭＯＳトランジスタＱＡ，ＱＢのいずれか、またスレーブ回路のＮＭＯＳトランジスタＱＣ，ＱＤのいずれかを完全にオフさせないようにするものである。即ち、マスタ回路内で、ＮＭＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げ、またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使用させ高速に動作させるものである。
【００５７】
次に動作について説明する。
ＮＭＯＳトランジスタＱ７のゲート入力としてハイレベルの電圧の信号が入力され、ＮＭＯＳトランジスタＱ８のゲート入力としてロウレベルの電圧の信号が入力された場合、ＮＭＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げる。またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使用される。以上のようにして高速動作を実現する。
【００５８】
この実施の形態５のフリップフロップ回路の動作は、基本的に実施の形態４のフリップフロップ回路の動作と同様であるが、実施の形態５のフリップフロップ回路のマスタ回路において、抵抗ＲＡ，ＲＢをＮＭＯＳトランジスタＱＡ，ＱＢのソース側と定電流源ＣＳ２との間に挿入し、スレーブ回路においては抵抗ＲＣ，ＲＤをＮＭＯＳトランジスタＱＣ，ＱＤのソース側と定電流源ＣＳ５との間に挿入し、マスタ回路のＮＭＯＳトランジスタＱＡ，ＱＢのいずれか、またスレーブ回路のＮＭＯＳトランジスタＱＣ，ＱＤのいずれかを完全にオフさせないようにしたものである。
【００５９】
例えば、実施の形態４のフリップフロップ回路では、ＮＭＯＳトランジスタＱＡが完全にオフした場合に、ＮＭＯＳトランジスタＱ７内のリーク電流により、低周波数で動作させる場合、ＮＭＯＳトランジスタＱ７の出力レベルが上昇してしまう場合がある。これに対し実施の形態５のフリップフロップ回路の構成では、そのようなことは発生しない。
【００６０】
なお、実施の形態４および実施の形態５では、ソースホロワ回路を有するフリップフロップ回路の例を示したが、この発明は、この例に限定されることなく一般的な電流モード回路のすべてに適用できるのは言うまでもない。また、ＮＭＯＳトランジスタのボディ端子はソース電位でもＧＮＤレベルのいずれに接続した構成でもよい。
【００６１】
以上のように、この実施の形態５によれば、ソースホロワ回路を有するフリップフロップ回路内のマスタ回路で、ＮＭＯＳトランジスタＱＢが即座にオンし、定電流源ＣＳ２のほとんどの電流はＮＭＯＳトランジスタＱＢを流れ、ＮＭＯＳトランジスタＱ８の出力を高速に立ち下げ、またこの時、ＮＭＯＳトランジスタＱＡは、徐々に緩やかにオンし、ＮＭＯＳトランジスタＱ７に流れる大部分の電流はＮＭＯＳトランジスタＱ７の出力の立ち上がりとして使用されるので、高速動作を実現することができる。
【００６３】
【発明の効果】
以上のように、請求項１記載の発明によれば、ゲートおよびボディ端子が第１の電圧を受ける入力端子に共通に接続され、ドレインが出力端子に接続される第１のＮＭＯＳトランジスタと、ゲートおよびボディ端子が第２の電圧を受ける入力端子に共通に接続される第２のＮＭＯＳトランジスタと、前記第１及び第２のＮＭＯＳトランジスタのそれぞれのソースに接続される定電流源とを備え、第１および第２のＮＭＯＳトランジスタのドレインが、それぞれ抵抗を介して電源電圧へ接続するように構成したので、低電圧動作できる効果がある。また、第１および第２のＮＭＯＳトランジスタのしきい値電圧を下げ、低電圧動作が可能となる効果がある。
【００６４】
請求項２記載の発明によれば、ゲートが第１の電圧を受ける入力端子に接続され、ドレインが出力端子に接続される第１のＮＭＯＳトランジスタと、ゲートが第２の電圧を受ける入力端子に接続される第２のＮＭＯＳトランジスタと、ソースが電源電圧へ接続され、ゲートが接地され、ドレインが第１および第２のＮＭＯＳトランジスタのそれぞれのドレインへ接続された負荷素子としての第１および第２のＰＭＯＳトランジスタとを備える。さらに、第１のＰＭＯＳトランジスタのボディ端子が第２のＰＭＯＳトランジスタのドレインへ接続され、第２のＰＭＯＳトランジスタのボディ端子が第１のＰＭＯＳトランジスタのドレインへ接続され、第１および第２のＰＭＯＳトランジスタのボディ電圧を制御して、第１および第２のＰＭＯＳトランジスタのオン抵抗を制御するように構成したので、高速動作できる効果がある。
【００６５】
請求項３記載の発明によれば、第１および第２のＰＭＯＳトランジスタのゲートは接地され、第１のＰＭＯＳトランジスタのボディ端子は第１のＮＭＯＳトランジスタのゲートへ接続され、第２のＰＭＯＳトランジスタのボディ端子は第１のＮＭＯＳトランジスタのドレインへ接続され、第１および第２のＰＭＯＳトランジスタのオン抵抗を制御するように構成したので、高速動作できる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による電流モードロジック回路を示す回路図である。
【図２】  この発明の実施の形態２による電流モードロジック回路を示す回路図である。
【図３】  図２に示す電流モードロジック回路の他の構成を示す回路図である。
【図４】  この発明の実施の形態３による電流モードロジック回路を示す回路図である。
【図５】  この発明の実施の形態４によるソースホロワ回路を有するフリップフロップ回路を示す回路図である。
【図６】  この発明の実施の形態５によるソースホロワ回路を有するフリップフロップ回路を示す回路図である。
【図７】  従来の電流モードロジック回路を示す回路図である。
【図８】  従来のソースホロワ回路を有するフリップフロップ回路を示す回路図である。
【図９】  従来のフリップフロップ回路の動作を示すタイミングチャートである。
【図１０】  従来のフリップフロップ回路に用いる定電流源を示す回路図である。
【図１１】  図１０に示す定電流源の電流−電圧特性を示す説明図である。
【符号の説明】
Ｂ１，Ｂ２，Ｂ３，Ｂ４  ボディ端子、Ｉ  定電流源、ＩＮ  入力端子、Ｎ１ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、Ｎ２  ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、Ｎ３  ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、Ｎ４  ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、ＯＵＴ  出力端子、Ｐ１  ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、Ｐ２  ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、Ｑ１，Ｑ２  データ書き込み回路、Ｑ４，Ｑ５  データ保持回路、Ｑ７  ＮＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、Ｑ８  ＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）、ＱＡ  ＮＭＯＳトランジスタ（第７のＮＭＯＳトランジスタ）、ＱＢ  ＮＭＯＳトランジスタ（第８のＮＭＯＳトランジスタ）、Ｒ１，Ｒ２，ＲＡ，ＲＢ  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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