(57)【特許請求の範囲】
【請求項１】
４つのバンクを備え、１ワード単位で４つのバンクを順次切り換えながら主走査方向に１ラインずつデータの書き込みを行った後に、１ワード単位で４つのバンクを順次切り換えながら副走査方向に１ラインずつデータの読み出しを行うＳＤＲＡＭのランダムアクセス方法において、
１ラインが偶数個のワードデータから構成されている場合、主走査方向のワードデータの書き込みでは１ラインの最後のワードデータを書き込んだ後に書き込みアドレスとバンクアドレスとをそれぞれ２回インクリメントし、該最後のワードデータを書き込んだバンクの次に選択されるバンクにはワードデータを書き込まないようにし、その後の副走査方向のワードデータの読み出しでは読み出しアドレスを１ラインを構成するワードデータの数に１を加算した数だけインクリメントしながら読み出すことを特徴とするＳＤＲＡＭのランダムアクセス方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭのランダムアクセス方法に関し、より詳しくはＳＤＲＡＭへのアクセスに特徴を有するＳＤＲＡＭのランダムアクセス方法に関するものである。
【０００２】
【従来の技術】
近年、データ処理の高速化に伴って、複数のバンクを備えたシンクロナスＤＲＡＭ（ＳＤＲＡＭ）がデータ処理に多用され、特に、画像の回転処理に用いられている。具体的には、図１０及び図１１に示すように、バンク０〜バンク３の４バンクで構成されたＳＤＲＡＭを画像の回転処理に用いる場合には、以下のような処理が実行される。すなわち、画データを記憶する場合には、バンク０〜バンク３を順次切り換えながら、主走査方向における１ワード（＝１６〔ｂｉｔ〕）単位の画データを記憶する。なお、同図において、「０〜３」の数字は、１ワードの画データが記憶されたバンクを示している。ここで、４つのバンクを順次切り換えながら、１ワードの画データを記憶しているのは、プリチャージサイクルを考慮したからである。一方、１ワードの画データを読み出す場合には、バンク０〜バンク３を順次切り換えながら、副走査方向に１ワードの画データを読み出す。その結果、画データの回転処理が実行される。
【０００３】
より具体的には、図１０（ａ）、（ｂ）に示すように、主走査方向における１ラインが奇数ワードである場合、つまり１ラインが奇数ワードで構成されている場合には、１ラインにおける最後の１ワードの画データがバンク０〜バンク３のいずれかのバンクに記憶されることになる。換言すれば、１ラインにおける先頭の１ワードの画データがバンク０〜バンク３のいずれかのバンクに記憶されることになる。このため、画データの回転処理を実行するために、副走査方向に１ワードの画データを読み出す場合には、バンク０〜バンク３に順次アクセスすることができる。その結果、あるバンクにおける１ワードの画データを読み出している間に、他のバンクのプリチャージを実行することができる。従って、高速に画データを読み出すことができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、図１１（ａ）、（ｂ）に示すように、主走査方向における１ラインが偶数ワードである場合、つまり１ラインが偶数ワードで構成されている場合には、１ラインにおける最後の１ワードの画データがバンク１のみ、又はバンク１若しくはバンク３に記憶されることになる。換言すれば、１ラインにおける先頭の１ワードの画データがバンク０のみ、又はバンク０若しくはバンク２に記憶されることになる。このため、画データの回転処理を実行するために、副走査方向に１ワードの画データを読み出す場合には、同一のバンクのみ（例えばバンク２のみ）、又は２つのバンク（例えばバンク０，バンク２）を交互にアクセスすることになる。しかし、同一のバンクのみ、又は２つのバンクを交互にアクセスしても、プリチャージが終了するまでは、次の１ワードの画データを読み出すことができない。その結果、高速に画データを読み出すことができない。
【０００５】
本発明は、このような問題点に着目してなされたものであって、その目的は、高速にデータを読み出すことが可能なＳＤＲＡＭのランダムアクセス方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に記載の発明では、４つのバンクを備え、１ワード単位で４つのバンクを順次切り換えながら主走査方向に１ラインずつデータの書き込みを行った後に、１ワード単位で４つのバンクを順次切り換えながら副走査方向に１ラインずつデータの読み出しを行うＳＤＲＡＭのランダムアクセス方法において、１ラインが偶数個のワードデータから構成されている場合、主走査方向のワードデータの書き込みでは１ラインの最後のワードデータを書き込んだ後に書き込みアドレスとバンクアドレスとをそれぞれ２回インクリメントし、該最後のワードデータを書き込んだバンクの次に選択されるバンクにはワードデータを書き込まないようにし、その後の副走査方向のワードデータの読み出しでは読み出しアドレスを１ラインを構成するワードデータの数に１を加算した数だけインクリメントしながら読み出すことを特徴とする。
【０００９】
【発明の実施の形態】
以下に、本発明に係るＳＤＲＡＭのランダムアクセス装置の一実施形態について図面を用いて説明する。
【００１０】
図１に示すように、ＳＤＲＡＭのランダムアクセス装置１は、メモリ制御部１０と、データ制御部２０とから構成されている。メモリ制御部１０は、ＳＤＲＡＭ３０を制御する。データ制御部２０は、メモリ制御部１０の制御に基づいて、データをＳＤＲＡＭ３０に入出力する。
【００１１】
図２に示すように、メモリ制御部１０は、アクセス制御部１１０、第１制御信号生成部１２１〜第４制御信号生成部１２４、第１ＡＮＤ回路１３１〜第４ＡＮＤ回路１３４、アドレス制御部１４０から構成されている。
【００１２】
アクセス制御部１１０は、図示しないＤＭＡ（Direct Memory Access）コントローラからのＡｃｋ信号に基づいて、第１制御信号生成部１２１〜第４制御信号生成部１２４のいずれかの制御信号生成部から発生する各信号のタイミングを制御する。
【００１３】
また、アクセス制御部１１０は、１ラインのワード数を記憶するレジスタ１１１と、ワード数をカウントするカウンタ１１２とを備えている。すなわち、カウンタ１１２は、１ラインのワード数をカウントして、１ラインが奇数ワードか偶数ワードかを判断する。さらに、アクセス制御部１１０は、ＳＤＲＡＭ３０のアドレス及びバンクを制御する外部アドレス信号ａｄｄ（以下、ａｄｄ信号と略記）をアドレス制御部１４０に出力する。
【００１４】
第１制御信号生成部１２１〜第４制御信号生成部１２４は、それぞれロウアドレスストローブ信号／ＲＡＳ１〜／ＲＡＳ４（以下、／ＲＡＳ１信号〜／ＲＡＳ４信号と略記）、コラムアドレスストローブ信号／ＣＡＳ１〜／ＣＡＳ４（以下、／ＣＡＳ１信号〜／ＣＡＳ４信号と略記）、ライトイネーブル信号／ＷＥ１〜／ＷＥ４（以下、／ＷＥ１信号〜／ＷＥ４信号と略記）、データイネーブル信号／ＤＥＮ１〜／ＤＥＮ４（以下、／ＤＥＮ１信号〜／ＤＥＮ４信号と略記）、ネクストイネーブル信号／ＮＥＮ１〜／ＮＥＮ４（以下、／ＮＥＮ１信号〜／ＮＥＮ４信号と略記）を出力する。
【００１５】
ここで、／ＮＥＮ１信号〜／ＮＥＮ４信号とについて説明する。図２に示すように、第１制御信号生成部１２１の／ＮＥＮ１信号は、第２制御信号生成部１２２に入力されている。第２制御信号生成部１２２の／ＮＥＮ２信号は、第３制御信号生成部１２３に入力されている。第３制御信号生成部１２３の／ＮＥＮ３信号は、第４制御信号生成部１２４に入力されている。すなわち、／ＮＥＮ１信号〜／ＮＥＮ３信号は、後段に接続されている制御信号生成部から発生する各信号のタイミングを制御する。具体的には、／ＮＥＮ１信号は、第２制御信号生成部１２２から発生する各信号のタイミングを制御する。同じく、／ＮＥＮ２信号は、第３制御信号生成部１２３から発生する各信号のタイミングを制御する。同じく、／ＮＥＮ３信号は、第４制御信号生成部１２４から発生する各信号のタイミングを制御する。なお、／ＤＥＮ１信号〜／ＤＥＮ４信号は、データを読み出すときのストローブ信号である。
【００１６】
第１ＡＮＤ回路１３１は、第１制御信号生成部１２１〜第４制御信号生成部１２４から出力された／ＲＡＳ１信号〜／ＲＡＳ４信号の論理積を、ＳＤＲＡＭ３０へのロウアドレスストローブ信号／ＲＡＳ（以下、／ＲＡＳ信号と略記）として、ＳＤＲＡＭ３０へ出力する。
【００１７】
第２ＡＮＤ回路１３２は、第１制御信号生成部１２１〜第４制御信号生成部１２４から出力された／ＣＡＳ１信号〜／ＣＡＳ４信号の論理積を、ＳＤＲＡＭ３０へのコラムアドレスストローブ信号／ＣＡＳ（以下、／ＣＡＳ信号と略記）として、ＳＤＲＡＭ３０へ出力する。
【００１８】
第３ＡＮＤ回路１３３は、第１制御信号生成部１２１〜第４制御信号生成部１２４から出力された／ＷＥ１信号〜／ＷＥ４の論理積を、ＳＤＲＡＭ３０へのライトイネーブル信号／ＷＥ（以下、／ＷＥ信号と略記）として、ＳＤＲＡＭ３０へ出力する。
【００１９】
第４ＡＮＤ回路１３４は、第１制御信号生成部１２１〜第４制御信号生成部１２４から出力された／ＤＥＮ１信号〜／ＤＥＮ４信号の論理積を、ＳＤＲＡＭ３０へのデータイネーブル信号／ＤＥＮ（以下、／ＤＥＮ信号と略記）として、ＳＤＲＡＭ３０へ出力する。
【００２０】
アドレス制御部１４０は、アクセス制御部１１０からのａｄｄ信号と、第１制御信号生成部１２１〜第４制御信号生成部１２４からの／ＲＡＳ１信号〜／ＲＡＳ４信号と、第１制御信号生成部１２１〜第４制御信号生成部１２４からの／ＣＡＳ１信号〜／ＣＡＳ４信号とに基づいて、ＳＤＲＡＭ３０へのアドレス信号ＡＤＤ（以下、ＡＤＤ信号と略記）と、バンクセレクト信号ＢＳ（以下、ＢＳ信号と略記）とを出力する。すなわち、図３に示すように、アクセス制御部１１０からのａｄｄ信号からは、所定ビットで構成されたアドレスａが入力される。そのアドレスａは、最上位ビットからの所定ビットがロウアドレスＲＡ、そのロウアドレスＲＡに続く所定ビットがコラムアドレスＣＡ、さらにそのコラムアドレスＣＡから最下位ビットまでがバンクアドレスＢＡで構成されている。従って、アドレス制御部１４０は、アクセス制御部１１０からのａｄｄ信号と、／ＲＡＳ１信号〜／ＲＡＳ４信号と、／ＣＡＳ１信号〜／ＣＡＳ４信号とに基づいて、それぞれロウアドレスＲＡと、コラムアドレスＣＡと、バンクアドレスＢＡとを出力する。
【００２１】
データ制御部２０は、図示しない記録部へ画データを出力するデータアウト信号Ｄｏｕｔと、図示しない読取部から画データを入力するデータイン信号Ｄｉｎと、第３ＡＮＤ回路１３３からの／ＷＥ信号と、第４ＡＮＤ回路１３４からの／ＤＥＮ信号とに基づいて、入出力データ信号ＤＱ（以下、ＤＱ信号と略記）をＳＤＲＡＭ３０に入出力する。
【００２２】
ＳＤＲＡＭ３０は、バンク０〜バンク３までの４つのバンクから構成されている。ＳＤＲＡＭ３０を動作させるためのコマンドは、図示していないチップセレクト信号／ＣＳと、第１ＡＮＤ回路１３１からの／ＲＡＳ信号と、第２ＡＮＤ回路１３２からの／ＣＡＳ信号と、第３ＡＮＤ回路１３３からの／ＷＥ信号との組み合わせによって、各コマンドが定義される。そして、このコマンドに基づいて、ＡＤＤ信号とＢＳ信号とで決定されたバンクのアドレスに、ＤＱ信号からの画データを書き込む。
【００２３】
次に、以上のように構成されたＳＤＲＡＭのランダムアクセス装置１が、ＳＤＲＡＭ３０にアクセスするときの動作について説明する。なお、コマンド実行時は、図示していないチップセレクト信号／ＣＳが、Ｌレベルである。また、クロック信号ＣＬＫ（以下、ＣＬＫ信号と略記）の立上がりエッジに同期して、各コマンドが機能する。
【００２４】
［１］１ラインが奇数ワードの書き込み動作
まず、１ラインが奇数ワードの書き込み動作について、図４に示すタイミングチャートを用いて説明する。
【００２５】
ＣＬＫ信号の時刻Ｔ１においては、第１制御信号生成部１２１からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、バンクアクティブコマンドＡＣＴＶ（以下、ＡＣＴＶコマンドと略記）であると判断する。一方、ａｄｄ信号の外部アドレス「ａ」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」と、ＢＳ信号の「０」とに基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを決定する。
【００２６】
ＣＬＫ信号の時刻Ｔ２においては、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。さらに、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ノーオペレーションコマンドＮＯＰであると判断する。その結果、ＳＤＲＡＭ３０は、何も実行しない。
【００２７】
ＣＬＫ信号の時刻Ｔ３においては、第２制御信号生成部１２２からの／ＲＡＳ２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋１」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」と、ＢＳ信号の「１」とに基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを決定する。
【００２８】
ＣＬＫ信号の時刻Ｔ４においては、第１制御信号生成部１２１からの／ＣＡＳ１信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第１制御信号生成部１２１からの／ＷＥ１信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ライト／オートプリチャージコマンドＷＲＩＴＡ（以下、ＷＲＩＴＡコマンドと略記）であると判断する。なお、ＷＲＩＴＡコマンドは、データを書き込んだ後、自動的にプリチャージを実行する。一方、ａｄｄ信号の外部アドレス「ａ」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｃ」と、ＢＳ信号の「０」とに基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ０」を、前記時刻Ｔ１で決定したバンク「０」のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ４で決定したバンク「０」のコラムアドレスＣＡ「０Ｃ」に書き込んだ後、自動的にプリチャージを実行する。なお、ＤＱ信号の「Ｄ０」は、１ワード（＝１６〔ｂｉｔ〕）で構成された２値の画データである。
【００２９】
ＣＬＫ信号の時刻Ｔ５においては、第３制御信号生成部１２３からの／ＲＡＳ３信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋２」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のロウアドレスＲＡ「２Ｒ」とを決定する。
【００３０】
ＣＬＫ信号の時刻Ｔ６においては、第２制御信号生成部１２２からの／ＣＡＳ２信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第２制御信号生成部１２２からの／ＷＥ２信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋１」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のコラムアドレスＣＡ「１Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ１」を、前記時刻Ｔ３で決定したバンク「１」のロウアドレスＲＡ「１Ｒ」、現時刻Ｔ６で決定したバンク「１」のコラムアドレスＣＡ「１Ｃ」に書き込んだ後、自動的にプリチャージを実行する。なお、ＤＱ信号の「Ｄ１」は、１ワードで構成された２値の画データである。
【００３１】
ＣＬＫ信号の時刻Ｔ７においては、第４制御信号生成部１２４からの／ＲＡＳ４信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋３」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「３Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク「３」のロウアドレスＲＡ「３Ｒ」とを決定する。
【００３２】
ＣＬＫ信号の時刻Ｔ８においては、第３制御信号生成部１２３からの／ＣＡＳ３信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第３制御信号生成部１２３からの／ＷＥ３信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋２」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「２Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のコラムアドレスＣＡ「２Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ２」を、前記時刻Ｔ５で決定したバンク「２」のロウアドレスＲＡ「２Ｒ」、現時刻Ｔ８で決定したバンク「２」のコラムアドレスＣＡ「２Ｃ」に書き込んだ後、自動的にプリチャージを実行する。なお、ＤＱ信号の「Ｄ２」は、１ワードで構成された２値の画データである。
【００３３】
ＣＬＫ信号の時刻Ｔ９においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ１０においては、第４制御信号生成部１２４からの／ＣＡＳ４信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第４制御信号生成部１２４からの／ＷＥ４信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋３」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「３Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク「３」のコラムアドレスＣＡ「３Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ３」を、前記時刻Ｔ７で決定したバンク「３」のロウアドレスＲＡ「３Ｒ」、現時刻Ｔ１０で決定したバンク「３」のコラムアドレスＣＡ「３Ｃ」に書き込んだ後、自動的にプリチャージを実行する。なお、ＤＱ信号の「Ｄ３」は、１ワードで構成された２値の画データである。
【００３４】
ＣＬＫ信号の時刻Ｔ１１及び時刻Ｔ１２においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ１３においては、第１制御信号生成部１２１からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋４」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」と、ＢＳ信号の「０」とに基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを決定する。
【００３５】
ＣＬＫ信号の時刻Ｔ１４においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ１５においては、第２制御信号生成部１２２からの／ＲＡＳ２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋５」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」と、ＢＳ信号の「１」とに基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを決定する。
【００３６】
ＣＬＫ信号の時刻Ｔ１６においては、第１制御信号生成部１２１からの／ＣＡＳ１信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第１制御信号生成部１２１からの／ＷＥ１信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋４」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｃ」と、ＢＳ信号の「０」とに基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ０」を、前記時刻Ｔ１３で決定したバンク「０」のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ１６で決定したバンク「０」のコラムアドレスＣＡ「０Ｃ」に書き込んだ後、自動的にプリチャージを実行する。
【００３７】
ＣＬＫ信号の時刻Ｔ１７においては、第３制御信号生成部１２３からの／ＲＡＳ３信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋６」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のロウアドレスＲＡ「２Ｒ」とを決定する。
【００３８】
ＣＬＫ信号の時刻Ｔ１８においては、第２制御信号生成部１２２からの／ＣＡＳ２信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第２制御信号生成部１２２からの／ＷＥ２信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋５」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のコラムアドレスＣＡ「１Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ１」を、前記時刻Ｔ１５で決定したバンク「１」のロウアドレスＲＡ「１Ｒ」、現時刻Ｔ１８で決定したバンク「１」のコラムアドレスＣＡ「１Ｃ」に書き込んだ後、自動的にプリチャージを実行する。
【００３９】
ＣＬＫ信号の時刻Ｔ１９においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ２０においては、第３制御信号生成部１２３からの／ＣＡＳ３信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第３制御信号生成部１２３からの／ＷＥ３信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋６」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「２Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のコラムアドレスＣＡ「２Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ２」を、前記時刻Ｔ１７で決定したバンク「２」のロウアドレスＲＡ「２Ｒ」、現時刻Ｔ２０で決定したバンク「２」のコラムアドレスＣＡ「２Ｃ」に書き込んだ後、自動的にプリチャージを実行する。
【００４０】
このとき、レジスタ１１１が記憶しているワード数に基づいて、ａｄｄ信号の外部アドレス「ａ＋６」が、１ラインの最後であると判断する。また、カウンタ１１２のカウント値に基づいて、１ラインが奇数ワードであるか偶数ワードであるかを判断する。ところで、図４に示すタイミングチャートにおいては、１ラインが奇数ワードの場合であるため、アクセス制御部１１０は、ａｄｄ信号の外部アドレス「ａ」を１回インクリメントする。その結果、アクセス制御部１１０は、ａｄｄ信号から外部アドレスとして、次ラインの先頭アドレス「ａ＋７」を出力する。
【００４１】
ＣＬＫ信号の時刻Ｔ２１〜時刻Ｔ２３においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
すなわち、ａｄｄ信号の外部アドレス「ａ＋６」が１ラインの最後であると判断したため、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を、それぞれ出力する。つまり、ＣＬＫ信号の時刻Ｔ２１〜時刻Ｔ２３の時間を利用して次ラインへの移行処理を行っているのである。
【００４２】
ＣＬＫ信号の時刻Ｔ２４においては、第４制御信号生成部１２４からの／ＲＡＳ４信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋７」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「３Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク「３」のロウアドレスＲＡ「３Ｒ」とを決定する。
【００４３】
ＣＬＫ信号の時刻Ｔ２５においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ２６においては、第１制御信号生成部１２１からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋８」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」と、ＢＳ信号の「０」とに基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを決定する。
【００４４】
ＣＬＫ信号の時刻Ｔ２７においては、第４制御信号生成部１２４からの／ＣＡＳ４信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第４制御信号生成部１２４からの／ＷＥ４信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋７」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＲＡ「３Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク「３」のコラムアドレスＣＡ「３Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ３」を、前記時刻Ｔ２４で決定したバンク「３」のロウアドレスＲＡ「３Ｒ」、現時刻Ｔ２７で決定したバンク「３」のコラムアドレスＣＡ「３Ｃ」に書き込んだ後、自動的にプリチャージを実行する。
【００４５】
ＣＬＫ信号の時刻Ｔ２８においては、第２制御信号生成部１２２からの／ＲＡＳ２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋９」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」と、ＢＳ信号の「１」とに基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを決定する。
【００４６】
ＣＬＫ信号の時刻Ｔ２９においては、第１制御信号生成部１２１からの／ＣＡＳ１信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第１制御信号生成部１２１からの／ＷＥ１信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋８」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｃ」と、ＢＳ信号の「０」とに基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ０」を、前記時刻Ｔ２６で決定したバンク「０」のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ２９で決定したバンク「０」のコラムアドレスＣＡ「０Ｃ」に書き込んだ後、自動的にプリチャージを実行する。
【００４７】
ＣＬＫ信号の時刻Ｔ３０においては、第３制御信号生成部１２３からの／ＲＡＳ３信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋１０」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のロウアドレスＲＡ「２Ｒ」とを決定する。
【００４８】
［２］１ラインが奇数ワードの読み出し動作
次に、１ラインが奇数ワードの読み出し動作について、図５に示すタイミングチャートを用いて説明する。
【００４９】
ＣＬＫ信号の時刻Ｔ５１においては、第１制御信号生成部１２１からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋１０７」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを決定する。
【００５０】
ＣＬＫ信号の時刻Ｔ５２においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ５３においては、第２制御信号生成部１２２からの／ＲＡＳ２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋２１４」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。
【００５１】
ここで、ａｄｄ信号の外部アドレスを「ａ＋１０７」から「ａ＋２１４」に変化させているのは、副走査方向に画データを読み出すために、１ライン分のアドレスを変化させる必要があるからである。すなわち、本実施形態においては、主走査方向における１ラインの画データが「１０７」ワードで構成されているからである。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを決定する。
【００５２】
ＣＬＫ信号の時刻Ｔ５４においては、第１制御信号生成部１２１からの／ＣＡＳ１信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、リード／オートプリチャージコマンドＲＥＡＤＡ（以下、ＲＥＡＤＡコマンドと略記）であると判断する。なお、ＲＥＡＤＡコマンドは、データを読み出した後、自動的にプリチャージを実行する。一方、ａｄｄ信号の外部アドレス「ａ＋１０７」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｃ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。ここで、ＳＤＲＡＭ３０においては、コマンドを入力してからそのコマンドが実行されるまでには遅れが生じる。すなわち、／ＣＡＳに基づいて、コラムアドレスが確定してからコマンドが実行されるまでの遅延時間、いわゆるＣＡＳレイテンシがある。本実施形態においては、このＣＡＳレイテンシが「２」である。従って、ＳＤＲＡＭ３０は、現時刻Ｔ５４から２クロック遅延した時刻Ｔ５６において、前記時刻Ｔ５１で決定したバンク「０」のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ５４で決定したバンク「０」のコラムアドレスＣＡ「０Ｃ」から１ワードで構成された２値の画データ「Ｄ０」を、ＤＱ信号を介して読み出した後、自動的にプリチャージを実行する。
【００５３】
ＣＬＫ信号の時刻Ｔ５５においては、第３制御信号生成部１２３からの／ＲＡＳ３信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋３２１」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のロウアドレスＲＡ「２Ｒ」とを決定する。
【００５４】
ＣＬＫ信号の時刻Ｔ５６においては、第２制御信号生成部１２２からの／ＣＡＳ２信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋２１４」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のコラムアドレスＣＡ「１Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ５６から２クロック遅延した時刻Ｔ５８において、前記時刻Ｔ５３で決定したバンク「１」のロウアドレスＲＡ「１Ｒ」、現時刻Ｔ５６で決定したバンク「１」のコラムアドレスＣＡ「１Ｃ」から１ワードで構成された２値の画データ「Ｄ１」を、ＤＱ信号を介して読み出した後、自動的にプリチャージを実行する。
【００５５】
ＣＬＫ信号の時刻Ｔ５７においては、第４制御信号生成部１２４からの／ＲＡＳ４信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋４２８」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「３Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク「３」のロウアドレスＲＡ「３Ｒ」とを決定する。
【００５６】
ＣＬＫ信号の時刻Ｔ５８においては、第３制御信号生成部１２３からの／ＣＡＳ３信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋３２１」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「２Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のコラムアドレスＣＡ「２Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ５８から２クロック遅延した時刻Ｔ６０において、前記時刻Ｔ５５で決定したバンク「２」のロウアドレスＲＡ「２Ｒ」、現時刻Ｔ５８で決定したバンク「２」のコラムアドレスＣＡ「２Ｃ」から１ワードで構成された２値の画データ「Ｄ２」を、ＤＱ信号を介して読み出した後、自動的にプリチャージを実行する。
【００５７】
ＣＬＫ信号の時刻Ｔ５９においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ６０においては、第４制御信号生成部１２４からの／ＣＡＳ４信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋４２８」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「３Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク「３」のコラムアドレスＣＡ「３Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ６０から２クロック遅延した時刻Ｔ６２において、前記時刻Ｔ５７で決定したバンク「３」のロウアドレスＲＡ「３Ｒ」、現時刻Ｔ６０で決定したバンク「３」のコラムアドレスＣＡ「３Ｃ」から１ワードで構成された２値の画データ「Ｄ３」を、ＤＱ信号を介して読み出した後、自動的にプリチャージを実行する。
【００５８】
ＣＬＫ信号の時刻Ｔ６１及び時刻Ｔ６２においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ６３においては、第１制御信号生成部１２１からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋５３５」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを決定する。
【００５９】
ＣＬＫ信号の時刻Ｔ６４においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ６５においては、第２制御信号生成部１２２からの／ＲＡＳ２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋６４２」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを決定する。
【００６０】
ＣＬＫ信号の時刻Ｔ６６においては、第１制御信号生成部１２１からの／ＣＡＳ１信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判断する。なお、ＲＥＡＤＡコマンドは、データを読み出した後、自動的にプリチャージを実行する。一方、ａｄｄ信号の外部アドレス「ａ＋５３５」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｃ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ６６から２クロック遅延した時刻Ｔ６８において、前記時刻Ｔ６３で決定したバンク「０」のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ６６で決定したバンク「０」のコラムアドレスＣＡ「０Ｃ」から１ワードで構成された２値の画データ「Ｄ０」を、ＤＱ信号を介して読み出した後、自動的にプリチャージを実行する。
【００６１】
ＣＬＫ信号の時刻Ｔ６７においては、第３制御信号生成部１２３からの／ＲＡＳ３信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋７２９」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のロウアドレスＲＡ「２Ｒ」とを決定する。
【００６２】
ＣＬＫ信号の時刻Ｔ６８においては、第２制御信号生成部１２２からの／ＣＡＳ２信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋６４２」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のコラムアドレスＣＡ「１Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ６８から２クロック遅延した時刻Ｔ７０において、前記時刻Ｔ６５で決定したバンク「１」のロウアドレスＲＡ「１Ｒ」、現時刻Ｔ６８で決定したバンク「１」のコラムアドレスＣＡ「１Ｃ」から１ワードで構成された２値の画データ「Ｄ１」を、ＤＱ信号を介して読み出した後、自動的にプリチャージを実行する。
【００６３】
ＣＬＫ信号の時刻Ｔ６９においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ７０においては、第３制御信号生成部１２３からの／ＣＡＳ３信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋７２９」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「２Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のコラムアドレスＣＡ「２Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ７０から２クロック遅延した時刻Ｔ７２において、前記時刻Ｔ６７で決定したバンク「２」のロウアドレスＲＡ「２Ｒ」、現時刻Ｔ７０で決定したバンク「２」のコラムアドレスＣＡ「２Ｃ」から１ワードで構成された２値の画データ「Ｄ２」を、ＤＱ信号を介して読み出した後、自動的にプリチャージを実行する。
【００６４】
ＣＬＫ信号の時刻Ｔ７１〜時刻Ｔ７３においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ７４においては、第４制御信号生成部１２４からの／ＲＡＳ４信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋８５６」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「３Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク「３」のロウアドレスＲＡ「３Ｒ」とを決定する。
【００６５】
ＣＬＫ信号の時刻Ｔ７５においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ７６においては、第１制御信号生成部１２１からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋９６３」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを決定する。
【００６６】
ＣＬＫ信号の時刻Ｔ７７においては、第４制御信号生成部１２４からの／ＣＡＳ４信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋８５６」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「３Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク「３」のコラムアドレスＣＡ「３Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ７７から２クロック遅延した時刻Ｔ７９において、前記時刻Ｔ７４で決定したバンク「３」のロウアドレスＲＡ「３Ｒ」、現時刻Ｔ６０で決定したバンク「３」のコラムアドレスＣＡ「３Ｃ」から１ワードで構成された２値の画データ「Ｄ３」を、ＤＱ信号を介して読み出した後、自動的にプリチャージを実行する。
【００６７】
ＣＬＫ信号の時刻Ｔ７８においては、第２制御信号生成部１２２からの／ＲＡＳ２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋１０７０」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを決定する。
【００６８】
ＣＬＫ信号の時刻Ｔ７９においては、第１制御信号生成部１２１からの／ＣＡＳ１信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判断する。なお、ＲＥＡＤＡコマンドは、データを読み出した後、自動的にプリチャージを実行する。一方、ａｄｄ信号の外部アドレス「ａ＋９６３」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｃ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ７９から２クロック遅延した時刻Ｔ８１（図示略）において、前記時刻Ｔ７６で決定したバンク「０」のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ７９で決定したバンク「０」のコラムアドレスＣＡ「０Ｃ」から１ワードで構成された２値の画データ「Ｄ０」を、ＤＱ信号を介して読み出した後、自動的にプリチャージを実行する。
【００６９】
ＣＬＫ信号の時刻Ｔ８０においては、第３制御信号生成部１２３からの／ＲＡＳ３信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋１１７７」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク「２」のロウアドレスＲＡ「２Ｒ」とを決定する。
【００７０】
次に、前記図４に示すタイミングチャートに基づいて、主走査方向における１ラインが奇数ワードであって、１頁分の画データがＳＤＲＡＭ３０に記憶された状態を、図６に示す。
【００７１】
図６（ａ）に示すように、主走査方向における１ラインの画データが「４ｎ＋１」（ｎ＝１，２，３，…，Ｎ）で構成された奇数ワードである場合は、１ラインの最後の画データがバンク「ｍ」（ｍ＝０，１，２，３の繰り返し順）に記憶される。このため、次ラインの先頭における１ワードの画データは、バンク「ｍ＋１」に記憶される。すなわち、１ラインの最後の画データがバンク「０」の場合は、次ラインの先頭の画データがバンク「１」に記憶される。また、１ラインの最後の画データがバンク「１」の場合は、次ラインの先頭の画データがバンク「２」に記憶される。さらに、１ラインの最後の画データがバンク「２」の場合は、次ラインの先頭の画データがバンク「３」に記憶される。併せて、１ラインの最後の画データがバンク「３」の場合は、次ラインの先頭の画データがバンク「０」に記憶される。その結果、画像の回転処理のために、ＳＤＲＡＭ３０に記憶した画データを副走査方向に読み出す場合には、読み出しバンクが「０，１，２，３」の順序で周回することになる。
【００７２】
一方、図６（ｂ）に示すように、主走査方向における１ラインのワード数が「４ｎ＋３」（ｎ＝１，２，３，…，Ｎ）で構成された奇数ワードである場合は、１ラインの最後の画データがバンク「ｍ」（ｍ＝２，１，０，３の繰り返し順）に記憶される。このため、次ラインの先頭の画データは、バンク「ｍ＋１」に記憶される。すなわち、１ラインの最後の画データがバンク「２」の場合は、次ラインの先頭の画データがバンク「３」に記憶される。また、１ラインの最後の画データがバンク「１」の場合は、次ラインの先頭の画データがバンク「２」に記憶される。さらに、１ラインの最後の画データがバンク「０」の場合は、次ラインの先頭の画データがバンク「１」に記憶される。併せて、１ラインの最後の画データがバンク「１」の場合は、次ラインの先頭の画データがバンク「２」に記憶される。その結果、画像の回転処理のために、ＳＤＲＡＭ３０に記憶した画データを副走査方向に読み出す場合には、読み出しバンクが「０，３，２，１」の順序で周回することになる。
【００７３】
従って、図６（ａ）又は（ｂ）に示すように、主走査方向における１ラインの画データが「４ｎ＋１」又は「４ｎ＋３」で構成された奇数ワードである場合であっても、異なるバンクにアクセスしている間に、プリチャージを実行させることにより、プリチャージサイクルを見かけ上隠している。その結果、ＳＤＲＡＭ３０に間断無くデータをアクセスすることができる。従って、高速に画データを読み出すことができる。
【００７４】
［３］１ラインが偶数ワードの書き込み動作
次に、１ラインが偶数ワードの書き込み動作について、図７に示すタイミングチャートを用いて説明する。
【００７５】
ＣＬＫ信号の時刻Ｔ１０１〜時刻Ｔ１１６においては、前記図４に示す１ラインが奇数ワードの書き込み動作における時刻Ｔ１〜時刻Ｔ１６と同様な処理が実行される。
【００７６】
ＣＬＫ信号の時刻Ｔ１１７においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
ＣＬＫ信号の時刻Ｔ１１８においては、第２制御信号生成部１２２からの／ＣＡＳ２信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出力する。また、第２制御信号生成部１２２からの／ＷＥ２信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判断する。一方、ａｄｄ信号の外部アドレス「ａ＋５」に基づいて、アドレス制御部１４０は、ＡＤＤ信号からコラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク「１」のコラムアドレスＣＡ「１Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ１」を、前記時刻Ｔ１１５で決定したバンク「１」のロウアドレスＲＡ「１Ｒ」、現時刻Ｔ１１８で決定したバンク「１」のコラムアドレスＣＡ「１Ｃ」に書き込んだ後、自動的にプリチャージを実行する。
【００７７】
このとき、レジスタ１１１が記憶しているワード数に基づいて、ａｄｄ信号の外部アドレス「ａ＋５」が、１ラインの最後であると判断する。また、カウンタ１１２のカウント値に基づいて、１ラインが奇数ワードであるか偶数ワードであるかを判断する。ところで、図７に示すタイミングチャートにおいては、１ラインが偶数ワードの場合であるため、アクセス制御部１１０は、ａｄｄ信号の外部アドレス「ａ」を２回インクリメントする。その結果、アクセス制御部１１０は、ａｄｄ信号から外部アドレスとして、次ラインの先頭アドレス「ａ＋７」を出力する。従って、外部アドレス「ａ＋６」に対応するバンク「２」には、１ワードのダミーデータが書き込まれることになる。すなわち、本実施形態においては、主走査方向における１ラインの画データが「１０８」ワードで構成されている。このため、１ワードのダミーデータを付加して、１ラインの画データを「１０９」ワードにしているのである。換言すれば、１ワードのダミーデータを付加することによって、いわば強制的に１ラインを奇数ワードにしているのである。
【００７８】
ＣＬＫ信号の時刻Ｔ１１９〜時刻Ｔ１２３においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡＭ３０は、何も実行しない。
すなわち、ａｄｄ信号の外部アドレス「ａ＋５」が１ラインの最後であると判断したため、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を、第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を、それぞれ出力する。つまり、ＣＬＫ信号の時刻Ｔ１１９〜時刻Ｔ１２３の時間を利用して、ａｄｄ信号からの外部アドレス「ａ＋６」に対応するバンク「２」にはアクセスせず、次のバンク「３」への移行処理を行うのである。換言すれば、見かけ上、外部アドレス「ａ＋６」に対応するバンク「２」にダミーデータを書き込んでいるのである。
【００７９】
ＣＬＫ信号の時刻Ｔ１２４〜時刻Ｔ１３０においては、前記図４に示す１ラインが奇数ワードの書き込み動作におけるＣＬＫ信号の時刻Ｔ２４〜時刻Ｔ３０と同様な処理が実行される。
【００８０】
［４］１ラインが偶数ワードの読み出し動作
次に、１ラインが偶数ワードの読み出し動作について、図８に示すタイミングチャートを用いて説明する。
【００８１】
１ラインが偶数ワードの読み出し動作は、前記図５に示す１ラインが奇数ワードの読み出し動作とほぼ同様である。但し、図７に示す１ラインが偶数ワードの書き込み動作においては、１ワードのダミーデータを１ラインの最後に付加している。すなわち、主走査方向における１ラインの画データが「１０８」ワードで構成されているため、１ワードのダミーデータを付加しているのである。その結果、主走査方向における１ラインの画データが「１０９」ワードとなる。従って、１ラインが偶数ワードの読み出し動作が、前記１ラインが奇数ワードの読み出し動作と異なるのは、副走査方向に画データを読み出す場合に、外部アドレスを「１０９」ずつ増加する必要がある点だけである。
【００８２】
次に、前記図７に示すタイミングチャートに基づいて、主走査方向における１ラインが偶数ワードであって、１頁分の画データがＳＤＲＡＭ３０に記憶された状態を、図９に示す。
【００８３】
図９（ａ）に示すように、主走査方向における１ラインの画データが「４ｎ＋２」（ｎ＝１，２，３，…，Ｎ）で構成された偶数ワードである場合は、主走査方向の１ラインを奇数ワードにするために、１ワードのダミーデータを付加して、そのダミーデータを１つのバンクに記憶させている。その結果、画像の回転処理のために、ＳＤＲＡＭ３０に記憶した画データを副走査方向に読み出す場合でも、読み出しバンクが「０，３，２，１」の順序で周回することになる。
【００８４】
一方、図９（ｂ）に示すように、主走査方向における１ラインの画データが「４ｎ」（ｎ＝１，２，３，…，Ｎ）で構成された偶数ワードである場合も、主走査方向の１ラインを奇数ワードにするために、１ワードのダミーデータを付加して、そのダミーデータを１つのバンクに記憶させている。その結果、画像の回転処理のために、ＳＤＲＡＭ３０に記憶した画データを副走査方向に読み出す場合でも、読み出しバンクが「０，１，２，３」の順序で周回することになる。
【００８５】
従って、図９（ａ）又は（ｂ）に示すように、主走査方向における１ラインの画データが「４ｎ＋２」又は「４ｎ」で構成された偶数ワードである場合であっても、異なるバンクにアクセスしている間に、プリチャージを実行させることにより、プリチャージサイクルを見かけ上隠している。その結果、ＳＤＲＡＭ３０に間断無くデータをアクセスすることができる。従って、高速に画データを読み出すことができる。
【００８６】
以上、詳述したように本実施形態によれば、次のような作用、効果を得ることができる。
（１）１ラインが偶数ワードの場合には、アクセス制御部１１０からのａｄｄ信号の外部アドレス「ａ」を２回インクリメントすることにより、ＳＤＲＡＭ３０に対して何も実行していない。このため、元々の１ラインが偶数ワードであっても、１ラインが奇数ワードとなる。その結果、主走査方向における１ラインの画データをＳＤＲＡＭ３０に記憶させた後、副走査方向に画データを読み出す場合には、必ずバンク０〜バンク３を順次周回することになる。従って、プリチャージサイクルを見かけ上隠して、高速に画データを読み出すことができる。
【００８７】
（２）バンク０〜バンク３を順次周回しながら、データの書き込み動作及び読み出し動作を実行している。このため、読み取った画データにおいて、主走査方向の画データをＳＤＲＡＭ３０に記憶させた後、ＳＤＲＡＭ３０に記憶された画データを副走査方向に読み出して、画データを９０度回転させる場合であっても、高速に画データを読み出すことができる。従って、画像の回転処理をより一層高速に行うことができる。
【００８８】
（３）アドレス制御部１４０のＢＳ信号からは、異なるバンク、すなわちバンク０〜バンク３を周回させるためのデータが出力されている。このため、バンク０〜バンク３を順次周回しながら、画データの書き込み動作及び読み出し動作が実行される。また、画データの書き込み動作及び読み出し動作の後に、自動的にプリチャージが実行される。つまり、異なるバンクにアクセスしている間に、プリチャージを実行させることにより、プリチャージサイクルを見かけ上隠している。その結果、ＳＤＲＡＭ３０に間断無く画データをアクセスすることができる。従って、高速に画データを読み出すことができる。
【００８９】
（４）１ラインが偶数ワードの場合には、アクセス制御部１１０からのａｄｄ信号の外部アドレス「ａ」を２回インクリメントすることにより、ＳＤＲＡＭ３０に対して、ダミーワードを１ラインの最後に付加している。このため、ＳＤＲＡＭ３０から副走査方向に画データを読み出す場合には、副走査方向における最後の画データを読み出さないように制御するのみである。従って、主走査方向の画データをＳＤＲＡＭ３０に記憶させた後、ＳＤＲＡＭ３０に記憶された画データを副走査方向に読み出す場合、つまり画像を回転処理する場合であっても、必要な画データだけを簡便に読み出すことができる。
【００９０】
なお、前記実施形態は、次のように変更して具体化することも可能である。
・前記実施形態においては、画データをシングルライトでＳＤＲＡＭ３０に書き込んだ後、画データをシングルリードでＳＤＲＡＭ３０から読み出す構成であったが、これに代えて、画データをバーストライトでＳＤＲＡＭ３０に書き込んだ後、画データをシングルリードでＳＤＲＡＭ３０から読み出す構成にしても良い。
【００９１】
・前記実施形態においては、バンク０〜バンク３までを順次周回しながら画データを書き込む構成であったが、これに代えて、「バンク０、バンク２、バンク１、バンク３」等のような周回順序、すなわち４つのバンクを順次周回する構成であれば良い。
【００９２】
・前記実施形態を、ＤＤＲ−ＳＤＲＡＭ（Doble Data Rate SDRAM ）、ＭＤＲＡＭ（Multi-Bank DRAM ）に適用しても良い。
さらに、前記実施形態等より把握される技術的思想について、以下にそれらの効果と共に記載する。
【００９３】
〔１〕複数のバンクを備え、それらのバンクを切り換えながらデータの書き込み及び読み出しを行うＳＤＲＡＭのランダムアクセス装置において、前記バンクを周回しながらデータの書き込み及び読み出しを行うとともに、１ラインが偶数個のワードから構成されている場合には、アドレスのインクリメントに基づいて、１ラインの最後にダミーデータを付加する制御手段を備えたＳＤＲＡＭのランダムアクセス装置。このように構成すれば、高速にデータを読み出すことができる。
【００９４】
〔２〕ＳＤＲＡＭのランダムアクセス装置において、制御手段は、１ラインが偶数ワードの場合には、アドレスのインクリメントに基づいて、１ラインの最後にダミーデータを付加して、１ラインを奇数ワードにするＳＤＲＡＭのランダムアクセス装置。このように構成すれば、高速にデータを読み出すことができる。
【００９５】
〔３〕複数のバンクを備え、それらのバンクを切り換えながらデータの書き込み及び読み出しを行うＳＤＲＡＭのランダムアクセス方法において、１ラインが偶数ワードの場合には、アドレスのインクリメントに基づいて、ＳＤＲＡＭに対して何も実行しないＳＤＲＡＭのランダムアクセス方法。このように構成すれば、高速にデータを読み出すことができる。
【００９６】
〔４〕前記〔３〕に記載のＳＤＲＡＭのランダムアクセス方法において、バンクを周回しながらデータを読み出すＳＤＲＡＭのランダムアクセス方法。このように構成すれば、高速にデータを読み出すことができる。
【００９７】
〔５〕前記〔３〕または〔４〕に記載のＳＤＲＡＭのランダムアクセス方法において、アドレスのインクリメントに基づいて、ダミーワードを付加するＳＤＲＡＭのランダムアクセス方法。このように構成すれば、必要なデータだけを簡便に読み出すことができる。
【００９８】
【発明の効果】
本発明は、以上のように構成されているため、次のような効果を奏する。
請求項１に記載の発明によれば、高速にデータを読み出すことができる。
【図面の簡単な説明】
【図１】ＳＤＲＡＭのランダムアクセス装置の概要を示すブロック図。
【図２】ＳＤＲＡＭのランダムアクセス装置を示すブロック図。
【図３】外部アドレス信号及びアドレス信号と、バンクセレクト信号との関係を示す説明図。
【図４】１ラインが奇数ワードの書き込み動作を示すタイミングチャート。
【図５】１ラインが奇数ワードの読み出し動作を示すタイミングチャート。
【図６】１ラインが奇数ワードであって、１頁分の画データがＳＤＲＡＭに記憶された状態を示す説明図。
【図７】１ラインが偶数ワードの書き込み動作を示すタイミングチャート。
【図８】１ラインが偶数ワードの読み出し動作を示すタイミングチャート。
【図９】１ラインが偶数ワードであって、１頁分の画データがＳＤＲＡＭに記憶された状態を示す説明図。
【図１０】従来において、１ラインが奇数ワードであって、１頁分の画データがＳＤＲＡＭに記憶された状態を示す説明図。
【図１１】従来において、１ラインが偶数ワードであって、１頁分の画データがＳＤＲＡＭに記憶された状態を示す説明図。
【符号の説明】
１…ＳＤＲＡＭのランダムアクセス装置、１０…制御手段を構成するメモリ制御部、２０…制御手段を構成するデータ制御部、３０…ＳＤＲＡＭ、１１０…アクセス制御部、１２１〜１２４…第１制御信号生成部〜第４制御信号生成部、１３１〜１３２…第１ＡＮＤ回路〜第４ＡＮＤ回路、１４０…アドレス制御部、ＣＬＫ…クロック信号、ａｄｄ…アドレスを出力する外部アドレス信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003644381.tif 000010
【図１０】
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【図１１】
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