(57)【特許請求の範囲】
【請求項１】
入力された第１の信号を所定の多値信号からなる第２の信号に変換して出力する回路であって、前記第２の信号を該回路に帰還入力せしめるようにし、
前記回路は、第１の信号を量子化された複数の信号からなる信号群に変換する第１の回路と、前記信号群を前記第２の信号に変換する第２の回路とから構成されている半導体回路において、
前記第１の回路または／及び前記第２の回路は、基板上に設けられた一導電型の半導体領域と、この領域内に設けられた反対導電型のソース及びドレイン領域と、前記ソース及びドレイン領域を隔てる領域に絶縁膜を介して設けられた電位的にフローティング状態にあるフローティングゲート電極と、前記フローティングゲート電極と絶縁膜を介して容量結合する複数の入力ゲ−ト電極と、を有するニューロンMOSトランジスタを１個以上用いて構成され、
前記第２の回路は、フローティングゲ−トを共有し、ドレイン同士が接続されたＮ型ニューロンＭＯＳトランジスタとＰ型ニューロンＭＯＳトランジスタとからなり、前記信号群が前記入力ゲートに接続され、且つ，前記接続されたドレインが前記入力ゲートの一部に接続され，前記P型ニューロンＭＯＳトランジスタのソースを前記Ｎ型ニューロンＭＯＳトランジスタのソースよりも高電位としたことを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体回路に係り、特にアナログのデータを多値のデータに変換しそれを静的に保持することのできる高機能半導体集積回路に関する。
【０００２】
【従来の技術】
ビデオカメラなどの画像信号処理は、従来イメージセンサで取り入れた莫大なアナログデータをそのつどデジタルに変換してデイジタルコンピュータにより処理していた。
【０００３】
この手法では画素数の増大にともない、処理するべきデータ数が増加し、信号処理を実時間で行うことが不可能となる。そこで入力データをアナログもしくは多値のままハードウエアレベルで完全並列に信号処理を行う必要があるが、そのためにはセンサから取り込んだアナログもしくは多値のデータや演算途中のデータを一時的に保管する回路が必要となる。
【０００４】
しかし、従来このような回路を実現するためには数多くの素子を必要とし、また多値の加算を電流加算で行っているために消費電力が大きくなり、全ての画素センサの中に組み込んでハードウエアレベルの完全並列信号処理をすることは困難であった。
【０００５】
【発明が解決しようとする課題】
そこで本発明の目的は、簡単な回路を用いてアナログや多値のデータを取り入れて保存することのできる半導体回路を提供するものである。
【０００６】
【課題を解決するための手段】
本発明の半導体回路は、入力された第１の信号を所定の多値信号からなる第２の信号に変換して出力する回路であって、前記第２の信号を該回路に帰還入力せしめるようにし、
前記回路は、第１の信号を量子化された複数の信号からなる信号群に変換する第１の回路と、前記信号群を前記第２の信号に変換する第２の回路とから構成されている半導体回路において、
前記第１の回路または／及び前記第２の回路は、基板上に設けられた一導電型の半導体領域と、この領域内に設けられた反対導電型のソース及びドレイン領域と、前記ソース及びドレイン領域を隔てる領域に絶縁膜を介して設けられた電位的にフローティング状態にあるフローティングゲート電極と、前記フローティングゲート電極と絶縁膜を介して容量結合する複数の入力ゲ−ト電極と、を有するニューロンＭＯＳトランジスタを１個以上用いて構成され、
前記第２の回路は、フローティングゲ−トを共有し、ドレイン同士が接続されたＮ型ニューロンＭＯＳトランジスタとＰ型ニューロンＭＯＳトランジスタとからなり、前記信号群が前記入力ゲートに接続され、且つ，前記接続されたドレインが前記入力ゲートの一部に接続され，前記P型ニューロンＭＯＳトランジスタのソースを前記Ｎ型ニューロンＭＯＳトランジスタのソースよりも高電位としたことを特徴とする。
【０００９】
【作用】
入力された第１の信号を所定の多値信号からなる第２の信号に変換して出力し、この第２の信号を回路に帰還入力せしめることにより、多値信号のメモリを構成することが可能となる。
【００１０】
例えば、入力された第１の信号を量子化された複数の信号からなる信号群に変換する第１の回路と、前記信号群を多値信号からなる第２の信号に変換する第２の回路とから構成し、第２の信号を第１の回路の入力部に帰還させることにより、アナログまたは多値で入力された第１の信号を所定の多値信号（第２の信号）に変換してラッチする回路が構成することができる。
【００１１】
また、第１の回路もしくは第２の回路または両者を、ニューロンＭＯＳで構成することにより、素子数及び消費電力の大幅に削減した回路とすることができる。
【００１２】
【実施例】
以下に実施例を上げ本発明を詳細に説明するが、本発明がこれら実施例に限定されるものではないことはいうまでもない。
【００１３】
（実施例１）
本発明の第１の実施例を、図１の回路を用いて説明する。
【００１４】
図１において、１１７、１１８、１１９、１２０はＣＭＯＳインバータ、１０９、１１０、１１１、１１２はＮＭＯＳトランジスタである。１１３、１１４、１１５はそれぞれ抵抗値がＲ、Ｒ、Ｒ／２の抵抗であり、これはチップ上では例えばポリシリコンで作ることができる。
【００１５】
１１６は演算増幅器であり、入力端子１２５の電圧と１０６の電圧の差を増幅して出力する回路である。この演算増幅器は通常のＭＯＳトランジスタやバイポーラトランジスタを用いて実現できる。演算増幅器の出力１０７は抵抗１１５を通して入力１２６に帰還入力されており、他の入力１２５は接地されている。
【００１６】
また、演算増幅器の出力１０７はスイッチ１０８を通して入力１０１に帰還させることができる。
【００１７】
ＮＭＯＳ１０９、１１１はソースが−ＶＤＤ（例えば−５Ｖ）の電源に接続されており、それぞれゲート電圧（１０３、１０５）とソース電圧（−ＶＤＤ）との差が閾値（例えば５Ｖ）を超えるとオンするように設計されている。また、ＮＭＯＳ１１０、１１２はドレインが接地されており、それぞれゲート電圧（１０２、１０４）とソース電圧との差が閾値（例えば５Ｖ）を超えるとオンするように設計されている。
【００１８】
入力１０１に対する出力１０７の関係を図２（ａ）に示す。ここではインバータ１１７、１１９の反転閾値をそれぞれＶＤＤ／４（例えば、（５／４）Ｖ）、３ＶＤＤ／４（例えば（１５／４）Ｖ）に、１１８、１２０の閾値をＶＤＤ／２に設定しておき、スイッチ１０８はオフにしてノード１０７と１０１を電気的に遮断しておく。
【００１９】
トランジスタ１０９，１１０，１１１，１１２のオン抵抗を、抵抗１１３，１１４，１１５よりも十分小さくしておくと、トランジスタ１０９と１１０、１１１と１１２を流れる電流はほぼ等しくなる。
【００２０】
入力１０１の電圧が０Ｖ〜ＶＤＤ／４の範囲であれば、ノード１０３、１０５の電圧は０Ｖ、ノード１０２、１０４の電圧はＶＤＤとなり、トランジスタ１０９と１１０、１１１と１１２の電流が等しくなるためには、ノード１２１、１２２の電圧は０Ｖとなる。この時、トランジスタ１０９，１１０，１１１，１１２は全て閾値近くで動作する。
【００２１】
演算増幅器１１６は電流を抵抗１１３、１１４、１１５に流して、入力１０６と１２５の電位差を零に近づけるように動作する。通常演算増幅器は入力インピーダンスの十分大きいものを用いるので演算増幅器の入力端子に流れ込む電流は零と仮定され、抵抗１１３、１１４を通して流れる電流の和と抵抗１１５を通して流れる電流は等しいと考えてよい。
【００２２】
いま、ノード１２１、１２２の電位が０Ｖであれば、抵抗１１３、１１４の両端には電位差がなく、電流は流れないために、抵抗１１５にも電流は流れず、ノード１０７の出力も０Ｖになる。
【００２３】
入力１０１の電圧がＶＤＤ／４〜３ＶＤＤ／４の範囲であれば、ノード１０３の電圧はＶＤＤ、ノード１０２の電圧は０Ｖとなり、トランジスタ１０９がオンし、１１０がオフになるのでノード１２１の電位は−ＶＤＤに向かって変化する。ＮＭＯＳ１０９、１１１のオン抵抗を抵抗１１３、１１４、１１５に比べて十分に小さく設計しておくと、ノード１２１の電位は−ＶＤＤにほぼ一致し、抵抗１１３の両端には−ＶＤＤの電位差が生じ、−ＶＤＤ／Ｒの電流が流れる。
【００２４】
ノード１２２の電圧はまだ零なので抵抗１１４には電流が流れないため、抵抗１１５を流れる電流は抵抗１１３を流れる電流に一致し−ＶＤＤ／Ｒとなる。よって、このとき、抵抗１１５の両端には電位差（ＶＤＤ／Ｒ）ｘ（Ｒ／２）＝ＶＤＤ／２電位差が生じ、出力電圧１０７はＶＤＤ／２となる。
【００２５】
入力１０１の電圧が３ＶＤＤ／４〜ＶＤＤの範囲であればトランジスタ１０９、１１１がともにオンし、１１０、１１２がともにオフになるのでノード１２１、１２２の電位は−ＶＤＤに向かって変化する。このとき、抵抗１１５を流れる電流は抵抗１１３、１１４を流れる電流の和に一致し−２ＶＤＤ／Ｒとなる。抵抗１１５の両端には、
（２ＶＤＤ／Ｒ）×（Ｒ／２）＝ＶＤＤ
の電位差が生じ、出力電圧１０７はＶＤＤとなる。
【００２６】
スイッチ１０８をオンにしたときの回路の動作点を図２（ｂ）に示す。入力ノード１０１と出力ノード１０７の電圧は等しくなるので、回路の安定動作点は図２（ａ）の特性と、Ｖｉｎ＝Ｖｏｕｔの特性との交点となる。図２（ｂ）において不安定動作点としてある点は交点ではあっても回路的には不安定動作となる点である。
【００２７】
この回路全体の動作について説明すると、ノード１０１に０〜ＶＤＤ／４の電圧信号が入力されたときにはノード１０７には０Ｖが出力され、スイッチ１０８を閉じることでノード１０１の電位は０Ｖにラッチされ、信号電圧０が保持される。
【００２８】
ノード１０１にＶＤＤ／４〜３ＶＤＤ／４の電圧信号が入力されたときにはノード１０７にはＶＤＤ／２が出力され、スイッチ１０８を閉じることでノード１０１の電位はＶＤＤ／２にラッチされ、信号電圧ＶＤＤ／２が保持される。
【００２９】
また、ノード１０１に３ＶＤＤ／４〜ＶＤＤの電圧信号が入力されたときにはノード１０７にはＶＤＤが出力され、スイッチ１０８を閉じることでノード１０１の電位はＶＤＤにラッチされ、信号電圧ＶＤＤが保持される。
【００３０】
このようにアナログもしくは多値で入力された入力信号を所定の多値の信号に変換してラッチする回路となる。
【００３１】
スイッチ１０８はＮＭＯＳまたはＰＭＯＳトランジスタで実現できるが、このときは例えばブートストラップ回路の手法を導入し、ゲート電圧をＮＭＯＳの場合には十分に高く、ＰＭＯＳの場合には低くして、出力電圧が大きくもしくは小さくなったときのトランジスタのカットオフを防止してもよい。また、図３に示すＣＭＯＳスイッチを用いたほうがスイッチの両端での電圧が等しくなりより安定した回路動作が得られる。
【００３２】
図１において、抵抗１１３、１１４、１１５の値は適宜変化させてもよく、１２３、１２４と同様の回路をさらにノード１０１と１０６の間に付加することで、ラッチできる多値の数を増やすことができる。
【００３３】
また、電圧ＶＤＤも適宜所望の値を用いてよく、インバータ１１７、１１８、１１９、１２０の反転閾値やＮＭＯＳ１０９、１１０、１１１、１１２の閾値も任意の値に設定してもよいことは言うまでもない。
【００３４】
図４は、入力ノード１０１に入力信号の入力を制御するためのスイッチを設けた例である。図４において、入力信号の制御スイッチ１２７はＮＭＯＳ１２８とＰＭＯＳ１２９からなるＣＭＯＳスイッチである。これはＮＭＯＳまたはＰＭＯＳのどちらかだけでもよい。１３０はインバータであり、ノード１３１はＣＭＯＳスイッチ１２７のオン・オフを決める入力ノードで、この場合例えばノード１３１の電圧がＶＤＤの時にはオン、０の時にはオフとなる。
【００３５】
ＣＭＯＳスイッチ１２７をオンにしてノード１３２にアナログまたは多値の入力信号を入れるとノード１０１に１３２の信号が入力され、それに応じた多値の電圧がノード１０７に出力される。次にスイッチ１０８をオンにして帰還を形成した後にスイッチ１２７をオフにすると、ノード１０７の電圧が静的にノード１０１に保持されることになる。
【００３６】
スイッチ１０８はスイッチ１２７がオフになってからオンにしてもよい。また演算増幅器のスイッチ１０８の代わりに抵抗を用いてもよい。このときはスイッチ１２７のオン抵抗をスイッチ１０８の代わりに用いた抵抗よりも十分に小さくすればよい。
【００３７】
（実施例２）
本実施例では、ノード１０１に入力されたアナログまたは多値の信号を重みづけられたバイナリの信号群に変換し、それを再び多値に変換する回路を説明する。本実施例の回路を図５に示す。
【００３８】
ノード２０１に入力した信号は、２０２のＡ／Ｄコンバ−タにより重みのついた２ビットの信号に変換されノード２０３、２０４に出力される。
【００３９】
ノード２０３、２０４の電圧をＶ（２０３）、Ｖ（２０４）とすると、例えば、ＶＩＮが０〜ＶＤＤ／６のときにはＶ（２０３）＝０、Ｖ（２０４）＝０；ＶＩＮがＶＤＤ／６〜ＶＤＤ／２のときにはＶ（２０３）＝０、Ｖ（２０４）＝ＶＤＤ；ＶＩＮがＶＤＤ／２〜５ＶＤＤ／６のときにはＶ（２０３）＝ＶＤＤ、Ｖ（２０４）＝０；ＶＩＮが５ＶＤＤ／６〜ＶＤＤのときにはＶ（２０３）＝ＶＤＤ、Ｖ（２０４）＝ＶＤＤになるように設計する。
【００４０】
Ｖ（２０３）＝Ｖ（２０４）＝０のとき、抵抗２１１、２１２、２１４には電流は流れずにノード２１５の電圧は０；Ｖ（２０３）＝０、Ｖ（２０４）＝ＶＤＤのとき、抵抗２１２、２１４にはＶＤＤ／２Ｒの電流が流れ、ノード２１５の電圧は（ＶＤＤ／２Ｒ）ｘ（２Ｒ／３）＝ＶＤＤ／３；Ｖ（２０３）＝ＶＤＤ、Ｖ（２０４）＝０のとき、抵抗２１１、２１４にはＶＤＤ／Ｒの電流が流れ、ノード２１５の電圧は（ＶＤＤ／Ｒ）ｘ（２Ｒ／３）＝２ＶＤＤ／３；Ｖ（２０３）＝Ｖ（２０４）＝ＶＤＤのとき、抵抗２１１にはＶＤＤ／Ｒ、２１２にはＶＤＤ／２Ｒ、２１４にはＶＤＤ／Ｒ＋ＶＤＤ／２Ｒの電流が流れ、ノード２１５の電圧は（ＶＤＤ／Ｒ＋ＶＤＤ／２Ｒ）ｘ（２Ｒ／３）＝ＶＤＤとなる。
【００４１】
図６にＶＩＮとＶＯＵＴの関係を示す。今、スイッチ２１７をオンにして帰還をかけることによりこの場合はＶＩＮ＝ＶＯＵＴ＝０，ＶＤＤ／３，２ＶＤＤ／３，ＶＤＤの４つの安定状態が実現される。
【００４２】
この場合、Ａ／Ｄコンバータの出力は２ビットであるが適宜必要なビット数にしてもよい。また、抵抗２１１、２１２の数もＡ／Ｄコンバータの出力ビット数に応じて増やしてもよい。また抵抗２１４を含みこれらの抵抗値を適宜変化してもよいことは言うまでもない。
【００４３】
（実施例３）
本発明の第３の実施例を図７、８に示す。
【００４４】
図１の回路と同じ機能を持つ回路を、ニューロンＭＯＳトランジスタを用いて実現したものが図７、８に示されている。このようにニューロンＭＯＳトランジスタを用いることにより素子数を大幅に減少できる。
【００４５】
図７において、３１１はＮチャネルニューロンＭＯＳトランジスタ、３１２はＰチャネルニューロンＭＯＳトランジスタである。ニューロンＭＯＳトランジスタは、脳を構成する神経細胞であるニューロンと同様の働きをするトランジスタであり、ニューロンコンピュータを実現するために発明された全く新しい概念のＭＯＳ型トランジスタである。（発明者：柴田直、大見忠弘、特開平３−６６７９号公報）。以下、このトランジスタをνＭＯＳと略称する。
【００４６】
このνＭＯＳは、非常に強力な機能を有するトランジスタであり、本発明は、このνＭＯＳを基本素子として用いることで素子が非常に簡略化される。νＭＯＳの構造、及び機能については、別途図１５を用いて説明する。
【００４７】
３１１のＮチャネルνＭＯＳ（Ｎ−νＭＯＳと略す）及び３１２のＰチャネルνＭＯＳ（Ｐ−νＭＯＳと略す）は各々、ソ−スが互いに接続されており、ニューロンＭＯＳを用いたＣＭＯＳ構成のソースフォロワ回路となっている。これをＣｏｍｐｌｅｍｅｎｔａｒｙ  νＭＯＳソースフォロワ（略してＣ−νＭＯＳソースフォロワ）と呼ぶ。３１０はフローティングゲートであり、それぞれνＭＯＳ３１１、３１２に共通のゲートとなっている。
【００４８】
Ｃ−νＭＯＳソースフォロワ回路はフローティングゲート３１０の電位が上がればそれに追従してノード３１３の電位も上がり、３１０の電位が下がれば３１３の電位も下がる回路である。３０８、３０９はそれぞれフローティングゲート３１０と容量結合している入力であり、Ｃ１、Ｃ２はそれぞれ入力３０８、３０９とフローティングゲート３１０との間の容量結合係数である。３０２、３０３、３０６、３０７は通常のインバータ回路であり、３１４はスイッチである。
【００４９】
図７の回路動作を説明するために、まず最初にνＭＯＳの構造と動作原理について説明する。図１５（ａ）は４入力のＮチャネルνＭＯＳトランジスタ（Ｎ−νＭＯＳ）の断面構造の一例を示したものであり、４０１は例えばＰ型のシリコン基板、４０２、４０３はＮ＋拡散層で形成されたソース及びドレイン、４０４はソース・ドレイン間のチャネル領域４０５上に設けられたゲート絶縁膜（例えばＳｉＯ２膜）、４０６は電気的に絶縁され電位的にフローティングの状態にあるフローティングゲート電極、４０７は例えばＳｉＯ２等の絶縁膜、４０８ａ、４０８ｂ、４０８ｃ、４０８ｄは入力ゲートで電極である。図１５（ｂ）はνＭＯＳ動作を解析するためにさらに簡略化した図面である。各入力ゲート電極とフローティングゲート間の容量結合係数を図のようにＣ１、Ｃ２、Ｃ３、Ｃ４、フローティングゲートとシリコン基板間の容量結合係数をＣ０とすると、フローティングゲートの電位ΦＦは次式で与えられる。
【００５０】
ΦＦ＝（１／ＣＴＯＴ）（Ｃ１Ｖ１＋Ｃ２Ｖ２＋Ｃ３Ｖ３＋Ｃ４Ｖ４）
但し、ＣＴＯＴ≡Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４
Ｖ１、Ｖ２、Ｖ３、Ｖ４は、それぞれ入力ゲート４０８ａ、４０８ｂ、４０８ｃ、４０８ｄに印加されている電圧であり、シリコン基板の電位は０Ｖ、すなわちアースされているとした。
【００５１】
今、ソース４０２の電位を０Ｖとする。即ちすべての電極の電位をソース基準として測定した値とする。そうすれば、図１５に示したνＭＯＳは、フローティングゲート４０６を通常のゲート電極とみなせば通常のＮチャネルＭＯＳトランジスタと同じであり、そのゲート電位ΦＦがしきい値（ＶＴＨ＊）より大となるとソース４０２、ドレイン４０３間の領域４０５に電子のチャネル（Ｎチャネル）が形成され、ソース・ドレイン間が電気的に接続される。即ち、
（１／ＣＴＯＴ）（Ｃ１Ｖ１＋Ｃ２Ｖ２＋Ｃ３Ｖ３＋Ｃ４Ｖ４）＞ＶＴＨ＊
の条件が満たされたときνＭＯＳは導通（ＯＮ）するのである。
以上はＮチャネルνＭＯＳトランジスタについての説明であるが、図１５（ａ）において、ソース４０２、ドレイン４０３及び基板４０１をすべて反対導電型にしたデバイスも存在する。即ち、基板はＮ型であり、ソース・ドレインがＰ＋拡散層で形成されたνＭＯＳであり、これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭＯＳ）と呼ぶ。
【００５２】
次に図７のＣ−νＭＯＳソースフォロワ３１５の動作について説明する。
【００５３】
νＭＯＳトランジスタ３１１、３１２のフローティングゲートからみた閾値をそれぞれＶＴＮ、ＶＴＰとする。
【００５４】
フローティングゲート３１０の電位をΦＦＡ、ノード３０８、３０９の電位をそれぞれＶ（３０８）、Ｖ（３０９）とすると、
0003611340.tif 000002
となる。
【００５５】
今、説明を簡単にするためフローティングゲートと基板との容量Ｃ０がＣ０＜＜Ｃ１＋Ｃ２の条件を満たしており、Ｃ０が無視できると仮定する。即ち、ＣＴＯＴ＝Ｃ１＋Ｃ２  と仮定する。Ｃ０がＣ１＋Ｃ２と同程度の値をとっても以下の説明は全く同様に成り立つことは言うまでもない。
【００５６】
図７の回路では、例えばＣ１：Ｃ２＝１：１、Ｎ−νＭＯＳ、Ｐ−νＭＯＳのフローティングゲートから見た閾値をそれぞれ−１Ｖ、＋１Ｖと設計されている。これらの値も必要に応じて、その他の値に変更しても良いこととは言うまでもない。
【００５７】
ノード３１３はＮ−νＭＯＳ、Ｐ−νＭＯＳの両方にとってソースとなり，Ｎ−νＭＯＳ、Ｐ−νＭＯＳを流れる電流は，Ｎ−νＭＯＳ、Ｐ−νＭＯＳともに飽和領域で動作しているとすると，それぞれ，ｋ｛Ｖ（３１０）−Ｖ（３１３）−ＶＴＮ｝２，ｋ｛Ｖ（３１０）−Ｖ（３１３）−ＶＴＰ｝２となる。（ｋ：定数，ＶＴＮ：Ｎ−νＭＯＳのフローティングゲートから見た閾値，ＶＴＰ：Ｐ−νＭＯＳのフローティングゲートから見た閾値）。
【００５８】
また，Ｎ−νＭＯＳ、Ｐ−νＭＯＳを流れる電流は同じになるので，ｋ｛Ｖ（３１０）−Ｖ（３１３）−ＶＴＮ｝２＝ｋ｛Ｖ（３１０）−Ｖ（３１３）−ＶＴＰ｝２となり，ＶＴＮ＝−ＶＴＰなので、Ｖ（３１０）＝Ｖ（３１３）となる。
【００５９】
つまり、この回路は、ソース電位がゲート電位に追従して変化する電圧フォロワ回路になっている。ΦＦＡ＝Ｖ（３０８）／２＋Ｖ（３０９）／２となるので、この電圧がノード３１３に出力される。
【００６０】
インバータ３０２、３０３の閾値を例えばＶＤＤ／４、３ＶＤＤ／４に設定しておくと、ＶｉｎとＶｏｕｔの関係は図２（ａ）と同じになりスイッチ３１４をオンにしてＶｏｕｔをＶｉｎに帰還することによって３値の安定点が生じる。
【００６１】
図８の回路も図７の回路においてインバータ３０２、３０３をそれぞれν−ＣＭＯＳインバータ３２１、３２２に置き換えた例である。電源に接続されたノード３１９は容量Ｃ１を通してフローティングゲート３１７と結合している。またグランドに接続されたノード３２０は容量Ｃ４を通してフローティングゲート３１８と結合している。ここでノード３１９、３２０は必ずしもＶＤＤやグランドに接続しなくてもよく、そのつど任意の電源に接続してもよい。
【００６２】
ν−ＣＭＯＳインバータ３２１、３２２のフローティングゲートからみた閾値を例えばＶＤＤ／２としておき、Ｃ１／Ｃ２＝１／２、Ｃ４／Ｃ３＝１／２に設計するとノード３１６からみたν−ＣＭＯＳインバータ３２１、３２２の見かけ上の閾値はそれぞれＶＤＤ／４、３ＶＤＤ／４になる。
【００６３】
このようにν−ＣＭＯＳインバータをもちいてその入力端子のひとつを所定の電源に接続することにより任意の閾値を得ることができる。
【００６４】
いままで入力信号が一つの信号線によって入力されている例を示してきたが入力信号は複数の信号線を用いて入力されてもよい。図９に複数の信号線が入力している例を示す。これは図８の入力ノード３１６を複数に分割したものである。各入力には任意の信号が入力される。
【００６５】
スイッチ群３３１、３３２は最初入力信号３２３〜３２８側に接続されており、入力信号３２３〜３２５、３２６〜３２８の平均値によりインバータの出力３２９、３３０は決定され、それに応じて出力３３３がきまる。
【００６６】
次にスイッチ群３３１、３３２を出力３３３側に接続するとそのときの出力３２９、３３０、３３３の状態がラッチされる。
【００６７】
（実施例４）
本発明の第４の実施例を図１０に示す。
【００６８】
図１０は、第２の回路にも入力端子を設けた例である。入力信号はノード３３６、３３７からぞれぞれスイッチ３３８、３３９を通して入力され、ノード３３５にそれに応じた電圧が出力される。例えばノード３３６にＶＤＤ、３３７に０を入力するとノード３３５にはＶＤＤ／２が出力されることになる。そのときインバータ３４４、３４５のノード３３４からみた閾値をそれぞれＶＤＤ／４、３ＶＤＤ／４に設計しておくとノード３４２、３４３にはそれぞれＶＤＤ、０が出力される。よって次にスイッチ３３８、３３９をオフにして入力を回路から電気的に切り離してもその状態が安定してラッチされる。
【００６９】
（実施例５）
図１１に、本発明の第５の実施例として、入力端子と帰還がかかる端子を分離した例を示す。図１１は入力端子と帰還がかかる端子を完全に分離した例である。入力電圧はノード３４６から容量結合を通してフローティングゲート３４９、３５０に伝達される。初期状態として例えばノード３４６、３４９、３５０の電圧を０にしてスイッチ３４７、３４８をオフにしておく。
【００７０】
ノード３４６をフローティングゲート３４９、３５０にたいしてＣ１／ＣＴＯＴ≒１、Ｃ２／ＣＴＯＴ≒１の条件で容量結合させておくと、ノード３４６の電位がフロ−ティングゲート３４９、３５０にそのまま現われることになる。
【００７１】
インバータ３５６、３５７のフローティングゲート３４９、３５０からみた閾値をそれぞれ例えばＶＤＤ／４、３ＶＤＤ／４に設計しておくとＶＩＮとＶＯＵＴの関係は図２（ａ）と同じになり出力ＶＯＵＴをフローティングゲート３４９、３５０にスイッチ３４７、３４８を介して帰還することにより図２（ｂ）に示されるのと同様に多値の値を保持することができる。この場合一旦保持状態になるとその後ノード３４６に入力している電圧が変化しても保持されている値は変化することはない。ここで入力ノード３４６は図９のような複数の入力であってもよいことは言うまでもない。
【００７２】
（実施例６）
本発明の第６の実施例を図１２に示す。
【００７３】
図１２の回路も図７の回路と同等な機能を有している。図７において、インバータ３０６、３０７およびＣＭＯＳソースフォロワ３１５が図１２ではアナログインバータ３６７に置き換っている。この回路の動作を説明するためにまずアナログインバータの動作説明をする。
【００７４】
図１３は、入力端子数が１つのアナログインバータである。ここでノード３６８はν−ＣＭＯＳインバータ３７２の端子３７１から見た見かけ上の閾値を変化させるための端子である。端子３７１と３６８は容量Ｃ１、Ｃ２を介してフローティングゲート３６９に接続され、たとえばＣ１＝Ｃ２に設計されているとする。
【００７５】
スイッチ３７３がオフのとき端子３６８の電圧ＶＩＮ２が０であれば端子３７１から見た閾値はＶＤＤになり、端子３６８の電圧がＶＤＤであれば端子３７１から見た閾値は０になる。ＶＩＮ２を変化させたときのＶＩＮ１とＶＯＵＴの関係を図１４（ａ）に示す。図においてＡ，Ｂ，Ｃ，Ｄ，Ｅの特性はそれぞれＶＩＮ２＝ＶＤＤ、３ＶＤＤ／４、ＶＤＤ／２、ＶＤＤ／４、０の特性である。
【００７６】
ここでスイッチ３７３をオンにするとＶＩＮ１＝ＶＯＵＴが同時に満たされるのでそれぞれの電圧ＶＩＮ２における回路の動作点は図１４（ａ）に示されるようなインバータの特性とＶＩＮ＝ＶＯＵＴの交点になる。ＶＩＮ２＝０のときＶＯＵＴ＝ＶＤＤ、ＶＩＮ２＝ＶＤＤ／４のとき、ＶＯＵＴ＝３ＶＤＤ／４、ＶＩＮ２＝ＶＤＤ／２のときＶＯＵＴ＝ＶＤＤ／２、ＶＩＮ２＝３ＶＤＤ／４のときＶＯＵＴ＝ＶＤＤ／４、ＶＩＮ２＝ＶＤＤのときＶＯＵＴ＝０になる。つまり、ＶＯＵＴはＶＤＤ−ＶＩＮ２と等しくなる。
【００７７】
このようなスイッチ３７３をオンにしたときのＶＩＮ２とＶＯＵＴの関係を図１４（ｂ）に示している。ν−ＣＭＯＳインバータ３７２を構成しているＰＭＯＳ３７５とＮＭＯＳ３７６の閾値をそれぞれ−ＶＤＤ／２、ＶＤＤ／２に設計するとＶＯＵＴはよりＶＤＤ−ＶＩＮ２に正確に一致するがこれらの閾値は必要に応じて変えてもよい。またＣ１とＣ２の比率も必要に応じて変化してよいことは言うまでもない。
【００７８】
ここで図１２において、インバータ３５９、３６０の閾値はたとえばそれぞれＶＤＤ／４、３ＶＤＤ／４に、Ｃ１：Ｃ２：Ｃ３＝２：１：１に設計している。このときＶＯＵＴにはＶＤＤから端子３６１と３６２の電圧の平均を引き算した電圧が出るので、ＶＩＮが０〜ＶＤＤ／４のとき端子３６１、３６２の電圧はともにＶＤＤとなりＶＯＵＴ＝ＶＤＤ−（ＶＤＤ＋ＶＤＤ）／２＝０、ＶＩＮがＶＤＤ／４〜３ＶＤＤ／４のとき端子３６１、３６２の電圧は０、ＶＤＤとなりＶＯＵＴ＝ＶＤＤ−（０＋ＶＤＤ）／２＝ＶＤＤ／２、ＶＩＮが３ＶＤＤ／４〜ＶＤＤのとき端子３６１、３６２の電圧はともに０となりＶＯＵＴ＝ＶＤＤ−（０＋０）／２＝ＶＤＤになる。よってこの回路においてもＶＩＮとＶＯＵＴの関係は図２（ａ）の関係になり、ＶＯＵＴをＶＩＮに帰還させることでやはり３値の安定状態が生じる。
【００７９】
（実施例７）
本発明の第７の実施例を図１６に示す。これはニュ−ロンＭＯＳトランジスタを用いて構成された２ビットＡ／Ｄコンバータを使った例である。５０９で示される部分が２ビットＡ／Ｄコンバータで、５１０で示される部分は２ビットの信号を多値の信号に変換するためのＣ−νＭＯＳソースフォロワ回路である。
【００８０】
ＶＩＮとＶＯＵＴの関係を回路シミュレ−ションで計算した結果が図１７に示されている。きれいなステップ状の特性が出ており、ＶＩＮとＶＯＵＴを接続すると４値の安定状態を持つメモリになることがわかる。
【００８１】
図１８、１９は実際にこの原理を用いた多値のメモリを試作したチップ写真と回路図である。５１１は、図１６において、ＶＩＮとＶＯＵＴを接続した回路であり、５１２は外部から入力信号を回路に取り込むための回路である。
【００８２】
ＶＷＥ（ΦＷＥ）が”１”になったときにＶＩＮは回路に取り込まれ、ＶＷＥ（ΦＷＥ）が”０”になるとＶＯＵＴは取り込まれたＶＩＮに最も近い安定状態まで変化してその値をラッチする。
【００８３】
図２０は測定結果であり、Ｄで示される波形はＶＩＮで、Ｅの波形はＶＷＥであり、これが”１”のとき、そのときのＤの電圧が回路に取り込まれる。Ａ，Ｂは２ビットＡ／Ｄコンバータの出力であり、ＣはＶＯＵＴである。回路に取り込まれた電圧がラッチされているのがわかる。
【００８４】
以上において述べたニューロンＭＯＳトランジスタすべてにおいて、回路すべてにおいてフローティングゲートにスイッチをつけてフローティングゲートの電位を任意の電位に適宜初期化してもよい。また電源電圧、トランジスタの閾値、容量の比率や値は例としてあげられている値以外に適宜設計に応じて任意の値を用いてよいことは言うまでもない。
【００８５】
【発明の効果】
本発明により、多値のメモリを簡単に実現することが可能となり、しかも、ニューロンＭＯＳトランジスタを用いることで極めて少数の素子でかつ電圧モードで実現できるため、ＬＳＩ化が容易となる。
【００８６】
従って、高速・実時間処理の要求される画像処理の分野を始めとし、多値を用いた新しい回路アーキテクチャなど、広範な応用分野を開拓することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１の回路の入力と出力の関係を示すグラフである。
【図３】図１の回路で好適に用いられるＣＭＯＳスイッチを示す回路図である。
【図４】実施例１の回路の変形例を示す回路図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】図５の回路の入力と出力の関係を示すグラフである。
【図７】本発明の第３の実施例を示す回路図である。
【図８】実施例３の回路の変形例を示す回路図である。
【図９】実施例３の回路の変形例を示す回路図である。
【図１０】本発明の第４の実施例を示す回路図である。
【図１１】本発明の第５の実施例を示す回路図である。
【図１２】本発明の第６の実施例を示す回路図である。
【図１３】アナログインバータを示す回路図である。
【図１４】図１３の回路の入力と出力の関係を示すグラフである。
【図１５】νＭＯＳの構造及び機能を示す概念図である。
【図１６】本発明の第７の実施例を示す回路図である。
【図１７】図１６の回路の入力と出力の関係を示すグラフである。
【図１８】試作した多値メモリの写真である。
【図１９】試作した多値メモリの回路図である。
【図２０】多値メモリの特性を示すグラフである。
【符号の説明】
１０８  スイッチ、
１０９、１１０、１１１、１１２  ＮＭＯＳトランジスタ、
１１３、１１４、１１５  抵抗、
１１６  演算増幅器、
１１７、１１８、１１９、１２０  ＣＭＯＳインバータ、
１２５  演算増幅器入力端子、
１２７  ＣＭＯＳスイッチ、
１２８  ＮＭＯＳ、
１２９  ＰＭＯＳ、
１３０  インバータ、
２０２  Ａ／Ｄコンバータ、
２１１、２１２、２１４  抵抗、
２１７  スイッチ、
３０２、３０３、３０６、３０７  インバータ回路、
３１０  フローティングゲート、
３１１  ＮチャネルニューロンＭＯＳトランジスタ、
３１２  ＰチャネルニューロンＭＯＳトランジスタ、
３１４  スイッチ、
３１５  Ｃ−νＭＯＳソースフォロワ、
３１７、３１８  フローティングゲート、
３２１、３２２  ν−ＣＭＯＳインバータ、
３３１、３３２、３３８、３３９、３４７、３４８  スイッチ、
３４４、３４５  インバータ、
３４９、３５０、３６３、３６９  フローティングゲート、
３５６、３５７、３５９、３６０  インバータ、
３６７  アナログインバータ、
３７２  ν−ＣＭＯＳインバータ、
３７３  スイッチ、
４０１  シリコン基板、
４０２、４０３  ソース及びドレイン、
４０４  ゲート絶縁膜、
４０５  チャネル、
４０６  フローティングゲート電極、
４０７  絶縁膜、
４０８ａ、４０８ｂ、４０８ｃ、４０８ｄ  入力ゲート、
５０６〜５０８  インバータ、
５０９  Ａ／Ｄコンバータ、
５１０  Ｃ−νＭＯＳソースフォロワ回路、
５１２  外部から入力信号を回路に取り込むための回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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