(57)【特許請求の範囲】
【請求項１】
半導体層と、該半導体層に絶縁膜を介して設けられたゲート電極と、該半導体層に形成されたドレイン領域及びソース領域に接続されたドレイン電極及びソース電極と、を備え、前記ゲート電極に印加する電圧によって前記ソース─ドレイン電極間を流れる電流を制御する電界効果トランジスタを備えたスイッチング回路において、
前記電界効果トランジスタを２個備え、前記２個の電界効果トランジスタのうち、一方の電界効果トランジスタの前記ソース電極と他方の電界効果トランジスタの前記ドレイン電極とが直列接続され、
前記各電界効果トランジスタの前記各ゲート電極同士が接続され、
前記各電界効果トランジスタの前記ゲート電極のゲート幅が互いに異なるように構成されていることを特徴とするスイッチング回路。
【請求項２】
前記他方の電界効果トランジスタの前記ソース電極に出力負荷が接続され、
前記他方の電界効果トランジスタの前記ゲート電極のゲート幅が、前記一方の電界効果トランジスタの前記ゲート電極のゲート幅より狭くなるように構成されたことを特徴とする請求項１記載のスイッチング回路。
【請求項３】
ゲート電極とソース電極とドレイン電極とを備え、前記ゲート電極に印加する電圧によって前記ソース─ドレイン電極間を流れる電流を制御する電界効果トランジスタを備えたスイッチング回路において、２個のｎチャンネル型の前記電界効果トランジスタと、２個のｐチャンネル型の前記電界効果トランジスタとを備え、
前記２個のｎチャンネル型の電界効果トランジスタのうち、一方のｎチャンネル型の電界効果トランジスタの前記ソース電極と他方のｎチャンネル型の電界効果トランジスタの前記ドレイン電極とが直列接続され、該各ｎチャンネル型の電界効果トランジスタの前記各ゲート電極同士が接続され、
前記２個のｐチャンネル型の電界効果トランジスタのうち、一方のｐチャンネル型の電界効果トランジスタの前記ソース電極と他方のｐチャンネル型の電界効果トランジスタの前記ドレイン電極とが直列接続され、該各ｐチャンネル型の電界効果トランジスタの前記各ゲート電極同士が接続され、
前記一方のｎチャンネル型の電界効果トランジスタの前記ドレイン電極と前記一方のｐチャンネル型の電界効果トランジスタの前記ドレイン電極とが接続され、
前記他方のｎチャンネル型の電界効果トランジスタの前記ソース電極と前記一方のｐチャンネル型の電界効果トランジスタの前記ソース電極とが接続され、
前記他方のｎチャンネル型の電界効果トランジスタの前記ソース電極及び前記他方のｐチャンネル型の電界効果トランジスタの前記ソース電極に出力負荷が接続され、前記ｎチャネル型及びｐチャネル型の各電界効果トランジスタの前記ゲート電極の、前記ソース電極側のゲート幅が前記ドレイン電極側の前記ゲート幅より狭くなるように構成されたことを特徴とするスイッチング回路。
【請求項４】
前記ｎチャンネル型及びｐチャネル型の電界効果トランジスタの、いずれか一方の前記電界効果トランジスタの前記ゲート電極の手前にゲート電圧信号を反転させるインバータ回路が設けられ、
前記ｎチャンネル型及びｐチャネル型の電界効果トランジスタを同一タイミングでスイッチングさせることを特徴とする請求項３記載のスイッチング回路。
【請求項５】
２枚の基板間に液晶を挟んで各画素毎にマトリクス状に対向電極が配置された液晶表示パネルと、
液晶表示の表示タイミングをとるタイミング信号を入力するタイミング信号入力手段と、
前記タイミング信号の表示タイミングに応じた映像データに基づいて液晶を駆動するデータ信号を入力するデータ信号入力手段とを備え、
前記各画素毎に配置された前記スイッチング回路のゲート側に前記タイミング信号を入力するとともに、ドレイン側に前記データ信号を入力して、画素単位で液晶を駆動して表示制御を行うことを特徴とする請求項１から請求項４のいずれかに記載のスイッチング回路を有する表示装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、スイッチング回路及びこの回路を有する表示装置に関する。
【０００２】
【従来の技術】
従来のスイッチング回路は種々あるが、最も簡単な構成としては、１つの電界効果トランジスタを用いるものがある。そして、このスイッチング回路を用いて構成された表示装置には、例えば、薄膜トランジスタとしてのＴＦＴ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）をスイッチングさせて表示制御を行うアクティブマトリクス型の液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）がある。
【０００３】
このアクティブマトリックス型の液晶表示装置は、一般に、各画素毎に設けられたスイッチング素子の等価回路として、図１１に示すように、行方向にゲートライン（走査線）１が設けられ、列方向にドレインライン（信号線）２が設けられている。そして、このドレインライン２には、データ信号が入力され、ゲートライン１には、水平走査に対応して、順次ゲート電圧が選択的に印加される。
【０００４】
このゲートライン１とドレインライン２との各交点に対応する各画素は、スイッチング素子としての薄膜トランジスタ（以下、ＴＦＴという）３が接続されており、このＴＦＴ３のソース電極Ｓに液晶容量ＣＬＣが接続されている。ＴＦＴ３は、そのゲート電極Ｇがゲートライン１に接続され、そのドレイン電極Ｄがドレインライン２に接続されている。
【０００５】
このような液晶表示装置において、図１１に示すように、ゲートライン１には交互にハイレベル（ＶＧＨ）とローレベル（ＶＧＬ）に変化するゲート電圧ＶＧ  が印加され、液晶容量ＣＬＣのＴＦＴ３と反対側の電極には、基準電圧ＶＣＯＭ  が印加される。そして、各画素毎に配置されたＴＦＴ３は、ｐチャネル型ＭＯＳの場合、そのゲートライン１にＶＧＬが印加されて選択されているときにオンとなり、ドレインライン２からデータ信号電圧（ドレイン電圧）ＶＤ  が液晶容量ＣＬＣに電荷の形で書き込まれ、別なゲートライン１が選択されている間、選択されていないＴＦＴ３をオフして、書き込まれた電荷によって画素の液晶を駆動させる。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来のスイッチング回路にあっては、図１１に示すＴＦＴ３がｎチャネル型ＭＯＳの場合にゲート電極Ｇにハイレベルデータ（ＶＧＨ）を出力したとき、あるいは、ｐチャネル型ＭＯＳの場合にゲート電極Ｇにローレベルデータ（ＶＧＬ）を出力してオン動作する際に、それぞれスイッチング特性が緩慢になる傾向がある。これは、ゲート電極に印加されるゲート電圧ＶＧ  とソース−ゲート間電圧ＶＧＳとの差が小さくなってしまい、ＴＦＴ３のチャネル部の抵抗が十分に下がりきらなくなることが原因と考えられる。
【０００７】
そこで、従来はＴＦＴ３のゲート幅を大きくすることによってチャネル部の抵抗を低減し、ゲート電圧ＶＧ  とソース−ゲート間電圧ＶＧＳとの電位差が小さくても、スイッチング特性が緩慢にならないようにしている。
【０００８】
ところが、上記のように単にＴＦＴ３のゲート幅を大きくしただけでは、トランジスタの容量成分が増大するため、スイッチングノイズが増大するという問題が生じる。
そこで、図１２に示すように、ｎチャネル型とｐチャネル型の２つのトランジスタを抱き合せて、ｎチャネル型ＭＯＳを直接ゲートライン１に、ｐチャネル型ＭＯＳをインバータ回路６を介してゲートライン１に接続しておき、ドレインライン２にローレベルデータが印加された場合はｎチャネル型のＴＦＴ４が、ハイレベルデータが印加された場合はｐチャネル型のＴＦＴ５が有効に働くようにしたトランスファーゲートを用いてスイッチング回路を構成することも考えられる。
【０００９】
しかしながら、ローレベルデータの場合のｐチャネル型ＴＦＴ５およびハイレベルデータの場合のｎチャネル型ＴＦＴ４の動作は、上述と同じ問題を有しているため、この図１２に示す回路を用いても、スイッチングノイズが十分に低減化できないという問題があった。
【００１０】
そこで、本発明は、上記課題に鑑みてなされたもので、簡単なスイッチング回路構成でスイッチングノイズを低減することができるスイッチング回路及びこの回路を有する表示装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
請求項１記載のスイッチング回路は、半導体層と、該半導体層に絶縁膜を介して設けられたゲート電極と、該半導体層に形成されたドレイン領域及びソース領域に接続されたドレイン電極及びソース電極と、を備え、前記ゲート電極に印加する電圧によって前記ソース─ドレイン電極間を流れる電流を制御する電界効果トランジスタを備えたスイッチング回路において、前記電界効果トランジスタを２個備え、前記２個の電界効果トランジスタのうち、一方の電界効果トランジスタの前記ソース電極と他方の電界効果トランジスタの前記ドレイン電極とが直列接続され、前記各電界効果トランジスタの前記各ゲート電極同士が接続され、前記各電界効果トランジスタの前記ゲート電極のゲート幅が互いに異なるように構成されていることにより、上記目的を達成する。
【００１２】
また、請求項１記載のスイッチング回路に出力負荷を接続する場合は、例えば、請求項２に記載されるように、前記他方の電界効果トランジスタの前記ソース電極に出力負荷が接続され、前記他方の電界効果トランジスタの前記ゲート電極のゲート幅が、前記一方の電界効果トランジスタの前記ゲート電極のゲート幅より狭くなるように構成するようにしてもよい。
【００１６】
請求項３記載のスイッチング回路は、ゲート電極とソース電極とドレイン電極とを備え、前記ゲート電極に印加する電圧によって前記ソース─ドレイン電極間を流れる電流を制御する電界効果トランジスタを備えたスイッチング回路において、２個のｎチャンネル型の前記電界効果トランジスタと、２個のｐチャンネル型の前記電界効果トランジスタとを備え、前記２個のｎチャンネル型の電界効果トランジスタのうち、一方のｎチャンネル型の電界効果トランジスタの前記ソース電極と他方のｎチャンネル型の電界効果トランジスタの前記ドレイン電極とが直列接続され、該各ｎチャンネル型の電界効果トランジスタの前記各ゲート電極同士が接続され、前記２個のｐチャンネル型の電界効果トランジスタのうち、一方のｐチャンネル型の電界効果トランジスタの前記ソース電極と他方のｐチャンネル型の電界効果トランジスタの前記ドレイン電極とが直列接続され、該各ｐチャンネル型の電界効果トランジスタの前記各ゲート電極同士が接続され、前記一方のｎチャンネル型の電界効果トランジスタの前記ドレイン電極と前記一方のｐチャンネル型の電界効果トランジスタの前記ドレイン電極とが接続され、前記他方のｎチャンネル型の電界効果トランジスタの前記ソース電極と前記一方のｐチャンネル型の電界効果トランジスタの前記ソース電極とが接続され、前記他方のｎチャンネル型の電界効果トランジスタの前記ソース電極及び前記他方のｐチャンネル型の電界効果トランジスタの前記ソース電極に出力負荷が接続され、前記ｎチャネル型及びｐチャネル型の各電界効果トランジスタの前記ゲート電極の前記ソース電極側のゲート幅が前記ドレイン電極側の前記ゲート幅より狭くなるように構成したことにより、上記目的を達成する。
【００１７】
また、請求項３記載の前記ｎチャンネル型及びｐチャネル型の電界効果トランジスタのスイッチング制御において、例えば、請求項７に記載されるように、いずれか一方の前記電界効果トランジスタの前記ゲート電極の手前にゲート電圧信号を反転させるインバータ回路が設けられ、前記ｎチャンネル型及びｐチャネル型の電界効果トランジスタを同一タイミングでスイッチングさせるようにしてもよい。
【００１８】
請求項５記載のスイッチング回路を有する表示装置は、２枚の基板間に液晶を挟んで各画素毎にマトリクス状に対向電極が配置された液晶表示パネルと、液晶表示の表示タイミングをとるタイミング信号を入力するタイミング信号入力手段と、前記タイミング信号の表示タイミングに応じた映像データに基づいて液晶を駆動するデータ信号を入力するデータ信号入力手段とを備え、前記各画素毎に配置された請求項１から請求項４のいずれかに記載のスイッチング回路のゲート側に前記タイミング信号を入力するとともに、ドレイン側に前記データ信号を入力して、画素単位で液晶を駆動して表示制御を行うことにより、上記目的を達成する。
【００１９】
【作用】
請求項１記載のスイッチング回路では、ソース-ドレイン電極を直列に接続した２個の電界効果トランジスタのゲート電極のゲート幅をそれぞれ異なるように構成している。このゲート幅の調整は、ゲート幅を広くするとチャネル抵抗が低減するが、トランジスタの容量が大きくなってしまい、また、逆にゲート幅を狭くするとトランジスタの容量が小さくなるが、チャネル抵抗が増大してしまう。
【００２０】
上記したチャネル抵抗の増大は、スイッチング特性を緩慢にし、また、トランジスタ容量の増大は、スイッチングノイズを増大させる原因となる。このように、相反する特性を２つの電界効果トランジスタのゲート幅を調整して差を持たせることにより、良好なスイッチング特性とスイッチングノイズの低減化を図ることができる。
【００２１】
例えば、請求項２記載のスイッチング回路では、スイッチング回路の直列接続された電界効果トランジスタに出力負荷を接続する場合、出力負荷に近い電界効果トランジスタのゲート幅を狭くし、出力負荷から遠い電界効果トランジスタのゲート幅を広く構成している。これは、出力負荷から遠い電界効果トランジスタのゲート幅を広くしてチャネル抵抗を低減化し、スイッチング特性を良好にするとともに、スイッチングノイズは負荷側のトランジスタ容量で決まるため、出力負荷に近い電界効果トランジスタのゲート幅を狭くして、トランジスタ容量を小さくすることにより、スイッチングノイズが低減化される。
【００２４】
請求項３記載のスイッチング回路では、直列に接続された２個のｎチャネル型の電界効果トランジスタと直列に接続された２個のｐチャネル型の電界効果トランジスタとを並列に接続し、ｎチャネル型及びｐチャネル型の各電界効果トランジスタのゲート電極の、スイッチング回路に接続された出力負荷に近い方のゲート幅を狭くし、出力負荷から遠い方のゲート幅を広く構成したため、ｎ／ｐ両チャネルのトランジスタの抱き合せ効果と、トランジスタのゲート幅を出力負荷側と反対側のトランジスタとで変えたことにより、良好なスイッチング特性が得られ、スイッチングノイズが低減化される。
【００２５】
請求項４記載のスイッチング回路では、請求項３記載のｎチャネル型とｐチャネル型の電界効果トランジスタを同じゲートラインでスイッチング制御する場合に、いずれか一方のゲート電極の手前にゲート電圧信号を反転させるインバータ回路を設け、前記並列接続されたｎチャネル型とｐチャネル型の電界効果トランジスタを同一タイミングでスイッチングさせるようにしたため、ハイレベルではｐチャネル型が、ローレベルではｎチャネル型が有効に働くようになり、緩慢なスイッチング特性を改善するトランジスタの抱き合せ効果を得ることができる。
【００２６】
請求項５記載のスイッチング回路を有する表示装置は、請求項１から請求項４のいずれかに記載のスイッチング回路を用いて、ゲート側にタイミング信号入力手段によるタイミング信号を入力してスイッチングを行い、ドレイン側にデータ信号入力手段によるデータ信号を入力して、各画素毎に液晶を駆動しながら液晶表示パネルで表示制御を行うようにしたため、スイッチング特性が良好で、スイッチングノイズの少ない良好な画質が得られる。
【００２７】
【実施例】
以下、本発明を実施例に基づいて説明する。
図１〜図１０は、本発明のスイッチング回路及びこの回路を用いた表示装置の一実施例を示す図である。
まず、構成を説明する。
図１は、本実施例のアクティブマトリクス型の液晶駆動回路１１の構成を示す図である。図１に示すように、液晶駆動回路１１のシフトレジスタ１２は、データライン毎にタイミング信号を出力するデータ出力タイミング制御信号が入力される。そして、そのタイミング信号は、次段のバッファ部１３で駆動能力を高めた後、スイッチング部１４に入力される。スイッチング部１４では、画像を表示するための映像データ信号を上記データ出力タイミング制御信号に合わせて各画素毎の容量性負荷に対してデータラインを介して印加する。
【００２８】
一方、ゲートドライバ１５は、液晶表示パネル１６にマトリクス状に配置された各画素毎のＴＦＴをスイッチングさせるためのゲート電圧を水平走査線タイミング制御信号に合わせてゲートラインに印加し、順次走査を行うものである。
【００２９】
次に、図２は、図１のゲートラインに入力される水平走査線タイミング制御信号２１とデータラインに入力される映像データ信号２２の波形図であり、図３は、図２の波形を各画素電極に印加した場合の本実施例の液晶駆動波形２３と比較例の液晶駆動波形２４とを示す図であり、図４は、図１中のＡに示す一点鎖線円内の１画素毎のＴＦＴの回路構成図である。
【００３０】
図４に示すように、行方向にはゲートライン（走査線）３１が設けられ、列方向にはドレインライン（信号線）３２が設けられている。そして、このドレインライン３２には、図２に示す映像データ信号２２が入力され、ゲートライン３１には、水平走査線タイミング制御信号による走査タイミングに応じてゲート電圧信号２１が印加される。
【００３１】
そして、上記したゲートライン３１とドレインライン３２との各交点に対応して各画素毎に配置されたスイッチング素子は、図４に示すような薄膜トランジスタ（ＴＦＴ）で構成されている。図４に示すＴＦＴは、ＴＦＴ３３、３４のソース・ドレインをそれぞれ直列に接続したもので、ここでは両方ともｎチャネル型ＭＯＳで構成されており、ＴＦＴ３４のソース電極Ｓ側に液晶容量ＣＬＣが接続されている。また、ＴＦＴ３３、３４のゲート電極Ｇは、それぞれゲートライン３１に接続されており、ドレイン電極Ｄは、ドレインライン３２に接続されている。
【００３２】
そして、図５は、本実施例の液晶表示装置のＴＦＴの一部正面断面図であり、図６は、図５の平面図である。このＴＦＴ４１は、蒸着スパッタやプラズマＣＶＤ等によってガラス基板４２の所定箇所に形成されている。
【００３３】
すなわち、ＴＦＴ４１は、活性層となる半導体層４３と、この半導体層４３上の所定箇所に形成された窒化シリコン（ＳｉＮ）あるいは酸化シリコン（ＳｉＯ）からなるゲート絶縁膜４４と、このゲート絶縁膜４４上に形成されたアルミニウムからなるゲート電極Ｇとを備える。
【００３４】
また、上記した半導体層４３のゲート電極Ｇに対応する中央部分は、ｉ型シリコンからなるチャネル領域４７とされ、その左右両側には、上記したゲート絶縁膜４４とゲート電極Ｇとをマスクとして高濃度の不純物イオンを注入して、セルフアライメント技術によりｎ型シリコンからなるドレイン領域４５及びソース領域４６が形成されている。そして、このドレイン領域４５及びソース領域４６には、アルミニウムからなるドレイン電極Ｄとソース電極Ｓが接続されている。
【００３５】
上記ＴＦＴ４１のチャネル長は、図５に示すチャネル領域４７の長さであり、また、ゲート幅ＧＷ  は、図６に示すように、図５のＴＦＴ４１のゲート電極Ｇの奥行方向の長さをいう。
【００３６】
そして、本実施例における図４のＴＦＴ３３、３４は、低温プロセスで形成したときの代表的な特性として、チャネル長をここでは３μｍとし（図４の場合は２個のＴＦＴを直列に接続しているので６μｍに相当）、負荷容量が２ｐＦとし、ＴＦＴ３３のゲート幅ＧＷ  が１８０μｍ、ＴＦＴ３４のゲート幅ＧＷが９０μｍとして構成している。
【００３７】
これに対して、本実施例と比較する比較例の構成は、ＴＦＴ３３とＴＦＴ３４のゲート幅ＧＷを何れも同じ１２０μｍとしたものである。
このように、本実施例のアクティブマトリクス型の液晶表示装置は、各画素毎に２個づつＴＦＴ３３、３４を直列に配置し、各ＴＦＴのゲート幅を上記のように異なるように構成したため、図２に示す映像信号データ２２とゲート電圧信号２１とをそれぞれデータライン３２とゲートライン３１に印加すると、図３に示す液晶駆動波形２３のようになる。
【００３８】
すなわち、駆動波形の立ち上がり時と立ち下がり時の波形の鋭さは、本実施例２３と比較例２４の波形とでほとんど同じである。図中の波形は、両者の線分が重なり合っているため１本に見える。しかしながら、駆動電圧のハイレベルとローレベル付近で一定のレベルを保っている領域では、レベル差が生じていることがわかる。元のドレイン電圧である映像データ信号２２は、図２に示すように、ハイレベルが９．５Ｖでローレベルが５．５Ｖのデータレベルを持っている。しかし、ＴＦＴを介してソース電圧として液晶に印加される液晶駆動波形２３は、図３に示すような波形となり、上記した図２の映像データ信号２２と図３の駆動波形２３、２４とのそれぞれのレベル差に応じてスイッチングノイズが発生する。このスイッチングノイズは、ＴＦＴが容量成分を有することに起因する。
【００３９】
上記したように、本実施例の液晶表示装置は、図４に示す２つのＴＦＴ３３、３４のうち、液晶容量ＣＬＣに近い方のＴＦＴ３４のゲート幅ＧＷ  を狭く構成しており（９０μｍ）、液晶容量ＣＬＣから遠い方のＴＦＴ３３のゲート幅ＧＷ  を広く構成していることから（１８０μｍ）、図３に示すように、比較例の駆動波形２４と比べて、本実施例の駆動波形２３の方がレベル差が少なくなっており、スイッチングノイズが低減されていることがわかる。これは、スイッチングノイズが負荷容量（ここでは、液晶容量ＣＬＣ）に接続される側のトランジスタ容量でほとんど決まることから、負荷容量側のＴＦＴ３４のゲート幅ＧＷ  （図６参照）を狭く構成することにより、スイッチングノイズを低減させている。
【００４０】
また、負荷容量と反対側のＴＦＴ３３は、ゲート幅ＧＷ  を広くしてトランジスタ容量を大きくしてもスイッチングノイズを増大させる方向への影響が少なく、逆に、ゲート幅ＧＷ  を広くしたことによりチャネル領域４７の抵抗が低減するので、ＴＦＴのスイッチング特性を良好にする効果が得られる。
【００４１】
このように、直列に接続した２つのＴＦＴ３３、３４は、図４に示すように、互いに相反する要請であるスイッチングノイズの低減化と良好なスイッチング特性とを両立させることができる。
【００４２】
また、図７は、第２の実施例に係る液晶表示装置のＴＦＴの平面図である。図７に示すように、液晶表示装置の各画素毎のＴＦＴ４１を平面方向から見ると分かるように、ゲート電極Ｇのゲート幅がドレイン電極Ｄ側と、ソース電極Ｓ側とで異なるように構成されている。すなわち、ソース電極Ｓ側のゲート電極Ｇのゲート幅ＧＳＷは、ドレイン電極Ｄ側のゲート電極Ｇのゲート幅ＧＬＷに比べて狭く構成されている。本実施例では、ゲート幅ＧＳＷを９０μｍとし、ゲート幅ＧＬＷを１８０μｍとして構成している。このため、上記した図４の実施例の場合と同様に、ＴＦＴ４１のスイッチングノイズは、負荷容量に接続されるソース電極側のトランジスタ容量でほとんど決まるため、ＴＦＴ４１の負荷容量側のゲート幅ＧＳＷを狭くすることによって、スイッチングノイズを低減することができる。
【００４３】
また、ＴＦＴ４１の負荷容量とは反対のドレイン電極Ｄ側のゲート幅ＧＬＷは、上記したゲート幅ＧＳＷと比べて広く構成されている。これは、負荷容量を接続する側と反対側のゲート幅ＧＬＷを広げているため、スイッチングノイズの増大にはあまり影響がなく、ゲート幅ＧＬＷを広げたことにより、それだけチャネル領域の抵抗値が下がるので、ＴＦＴ４１のスイッチング特性を良好にすることができるという効果が得られる。
【００４４】
上記した図７に示すＴＦＴ４１の場合は、１つのＴＦＴ４１のゲート電極Ｇのゲート幅を変えることによって、上記効果を得るようにしたため、各画素には少なくとも１個のＴＦＴを配置するだけで構成することができる。
【００４５】
また、図８は、本発明の第３の実施例を示し、各画素毎に図７に示す異なったゲート幅を持つｎチャネル型とｐチャネル型のＴＦＴを２個並列に接続したスイッチング回路の回路図である。図８の回路図は、前述した従来例の図１２と同様の回路図であるが、各ＴＦＴのゲート幅は第２の実施例を示す図７の如く、ドレイン側とソース側とで異なるように構成されている点が特徴である。
【００４６】
図１２に示すように、ｎチャネル型とｐチャネル型の２つのトランジスタ５１、５２を抱き合せるとともに、同一のゲートライン３１から各トランジスタ５１、５２のゲート電極Ｇにゲート電圧が供給されるが、この場合ＴＦＴ５２のゲート電極がインバータ回路５３を介して接続されている。このため、ゲートラインが「Ｈ」になると、ｎチャネル型ＴＦＴ５１がオン動作するとともに、インバータ回路５３で反転されて「Ｌ」となったゲート電圧により、ｐチャネル型ＴＦＴ５２もオン動作する。これにより、ドレインライン３２から入力される映像データ信号が液晶容量ＣＬＣに印加される。
【００４７】
図８に示すように、各画素のスイッチング素子としてｎチャネル型のＴＦＴ５１とｐチャネル型のＴＦＴ５２を並列に接続したトランジスタを抱き合わせたことによる効果は、スイッチング特性が緩慢になるのを防止するものである。例えば、一導電型のＴＦＴを単体で用いた場合、すなわち、ｎチャネル型ＴＦＴではハイレベルデータの出力時に、ｐチャネル型ＴＦＴではローレベルデータの出力時にそれぞれスイッチング特性が緩慢になるという問題があった。しかし、上記したように、相反する導電型のＴＦＴを抱き合せる構成では、ハイレベルデータ出力時にｐチャネル型ＴＦＴ５２が、ローレベルデータ出力時にｎチャネル型ＴＦＴ５１が有効に働くため、緩慢なスイッチング特性を改善してスイッチングを急峻にすることができる。
【００４８】
そして、図８の実施例では、上記トランジスタの抱き合せ効果に加えて、各導電型のＴＦＴ５１、５２のゲート幅をドレイン側よりもソース側の方を狭く構成したため、負荷容量側のトランジスタ容量が小さくなってスイッチングノイズが低減するとともに、ドレイン側のゲート幅を大きくすることにより、チャネル抵抗を下げて、さらに急峻なスイッチング特性が得られる。
【００４９】
次に、図９は、第４の実施例を示す回路図である。図９に示すように、液晶表示装置の各画素に配置するスイッチング素子は、２つのｎチャネル型ＴＦＴ６１、６３を直列に接続するとともに、２つのｐチャネル型ＴＦＴ６２、６４を直列に接続して、これらｎチャネル型とｐチャネル型のＴＦＴ同士をさらに並列に接続したものである。そして、前記ｐチャネル型ＴＦＴのゲート電極には、ゲートライン３１からインバータ回路６５を介してゲート電圧が印加され、前記ｎチャネル型ＴＦＴのゲート電極には、ゲートライン３１から直接ゲート電圧が印加されるようになっている。
【００５０】
この図９の実施例における特徴的な構成は、液晶容量ＣＬＣに近い方のｎチャネル型ＴＦＴ６３とｐチャネル型ＴＦＴ６４のゲート幅を９０μｍとし、遠い方のｎチャネル型ＴＦＴ６１とｐチャネル型ＴＦＴ６２のゲート幅を１８０μｍとしている点である。この場合の効果は、上記したｎチャネル型とｐチャネル型のＴＦＴを抱き合せることにより、緩慢なスイッチング特性を急峻なスイッチング特性に改善するとともに、負荷容量に近い方のゲート幅を狭く、遠い方のゲート幅を広く構成することにより、スイッチングノイズの低減化とともに、さらなるスイッチング特性の改善を行なっている。
【００５１】
次に、図１０は、さらに第５の実施例を示す回路図である。図１０の回路は、図９と同じに表記することができるが、図１０の実施例における特徴的な構成は、ｎチャネル型ＴＦＴ６１、６３及びｐチャネル型ＴＦＴ６２、６４の各ゲート電極Ｇにおいて、それぞれドレイン側（負荷容量から遠い方側）よりもソース側（負荷容量に近い側）のゲート幅を狭く構成するようにした点である。この図１０の実施例では、例えば、ソース側のゲート幅を９０μｍとし、ドレイン側のゲート幅を１８０μｍとしている。この場合の効果も、上記したｎチャネル型とｐチャネル型ＴＦＴを抱き合せたことにより、スイッチング特性が改善されるとともに、各ＴＦＴのゲート電極において、負荷容量に近い方のゲート幅が狭く、遠い方のゲート幅が広く構成されているため、スイッチングノイズを低減化することができ、さらなるスイッチング特性の改善により、急峻なスイッチングを行なうことができる。
【００５２】
以上述べたように、上記各実施例では、ＴＦＴのゲート電極のゲート幅が負荷容量側に近い方と遠い方とで異なるように構成されている点に特徴があるが、このゲート幅ＧＷ  （あるいは、ＧＬＷとＧＳＷ）の差を上記実施例の場合よりも大きくすると、スイッチングノイズを一層低減化できるが、チャネル領域の抵抗が高くなってしまい、スイッチング特性に悪影響を与える。このため、両方のゲート幅の最適値を見つけ出す必要がある。
【００５３】
例えば、チャネル抵抗を変えずにスイッチングノイズを低減するには、下式に基づいてそれぞれ最適なゲート幅を決めることができる。つまり、負荷容量に近い側のＴＦＴのゲート幅をＷ３とし、負荷容量から遠い側のＴＦＴのゲート幅をＷ４とすると、
Ｗ３×Ｗ４／（Ｗ３＋Ｗ４）＝一定
となるようにする。
【００５４】
そして、上式を満足する条件下でＷ３とＷ４の値を決める場合、Ｗ３とＷ４の差が大きいときは、Ｗ３とＷ４の合計が大きくなる。このため、液晶表示パネル上の各画素におけるＴＦＴのレイアウト面積の許す範囲において、Ｗ３とＷ４の差ができるだけ大きくなるようにすることにより、チャネル抵抗を変えることなく、最もスイッチングノイズが低減できるゲート幅の比（Ｗ３とＷ４）を選定することができる。
【００５５】
なお、本実施例のスイッチング回路は、アクティブマトリクス型の液晶表示装置のスイッチング素子として使用したが、上記例に限定されるものではなく、スイッチング回路として種々のものに適用することができることはいうまでもない。
【００５６】
【発明の効果】
請求項１記載のスイッチング回路によれば、ソース-ドレイン電極を直列に接続した２個の電界効果トランジスタのゲート電極のゲート幅をそれぞれ異なるように構成しているので、ゲート幅を広くしてチャネル抵抗を低減化するとともに、ゲート幅を狭くしてトランジスタ容量を小さくしてスイッチングノイズを低減化して、良好なスイッチング特性とスイッチングノイズの低減化を図ることができる。
【００５７】
請求項２記載のスイッチング回路よれば、出力負荷に近い側のトランジスタのゲート幅を狭くし、出力負荷から遠い側のトランジスタのゲート幅を広く構成したので、トランジスタ容量が小さくなってスイッチングノイズが低減化されるとともに、チャネル抵抗が低減化されてスイッチング特性が良好となる。
【００６０】
請求項３記載のスイッチング回路によれば、直列に接続された少なくとも２個のｎチャネル型の電界効果トランジスタと直列に接続された少なくとも２個のｐチャネル型の電界効果トランジスタとを並列に接続し、スイッチング回路に接続された出力負荷に近い方のｎチャネル型及びｐチャネル型の電界効果トランジスタのゲート電極のゲート幅を狭くし、出力負荷から遠い方のｎチャネル型及びｐチャネル型の電界効果トランスタのゲート電極のゲート幅を広く構成したので、ｎ／ｐ両チャネル型のトランジスタの抱き合せ効果と、トランジスタのゲート幅を出力負荷側と反対側のトランジスタとで変えたことにより、良好なスイッチング特性が得られ、スイッチングノイズを低減化することができる。
【００６１】
請求項４記載のスイッチング回路によれば、請求項３記載のｎチャネル型とｐチャネル型の電界効果トランジスタを同じゲートラインでスイッチング制御する場合に、いずれか一方のゲート電極の手前にゲート電圧信号を反転させるインバータ回路を設け、前記並列接続されたｎチャネル型とｐチャネル型の電界効果トランジスタを同一タイミングでスイッチングさせるようにしたので、ハイレベルではｐチャネル型が、ローレベルではｎチャネル型が有効に働くようにするトランジスタの抱き合せ効果により、急峻なスイッチング特性が得られる。
【００６２】
請求項５記載のスイッチング回路を有する表示装置によれば、請求項１から請求項４のいずれかに記載のスイッチング回路を用いて、ゲート側にタイミング信号入力手段によるタイミング信号を入力してスイッチングを行い、ドレイン側にデータ信号入力手段によるデータ信号を入力して、各画素毎に液晶を駆動しながら液晶表示パネルで表示制御を行うようにしたので、スイッチング特性が良好で、スイッチングノイズの少ない良好な画質が得られる。
【図面の簡単な説明】
【図１】本実施例のアクティブマトリクス型の液晶駆動回路の構成を示す図である。
【図２】図１のゲートラインに入力される水平走査線タイミング制御信号とデータラインに入力される映像データ信号の波形図である。
【図３】図２の波形を各画素電極に印加した場合の本実施例の液晶駆動波形と比較例の液晶駆動波形とを示す図である。
【図４】図１中のＡに示す一点鎖線円内の１画素毎のＴＦＴの回路構成図である。
【図５】本実施例の液晶表示装置のＴＦＴの一部正面断面図である。
【図６】図５の平面図である。
【図７】第２の実施例に係る液晶表示装置のＴＦＴの平面図である。
【図８】図７に示す異なったゲート幅を持つｎチャネル型とｐチャネル型のＴＦＴを各画素毎に２個並列に接続したスイッチング回路の回路図である。
【図９】第４の実施例を示す回路図である
【図１０】第５の実施例を示す回路図である。
【図１１】従来の液晶表示装置の各画素毎に設けられたスイッチング素子の回路図である。
【図１２】従来の液晶表示装置の各画素毎のスイッチング素子にトランスファーゲートを用いた回路図である。
【符号の説明】
１１  液晶駆動回路
１２  シフトレジスタ
１３  バッファ部
１４  スイッチング部
１５  ゲートドライバ
１６  液晶表示パネル
３１  ゲートライン（走査線）
３２  ドレインライン（信号線）
３３、３４  薄膜トランジスタ（ＴＦＴ）
４１  薄膜トランジスタ（ＴＦＴ）
４２  ガラス基板
４３  半導体層
４４  ゲート絶縁膜
４５  ドレイン領域
４６  ソース領域
４７  チャネル領域
Ｇ    ゲート電極
Ｄ    ドレイン電極
Ｓ    ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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