(57)【特許請求の範囲】
【請求項１】
ソース拡散層とドレイン拡散層とこれらの間におけるチャネルの上方のゲート電極とを有するＭＩＳトランジスタと、上部電極と下部電極の間にキャパシタ誘電体膜を挟んだキャパシタと、を備えた半導体装置の製造方法であって、
前記ＭＩＳトランジスタ上と前記キャパシタの前記下部電極上に、層間絶縁膜を形成する工程と、
前記下部電極上の前記層間絶縁膜を除去した後に、前記下部電極上に前記キャパシタ誘電体膜を形成し、このキャパシタ誘電体膜上に導電性保護膜を形成する工程と、
前記ソース拡散層上及び前記ドレイン拡散層上の前記層間絶縁膜を除去した後に、前記ソース拡散層上及び前記ドレイン拡散層上にそれぞれ形成されたシリサイド膜をクリーニングする工程と、
このクリーニングする工程の後に、前記ＭＩＳトランジスタの配線電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記導電性保護膜を形成する工程では、高融点金属シリサイドとアモルファスシリコンとポリシリコンのうちのいずれか１つで、前記導電性保護膜を形成する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記クリーニング工程では、基板に電圧を印加してその表面をエッチングする逆スパッタリングをする、ことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記クリーニング工程では、前記シリサイド膜の表面側に形成された高抵抗酸化物層を選択的にエッチングする溶液を用いてクリーニングする、ことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記導電性保護膜を形成する工程は、
前記キャパシタ誘電体膜上にポリシリコン層を形成する工程と、
前記ポリシリコン層上に高融点金属膜を形成する工程と、
前記ポリシリコン層と前記高融点金属膜とを熱処理することで反応させることにより、高融点金属シリサイド膜を形成する工程と、
を備えていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記ＭＩＳトランジスタの前記ゲート電極を形成する工程と、前記キャパシタの前記下部電極を形成する工程は同時になされることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
ソース拡散層とドレイン拡散層とこれらの間におけるチャネルの上方のゲート電極とを有するＭＩＳトランジスタと、上部電極と下部電極の間にキャパシタ誘電体膜を挟んだキャパシタと、を備えた半導体装置の製造方法であって、
前記ＭＩＳトランジスタ上と前記キャパシタの前記下部電極上に、層間絶縁膜を形成する工程と、
前記ソース拡散層上と前記ドレイン拡散層上と前記下部電極上の前記層間絶縁膜を除去した後に、前記下部電極上に前記キャパシタ誘電体膜を形成するとともに、前記ソース拡散層上と前記ドレイン拡散層上と前記キャパシタ誘電体膜上を含む前記ＭＩＳトランジスタ側と前記キャパシタ側の双方にポリシリコン層と高融点金属膜を形成し、これを熱処理して高融点シリサイド膜を形成することにより、前記導電性保護膜を形成する工程と、
前記高融点シリサイド膜の表面をクリーニングする工程と、
このクリーニングする工程の後に、前記ＭＩＳトランジスタ側と前記キャパシタ側との双方に形成された前記高融点金属シリサイド膜上に、バリアメタル層と配線層とを形成するとともに、前記ポリシリコン層と、前記高融点金属シリサイド膜と、前記バリアメタル層と、前記配線層と、をエッチングすることにより、前記ＭＩＳトランジスタの前記ソース拡散層と前記ドレイン拡散層とに導通する前記電極配線を形成するとともに、前記キャパシタの前記上部電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、特に、キャパシタとＭＩＳトランジスタとを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来のキャパシタとＭＯＳトランジスタとを有する半導体装置の製造工程を図１８乃至図２２に示す。これらの図示に示す半導体装置の製造工程は、本発明者が個人的に知り得たものでにあり、公知の技術ではない。
【０００３】
図２２の右側に示すキャパシタＣａｐは、アナログ集積回路において集積化コンデンサとして広く用いられている薄膜コンデンサである。このキャパシタＣａｐは、上部電極ＵＥと、下部電極ＬＥと、これらの間に挟まれる誘電体膜３５とで構成される。一般に、このようなキャパシタＣａｐを有する半導体装置は、工程数及びレイヤー数を削減するため、２層構造のキャパシタ下部電極ＬＥを図中左側の同じく２層構造のＭＯＳトランジスタのゲート電極Ｇと共通のレイヤとし、かつ、キャパシタ上部電極ＵＥをＭＯＳトランジスタの電極配線４４と共通のレイヤにしている。
【０００４】
次に、このようなキャパシタＣａｐを有する半導体装置の製造工程を簡単に説明する。
【０００５】
まず、図１８に示すように、シリコン基板１０の表面側に、ｐウェル１２と、ｎウェル１４と、ｎウェル１６とを形成し、これらの表面に素子分離領域２０、２０…を形成する。図中左側において、これらのウェル１２、１４における前記素子分離領域２０で挟まれた部分にＮ−ＭＯＳ、Ｐ−ＭＯＳが形成され、図中右側において、ｎウェル１６上の素子分離領域２０の上にキャパシタＣａｐが形成される。Ｎ−ＭＯＳもＰ−ＭＯＳも不純物の型を除いて互いにほぼ同じ構造であるため、Ｎ−ＭＯＳに主体を置いて説明する。すなわち、Ｎ−ＭＯＳのＰウェル１２において、素子分離領域２０、２０、２０の間にはオーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄが形成される。このオーミックコンタクト領域２１は、ｐウェル１２に電圧を印加するためのものである。これらのソース拡散層Ｓとドレイン拡散層Ｄとの間のチャネル上方には、ゲート絶縁膜Ｉが形成され、このゲート絶縁膜Ｉ上にゲート電極Ｇの一部としてのポリシリコンＰｏｌｙが形成される。つまり、このゲート電極Ｇは、ポリシリコンＰｏｌｙと、後述のシリサイド膜２２との２層のものとして構成される。以上の工程はＰ−ＭＯＳにおいても同様である。
【０００６】
前記ゲート電極ＧのポリシリコンＰｏｌｙを形成するのに伴って、必然的に、図中右側に示すように、同一レイヤとしてのポリシリコン層３０が形成される。つまり、キャパシタ下部電極ＬＥは、このポリシリコン層３０と、後述のシリサイド膜３２との２層のものとして構成される。
【０００７】
次に、これらのオーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄ、ポリシリコンＰｏｌｙ及びポリシリコン３０上に、Ｃｏからなる高融点金属膜を形成する。その後、この高融点金属膜を反応させて選択エッチングを行うシリサイド工程により、ＣｏＳｉ2からなるシリサイド膜２２、３２を選択的に形成する。これらのシリサイド膜２２、３２は、ポリシリコンを主体とするゲート電極Ｇ及びキャパシタ下部電極ＬＥのそれぞれの低抵抗化を図ることを目的として形成されるものである。以上の工程は周知のものであるので、ここでは詳しい説明を省略する。
【０００８】
次に、常圧ＣＶＤ（chemical vapor deposition）法により、これらの上面全体にＳｉＯ2膜２４を形成する。このＳｉＯ2膜２４を光リソグラフィー及びＲＩＥ（リアクティブ・イオン・エッチング）によりエッチングして、開孔３１を形成する。このようにすることにより、キャパシタＣａｐの形成予定領域において、シリサイド膜３２を露出させる。以上の工程により図１８に示す中間半導体装置が得られる。
【０００９】
次に図１９からわかるように、ＬＰＣＶＤ（low pressure ＣＶＤ）法により、この上面全体、つまり、カバーとしてのＳｉＯ2膜２４上及びこのカバーの開孔３１の底部としてのシリサイド膜３２上の全体に、Ｓｉ3Ｎ4層３５Ａを形成する。次に、光リソグラフィー及びＲＩＥにより、このＳｉ3Ｎ4層３５Ａの一部を除去し、キャパシタ誘電体膜３５として残存させる。以上の工程により図１９に示す中間半導体装置が得られる。なお、上述のように、Ｓｉ3Ｎ4層３５ＡをＲＩＥにより除去する際にあっても、オーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄ及びゲート電極Ｇ上のシリサイド膜２２は、ＳｉＯ2膜２４により保護されているため、ダメージを受けることはない。
【００１０】
次に図２０からわかるように、光リソグラフィー及びＲＩＥにより、ＳｉＯ2膜２４をエッチングして、コンタクト用の開孔２６、２６…を形成する。これにより、これらの開孔２６、２６…の底部にシリサイド膜２２を露出させる。以上の工程により図２０に示す中間半導体装置が得られる。なお、ゲート電極Ｇに達する開孔も形成されているが、この開孔は図２０の断面図からは見えない位置に形成されている。
【００１１】
次に図２１からわかるように、後述のバリアメタル層４０及び配線層４２を形成する前処理として、中間半導体装置の表面を全体的にクリーニングする。すなわち、シリコン基板１０に電圧を印加して、その最表面をエッチングする処理、つまり逆スパッタリング処理を行う。次に、スパッタリングにより、その全面にＴｉＮからなるバリアメタル層４０及びＡｌからなる配線層４２を形成する。これにより図２１に示す中間半導体装置が得られる。
【００１２】
次に図２２からわかるように、光リソグラフィー及びＲＩＥにより、これらバリアメタル層４０及び配線層４２をエッチングすることによりパターンニングし、Ｎ型及びＰ型のＭＯＳトランジスタの電極配線４４及びキャパシタ上部電極ＵＥを形成する。これにより図２２に示す半導体装置が得られる。以上で最下層の配線は完了するが、必要によりさらに配線を重ねていくことは可能である。
【００１３】
【発明が解決しようとする課題】
上述のように従来は、図２２に示す電極配線４４とゲート電極Ｇ、ソース拡散層Ｓ、ドレイン拡散層Ｄとの間のコンタクト抵抗を下げるため、バリアメタル層４０及び配線層４２を形成する前処理として、クリーニングが必要であった。すなわち、シリサイド膜２２の表面に形成されてしまう高抵抗酸化物層を除去する必要があった。しかし、図２０の中間半導体装置において、ＭＯＳトランジスタのオーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄ及びゲート電極Ｇの表面にシリサイド膜２２が形成されているため、上記クリーニングとしてフッ酸処理（ＨＦ処理）ができなかった。すなわち、純粋なフッ酸を用いてクリーニングをすると、表面側に形成された高抵抗酸化物層ばかりでなく、シリサイド膜２２内までエッチングされてしまうという問題があった。このため上述のように、その表面をクリーニングするために、この基板に電圧を印加することによりその最表面をエッチングする処理、すなわち逆スパッタリング処理が行われていたのである。
【００１４】
しかし、このエッチング処理（クリーニング処理）により、キャパシタ誘電体膜３５にダメージを与え、これによるキャパシタＣａｐの絶縁不良や長期的な信頼性の低下を招いていた。すなわち、図２０に示すキャパシタ誘電体膜３５の表面がこのエッチング処理により乱れ、部分的にキャパシタ下部電極ＬＥとキャパシタ上部電極ＵＥの間隔が変化してしまい、キャパシタＣａｐ容量や耐圧性が不均一となるという問題があった。
【００１５】
そこで本発明は、キャパシタＣａｐとＭＩＳトランジスタとを有する半導体装置の製造過程としての、ＭＯＳトランジスタ側のエッチング処理の際に、キャパシタ誘電体膜３２がダメージを受けることのないようにすることを目的とする。
【００１６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、
ソース拡散層とドレイン拡散層とこれらの間におけるチャネルの上方のゲート電極とを有するＭＩＳトランジスタと、上部電極と下部電極の間にキャパシタ誘電体膜を挟んだキャパシタと、を備えた半導体装置の製造方法であって、
前記ＭＩＳトランジスタ上と前記キャパシタの前記下部電極上に、層間絶縁膜を形成する工程と、
前記下部電極上の前記層間絶縁膜を除去した後に、前記下部電極上に前記キャパシタ誘電体膜を形成し、このキャパシタ誘電体膜上に導電性保護膜を形成する工程と、
前記ソース拡散層上及び前記ドレイン拡散層上の前記層間絶縁膜を除去した後に、前記ソース拡散層上及び前記ドレイン拡散層上にそれぞれ形成されたシリサイド膜をクリーニングする工程と、
このクリーニングする工程の後に、前記ＭＩＳトランジスタの配線電極を形成する工程と、
を備えたことを特徴とする。
【００１７】
本発明に係る半導体装置の製造方法は、
ソース拡散層とドレイン拡散層とこれらの間におけるチャネルの上方のゲート電極とを有するＭＩＳトランジスタと、上部電極と下部電極の間にキャパシタ誘電体膜を挟んだキャパシタと、を備えた半導体装置の製造方法であって、
前記ＭＩＳトランジスタ上と前記キャパシタの前記下部電極上に、層間絶縁膜を形成する工程と、
前記ソース拡散層上と前記ドレイン拡散層上と前記下部電極上の前記層間絶縁膜を除去した後に、前記下部電極上に前記キャパシタ誘電体膜を形成するとともに、前記ソース拡散層上と前記ドレイン拡散層上と前記キャパシタ誘電体膜上を含む前記ＭＩＳトランジスタ側と前記キャパシタ側の双方にポリシリコン層と高融点金属膜を形成し、これを熱処理して高融点シリサイド膜を形成することにより、前記導電性保護膜を形成する工程と、
前記高融点シリサイド膜の表面をクリーニングする工程と、
このクリーニングする工程の後に、前記ＭＩＳトランジスタ側と前記キャパシタ側との双方に形成された前記高融点金属シリサイド膜上に、バリアメタル層と配線層とを形成するとともに、前記ポリシリコン層と、前記高融点金属シリサイド膜と、前記バリアメタル層と、前記配線層と、をエッチングすることにより、前記ＭＩＳトランジスタの前記ソース拡散層と前記ドレイン拡散層とに導通する前記電極配線を形成するとともに、前記キャパシタの前記上部電極を形成する工程と、
を備えることを特徴とする。
【００１９】
【発明の実施の形態】
（第１実施形態）
本発明の第１実施形態を、製造工程としての図１乃至図８に基づいて説明する。この第１実施形態は、図６に示す中間半導体装置において、シリコン基板１０に電圧を印加することによるクリーニングを行うが、その際には、キャパシタ誘電体膜３５を高融点シリサイド膜であるＴｉＳｉ2層３８で保護するものである。
【００２０】
まず、図１に示すように、シリコン基板１０の表面側に、ｐウェル１２と、ｎウェル１４と、ｎウェル１６とを形成し、これらの上に素子分離領域２０、２０…を形成する。図中左側のこれらのウェル１２、１４における前記素子分離領域２０で挟まれた部分にＮ−ＭＯＳ、Ｐ−ＭＯＳが形成され、図中左側のｎウェル１６上の素子分離領域２０の上にキャパシタＣａｐが形成される。Ｎ−ＭＯＳもＰ−ＭＯＳも不純物の型を除いて互いにほぼ同じ構造であるため、Ｎ−ＭＯＳに主体を置いて説明する。すなわち、Ｎ−ＭＯＳのウェル１２において、素子分離領域２０、２０、２０の間にはオーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄが形成される。このオーミックコンタクト領域２１は、ｐウェル１２に電圧を印加するためのものである。これらのソース拡散層Ｓとドレイン拡散層Ｄとの間には、ゲート絶縁膜Ｉが形成され、このゲート絶縁膜Ｉ上にゲート電極Ｇの一部としてのポリシリコンＰｏｌｙが形成される。このポリシリコンＰｏｌｙにはボロンやリン等の不純物がドーピングされている。このゲート電極Ｇは、ポリシリコンＰｏｌｙと、後述のシリサイド膜２２との２層のものとして構成される。以上の工程はＰ−ＭＯＳにおいても同様である。
【００２１】
前記ゲート電極ＧのポリシリコンＰｏｌｙを形成するのに伴って、必然的に、図中右側に示すように、同一レイヤにあるポリシリコン層３０が形成される。つまり、キャパシタ下部電極ＬＥは、ポリシリコン層３０と、後述のシリサイド膜３２との２層のものとして構成される。このポリシリコン層３０にもボロンやリン等の不純物がドーピングされている。
【００２２】
次に、これらのオーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄ、ポリシリコンＰｏｌｙ及びポリシリコン層３０上に、Ｃｏからなる高融点金属膜を形成する。その後、この高融点金属膜を反応させて選択エッチングを行うシリサイド工程により、ＣｏＳｉ2からなるシリサイド膜２２、３２を選択的に形成する。なお、高融点金属膜として、上記のＣｏ以外にも、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ等を用いることが可能であり、この場合にはシリサイド膜２２、３２としてそれぞれＴｉＳｉ2、ＭｏＳｉ2、ＷＳｉ、ＮｉＳｉが形成されることになる。以上の製造工程は、周知のものであるので、ここでは詳しい説明を省略するが、これにより図１に示す中間半導体装置が得られる。
【００２３】
次に図２からわかるように、常圧ＣＶＤ法により、この中間半導体装置の上面全体に、ＳｉＯ2膜２４を形成する。このＳｉＯ2膜２４を光リソグラフィー及びＲＩＥによりエッチングして、キャパシタ開孔３１を形成する。これにより、キャパシタＣａｐの形成予定領域からシリサイド膜３２を露出させる。以上の工程により図２に示す中間半導体装置が得られる。
【００２４】
次に図３からわかるように、ＬＰＣＶＤ法により、この中間半導体装置の上面全体、すなわちＳｉＯ2膜２４上及びシリサイド膜３２上全体に、Ｓｉ3Ｎ4層３５Ａを形成する。さらに同じくＬＰＣＶＤ法により、このＳｉ3Ｎ4層３５Ａ上全体に、ボロンやリン等の不純物がドーピングされたポリシリコン層３６Ａを形成する。以上の工程により図３に示す中間半導体装置が得られる。
【００２５】
次に図４からわかるように、光リソグラフィー及びＲＩＥにより、キャパシタＣａｐの形成予定領域以外のＳｉ3Ｎ4層３５Ａ及びポリシリコン層３６Ａを除去し、キャパシタ誘電体膜３５及びポリシリコン層３６として残存させる。以上の工程により図４に示す中間半導体装置が得られる。
【００２６】
次に図５からわかるように、スパッタリングにより、ＳｉＯ2膜２４上及びポリシリコン層３６の上全体に、Ｔｉ及びＴｉＮ層３７を形成する。このＴｉ及びＴｉＮ層３７を、ＲＴＡ（ラピッド・サーマル・アニール）により、ポリシリコン層３６と反応させ、硫酸過水系の処理（Ｈ2ＳＯ4及びＨ2Ｏ2による処理）により未反応のＴｉ及びＴｉＮ層３７をエッチングする。これにより、ポリシリコン層３６の上に高融点シリサイド膜であるＴｉＳｉ2層３８を選択的に形成する。以上の工程により図５に示す中間半導体装置が得られる。
【００２７】
次に図６からわかるように、光リソグラフィー及びＲＩＥによりＳｉＯ2膜２４をエッチングして、コンタクト用の開孔２６、２６…を形成する。これにより、これらの開孔２６、２６…からシリサイド膜２２を露出させる。この際、光リソグラフィーで用いたレジストを除去する必要があるが、このレジストは通常、硫酸過水系の処理により除去する。しかし、キャパシタ誘電体膜２５を覆うＴｉＳｉ2層３８は、この硫酸過水系の処理によってはエッチングされない。つまり、キャパシタ誘電体膜２５を覆う導電性保護膜としては、硫酸過水系の処理によりエッチングされない材質を選択することが好ましい。以上の工程により図６に示す中間半導体装置が得られる。なお、ゲート電極Ｇに達する開孔も形成されているが、図６の断面図からは見えない位置に形成されている。
【００２８】
次に図７からわかるように、前述のゲート電極Ｇ、ソース拡散層Ｓ、ドレイン拡散層Ｄと、後述の電極配線４４との間のコンタクト抵抗を下げるために、バリアメタル層４０及び配線層４２を形成する前処理として、クリーニングを行う。すなわち、シリコン基板１０に電圧を印加することにより最表面をエッチングするクリーニング、つまり逆スパッタリングを行う。その後、スパッタリングにより、この中間半導体装置の上面全体に、ＴｉＮからなるバリアメタル層４０を形成する。続いて、同じくスパッタリングにより、このバリアメタル層４０の上面全体に、Ａｌからなる配線層４２を形成する。以上の工程により図７に示す中間半導体装置が得られる。
【００２９】
次に図８からわかるように、光リソグラフィー及びＲＩＥにより、バリアメタル層４０及び配線層４２をエッチングして、図中左側のＭＯＳトランジスタの電極配線４４及び図中右側のキャパシタ上部電極ＵＥを形成する。以上の工程により図８に示す半導体装置が得られる。この図８の半導体装置において、本発明の半導体装置は完成するが、その後必要により、さらに配線層を形成していくことも可能である。
【００３０】
以上のように、本発明の実施形態によれば、図６からわかるように、ＭＯＳトランジスタのオーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄ及びゲート電極Ｇのコンタクト用の開孔２６を形成した後、図７に示すバリアメタル層４０及び配線層４２を形成する前処理として、シリコン基板１０に電圧を印加することによるクリーニングを行う。その際には、図６からわかるように、キャパシタ誘電体膜３５は高融点シリサイド膜であるＴｉＳｉ2層３８で保護されている。このＴｉＳｉ2層３８の存在により、電圧印加によるキャパシタ誘電体膜３５のダメージを防止することができ、キャパシタＣａｐの長期的な信頼性を向上させることができる。すなわち、キャパシタ誘電体膜３５の表面がこのエッチング処理により乱れ、部分的にキャパシタ下部電極ＬＥとキャパシタ上部電極ＵＥの間隔が変化してしまい、キャパシタＣａｐの容量や耐圧性が不均一となるという問題を解消できる。
【００３１】
（第２実施形態）
次に本発明の第２実施形態を、製造工程としての図９乃至図１４に基づいて説明する。この第２実施形態は、第１実施形態にさらに改良を加えて、図１４に示すＭＯＳトランジスタのコンタクト用の開孔２６内のコンタクト材を、ポリシリコン層５２で形成して、開孔２６の開孔幅Ａを小さくするものである。
【００３２】
図９は前記従来の技術の図２０に相当する中間半導体装置を示す図である。このため、図９に示す中間半導体装置を得るまでの製造工程は、前述のものと同一なので説明を省略する。
【００３３】
図１０からわかるように、ＬＰＣＶＤ法により、この中間半導体装置の上面全体に、ボロンやリン等の不純物がドーピングされたポリシリコン層５０を形成する。これにより図１０に示す中間半導体装置が得られる。
【００３４】
次に図１１からわかるように、光リソグラフィー及びＲＩＥを行うことにより、このポリシリコン層５０の一部を所定のパターンにエッチングする。このエッチングより、図中左側のＭＯＳトランジスタ用のポリシリコン層５２及び図中右側のキャパシタＣａｐ用のポリシリコン層５４を形成する。これにより図１１に示す中間半導体装置が得られる。
【００３５】
次に図１２からわかるように、スパッタリングにより、この上面全面にＴｉ及びＴｉＮ層を形成する。続いて、ＲＴＡにより、このＴｉ及びＴｉＮ層をポリシリコン層５２、５４と反応させる。その後、硫酸過水系の処理により未反応のＴｉ及びＴｉＮ層をエッチングして、図中左側のＭＯＳトランジスタ用のＴｉＳｉ2層５６及び図中右側のキャパシタＣａｐ用のＴｉＳｉ2層５８を形成する。これにより図１２に示す中間半導体装置が得られる。
【００３６】
次に図１３からわかるように、前述のＴｉＳｉ2層５６と、後述の電極配線６４との間のコンタクト抵抗を下げるため、バリアメタル層６０及び配線層６２を形成する前処理として、クリーニングを行う。すなわち、シリコン基板１０に電圧を印加することによりその最表面をエッチングする処理、つまり逆スパッタリング処理を行う。次に、スパッタリングにより、この上面全体に、ＴｉＮからなるバリアメタル層６０及びＡｌからなる配線層６２を形成する。これにより図１３に示す中間半導体装置が得られる。
【００３７】
次に図１４からわかるように、光リソグラフィー及びＲＩＥにより、これらバリアメタル層６０及び配線層６２をエッチングして、図中左側のＭＯＳトランジスタの電極配線６４及び図中右側のキャパシタ上部電極ＵＥを形成する。これにより図１４に示す半導体装置が得られる。この図１４の半導体装置のバリアメタル層６０及び配線層６２には、それぞれ合わせ余裕Ｈが設けられている。これは上述のバリアメタル層６０及び配線層６２のエッチング時のずれにより、ＴｉＳｉ2層５６、５８を誤って傷つけることがないようにするためのものである。
【００３８】
以上のように第２実施形態における半導体装置は、図１２に示す中間半導体装置において、シリコン基板１０に電圧を印加して最表面をエッチングする。しかし、その際には、キャパシタ誘電体膜３５はポリシリコン層５４及びＴｉＳｉ2層５８で覆われている。このため、キャパシタ誘電体膜３５はこのエッチングの際にダメージを受けない。
【００３９】
しかも、図１４からもわかるように、ＭＯＳトランジスタのコンタクト用の開孔２６内のコンタクト材を、ポリシリコン層５２で形成した。このため、第２実施形態ではポリシリコン層５２を開孔２６内に埋め込めばよく、第１実施形態のようにＡｌからなる配線層４２を開孔２６内に埋め込む必要がなくなる。これにより、開孔２６の開孔幅Ａを小さくすることができる。すなわち、第１実施形態ではＡｌを開孔２６内に埋めるために開孔幅Ａとして少なくとも０．８μｍ必要であるのに対し、第２実施形態では、０．５μｍで足りる。これはアルミニウムよりポリシリコンの方が、材質的に細部に入り込みやすいためである。
【００４０】
（第３実施形態）
次に本発明の第３実施形態を、製造工程としての図１５乃至図１７に基づいて説明する。この第３実施形態は、第２実施形態にさらに改良を加えて、図１６に示す中間半導体装置のポリシリコン層７０、ＴｉＳｉ2層７２、バリアメタル層７４及び配線層７６を、１回の光リソグラフィー及びＲＩＥでエッチングするようにして、製造工程数の削減を図ったものである。
【００４１】
図１５は第２実施形態と同様に、前記従来の技術の図２０に相当する中間半導体装置を示す図である。このため、図１５に示す中間半導体装置を得るまでの製造工程は、前述のものと同一なので説明を省略する。
【００４２】
図１６からわかるように、ＬＰＣＶＤ法により、この中間半導体装置の上面全体にボロンやリン等の不純物がドーピングされたポリシリコン層７０を形成する。次に、スパッタリングにより、このポリシリコン層７０の上面全体にＴｉ及びＴｉＮ層を形成する。続いて、ＲＴＡにより、このＴｉ及びＴｉＮ層をポリシリコン層７０と反応さて、ＴｉＳｉ2層７２を形成する。その後、硫酸過水系の処理により未反応のＴｉ及びＴｉＮ層をエッチングする。なお、この硫酸過水系の処理によるエッチングは、Ｔｉ及びＴｉＮ層のすべてがポリシリコン層７０と反応してＴｉＳｉ2層７２となる設計の下においては、省略することも可能である。
【００４３】
次に、前述のＴｉＳｉ2層７２と、後述の電極配線７８との間のコンタクト抵抗を下げるため、この中間半導体装置のシリコン基板１０に電圧を印加することにより、その最表面をエッチングする。すなわちバリアメタル層７４及び配線層７６を形成する前処理として、逆スパッタリング処理を行う。次に、スパッタリングにより、この上面全体にＴｉＮからなるバリアメタル層７４及びＡｌからなる配線層７６を形成する。これにより図１６に示す中間半導体装置が得られる。
次に、図１７からわかるように、光リソグラフィー及びＲＩＥを行うことにより、ポリシリコン層７０、ＴｉＳｉ2層７２、バリアメタル層７４及び配線層７６を所定のパターンにエッチングする。このエッチングにより、ポリシリコン層片７０Ａ、ＴｉＳｉ2層片７２Ａ、バリアメタル層片７４Ａ及び配線層片７６Ａからなる積層体Ｌ、Ｌ、Ｌ…をそれぞれ形成する。つまり、セルフアラインでポリシリコン層片７０Ａ、ＴｉＳｉ2層片７２Ａ、バリアメタル層片７４Ａ及び配線層片７６Ａを形成する。これらの各片のうち、バリアメタル層片７４Ａ及び配線層片７６Ａにより、図中左側のＭＯＳトランジスタの電極配線７８及び図中右側のキャパシタ上部電極ＵＥを形成する。これにより図１７に示す半導体装置が得られる。
【００４４】
以上のように第３実施形態における半導体装置は、図１６からわかるように、ＴｉＳｉ2層７２形成後、バリアメタル層７４及び配線層７６形成前に、前処理として、シリコン基板１０に電圧を印加して最表面をエッチングする。しかし、その際には、キャパシタ誘電体膜３５はポリシリコン層７０及びＴｉＳｉ2層７２で覆われている。このため、キャパシタ誘電体膜３５はエッチングの際にダメージを受けない。
【００４５】
しかも図１７からわかるように、第２実施形態同様、ＭＯＳトランジスタのコンタクト用の開孔２６内のコンタクト材をポリシリコン層７０で形成した。このため、第３実施形態ではポリシリコン層７０を開孔２６内に埋め込めばよく、第１実施形態のようにＡｌからなる配線層４２を開孔２６内に埋め込む必要がなくなる。このため、開孔２６の開孔幅Ａを小さくすることができる。すなわち、第１実施形態ではＡｌを開孔２６内に埋めるために開孔幅Ａとして少なくとも０．８μｍ必要であるのに対し、第３実施形態では第２実施形態と同様に、０．５μｍで足りる。
【００４６】
そのうえ、図１７からわかるように、ＭＯＳトランジスタの電極配線７８及びキャパシタ上部電極ＵＥを所定のパターンにエッチングする際に、ポリシリコン層７０及びＴｉＳｉ2層７２も同時にエッチングすることとしたでの、光リソグラフィー及びＲＩＥを行う回数を１回で済ますことができる。このため、製造工程数を削減できる。さらに、この光リソグラフィー及びＲＩＥを１回で済ますことができることにより、第２実施形態で必要とされたバリアメタル層７４及び配線層７６と、ポリシリコン層７０及びＴｉＳｉ2層７２との合わせ余裕Ｈが不要となる。この合わせ余裕Ｈが不要となることにより、ＭＯＳトランジスタのオーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄ及びゲート電極Ｇの間隔を狭めることができる。
【００４７】
（第４実施形態）
次に本発明の第４実施形態を、製造工程としての図２３乃至図２８に基づいて説明する。この第４実施形態は、第１実施形態にさらに改良を加えて、導電性保護膜として、ボロンをドープしたアモルファスシリコン層８０を用いたものである。
【００４８】
図２３は第１実施形態の図２に相当する中間半導体装置を示す図である。このためこの図２３に示す中間半導体装置を得るまでの製造工程は、前述のものと同一なので説明を省略する。
【００４９】
図２４からわかるように、ＬＰＣＶＤ法により、この中間半導体装置の上面全体、すなわちＳｉＯ2膜２４上及びシリサイド膜３２上全体に、Ｓｉ3Ｎ4層３５Ａを形成する。さらに同じくＬＰＣＶＤ法により、このＳｉ3Ｎ4層３５Ａ上全体に、ボロン・ドープト・アモルファスシリコン層８０Ａを形成する。つまり、高濃度にボロンをドープしたアモルファスシリコン層８０Ａを形成する。このようにボロンをドープするのはアモルファスシリコン層８０Ａの抵抗を下げるためである。ボロンの濃度としては、１×１０20cm-3以上が好ましく、理論的な上限はない。より好ましいボロン濃度は、５×１０21cm-3である。以上の工程により図２４に示す中間半導体装置が得られる。
【００５０】
次に図２５からわかるように、光リソグラフィー及びＲＩＥにより、キャパシタＣａｐの形成予定領域以外のＳｉ3Ｎ4層３５Ａ及びアモルファスシリコン層８０Ａを除去し、キャパシタ誘電体膜３５及びアモルファスシリコン層８０として残存させる。以上の工程により図２５に示す中間半導体装置が得られる。
【００５１】
次に図２６からわかるように、光リソグラフィー及びＲＩＥによりＳｉＯ2膜２４をエッチングして、コンタクト用の開孔２６、２６…を形成する。これにより、これらの開孔２６、２６…からシリサイド膜２２を露出させる。この際、光リソグラフィーで用いたレジストを除去する必要があるが、このレジストは通常、硫酸過水系の処理により除去する。しかし、キャパシタ誘電体膜２５を覆うアモルファスシリコン層８０は、この硫酸過水系の処理によってはエッチングされない。つまり、キャパシタ誘電体膜２５を覆う保護膜としては、硫酸過水系の処理によりエッチングされない材質を選択することが望ましい。以上の工程により図２６に示す中間半導体装置が得られる。なお、ゲート電極Ｇに達する開孔も形成されているが、図２６の断面図からは見えない位置に形成されている。
【００５２】
次に図２７からわかるように、前述のゲート電極Ｇ、ソース拡散層Ｓ、ドレイン拡散層Ｄと、後述の電極配線４４との間のコンタクト抵抗を下げるために、バリアメタル層４０及び配線層４２を形成する前処理として、クリーニングを行う。すなわち、シリコン基板１０に電圧を印加することにより最表面をエッチングするクリーニング、つまり逆スパッタリングを行う。その後、スパッタリングにより、この中間半導体装置の上面全体に、ＴｉＮからなるバリアメタル層４０を形成する。続いて、同じくスパッタリングにより、このバリアメタル層４０の上面全体に、Ａｌからなる配線層４２を形成する。以上の工程により図２７に示す中間半導体装置が得られる。
【００５３】
次に図２８からわかるように、光リソグラフィー及びＲＩＥにより、バリアメタル層４０及び配線層４２をエッチングして、図中左側のＭＯＳトランジスタの電極配線４４及び図中右側のキャパシタ上部電極ＵＥを形成する。以上の工程により図２８に示す半導体装置が得られる。この図２８の半導体装置において、本発明の半導体装置は完成するが、その後必要により、さらに配線層を形成していくことも可能である。
【００５４】
以上のように、本発明の実施形態によれば、図２６からわかるように、ＭＯＳトランジスタのオーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄ及びゲート電極Ｇのコンタクト用の開孔２６を形成した後、図２７に示すバリアメタル層４０及び配線層４２を形成する前処理として、シリコン基板１０に電圧を印加することによるクリーニングを行う。その際には、図２６からわかるように、キャパシタ誘電体膜３５はアモルファスシリコン層８０で保護されている。このアモルファスシリコン層８０の存在により、電圧印加によるキャパシタ誘電体膜３５のダメージを防止することができ、キャパシタＣａｐの長期的な信頼性を向上させることができる。すなわち、キャパシタ誘電体膜３５の表面がこのエッチング処理により乱れ、部分的にキャパシタ下部電極ＬＥとキャパシタ上部電極ＵＥの間隔が変化してしまい、キャパシタＣａｐの容量や耐圧性が不均一となるという問題を解消できる。
【００５５】
しかも、導電性保護膜としてボロン・ドープト・アモルファスシリコン層８０を用いたので、前述した他の実施形態と比べて、製造工程数を削減できる。すなわち、図５からわかるように、第１実施形態においては導電性保護膜を形成するために、ポリシリコン層３６とＴｉＳｉ2層３８とを形成した後、これらをＲＴＡで反応させる必要である。これに対し、本実施形態においては導電性保護膜を形成するために、ＬＰＣＶＤ法によりボロン・ドープト・アモルファスシリコン層８０を形成するだけで足りる。
【００５６】
（第５実施形態）
次に本発明の第５実施形態を、製造工程としての図２９乃至図３４に基づいて説明する。この第５実施形態は、第１実施形態にさらに改良を加えて、導電性保護膜として、高融点金属シリサイド膜であるＷＳｉ膜９０のみを用いたものである。
【００５７】
図２９は第１実施形態の図２に相当する中間半導体装置を示す図である。このためこの図２９に示す中間半導体装置を得るまでの製造工程は、前述のものと同一なので説明を省略する。
【００５８】
図３０からわかるように、ＬＰＣＶＤ法により、この中間半導体装置の上面全体、すなわちＳｉＯ2膜２４上及びシリサイド膜３２上全体に、Ｓｉ3Ｎ4層３５Ａを形成する。続いて、スパッタリングにより、このＳｉ3Ｎ4層３５Ａ上全体に、高融点金属シリサイド膜であるＷＳｉ膜９０Ａを形成する。以上の工程により図３０に示す中間半導体装置が得られる。
【００５９】
次に図３１からわかるように、光リソグラフィー及びＲＩＥにより、キャパシタＣａｐの形成予定領域以外のＳｉ3Ｎ4層３５Ａ及びＷＳｉ膜９０Ａを除去し、キャパシタ誘電体膜３５及びＷＳｉ膜９０として残存させる。以上の工程により図３１に示す中間半導体装置が得られる。
【００６０】
次に図３２からわかるように、光リソグラフィー及びＲＩＥによりＳｉＯ2膜２４をエッチングして、コンタクト用の開孔２６、２６…を形成する。これにより、これらの開孔２６、２６…からシリサイド膜２２を露出させる。この際、光リソグラフィーで用いたレジストを除去する必要があるが、このレジストは通常、硫酸過水系の処理により除去する。しかし、キャパシタ誘電体膜２５を覆うＷＳｉ膜９０は、この硫酸過水系の処理によってはエッチングされない。つまり、キャパシタ誘電体膜２５を覆う保護膜としては、硫酸過水系の処理によりエッチングされない材質を選択することが望ましい。以上の工程により図３２に示す中間半導体装置が得られる。なお、ゲート電極Ｇに達する開孔も形成されているが、図３２の断面図からは見えない位置に形成されている。
【００６１】
次に図３３からわかるように、前述のゲート電極Ｇ、ソース拡散層Ｓ、ドレイン拡散層Ｄと、後述の電極配線４４との間のコンタクト抵抗を下げるために、バリアメタル層４０及び配線層４２を形成する前処理として、クリーニングを行う。すなわち、シリコン基板１０に電圧を印加することにより最表面をエッチングするクリーニング、つまり逆スパッタリングを行う。その後、スパッタリングにより、この中間半導体装置の上面全体に、ＴｉＮからなるバリアメタル層４０を形成する。続いて、同じくスパッタリングにより、このバリアメタル層４０の上面全体に、Ａｌからなる配線層４２を形成する。以上の工程により図３３に示す中間半導体装置が得られる。
【００６２】
次に図３４からわかるように、光リソグラフィー及びＲＩＥにより、バリアメタル層４０及び配線層４２をエッチングして、図中左側のＭＯＳトランジスタの電極配線４４及び図中右側のキャパシタ上部電極ＵＥを形成する。以上の工程により図３４に示す半導体装置が得られる。この図３４の半導体装置において、本発明の半導体装置は完成するが、その後必要により、さらに配線層を形成していくことも可能である。
【００６３】
以上のように、本発明の実施形態によれば、図３２からわかるように、ＭＯＳトランジスタのオーミックコンタクト領域２１、ソース拡散層Ｓ、ドレイン拡散層Ｄ及びゲート電極Ｇのコンタクト用の開孔２６を形成した後、図３３に示すバリアメタル層４０及び配線層４２を形成する前処理として、シリコン基板１０に電圧を印加することによるクリーニングを行う。その際には、図３２からわかるように、キャパシタ誘電体膜３５はＷＳｉ膜９０で保護されている。このＷＳｉ膜９０の存在により、電圧印加によるキャパシタ誘電体膜３５のダメージを防止することができ、キャパシタＣａｐの長期的な信頼性を向上させることができる。すなわち、キャパシタ誘電体膜３５の表面がこのエッチング処理により乱れ、部分的にキャパシタ下部電極ＬＥとキャパシタ上部電極ＵＥの間隔が変化してしまい、キャパシタＣａｐの容量や耐圧性が不均一となるという問題を解消できる。
【００６４】
しかも、導電性保護膜としてＷＳｉ膜９０を用いたので、前述した第４実施形態と同様に、製造工程数の削減を図ることができる。
【００６５】
なお、本発明は上記実施形態に限定されず、種々の変形が可能である。例えば、ＭＯＳトランジスタは上記のようなＣ−ＭＯＳでなくともよい。また、トランジスタはＭＯＳ構造、つまり金属−酸化膜−半導体構造に限定されるものではなく、ＭＩＳ構造、つまり金属−絶縁膜−半導体構造であれば適用できる。さらに、ｎウェル１６はｐウェルであってもよい。また、ＴｉＳｉ2層３８、５８、７２の代わりに、高融点金属シリサイド膜として、ＣｏＳｉ2、ＭｏＳｉ、ＷＳｉ、ＮｉＳｉ等を用いることもできる。
【００６６】
また、例えば第４実施形態におけるアモルファスシリコン層８０は、ポリシリコンで形成してもよく、このポリシリコンに不純物をドーピングして形成しても良い。つまり、キャパシタ誘電体膜３５を何らかの導電性保護膜で覆い、クリーニングの際のダメージを回避することができれば良い。
【００６７】
さらに、キャパシタの上部電極形成前に行うクリーニングは逆スパッタリングに限るものではない。例えば、図６に示す状態において、シリサイド膜２２に対するエッチングレートを抑えて、選択的にシリサイド膜２２の表面に形成されてしまった高抵抗酸化物層を選択的にエッチングする溶液によって、クリーニングすることも可能である。このような溶液としては、例えば、弗化アンモン溶液により希釈されたフッ酸溶液があげられる。つまり、純粋なフッ酸液（ＨＦ液）を用いると、シリサイド膜２２までエッチングしてしまうので、弗化アンモン溶液により希釈することにより、シリサイド膜２２に対するエッチングレートを抑えた溶液を用いることができる。また、例えば、有機カルボン酸塩とジメチルホルムアミドと弗化化合物とを含む溶液を用いることもできる。このような溶液によりシリサイド膜２２をクリーニングする場合にも、キャパシタ誘電体膜３５が露出しているとダメージを受ける。このため、導電性保護膜としてのＴｉＳｉ2層３８で覆うことにより、このダメージを回避することができる。
【００６８】
【発明の効果】
本発明によれば、キャパシタのキャパシタ誘電体膜上に導電性保護膜を設けたので、キャパシタの上部電極形成前に基板をクリーニングを行う際、キャパシタ誘電体膜をこの導電性保護膜で保護することができる。このため、クリーニングによるキャパシタ誘電体膜のダメージを防止することができ、キャパシタの絶縁不良を回避して、長期的な信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における工程断面図の一部。
【図２】本発明の第１実施形態における工程断面図の一部。
【図３】本発明の第１実施形態における工程断面図の一部。
【図４】本発明の第１実施形態における工程断面図の一部。
【図５】本発明の第１実施形態における工程断面図の一部。
【図６】本発明の第１実施形態における工程断面図の一部。
【図７】本発明の第１実施形態における工程断面図の一部。
【図８】本発明の第１実施形態における半導体装置を示す図
【図９】本発明の第２実施形態における工程断面図の一部。
【図１０】本発明の第２実施形態における工程断面図の一部。
【図１１】本発明の第２実施形態における工程断面図の一部。
【図１２】本発明の第２実施形態における工程断面図の一部。
【図１３】本発明の第２実施形態における工程断面図の一部。
【図１４】本発明の第２実施形態における半導体装置を示す図。
【図１５】本発明の第３実施形態における工程断面図の一部。
【図１６】本発明の第３実施形態における工程断面図の一部。
【図１７】本発明の第３実施形態における半導体装置を示す図。
【図１８】従来の半導体装置の工程断面図の一部。
【図１９】従来の半導体装置の工程断面図の一部。
【図２０】従来の半導体装置の工程断面図の一部。
【図２１】従来の半導体装置の工程断面図の一部。
【図２２】従来の半導体装置を示す図。
【図２３】本発明の第４実施形態における工程断面図の一部。
【図２４】本発明の第４実施形態における工程断面図の一部。
【図２５】本発明の第４実施形態における工程断面図の一部。
【図２６】本発明の第４実施形態における工程断面図の一部。
【図２７】本発明の第４実施形態における工程断面図の一部。
【図２８】本発明の第４実施形態における半導体装置を示す図。
【図２９】本発明の第５実施形態における工程断面図の一部。
【図３０】本発明の第５実施形態における工程断面図の一部。
【図３１】本発明の第５実施形態における工程断面図の一部。
【図３２】本発明の第５実施形態における工程断面図の一部。
【図３３】本発明の第５実施形態における工程断面図の一部。
【図３４】本発明の第５実施形態における半導体装置を示す図。
【符号の説明】
ＵＥ  キャパシタ上部電極
ＬＥ  キャパシタ下部電極
Ｇ  ゲート電極
Ｓ  ソース拡散層
Ｄ  ドレイン拡散層
２２  シリサイド膜
３２  シリサイド膜
３５  キャパシタ誘電体膜
３８  ＴｉＳｉ2膜
４４  電極配線
６４  電極配線
７８  電極配線
【図１】
0003695924.tif 000002
【図２】
0003695924.tif 000003
【図３】
0003695924.tif 000004
【図４】
0003695924.tif 000005
【図５】
0003695924.tif 000006
【図６】
0003695924.tif 000007
【図７】
0003695924.tif 000008
【図８】
0003695924.tif 000009
【図９】
0003695924.tif 000010
【図１０】
0003695924.tif 000011
【図１１】
0003695924.tif 000012
【図１２】
0003695924.tif 000013
【図１３】
0003695924.tif 000014
【図１４】
0003695924.tif 000015
【図１５】
0003695924.tif 000016
【図１６】
0003695924.tif 000017
【図１７】
0003695924.tif 000018
【図１８】
0003695924.tif 000019
【図１９】
0003695924.tif 000020
【図２０】
0003695924.tif 000021
【図２１】
0003695924.tif 000022
【図２２】
0003695924.tif 000023
【図２３】
0003695924.tif 000024
【図２４】
0003695924.tif 000025
【図２５】
0003695924.tif 000026
【図２６】
0003695924.tif 000027
【図２７】
0003695924.tif 000028
【図２８】
0003695924.tif 000029
【図２９】
0003695924.tif 000030
【図３０】
0003695924.tif 000031
【図３１】
0003695924.tif 000032
【図３２】
0003695924.tif 000033
【図３３】
0003695924.tif 000034
【図３４】
0003695924.tif 000035