(57)【特許請求の範囲】
【請求項１】
半導体チップの中央部に配置され、パッド群が設けられ、これらのパッド群を介してコマンドやデータの入出力、及び外部電源の供給が行われるインタフェース回路と、
それぞれ複数の単位メモリセルアレイで構成された複数の単位メモリセルアレイ列を有し、前記単位メモリセルアレイが、バンク・アドレスにより選択される多バンク構成の第１、第２のメモリセルアレイとを有し、
前記第１、第２のメモリセルアレイは、前記インタフェース回路の長手方向に沿ってこのインタフェース回路の両側に配置され、
前記第１のメモリセルアレイは少なくとも第１、第２の単位メモリセルアレイ列からなり、かつ前記第２のメモリセルアレイは少なくとも第３、第４の単位メモリセルアレイ列からなり、
前記第１と第４の単位メモリセルアレイ列は前記インタフェース回路の中心に対して互いに点対称の位置に配置され、かつ前記第２と第３の単位メモリセルアレイ列は前記インタフェース回路の中心に対して互いに点対称の位置に配置され、
バンク・アドレスにより前記第１と第４の単位メモリセルアレイ列のそれぞれ１つの単位メモリセルアレイが同時に活性化され、かつ前記バンク・アドレスとは異なる別のバンク・アドレスにより前記第２と第３の単位メモリセルアレイ列のそれぞれ１つの単位メモリセルアレイが同時に活性化されることを特徴とする半導体記憶装置。
【請求項２】
前記半導体記憶装置は、前記インタフェース回路の長手方向に沿って配置された複数の電源線と、前記インタフェース回路の長手方向を直角に横切るように配置された複数の電源線からなるメッシュ状の電源線を前記インタフェース回路と前記第１、第２のメモリセルアレイとの間にさらに備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、前記インタフェース回路と前記第１、第２のメモリセルアレイとの間にそれぞれ複数の内部電源回路と内部電源線とを備え、前記複数の内部電源線はそれぞれ前記インタフェース回路の長手方向に沿って配置された第１の電源線と、前記インタフェース回路の長手方向を直角に横切るように配置された第２の電源線からなり、前記第１及び第２の電源線の交叉部は互いに接続されてメッシュ状の内部電源線を形成することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に多バンク構成を有する半導体記憶装置におけるバンク・アドレスの割付けに関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置には、多バンク構成のＤＲＡＭ (Dynamic Random Access Memory) であって、高速データ転送可能なインタフェース回路を備えるものがある。７２メガビットの多バンク構成ＤＲＡＭを例として、従来の技術とその問題点について説明する。
【０００３】
図８に示す７２メガビットの多バンク構成ＤＲＡＭは、縦横２辺を有するシリコンチップの端に、パッド群を含む高速データ転送可能なインタフェース回路１が横の辺に平行に配置されている。インタフェース回路１では、これらのパッド群を介してコマンドの入力やデータの入出力、及び外部電源の供給が行われ、また、インタフェース回路１にはメモリーセルアレイへのアクセス制御を行う回路が含まれる。
【０００４】
チップの主要部には行及び列方向にマトリックス状に広がる１６バンク構成のメモリセルアレイ２が形成され、その片側の行方向に沿って前記インタフェース回路１が配置される。
【０００５】
図８に示すように、メモリセルアレイ２は、９／８メガビットのメモリセル群からなる単位メモリセルアレイ３が１６行、４列のマトリックス状に配置された構造を備え、隣り合う単位メモリセルアレイ３からなる列の間にロウ・デコーダ４が配置される。
【０００６】
複数の単位メモリセルアレイ３で構成される各列は、３６対のデータ線５を備える。３６対のデータ線５は、３６対のＤＱバッファ６に接続される。従って、インタフェース回路１とメモリセルアレイ２の行方向に沿って配列されたＤＱバッファ６との間は、計１４４対のデータ線５ａ（３６対ごとに双方向の太い矢印で示す）で接続される。ここで、データ線５ａは、ライト線とリード線又はライト、リード共通線を含む。
【０００７】
また、ＤＱバッファとは、リード動作時はデータ線５のデータを増幅し、データ線５ａへ伝える働きを行い、ライト動作時はデータ線５ａのデータの論理状態に従いデータ線５を駆動する働きを行う回路である。
【０００８】
１個のバンクは、１行の単位メモリセルアレイ３で構成され、バンク・アドレスは、インタフェース回路１に近い方から順にＢ０からＢ１５のように与えられる。例えば、バンクアドレスＢ０が選択されれば、図８にハッチで示した４個の単位メモリセルアレイとＤＱバッファとが同時に活性化され、動作可能の状態になる。従って、計１６サイクルで、メモリセルアレイ２を構成する全てのバンクをアクセスすることができる。
【０００９】
このような多バンク構成のＤＲＡＭでは、高速データ転送レートを実現するため動作サイクルを高くし、また、上記のように選択されたバンクに割り付けられたメモリーセルと１サイクルごとに大量のデータのやり取りを行う。このため消費電流は極めて大となる。なお図８において、データ線５及びＤＱバッファ６を介して、各列の単位メモリセルアレイとインタフェース回路１との間でやり取りされるデータの流れが、双方向の矢印（データ線５ａ）で示されている。
【００１０】
すなわち、メモリセルアレイ１及びその付属回路で消費する電流値は、最小サイクルで連続的に多バンクを活性化する場合のビット線リストア（リフレッシュ動作）電流が約２００ｍＡ、最小サイクルで連続的に書き込み動作を行う場合の消費電流が約２５０ｍＡと、非常に大きな値を示すようになる。一方、インタフェース回路１及びその周辺部には、各種の付属回路や電源回路及びパッド群が密に配置され、その間を十分な配線幅を有する低抵抗な電源配線を通すことは極めて困難である。
【００１１】
例えば、これらのパッド群に含まれる電源パッドを介して、パッケージの外部端子に接続された外部電源から電源電圧を供給する際、選択・活性化されたバンクと電源パッドとの距離によらず正常な動作を保証しようとすれば、主に、メモリセルアレイ２とＤＱバッファ６、及び図示されていないがそれらのコントロール回路で消費される大電流ｉに対して、配線抵抗Ｒの低い電源線でパッド群と多数のＤＱバッファを接続し、ｉＲドロップによる電源電圧の低下とこれに伴うメモリセルの誤動作を回避しなければならない。
【００１２】
このため、狭くて長いインタフェース回路１を通じて電源線の配線幅を大きくしなければならないが、このように電源線の配線幅を大きくすれば、必然的にチップサイズが増大するという問題があった。
【００１３】
また、通常多バンク構成ＤＲＡＭを動作するためには数種の内部電源電圧が必要であり、外部電源電圧からこのような数種の内部電源電圧を発生させる内部電源発生回路を前記インタフェース回路１の周辺部、（又は内部）に組み込むスペースを確保しなければならない。
【００１４】
しかし、チップで消費される大電流ｉを供給する内部電源発生回路は、消費電流ｉの大きさにほぼ比例して専有面積が大となり、チップサイズの増加につながるという問題があった。すなわち、これらの仕様・動作を実現するため、次のような問題が発生していた。
（１）メモリセルアレイ領域及び付属回路の消費電流が極めて大きいため、電源の配線抵抗を下げる必要があり、このため電源線の線幅を太くしなければならずチップサイズ増加につながる。
（２）ビット線リストア電位を発生する内部電源回路、メモリーセルの読み出し、リストア用ワード線昇圧電位発生回路等の内部電位発生回路も、それぞれ負荷電流の増加に応じて制御用トランジスタ等のサイズが大となり、また、配線抵抗を低くするための配線幅の増加や付加回路の追加が必要となり、チップサイズが増加する。
【００１５】
【発明が解決しようとする課題】
上記したように従来の多バンク構成ＤＲＡＭは、選択バンクがインタフェース回路の上側（又は下側）のみに偏って配置されるため、選択バンクの動作電流が極めて大となり、電源配線の配線幅の増加や内部電源回路の追加のためチップサイズの増加を招くという問題があった。なお将来多バンク構成ＤＲＡＭの集積度が向上し、バンク数が増加する程この問題は重大になるという問題があった。
【００１６】
本発明は上記の問題点を解決すべくなされたもので、電源配線の配線幅の増加や内部電源回路の追加によるチップサイズの増加を生じることなく、高速データ転送可能な多バンク構成ＤＲＡＭを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体記憶装置は、高速データ転送可能な多バンク構成ＤＲＡＭの形成において、各バンクを構成する複数の単位メモリセルアレイのバンク・アドレスによる割付けが、インタフェース回路を挟んでその両側に配置される単位メモリセルアレイに分割して行われることに特徴がある。
【００１８】
なお、このときバンクを構成する単位メモリセルアレイの分割は、インタフェース回路の中心に対して互いに対角要素の位置（点対称の位置）にあるものを選択して、同一バンク・アドレスに割り付けることを特徴とする。
【００１９】
具体的には本発明の半導体記憶装置は、半導体チップの中央部に配置されたインタフェース回路と、複数の単位メモリセルアレイからなるバンクが複数配置されてなる多バンク構成の第１、第２のメモリセルアレイとを有し、第１、第２のメモリセルアレイは、インタフェース回路の長手方向に沿ってこのインタフェース回路の両側に配置され、同一バンク・アドレスにより活性化される複数の単位メモリセルアレイが、第１、第２のメモリセルアレイに分割して配置されることを特徴とする。
【００２０】
また、本発明の半導体記憶装置において、第１、第２のメモリセルアレイは、インタフェース回路の長手方向に沿ってこのインタフェース回路の両側に配置され、同一バンク・アドレスにより活性化される複数の単位メモリセルアレイが、第１のメモリセルアレイに含まれる少なくとも１つの単位メモリセルアレイと、第２のメモリセルアレイに含まれる少なくとも１つの単位メモリセルアレイとに分割して配置されることを特徴とする。
【００２１】
また、本発明の半導体記憶装置は、半導体チップの中央部に配置されたインタフェース回路と、一列に配置された複数の単位メモリセルアレイからなるバンクがその列方向を前記インタフェース回路の長手方向と直交させるようにして複数配置された多バンク構成の第１、第２のメモリセルアレイとを有し、第１、第２のメモリセルアレイは、インタフェース回路の長手方向に沿ってインタフェース回路の両側に配置され、
同一バンク・アドレスにより活性化される複数の単位メモリセルアレイは、前記第１のメモリセルアレイに含まれる少なくとも１つの単位メモリセルアレイと、前記第２のメモリセルアレイに含まれる少なくとも１つの単位メモリセルアレイとに分割して配置されることを特徴とする。
【００２２】
好ましくは、同一バンク・アドレスにより活性化される複数の単位メモリセルアレイは、インターフェース回路の中心に対して互いに点対称の位置に配置されることを特徴とする。また、同一バンク・アドレスにより活性化される複数の単位メモリセルアレイは、第１、第２のメモリセルアレイにおいて、少なくとも２個の互いに隣接する単位メモリセルアレイに配置されることを特徴とする。また、同一バンク・アドレスにより活性化される複数の単位メモリセルアレイは、第１、第２のメモリセルアレイにおいて、少なくとも２個の１つおきに隣り合う単位メモリセルアレイに配置されることを特徴とする。
【００２３】
また、本発明の半導体記憶装置は、半導体チップの中央部に配置されたインタフェース回路と、一列に配置された複数の単位メモリセルアレイからなるバンクがその列方向をインタフェース回路の長手方向と直交させるようにして複数配置された多バンク構成の第１、第２のメモリセルアレイとを有し、第１、第２のメモリセルアレイは、インタフェース回路の長手方向に沿ってこのインタフェース回路の両側に配置され、第１、第２のメモリセルアレイは、長手方向が前記インタフェース回路の長手方向と直交するように配置されたロウデコーダを介して互いに対向する１対のバンクからなる構成部分をそれぞれ備え、同一バンク・アドレスにより活性化される複数の単位メモリセルアレイが、第１のメモリセルアレイにおける１対のバンクからなる構成部分に含まれる少なくとも１つの単位メモリセルアレイと、第２のメモリセルアレイにおける１対のバンクからなる構成部分に含まれる少なくとも１つの単位メモリセルアレイとに分割して配置されることを特徴とする。好ましくはインタフェース回路の長手方向に沿ってこのインタフェース回路の両側に配置された第１、第２のメモリセルアレイにおける１対のバンクからなる構成部分は、インターフェース回路の長手方向に沿って同一のパターンが繰り返されるように配置されることを特徴とする。また、好ましくはインタフェース回路の長手方向に沿って配置された複数の電源線と、インタフェース回路の長手方向を直角に横切るように配置された複数の電源線からなるメッシュ状の電源線をインタフェース回路と第１、第２のメモリセルアレイとの間にさらに備えることを特徴とする。また、インターフェース回路と第１、第２のメモリセルアレイとの間にそれぞれ複数の内部電源回路と内部電源線とを備え、複数の電源線はそれぞれ前記インタフェース回路の長手方向に沿って配置された電源線とインタフェース回路の長手方向を直角に横切るように配置された電源線からなり、インタフェース回路の長手方向に沿って配置された電源線とインタフェース回路の長手方向を直角に横切るように配置された電源線の交叉部は互いに接続されてメッシュ形状の内部電源線を形成することを特徴とする。
【００２４】
このようにすれば、インタフェース回路に含まれる電源パッドを介して、パッケージの外部端子に接続された外部電源から電源電圧を供給する際、同一のバンクアドレスで選択されたバンクの数が実効的に半数になるので、電源パッドから活性化されるバンクへの供給電流ｉもほぼ１／２となり、電源線の配線抵抗ＲによるｉＲドロップを低減することができる。
【００２５】
また、チップの消費電力の１／２に合わせて内部電源回路のレイアウト設計をすることにより、インタフェース回路の周辺部（または内部）における内部電源回路の数と専有面積を縮小し、内部電源配線の配線幅を縮小することができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２７】
図１を用いて、本発明の１４４メガビット次世代多バンク構成ＤＲＡＭの主要部の回路構成と、その動作について説明する。１４４メガビット次世代多バンク構成ＤＲＡＭの仕様は２×１６バンク構成とし、従来の７２メガビットの多バンク構成ＤＲＡＭに比べて記憶容量とバンク構成が２倍に拡張される。
【００２８】
図１に示す本発明の１４４メガビット次世代多バンク構成ＤＲＡＭは、縦横２辺を有するシリコンチップの中央部に、パッド群を含む高速データ転送可能なインタフェース回路１が横の辺に平行に配置されている。また、パッド群を含むインタフェース回路１に沿って両側に、メモリセルアレイ２が配置される。
【００２９】
メモリセルアレイ２はマトリックス状の９／８メガビットの単位メモリセルアレイ３に分割され、１個のバンク・アドレスに４個の単位メモリセルアレイ３が割り付けられる。このように、図１に示す回路のブロック構成は、メモリセルアレイ２がインタフェース回路１の上下に対称的に配置されることを除き、先に説明した図８の７２メガビット多バンク構成ＤＲＡＭと略同様であるため、対応する部分に同一の参照番号を付してブロック構成の説明を省略する。
【００３０】
図１に示す１４４メガビット次世代多バンク構成ＤＲＡＭは、バンク・アドレスの与え方と、各バンク・アドレスによる単位メモリセルアレイの選択のされ方が図８に示す従来の７２メガビット多バンク構成ＤＲＡＭと異なる。
【００３１】
図１に示すように、本発明の１４４メガビット次世代多バンク構成ＤＲＡＭは、Ｂ０からＢ１５までのバンクアドレスが、インタフェース回路１の上部の単位メモリセルアレイ３からなるマトリックスの左端の列と、下部の単位メモリセルアレイ３からなるマトリックスの右端の列とに付されている。
【００３２】
また、Ｂ１６からＢ３１までのバンクアドレスが、インタフェース回路１の上部の単位メモリセルアレイ３からなるマトリックスの右端の列と、下部の単位メモリセルアレイ３からなるマトリックスの左端の列とに付されている。
【００３３】
すなわち、本発明の１４４メガビット次世代多バンク構成ＤＲＡＭでは、同一のバンクアドレスにより選択・活性化される４個の単位メモリセルアレイ３及びＤＱバッファ６が、インタフェース回路１の長手方向の中心線に対して対称の位置にある、上下の単位メモリセルアレイ３からなるマトリックスに分割して割り付けられる。なお図１において、データ線５とＤＱバッファ６を介して、各列の単位メモリセルアレイとインタフェース回路１との間でやり取りされるデータの流れが、双方向の矢印（データ線５ａ）で示されている。
【００３４】
さらに具体的にのべれば、例えば第１サイクルの動作で、バンクアドレスＢ０が選択されれば、図１にハッチで示す４個の単位メモリセルアレイ３ａが選択・活性化される。以下第２乃至第４サイクルの動作で、同様にハッチで示した単位メモリセルアレイ３ｂ、３ｃ、３ｄが引き続き選択・活性化される。
【００３５】
このように、各バンク・アドレスで選択される上下各２個の単位メモリセルアレイ３は、上下のメモリセルアレイ２全体を、インタフェース回路１を中心とする複数の単位メモリセルアレイからなるマトリックス状の配列とみなして、同一のバンクを構成する複数の単位メモリセルアレイの割付けが、インタフェース回路１の中心に対して互いに対角要素の関係にある単位メモリセルアレイに分割して行われることに特徴がある。
【００３６】
ここでは、バンク０からバンク１５までのバンク・アドレスを例として説明したが、バンク１６からバンク３１までのバンクアドレスについても同様であるから説明を省略する。
【００３７】
第１の実施の形態においても、図８と同様に１サイクルで４個の単位メモリセルが活性化されるので、計３２サイクルでインタフェース回路２の上下のメモリセルアレイ２の全てのセルへのアクセスを終了することができる。
【００３８】
しかし、第１の実施の形態では、図１にハッチで示す選択・活性化された４個のバンクとＤＱバッファが、インタフェース回路２を挟んで上側、又は下側に分割配置されるため、メモリーセルのリストア電流を中心とするロウ系の電源電流と、メモリデータの読み出し、書き込みするためのＤＱバッファでの消費電流を中心とするカラム系の電源電流とをインタフェース回路１を挟んで上下に分散することが可能になる。
【００３９】
従って、インタフェース回路に含まれる電源パッドから活性化されるバンクに供給する外部電源電流ｉもほぼ１／２となり、電源線の配線抵抗ＲによるｉＲドロップを低減することができる。また、チップの消費電力の１／２に合わせて内部電源回路のレイアウト設計をすることにより、インタフェース回路の周辺部（又は内部）における内部電源回路の数と専有面積を縮小し、内部電源配線の配線幅を縮小することができる。
【００４０】
１４４メガビット次世代多バンク構成ＤＲＡＭの動作に際し、図８に示すように従来の７２メガビット多バンク構成ＤＲＡＭに習って、同一のバンクアドレスにより選択・活性化される４個のバンクが、インタフェース回路１の上側（又は下側）のみに偏って配置されるようにすれば、選択バンクの動作電流が極めて大となるためインタフェース回路１の所要面積がほぼ２倍となり、チップサイズの増加を生じることはいうまでもない。
【００４１】
次に図２を用いて、本発明の第２の実施の形態を１４４メガビット次世代多バンク構成ＤＲＡＭを例に動作を説明する。
【００４２】
図２に示す１４４メガビット次世代多バンク構成ＤＲＡＭのブロック構成は、先に説明した第１の実施の形態と同様であるため、対応する部分に同一の参照番号を付して説明を省略する。
【００４３】
図２に示す１４４メガビット次世代多バンク構成ＤＲＡＭは、バンク・アドレスの与え方と、各バンク・アドレスによる単位メモリセルアレイの選択のされ方が図１に示す第１の実施の形態と異なる。
【００４４】
第２の実施の形態では、図２にハッチで示すように、同一のバンクアドレスにより選択・活性化される４個の単位メモリセルアレイ３及びＤＱバッファ６が、インタフェース回路１の長手方向の中心線に対して対称の位置にある上下の単位メモリセルアレイ３のマトリックスの列に対して、交互に分割して割り付けられることに特徴がある。
【００４５】
なお図１において、データ線５とＤＱバッファ６を介して、各列の単位メモリセルアレイとインタフェース回路１との間のデータの流れが、双方向の矢印（データ線５ａ）で示されている。
【００４６】
図２において、図１と同様にＢ０からＢ１５までのバンクアドレスが、インタフェース回路１の上部の単位メモリセルアレイ３の左端の列と、下部の単位メモリセルアレイ３の右端の列とに付され、また、Ｂ１６からＢ３１までのバンクアドレスが、インタフェース回路１の上部の単位メモリセルアレイ３の右端の列と、下部の単位メモリセルアレイ３の左端の列とに付されている。
【００４７】
しかし、第２の実施の形態では、同一バンクアドレスで選択・活性化される単位メモリセルアレイ３が、上下のマトリックスの列に対して、交互に分割して割り付けられるので、マトリックス内部のバンクアドレス（図示せず）も各列に対してＢ０〜Ｂ１５とＢ１６〜Ｂ３１が交互に付与される。
【００４８】
例えば第１サイクルの動作で、バンクアドレスＢ０が選択されれば、図２にハッチで示す４個の単位メモリセルアレイ３ａが活性化される。以下第２乃至第４サイクルの動作で、同様にハッチで示した単位メモリセルアレイ３ｂ、３ｃ、３ｄが引き続き活性化される。
【００４９】
すなわち、第２の実施の形態の１４４メガビット次世代多バンク構成ＤＲＡＭでは、マトリックス状に配列した単位メモリセルアレイ３の第１の列と第２の列とが、それぞれロウ・デコーダ４を介して互いに対向する構成部分を単位として、この構成部分を横方向に折り返すようにパターン形成することにより拡張可能なパターン構造を備えている。
【００５０】
また、インタフェース回路１の上下に、互いに対称となるように配置された、前記第１、第２の単位メモリセルアレイ３の列からなる構成部分全体を、複数の単位メモリセルアレイ３からなるマトリックス状の配列とみなす場合に、同一バンクを構成する単位メモリセルアレイ３の割付けが、上側の構成部分をなす単位メモリセルアレイ３の第１の列と、下側の構成部分をなす単位メモリセルアレイ３の第２の列とにおける互いに対角要素の関係にある単位メモリセルアレイ３に分割してなされることに特徴がある。
【００５１】
ここでは、バンクアドレスＢ０〜Ｂ１５で、同一バンクを構成する単位メモリセルアレイ３が選択・活性化される場合について説明したが、バンクアドレスＢ１６〜Ｂ３１の動作も同様に行われるため説明を省略する。
【００５２】
なお、第２の実施の形態においても、第１の実施の形態と同様に１サイクルで４個の単位メモリセルが活性化されるので、計３２サイクルでインタフェース回路２の上下のメモリセルアレイ２の全てのセルへのアクセスを終了することができる。
【００５３】
このようにすれば、第１の実施の形態と同様に、インタフェース回路に含まれる電源パッドからバンクに供給する電流ｉがほぼ１／２となり、電源線の配線抵抗ＲによるｉＲドロップを低減することができる。また、チップの消費電力の１／２に合わせて内部電源回路のレイアウト設計をすることにより、インタフェース回路周辺部（又は内部）における内部電源回路の数と専有面積を縮小し、内部電源配線の配線幅を縮小することができる。
【００５４】
次に図３を用いて、本発明の第３の実施の形態について説明する。第３の実施の形態では、第１の実施の形態でのべた同一のバンクを構成する複数の単位メモリセルアレイの割付けが、インタフェース回路の中心に対して互いに対角要素の関係にある単位メモリセルアレイに分割して行われることによる、インタフェース回路に含まれる外部電源線の配線抵抗ＲによるｉＲドロップの低減効果を具体的に説明する。
【００５５】
先に説明したように、同一バンクアドレスにより選択・活性化される複数の単位メモリセルアレイとＤＱバッファの割り付けが、インタフェース回路の上下に分割されれば、インタフェース回路１に含まれる電源パッド群を介して外部から供給される外部電源電流ｉを実効的に１／２にすると同時に、インタフェース回路１の周辺部（又は内部）でさらに外部電源電流ｉを分散することが可能になる。
【００５６】
すなわち図３において、電源線８は配線抵抗Ｒを可能な限り低減するために、上側のメモリセルアレイ２とインタフェース回路１との間でメッシュ状に配置される。なお、メッシュの各交点は全て接続される。インタフェース回路１に導入された縦方向の各電源線は、最寄りの電源パッド群７の１つを介して外部電源（図示せず）に接続される。なお、メッシュ状の電源配線８は、下側のメモリセルアレイ２とインタフェース回路１の間（図示せず）にも配置される。
【００５７】
図３に矢示したように、例えば、バンクアドレスＢ０で選択・活性化される単位メモリセルアレイ３ａとＤＱバッファ６が、インタフェース回路１の上下に分割配置されていれば、上側の選択・活性化されたメモリセルアレイ３ａとＤＱバッファ６に供給される外部電源電流ｉは、最寄りの電源パッド群７の他、非選択の単位メモリセルアレイとＤＱバッファに対応する電源パッド群７を利用して分散させることができる。
【００５８】
このようにすれば、外部電源電流ｉが実効的に１／２になるばかりでなく、さらに上記外部電源電流ｉの分散効果により、電源線８におけるｉＲドロップを低減する効果がある。なお、図３に矢示した電流の方向は、外部電源の接地側に流れ込む方向が示されている。
【００５９】
一方、図４に矢示したように、１４４メガビット次世代多バンク構成ＤＲＡＭの動作に際し、従来の７２メガビット多バンク構成ＤＲＡＭに習って、同一のバンクアドレスにより選択・活性化される４個のバンクが、インタフェース回路１の上側（又は下側）のみに偏って配置されるようにすれば、図３と同様に配置された電源線８に対して、インタフェース回路１の長手方向に分散される電流成分が小さくなるので電流が縦方向に集中し、ｉＲドロップが大きくなることがわかる。
【００６０】
次に図５を用いて本発明の第４の実施の形態について説明する。第４の実施の形態では、本発明の１４４メガビット次世代多バンク構成ＤＲＡＭで使用する内部電源発生回路の回路構成について説明する。
【００６１】
図５に示すように、インタフェース回路１に含まれる電源パッド群を介して、内部電源配線領域の一部に形成される基準電圧発生回路９と、内部電源発生回路（内部電源変換回路）１０とが外部電源に接続され、内部電源を構成する。内部電源は、セルアレイ等の内部電源を使用する箇所１１に接続され、動作電圧と電流を供給する。
【００６２】
本発明の１４４メガビット次世代多バンク構成ＤＲＡＭでは、多電源方式となるので、シリコンチップの内部に可能な限り低消費電力で専有面積の小さい数種の内部電源を形成することが必要になる。
【００６３】
次に図６を用いて本発明の第５の実施の形態について説明する。第５の実施の形態では、第１の実施の形態でのべた同一バンクを構成する複数の単位メモリセルアレイの割付けが、インタフェース回路の中心に対して互いに対角要素の関係にある単位メモリセルアレイに分割して行われることによる、インタフェース回路周辺における内部電源の専有面積低減効果について具体的に説明する。
【００６４】
先に説明したように、同一バンクアドレスにより選択・活性化される複数の単位メモリセルアレイとＤＱバッファの割り付けが、インタフェース回路の上下に分割されれば、インタフェース回路１の周辺領域における内部電源電流ｉを実効的に１／２にすることができる。
【００６５】
すなわち図６において、内部電源線８ａは配線抵抗Ｒを可能な限り低減するために、上側のメモリセルアレイ２とインタフェース回路１との間でメッシュ状に配線され、メッシュの各交点は全て接続されている。インタフェース回路１の上部の選択・活性化された２個の単位メモリセルアレイ３ａとＤＱバッファ６に対して、図６に矢示したように最寄りの内部電源１２ａから内部電流ｉが供給される。
【００６６】
しかし、例えばバンクアドレスＢ１６により、図６でハッチで示した上側の２個の選択単位メモリセルアレイと行方向につながる非選択の２個の単位メモリセルアレイが活性化される場合には、最寄りの内部電源として、１２ａの他に１２ｂを用意しなければならない。
【００６７】
なお、このような２個の内部電源１２ａと１２ｂ、及びこれらを接続するメッシュ状の内部電源線８ａがインタフェース回路１と下側のメモリセルアレイ２との間にも形成される。
【００６８】
従って、図６に示すようにインタフェース回路１の上部の選択・活性化された２個の単位メモリセルアレイ３ａとＤＱバッファに対して、２箇所に分散配置された内部電源１２ａ、１２ｂから、選択・活性化された２個の単位メモリセルアレイ３ａに内部電源電流ｉを供給することができる。
【００６９】
このようにすれば、内部電源電流ｉが実効的に１／２になり、内部電源の専有面積が小さくなるばかりでなく、さらに内部電源電流ｉの分散効果により、内部電源配線８ａにおけるｉＲドロップを低減する効果がある。なお図６に矢示した電流の方向は、内部電源の正の電極から電流が流れ出す方向が示されている。
【００７０】
図７に示すように、１４４メガビット次世代多バンク構成ＤＲＡＭの動作に際し、従来の７２メガビット多バンク構成ＤＲＡＭに習って、同一のバンクアドレスにより選択・活性化される４個のバンクが、インタフェース回路１の上側（又は下側）のみに偏って配置されれば、内部電源１２ａ、１２ｂとして少なくとも２倍の電流容量が必要となり、また電流密度の増加によるｉＲドロップも増加するので配線幅を増加しなければならず、チップ面積の増加を生じる。
【００７１】
なお本発明は上記の実施の形態に限定されることはない。第１の実施の形態ではバンク・アドレスで選択される上下各２個の単位メモリセルアレイ３がインタフェース回路１に対して互いに対称の位置にあるものが選択される場合を説明したが、必ずしもこれに限定されるものではない。バンクアドレスで選択される単位メモリセルアレイがインタフェース回路の上下に分散配置されれば同様の効果を得ることができる。このとき、インタフェース回路の上下に分散配置される単位メモリセルアレイの数は、必ずしも同数である必要はない。
【００７２】
また、第１の実施の形態では１４４メガビットの次世代多バンク構成ＤＲＡＭを対象として説明したが、必ずしも１４４メガビットの集積度に限定されるものではない、例えば第２の実施の形態で説明したようにメモリセルアレイを拡張可能な構造として集積度をさらに増加する場合にも、メモリセルアレイがインタフェース回路の上下、又は左右に分割されていれば、任意の集積度に対して本発明のバンク・アドレスの割付けによるチップサイズの縮小効果を得ることができる。
【００７３】
また、以上の実施の形態においては、高速データ転送可能なインタフェース回路を備えた多バンク構成のＤＲＡＭを例として説明したが、必ずしもＤＲＡＭに限定されるものではない。同様の技術は、ＤＲＡＭに限らず他の回路形式の半導体記憶装置に対して広く用いることができる。その他、本発明の要旨を逸脱しない範囲で種々変形して実施することができる。
【００７４】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、高速データ転送可能な多バンク構成ＤＲＡＭにおいて、メモリセルのリストア電流を中心とするロウ系の電源電流と、メモリデータの読み出し、書き込みするためのＤＱバッファでの消費電流を中心とするカラム系の電源電流とをインタフェース回路１を挟んで上下に分散することができる。
【００７５】
従って、チップの消費電力の１／２に合わせて内部電源回路のレイアウト設計をすることにより内部電源の専有面積を小さくすることができ、また電源電流が分散して供給されるため、外部電源及び内部電源共に電源線の配線幅を小さくすることができるため、チップサイズを縮小することができる。
【００７６】
また、インタフェース回路を挟んでその両側に配置される単位メモリセルアレイに対して内部電源を分散配置し、相互の接続配線を電源電流の分散に役立てることにより内部電源の配線長を短縮し配線抵抗を低減することが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態の１４４メガビット次世代多バンク構成ＤＲＡＭの構造を示す図。
【図２】第２の実施の形態の１４４メガビット次世代多バンク構成ＤＲＡＭの構造を示す図。
【図３】第３の実施の形態の外部電源電流の分布を示す図。
【図４】従来の７２メガビット多バンク構成ＤＲＡＭに習ってバンクを構成する場合の外部電源電流の分布を示す図。
【図５】第４の実施の形態の内部電源の構成を示す図。
【図６】第５の実施の形態の内部電源電流の分布を示す図。
【図７】従来の７２メガビット多バンク構成ＤＲＡＭに習ってバンクを構成する場合の内部電源電流の分布を示す図。
【図８】従来の７２メガビット多バンク構成ＤＲＡＭの構造を示す図。
【符号の説明】
１…インタフェース回路
２…メモリセルアレイ
３…単位メモリセルアレイ
３ａ、３ｂ、３ｃ、３ｄ…活性化された単位メモリセルアレイ
４…ロウ・デコーダ
５、５ａ…データ線
６…ＤＱバッファ
７…電源パッド群
８…電源線
８ａ…内部電源線
９…基準電位発生回路
１０…内部電源発生回路
１１…内部電源の使用箇所
１２ａ、１２ｂ…内部電源発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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