(57)【特許請求の範囲】
【請求項１】
順次に進行されるビットラインプリチャージ、データ感知及びデータ出力区間からなるデータ読出しサイクルを持つ半導体メモリ装置において、
ローとカラムを規定する基板上に形成され、各々は相補的な論理状態を持つ２進データを貯蔵するようにプログラムさせることができる複数のメモリセルのアレイと、
前記カラムに従って伸張し、各々がメモリセル中の少なくとも一つと対応するｎ個のビットライン（ここで、ｎは２以上の定数）と、
前記ビットラインのプリチャージングを制御するための第１制御信号と、ビットラインの電圧レベルを制御するための第２制御信号と、前記ビットライン中の少なくとも一つを選択するための少なくとも二つのカラム選択信号を発生させる第１手段と、
ｎ個の出力端子を有し、ビットラインプリチャージ区間の間、第１制御信号に応答して活性化される電流源と、
第２制御信号の電圧レベルに従って、電流源により充電される各ビットラインが所定の電圧レベルを持つようにさせる第２手段と、
前記データ感知区間の間、各ビットラインの電圧レベルを感知し、感知された電圧レベルに対応するｎビットの２進データを出力する第３手段とを含み、
前記第１手段は前記ビットラインプリチャージ区間の間、第２手段に第１電圧レベルの第２制御信号を印加し、データ感知区間の間には第１電圧レベルと相違な第２電圧レベルの前記第２制御信号を印加することを特徴とする半導体メモリ装置。
【請求項２】
前記第２手段は前記ビットラインと前記電流源の出力端子の間に各々接続されるｎ個のトランジスタを具備し、前記各トランジスタは対応するビットラインと前記電流源の対応する出力端子の間に接続される電流通路と第２制御信号が印加される制御端子を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１電圧レベルと第２電圧レベル間の電位差は前記相補的な論理状態を各々持つ隣接した二つのビットライン中の一つと他の一つの間の容量性結合電圧と同一又はそれ以上であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
順次に進行されるビットラインプリチャージ、データ感知及びデータ出力区間からなるデータ読出しサイクルを持つ半導体メモリ装置において、
ローとカラムを規定する基板上に形成され、各々は相補的な論理状態を持つ２進データを貯蔵するようにプログラムされることができる複数のメモリセルのアレイと、前記カラムに従って伸張し、各々がメモリセル中の少なくとも一つと対応するｎ個のビットライン（ここで、ｎは２以上の定数）と、
前記ビットラインのプリチャージングを制御するための第１制御信号と、前記ビットラインの電圧レベルを制御するための第２制御信号と、前記ビットライン中の少なくとも一つを選択するための少なくとも二つのカラム選択信号を発生させる第１手段と、
ｎ個の出力端子を有し、ビットラインプリチャージ区間の間、前記第１制御信号に応答して活性化される電流源と、
前記第２制御信号の電圧レベルに従って、前記電流源により充電される前記各ビットラインが所定の電圧レベルを持つようにさせる第２手段と、
前記データ感知区間の間、前記各ビットラインの電圧レベルを感知し、感知された電圧レベルに対応するｎビットの２進データを出力する第３手段とを含み、前記第１手段は、所定の基準信号とビットラインプリチャージ区間を指定する所定の信号に応答して少なくとも一つの電圧信号を発生するための電圧発生手段及び、前記プリチャージ手段及び、前記プリチャージ区間指定信号に応答して前記電圧発生手段が第１レベルの前記第２制御信号を発生させ、前記データ感知区間の間には前記第１電圧レベルより低い第２電圧レベルの前記第２制御信号を発生するように制御する制御手段とを具備することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、より具体的にはマスクＲＯＭ装置、バースト（ｂｕｒｓｔ）マスクＲＯＭ装置などに対して向上した読出し速度を持たせる読出し制御回路に関するものである。
【０００２】
【従来の技術】
図３はバーストマスクＲＯＭ（以下、‘バーストＲＯＭ’という）装置のコア部分を示す。
【０００３】
図３を参照すると、バーストＲＯＭはローとカラムを規定する基板上に形成された複数のメモリセル（図示されない）のアレイ１２と、セルアレイ１２上にローに従って伸張する複数のビットラインを具備している。セルアレイ１２は八つのメモリブロック１２−１〜１２−８で構成される。セルアレイ１２の周辺には、放電回路１４、充電回路１６、レベル検出回路１８、感知回路２０、二つのカラム選択回路２２及び２４、そして、データ出力回路２６が配置される。
【０００４】
図面には図示されていないが、バーストＲＯＭはセルアレイ１２の周辺に配置されるカラムプリデコーダ回路と読出し制御回路を更に具備している。
【０００５】
カラムプリデコーダ回路はこの技術分野でよく知られていることなので、ここではそれに対した説明は省略するが、読出し制御回路は本発明の範囲に該当するので、それに対しては後で、添付された図面を参照して詳細に説明する。
【０００６】
再び、図３を参照して、放電回路１４は読出しサイクルの予め定められた区間、要するにスタンバイ区間の間、ビットラインを放電させるようにする。充電回路１６は読出しサイクル（あるいは、読出し動作）の初期に各ビットラインを予め定められたレベルの電圧、すなわち、プリチャージ電圧に充電させるためのものであり、各ビットライン上に電荷を供給する電流源で構成される。レベル検出回路１８はプリチャージ区間の間にビットライン電圧レベルを制御するためのものであり、ビットラインの電圧を検出し、検出された電圧が所定のレベルに至る時、充電回路１６によりビットラインがそれ以上充電されないようにする。感知回路２０はデータ読出しのための感知区間の間、ビットラインの電圧レベルを感知する。カラム選択回路２２はメモリブロック当り一つのビットラインを選択して各メモリブロックの８ビットデータ中の１ビットデータを選択的に出力させる。他の一つのカラム選択回路２４は各ブロックで選択されたビットライン上の８ビットデータを受け入れ、１ビットずつ順次出力する。結局、カラム選択回路２２及び２４はセルアレイからの並列データを直列データに変換する機能を有する。最後に、データ出力回路２６はカラム選択回路２４からのデータが安定化した後、外部に出力させる。
【０００７】
図面に図示されたバーストＲＯＭは合計で６４個のビットラインＢＬ１〜ＢＬ６４を具備しており、各メモリブロックには八つのビットライン、例えば一番目のブロック１２−１には八つのビットラインＢＬ１〜ＢＬ８が対応する。図面には図示されていないが、よく知られているように、セルアレイ１２上にはカラムに従って伸張する少なくとも一つのワードラインが存在し、各ワードラインと各ビットラインの交差点当り一つのメモリセルが対応する。従って、各ビットラインには少なくとも一つのメモリセルが対応される。
【０００８】
再び、図３を参照すると、上述したセルアレイ周辺回路１４〜２２の各々は各メモリブロックに対応する八つのブロックで構成される。例えば、メモリブロック１２−１の周辺には放電ブロック１４−１と、ビットライン充電ブロック１６−１、プリチャージレベル制御ブロック１８−１、感知ブロック２０−１及びカラム選択ブロック２２−１が配置される。放電ブロック１４−１及びプリチャージレベル制御ブロック１８−１は八つずつのＮＭＯＳトランジスタで各々構成され、残りのブロック１６−１，２０−１及び２２−１は図示されたように八つのＰＭＯＳトランジスタで各々構成される。各回路１４〜２２内のトランジスタは６４個のビットラインＢＬ１〜ＢＬ６４に各々対応される。より具体的には、各メモリブロック上の八つのビットラインには各対応するブロックの八つのトランジスタが各々対応される。
【０００９】
放電回路１４には放電制御信号Ｐdis が印加され、充電回路１６にはプリチャージ制御信号Ｐbpreが印加され、プリチャージレベル制御回路１８にはプリチャージレベル制御信号Ｖbis が印加される。各制御信号Ｐdis ，Ｐbpre及びＶbis は対応する回路内のトランジスタのゲートに印加される。
【００１０】
又、カラムプリデコーダからのカラム選択信号ＹＡ０〜ＹＡ７及びＹＢ０〜ＹＢ７及びＹＢ０〜ＹＢ７がカラム選択回路２２及び２４に供給される。図示されるように、カラム選択回路２４も各カラム選択ブロックと同じように、八つのＰＭＯＳトランジスタで構成され、ＰＭＯＳトランジスタは八つのメモリブロックに各々対応される。具体的には、カラム選択回路２４の一つのトランジスタは各カラム選択ブロック２２−１〜２２−８の八つのトランジスタに対応される。カラム選択回路２４のトランジスタの電流通路あるいはソースドレインチャンネルは対応するカラム選択ブロックとデータラインＤＬの間に接続される。カラム選択信号ＹＡ０〜ＹＡ７はカラム選択回路２２のＰＭＯＳトランジスタのゲートに各々印加され、カラム選択信号ＹＢ０〜ＹＢ７は他の一つのカラム選択回路２４のＰＭＯＳトランジスタのゲートに各々印加される。
【００１１】
データ出力回路２６は一つのＮＭＯＳトランジスタ２７とＮＡＮＤゲート２８で構成される。ＮＭＯＳトランジスタ２７の電流通路はデータラインＤＬと接地電圧の間に接続され、それのゲートには読出し制御回路（図示されない）からの制御信号Ｓirefが印加される。ＮＡＮＤゲート２８の一つの入力端子はデータラインＤＬに接続され、それの他の入力端子には読出し制御回路（図示されない）からの制御信号ＳＡfcが印加される。データ出力区間の間にこのＮＡＮＤゲート２８からは有効データＰＬｊ（ｊ＝１，２，３，…、７）が出力される。
【００１２】
図４及び図５は従来の読出し制御回路内のプリチャージ制御電圧発生回路及びプリチャージレベル制御電圧発生回路を各々示す。
【００１３】
図４を参照すると、プリチャージ制御電圧発生回路はＰＭＯＳトランジスタ３０，３４及び３６、インバータ３２，４２及び４８，ＮＡＮＤゲート４４、そして、ＮＭＯＳトランジスタ４０，５０及び５２で構成される。
【００１４】
ＰＭＯＳトランジスタ３０の電流通路は電源電圧に接続され、それのゲートには入力信号ＰＲＥが印加される。インバータ３２及び４２の入力端子には入力信号ＳＴＢ及びＰＲＥが各々印加される。ＰＭＯＳトランジスタ３４の電流通路はトランジスタ３０の電流通路とノード３８の間に接続され、それのゲートにはインバータ３２の出力信号が印加される。ＰＭＯＳトランジスタ３６の電流通路はトランジスタ３０の電流通路とノード３８の間にトランジスタ３４の電流通路と並列に接続され、それのゲートはノード３８と接続される。ＮＡＮＤゲート４４の二つの入力端子にはインバータ３２及び４２の出力信号が各々印加される。インバータ４８の入力端子にはＮＡＮＤゲート４４の出力信号が印加される。ノード３８と接地電圧の間にはＮＭＯＳトランジスタ４０及び５０の電流通路が直列に接続される。トランジスタ４０のゲートには入力信号Ｖref が印加され、トランジスタ５０のゲートにはインバータ４８の出力信号が印加される。ＮＭＯＳトランジスタ５２の電流通路はノード３８と接地電圧の間に接続され、それのゲートには入力信号ＰＲＥが印加される。
【００１５】
上記のような構成を持つプリチャージ制御電圧発生回路は入力信号ＰＲＥ、ＳＴＢ及びＶref に応答してプリチャージ制御信号Ｐbpreを発生する。プリチャージ制御信号Ｐbpreはノード３８を通じて充電回路１６に供給される。
【００１６】
図５を参照すると、プリチャージレベル制御電圧発生回路はインバータ５４と、差動増幅部５６と、ＰＭＯＳトランジスタ６４，分圧部６６及びＮＭＯＳトランジスタ６８で構成される。
【００１７】
インバータ５４の入力端子には入力信号ＳＴＢが印加される。差動増幅部５６の一つの入力端子５８には入力信号Ｖref が印加され、それの他の一つの入力端子６０は分圧部６６に接続される。
【００１８】
増幅部５６はよく知られているように、電流ミラーあるいは能動負荷として作用する二つのＰＭＯＳトランジスタ７２及び７４、二つの入力電圧のレベルを比較する機能を有する二つのＮＭＯＳトランジスタ７６及び７８、正電流源として作用する他の二つのＮＭＯＳトランジスタ８０及び８２で構成される。トランジスタ７２，７６，８０及び８２の電流通路は電源電圧と接地電圧の間に直列に接続される。トランジスタ７４及び７８の電流通路は電源電圧とノード７９の間に直列に接続される。トランジスタ７２及び７４のゲートはノード８１に共通に接続される。トランジスタ７６及び８０のゲートには入力信号Ｖref が印加され、トランジスタ８２のゲートにはインバータ５４の出力信号が印加される。
【００１９】
又、トランジスタ６４の電流通路と分圧部６６及びトランジスタ６８の電流通路は電源電圧と接地電圧の間に順次に直列接続される。分圧部６６はトランジスタ６４及び６８の電流通路の間に直列に接続され、二つの抵抗８４及び８６で構成される。抵抗８４及び８６の接続ノードには増幅部５６の入力端子６０が接続される。トランジスタ６４のゲートは差動増幅部５６の出力端子６２と接続され、トランジスタ６８のゲートにはインバータ５４の出力信号が印加される。
【００２０】
上記のような構成を持つプリチャージレベル制御電圧発生回路は入力信号Ｖref 及びＳＴＢに応答してプリチャージレベル制御信号Ｖbiasを発生する。プリチャージレベル制御信号Ｖbiasはノード７０を通じてレベル検出回路１８に供給される。
【００２１】
図６は図４及び図５に図示された読出し制御回路を具備する従来のバーストＲＯＭ装置の読出しサイクルのタイミング図である。次に、図３ないし図６を参照して従来のバーストＲＯＭ装置のデータ読出し方式に対して詳細に説明する。
【００２２】
バーストＲＯＭのデータ読出しサイクルは、図６に図示されるように、スタンバイ区間Ｔ１、ビットラインをプリチャージングするビットラインプリチャージ区間Ｔ２，ビットライン上のデータを感知するデータ感知区間Ｔ３、そして、感知されたデータを順次に出力するデータ出力区間Ｔ４で構成される。
【００２３】
まず、スタンバイ区間Ｔ１で、放電制御信号Ｐdis が電源電圧Ｖｃｃになることに応答して、放電回路１４はビットラインＢＬ１〜ＢＬ６４を放電させる。これで、ビットライン上には接地電圧Ｖｓｓすなわち、０Ｖの電圧が印加される。又、この時、チップイネーブル信号ＳＴＢ及び基準信号Ｖref は電源電圧Ｖｃｃになり、プリチャージ区間を指定する信号ＰＲＥは接地電圧（Ｖｓｓあるいは０Ｖ）になる。従って、図４のプリチャージ制御電圧発生回路は電源電圧Ｖｃｃのプリチャージ制御信号Ｐbpreを発生し、図５のプリチャージレベル制御電圧発生回路はＶｃｃのプリチャージレベル制御信号Ｖbiasを発生する。これで、充電回路１６と感知回路２０の間の各ノードＮ１〜Ｎ６４も各ビットラインＢＬ１〜ＢＬ６４と同一な電圧レベルを持つようになる。
【００２４】
又、この時、Ｓiref及びＳＡfc信号が各々Ｖｃｃ及び０Ｖで維持される。従って、データラインＤＬの電圧は０Ｖになり、ＮＡＮＤゲート２８の出力信号ＰＬｊはハイレベル（すなわち、Ｖｃｃ）に維持される。しかし、ＮＡＮＤゲート２８の出力信号ＰＬｊはデータ出力区間Ｔ４だけで外部に出力される。
【００２５】
次に、ビットラインプリチャージ区間Ｔ２では、放電制御信号Ｐdis は０Ｖに遷移され、ＳＴＢ，ＰＲＥ，及びＶref 信号は各々０Ｖ，Ｖｃｃ及び所定の基準電圧ＶREF1（例えば１．２Ｖ）になる。従って、放電回路１４によるビットライン放電動作は中止され、プリチャージ制御電圧発生回路からは０Ｖのプリチャージ制御信号Ｐbpreが、そして、プリチャージレベル制御電圧発生回路からは所定の基準電圧ＶREF2（例えば２Ｖ）のプリチャージレベル制御信号Ｖbiasが各々発生される。その結果、充電回路１６内のＰＭＯＳトランジスタがターンオンされ、ビットラインＢＬ１〜ＢＬ６４上に充電電流が流れるようになる。
【００２６】
このプリチャージ区間Ｔ２の間、ＳＴＢ信号がＶｃｃから０Ｖに遷移されると、図５に図示されたトランジスタ６８及び８２がターンオンされる。これで、差動増幅部５６が活性化される。この時、約１．２Ｖの電圧Ｖref が増幅部５６の一つの入力端子５８に印加されると、増幅部５６の出力端子６２の電圧は、分圧部６６から増幅部５６の他の一つの入力端子６０に印加される入力電圧により‘ローレベル’あるいは‘ハイレベル’になる。増幅部５６の出力によりＰＭＯＳトランジスタ６４はターンオン／オフになる。結局、ＶREF2、すなわち、プリチャージレベル制御信号ＶbiasのレベルはＰＭＯＳトランジスタ６４のターンオン抵抗と分圧部６６内の二つの抵抗８４及び８６の比により決定される。勿論、ＶREF2は分圧部６６内の二つの抵抗８４及び８６の比を調節することにより変化させることができる。
【００２７】
充電回路１６からの充電電流により各ノードＮ１〜Ｎ６４の電位と各ビットラインＢＬ１〜ＢＬ６４の電位が上昇する。各ビットラインＢＬ１〜ＢＬ６４の電位がＶREF2−Ｖtn（ここで、ＶtnはＮＭＯＳトランジスタのスレッショルド電圧）に至るようになると、レベル制御回路１８内のＮＭＯＳトランジスタがターンオフされ、ビットラインの充電は中止される。しかし、各ノードＮ１〜Ｎ６４はＶｃｃまで充電される。又、この時、Ｓiref信号は所定の基準電圧ＶREF3に遷移される。
【００２８】
次に、データ感知区間Ｔ３で、ＳＴＢ，Ｖref 信号は前のＴ２区間と同一なレベルに各々維持される一方、ＰＲＥ信号は０Ｖになる。従って、プリチャージ制御電圧発生回路からは所定の基準電圧ＶREF4のプリチャージ制御信号Ｐbpreが発生される。この時、電圧ＶREF4は、充電回路１６から各ビットラインＢＬ１〜ＢＬ６４に流れる充電電流の量が、オンセル（ｏｎ−ｃｅｌｌ）を通じて流れる電流の量の半分程度になるような大きさを持つ。ここで、‘オンセル’ということは、よく知られているように、各ビットラインに対応する少なくとも一つのセル中、ワードラインにより選択されたセルが該当ビットラインと接地電圧の間に直流電流通路を形成するセル、すなわち、データ‘１’を貯蔵したセルを言う。このオンセルとは反対に、データ‘０’を貯蔵したセル、すなわち、ワードラインにより選択されたセルが該当ビットラインと接地電圧の間に直流電流通路を形成しないセルを‘オフセル（ｏｆｆ−ｃｅｌｌ）’という。
【００２９】
この区間Ｔ３の間に、図６に示すように、各ビットラインに対応するセルがオフセルであると、各ビットラインＢＬｉ（ここで、ｉ＝１〜６４）はプリチャージレベルすなわち、ＶREF2−Ｖtnを維持し、各ノードＮｉ（ここで、ｉ＝１〜６４）はＶｃｃを維持する。一方、各ビットラインに対応するセルがオンセルであると、各ビットラインと接地電圧の間に電流通路が形成されるので、各ビットライン及び各ノードは接地電圧となる。
【００３０】
最後に、データ出力区間Ｔ４からは、ＳＡfc信号がＶｃｃに遷移される。これで、感知回路２０により感知されたデータがデータ出力回路２６を通じて直列に出力される。
【００３１】
【発明が解決しようとする課題】
しかし、以上のような従来のデータ読出し方式によると、互いに隣接したビットライン中の一つがオンセルに接続され、他の一つがオフセルに接続されている場合、オンセルに接続されたビットラインが０Ｖに低くなる時、ビットライン間の容量性結合により、レベル検出回路１８内の該当ＮＭＯＳトランジスタが一時的にターンオンされる。その結果、オフセルと接続されたビットライン及び該当感知ノードＮｉの電圧レベルもオンセルに接続されたビットラインと共に低くなる。以後、オフセルに接続されたビットライン及び対応する感知ノードはオンセルに接続されたビットラインの電圧がほとんど０Ｖになる時点、すなわち、オンセルに接続されたビットラインが安定化される時点から充電回路１６よりの電流により再び安定されたＶｃｃレベルを回復する。このようにビットライン間の容量性結合はデータ感知時間の遅延による遅いデータ感知速度と、小さいデータ感知マージン及びデータ感知の失敗などをもたらす。
【００３２】
従って、本発明の目的は上記の問題点を解決するために提案されたものであり、動作速度が向上した半導体メモリ装置を提供することにある。
【００３３】
本発明の他の目的は隣接したビットライン間の容量性結合によるデータ感知の遅延を除去し、感知マージンを向上させることができる半導体メモリ装置を提供することにある。
【００３４】
【課題を解決するための手段】
前述した課題を解決するために本発明は、順次に進行されるビットラインプリチャージ、データ感知及びデータ出力区間からなるデータ読出しサイクルを持つ半導体メモリ装置において、ローとカラムを規定する基板上に形成され、各々は相補的な論理状態を持つ２進データを貯蔵するようにプログラムさせることができる複数のメモリセルのアレイと、前記カラムに従って伸張し、各々がメモリセル中の少なくとも一つと対応するｎ個のビットライン（ここで、ｎは２以上の定数）と、ビットラインのプリチャージングを制御するための第１制御信号と、ビットラインの電圧レベルを制御するための第２制御信号と、ビットライン中の少なくとも一つを選択するための少なくとも二つのカラム選択信号を発生させる第１手段と、ｎ個の出力端子を有し、ビットラインプリチャージ区間の間、第１制御信号に応答して活性化される電流源と、第２制御信号の電圧レベルにより、電流源により充電される各ビットラインに所定の電圧レベルを持たせる第２手段と、データ感知区間の間、各ビットラインの電圧レベルを感知し、感知された電圧レベルに対応するｎビットの２進データを出力する第３手段とを含み、第１手段はビットラインプリチャージ区間の間、第２手段に第１電圧レベルの第２制御信号を印加し、データ感知区間の間には第１電圧レベルと相違な第２電圧レベルの第２制御信号を印加するものとする。
【００３５】
この半導体メモリ装置の好ましい具体例において、第２手段はビットラインと電流源の出力端子の間に各々接続されるｎ個のトランジスタを具備し、各トランジスタは対応するビットラインと電流源の対応する出力端子間に接続される電流通路と第２制御信号が印加される制御端子を具備する。
【００３６】
トランジスタがＮチャンネル型のＭＯＳトランジスタである場合、第１電圧レベルは第２電圧レベルより高い。
【００３７】
又、第１電圧レベルと第２電圧レベル間の電位差は相補的である論理状態を各々持つ隣接した二つのビットライン中の一つと他の一つの間の容量性結合電圧と同一又はそれ以上である。
【００３８】
本発明の他の特徴によると、半導体メモリ装置はカラム選択信号に応答して第３手段からのｎビット並列データを受け入れ、１ビットずつ順次に出力する手段を付加的に含むことができる。
【００３９】
本発明の他の特徴によると、本発明の半導体メモリ装置は、ローとカラムを規定する基板上に形成され、各々が複数のメモリセルのアレイを具備する複数のメモリブロックを含み、各メモリセルは相補的な論理状態を持つ２進データを貯蔵するようにプログラムされることができる装置であり、かつ、順次に進行されるビットラインプリチャージ、データ感知及びデータ出力区間をデータ読出しサイクルとして持つ半導体メモリ装置であって、カラムに従って伸張し、各々がメモリセル中の少なくとも一つと対応する複数のビットラインと、ビットラインのプリチャージ動作を制御するための第１及び第２制御信号と、ビットライン中の少なくとも一つを選択するための複数のカラム選択信号を発生させる読出し制御回路と、ビットラインプリチャージ区間の間、第１制御信号に応答して対応するビットラインに電流を供給する充電回路と、ビットラインプリチャージ区間の間、第１制御信号に応答して対応するビットラインに電流を供給する充電回路と、ビットラインプリチャージ区間の間、各ビットラインの電圧が第２制御信号の電圧レベルにより決定されるレベルに至る時、充電回路からビットラインへの電流流れを遮断するレベル検出回路とを含み、レベル検出回路はビットラインとレベル検出回路の間に各々接続される複数のＮＭＯＳトランジスタを具備し、各ＮＭＯＳトランジスタは対応するビットラインと対応する充電回路の間に接続される電流通路と第２制御信号が印加されるゲートを具備し、この他に、データ感知区間の間、ＮＭＯＳトランジスタを通じて伝達される対応するビットラインの電圧レベルを感知し、感知された電圧レベルにより２進データを出力する感知回路と、カラム選択信号に応答して感知回路からの並列データを直列形態に変換して出力する並列−直列変換回路とを含むが、読出し制御回路はビットラインプリチャージ区間の間にＮＭＯＳトランジスタのゲートに所定電圧レベルの第２制御信号を印加し、データ感知区間の間にはＮＭＯＳトランジスタのゲートにビットラインプリチャージ区間の所定電圧レベルより低い電圧レベルの第２制御信号を印加するものとする。
【００４０】
上記のような本発明によると、互いに隣接したビットライン中の一つがオンセルに接続され、他の一つがオフセルに接続された場合、オンセルに接続されたビットラインが接地される時、ビットライン間の容量性結合によりオフセルと接続されたビットラインの電圧レベルもそれとともに低くなることを防止することができるようになる。これで、メモリ装置のデータ感知速度が向上し、十分な感知マージンが確保される。
【００４１】
【発明の実施の形態】
次に、本発明の望ましい実施の形態について図面を参照して詳細に説明する。実施の形態では、説明の便宜上、メモリ装置が図３に図示されたようなコア構造を持つものとする。
【００４２】
すなわち、本実施の形態によるメモリ装置はローとカラムを規定する基板上に形成された複数のメモリセル（図示されない）のアレイ１２と、セルアレイ１２上にローに従って伸張する複数のビットラインを具備する。セルアレイ１２は八つのメモリブロック１２−１〜１２−８で構成される。メモリ装置は読出しサイクルの予め定められた区間（すなわち、スタンバイ区間）の間、ビットラインを放電させる放電回路１４と、読出しサイクルの初期に各ビットライン上に電荷を供給して、各ビットラインを予め定められたレベルの電圧レベルの電圧（すなわち、プリチャージ電圧）に充電する充電回路１６と、プリチャージ区間の間にビットラインの電圧を検出し、検出された電圧が所定のレベルに至るようになる時、充電回路１６によりビットラインがそれ以上充電させないようにビットライン電圧レベルを制御するレベル検出回路１８と、データ読出しのための感知区間の間、ビットラインの電圧レベルを感知する感知回路２２と、感知回路２２からの並列データを直列形態に変換するカラム選択回路２２及び２４、そして、カラム選択回路２２及び２４からのデータを安定化して後、外部に出力させるデータ出力回路２６を具備する。
【００４３】
図３には図示されていないが、本実施の形態のメモリ装置はセルアレイ１２の周辺に配置されるカラムプリデコーダ回路と読出し制御回路を更に具備している。
【００４４】
説明の便宜上、ここでは、カラムプリデコーダからの１６ビットのカラム選択信号ＹＡ０〜ＹＡ７及びＹＢ０〜ＹＢ７によりビットラインが選択される構造のメモリ装置を説明する。本実施の形態の半導体メモリ装置は合計で６４個のビットラインＢＬ１〜ＢＬ６４を具備しているので、各メモリブロックには八つのビットライン、例えば一番目のブロック１２−１には八つのビットラインＢＬ１〜ＢＬ８が対応する。図面には図示されていないが、よく知られているように、セルアレイ１２上にはカラムを従って伸張する少なくとも一つのワードラインが存在し、各ワードラインと各ビットラインの交差点当り一つのメモリセルが対応される。従って、各ビットラインには少なくとも一つのメモリセルが対応される。勿論、この技術分野に対した通常の知識を持った者によれば、上記のようなセルアレイの構成が単に一例に過ぎないことを理解することができる。
【００４５】
再び図３を参照すると、上述したセルアレイ周辺回路１４〜２２の各々は各メモリブロックに対応する八つのブロックで構成される。例えば、メモリブロック１２−１の周辺には放電ブロック１４−１と、ビットライン充電ブロック１６−１，プリチャージレベル制御ブロック１８−１、感知ブロック２０−１及びカラム選択ブロック２２−１が配置される。放電ブロック１４−１及びプリチャージレベル制御ブロック１８−１は八つずつのＮＭＯＳトランジスタで各々構成され、残りのブロック１６−１，２０−１及び２２−１は図示されたように八つのＰＭＯＳトランジスタで各々構成される。各回路１４〜２２内のトランジスタは６４個のビットラインＢＬ１〜ＢＬ６４に各々対応される。より具体的には、各メモリブロック上の八つのビットラインには各対応するブロックの八つのトランジスタが各々対応される。
【００４６】
放電回路１４のトランジスタのゲートには放電制御信号Ｐdis が印加され、充電回路１６のそれにはプリチャージ制御信号Ｐbpreが印加され、プリチャージレベル制御回路１８にはプリチャージレベル制御信号Ｖbis が印加される。制御信号Ｐdis ，Ｐbpre及びＶbis は対応する回路内のトランジスタのゲートに各々印加される。
【００４７】
又、カラムプリデコーダからのカラム選択信号ＹＡ０〜ＹＡ７及びＹＢ０〜ＹＢ７がカラム選択回路２２及び２４に供給される。図示されたように、カラム選択回路２４も各カラム選択ブロックと同じように八つのＰＭＯＳトランジスタで構成され、ＰＭＯＳトランジスタは八つのメモリブロックに各々対応される。具体的には、カラム選択回路２４の一つのトランジスタは各カラム選択ブロック２２−１〜２２−８の八つのトランジスタに対応される。カラム選択回路２４のトランジスタの電流通路は対応するカラム選択ブロックとデータラインＤＬの間に接続される。カラム選択信号ＹＡ０〜ＹＡ７はカラム選択回路２２のＰＭＯＳトランジスタのゲートに各々印加され、カラム選択信号ＹＢ０〜ＹＢ７は他の一つのカラム選択回路２４のＰＭＯＳトランジスタのゲートに各々印加される。
【００４８】
データ出力回路２６は一つのＮＭＯＳトランジスタ２７とＮＡＮＤゲート２８で構成される。ＮＭＯＳトランジスタ２７の電流通路はデータラインＤＬと接地電圧の間に接続され、それのゲートには読出し制御回路（図示されない）からの制御信号Ｓirefが印加される。ＮＡＮＤゲート２８の一つの入力端子はデータラインＤＬに接続され、それの他の入力端子には読出し制御回路（図示されていない）からの制御信号ＳＡfcが印加される。データ出力区間の間にこのＮＡＮＤゲート２８からは有効データＰＬｊ（ｊ＝０，１，２，…、７）が出力される。
【００４９】
本発明による読出し制御回路は、図４に図示された回路と同一のプリチャージ制御電圧発生回路と、隣接したビットライン間の容量性結合による読出し速度の遅延を防止することができる新規なプリチャージレベル制御電圧発生回路を具備する。
【００５０】
再び図２に戻って、本実施の形態によるプリチャージ制御電圧発生回路は入出力信号ＰＲＥ、ＳＴＢ及びＶref に応答してプリチャージ制御信号Ｐbpreを発生する。プリチャージ制御信号Ｐbpreはノード３８を通じて充電回路１６に供給される。
【００５１】
図１は本実施の形態によるプリチャージレベル制御電圧発生回路の詳細回路図である。図１を参照すると、従来と同一の構成要素は図５と同一の参照番号及び符号で表示されている。本実施の形態によるプリチャージレベル制御電圧発生回路はインバータ５４と、差動増幅部５６，ＰＭＯＳトランジスタ６４、分圧部６７，ＮＭＯＳトランジスタ６８及び電圧制御部８８で構成される。
【００５２】
インバータ５４の入力端子には入力信号ＳＴＢが印加される。差動増幅部５６の一つの入力端子５８には入力信号Ｖref が印加され、それの他の一つの入力端子６０は分圧部６７に接続される。
【００５３】
増幅部５６はよく知られているように、電流ミラーあるいは能動負荷として作用する二つのＰＭＯＳトランジスタ７２及び７４、二つの入力電圧のレベルを比較する機能を有する二つのＮＭＯＳトランジスタ７６及び７８、正電流源として作用する他の二つのＮＭＯＳトランジスタ８０及び８２で構成される。トランジスタ７２，７６，８０及び８２の電流通路は電源電圧と接地電圧の間に直列に接続される。トランジスタ７４及び７８の電流通路は電源電圧とノード７９の間に直列に接続される。トランジスタ７２及び７４のゲートはノード８１に共通に接続される。トランジスタ７６及び８０のゲートには入力信号Ｖref が印加され、トランジスタ８２のゲートにはインバータ５４の出力信号が印加される。
【００５４】
又、トランジスタ６４の電流通路と分圧部６７及びトランジスタ６８の電流通路は、電源電圧と接地電圧の間に順次に直列接続される。分圧部６７はトランジスタ６４及び６８の電流通路の間に直列に接続される三つの抵抗８４，８５及び８６で構成される。抵抗８５及び８６の接続ノードには増幅部５６の入力端子６０が接続され、トランジスタ６４の電流通路と抵抗８４の接続ノード７１からプリチャージレベル制御信号Ｖbiasが得られる。トランジスタ６４のゲートは差動増幅部５６の出力端子６２と接続され、トランジスタ６８のゲートにはインバータ５４の出力信号が印加される。
【００５５】
電圧制御部８８はインバータ９０とＮＭＯＳトランジスタ９２で構成される。インバータ９０の入力端子にはＰＲＥ信号が印加される。ＮＭＯＳトランジスタ９２の電流通路は抵抗８５の両端にそれと並列に接続される。トランジスタ９２のゲートにはインバータ９０の出力信号が印加される。この電圧制御部８８はＰＲＥ信号に応答してプリチャージレベル制御信号Ｖbiasの電圧レベルを可変させる機能を有する。一方、電圧制御部８８はＰＭＯＳトランジスタだけで構成されることができる。上記のような構成を持つプリチャージレベル制御電圧発生回路により発生されたプリチャージレベル制御信号Ｖbiasはノード７１を通じてレベル検出回路１８に供給される。
【００５６】
図２は図４及び図１に図示された読出し制御回路を有する本実施の形態によるバーストメモリ装置の読出しサイクルのタイミング図である。図２を参照すると、本実施の形態のバーストメモリチップがイネーブルされる一番目の区間Ｔ１すなわち、スタンバイ区間では、放電制御信号Ｐdis が電源電圧Ｖｃｃになる。従って、放電回路１４によりビットラインＢＬ１〜ＢＬ６４上には接地電圧、すなわち、０Ｖの電圧が印加される。又、この時、ＳＴＢ及びＶref 信号は電源電圧Ｖｃｃに設定され、ＰＲＥ信号は０Ｖに設定される。従って、図４のプリチャージ制御電圧発生回路は電源電圧Ｖｃｃのプリチャージ制御信号Ｐbpreを発生し、図１のプリチャージレベル制御電圧発生回路は電源電圧Ｖｃｃのプリチャージレベル制御信号Ｖbiasを発生する。これで、充電回路１６と感知回路２０の間の各ノードＮ１〜Ｎ６４も各ビットラインＢＬ１〜ＢＬ６４と同一の電圧レベルを持つようになる。
【００５７】
又、この時、Ｓiref及びＳＡfc信号が各々Ｖｃｃ及び０Ｖに維持される。従って、データラインＤＬの電圧は０Ｖになり、ＮＡＮＤゲート２８の出力信号ＰＬｊはハイレベル（すなわち、Ｖｃｃ）に維持される。しかし、ＮＡＮＤゲート２８の出力信号ＰＬｊはデータ出力区間Ｔ４だけで、外部に出力される。
【００５８】
次に、ビットラインプリチャージ区間Ｔ２では、放電制御信号Ｐdis は０Ｖに遷移され、ＳＴＢ，ＰＲＥ及びＶref 信号は各々０Ｖ，Ｖｃｃ及び所定の基準電圧ＶREF1（例えば、１．２Ｖ）になる。従って、放電回路１４によるビットライン放電動作は中止され、図４のプリチャージ制御電圧発生回路からは０Ｖのプリチャージ制御信号Ｐbpreが、そして、図１のプリチャージレベル制御電圧発生回路からは所定の基準電圧ＶREF5のプリチャージレベル制御信号Ｖbiasが各々発生される。ここで、ＶREF5は次の区間Ｔ３で抵抗８４及び８６により生成される電圧ＶREF2（例えば約２Ｖ）より少なくとも隣接したビットライン間の容量性結合電圧ＶBCP だけ高い値である。その結果、充電回路１６内のＰＭＯＳトランジスタがターンオンされ、ビットラインＢＬ１〜ＢＬ６４上に充電電流が流れるようになる。
【００５９】
このプリチャージ区間Ｔ２で、ＳＴＢ信号がＶｃｃから０Ｖに遷移されると、図１に図示されたトランジスタ６８及び８２がターンオンされる。これで、差動増幅部５６が活性化される。この時、約１．２Ｖの電圧Ｖref が増幅部５６の一つの入力端子５８に印加されると、増幅部５６の出力端子６２の電圧は、分圧部６７から増幅部５６の他の一つの入力端子６０に印加される入力電圧に従って‘ローレベル’あるいは‘ハイレベル’になる。増幅部５６の出力によりＰＭＯＳトランジスタ６４はターンオン／オフされる。結局、プリチャージレベル制御信号Ｖbiasの電圧レベルはＰＭＯＳトランジスタ６４のターンオン抵抗と分圧部６７の抵抗値により決定される。
【００６０】
この区間Ｔ２で、ＰＲＥ信号がＶｃｃに遷移すると、インバータ９０によりＮＭＯＳトランジスタ９２がターンオフされる。これで、ノード７１の電圧すなわち、プリチャージレベル制御信号Ｖbiasの電圧レベルは直列に接続された抵抗８４，８５及び８６による降下電圧ＶREF5と同一になる。
【００６１】
充電回路１６からの充電電流により各ノードＮ１〜Ｎ６４の電位と各ビットラインＢＬ１〜ＢＬ６４の電位が上昇する。各ビットラインＢＬ１〜ＢＬ６４の電位がＶREF5−Ｖtn（ここで、ＶtnはＮＭＯＳトランジスタのスレッショルド電圧）に至るようになると、レベル制御回路１８内のＮＭＯＳトランジスタがシャットオフされ、ビットラインの充電は中止される。しかし、各ノードＮ１〜Ｎ６４はＶｃｃまで充電される。
【００６２】
又、この時、Ｓiref信号は所定の基準電圧ＶREF3に維持される。ＶREF3は感知回路２０によりハイレベル（あるいは‘１’のデータ）が感知される時、データラインＤＬの電圧がＮＡＮＤゲート２８のトリップ電圧（ｔｒｉｐ  ｖｏｌｔａｇｅ）より高くなるようなレベルである。
【００６３】
次に、データ感知区間Ｔ３で、ＳＴＢ、Ｖref 信号は前のＴ２区間と同一なレベルに各々維持される一方、ＰＲＥ信号は０Ｖになる。従って、プリチャージ制御電圧発生回路からは所定の基準電圧ＶREF4のプリチャージ制御信号Ｐbpreが発生される。この時、電圧ＶREF4は、充電回路１６から各ビットラインＢＬ１〜ＢＬ６４に流れる充電電流の量が、オンセルを通じて流れる電流の量の半分程度になるようにさせる。
【００６４】
又、この区間Ｔ３からはＰＲＥ信号が０Ｖになるので、図１に図示されたインバータ９０によりＮＭＯＳトランジスタ９２がターンオンされる。これで、ノード７１の電圧、すなわち、プリチャージレベル制御信号Ｖｂｉａｓの電圧レベルは抵抗８４及び８６による降下電圧ＶREF2と同一になる。
【００６５】
この区間Ｔ３の間に、図２を参照すると、各ビットラインに対応するセルがオフセルであると、各ビットラインＢＬｉ（ここで、ｉ＝１〜６４）はプリチャージレベル、すなわち、ＶREF5−Ｖtnを維持し、各ノードＮｉ（ここで、ｉ＝１〜６４）はＶｃｃを維持する。一方、各ビットラインに対応するセルがオンセルであると、各ビットラインと接地電圧の間に電流通路が形成されるので、各ビットライン及び各ノードは０Ｖになる。この時、オフセルと接続されたビットラインに、隣接したビットライン間の容量性結合によりＶREF5−Ｖtnレベルから容量性結合電圧ＶBCP2のプリチャージレベル制御信号Ｖbiasが印加されるので、レベル検出回路１８内の該当ＮＭＯＳトランジスタはシャットオフされる。その結果、該当感知ノードＮｉの電圧が瞬間的に降下されなく、プリチャージ区間からと同じようにＶｃｃをそのまま維持する。
【００６６】
最後に、データ出力区間Ｔ４では、ＳＡfc信号がＶｃｃに遷移される。これで、感知回路２０により感知されたデータがデータ出力回路２６を通じて直列に出力される。
【００６７】
【発明の効果】
以上のように本発明によれば、データ読出し動作時、ビットラインプリチャージ区間でビットラインを従来に比べて少なくともビットライン間の容量性結合電圧ＶBCP 程度より高く充電させることにより、データ感知速度が早くなり、より大きな感知マージンを確保することができるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるプリチャージレベル制御電圧発生回路を示す回路図。
【図２】本発明の実施の形態によるデータ読出し動作の動作タイミング図。
【図３】半導体メモリ装置を示す回路図。
【図４】プリチャージ制御電圧発生回路を示す回路図。
【図５】従来のプリチャージレベル制御電圧発生回路を示す回路図。
【図６】従来の半導体メモリ装置の読出しサイクルのタイミング図。
【符号の説明】
１２    セルアレイ
１４    放電回路
１６    充電回路
１８    レベル検出回路
２０    感知回路
２２，２４    カラム選択回路
５４    インバータ
５６    差動増幅部
６４    ＰＭＯＳトランジスタ
６７    分圧部
６８    ＮＭＯＳトランジスタ
８８    電圧制御部
【図１】
0003666782.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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