(57)【特許請求の範囲】
【請求項１】
信号の電圧レベルを増大させて出力するレベルコンバータにおいて、
Ｐチャネルの第１及び第２のトランジスタとＮチャネルの第３及び第４のトランジスタを有し、
第１及び第３のトランジスタは直列に接続され、その両端に電源が接続され、
第２及び第４のトランジスタは直列に接続され、その両端に前記電源が接続され、
第１のトランジスタのゲートは第２及び第４のトランジスタが直列に接続されかつレベルコンバータの出力端子を構成する第１のノードに接続され、
第２のトランジスタのゲートは第１及び第３のトランジスタが直列に接続される第２のノードに接続され、
レベルコンバータに与える前記信号は第３及び第４のトランジスタのゲートに印加され、
前記第１及び第２のノードの少なくともいずれか一方に一端が接続され、他端が前記電源の高電位側又は低電位側に接続されているキャパシタを有することを特徴とするレベルコンバータ。
【請求項２】
前記キャパシタはＭＯＳキャパシタであることを特徴とする請求項１記載のレベルコンバータ。
【請求項３】
前記手段は、前記キャパシタを選択的に前記第１及び第２のノードの少なくともいずれか一方に接続するスイッチを有することを特徴とする請求項１記載のレベルコンバータ。
【請求項４】
内部回路と、該内部回路が出力する信号の電圧レベルを増大させて出力するレベルコンバータと、該レベルコンバータの出力をバッファリングするバッファ回路と、該バッファ回路に接続される外部接続用の端子とを有する半導体装置であって、
前記レベルコンバータは、請求項１ないし３のいずれか一項記載のレベルコンバータであることを特徴とする半導体装置。
【請求項５】
前記内部回路は第１の電源で動作し、前記レベルコンバータは第２の電源で動作し、第２の電源の電源電圧は第１の電源の電源電圧よりも高いことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記半導体装置は、前記第１の電源を接続するための端子と、前記第２の電源を接続するための端子とを有することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記半導体装置は、前記第１の電源を接続するための端子と、該端子に接続され、第１の電源の電源電圧を降圧して第２の電源電圧を生成する降圧回路を有することを特徴とする請求項５記載の半導体装置。
【請求項８】
前記レベルコンバータを２個有し、前記バッファ回路は該２個のレベルコンバータの出力信号をバッファリングして前記外部接続用の端子に出力することを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧レベルを変換して出力するレベルコンバータに関し、特にＬＳＩの内部信号に使用され、入力信号の電圧レベルを増大させて出力するるレベルコンバータに関するものである。
【０００２】
近年のＬＳＩ（半導体装置）は、低消費電力化及び低ノイズが要求されている。これらの要求は、ＬＳＩの内部電源電圧のみを低く押さえることによって実現することができる。
【０００３】
【従来の技術】
ＬＳＩの内部回路の電源電圧を低くして低電力化及び低ノイズ化が可能となる。このようなＬＳＩを使用する場合、これに接続される外部の回路や装置（以下、外部インタフェース回路という）の電源電圧との整合性を考えなければならない。ＬＳＩ内部回路の電源電圧（以下、内部電源電圧という）が外部インタフェース回路の電源電圧がよりも低い場合、ＬＳＩ内部回路が出力する信号をそのまま外部インタフェース回路に出力しても、外部インタフェース回路は正しく動作することができない。例えば、内部電源電圧が３Ｖで、外部インタフェース回路の電源電圧が５Ｖの場合、ＬＳＩ内部回路が出力する信号は０Ｖ〜３Ｖで変化する（３Ｖの振幅）のに対し、外部インタフェース回路は０Ｖ〜５Ｖの間で変化する信号入力（５Ｖの振幅）を必要としている。従って、一般にＬＳＩ内部にレベルコンバータを設けて、内部回路が出力する信号の電圧レベルを外部インタフェース回路が必要とする信号レベルに変換することが行われている。例えば、上記の例では、内部回路が出力する３Ｖの信号をレベルコンバータで５Ｖの信号に変換して、外部インタフェース回路に出力する。
【０００４】
図１２は、従来のレベルコンバータを示す図である。レベルコンバータはＭＯＳトランジスタのような電界効果トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６を所謂襷掛けに接続したものである。なお、トランジスタＭ３とＭ５はＰチャネルトランジスタであり、トランジスタＭ４とＭ６はＮチャネルトランジスタである。レベルコンバータの電源の高電位側レベルはＶＤＤ２であり、ＬＳＩ外部の（レベルコンバータに接続される）外部インタフェース回路の電源電圧に等しい。なお、低電位側レベルは接地レベルＧＮＤである。なお、以下、単に電源電圧と記述した場合には、高電位側レベルを意味する場合がある。トランジスタＭ１とＭ２はＬＳＩの内部回路であり（勿論、トランジスタＭ１とＭ２は実際の内部回路のごく一部分である）、内部電源電圧ＶＤＤ１で動作する。内部電源電圧ＶＤＤ１の高電位側電圧レベルは外部電源電圧ＶＤＤ２のそれよりも低い（ＶＤＤ１＜ＶＤＤ２）。なお、トランジスタＭ１とＭ２でインバータ（ＣＭＯＳインバータ）が構成されている。
【０００５】
トランジスタＭ１とＭ２の前段回路（図示していない）からの信号ＩＮは、トランジスタＭ１、Ｍ２のゲート及びトランジスタＭ６のゲートに与えられ、トランジスタＭ１とＭ２からなるインバータの出力信号はトランジスタＭ４に与えられる。レベルコンバータの出力ＯＵＴは、トランジスタＭ５のドレインソースとトランジスタＭ６のドレインの接続点（ノード）から得られる。
【０００６】
例えば、信号ＩＮがローレベルの場合、トランジスタＭ１、Ｍ４がオンし、トランジスタＭ５のゲートは接地レベルに設定されるので、トランジスタＭ５がオンする。この時、トランジスタＭ６はオフである。よって、出力信号ＯＵＴはハイレベル（電源電圧ＶＤＤ２）となる。また、信号ＩＮがハイレベルの場合、トランジスタＭ６はオンとなり、出力信号ＯＵＴはローレベル（接地レベルＧＮＤ）である。この時、インバータはローレベルを出力するので、トランジスタＭ４はオフである。また、トランジスタＭ６はオンなので、トランジスタＭ３はオンしている。
【０００７】
実際のＬＳＩでは、図１３に示すように、レベルコンバータの後にバッファ回路１０を設け、バッファ回路１０の出力を外部接続用の端子１１に接続している。バッファ回路１０は、Ｐチャネルの電界効果トランジスタＭ７とＮチャネルの電界効果トランジスタＭ８とからなる。レベルコンバータの出力は、トランジスタＭ７、Ｍ８のゲートに与えられる。
【０００８】
また、実際のＬＳＩでは、図１４に示すようにも構成される。トランジスタＭ１〜Ｍ６からなる内部回路及びレベルコンバータと同様の回路１２が設けられ、その出力がトランジスタＭ８のゲートに接続されている。この回路１２には入力信号ＩＮ２が与えられ、他方の回路には入力信号と異なる又は同一の入力信号ＩＮ１が与えられる。図１４の構成では、バッファ回路１０が端子１１をハイインピーダンス状態に設定できる点で、図１３に示すバッファ回路１０とは異なる。すなわち、トランジスタＭ７とＭ８とをいずれもオフに設定することで端子１１はハイインピーダンス状態となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のレベルコンバータは、図１３及び図１４に示すような貫通電流が流れ、消費電力が大きいという問題点を有する。以下、この点を詳述する。
【００１０】
内部電源電圧ＶＤＤ１は、電源電圧ＶＤＤ２を外部から受けてＬＳＩ内部で生成する場合や、外部から供給される場合がある。いずれにしても、電源電圧ＶＤＤ１とＶＤＤ２との関係で、図１３や図１４に示すようにノードＮ２、Ｎ３が不定電圧となる。例えば、図１５に示すように、電源電圧ＶＤＤ２が立ち上がり、その後内部電源電圧ＶＤＤ１が立ち上がる場合に、上記問題点が発生する。すなわち、図１５に示すように、電源電圧ＶＤＤ２のみが立ち上がり、内部電源電圧ＶＤＤ１が０Ｖになっている状態では、トランジスタＭ１、Ｍ２のゲート電圧（換言すれば、信号ＩＮ（ＩＮ１、ＩＮ２））が０ＶでノードＮ１も０Ｖである。このため、トランジスタＭ４とＭ６がオフ状態となって、ノードＮ２、Ｎ３は不定状態となっていまう。不定状態での不定電圧は、図１５に示す斜線部分のいずれかのレベルとなる可能性がある。ノードＮ３に不定電圧が与えられると、トランジスタＭ７とＭ８の両方がオン状態となり、図示する貫通電流が流れる。
【００１１】
このような貫通電流は、内部電源電圧ＶＤＤ１を電源電圧ＶＤＤ２からＬＳＩ内部で生成する構成における電源投入時や、電源電圧ＶＤＤ１とＶＤＤ２の両方をＬＳＩ外部から供給する場合で、何らかの要因で電源電圧ＶＤＤ１を０Ｖに設定する必要がある場合や障害で０Ｖになってしまった場合に流れる。このような貫通電流はＬＳＩ各部で流れ、全体として非常に大きな値となり、消費電力が大きくなる。
【００１２】
このように、従来のレベルコンバータは、電源電圧ＶＤＤ１とＶＤＤ２の両方が供給されている状態でないと、出力電圧ＯＵＴが確定せず、上記のようにして貫通電流が流れ、消費電力が大きくなってしまうという課題があった。
従って、本発明は上記従来技術の問題点を解決し、電源電圧の状態にかかわら、貫通電流が流れることなく、低電力消費のレベルコンバータ及びこれを有する半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、信号の電圧レベルを増大させて出力するレベルコンバータにおいて、Ｐチャネルの第１及び第２のトランジスタとＮチャネルの第３及び第４のトランジスタを有し、第１及び第３のトランジスタは直列に接続され、その両端に電源が接続され、第２及び第４のトランジスタは直列に接続され、その両端に前記電源が接続され、
第１のトランジスタのゲートは第２及び第４のトランジスタが直列に接続されかつレベルコンバータの出力端子を構成する第１のノードに接続され、第２のトランジスタのゲートは第１及び第３のトランジスタが直列に接続される第２のノードに接続され、レベルコンバータに与える前記信号は第３及び第４のトランジスタのゲートに印加され、前記第１及び第２のノードの少なくともいずれか一方に一端が接続され、他端が前記電源の高電位側又は低電位側に接続されているキャパシタを有することを特徴とする。例えば、キャパシタが第１のノードと高電位側に接続されているとすると、電源投入後の第１のノードは電源電圧の上昇とともに上昇し、所定の高電位側レベルとなる。よって、従来のように、第１のノードが不定電圧となることはなく、従来の問題点は解消できる。
【００１６】
請求項２に記載の発明は、請求項１の記載において、前記キャパシタはＭＯＳキャパシタであることを特徴とする。レベルコンバータを最も現実的と思われるＭＯＳトランジスタで構成した場合、同一プロセスで前記キャパシタを形成することができる。
【００１７】
請求項３に記載の発明は、請求項１に記載の前記手段が、前記キャパシタを選択的に前記第１及び第２のノードの少なくともいずれか一方に接続するスイッチを有することを特徴とする。スイッチを設けることで、キャパシタの接続先を選択することができ、よりこの好ましい箇所に接続できる。
【００１８】
請求項４に記載の発明は、内部回路と、該内部回路が出力する信号の電圧レベルを増大させて出力するレベルコンバータと、該レベルコンバータの出力をバッファリングするバッファ回路と、該バッファ回路に接続される外部接続用の端子とを有する半導体装置であって、前記レベルコンバータは、請求項１ないし３のいずれか一項記載のレベルコンバータであることを特徴とする半導体装置である。レベルコンバータが次段の回路で貫通電流を生じさせないように機能するので、消費電力の小さい半導体装置を提供できる。
【００１９】
請求項５に記載の発明は、請求項４において、前記内部回路は第１の電源で動作し、前記レベルコンバータは第２の電源で動作し、第２の電源の電源電圧は第１の電源の電源電圧よりも高いことを特徴とする。内部回路及びレベルコンバータの電源電圧の関係を規定したものである。
【００２０】
請求項６に記載の発明は、請求項５において、前記半導体装置は、前記第１の電源を接続するための端子と、前記第２の電源を接続するための端子とを有することを特徴とする。この半導体装置が第１及び第２の電源とも外部から供給されるものであることを規定する。
【００２１】
請求項７に記載の発明は、請求項５において、前記半導体装置は、前記第１の電源を接続するための端子と、該端子に接続され、第１の電源の電源電圧を降圧して第２の電源電圧を生成する降圧回路を有することを特徴とする。この半導体装置が第２の電源電圧を半導体装置内部で生成することを規定したものである。
【００２２】
請求項８に記載の発明は、請求項４において、前記レベルコンバータを２個有し、前記バッファ回路は該２個のレベルコンバータの出力信号をバッファリングして前記外部接続用の端子に出力することを特徴とする。レベルコンバータを用いた回路の一例を規定したものである。
【００２３】
【発明の実施の形態】
図１は、本発明の一実施の形態によるレベルコンバータ及びその周辺回路を示す図である。なお、図１中、前述した構成要素と同一のものには同一の参照番号を付けてある。
【００２４】
図１に示す構成は、図１２に示す構成に対し、キャパシタＣ１とＣ２を設けたことを特徴とする。キャパシタＣ１の一端はノードＮ２に接続され、他端は接地ＧＮＤに接続されている。キャパシタＣ２の一端はノードＮ３に接続され、他端には電源電圧ＶＤＤ２が与えられる（換言すれば、電源電圧ＶＤＤ２の電源線に接続されている）。
【００２５】
上記キャパシタＣ１、Ｃ２の動作を図２を参照して説明する。図２に示すように、電源電圧ＶＤＤ２が０Ｖから立ち上がり、その後内部電源電圧ＶＤＤ１が立ち上がる場合を考える。電源電圧ＶＤＤ２が０Ｖから立ち上がると、ノードＮ３の電位もほぼ電源電圧ＶＤＤ２の立ち上がりに従って０Ｖから立ち上がる。キャパシタＣ２は、交流的にはノードＮ３と電源電圧ＶＤＤ２を接続し、直流的には両者を遮断している（カップリング作用）。他方、ノードＮ２はキャパシタＣ１を介して交流的に接地されているので、上記電源電圧ＶＤＤ２が立ち上がる過渡状態ではノードＮ２の電位は接地レベルである。
【００２６】
この結果、電源電圧ＶＤＤ２が立ち上がる過程で内部電源電圧ＶＤＤ１が０Ｖにある状態においては、ノードＮ２とノードＮ３の間に明確な電位差が生じるので、レベル変換回路の状態が電源電圧ＶＤＤ２の立ち上がり直後から明確に決まる。すなわち、ノードＮ３の電位は次第に上昇するのに対し、ノードＮ２は接地レベルのままである。換言すれば、ノードＮ２とＮ３の電位は不定になることはない。よって、図１３や図１４に示すバッファ回路１０をレベルコンバータの後段に接続した場合において、トランジスタＭ７は直ちにオフに向かい、トランジスタＭ８は直ちにオンに向かう。この結果、従来問題となっていた貫通電流が流れることはほとんどない。
【００２７】
その後、内部電源電圧ＶＤＤ１が立ち上がり、動作可能状態になる。
以上の説明から明らかなように、電源電圧ＶＤＤ２の立ち上がり時に、レベルコンバータの状態、すなわちノードＮ２とノードＮ３の少なくとも一方の電位を接地方向かＶＤＤ１方向に変化するような手段を設けることで、ノードＮ２とＮ３が不定状態となることを防止することができる。
【００２８】
なお、ノードＮ２とＮ３にそれぞれ接続されたキャパシタＣ１とＣ２は、電源の立ち上がり後負荷として作用するので、回路動作は図１２に示す構成に比べ多少遅くなる。
図３は、図１に示す実施の形態の第１の変形例である。図３では、キャパシタＣ２のみを設け、キャパシタＣ１は設けられていない。キャパシタＣ２により、電源電圧ＶＤＤ２の立ち上がり時にノードＮ３は電源電圧ＶＤＤ２側に向けて上昇する。他方、ノードＮ２は
図４は、図１に示す実施の形態の第２の変形例である。図４では、キャパシタＣ１のみを設け、キャパシタＣ２は設けられていない。キャパシタＣ１により電源ＶＤＤ２の立ち上がり時、ノードＮ２は接地方向に引っ張られ、ノードＮ２の電位が不定となることはない。また、ノードＮ２が接地方向なのでノードＮ３の電位は電源電圧ＶＤＤ２に従い上昇する。
【００２９】
図５は、図１に示す実施の形態の第３の変形例である。図５では、キャパシタＣ２のみをノードＮ３に設けているが、図３に示す第１の変形例とは異なり、キャパシタＣ２は接地されている。この接地されたキャパシタＣ２は、図４に示すキャパシタＣ１と同様に動作する。
【００３０】
図６は、図１に示す実施の形態の第４の変形例である。図６では、キャパシタＣ１のみをノードＮ２に設けているが、図３に示す第２の変形例とは異なり、キャパシタＣ１は電源電圧ＶＤＤ２に接続されている。このキャパシタＣ１は、図３に示すキャパシタＣ２と同様に動作する。
【００３１】
図７は、上記レベルコンバータを具備する半導体装置の一部を示す図である。図７中、前述した構成要素と同一のものには同一の参照番号を付けてある。信号ＩＮ１は、内部電源電圧ＶＤＤ１で動作するインバータＩＮＶ１及びトランジスタＭ１とＭ２からなるインバータを通り、トランジスタＭ３〜Ｍ６からなるレベルコンバータに与えられる。ここで、ＶＤＤ１レベルの信号をＶＤＤ２レベルの信号に変換し、電源電圧ＶＤＤ２で動作するインバータＩＮＶ２を通り、バッファ回路１０のトランジスタＭ７に与えられる。ＭＣ１は図５に示すキャパシタＣ２に相当するもので、ＭＯＳキャパシタである。
【００３２】
また、信号ＩＮ２は、内部電源電圧ＶＤＤ１で動作するインバータＩＮＶ３及びトランジスタＭ９とＭ１０からなるインバータを通り、トランジスタＭ１１〜Ｍ１４からなるレベルコンバータに与えられる。ここで、ＶＤＤ１レベルの信号をＶＤＤ２レベルの信号に変換し、電源電圧ＶＤＤ２で動作するインバータＩＮＶ４を通り、バッファ回路１０のトランジスタＭ８に与えられる。ＭＣ２は図４に示すキャパシタＣ１に相当するもので、ＭＯＳキャパシタである。
【００３３】
電源電圧ＶＤＤ２が０Ｖから立ち上がり、内部電源電圧ＶＤＤ１が０Ｖにある状態においては、キャパシタＭＣ１の作用によりトランジスタＭ５とＭ６の接続ノードの電位は接地電位に引っ張られ、キャパシタＭＣ２の作用によりトランジスタＭ１１とＭ１２の接続ノードの電位は接地電位に引っ張られる。よって、インバータＩＮＶ２の出力電位はＶＤＤ２方向に引っ張られ、インバータＩＮＶ４の出力電位はＶＤＤ２に引っ張られる。よって、トランジスタＭ７及びＭ８ともオフの方向に遷移し、貫通電流はほとんど流れない。
【００３４】
上記実施の形態及び変形例では、キャパシタＣ１、Ｃ２は固定的に接続されている。しかしながら、キャパシタを選択的にノードＮ２とＮ３に接続できるような構成とすることも可能である。実際問題として、ノードＮ２にキャパシタを接続した場合とノードＮ３に接続した場合とでは、ノード電位の立ち上がり速度等が多少異なる場合がある。この点を考慮すると、キャパシタを選択的にノードＮ２とＮ３のいずれかに接続できるようにすることが好ましい。
【００３５】
図８は、このような構成を有するレベルコンバータを示す図である。なお、図８中、前述した構成要素と同一のものには同一の参照番号を付けてある。スイッチＳＷが設けられ、一端が接地されたキャパシタＭＣ１を接点ＳＷ１とＳＷ２のいずれか一方に接続可能である。どちらの接点を選択するかは、例えば回路動作をコンピュータでシミュレーションし、ノード電位の立ち上がり速度等を調べて決める。
【００３６】
図９は、図８の回路構成を実現するための半導体装置のレイアウトを示す図である（マスクパターンを示す図であるとも言える）。なお、図９中、図８に示す構成要素に対応するパターン部分には同一の参照符号を付けてある。図８に示すスイッチＳＷは、図９において、ＳＷ１、ＳＷ２と表記されたメタル配線のどちらを設けるかによって実現している。メタル配線ＳＷ１はキャパシタＭＣ１からの配線パターンと、トランジスタＭ７、Ｍ８のゲートに接続されている配線パターンとを接続する。メタル配線ＳＷ２はキャパシタＭＣ１からの配線パターンと、トランジスタＭ５のゲートに接続されている配線パターンとを接続する。
【００３７】
図１０は、本発明によるレベルコンバータを有する半導体装置の一例である。図１０に示す半導体装置は、外部から供給される電源電圧ＶＤＤ２から内部電源電圧ＶＤＤ１を半導体装置内部で生成する構成を有する。半導体装置はチップ２０を有し、内部回路形成領域２１の周辺にはパッド２６〜３０が設けられている。内部回路形成領域２１には、３Ｖ（＝ＶＤＤ１）で動作する３Ｖ系内部回路２２、降圧回路２３、本発明によるレベルコンバータ２４、入力バッファ回路２５が設けられている。降圧回路２３は、パッド２６に外部から印加される５Ｖの電源電圧（＝ＶＤＤ２）を降圧して３Ｖの内部電源電圧ＶＤＤ１を発生し、これを内部回路２２及び入力バッファ回路２５に与える。内部回路２２は３Ｖの内部電源電圧ＶＤＤ１で動作する。前述したトランジスタＭ１、Ｍ２、Ｍ９、Ｍ１０はこの内部回路２２内の回路である。
【００３８】
レベルコンバータ２４は本発明によるもので、３Ｖの信号を５Ｖの信号に変換する。具体的には、レベルコンバータ２４は前述した図１、３〜９に示すようなトランジスタＭ３〜Ｍ６とキャパシタＣ１又はＣ２（又はＭＣ１）で構成される。ただし、図１０のレベルコンバータ２４を示すブロック内には、前述したバッファ回路１０やインバータＩＮＶ２、ＩＮＶ４を含む。レベルコンバータ２４はパッド２８に接続されている。このパッド２８には、外部から５Ｖの電源電圧ＶＤＤ２が与えられる。なお、図１０では、５Ｖの電源電圧ＶＤＤ２を受けるパッドが２つあるが（２６、２８）、１つのパッドを設け、降圧回路２３とレベルコンバータ２４を共通に接続する構成であっても良い。入力バッファ回路２５は３Ｖの内部電源電圧を受けて動作し、パッド２９に与えられた信号をバッファして内部回路２２に出力する。パッド２９に与えられる信号が０Ｖ〜５Ｖの電圧振幅を持つ場合（５Ｖ系）、入力バッファ回路２５は３Ｖで動作するので、入力バッファ回路２５が出力する信号は０Ｖ〜３Ｖに変換されたものである。なお、パッド２９に与えられる信号が３Ｖ系の場合には、入力バッファ回路２５をそのまま通り、内部回路２２に入る。パッド３０は接地用端子である。
【００３９】
パッド２６、２８に電源電圧ＶＤＤ２が印加された瞬間は降圧回路２３は内部電源電圧ＶＤＤ１を出力しない。すなわち、図２の内部電源電圧ＶＤＤ１が立ち上がり始める前の状態にある。前述したように、レベルコンバータ２４内のキャパシタＣ１、Ｃ２又はＭＣ１の作用により、レベルコンバータ２４の状態は素早く決まり、従来問題となっていた貫通電流はほとんど流れない。
【００４０】
なお、図１０において、実際のチップ２０上には図示するパッド以外にも多数のパッドが設けられている。また、レベルコンバータ２４と同様のレベルコンバータが内部回路形成領域２１に複数形成されている。入力系も同様に複数設けられている。更に、図１０ではパッド２７は信号出力用でパッド２９は信号入力用であったが、例えば、パッド２７は信号入出力用であってもよい。この場合には、入力バッファ２５と同様の入力バッファがパッド２７に接続される。更に、内部回路２２は任意のものを意味し、例えばＣＰＵコア、ＲＯＭ、ＲＡＭ及びその他の周辺回路を含むものである。この場合の半導体装置は、マイクロコンピュータである。
【００４１】
図１１は、３Ｖの内部電源電圧ＶＤＤ１も電源電圧ＶＤＤ２と同様に外部から供給される半導体装置を示す図である。従って、図１１に示す装置は図１０に示す降圧回路２３を具備しない。パッド３１には３Ｖの内部電源電圧ＶＤＤ１が与えれ、直接内部回路２２に印加される。また、パッド３２にも同様に内部電源電圧ＶＤＤ１が印加される。パッド３１と３２の代わりに１つのパッドを設け、内部回路２２と入力バッファ回路２５とを共通に接続する構成であってもよい。
【００４２】
以上、本発明の実施の形態及び種々の変形例を説明した。本発明は、上記説明から当業者が通常の創作活動により得られるその他の実施の態様等を含むものである。
【００４３】
【発明の効果】
以上説明したように、本発明によれば以下の効果が得られる。
請求項１に記載の発明によれば、例えば、キャパシタが第１のノードと高電位側に接続されているとすると、電源投入後の第１のノードは電源電圧の上昇とともに上昇し、所定の高電位側レベルとなる。よって、従来のように、第１のノードが不定電圧となることはなく、従来の問題点は解消できる。
【００４５】
請求項２に記載の発明によれば、レベルコンバータを構成するトランジスタと同一プロセスでキャパシタを製造することができる。
請求項３に記載の発明によれば、スイッチを設けることで、キャパシタの接続先を選択することができ、よりこの好ましい箇所に接続できる。
【００４６】
請求項４ないし８に記載の発明によれば、レベルコンバータが次段の回路で貫通電流を生じさせないように機能するので、消費電力の小さい半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるレベルコンバータ及びその前段及び後段回路を示す図である。
【図２】  図１に示すレベルコンバータの動作を説明するためのグラフである。
【図３】図１に示すレベルコンバータの第１の変形例を示す図である。
【図４】図１に示すレベルコンバータの第２の変形例を示す図である。
【図５】図１に示すレベルコンバータの第３の変形例を示す図である。
【図６】図１に示すレベルコンバータの第４の変形例を示す図である。
【図７】本発明のレベルコンバータを有する半導体装置の一部を示す図である。
【図８】スイッチを具備するレベルコンバータの一実施の態様を示す図である。
【図９】図８に示す回路を具備する半導体装置のレイアウトを示す図である。
【図１０】本発明のレベルコンバータを有する半導体装置の一構成例を示すブロック図である。
【図１１】本発明のレベルコンバータを有する半導体装置の別の構成例を示すブロック図である。
【図１２】従来のレベルコンバータ及びその前段及び後段回路を示す図である。
【図１３】従来のレベルコンバータを含む回路の一例を示す図である。
【図１４】従来のレベルコンバータを含む回路の別の例を示す図である。
【図１５】従来のレベルコンバータの動作を示す図である。
【符号の説明】
１０  出力バッファ回路
１１  端子（パッド）
２０  チップ
２１  内部回路形成領域
２２  内部回路
２３  降圧回路
２４  レベルコンバータ
２５  入力バッファ
【図１】
0003705880.tif 000002
【図２】
0003705880.tif 000003
【図３】
0003705880.tif 000004
【図４】
0003705880.tif 000005
【図５】
0003705880.tif 000006
【図６】
0003705880.tif 000007
【図７】
0003705880.tif 000008
【図８】
0003705880.tif 000009
【図９】
0003705880.tif 000010
【図１０】
0003705880.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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