(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置されたメモリセルで構成されたメモリセルアレーと、
前記メモリセルアレーからロウ方向に１本分のメモリセルをそれぞれ選択する複数のビット線と、
前記メモリセルアレーからカラム方向に１本分のメモリセルをそれぞれ選択する複数のワード線と、
前記ビット線を選択するカラムデコーダと、
前記ワード線を選択するロウデコーダと、
前記ビット線をディスチャージするディスチャージ回路とで構成される半導体記憶装置において、
前記半導体記憶装置に記憶されたデータを読み出すアドレス更新時には、カラム方向に奇数列のビット線から順次１ビット線毎に選択し、奇数列のビット線上のメモリーセルを全て読み出した後、偶数列のビット線を順次１ビット線毎に選択し、偶数列のビット線上のメモリーセルを全て読み出し、かつ２系統の制御信号により読み出し選択されていない奇数列のビット線、または偶数列のビット線の一方を選択ディスチャージすることを特徴とする半導体記憶装置。
【請求項２】
マトリクス状に配置されたメモリセルで構成されたメモリセルアレーと、
前記メモリセルアレーからロウ方向に１本分のメモリセルをそれぞれ選択する複数のビット線と、
前記メモリセルアレーからカラム方向に１本分のメモリセルをそれぞれ選択する複数のワード線と、
前記ビット線を選択するカラムデコーダと、
前記ワード線を選択するロウデコーダと、
前記ビット線をディスチャージするディスチャージ回路とで構成される半導体記憶装置において、
前記半導体記憶装置に記憶されたデータを読み出すアドレス更新時には、カラム方向に１列目のビット線から順次（１＋ｎ）列目、（１＋２ｎ）列目、（１＋３ｎ）列目．．．と、１ビット線毎に選択し、選択したビット線上のメモリーセルを全て読み出した後、２列目、（２＋ｎ）列目、（２＋２ｎ）列目．．．、ｓ列目、（ｓ＋ｎ）列目、（ｓ＋２ｎ）．．．．（但し、ｎは２以上の整数。ｓは選択を行う際の開始列。）のビット線を順次１ビット線毎に選択し、選択したビット線上のメモリーセルを全て読み出し、かつｎ系統の制御信号により読み出し選択されていない列のビット線の一方を選択ディスチャージすることを特徴とする半導体記憶装置。
【請求項３】
マトリクス状に配置されたメモリセルで構成されたメモリセルアレーと、
前記メモリセルアレーからロウ方向に１本分のメモリセルをそれぞれ選択する複数のビット線と、
前記メモリセルアレーからカラム方向に１本分のメモリセルをそれぞれ選択する複数のワード線と、
前記ビット線を選択するカラムデコーダと、
前記ワード線を選択するロウデコーダと、
前記ビット線をディスチャージするディスチャージ回路とで構成される半導体記憶装置において、
前記半導体記憶装置に記憶されたデータを読み出すアドレス更新時には、カラム方向に偶数列のビット線から順次１ビット線毎に選択し、偶数列のビット線上のメモリーセルを全て読み出した後、奇数列のビット線を順次１ビット線毎に選択し、奇数列のビット線上のメモリーセルを全て読み出し、かつ２系統の制御信号により読み出し選択されていない奇数列のビット線、または偶数列のビット線の一方を選択ディスチャージすることを特徴とする半導体記憶装置。
【請求項４】
アドレス最上位ビットの論理値"０"の時、偶数列または偶数列のどちらか一方のビット線をディスチャージし、アドレス最上位ビットの論理値"１"の時、前記論理値"０"の時と異なるビット線をディスチャージするように、アドレス最下位ビットとアドレス最上位ビットのデコード結果から論理和を取って制御することを特徴とする請求項１または請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、携帯を目的とした各種電気機器の小型化、電池化に伴い、搭載されるＬＳＩは微細化、低電力化が進んでいる。また、アプリケーションの多様化に伴い、必要とされるメモリー容量も増加の一途をたどっており、搭載される半導体記憶装置の低電力化がシステムの低電力化のキーポイントとなってきている。
【０００３】
以下、従来の半導体記憶装置について説明する。
【０００４】
図８は、従来の半導体記憶装置の一例について、読み出し専用メモリーのブロック図を示すものである。従来の読み出し専用メモリーは、マトリクス状に配置され１６本のビット線で構成されたメモリセルアレー１とカラムデコーダ２とロウデコーダ３、および隣接ビット線間のカップリング容量による誤動作防止のため読み出し選択されていないビット線の電荷をディスチャージする回路４から成り、カラムデコーダ２には、アドレス下位４ビット（ＡＤ０〜ＡＤ３）が入力され、ロウデコーダ３には、残りのアドレス上位ビット（ＡＤ４〜ＡＤｎ）が入力されている。また、メモリセルアレー１は、カラム方向へアドレス“０”から順にビット線上に配置されたメモリーセルに割り当てられており、１６アドレス毎に、ロウ方向にワード線１本分シフトして、同様にアドレスがビット線上に配置されたメモリーセルに割り当てられている。また、ディスチャージ回路４は、ｎチャンネル電界効果トランジスタ５から構成され、メモリセルアレー１のビット線と基準電位点６の間にそれぞれ接続されており、ゲートには、カラムデコーダ２からアドレス下位４ビットのデコード結果を用いた１６本の制御信号がそれぞれ接続されている。この構成によれば、例えば、アドレス“０”のメモリーセルの内容を読み出す場合、まずカラムデコーダ２で１番目のビット線ＢＬ１が選択されると同時に、ディスチャージ回路４の制御信号は、１番目のビット線のディスチャージ制御信号ＢＲＳＴ１が非選択、他のビット線のディスチャージ制御信号ＢＲＳＴ２〜ＢＲＳＴ１６までが選択され、ディスチャージ回路４では、２番目以降のビット線ＢＬ２〜ＢＬ１６のｎチャンネル電界効果トランジスタ５が活性化され、それぞれのビット線の電荷がディスチャージされる。また、ロウデコーダ３では、１番目のワード線ＷＬ１が選択されており、この状態で、選択されている１番目のビット線ＢＬ１に対してプリチャージをかけ読み出し動作が実行される。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体記憶装置は、アドレスが更新される度にカラム方向に選択されるビット線が変更され、一つ前に選択されていたビット線にプリチャージされた電荷が保持されていても、必ずディスチャージする必要があった。
【０００６】
その理由としては、近年、微細化が進み、配線幅が狭くなってきたため、隣接ビット間のカップリング容量による影響を受けやすい構成になってきている。そのため、隣接ビット間のカップリング容量による誤動作を防止するため、アドレスの更新の度に、プリチャージしたビット線を必ずディスチャージする必要があった。このようなプリチャージ、ディスチャージの繰り返しにより、多くの電力を消費するという問題があった。
【０００７】
また、カラムデコーダからのディスチャージ回路の制御信号がビット線分あるため、ドライバの消費電流や複数ドライバが占めるマスクレイアウト面積が増大するという問題も生じていた。
【０００８】
本発明は上記従来の問題点を解決するもので、低電力化、小面積を実現することのできる半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明の半導体記憶装置は、マトリクス状に配置されたメモリセルで構成されたメモリセルアレーと、メモリセルアレーからロウ方向に１本分のメモリセルをそれぞれ選択する複数のビット線と、メモリセルアレーからカラム方向に１本分のメモリセルをそれぞれ選択する複数のワード線と、ビット線を選択するカラムデコーダと、ワード線を選択するロウデコーダと、ビット線をディスチャージするディスチャージ回路とで構成される半導体記憶装置において、半導体記憶装置に記憶されたデータを読み出すアドレス更新時には、カラム方向に奇数列のビット線から順次１ビット線毎に選択し、奇数列のビット線上のメモリーセルを全て読み出した後、偶数列のビット線を順次１ビット線毎に選択し、偶数列のビット線上のメモリーセルを全て読み出し、かつ２系統の制御信号により読み出し選択されていない奇数列のビット線、または偶数列のビット線の一方を選択ディスチャージすることを特徴とするものである。
【００１４】
また、本発明の半導体記憶装置は、半導体記憶装置に記憶されたデータを読み出すアドレス更新時には、カラム方向に１列目のビット線から順次（１＋ｎ）列目、（１＋２ｎ）列目、（１＋３ｎ）列目．．．と、１ビット線毎に選択し、選択したビット線上のメモリーセルを全て読み出した後、２列目、（２＋ｎ）列目、（２＋２ｎ）列目．．．、ｓ列目、（ｓ＋ｎ）列目、（ｓ＋２ｎ）．．．．（但し、ｎは２以上の整数。ｓは選択を行う際の開始列。）のビット線を順次１ビット線毎に選択し、選択したビット線上のメモリーセルを全て読み出し、かつｎ系統の制御信号により読み出し選択されていない列のビット線の一方を選択ディスチャージすることを特徴とするものである。
【００１５】
さらに、本発明の半導体記憶装置は、アドレス最上位ビットの論理値“０”の時、偶数列または偶数列のどちらか一方のビット線をディスチャージし、アドレス最上位ビットの論理値“１”の時、前記論理値“０”の時と異なるビット線をディスチャージするように、アドレス最下位ビットとアドレス最上位ビットのデコード結果から論理和を取って制御することを特徴とするものである。
【００１６】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態では、メモリーセルアレーが１６本のビット線で構成されている例を用いているが、１６本に限定されるものではない。
【００１７】
（実施の形態１）
以下、本発明の第１の実施の形態について、図１を参照しながら説明する。
【００１８】
図１は、本発明の半導体記憶装置の第１の実施の形態について、読み出し専用メモリーのブロック図を示すものである。図中、従来例の図８と同じ構成をとる部分については、同じ符号を付けている。図１において、本発明の読み出し専用メモリーは、マトリクス状に配置され１６本のビット線ＢＬ１〜ＢＬ１６で構成されたメモリセルアレー７とカラムデコーダ２とロウデコーダ３、および読み出し選択されていないビット線の電荷をディスチャージする回路４から成り、メモリセルアレー７は、ロウ方向へアドレス“０”からアドレス“全ワード線数”まで順に１番目のビット線ＢＬ１の同一ビット線上に配置されたメモリーセルに割り当てられ、２番目のビット線ＢＬ２以降も同様に、前のビット線（ＢＬ１）上に配置されたメモリーセルの最後に割り当てられたアドレスの次のアドレスを初期値として、ロウ方向の同一ビット線上に配置されたメモリーセルへ順にアドレスを割り当てられている。また、ディスチャージ回路４は、ｎチャンネル電界効果トランジスタ５から構成され、メモリセルアレー７のビット線と基準電位点６の間にそれぞれ接続されており、ゲートには、カラムデコーダ２からのデコード結果を用いた１６本の制御信号ＢＲＳＴ１〜ＢＲＳＴ１６がそれぞれ接続される構成となっている。
【００１９】
以上のように構成された本実施の形態の半導体記憶装置について、以下その動作を説明する。
【００２０】
アドレス“０”のメモリーセルの内容を読み出す場合、まずカラムデコーダ２で１番目のビット線ＢＬ１が選択されると同時に、ディスチャージ回路４の制御信号は、１番目のビット線のディスチャージ制御信号ＢＲＳＴ１が非選択、他のビット線のディスチャージ制御信号ＢＲＳＴ２〜ＢＲＳＴ１６までが選択され、ディスチャージ回路４では、前記制御信号に従い２番目以降のビット線ＢＬ２〜ＢＬ１６のｎチャンネル電界効果トランジスタ５が活性化され、それぞれのビット線の電荷がディスチャージされる。また、ロウデコーダ３では、１番目のワード線ＷＬ１が選択されており、この状態で、選択されている１番目のビット線ＢＬ１に対してプリチャージが掛かり読み出し動作が実行される。
【００２１】
次に、アドレスがロウ方向に１つ更新されアドレス“１”のメモリーセルの内容を読み出しにいく。この時、カラムデコーダ２のデコード結果は、一つ前のアドレス“０”を読み出した場合と同様であり選択されるビット線の更新がない。
ロウデコーダ３の結果のみ２番目のワード線ＷＬ２に更新される。
【００２２】
また、ロウ方向にアドレスが一つ更新される時、ビット線ＢＬ１はディスチャージされず、一つ前の読み出し動作時にプリチャージされた電荷が残っている場合は、そのまま電荷が保持される。この様な動作を繰り返し、選択するワード線をロウ方向に順次更新し、ビット線ＢＬ１が選択された状態で、ビット線１本分のメモリセルのデータを読み出す。
【００２３】
そして、ワード線１本分のデータを全て読み出し終わると、次に、ビット線ＢＬ２が選択され、ビット線ＢＬ１が選択された時と同様の動作を繰り返し、ワード線ＢＬ２のデータを順次読み出す。この時、２番目のビット線のディスチャージ制御信号ＢＲＳＴ２が非選択、他のビット線のディスチャージ制御信号ＢＲＳＴ１、ＢＲＳＴ３〜ＢＲＳＴ１６までが選択され、ディスチャージ回路４では、前記制御信号に従い１番目、３番目〜１６番目のビット線ＢＬ１、ＢＬ３〜ＢＬ１６のｎチャンネル電界効果トランジスタ５が活性化されている。
【００２４】
以上のように本実施の形態によれば、アドレス更新時に、選択するビット線をカラム方向に変更することなく同一ビット線上のメモリーセルをロウ方向へ読み出すことにより、ワード線１本分のメモリーセルを読み出す迄は、カラム選択されたビット線に対してディスチャージが掛からないので、一つ前の読み出し動作時にプリチャージされた電荷が保持されていた場合、電荷の再利用が可能となり低電力化を実現できる。
【００２５】
（実施の形態２）
次に、本発明の第２の実施の形態について、図２を参照しながら説明する。
【００２６】
図２は、本発明の半導体記憶装置の第２の実施の形態について、読み出し専用メモリーのブロック図を示すものである。図中、従来例の図８及び第１の実施の形態の図１と同じ構成をとる部分については、同じ符号を付けている。図２において、本発明の読み出し専用メモリーは、基本的なブロック構成は図１の構成と同様であるので説明を省略する。
【００２７】
図１の構成と異なる点は、具体的なアドレスビットの割り振りを示しており、カラムデコーダ２にアドレス上位４ビット（ＡＤ(ｎ−３)〜ＡＤｎ）が入力され、ロウデコーダ３に残りのアドレス下位ビット（ＡＤ０〜ＡＤ(ｎ−４)）が入力されている構成としている点である。
【００２８】
実施の形態２については、その動作及び効果は第１の実施の形態と全く同様なので説明を省略する。
【００２９】
（実施の形態３）
次に、本発明の第３の実施の形態について、図３を参照しながら説明する。
【００３０】
図３は、本発明の半導体記憶装置の第３の実施の形態について、読み出し専用メモリーのブロック図を示すものである。図中、従来例の図８及び第１の実施の形態の図１と同じ構成をとる部分については、同じ符号を付けている。図３において、本発明の読み出し専用メモリーは、基本的な回路構成は図１の構成と同様であるので説明を省略する。
【００３１】
図１を参照しながら説明した第１の実施の形態と異なる点は、第１の実施の形態のメモリセルアレー７を構成するメモリーセルのアドレスの割り当て順が、同一のビット線上で順にロウ方向に割り当てられているのに対し、本実施の形態では、マトリクス状に配置され１６本のビット線で構成されたメモリセルアレー８の奇数列のビット線上のメモリーセルから順に偶数列のビット線上のメモリーセルへとアドレスが割り当てられている点である。
【００３２】
また、ディスチャージ回路９のｎチャンネル電界効果トランジスタ５のゲート制御も奇数列と偶数列の２系統に集約されており、カラムデコーダ１０からのデコード結果を用いた２本の制御信号がそれぞれ接続される構成となっている点である。
【００３３】
以上のように構成された本実施の形態の半導体記憶装置について、以下その動作を説明する。
【００３４】
アドレス“０”からアドレス“７”のメモリーセルの内容を読み出す場合、まず、カラムデコーダ１０で１番目のビット線ＢＬ１から１６番目のビット線ＢＬ１６の奇数列のビット線が順に（ＢＬ１、ＢＬ３、ＢＬ５．．．．ＢＬ１５）選択される。
【００３５】
この時、ディスチャージ回路９の制御信号は、前記アドレスの読み出し動作が完了するまで奇数列のビット線のディスチャージ制御信号ＢＲＳＴ１が非選択、偶数列のビット線のディスチャージ制御信号ＢＲＳＴ２が選択され、ディスチャージ回路９では、偶数列のビット線に接続されているｎチャンネル電界効果トランジスタ５が活性化され、偶数列のビット線の電荷がディスチャージされ続ける。
【００３６】
次に、アドレス“８”からアドレス“Ｆ”のメモリーセルの内容を読み出す場合、アドレス“７”からアドレス“８”に更新された時に、ディスチャージ回路９の奇数列のビット線のディスチャージ制御信号ＢＲＳＴ１が選択、偶数列のビット線のディスチャージ制御信号ＢＲＳＴ２が非選択され、ディスチャージ回路９では、奇数列のビット線に接続されているｎチャンネル電界効果トランジスタ５を活性化し、奇数列のビット線の電荷がディスチャージされ続ける。従って、同一ワード線のワード線１本分のメモリーセルを読み出す間に、カラムデコーダ１０のディスチャージ制御信号のドライバは１回だけ切り替わることになる。
【００３７】
以上のように本実施の形態によれば、アドレス更新時、カラム方向に奇数列のビット線から順次１ビット線毎に選択した後、同様に偶数列のビット線を順次１ビット線毎に選択するようにメモリーセルを読み出し、また隣接ビット線間のカップリング容量による誤動作防止のため選択されたビット線の両側のビット線が必ずディスチャージされるように２系統の制御信号で読み出し選択されていない奇数列のビット線、または偶数列のビット線の一方を選択ディスチャージすることにより、従来アドレス更新の度にディスチャージ制御信号が切り替わっていたものが１回に減少し、前記制御信号のドライバの消費電力を抑えることが可能になる。また、前記制御信号のドライバの数を２つに減少させることが可能となったため、レイアウトに占める前記制御ドライバの面積も削減できる。
【００３８】
（実施の形態４）
次に、本発明の第４の実施の形態について、図４を参照しながら説明する。
【００３９】
図４は、本発明の半導体記憶装置の第４の実施の形態について、読み出し専用メモリーのブロック図を示すものである。図中、従来例の図８及び第１の実施の形態の図１及び第３の実施の形態の図３と同じ構成をとる部分については、同じ符号を付けている。図４において、本発明の読み出し専用メモリーは、基本的なブロック構成は図３の構成と同様である。
【００４０】
異なるのは、前記ディスチャージ制御信号ＢＲＳＴ１及びＢＲＳＴ２を制御する具体的なアドレスビットの割り振りを示しており、カラムデコーダ１０に、構成されるカラム数のデコードに必要なアドレスの最上位ビット（ＡＤ３）を入力し、奇数列のビット線のディスチャージ制御信号ＢＲＳＴ１は論理値“１”で偶数列のビット線のディスチャージ制御信号ＢＲＳＴ２は論理値“０”で制御する構成としている点である。従って、第３の実施の形態の効果に加え、１つの制御信号でＢＲＳＴ１とＢＲＳＴ２とを制御することができる。
【００４１】
（実施の形態５）
次に、本発明の第５の実施の形態について、図５を参照しながら説明する。
【００４２】
図５は、本発明の半導体記憶装置の第５の実施の形態について、読み出し専用メモリーのブロック図を示すものである。図中、従来例の図８及び第１の実施の形態の図１及び第３の実施の形態の図３と同じ構成をとる部分については、同じ符号を付けている。図５において、本発明の読み出し専用メモリーは、基本的なブロック構成は図３の構成と同様である。異なるのは、マトリクス状に配置され１６本のビット線で構成されたメモリセルアレー１１の奇数列のビット線上のメモリーセルに順にアドレスが割り当てられ、ロウ方向へ全ワード線数のアドレスの割り当てが完了してから、つまり、奇数列のビット線上のメモリーセルを全て読み出してから、偶数列のビット線上のメモリーセルへアドレスが割り当てられる点である。
【００４３】
以上のように構成された本実施の形態の半導体記憶装置について、以下その動作を説明する。
【００４４】
まず、カラムデコーダ１０で１番目のビット線ＢＬ１から１６番目のビット線ＢＬ１６の奇数列のビット線が順に選択され、ディスチャージ回路９の制御信号は、奇数列のビット線ディスチャージ制御信号ＢＲＳＴ１が非選択、偶数列のビット線ディスチャージ制御信号ＢＲＳＴ２が選択され、ディスチャージ回路４では、偶数列のビット線に接続されているｎチャンネル電界効果トランジスタ５が活性化され、偶数列のビット線の電荷がディスチャージされ続ける。前記ディスチャージの状態は、ロウデコーダ３のデコード結果が最上位のワード線ＷＬｘを選択して、前記ワード線の奇数列のビット線上のメモリーセルが読み出されるまで維持される。奇数列のビット線上のメモリーセルがロウ方向に全て読み出された後、カラムデコーダ１０で２番目のビット線ＢＬ２から１６番目のビット線ＢＬ１６の偶数列のビット線ＢＬ２、ＢＬ４、ＢＬ６．．．が順に選択され、前記奇数列のメモリーセルの読み出しと同様な動作をする。
【００４５】
以上のように本実施の形態によれば、アドレス更新時に、カラム方向に奇数列のビット線から順次１ビット線毎に選択し、奇数列のビット線上の全ワード線分のメモリーセルを読み出す迄は、カラム選択された奇数列のビット線に対してディスチャージが掛からないので、前回選択されたビット線の読み出し動作時にプリチャージされた電荷が保持されていた場合、電荷の再利用が可能となり低電力化を実現できる。当然、偶数列のビット線上のメモリーセルを読み出す時も同様の効果が得られる。また隣接ビット線間のカップリング容量による誤動作防止のため選択されたビット線の両側のビット線が必ずディスチャージされるように２系統の制御信号で読み出し選択されていない奇数列のビット線、または偶数列のビット線の一方を選択ディスチャージすることにより、従来アドレス更新の度にディスチャージ制御信号が切り替わっていたものが１回に減少し、前記ディスチャージ制御信号のドライバの消費電力を抑えることが可能になる。また、前記制御信号のドライバの数を２つに減少させることが可能となったため、レイアウトに占める前記制御ドライバの面積も削減できる。
【００４６】
（実施の形態６）
次に、本発明の第６の実施の形態について、図６を参照しながら説明する。
【００４７】
図６は、本発明の半導体記憶装置の第６の実施の形態について、読み出し専用メモリーのブロック図を示すものである。図中、従来例の図８及び第１の実施の形態の図１及び第３の実施の形態の図３及び第５の実施の形態の図５と同じ構成をとる部分については、同じ符号を付けている。図６において、本発明の読み出し専用メモリーは、基本的なブロック構成は図５の構成と同様である。異なるのは、具体的なアドレスビットの割り振りを示しており、カラムデコーダ１０にアドレス下位３ビット（ＡＤ０〜ＡＤ２）とアドレス最上位ビット（ＡＤｎ）が入力され、アドレス最上位ビット（ＡＤｎ）で奇数列または偶数列のビット線のディスチャージ制御信号を制御し、ロウデコーダ３に残りのアドレス上位ビット（ＡＤ３〜ＡＤ(ｎ−１)が入力される構成としている点である。
【００４８】
その動作及び効果は第５の実施の形態と全く同様なので説明を省略する。
【００４９】
なお、第３〜６の実施の形態では、奇数列、偶数列のビット線を順に選択し、２系統の制御信号で構成していたが、ビット線を選択する際３つおきにし、かつ、３系統の制御信号で構成することも可能である。この時ドライバは３回切り替わることになる。
【００５０】
また、ビット線を選択する際ｎ個おきにし、かつ、ｎ系統の制御信号で構成することも可能であり、この時ドライバはｎ回切り替わることになるので、ｎが小さければ小さいほど効果が大きいのは言うまでもない。
【００５１】
また、第３〜６の実施の形態では、ビット線を、奇数列のついても偶数列についても、同一方向（図面では左から右へ）に順次選択していたが、必ずしも同一方向に順に選択する必要もなく、例えば、奇数列を右から左へ順に選択し、その後、偶数列を左から右へ選択してもよい。また、その逆も考えられる。
【００５２】
また、本実施の形態では奇数列を選択した後に偶数列を選択しているがこれについても、順番が異なっても何ら問題はない。
【００５３】
（実施の形態７）
次に、本発明の第７の実施の形態について、図７を参照しながら説明する。
【００５４】
図７（ａ）は、前記第６の実施の形態における奇数列および偶数列のビット線のディスチャージ制御の具体的な回路図を示すものである。図７（ａ）において、アドレス最上位ビット（ＡＤｎ）の論理値“０”とアドレス最下位ビット（ＡＤ０）の正負論理値とをＡＮＤ回路１２、１３で論理積をとり、それぞれの結果をＯＲ回路１４で論理和を取った結果で偶数列のビット線ディスチャージを制御するようにドライバ１５に接続され、また、アドレス最上位ビット（ＡＤｎ）の論理値“１”の反転論理とアドレス最下位ビット（ＡＤ０）の正負論理値とをＡＮＤ回路１６、１７で論理積をとり、それぞれの結果をＯＲ回路１８で論理和を取った結果で奇数列のビット線ディスチャージを制御するようにドライバ１９接続され、また、ＡＮＤ回路１２、１３、１６、１７の結果は、カラム選択するために次段のデコード回路へ接続される構成となっている。
【００５５】
以上のように構成された本実施の形態の制御回路について、以下その動作を説明する。
【００５６】
図７（ｂ）に、本制御回路の真理値表を示す。本制御回路は、アドレス最下位ビット（ＡＤ０）の結果に依らず、アドレス最上位ビットの論理値“０”で偶数列のビット線ディスチャージ制御がアクティブになり、アドレス最上位ビットの論理値“１”で奇数列のビット線ディスチャージ制御がアクティブになるように動作する。
【００５７】
以上のように本実施の形態によれば、アドレス最上位ビット（ＡＤｎ）の論理値“０”のとき偶数列のビット線、アドレス最上位ビット（ＡＤｎ）の論理値“１”のとき奇数列のビット線をディスチャージするように、アドレス最下位ビット（ＡＤ０）とアドレス最上位ビット（ＡＤｎ）のカラムデコードの途中結果を用いて制御を行うことで、カラムデコードによるビット線選択と偶数列または奇数列のビット線ディスチャージ制御のタイミングを合わせることが可能となり、タイミングずれによる誤動作のリスクを回避でき、さらにメモリーマクロ内部でタイミングを閉じることが可能となる。
【００５８】
また、本実施の形態では、論理値“１”で奇数列のビット線ディスチャージ制御がアクティブになるようにし、論理値“０”で偶数列のビット線ディスチャージ制御がアクティブになるようにしているが、その逆に論理を組むこともできる。
【００５９】
また、本実施の形態の構成を実施の形態３のＢＲＳＴ１及び２の制御に採用することも出来る。
【００６０】
【発明の効果】
以上のように、本発明において代表的なものによって得られる効果について簡単に説明すれば、アドレス更新時にカラム方向に奇数列のビット線から順次１ビット線毎に選択し、奇数列のビット線上の全ワード線分のメモリーセルを読み出した後、同様に偶数列のビット線を順次１ビット線毎に選択し、偶数列のビット線上の全ワード線分のメモリーセルを読み出し、かつ２系統の制御信号により読み出し選択されていない奇数列のビット線、または偶数列のビット線の一方を選択ディスチャージすることで、一つ前の読み出し動作時にプリチャージされた電荷の再利用が可能となり低電力化が実現できる。また、ディスチャージするビット線を奇数列と偶数列の２系統化にすることで、ディスチャージ回路の制御信号のドライバ数を削減でき、消費電力削減および制御部の面積削減ができる優れた半導体記憶装置を実現するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体記憶装置のブロック図
【図２】本発明の第２の実施の形態における半導体記憶装置のブロック図
【図３】本発明の第３の実施の形態における半導体記憶装置のブロック図
【図４】本発明の第４の実施の形態における半導体記憶装置のブロック図
【図５】本発明の第５の実施の形態における半導体記憶装置のブロック図
【図６】本発明の第６の実施の形態における半導体記憶装置のブロック図
【図７】本発明の第７の実施の形態における半導体記憶装置の回路図
【図８】従来の半導体記憶装置のブロック図
【符号の説明】
１  メモリセルアレー
２  カラムデコーダ
３  ロウデコーダ
４  ディスチャージ回路
５  ｎチャンネル電界効果トランジスタ
【図１】
0003698019.tif 000002
【図２】
0003698019.tif 000003
【図３】
0003698019.tif 000004
【図４】
0003698019.tif 000005
【図５】
0003698019.tif 000006
【図６】
0003698019.tif 000007
【図７】
0003698019.tif 000008
【図８】
0003698019.tif 000009