(57)【特許請求の範囲】
【請求項１】
下部電極と、前記下部電極上に配置されたぺロブスカイト型酸化物からなる誘電体薄膜と、前記誘電体薄膜上に配置された上部電極とを有する薄膜キャパシタを具備する半導体装置において、
前記下部電極は、Ｓｉ上に、直接に、少なくとも 2種類の導電性ぺロブスカイト型酸化物の積層膜として形成されており、かつ、これらの積層膜は、前記誘電体薄膜と接するように配置された導電性ぺロブスカイト型酸化物からなる電極層と、前記電極層を構成する前記導電性ぺロブスカイト型酸化物とは異なり、かつ酸素欠損を存在させるか、又は構成元素の一部をＭ元素（ＭはＮｂ，Ｌａ，Ｐｒ，Ｓｍ及びＮｄから選ばれる少なくとも 1種の元素を示す）で置換して低酸素分圧下で安定にした導電性ぺロブスカイト型酸化物からなる電極バッファ層とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記下部電極は、前記誘電体薄膜と接するように配置され、ＳｒＲｕＯ3 、Ｓｒ1-x Ｂａx ＲｕＯ3 およびＳｒ1-y ＲＥy ＣｏＯ3 （ＲＥはＬａ、Ｐｒ、ＳｍおよびＮｄから選ばれる少なくとも 1種の元素を、ｘおよびｙは 0＜ｘ＜ 1、 0＜ｙ＜ 1を満足する数を示す）から選ばれる少なくとも 1種の導電性ぺロブスカイト型酸化物からなる電極層と、
酸素欠損を有するＡＥＴｉＯ3-d （ＡＥはＳｒおよびＢａから選ばれる少なくとも 1種の元素を示す）および構成元素の一部をＭ元素（ＭはＮｂ，Ｌａ，Ｐｒ，Ｓｍ及びＮｄから選ばれる少なくとも 1種の元素を示す）で置換したＡＥＴｉＯ3から選ばれる少なくとも 1種の導電性ぺロブスカイト型酸化物からなる電極バッファ層とを有することを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記Ｓｉは単結晶Ｓｉで形成されたプラグであり、前記電極バッファ層は、前記プラグ上に接続配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜キャパシタを電荷蓄積層として有する半導体記憶装置などの半導体装置に関する。
【０００２】
【従来の技術】
近年、大容量ＤＲＡＭや不揮発性の強誘電体メモリ（ＦＲＡＭ）などに搭載される薄膜キャパシタに関して、高誘電性材料や強誘電性材料の研究、さらには素子構造の研究などが活発に行われている。例えば、ＳｒＴｉＯ3 （以下、ＳＴＯと記す）やＢａ1-x Ｓｒx ＴｉＯ3 （以下、ＢＳＴＯと記す）などのペロブスカイト型酸化物を用いた薄膜キャパシタにおいては、Ｐｔ、Ｒｕなどの貴金属や  Ｒｕなどの貴金属の酸化物、ないしはこれらの積層膜を電極として利用することが検討されている。これらのうち、Ｒｕは特に加工性が良好で、ＲＩＥなどによる微細加工が可能であることから、ＤＲＡＭやＦＲＡＭ用のキャパシタ電極として優れたものであると考えられてきた。
【０００３】
しかし、上記したようなＲｕなどの貴金属やその酸化物を電極として用いた薄膜キャパシタでは、誘電体と電極との界面の不整合によって、イオン欠損などに起因する大量の界面準位発生が起こり、これが原因となってリーク電流の増大や誘電破壊耐性の低下などといった問題が生じている。
【０００４】
一方、上記したＳＴＯやＢＳＴＯと同一の結晶構造を有する導電性ペロブスカイト型酸化物を電極材料として用いることも検討されている。導電性ペロブスカイト型酸化物を電極として使用すると、誘電体と電極との界面で高い界面整合性が得られ、欠陥や界面準位の発生を抑制することができる。これらによって、高い誘電率、低いリーク電流といった良好な電気特性や高い誘電破壊耐性による高信頼性、長寿命を示す薄膜キャパシタが得られると期待されている。
【０００５】
また、上述したような導電性ペロブスカイト型酸化物をＴｉＡｌＮなどの導電性バッファ層を介してＳｉ上にエピタキシャル成長させ、さらにその上部にＢＳＴＯなどの誘電体をエピタキシャル成長させた、いわゆるエピタキシャルキャパシタでは、誘電体と電極との格子ミスマッチに起因する誘電体の格子歪みを利用して、極めて高い誘電率や歪み誘起強誘電性を発現させることができる。これらの特性を利用することによって、非常に高い電荷蓄積量を持つ常誘電体キャパシタを有する超高集積ＤＲＡＭや強誘電性キャパシタを有する不揮発性強誘電体メモリ（ＦＲＡＭ）を作製することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、導電性ペロブスカイト型酸化物を下部電極として用いる際には、その形成を酸素含有雰囲気で行う心要がある。ここで、通常下部電極はポリシリコンからなるプラグ、あるいはエピタキシャルキャパシタの場合にはエピタキシャル成長させた単結晶Ｓｉなどからなるプラグ上に形成する。導電性ペロブスカイト型酸化物からなる下部電極を通常の酸素含有雰囲気下で形成すると、Ｓｉプラグとの界面に酸化物が生成されて過大な接触が生じたり、場合によってはこの反応により電極表面のモフォロジー荒れが生じて、キャパシタショートが発生するなどの問題が生じることが知られている。
【０００７】
プラグ表面の酸化を防ぐために、Ｓｉ上に耐酸化性の高いＴｉＡｌＮなどからなる導電性バッファ層を設けたり、さらにＴｉＡｌＮなどの導電性バッファ層と導電性ペロブスカイト型酸化物からなる電極との間にＰｔなどからなる第２の導電性バッファ層を設けることも行われているが、ＴｉＡｌＮやＳｉの酸化によるモフォロジーの低下、誘電体や電極の高温成膜によるＰｔのモフォロジー荒れなどの問題は解決されていない。
【０００８】
さらに、上記した酸化によるモフォロジー荒れを防止するために、ＳｒＲｕＯ3 などの導電性ペロブスカイト型酸化物を低酸素分圧中で成膜することも可能ではあるが、多くの導電性ペロブスカイト型酸化物は低酸素分圧中で成膜すると結晶性が悪化し、電極や誘電体の膜質が低下してリークが増大するなどの問題が生じる。
【０００９】
一方、酸素欠損を有するＳｒＴｉＯ3 、あるいはＮｂや希土類元素で置換したＳｒＴｉＯ3 などを直接Ｓｉ上に成膜して電極としたり、これらをＴｉＡｌＮなどを介してＳｉ上に作製して電極として用いることも可能である。しかしながら、このような電極上にＢＳＴＯ誘電体などを形成する場合には、誘電体特性を向上させるために高濃度の酸素含有雰囲気中で作製することが必要となり、このため電極として用いたＳｒＴｉＯ3 の酸素欠損が消失して導電性が失われたり、電極中のＮｂや希土類元素が誘電体中に拡散してキャパシタ性能が低下するなどの問題が生じる。
【００１０】
加えて、これらの導電性ペロブスカイト型酸化物は、バルクでは酸素欠損を導入したり、Ｎｂや希土類元素による置換により完全な金属伝導性を得ることが可能であるが、薄膜特に膜厚が薄い薄膜にあっては、結晶性がそれほどよくないことや結晶に加わる応力によって、その電子状態は完全な金属であるとは言えず、キャリア濃度の高い半導体で記述されるものと言える。このような物質を電極材料としてＢＳＴＯなどの誘電体と直接積層すると、電極から誘電体への電子移動により電極／誘電体界面の電極側に空乏層ができる。このような空乏層は、キャパシタとしては誘電体の静電容量と空乏層容量との直列接続を生じさせるため、全体の容量が著しく低下するという問題点がある。
【００１１】
本発明はこのような課題に対処するためになされたもので、電極／誘電体界面の酸化によるモフォロジーの悪化、電極材料によるキャパシタ特性の低下、電極材料自体の特性低下などを防止した薄膜キャパシタを有する半導体装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、請求項１に記載したように、下部電極と、前記下部電極上に配置されたぺロブスカイト型酸化物からなる誘電体薄膜と、前記誘電体薄膜上に配置された上部電極とを有する薄膜キャパシタを具備する半導体装置において、前記下部電極は、Ｓｉ上に、直接に、少なくとも 2種類の導電性ぺロブスカイト型酸化物の積層膜として形成されており、かつ、これらの積層膜は、前記誘電体薄膜と接するように配置された導電性ぺロブスカイト型酸化物からなる電極層と、前記電極層を構成する前記導電性ぺロブスカイト型酸化物とは異なり、かつ酸素欠損を存在させるか、又は構成元素の一部をＭ元素（ＭはＮｂ，Ｌａ，Ｐｒ，Ｓｍ及びＮｄから選ばれる少なくとも 1種の元素を示す）で置換して低酸素分圧下で安定にした導電性ぺロブスカイト型酸化物からなる電極バッファ層とを有することを特徴としている。
【００１４】
本発明の半導体装置において、前記下部電極は、例えば請求項２に記載したように、前記誘電体薄膜と接するように配置され、ＳｒＲｕＯ3 、Ｓｒ1-x Ｂａx ＲｕＯ3 およびＳｒ1-y ＲＥy ＣｏＯ3 （ＲＥはＬａ、Ｐｒ、ＳｍおよびＮｄから選ばれる少なくとも 1種の元素を、ｘおよびｙは 0＜ｘ＜ 1、 0＜ｙ＜ 1を満足する数を示す）から選ばれる少なくとも 1種の導電性ぺロブスカイト型酸化物からなる電極層と、酸素欠損を有するＡＥＴｉＯ3-d （ＡＥはＳｒおよびＢａから選ばれる少なくとも 1種の元素を示す）および構成元素の一部をＭ元素（ＭはＮｂ，Ｌａ，Ｐｒ，Ｓｍ及びＮｄから選ばれる少なくとも 1種の元素を示す）で置換したＡＥＴｉＯ3から選ばれる少なくとも 1種の導電性ぺロブスカイト型酸化物からなる電極バッファ層とを有することを特徴としている。
【００１５】
本発明においては、薄膜キャパシタの下部電極および上部電極の少なくとも一方を、 2種類以上の導電性ぺロブスカイト型酸化物の積層膜で構成している。すなわち、誘電体薄膜側には電極層として金属導電性を示す一般的な導電性ぺロブスカイト型酸化物層を配置し、Ｓｉプラグなどと接する側には電極バッファ層として低酸素分圧下で安定な導電性ぺロブスカイト型酸化物層を配置している。
【００１６】
例えば、酸素欠損を有するＡＥＴｉＯ3-d や構成元素の一部をＭ元素で置換したＡＥＴｉＯ3 などの導電性ぺロブスカイト型酸化物は、低酸素分圧中のスパッタなどで容易に形成することができると共に、高温でのモフォロジーの低下がない。また、これらのぺロブスカイト型酸化物は半導体特性や金属導電性を示す。これらの酸化物は半導体特性を示すことがあるが、誘電体薄膜との間に上記した金属導電性を示す導電性ぺロブスカイト型酸化物が存在するので、空乏層の形成による容量低下の問題などは生じない。
【００１７】
さらに、電極バッファ層としての導電性ぺロブスカイト型酸化物と誘電体薄膜との間には、上述したように一般的な導電性ぺロブスカイト型酸化物が電極層として存在するため、この電極層が障壁となることにより、酸素欠損を有するＡＥＴｉＯ3-d の酸化を緩和したり、ＡＥＴｉＯ3 の置換元素Ｍの誘電体薄膜への拡散などを防止することができる。
【００１８】
上記したような酸素欠損を有する導電性ぺロブスカイト型酸化物や構成元素の一部をＭ元素で置換した導電性ぺロブスカイト型酸化物を電極バッファ層として使用し、さらにそれと積層して一般的なＳｒＲｕＯ3 、Ｓｒ1-x Ｂａx ＲｕＯ3 、Ｓｒ1-y ＲＥy ＣｏＯ3 などの導電性ぺロブスカイト型酸化物を電極層として形成することによって、電極／誘電体界面の酸化によるモフォロジーの悪化を防止した上で、電極材料によるキャパシタ特性の低下、電極材料自体の特性低下などを防ぐことが可能となる。
【００１９】
【発明の実施の形態】
以下、本発明を実施するための形態について説明する。
【００２０】
図１は本発明の半導体装置における薄膜キャパシタ部分の基本構造を示す断面図である。同図において、１は例えばポリシリコン(poly-Ｓｉ）や単結晶Ｓｉなどからなるプラグ２を有する半導体基板であり、このプラグ２上に薄膜キャパシタ３が形成されている。なお、キャパシタ構造は特に限定されるものではなく、種々の構造の薄膜キャパシタを適用することができる。
【００２１】
薄膜キャパシタ３は、ＤＲＡＭやＦＲＡＭなどの半導体記憶装置の電荷蓄積部などとして使用される。すなわち、プラグ２の下方に設けられたトランジスタ  （図示せず）と薄膜キャパシタ３とによって、本発明の半導体装置の一実施形態としてのＤＲＡＭやＦＲＡＭなどの半導体記憶装置が構成される。なお、トランジスタと薄膜キャパシタとの位置関係は特に限定されるものではなく、後述する実施形態に示すように、薄膜キャパシタの上方にトランジスタを配置することも可能である。
【００２２】
誘電体薄膜５としてのペロブスカイト型酸化物には、薄膜キャパシタ３の使用目的に応じて、誘電体としての機能を有する種々のぺロブスカイト型酸化物を用いることができる。例えば、薄膜キャパシタ３をＤＲＡＭに適用する場合には、誘電体薄膜５としてＢａ1-x Ｓｒx ＴｉＯ3 （ＢＳＴＯ）、ＳｒＴｉＯ3 （ＳＴＯ）、ＣａＴｉＯ3 、ＰｂＴｉＯ3 、ＢａＺｒＯ3 、ＢａＳｎＯ3 、ＰｂＺｒＯ3 などの高誘電性ペロブスカイト型酸化物が用いられる。
【００２３】
また、薄膜キャパシタ３をＦＲＡＭに適用する場合には、例えばＢａリッチなＢａ1-x Ｓｒx ＴｉＯ3 やＢａＴｉＯ3 などを用いることによって、下部電極４との格子ミスマッチに起因する歪誘起強誘電性を利用したＦＲＡＭの電荷蓄積部を構成することができる。なお、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 （ＰＬＺＴ）、Ｂｉ−Ｓｒ−Ｔａ−Ｏ、Ｂｉ−Ｓｒ−Ｔｉ−Ｏなどの強誘電性ペロブスカイト型酸化物を用いることも可能である。誘電体薄膜５の膜厚は特に限定されるものではなく、通常の薄膜キャパシタと同様に10〜 100nm程度とすることができる。
【００２４】
上記した薄膜キャパシタ３において、プラグ２上には下部電極４が形成されている。下部電極４は少なくとも 2種類の導電性ぺロブスカイト型酸化物の積層膜からなり、このような下部電極４上に膜厚 5〜 100nm程度のペロブスカイト型酸化物からなる誘電体薄膜５が形成されている。さらに、その上には上部電極６が設けられており、これらによって薄膜キャパシタ３が構成されている。
【００２５】
この実施形態における 2種類以上の導電性ぺロブスカイト型酸化物の積層膜からなる下部電極４は、具体的にはプラグ２側に配置された低酸素分圧下で安定な導電性ぺロブスカイト型酸化物からなる電極バッファ層７と、誘電体薄膜５と接するように配置された一般的な導電性ぺロブスカイト型酸化物からなる電極層８とを有している。なお、電極バッファ層７および電極層８は、さらにそれらを複数の導電性ぺロブスカイト型酸化物層で構成することも可能である。
【００２６】
上記した積層膜からなる下部電極４において、低酸素分圧下で安定な導電性ぺロブスカイト型酸化物からなる電極バッファ層７は、プラグ２と下部電極４との界面における酸化、それに基づくモフォロジー荒れなどを防止するものである。さらに、このような電極バッファ層７上に通常の導電性ぺロブスカイト型酸化物からなる電極層８を積層配置することによって、電極材料によるキャパシタ特性の低下や電極バッファ層７の電極材料としての特性低下などを防止している。
【００２７】
上述した電極バッファ層７の構成材料としては、例えば酸素欠損を有するＡＥＴｉＯ3-d （ＡＥはＳｒおよびＢａから選ばれる少なくとも 1種の元素を示す）や、構成元素の一部をＭ元素（ＭはＮｂおよび希土類元素から選ばれる少なくとも 1種の元素を示す）で置換したＡＥＴｉＯ3 などの導電性ぺロブスカイト型酸化物が用いられる。
【００２８】
酸素欠損を有する導電性ぺロブスカイト型酸化物の具体例としては、ＳｒＴｉＯ3-d 、ＢａＴｉＯ3-d 、Ｓｒ1-x Ｂａx ＴｉＯ3-d (x=0〜1)が挙げられる。構成元素の一部をＭ元素で導電性ぺロブスカイト型酸化物としては、（Ｓｒ1-a ，Ｍa ）ＴｉＯ3-d 、（Ｂａ1-a ，Ｍa ）ＴｉＯ3-d （a= 0.1〜 0.5）などが挙げられる。なお、これら構成元素の一部をＭ元素で置換した導電性ぺロブスカイト型酸化物は酸素欠損を有していてもよい。
【００２９】
上記した酸素欠損を有するＡＥＴｉＯ3-d や構成元素の一部をＭ元素で置換した（ＡＥ1-a ，Ｍa ）ＴｉＯ3 で表されるぺロブスカイト型酸化物は、低酸素分圧中のスパッタ成膜などで容易に形成することができ、かつ比較的良好な結晶性を得ることができると共に、電極材料に必要とされる導電性、具体的には10Ω・cm以下程度の導電性を満足する半導体特性や金属導電性を示すものである。言い換えると、これら導電性ぺロブスカイト型酸化物は電極材料に必要とされる導電性を有する上に、低酸素分圧下で安定であり、また高温でのモフォロジーの低下がないというような特徴を有している。
【００３０】
このような導電性ぺロブスカイト型酸化物からなる電極バッファ層７を適用することによって、プラグ２／下部電極４界面の酸化によるモフォロジー荒れを防ぐことができ、これによってキャパシタショートの発生やリーク電流の増大などを抑制することが可能となる。電極バッファ層７の厚さは、例えば 1〜20nm程度とすることが好ましい。電極バッファ層７の厚さがあまり薄いと上記したような効果が安定して得られないおそれがあり、一方あまり厚くしてもそれ以上の効果は得られない。
【００３１】
ここで、酸素欠損を有するＡＥＴｉＯ3-d で表される導電性ぺロブスカイト型酸化物においては、その導電性を得るために酸素欠損が重要な役割を果たしており、酸素欠損量ｄは0.01〜 0.4の範囲とすることが好ましい。ただし、電極バッファ層７を形成した後に電極層８や誘電体薄膜５を酸素含有雰囲気中で高温成膜する必要がある場合、電極バッファ層７の酸素欠損が消失して導電性が失われるおそれがある。このような場合には、構成元素の一部をＭ元素で置換した（ＡＥ1-a ，Ｍa ）ＴｉＯ3 で表されるぺロブスカイト型酸化物を使用することが好ましい。
【００３２】
上述したように、構成元素の一部をＭ元素で置換したＳｒＴｉＯ3 、ＢａＴｉＯ3 、Ｓｒ1-x Ｂａx ＴｉＯ3 などは、酸素欠損が存在しなくても導電性を示し、電極バッファ層７として機能させることができる。もちろん低酸素分圧下で成膜して酸素欠損を存在させてもよい。構成元素の一部をＭ元素で置換したぺロブスカイト型酸化物は、酸素欠損を存在させる（（ＡＥ1-a ，Ｍa ）ＴｉＯ3-d ）ことによって、より一層良好な導電性を得ることができる。
【００３３】
電極バッファ層７として使用する導電性ぺロブスカイト型酸化物において、Ｍ元素としての希土類元素にはＬａ、Ｐｒ、Ｓｍ、Ｎｄなどか用いられる。これら希土類元素やＮｂによる置換量ａは 0.1〜 0.5の範囲とすることが好ましい。Ｍ元素による置換量があまり少ないと良好な導電性を得ることができず、一方あまり多すぎると結晶性が低下して、良好な誘電特性や低リーク特性が得られなくなるおそれがある。
【００３４】
酸素欠損を有するＡＥＴｉＯ3-d や構成元素の一部をＭ元素で置換した（ＡＥ1-a ，Ｍa ）ＴｉＯ3 で表されるぺロブスカイト型酸化物において、ＡＥ元素としてのＢａとＳｒの比率は任意に設定することができる。例えば、電極バッファ層７の格子定数と、 poly-Ｓｉや単結晶Ｓｉなどからなるプラグ２（もしくは基板１）、あるいは後述するＴｉＮやＴｉ1-x Ａｌx Ｎなどからなる非酸化物バッファ層との格子定数との整合をとるために、Ｂａの組成比ｘを適宜設定することができる。
【００３５】
この際、電極バッファ層７上に形成する電極層８も電極バッファ層７と同一の面内格子定数を持つ場合があり、下部電極４と誘電体薄膜５との格子定数のミスマッチを設定するためには、電極バッファ層７、電極層８、誘電体薄膜５の組成を適当に選択することが好ましい。
【００３６】
なお、電極バッファ層７としては、例えばＳｒＶＯ3 、ＲｅＯ3 、ＡＷＯ3   （Ａはアルカリ金属）のような低酸素分圧中で安定な各種導電性ペロブスカイト型酸化物を用いることができるが、上記した酸素欠損を有するＡＥＴｉＯ3-d や構成元素の一部をＭ元素で置換した（ＡＥ1-a ，Ｍa ）ＴｉＯ3 で表されるぺロブスカイト型酸化物は、半導体装置にとって有害な元素を含まず、また特に誘電体として同様のＳｒ1-x Ｂａx ＴｉＯ3 を用いる場合には成膜装置を共用することができるなどの種々の利点を有している。このようなことから、本発明における電極バッファ層７としては、酸素欠損を有するＡＥＴｉＯ3-d や構成元素の一部をＭ元素で置換した（ＡＥ1-a ，Ｍa ）ＴｉＯ3 で表されるぺロブスカイト型酸化物を使用することが望ましい。
【００３７】
本発明における薄膜キャパシタ３においては、上述したような低酸素分圧中で安定な導電性ペロブスカイト型酸化物からなる電極バッファ層７上に、それとは異なる導電性ぺロブスカイト型酸化物からなる電極層８を積層配置し、これらの積層膜により下部電極４を構成している。ここで、電極層８には酸素欠損やＭ元素置換を有さない、通常の導電性ぺロブスカイト型酸化物が用いられる。
【００３８】
電極層８に用いる導電性ぺロブスカイト型酸化物としては、ＳｒＲｕＯ3 、  Ｓｒ1-x Ｂａx ＲｕＯ3 、Ｓｒ1-y ＲＥy ＣｏＯ3 （ＲＥはＬａ、Ｐｒ、ＳｍおよびＮｄから選ばれる少なくとも 1種の元素を、ｘおよびｙは 0＜ｘ＜ 1、 0＜ｙ＜ 1を満足する数を示す）などが例示される。電極層８の厚さは例えば 5〜   100nm程度とすることが好ましい。
【００３９】
前述したように、酸素欠損を有するＡＥＴｉＯ3-d や構成元素の一部をＭ元素で置換した（ＡＥ1-a ，Ｍa ）ＴｉＯ3 で表されるぺロブスカイト型酸化物のみを下部電極４として用いた場合、誘電体薄膜５を酸素含有雰囲気中で作製した際に電極材料の酸素欠損が消失して導電性が失われたり、電極材料中のＮｂや希土類元素が誘電体薄膜５中に拡散してキャパシタ性能が低下するなどの問題があるる。さらに、酸素欠損やＭ元素置換を有する導電性ぺロブスカイト型酸化物は半導体特性を示す場合があり、そのような電極材料上に直接誘電体薄膜５を成膜すると電極／誘電体界面の電極側に空乏層ができ、全体の容量を著しく低下させるというような問題もある。
【００４０】
本発明では電極バッファ層７上にＳｒＲｕＯ3 、Ｓｒ1-x Ｂａx ＲｕＯ3 、  Ｓｒ1-y ＲＥy ＣｏＯ3 などからなる電極層８を積層しており、誘電体薄膜５はこの電極層８と接するため、酸素欠損の消失に伴う導電性の低下、Ｎｂや希土類元素の誘電体薄膜５中への拡散に起因するキャパシタ性能の低下などを防止することが可能となる。さらに、空乏層の形成に伴うキャパシタ容量の低下などが生じることもない。
【００４１】
上述したように、下部電極４を電極バッファ層７および電極層８として、 2種類以上の導電性ぺロブスカイト型酸化物の積層膜で構成することによって、プラグ２／下部電極４界面の酸化によるモフォロジー荒れ、さらにはそれに伴うキャパシタショートの発生やリーク電流の増大などを抑制した上で、電極バッファ層７の電極材料としての特性低下やそれに基づくキャパシタ性能の低下などを防止することが可能となる。
【００４２】
電極バッファ層７は、半導体デバイスを構成するＳｉ基板１や単結晶Ｓｉプラグ２に直接エピタキシャル成長させたり、あるいは多結晶やアモルファスのＳｉプラグ上に直接多結晶膜として形成することも可能であるが、場合によっては図２に示すように、ＴｉＮやその一部をＡｌで置換して耐酸化性を向上させたＴｉ1-x Ａｌx Ｎなどの導電性を有する非酸化物からなる第２のバッファ層９を設け、その上部に電極バッファ層７を形成してもよい。
【００４３】
このような場合においても、ＴｉＮやＴｉ1-x Ａｌx Ｎなどからなる第２の電極バッファ層９をエピタキシャル単結晶膜として形成すれば、その上部に設ける電極バッファ層７、さらに電極層８や誘電体薄膜５、また場合によっては上部電極６までエピタキシャル成長させた単結晶へテロエピタキシャルキャパシタを作成することができる。
【００４４】
なお、上部電極６については、ＳｒＲｕＯ3 、Ｓｒ1-x Ｂａx ＲｕＯ3 、Ｓｒ1-y ＲＥy ＣｏＯ3 などの導電性ぺロブスカイト型酸化物の単層膜で構成してもよいし、また下部電極４と同様に 2種類以上の導電性ぺロブスカイト型酸化物の積層膜で構成してもよい。さらに、この実施形態では下部電極４を 2種類以上の導電性ぺロブスカイト型酸化物の積層膜で構成する場合について説明したが、上部電極６のみを 2種類以上の導電性ぺロブスカイト型酸化物の積層膜で構成することも可能であり、下部電極４の場合と同様な効果を得ることができる。
【００４５】
この実施形態で示した薄膜キャパシタ３を有する半導体記憶装置によれば、高集積ＤＲＡＭや不揮発性強誘電体メモリ（ＦＲＡＭ）などの特性の安定化、信頼性の向上、さらには特性の向上などを図ることができる。なお、本発明の半導体装置は半導体記憶装置に限らず、薄膜キャパシタを有する各種の半導体装置に適用することが可能である。
【００４６】
次に、上述した実施形態で示した薄膜キャパシタの具体例とその評価結果について説明する。
【００４７】
実施例１
この実施例１では、図３に示す半導体装置の薄膜キャパシタ部分を作製した。まず、単結晶Ｓｉ((100)方位）で形成したプラグ１１まで完成している基板１２上に、超高真空チャンバを有するヘリコンスパッタ装置を用いて、第２のバッファ層としてＴｉ0.7 Ａｌ0.8 Ｎ膜１３を10nm堆積した。さらに、下部電極の電極バッファ層として、ＲＦスパッタ装置を用いてＳｒＴｉＯ3-d 膜１４を10nm堆積した。この際の成膜雰囲気はＡｒ 0.1Paとし、別途行ったＳｒＴｉＯ3-d 膜の酸素欠損量測定によればｄ=0.3の値が得られた。また、膜の導電率は室温で 10mΩ・cmであった。
【００４８】
電極バッファ層としてのＳｒＴｉＯ3-d 膜１４の上部に、下部電極の電極層としてＳｒＲｕＯ3 膜１５をＲＦマグネトロンスパッタ装置を用いて30nm堆積した後、ＣＭＰを用いて表面を平坦化すると共にセル間を分離した。このような下部電極上に誘電体薄膜としてＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜１６を20nm、さらにその上に上部電極としてＳｒＲｕＯ3 膜１７を 100nm堆積し、ＤＲＡＭ用全酸化物キャパシタを作製した。
【００４９】
このようにして得た薄膜キャパシタのＸ線回折を行ったところ、この実施例１ではＴｉ0.7 Ａｌ0.8 Ｎ膜１３、ＳｒＴｉＯ3-d 膜１４、ＳｒＲｕＯ3 膜１５、Ｂａ0.2 Ｓｒ0.8 ＴｉＯ3 膜１６およびＳｒＲｕＯ3 膜１７の全てがエピタキシャル成長していることが分かった。さらに、断面電子顕微鏡観察を行ったところ、酸化層の生成に伴う下部電極／誘電体界面（具体的にはＳｒＲｕＯ3 膜１５とＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜１６との界面）やＴｉ0.7 Ａｌ0.8 Ｎ膜１３とＳｒＴｉＯ3-d 膜１４との界面の荒れなどは見受けられなかった。
【００５０】
また、本発明との比較例として、下部電極の電極バッファ層（ＳｒＴｉＯ3-d 膜１４）を設けない薄膜キャパシタ（比較例１）、また電極バッファ層として厚さ10nmのＰｔ膜を有する薄膜キャパシタ（比較例２）を作製し、これら比較例による薄膜キャパシタと実施例１による薄膜キャパシタの特性を比較した。
【００５１】
その結果、実施例１の薄膜キャパシタでは誘電率 990、2.2V印加時のリーク電流密度 1×10-7A/cm2 以下の特性が得られ、この薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生しなかった。これに対して、比較例１においては 260個の薄膜キャパシタのうち 99%が短絡により測定不可能であり、比較例２では 260個の薄膜キャパシタのうち 90%が短絡により測定不可能であった。また、残りの薄膜キャパシタについてもリーク電流は少ないものの、誘電率 390、ＤＣ 10V印加で 80%が1000秒以内に破壊する結果となった。
【００５２】
実施例２
実施例１と同様に、電極バッファ層としてＳｒ0.7 Ｌａ0.3 ＴｉＯ3-d 膜を用いた薄膜キャパシタを有する半導体装置を作製した。まず、単結晶Ｓｉ((100)方位）で形成したプラグまで完成している基板上に、超高真空チャンバを有するヘリコンスパッタ装置を用いて、第２のバッファ層としてＴｉ0.7 Ａｌ0.8 Ｎ膜を10nm堆積した。さらに、下部電極の電極バッファ層として、ＲＦスパッタ装置を用いてＳｒ0.7 Ｌａ0.3 ＴｉＯ3-d 膜を10nm堆積した。この際の成膜雰囲気は  Ａｒ 0.1Paとし、別途行ったＳｒ0.7 Ｌａ0.3 ＴｉＯ3-d 膜の酸素欠損量測定によればｄ=0.1の値が得られた。また、膜の導電率は室温で1mΩ・cmであった。
【００５３】
このＳｒ0.7 Ｌａ0.3 ＴｉＯ3-d 膜からなる電極バッファ層、さらに以下に述べる電極層や誘電体薄膜を堆積する際、特にこの実施例２で述べるようなエピタキシャルキャパシタを作製するにあたっては、各層の堆積初期層の膜質が膜全体、ひいては薄膜キャパシタの性能を向上させる上で極めて重要である。そこで、各層の堆積初期過程では膜の成長速度を抑えて結晶性を向上させるために、スパッタパワーを低く設定することが望ましい。具体的には、この実施例２では直径 8インチのＳｒ0.7 Ｌａ0.3 ＴｉＯ3-d ターゲットに100Wのパワーを印加して 2nm厚相当の初期膜を堆積し、この後スパッタパワーを800Wに増加して残りの 8nmの堆積を行っている。このような手順は電極バッファ層の上部に堆積する各層についても同様に実施した。
【００５４】
電極バッファ層としてのＳｒ0.7 Ｌａ0.3 ＴｉＯ3-d 膜の上部に、下部電極の電極層としてＳｒＲｕＯ3 膜をＲＦマグネトロンスパッタ装置を用いて30nm堆積した後、ＣＭＰを用いて表面を平坦化すると共にセル間を分離した。このような下部電極上に誘電体薄膜としてＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を20nm、さらにその上に上部電極としてＳｒＲｕＯ3 膜を 100nm堆積し、ＤＲＡＭ用全酸化物キャパシタを作製した。
【００５５】
このようにして得た薄膜キャパシタのＸ線回折を行ったところ、Ｔｉ0.7 Ａｌ0.8 Ｎ膜、Ｓｒ0.7 Ｌａ0.3 ＴｉＯ3-d 膜、ＳｒＲｕＯ3 膜、Ｂａ0.2 Ｓｒ0.8 ＴｉＯ3 膜およびＳｒＲｕＯ3 膜の全てがエピタキシャル成長していることが分かった。さらに、断面電子顕微鏡観察を行ったところ、酸化層の生成に伴う下部電極／誘電体界面（具体的にはＳｒＲｕＯ3 膜とＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜との界面）やＴｉ0.7 Ａｌ0.8 Ｎ膜とＳｒ0.7 Ｌａ0.3 ＴｉＯ3-d 膜との界面の荒れなどは見受けられなかった。
【００５６】
この実施例２の薄膜キャパシタでは、誘電率 900、2.2V印加時のリーク電流密度 1×10-7A/cm2 以下の特性が得られた。また、この薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生しなかった。図２はこの実施例２による薄膜キャパシタの印加電圧と誘電率との関係の測定結果、図３は印加電圧とリーク電流との関係の測定結果を示す図である。
【００５７】
また、この実施例２の薄膜キャパシタを搭載した半導体記憶装置の試験回路を作製し、ＤＲＡＭ動作におけるいわゆるエンデュランス測定、すなわちリフレッシュ時間延長に対する誤動作率の変化を測定したところ、1K個の試験ビットのうち 90%以上が20秒以上のリフレッシュサイクルまで正常動作し、キャパシタリークが極めて少ないことが判明した。
【００５８】
実施例３
この実施例３では多結晶膜キャパシタを搭載した例として、電極バッファ層に多結晶Ｓｒ0.7 Ｌａ0.3 ＴｉＯ3-d 膜を有する薄膜キャパシタを設けたＤＲＡＭを作製した。
【００５９】
まず、図６に示すように、ポリシリコンで形成したプラグ２１まで完成している基板２２上に、プラズマＴＥＯＳで厚さ 100nmの絶縁層２３を形成した。この絶縁層２３にキャパシタトレンチ２４をリソグラフィにより作製した。このようなキャパシタトレンチ２４を有する基板２２上に、ＤＣスパッタでアドヒージョン層として厚さ10nmのＴｉＮ膜２５、下部電極の電極バッファ層として厚さ10nmのＳｒ0.7 Ｌａ0.3 ＴｉＯ3-d 膜２６を堆積し、さらに下部電極の電極層としてＳｒＲｕＯ3 膜２７をＲＦマグネトロンスパッタを用いて50nm堆積した後、ＣＭＰを用いて表面を平坦化すると共にセル間を分離した。この下部電極上に誘電体薄膜としてＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜２８を40nm、さらにその上に上部電極としてＳｒＲｕＯ3 膜２９を 100nm堆積して、ＤＲＡＭ用キャパシタを作製した。この実施例３の薄膜キャパシタでは、誘電率 480、1.8V印加時のリーク電流   1×10-8A/cm2 以下の特性が得られた。また、この薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生しなかった。
【００６０】
実施例４
この実施例４では、ＴｉＡｌＮバッファ層を用いない薄膜キャパシタを有する半導体記憶装置を作製した。
【００６１】
まず、単結晶Ｓｉ((100)方位）で形成したプラグまで完成している基板上に、超高真空チャンバを有するヘリコンスパッタ装置を用いて、電極バッファ層としてＳｒ0.2 Ｂａ0.5 Ｌａ0.3 ＴｉＯ3-d 膜を10nm堆積した。別途行ったＳｒ0.2 Ｂａ0.5 Ｌａ0.3 ＴｉＯ3-d 膜の酸素欠損量測定によればｄ=0.2の値が得られ、また膜の導電率は室温で1mΩ・cmであった。
【００６２】
この電極バッファ層としてのＳｒ0.2 Ｂａ0.5 Ｌａ0.3 ＴｉＯ3-d 膜の上部に、下部電極の電極層としてＳｒＲｕＯ3 膜をＲＦマグネトロンスパッタを用いて30nm堆積した後、ＣＭＰを用いて表面を平坦化すると共にセル間を分離した。このような下部電極上に、誘電体薄膜としてＢａ0.2 Ｓｒ0.8 ＴｉＯ3 膜を20nm、さらにその上に上部電極としてＳｒＲｕＯ3 膜を 100nm堆積し、ＤＲＡＭ用全酸化物キャパシタを作製した。
【００６３】
このようにして得た薄膜キャパシタのＸ線回折を行ったところ、下部電極の電極バッファ層から上部電極まで全ての膜がエピタキシャル成長していることが分かった。さらに、断面電子顕微鏡観察を行ったところ、酸化層生成に伴う下部電極／誘電体界面やＳｒ0.2 Ｂａ0.5 Ｌａ0.3 ＴｉＯ3-d ／Ｓｉ界面の荒れなどは見受けられなかった。
【００６４】
この実施例４の薄膜キャパシタでは、誘電率 930、2.2V印加時のリーク電流密度 1×10-7A/cm2 以下の特性が得られた。また、この薄膜キャパシタに 10VのＤＣ電圧を印加しても誘電破壊は発生しなかった。さらに、この薄膜キャパシタを搭載した半導体記憶装置の試験回路を作製し、ＤＲＡＭ動作におけるエンデュランス測定を実施したところ，1K個の試験ビットのうち 90%以上が20秒以上のリフレッシュサイクルまで正常動作し、キャパシタリークが極めて少ないことが判明した。
【００６５】
実施例５
この実施例５では、ＴｉＡｌＮバッファ層を用いないＤＲＡＭ用常誘電体キャパシタを有する半導体記憶装置を作製した。
【００６６】
まず、単結晶Ｓｉ((100)方位）で形成したプラグまで完成している基板上に、超高真空チャンバを有するヘリコンスパッタ装置を用いて、電極バッファ層としてＳｒ0.4 Ｂａ0.3 Ｎｄ0.3 ＴｉＯ3-d 膜を10nm堆積した。別途行ったＳｒ0.4 Ｂａ0.3 Ｎｄ0.3 ＴｉＯ3-d 膜の酸素欠損量測定によればｄ=0.2の値が得られ、膜の導電率は室温で1mΩ・cmであった。
【００６７】
この電極バッファ層の上部に、下部電極の電極層としてＳｒＲｕＯ3 膜をＲＦマグネトロンスパッタを用いて30nm堆積した後、ＣＭＰをもちいて表面を平坦化すると共にセル間を分離した。このような下部電極上に、誘電体薄膜としてΒａ0.2 Ｓｒ0.8 ＴｉＯ3 を20nm、さらにその上に上部電極としてＳｒＲｕＯ3 を30nm堆積して、ＤＲＡＭ用全酸化物キャパシタを作製した。
【００６８】
このようにして得た薄膜キャパシタのＸ線回折を行ったところ、下部電極の電極バッファ層から上部電極まで全ての膜がエピタキシャル成長していることが分かった。さらに、断面電子顕微鏡観察を行ったところ、酸化層生成に伴う下部電極／誘電体界面やＳｒ0.4 Ｂａ0.3 Ｎｄ0.3 ＴｉＯ3-d 膜／Ｓｉ界面の荒れなどは見受けられなかった。
【００６９】
この実施例５の薄膜キャパシタでは、誘電率 950、2.2V印加時のリーク電流密度 1×10-7A/cm2 以下の特性が得られた。また、この薄膜キャパシタに 20VのＤＣ電圧を印加しても誘電破壊は発生しなかった。さらに、この薄膜キャパシタを搭載した半導体記憶装置の試験回路を作製し、ＤＲＡＭ動作におけるエンデュランス測定を実施したところ、1K個の試験ビットのうち 90%以上が20秒以上のリフレッシュサイクルまで正常動作し、キャパシタリークが極めて少ないことが判明した。
【００７０】
実施例６
この実施例６では、ＴｉＡｌＮバッファ層を用いない強誘電体キャパシタを具備する半導体記憶装置を作製した。
【００７１】
まず、単結晶Ｓｉ((100)方位）で形成したプラグまで完成している基板上に、超高真空チャンバを有するヘリコンスパッタ装置を用いて、電極バッファ層としてＳｒ0.4 Ｂａ0.3 Ｌａ0.3 ＴｉＯ3-d 膜を10nm堆積した。別途行ったＳｒ0.4 Ｂａ0.3 Ｌａ0.3 ＴｉＯ3-d 膜の酸素欠損量測定によればｄ=0.2の値が得られ、膜の導電率は室温で1mΩ・cmであった。
【００７２】
この電極バッファ層の上部に、下部電極の電極層としてＳｒＲｕＯ3 膜をＲＦマグネトロンスパッタを用いて30nm堆積した後、ＣＭＰを用いて表面を平坦化すると共にセル間を分離した。このような下部電極上に、誘電体薄膜としてＢａ  ＴｉＯ3 膜を20nm、さらにその上に上部電極としてＳｒＲｕＯ3 膜を 100nm堆積し、ＦＲＡＭ用の全酸化物キャパシタを作製した。
【００７３】
このようにして得たＦＲＡＭ用薄膜キャパシタのＸ線回折を行ったところ、  Ｓｒ0.4 Ｂａ0.3 Ｌａ0.3 ＴｉＯ3-d 膜、ＳｒＲｕＯ3 膜、ＢａＴｉＯ3 膜およびＳｒＲｕＯ3 膜の全てがエピタキシャル成長していることが分かった。さらに、断面電子顕微鏡観察を行ったところ、酸化層生成に伴う下部電極／誘電体界面やＳｒ0.4 Ｂａ0.3 Ｌａ0.3 ＴｉＯ3-d 膜／Ｓｉ界面の荒れなどは見受けられなかった。
【００７４】
この実施例６によるＦＲＡＭ用薄膜キャパシタの強誘電体特性を評価したところ、抗電圧2V、残留分極量0.4C/m2 の特性が得られた。さらに、このＦＲＡＭ用薄膜キャパシタを搭載した半導体記憶装置（ＦＲＡＭ）の試験回路を作製し、ＦＲＡＭ動作におけるいわゆる疲労特性の測定を行ったところ、1K個の試験ビットのうち 90%以上が1012回までの書き込み動作まで正常動作し、このキャパシタの疲労が少ないことが判明した。
【００７５】
実施例７
この実施例７では、ＬａドープＳｒＴｉＯ3 膜を電極バッファ層として用いたペデスタル型立体キャパシタを作製した。このペデスタル型立体キャパシタの製造工程について、図７および図８を参照して述べる。
【００７６】
まず、Ｓｉ酸化膜３１中に形成した単結晶Ｓｉプラグ３２の上部を10nmエッチバックした基板を用意した（図７（ａ））。この表面にＳｒ0.6 Ｌａ0.4 ＴｉＯ3 膜３３をヘリコンスパッタを用いて堆積し、さらにＣＭＰによって表面を平坦化した（図７（ｂ））。この際、単結晶Ｓｉプラグ３２の直上のＳｒ0.6 Ｌａ0.4 ＴｉＯ3 膜３３は単結晶Ｓｉプラグ３２にエピタキシャル成長し、単結晶電極バッファ層を形成している。
【００７７】
次いで、その表面にＳｉ酸化膜３４(60nm)を形成し、Ｓｒ0.6 Ｌａ0.4 ＴｉＯ3 膜３３の直上部分をエッチングで除去した（図７（ｃ））。さらに、その表面に下部電極の電極層材料としてＳｒＲｕＯ3 膜３５′を、Ｓｉ酸化膜３４上で50nmとなるように堆積した（図７（ｄ））。このとき、Ｓｉプラグ３２の直上部分のＳｒＲｕＯ3 膜３５′は電極バッファ層としてのＳｒ0.6 Ｌａ0.4 ＴｉＯ3 膜３３の結晶方位を引き継いだ単結晶エピタキシャル膜になっている。
【００７８】
上記したＳｒＲｕＯ3 膜３５′の表面を、ＣＭＰでＳｉ酸化膜３４の表面に達するまで研磨して、ＳｒＲｕＯ3 膜からなる電極層３５を形成し（図８（ａ））、さらにエッチングでＳｉ酸化膜３４を除去して、単結晶ＳｒＲｕＯ3 ぺデスタル型立体下部電極３５を得た（図８（ｂ））。
【００７９】
さらに、この単結晶ＳｒＲｕＯ3 ぺデスタル型立体下部電極３５上に、ＭＯＣＶＤ法で誘電体薄膜としてＢａ0.3 Ｓｒ0.7 ＴｉＯ3 膜３６を電極側壁で20nmの膜厚を有するように堆積し、その上に上部電極としてＳｒＲｕＯ3 膜３７(30nm)を同じくＭＯＣＶＤ法を用いて成膜してキャパシタとした。
【００８０】
Ｘ線や透過電子顕微鏡観察によって、この実施例７のキャパシタはＳｉプラグ３２から上部電極としてのＳｒＲｕＯ3 膜３７まで全てエピタキシャル成長したヘテロエピタキシャル全酸化物キャパシタであることを確認した。このキャパシタの実効誘電率は 800であり、0.15μm 世代のＤＲＡＭ用キャパシタとして十分な性能を持つことが確認された。
【００８１】
次に、本発明の半導体装置を半導体記憶装置に適用した他の実施形態について、図９〜図１１を参照して説明する。図９はこの実施形態の半導体記憶装置の 1ビット分とその隣接パターンの平面図、図１０は図９のＸ−Ｘ′線に沿った断面図、図１１は図９のＹ−Ｙ′線に沿った断面図である。
【００８２】
これらの図において、４１は不純物濃度が 1〜 5×1015cm-3程度の (100)配向のｐ型シリコン基板（第１の基板）であり、ｐ型シリコン基板４１上にはその表面に形成されたＮ+ 拡散層４２を介して、本発明による下部電極４３、すなわち例えばＳｒ0.7 Ｌａ0.3 ＴｉＯ2.9 膜からなる電極バッファ層４４と例えばＳｒＲｕＯ3 膜からなるエピタキシャル電極層４５、例えばエピタキシャル成長させた（Ｂａ，Ｓｒ）ＴｉＯ3 膜からなるキャパシタ絶縁膜４６、および例えばＳｒＲｕＯ3 膜からなる上部電極４７を有する薄膜キャパシタが形成されている。
【００８３】
また、第２の基板としてのＳＯＩ層４８上には、ゲート電極４９、ビット線５０、配線層５１、それらを絶縁する層間絶縁膜５２、５３、およびＳＯＩ基板中のソース／ドレイン拡散層のうちの一方とキャパシタの上部電極４７とを電気的に接続する接続孔ポリＳｉ層５４を有するトランジタが形成されている。これらのキャパシタとトランジスタにより半導体記憶装置が構成されている。なお、図９において、Ａは素子領域（Active Area)、Ｃはキャパシタ領域、Ｗはワード線である。
【００８４】
図９〜図１１に示す半導体記憶装置は、例えば以下のようにして製造することができる。図１２を参照して、この実施形態の半導体記憶装置の製造工程について述べる。なお、図１２は図１０に示した図９のＸ−Ｘ′線に沿った断面図に対応するものである。
【００８５】
まず、図１２（ａ）に示すように、 (100)配向性を持つ不純物濃度が 1〜 5×1015cm-3程度のｐ型Ｓｉ基板４１（またはｐ型Ｓｉ基板の表面にｐ型エピタキシャルＳｉ層を例えば 1μm 程度の膜厚で成長させたいわゆるエピタキシャル基板）に、ｎチャンネルトランジスタ形成領域にはｐウェル（図示せず）、またｐチャンネルトランジスタ形成領域にはｎウェル（図示せず）を形成する。
【００８６】
次いで、ＤＲＡＭモードの場合には、共通の一定電位となるプレート電極（ＰＬ）（この例が図１１に図示してある）、またＦＲＡＭモードの場合には、ビット線と同じ方向（平行）に形成される各メモリセル個別のプレート線（ドライブ線とも呼ぶ）となる下部電極群（Ｓｉ基板４１中のＮ+ 拡散層４２を深さ 0.1  μm 程度形成（省略も可能））を形成し、さらに例えば膜厚10nm程度のＳｒ0.7 Ｌａ0.3 ＴｉＯ2.9 膜を電極バッファ層４４として、また例えば膜厚20nm程度のＳｒＲｕＯ3 膜を電極層４５として形成する。
【００８７】
Ｎ+ 拡散層４２の形成には、例えばレジストマスク（図示せず）とＡｓ+ イオン注入法を用いてもよい。また、電極バッファ層４４および電極層４５は、 600℃程度の基板加熟を行って、Ｓｒ0.7 Ｌａ0.3 ＴｉＯ2.9 膜とＳｒＲｕＯ3 膜を順次スパッタ法を用いて成膜し、順次エピタキシャル成長させる。もし必要ならば、成膜した後に 700℃程度のアニールを行い、エピタキシャルさせてもよい。ここでの下部電極４３の電極バッファ層４４は、Ｓｉ基板４１とキャパシタ誘電体膜４６との間の相互拡散を防ぐ効果も有している。また、下部電極層４３には誘電体膜４６のリーク電流が少なくなるような材料を選択することが、ＤＲＡＭモードでの応用上重要である。ここでは、ＳｒＲｕＯ3 膜などを一例として用いている。
【００８８】
次で、全面にキャパシタ絶縁膜４６として例えば（Ｂａ，Ｓｒ）ＴｉＯ3 誘電体膜を形成する。誘電体膜４６は、例えばＲＦマグネトロンスパッタリングにより、基板温度 600℃でＡｒとＯ2 の混合ガス雰囲気中で成膜する。スパッタのターゲットとしてはＢａＴｉＯ3 焼結体およびＳｒＴｉＯ3 焼結体の 2元ターゲットを使用してもよい。誘電体の膜厚は例えば30nm程度とする。
【００８９】
また、誘電体膜の組成すなわちＢａ、Ｓｒ、Ｔｉの比率は、例えばＩＣＰ発光分光法により分折して所望の組成比となるように調節することができる。また、このようにして形成した誘電体膜は、例えばＸ線回折法により (100)面に配向したエピタキシャル膜であることを確かめておくことも重要である。なお、この誘電体膜の形成にはマグネトロンスパッタ法のほかにＭＯＣＶＤ法などを使用することもできる。
【００９０】
次いで、全面に上部電極４７を形成する。上部電極４７の形成には、 600℃程度の基板加熱を行い、例えばＳｒＲｕＯ3 をスパッタ法を用いて例えば膜厚50nm程度成膜してエピタキシャル成長させる。もし必要ならば、成膜した後に 700℃程度のアニールを行い、界面特性の改善とエピタキシャル成長を促進させてもよい。次に、通常のフォトリソグラフィとプラズマエッチング（例えばＲＩＥ）などにより上部電極４７の加工を行う。
【００９１】
上部電極４７はＤＲＡＭでの蓄積電極(Storage Node)に相当している。さらに、全面にストッパ膜としてシリコン窒化膜（Ｓｉ3 Ｎ4 ）５５を40nm程度推積する。このストッパ膜５５は後工程で、エッチングストッパ膜としての役割を果たすと共に、例えば水素雰囲気によるアニール時の誘電体膜４６や電極膜４４、４５、４７の劣化（組成変化や相互拡散など）の防止に対して有効である。
【００９２】
この後、全面にＢＰＳＧなどの絶縁膜５６を例えば 500nm程度堆積し、例えばＣＭＰ(Chemical Mecanical Polishig）法などにより平坦化する。この平坦化絶縁膜５６は次の工程でＳＯＩ層の形成に使用する重要な膜であり、Ｓｉ基板の張り合わせに必要なだけのウェーハ面内での平坦性が要求される。
【００９３】
次に、図１２（ｂ）に示すように、第２のＳｉ基板４８′の表面に張り合わせ絶縁膜５７として、熱酸化膜（ＳｉＯ2 ）を10nm程度とＢＰＳＧ膜（またはＣＶＤ−ＳｉＯ2 膜）を 200nm程度（省略可能）形成する。次いで、第２のＳｉ基板４８′の表面側（張り合わせ絶縁膜５７）を、第１のＳｉ基板４１の平坦化絶縁膜５６と合せて、張り合わせ面５８で張り合わせる。張り合わせには公知の方法、例えば 900℃程度の熱処理や張り合わせの絶縁膜にＢＰＳＧなどの密着性を低温で実現できる膜などを使う方法などを利用することができ、後の接続孔の形成時にエッチングをＳｉ3 Ｎ4 膜５５でストップさせるのに都合がよい（後の工程で詳述する）。
【００９４】
次に、第２のＳｉ基板４８′の裏面から研磨して行き、例えば 150nm程度の厚さのＳＯＩ基板（ＳＯＩ層）４８を形成する。このほかの張り合わせ／研磨などの各種ＳＯＩ層の形成方法を用いてもよい。もちろんＳＯＩ基板４８の表面は後のトランジスタ形成に耐えるように鏡面研磨されている。
【００９５】
ここで、ＳＯＩ層４８の厚さについて、いくつかの場合について考える。まず、 150nm〜 300nm程度のＳＯＩ層の場合、約0.15μm 程度のＳＴＩ素子分離を行ってもＳＯＩ層の下部の張り合わせ絶縁膜には達しない。すなわち、ＳＯＩ層のｐウェルまたはｎウェル（トランジスタの基板）が接続されている状態になる。このようなＳＯＩ層によれば、従来のＳＯＩを用いたＤＲＡＭで問題になっていた基板浮遊効果による蓄積電荷のリークが抑えられるという利点がある。
【００９６】
また、60nm〜 150nm程度のＳＯＩ層の場合、約0.15μm 程度のＳＴＩ素子分離で各ＳＯＩトランジスタの基板は完全に分離される。すなわち、ＳＯＩ層のトランジスタの基板は浮遊状態になるが、チャネル領域はイオン注入状態を制御することによりＰＤ(Partial Depletion）になるように設定できる。このようなＳＯＩでは、従来のＳＯＩ構造ではしきい値の設定が自由にできないという問題があったが、しきい値の設定が比較的簡単にできるようになるという利点がある。
【００９７】
さらに、60nm以下程度のＳＯＩ層の場合、ＳＯＩトランジスタのチャネルは完全に空乏化しており、いわゆるＦＤ(Fully Depletion）状態となる。このようなＳＯＩでは、トランジスタの短チャネル効果が抑えられるなどの利点がある。
【００９８】
次に、図１２（ｃ）に示すように、例えば反応性イオンエッチング（ＲＩＥ法）を用いでＳＯＩ基板４８に溝を掘り、その溝に絶縁膜を埋や込んで形成する、いわゆるトレンチ型素子分離層５９（トレンチ深さが約0.15μm 程度のＳＴＩ    (Shallow Trench Isolation)）を形成する。この際、ＳＯＩ層４８表面には予め厚さ 5nm程度のＳｉＯ2 膜６０と膜厚 100nm程度のＳｉ3 Ｎ4 膜６１を形成し、ＳＯＩ表面を保護するようにする。ＳＴＩの埋め込まれた絶縁膜の表面は、このＳｉ3 Ｎ4 膜６１の表面に揃うように形成される。
【００９９】
次いで、通常のフォトリソグラフィ法とＲＩＥ法などのプラズマエッチングを用いて接続孔６２を開孔する。この際のＲＥＩ条件として、まずＳＯＩ層（Ｓｉ層）４８とＳＴＩ層５９のＳｉＯ2 層を共にエッチングする条件でエッチングした後、張り合わせ絶縁膜５７および平坦化絶縁膜５６の酸化膜系のエッチングを行い、エッチングをＳｉ3 Ｎ4 膜５５で選択的にストップさせる。これには絶縁膜膜，例えばＢＰＳＧ膜のエッチング速度がＳｉ3 Ｎ4 膜のエッチング速度に比べて極めで早い（約15程度）エッチング条件を用いるとよい。
【０１００】
次に、図１２（ｄ）に示すように、接続孔６２の底部のＳｉ3 Ｎ4 膜５５を選択的に除去して上部電極４７の表面を露出させる。このとき、ＳＯＩ表面のＳｉ3 Ｎ4 膜６１も同時に除去される。次いで、全面にＮ+ 型不純物を含だポリＳｉ膜を約 200nm程度の膜厚で推積し、全面をＣＭＰなどの方法でエッチバックすることにより、接続孔６２にＮ+ ポリＳｉ層からなる埋め込み層５４を形成する。この後、ＲＴＡ(Rapid Thermal Anneal)法により窒素雰囲気中にて 800℃程度で20秒間アニールすることにより、Ｎ+ 側壁拡散層６３を形成する。
【０１０１】
この後、図１０および図１１に示したように、ＳＯＩ基板４８表面のＳｉＯ2 膜６０を介して所望のチャネルイオン注入を行い、ｎチャネル、ｐチャネルトランジスタのためのチャネル不純物層（図示せず）を形成する。ｎチャネルトランジスタの場合、例えば0.7V程度のしきい値（Ｖth) を設定するためには、例えばボロン（Ｂ+ ）を 10KeV、 5×1012cm-2程度イオン注入し、チャンネル領域にのみ選択的にｐ型チャンネル不純物層（図示せず）を形成する。ＳｉＯ2 膜６０を除去した後に再度ＳｉＯ2 膜を形成してもよい。
【０１０２】
次に、ＳＯＩ表面のＳｉＯ2 膜を除去して、ＳＯＩ基板４８の表面を露出させた後、ゲート絶縁膜（ＳｉＯ2 膜）６４を例えば膜厚 6nm程度形成する。次いで、Ｎ+ ポリＳｉ層６５（膜厚50nm程度）、ゲート電極４９としてＷＳｉ膜（膜厚50nm程度）、キャップＳｉ3 Ｎ4 膜６６を順次推積する。
【０１０３】
この後、例えばフォトリソグラフィ法とＲＩＥ法などを用いて、まずキャップＳｉ3 Ｎ4 膜６６を加工し、この加工したキャップＳｉ3 Ｎ4 膜６６をマスクとしてＷＳｉ膜４９、Ｎ+ ポリＳｉ層６５をゲート電極パターンに加工する。ここで、ゲート電極４９としてＷＳｉ／Ｎ+ ポリＳｉを用いた例を示しているが、ポリＳｉ単層膜でもよいし、他の積層膜構造であってもよい。キャップＳｉ3 Ｎ4 膜６６は後の工程での自己整合コンタクトに用いるための膜である。
【０１０４】
次に、ＬＤＤ(Lightly Doped Drain）構造を形成するため、ゲート電極４９をマスクにして、フォトリソグラフィ法を用いて所望の領域に、例えばりン（Ｐ+ ）イオンの注入を 70KeV、 4×1013cm-2程度行い、ｎ- 型ソース／ドレイン拡膜層６７を形成する。次いで、Ｓｉ3 Ｎ4 膜を全面的に推積した後、レジストマスクで所望の領域のＲＩＥを行って、ゲート電極４９の側壁部のＳｉ3 Ｎ4 膜を残す、いわゆる側壁残しを行い、ゲート電極４９の側壁に膜厚30nm程度のＳｉ3 Ｎ4 膜（図中にはない、周辺回路の部分に存在）を形成する。
【０１０５】
その後、フォトリソグラフィ法を用いて所望の領域に、例えば砒素（Ａｓ+ ）イオンの注入を 30KeV、 5×1015cm-2程度行って、ｎ+ 型拡散層（図中にはない）を形成し、いわゆるＬＤＤ構造を形成する。ここではＬＤＤ構造を用いているが、ｎ- 型拡散層のみ、あるいはｎ+ 型拡散層のみのいわゆるシングル・ソース／ドレイン方式でもよい。また、ここではｎチャネルの場合のソース／ドレイン形成について説明したが、ｐチャンネル場合はｐ- 、ｐ+ のソース／ドレイン拡散層を形成する。
【０１０６】
次に、全面にＣＶＤ−Ｓｉ3 Ｎ4 を例えば30nm程度堆積して、ストッパＳｉ3 Ｎ4 膜６６を形成し、全面に層間絶縁膜５２としてＢＰＳＧ膜を 500nm程度推積する。この後、例えば 800℃程度のＮ2 雰囲気で30分程度デンシファイを行う。この熱工程はソース／ドレインのイオン注入層の活性化を兼ねて行ってもよい。拡散層の深さ（Ｘj)を抑えたいときは、デンシファイの温度を 750℃程度に低温化し、 950℃で10秒程度のＲＴＡプロセスを併用してイオン注入層の活性化を行ってもよい。
【０１０７】
次いで、全面をＣＭＰすることにより平坦化を行う。次に、ビット線コンタクト領域６９にＮ+ ポリＳｉを埋め込み形成し、次いでソース、ドレイン、ゲート電極へのコンタクト（図示せず）、ビット線５０、層間絶縁層５３、メタル配線層（Ａｌ−Ｃｕ）５１を順次形成する。さらに、全面にパッシベーション膜（図示せず）を推積して、ＤＲＡＭの基本構造が完成する。
【０１０８】
このような素子構造では、キャパシタ絶縁膜４６となる高誘電体膜（または強誘電体膜）の形成を平坦なＳｉ基板表面で行えるため、高誘電体膜（または強誘電体膜）の特性劣化（リーク電流の増加や膜疲労の増大、誘電率や分極率のバラツキ増加など）を抑えることができる。
【０１０９】
また、下地として (100)配向したＳｉ基板４１が使えるため、Ｓｉ基板４１上に下部電極４３の電極バッファ層４４や電極層４５としてＳｉとほぼ格子整合するドープしたＳｒＴｉＯ3 やＳｒＲｕＯ3 などを介して、キャパシタ絶縁膜４６を誘電体の (220)配向性が損われないように安定して形成することができる。さらに、キャパシタがトランジスタの下側に配置されているため、配線層の形成時にキャバシタの段差がなくなり、コンタクトや配線形成工程が容易になり、工程の簡略化や平坦化工程の簡略化を達成することが可能となる。
【０１１０】
さらに、高誘電体膜（または強誘電体膜）キャパシタがＳＯＩ層４８の下側に形成されているため、後工程のプロセス影響（コンタクトや配線形成時のプラズマ・ダメージなど）の影響を受けにくく、キャパシタ膜へのプロセス・ダメージが低減でき、製品の歩留りを向上させることができる。また、キャパシタがトランジスタの下部領域にあるので、トランジスタの下の領域までキャパシタ領域として使用でき、メモリセル領域におけるキャパシタの占める面積をメモリセル面積を大きくせずに増大させることができる。その結果、蓄積電荷量を増加させることができ、メモリセル動作マージンを大きくすることができ、製品の歩留りを向上させることができる。
【０１１１】
加えて、 (100)配向のＳｉ基板上に (100)配向を持つ下部電極層４４、４５と (100)配向のエピタキシャル成長したぺロブスカイト結晶構造などを有する誘電体膜４６を形成しているため、電極との拘束により誘起された強誘電性や比誘電率の増大効果が利用できる。これは、薄膜化すると比誘電率などが低下するという結晶性の誘電性材料の持つ問題の解消に大きく貢献するものである。これらによって、キャパシタに蓄積される蓄積容量を大きくすることが可能となる。
【０１１２】
上述した各実施形態の半導体記憶装置は、スイッチングトランジスタの上部に形成したプラグ上に本発明による下部電極（電極バッファ層と電極層との積層膜）を有する薄膜キャパシタを設けた例、並びに本発明による下部電極（電極バッファ層と電極層との積層膜）を有する薄膜キャパシタの上方にトランジスタを設けた基板を張り合わせた例である。
【０１１３】
本発明の半導体装置を適用した半導体記憶装置は、これらに限られるものではなく、電極バッファ層を電極層の上部に設けることも可能である。以下に、本発明による電極バッファ層を電極層の上部に設けた電極を有する薄膜キャパシタと、さらにその上方に設けたトランジスタとを有する半導体記憶装置の実施形態について、図１３〜図１７を参照して説明する。
【０１１４】
図１３は、この実施形態によるＤＲＡＭのユニットセル（メモリセル） 2つ分に対応する部分を模式的に示す断面図である。同図において、ｐ型Ｓｉ(100) 基板から形成された薄膜シリコン層８４の第１の主表面側には、第１の電極７３、誘電体膜７８、第２の電極７９から構成されたエピタキシャル成長による薄膜キャパシタ９６が形成されている。薄膜キャパシタ９６は、隣接する 2つのメモリセルが形成された薄膜シリコン層８４の第１の主表面側に、一様に連続した平面として形成されている。この第１の主表面に対向した第２の主表面側には、 2つのスイッチングトランジスタ８７Ａ、８７Ｂが形成されている。
【０１１５】
スイッチングトランジスタ８７Ａは、ｎ+ ソース領域８８、ｎ+ ドレイン領域８９、ゲート酸化膜９０、ゲート電極９１とから形成されている。スイッチングトランジスタ８７Ａのｎ+ ドレイン領域８９は、隣接するスイッチングトランジスタ８７Ｂのｎ+ ドレイン領域も兼ねている。すなわち、ｎ+ ドレイン領域４５、ｎ+ ソース領域８８、ゲート酸化膜９０、ゲート電極９１とによりスイッチングトランジスタ８７Ｂが形成されている。
【０１１６】
スイッチングトランジスタ８７Ａ、８７Ｂのゲート電極９１は、ドーブド・ポリシリコン層９１ａとＷＳｉ2 、ＭｏＳｉ2 、ＴｉＳｉ2 などの高融点金属のシリサイド層９１ｂとからなる 2層構造を有している。高融点金属のシリサイド層に代えて、Ｗ、Ｍｏ、Ｔｉ、Ｃｏなどの高融点金属を用いてもよい。
【０１１７】
ゲート電極９１はＤＲＡＭのワード線も兼ねている。スイッチングトランジスタ８７ａ、８７Ｂに共通のｎ+ ドレイン領域８９は、コンタクトプラグ９３を介してビット線９４に接続されている。スイッチングトランジスタ８７ａ、８７Ｂが形成されている薄膜シリコン層８４は、素子分離用絶縁膜７７により隣接する薄膜シリコン層と互いに分離されている。薄膜シリコン層８４の周辺にはｎ+ 側壁拡散層８６が形成され、ｎ+ 側壁拡散層８６と素子分離用絶縁膜７７との間にはｎ+ ドープドポリシリコンからなるコンタクトプラグ８５が形成されている。さらに、薄膜シリコン層８４の第１の主表面側には、ｎ+ 不純物拡散層７２が形成されている。ＤＲＡＭの薄膜キャパシタ９６を構成する第１の電極７３の電極層７５とｎ+ 不純物拡散層７２との間には、Ｓｒ0.7 Ｌａ0.3 ＴｉＯ3 膜などからなる電極バッファ層７４が形成されている。第１の電極７３はキャパシタ分離用絶縁膜７６により隣接するユニットセルと分離されている。
【０１１８】
図１３に示すように、薄膜キャパシタ９６の第１の電極７３の電極バッファ層７４は、コンタクトプラグ８５、ｎ+ 側壁拡散層８６およびｎ+ 不純物拡散層７２を介して、スイッチングトランジスタ８７Ａまたは８７Ｂのｎ+ ソース領域８８と接続されているので、コンタクト抵抗は極めて小さい。
【０１１９】
さらに、図１３に示す構造によれば、下地としてＳｉ基板７１の (100)面からなる薄膜シリコン層８４が使用できるため、薄膜シリコン層８４の下部側（第１の主表面側）全面に (100)配向したＳｒ0.7 Ｌａ0.3 ＴｉＯ3 膜７４、 (100)配向したＳｒＲｕＯ3 膜７５、７９、さらに (100)配向した（Ｂａ，Ｓｒ）ＴｉＯ3 膜７８などを安定して作製することができる。このため、常請電体キャパシタの誘電率のばらつきやリーク電流のばらつきを抑えることができる。
【０１２０】
また、薄膜キャパシタ９６が各スイッチングトランジスタ８７Ａ、８７Ｂの下側に同一平面レベルで形成されているため、配線層の形成時に薄膜キャパシタが存在することに起因した表面の段差がなくなり、コンタクトや配線形成工程が容易になり、工程の簡略化や平坦化工程の簡略化が達成できる。また、薄膜キャパシタ９６の第１の電極７３とスイッチングトランジスタ８７Ａ、８７Ｂをキャパシタ分離用絶縁膜７６および素子分離用絶縁膜７７により同時に分離できるため、マスク合わせ誤差が少なく、製品の歩留りが向上する。
【０１２１】
加えて、薄膜キャパシタ９６がスイッチングトランジスタ８７Ａ、８７Ｂの下部側（第１の主表面側）の領域に立体化されているので、スイッチングトランジスタ８７Ａ、８７Ｂの下側（第１の主表面側）の領域全てがキャパシタ領域として使用できる。このため、各メモリセルにおける薄膜キャパシタの占める面積をメモリセルの面積を大きくせずに確保できる。その結果、ＤＲＡＭの蓄積電荷量を大きくでき、メモリセル動作マージンを大きくすることができる。また、図示はしないが、周辺回路の部分については、薄膜キャパシタ４１の代りに絶縁膜を充当することにより薄膜ＳＯＩ構造にすることが可能であり、トランジスタの高速動作や低消費電力動作が可能となる。
【０１２２】
次に、図１４〜図１７を参照して、この実施形態のＤＲＡＭの製造方法をスイッチングトランジスタ８７Ａ側のみに着目して説明する。
【０１２３】
まず、図１４（ａ）に示すように、ｐ型Ｓｉ(100) 基板７１の第１の主表面に、深さ 0.1μm 程度のｎ+ 不純物拡散層７２を形成した後、第１の電極７３の電極バッファ層７４として膜厚10nmのＳｒ0.7 Ｌａ0.3 ＴｉＯ3 膜と電極層７５として膜厚20nmのＳｒＲｕＯ3 膜を、いずれもスパッタ法により基板温度 600℃で連続してエピタキシャル成長する。
【０１２４】
次いで、図１４（ｂ）に示すように、隣接するキャパシタを分離するための第１の溝および素子分離用の第２の溝をフォトリソグラフィおよび反応性イオンエッチング（ＲＩＥ）法により形成し、それぞれにキャパシタ分離用絶縁膜７６および素子分離用絶縁膜７７として酸化膜（ＳｉＯ2 膜）をＣＶＤ法を用いて成膜する。その後、ＣＭＰにより第１の主表面側を平坦化する。なお、このときに電極層７５の表面を保護するために、研磨停止層として予めＴｉＮ膜などを形成しておき、ＣＭＰ後にエッチング除去するなどの方法を使用することができる。
【０１２５】
次に、図１４（ｃ）に示すように、誘電体薄膜７８としてＢａモル分率が 30%で厚さ20nmのＢＳＴＯ薄膜、さらに第２の電極７９として厚さ20nmＳｒＲｕＯ3 膜を、それぞれＲＦおよびＤＣスパッタ法により基板温度 600℃でエピタキシャル成長する。キャパシタ分離用絶縁膜７６および素子分離用絶縁膜７７の上部のＢＳＴＯ膜およびＳｒＲｕＯ3 膜は多結晶膜となる。以降においては、多結晶化したＢＳＴＯ膜およびＳｒＲｕＯ3 膜をそれぞれ「ポリＢＳＴＯ膜７８ｐ」および「ポリＳｒＲｕＯ3 ７９ｐ」と呼ぶ。さらに、プレート電極８０として室温で膜厚 200nmＴｉＮ膜を全面に形成する。
【０１２６】
次に、図１５（ａ）に示すように、張り合わせ用絶縁膜８１としてＢＰＳＧ膜を例えば 500nm程度成膜した後、その表面を例えばＣＭＰにより平坦化して鏡面を得る。
【０１２７】
一方、支持基板８２を用意し、図１５（ｂ）に示すように、支持基板８２上に他のＢＰＳＧ膜８３を形成し、その表面を平坦化して鏡面を得る。そして、ＢＰＳＧ膜の鏡面同士を突き合わせて、ｐ型Ｓｉ(100) 基板７１と支持基板８２とを接着する。接着には前述した実施形態で示した公知の方法が使用される。
【０１２８】
次に、図１６（ａ）に示すように、ｐ型Ｓｉ(100) 基板７１の第２の主表面側から研磨していき、素子分離用絶縁膜７７を停止層として、例えば 150nm程度の厚さの薄膜シリコン層８４を形成する。薄膜シリコン層８４を得るためには、スマートカット基板などの接着、ＲＩＥによるＳＯＩの形成方法を用いてもよい。もちろん薄膜シリコン層８４の第２の主表面は、後のトランジスタ形成工程に耐え得るように鏡面研磨する。また、第１の主表面側から形成された素子分離用絶縁膜７７によりトランジスタ形成領域についても同時に素子分離されている。
【０１２９】
次いで、通常のフォトリソグラフィ法とＲＩＥ法などのドライエッチング技術を用いて、素子分離用絶縁膜７７に隣接して接続孔を開口する。このときのエッチング条件は電極バッファ層７４（Ｓｒ0.7 Ｌａ0.3 ＴｉＯ3 膜）や電極層７５（ＳｒＲｕＯ3 膜）をストッパとして用いて選択的にストッブさせるとよい。
【０１３０】
次に、図１６（ｂ）に示すように、接続孔の全面に例えばｎ+ 型不純物を含んだドープド・ポリシリコン膜を約 200nm程度の膜厚で堆積し、全面をＣＭＰなどでエッチバックすることにより、接続孔にｎ+ ドープド・ポリシリコン膜からなるコンタクトプラグ８５を形成する。この後、ＲＴＡ法で 800℃程度、20秒間窒素雰囲気でアニールすることにより、ｎ+ 型不純物をｐ型Ｓｉ(100) 基板７１に接続孔の側面より拡散しｎ+ 側壁拡散層８６を形成する。
【０１３１】
次に、一般的なＭＯＳプロセスを使用して、スイッチングトランジスタ８７Ａを薄膜シリコン層８４の第２の主表面側に形成する。すなわち、図１７に示すように、ｎ+ ソース領域８８、ｎ+ ドレイン領域８９、ゲート酸化膜９０、ゲート電極９１からなるスイッチングトランジスタ８７Ａを形成する。さらに、第１の層間絶縁膜９２を堆積し、ｎ+ ドレイン領域８９の上部の層間絶縁膜９２を除去し、コンタクトプラグ９３を埋め込みビット線９４を形成する。さらに、ビット線９４の上部に第２の層間絶縁膜９５を堆積すれば、図１７に示すＤＲＡＭが完成する。
【０１３２】
なお、以上の説明ではスイッチングトランジスタ８７Ａのみに着目して説明したが、スイッチングトランジスタ８７Ｂも同一工程で同時に完成することはもちろんである。ただし、図１７に示すように、上記製造工程ではキャパシタ分離用絶縁膜７６および素子分離用絶縁膜７７の下部がポリＢＳＴＯ７８ｐ、ポリＳｒＲｕＯ3 膜７９ｐとなっている点で、厳密には図１３に示したＤＲＡＭ構造とは若干異なる。
【０１３３】
図１４〜図１７に示す方法によりＤＲＡＭを製造することによって、薄膜キャパシタの第１および第２の電極と誘電体膜はｐ型Ｓｉ(100) 基板の方位に合わせて (100)面でエピタキシヤル成長していることが確かめられた。このため、非常に高い誘電率の常誘電体膜が得られ、その誘電率は 930と非常に大きな値が得られた。このような常誘電体膜を使用した薄板キャパシタによって、良好なＤＲＡＭの動作が確認された。
【０１３４】
次に、本発明の半導体装置をＭＭＩＣ用キャパシタを有する半導体装置に適用した実施形態について、図１８を参照して説明する。
【０１３５】
図１８に示す半導体装置において、ＧａＡｓ基板１０１上にはＳｒＴｉＯ3 膜１０２とＳｒ0.5 Ｌａ0.5 ＴｉＯ3 膜からなる第１の配線層１０３とがこの順に配設されている。第１の配線層１０３上にはキャパシタ１０４が形成されている。キャパシタ１０４の下部電極１０５はＳｒＲｕＯ3 からなり、誘電体膜１０６はＳｒＴｉＯ3 （ＳＴＯ）からなる。
【０１３６】
キャパシタ１０４の上部電極１０７は、下から順にＳｒＲｕＯ3 、ＷＮx （窒化タングステン）層１０７ａ(120nm)/Ｗ層１０７ｂ(300nm）からなる多層構造を有している。すなわち、誘電体膜１０６に接する上部電極１０７の接触面はＳｒＲｕＯ3 である。このキャパシタ１０４では下部バッファ層が第１の配線層１０３の役割も果たしており、ＳＴＯ膜１０２、当該バッファ層１０３、下部電極１０５、誘電体膜１０６および上部電極１０７の最下面はいずれもエピタキシャル膜となっている。なお、１０８は絶縁層、１０９は配線層である。
【０１３７】
誘電体膜１０６の材料としてはＳＴＯのほか、Ｂａx Ｓｒ1-x ＴｉＯ3 （ＢＳＴＯ）、Ｔａ2 Ｏ5 、ＰｂＺｒx Ｔｉ1-x Ｏ3 、Ｐｂx Ｌａ1-x Ｚｒy Ｔｉl-y Ｏ3 などの金属酸化物高誘電体を用いることができる。なお、ＭＭＩＣ用のキャパシタの場合、800MHz以上の周波数で使用されることを想定しているため、周波数特性がよくない強誘電性の誘電体よりも、若干比誘電率が低くても常誘電性のぺロプスカイト系誘電体が適している。
【０１３８】
このようなエピタキシャルキャパシタをＧａＡｓ基板上に作製するためには、前述した各実施例で述べてきたＳｉ基板上のキャパシタに比べてより低温での成膜が必要となる。この場合、例えばＭＯＣＶＤ法を用いることにより 450〜 500℃での成膜で単結晶エピタキシャルキャパシタを作製することができる。このような低温で作製したキャパシタは、エピタキシャル構造を有するとはいえ、より高温で成膜した場合に比べて誘電率はわずかに小さな値を示すものの、通常の多結晶キャパシタに比べればより大きな誘電率と小さなリーク電流を示すため、マイクロ波用途に用いるＭＭＩＣとして優れた特性を示す。
【０１３９】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、導電性ペロブスカイトをキャパシタ電極として用いた場合に起こる界面反応や表面酸化、さらにはそれらに基づく表面荒れや拡散によるキャパシタ特性の劣化を防止することができる。従って、良好な誘電特性や高い信頼性を持つキャパシタを有する半導体記憶装置などの半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】  本発明を適用した半導体記憶装置の第１の実施形態のキャパシタ部分を示す断面図である。
【図２】  図１に示すキャパシタの変形例を示す断面図である。
【図３】  本発明の実施例１による半導体記憶装置のキャパシタ部分を示す断面図である。
【図４】  本発明の実施例２による半導体記憶装置の印加電圧と誘電率との関係を示す図である。
【図５】  本発明の実施例２による半導体記憶装置の印加電圧とリーク電流密度との関係を示す図である。
【図６】  本発明の実施例３による半導体記憶装置のキャパシタ部分を示す断面図である。
【図７】  本発明の実施例７による半導体記憶装置のキャパシタ部分の製造工程の要部を示す断面図である。
【図８】  図７に続くキャパシタ部分の製造工程を示す断面図である。
【図９】  本発明を適用した半導体記憶装置の第２の実施形態を示す平面図である。
【図１０】  図９に示す半導体記憶装置のＸ−Ｘ′線に沿った断面図である。
【図１１】  図９に示す半導体記憶装置のＹ−Ｙ′線に沿った断面図である。
【図１２】  図９に示す半導体記憶装置の製造工程の一例の要部を示す断面図である。
【図１３】  本発明を適用した半導体記憶装置の第３の実施形態を示す断面図である。
【図１４】  図１３に示す半導体記憶装置の製造工程の要部を示す断面図である。
【図１５】  図１４に続く半導体記憶装置の製造工程を示す断面図である。
【図１６】  図１５に続く半導体記憶装置の製造工程を示す断面図である。
【図１７】  図１６に続く半導体記憶装置の製造工程を示す断面図である。
【図１８】  本発明の半導体装置の第４の実施形態を示す断面図である。
【符号の説明】
２、１１、２１、３２……プラグ
３……薄膜キャパシタ
４……下部電極
５、１６、２８、３６……誘電体薄膜
６、１７、２９、３７……上部電極
７、１４、２６、３３……電極バッファ層
８、１５、２７、３５……電極層
１３、２５……非酸化物バッファ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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