(57)【特許請求の範囲】
【請求項１】
セル通信線との間で前記セルの送受信を行う処理部と、
前記セルを記憶するメモリ領域と、
前記処理部及び前記メモリ領域の制御を行う制御部と、
前記メモリ領域における前記セルのアドレスを、前記処理部若しくは前記制御部における前記セルのアドレスと同一の第１のアドレスで与えるか、又は前記第１のアドレスの上位ビットと下位ビットとを循環的にシフトして得られる第２のアドレスで与えるかを、前記処理部若しくは前記制御部からのセレクト信号によって選択するアドレスセレクタと
を備えるメモリアクセス装置。
【請求項２】
前記処理部、前記制御部、前記メモリ領域にそれぞれ接続されたアドレスバスをさらに備え、
前記アドレスセレクタは、前記アドレスバスと前記メモリ領域との間に設けられる、請求項１記載のメモリアクセス装置。
【請求項３】
複数のセルが記憶されたメモリ領域に対して、セル通信線との間で前記セルの送受信を行う処理部又は前記処理部及び前記メモリ領域の制御を行う制御部からアクセスするメモリアクセス方法であって、
前記メモリ領域における前記セルのアドレスを、
（ａ）前記処理部又は前記制御部における前記セルのアドレスと同一のアドレスで与える第１のメモリアクセス方法と、
（ｂ）前記処理部又は前記制御部における前記セルのアドレスの上位ビットと下位ビットとを循環的にシフトして得られるアドレスで与える第２のメモリアクセス方法と
を選択して適用するメモリアクセス方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＡＴＭ通信装置等においてＡＴＭセル（以下単に「セル」という。）等の情報を記憶するメモリへのアクセス装置及びアクセス方法に関するものである。
【０００２】
【従来の技術】
図７は、従来のメモリアクセス方法を実現するためのＡＴＭ通信装置の構成を概略的に示すブロック図である。セル処理装置１は、セル通信線４ａからセルを受信する一方、セル通信線４ｂにセルを送信するための処理部、ＣＰＵ２は、セル処理装置１及びＲＡＭ３の制御を行う制御部、ＲＡＭ（ Random Access Memory ）３は、セルを記憶するためのメモリ領域である。そしてセル処理装置１、ＣＰＵ２、ＲＡＭ３は、図７に示すように制御信号線５、アドレスバス６、データバス７、接続線８15〜８17，８25〜８27，８35〜８37によって相互に接続されている。
【０００３】
セル通信線４ａから受信したセルをＲＡＭ３に記憶する場合、セルが５２バイト（データ部分が４８バイト、ヘッダ部分が５バイトであり、ヘッダ部分のうち１バイトはセル通信線４ａからの受信時にセル処理装置１で削除される。）であるため、扱い易さ等の理由から、ＲＡＭ３として通常は６４バイトのメモリ領域が確保される。そして、その先頭から５２バイトの領域にセルが記憶され、残りの１２バイトの領域はセルの記憶に使用されない未使用領域となる。
【０００４】
図８に、従来のメモリアクセス方法によってＲＡＭ３に記憶されたセルのアドレスを示すメモリマップ３ａを表す。ここでは、いずれも５２バイトである４種類のセルを、２５６（＝６４×４）バイトのメモリ領域を持ち、データ幅が４バイトであるＲＡＭ３に記憶する場合を想定している。データ幅を４バイトとしたためＲＡＭ３は６４個の領域に分割されることとなるが、この分割された各領域に２進数を用いて個別のアドレスを与えるためには、アドレスを６ビットで表す必要がある。但し、図８においては簡単化のため、６ビットのアドレスの上位２桁を１０進数の「０」〜「３」で表して図８の左側の数字（以下「グループＳ」と表記する。）として示し、下位４ビットを１０進数の「０」〜「１５」で表して図８の右側の数字（以下「グループＴ」と表記する。）として示した。この手法によると例えば６ビットのアドレス（１，０，１，０，１，０）は、図８ではアドレス（２，１０）で表されることとなる。
【０００５】
図８に示すメモリマップ３ａに基づいてＲＡＭ３にセルを記憶する場合、グループＴが「０」である合計４個の領域に各セルのヘッダ部分が格納されることとなり、また、グループＴが「１３」〜「１５」である合計１２個の領域が、２５６バイトの全領域を４分割して得られる領域３0〜３3におけるそれぞれの未使用領域となる。
【０００６】
図９は、セル処理装置１におけるセルのアドレスとＲＡＭ３におけるセルのアドレスとの対応関係を示す図である。上述のごとく６４個に分割された各領域のそれぞれに個別のアドレスを与えるためには、各領域に２進数で６ビットのアドレスを与える必要がある。また、セル処理装置１とＲＡＭ３との間でセルの読み出し及び書き込みを実行するにあたっては、両者のアドレスを対応させるために、各ビット毎に対応したアドレス線が設けられる。このとき従来のメモリアクセス方法では、セル処理装置１におけるセルのアドレスとＲＡＭ３におけるセルのアドレスとが同一となるように６本のアドレス線が配線される。即ち、図９に示すように、セル処理装置１におけるセルのアドレス（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）＝ＲＡＭ３におけるセルのアドレス（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）となるようにアドレス線が配線される。
【０００７】
しかし、従来のメモリアクセス方法によってＲＡＭ３に４種類のセルを記憶する場合、図８に示すように、各セルが領域３0〜３3のそれぞれにセルの種類毎に個別に記憶されていたため、１２バイトをひとかたまりとする未使用領域が領域３0〜３3のそれぞれに分散されて形成されることとなり、これを有効に活用することができない。そこで、このような不都合を解決し、未使用領域を効率よく活用するための手段として、次に述べるメモリアクセス方法（以下、本明細書においては「先行技術」と表記する。）が知られている。
【０００８】
図１０は、先行技術についてセル処理装置１におけるセルのアドレスとＲＡＭ３におけるセルのアドレスとの対応関係を示す図である。ここでも従来の場合と同様に、いずれも５２バイトである４種類のセルを、２５６バイトのメモリ領域を持ち、データ幅が４バイトであるＲＡＭ３に記憶する場合を想定しており、６４個に分割された各領域に格納されるセルのアドレスは、それぞれ上位ビットから順に（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）で与えられる。
【０００９】
図１０に示すように先行技術においては、アドレス線はセル処理装置１におけるセルのアドレス（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）とＲＡＭ３におけるセルのアドレス（Ａ３，Ａ２，Ａ７，Ａ６，Ａ５，Ａ４）とが対応するように配線される。即ち、セル処理装置１におけるセルのアドレスの下位４ビット（Ａ５，Ａ４，Ａ３，Ａ２）がＲＡＭ３におけるセルのアドレスの上位４ビットとなり、セル処理装置１におけるセルのアドレスの上位２ビット（Ａ７，Ａ６）がＲＡＭ３におけるセルのアドレスの下位２ビット（Ａ３，Ａ２）となるようにアドレスがシフトされる。この方法によるとＲＡＭ３におけるセルのアドレスは、セル処理装置１におけるセルのアドレス（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）を用いて、上位ビットから順に（Ａ５，Ａ４，Ａ３，Ａ２，Ａ７，Ａ６）で与えられることとなる。つまり、セル処理装置１及びＲＡＭ３におけるセルのアドレスは互いに循環的にシフトしている。
【００１０】
図１１に、先行技術によってＲＡＭ３に記憶されたセルのアドレスを示すメモリマップ３ｂを表す。ここでメモリマップ３ｂについても簡単化のため、６ビットのアドレスの上位４ビットを１０進数の「０」〜「１５」で表して左側の数字として示し、下位２ビットを１０進数の「０」〜「３」で表して右側の数字として示した。また、図１１には従来のメモリアクセス方法に基づくメモリマップ３ａを併せて示し、メモリマップ３ａと３ｂとの対応関係を明確にした。具体的には、メモリマップ３ｂにおけるアドレスは、メモリマップ３ａにおけるアドレスのグループＴとグループＳとを入れ換えて得られるアドレスに対応している。例えば、メモリマップ３ｂにおけるアドレス（０，３）（４，２）（１３，３）は、メモリマップ３ａにおけるアドレス（３，０）（２，４）（３，１３）にそれぞれ対応している。
【００１１】
図１１に示すようにメモリマップ３ｂに基づいてアドレスを与えた場合、４種類のセルにおける全ての未使用領域がアドレス（１３，０）〜（１５，３）の領域に集まり、アドレスの連続した領域として（この例では合計４８バイトの領域として）得ることができる。従って、この部分を再利用領域として、例えばＡＴＭ通信の制御情報の記憶領域として有効に活用することができる。また、アドレス（０，０）〜（０，３）の領域に各セルのヘッダ部分が集まるため、ヘッダの修正等の処理も容易となる。
【００１２】
また、図１２は、先行技術についてＣＰＵ２におけるセルのアドレスとＲＡＭ３におけるセルのアドレスとの対応関係を示す図である。図１２に示すように先行技術においては、ＣＰＵ２におけるセルのアドレス（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）がＲＡＭ３におけるセルのアドレス（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）と同一となるようにアドレス線が配線される。
【００１３】
【発明が解決しようとする課題】
しかし、先行技術を用いると上述の利点がある反面、メモリマップ３ａに示すごとく従来はセルの種類毎にアドレスが連続していたデータ部分が、先行技術を用いることによってメモリマップ３ｂに示すように不連続となってしまう。従って、ＲＡＭ３におけるセルのアドレスをメモリマップ３ｂのみに基づいて与えることとしたのでは、データ部分へアクセスする際の処理が煩雑になるという問題があった。
【００１４】
また、ＣＰＵ２からＲＡＭ３にアクセスする際にも、ＣＰＵ２におけるセルのアドレスをＲＡＭ３におけるセルのアドレスと同一にする必要があるため、ＣＰＵ２からＲＡＭ３へは、メモリマップ３ａに基づいてアクセスすることができないという問題もあった。
【００１５】
本発明はこのような問題を解決するためになされたものであり、セル処理装置１又はＣＰＵ２からＲＡＭ３にアクセスする際に、メモリマップ３ａ及び３ｂのいずれのメモリマップに基づいてアクセスするかを選択することができるようなメモリアクセス装置及びメモリアクセス方法を得ることを目的とする。
【００１６】
【課題を解決するための手段】
この発明のうち請求項１に係るメモリアクセス装置は、セル通信線との間でセルの送受信を行う処理部と、セルを記憶するメモリ領域と、処理部及びメモリ領域の制御を行う制御部と、メモリ領域におけるセルのアドレスを、処理部若しくは制御部におけるセルのアドレスと同一の第１のアドレスで与えるか、又は第１のアドレスの上位ビットと下位ビットとを循環的にシフトして得られる第２のアドレスで与えるかを、処理部若しくは制御部からのセレクト信号によって選択するアドレスセレクタとを備えるものである。
【００１７】
また、この発明のうち請求項２に係るメモリアクセス装置は請求項１記載のメモリアクセス装置であって、処理部、制御部、メモリ領域にそれぞれ接続されたアドレスバスをさらに備え、アドレスセレクタは、アドレスバスとメモリ領域との間に設けられることを特徴とするものである。
【００１８】
また、この発明のうち請求項３に係るメモリアクセス方法は、複数のセルが記憶されたメモリ領域に対して、セル通信線との間でセルの送受信を行う処理部又は処理部及びメモリ領域の制御を行う制御部からアクセスするメモリアクセス方法であって、メモリ領域におけるセルのアドレスを、（ａ）処理部又は制御部におけるセルのアドレスと同一のアドレスで与える第１のメモリアクセス方法と、（ｂ）処理部又は制御部におけるセルのアドレスの上位ビットと下位ビットとを循環的にシフトして得られるアドレスで与える第２のメモリアクセス方法とを選択して適用するものである。
【００１９】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係るメモリアクセス方法を実現するためのＡＴＭ通信装置を概略的に示すブロック図である。基本的には図７に示した従来のＡＴＭ通信装置と同様に構成されているが、セル処理装置１とアドレスバス６との間にアドレスセレクタ９０及びセレクト信号線１０が配置されている点で従来のＡＴＭ通信装置と異なる。ここでアドレスセレクタ９０は、セル処理装置１からセレクト信号線１０を伝わって入力されたセレクト信号に応じて、ＲＡＭ３におけるセルのアドレスを切り替えるものである。具体的には、セル処理装置１によってセル通信線４ａから受信されたセルは、接続線８161を介してアドレスセレクタ９０に入力され、上述のセレクト信号に応じて切り替えられた所定のアドレスが与えられる。その後セルは、接続線８162、アドレスバス６、及び接続線８63を介してＲＡＭ３へと入力される。また、アドレスバス６には接続線８26を介してＣＰＵ２が接続されている。なお、図１においては簡略化のため、制御信号線５、データバス７、接続線８15，８17，８25〜８27，８35〜８37を省略して示している。
【００２０】
図２は、アドレスセレクタ９０の具体的な構成を示すブロック図である。本実施の形態１においてもＲＡＭ３におけるセルのアドレスを６ビットで与える場合を想定している。従って、アドレスセレクタ９０は１ビットのセレクタを６個用いて、即ちセレクタ９０２〜９０７によって構成される。セレクタ９０２〜９０７はいずれも、セレクト信号入力端子（図２中「ＳＥＬ」を付した端子）と、１側入力端子（「１」を付した端子）と、０側入力端子（「０」を付した端子）の３つの入力端子を備えており、各セレクタのセレクト入力端子にはセレクト信号線１０を介してＡＴＭ処理装置１（図２には示さない）からセレクト信号が入力される。
【００２１】
セレクト信号がＨｉｇｈ（電源電圧）の場合は、各セレクタの１側入力端子への入力がそのまま出力される。具体的には、１側入力端子への入力がＨｉｇｈのときはＨｉｇｈが、ＬｏｗのときはＬｏｗが、Ｏｐｅｎ（ Hi-Impedance ）のときはＯｐｅｎが、それぞれ出力される。そしてこの出力が図２には示さないＲＡＭ３へと入力される。従ってＲＡＭ３におけるセルのアドレスは、セル処理装置１におけるセルのアドレス（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）を用いて、上位ビットから順に（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）として与えられる。換言すれば、セレクト信号がＨｉｇｈの場合は図１１におけるメモリマップ３ａに基づいてセル処理装置１からＲＡＭ３へのアクセスが実行されることとなる。
【００２２】
一方、セレクト信号がＬｏｗ（グランド電圧）の場合は、各セレクタの０側入力端子への入力が出力され、これがＲＡＭ３に入力される。従ってこの場合は、ＲＡＭ３におけるセルのアドレスは、セル処理装置１におけるセルのアドレス（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）を用いて、上位ビットから順に（Ａ５，Ａ４，Ａ３，Ａ２，Ａ７，Ａ６）として与えられる。換言すれば、セレクト信号がＬｏｗの場合は図１１におけるメモリマップ３ｂに基づいてセル処理装置１からＲＡＭ３へのアクセスが実行されることとなる。
【００２３】
図３及び図４は、セレクタ９０２の具体的な構成の例を示すブロック図である。セレクタ９０３〜９０７もこれと同様の構成を成す。図３には４個のＴＧ（ Transfer Gate ）１１1〜１１4と１個の論理反転回路１２とを用いてセレクタ９０２を構成する例を示した。このときＴＧ１１1，１１4と論理反転回路１２とを省略し、ＴＧ１１2，１１3のみでセレクタ９０２を構成することもできる。また図４には出力をＯｐｅｎにできるトライステートバッファ回路を用いてセレクタ９０２を構成する例を示した。トライステートバッファを用いてセレクタを構成する場合は、図４に示すようにセレクタ９０２への入力信号としてセル処理装置１へのアドレス使用許可信号Ｃが必要となる。なお、セレクタ９０２〜９０７は、ＰＬＤ（ Programmable Logic Device ）を用いて構成することができる。
【００２４】
また、アドレス線の本数が各領域に個別のアドレスを与えるために必要なビット数（本例の場合は６ビット）よりも多く、未使用のアドレス線が存在するのであれば、これをセレクト信号線１０として使用することもできる。具体的にセレクト信号をＡ８として与えるとすれば、セレクト信号のＨｉｇｈ又はＬｏｗを、Ａ８の「１」又は「０」として表現することができる。これによると、アドレス（Ａ８，Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２）が（０，０，０，０，０，０，０）〜（０，１，１，１，１，１，１）である場合はメモリマップ３ｂに基づいて、またアドレスが（１，０，０，０，０，０，０）〜（１，１，１，１，１，１，１）である場合はメモリマップ３ａに基づいて、それぞれセル処理装置１からＲＡＭ３へのアクセスが可能となる。
【００２５】
さらに、セル処理装置１はＲＡＭ３へのインタフェース回路を備えており、これにアドレスセレクタとしての機能を追加することによって上記アドレスセレクタ９０をセル処理装置１に内蔵させることもできる。これによると、ＰＬＤ等によってアドレスセレクタ９０を構成するよりも低コストで上記と同様の効果を得ることができる。
【００２６】
このように本実施の形態１に係るメモリアクセス方法によれば、セル処理装置１とアドレスバス６との間にアドレスセレクタ９０を設けることにより、セル処理装置１からＲＡＭ３にアクセスする際に、メモリマップ３ａ，３ｂのうちいずれのメモリマップに基づいてアクセスするかを選択することができる。そして、メモリマップ３ａに基づいてアクセスする場合はデータ部分をアドレスの連続した領域として得ることができ、このデータ部分を容易に処理することができる。一方メモリマップ３ｂに基づいてアクセスする場合はヘッダ部分及び未使用領域をアドレスの連続した領域として得ることができ、未使用領域を有効に活用することができるとともに、ヘッダの修正等の処理も容易となる。
【００２７】
実施の形態２．
実施の形態１ではＣＰＵ２とアドレスバス６との間にアドレスセレクタが設けられていなかったため、ＣＰＵ２からＲＡＭ３へアクセスするにあたっては、メモリマップ３ａ，３ｂのいずれのマップに基づいてアクセスするかを選択することができなかった。本実施の形態２に係るメモリアクセス方法はこれを可能とするものである。
【００２８】
図５は、本発明の実施の形態２に係るメモリアクセス方法を実現するためのＡＴＭ通信装置を概略的に示すブロック図である。基本的には図１に示した実施の形態１に係るＡＴＭ通信装置と同様に構成されているが、アドレスセレクタ９１及びセレクト信号線１０が、セル処理装置１とアドレスバス６との間ではなく、ＣＰＵ２とアドレスバス６との間に配置されている点でこれと異なる。ここでアドレスセレクタ９１は、ＣＰＵ２からセレクト信号線１０を伝わって入力されたセレクト信号によって、ＣＰＵ２からＲＡＭ３へアクセスする際のアドレスを切り替えるものである。
【００２９】
このように本実施の形態２に係るメモリアクセス方法によれば、ＣＰＵ２からＲＡＭ３へアクセスする際に、メモリマップ３ａ，３ｂのうちいずれのメモリマップに基づいてアクセスするかを選択することができる。
【００３０】
実施の形態３．
実施の形態１に係るメモリアクセス方法と実施の形態２に係るメモリアクセス方法とを組み合わせて使用することによって、セル処理装置１からＲＡＭ３へのアクセス及びＣＰＵ２からＲＡＭ３へのアクセスの双方において、メモリマップ３ａ，３ｂを選択したアクセスが可能となる。しかし、これによるとセル処理装置１とアドレスバス６との間、及びＣＰＵ２とアドレスバス６との間のそれぞれにアドレスセレクタ９０，９１を配置しなければならない。本実施の形態３は、これを一つのアドレスセレクタを用いて実現するものである。
【００３１】
図６は、本発明の実施の形態３に係るメモリアクセス方法を実現するためのＡＴＭ通信装置を概略的に示すブロック図である。アドレスセレクタ９２及びセレクト信号線１３を、アドレスバス６とＲＡＭ３との間に配置した。アドレスセレクタ９２は、セル処理装置１又はＣＰＵ２からセレクト信号線１３を介して入力されたセレクト信号によって、ＲＡＭ３におけるセルのアドレスを切り替えるものである。
【００３２】
このように本実施の形態３に係るメモリアクセス方法によれば、セル処理装置１からＲＡＭ３へアクセスする際におけるメモリマップの選択、及びＣＰＵ２からＲＡＭ３へアクセスする際におけるメモリマップの選択を、一つのアドレスセレクタ９２を用いることによって実現することができる。
【００３３】
【発明の効果】
この発明のうち請求項１に係るものによれば、メモリ領域におけるセルのアドレスを第１のアドレスで与えるか又は第２のアドレスで与えるかを、アドレスセレクタによって選択することができる。そして、第１のアドレスで与えた場合は、セルのデータ部分がアドレスの連続した領域として得られ、このデータ部分を容易に処理することができる。一方、第２のアドレスで与えた場合は、セルの記憶に使用されない未使用領域がアドレスの連続した領域として得られ、この未使用領域を有効に活用することができる。
【００３４】
また、この発明のうち請求項２に係るものによれば、アドレスセレクタをアドレスバスとメモリ領域との間に設けたため、処理部からメモリ領域にアクセスする際における第１又は第２のアドレスの選択、及び制御部からメモリ領域にアクセスする際における第１又は第２のアドレスの選択を、一のアドレスセレクタによって実行することができる。
【００３５】
また、この発明のうち請求項３に係るものによれば、第１のメモリアクセス方法を適用するか、第２のメモリアクセス方法を適用するかを選択することができ、第１のメモリアクセス方法を適用した場合は、セルのデータ部分がアドレスの連続した領域として得られ、このデータ部分を容易に処理することができる。一方、第２のメモリアクセス方法を適用した場合は、セルの記憶に使用されない未使用領域がアドレスの連続した領域として得られ、この未使用領域を有効に活用することができる。
【図面の簡単な説明】
【図１】  実施の形態１に係るメモリアクセス方法を実現するためのＡＴＭ通信装置を概略的に示すブロック図である。
【図２】  アドレスセレクタ９０の具体的な構成を示すブロック図である。
【図３】  セレクタ９０２の具体的な構成の例を示すブロック図である。
【図４】  セレクタ９０２の具体的な構成の例を示すブロック図である。
【図５】  実施の形態２に係るメモリアクセス方法を実現するためのＡＴＭ通信装置を概略的に示すブロック図である。
【図６】  実施の形態３に係るメモリアクセス方法を実現するためのＡＴＭ通信装置を概略的に示すブロック図である。
【図７】  従来のメモリアクセス方法を実現するためのＡＴＭ通信装置の構成を概略的に示すブロック図である。
【図８】  従来の方法によってＲＡＭ３に記憶されたセルのアドレスを示すメモリマップ３ａを表す図である。
【図９】  セル処理装置１におけるセルのアドレスとＲＡＭ３におけるセルのアドレスとの対応関係を示す図である。
【図１０】  先行技術についてセル処理装置１におけるセルのアドレスとＲＡＭ３におけるセルのアドレスとの対応関係を示す図である。
【図１１】  先行技術によってＲＡＭ３に記憶されたセルのアドレスを示すメモリマップ３ｂを表す図である。
【図１２】  先行技術についてＣＰＵ２におけるセルのアドレスとＲＡＭ３におけるセルのアドレスとの対応関係を示す図である。
【符号の説明】
１  セル処理装置、２  ＣＰＵ、３  ＲＡＭ、４ａ，４ｂ  セル通信線、５  制御信号線、６  アドレスバス、９０〜９２  アドレスセレクタ、１０，１３  セレクト信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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