(57)【特許請求の範囲】
【請求項１】
第１および第２の相補的バイレベル波形から同相モードの成分を除去する回路であって、
前記第１および第２の波形にそれぞれ応答するように接続された第１および第２の入力端子と、
第１および第２のＤＣ電源端子と、
前記第１および第２の入力端子と前記第１および第２のＤＣ電源端子とにそれぞれ接続された第１および第２の差動増幅器であって、該第１および第２の増幅器は第１および第２の出力端子をそれぞれ含み、前記第１の差動増幅器は、前記波形の第１の半周期中に内部で前記同相モードの成分を減じ、前記波形の第２の半周期中に前記第１の出力端子に前記第１のＤＣ電源電圧が供給されるように配置され、前記第２の差動増幅器は、前記波形の第２の半周期中に内部で前記同相モードの成分を減じ、前記波形の第１の半周期中に前記増幅器の前記第２の出力端子に前記第２のＤＣ電源電圧のうちのひとつが供給されるように配置されている、第１および第２の差動増幅器と
を含んでなり、
前記差動増幅器の各々は、同じ第１の導電タイプを有する第１、第２、および第３のトランジスタと、同じ第２の導電タイプを有する第４および第５のトランジスタとを含み、該トランジスタの各々は、制御電極と、該制御電極における電圧によって制御されるインピーダンスを有するパスとを含み、前記第１および第４のトランジスタのパスは、直列接続されて第１のブランチを形成し、前記第２および第５のトランジスタのパスは、直列接続されて第２のブランチを形成し、該第１および第２のブランチのそれぞれの一方の端は、第１の電源端子に接続されており、前記第１および第２のブランチのそれぞれの第２の端は前記第３のトランジスタのパスに接続されており、前記第１の差動増幅器の前記第１および第２のトランジスタの前記制御電極は、前記第１および第２の入力端子における電圧にそれぞれ接続されており、前記第２の差動増幅器の前記第１および第２のトランジスタの前記制御電極は、前記第２および第１の入力端子における電圧に応答するようにそれぞれ接続されている回路。
【請求項２】
前記差動増幅器の各々の前記第３、第４、および第５のトランジスタの前記制御電極は一緒に接続され、前記差動増幅器の各々の第４のトランジスタはダイオードとして接続される、請求項１に記載の回路。
【請求項３】
前記第１の増幅器の前記第１のトランジスタのパスと前記第４のトランジスタのパスとの間の端子は、前記第２の増幅器の前記第２のトランジスタのパスと前記第５のトランジスタのパスとの間の端子と同じ電位になるように接続されており、前記第２の増幅器の前記第１のトランジスタのパスと前記第４のトランジスタのパスとの間の端子は、前記第１の増幅器の前記第２のトランジスタのパスと前記第５のトランジスタのパスとの間の端子と同じ電位になるように接続されている請求項２に記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路のクロック回路（circuitry)に関する。より詳細には、本発明は、相補的クロック波(complementary clock wave)をドライバから受信機の１対の差動入力に伝搬する１対のクロックラインを介して、差動クロック波受信機に関連した、１対の相補的クロック波を出す差動ドライバを含む、クロック回路に関する。本発明の他の態様は、１対の相補的バイレベル波形(complementary bi-level waveform)から同相モードの成分を除去する回路であって、波形の第１の半周期中に同相モードの成分を減じ、波形の第２の半周期中に出力端子に電源電圧を供給する差動増幅器を含む、回路に関する。
【０００２】
【従来の技術】
集積回路（ＩＣ）のチップは、多くの場合、物理的に分離した宛先（すなわち、受信器）の回路にクロック波を分配するクロックツリーを含む。通常、チップから離れた外部クロック源は、ＩＣチップ上に備わる複数のクロックツリーのブランチ(clock tree branch)またはクロックツリーのセグメントにクロック波を供給する。クロックツリーの各ブランチまたはセグメントは、物理的に分離した宛先回路の１つずつに、クロック波を伝搬する。
【０００３】
図１は、セグメントを保持するＩＣチップ上にクロック波を分配する、従来技術のクロックツリー分配セグメントの回路図である。図１の回路はＩＣチップ上にあり、互いに間隔を置いて配置されたクロック波ドライバ４およびクロック波受信器６と、両者間に接続されたワイヤまたはクロックライン２とを含む。ドライバ４は、場合によってはＩＣチップ上にはないクロック源（図示せず）から出力された、一連のクロックパルスの形でクロック波に応答する。ドライバ４は、出力端子１０において、クロックパルスの形で増幅された一連のクロック波を出す。クロック入力１２からのクロックパルスによって並列的に駆動されるゲートを有する相補型電界効果（complementary field effect transition：相補型FET) トランジスタ１１、１３のドレインの接合部における端子１０は、シングルエンドのライン２の第１の端に接続されて、出力されたクロックパルスをクロックラインの第１の端に供給する。クロック波はクロックライン２をわたり、その第２の端から抜けて、クロック波受信器６の入力端子１４に入る。
【０００４】
受信器６は、ライン２の端子１４におけるパルスによって並列的に駆動されるゲートと、出力する共通の端子１６に接続されたドレインとを有する相補型ＦＥＴ１７、１９を含む。ドライバ４と受信器６のＦＥＴは、接続された電源線路にわたってＤＣ（直流）電源端子の＋Ｖｄｄと接地とに接続されているので、ＮチャネルＦＥＴ１１、１７のソースが接地され、ＰチャネルＦＥＴ１３、１９のソースが＋Ｖｄｄになる。典型的な従来技術の回路において、Ｖｄｄ＝３ボルトである。ライン２に沿って伝搬するクロックパルスは、ラインにかなりのインピーダンスがあるために減衰し、ラインの抵抗容量（ＲＣ）時定数がかなりあるために位相遅れを生じ、端子１４に関連したライン上のノイズを受ける。受信器６は、端子１４において劣化したクロックパルスに応答して、それらのパルスをほぼ線路間電圧＋Ｖｄｄおよび接地に増幅する。
【０００５】
ＩＣチップ上のクロック回路は、ノイズおよびそれに関連する問題を受ける。特に、ノイズは、クロックラインに関連するシングルエンドのドライバとシングルエンドの受信器の対の間に関連したシングルエンドのクロックライン上に導入される。なぜなら、クロックラインに関連するノイズの量は、ＩＣチップの大きさが増大するにつれて増大する。チップが大きくなると、クロックラインも必然的に長くなるからである。
【０００６】
図１の従来技術のクロック回路において、クロックライン２上に導入されたノイズは、ドライバ４と受信器６との間を伝搬するクロックパルスの保全性を損なう。受信器６は、生来的にノイズの影響を受けないというわけではなく、ノイズ補正または除去を行わないので、受信器６の入力端子１４に到着するクロックラインのノイズは、簡単に受信器６の出力に関連し、および／または、受信器の出力端子１６においてクロックジッタ(clock jitter)になる。かなりのノイズ成分が重畳したクロックパルスが、受信器６の出力に応答する宛先回路に到着する。このような状況では、ＩＣチップの宛先回路は、通常、最適性能を有さない。従って、クロック回路のドライバと受信器との間のクロックライン上に導入されるノイズの影響を除去または大幅に低減して、ＩＣチップ上の宛先回路に実質的にノイズのないクロック波を供給することが必要とされている。
【０００７】
要するに、クロックスキューを低減し、および／または、チップ内のクロックライン上に関連したノイズによって生じる悪影響を最小限にする、ＩＣチップのクロック回路を提供することが必要とされている。更に、高周波で動作する大型のＩＣチップにおいて、こういった目的を達成することも必要とされている。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ＩＣチップにおいてクロックライン上に関連したノイズが生じる悪影響を最小限にするように配置される、新規で改良されたクロック回路を提供することである。
【０００９】
本発明の他の目的は、１対の相補的バイレベル波形から同相モードの成分を除去するための新規で改良された回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一態様によれば、ＩＣチップ上のクロック回路は、クロック波源のクロック波に応答してそれぞれ第１および第２の相補的クロック波を出し、第１および第２の出力を有するドライバを含む。クロック回路の受信器は、第１および第２の入力を含む。クロック回路は、ドライバの第１および第２の出力と受信器の第１および第２の入力との間にそれぞれ接続された、第１および第２のクロックラインを含む。第１および第２のクロックラインは、第１および第２のクロックラインのうちの一方に関連したノイズが他方のクロックラインに関連するよう、ＩＣチップ上に配置されている。受信器は、第１および第２のクロックラインによって受信器の第１および第２の入力に関連されたのと類似の振幅および極性のノイズを実質的に拒絶するように、構成され配置されている。
【００１１】
本発明の他の態様によれば、ＩＣチップ上のクロック回路は、クロック波源のクロック波に応答してそれぞれ第１および第２の相補的クロック波を出す第１および第２の出力を有するドライバを含む。クロック回路の受信器は、第１および第２の入力を含む。第１および第２のクロックラインは、それぞれドライバの第１および第２の出力と受信器の第１および第２の入力との間に接続されている。受信器は、第１および第２の入力において比較的振幅の小さいクロック波を、ＩＣチップの高い電源電圧および低い電源電圧に実質的に増幅するように、構成され配置されている。受信器の出力において、増幅したクロック波が出される。増幅したクロック波は、クロック波源のクロック波のクロック波遷移と実質的に同時に生じるクロック波遷移を有する。
【００１２】
本発明の他の態様は、第１および第２の相補的バイレベル波形から同相モードの成分を除去する回路に関する。回路は、それぞれ第１および第２の波形に応答する第１および第２の入力端子と、第１および第２の入力端子と第１および第２のＤＣ電源端子とに接続された差動増幅器とを含む。差動増幅器は、波形の第１の半周期中に内部で同相モードの成分を減じ、波形の第２の半周期中に増幅器の出力端子にＤＣ電源電圧のうちの一方を供給するように、配置されている。このような同様の差動増幅器が２つ設けられることが好ましい。第１の差動増幅器は、第１の半周期中に内部で同相モードの成分が減じられるように配置されている。第２の半周期中に、第１の増幅器は、第１の出力端子に第１のＤＣ電源電圧を供給する。第２の差動増幅器は、第２の半周期中に内部で同相モードの成分が減じられるように配置されている。第１の半周期中に、第２の増幅器は、第２の出力端子に第２のＤＣ電源電圧を供給する。このような差動増幅器は、クロック波の受信器内に含まれていることが好ましい。
【００１３】
好適な実施形態において、差動増幅器はそれぞれ、同じ第１の導電タイプを有する第１、第２、および第３のトランジスタと、第２の導電タイプを有する第４および第５のトランジスタとを同様に含む。トランジスタはそれぞれ、制御電極と、制御電極における電圧が制御するインピーダンスを有するパスとを含む。第１および第４のトランジスタのパスは、直列接続されて第１のブランチを形成する。第２および第５のトランジスタのパスは、直列接続されて第２のブランチを形成する。第１および第２のブランチのそれぞれの一方の端は、第１の電源端子に接続されている。第１および第２のブランチのそれぞれの第２の端は、第３のトランジスタのパスに接続されている。第１の差動増幅器の第１および第２のトランジスタの制御電極はそれぞれ、第１および第２の入力端子における電圧に応答する。第２の差動増幅器の第１および第２のトランジスタの制御電極はそれぞれ、第２および第１の入力端子における電圧に応答する。それぞれの差動増幅器の第３、第４、および第５のトランジスタの制御電極は、一緒に接続され、それぞれの差動増幅器の第４のトランジスタは、ダイオードとして接続されていることが好ましい。
【００１４】
第１の増幅器の第１のトランジスタのパスと第４のトランジスタのパスとの間の端子は、第２の増幅器の第２のトランジスタのパスと第５のトランジスタのパスとの間の端子と同じ電位に接続されていることが好ましい。第２の増幅器の第１のトランジスタのパスと第４のトランジスタのパスとの間の端子は、第１の増幅器の第２のトランジスタのパスと第５のトランジスタのパスとの間の端子と同じ電位に接続されている。
【００１５】
本発明の上記のおよび更なる目的、特徴、および利点は、その具体的な以下の一具体例の詳細な説明を、特に添付の図面と共に検討すれば、明白となろう。
【００１６】
【発明の実施の形態】
図２は、集積回路チップ４６が保持するＣＭＯＳクロック回路の回路図である。図２に示すクロック回路は、クロックパルス列を、集積回路チップ上の他の回路（図示せず）に分配する。図２のクロック回路は、クロックパルス源４８から出されたクロックパルス列に応答する。クロックパルス源４８は、集積回路チップ４６上にあってもよいが、必ずしもその必要はない。クロックパルス源４８は、集積回路チップ４６上のクロック回路に、相補的バイレベルクロックパルス列を供給する。クロック波源４８がチップ４６上の回路に供給するクロックパルス列の周波数は、典型的には１ＧＨｚであるが、図示のクロック回路は、１ＧＨｚよりも高いおよび低い他のクロック周波数に応答して動作できる。
【００１７】
図２のチップ４６上の集積クロック回路は、互いに間隔を置いて配置され、クロックライン１８、２０によって互いに接続された、クロックパルスドライバ５０およびクロックパルス受信器５２を含む。チップ４６はまた、増幅器５５も含む。増幅器５５は、受信器５２が出力した比較的振幅の小さいバイレベルクロックパルス波に応答して、これらの波を、チップ４６上の集積回路を駆動するＤＣ電源の正の線路９０および接地（すなわち、負）の線路９１におけるＤＣ電圧に実質的に増幅する。
【００１８】
ドライバ５０は、クロック波源４８によって供給された相補的クロックパルス列に応答して、相補的クロックパルス列をライン１８、２０に供給し、そこから受信器５２に供給する。ライン１８、２０は、上述のように配置されて、同相モードのノイズ（すなわち、同じ極性で実質的に同じな振幅のノイズ）に応答する。受信器５２は、ライン１８、２０によって供給された相補的クロック列に応答して、増幅器５５を駆動する。増幅器５５は、同相モードのノイズを除去するように配置されている。増幅器５５は、クロック波源４８がドライバ５０に印加するクロックパルス列の実質的に複製である、相補的クロックパルス波列を出す。増幅器５５が出したクロックパルス列の立上がりおよび立下りは、クロック波源４８がドライバ５０に印加するクロックパルス列の立上がりと、クロックパルス列の立下りとが実質的に同時に生じる。
【００１９】
図２の回路の増幅器５５から出されたクロックパルス列からノイズを除去することは、受信器６の出力がライン２上のかなりのノイズ変動を受ける図１のシングルエンドの配置とは、対照的である。クロックパルス列源４８によって出されるのが１ＧＨｚ等の高周波であり、図２の回路を駆動するＤＣ電源電圧が低い（１．３ボルト等）ので、ライン１８、２０上のノイズは、（１）クロック周波数と実質的に同じ周波数成分と、（２）ＤＣ電源電圧と実質的に同じ振幅変動とを導入し得る。ドライバ５０、ワイヤまたはリード線１８、２０、受信器５２、および増幅器５５を相補的に配置することによって、これらの同相モードのノイズ成分および変動が、受信器のクロックパルス波列から実質的に除去される。
【００２０】
ドライバ５０の出力に、クロックライン１８、２０に沿って伝搬するクロック波の１周期の期間の比較的わずかな部分（例えば、約１０％）であるＲＣ（交流）時定数を有するインピーダンスを与えることによって、ドライバ５０、受信器５２、およびクロックライン１８、２０が導入するクロックスキューは、図１の回路が導入するものよりもはるかに低くなる。ドライバ５０の出力に与えられるＲＣ時定数のこの大幅な低減は、ドライバ５０が出すクロックパルス波列の振幅を低減することなく受信器５２の実効抵抗入力インピーダンスＲｒｃｖを大幅に低減することによって、達成される。
【００２１】
図１の従来技術のクロック回路において、受信器６は、端子１４と接地との間に高い抵抗入力インピーダンスＲｒｃｖを有している。端子１４と接地との間のＲｒｃｖの値は、典型的にはメグオーム程度である。これとは対照的に、受信器５２がドライバ５０に与える抵抗入力インピーダンスは、約１０から６０オームの範囲内である。このように、受信器５２およびライン１８、２０がドライバ５０に与える抵抗入力インピーダンスを、ライン２がドライバ４に与えるインピーダンス（図１）と比較して徹底的に低減することによって、図２の回路は、図１の回路と比較して、クロックスキューを大幅に低減することができる。受信器５２がライン１８、２０に与える抵抗インピーダンスが低いために、ライン１８、２０がドライバ５０に与えるＲＣ時定数は、約１００ピコ秒（ｐｓ）程度である。これは、ライン２がドライバ４に与えるＲＣ時定数が約１マイクロ秒であるのと対照的である。従って、ドライバ５０の出力端子に与えられるＲＣ時定数は、クロック波源４８が出すクロックパルス波列の１周期の期間の比較的わずかな部分（例えば、約１０％）である。ライン１８、２０および受信器５２がドライバ５０の出力端子に与えるＲＣ時定数は短いので、ドライバから見たインピーダンスの抵抗およびキャパシタンスがかなり変動しても、クロック波源４８および増幅器５５が出すクロック波列の立ち上がりと立下りとの間の時間変位には、あまり影響がない。
【００２２】
振動を防止するために、受信器５２の抵抗入力インピーダンスは、少なくとも１０オームであることが望ましい。抵抗入力インピーダンスが１０オームよりも小さいと、振動が生じる。なぜなら、クロックライン１８、２０の容量性リアクタンスおよび誘導性リアクタンスが、ラインに沿って伝搬するクロックパルスの立上がりおよび立下りの遷移に応答して、ライン上に振動を生じさせるからである。約１０オーム以上の抵抗入力インピーダンスは、このような振動を実質的に制動するのには十分大きい。
【００２３】
ドライバ５０は、ドライバの出力端子８０、８１とチップ４６のクロック回路に印加される接地レール９１（すなわち、低いＤＣ電源電圧）に接続された端子との間にそれぞれ接続されたソース−ドレインパスを有する、Ｎチャネル電界効果トランジスタ（ＦＥＴ）２１、２２を含む。ＦＥＴ２１、２２は、ＤＣ回路においてクロックパルス波列源４８の相補的出力に接続されたゲートを含む。ＦＥＴ２１、２２は、クロック波源４８が出した相補的クロック波を反転して、ＦＥＴ２１、２２のゲートへの入力クロックがそれぞれ高いクロックと低いクロックの場合にＦＥＴ２１、２２のドレインにおける電圧が低い電圧と高い電圧になり、その逆の場合も同じになるようにする。出力端子８０、８１におけるクロックパルス列はそれぞれ、クロックライン１８、２０の第１の端に入る。
【００２４】
クロックライン１８、２０は、ドライバ５０の出力端子８０、８１と受信器５２の入力端子６２、６４との間の、実質的に平行で接近して間隔を置いて配置したパスに沿って延びている。クロックライン１８、２０のうちの一方の長さが典型的な約４００マイクロメートルである場合には、それが端子８０、８１のうちの一方に与える典型的な抵抗値およびキャパシタンス値は、それぞれ約５オームと２ピコファラドである。ライン１８、２０は互いに実質的に平行にごく接近して延びているので、集積回路チップ４６上の局所的な同相モードのノイズが両方のラインに関連する。クロックライン１８、２０に関連した同相モードのノイズは、増幅器５５の出力端子７０、７２において大幅に低減され、実質的に除去される。
【００２５】
ライン１８、２０はそれぞれ、受信器５２の入力端子６２、６４に接続された第２の端を有する。受信器５２は、ライン１８、２０の第２の端における端子６２、６４におけるクロックパルスにそれぞれ応答する、第１および第２の入力バッファ５３、５４を含む。
【００２６】
バッファ５３、５４は、互いに同一であるが、端子６２、６４における相補的クロックパルス列に応答する。従って、バッファ５３を説明すればバッファ５４についても説明することになる。バッファ５３、５４を駆動するクロックパルスの性質が相補的であるために、バッファ５３はその出力端子６６において比較的低い電圧出力クロック波を出すのに対し、バッファ５４はその出力端子６８において比較的高い電圧出力波を出す。また、その逆の場合も同じである。
【００２７】
バッファ５３は、そのゲートおよびドレイン（ダイオードの陰極を形成する）が端子６２において一緒に接続されそのソース（ダイオードの陽極を形成する）が接地線路９１に接続されることによって、端子６２と接地との間に逆バイアスダイオードとして接続された、ＮチャネルＦＥＴ２７を含む。ＦＥＴ２７によって形成されるダイオードは、端子６２における電圧が（１）所定値（例えば、約３００ミリボルト）よりも下がること、および（２）所定値（例えば、約５００ミリボルト）よりも上がることを防止する助けとなる。従って、端子６２における電圧は約５００ミリボルトおよび約３００ミリボルトであり、ＦＥＴ２１のソース−ドレインインピーダンスはそれぞれ比較的高いソース−ドレインインピーダンスと低いソース−ドレインインピーダンスである。
【００２８】
ＦＥＴ２５のドレインおよびソースがそれぞれ端子６２、６６に接続されるように端子６２と端子６６との間に接続されたソース−ドレインパスを有するＮチャネル電界効果トランジスタ２５によって、端子６２とＦＥＴ２７が形成するダイオードとに、ＤＣ電流が供給される。ＤＣ源１７２は、ＦＥＴ２５のゲートをＦＥＴのソースに対してバイアスして、ＦＥＴ２５が端子６２に供給するＤＣ電流の振幅を制御する。ＤＣバイアス源１７２は、好ましくは、正のＤＣ電源線路９０と接地線路９１との間に接続された容量性分圧器（図示せず）上のタップである。ＤＣバイアス源１７２がＦＥＴ２５のゲートに印加するバイアス電圧によって、ＦＥＴが、集積回路チップ４６上のクロック回路の動作を通して正にバイアスされた導通状態に維持される。
【００２９】
ＦＥＴ２５は、比較的高い相互コンダクタンスｇmを有する。これは、ＦＥＴ２５が比較的広いゲート幅、すなわちＦＥＴ２１、２７、または４７のいずれのゲート幅よりも約５から１０倍のゲート幅を有するようにＦＥＴ２５を形成することによって達成される結果である。ｇmが高い結果として、電界効果トランジスタ２５のソース−ドレインパスは、そのソース−ゲートバイアス電圧（すなわち、端子６２とＦＥＴ２５のゲートに源１７２が供給するバイアス電圧との間の電圧差）のいずれの特定の値についても、一定のＤＣ電流源とみなすことができる。
【００３０】
ＦＥＴ２５のソース−ドレインパスについてのＤＣ電流は、線路９０における正のＤＣ電源電圧から、ＰチャネルＦＥＴ２３、４７のうちの少なくとも一方のソース−ドレインパスを経由して引き出される。ＦＥＴ２３は、ＦＥＴ４７のソース−ドレインパスと並列の（in shunt with）ダイオードとして接続される。なぜなら、ＦＥＴ２３のゲートおよびドレインは端子６６への共通の接続を有して、そのダイオードの陽極を形成するからである。ＦＥＴ２３のソースは、線路９０において正のＤＣ電源電圧に接続されて、ダイオードの陰極を形成する。
【００３１】
ＦＥＴ４７のソース−ドレインパスは、ＦＥＴ２３が形成するダイオードと並列に接続される。なぜなら、ＦＥＴ２３のソースおよびドレインがそれぞれ、線路９０と端子６６とに接続されるからである。ＦＥＴ４７のゲートは、端子６４に接続されて、リード線２０上のクロックパルス波列から生じる電圧変動に応答する。従って、クロック源４８が低レベルのクロック半周期を出す間、ＦＥＴ４７のソース−ドレインインピーダンスが高であるのに対し、ＦＥＴ２２のソース−ドレインインピーダンスも高である。ＦＥＴ２３、４７が並列にＦＥＴ２５のドレインと接続されているために、ＦＥＴ２３、４７のうちの少なくとも一方を通じて、ＦＥＴ２５のソース−ドレインパスにかなりのＤＣ電流が常に供給される。この電流の振幅は、ＦＥＴ２５の相互コンダクタンスおよびソース−ゲート電圧によって制御される。ＦＥＴ２５のソース−ドレインパスとＦＥＴ２３、４７のうちの少なくとも一方を直列に組み合わせたものと（ＡＣの目的のために）並列であるＦＥＴ２７によって形成される、ダイオードの分路インピーダンスのために、ドライバ５０が端子８０を経由してライン１８に印加するクロックパルス波の高周波成分については、端子６２と接地との間の抵抗インピーダンスが比較的低い（例えば、１０〜６０オーム）。従って、ドライバ５０が端子８０に供給するクロックパルスは、短いＲＣ時定数、典型的には約１００ピコ秒を有する負荷を駆動する。前述のこのような短い時定数の利点は、このようにして、説明した回路によって実現される。また、前述のように、受信器５２の抵抗入力インピーダンス、すなわち端子６２または６４と接地との間の抵抗が約１０オーム以上の範囲にあることによって、都合がよいことに、振動の発生が防止される。
【００３２】
バッファ５３と同様に構成されているがバッファ５３を駆動するクロックパルスを相補するクロックパルスによって駆動されるバッファ５４は、ＦＥＴ２１のインピーダンス状態に応答するバッファ５３と同じ方法で、ＦＥＴ２２の高いまたは低いインピーダンス状態に応答するが、応答するのはクロック源４８の半周期中の逆の期間においてである。
【００３３】
ソース４８は、動作中に、ＦＥＴ２１、２２のゲートに１対の相補的バイレベルクロックパルス列を印加する。ソース４８がＦＥＴ２１、２２のゲートに印加する電圧は、ＦＥＴ２１、２２の抵抗ソース−ドレインインピーダンスを高レベルと低レベルとの間で変化させて、ライン１８、２０上で約３００ミリボルトから５００ミリボルトの典型的なピーク間電圧変化が生じるようにする。ライン１８、２０は、振幅および波形が端子８０、８１における電圧の実質的に複製であるバイレベルの電圧変動を、ＦＥＴ２７、２８が形成するダイオードに印加する。
【００３４】
動作を説明する助けとなるように、クロック波源４８がＦＥＴ２１、２２のゲートに印加するクロック波の電圧はそれぞれ、クロック源４８の第１の半周期中にそれぞれ低い電圧と高い電圧とであると仮定する。ＦＥＴ２１、２２のゲートにおける低および高電圧によって、端子８０、８１における電圧がそれぞれ高（例えば、約５００ミリボルト）い電圧と低い電圧（例えば、約３００ミリボルト）になる。端子８１における低電圧は、ライン２０を通っていくらか減衰し、端子６４を経由してＦＥＴ４７のゲートに関連する。従って、ＦＥＴ４７は正にバイアスされて低いソース−ドレインインピーダンスを有し、端子６６における電圧は比較的高くなる。端子６６における電圧は、端子６６と線路９０との間に接続されたＦＥＴ２３のダイオード作用によって制限され、線路９０の電圧よりもいくぶん低い。
【００３５】
同時に、ＦＥＴ２５は比較的高いソース−ドレインインピーダンスを有する。なぜなら、端子８０における高電圧が、ライン１８を通っていくらか減衰し、端子６２およびＦＥＴ２５のドレインに関連するからである。ＦＥＴ２５のドレインにおける比較的高い電圧は、源１７２がＦＥＴ２５のゲートに印加するバイアス電圧よりもいくぶん低いのみであり、それによってＦＥＴ２５が比較的高いソース−ドレインインピーダンスを有し、クロック波源４８が出すクロック波の第２の半周期中、すなわち、クロック波源４８がＦＥＴ２１のソース−ドレインインピーダンスを低にする時に、端子６２に供給される電流よりも少ない電流を端子６２に供給する。第１の半周期中、ＦＥＴ２３、２５、２７、４７における電圧および電流によって、（１）ＦＥＴ２７にわたって約０．５ボルト、（２）ＦＥＴ２５のソース−ドレインパスにわたって約０．５ボルト、および（３）ＦＥＴ２３、４７を並列に組み合わせたものにわたって約０．３ボルトの電圧降下が生じる。それによって、端子６６における電圧は、接地線路９１よりも約１ボルト高くなる。
【００３６】
クロック波源４８の第２の半周期中、ＦＥＴ２１、２２のソース−ドレインインピーダンスがそれぞれ低いソース−ドレインインピーダンスと高いソース−ドレインインピーダンスである時に、ライン２０によって、ＦＥＴ２８が形成するダイオードにわたって約０．５ボルトの高電圧が作り出され、それによって、端子６４が高電圧をＦＥＴ４７のゲートに印加する。ＦＥＴ４７のゲートにおける高電圧に応答して、ＦＥＴ４７のソース−ゲート電圧が低減され、ＦＥＴ４７のソース−ドレインインピーダンスが増大し、ＦＥＴ４７のソース−ドレインパスにわたる電圧降下が約０．５ボルトに増大する。ＦＥＴ４７のソース−ドレインパスにわたる電圧降下は、ＦＥＴ２３が形成するダイオードによって制限される。従って、正の電源線路９０から端子６６へと流れる電流は、少なくなる。
【００３７】
同時に、ＦＥＴ２５は低いソース−ドレインインピーダンスを有する。端子８０における低電圧が、ライン１８を通っていくらか減衰し、端子６２およびＦＥＴ２５のソースに関連するからである。ＦＥＴ２５は、第１の半周期中よりも正のバイアスの程度が高くなる。しかし、ＦＥＴ２５のソース−ドレインパスにわたる電圧降下は、第１の半周期から次の半周期へとかなり変化するわけではない。ＦＥＴ２５の低減したソース−ドレインインピーダンスが、ＦＥＴ２５のソース−ドレインパスを通る電流の低減によって大部分相殺され、その結果、ＦＥＴ４７のソース−ドレインインピーダンスが高くなるからである。従って、第２の半周期中、ＦＥＴ２３、２５、２７、４７における電圧および電流によって、（１）ＦＥＴ２７にわたって約０．３ボルト、（２）ＦＥＴ２５のソース−ドレインパスにわたって約０．５ボルト、および（３）ＦＥＴ２３、４７を並列に組み合わせたものにわたって約０．５ボルト、の電圧降下が生じる。それによって、端子６６における電圧は、接地線路９１について約０．８ボルト高くなる。
【００３８】
従って、クロック波源４８のこの２つの半周期中の端子６６における電圧変動は、端子８０、８１における電圧変動と実質的に同じである。端子６６における電圧変動の立上がりおよび立下りは、端子８０における遷移が生じるのと実質的に同時に、すなわち約１０ｐｓ内に生じる。
【００３９】
これと同様ではあるがこれを相補する動作が、第１および第２の半周期中、バッファ５４のトランジスタにおいて生じる。従って、クロック波源４８の第１および第２の半周期中、バッファ５３の端子６６において約１．０ボルトおよび０．８ボルトの電圧レベルが生じるのに対し、第１および第２の半周期中、バッファ５４の端子６８において約０．８ボルトおよび１．０ボルトの電圧レベルが生じる。
【００４０】
入力バッファ５３、５４は、常にドライバ５０の出力に、低い抵抗インピーダンスを与えるので、図２のドライバおよび受信器の回路によって、スキューを低減するという目的が達成される。より詳細には、バッファ５３、５４の出力端子６６、６８において作り出される相補的クロック波は、クロック波源４８によって集積回路チップ４６の他の部分で作り出されるクロック波に関して、最小のクロックスキューを示す。
【００４１】
（１）端子６６、６８における比較的低いクロックパルス電圧の変動を、ほぼ完全に線路９０におけるＤＣ電源電圧と線路９１におけるＤＣ電源電圧との間で変化するクロックパルス電圧に増幅すること、および、（２）ドライバ５０から受信器５２へとライン１８、２０に沿って伝搬するクロックパルス列に関連した同相モードのノイズを実質的に除去することが望ましい。クロック波源４８の隣接する半周期同士の間での端子６６と端子６８との電圧変化が約０．２ボルトに過ぎない図２の回路においては、ノイズ除去は特に重要である。振幅変化がこのように比較的少ないので、クロックライン１８、２０に関連した同相モードのノイズは、バッファ５２、５４の出力端子６６、６８において出されるクロックパルス列に容易に悪影響を与えてしまう可能性がある。もし、端子６６、６８における比較的小さいピーク間クロックパルス電圧変化が従来の相補型インバータに印加されれば、インバータはノイズによってトリガされてしまう可能性が高い。従って、クロックパルス波列のクロックパルスはひどく劣化し、おそらく使用不可能になるであろう。この問題を回避するために、図２のクロック回路は、受信器５２に応答する増幅器の段５５を含む。増幅器の段５５は、出力端子６６、６８において存在する同相モードのノイズを実質的に除去し、端子６６、６８における比較的小さな電圧変化を、おおよその線路間電圧変化に変換する。
【００４２】
増幅器の段５５は、共に端子６６、６８におけるクロックパルス列に応答する、第１の差動増幅器５６および第２の差動増幅器５８を含む。増幅器５６、５８は、相補的クロックパルス列を出し、増幅器５６が線路９０における高い正の電圧のレベルにほぼある電圧を有するクロックパルスを出す際、増幅器５８は、ほぼ接地線路９１の電圧を有するクロックパルスを出す。また、その逆の場合も同じである。
【００４３】
差動増幅器５６は、差動の対として接続された１対のＮチャネルＦＥＴ３１、３２を含む。ＦＥＴ３１、３２のゲートはそれぞれ、出力端子６８、６６の相補的出力電圧に応答するように接続されている。ＮチャネルＦＥＴ３３のソース−ドレインパスは、接地線路９１と、ＦＥＴ３１、３２のソースの共通の接続との間に接続されている。ＦＥＴ３１のドレインは、ＰチャネルＦＥＴ２９のドレインとゲートとを一緒に接続することによって形成されたダイオードを通じて、正の線路９０に接続され、ダイオードの陽極を形成する。ＦＥＴ２９のソースに対応するダイオードの陰極は、線路９０において正の電源電圧に接続されている。ＦＥＴ２９のドレインおよびゲートの共通の接続は、ＮチャネルＦＥＴ３１のドレインに接続されている。ＦＥＴ２９、３１のドレインの共通の接続は、ＮチャネルＦＥＴ３３のゲートに接続されており、ＮチャネルＦＥＴ３３のソース−ドレインパスは、ＮチャネルＦＥＴ３１、３２のソースに接続されている。ＦＥＴ３３のソースは接地線路９１に接続され、ＦＥＴ３３のドレインはＦＥＴ３１、３２のソースに接続されている。ＰチャネルＦＥＴ３０のソースは、正の線路９０に接続され、ソース−ドレインパスは、ＮチャネルＦＥＴ３２のソース−ドレインパスと直列に接続されている。ＦＥＴ３０のゲートは、増幅器５８の出力端子７２に連結され、増幅器５８の出力端子７２の出力電圧は、端子７０における増幅器５６の出力を相補する。端子７０は、ＦＥＴ３０、３２の共通ドレイン端子にある。
【００４４】
前述したクロック波源４８の第１の半周期中に、端子６６、６８における電圧がそれぞれ高い電圧と低い電圧であるのに応答して、ＦＥＴ３２、３１のソース−ドレインパスはそれぞれ、低いインピーダンスと、高いインピーダンスを有する。それによって、ＦＥＴ３１のドレインにおける端子８４は、高電圧になる。ＦＥＴ２９のダイオードの作用によって、ＦＥＴ３１のドレインにおける電圧が線路９０の電圧に達するのを防止する。端子８４における高電圧は、ＦＥＴ３０、３３のゲートを駆動して、ＦＥＴ３０、３３のソース−ドレインインピーダンスをそれぞれ比較的高いインピーダンスと低いインピーダンスにする。それによって、ＦＥＴ３１、３２のソースの電圧が低減し、出力端子７０におけるＦＥＴ３２のドレインの電圧が低減する。同時に、線路９０からＦＥＴ３０のソース−ドレインパスを通る電流が低減して、増幅器５６の出力端子７０における電圧を接地に近づける助けとなる。同時に、差動増幅器５８の出力端子７２は、端子８４とＦＥＴ３０、３３のゲートとに高電圧を供給して、ＦＥＴ３１、３２のソースにおける電圧を更に低減する。累積作用によって、端子７０の電圧が急速に、線路９１の接地電位まで実質的に降下し、クロック波源４８が負に遷移してから約１１０ｐｓ以内に、端子７０において負への遷移が生じる。
【００４５】
前述したクロック波源４８の第２の半周期中に、端子６６、６８における電圧がそれぞれ低い電圧と、高い電圧の場合、ＦＥＴ３２、３１はそれぞれ、高いソース−ドレインインピーダンスと、低いソース−ドレインインピーダンスを有する。同時に、増幅器５８の出力端子７２は、低電圧を、（１）ＦＥＴ３０のゲートに印加してＦＥＴ３０をオンにし、（２）ＦＥＴ３３のゲートに印加してＦＥＴ３３をオフにし、（３）ＦＥＴ３１のドレインに印加する。ＦＥＴ３１の低いドレイン電圧（ダイオード２９によって、線路９０の電圧からの外れが最大になるように制限されている）は、ＦＥＴ３１の低インピーダンスのソース−ドレインパスを通じて、ＦＥＴ３３のドレインおよびＦＥＴ３２のソースに関連する。累積作用によって、端子７０における電圧が急速に、線路９０における正の電源端子まで実質的に上昇する。クロック波源４８の遷移に関する、端子７０における正／負に遷移するタイミングは、実質的に同じである。
【００４６】
端子６６、６８における正／負への遷移に応答する差動増幅器５８の動作は、相補する方法であるという点を除いて、差動増幅器５６について説明したものと全く同じである。なぜなら、ダイオードに接続されたＰチャネルＦＥＴ３４と直列のＮチャネルＦＥＴ３６は、端子６６における電圧に応答するように接続されるからである。ＮチャネルＦＥＴ３７は、ＰチャネルＦＥＴ３５のソース−ドレインパスを通じて線路９０に直列に接続される。ＰチャネルＦＥＴ３５のゲートは、増幅器５６の出力端子７０に連結される。ＮチャネルＦＥＴ３８のソース−ドレインパスは、接地線路９１とＦＥＴ３６、３７の接続されたソースとの間に接続される。
【００４７】
差動増幅器５６、５８によって、リード線１８、２０に関連する同相モードのノイズが実質的に除去される。同相モードのノイズは、端子６６、６８において、同じ極性で実質的に同じ振幅である。これらのノイズ成分は、クロック波源４８のクロック出力の第１の半周期中に、増幅器５６、５８によって減じられる。クロック波源４８の他方の半周期中に、増幅器５６、５８の出力電圧は、線路９０の正の電源電圧に維持される。差動増幅器５６、５８の出力は同相モードのノイズ成分に応答しないので、出力端子７０、７２における電圧は、同相モードのノイズ成分に応答して変化することはない。
【００４８】
同相モードのノイズ成分に応答する差動増幅器５６の動作は、クロック波源４８の互いに逆の第１の半周期中と第２の半周期中とではわずかに異なる。第１の半周期中には、ＦＥＴ２１、２２のソース−ドレインパスはそれぞれ高インピーダンスと、低インピーダンスであり、差動増幅器５６、５８の出力端子７０、７２における電圧はそれぞれ低い電圧と、高い電圧である。端子７２における電圧が高であるので、ＦＥＴ３０はオフになり、ＦＥＴ３３はオンになる。従って、ＦＥＴ３０のソース−ドレインパスを通じて高インピーダンスが供給され、端子７０は線路９０と関連しなくなる。ＦＥＴ３１、３２のゲートに供給される、端子６６、６８における極性および振幅が同様の同相モードのノイズ成分は、ＦＥＴ３１、３２のソースの、ＦＥＴ３３のドレインへの共通の接続によって、増幅器５６から減じられ、端子７０における電圧がｋ（Ａ−Ｂ）となる。ただしｋは比例定数であり、ＡおよびＢはそれぞれ、ＦＥＴ３１、３２のゲートにおける同相モードのノイズ成分の電圧の振幅である。ＡとＢとは極性が同じで振幅が実質的に同じであるので、端子７０における電圧は、同相モードのノイズ成分によって変化しない。
【００４９】
クロック波源４８の第２の半周期中には、出力端子７０、７２における電圧はそれぞれ高い電圧と低い電圧であり、差動増幅器５８において同相モードのノイズ成分が減じられ、端子７２における電圧が低い値に維持される。端子７２における低電圧がＰチャネルＦＥＴ３０のゲートに印加され、ＦＥＴ３０がオンになり、線路９０における電源電圧が端子７０に印加される。更に、これらの半周期中に、ＦＥＴ３３のゲートに印加された端子７２の低電圧によって、ＦＥＴ３３がオフになり、ＦＥＴ３２のソース−ドレインパスを通る電流が実質的に防止され、端子７０における電圧を線路９０の電圧に維持する助けとなる。従って、ＦＥＴ２１、２２のソース−ドレインインピーダンスが、それぞれ低いソース−ドレインインピーダンスと、高いソース−ドレインインピーダンスであるクロック波源４８の半周期中に、クロックライン１８、２０に関連した同相モードのノイズは、増幅器５６の高出力電圧に影響を与えない。
【００５０】
本発明の一実施形態を説明し例示したが、特許請求の範囲において規定する本発明の真の精神および範囲から逸脱することなく、具体的に例示し説明した実施形態の詳細を変形してもよいということは明らかである。
【図面の簡単な説明】
【図１】ＩＣチップ上の従来技術のクロック回路の回路図である。
【図２】本発明による、ＩＣチップ上のクロック回路の実施形態の回路図である。
【符号の説明】
１８  第１のクロックライン
２０  第２のクロックライン
２９  第４のトランジスタ
３０  第５のトランジスタ
３１  第１のトランジスタ
３２  第２のトランジスタ
３３  第３のトランジスタ
４６  集積回路チップ
４８  クロック波源
５０  ドライバ
５２  受信器
５６  第１の差動増幅器
５８  第２の差動増幅器
６２  受信器の第１の入力
６４  受信器の第２の入力
６６  第１の入力端子
６８  第２の入力端子
７０、７２、８４  端子
８０  ドライバの第１の出力
８１  ドライバの第２の出力
９０  第１のＤＣ電源ライン
９１  第２のＤＣ電源ライン
【図１】
0003718437.tif 000002
【図２】
0003718437.tif 000003