(57)【特許請求の範囲】
【請求項１】
アレイにおいて配置された第１の複数個及び第２の複数個の同じセルから各々形成された主電力装置及び電流感知装置を具える電力ＭＯＳ装置用の集積構造電流感知抵抗であって、前記セルの各々は、第２導電型の半導体材料内に得られる第１導電型のディープボディ領域と、前記第１導電型の横方向チャネル領域と、前記ディープボディ領域内に部分的に延在すると共に前記横方向チャネル領域内に部分的に延在する前記第２導電型のソース領域と、前記チャネル領域上に重ねられた薄いゲート酸化物層によって前記半導体材料の上部表面から絶縁された導電性ゲート層とを具え、前記第１の複数個のセルにおける各々のセルは、第１の重ねられた導電性ソース電極によって前記第１の複数個のセルにおける他のすべてのセルと互いに電気的に接続され、前記第２の複数個のセルにおける各々のセルは、第２の重ねられた導電性ソース電極によって前記第２の複数個のセルにおける他のすべてのセルと互いに電気的に接続される、集積構造電流感知抵抗において、該抵抗は、前記第１の複数個のセルにおける少なくとも１個のセルのディープボディ領域から前記第２の複数個のセルにおける対応するセルのディープボディ領域まで延在する少なくとも１個のドープ領域から成ることを特徴とする集積構造電流感知抵抗。
【請求項２】
請求項１記載の集積構造電流感知抵抗において、該抵抗は、前記第１の複数個のセルにおける少なくとも１個のセルのディープボディ領域に接続すると共にそこから前記第２の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第１導電型の延長されたディープボディ領域から成ることを特徴とする集積構造電流感知抵抗。
【請求項３】
請求項１記載の集積構造電流感知抵抗において、該抵抗は、前記第１の複数個のセルにおける少なくとも１個のセルのディープボディ領域に接続すると共にそこから前記第２の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第１導電型の延長されたディープボディ領域内に配置される前記第２導電型の半導体領域から成ることを特徴とする集積構造電流感知抵抗。
【請求項４】
請求項１記載の集積構造電流感知抵抗において、該抵抗は、前記第１の複数個のセルにおける少なくとも１個のセルのディープボディ領域に接続すると共にそこから前記第２の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第１導電型のボディ領域から成ることを特徴とする集積構造電流感知抵抗。
【請求項５】
請求項１記載の集積構造電流感知抵抗において、該抵抗は、前記第１の複数個のセルにおける各々のセルのディープボディ領域から前記第２の複数個のセルにおける対応するセルのディープボディ領域まで各々延在する複数の並列に接続されたドープ領域から成ることを特徴とする集積構造電流感知抵抗。
【請求項６】
請求項１ないし５のいずれか１項に記載の集積構造電流感知抵抗において、前記第１導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、前記第２導電型のすべての領域は、ドナー不純物でドープされた半導体領域であることを特徴とする集積構造電流感知抵抗。
【請求項７】
請求項２又は３記載の集積構造電流感知抵抗において、前記第１導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、前記第２導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、第１導電型の前記ディープボディ領域及び前記延長されたディープボディ領域は、ｐ＋型半導体領域であることを特徴とする集積構造電流感知抵抗。
【請求項８】
請求項４記載の集積構造電流感知抵抗において、前記第１導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、前記第２導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、第１導電型の前記横方向チャネル領域及び前記ボディ領域は、ｐ−型半導体領域であることを特徴とする集積構造電流感知抵抗。
【請求項９】
請求項６記載の集積構造電流感知抵抗において、
第２導電型の前記ソース領域がｎ+ 型半導体領域であることを特徴とする電力ＭＯＳ装置用集積構造電流感知抵抗。
【請求項１０】
請求項１ないし５のいずれか１項に記載の集積構造電流感知抵抗において、前記第１導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、前記第２導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であることを特徴とする集積構造電流感知抵抗。
【請求項１１】
請求項２又は３記載の集積構造電流感知抵抗において、前記第１導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、前記第２導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、第１導電型の前記ディープボディ領域及び前記延長されたディープボディ領域は、ｎ＋型半導体領域であることを特徴とする集積構造電流感知抵抗。
【請求項１２】
請求項４記載の集積構造電流感知抵抗において、前記第１導電型のすべての領域は、ドナー不純物でドープされた半導体領域であり、前記第２導電型のすべての領域は、アクセプタ不純物でドープされた半導体領域であり、第１導電型の前記横方向チャネル領域及び前記ボディ領域は、ｎ−型半導体領域であることを特徴とする集積構造電流感知抵抗。
【請求項１３】
請求項10記載の集積構造電流感知抵抗において、
第２導電型の前記ソース領域がｐ+ 型半導体領域であることを特徴とする電力ＭＯＳ装置用集積構造電流感知抵抗。
【請求項１４】
前記請求項のいずれか１項記載の集積構造電流感知抵抗において、
前記第２導電型の前記半導体材料が半導体基板上に成長されたエピタキシャル層であることを特徴とする電力ＭＯＳ装置用集積構造電流感知抵抗。
【請求項１５】
請求項14記載の集積構造電流感知抵抗において、
前記半導体基板が前記第１導電型のものであることを特徴とする電力ＭＯＳ装置用集積構造電流感知抵抗。
【請求項１６】
請求項14記載の集積構造電流感知抵抗において、
前記半導体基板が前記第２導電型のものであることを特徴とする電力ＭＯＳ装置用集積構造電流感知抵抗。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電力ＭＯＳ装置用、特に過負荷自己保護型電力ＭＯＳ装置用の、集積構造電流感知抵抗に関するものである。
【０００２】
【従来の技術】
電力ＭＯＳ装置は、例えば出力負荷短絡回路による、過大電流に対して電力装置を保護するのに適した集積回路を特色にできる。
【０００３】
典型的な解決法は電流感知ＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）を具えた負帰還ループを設け、そのＭＯＳＦＥＴのドレインとゲートとがそれぞれ主電力ＭＯＳＦＥＴのドレインとゲートとへ接続されて、且つそのＭＯＳＦＥＴのソースが、電流感知抵抗を通して、集積された構成要素のソース端子へ接続される。バイポーラ接合トランジスタ（ＢＪＴ）のベース−エミッタ接合が前記の感知抵抗を横切って接続され、一方そのバイポーラ接合トランジスタのコレクタは前記の二つのＭＯＳＦＥＴの共通ゲートへ接続される。ゲート抵抗が集積された構成要素の外部ゲート端子と前記共通ゲートとの間に直列に最後に接続される。
【０００４】
実際の装置においては、主電力ＭＯＳＦＥＴが感知ＭＯＳＦＥＴよりも非常に多数の類似のセルを具えているとしても、前記感知ＭＯＳＦＥＴと主電力ＭＯＳＦＥＴとの双方が類似のセルで作り上げられる。
【０００５】
前記の主電力ＭＯＳＦＥＴを通って流れる電流の小さい一部分である前記の感知ＭＯＳＦＥＴを通って流れる電流は、この電力ＭＯＳＦＥＴを通って流れる電流が指令された最大値を超える場合に、感知抵抗を通って流れる一部分の電流が前記のバイポーラ接合トランジスタをターンオンするのに充分な電圧降下を発生するように値が選択されている感知抵抗を横切って電圧降下を発生する。ゲート抵抗から流れ出る電流によって、これが最後に前記の二つのＭＯＳＦＥＴのゲートへ印加される電圧を減少させて、かくしてそれらを通って流れる電流が更に増大するのを防止する。
【０００６】
更にその上、より高い温度において電流に対する最大値が減少するので、そのような負帰還ループの正の温度係数がこの保護回路の保護性能を改善する。
【０００７】
国際出願番号第WO 91/09424 号に、上記の種類の帰還ループを電力トランジスタと同じ基板内に含んでいる電力装置が記載されている。その感知抵抗はそのＭＯＳセルの多結晶珪素ゲート層と同時に得られる多結晶珪素ストリップから作り上げられている。
【０００８】
この解決方法は感知抵抗を設置するために表面上に専用区域を必要とし、それは源泉セルの系列の外部にある。
【０００９】
【発明が解決しようとする課題】
記載された技術の状態を考慮して、本発明の目的は区域の最小限の浪費に導く集積構造感知抵抗を提供することである。
【００１０】
【課題を解決するための手段】
本発明によると、そのような目的は、アレイにおいて配置された第１の複数個及び第２の複数個の同じセルから各々形成された主電力装置及び電流感知装置を具える電力ＭＯＳ装置用の集積構造電流感知抵抗であって、前記セルの各々は、第２導電型の半導体材料内に得られる第１導電型のディープボディ領域と、前記第１導電型の横方向チャネル領域と、前記ディープボディ領域内に部分的に延在すると共に前記横方向チャネル領域内に部分的に延在する前記第２導電型のソース領域と、前記チャネル領域上に重ねられた薄いゲート酸化物層によって前記半導体材料の上部表面から絶縁された導電性ゲート層とを具え、前記第１の複数個のセルにおける各々のセルは、第１の重ねられた導電性ソース電極によって前記第１の複数個のセルにおける他のすべてのセルと互いに電気的に接続され、前記第２の複数個のセルにおける各々のセルは、第２の重ねられた導電性ソース電極によって前記第２の複数個のセルにおける他のすべてのセルと互いに電気的に接続される、集積構造電流感知抵抗において、該抵抗は、前記第１の複数個のセルにおける少なくとも１個のセルのディープボディ領域から前記第２の複数個のセルにおける対応するセルのディープボディ領域まで延在する少なくとも１個のドープ領域から成ることを特徴とする電力ＭＯＳ装置用集積構造電流感知抵抗によって達成される。
【００１１】
本発明の第１の実施例においては、その集積構造電流感知抵抗は、前記第１の複数個のセルにおける少なくとも１個のセルのディープボディ領域に接続すると共にそこから前記第２の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第１導電型の延長されたディープボディ領域から成る。
【００１２】
本発明の第２の実施例においては、その集積構造電流感知抵抗は、前記第１の複数個のセルにおける少なくとも１個のセルのディープボディ領域に接続すると共にそこから前記第２の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第１導電型の延長されたディープボディ領域内に配置される前記第２導電型の半導体領域から成る。
【００１３】
本発明の第３の実施例においては、その集積構造電流感知抵抗は、前記第１の複数個のセルにおける少なくとも１個のセルのディープボディ領域に接続すると共にそこから前記第２の複数個のセルにおける対応するセルのディープボディ領域まで延在する前記第１導電型のボディ領域から成る。
【００１４】
本発明のおかげて、電力装置のセルの配列（アレイ）に不規則性を導入することなく、集積構造電流感知抵抗を得ることが可能であり、且つ従って必要な面積を低減する。
【００１５】
【実施例】
本発明の三つの実施例を添付の図面を参照して以下詳細に説明しよう。
【００１６】
電力ＭＯＳ装置、例えばｎチャネルＭＯＳＦＥＴが複数のセル1a及び1bにより作り上げられ、それらの各々は高ドープｐ+ ディープボディ領域２を具えており、その電力ＭＯＳＦＥＴのドレイン領域を表現する高ドープｎ+ 基板４上に成長された半導体材料の上面から低ドープｎ- エピタキシャル層３まで延びている。前記のｐ+
ディープボディ領域２の一面上に、低ドープｐ- チャネル領域５が設けられ、且つ高度にドープされたｎ+ ソース領域６が部分的にはｐ+ ディープボディ領域２内で且つ部分的には前記チャネル領域５内に延在している。薄いゲート酸化物層８によりこの半導体の上面から絶縁された多結晶珪素ゲート層７が、特定のバイアス条件のもとで活性チャネルの形成を許容するように、前記チャネル領域５の上に重ねられている。
【００１７】
セル1aのｐ+ ディープボディ領域２とｎ+ ソース領域６とに接触する第１ソース電極層Saによって互いに接続されたセル1aのアレイが主電力ＭＯＳＦＥＴを構成し、一方今度は第２ソース電極層Sbによって同様に互いに接続されたセル1bの小さいアレイが感知ＭＯＳＦＥＴを構成している。
【００１８】
図１に示された第１の実施例においては、少なくとも１個の主電力ＭＯＳＦＥＴのセル1aのｐ+ ディープボディ領域２が、感知ＭＯＳＦＥＴの相当するセル1bのｐ+ ディープボディ領域２と併合されるために延在しており、且つかくして延長されたディープボディ領域20が得られ、それはそれぞれソース電極Sa及びSbにより対向する側で接触される。そのようなソース電極Sa及びSbはかくして延長されたｐ+ ディープボディ領域20により電気的に接続され、それが感知ＭＯＳＦＥＴのソース電極Sbへの直列接続において、感知抵抗Rsを導入する。
【００１９】
図２に示された第２の実施例においては、少なくとも１個の主電力ＭＯＳＦＥＴのセル1aのｐ+ ディープボディ領域２が再び延ばされて、且つ先の実施例におけると同様に延長されたｐ+ ディープボディ領域20を得るために、感知ＭＯＳＦＥＴの相当するセル1bのｐ+ ディープボディ領域２と併合される。それから延長されたｎ+ 半導体領域21がそのディープボディ領域20内に設けられて、前記の相当するセル1bのｎ+ ソース領域６と併合される。ソース電極Sa及びSbは延長されたｎ+ 半導体領域21の二つの側に接触し、それがソース電極SaとSbとの間の直列接続において、感知抵抗Rsを導入する。延長されたｐ+ ディープボディ領域20が延長されたｎ+ 半導体領域21をｎ- エピタキシャル層３から絶縁し、且つすべての寄生的動作を防止するためにソース電極Saへ接続される。
【００２０】
第１ソース電極Saは集積された構成要素の外部ソース端子Ｓへも接続されている。
【００２１】
多結晶珪素ゲート層７が、図面には示されていない集積されたゲート抵抗を通して、ゲート端子へ接続されており、一方同じく図示されていないバイポーラ接合トランジスタが感知抵抗Rsを横切って接続されたそれのベース−エミッタ接合を有している。前に記載した種類の負帰還ループがかくして得られる。
【００２２】
図３に示された第２の実施例の変形は、延長されたｐ+ ディープボディ領域20と延長されたｎ+ 半導体領域21とが対向する側で双方とも接触されており、かくしてソース電極SaとSbとの間の直列接続において、二つの並列に接続された抵抗Rsp とRsnとを導入する。
【００２３】
図４に示された第３の実施例においては、延長されたｐ+ ディープボディ領域が無くて、第１の複数のセル1aの少なくとも１個のセル1aのディープボディ領域２を第２の複数の相当するセル1bのディープボディ領域２へ接続するように、ｐ- ボディ領域50が形成されている。このｐ- 領域の固有抵抗は前記のｐ+ 領域の固有抵抗よりも大幅に高いので、このボディ領域50により導入される抵抗は先の実施例のディープボディ領域20により導入される抵抗よりも大幅に高い。
【００２４】
前述の実施例にすべてにおいて、第１の複数と第２の複数とのセルの間に並列に接続された幾つかの延長された領域があり得て、二つのソース領域の間の抵抗はそれら全部の並列により与えられる。
【００２５】
本発明の第１の実施例による集積構造電流感知抵抗により特徴付けられる電力ＭＯＳ装置を得るのに適した製造手順は、図５〜９に示されており、且つ電力ＭＯＳ装置の製造のための既知の手順と同じ工程を含んでおり、且つｎ+ 型のこの例においては、高度にドープされた半導体基板４上に、例えばｎ型の、低ドープエピタキシャル層３の成長により開始する。
【００２６】
フィールド酸化物層18が成長されてしまった後に、電力ＭＯＳＦＥＴの主セル1aと感知セル1bを構成する複数のｐ+ ディープボディ領域２、及び延長されたｐ+ ディープボディ領域20を形成するために、高濃度のｐ型ドーパントのマスクされた注入と引き続く拡散とが実行される（図５）。
【００２７】
マスクする工程の後に、エピタキシャル層３の表面上に活性区域が規定され、薄いゲート酸化物層８がそれから前記の活性区域上に成長され、且つ多結晶珪素ゲート層７が前記のゲート酸化物層８上に引き続いて堆積されて、且つ低固有抵抗を達成するためにドープされる（図６）。
【００２８】
それから多結晶珪素ゲート層７が前記ゲート領域の外側を選択的にエッチングされて、且つマスクする工程の後に、電力ＭＯＳＦＥＴの各セル1aと1bとのｐ-型チャネル領域５を形成するために、前記ゲート領域の下へ低濃度のｐ型ドーパントが注入され且つ拡散される（図７）。
【００２９】
次の工程は、セル1aと1bとのソース領域６を形成するための、前記ゲート領域の側における高濃度のｎ型ドーパントのマスクされた注入と拡散、及び多結晶珪素ゲート層７上の絶縁酸化物層17の堆積である（図８）。
【００３０】
この手順の最後の工程は接触区域の規定と、二つのソース電極Sa及びSbを形成するのに適した導電性層の堆積、及び不活性化層の堆積を伴う（図９）。
【００３１】
この電力ＭＯＳＦＥＴへの接触を形成するために、基板４の底面の金属化も設けられる。
【００３２】
この技術に熟達した誰にでも明らかなように、本発明による構造はｐ型の強度にドープされた基板により手順流れを開始することにより簡単に、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）にも使用され得て、その基板上には前述のエピタキシャル層３に類似したｎ型のエピタキシャル層がその時成長される。
【００３３】
また、本発明はｐチャネルの装置にも適合され、この場合にはｎ型領域に対してｐ型領域を代用すること及びその逆のことが必要である。
【００３４】
本発明はドレイン電極がソース及びゲート電極と同じ面上にある集積された装置にも適合され、前述の手順流れに対する変形はこの技術に熟達した誰にでもよく知られている。
【図面の簡単な説明】
【図１】  本発明の第１の実施例による集積構造電流感知抵抗の断面図である。
【図２】  本発明の第２の実施例による集積構造電流感知抵抗の断面図である。
【図３】  前記の第２の実施例の変形による集積構造電流感知抵抗の断面図である。
【図４】  本発明の第３の実施例による集積構造電流感知抵抗の断面図である。
【図５】  本発明の第１の実施例による集積構造電流感知抵抗を設けられた電力ＭＯＳ装置の製造手順における一工程の断面図である。
【図６】  本発明の第１の実施例による集積構造電流感知抵抗を設けられた電力ＭＯＳ装置の製造手順における一工程の断面図である。
【図７】  本発明の第１の実施例による集積構造電流感知抵抗を設けられた電力ＭＯＳ装置の製造手順における一工程の断面図である。
【図８】  本発明の第１の実施例による集積構造電流感知抵抗を設けられた電力ＭＯＳ装置の製造手順における一工程の断面図である。
【図９】  本発明の第１の実施例による集積構造電流感知抵抗を設けられた電力ＭＯＳ装置の製造手順における一工程の断面図である。
【符号の説明】
1a, 1b  セル
２  高ドープｐ+ ディープボディ領域
３  低ドープｎ- エピタキシャル層
４  高ドープｎ+ 基板
５  低ドープｐ- チャネル領域
６  高度にドープされたｎ+ ソース領域
７  多結晶珪素ゲート層
８  薄いゲート酸化物層
９  絶縁酸化物層
18  フィールド酸化物層
20  延長されたディープボディ領域
21  延長されたｎ+ 半導体領域
50  ｐ- ボディ領域
Ｓ  外部ソース端子
Sa  第１ソース電極
Sb  第２ソース電極
Rs  感知抵抗
Rsn, Rsp  並列に接続された抵抗
【図１】
0003644697.tif 000002
【図２】
0003644697.tif 000003
【図３】
0003644697.tif 000004
【図４】
0003644697.tif 000005
【図５】
0003644697.tif 000006
【図６】
0003644697.tif 000007
【図７】
0003644697.tif 000008
【図８】
0003644697.tif 000009
【図９】
0003644697.tif 000010