(57)【特許請求の範囲】
【請求項１】
半導体基板上、もしくはウェル拡散層上に少なくとも、ゲート絶縁膜、浮遊ゲート、層間絶縁膜、制御ゲートを積層して形成され、前記基板もしくはウェル拡散層の導電型と反対導電型のソース領域、及びドレイン領域を備えたメモリセルを複数個、マトリックス状に配置して構成したメモリセルアレイを含む不揮発性半導体記憶装置の動作方法であって、
メモリセルへの情報の書込みないしは消去の際、一回分の書込みないし消去を達成するために与える所定の駆動電圧を複数個の電圧パルスに分割して与えるとき、上記複数個の電圧パルスは、立上り時間がパルス幅の半分に概略等しい第一の電圧パルスと、立上り時間がパルス幅の半分より短い第二の電圧パルスとを含み、
上記第二の電圧パルスを与える前に、第一の電圧パルスを与えることで、上記浮遊ゲート中の蓄積電子を引き抜くことを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項２】
請求項１記載の不揮発性半導体記憶装置の動作方法であって、
上記複数個の電圧パルスのパルス幅が次第に長くなっていく、または上記複数個の電圧パルスのパルス幅が一定であることを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置の動作方法であって、
上記複数個の電圧パルスのうち、少なくとも１つの電圧パルスの電圧レベルは上記書込みないし消去を達成するために与える所定の駆動電圧値よりも小さく、且つ、該複数個の電圧パルスの電圧レベルが次第に大きくなっていくことを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項４】
請求項１項乃至３のいずれかに記載の不揮発性半導体記憶装置の動作方法であって、
メモリセルのドレイン領域と接続されたデータ線、ソース領域と接続されたソース線、または制御ゲートと接続されたワード線に対して、上記複数個の電圧パルスが与えられることを特徴とする不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電気的に書換え可能な不揮発性半導体記憶装置の動作方法に係り、特に、高速且つ制御性の高い書換えの可能な不揮発性半導体記憶装置の動作方法に関する。
【０００２】
【従来の技術】
浮遊ゲート型の不揮発性半導体記憶装置では、情報の書込み／消去を浮遊ゲートへの電子の注入ないしは浮遊ゲートからの電子の放出によってMOSトランジスタのしきい値電圧を高低変化させることで実現している。上記、浮遊ゲートへの電子の注入／放出動作はチャネルホットエレクトロン現象あるいはFowler-
Nordheim(F-N)トンネル現象等により実現されるが、この際ゲート絶縁膜には注入電荷によるストレスが加わるため、ゲート絶縁膜が劣化するという問題がある。書換え時にゲート絶縁膜に加わるストレスは該絶縁膜に加わる電界強度によって決まり、NOR型メモリセルの場合には浮遊ゲート中に蓄積した電子を引き抜く電子の放出時に大きな電界が加わる。特に、浮遊ゲート中の電荷蓄積量が過剰な状態でゲート絶縁膜に急激に高電界が印加された場合にはストレスが大きくなる。
【０００３】
該ストレスを低減するための従来の不揮発性半導体記憶装置の動作方法として、例えば、特開昭61-239497、特開昭61-239498、特開平2-193398等に示される不揮発性半導体記憶装置の動作方法がある。
【０００４】
特開昭61-239497に開示される不揮発性半導体記憶装置の動作方法では書込みのための電圧を、第１の電圧パルスVd2と前記第１の電圧パルスより電圧レベルが高い第２の電圧パルスVd1とから成る一連の電圧パルスで与えている。この電圧印加フローを第４図(a)に示す。第１の電圧パルスによって予め浮遊ゲート中に電荷をチャネルホットエレクトロン現象により軽く注入した後に、第１の電圧パルスより電圧レベルの高い第２の電圧パルスで更に電荷を注入し書込みを行なっていた。これにより、始めからいきなり高電圧の第２の電圧パルスを加えた場合に比べ、浮遊ゲート電位の書換え前後における変動を抑制することができるので、ゲート絶縁膜内の電荷の注入領域が広くなり、チャネルホットエレクトロンのゲート絶縁膜への捕獲量の抑制を図ることで書換え特性を向上させている。
【０００５】
同様に浮遊ゲート電位の書換え前後における変動を抑制する方法として特開昭61-239498に開示される不揮発性半導体記憶装置の動作方法がある。この方法では書込みのための駆動電圧を、立上り時間tr(電圧パルスが目標電圧レベルの10%から90%まで立上がるのに要する時間）が300μsec以上の電圧パルスで与えている。この様に立上りが緩やかな電圧パルスで書込みを行なうと、電圧パルスが所定の駆動電位まで達するまでの過渡的電圧によって、浮遊ゲート中にチャネルホットエレクトロン現象により電荷が軽く注入されるので、上記電圧パルスを２段階で与える方法と同様の効果が得られる。
【０００６】
また、特開平2-193398では書換え電圧パルスを、急峻な立上り／立下がり時間を備えたパルス幅の短い複数個の電圧パルスに分割して与える。この電圧印加フローを図４(c)に示す。ここで、パルス幅とは電圧パルスが立上り始めてから立下がりきるまでの時間で定義する（図４参照）。該複数個の各々の電圧パルスは、１回分の書換えでの注入又は放出するべき電荷量の一部分のみを注入又は放出するものとする。これにより、F-N電流に伴うホールの発生を抑制しゲート絶縁膜中に捕獲されるホールを低減させることにより、寿命の長い不揮発性半導体記憶装置を提供している。
【０００７】
【発明が解決しようとする課題】
上記従来技術による不揮発性半導体記憶装置の動作方法では、情報の書換えにおいてメモリセルに印加する電圧パルスを一定の立上り時間をもつ複数個の電圧パルスで与えていた。このため、大容量で低電圧動作可能な不揮発性半導体記憶装置を実現する際に、制御性が高く且つ高速な書換えを如何に実現するかが課題となる。
【０００８】
図４は、従来の書込み／消去方法における電圧印加方法について示した図である。図４(a)の電圧印加方法では書換えのための電圧を第１の電圧パルスVd2と、前記第１の電圧パルスより電圧レベルが高い第２の電圧パルスVd1とから成る一連の電圧パルスで与えている。この時、メモリセルの特性のばらつきにより、例えば、標準的なビットより電子の引き抜きが速いビットが存在した場合、上記第１の電圧でも引き抜きが進み、より電圧レベルが高い第２の電圧パルスが加わると該ビットが過剰引き抜きになってしまうといった問題がある。
【０００９】
図４(b)の電圧印加方法では書換えのための電圧を立上り時間trが300μsec以上である電圧パルスで与えている。メモリセルの特性のばらつきなどにより、書換えようとするメモリセルが、例えば標準的なビットより高しきい値状態にあった場合、書換えに要する時間が長くかかってしまうという問題がある。
【００１０】
図４(c)の電圧印加方法は、駆動電圧を複数個の電圧パルスに分割し、しきい値電圧の制御性を高め、且つ従来例より書込み時間が増加することなく所定の時間内でのデータの書込みを実現するための駆動電圧パルス印加方法である。高速の書込み／消去を実現するために電圧パルスの立上り時間は概略1μsecを用いている。図５は、様々な立上り時間をもつ電圧パルスの立上り傾向を示した図、図６は該電圧パルスを書換えのための所定の駆動電圧として用いた場合のゲート絶縁膜内の電界変動の様子を表した図である。この様にパルスの立上り時間が例えば1μsecと急峻である電圧印加方法は立上り電圧が例えば100μsecと緩やかである電圧印加方法に比べ、より高い電界がゲート絶縁膜に加わるのでゲート絶縁膜の特性劣化につながる。
【００１１】
図４(d)の電圧印加方法では、書換えのための複数個の電圧パルスを第１の電圧パルスから徐々にピークレベルを高くしながら与えている。この方法ではゲート絶縁膜に高電界が急激に印加されるのを防ぎながらしきい値電圧の細かな制御を可能としているが、電圧パルスのピーク値を制御するためのリミッタ回路などが必要となるので大容量の不揮発性半導体記憶装置を実現する際高集積化の点で問題となる。
【００１２】
さらに、一般の不揮発性半導体記憶装置では書換えの繰返しと共にメモリセルの特性が劣化するため、一定幅の電圧パルスによる電圧印加方法では書換え回数の増加と共に書換え時間が増大していくという問題もある。以上述べた様に信頼性が高く、且つ、高速書換えが可能な不揮発性半導体記憶装置を実現するためには、メモリセルの特性ばらつきが原因で発生する書換え最速メモリセルのしきい値電圧を効率良く制御し、書換えによる劣化を防止すると共に、書換え最遅メモリセルのしきい値電圧を所定時間以内に制御出来る必要がある。また、これらの書換え動作手段を、少ない回路構成で実現する必要がある。
【００１３】
本発明の目的は、高速且つ信頼性の高い電気的書換えの可能な不揮発性半導体記憶装置の制御方法を提供することである。
【００１４】
【課題を解決するための手段】
上記、従来の問題点は、以下に示す電圧印加動作を少なくとも含む、メモリセルのしきい値電圧制御方法により解決できる。
【００１５】
図２に示す半導体基板上もしくはウェル拡散層上に少なくとも、ゲート絶縁膜、浮遊ゲート、層間絶縁膜、制御ゲートを積層して形成され、前記基板もしくはウェル拡散層の導電型と反対導電型のソース領域及びドレイン領域を備えたメモリセルへの情報の書込みないしは消去において、図１に示すように、まず制御ゲートを所定の駆動電圧Vcgwまで立ち上げ、続いてドレインに所定の駆動電圧Vdwを、電圧パルスの立上り時間がパルス幅の半分に概略等しい電圧で与える。該印加電圧により浮遊ゲートへの少量の電子の注入ないしは引き抜きを行なった後、ドレインおよび制御ゲートの電位を立ち下げてから、データの書換え動作が適正に行なわれているかを確認するための読出し動作を行なう。これをベリファイ動作と言う。書換えが終了していないことを確認した後、再度電圧パルスを印加し書換え、ベリファイ動作を行い、浮遊ゲート中への電子の注入ないしは引き抜きを進める。以上の動作を数回繰り返し、書換えがまだ完了しない場合には、さらに、ドレインに印加する電圧パルスを立上りの急峻な電圧パルスに切り替える。この様に、メモリセルへ与える所定の駆動電圧を複数個の電圧パルスに分割し、該複数個の電圧パルスの少なくとも１つは他の電圧パルスと異なる立上り時間をもつ様な一連の電圧パルスにて、メモリセルを所定のしきい値へと設定し書換えを終了する。
【００１６】
【作用】
以下では、浮遊ゲート中に蓄積した電子を引き抜く電子放出動作をデータの書込みと定義する。但し、本発明はこれに限定されるものではなく、電子注入動作にも適用可能である。図２は、データ書込み時のメモリセルの電圧印加状態を示した図である。データ書込み時には、浮遊ゲート電圧Vfは、制御ゲート電圧Vcgw、ドレイン電圧Vdw、メモリセルのカップリング比（浮遊ゲートから見た全容量に対する浮遊ゲートと制御ゲートとの間の容量の比）Ｃr、および浮遊ゲート中の蓄積電荷量Q、制御ゲート−浮遊ゲート間の容量C2、および浮遊ゲート−ドレイン間の容量Cdを用いて、
Vf=Cｒ×(Vcgw+Cd×Vdw/C2+Q/C2)  と表される。浮遊ゲートとドレイン間の厚さToxのゲート絶縁膜には、
｜Vf-Vdw｜/Toxの高電界が加わっている。但し、基板もしくはウェルの電位は略接地電位に、ソースの電位はfloatingに設定されている。これにより、ゲート絶縁膜のドレイン端を介してＦ−Ｎトンネル放出現象が生じ、電子が浮遊ゲートからドレイン拡散層領域に放出されて、メモリセルを低しきい値状態へと設定することができる。
【００１７】
図１は、本発明での書込み電圧印加フローの第一の実施例を示した図である。データ書込みにおいて、ドレインの書込み電圧Vdwをまず立上りの緩やかな、例えばランプ電圧で与える。ランプ電圧での書込みを数回繰り返すことにより、浮遊ゲート中の蓄積電子が少量づつ引き抜かれていく。書込み電圧パルス印加の合間に行なわれるベリファイ動作は、メモリセルの特性ばらつきなどにより情報の書込み／消去時間（書込み／消去を行なうための所定の駆動電圧が立上り始めてから、書込み／消去が完了し該駆動電圧が立ち下がりきるまでの時間）が標準的なメモリセルに比べ速いものがあった場合でも、該書込み／消去動作を正常に終了させるために行なわる。ランプ電圧による書込みを繰り返すことによって、書込み動作の初期においてしきい値電圧の高精度の制御が可能となる。上記ランプ電圧では書込みが完了しない場合には、さらに、ドレインに印加する電圧パルスを立上りの急峻な矩形の電圧パルスに切り替える。書込み電圧を矩形パルスに切り替えたことによって電子の引き抜きが促進され、目標とする時間内でメモリセルを所定のしきい値へ設定することが出来る。また、予めランプ電圧で蓄積電子の軽い引き抜きを行っているので、この後立上りの急峻な矩形の電圧パルスを印加しても、ゲート絶縁膜には過剰の高電界が加わらない。
【００１８】
本発明の不揮発性半導体記憶装置の動作方法では書込み動作開始後、先ず立上り時間の長い第１の電圧パルスにより浮遊ゲートからの電子の緩やかな引き抜きを数回行なう。従って、この間に標準的なビットより電子の引き抜きが速いビットの書込みが終了した場合でも、過剰に引き抜きすぎる前にベリファイ動作を行なうことが出来書込みを正常に完了できる。この様にして書込み開始直後の段階で書込みの速いビットに対応した書込み電圧パルスの印加を行なったのち、続いて印加電圧パルスを立上りの急峻なパルスに切り換えて、標準的な特性を持つメモリセルの書込みの効率化を図る。図７は、データ書込み時のしきい値電圧の変動の様子を示した図である。図７に示されるようにメモリセルのしきい値電圧は、駆動電圧印加時間に対し対数的に変動する。本発明の電圧印加方法では書込み動作開始直後の数回だけ立上りの緩やかな電圧パルスを使い、次いで立上りの急峻な電圧パルスを印加することで書込み効率を上げることで、従来例より書込み時間が増加することなく所定の時間内でのデータの書込みを実現することが出来る。  更に、書込み動作の開始直後は立上りが緩やかな電圧パルスを印加することで、該電圧パルスが立ち上がる途中の過渡的な電位が作る電界によって浮遊ゲート中の電子を軽く引きぬくことが出来、該電圧パルスが書込み電圧値Vdwに到達したときにゲート絶縁膜に加わる最大電界を電圧パルスの立上りが急峻である場合に比べて抑制することが出来る。従って、ゲート絶縁膜に加わるストレスを低減することが出来る。
【００１９】
【実施例】
本発明の第一の実施例を図１から図３、および図６から図９を用いて説明する。図３は、メモリセルがnチャネルMOSトランジスタである場合の、情報の書込み（浮遊ゲートからの電子の放出）動作の際の電圧条件を示した図である。
【００２０】
第一の実施例では、図３に示すように、メモリセルM1-1とM1-2の各制御ゲートがワード線W1に、メモリセルM2-1とM2-2の各制御ゲートがワード線W2により接続され、M1-1とM2-1のドレインがデータ線D1に、M1-2とM2-2のドレインがデータ線D2に接続され、M1-1とM2-1のソースがソース線S1に、M1-2とM2-2のソースがソース線S2に接続されている。本実施例では、複数のメモリセルが図３のように並列接続され、マトリックス上に配置されている場合を示すが、メモリセルの配置方法はこれに限られるものではない。尚、ワード線、並びにデータ線の本数、およびメモリセルの個数はこれに限定されるものではない。また、これらのメモリセルは共通のウェル配線WELにより接続されているが、アレイ構成の規模が大きくなるとき、１メガビット、４メガビットといった規模で、ウェルを分離して駆動してもよい。
【００２１】
図１は、本発明の第一の実施例における書込み電圧フローを示した図である。図２は、データ書込み時のメモリセルの電圧印加状態を示した図である。データの書込みにおいてまず制御ゲート電圧Vcgを所定の駆動電位Vcgw=-10Vまで立ち上げ、続いてドレイン電圧Vdを電圧パルスの立上り時間がパルス幅の半分に概略等しいランプ電圧で与える。パルスの立上り時間は例えば10μsecとする。この様に立上りの緩やかな電圧パルスの印加方式により、浮遊ゲート中の電子はパルスが立ち上がる途中の過渡的な電位が作る弱い電界によって若干引き抜かれる。
【００２２】
図７は、図５に示した様々な立上り時間を持つ駆動電圧により書込みを行なった場合のしきい値電圧の変動の様子を示した図である。パルス幅（電圧パルスが立上り始めてから、立下がりきるまでの時間で定義）が一定の電圧パルス１個分で引き抜かれる電子の量は、ランプ電圧の様に立上りの遅いものの方が立上りが急峻である場合に比べ少ないため、しきい値の変動は小さくなる。従って、精度の高いしきい値電圧の制御が可能となる。同様のランプ電圧をドレインに10回繰り返して印加し、この間書込み速度の速いビットが存在した場合にはベリファイ動作でこれを検知し書込み動作の終了とする。但しランプ電圧の印加回数はこれに限られるものではない。この様に本発明の第一の実施例では特性ばらつきにより書込みの速いビットが存在した場合にも過剰書込みを生ずることなく書込みが出来る。また、ゲート絶縁膜に加わる電界は図６に示されるように立上りが急峻なパルスに比べ低減されるのでゲート絶縁膜に加わるストレスを抑制することが出来る。尚、図６より立上り時間が長いほどゲート絶縁膜に加わる最大電界を抑制出来ることが分かる。しかし、立上り時間が書込み時間に比較して無視出来ない程大きくなると書込み時間の増加を招くため、立上り時間は適切な値に設定することが重要である。
【００２３】
ランプ電圧をドレインに10回続けて印加した後、今度はドレインに対し印加する電圧パルスを立ち上がり時間が0.1μsecである矩形パルスに切り替える。
【００２４】
図８に、データ書込み時ドレインに立上り時間の異なる２種類の電圧パルスを与える電圧供給回路の例を示す。最初はｇｍの小さいｐチャネルトランジスタのソース・ドレイン経路を介して立上り時間が長い電圧パルスを出力し、その後、ｇｍの大きいｐチャネルトランジスタに切り換えて、立上り時間の短い電圧パルスを出力する。このように２種類のｇｍの異なるトランジスタで簡単に立上り時間の異なる電圧パルスを出力できる。もちろん、３種類以上の立上り時間が異なる電圧パルスを出力するためには３種類以上のｇｍの異なるトランジスタを用意すればよい。
【００２５】
図９は、図１の書込み電圧フローにより書込みを行なった場合の標準的なメモリセルのしきい値電圧の変動の様子を示した図である。本実施例では書込み動作開始直後は立上りが緩やかでパルス幅の短い電圧パルスを複数個印加しているので、所定の駆動電圧を単一のパルスで与えた場合に比べしきい値が変動し始める時刻は遅くなるが、書込みの途中で印加電圧パルスを立上り時間の急峻な電圧パルスに切り替えることにより標準的な特性のメモリセルに対しても従来と変わらぬ書込み時間での書込みを可能としている。
【００２６】
本実施例の不揮発性半導体記憶装置では、メモリセルが並列に接続されているため、データ読出し時における読出し動作の高速性が保持されている。またメモリセルのデータの書込み／消去にＦ−Ｎトンネル現象による電子の注入／放出を行なっているので、トンネル電流以外の過剰な電流成分が必要ではなく、低消費電力化が図れ単一電源によるメモリチップの動作が可能となる。
【００２７】
また、本実施例の動作方式では立上り時間の異なる電圧パルスを２種類、必要とするだけなので、印加電圧ピークレベルを制御する複雑なリミッタ回路等を必要とせず、高集積化も図ることができる。
【００２８】
以上、本発明の第一の実施例では、データの書込みについて述べたが、本発明はこれに限定されるものではなく、データの消去においても有効である。また、浮遊ゲート中の電子を、ドレインの代わりにソースに引き抜く場合にも有効である。さらに、上記の電圧パルスの制御をゲート電圧に対して行なうことも有効である。
【００２９】
本発明の第二の実施例について、図１０から図１２を用いて説明する。第二の実施例では、第一の実施例において図１のように与えていた書込み時のデータ線の電位を図１０のフローに示すように与えている。
【００３０】
図１１に第二の実施例の回路構成の例を示す。第二の実施例では、ドレインの書込み電圧発生回路とデータ線との間に書込み電圧制御回路が挿入されており、書込み電圧制御回路にはタイマーが接続されている。データの書込み動作時、ワード線W1の電位を所定の書込み電位であるVcgw=-10Vへ立上げた後、書込み電圧発生回路から、立上り時間tr=10μsecで所定の駆動電圧Vdw=4.5vまで立ち上がる電圧パルスが発生される。書込み電圧制御回路に入力されたこの電圧パルスを、タイマーによって該電圧パルスの立上り時間trよりも短い時間でカットする。例えば電圧パルスの立上り時間の２分の１である第１の時間5μsecでカットする。但し、立上り時間およびカットする時間はこれに限定されるものではない。従って、データ線D1の電位は所定の駆動電圧Vdw=4.5vよりも低い電位（約2.2V）までしか上昇しない。また、書込み電圧パルス幅も短くなる。この様に、書込み動作の初期における印加電圧パルスを、第一の実施例における電圧パルスよりも電圧レベルが低く短いパルス幅の電圧パルスにすることで、ゲート絶縁膜に加わる電界強度を緩和でき浮遊ゲート中の蓄積電子の引抜きを更に緩やかに行なうことができる。従って、より高精度なしきい値電圧の制御が可能となり、書込みが速いビットが存在した場合でもこれを過剰書込みとなる前にベリファイ動作で検出して書込み動作が終了できる。所定のベリファイ動作の後、再びドレインに対し書込み電圧制御回路でパルス幅を制御した電圧パルスを印加する。但し、カットする時間は上記第一の時間よりも長い時間、例えば6μsecとする。以下、カットする時間を7,8μsec．．．と順次伸ばして同様の動作を、例えば１０回繰り返す。ここでカットする時間が10μsecのとき、データ線の電位は概略所定の書込み電圧Vdw=4.5vまで上昇する。そしてこれ以降の電圧パルスでは書込み電圧レベルは一定となり、パルス幅のみが増加していく。この様に所定の動作電圧で電圧パルスの幅を増やしていくことにより、標準的なビットの書込みが促進される。
【００３１】
以上の動作で書込みが完了しない場合には、続いて、図８に示した制御回路により、書込み電圧パルスを立上り時間の急峻な電圧パルスに切り替える。例えば、tr=0.1μsecとする。これより、書込み効率を更に上げることができるので、書込みの遅いビットが存在した場合でも、所定の時間内で書込みを完了することができる。
【００３２】
本実施例の動作方法は、印加電圧の立上り時間の制御に加え、パルス幅の制御も行なうことでしきい値電圧のばらつきに対し更に精度よく対応することが出来る。またゲート絶縁膜に加わる最大電界を更に抑制することが出来、該絶縁膜に対するストレスを低減し、寿命の長い不揮発性半導体記憶装置を提供することが出来る。また、書込み動作中電圧パルスのパルス幅を増やしていくことで書込み効率をあげ、書込み特性の遅いビットに対しても書込み時間を従来と同じ時間、例えば1msec以内にすることが出来る。図１２に第二の実施例の不揮発性半導体記憶装置の動作方式でのデータ書込み時のメモリセルのしきい値電圧の変動の様子を示す。
【００３３】
本実施例においても、メモリセルが並列に接続されているため、データ読み出し時における高速性が保持されている。またＦ−Ｎトンネル現象によるメモリセルのデータの書込み／消去を行なっているので、トンネル電流以外の過剰な電流成分が必要ではなく低消費電力化が図れ、チップの外部単一電源動作が可能となることはいうまでもない。また、書込み動作の初期において印加電圧パルスの電圧レベルが低いのでゲート絶縁膜へのストレスを低減でき、メモリセルの寿命を伸ばすことが出来る。
【００３４】
【発明の効果】
以上、本発明の浮遊ゲート型不揮発性半導体記憶装置では、データの書込みないし消去動作時に、所定の書込みないし消去電圧を複数個の電圧パルスに分割し、該複数個の電圧パルスの立上り時間を適切に変化させることでしきい値電圧の高精度での制御を可能にし、メモリセルの特性のばらつきに対応する制御性の高い書換え動作を提供できる。特に、書込み動作開始直後の電圧パルスの立上りを緩やかなものにし、途中でこれを立上りの急峻な電圧パルスに切り換えることで、書換えの速いビットについては過剰書込みを防ぎ、遅いビットについても高速書込みを実現し、且つ、ゲート絶縁膜に与えるストレスを低減することができメモリセルの寿命を伸ばすことができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置の動作方式の第一の実施例における書込み時の電圧印加フローを示す図。
【図２】本発明の不揮発性半導体記憶装置のメモリセルへの書込み動作を示す図。
【図３】本発明の不揮発性半導体記憶装置の回路構成並びに書込み時の電圧条件を示す図。
【図４】従来の不揮発性半導体記憶装置の動作方式における書込み時の電圧印加フローを示す図。
【図５】立上り時間0.1μsec〜100μsecのドレイン電圧パルスの立上り傾向を示す図。
【図６】本発明の不揮発性半導体記憶装置において、図５に示す様々な立上り時間のドレイン電圧パルスにてデータ書込み時を行なったときのメモリセルのゲート絶縁膜中の電界変動を示す図。
【図７】本発明の不揮発性半導体記憶装置において、図５に示す様々な立上り時間のドレイン電圧パルスにてデータ書込み時を行なったときのメモリセルのしきい値電圧の変動を示す図。
【図８】本発明の不揮発性半導体記憶装置の動作方式において、データ書込み時に、データ線に対して立上り時間の異なる書込み電圧を供給する回路を示す図。
【図９】本発明の不揮発性半導体記憶装置の動作方式の第一の実施例におけるデータ書込み時のメモリセルのしきい値電圧の変動を示す図。
【図１０】本発明の不揮発性半導体記憶装置の動作方式の第二の実施例における書込み時の電圧印加フローを示す図。
【図１１】本発明の不揮発性半導体記憶装置の動作方式の第二の実施例においてデータ書込み時、データ線に対してパルス幅の異なる書込み電圧を供給する回路を示す図。
【図１２】本発明の不揮発性半導体記憶装置の動作方式の第二の実施例におけるデータ書込み時のメモリセルのしきい値電圧の変動を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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