(57)【特許請求の範囲】
【請求項１】
ａ）論理関数もしくは該論理の反転論理関数の信号を出力とするシングルレール方式のパストランジスタツリー回路と、該パストランジスタツリー回路を通して電圧降下した出力信号を電源電位まで補正する電位補償回路からなるパストランジスタロジック回路において、
ｂ）かつ、絶縁ゲート電界効果型トランジスタと該素子以外に、拡散層からなり、ソース電極もしくはドレイン電極となる第１電極と第２電極と、入力信号の加わる第１ゲート電極と、直接には信号に接続されていない浮きゲートの第２ゲート電極とからなり、前記第１ゲート電極は前記拡散層からなる第１電極と第２電極の間のチャネルの上方に位置し、前記浮きゲートの第２ゲート電極の一部は前記拡散層からなる第１電極と第２電極の間のチャネルと前記第１ゲート電極の間に位置し、かつ残り部分は前記チャネル上以外に位置する構造からなる正論理素子を具備する半導体集積回路装置において、
ｃ）前記パストランジスタツリー回路が第１導電型の絶縁ゲート電界効果型トランジスタと第１導電型の前記正論理素子を共に有し、並列もしくは直列に多段に組合せて論理を構成したことを特徴とするパストランジスタロジック回路。
【請求項２】
請求項１記載の電位補償回路にゲート電極とドレイン電極を互いに接続した第２導電型の正論理素子を用いたことを特徴とするパストランジスタロジック回路。
【請求項３】
ａ）論理関数と該論理の反転論理関数の２本の信号を出力とするダブルレール方式のパストランジスタツリー回路と、該パストランジスタツリー回路を通して電圧降下した出力信号を電源電位まで補正する電位補償回路からなるパストランジスタロジック回路において、
ｂ）かつ、絶縁ゲート電界効果型トランジスタと該素子以外に、拡散層からなり、ソース電極もしくはドレイン電極となる第１電極と第２電極と、入力信号の加わる第１ゲート電極と、直接には信号に接続されていない浮きゲートの第２ゲート電極とからなり、前記第１ゲート電極は前記拡散層からなる第１電極と第２電極の間のチャネルの上方に位置し、前記浮きゲートの第２ゲート電極の一部は前記拡散層からなる第１電極と第２電極の間のチャネルと前記第１ゲート電極の間に位置し、かつ残り部分は前記チャネル上以外に位置する構造からなる正論理素子を具備する半導体集積回路装置において、
ｃ）前記パストランジスタツリー回路が第１導電型の絶縁ゲート電界効果型トランジスタと第１導電型の前記正論理素子を共に有し、並列もしくは直列に多段に組合せて論理を構成したことを特徴とするパストランジスタロジック回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパストランジスタロジック回路を有する半導体集積回路装置において、前記パストランジスタロジック回路の中の論理を構成するパストランジスタツリー回路、及び該パストランジスタツリー回路に入力する信号のバッファ回路を少ないトランジスタ数と配線数で具現化する為の回路構成に関する。
【０００２】
【従来の技術】
従来のパストランジスタロジック回路においてまず、シングルレール方式の代表的な例を図８に示す。図８はＳＰＬ（Single rail Pass-transistor Logic）と呼ばれるもので１９９５年に神戸大学が発表した方式である。図８の回路例は全加算器のキャリーの計算結果の機能をパストランジスタロジックで構成したもので、パストランジスタツリー回路８０１と電位補償回路８０２とからなり、パストランジスタツリー回路８０１はすべてＮ型の絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）で構成されている。
【０００３】
なお、図８については参考文献として、信学技報 TECHNICAL REPORT OF IEICE. VLD95-115(1995-12)に掲載されている。
【０００４】
また、従来の論理関数とその論理の反転論理関数の２本の信号を出力とするダブルレール方式で、かつ電位補償回路を具備したパストランジスタロジック回路において、代表的な例を図９、図１０に示す。図９はＳＲＰＬ（Swing Restored Pass-transistor Logic）と呼ばれるもので１９９４年に東芝が発表した方式である。図１０はＤＣＶＳＰＧ（Differential Cascodes Voltage Switch with Pass-Gate）と呼ばれるもので１９９３年ＩＢＭ社が発表した方式である。図９、図１０の回路例はともに全加算器の加算結果の機能をパストランジスタロジックで構成したもので、パストランジスタツリー回路９３１（図９）、１０４１（図１０）と電位補償回路９３２（図９）、１０４２（図１０）とからなり、パストランジスタツリー回路はすべてＮ型ＭＯＳＦＥＴで構成されている。なお、図９、図１０及び、一般のパストランジスタロジック回路の概要についての参考文献としては、１９９４年日経ＢＰ社、日経マイクロデバイス編集の別冊「低電力ＬＳＩ」の技術白書９８頁−１０４頁がある。
【０００５】
【発明が解決しようとする課題】
さて、前述した図８、図９、図１０のパストランジスタツリー回路はすべてＮ型ＭＯＳＦＥＴで構成されているので、Ｎ型ＭＯＳＦＥＴのゲートには信号Ａ、信号Ｂの他にそれぞれの反転信号である信号（−Ａ）、信号（−Ｂ）も入力する必要があった。したがって反転回路のＭＯＳＦＥＴの数や反転信号の為の配線が多いという課題があった。
【０００６】
また、余計な回路や配線が多い為に、信号遅延や消費電力が大きくなるという課題があった。
【０００７】
そこで本発明はこのような問題点を解決するもので、その目的とするところは少ないトランジスタ数と少ない配線数のパストランジスタロジック回路を提供することである。
【０００８】
また、その結果として信号遅延や消費電力の少ないパストランジスタロジック回路を提供することである。
【０００９】
【課題を解決するための手段】
本発明のパストランジスタロジック回路はパストランジスタツリー回路において、もしくはパストランジスタロジック回路と電位補償回路において、本来反転素子であるＭＯＳＦＥＴ以外に正論理素子を用いることにより、ゲート入力信号において反転信号の使用を削減したことを特徴とする。
【００１０】
【作用】
本発明の上記の構成によれば、パストランジスタツリー回路において、従来のＮ型ＭＯＳＦＥＴで反転信号をゲート入力する場合にＮ型正論理素子で置き換えてゲート入力には本来の信号を用いることにより信号の本数が半減する。また反転信号を作る必要がなくなるので反転信号を作る為のインバータ回路が不要となる。また、配線や回路が削減されたことにより、信号遅延や消費電力が低減する。
【００１１】
また、電位補償回路に正論理素子を用いることによりラッチ回路構成が簡単になり、トランジスタ数が削減される。
【００１２】
【発明の実施の形態】
以下、実施例により本発明の詳細を示す。まず本発明の重要な鍵となっている。正論理素子から先に説明する。
【００１３】
図５は本発明に用いる正論理素子の実施例を示す素子の断面図である。図５において５１は第１のゲート電極で入力信号と接続されている。５２，５３はＰ型拡散層からなり、ソース電極、もしくはドレイン電極となる。また、ソース電極側には直接、もしくは他の素子を経由して正極性の電源に接続されている。５４、５５は直接には信号とは接続されていない、いわゆる浮きゲートの第２ゲートであり、５４の部分は拡散層５２、５３の間のチャネル５６の上に形成されており、５５はチャネル上には乗っていない部分を示している。また、５７、５８は二酸化シリコンを主成分とする絶縁層である。また、チャネル５６は薄い濃度のＮ型拡散層でできている。、第１ゲート５１に正電位をかけると、第２ゲートのチャネル上の部分５４には第１ゲートの直下にあるため負電荷が誘起される。第２ゲート自体は全体としては電荷は０であるので、５４に誘起された負電荷と同量の正電荷が第２ゲートでチャネル上にない部分５５に誘起される。この結果、チャネル上の第２ゲートの部分５４は下方部分を含め負電位が帯電することになる。したがってチャネル５６には正電荷が誘起され、ソース電極、もしくはドレイン電極となる５２，５３は互いにオン（導通）する。なお、この様子を示したのが図６である。この結果、正電位の入力信号に対し、正電位の出力が得られる。また、第１ゲート５１に負電位をかけると図６における電荷の＋，−がすべて逆になり、ソース電極、もしくはドレイン電極となる５２，５３は互いにオフ（非導通）となる。この様子を図７に示す。したがって、図５の素子は正論理の素子となっていることが分かる。なお、拡散層にＰ型を用いているので、この場合は以下においてＰ型正論理素子と呼ぶことにする。
【００１４】
また、図５において、５２，５３はＰ型拡散層、５６は薄い濃度のＮ型拡散層の場合について説明したが、５２，５３がＮ型拡散層、５６が薄い濃度のＰ型拡散層の場合には第１ゲート電極５１に負電位がかけられたとき、ソース電極、もしくはドレイン電極となる５２，５３は互いにオン（導通）し、第１ゲート電極５１に正電位をかけると５２，５３は互いにオフ（非導通）となる素子が実現する。なお、拡散層にＮ型を用いているので、この場合は以下においてＮ型正論理素子と呼ぶことにする。
【００１５】
さて、図１は本発明の第１の実施例を示す回路図である。図１において破線１に囲まれた回路がパストランジスタツリー回路であり、破線２に囲まれた回路が電位補償回路である。破線１の中において１０、１２、１４はＮ型正論理素子であり、１１、１３、１５はＮ型ＭＯＳＦＥＴである。Ｎ型正論理素子１２のソース（ドレイン）電極は＋ＶＤＤの電位を与えられた入力端子５に接続され、ドレイン（ソース）電極はＮ型正論理素子１０のソース（ドレイン）電極に接続されている。Ｎ型正論理素子１０のドレイン（ソース）電極はパストランジスタツリー回路１の出力端子８に接続されている。Ｎ型正論理素子１４のソース（ドレイン）電極は信号Ｃの反転信号（−Ｃ）の入力する入力端子６に接続され、ドレイン（ソース）電極はＮ型ＭＯＳＦＥＴ１１のソース（ドレイン）電極に接続されている。Ｎ型ＭＯＳＦＥＴ１１のドレイン（ソース）電極はパストランジスタツリー回路１の出力端子８に接続されている。Ｎ型ＭＯＳＦＥＴ１３のソース（ドレイン）電極は入力端子６に接続され、ドレイン（ソース）電極はＮ型正論理素子１０のソース（ドレイン）電極に接続されている。Ｎ型ＭＯＳＦＥＴ１５のソース（ドレイン）電極は−ＶＳＳの与えられた入力端子７に接続され、ドレイン（ソース）電極はＮ型ＭＯＳＦＥＴ１１のソース（ドレイン）電極に接続されている。Ｎ型正論理素子１０とＮ型ＭＯＳＦＥＴ１１の各ゲート電極はＡの信号の入力している入力端子３に接続されている。Ｎ型正論理素子１２、１４とＮ型ＭＯＳＦＥＴ１３、１５の各ゲート電極はＢの信号の入力している入力端子４に接続されている。
【００１６】
このとき、Ａ、Ｂ、Ｃの各信号に対し、Ｃを下の桁のキャリーとして（Ａ＋Ｂ）の加算結果の上位ビットへのキャリーの反転信号が出力端子８に出力され、更にインバータ回路１７で反転して正規のキャリー信号が出力端子９に出力される。
【００１７】
さて、このとき入力端子５または６または７の信号が出力端子８に伝達されるとき、パストランジスタツリー回路１はＮ型ＭＯＳＦＥＴもしくはＮ型正論理素子で構成されているので、負の電位−ＶＳＳが伝わる場合は特に問題はないが、正の電源＋ＶＤＤがＮ型ＭＯＳＦＥＴ、もしくはＮ型正論理素子を通る場合はＮ型ＭＯＳＦＥＴ、もしくはＮ型正論理素子のスレッショルド電圧分の電圧降下が起きる。この信号の電位を正規の＋ＶＤＤの電位に補正するのが電位補償回路２であり、次に説明する。
【００１８】
電位補償回路を示す破線２の中において、１６はＰ型正論理素子である。Ｐ型正論理素子１６のソース電極は正極の電源端子＋ＶＤＤに接続され、また、ゲート電極とドレイン電極はそれぞれ互いに接続され、かつ出力端子８に接続されている。出力端子８に−ＶＳＳの信号が来た場合にはＰ型正論理素子１６はオフ（ＯＦＦ）したままであり、正の信号で＋ＶＤＤよりスレッショルド電圧分だけ電圧降下した信号が来た場合にはＰ型正論理素子１６はオン（ＯＮ）し、出力端子８の電位を＋ＶＤＤに補正して、次段のトランジスタのリークの要因ならないようにする役目をする。なお、Ｐ型正論理素子１６の役目は電位を補正することであり、出力端子８の信号を阻害してはならないので駆動能力は弱く設計する。また、図１の回路の場合は加算回路のキャリーの反転信号を出力端子８に出すようにパストランジスタツリー回路１を構成したので正規の信号を取り出す為にインバータ１７で反転して本来の信号を出力端子９に出力している。
【００１９】
さて、図１の回路は従来回路例として挙げた図８の回路におけるパストランジスタツリー回路の一部のＭＯＳＦＥＴを変えたものである。すなわち図８の破線８０１の中においてＮ型ＭＯＳＦＥＴ８１０、８１１、８１２、８１３、８１４、８１５のうちＮ型ＭＯＳＦＥＴ８１０、８１２、８１４を図１の本発明の実施例の回路ではそれぞれＮ型正論理素子１０、１２、１４に置き換えている。そして図８のＮ型ＭＯＳＦＥＴ８１０ゲート電極には（−Ａ）の信号を加えていたが、図１で置き換えたＮ型正論理素子１０のゲート電極にＡの信号に変更することで論理を保っている。また同様に図８のＮ型ＭＯＳＦＥＴ８１２、８１４のゲート電極には（−Ｂ）の信号を加えていたが、図１で置き換えたＮ型正論理素子１２、１４のゲート電極にＢの信号に変更することで論理を保っている。
【００２０】
以上の結果として図１と図８を比較すると本発明において従来例より配線数、及び反転信号を作る回路が不要となり、かつ電位補償回路の構成も簡単になっていることが解る。また配線数や回路数が減少することにより、寄生静電容量が減り、信号遅延や消費電力の減少することも解る。
【００２１】
さて、図２は本発明の第２の実施例を示す回路図である。図１に示した第１の実施例は解りやすさの為に、従来例の第８図の回路をなるべく活かしながら変換した回路であったが、電位補償回路が異なるため図１の出力端子８には反転した機能（−ｆ）が出力されており、そのため必ずしも必要のないインバータ回路１７を付加している。図２の第２の実施例ではパストランジスタツリー回路の出力に直接、機能ｆを出力し、更にインバータ回路を削減する目的の回路である。
【００２２】
図２において破線１に囲まれた回路がパストランジスタツリー回路であり、破線２に囲まれた回路がバッファ回路である。図２のパストランジスタツリー回路１の中の構成と入力信号Ａ，Ｂは図１と同様であるが、入力端子５、６、７を図１と反転の関係にある信号を加えてある。すなわち、入力端子５には−ＶＳＳ、入力端子６にはＣの信号、入力端子７には＋ＶＤＤを加えてある。この結果、パストランジスタツリー回路の出力端子８には加算回路の上位へのキャリー結果の機能ｆが出力している。これにより、図８の回路と比較して勿論のこと、図１の回路に比較して更にトランジスタ数が削減されている。
【００２３】
また、図３は本発明の第３の実施例を示す回路図である。図１、図２の回路がシングルレール方式に対し、図３はダブルレール方式の例である。図３において破線１に囲まれた回路がパストランジスタツリー回路であり、破線２に囲まれた回路が電位補償回路である。破線１の中において２１、２３、２５、２７はＮ型正論理素子であり、２２、２４、２６、２８はＮ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴ２６のソース（ドレイン）電極は信号Ｂの入力する入力端子３５に接続され、ドレイン（ソース）電極はＮ型正論理素子２１のソース（ドレイン）電極に接続されている。Ｎ型正論理素子２１のドレイン（ソース）電極はパストランジスタツリー回路１の反転出力端子３８に接続されている。Ｎ型ＭＯＳＦＥＴ２８のソース（ドレイン）電極は信号Ｂの反転信号（−Ｂ）の入力する入力端子３６に接続され、ドレイン（ソース）電極はＮ型正論理素子２３のソース（ドレイン）電極に接続されている。Ｎ型正論理素子２３のドレイン（ソース）電極はパストランジスタツリー回路１の出力端子３９に接続されている。Ｎ型正論理素子２５のソース（ドレイン）電極はＮ型ＭＯＳＦＥＴ２８のソース（ドレイン）電極に接続され、ドレイン（ソース）電極はＮ型ＭＯＳＦＥＴ２６のドレイン（ソース）電極に接続されている。Ｎ型正論理素子２７のソース（ドレイン）電極はＮ型ＭＯＳＦＥＴ２６のソース（ドレイン）電極に接続され、ドレイン（ソース）電極はＮ型ＭＯＳＦＥＴ２８のドレイン（ソース）電極に接続されている。Ｎ型ＭＯＳＦＥＴ２２のソース（ドレイン）電極はＮ型正論理素子２３のソース（ドレイン）電極に接続され、ドレイン（ソース）電極はＮ型正論理素子２１のドレイン（ソース）電極に接続されている。Ｎ型ＭＯＳＦＥＴ２４のソース（ドレイン）電極はＮ型正論理素子２１のソース（ドレイン）電極に接続され、ドレイン（ソース）電極はＮ型正論理素子２３のドレイン（ソース）電極に接続されている。Ｎ型正論理素子２５、２７とＮ型ＭＯＳＦＥＴ２６、２８の各ゲート電極はＡの信号の入力している入力端子３４に接続されている。Ｎ型正論理素子２１、２３とＮ型ＭＯＳＦＥＴ２２、２４の各ゲート電極はＣの信号の入力している入力端子３３に接続されている。
【００２４】
このとき、Ａ、Ｂ、Ｃの各信号に対し、Ｃを下の桁のキャリーとして（Ａ＋Ｂ）の加算結果がｆの出力端子３９に出力され、ｆの反転信号である（−ｆ）が反転出力端子３８に出力される。入力端子３５または３６の信号が出力端子３９、反転出力端子３８に伝達されるとき、正の電源＋ＶＤＤがＮ型ＭＯＳＦＥＴ、もしくはＮ型正論理素子を通る場合はＮ型ＭＯＳＦＥＴ、もしくはＮ型正論理素子のスレッショルド電圧分の電圧降下が起きる。これを補正するのが電位補償回路２である。電位補償回路２のなかではインバータ回路がたすきがけにされ、パストランジスタツリー回路の出力信号３９と、反転出力信号３８が入力しているので、そのどちらかが正電位＋ＶＤＤに対しスレッショルド電圧分だけ電圧降下していても＋ＶＤＤに補正され、ラッチ回路として安定状態に遷移する。このとき出力端子３９と反転出力端子３８には正極の電源電位＋ＶＤＤ、もしくは負極の電源電位−ＶＳＳのどちらかが出力されることになる。したがって静止時にはリーク電流は流れない回路となっていることが解る。
【００２５】
さて、図３の回路は従来回路例として挙げた図９の回路において一部のＭＯＳＦＥＴを変えたものである。すなわち図９においてＮ型ＭＯＳＦＥＴ９２１、９２３、９２５、９２７を図３の本発明の実施例の回路ではそれぞれＮ型正論理素子２１、２３、２５、２７に置き換えている。そして図９のＮ型ＭＯＳＦＥＴ９２１、９２３のゲート電極には（−Ｃ）の信号を加えていたが、図３で置き換えたＮ型正論理素子２１、２３のゲート電極にＣの信号に変更することで論理を保っている。また同様に図９のＮ型ＭＯＳＦＥＴ９２５、９２７のゲート電極には（−Ａ）の信号を加えていたが、図３で置き換えたＮ型正論理素子２５、２７のゲート電極にＡの信号に変更することで論理を保っている。以上により、配線数が削減されていることが解る。
【００２６】
また、図４は本発明の第４の実施例である。図４において、４１はパストランジスタツリー回路であり、４２は電位補償回路である。図４の回路は従来例の図１０の回路において、Ｎ型正論理素子で変換したものであり、また図３の電位補償回路を取り替えた例としても見ることが出来る。
【００２７】
以上、図１、図２、図３、図４の実施例ではパストランジスタツリー回路を加算回路の例を挙げたが、このなかでのＭＯＳＦＥＴ、および正論理素子の各接続は論理が変わればそれとともに変化するので本質的な意味合はなく、様々な論理回路に本発明は適用できる。
【００２８】
また、以上の実施例ではパストランジスタツリー回路をＮ型ＭＯＳＦＥＴ、Ｎ型正論理素子で構成する例をあげたが、Ｐ型ＭＯＳＦＥＴ、Ｐ型正論理素子で構成してもよい。
【００２９】
【発明の効果】
以上、述べたように本発明によれば、少ないトランジスタ数と少ない配線数でパストランジスタロジック回路が構成できる効果がある。
【００３０】
また、その結果として信号遅延が少なく、かつ低消費電力のパストランジスタロジック回路が提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を示す回路図である。
【図５】本発明のパストランジスタロジック回路の中で用いている正論理素子の構成を示す断面図である。
【図６】本発明のパストランジスタロジック回路の中で用いている正論理素子の動作を示す電荷分布図である。
【図７】本発明のパストランジスタロジック回路の中で用いている正論理素子の動作を示す電荷分布図である。
【図８】従来のシングルレール方式のパストランジスタロジック回路例を示す回路図である。
【図９】従来のダブルレール方式のパストランジスタロジック回路例を示す回路図である。
【図１０】従来のダブルレール方式のパストランジスタロジック回路例を示す回路図である。
【符号の説明】
１、３１、４１、８０１、９３１、１０４１・・・パストランジスタツリー回路
２、３２、４２、８０２、９３２、１０４２・・・電位補償回路
３、４、５、６、７、３３、３４、３５、３６、４３、４４、４５、４６、８０３、８０４、８０５、８０６、８０７、９３３、９３４、９３５、９３６、９４９、９５０、１０４３、１０４４、１０４５、１０４６、１０５０、１０５９・・・入力端子
８、９、３８、３９、４８、４９、８０８、８０９、９３８、９３９、１０４８、１０４９・・・出力端子
１０、１２、１４、２１、２３、２５、２７・・・Ｎ型正論理素子
１１、１３、１５、２２、２４、２６、２８、８１０、８１１、８１２、８１３、８１４、８１５、９２１、９２２、９２３、９２４、９２５、９２６、９２７、９２８・・・Ｎ型ＭＯＳＦＥＴ
１６・・・Ｐ型正論理素子
８１６・・・Ｐ型ＭＯＳＦＥＴ
１７、８１７、８１８・・・インバータ回路
５１・・・第１のゲート電極
５２、５３・・・拡散層からなるソース電極もしくはドレイン電極
５４・・・チャネル上にある第２ゲート電極
５５・・・チャネル上にない第２ゲート電極
５６・・・薄い濃度の拡散層からなるチャネル
５７、５８・・・二酸化シリコンからなる絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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