(57)【特許請求の範囲】
【請求項１】
入力信号をクロックに同期して順次伝搬させるレジスタ群と、
前記レジスタ群を伝搬する信号の列に、個別に係数を乗じる乗算器の群と、
前記乗算器の群の各々の乗算値を加算し、出力信号として出力する加算器の群と、を備えた離散型フィルタにおいて、
前記レジスタ群を等分割するように、入力側に位置する前半群と出力側に位置する後半群との間に介挿され、選択信号に応じて第１および第２入力の信号の一つを選択的に出力し、前記第１入力が前記前半群に接続され、出力が前記後半群に接続されたセレクタと、
前記入力信号を、前記前半群の入力と前記第２入力とに分配する分配部と、をさらに備え、
当該分配部は、前記選択信号が前記第１入力を選択したときには、前記クロックに同期して前記入力信号を取り込んで得た信号を、前記前半群の入力へと分配し、前記選択信号が前記第２入力を選択したときには、前記クロックに同期して前記入力信号を取り込んで得た信号と、前記クロックを第１クロックとしてこれとは位相の異なる第２クロックに同期して前記入力信号を取り込んで得た信号との、一方と他方とを、前記前半群の入力と前記第２入力とに、交互に分配することを特徴とする離散型フィルタ。
【請求項２】
請求項１に記載の離散型フィルタにおいて、
前記分配部は、
出力が前記第２入力に接続され、前記入力信号を前記第１クロックに同期して取り込むとともに、当該第１クロックの１周期分遅延させて出力する第１レジスタと、
前記入力信号を前記第２クロックに同期して取り込むとともに、前記１周期分遅延させて出力する第２レジスタと、
前記セレクタを第１セレクタとし、前記選択信号に応じて第３および第４入力の信号の一つを選択的に出力し、前記第３入力が前記第１レジスタの出力に接続され、前記第４入力が前記第２レジスタの出力に接続され、出力が前記前半群の前記入力に接続された第２セレクタと、を備え、
前記第１セレクタが、前記選択信号に応じて、前記第１および第２入力の信号を選択するときに、前記第２セレクタは、それぞれ前記第３および第４入力の信号を選択することを特徴とする離散型フィルタ。
【請求項３】
請求項１に記載の離散型フィルタにおいて、
前記分配部は、
出力が前記前半群の前記入力に接続され、前記入力信号を前記第１クロックに同期して取り込むとともに、当該第１クロックの１周期分遅延させて出力する第１レジスタと、
出力が前記第２入力に接続され、前記入力信号を前記第２クロックに同期して取り込むとともに、前記１周期分遅延させて出力する第２レジスタと、を備えることを特徴とする離散型フィルタ。
【請求項４】
請求項２または請求項３に記載の離散型フィルタにおいて、
前記レジスタ群、並びに、前記第１および第２レジスタには、前記第１クロックが共通に供給され、
前記第２レジスタは、前記第１クロックの反転クロックを前記第２クロックとすることを特徴とする離散型フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、イコライザに好適な離散型フィルタに関し、特に、回路規模を削減するための改良に関する。
【０００２】
【従来の技術】
離散型フィルタは、例えば連続時間信号をサンプリングして得られた信号など、離散的な時点ごとに定義される信号、すなわち離散時間信号に対して、フィルタリング処理を実行するフィルタである。離散型フィルタは、振幅も離散化されたデジタル信号を処理の対象とするデジタルフィルタとして構成されるのが通例であり、イコライザ（等化器）をはじめ、通信分野などの限られた周波数帯域の信号を取り扱う分野で広く用いられている。
【０００３】
デジタルケーブルテレビ（ＣＡＴＶ）などのデジタル通信は、従来のアナログ通信に替わる高速データ通信システムとして実用化が進められている。デジタルＣＡＴＶでは、放置されているケーブルの先端などで電波が反射することによって生じるマルチパス伝搬に起因する多重遅延波の存在が確認されている。高速デジタル伝送を行う際には、この多重遅延波は、周波数選択性フェージングの要因の一つとなる。
【０００４】
周波数選択性フェージングを解消する技術の一つとして、マルチパス伝搬に起因するシンボル間干渉を適応的に除去する適応型のイコライザが研究されている。デジタル通信では、シンボル周期と称されるあらかじめ定められた期間ごとに、シンボルと称されるデータが送信される。マルチパス伝搬が起こらない理想的な伝送路では、あるシンボルは、他のシンボル周期に送信されるシンボルに影響を及ぼすことはない。しかし、マルチパス伝搬によって多重遅延波が発生すると、その遅延によって複数のシンボルが、同一のシンボル周期に受信側に到達することになる。すなわち、シンボル間干渉が生じる。
【０００５】
イコライザは、離散型フィルタをその中心的な要素として備えている。イコライザを構成する離散型フィルタでは、入力信号をシフトレジスタで遅延させ、シフトレジスタを構成する各レジスタの出力ノード（「タップ」と称される）には、係数との乗算を行う乗算器、および、各タップごとの乗算結果を足し合わせる加算器が結合している。隣同士のタップの時間間隔すなわち、シフトレジスタのクロック周期をタップ間隔と称する。このタップ間隔によって、イコライザは２つのモードに分類される。
【０００６】
一つは、シンボル周期Ｔをタップ間隔とするT-Spaced（T-スペースト）モードであり、最も一般的である。T-Spacedモードでは、各シンボルのみを入力として取り込む。他の一つは、シンボル周期Ｔの半分であるＴ／２をタップ間隔とするT/2-Spaced（T/2-スペースト）モードである。このT/2-Spacedモードでは、各シンボルとともに、シンボル間の信号も、イコライザに取り込まれる。
【０００７】
T/2-Spacedモードでは、第１に、−１／２Ｔ＜ｆ＜１／２Ｔ、で規定される周波数ｆの範囲より外の周波数帯域における雑音や歪みを除去することができるという利点が生まれる。また、第２に、クロックの位相が大きくずれたときでも、等化が可能であるという利点が得られる。
【０００８】
T/2-Spacedモードでは、イコライザへの入力信号のデータレートが、T-Spacedモードに比べて２倍になる。データレートが２倍になると、それに合わせて加算器および乗算器の動作速度も２倍にしなければならないため、回路規模が増大するという問題があった。この問題を解決するために、いわゆるポリフェーズ型のフィルタを備えたイコライザが創出されている。このポリフェーズ型の離散型フィルタについて、以下に説明する。
【０００９】
入力信号のデータレートは、T-Spacedモードでは、１／Ｔであり、T/2-Spacedモードでは、２／Ｔである。一方、出力信号のデータレートは、T-SpacedモードとT/2-Spacedモードのいずれにおいても、１／Ｔである。従って、T/2-Spacedモードを実現するポリフェーズ型の離散型フィルタは、デシメーション率Ｄ＝２でデシメーション（間引き）を行うデシメーションフィルタとなる。
【００１０】
図６および図７の回路図に、それぞれ、ポリフェーズ型でないデシメーションフィルタ、および、ポリフェーズ型のデシメーションフィルタの構成例を示す。図６、図７にそれぞれ例示されるフィルタ１５１，１５２は、いずれも８タップのフィルタとして構成されている。図６において、１はレジスタ、２は乗算器、３は加算器、３１はデシメータ、Ｘ（ｎ）は入力信号列、Ｙ（ｍ）は出力信号列、そして、Ｃ０〜Ｃ７は係数である。
【００１１】
レジスタ１は、データ入力端子に入力されるデータ信号を、クロック端子に入力されるクロックの１周期分遅延させて、データ出力端子すなわちタップへと出力する。乗算器２は、各タップの信号と対応する係数Ｃ０〜Ｃ７の一つとを乗算して出力する。加算器３は、乗算値と、前段の加算器３の出力とを加算して出力する。ただし、タップ７に結合する最前段の加算器３の一方入力には、値”０”が入力される。
【００１２】
図６に示すように、デシメーションフィルタ１５１では、タップ０（先頭タップ）からタップ７までの８タップが、順に直列に並んでいる。そして、レジスタ１に供給されるクロックＣＬＫ１の周波数は、入力信号列Ｘ（ｎ）のデータレートに合わせて、２／Ｔとなる。デシメータ３１では、最後段の加算器３から出力される信号が、１／Ｔの周波数を有するクロックＣＬＫ０に同期してデシメートされる。その結果、デシメータ３１からは、出力信号列Ｙ（ｍ）が１／Ｔのデータレートで出力される。
【００１３】
出力信号列Ｙ（ｍ）は、つぎの数式１で与えられる。
｛数式１｝：Ｙ（ｍ）＝Ｃ０・Ｘ（ｎ−７）＋Ｃ１・Ｘ（ｎ−６）＋Ｃ２・Ｘ（ｎ−５）＋・・・＋Ｃ７・Ｘ（ｎ）。
数式１において、ｎ＝２ｍである。
【００１４】
一方、図７に例示するポリフェーズ型のデシメーションフィルタ１５２では、８個のタップは、タップ１，３，５，７の４個の奇数タップを有する奇数タップ群と、タップ０，２，４，６の４個の偶数タップを有する偶数タップ群との、２つのタップ群に分けられる。そして、入力信号列Ｘ（ｎ）は、分配器３２によって、奇数タップ群と偶数タップ群とに交互に振り分けられる。奇数タップ群へ入力される入力信号列Ｘ（２ｍ）は、つぎの数式２で与えられる。
【００１５】
｛数式２｝：Ｘ（２ｍ）＝Ｘ（０），Ｘ（２），Ｘ（４），Ｘ（６），・・・。
また、偶数タップ群へ入力される入力信号列Ｘ（２ｍ＋１）は、つぎの数式３で与えられる。
｛数式３｝：Ｘ（２ｍ＋１）＝Ｘ（１），Ｘ（３），Ｘ（５），Ｘ（７），・・・。
【００１６】
それぞれのタップ群へ入力される入力信号列Ｘ（２ｍ），Ｘ（２ｍ＋１）のデータレートは、入力信号列Ｘ（ｎ）のデータレートの半分の大きさとなる。このため、各タップ群には、１／Ｔの周波数を有するクロックＣＬＫ０が供給される。奇数タップ群の出力信号列Ｙｏ（ｍ）、および、偶数タップ群の出力信号列Ｙｅ（ｍ）は、それぞれ、つぎの数式４、数式５で与えられる。
【００１７】
｛数式４｝：Ｙｏ（ｍ）＝Ｃ１・Ｘ（２（ｍ−３））＋Ｃ３・Ｘ（２（ｍ−２））＋Ｃ５・Ｘ（２（ｍ−１））＋Ｃ７・Ｘ（２ｍ）。
｛数式５｝：Ｙｅ（ｍ）＝Ｃ０・Ｘ（２（ｍ−３）＋１）＋Ｃ２・Ｘ（２（ｍ−２）＋１）＋Ｃ４・Ｘ（２（ｍ−１）＋１）＋Ｃ６・Ｘ（２ｍ＋１）。
【００１８】
そして、デシメーションフィルタとしての出力信号列Ｙ（ｍ）は、つぎの数式６で与えられる。この演算は、加算器３３で行われる。
｛数式６｝：Ｙ（ｍ）＝Ｙｏ（ｍ）＋Ｙｅ（ｍ）。
すなわち、ポリフェーズ型でないデシメーションフィルタ１５１の出力信号列Ｙ（ｍ）と同一となる。
【００１９】
このように、ポリフェーズ型のデシメーションフィルタでは、シフトレジスタに供給されるクロックの周波数を、１／Ｔとすることができる。フィルタを構成する回路が１／Ｔの周波数で動作すればよいので、設計が容易であるという利点が生まれる。
【００２０】
ポリフェーズ型のデシメーションフィルタでは、さらに、T/2-Spacedモードの動作とT-Spacedモードの動作とを、同一の回路を用いて実現することも可能である。そうすることによって、回路規模の増大を抑えることができる。ポリフェーズ型のフィルタを用いて、同一回路でT-SpacedモードとT/2-Spacedモードとを実現した例として、「Architecture and Circuit Design of a 6-GOPS Signal Processor for QAM Demodulator Applications」（以下、「引例１」と称する）が挙げられる。
【００２１】
図８は、引例１のフィルタ１５３がT/2-Spacedモードで動作するときの、等価的な構成を示す回路図である。すなわち、引例１のフィルタ１５３を構成する各要素は、T/2-Spacedモードを実現するときには、図８の回路図のとおりに接続される。
【００２２】
図８に示すように、T/2-Spacedモードで動作するときには、フィルタ１５３は、奇数タップ群と偶数タップ群に分割され、各タップ群の出力が加算器３３で加算されることによって、出力信号列Ｙ（ｎ）が得られる。すなわち、二つのタップ群は互いに並列に接続されている。また、各タップ群には、１／Ｔの周波数を有するクロックＣＬＫ０が供給される。
【００２３】
偶数タップ群の入力側には、レジスタ１と同様に、クロックＣＬＫ０に同期してデータ信号を取り込むレジスタ３４が接続される。一方、奇数タップ群の入力側には、クロックＣＬＫ０から位相が１８０°ずれた反転クロックＣＬＫ０*に同期してデータ信号を取り込むレジスタ３５が接続される。このため、偶数タップ群には、入力信号列Ｘ（ｎ）の中から、クロックＣＬＫ０に同期した信号列が入力され、奇数タップ群には、反転クロックＣＬＫ０*に同期した信号列が入力される。
【００２４】
一方、引例１のフィルタ１５３が、T-Spacedモードで動作するときには、図９の回路図に等価的な構成となる。このときにも、８個のタップは、４タップずつの２つのタップ群に分かれて並列に接続されており、各タップ群の出力が加算器３３で加算されることによって、出力信号列Ｙ（ｎ）が得られる。ただし、二つのタップ群の一方には、タップ０〜３が属し、他方にはタップ４〜７が属する。
【００２５】
各タップ群には、T/2-Spacedモードと同様に、周波数が１／ＴであるクロックＣＬＫ０が供給される。これら二つのタップ群の間の遅延量を補正するために、タップ０〜３が属するタップ群の入力側には、遅延量が４×Ｔの大きさであるシフトレジスタ３６が接続される。
【００２６】
【発明が解決しようとする課題】
以上のように、T-SpacedモードとT/2-Spacedモードの双方の動作を実現する離散型フィルタでは、T-Spacedモードを実現するために、余分なシフトレジスタを必要とするという問題点があった。しかも、このシフトレジスタの遅延量は、フィルタのタップ数が増加するのにともなって、より大きくする必要があり、シフトレジスタの回路規模が拡大するという問題点があった。
【００２７】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、T-SpacedモードとT/2-Spacedモードの双方の動作を、小さい回路規模で実現する離散型フィルタを提供することを目的とする。
【００２８】
【課題を解決するための手段】
この発明の装置は、入力信号をクロックに同期して順次伝搬させるレジスタ群と、前記レジスタ群を伝搬する信号の列に、個別に係数を乗じる乗算器の群と、前記乗算器の群の各々の乗算値を加算し、出力信号として出力する加算器の群と、を備えた離散型フィルタに関する。
そして、第１の発明の装置は、前記レジスタ群を等分割するように、入力側に位置する前半群と出力側に位置する後半群との間に介挿され、選択信号に応じて第１および第２入力の信号の一つを選択的に出力し、前記第１入力が前記前半群に接続され、出力が前記後半群に接続されたセレクタと、前記入力信号を、前記前半群の入力と前記第２入力とに分配する分配部と、をさらに備えている。
また、この分配部は、前記選択信号が前記第１入力を選択したときには、前記クロックに同期して前記入力信号を取り込んで得た信号を、前記前半群の入力へと分配し、前記選択信号が前記第２入力を選択したときには、前記クロックに同期して前記入力信号を取り込んで得た信号と、前記クロックを第１クロックとしてこれとは位相の異なる第２クロックに同期して前記入力信号を取り込んで得た信号との、一方と他方とを、前記前半群の入力と前記第２入力とに、交互に分配する。
【００２９】
第２の発明の装置は、第１の発明の離散型フィルタにおいて、前記分配部が、出力が前記第２入力に接続され、前記入力信号を前記第１クロックに同期して取り込むとともに、当該第１クロックの１周期分遅延させて出力する第１レジスタと、前記入力信号を前記第２クロックに同期して取り込むとともに、前記１周期分遅延させて出力する第２レジスタと、前記セレクタを第１セレクタとし、前記選択信号に応じて第３および第４入力の信号の一つを選択的に出力し、前記第３入力が前記第１レジスタの出力に接続され、前記第４入力が前記第２レジスタの出力に接続され、出力が前記前半群の前記入力に接続された第２セレクタと、を備えている。
しかも、前記第１セレクタが、前記選択信号に応じて、前記第１および第２入力の信号を選択するときに、前記第２セレクタは、それぞれ前記第３および第４入力の信号を選択する。
【００３０】
第３の発明の装置は、第１の発明の離散型フィルタにおいて、前記分配部が、出力が前記前半群の前記入力に接続され、前記入力信号を前記第１クロックに同期して取り込むとともに、当該第１クロックの１周期分遅延させて出力する第１レジスタと、出力が前記第２入力に接続され、前記入力信号を前記第２クロックに同期して取り込むとともに、前記１周期分遅延させて出力する第２レジスタと、を備えている。
【００３１】
第４の発明の装置は、第２または第３の発明の離散型フィルタにおいて、前記レジスタ群、並びに、前記第１および第２レジスタには、前記第１クロックが共通に供給され、前記第２レジスタは、前記第１クロックの反転クロックを前記第２クロックとしている。
【００３２】
【発明の実施の形態】
＜実施の形態１＞
図１は、実施の形態１の離散型フィルタの構成を示す回路図である。この装置１０１は、８タップのポリフェーズ型のフィルタであり、同一回路でT-SpacedモードとT/2-Spacedモードの双方の動作を実現する。なお、以下の図において、図６〜図９に示した従来の装置と同一部分については、同一符号を付してその詳細な説明を略する。
【００３３】
この装置１０１は、８個のタップに対応する８個のレジスタ１が直列に結合してなるレジスタ群２０を備えている。８個のレジスタ１の各々は、クロックＣＬＫに同期してシフト動作を行う。すなわち、レジスタ１へ入力されたデータ信号は、クロックＣＬＫの１周期分遅延して出力される。
【００３４】
レジスタ群２０は、セレクタ４によって、入力側に位置する前半群２１と出力側に位置する後半群２２とに等分割されている。すなわち、前半群２１の最後段のレジスタ１と、後半群２２の最前段のレジスタ１との間に、セレクタ４が介挿されている。セレクタ４は二入力型のセレクタであり、その一方入力Ａには前半群２１の最後段のレジスタ１の出力が接続され、出力には後半群２２の最前段のレジスタ１の入力が接続されている。セレクタ４は、二つの入力Ａ，Ｂへ入力される信号の中から、外部から入力される選択信号ＳＥＬに応答して、いずれかを選択して出力する。
【００３５】
レジスタ群２０に属する８個のレジスタ１の出力、すなわちタップには、それぞれ乗算器２および加算器３が結合している。乗算器２は、各タップのデータ信号と、各乗算器２に付与される係数との積を算出する。加算器３は、レジスタ１と同様に、直列に接続されることによって、各タップに結合する乗算器２の出力を順次加算する。そして、後半群２２の最後段のレジスタ１のタップに結合する加算器３からは、８個のタップに結合する８個の乗算器２の出力がすべて加算されてなるデータ信号が、出力信号列Ｙ（ｍ）として出力される。
【００３６】
前半群２１の入力には、分配部５の一方出力が接続されている。また、セレクタ４の他方入力Ｂには、分配部５の他方出力が接続されている。分配部５は、入力信号列Ｘ（ｎ）を、２つの出力へと分配する機能を果たす装置部分である。
【００３７】
分配部５には、二つのレジスタ６，７が備わっている。一方のレジスタ６は、レジスタ１と同様に、クロックＣＬＫに同期してシフト動作を行うレジスタである。他方のレジスタ７は、レジスタ１とは異なり、クロックＣＬＫの反転クロックＣＬＫ*に同期してシフト動作を行うレジスタである。すなわち、デューティ比が５０％のクロックＣＬＫが供給されるときには、二つのレジスタ６，７は、互いに逆相（１８０°の位相差）でシフト動作を行う。
【００３８】
分配部５には、さらにセレクタ８が備わっている。セレクタ８は、セレクタ４と同様に、二入力Ａ，Ｂへ入力される信号の中から、選択信号ＳＥＬに応答して、いずれかを選択して出力する。レジスタ６，７には、入力信号列Ｘ（ｎ）が共通に入力される。そして、レジスタ６の出力はセレクタ８の入力Ａへと入力され、レジスタ７の出力は入力Ｂへと入力される。セレクタ８の出力は、分配部５の一方出力として前半群２１へと入力される。レジスタ６の出力は、さらに、分配部５の他方出力としてセレクタ４の入力Ｂへと入力される。
【００３９】
この装置１０１は、周波数がシンボル周期Ｔに対して１／Ｔであり、デューティ比が５０％であるクロックＣＬＫ０を、クロックＣＬＫとして供給することによって、T-SpacedモードとT/2-Spacedモードの双方の動作を実現する。いずれのモードを選択するかは、選択信号ＳＥＬによって任意に指定される。
【００４０】
図２は、T-Spacedモードが選択されたときの、装置１０１の等価的な構成を示す回路図である。T-Spacedモードでは、選択信号ＳＥＬは、セレクタ４，８の双方に対して、入力Ａを選択するように指示する。その結果、前半群２１に属する４個のレジスタ１と、後半群２２に属する４個のレジスタ１は、図２に示すように、直列に接続される。そして、直列に接続された８個のレジスタ１の出力は、最後段から最前段へ向かう順に、タップ０からタップ７にそれぞれ対応する。
【００４１】
T-Spacedモードでは、入力信号列Ｘ（ｎ）は、１／Ｔのデータレートで入力される。そして、入力信号列Ｘ（ｎ）は、クロックＣＬＫ０に同期してシフト動作するレジスタ６によって逐一取り込まれ、シンボル周期Ｔに相当する遅延が付加された上で、最前段のレジスタ１へと入力される。レジスタ群２０を構成する８個のレジスタ１は、入力されたデータ信号を、クロックＣＬＫ０に同期して、１周期分の遅延を付加しつつ順送りする。
【００４２】
後半群２２の最後段のレジスタ１のタップに結合する加算器３からは、８個のタップに結合する８個の乗算器２の出力、すなわち、各タップのデータ信号と係数Ｃ０〜Ｃ７との積が、すべて加算されてなるデータ信号が、出力信号列Ｙ（ｍ）として出力される。各レジスタ１が、クロックＣＬＫ０に同期してシフト動作するので、出力信号列Ｙ（ｍ）は、入力信号列Ｘ（ｎ）と同じく、１／Ｔのデータレートで出力される。
【００４３】
以上のように、装置１０１を用いることによって、シンボル周期Ｔをタップ間隔とする、T-Spacedモードの動作を実現することができる。
【００４４】
図３は、T/2-Spacedモードが選択されたときの、装置１０１の等価的な構成を示す回路図である。T/2-Spacedモードでは、選択信号ＳＥＬは、セレクタ４，８の双方に対して、入力Ｂを選択するように指示する。その結果、前半群２１の最後段のレジスタ１と、後半群２２の最前段のレジスタ１とは、図３に示すように、互いに切り放される。前半群２１に属する４個のレジスタ１は、奇数タップに対応し、後半群２２に属する４個のレジスタ１は、偶数タップに対応する。
【００４５】
T/2-Spacedモードでは、入力信号列Ｘ（ｎ）は、２／Ｔのデータレートで入力される。そして、入力信号列Ｘ（ｎ）は、クロックＣＬＫ０に同期してシフト動作するレジスタ６と、反転クロックＣＬＫ０*に同期してシフト動作するレジスタ７とによって、交互に取り込まれる。入力信号列Ｘ（ｎ）の中で、レジスタ６に取り込まれた信号列は、シンボル周期Ｔに相当する遅延が付加された上で、後半群２２へと入力される。また、レジスタ７に取り込まれた信号列は、同じくシンボル周期Ｔに相当する遅延が付加された上で、前半群２１へと入力される。
【００４６】
前半群２１および後半群２２の各々に属する４個のレジスタ１は、入力されたデータ信号を、クロックＣＬＫ０に同期して、１周期分の遅延を付加しつつ順送りする。８個の加算器３は、レジスタ１とは異なり、つねに直列に接続されている。このため、後半群２２の最後段のレジスタ１のタップに結合する加算器３からは、８個のタップに結合する８個の乗算器２の出力、すなわち、各タップのデータ信号と係数Ｃ０〜Ｃ７との積が、すべて加算されてなるデータ信号が、出力信号列Ｙ（ｍ）として出力される。
【００４７】
各レジスタ１が、クロックＣＬＫ０に同期してシフト動作するので、出力信号列Ｙ（ｍ）は、入力信号列Ｘ（ｎ）と同じく、１／Ｔのデータレートで出力される。すなわち、出力信号列Ｙ（ｍ）は、デシメーション率Ｄ＝２で入力信号列Ｘ（ｎ）がデシメートされた信号列として取り出される。
【００４８】
以上のように、装置１０１を用いることによって、シンボル周期Ｔの半分であるＴ／２をタップ間隔とする、T/2-Spacedモードの動作を実現することができる。
【００４９】
この装置１０１では、２個のレジスタ６，７と２個のセレクタ４，８とによって、二つのモードを切り替えるための装置部分が構成される。しかも、レジスタ６，７の個数は、タップ数が増加しても変わりがない。すなわち、従来装置に比べて回路規模が節減される。
【００５０】
また、図２と図３とを比較すればわかるように、装置１０１ではタップ０の位置が、二つのモードの間で共通となっている。イコライザに用いられる離散型フィルタでは、係数の初期値は、Ｃ０＝１、Ｃｉ＝０（ｉ≠０）に設定されるのが通例である。装置１０１では、係数の初期値を”１”に設定すべきタップが、二つのモードの間で不変であるために、係数の初期値を振り分けるための特別の制御回路を必要としないという利点がある。
【００５１】
＜実施の形態２＞
図４は、実施の形態２の離散型フィルタの構成を示す回路図である。この装置１０２は、装置１０１と同様に、８タップのポリフェーズ型のフィルタであり、同一回路でT-SpacedモードとT/2-Spacedモードの双方の動作を実現する。装置１０２は、分配部５が分配部１５へと置き換えられている点において、装置１０１とは特徴的に異なっている。
【００５２】
前半群２１の入力には、分配部１５の一方出力が接続され、セレクタ４の他方入力Ｂには、分配部１５の他方出力が接続されている。分配部１５は、分配部５と同様に、入力信号列Ｘ（ｎ）を、２つの出力へと分配する機能を果たす装置部分である。
【００５３】
分配部１５には、クロックＣＬＫに同期してシフト動作を行うレジスタ６と、反転クロックＣＬＫ*に同期してシフト動作を行うレジスタ７とが備わっている。レジスタ６，７には、入力信号列Ｘ（ｎ）が共通に入力される。そして、レジスタ６の出力は、分配部１５の一方出力として前半群２１へと入力される。また、レジスタ７の出力は、分配部１５の他方出力としてセレクタ４の入力Ｂへと入力される。
【００５４】
この装置１０２は、装置１０１と同様に、周波数１／Ｔで、デューティ比が５０％であるクロックＣＬＫ０を、クロックＣＬＫとして供給することによって、T-SpacedモードとT/2-Spacedモードの双方の動作を実現する。いずれのモードを選択するかは、選択信号ＳＥＬによって任意に指定される。
【００５５】
T-Spacedモードでは、選択信号ＳＥＬは、セレクタ４に対して、入力Ａを選択するように指示する。その結果、T-Spacedモードが選択されたときの、装置１０２の等価的な構成は、図２と同一の回路図で表される。その結果、T-Spacedモードの動作が、装置１０２と同様に実現する。
【００５６】
図５は、T/2-Spacedモードが選択されたときの、装置１０２の等価的な構成を示す回路図である。T/2-Spacedモードでは、選択信号ＳＥＬは、セレクタ４に対して、入力Ｂを選択するように指示する。その結果、前半群２１の最後段のレジスタ１と、後半群２２の最前段のレジスタ１とは、図５に示すように、互いに切り放される。前半群２１に属する４個のレジスタ１は、偶数タップに対応し、後半群２２に属する４個のレジスタ１は、奇数タップに対応する。すなわち、装置１０１とは、前半群２１と後半群２２の役割が置き換えられている。
【００５７】
T/2-Spacedモードでは、入力信号列Ｘ（ｎ）は、２／Ｔのデータレートで入力される。そして、入力信号列Ｘ（ｎ）は、クロックＣＬＫ０に同期してシフト動作するレジスタ６と、反転クロックＣＬＫ０*に同期してシフト動作するレジスタ７とによって、交互に取り込まれる。入力信号列Ｘ（ｎ）の中で、レジスタ６に取り込まれた信号列は、シンボル周期Ｔに相当する遅延が付加された上で、前半群２１へと入力される。また、レジスタ７に取り込まれた信号列は、同じくシンボル周期Ｔに相当する遅延が付加された上で、後半群２２へと入力される。
【００５８】
前半群２１および後半群２２の各々に属する４個のレジスタ１は、入力されたデータ信号を、クロックＣＬＫ０に同期して、１周期分の遅延を付加しつつ順送りする。８個の加算器３は直列に接続されているので、後半群２２の最後段のレジスタ１のタップに結合する加算器３からは、８個のタップに結合する８個の乗算器２の出力、すなわち、各タップのデータ信号と係数Ｃ０〜Ｃ７との積が、すべて加算されてなるデータ信号が、出力信号列Ｙ（ｍ）として出力される。
【００５９】
各レジスタ１がクロックＣＬＫ０に同期してシフト動作するので、出力信号列Ｙ（ｍ）は、入力信号列Ｘ（ｎ）と同じく、１／Ｔのデータレートで出力される。すなわち、出力信号列Ｙ（ｍ）は、デシメーション率Ｄ＝２で入力信号列Ｘ（ｎ）がデシメートされた信号列として取り出される。このようにして、T/2-Spacedモードの動作が実現する。
【００６０】
この装置１０２では、２個のレジスタ６，７と１個のセレクタ４とによって、二つのモードを切り替えるための装置部分が構成される。しかも、レジスタ６，７の個数は、タップ数が増加しても変わりがない。すなわち、従来装置に比べて回路規模が節減される。また、実施の形態１の装置１０１と比べても、セレクタ８が削減されており、回路規模の節減効果がさらに顕著である。
【００６１】
なお、図２と図５とを比較すればわかるように、装置１０２ではタップ０の位置が、二つのモードの間で異なっているので、係数の初期値を、Ｃ０＝１、Ｃｉ＝０（ｉ≠０）に設定する必要があるときには、係数の初期値を振り分けるための制御回路を設けるとよい。
【００６２】
＜変形例＞
(1)実施の形態１，２の離散型フィルタ１０１，１０２は、イコライザへの応用に適しているが、その用途はイコライザに限定されるものではない。
【００６３】
(2)実施の形態１，２の離散型フィルタ１０１，１０２では、二つのレジスタ６，７には、クロックＣＬＫが共通に供給され、一方はその正転クロックに同期し、他方はその反転クロックに同期してシフト動作するように構成されていた。その結果、装置１０１，１０２に供給されるクロックは、単一のクロックで足りるという利点が得られた。しかしながら、例えばレジスタ６，７を同一に構成し、位相が互いに逆相となる２つのクロックを個別に供給しても、装置１０１，１０２と同様の動作を実現することが可能である。
【００６４】
【発明の効果】
第１の発明の装置では、レジスタ群には、これを等分割するように、セレクタが介挿されており、分配部によって、レジスタ群およびセレクタに入力信号が分配される。このため、選択信号に応じて、レジスタ群に属するすべてのレジスタが直列に接続される動作モードと、分割された二つの群のそれぞれに、異なる位相で入力信号が入力される動作モードとの、双方の動作が選択的に実現する。
【００６５】
したがって、二つのクロックの位相関係を、互いに逆相の関係とすることによって、イコライザにおけるT-SpacedモードとT/2-Spacedモードの双方の動作が選択的に実現する。また、T-Spacedモードに相当する動作モードでは、レジスタ群に属するすべてのレジスタが直列に接続されるので、レジスタ群に属するレジスタの個数に比例して遅延量が増大するシフトレジスタを設ける必要がない。すなわち、従来の装置に比べて回路規模を節減することが可能である。
【００６６】
第２の発明の装置では、分配部がセレクタと二つのレジスタとで簡単に構成される。分配部にセレクタが備わるので、この装置をイコライザへ利用したときに、先頭タップの位置が、二つの動作モードの間で不変である。すなわち、従来装置に比べて簡単な回路構成で、先頭タップの位置が動作モード間で変化しないイコライザが実現する。
【００６７】
第３の発明の装置では、分配部がセレクタを必要としないので、装置の回路規模がさらに節減される。
【００６８】
第４の発明の装置では、レジスタ群および第１、第２レジスタには、第１クロックが、共通に供給され、第２レジスタは、第１クロックの反転クロックに同期してシフト動作を行うように構成される。したがって、装置に供給されるクロックを単一とすることができ、さらに、このクロックのデューティ比を５０％とすることによって、T-SpacedモードとT/2-Spacedモードとの双方の動作を選択的に実行するイコライザが実現する。
【図面の簡単な説明】
【図１】  実施の形態１の離散型フィルタの回路図である。
【図２】  図１の装置のT-Spacedモードにおける等価回路図である。
【図３】  図１の装置のT/2-Spacedモードにおける等価回路図である。
【図４】  実施の形態２の離散型フィルタの回路図である。
【図５】  図４の装置のT/2-Spacedモードにおける等価回路図である。
【図６】  従来の離散型フィルタの回路図である。
【図７】  従来の別の離散型フィルタの回路図である。
【図８】  従来のさらに別の離散型フィルタのT-Spacedモードにおける等価回路図である。
【図９】  図８の離散型フィルタのT/2-Spacedモードにおける等価回路図である。
【符号の説明】
２  乗算器、３  加算器、４  セレクタ（第１セレクタ）、５，１５  分配部、６  レジスタ（第１レジスタ）、７  レジスタ（第２レジスタ）、８  セレクタ（第２セレクタ）、２０  レジスタ群、２１  前半群、２２  後半群、Ｘ（ｎ）  入力信号列（入力信号）、Ｙ（ｍ）  出力信号列（出力信号）、ＣＬＫ  クロック（第１，第２クロック），ＣＬＫ０  クロック（第１クロック）、ＣＬＫ０*  反転クロック（第２クロック）、ＳＥＬ  選択信号、Ａ  入力（第１入力，第３入力）、Ｂ  入力（第２入力，第４入力）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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