(57)【特許請求の範囲】
【請求項１】
半導体基板上にベース層を選択的にエピタキシャル成長して形成するバイポーラトランジスタと、
前記半導体基板上に誘電体膜を成膜して形成するＭＩＳ容量と
を形成する半導体装置の製造方法において、
前記ベース層に接続するベース電極と該ベース層上に形成するエミッタ層とを分離するサイドウォールを形成する際に、
前記サイドウォールを構成する膜と同一層の膜で前記誘電体膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記エミッタ層を構成する膜と同一層の膜で前記ＭＩＳ容量の上部電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記ベース電極を構成する膜と同一層の膜で前記ＭＩＳ容量の下部電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記ベース電極を構成する膜と同一層の膜で前記ＭＩＳ容量の下部電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記バイポーラトランジスタは、ベース層をシリコンゲルマニウム混晶で形成してなるナローベース型ヘテロ接合バイポーラトランジスタである
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項２記載の半導体装置の製造方法において、
前記バイポーラトランジスタは、ベース層をシリコンゲルマニウム混晶で形成してなるナローベース型ヘテロ接合バイポーラトランジスタである
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項３記載の半導体装置の製造方法において、
前記バイポーラトランジスタは、ベース層をシリコンゲルマニウム混晶で形成してなるナローベース型ヘテロ接合バイポーラトランジスタである
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項４記載の半導体装置の製造方法において、
前記バイポーラトランジスタは、ベース層をシリコンゲルマニウム混晶で形成してなるナローベース型ヘテロ接合バイポーラトランジスタである
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタの最高遮断周波数（以下ｆＴmax と記す）をより高速にするために、バンドギャップを狭くできる材料としてシリコンゲルマニウム（Ｓｉ1-X ＧｅX ）混晶をベースに採用した、シリコン系ナローベース型ヘテロ接合バイポーラトランジスタが提案され、ｆＴmax ≧１００ＧＨｚが報告されている。用途としては、マルチメディア時代の到来でその市場の将来性が注目されている情報通信分野が考えられている。
近年、シリコンゲルマニウム薄膜の形成に選択成長を利用したシリコン系ナローベース型ヘテロ接合バイポーラトランジスタの提案があり、実用段階にある。
【０００３】
次に、開示されているシリコン系ナローベース型ヘテロ接合バイポーラトランジスタの断面を図３２の概略構成図によって説明する。
【０００４】
図３２に示すように、半導体基板２０１には、フィールド酸化膜２０２によって分離された領域にＮ+ 型の埋め込み層２０３が形成されている。この埋め込み層２０３上にはＮ- 型のコレクタ層２０４が形成され、このコレクタ層２０４上および上記埋め込み層２０３上の一部に開口部２０５，２０６を設けた酸化シリコン膜２０７が半導体基板２０１上に形成されている。埋め込み層２０３に通じる開口部２０６にはＮ+ 型のコレクタ電極２０８が形成されている。コレクタ層２０４に通じる開口部２０５にはこのコレクタ層２０４に接合するシリコンゲルマニウム混晶からなるＰ型のベース層２０９が形成されている。
【０００５】
さらにベース層２０９にはＮ+ 型ポリシリコンからなるベース取り出し電極２１０が接続され、その上部には酸化シリコン膜２１１が形成されている。そしてベース層２１０上には開口部２１２が設けられ、その開口部２１２の側壁には酸化シリコン膜２１３と窒化シリコン膜２１４とからなるサイドウォール２１５が形成されている。さらに開口部２１２内にはサイドウォール２１５を介してＮ+ 型のエミッタ層２１６形成されている。そしてエミッタ層２１６は上記ベース層２０９に接合されている。
【０００６】
上記シリコン系ナローベース型ヘテロ接合バイポーラトランジスタの製造方法を、図３３によって説明する。
図３３では、トランジスタのエミッタ／ベース形成部分の製造工程を中心に示す。また上記図３２によって説明した構成部品と同様のものには同一符号を付す。
【０００７】
図３３の（１）に示すように、半導体基板（図示省略）に形成したＮ+型の埋め込み層２０３上にＮ-型のコレクタ層２０４を形成し、それを覆う状態に酸化シリコン膜２０７、ベース取り出し電極層２２１、酸化シリコン膜２１１および窒化シリコン膜２２２を順次形成する。その後コレクタ層２０４上の窒化シリコン膜２２２、酸化シリコン膜２１１およびベース取り出し電極層２２１に開口部２１２を形成し、その開口部２１２の側壁に窒化シリコン膜のサイドウォール２２３を形成する。その後窒化シリコン膜２２２およびサイドウォール２２３をエッチングマスクにして酸化シリコン膜２０７をエッチングし、コレクタ層２０４を底部に露出させるもので上記開口部２１２よりも大きい径を有する開口部２０５を形成する。
【０００８】
次いで図３３の（２）に示すように、上記開口部２０５内にＰ型のベース層２０９をシリコンゲルマニウム混晶の選択エピタキシャル成長によって形成する。続いて窒化シリコン膜２２２および窒化シリコン膜のサイドウォール２２３〔前記図３３の（１）参照〕を除去する。
【０００９】
その後図３３の（３）に示すように、ベース層２０９上の開口部２１２の側壁に酸化シリコン膜２１３と窒化シリコン膜２１４からなるサイドウォール２１５を形成した後、Ｎ+ 型ポリシリコンからなるエミッタ層２１６を形成する。
このように、選択成長を利用したシリコン系ナローベース型ヘテロ接合バイポーラトランジスタの製造方法では、窒化シリコン膜を多用している。
【００１０】
また、上記高速バイポーラトランジスタには、エミッタ電極およびベース電極に多結晶シリコン薄膜を利用した、いわゆるダブルポリシリコンエミッタ／ベースセルフアライン構造が採用されていることが多い。セルフアライン技術によりエミッタ／ベース間距離が縮小され、寄生トランジスタ部分が削減される、絶縁膜サイドウォール技術の採用により露光限界以下のエミッタ長が実現できる等の利点があるためである。このような構造にシリコンゲルマニウム（Ｓｉ1-X ＧｅX ）薄膜でベース層を形成したヘテロ接合バイポーラトランジスタの提案が、特公平６−６６３２５号公報に開示されている。上記特公平６−６６３２５号公報に開示されているバイポーラトランジスタには、窒化シリコン膜が多用されていることが示されている。
【００１１】
【発明が解決しようとする課題】
上記にようなナローベース型ヘテロ接合バイポーラトランジスタを用いてＩＣを作る場合、バイポーラトランジスタだけではなく、抵抗、容量、インダクタ等の受動素子も必要になる。しかしながら、それらの抵抗、容量、インダクタ等の受動素子とシリコンゲルマニウム混晶からなるベース層を用いたナローベース型ヘテロ接合バイポーラトランジスタとを同一基板に形成した構造や製造方法に関する開示は見当たらない。
もし、ナローベース型ヘテロ接合バイポーラトランジスタと同一基板にＭＩＳ容量を形成する場合には、このバイポーラトランジスタのプロセスとは別のプロセスによってＭＩＳ容量を形成する必要があった。
【００１２】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法であり、同一基板にバイポーラトランジスタと容量とを形成する半導体装置の製造方法である。
【００１３】
すなわち、半導体基板上にベース層を選択的にエピタキシャル成長して形成するバイポーラトランジスタと、この半導体基板上に誘電体膜を成膜して形成するＭＩＳ容量とを形成する半導体装置の製造方法において、ベース層に接続するベース電極とこのベース層上に形成するエミッタ層とを分離するサイドウォールを形成する際に、このサイドウォールを構成する膜と同一層の膜で上記誘電体膜を形成する製造方法である。
また上記製造方法において、エミッタ層を構成する膜と同一層の膜でＭＩＳ容量の上部電極を形成する、またはベース電極を構成する膜と同一層の膜でＭＩＳ容量の下部電極を形成するという製造方法である。
【００１４】
上記半導体装置の製造方法では、ベース電極とエミッタ層とを分離するためのサイドウォールを形成する際に、サイドウォールを構成する膜と同一層の膜でＭＩＳ容量の誘電体膜を形成することから、従来技術のように別工程で容量の誘電体膜を成膜する必要がない。
また上記製造方法において、エミッタ層を構成する膜と同一層の膜でＭＩＳ容量の上部電極を形成することから、別工程で容量の上部電極を形成する必要がない。またはベース電極を構成する膜と同一層の膜でＭＩＳ容量の下部電極を形成することから、別工程で容量の下部電極を形成する必要がない。
【００１５】
【発明の実施の形態】
本発明の第１実施形態の要部を、図１の製造工程図によって説明する。
図では、一例として、ナローベース型ヘテロ接合バイポーラトランジスタの工程にしたがって、ＭＩＳ（Metal Insulator semiconductor ）容量を形成する製造工程の要部を示す。
【００１６】
図１の（１）に示すように、シリコン基板１１のバイポーラトランジスタの形成予定領域にＮ+ 型埋め込み拡散層１２を形成した後、上記シリコン基板１１上にＮ型のエピタキシャル層１３（以下エピタキシャル層１３という）を形成する。このようにして半導体基板１０が構成される。そしてＮ型エピタキシャル層１３はバイポーラトランジスタの形成予定領域においてＮ型コレクタ層１６となる。そしてバイポーラトランジスタの形成予定領域とＭＩＳ容量の形成予定領域とを分離する素子分離酸化膜１４を上記エピタキシャル層１３に形成し、各素子分離酸化膜１４の下部にＰ+ 型素子分離拡散層１５を形成する。さらにバイポーラトランジスタの形成予定領域のエピタキシャル層１３にＮ+ 型プラグ拡散層１７を形成すると同時に容量の形成予定領域のエピタキシャル層１３にＭＩＳ容量の下部電極となるＮ+ 型拡散層５１を形成する。
その後上記シリコン基板１１上に第１酸化シリコン膜３１を形成する。
【００１７】
そしてバイポーラトランジスタの形成予定領域の第１酸化シリコン膜３１上にベース電極１８を形成する。さらに第１酸化シリコン膜３１上にベース電極１８を覆う第２酸化シリコン膜３２を形成する。次いでＮ型コレクタ層１６上の第２酸化シリコン膜３２およびベース電極１８にエミッタ開口部３３を形成し、このエミッタ開口部３３の下部の第１酸化シリコン膜３１に、Ｎ型コレクタ層１６に通じるもので上記エミッタ開口部３３よりも径が大きいベース開口部３４を形成する。
その後、上記ベース開口部３４内に例えばＰ型のシリコンゲルマニウム（Ｓｉ1-X ＧｅX ）混晶を選択的にエピタキシャル成長させて、上記Ｎ型コレクタ層１６に接合するＰ型のベース層１９を形成する。
【００１８】
次に上記エミッタ開口部３３の内壁ととともに上記第２酸化シリコン膜３２上に、サイドウォールを形成するための第３酸化シリコン膜３５を形成する。
次いでリソグラフィー技術とエッチング技術とによって、容量の形成予定領域におけるシリコン体基板１１上の第３，第２，第１酸化シリコン膜３５，３２，３１を除去して容量開口部３６を形成する。
【００１９】
次いで上記エミッタ開口部３３および容量開口部３６の各内壁ととともに上記第３酸化シリコン膜３５上に、サイドウォールを形成するための窒化シリコン膜３７と多結晶シリコン膜３８とを順に積層する。
そしてリソグラフィー技術によって、容量の形成予定領域における多結晶シリコン膜３８上、すなわち上記容量開口部３６上を覆う状態にレジストパターン３９を形成する。
その後上記レジストパターン３９をエッチングマスクにして上記多結晶シリコン膜３８と窒化シリコン膜３７と第３酸化シリコン膜３５とを異方性エッチングする。
【００２０】
その結果図１の（２）に示すように、エミッタ開口部３３の側壁には、第３酸化シリコン膜３５と窒化シリコン膜３７と多結晶シリコン膜３８とからなるサイドウォール２０が形成され、容量開口部３６には窒化シリコン膜３７からなる容量の誘電体膜５２が形成される。そしてこの誘電体膜５２上にはパターニングされた多結晶シリコン膜３８が載る。
上記サイドウォール２０は、上記ベース層１９に接続するベース電極１８とこのベース層１９上にその後の工程で形成されるエミッタ層とを分離する。
その後上記レジストパターン３９を除去する。
なお（２）の図面ではレジストパターン３９を除去した状態を示した。
【００２１】
そして図１の（３）に示すように、ベース層１９上のエミッタ開口部３３にＮ+ 型多結晶シリコン膜からなるエミッタ層２１を形成するとともに、このエミッタ層２１を形成したＮ+ 型多結晶シリコン膜と同一層の膜で、容量の形成予定領域にパターニングした多結晶シリコン膜３８上に上部電極５３を形成する。
このようにして、ナローベース型ヘテロ接合のＮＰＮバイポーラトランジスタ１を構成するＮ型コレクタ層１６とＰ型のベース層１９とＮ+ 型のエミッタ層２１とが形成されるとともに、同一のシリコン基板１１にＭＩＳ容量２を構成する下部電極となるＮ+ 型拡散層５１と誘電体膜５２と上部電極５３とが形成される。
【００２２】
上記半導体装置の製造方法では、ベース電極１８とエミッタ層２１とを分離するサイドウォール２０を形成する際に、このサイドウォール２０を構成する窒化シリコン膜３７と同一層の膜でＭＩＳ容量２の誘電体膜５２を形成することから、別工程でＭＩＳ容量の誘電体膜を成膜する必要がない。
またエミッタ層２１を構成する膜と同一層の膜でＭＩＳ容量２の上部電極５３を形成することから、別工程でＭＩＳ容量の上部電極を構成する膜を成膜する必要がない。
したがって、上記製造方法では、ＮＰＮバイポーラトランジスタ１の形成プロセスに、主要工程として容量開口部３６を形成する際の１回のリソグラフィー工程と１回のエッチング工程、および窒化シリコン膜３７をパターニングして誘電体膜５２を形成する際の１回のリソグラフィー工程を付加するだけで、同一シリコン基板１１にナローベース型ヘテロ接合バイポーラトランジスタ構成のＮＰＮバイポーラトランジスタ１とともにＭＩＳ容量２が形成される。
【００２３】
次いで上記第１実施形態の詳細を、図２〜図１１の製造工程図によって説明する。
図２〜図１１では、同一基板上のＮＰＮバイポーラトランジスタとＭＩＳ容量とを形成する一例を示す。また上記図１で説明したのと同様の構成部品には同一符号を付す。さらに図２〜図１１の（）内の番号は通し番号で示す。
【００２４】
図２の（１）に示すように、熱酸化法によって、半導体基板となるＰ型＜１００＞シリコン基板（以下シリコン基板という）１１に酸化シリコン膜７１を例えば３００ｎｍの厚さに形成する。そしてリソグラフィー技術によりバイポーラトランジスタのＮ+ 型埋め込み層を形成する領域上に開口を設けたレジスト膜（図示省略）を形成した後、そのレジスト膜をエッチングマスクに用いて、上記酸化シリコン膜７１に窓７２を開口するエッチングを行う。次いで上記レジスト膜を除去した後、上記酸化シリコン膜７１をマスクにして酸化アンチモン（Ｓｂ2 Ｏ3 ）を固体拡散源としたアンチモンの気相拡散（拡散温度を１２００℃程度に設定する）を行う。その結果、上記シリコン基板１１中にＮ+ 型埋め込み層１２を形成する。このＮ+ 型埋め込み層１２は、シート抵抗ρs を例えば２０Ω／□〜５０Ω／□に設定し、拡散深さｘj を例えば１μｍ〜２μｍ程度に設定する。
【００２５】
その後、上記酸化シリコン膜７１をエッチングによって除去する。
そして図２の（２）に示すように、エピタキシャル成長法によって、上記シリコン基板１１上の全面にＮ型エピタキシャル層１３（以下エピタキシャル層１３という）を、例えば抵抗率が０．３Ωｃｍ〜５Ωｃｍ、厚さが０．７μｍ〜２μｍ程度になるように形成する。
このようにして半導体基板１０を構成する。
なお、上記エピタキシャル成長時には、上記Ｎ+ 型埋め込み層１２はエピタキシャル層１３の下層に拡散する。
【００２６】
次いで図３の（３）に示すように、上記エピタキシャル層１３上に、局所酸化法〔例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法〕のバッファー層となる酸化シリコン膜７３を例えば２０ｎｍ〜５０ｎｍの厚さに形成する。さらに減圧下における化学的気相成長（以下ＬＰ−ＣＶＤという）法によって、上記酸化シリコン膜７３上にＬＯＣＯＳ法のマスクとなる窒化シリコン膜７４を例えば５０ｎｍ〜１００ｎｍの厚さに形成する。上記酸化シリコン膜７３および窒化シリコン膜７４の各膜厚は、ＬＯＣＯＳ酸化で発生するバーズビークの長さ、ＬＯＣＯＳ法に伴う応力や欠陥発生の制御性で決定される。
【００２７】
続いて図３の（４）に示すように、リソグラフィー技術によって、窒化シリコン膜７４上にレジスト膜７５を形成し、ＬＯＣＯＳ法による素子分離酸化膜を形成する領域上のレジスト膜７５に窓７６を開口する。続いてレジスト膜７５をエッチングマスクに用いて上記窒化シリコン膜７４、酸化シリコン膜７３およびエピタキシャル層１３をエッチングする。上記エピタキシャル層１３のエッチング量は、ＬＯＣＯＳ法により素子分離酸化膜を形成した後に表面が平坦になるように、形成しようとする素子分離酸化膜厚のおよそ１／２とするのが好ましい。
したがって、上記レジスト膜７５はバイポーラトランジスタの形成予定領域上とＭＩＳ容量の形成予定領域上とに形成されることになる。
【００２８】
その後、上記レジスト膜７５を除去する。
そして図４の（５）に示すように、ＬＯＣＯＳ法を１０００℃〜１０５０℃にて２時間〜６時間のスチーム酸化によって行い、エピタキシャル層１３に素子分離酸化膜１４を形成する。この素子分離酸化膜１４の膜厚は、例えば０．４μｍ〜１．５μｍの範囲で上記エピタキシャル層１３をエッチングした深さのおよそ２倍となる厚さにする。
次いで上記窒化シリコン膜７４〔前記図３の（４）を参照〕を熱リン酸を用いたウエットエッチングによって除去する。
【００２９】
次いで図４の（６）に示すように、リソグラフィー技術によって、レジスト膜７７を形成し、Ｎ+ 型プラグ拡散層を形成する領域上およびＭＩＳ容量を形成する領域上のレジスト膜７７に窓７８，７９を開口する。このレジスト膜７７をイオン注入マスクに用いて、ＮＰＮバイポーラトランジスタのコレクタ取り出し領域となるＮ+ 型プラグ拡散層とＭＩＳ容量の下部電極となるＮ+ 型拡散層とを形成するためにリンイオン（Ｐ+ ）をイオン注入する。このイオン注入条件としては、例えば、加速エネルギーを４０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０15個／ｃｍ2 〜１×１０16個／ｃｍ2 に設定する。
【００３０】
その後、上記レジスト膜７７を除去する。
続いて図５の（７）に示すように、ＣＶＤ法によって、平坦化のための酸化シリコン膜８０を例えば１００ｎｍ〜６００ｎｍの厚さに形成する。その後、９００℃〜１０００℃程度にて３０分間程度のアニーリングを行う。この結果、ＮＰＮトランジスタのコレクタ取り出し領域となるＮ+ 型プラグ拡散層１７とＭＩＳ容量の下部電極部となるＮ+ 型拡散層５１とが形成される。
次いでＬＯＣＯＳ法によって発生したバーズヘッドの平坦化のために、レジストを塗布してレジスト膜８１を形成する。
その後、一般的な反応性イオンエッチング（以下ＲＩＥという）によりレジスト膜８１、酸化シリコン膜８０等をエッチバックして表面の平坦化を行う。
【００３１】
次いで図５の（８）に示すように、９００℃の酸化法によって、エピタキシャル層１３の表面に１０ｎｍ〜３０ｎｍ程度の厚さの酸化シリコン膜８２を形成する。
【００３２】
その後、図６の（９）に示すように、リソグラフィー技術によって、レジスト膜８３を形成し、素子分離拡散層を形成する領域上のレジスト膜８３に窓８４を開口する。このレジスト膜８３をイオン注入マスクに用いて素子分離酸化膜１４の下部のエピタキシャル層１３にＰ+ 型素子分離拡散層１５を形成するためにホウ素イオン（Ｂ+ ）をイオン注入する。このイオン注入条件としては、例えば、加速エネルギーを２００ｋｅＶ〜５００ｋｅＶ、ドーズ量を１×１０13個／ｃｍ2 〜１×１０14個／ｃｍ2 に設定する。
【００３３】
その後、上記レジスト膜８３を除去する。
次いで図６の（１０）に示すように、ＣＶＤ法によって、エピタキシャル層１３上側の全面に第１酸化シリコン膜３１を例えば５０ｎｍ〜３００ｎｍの厚さに形成する。さらにＣＶＤ法によって、上記第１酸化シリコン膜３１上に多結晶シリコン膜４１を例えば２００ｎｍ〜３００ｎｍの厚さに形成する。その後、イオン注入法によって、上記多結晶シリコン膜４１の全面に二フッ化ホウ素（ＢＦ2 ）をイオン注入する。このイオン注入条件としては、例えば、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０14個／ｃｍ2 〜１×１０16個／ｃｍ2 に設定する。
【００３４】
次いで図７の（１１）に示すように、リソグラフィー技術によって、ベース電極を形成するのに必要な領域上にレジスト膜８５を形成する。このレジスト膜８５をエッチングマスクに用いたＲＩＥによって上記多結晶シリコン膜４１をパターニングし、ベース電極を形成するのに必要な領域上に上記多結晶シリコン膜４１を残す。
【００３５】
その後、上記レジスト膜８５を除去する。
続いて図７の（１２）に示すように、ＣＶＤ法によって、上記パターニングした多結晶シリコン膜４１を覆う状態に、上記第１酸化シリコン膜３１上に第２酸化シリコン膜３２を形成する。さらにＣＶＤ法によって上記第２酸化シリコン膜３２上に窒化シリコン膜８６を形成する。
次いでリソグラフィー技術によって、上記窒化シリコン膜８６上にレジスト膜８７を形成し、ベース領域（真性ベース領域）を形成する領域上のレジスト膜８７に窓８８を開口する。
【００３６】
上記レジスト膜８７をマスクにして窒化シリコン膜８６、第２酸化シリコン膜３２、多結晶シリコン膜４１をエッチングし、図８の（１３）に示すように、エミッタ開口部３３を形成する。
その後、上記レジスト膜８７〔前記図７の（１２）を参照〕を除去する。
続いてＣＶＤ法によって、窒化シリコン膜を形成した後、その窒化シリコン膜をエッチバックして、上記エミッタ開口部３３の側壁に窒化シリコンサイドウォール４２を形成する。
これによって、エミッタ開口部３３の底部を除く上面は窒化シリコン膜８６と窒化シリコンサイドウォール４２とによって覆われる。
【００３７】
図８の（１４）に示すように、窒化シリコン膜８６および窒化シリコンサイドウォール４２をマスクに用い、フッ酸によるエッチングによって、第１酸化シリコン膜３１をエッチングする。そのとき、オーバエッチングによって第１酸化シリコン膜３１にサイドエッチングを行い、上記エミッタ開口部３３よりも径が大きなベース開口部３４を形成する。
なお、このエッチングでは、多結晶シリコン膜４１もエッチングマスクになる。
そして上記エッチングによって多結晶シリコン膜４１からなるベース電極１８が形成される。
【００３８】
次いで図９の（１５）に示すように、洗浄を行って表面を清浄化する。続いてＵＨＶ−ＣＶＤ法またはＬＰ−ＣＶＤ法のような選択エピタキシャル技術によって、上記ベース開口部３４のＮ型コレクタ層１６上にＰ型のシリコンゲルマニウム混晶からなるベース層１９を形成する。その後窒化シリコン膜８６および窒化シリコンサイドウォール４２〔前記図８の（１４）を参照〕を熱リン酸によるエッチングによって除去する。
【００３９】
図９の（１６）に示すように、ＣＶＤ法によって、エミッタ開口部３３の側壁、ベース層１９上および第２酸化シリコン膜３２上に、第３酸化シリコン膜３５を例えば５０ｎｍ〜２００ｎｍの厚さに形成する。そしてリソグラフィー技術によって、レジスト膜８９を形成し、ＭＩＳ容量が形成される領域上のレジスト膜８９に窓９０を形成する。
【００４０】
続いて上記レジスト膜８９をエッチングマスクに用いて、第３，第２，第１酸化シリコン膜３５，３２，３１をエッチングする。その結果、図１０の（１７）に示すように、第３，第２，第１酸化シリコン膜３５，３２，３１に容量開口部３６を形成する。
次いで上記レジスト膜８９〔前記図９の（１６）を参照〕を除去する。
【００４１】
そしてＣＶＤ法によって、窒化シリコン膜３７を例えば１０ｎｍ〜２００ｎｍの厚さに形成し、さらにＣＶＤ法によって多結晶シリコン膜３８を例えば５０ｎｍ〜２００ｎｍの厚さに形成する。これらは、バイポーラトランジスタのエミッタ／ベースを分離するためのサイドウォールを形成するためのものであるとともにＭＩＳ容量の誘電体膜となる。
なお、上記多結晶シリコン膜３８は不純物を含んでいなくとも良いが、必要があればＮ型の不純物をドーピングする。そのドーピング方法としては、上記ＣＶＤ時にいわゆるｉｎ  ｓｉｔｕで行うか、または多結晶シリコン膜３８を成膜後にｎ型の不純物をイオン注入して行う。
【００４２】
続いてリソグラフィー技術によって、ＭＩＳ容量の形成予定領域上おける多結晶シリコン膜３８上、すなわち上記容量開口部３６上にレジストパターン３９を形成する。
その後上記レジストパターン３９をエッチングマスクに用いて、多結晶シリコン膜３８、窒化シリコン膜３７および第３酸化シリコン膜３５を異方性エッチングする。
【００４３】
その結果図１０の（１８）に示すように、エミッタ開口部３３の側壁には、第３酸化シリコン膜３５と窒化シリコン膜３７と多結晶シリコン膜３８とからなるサイドウォール２０が形成され、容量開口部３６には窒化シリコン膜３７からなる容量の誘電体膜５２が形成される。そしてこの誘電体膜５２上にはパターニングされた多結晶シリコン膜３８が載る。
上記サイドウォール２０は、上記ベース層１９に接続するベース電極１８とこのベース層１９上にその後の工程で形成するエミッタ層とを分離する。
その後上記レジストパターン３９〔前記図１０の（１７）を参照〕を除去する。
【００４４】
続いて図１１の（１９）に示すように、ＣＶＤ法によって、ＮＰＮトランジスタのエミッタ電極およびＭＩＳ容量の上部電極となるもので高濃度にＮ型不純物を含んだ多結晶シリコン膜を形成する。その後、７００℃〜１０００℃の温度でエミッタアニーリングを行う。このアニーリングでは、エミッタ領域の拡散と同時に容量の形成予定領域における多結晶シリコン膜中の不純物がその下層の多結晶シリコン膜３８にも拡散する。そしてリソグラフィー技術によって、エミッタ電極の形成予定領域上およびＭＩＳ容量の上部電極の形成予定領域上にレジスト膜（図示省略）を形成する。続いて、このレジスト膜をマスクに用いて上記多結晶シリコン膜をエッチングし、上記多結晶シリコン膜からなるエミッタ層２１および上部電極５３を形成する。
その後、上記レジスト膜（図示省略）を除去する。
【００４５】
次いでリソグラフィー技術によって、レジスト膜９１を形成し、バイポーラトランジスタのベースおよびコレクタの各電極が形成される領域上のレジスト膜９１に窓９２，９３を開口するとともに、図示はしないがＭＩＳ容量の下部電極が形成される領域上のレジスト膜９１にも窓を開口する。
【００４６】
そして上記レジスト膜９１をマスクに用いて第２，第１酸化シリコン膜３２，３１をエッチングし、図１１の（２０）に示すように、第２酸化シリコン膜３２にベース電極１８に通じるベース電極開口部４５を形成するとともに第２，第１酸化シリコン膜３２，３１にＮ+ 型プラグ拡散層１７に通じるコレクタ電極開口部４６を形成する。また、図示はしないが、ＭＩＳ容量の下部電極層となるＮ+ 型拡散層５１に通じる下部電極開口部を形成する。
その後、上記レジスト膜９１〔前記図１１の（１９）を参照〕を除去する。
【００４７】
その後スパッタリングによって、バリアメタルおよびアルミニウム系金属を成膜した後、通常のリソグラフィー技術とエッチング技術とによってバリアメタルおよびアルミニウム系金属をパターニングする。その結果、ベース電極１８に接続するベース金属電極２２をベース電極開口部４５に形成し、エミッタ層２１上にエミッタ金属電極２３を形成し、Ｎ+ 型プラグ拡散層１７に接続するコレクタ金属電極２４をコレクタ電極開口部４６に形成する。それとともにＭＩＳ容量の上部電極５３上に上部金属電極５４を形成する。また、図示はしないが、ＭＩＳ容量の下部電極層となるＮ+ 型拡散層５１に接続する金属電極を上記下部電極開口部に形成する。
【００４８】
その後、上記リソグラフィー技術で形成したレジスト膜を除去後、図示はしないが、既知の多層配線の工程を行う。
上記のようにして、同一のシリコン基板１１に、ナローベース型ヘテロ接合バイポーラトランジスタ構成のＮＰＮバイポーラトランジスタ１とともにＭＩＳ容量２が形成される。
【００４９】
上記図２〜図１１によって説明した製造方法では、Ｎ+ 型プラグ拡散層１７と同時のイオン注入により下部電極となるＮ+ 型拡散層５１が形成される。また、ＮＰＮバイポーラトランジスタ１のサイドウォール２０を構成する窒化シリコン膜３７で誘電体膜５２が形成される。さらに、エミッタ層２１と同一層の多結晶シリコン膜で上部電極５３が形成される。
【００５０】
したがって、ＮＰＮバイポーラトランジスタ１のプロセスに２回のリソグラフィー工程と１回のエッチング工程、具体的には容量開口部３６を形成するためのリソグラフィー工程とエッチング工程、および誘電体膜５２をパターニングするためのリソグラフィー工程を付加するだけで、シリコンゲルマニウム混晶からなるベース層１９を有するナローベース型ヘテロ接合のＮＰＮバイポーラトランジスタ１とともにＭＩＳ容量２を同一シリコン基板１１に形成することが可能になる。
よって、高性能なバイポーラトランジスタＬＳＩが実現されることになる。
【００５１】
ここで上記第１実施形態で説明した製造方法の比較例として、ダブルポリシリコン構造のＮＰＮバイポーラトランジスタの製造プロセスを用いてＭＩＳ容量を形成する製造方法を、図１２〜図１５によって以下に説明する。
図１２〜図１５では、前記図２〜図１１によって説明した構成部品と同様の構成部品には同一符号を付す。
【００５２】
前記図２の（１）〜図６の（９）によって説明した工程と同様の工程を行って、図１２の（１）に示すように、シリコン基板１１にＮ+ 型埋め込み層１２を形成し、このシリコン基板１１上にＮ型のエピタキシャル層１３を形成する。そしてエピタキシャル層１３に素子分離酸化膜１４を形成し、その下部にイオン注入によりＰ+ 型素子分離拡散層１５を形成する。またバイポーラトランジスタの形成予定領域のエピタキシャル層１３をＮ型コレクタ層１６とし、容量の形成予定領域の上記エピタキシャル層１３にＮ+ 型拡散層５１を形成する。このＮ+ 型拡散層５１はバイポーラトランジスタの形成予定領域のエピタキシャル層１３に形成されるＮ+ 型プラグ拡散層１７と同時に形成する。
【００５３】
次いで図１２の（２）に示すように、エピタキシャル層１３上に第１酸化シリコン膜３１を形成する。その後リソグラフィー技術とエッチングによって、容量の形成予定領域上に容量開口部３６を形成する。次いでこの容量開口部３６内を含む第１酸化シリコン膜３１上に窒化シリコン膜を成膜し、続いてリソグラフィー技術とエッチングによって、上記窒化シリコン膜をパターニングし、容量開口部３６にＭＩＳ容量の誘電体膜５２を形成する。
【００５４】
さらに図１３の（３）に示すように、リソグラフィー技術とエッチングとによって、上記Ｎ型コレクタ層１６上の第１酸化シリコン膜３１にベース開口部３４を形成する。その後、リソグラフィー技術で形成したレジストマスクを除去する。続いてＣＶＤ法によってベース開口部３４の内部および上記第１酸化シリコン膜３１上に上記誘電体膜５２を覆う多結晶シリコン膜１１１を形成する。その後多結晶シリコン膜１１１の全面にＰ型不純物であるホウ素イオンまたは二フッ化ホウ素イオンをイオン注入する。
【００５５】
次いで図１３の（４）に示すように、リソグラフィー技術とエッチングとによって、上記多結晶シリコン膜１１１をパターニングして、ベース開口部３４からＮ型コレクタ層１６に接合する多結晶シリコンパターン１１２を形成する。それとともに上記誘電体膜５２上に上部電極５３を形成する。その後、リソグラフィー技術で形成したレジストマスクを除去する。
ＣＶＤ法によって、上記多結晶シリコンパターン１１２および上部電極５３を覆う第２酸化シリコン膜３２を形成する。
【００５６】
そして図１４の（５）に示すように、リソグラフィー技術とエッチングとによって、上記第２酸化シリコン膜３２および多結晶シリコンパターン１１２をエッチングし、Ｎ型コレクタ層１６上のベース開口部３４の内側上にエミッタ開口部３３を形成する。これによって、上記多結晶シリコンパターン１１２からなるベース電極１８が形成される。
次いでイオン注入法によって上記エミッタ開口部３３よりホウ素イオンまたは二フッ化ホウ素イオンを注入する。さらに活性化アニーリングを行って、ベース層１１３を形成するとともに、このベース層１１３と上記ベース電極１８に接続するグラフトベース１１４を形成する。
【００５７】
次いで図１４の（６）に示すように、ＣＶＤ法によって、上記第２酸化シリコン膜３２上にエミッタ開口部３３を埋め込むサイドウォール用酸化シリコン膜を形成した後、そのサイドウォール用酸化シリコン膜をエッチバックして、上記エミッタ開口部３３の側壁にサイドウォール２０を形成する。
【００５８】
その後図１５の（７）に示すように、ＣＶＤ法によって、ＮＰＮトランジスタのエミッタ電極となるもので高濃度にＮ型不純物を含んだ多結晶シリコン膜を形成する。続いて７００℃〜１１００℃の温度でエミッタアニーリングを行う。このアニーリングによって、上記多結晶シリコン膜中の不純物がその下層のベース層１１３の表層に拡散してエミッタ層１１５を形成する。
次いでリソグラフィー技術によって、エミッタ電極の形成予定領域上にレジスト膜（図示省略）を形成する。そしてこのレジスト膜をエッチングマスクに用いて、上記多結晶シリコン膜をエッチングし、多結晶シリコン膜からなるエミッタ電極１１６を形成する。
その後、上記レジスト膜（図示省略）を除去する。
【００５９】
次いでリソグラフィー技術およびエッチング技術を用いて、第２，第１酸化シリコン膜３２，３１をエッチングし、第２酸化シリコン膜３２にベース電極１８に通じるベース電極開口部４５を形成し、第２，第１酸化シリコン膜３２，３１にＮ+ 型プラグ拡散層１７に通じるコレクタ電極開口部４６を形成する。それとともに上部電極５３上に上部電極開口部５５を形成する。
その後、上記エッチングのマスクに用いたレジスト膜（図示省略）を除去する。
【００６０】
次いでスパッタリングによって、バリアメタルおよびアルミニウム系金属を成膜した後、通常のリソグラフィー技術とエッチング技術とによってバリアメタルおよびアルミニウム系金属をパターニングする。その結果、ベース電極１８に接続するベース金属電極２２をベース電極開口部４５に形成し、エミッタ電極１１６上にエミッタ金属電極２３を形成し、Ｎ+ 型プラグ拡散層１７に接続するコレクタ金属電極２４をコレクタ電極開口部４６に形成する。それとともにＭＩＳ容量の上部電極５３に接続する上部金属電極５４を上部電極開口部５５に形成する。
このようにして、同一シリコン基板１１にＮＰＮバイポーラトランジスタ１０１とＭＩＳ容量１０２とを形成する。
【００６１】
上記比較例の製造方法では、ＭＩＳ容量１０２の誘電体膜５２を形成するのに、第１酸化シリコン膜３１に容量開口部３６を形成するためのリソグラフィー工程とエッチング工程、誘電体膜５２を形成するための成膜工程、誘電体膜５２をパターニングするためのリソグラフィー工程とエッチング工程が、バイポーラトランジスタプロセスに対して追加する必要がある。すなわち、２回のリソグラフィー工程と１回の成膜工程と２回のエッチング工程の追加が必要になる。
【００６２】
したがって、上記図２〜図１１によって説明した本発明の製造方法の方が、ダブルポリシリコン構造のバイポーラトランジスタの製造プロセスを用いて同一シリコン基板１１にＭＩＳ容量１０２を形成する製造方法よりも追加プロセスが少ない。
よって本発明の製造方法では、シリコンゲルマニウム混晶をベース層１９として高性能ナローベース型ヘテロ接合のＮＰＮバイポーラトランジスタ１とともにＭＩＳ容量２を同一シリコン基板１１上に形成した高性能ＬＳＩを、最低限の工程追加で実現することが可能になる。
【００６３】
次に本発明の第２実施形態の一例を、図１６〜図１９の製造工程図によって説明する。
図では、前記第１実施形態と同様に一例として、ナローベース型ヘテロ接合バイポーラトランジスタの工程にしたがって、ＭＩＳ容量を形成する製造工程を示す。
なお、前記第１実施形態で説明したのと同様のプロセスは簡略に説明する。したがって、そのプロセスの詳細に関しては前記第１実施形態の説明を参照していただきたい。
【００６４】
前記図２の（１），（２）および図３の（３）によって説明したのと同様にして、図１６の（１）に示すように、シリコン基板１１のバイポーラトランジスタの形成予定領域にＮ+ 型埋め込み層１２を形成する。さらにエピタキシャル成長法によって、シリコン基板１１上の全面にＮ型のエピタキシャル層１３を形成する。このようにして、半導体基板１０を構成する。
なお、上記エピタキシャル成長時には、上記Ｎ+ 型埋め込み層１２はエピタキシャル層１３の下層に拡散する。
次いでＬＯＣＯＳ法のバッファー層となる酸化シリコン膜７３を形成し、さらにＬＰ−ＣＶＤ法によって、ＬＯＣＯＳ法のマスクとなる窒化シリコン膜７４を形成する。
【００６５】
続いて図１６の（２）に示すように、リソグラフィー技術によって、バイポーラトランジスタの形成予定領域における窒化シリコン膜７４上にレジスト膜１２１を形成する。続いてレジスト膜１２１をエッチングマスクに用いて上記窒化シリコン膜７４、酸化シリコン膜７３およびエピタキシャル層１３をエッチングする。上記エピタキシャル層１３のエッチング量は、ＬＯＣＯＳ法により素子分離酸化膜を形成した後に表面が平坦になるように、素子分離酸化膜厚のおよそ１／２とするのが好ましい。
【００６６】
その後、上記レジスト膜１２１を除去する。
そして図１７の（３）に示すように、ＬＯＣＯＳ法を１０００℃〜１０５０℃にて２時間〜６時間のスチーム酸化によって行い、エピタキシャル層１３に素子分離酸化膜１４を形成する。この素子分離酸化膜１４の膜厚は、例えば０．４μｍ〜１．５μｍの範囲で上記エピタキシャル層１３をエッチングした深さのおよそ２倍となる厚さにする。
次いで上記窒化シリコン膜７４〔前記図１６の（２）を参照〕を熱リン酸を用いたウエットエッチングによって除去する。
したがって、素子分離酸化膜１４はＭＩＳ容量の形成予定領域にも形成されることになる。
【００６７】
次いで図１７の（４）に示すように、リソグラフィー技術によって、レジスト膜７７を形成し、Ｎ+ 型プラグ拡散層を形成する領域上のレジスト膜７７に窓７８を開口する。このレジスト膜７７をイオン注入マスクに用いて、ＮＰＮバイポーラトランジスタのコレクタ取り出し領域となるＮ+ 型プラグ拡散層を形成するためにリンイオン（Ｐ+ ）をイオン注入する。このイオン注入条件は前記４の（６）によって説明したのと同様である。
【００６８】
その後、上記レジスト膜７７を除去する。
続いて前記図５の（７）〜図６の（１０）によって説明したのと同様にして、図１８の（５）に示すように、平坦化のための酸化シリコン膜（図示省略）を形成した後、アニーリングを行って、ＮＰＮトランジスタのコレクタ取り出し領域となるＮ+ 型プラグ拡散層１７を形成する。
次いで上記酸化シリコン膜（図示省略）上にレジスト膜（図示省略）を形成した後、このレジスト膜、酸化シリコン膜等をエッチバックして、ＬＯＣＯＳ法によって発生したバーズヘッドを平坦化する。
【００６９】
次いで９００℃の酸化法によって、エピタキシャル層１３の表面に１０ｎｍ〜３０ｎｍ程度の厚さの酸化シリコン膜（図示省略）を形成する。
さらに選択的にＰ型不純物（例えばホウ素イオン）をイオン注入することで、素子分離酸化膜１４の下部のエピタキシャル層１３にＰ+ 型素子分離拡散層１５を形成する。
【００７０】
次いでＣＶＤ法によって、エピタキシャル層１３上側の全面に第１酸化シリコン膜３１を例えば５０ｎｍ〜３００ｎｍの厚さに形成する。さらにＣＶＤ法によって、上記第１酸化シリコン膜３１上に多結晶シリコン膜４１を例えば２００ｎｍ〜３００ｎｍの厚さに形成する。その後、イオン注入法によって、上記多結晶シリコン膜４１の全面に二フッ化ホウ素（ＢＦ2 ）をイオン注入する。このイオン注入条件としては、例えば、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０14個／ｃｍ2 〜１×１０16個／ｃｍ2 に設定する。
【００７１】
次いで図１８の（６）に示すように、リソグラフィー技術によって、ベース電極を形成するのに必要な領域上およびＭＩＳ容量の形成予定領域上にレジスト膜８５を形成する。このレジスト膜８５をエッチングマスクに用いたＲＩＥによって上記多結晶シリコン膜４１をパターニングし、ベース電極を形成するのに必要な領域上に上記多結晶シリコン膜４１を残すとともに、ＭＩＳ容量の形成予定領域に下部電極５６を形成する。
【００７２】
その後、上記レジスト膜８５を除去する。
続いて図１９の（７）に示すように、ＣＶＤ法によって、上記パターニングした多結晶シリコン膜４１および下部電極５６を覆う状態に、上記第１酸化シリコン膜３１上に第２酸化シリコン膜３２を形成する。さらにＣＶＤ法によって上記第２酸化シリコン膜３２上に窒化シリコン膜８６を形成する。
次いでリソグラフィー技術によって、上記窒化シリコン膜８６上にレジスト膜８７を形成し、ベース領域（真性ベース領域）を形成する領域上のレジスト膜８７に窓８８を開口する。
【００７３】
以下、前記図８（１３）〜図１１の（２０）で説明した工程と同様の工程を行えばよい。
その結果、図１９の（８）に示すように、窒化シリコン膜８６〔前記図１９の（７）参照〕、第２酸化シリコン膜３２、多結晶シリコン膜４１にエミッタ開口部３３を形成する。そして多結晶シリコン膜４１からなるベース電極１８を形成する。その後、上記レジスト膜８７〔前記図１９の（７）参照〕を除去する。
続いて上記エミッタ開口部３３の側壁に窒化シリコンサイドウォール（図示省略）を形成する。この窒化シリコンサイドウォールと上記窒化シリコン膜とをマスクに用いて、第１酸化シリコン膜３１をフッ酸によりエッチングする。そのときのオーバエッチングによって第１酸化シリコン膜３１にサイドエッチングを行い、上記エミッタ開口部３３よりも大きな径を有するベース開口部３４を形成する。
なお、このエッチングでは上記多結晶シリコン膜４１もエッチングマスクになる。
そして上記エッチングによって多結晶シリコン膜４１からなるベース電極１８が形成される。
次いでベース開口部３４のＮ型コレクタ層１６上にＰ型のシリコンゲルマニウム混晶からなるベース層１９を形成する。
【００７４】
その後エミッタ開口部３３側壁、ベース層１９上および第２酸化シリコン膜３２上に、第３酸化シリコン膜３５を形成する。そして第３，第２酸化シリコン膜３５，３２の上記下部電極５６上に容量開口部３６を形成する。
次いで窒化シリコン膜３７を形成し、さらに多結晶シリコン膜３８を形成する。
続いてエミッタ開口部３３の側壁に多結晶シリコン膜３８、窒化シリコン膜３７および第３酸化シリコン膜３５からなるサイドウォール２０を形成するとともに、容量開口部３６に窒化シリコン膜３７からなる容量の誘電体膜５２を形成する。そしてこの誘電体膜５２上にはパターニングされた多結晶シリコン膜３８が載る。
【００７５】
その後エミッタ開口部３３に多結晶シリコン膜からなるＮ+ 型のエミッタ層２１を形成するとともに容量の形成予定領域にこのエミッタ層２１と同一層の多結晶シリコン膜で上部電極５３を形成する。
次いで第２，第１酸化シリコン膜３２，３１をエッチングし、第２酸化シリコン膜３２にベース電極１８に通じるベース電極開口部４５を形成するとともに第２，第１酸化シリコン膜３２，３１にＮ+ 型プラグ拡散層１７に通じるコレクタ電極開口部４６を形成する。
【００７６】
その後バリアメタルおよびアルミニウム系金属を成膜した後、それらをパターニングして、ベース電極１８に接続するベース金属電極２２をベース電極開口部４５に形成し、エミッタ層２１上にエミッタ金属電極２３を形成し、Ｎ+ 型プラグ拡散層１７に接続するコレクタ金属電極２４をコレクタ電極開口部４６に形成する。それとともにＭＩＳ容量の上部電極５３上に上部金属電極５４を形成する。
上記のようにして、同一のシリコン基板１１に、ナローベース型ヘテロ接合バイポーラトランジスタ構成のＮＰＮバイポーラトランジスタ３とともにＭＩＳ容量４を形成する。
【００７７】
上記第２実施形態の製造方法では、ベース層１９に接続するベース電極１８とベース層１９上に形成するエミッタ層２１とを分離するサイドウォール２０を形成する際に、このサイドウォール２０を構成する窒化シリコン膜３７と同一層の膜で上記誘電体膜５２を形成することから、従来技術のように別工程で容量の誘電体膜を成膜する必要がない。
また上記製造方法においては、ベース電極１８を構成する多結晶シリコン膜４１と同一層の膜でＭＩＳ容量４の下部電極５６を形成することから、別工程で容量の下部電極を形成する必要がない。またエミッタ層２１を構成する多結晶シリコン膜と同一層の膜でＭＩＳ容量４の上部電極５３を形成することから、別工程で容量の上部電極を形成する必要がない。
【００７８】
そのため、上記各工程によって、ＮＰＮバイポーラトランジスタ３のプロセスに２回のリソグラフィー工程と１回のエッチング工程、具体的には容量開口部３６を形成するためのリソグラフィー工程とエッチング工程および誘電体膜５２をパターニングするためのリソグラフィー工程を付加するだけで、シリコンゲルマニウム混晶からなるベース層１９を有するナローベース型ヘテロ接合のＮＰＮバイポーラトランジスタ３とともにＭＩＳ容量４を同一シリコン基板１１に形成することが可能になる。
よって、上記ＮＰＮバイポーラトランジスタ３とＭＩＳ容量４とからなる高性能ＬＳＩを、最低限の工程追加で実現することが可能になる。
【００７９】
次に、本発明の半導体装置の製造方法に係わる第３実施形態の一例を、図２０〜図２５の製造工程図によって説明する。
そして図２０〜図２５では、上記図２〜図１１で説明した構成部品と同様のものには同一符号を付す。
【００８０】
まず、前記図２の（１）〜図６の（９）によって説明した工程と同様の工程を行って、図２０の（１）に示すように、シリコン基板１１にＮ+ 型埋め込み層１２を形成し、このシリコン基板１１上にＮ型のエピタキシャル層１３を形成する。続いてエピタキシャル層１３に素子分離酸化膜１４を形成する。そしてバイポーラトランジスタの形成予定領域のエピタキシャル層１３をＮ型コレクタ層１６とする。次にイオン注入によって、バイポーラトランジスタの形成予定領域のエピタキシャル層１３にＮ+ 型埋め込み層１２に接続するＮ+ 型プラグ拡散層１７を形成するとともに、ＭＩＳ容量の形成予定領域の上記エピタキシャル層１３にＮ+ 型拡散層５１を形成する。さらにイオン注入により、素子分離酸化膜１４の下部にＰ+ 型素子分離拡散層１５を形成する。
なお、エピタキシャル層１３の表面には、前記図５の（８）によって説明した酸化シリコン膜８２が形成されているがここでの図示は省略する。
【００８１】
次いで図２０の（２）に示すように、エピタキシャル層１３上に第１酸化シリコン膜３１を例えば５０ｎｍ〜３００ｎｍの厚さに形成する。続いてリソグラフィー技術とエッチング（例えばＲＩＥ）とによって、上記Ｎ型コレクタ層１６上の第１酸化シリコン膜３１にベース開口部３４を形成する。その後、リソグラフィー技術で形成したレジストマスクを除去する。次いでＣＶＤ法によってベース開口部３４の内部および上記第１酸化シリコン膜３１上に多結晶シリコン膜４１を例えば１００ｎｍ〜３００ｎｍの厚さに形成する。続いて多結晶シリコン膜４１の全面にＰ型不純物である例えば二フッ化ホウ素イオンをイオン注入する。このイオン注入条件としては、例えば、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０14個／ｃｍ2 〜１×１０16個／ｃｍ2 に設定する。
【００８２】
さらに図２１の（３）に示すように、リソグラフィー技術によって、ベース電極を形成するのに必要な領域上にレジスト膜８５を形成する。このレジスト膜８５をエッチングマスクに用いたＲＩＥによって上記多結晶シリコン膜４１をパターニングし、ベース電極を形成するのに必要な領域上に上記多結晶シリコン膜４１を残す。
【００８３】
次いで図２１の（４）に示すように、ＣＶＤ法によって、上記パターニングした多結晶シリコン膜４１を覆う状態に、上記第１酸化シリコン膜３１上に第２酸化シリコン膜３２を形成する。さらにＣＶＤ法によって上記第２酸化シリコン膜３２上に窒化シリコン膜８６を形成する。
次いでリソグラフィー技術によって、上記窒化シリコン膜８６上にレジスト膜８７を形成し、ベース領域（真性ベース領域）を形成する領域上のレジスト膜８７に窓８８を開口する。続いて上記レジスト膜８７をマスクにして窒化シリコン膜８６、第２酸化シリコン膜３２、多結晶シリコン膜４１をエッチング（例えばＲＩＥによる）して開口部１３１を形成する。以降、上記多結晶シリコン膜４１をベース電極１８という。
【００８４】
その後、上記レジスト膜８７〔前記図２１の（４）を参照〕を除去する。次いで図２２の（５）に示すように、上記開口部１３１の底部におけるＮ型コレクタ層１６の表面に薄い酸化膜１３２を例えば酸化によって１０ｎｍ〜３０ｎｍの厚さに形成する。ここでは図示を省略するが、このとき上記ベース電極１８の露出面も酸化される。続いてイオン注入法によって、上記開口部１３１よりＮ型コレクタ層１６の上層にリンクベース層を形成するためのＰ型の不純物をイオン注入する。このイオン注入条件としては、Ｐ型の不純物に二フッ化ホウ素イオン（ＢＦ2 + ）を用い、打ち込みエネルギーを１０ｋｅＶ〜４０ｋｅＶ程度に設定し、ドーズ量を１×１０12個／ｃｍ2 〜１×１０14個／ｃｍ2 程度に設定した。
なお、次図以降、上記薄い酸化膜１３２の図示は拡大図を除いて省略する。
次いで、リソグラフィー技術によって、上記窒化シリコン膜８６上にレジスト膜８９を形成し、ＭＩＳ容量が形成される領域上のレジスト膜８９に窓９０を形成する。
【００８５】
続いて上記レジスト膜８９をエッチングマスクに用いて、窒化シリコン膜８６、第２，第１酸化シリコン膜３２，３１をエッチングする。その結果、図２２の（６）に示すように、窒化シリコン膜８６、第２，第１酸化シリコン膜３２，３１に容量開口部３６を形成する。
次いで上記レジスト膜８９〔前記図２２の（５）を参照〕を除去する。
【００８６】
次にＣＶＤ法によって、窒化シリコン膜３７を例えば１０ｎｍ〜２００ｎｍの厚さに形成し、さらにＣＶＤ法によって酸化シリコン膜１３３を形成する。
その後アニーリングを行って、上記イオン注入した不純物を拡散させて、開口部１３１の底部におけるＮ型コレクタ層１６の上層にリンクベース層６１を形成する。それとともに、上記ベース電極１８からの不純物拡散によってＰ+ 型のグラフトベース層６２を上記リンクベース層６１に接続する状態に形成する。
【００８７】
続いてリソグラフィー技術によって、ＭＩＳ容量の形成予定領域上おける酸化シリコン膜１３３上、すなわち上記容量開口部３６上にレジストパターン３９を形成する。
その後上記レジストパターン３９をエッチングマスクに用いて、酸化シリコン膜１３３と窒化シリコン膜３７とを異方性エッチングする。
【００８８】
その結果図２３の（７）に示すように、開口部１３１の側壁には、酸化シリコン膜１３３、窒化シリコン膜３７、薄い酸化膜１３２〔図２２の（５）参照〕とからなるサイドウォール２０が形成され、容量開口部３６には窒化シリコン膜３７からなる容量の誘電体膜５２が形成される。そしてこの誘電体膜５２上にはパターニングされた酸化シリコン膜１３３が載っている。
上記サイドウォール２０は、上記ベース電極１８とその後の工程で形成するエミッタ層とを分離する。
その後、上記レジストパターン３９〔前記図２２の（６）を参照〕を除去する。
【００８９】
次に図２３の（８）および図２４の（９）のバイポーラトランジスタの拡大図に示すように、上記サイドウォール２０、上記窒化シリコン膜８６、誘電体膜５２等をマスクにして真性ベース層を形成する領域となる部分の上記リンクベース層６１をエッチング（例えば等方性エッチング）により除去する。したがって、サイドウォール２０の下部側にいわゆるアンダーカットが形成される。なお、エッチング量はリンクベース層６１の全域または一部とする。また等方性エッチング技術としては、例えば過酸化水素水とアンモニアの水溶液との混合液を熱した、いわゆるＳＣ−１ボイル液を用いたエッチングによる。または等方的なプラズマエッチングによる。
【００９０】
その後フッ酸によるウェットエッチングによって、上記サイドウォール２０の酸化膜１３３（２点鎖線で示す部分）をエッチング除去する。このとき、上記サイドウォール２０の下部における薄い酸化膜１３２もベース電極１８方向にエッチングする。そのため、窒化シリコン膜３７からなるサイドウォール２０は開口部１３１内においてひさし状に張り出した状態に形成される。また上記ウエットエッチングでは、容量形成領域上の酸化シリコン膜１３３（２点鎖線で示す部分）もエッチングされて除去される。
【００９１】
そして図２４の（１０）および図２５の（１１）の第１バイポーラトランジスタの拡大図に示すように、超高真空化学的気相成長（ＵＨＶ−ＣＶＤ）法、減圧ＣＶＤ法等による選択エピタキシャル技術によって、上記リンクベース層６１および上記サイドウォール２０の下部における薄い酸化膜１３２をエッチングした部分における上記Ｎ型コレクタ層１６上にシリコンゲルマニウム（Ｓｉ1-X ＧｅX ）混晶からなる真性ベース層６３を形成する。このとき、上記フッ酸によるエッチングを行ってサイドウォール２０の下部における薄い酸化膜１３２の一部分を除去していることから、上記真性ベース層６３はベース電極１８側に入り込む状態に形成される。
【００９２】
続いて図２５の（１２）に示すように、ＣＶＤ法によって、ＮＰＮトランジスタのエミッタ電極およびＭＩＳ容量の上部電極となるもので高濃度にＮ型不純物を含んだ多結晶シリコン膜を形成する。その後、７００℃〜１０００℃の温度でエミッタアニーリングを行う。このアニーリングでは、多結晶シリコン膜から上記真性ベース層６３の上層に高濃度にＮ型不純物を拡散させてエミッタ層６４を形成する。
そしてリソグラフィー技術によって、エミッタ電極の形成予定領域上およびＭＩＳ容量の上部電極の形成予定領域上にレジストマスク（図示省略）を形成する。続いて、このレジスト膜をマスクに用いて上記多結晶シリコン膜をエッチングし、上記エミッタ層６４に接続するエミッタ電極６５および上記誘電体膜５２上に上部電極５３を形成する。
その後、リソグラフィー技術で形成したレジストマスクを除去する。
【００９３】
そして図２６の（１３）に示すように、リソグラフィー技術によって、レジスト膜１３４を窒化シリコン膜８６側の全面に形成した後、ベース電極１８上およびＮ+ 型プラグ拡散層１７上のレジスト膜１３４に窓１３５，１３６を形成する。そしてこのレジスト膜１３４をマスクに用いて窒化シリコン膜８６、第２，第１酸化シリコン膜３２，３１等をエッチングし、窒化シリコン膜８６と第２酸化シリコン膜３２とにベース電極１８に通じるベース電極開口部４５を形成し、窒化シリコン膜８６および第２，第１酸化シリコン膜３２，３１にＮ+ 型プラグ拡散層１７に通じるコレクタ電極開口部４６を形成する。
その後、上記レジスト膜１３４を除去する。
【００９４】
次いで図２６の（１４）に示すように、スパッタリングによって、バリアメタルおよびアルミニウム系金属を成膜した後、通常のリソグラフィー技術とエッチング技術とによってバリアメタルおよびアルミニウム系金属をパターニングする。その結果、ベース電極開口部４５を通してベース電極１８に接続するベース金属電極２２を形成し、エミッタ電極６５上にエミッタ金属電極２３を形成し、コレクタ電極開口部４６を通してＮ+ 型プラグ拡散層１７に接続するコレクタ金属電極２４を形成する。それとともにＭＩＳ容量の上部電極５３に接続する上部金属電極５４を形成する。
このようにして、同一シリコン基板１１にＮＰＮバイポーラトランジスタ５とＭＩＳ容量６とを形成する。
【００９５】
上記第３実施形態の製造方法では、Ｎ+ 型プラグ拡散層１７と同時のイオン注入により下部電極となるＮ+ 型拡散層５１が形成される。また、ＮＰＮバイポーラトランジスタ５のサイドウォール２０を構成する窒化シリコン膜３７でＭＩＳ容量６の誘電体膜５２が形成される。さらに、エミッタ電極６５と同一層の多結晶シリコン膜で上部電極５３が形成される。
【００９６】
したがって、ＮＰＮバイポーラトランジスタ５のプロセスに２回のリソグラフィー工程と１回のエッチング工程、具体的には容量開口部３６を形成するためのリソグラフィー工程とエッチング工程、および誘電体膜５２をパターニングするためのリソグラフィー工程を付加するだけで、シリコンゲルマニウム混晶からなる真性ベース層６３を有するナローベース型ヘテロ接合のＮＰＮバイポーラトランジスタ５とともにＭＩＳ容量６を同一シリコン基板１１に形成することが可能になる。
よって、上記ＮＰＮバイポーラトランジスタ５とＭＩＳ容量６とからなる高性能ＬＳＩを、最低限の工程追加で実現することが可能になる。
【００９７】
次に本発明の半導体装置の製造方法に係わる第４実施形態の一例を、図２７〜図３０の製造工程図によって説明する。
そして図２７〜図３１では、上記図２〜図２６で説明した構成部品と同様のものには同一符号を付す。
【００９８】
まず、前記図１６の（１）〜図１７の（４）によって説明した工程と同様の工程を行って、図２７の（１）に示すように、シリコン基板１１にのバイポーラトランジスタの形成予定領域Ｎ+ 型埋め込み層１２を形成し、さらにエピタキシャル成長法によって、このシリコン基板１１上にＮ型のエピタキシャル層１３を形成する。その際、上記Ｎ+ 型埋め込み層１２はエピタキシャル層１３の下層に拡散する。そしてエピタキシャル層１３に素子分離酸化膜１４を形成する。この素子分離酸化膜１４はＭＩＳ容量の形成予定領域にも形成される。そしてバイポーラトランジスタの形成予定領域のエピタキシャル層１３をＮ型コレクタ層１６とする。
なお、エピタキシャル層１３の表面には、前記図５の（８）によって説明した酸化シリコン膜８２が形成されているがここでの図示は省略する。
【００９９】
次いでイオン注入によって、バイポーラトランジスタの形成予定領域のエピタキシャル層１３にＮ+ 型埋め込み層１２に接続するＮ+ 型プラグ拡散層１７を形成する。次いでイオン注入により、素子分離酸化膜１４の下部にＰ+ 型素子分離拡散層１５を形成する。
【０１００】
次いで図２７の（２）に示すように、ＣＶＤ法によって、Ｎ型エピタキシャル層１３上側の全面に第１酸化シリコン膜３１を例えば５０ｎｍ〜３００ｎｍの厚さに形成する。続いてリソグラフィー技術とエッチングとによって、上記Ｎ型コレクタ層１６上の第１酸化シリコン膜３１にベース開口部３４を形成する。その後、リソグラフィー技術で形成したレジストマスクを除去する。そしてＣＶＤ法によってベース開口部３４の内部および上記第１酸化シリコン膜３１上に多結晶シリコン膜４１を例えば１００ｎｍ〜３００ｎｍの厚さに形成する。その後多結晶シリコン膜４１の全面にＰ型不純物である例えば二フッ化ホウ素イオンをイオン注入する。このイオン注入条件としては、例えば、加速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０14個／ｃｍ2 〜１×１０16個／ｃｍ2 に設定する。
【０１０１】
さらに図２８の（３）に示すように、リソグラフィー技術によって、ベース電極を形成するのに必要な領域上およびＭＩＳ容量を形成するのに必要な領域上にレジスト膜８５を形成する。このレジスト膜８５をエッチングマスクに用いたＲＩＥによって上記多結晶シリコン膜４１をパターニングし、ベース電極を形成するのに必要な領域上に上記多結晶シリコン膜４１を残すとともに、ＭＩＳ容量の形成予定領域に残して多結晶シリコン膜４１で下部電極５６を形成する。
【０１０２】
その後、上記レジスト膜８５を除去する。
次いで図２８の（４）に示すように、ＣＶＤ法によって、上記パターニングした多結晶シリコン膜４１および下部電極５６を覆う状態に、上記第１酸化シリコン膜３１上に第２酸化シリコン膜３２を形成する。さらにＣＶＤ法によって上記第２酸化シリコン膜３２上に窒化シリコン膜８６を形成する。
次いでリソグラフィー技術によって、上記窒化シリコン膜８６上にレジスト膜８７を形成し、ベース領域（真性ベース領域）を形成する領域上のレジスト膜８７に窓８８を開口する。続いて上記レジスト膜８７をマスクにして窒化シリコン膜８６、第２酸化シリコン膜３２、多結晶シリコン膜４１をエッチングして開口部１３１を形成する。以降、上記多結晶シリコン膜４１をベース電極１８という。
【０１０３】
その後上記レジスト膜８７〔前記図２８の（４）を参照〕を除去する。次いで図２９の（５）に示すように、上記開口部１３１の底部におけるＮ型コレクタ層１６の表面に薄い酸化膜１３２を例えば酸化によって１０ｎｍ〜３０ｎｍの厚さに形成する。このとき、上記ベース電極１８の露出面も酸化される。続いて、イオン注入法によって、上記開口部１３１よりＮ型コレクタ層１６の上層にリンクベース層を形成するためのＰ型の不純物をイオン注入する。このイオン注入条件としては、Ｐ型の不純物に二フッ化ホウ素イオン（ＢＦ2 + ）を用い、打ち込みエネルギーを１０ｋｅＶ〜４０ｋｅＶ程度に設定し、ドーズ量を１×１０12個／ｃｍ2 〜１×１０14個／ｃｍ2 程度に設定した。
なお、次図以降、上記薄い酸化膜１３２の図示は拡大図を除いて省略する。
次いで、リソグラフィー技術によって、上記窒化シリコン膜８６上にレジスト膜８９を形成し、ＭＩＳ容量が形成される領域上のレジスト膜８９に窓９０を形成する。
【０１０４】
続いて上記レジスト膜８９をエッチングマスクに用いて、窒化シリコン膜８６、第２，第１酸化シリコン膜３２，３１をエッチングする。その結果、図２９の（６）に示すように、窒化シリコン膜８６、第２酸化シリコン膜３２に容量開口部３６を形成する。
次いで上記レジスト膜８９〔前記図２９の（５）を参照〕を除去する。
【０１０５】
そしてＣＶＤ法によって、窒化シリコン膜３７を例えば１０ｎｍ〜２００ｎｍの厚さに形成し、さらにＣＶＤ法によって酸化シリコン膜１３３を形成する。
その後アニーリングを行って、上記イオン注入した不純物を拡散させて、開口部１３１の底部におけるＮ型コレクタ層１６の上層にリンクベース層６１を形成する。それとともに、上記ベース電極１８からの不純物拡散によってＰ+ 型のグラフトベース層６２を上記リンクベース層６１に接続する状態に形成する。
【０１０６】
続いてリソグラフィー技術によって、ＭＩＳ容量の形成予定領域上おける酸化シリコン膜１３３上、すなわち上記容量開口部３６上にレジストパターン３９を形成する。
その後上記レジストパターン３９をエッチングマスクに用いて、酸化シリコン膜１３３と窒化シリコン膜３７とを異方性エッチングする。
【０１０７】
以下、前記図２３（７）〜図２７の（１４）で説明した工程と同様の工程を行う。
その結果、図３０の（７）に示すように、開口部１３１の側壁には、酸化シリコン膜１３３、窒化シリコン膜３７、薄い酸化膜１３２〔図２９の（５）参照〕からなるサイドウォール２０を形成し、容量開口部３６には窒化シリコン膜３７からなる容量の誘電体膜５２を形成する。そしてこの誘電体膜５２上にはパターニングされた酸化シリコン膜１３３が残る。
その後、上記レジストパターン３９〔前記図２２の（６）を参照〕を除去する。
【０１０８】
次いで図３１の（８）および図３１の（９）のバイポーラトランジスタ部分の拡大図に示すように、上記サイドウォール２０、上記窒化シリコン膜８６等をマスクにして真性ベース層を形成する領域となる部分の上記リンクベース層６１をエッチング（例えば等方性エッチング）により除去する。したがって、サイドウォール２０の下部側にいわゆるアンダーカットが形成される。
さらにフッ酸によるウェットエッチングによって、上記サイドウォール２０の酸化シリコン膜１３３（図示省略）をエッチング除去する。このとき、上記サイドウォール２０の下部における薄い酸化膜１３２もベース電極１８方向にエッチングする。そのため、窒化シリコン膜３７からなるサイドウォール２０は開口部１３１内にひさし状に張り出した状態に形成される。また上記ウエットエッチングでは、容量形成領域上の酸化シリコン膜１３３（図示省略）も同エッチングにより除去される。
【０１０９】
そして選択エピタキシャル技術によって、上記リンクベース層６１および上記サイドウォール２０の下部における薄い酸化膜１３２をエッチングした部分における上記Ｎ型コレクタ層１６上にシリコンゲルマニウム（Ｓｉ1-X ＧｅX ）混晶からなる真性ベース層６３を形成する。このとき、上記フッ酸によるエッチングを行ってサイドウォール２０の下部における薄い酸化膜１３２の一部分を除去していることから、上記真性ベース層６３はベース電極１８側に入り込む状態に形成される。
【０１１０】
続いてＣＶＤ法によって、ＮＰＮトランジスタのエミッタ電極およびＭＩＳ容量の上部電極となるもので高濃度にＮ型不純物を含んだ多結晶シリコン膜を形成する。その後、７００℃〜１０００℃の温度でエミッタアニーリングを行う。このアニーリングでは、多結晶シリコン膜から上記真性ベース層の上層に高濃度にＮ型不純物を拡散させてエミッタ層６４を形成する。
そしてリソグラフィー技術によって、エミッタ電極の形成予定領域上およびＭＩＳ容量の上部電極の形成予定領域上にレジストマスク（図示省略）を形成する。続いて、このレジスト膜をマスクに用いて上記多結晶シリコン膜をエッチングし、上記エミッタ層６４に接続するエミッタ電極６５および上記誘電体膜５２上に上部電極５３を形成する。
その後、リソグラフィー技術で形成したレジストマスクを除去する。
【０１１１】
さらにリソグラフィー技術およびエッチングによって、窒化シリコン膜８６と第２酸化シリコン膜３２とにベース電極１８に通じるベース電極開口部４５を形成し、窒化シリコン膜８６および第２，第１酸化シリコン膜３２，３１にＮ+ 型プラグ拡散層１７に通じるコレクタ電極開口部４６を形成する。
その後、リソグラフィー技術で形成したレジストマスク（図示省略）を除去する。
【０１１２】
次いでスパッタリングによって、バリアメタルおよびアルミニウム系金属を成膜した後、通常のリソグラフィー技術とエッチング技術とによってバリアメタルおよびアルミニウム系金属をパターニングする。その結果、ベース電極開口部４５を通してベース電極１８に接続するベース金属電極２２を形成し、エミッタ電極６５上にエミッタ金属電極２３を形成し、コレクタ電極開口部４６を通してＮ+ 型プラグ拡散層１７に接続するコレクタ金属電極２４を形成する。それとともにＭＩＳ容量の上部電極５３に接続する上部金属電極５４を形成する。
このようにして、同一シリコン基板１１にＮＰＮバイポーラトランジスタ７とＭＩＳ容量８とを形成する。
【０１１３】
上記第４実施形態の製造方法では、多結晶シリコン膜４１でベース電極１８と同時に下部電極５６が形成される。また、ＮＰＮバイポーラトランジスタ７のサイドウォール２０を構成する窒化シリコン膜３７でＭＩＳ容量８の誘電体膜５２が形成される。さらに、エミッタ電極６５と同一層の多結晶シリコン膜で上部電極５３が形成される。
【０１１４】
したがって、ＮＰＮバイポーラトランジスタ１のプロセスに２回のリソグラフィー工程と１回のエッチング工程、具体的には容量開口部３６を形成するためのリソグラフィー工程とエッチング工程、および誘電体膜５２をパターニングするためのリソグラフィー工程を付加するだけで、シリコンゲルマニウム混晶からなる真性ベース層６３を有するナローベース型ヘテロ接合のＮＰＮバイポーラトランジスタ７とともにＭＩＳ容量８を同一シリコン基板１１に形成することが可能になる。
よって、上記ＮＰＮバイポーラトランジスタ７とＭＩＳ容量８とからなる高性能ＬＳＩを、最低限の工程追加で実現することが可能になる。
【０１１５】
【発明の効果】
以上、説明したように本発明によれば、ベース層に接続するベース電極と該ベース層上に形成するエミッタ層とを分離するサイドウォールを形成する際に、このサイドウォールを構成する膜と同一層の膜でＭＩＳ容量の誘電体膜を形成するので、従来技術のように別工程で容量の誘電体膜を成膜する必要がない。
また、エミッタ層を構成する膜と同一層の膜でＭＩＳ容量の上部電極を形成するので、別工程で容量の上部電極を形成する必要がない。またはベース電極を構成する膜と同一層の膜でＭＩＳ容量の下部電極を形成するので、別工程で容量の下部電極を形成する必要がない。
よって、バイポーラトランジスタの工程を共用して最小限の工程増加で同一基板にＭＩＳ容量の形成が可能になる。
それにより、マルチメディア時代に対応した高性能ＬＳＩを安価に供給することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の主要工程に係わる製造工程図である。
【図２】第１実施形態の詳細を説明する製造工程図（その１）である。
【図３】第１実施形態の詳細を説明する製造工程図（その２）である。
【図４】第１実施形態の詳細を説明する製造工程図（その３）である。
【図５】第１実施形態の詳細を説明する製造工程図（その４）である。
【図６】第１実施形態の詳細を説明する製造工程図（その５）である。
【図７】第１実施形態の詳細を説明する製造工程図（その６）である。
【図８】第１実施形態の詳細を説明する製造工程図（その７）である。
【図９】第１実施形態の詳細を説明する製造工程図（その８）である。
【図１０】第１実施形態の詳細を説明する製造工程図（その９）である。
【図１１】第１実施形態の詳細を説明する製造工程図（その１０）である。
【図１２】比較例を説明する製造工程図（その１）である。
【図１３】比較例を説明する製造工程図（その２）である。
【図１４】比較例を説明する製造工程図（その３）である。
【図１５】比較例を説明する製造工程図（その４）である。
【図１６】第２実施形態を説明する製造工程図（その１）である。
【図１７】第２実施形態を説明する製造工程図（その２）である。
【図１８】第２実施形態を説明する製造工程図（その３）である。
【図１９】第２実施形態を説明する製造工程図（その４）である。
【図２０】第３実施形態を説明する製造工程図（その１）である。
【図２１】第３実施形態を説明する製造工程図（その２）である。
【図２２】第３実施形態を説明する製造工程図（その３）である。
【図２３】第３実施形態を説明する製造工程図（その４）である。
【図２４】第３実施形態を説明する製造工程図（その５）である。
【図２５】第３実施形態を説明する製造工程図（その６）である。
【図２６】第３実施形態を説明する製造工程図（その７）である。
【図２７】第４実施形態を説明する製造工程図（その１）である。
【図２８】第４実施形態を説明する製造工程図（その２）である。
【図２９】第４実施形態を説明する製造工程図（その３）である。
【図３０】第４実施形態を説明する製造工程図（その４）である。
【図３１】第４実施形態を説明する製造工程図（その５）である。
【図３２】従来のヘテロ接合バイポーラトランジスタの概略構成図である。
【図３３】従来のヘテロ接合バイポーラトランジスタの製造工程図である。
【符号の説明】
１  ＮＰＮバイポーラトランジスタ    ２  ＭＩＳ容量
１０  半導体基板    １８  ベース電極    １９  ベース層
２０  サイドウォール    ２１  エミッタ層    ５２  誘電体膜
【図１】
0003695029.tif 000002
【図２】
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【図３】
0003695029.tif 000004
【図４】
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【図５】
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【図６】
0003695029.tif 000007
【図７】
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【図８】
0003695029.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0003695029.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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