(57)【特許請求の範囲】
【請求項１】
シリコン層と導電性膜とが絶縁膜を介して積層され、前記絶縁膜にコンタクトホールが設けられ、前記コンタクトホールの内部で前記シリコン層と前記導電性膜とがチタンシリサイド膜を介して接続されている半導体装置において、前記チタンシリサイド膜の厚さｔ（ｎｍ）の上限を、成膜後における前記導電性膜の膜内部応力σ（ＭＰａ）により、
ｔ＝１５０−０．０３σ
で規定される値としたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記シリコン層は、前記絶縁膜および前記導電性膜が積層される半導体装置のシリコン基板をなすことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記コンタクトホ−ル内部における前記シリコン基板の上方に多結晶シリコン層が堆積され、前記チタンシリサイド膜は前記多結晶シリコン層と前記導電性膜との間に形成されていることを特徴とする半導体装置。
【請求項４】
ＭＯＳトランジスタの上部に情報蓄積用容量素子を配置したスタックド・キャパシタ構造のメモリセルを備え、前記ＭＯＳトランジスタの拡散層とビット線とを接続するコンタクトホ−ル内部に多結晶シリコン層を堆積させるとともに、周辺回路のＭＯＳトランジスタの拡散層に接続される電気配線と前記ビット線とが同一のＷ／ＴｉＮ／Ｔｉの配線層で構成されており、前記ビット線および前記電気配線がチタンシリサイド膜を介して前記多結晶シリコン層および前記周辺回路の拡散層にそれぞれ接続されている半導体装置において、前記チタンシリサイド膜の厚さｔ（ｎｍ）の上限を、成膜後における前記ビット線の内部応力σ（ＭＰａ）により、
ｔ＝１５０−０．０３σ
で規定される値としたことを特徴とする半導体装置。
【請求項５】
請求項１から４のうちいずれか１項記載の半導体装置において、前記コンタクトホールの穴径の上限が０．４μｍであることを特徴とする半導体装置。
【請求項６】
シリコン基板上に絶縁膜を設け、前記絶縁膜にコンタクトホールを開き、少なくとも前記コンタクトホールの内部に前記シリコン基板に当接するようにチタン膜を堆積させ、前記チタン膜に当接するように導電性膜を堆積させた後に、前記チタン膜および前記導電性膜を堆積させた前記シリコン基板を熱処理し、前記チタン膜と前記シリコン基板との間のシリサイド反応によってチタンシリサイド膜を形成する半導体装置の製造方法において、前記チタン膜の厚さｙ（ｎｍ）の上限を、成膜後における前記導電性膜の膜内部応力σ（ＭＰａ）により、
ｙ＝６０−０．０１２σ
で規定される値としたことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６項記載の半導体装置の製造方法において、前記コンタクトホールの穴径の上限が０．４μｍであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体であるシリコンと導電性膜とがコンタクトホールを有する層間絶縁膜を介して積層され、そのシリコンと導電性膜とがコンタクトホール内部でシリサイドを介して接続されたシリサイドコンタクト構造に関し、特に、シリサイドとシリコンとの層間剥離を防止するのに好適な半導体装置、およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置が高集積化、微細化されてきており、半導体装置の各部分の性能の向上が強く望まれている。例えば、高速な動作を実現するために、導電性膜からなる金属配線と半導体であるシリコンと接続部分のコンタクト抵抗の低減が望まれている。
【０００３】
シリコン基板の表面と金属配線とを電気的に接続するコンタクト部分の抵抗を低減させる従来の技術としては、特開平０７−７８８２１号公報に示されているように、シリコン基板とその基板上に積層された金属配線との間にチタンシリサイド膜を形成したものが知られている。
【０００４】
【発明が解決しようとする課題】
シリコンと金属との界面にチタンシリサイド膜を形成することによって低いコンタクト抵抗を得るためには、チタンシリサイド（ＴｉＳｉＸ，Ｘ≦２）膜の膜厚をある程度厚くする必要があることが経験的に知られている。これに反し、チタンシリサイド膜の膜厚が厚いほど、チタンシリサイド膜とシリコンとの界面で剥離が生じ易くなると言う問題がある。これは、上記チタンシリサイド膜は、シリコン上にチタン膜を堆積した後に熱処理してシリコンとチタンとを反応させることにより形成するため、その反応の際に生じる膜の体積変化によって膜内部に応力が発生するためである。
【０００５】
このチタンシリサイド膜内部に発生した応力により、チタンシリサイド膜とシリコンとの界面近傍にも高い応力が発生するが、その応力は、チタンシリサイド膜の膜厚が厚いほど、またチタンシリサイド膜に接する導電性膜の膜内部応力（導電性膜の成膜後に発生する内部応力）が高いほど大きくなる。そして、上記チタンシリサイド膜とシリコンとの界面近傍に発生する大きな応力が、チタンシリサイド膜の剥離の原因となっている。
【０００６】
つまり、チタンシリサイド膜はその膜厚が厚いほど剥離しやすく、半導体装置の高集積化や微細化を図る上での支障となっている。
【０００７】
本発明の目的は、絶縁膜に設けられたコンタクトホール内でシリコンと導電性膜とがチタンシリサイド膜を介して接続される場合において、チタンシリサイド膜の剥離を防止することができる半導体装置、およびその製造方法を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明によれば、シリコン層と導電性膜とが絶縁膜を介して積層され、前記絶縁膜にコンタクトホールが設けられ、前記コンタクトホールの内部で前記シリコン層と前記導電性膜とがチタンシリサイド膜を介して接続されている半導体装置において、前記チタンシリサイド膜の厚さｔ（ｎｍ）の上限を、成膜後における前記導電性膜の膜内部応力σ（ＭＰａ）により、ｔ＝１５０−０．０３σで規定される値としたことを特徴とする半導体装置が提供される。
【０００９】
上記のように構成した本発明においては、チタンシリサイド膜の膜厚と、そのチタンシリサイド膜に接する導電性膜の膜内部応力との相関関係を考慮して、チタンシリサイド膜の厚さの上限を、導電性膜の膜内部応力に対応して規定される値となるようにする。つまり、チタンシリサイド膜の厚さを、剥離させないような導電性膜の膜内部応力に応じた値とする。これにより、チタンシリサイド膜とシリコンとの界面近傍に発生する応力を低下させることができ、チタンシリサイド膜の剥離を防止することが可能となる。
【００１０】
ここで、上記のような半導体装置において好ましくは、前記シリコン層は、前記絶縁膜および導電性膜が積層される半導体装置のシリコン基板をなす。
【００１１】
また、コンタクトホ−ル内部における上記シリコン基板の上方に多結晶シリコン層が堆積され、前記チタンシリサイド膜がその多結晶シリコン層と導電性膜との間に形成されているようにしてもよい。
【００１３】
さらに本発明によれば、ＭＯＳトランジスタの上部に情報蓄積用容量素子を配置したスタックド・キャパシタ構造のメモリセルを備え、前記ＭＯＳトランジスタの拡散層とビット線とを接続するコンタクトホ−ル内部に多結晶シリコン層を堆積させるとともに、周辺回路のＭＯＳトランジスタの拡散層に接続される電気配線と前記ビット線とが同一のＷ／ＴｉＮ／Ｔｉの配線層で構成されており、前記ビット線および前記電気配線がチタンシリサイド膜を介して前記多結晶シリコン層および前記周辺回路の拡散層にそれぞれ接続されている半導体装置において、前記チタンシリサイド膜の厚さｔ（ｎｍ）の上限を、成膜後における前記ビット線の内部応力σ（ＭＰａ）により、ｔ＝１５０−０．０３σで規定される値としたことを特徴とする半導体装置が提供される。
【００１５】
さらに、前記コンタクトホールの穴径の上限は、０．４μｍとするのが好ましい。
【００１６】
また、前述の目的を達成するため、シリコン基板上に絶縁膜を設け、前記絶縁膜にコンタクトホールを開き、少なくとも前記コンタクトホールの内部に前記シリコン基板に当接するようにチタン膜を堆積させ、前記チタン膜に当接するように導電性膜を堆積させた後に、前記チタン膜および前記導電性膜を堆積させた前記シリコン基板を熱処理し、前記チタン膜と前記シリコン基板との間のシリサイド反応によってチタンシリサイド膜を形成する半導体装置の製造方法において、前記チタン膜の厚さｙ（ｎｍ）の上限を、成膜後における前記導電性膜の膜内部応力σ（ＭＰａ）により、ｙ＝６０−０．０１２σで規定される値としたことを特徴とする半導体装置の製造方法が提供される。
【００１７】
このような本発明の半導体装置の製造方法においては、チタン膜の膜厚と、その導電性膜の膜内部応力との相関関係を考慮して、チタン膜の厚さの上限を、導電性膜の膜内部応力に対応して規定される値となるようにする。つまり、チタン膜の厚さを、チタンシリサイド膜に剥離を生じさせないような導電性膜の膜内部応力に応じた値とする。これにより、チタンシリサイド膜とシリコンとの界面近傍に発生する応力を剥離発生応力値以下にすることができ、チタンシリサイド膜の剥離を防止することが可能となる。
【００１９】
また、本発明の半導体装置の製造方法においても、前記コンタクトホールの穴径の上限を、０．４μｍとするのが好ましい。
【００２０】
【発明の実施の形態】
以下、本発明の第１の実施形態について図１から図５を参照しながら説明する。図１および図２は、それぞれ、本実施形態の半導体装置におけるコンタクト構造（コンタクトホール近傍の構造）及びその製造方法を示す図である。
【００２１】
本半導体装置は、図１に示すように、シリコン基板１と、シリコン基板１上に形成されたゲート酸化膜１１及びゲート電極１２と、シリコン基板１表面に形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４にはコンタクトホール５が設けられている。また、シリコン基板１上には素子分離領域２、拡散層３ａ，３ｂが形成され、コンタクトホール５内面、コンタクトホール５底面の拡散層３ａ表面、および絶縁膜４の表面にはチタン膜７および導電性膜８が形成されている。さらにコンタクトホール５内部では、拡散層３ａとチタン膜７との間にチタンシリサイド膜６が形成され、拡散層３ａと導電性膜（例えばＴｉＮ膜など）８とがチタンシリサイド膜６を介して接続された構成となっている。
【００２２】
図１に示した半導体装置のコンタクト構造は、図２に示す製造方法により製造される。すなわち、
（１）シリコン基板１上に素子分離領域２を形成し、シリコン基板１の露出部にゲート酸化膜１１及びゲート電極１２を形成する。次に、ゲート電極１２と素子分離領域２をマスクにしてシリコン基板１に不純物を注入し、拡散層３ａ，３ｂを形成する。この様子を図２（ａ）に断面図で示す。
【００２３】
（２）上記のような各素子を形成したシリコン基板１上面に、例えば酸化シリコンからなる絶縁膜４を形成する。そして、絶縁膜４にコンタクトホール５を設ける。この様子を図２（ｂ）に断面図で示す。なお、コンタクトホール５の穴径の上限は０．４μｍとすることが好ましい。
【００２４】
（３）絶縁膜４上面、コンタクトホール５内部の絶縁膜４の側壁、およびコンタクトホール底面の拡散層３ａ上面に接するようにチタン膜７を堆積し、さらにこのチタン膜７に接するように導電性膜８を堆積する。この様子を図２（ｃ）に断面図で示す。
【００２５】
（４）上記の後、熱処理を行ってチタン膜７と拡散層３ａのシリコンとをシリサイド反応させ、チタン膜７と拡散層３ａの界面にチタンシリサイド膜６を形成する。この様子を図２（ｄ）に断面図で示す。なお、シリサイド反応をさせるための熱処理温度は、５５０℃以上であることが好ましい。
【００２６】
上記（１）から（４）の工程の後、所望の工程（図示は省略した）を行うことにより半導体装置が完成される。例えば、一層目の配線および絶縁膜を形成した後、必要に応じて二層目以降の配線および絶縁膜の形成が行われ、ＭＯＳトランジスタ構造等が完成する。
【００２７】
但し、半導体装置の製造手順は、上記の説明に限定されるものではなく、配線層の数も一層に限定されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使用することが可能である。
【００２８】
ここで、チタン膜７の膜厚ｙ（ｎｍ）の上限は、チタン膜７に接する導電性膜８の膜内部応力σ（ＭＰａ）を用いて、
ｙ＝６０−０．０１２σ
で規定される値とする。例えば、導電性膜８が１０００ＭＰａの膜内部応力（引張り応力）を持つ場合には、チタン膜７の厚さを約５０ｎｍ以下とする。この厚さ５０ｎｍ以下のチタン膜７をシリサイド反応させることにより、チタンシリサイド６の膜厚は１２５ｎｍ以下となる。これは、理論的に、チタン膜７の厚さを１とすると、厚さ約２．３のシリコンが消費され、厚さ約２．５のチタンシリサイド膜６が形成されるからである。
【００２９】
次に、本実施形態の作用効果を、図３〜図５を参照しながら説明する。
図３はシリサイド反応に伴うチタンシリサイド膜６の膜内部応力（実験における測定値）を示す図である。図３からわかるように、熱処理温度が５５０℃以上になると、膜内部応力が急激に増加する。これは、５５０℃以上でシリサイド反応が生じるためであり、チタンシリサイド膜６内部には最大で１０００ＭＰａの引張り応力が発生することが、実験的に明らかである。
【００３０】
図４は、図３より求められた発生応力の最大値１０００ＭＰａと、コンタクト構造を考慮し、有限要素法によって、チタンシリサイドとシリコンの界面に発生する応力（せん断応力）を解析した結果を示す図である。図４からわかるように、チタンシリサイド膜６の膜厚増加に伴い、またチタンシリサイド膜６に接する導電性膜８の内部応力の増加に伴い、界面に発生する応力は増加する。チタンシリサイド膜６の剥離を生じさせないためには、上記界面に発生する応力が剥離発生の臨界応力値以下になるように、チタンシリサイド膜６の膜厚及び導電性膜８の膜内部応力を設計（規定）すればよい。
【００３１】
図５は、チタンシリサイド膜６の剥離を生じさせないためのチタンシリサイド膜６の膜厚と導電性膜（ＴｉＮ膜）８の膜内部応力との関係を示す図である。図５からわかるように、導電性膜８の膜内部応力が小さいほど、剥離の生じないチタンシリサイド膜６の限界の膜厚は厚くなる。この時、チタンシリサイド膜６の限界膜厚ｔ（ｎｍ）と、導電性膜８の膜内部応力σ（ＭＰａ）との関係は、
ｔ＝１５０−０．０３σ
で示されることが実験及び解析により明らかになった。このことから、チタン膜７からチタンシリサイド膜６への反応を考慮すると、堆積させるチタン膜７の膜厚ｙ（ｎｍ）と導電性膜の膜内部応力σ（ＭＰａ）との関係は、前述のように、
ｙ＝６０−０．０１２σ
で示されることになる。つまり、チタンシリサイド膜６の剥離を防止するためには、シリコン上（拡散層３ａ上）に堆積させるチタン膜７の膜厚ｙの上限を、導電性膜８の内部応力σ（ＭＰａ）に応じて上式で決定される値とする必要がある。また、導電性膜８の膜内部応力は、たとえばＸ線回折を用いて結晶格子の歪み（すなわち結晶の格子定数）を測定することにより容易に求めることができる。
【００３２】
ところで、チタンシリサイド膜を介した導電性膜とシリコンとのコンタクト抵抗は、チタンシリサイド膜の膜厚が２０ｎｍ以下になると上昇することが経験的に確認されており、そのためにチタンシリサイド膜６の膜厚を２０ｎｍ以上とする必要がある。チタンシリサイド膜６の膜厚が２０ｎｍの場合、剥離を生じさせない導電性膜８の膜内部応力は図５より４３００ＭＰａとなり、従って低コンタクト抵抗で、かつ剥離が生じることのないコンタクト構造を実現するためには、導電性膜８の内部応力は４３００ＭＰａ以下でなければならないことになる。特に、低抵抗化を促進するためには、導電性膜８の膜内部応力σを１０００ＭＰａ以下とし、堆積させるチタン膜７の膜厚を５０ｎｍ程度として、形成するチタンシリサイド膜６の膜厚を１２５ｎｍ程度確保することが好ましい。
【００３３】
以上のような本実施形態によれば、チタン膜７およびチタンシリサイド膜６の厚さの上限を、導電性膜８の膜内部応力に対応して規定される値となるようにするので、チタンシリサイド膜６とシリコン基板１上の拡散層３ａとの界面近傍に発生する応力を剥離発生応力値以下にすることができ、従ってチタンシリサイド膜６の剥離を防止することができる。
【００３４】
なお、上記では、シリサイド反応に使用されなかった未反応のチタン膜７が導電性膜８とチタンシリサイド膜６の間に存在している場合を説明したが、必ずしも未反応のチタン膜が存在する必要はなく、全てのチタン膜をシリサイド反応に使用してチタンシリサイド膜６と導電性膜８とが直接接するような構成としても構わない。さらに、チタン膜７としては、チタン以外の成分を含有するものであってもよい。
【００３５】
次に、本発明の第２の実施形態について図６から図８を参照しながら説明する。図６および図７は、それぞれ、本実施形態の半導体装置におけるコンタクト構造（コンタクトホール近傍の構造）及びその製造方法を示す図であり、図８は図６の変形例である。但し、簡単のため、図６から図８において、図１および図２と同等の部材には同じ符号を付してある。
【００３６】
本半導体装置は、図６に示すように、シリコン基板１と、シリコン基板１上に形成されたゲート酸化膜１１及びゲート電極１２と、シリコン基板１表面に形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４にはコンタクトホール５が設けられている。また、シリコン基板１上には素子分離領域２、拡散層３ａ，３ｂが形成され、コンタクトホール５内部の拡散層３ａ上に多結晶シリコン１０が堆積され、コンタクトホール５内面、コンタクトホール５底面の多結晶シリコン１０表面、および絶縁膜４の表面にはチタン膜７および導電性膜８が形成されている。さらにコンタクトホール５内部では、多結晶シリコン１０とチタン膜７との間にチタンシリサイド膜６が形成され、多結晶シリコン１０と導電性膜８とがチタンシリサイド膜６を介して接続された構成となっている。
【００３７】
図６に示した半導体装置のコンタクト構造は、図７に示す製造方法により製造される。すなわち、
（５）シリコン基板１上に素子分離領域２を形成し、シリコン基板１の露出部にゲート酸化膜１１及びゲート電極１２を形成する。次に、ゲート電極１２と素子分離領域２をマスクにしてシリコン基板１に不純物を注入し、拡散層３ａ，３ｂを形成する。この様子を図７（ａ）に断面図で示す。
【００３８】
（６）上記のような各素子を形成したシリコン基板１上面に、例えば酸化シリコンからなる絶縁膜４を形成し、絶縁膜４にコンタクトホール５を設ける。そして、絶縁膜４上面、コンタクトホール５内部の絶縁膜４側壁、およびコンタクトホール５底面の拡散層３ａ上面に接するように、例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長法）により多結晶シリコン１０を堆積し、コンタクトホール５内部を多結晶シリコンによって埋める。その後、絶縁膜４上面に堆積した余分な多結晶シリコンをエッチングなどによって除去する。この段階では、図７（ｂ）に断面図で示すように、多結晶シリコン１０がコンタクトホール５内部に堆積した状態となる。なお、コンタクトホール５の穴径の上限は０．４μｍとすることが好ましい。
【００３９】
（７）絶縁膜４上面、コンタクトホール５内部の絶縁膜４の側壁、およびコンタクトホール底面の多結晶シリコン１０上面に接するようにチタン膜７を堆積し、さらにこのチタン膜７に接するように導電性膜８を堆積する。この様子を図７（ｃ）に断面図で示す。
【００４０】
（８）上記の後、熱処理を行ってチタン膜７と多結晶シリコン１０のシリコンとをシリサイド反応させ、チタン膜７と多結晶シリコン１０の界面にチタンシリサイド膜６を形成する。この様子を図７（ｄ）に断面図で示す。なお、シリサイド反応をさせるための熱処理温度は、５５０℃以上であることが好ましい。
【００４１】
上記（５）から（８）の工程の後、所望の工程（図示は省略した）を行うことにより半導体装置が完成される。例えば、一層目の配線および絶縁膜を形成した後、必要に応じて二層目以降の配線および絶縁膜の形成が行われ、ＭＯＳトランジスタ構造等が完成する。
【００４２】
但し、半導体装置の製造手順は、上記の説明に限定されるものではなく、配線層の数も一層に限定されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使用することが可能である。
【００４３】
この時も、第１の実施形態と同様に、チタン膜７の膜厚ｙ（ｎｍ）の上限を、チタン膜７に接する導電性膜８（例えばＴｉＮ膜など）の膜内部応力σ（ＭＰａ）を用いて、
ｙ＝６０−０．０１２σ
で規定される値とし、また、この時のチタンシリサイド膜６の膜厚ｔ（ｎｍ）の上限を、導電性膜８の膜内部応力σ（ＭＰａ）を用いて、
ｔ＝１５０−０．０３σ
で規定される値とする。
【００４４】
本実施形態の変形例として、図８に示すような構成も実現可能である。即ち、図６に示した半導体装置の導電性膜（例えばＴｉＮ膜など）８の上に、さらにタングステン（Ｗ）膜９を積層し、チタン膜７、導電性膜８、およびタングステン膜９によって３層構造の電気配線１３を構成するようにしたものである。
【００４５】
以上のような本実施形態によれば、第１の実施形態と同様の作用効果が得られ、チタンシリサイド膜６の剥離を防止することができる。また、本実施形態では、多結晶シリコン１０を堆積させる工程が必要になるものの、コンタクトホール５が多結晶シリコン１０で埋められてその深さが浅くなり、次の工程であるチタン膜７および導電性膜８の堆積が容易になるという効果も得られる。
【００４６】
なお、本実施形態においても、必ずしも未反応のチタン膜が存在する必要はなく、全てのチタン膜をシリサイド反応に使用してチタンシリサイド膜６と導電性膜８とが直接接するような構成としても構わないし、チタン膜７がチタン以外の成分を含有していてもよい。
【００４７】
次に、本発明の第３の実施形態について図９および図１０を参照しながら説明する。本実施形態は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極のコンタクト構造に関するものであって、図９および図１０は、それぞれ、本実施形態の半導体装置におけるコンタクト構造（コンタクトホール近傍の構造）及びその製造方法を示す図である。但し、簡単のため、図９および図１０において、図１および図２と同等の部材には同じ符号を付してある。
【００４８】
本半導体装置は、図９に示すように、シリコン基板１と、シリコン基板１上に形成されたゲート酸化膜１１及びゲート電極１２と、シリコン基板１表面に形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４のゲート電極１２上にはコンタクトホール５が設けられている。また、コンタクトホール５内面、コンタクトホール５底面のゲート電極１２表面、および絶縁膜４の表面にはチタン膜７および導電性膜８が形成されている。さらにコンタクトホール５内部では、拡散層３ａとチタン膜７との間にチタンシリサイド膜６が形成され、ゲート電極１２と導電性膜（例えばＴｉＮ膜など）８とがチタンシリサイド膜６を介して接続された構成となっている。
【００４９】
図９に示した半導体装置のコンタクト構造は、図１０に示す製造方法により製造される。すなわち、
（９）シリコン基板１上に約１５ｎｍの厚さのシリコン酸化膜を形成し、続いてシリコン酸化膜上にＣＶＤ法等により多結晶シリコン膜を形成し、フォトリソグラフィー法でレジストパターンを形成し、そのレジストパターンをマスクにしてドライエッチング法により多結晶シリコン膜とシリコン酸化膜をパターン化してゲ−ト酸化膜１１及び多結晶シリコンよりなるゲート電極１２を形成する。この様子を図１０（ａ）に断面図で示す。
【００５０】
（１０）シリコン基板１上面に、例えば酸化シリコンからなる絶縁膜４を形成する。そして、絶縁膜４にゲート電極１２まで達するコンタクトホール５を設ける。この様子を図１０（ｂ）に断面図で示す。なお、コンタクトホール５の穴径の上限は０．４μｍとすることが好ましい。
【００５１】
（１１）絶縁膜４上面、コンタクトホール５内部の絶縁膜４の側壁、およびコンタクトホール底面のゲート電極１２上面に接するようにチタン膜７を堆積し、さらにこのチタン膜７に接するように導電性膜８を堆積する。この様子を図１０（ｃ）に断面図で示す。
【００５２】
（１２）上記の後、熱処理を行ってチタン膜７とゲート電極１２のシリコンとをシリサイド反応させ、チタン膜７とゲート電極１２の界面にチタンシリサイド膜６を形成する。この様子を図１０（ｄ）に断面図で示す。なお、シリサイド反応をさせるための熱処理温度は、５５０℃以上であることが好ましい。
【００５３】
上記（９）から（１２）の工程の後、所望の工程（図示は省略した）を行うことにより半導体装置が完成される。例えば、一層目の配線および絶縁膜を形成した後、必要に応じて二層目以降の配線および絶縁膜の形成が行われ、ＭＯＳトランジスタ構造等が完成する。
【００５４】
但し、半導体装置の製造手順は、上記の説明に限定されるものではなく、配線層の数も一層に限定されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使用することが可能である。
【００５５】
この時も、第１の実施形態と同様に、チタン膜７の膜厚ｙ（ｎｍ）の上限、およびチタンシリサイド膜６の膜厚ｔ（ｎｍ）の上限を、チタン膜７に接する導電性膜８（例えばＴｉＮ膜など）の膜内部応力σ（ＭＰａ）を用いて、前述の式で規定される値とする。このような本実施形態によれば、第１の実施形態と同様の作用効果が得られ、チタンシリサイド膜６の剥離を防止することができる。
【００５６】
なお、本実施形態においても、必ずしも未反応のチタン膜が存在する必要はなく、全てのチタン膜をシリサイド反応に使用してチタンシリサイド膜６と導電性膜８とが直接接するような構成としても構わないし、チタン膜７がチタン以外の成分を含有していてもよい。
【００５７】
次に、本発明の第４の実施形態について図１１および図１２を参照しながら説明する。本実施形態は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極のコンタクト構造に関するものであって、図１１および図１２は、それぞれ、本実施形態の半導体装置におけるコンタクト構造（コンタクトホール近傍の構造）及びその製造方法を示す図である。但し、簡単のため、図１１および図１２において、図１および図２と同等の部材には同じ符号を付してある。
【００５８】
本半導体装置は、図１１に示すように、シリコン基板１と、シリコン基板１上に形成されたゲート酸化膜１１及びゲート電極１２と、シリコン基板１表面に形成された絶縁膜（層間絶縁膜）４とを備え、絶縁膜４のゲート電極１２上にはコンタクトホール５が設けられている。また、コンタクトホール５内部のゲート電極１２上に多結晶シリコン１０が堆積され、コンタクトホール５内面、コンタクトホール５底面の多結晶シリコン１０表面、および絶縁膜４の表面にはチタン膜７および導電性膜８が形成されている。さらにコンタクトホール５内部では、多結晶シリコン１０とチタン膜７との間にチタンシリサイド膜６が形成され、多結晶シリコン１０と導電性膜（例えばＴｉＮ膜など）８とがチタンシリサイド膜６を介して接続された構成となっている。
【００５９】
図１１に示した半導体装置のコンタクト構造は、図１２に示す製造方法により製造される。すなわち、
（１３）シリコン基板１上に約１５ｎｍの厚さのシリコン酸化膜を形成し、続いてシリコン酸化膜上にＣＶＤ法等により多結晶シリコン膜を形成し、フォトリソグラフィー法でレジストパターンを形成し、そのレジストパターンをマスクにしてドライエッチング法により多結晶シリコン膜とシリコン酸化膜をパターン化してゲ−ト酸化膜１１及び多結晶シリコンよりなるゲート電極１２を形成する。この様子を図１２（ａ）に断面図で示す。
【００６０】
（１４）シリコン基板１上面に、例えば酸化シリコンからなる絶縁膜４を形成し、絶縁膜４にゲート電極１２まで達するコンタクトホール５を設ける。そして、絶縁膜４上面、コンタクトホール５内部の絶縁膜４側壁、およびコンタクトホール５底面の拡散層３ａ上面に接するように、例えばＣＶＤ法により多結晶シリコン１０を堆積し、コンタクトホール５内部を多結晶シリコンによって埋める。その後、絶縁膜４上面に堆積した余分な多結晶シリコンをエッチングなどによって除去する。この段階では、図１２（ｂ）に断面図で示すように、多結晶シリコン１０がコンタクトホール５内部に堆積した状態となる。なお、コンタクトホール５の穴径の上限は０．４μｍとすることが好ましい。
【００６１】
（１５）絶縁膜４上面、コンタクトホール５内部の絶縁膜４の側壁、およびコンタクトホール底面の多結晶シリコン１０上面に接するようにチタン膜７を堆積し、さらにこのチタン膜７に接するように導電性膜８を堆積する。この様子を図１２（ｃ）に断面図で示す。
【００６２】
（１６）上記の後、熱処理を行ってチタン膜７と多結晶シリコン１０のシリコンとをシリサイド反応させ、チタン膜７と多結晶シリコン１０の界面にチタンシリサイド膜６を形成する。この様子を図１２（ｄ）に断面図で示す。なお、シリサイド反応をさせるための熱処理温度は、５５０℃以上であることが好ましい。
【００６３】
上記（１３）から（１６）の工程の後、所望の工程（図示は省略した）を行うことにより半導体装置が完成される。例えば、一層目の配線および絶縁膜を形成した後、必要に応じて二層目以降の配線および絶縁膜の形成が行われ、ＭＯＳトランジスタ構造等が完成する。
【００６４】
但し、半導体装置の製造手順は、上記の説明に限定されるものではなく、配線層の数も一層に限定されるものではない。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、或いはマイコン等にその半導体装置を使用することが可能である。
【００６５】
この時も、第１の実施形態と同様に、チタン膜７の膜厚ｙ（ｎｍ）の上限、およびチタンシリサイド膜６の膜厚ｔ（ｎｍ）の上限を、チタン膜７に接する導電性膜８（例えばＴｉＮ膜など）の膜内部応力σ（ＭＰａ）を用いて、前述の式で規定される値とする。このような本実施形態によれば、第１の実施形態と同様の作用効果が得られ、チタンシリサイド膜６の剥離を防止することができる。また、本実施形態では、多結晶シリコン１０を堆積させる工程が必要になるものの、コンタクトホール５が多結晶シリコン１０で埋められてその深さが浅くなり、次の工程であるチタン膜７および導電性膜８の堆積が容易になるという効果も得られる。
【００６６】
なお、本実施形態においても、必ずしも未反応のチタン膜が存在する必要はなく、全てのチタン膜をシリサイド反応に使用してチタンシリサイド膜６と導電性膜８とが直接接するような構成としても構わないし、チタン膜７がチタン以外の成分を含有していてもよい。
【００６７】
本発明の第５の実施形態について図１３を参照しながら説明する。本実施形態は、ＤＲＡＭを形成した半導体基板の主要部（メモリアレイおよび周辺回路の一部）のコンタクト構造に関するものであり、第１の実施形態および第２の実施形態の両方の構成を有する実施形態である。
【００６８】
図１３に示すシリコン基板１０１の主面には、メモリアレイ１００Ａ（図の中央より右側）および周辺回路領域１００Ｂ（図の中央より左側）が形成されている。メモリアレイ１００Ａのアクティブ領域には複数のＤＲＡＭのメモリセルが形成されており、各メモリセルは１個のメモリ選択用ＭＯＳトランジスタＱｔとその上部に配置された１個の情報蓄積用容量素子Ｃとで構成されている。すなわち、メモリセル１００Ａは、メモリ選択用ＭＯＳトランジスタＱｔの上部に情報蓄積用容量素子Ｃを配置したスタックド・キャパシタ構造で構成されており、それぞれのＭＯＳトランジスタＱｔはフィ−ルド酸化膜１０２によって素子分離されている。
【００６９】
メモリセル１００Ａにおけるメモリセル選択用ＭＯＳトランジスタＱｔは、ゲ−ト酸化膜１１１、ゲ−ト電極１１２ａ、および一対の拡散層１０３ａ，１０３ｂ（ソ−ス、ドレイン領域）で構成されている。ゲ−ト電極１１２ａは、例えば多結晶シリコン膜からなり、ワ−ド線ＷＬと一体に構成されている。
【００７０】
周辺回路領域１００Ｂのアクティブ領域には複数のＭＯＳトランジスタＱ１，Ｑ２，…が形成されている。このＤＲＡＭの周辺回路領域１００Ｂは、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとを組み合わせたＣＭＯＳ回路で構成されていてもよい。周辺回路領域１００ＢのＭＯＳトランジスタＱ１，Ｑ２，…はゲ−ト酸化膜１１１、ゲ−ト電極１１２ｂ、および一対の拡散層１０３ｃ，１０３ｄ（ソ−ス、ドレイン領域）で構成されている。
【００７１】
メモリセル１００ＡにおけるＭＯＳトランジスタＱｔのゲ−ト電極１１２ａと、周辺回路領域１００ＢのＭＯＳトランジスタＱ１，Ｑ２，…のゲ−ト電極１１２ｂの上部および側壁には、それぞれの酸化シリコン膜１０５が形成されている。また、メモリセル選択用のＭＯＳトランジスタＱｔを覆う酸化シリコン膜１０５の上部には情報蓄積用容量素子Ｃが形成されており、情報蓄積用容量素子Ｃは、メモリセル選択用ＭＯＳトランジスタＱｔの一方の拡散層１０３ａに接続されている。そして、メモリセル１００Ａの情報蓄積用容量素子Ｃ、および周辺回路領域１００ＢのＭＯＳトランジスタＱ１，Ｑ２，…の上部全面には、例えばＢＰＳＧ（Ｂｏｒｏｎ  ｄｏｐｅｄ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等の絶縁膜１０４がそれぞれ形成されている。
【００７２】
メモリセル選択用ＭＯＳトランジスタＱｔの他方の拡散層１０３ｂ上方においては、絶縁膜１０４にコンタクトホ−ル２０１が開孔し、このコンタクトホ−ル２０１内部には多結晶シリコン１１０が埋め込まれており、拡散層１０３ｂには、コンタクトホ−ル２０１内の多結晶シリコン１１０を介してビット線ＢＬが接続されている。
【００７３】
周辺回路領域１００Ｂにおいては、ＭＯＳトランジスタＱ１の一方の拡散層１０３ｃ上方における絶縁膜１０４にはコンタクトホ−ル２０２が開孔し、このコンタクトホ−ル２０２を介してビット線ＢＬが接続されている。また、ＭＯＳトランジスタＱ１の他方の拡散層１０３ｄ上方における絶縁膜１０４にコンタクトホ−ル２０３が開孔し、このコンタクトホ−ル２０３を介して第１層目の配線１１３ａが接続されている。さらに、ＭＯＳトランジスタＱ２の拡散層１０３ｃ上方における絶縁膜１０４にはコンタクトホ−ル２０４が開孔し、このコンタクトホ−ル２０４を介して第１層目の配線１１３ａが接続され、かつＭＯＳトランジスタＱ２の拡散層１０３ｄ上方における絶縁膜１０４にはコンタクトホ−ル２０５が開孔し、このコンタクトホ−ル２０５を介して第１層目の配線１１３ｂが接続されている。
【００７４】
上述のビット線ＢＬ、および第１層目の配線１１３ａ，１１３ｂは、下層側から順に、Ｔｉ膜１０７、ＴｉＮ膜１０８、Ｗ膜１０９を積層した構造となっており、これらは同一構造の配線層である。
【００７５】
メモリセル１００Ａにおいて、メモリセル選択用ＭＯＳトランジスタＱｔの拡散層１０３ｂ上方における多結晶シリコン１１０と、ビット線ＢＬの一部を構成するＴｉ膜１０７との界面にはチタンシリサイド層１０６ａが形成されている。また、周辺回路領域１００ＢのＭＯＳトランジスタＱ１，Ｑ２，…の拡散層１０３ｃ，１０３ｄと、ビット線ＢＬまたは第１層目の配線１１３ａ，１１３ｂの一部を構成するＴｉ膜１０７との界面にはチタンシリサイド層１０６ｂが形成されている。
【００７６】
上記のような本実施形態においても、第１の実施形態と同様に、Ｔｉ膜１０７の膜厚ｙ（ｎｍ）の上限、およびチタンシリサイド膜１０６ａ，１０６ｂの膜厚ｔ（ｎｍ）の上限を、ＴｉＮ膜（導電性膜）８の膜内部応力σ（ＭＰａ）を用いて、前述の式で規定される値とする。このような本実施形態によれば、第１および第２の実施形態と同様の作用効果が得られ、チタンシリサイド膜１０６ａ，１０６ｂの剥離を防止することができる。
【００７７】
【発明の効果】
本発明によれば、絶縁膜に設けたコンタクトホ−ル内部でシリコンと導電性膜とがチタンシリサイド膜を介して接続されている半導体装置において、チタンシリサイド膜の厚さの上限およびチタン膜の上限のそれぞれを、導電性膜の膜内部応力に対応して規定される値となるようにするので、シリコンとチタンシリサイドの界面における剥離を防止することができ、またチタンシリサイド膜の厚さの制御によってシリコンと導電性膜とのコンタクト抵抗を低減することもできる。従って、良好なコンタクト構造を有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体装置のコンタクト構造（コンタクトホール近傍の構造）を示す断面図である。
【図２】図１に示した半導体装置の製造方法を示す図である。
【図３】シリサイド反応に伴うチタンシリサイド膜の膜内部応力（実験における測定値）を示す図である。
【図４】シリコン基板とチタンシリサイド膜の界面に発生する界面応力と、導電性膜の内部応力との関係を示す図である。
【図５】剥離を生じさせないためのチタンシリサイド膜の膜厚と、導電性膜（ＴｉＮ膜）の膜内部応力との関係を示す図である。
【図６】本発明の第２の実施形態による半導体装置のコンタクト構造（コンタクトホール近傍の構造）を示す断面図である。
【図７】図６に示した半導体装置の製造方法を示す図である。
【図８】図６の半導体装置の変形例を示す図である。
【図９】本発明の第３の実施形態による半導体装置のコンタクト構造（コンタクトホール近傍の構造）を示す断面図である。
【図１０】図９に示した半導体装置の製造方法を示す図である。
【図１１】本発明の第４の実施形態による半導体装置のコンタクト構造（コンタクトホール近傍の構造）を示す断面図である。
【図１２】図１１に示した半導体装置の製造方法を示す図である。
【図１３】本発明の第５の実施形態による半導体装置を示す断面図である。
【符号の説明】
１  シリコン基板
２  素子分離領域
３ａ，３ｂ  拡散層
４  絶縁膜
５  コンタクトホール
６  チタンシリサイド膜
７  チタン膜
８  導電性膜（ＴｉＮ膜）
９  タングステン膜
１０  多結晶シリコン
１１  ゲート酸化膜
１２  ゲート電極
１３  電気配線
１００Ａ  メモリアレイ
１００Ｂ  周辺回路領域
１０１  シリコン基板
１０２  フィ−ルド酸化膜
１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ  拡散層
１０４  絶縁膜
１０５  酸化シリコン膜
１０６ａ，１０６ｂ  チタンシリサイド膜
１０７  Ｔｉ膜
１０８  ＴｉＮ膜（導電性膜）
１０９  Ｗ膜
１１０  多結晶シリコン
１１１  ゲート酸化膜
１１２ａ，１１２ｂ  ゲート電極
１１３ａ，１１３ｂ  第１層目の配線
２０１，２０２，２０３，２０４  コンタクトホール
Ｑｔ  （メモリ選択用）ＭＯＳトランジスタ
Ｑ１，Ｑ２  ＭＯＳトランジスタ
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
ＷＬ  ワ−ド線
【図１】
0003679527.tif 000002
【図２】
0003679527.tif 000003
【図３】
0003679527.tif 000004
【図４】
0003679527.tif 000005
【図５】
0003679527.tif 000006
【図６】
0003679527.tif 000007
【図７】
0003679527.tif 000008
【図８】
0003679527.tif 000009
【図９】
0003679527.tif 000010
【図１０】
0003679527.tif 000011
【図１１】
0003679527.tif 000012
【図１２】
0003679527.tif 000013
【図１３】
0003679527.tif 000014