(57)【特許請求の範囲】
【請求項１】
ＮＯＲアレイの複数の積層型ゲートメモリデバイスのフローティングゲートに電荷をチャージする方法において、
（Ａ）  デバイスの選択されたワードライン上の、少なくとも１つのデバイスのＶTH（しきい値電圧）が、目標しきい値電圧以上であるか以下であるかを確認するステップであって、
前記少なくとも１つのデバイスは、デバイスのアレイ上の選択されたデバイスであり、
前記選択されたデバイス以外のデバイスは、非選択デバイスであり、
ｎチャネルデバイスに対しては、前記選択されたデバイスと非選択デバイスに、０以下のＶBS（基板バイアス電圧）を印加し、前記非選択デバイスには、０Ｖ以下のＶCS（制御ゲート電圧）を印加し、前記ＶBSとＶCSの少なくとも一方は、０Ｖ未満であり、
ｐチャネルデバイスに対しては、前記選択されたデバイスと非選択デバイスに対しては０Ｖ以上のＶBSを、前記非選択デバイスには、０Ｖ以上のＶCSを印加し、ＶBSとＶCSの少なくとも一方は、０Ｖ以上であり、および前記非選択デバイスに対しては０Ｖに等しいＶCS（ソース／ドレイン  バイアス電圧）を印加するようにするステップと、
（Ｂ）  前記デバイスのＶTHが、目標しきい値電圧よりも小さいかあるいは大きいかにより、前記選択されたデバイスをフローティングゲートの電荷を変化させる状態にするステップと
を有することを特徴とする積層ゲートメモリデバイスのフローティングゲートに電荷をチャージする方法。
【請求項２】
前記デバイスは、ｎチャネルデバイスであり、ＶBSは０Ｖ未満で、前記非選択デバイスに印加されるＶCSは、０Ｖに等しく、
前記（Ａ）の確認ステップの間、選択デバイスに印加されるＶCSは、目標しきい値電圧とボディ効果シフト電圧の和に等しい
ことを特徴とする請求項１記載の方法。
【請求項３】
（Ｃ）前記デバイスのボディ効果シフトを決定するステップ
をさらに有することを特徴とする請求項１記載の方法。
【請求項４】
前記デバイスは、ｎチャネルデバイスであり、
ＶBSは０Ｖで、前記非選択デバイスに印加されるＶCSは０Ｖ未満であり、
前記選択デバイスに印加されるＶCSは、目標しきい値電圧に等しい
ことを特徴とする請求項１記載の方法。
【請求項５】
前記デバイスは、ｎチャネルデバイスであり、
ＶBSは０Ｖ以下で、非選択デバイスに印加されるＶCSは０Ｖ以下で、
前記（Ａ）の確認ステップの間、選択デバイスに印加されるＶCSは、しきい値電圧とボディ効果シフト電圧の和に等しい
ことを特徴とする請求項１記載の方法。
【請求項６】
前記フローティングゲートの電荷を変化させる状態は、選択デバイスと非選択デバイスに負のＶBSを印加し、０Ｖ以上のＶCSを選択デバイスに印加し、０ＶのＶCSを非選択デバイスにかけるプログラミング状態であり、
このプログラミング状態が、デバイスのＶTHが目標しきい値電圧以下の時に適応される
ことを特徴とする請求項２記載の方法。
【請求項７】
前記フローティングゲートの電荷を変化させる状態は、選択デバイスと非選択デバイスに０ＶのＶBSを印加し、０Ｖ以上のＶCSを選択デバイスに印加し、０未満のＶCSを非選択デバイスに印加するプログラミング状態であり、
このプログラミング状態が、デバイスのＶTHが目標しきい値電圧以下の時に適応される
ことを特徴とする請求項４記載の方法。
【請求項８】
前記フローティングゲートの電荷を変化させる状態は、選択デバイスと非選択デバイスに負のＶBSを印加し、０Ｖ以上のＶCSを選択デバイスに印加し、０Ｖ未満のＶCSを非選択デバイスに印加するプログラミング状態であり、
このプログラミング状態が、デバイスのＶTHが目標しきい値電圧以下の時に適応される
ことを特徴とする請求項５記載の方法。
【請求項９】
前記メモリデバイスは、ＥＥＰＲＯＭデバイスであり、前記フローティングゲートの電荷を変化させる状態は、消去状態であり、この消去状態は、デバイスのＶTHが、目標しきい値電圧以上の時に適応される
ことを特徴とする請求項２記載の方法。
【請求項１０】
前記メモリデバイスは、ＥＥＰＲＯＭデバイスであり、前記フローティングゲートの電荷を変化させる状態は、消去状態であり、この消去状態は、デバイスのＶTHが、目標しきい値電圧以上の時に適応される
ことを特徴とする請求項４記載の方法。
【請求項１１】
前記メモリデバイスは、ＥＥＰＲＯＭデバイスであり、前記フローティングゲートの電荷を変化させる状態は、消去状態であり、この消去状態は、デバイスのＶTHが、目標しきい値電圧以上の時に適応される
ことを特徴とする請求項５記載の方法。
【請求項１２】
ＮＯＲアレイの複数の積層型ゲートメモリデバイスのフローティングゲートに電荷をチャージする方法において、
（Ａ）  デバイスの選択されたワードライン上の、少なくとも１つのデバイスのＶTHが、目標しきい値電圧以上であるか以下であるかを確認するステップと、
前記少なくとも１つのデバイスは、デバイスのアレイ上の選択されたデバイスであり、
前記選択されたデバイス以外のデバイスは、非選択デバイスであり、
ｎチャネルデバイスに対しては、前記選択されたデバイスと非選択デバイスに、０未満のＶBSを印加し、
ｐチャネルデバイスに対しては、前記選択されたデバイスと非選択デバイスに０Ｖ以上のＶBSを印加し、
（Ｂ）  前記デバイスのＶTHが、目標しきい値電圧よりも小さいかあるいは大きいかにより、前記選択されたデバイスをフローティングゲートの電荷を変化させる状態にするステップと
を有することを特徴とする積層ゲートメモリデバイスのフローティングゲートに電荷をチャージする方法。
【請求項１３】
ｎチャネルデバイスに対しては、０Ｖ未満のＶCSを前記非選択デバイスに印加し、
前記（Ａ）の確認ステップの間、選択デバイスに印加されるＶCSは、目標しきい値電圧とボディ効果シフト電圧の和に等しい
ことを特徴とする請求項１２記載の方法。
【請求項１４】
（Ｃ）前記デバイスのボディ効果シフトを決定するステップ
をさらに有することを特徴とする請求項１３記載の方法。
【請求項１５】
前記選択デバイスに印加されるＶCSは、目標しきい値電圧に等しい
ことを特徴とする請求項１３記載の方法。
【請求項１６】
ｎチャネルデバイスに対しては、０ＶのＶCSを前記非選択デバイスにかけ、
前記（Ａ）の確認ステップの間、選択デバイスに印加されるＶCSは、目標しきい値電圧とボディ効果シフト電圧の和に等しい
ことを特徴とする請求項１２記載の方法。
【請求項１７】
前記フローティングゲートの電荷を変化させる状態は、選択デバイスと非選択デバイスに負のＶBSを印加し、０Ｖ以上のＶCSを選択デバイスに印加し、０ＶのＶCSを非選択デバイスにかけるプログラミング状態であり、
このプログラミング状態が、デバイスのＶTHが目標しきい値電圧以下の時に適応される
ことを特徴とする請求項１６記載の方法。
【請求項１８】
前記フローティングゲートの電荷を変化させる状態は、選択デバイスと非選択デバイスに０ＶのＶBSを印加し、０Ｖ以上のＶCSを選択デバイスに印加し、０未満のＶCSを非選択デバイスにかけるプログラミング状態であり、
このプログラミング状態が、デバイスのＶTHが目標しきい値電圧以下の時に適応される
ことを特徴とする請求項１３記載の方法。
【請求項１９】
前記メモリデバイスは、ＥＥＰＲＯＭデバイスであり、前記フローティングゲートの電荷を変化させる状態は、消去状態であり、この消去状態は、デバイスのＶTHが、目標しきい値電圧以上の時に適応される
ことを特徴とする請求項１３記載の方法。
【請求項２０】
前記メモリデバイスは、ＥＥＰＲＯＭデバイスであり、前記フローティングゲートの電荷を変化させる状態は、消去状態であり、この消去状態は、デバイスのＶTHが、目標しきい値電圧以上の時に適応される
ことを特徴とする請求項１６記載の方法。
【請求項２１】
ＮＯＲアレイの複数の積層型ゲートメモリデバイスのフローティングゲートに電荷をチャージする方法において、
（Ａ）  デバイスの選択されたワードライン上の、少なくとも１つのデバイスのＶTHが、目標しきい値電圧以上であるか以下であるかを確認するステップと、
前記少なくとも１つのデバイスは、デバイスのアレイ上の選択されたデバイスであり、
前記選択されたデバイス以外のデバイスは、非選択デバイスであり、
ｎチャネルデバイスに対しては前記非選択デバイスに、０未満のＶCSを印加し、
ｐチャネルデバイスに対しては前記非選択デバイスに０Ｖ以上のＶCSを印加し、
（Ｂ）  前記デバイスのＶTHが、目標しきい値電圧よりも小さいかあるいは大きいかにより、前記選択されたデバイスをフローティングゲートの電荷を変化させる状態にするステップと
を有することを特徴とする積層ゲートメモリデバイスのフローティングゲートに電荷をチャージする方法。
【請求項２２】
ｎチャネルデバイスに対しては、前記（Ａ）の確認ステップの間、負のＶBSを前記アレイにおける全てのデバイスに印加し、
前記（Ａ）の確認ステップの間、選択デバイスに印加するＶCSは、目標しきい値電圧とボディ効果シフト電圧の和に等しい
ことを特徴とする請求項２１記載の方法。
【請求項２３】
（Ｃ）前記デバイスのボディ効果シフトを決定するステップ
をさらに有することを特徴とする請求項２２記載の方法。
【請求項２４】
ｎチャネルデバイスに対しては、前記（Ａ）の確認ステップの間、０Ｖに等しいＶBSを前記アレイにおける全てのデバイスに印加し、
前記（Ａ）の確認ステップの間、選択デバイスに印加されるＶCSは、目標しきい値電圧とボディ効果シフト電圧の和に等しい
ことを特徴とする請求項２１記載の方法。
【請求項２５】
前記フローティングゲートの電荷を変化させる状態は、選択デバイスと非選択デバイスに負のＶBSを印加し、０Ｖ以上のＶCSを選択デバイスに印加するプログラミング状態であり、
このプログラミング状態が、デバイスのＶTHが目標しきい値電圧以下の時に適応される
ことを特徴とする請求項２２記載の方法。
【請求項２６】
前記フローティングゲートの電荷を変化させる状態は、選択デバイスと非選択デバイスに０ＶのＶBSを印加し、０Ｖ以上のＶCSを選択デバイスにかけプログラミング状態であり、
このプログラミング状態が、デバイスのＶTHが目標しきい値電圧以下の時に適応される
ことを特徴とする請求項２４記載の方法。
【請求項２７】
前記フローティングゲートの電荷を変化させる状態は、消去状態であり、
この消去状態が、デバイスのＶTHが目標しきい値電圧以上の時に適応される
ことを特徴とする請求項２２記載の方法。
【請求項２８】
前記フローティングゲートの電荷を変化させる状態は、消去状態であり、
この消去状態が、デバイスのＶTHが目標しきい値電圧以上の時に適応される
ことを特徴とする請求項２４記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＯＲ構造のＥＰＲＯＭおよびＥＰＲＯＭ素子のプログラム消去およびプログラミング方法に関する。
【０００２】
【従来の技術】
不揮発性メモリは、電力が取り除かれても記憶したデータを保持するメモリである。現在、様々な種類の不揮発性メモリ、例えば、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等が存在する。これらのメモリは、個々のメモリデバイス列を有し、そしてこの個々のメモリデバイスはセルとも称する。このメモリデバイスの１つのアレイは、メモリ全体の一部を構成している。ＥＰＲＯＭは、紫外線を用いて消去可能であり、一方、ＥＥＰＲＯＭは電気信号を用いて消去される。電気信号は、ＥＰＲＯＭとＥＥＰＲＯＭに書き込むのにも用いられる。従来のフラッシュＥＥＰＲＯＭにおいては（ここでフラッシュとは、すべてのメモリセル、あるいはセルのセクタを一度に消去できることを意味する。）、メモリセルは、同時に低しきい値電圧で消去され、その後、個々に、あるいは小さなグループごとに高しきい値電圧でプログラミングされる。ＥＰＲＯＭとＥＥＰＲＯＭは、再プログラムが可能な、不揮発性メモリを必要とするような、データ処理システムに通常用いられる。
【０００３】
ＥＥＰＲＯＭセルの一般的なデバイス構造は、フローティングゲートのポリシリコントランジスタである。一般的なフローティングゲート構造を図１に示す。図１に示すように、フローティングゲート１０は、２個の絶縁層２０、６０の間に挟まれており、さらにそれが基板３０と通常の選択ゲート電極４０との間に挟まれている。図１に示した構造体は、積層型のゲートメモリセルである。ここで「積層型」とは、フローティングゲート１０が基板のソース領域５０とドレイン領域７０の上に積層されていることを意味する。別のＥＰＲＯＭ構造は、スプリットゲート構造と称し、この構造においてはフローティングゲートの一部のみがドレインの上にあり、フローティングゲートはソース領域の上にはない。スプリットゲートのＥＰＲＯＭとＥＥＰＲＯＭ素子構造は、米国特許第５３４９２２０号に開示されている。その結果、ＥＰＲＯＭとＥＥＰＲＯＭにおいては、選択ゲート電圧はフローティングゲートと直列に容量性結合をしていなければならず、下のチャネルとは直接結合していない。
【０００４】
上記の構造においては、ＮチャネルデバイスとＰチャネルデバイスが存在する。Ｎチャネルデバイスにおいては、ソースとドレインは、Ｎ型のドーパントでドーピングされ、基板はＰ型のドーパントでドーピングされている。一方、Ｐチャネルデバイスにおいては、ソースとドレインは、Ｐ型のドーパントを含有し、基板は、Ｎ型のドーパントを含有している。シリコン、あるいはＳｉＧｅ化合物のようなシリコンベースの基板においては、Ｐ型ドーパントはボロンであり、Ｎ型ドーパントはヒ素およびリンである。
【０００５】
ＥＰＲＯＭとＥＥＰＲＯＭは、図１に示す素子にバイアス電圧を加えることによりプログラミングされる。選択ゲート（以下制御ゲートと称する）に印加される電圧はＶCで、ドレインに印加される電圧はＶD、ソースに印加される電圧はＶSである。基板に印加される電圧はＶBと称し、通常アレイ内のすべてのセルは同一のＶBが印加される。本明細書においては、プログラミング等は、フローティングゲートに負の電荷を加えることを意味する。
【０００６】
これら様々な端子間の電位差（通常、バイアスと称する）は、次のように表す。例えば、ＶCS＝ＶC−ＶSである。Ｎチャネルデバイスにおいては、書き込みバイアス電圧を用いて、負電荷をフローティングゲートに加えてセルに書き込みを行っている。しかし、チャージされた状態が「非書き込み状態」として選択される場合には、フローティングゲートへの負電荷の導入は、セルを消去することになる。より多くの負の電荷状態を導入するのに用いられるバイアス条件は、チャージされた状態を読み出すのに用いられる、あるいは、正にチャージされた状態を形成するバイアス状態とは異なる。
【０００７】
これらの書き込みバイアス電圧は、通常、制御ゲートからソースへの高電圧（ＶCS）および／または、ドレインからソースへの高電圧（ＶDS）である。これらのプログラミング電圧は、デバイスのバルク領域から、通常、チャネル８０および／またはソース５０および／またはドレイン７０から、フローティングゲート１０への電子の移送を引き起こし、そしてそのゲートに電子が閉じこめられ、これによりフローティングゲートが負状態にチャージさせる。この電荷（チャージ）は、フローティングゲート１０が選択ゲート４０から絶縁酸化物層６０により絶縁されており、別の薄い酸化物絶縁層２０によりドレインソース基板領域から絶縁されているために、フローティングゲート１０に閉じこめられる。フローティングゲートへの電子の閉じこめの影響により、しきい値電圧（ＶTH）をある所定レベルに引き上げることになる。さらにまた、これらのプログラミング電圧は、通常の読出バイアス状態の範囲外にあり、その結果、不用意な書き込みが読出時に発生しないようにしている。
【０００８】
ＥＰＲＯＭとＥＥＰＲＯＭは、通常、フローティングゲートトランジスタ列を含む。あるセルのしきい値ＶTHは、読出時にセンス増幅器により決定され、その論理値に戻される。例えば、従来の２状態メモリにおいては、上記したように書き込みにより達成される高ＶTHは、論理ワン（１）に解釈され、逆に真性ＶTH（フローティングゲート１０に負の電荷を加えることにより書き込み状態にはないデバイスのＶTH）は、論理ゼロ（０）に解釈される。フローティングゲートは、絶縁されているために、セルは１０年以上プログラムされた状態あるいは消去された状態を維持する。しかし、ＮＯＲアレイとして公知のアーキテクチャーで構成されたメモリデバイスのアレイ内の積層型ゲートメモリセルを消去し、書き込む際には、ある問題が発生する。このＮＯＲアーキテクチャーは、複数のＥＰＲＯＭセルとＥＥＰＲＯＭセルから構成されている。ＮＯＲアーキテクチャーにおいては、セルのシーケンスが２つの方向に存在するように、少なくとも４個のセルが配列されている。
【０００９】
第１方向のセルのシーケンスは、セルのロウ（行）と称し、第２方向のセルのシーケンスは、セルのカラム（列）と称する。ＮＯＲアレイは、少なくとも２個のセルのロウと、少なくとも２個のセルのカラムを必要とする。さらにＮＯＲアレイにおいては、各カラムは、専用のビットラインを有し、あるカラムのセルのドレインは、このビットラインに電気的に接続されている。さらにまた、各ロウは、専用ワードラインを有し、あるロウのセルのゲートは、このワードラインに電気的に接続されている。ソースは、ソース電圧（ＶS）源に接続される。ＮＯＲアレイにおいては、２本以上のビットラインが同時に選択されるが、ワードラインは１本のみが選択される。
【００１０】
アレイ内のセルは、個々にプログラムされ、読み出される。セルは、選択されたセルに接続されたワードラインとビットラインに、ある電圧をかけることによりプログラムされる、あるいは読出される。この電圧は、アレイ内の残りのセルに加えられる電圧とは異なるものである。アレイ内の残りのセルは、選択されたものではない（非選択セル、非選択デバイスと称するる）。例えば、選択されたセル（選択セル、選択デバイスと称する）は、通常、選択されたデバイスのワードラインとビットラインに電圧をかけることにより読み出される。具体的に説明すると、所望のＶTHよりも大きいＶCSをワードラインに印加し、１ボルトのＶDSが選択されたビットラインに加えられる。アレイ内の残りのワードラインとビットラインに加えられる電圧は、ＶCS＝０とＶDS＝０が選択されなかったデバイスにかかることになる。ただし、ＶS＝０が仮定されている（しかし、ＶSは、０以上でもよい）。ＶS＝０、ＶCS＝ＶC（ワードラインに加えられる電圧）と、ＶDC＝ＶD（ビットラインに印加される電圧）である。このような状態においては、選択されたセルが読み出される。さらにまた、通常の読出状態においては、ＶBSはゼロＶに等しい。
【００１１】
メモリセルのＮＯＲサブアレイ内のセルのフローティングゲートに電荷を導入する前は、サブアレイ内のすべてのセルは、同時に消去される。メモリセルのＮＯＲアレイが消去されると、メモリ内のＶTHの分散は、約２ボルトの幅がある。このことは、セルの「過剰消去」を回避するために十分に制御しなければならないことが必要であることを意味している。そのＶTHがゼロＶ未満の時には、セルは過剰消去される。ＶTHがゼロＶ未満（ゼロＶ以下）のセルは、読出中には選択されないことはない。このようなセルは、この状態のままで置かれることはなく、その理由は、アレイの動作に悪影響を及ぼすからである。
【００１２】
プログラムされたアレイ内のすべてのセルは、ゼロＶに等しいＶCSを印加することにより、選択されるべきではなかったゼロＶよりも十分高いしきい値ＶTHを有する。このＶTHは、セルのフローティングゲートにかかる電荷を表し、セルの状態を決定する。つぎにＶTHの値がセンス増幅器により、オン状態あるいはオフ状態にいかに解釈されるかを以下に説明する。ＶTHは、素子がセンス増幅器により、オン状態あるいはオフ状態のいずれかであると決定する素子の電圧である。
【００１３】
ＶTHは、ＶCが素子のＶTH以上であり、ＶDがゼロＶ以上の時に、ビットラインに接続されたセンス増幅器がその素子をオン状態と読み出すよう設定されている。一方、ＶCが素子のＶTH以下の時には、ビットラインに接続されたセンス増幅器は、その素子をオフ状態と読み出している。そのためセルが、ＮＯＲアレイ内で過剰消去されるようになるまで、これらのセルは、収斂技術を用いてゼロＶ以上のＶTHまで再プログラミングしなければならない。これらの過剰消去セルは、電荷をフローティングゲートに導入する、従来のチャネルホットエレクトロン注入技術を用いて、制御しながら書き込むことはできない。その理由は、ゼロＶ未満のＶTHを有するセルは、大きなビットラインリークに寄与するからである。この大きなビットラインリークにより、セルに書き込むのに必要とされるＶDSを供給することが困難となる。さらにまた、過剰消去されたセルに書き込むことができたとしても、選択されなかったセルが、このプロセスで書き込まれる可能性ある。このため、過剰消去セルが存在することにより、アレイ内のデバイスをプログラムすることができなくなる。
【００１４】
本明細書で定義したプログラミングとは、セルのＶTHが増加するように、負の電荷をフローティングゲートに負荷することである。消去とは、セルのＶTHが減少するように、フローティングゲートから負の電荷を取り除くことである。プログラミングは、すべてのセルが最低のＶTHを有する、最低の論理状態に対応する、ある最低のＶTH-TAR状態にプログラミングすることにより、あるセルがＶTH≦０を有するような過剰消去状態を修正するのに用いられる。さらに論理状態は、ＶTH-TARのより高い値にプログラムされる。例えば、従来の２状態メモリ（論理０と論理１）は、ＶTH-TAR（０）と、ＶTH-TAR（１）とを有し、ＶTH-TAR（０）＜ＶTH-TAR（１）を有する。消去サイクルの目標しきい値電圧ＶTH-TAR（消去）は、ＶTH-TAR（０）以下であり、この選択によりすべてのセルは、プログラミングサイクルの前に、論理０状態以下に消去されるようになる。ＶTH-TARは、プログラムサイクル、あるいは、消去サイクルのいずれかの目標しきい値である。このプログラムサイクルにおいては、ＶTH-TARは、いかなる論理状態にも対応するＶTH-TARまで上昇し、消去サイクルにおいては、消去しきい値電圧までＶTH-TARが低下する。
【００１５】
個々のデバイス間の変動、センス増幅器の変動、プログラム収束の均一性、プログラムサイクル中の周囲温度の変動に起因して、ＮＯＲアレイは正確にプログラムするか、あるいは、正確に消去することを確定することが望ましく、時には必要である。このような変動は、アレイ内の各デバイスは、所望量の電荷を有するようにする必要がある。
【００１６】
【発明が解決しようとする課題】
しかし、選択されたデバイスのフローティングゲート上に、ある量の電荷を確実にもたらす条件は、セル内に過剰消去セルが存在する場合には、この選択されたデバイスの電荷状態に関する信頼性のある情報を提供することはない。読出が正確でない場合には、素子は、適切にプログラムされたか、あるいは消去されたか分からないことになる。従って、過剰消去セルにより引き起こされたエラーに対し、敏感でないようなＮＯＲアレイ内のＥＥＰＲＯＭデバイスのフローティングゲートをプログラムするか、あるいは、消去するような方法が望まれている。フローティングゲート上の電荷を、より正確に確認できるような、ＮＯＲアレイ内のフローティングゲートのＥＰＲＯＭとＥＥＰＲＯＭデバイスをプログラミングする方法が必要である。
【００１７】
【課題を解決するための手段】
本発明のプロセスは、ＮＯＲアレイ内の積層型のゲートメモリデバイスのプログラミング、あるいはそのプログラム、あるいは消去のいずれかを確認する方法である。本発明は、ＥＰＲＯＭデバイスと、ＥＥＰＲＯＭデバイスに加えられるプログラミングと、プログラム確認に関する。さらに本発明は、ＥＥＰＲＯＭのみに加えられる消去および消去の確認に関する。本明細書において、デバイスのフローティングゲート上の電荷は、プログラミングサイクル、あるいは消去サイクルのいずれかの間に周期的に確認される。デバイスを正確にプログラムするために、あるいは、プログラム中、あるいは消去中デバイスのフローティングゲート上の電荷を正確、かつ、効率的に確認するために、他のデバイスがプログラミングに影響を及ぼさないように、あるいは、電荷の確認の精度に影響を及ぼさないようにするため、確認しないような条件をアレイ中の他のデバイスに加える。
【００１８】
本発明は、ｎチャネルデバイスを例に説明する。従って、以下のすべてのバイアスと不等式（例、ＶCS＞０）は、ｎチャネルデバイスについてのものである。ｐチャネルデバイスについては、本明細書で表現されたバイアス電圧と不等式は、ｎチャネルデバイスで記載された符号と反対なものであるがその絶対値は等しい。
【００１９】
例えば、本発明のプログラミングサイクルにおいては、アレイ内のセルは、ＶCS＞０（選択されたセルに対するワードラインを介して）と、ＶDS＞０（選択されたセルのビットラインを介して）を加えることにより選択される。複数のデバイスは、所定のＶDSを、複数のビットラインに加えることにより、一時にプログラム可能である。通常ＶCSは、０Ｖ以上、かつ１０Ｖ以下であり、ＶDSは、０Ｖ以上５Ｖ以下である。アレイ全体にかかるＶBＳは、０以下である。アレイ内の他のセルは、０以下のＶCSを加えることにより選択されない（選択されないセルのワードラインを介して）。ＶCSとＶBSの少なくとも一方は、０未満である。
【００２０】
本発明においては、非選択ワードライン、あるいはビットラインは、選択されたデバイスに接続されていないワードライン、あるいはビットラインである。非選択デバイスに印加されるＶCSが、負である実施例においては、ＶCSは、負の絶対値が大きすぎてはならず、あるいは、セル内のあらかじめプログラムされたセルは、誤消去（トンネリング現象による）に対し、より感受性を有する。この点に関し、約−２Ｖから０ＶまでのＶCSが適切なものである。ＶTHが０未満の過剰消去セルは、ＶCS≦ＶTH≦０の時には、非選択セルである。従って、ＶCS＜０ことを有することは、過剰消去セルが誤った読出、あるいは誤ったプログラミングを引き起こす可能性を減少させる。
【００２１】
デバイスがプログラムされると、フローティングゲートの電荷が周期的に確認され（すなわち、フローティングゲート上の電荷を読み出すための条件が負荷され）、フローティングゲート上の電荷がそのデバイスの所望のプログラミング状態以上にあるか否かが決定される。この所望のプログラミング状態は、ＶTH-TARである。従って、プログラム確認サイクルの目的は、選択されたセルのＶTHが、ＶTH-TARに十分近い位置にあるか否かを決定することである。ＶTHがＶTH-TARを若干超えることも許されるが、ＶTHがＶTH-TARに等しく、かつ、プログラムされたメモリから十分な性能を取り出すことが好ましい。ＶTHがＶTH-TARを超える量は、特定のデバイスの動作許容量に依存する。この点に関し、ＶTHは、ＶTH-TAR以下であるのは望ましくない。
【００２２】
プログラム確認サイクルは、選択されたデバイスに印加されるＶCSは、ＶTH-TAR以上である（しかし、素子をプログラムするのに用いられるＶCS以下である）。このプログラム確認サイクルの間、選択されたセルへの負のＶBS（通常、負のＶBSは、アレイ内のすべての素子に加えられ、選択された素子だけに加えられるものではない）と、選択された素子への０未満のＶCSの少なくとも一方を加えることを継続する。プログラム確認サイクルの間、選択されたセルのＶTHが、ＶTH-TAR以下と決定された場合には、プログラム／プログラム確認サイクルが継続される。プログラム確認サイクルの間、ＶTHは、ＶTH-TAR以上であるよう決定され、この特定のセルのプログラムが完了する。プログラムされたアレイが読み出されるときには、非選択デバイスに印加されるＶCSは、プログラミング中の非選択デバイスに印加されるＶCSに等しいのが好ましい。さらにまた、プログラムサイクルにおけるＶBSは、プログラム確認サイクルにおけるＶBSと等しいのが好ましい。
【００２３】
ある種のデバイスは、負の基板バイアス電圧をかけることが必要な条件によりプログラムされる。負のＶBSを用いて、ＥＥＰＲＯＭデバイスをプログラムする、通常の条件は、米国特許第５５６９５０４号に開示されている。ＶBSが０以下、あるいは０に等しいかに関わらず、同一のＶBSは、あるアレイ内のすべてのデバイスに印加される。
【００２４】
負の基板バイアス（ＶBS）を用いて、デバイスがプログラムされる場合には、負の基板バイアス電圧が、プログラム確認サイクルの間、セルの読出時に加えられる。正確なプログラム確認は、プログラム確認の間、負の基板バイアス電圧がＶTH-TARにボディ効果シフト（すなわち、素子の基板のバイアスとしきい値電圧との間の関係が、ある検出計により決定される）によりシフトするという事実にも関わらず行われる。このボディ効果シフトは、ＶBSが０に等しいときには、０である。本発明のデバイスのアレイにおいては、ボディ効果シフトにより引き起こされる、ＶTH-TARのシフトは、セルごとに変動することはない。従って、ＶTH-TARのボディ効果シフトが、特定のアレイの１つのセルに対して決定されると、ＶTH-TARのプログラム確認は、（ＶTH-TAR＋ボディ効果シフト電圧）に等しい、ある選択されたセルのＶCSを用いて実行される。各セルを確認する際にも、この同じボディ効果シフトが用いられる。これは、プログラミングする際に基板のバイアス電圧をオンに切り替え、パワーと時間の両方を消費するような、プログラム確認の際には、基板バイアスをオフに切り替えるために有利である。これは、０ＶのＶBSがデバイスをプログラムする際に用いられるときには、プログラム確認サイクル用には、負のＶBSが用いられない理由である。
【００２５】
負のＶBSを用いて、デバイスをプログラムする本発明の一実施例においては、プログラム確認は、選択されたデバイスに、（１）プログラミング中にデバイスに印加されるＶBSに等しいかそれ以上の負のＶBSと、（２）（ＶTH-TAR＋ボディ効果シフト）に等しい制御ゲートバイアス（ＶCS）と、（３）０より大きいＶDSをかけることにより実行される。
【００２６】
プログラム確認サイクル用のＶBとＶSの両方が、プログラミングサイクル中のＶBとＶSの両方に等しいことが望ましい。プログラムサイクルと、プログラム確認サイクルの間のこれらの値の差が大きくなると、プログラム確認に必要とされるパワーと時間が増える。そのため、プログラム確認に必要とされるパワーと時間を、許容の限度内に維持するために、プログラムサイクルとプログラム確認サイクルの間に、これらの値を同一に維持することが望ましい。
【００２７】
本発明の第２実施例においては、プログラミングサイクル、プログラム確認サイクル、あるいは消去確認サイクルの間、アレイ内の非選択デバイスのワードライン（すなわち、選択されたデバイスのワードライン以外のワードライン）に、負のＶCSを加えるのが望ましい。本発明のプロセスにおいては、セルを負のＶBSを用いてプログラムするとき、あるいは、セルを０に等しいＶBSを用いてプログラムするときに、非選択セルに負のＶBSを印加するのが好ましい。例えば、選択されたセルへのプログラム条件が、ＶBS＝０；ＶCS＞０、ＶDS＞０である場合には、プログラミングサイクルの間の非選択セルへ印加される条件は、ＶBS＝０；ＶCS＜０、ＶDC＝０である。プログラム確認条件は、ＶBS＝０；ＶCS＝ＶTH-TAR、ＶDS＞０である場合には、プログラム確認サイクルの間の、非選択セルに印加される条件は、ＶBS＝０；ＶCS＜０、ＶDS＝０である。これらの例においてデバイスは、負のＶBSを用いずにプログラムされ、プログラムの確認が行われる。
【００２８】
プログラム条件が、ＶBS＜０；ＶCS＞０、ＶDS＞０の場合には、プログラミングサイクルの間、非選択セルに加えられる条件は、ＶBS＜０；ＶCS＜０、ＶDS＝０である。プログラム確認条件が、ＶBS＜０；ＶCS＝ＶTH-TAR＋ボディ効果シフトで、ＶDS＞０の時には、プログラム確認サイクルの間、非選択セルにかかる条件は、ＶBS＜０；ＶCS＜０、ＶDS＝０である。これらの例においては、負のＶBSによりデバイスがプログラムされ、プログラミングが確認される。
【００２９】
本発明の他の実施例によれば、消去確認は、消去が完了した時を決定することにより行われる。消去は、すべてのセルが消去用のＶTH-TAR以下のＶTHを有するときに完了する。消去用のＶTH-TARは一般的に、プログラム用のＶTH-TAR未満である。アレイが消去されると、各デバイスのフローティングゲート上の電荷がまず確認される。この確認は、上記の条件を用いて行われる。この消去の確認は、アレイ内のデバイスへの負のＶBSと、素子の目標しきい値電圧（ＶTH-TAR）と、非選択セルへの負のＶCSの和である、制御ゲートバイアス電圧（ＶCS）のいずれか一方をかけることにより、あるいはその両方をかけることにより行われる。しかし、プログラム確認用には、パワーと時間の考慮は、消去確認においては、払われていないので、消去確認の間のＶBとＶSは、消去のＶBとＶSに等しくなるような要件がなく、利点がある。
【００３０】
非選択セルへの負のＶCSあるいは、すべてのセルへの負のＶBを加えることは、電流が選択されたビットラインへ非選択デバイスを通して流れるのを阻止する。この過剰消去デバイスを通して、リーク電流が流れるのを阻止することにより、デバイスのフローティングゲートへの電荷の確認のエラーが回避できる。
【００３１】
【発明の実施の形態】
本発明はＮＯＲアレイ内の積層型ゲートのデバイスのプログラミングおよび消去プロセスに関し、また、このデバイスを消去あるいはプログラムする際に、ＮＯＲアレイ内の個々のデバイスのフローティングゲート上の電荷を確認する方法に関する。基本的なＮＯＲアレイを図２に示す。ＮＯＲアレイ１００は、２個のカラム１１０、１２０と、２個のロウ１３０、１４０を有する。素子の各カラム１１０、１２０は、ビットライン１５０、１６０をそれぞれ有し、素子の各ロウ１３０、１４０は、ワードライン１７０、１８０を有する。アレイ１００内のデバイスは、１８１、１８２、１８３、１８４である。各デバイス１８１、１８２、１８３、１８４のドレインは、特定のデバイス用のビットラインに接続されている。各デバイス１８１、１８２、１８３、１８４のゲートは、特定のデバイスのドレインラインに接続されている。デバイス１８１、１８２、１８３、１８４は、共通のＶBとＶSを有する。
【００３２】
従来のＮＯＲアレイにおいては、デバイスは、ある電圧を、ワードラインと少なくとも１つのビットラインにかけることにより選択される。本明細書の記載においては、単純なアレイの動作は、アレイ内の１本のビットラインに一時に電圧をかけるものとして説明する。
【００３３】
例えば、図２においては、デバイス１８１は、０以上の電圧をワードライン１７０に、かつ、０以上の電圧をビットライン１５０にかけ、ビットライン１６０とワードライン１８０上の電圧は、０に維持することにより選択される。かくして、ビットライン１５０とワードライン１７０の交差点のデバイス１８１が選択される。他の３個のデバイス（１８２、１８３、１８４）は、非選択デバイスである
【００３４】
本発明のプロセスにおいては、選択されたデバイスをプログラミングすること、あるいは消去することは、デバイスがプログラムされるか、消去されるデバイスのフローティングゲート上の電荷を周期的に確認することにより行われる。プログラム確認サイクルと、消去確認サイクルの間、デバイスの実際のＶTHは、プログラムサイクル用、あるいは消去サイクル用のデバイスのＶTH-TARであるか否かを決定する（ＶTH-TARは、プログラム用と消去用とで異なり、ＶTH-TAR（プログラム用）＞ＶTH-TAR（消去用）である）。従って、確認サイクルは、メモリセルのアレイのプログラミング、あるいは消去サイクルの間、周期的に実行される読出サイクルである。
【００３５】
標準の読出サイクルにおいては、セルは、ＶDS＞０と、ＶTH-TAR（消去用）以上であるが、ＶTH-TAR（プログラム用）以下のＶCS（すなわちＶTH-TAR（消去用）＜ＶCS＜ＶTH-TAR（プログラム用））と、ＶBS＝０を用いて読み出される。本発明のプロセスにおいては、アレイ内の選択されたデバイス、あるいは非選択デバイスのいずれかに、あるいはその両方にプログラムサイクル、プログラム確認サイクル、消去確認サイクルの間、これらのサイクルを効率的かつ正確に実行するような条件が加えられる。
【００３６】
本発明の一対応によれば、負のＶBSを用いてプログラムされたデバイス用に、プログラム確認サイクルの間、フローティングゲート上の電荷を確認するときに用いられる。これにより、確認がより効率的に行われるが、その理由は、プログラミングサイクルの間の負のＶBSを確認サイクルの間、０のＶBSに切り替え（これにより時間とエネルギーの消費を増やす）の必要がないからである。負のＶBSを加えることは、デバイスのＶTHのボディ効果シフトを引き起こすために、確認サイクルの間、選択されたデバイスに加えられるＶCSは、ＶTH-TARとボディ効果シフト（γ（ＶBS）で示す）の和でなければならない。確認サイクルの間、このようにしてＶCSを調整することにより、通常の動作時にメモリアレイを０に等しいＶBSを用いて読み出す時には（プログラムの確認、あるいは消去サイクル中においては、読出の反対のものであるが）、正確な結果が得られる。
【００３７】
本発明の他の態様によれば、プログラミングサイクル、プログラム確認サイクル、消去確認サイクルの間、負のＶCSをアレイ中の非選択デバイスにかける。負のＶCSをかけることにより、選択されたセルのプログラミング、あるいはＶTH-TARの確認のエラーを回避できる。
【００３８】
本発明による条件を、次の表１に示す。
【表１】
0003660541.tif 000002
【００３９】
プログラム確認サイクルの間、選択セルに印加されるＶDSは、約０．８Ｖから１．５Ｖである。プログラムサイクルの間、選択セルに印加されるＶDSは、２．５Ｖから６Ｖの間である。プログラミングサイクルの間、選択セルに印加されるＶCSは、２Ｖから１２Ｖの間である。ＶBS-PROGは通常−２Ｖから−３Ｖである。
【００４０】
消去サイクルの間の、ＶCS、ＶDD、ＶCBの例は、−１５〜−２０Ｖである。消去プロセスの間、アレイに印加される電圧は、フローティングゲートと制御ゲートの間の結合、およびゲート酸化物の厚さに依存する。
【００４１】
本発明のプログラミングサイクルのフローチャートを図３に示す。このサイクルは、しきい値電圧（ＶTH）を決定するために、選択セル（フローティングゲート上の電荷）を読み出し、その電荷をＶTH-TARと比較することにより開始する（プログラムの確認サイクル１００）。このプログラムの確認は、選択デバイスの所望のＶTH以上のＶCSを選択デバイスに印加することにより行われる。プログラム確認サイクル１００の間に、ＶTHがＶTH-TAR以下と決定された場合には、セルをプログラムする条件が加えられる（プログラムサイクル１１０）。プログラミングサイクルの間、周期的に確認サイクルが、フローティングゲート上の電荷をチェックするために行われる。（１）プログラム確認サイクルと、（２）プログラミングサイクルは、素子のＶTHがＶTH-TAR以上になるまで継続される。プログラム確認サイクルの間に素子のＶTHが、ＶTH-TAR以上であると決定された場合には、別のセルがサイクル１２０でプログラムするために選択される。
【００４２】
図３に記載したサイクルのサイクルが、一時に、あるワードラインの１つのセル、あるいは複数のセルに加えられる。しかし、このサイクルのサイクルは、同一のアレイ内の異なるワードライン上のセルに対し、同時に実行されるものではない。
【００４３】
図３に示したサイクルの間に、デバイスが読み出される条件は、プログラミング条件に依存する。デバイスが０以上のＶCSとＶDSおよび０の基板バイアスＶBSを用いてプログラムされる場合には、プログラム確認は、所望のＶTH以上のＶCSを用いて行われる。プログラム確認サイクルの間のＶDSは、プログラミングサイクルのＶDS（０＜ＶDS＜１．５）であり、ＶBSは０以下である。
【００４４】
０以上のＶCSとＶDS、および負の基板バイアス（例、０．５Ｖ以下の（絶対値で）のＶBS）を用いてデバイスをプログラミングする場合には、読み出し確認は、所望のＶTHとボディ効果シフト（γ（ＶBS））を加えたもの以上のＶCSを用いて行われる。このボディ効果シフトは、ある検出計により決定される、負の基板バイアス電圧により引き起こされる、しきい値電圧シフトである。このしきい値電圧シフトは、アレイ内のすべてのセルに対し、同一のために、素子は、ＶTHとボディ効果の和以上のＶCSを加えることにより読み出される。ここで、ボディ効果シフトは、すべてのセルに対して同一である。プログラム確認サイクルの間のＶBSは、プログラミングサイクルの間のＶBSと同一である。
【００４５】
本発明のある実施例においては、アレイ内の他のワードラインのすべてに、負のＶCSを印加するのが好ましい。図２に示したアレイにおいては、負のＶCSは、デバイス１８０のみに印加され、選択素子のデバイス１８１には接続されていない。負のＶCSを、非選択セルに印加することによる利点（すなわち、正確なプログラム、あるいは確認）は、ＶBSが０または負であるか否かに関わらず得られる。
【００４６】
図３に示したフローチャート図においては、素子は、プログラミングサイクルの前に読み出しの確認サイクルが行われる。別の実施例においては、素子は、デバイスがある選択された時間間隔の間、プログラムされた後まで、プログラム確認サイクルは行われない。
【００４７】
本発明の消去サイクルのフローチャート図を図４に示す。このサイクルは、フローティングゲートから電荷を消去するために、条件２００にアレイ内のセルのすべてを適用することにより開始され、それにより、フローティングゲートをより正にチャージさせる。メモリセルのアレイを消去する適切な条件の概要を、上記の表１に示す。セルが消去された後、確認サイクル２１０が、個々に各セルに対して実行され、フローティングゲート上の電荷の有無を決定する。
【００４８】
本発明の消去確認サイクルの実施例においては、確認サイクルは、負のＶBSをすべてのセルに印加することにより（負のＶBSは、アレイを消去するためには用いられていない）、行われる。確認サイクルが負のＶBSを用いて実行されると、確認サイクルの間、選択セルに印加されたＶCSは、ＶTH-TARとγ（ＶBS）の和に等しい。この実施例においては、読み出し確認サイクルの間、非選択セルに印加されたＶCSは０である。読み出し確認サイクルの間、負のＶBSを読み出し中のセルに印加することにより、過剰消去セルが、アレイ中に存在する場合には、これらの過剰消去セルは、オフ状態として読み出すべきセルを、オン状態として読み出させるような十分なビットラインリークを発生させることはない。負のＶBSが、セルをプログラムする際に用いられるか否かに関わらず、負のＶBSは、消去確認サイクルの間加えられる。アレイが１度にすべて消去され、セルごとに消去されるものでないので、消去状態間のセルの切替と、消去確認用の負のＶBSは、時間とパワー（負のＶBSを用いずにセルをプログラムし、その後、負のＶBSを用いて確認された際に発生するような）を大量に消費することはない。
【００４９】
消去確認サイクルの第２実施例の場合には、ＶTH-TAR（消去用）に等しいＶCSが、消去確認サイクルの間、選択デバイスに印加され、負のＶCSが消去確認サイクルの間、非選択デバイスに加えられる。第３の実施例においては、負のＶBSが、消去確認サイクルの間、選択デバイスと非選択デバイスの両方に加えられ、ＶTH-TAR＋γ（ＶBS）に等しいＶCSが選択デバイスに加えられ、負のＶCSが、負の選択デバイスに加えられる。
【００５０】
消去サイクルの消去確認サイクルの間、アレイ内の１つあるいは複数のデバイスのＶTHが、ＶTH-TAR（消去用）以上と決定された場合には、アレイは、一部は消去される。消去サイクルの間、周期的に消去確認サイクルが、フローティングゲート上の電荷をチェックするために行われる。（１）消去（２）消去確認サイクルは、アレイ内のすべての素子のＶTHが、ＶTH-TAR以下となるまで継続される（消去プロセスにおいては、ＶTH-TARは、プログラムプロセスのＶTH-TARよりも小さい）。消去確認サイクルの間、アレイ内のすべてのセルのＶTHが、ＶTH-TAR（消去用）に等しいと決定された場合には、消去は完了する。この消去サイクルは、消去確認の後の消去により始まる。プログラミングサイクルとは対照的に、消去サイクルと読み出し確認サイクルの順番を逆にすることはできない。
【００５１】
本発明においては、消去確認サイクルで用いられるＶTH-TARは、プログラム確認用のＶTH-TARと同一である必要はない。ある実施例においては、ＶTH-TAR（消去用）は、ＶTH-TAR（プログラム用）よりも、少なくとも１Ｖ以上小さい。これにより、０状態と１状態の間のしきい値電圧マージンを得ることができる。通常の読み出し操作（プログラミングサイクル、あるいは消去サイクルの確認動作から区別される、とは異なる）の間、ＶCSは、ＶTH-TAR（消去用）＋ＶTH-TAR（書込用）の半分であり、ＶTH-TARは、常に０よりは大きい。
【００５２】
積層型ゲートデバイスのアレイの個々のデバイスのＶTHが決定される。このアレイは、２５６素子×２５６素子である。この素子は、積層型ゲートのＥＥＰＲＯＭデバイスである。この素子は、０．４８ミクロンのチャネル長を有する。各セルの基板バイアス（ＶTH（ＶBS））の関数としてのＶTHは、以下のように測定された。まず、セルをＶBS＝０で、個々に読み出す。あるセルがＶDS＝０．８をかけ、ＶCSの様々な値（２Ｖから６Ｖまで５０ｍＶ刻みの様々な値（ＶCS（ｎ）で示す））で選択された。あるセルのＶTH（０）は、セルが選択されたビットラインに接続されたセンス増幅器により、オン状態として読み出されたＶCS（ｎ）の最低の値として決定された。各セルのＶTHが、アレイ内のセルがＶBS＝−０．５Ｖ、−１Ｖ、−１．５Ｖ、−２Ｖにすることにより、決定され、その結果、ＶTH（−０．５）、ＶTH（−１）、ＶTH（−１．５）、ＶTH（−２）が得られた。セルのボディ効果シフトγ（ＶBS）は、ＶTH（ＶBS）−ＶTH（０）で決定された。
【００５３】
図５は、５ｍＶ間隔での、あるボディ効果シフトを有するアレイの複数のセルを示す。このボディ効果シフトの電圧は、−５Ｖと、−１ＶのＶBSがかけられた、アレイのすべてのデバイスに対し、２つの５０ｍＶ間隔内に入った。このボディ効果シフト電圧は、−１．５Ｖと−２ＶのＶBSがかけられたアレイ内のすべてのデバイスに対する３個の５０ｍＶ刻み内に入る。図５は、ある負のＶBSに対し、素子のしきい値電圧に対するボディ効果シフトが、素子のアレイ内のデバイスごとにはあまり変動しないことを示している。このため、図５は、セルのＶTH（ＶBS＝０の通常の読出状態における、ＶTH-TARである）が、ＶBS＜０の読出時のＶTHが、ＶTH-TAR＋γ（ＶBS）であることを確認することにより決定された。ここで、γ（ＶBS）は、アレイ全体の各セルに対し選択された１個の値である。
【００５４】
なお、特許請求の範囲に記載した参照番号は発明の容易なる理解のためで、発明を限定的に解釈すべきものではない。
【図面の簡単な説明】
【図１】積層ゲート型のＥＥＰＲＯＭデバイスの断面図。
【図２】ＮＯＲアレイデバイスを示す図。
【図３】プログラミングサイクル中のフローティングゲートの電荷を確認する、デバイスをプログラムするプロセスの概要を表すフローチャート図。
【図４】アレイ中の個々のデバイスのフローティングゲート上の電荷を、消去プロセスの間に確認する、ＮＯＲアレイを消去するプロセスを表すフローチャート図。
【図５】婦のＶＢの異なる４個の値（−０．５Ｖ、−１．０Ｖ、−１．５Ｖ、−２．０Ｖ）の電圧がアレイに加えられたときに、ＮＯＲアレイ内の積層型ゲートのメモリデバイスのボディ効果シフトを表す統計図。
【符号の説明】
１０  フローティングゲート
２０  絶縁層
３０  基板
４０  選択ゲート電極
５０  ソース領域
６０  絶縁層
７０  ドレイン領域
８０  チャネル
１００  ＮＯＲアレイ
１１０、１２０  カラム
１３０、１４０  ロウ
１５０、１６０  ビットライン
１７０、１８０  ワードライン
１８１〜１８４  デバイス
２００  条件
２１０  確認ステップ
【図１】
0003660541.tif 000003
【図２】
0003660541.tif 000004
【図３】
0003660541.tif 000005
【図４】
0003660541.tif 000006
【図５】
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