(57)【特許請求の範囲】
【請求項１】
半導体基板の所定部に不純物が注入された接合層を形成する工程と、
前記半導体基板表面に絶縁膜を形成し接合層の一部を露出させるため絶縁膜を開口して接触ホールを形成する工程と、
前記接触ホールに第１抵抗抑制層のＳｉ1-xＧｅx層を形成する工程と、
前記第１抵抗抑制層上に第２抵抗抑制層のＧｅ層を形成する工程と、
前記第２抵抗抑制層と絶縁膜上部に、拡散移動の障壁となるように、少なくとも１つの障壁層のＴｉ層を形成して前記Ｔｉ層を大気中の窒素および前記第２抵抗抑制層と反応させるために加熱処理する工程と、
前記障壁層上に金属膜を形成する工程とからなることを特徴とする、半導体装置の低抵抗接触構造の形成方法。
【請求項２】
第１抵抗抑制層を形成する前記工程がイオン注入方法を用いることを特徴とする、請求項１記載の半導体装置の低抵抗接触構造の形成方法。
【請求項３】
第１抵抗抑制層を形成する前記工程がエピタキシャル工程を含むことを特徴とする、請求項１記載の半導体装置の低抵抗接触構造の形成方法。
【請求項４】
第１抵抗抑制層を形成する前記工程が化学気相蒸着方法を用いることを特徴とする、請求項１記載の半導体装置の低抵抗接触構造の形成方法。
【請求項５】
半導体基板の所定部に不純物が注入された接合層を形成する工程と、
前記半導体基板表面に絶縁膜を形成し接合層の一部を露出させるため絶縁膜を開口して接触ホールを形成する工程と、
前記接触ホールを通じて接合層内にＧｅをイオン注入する工程と、
前記接触ホールおよび絶縁膜上にＧｅと金属とを連続蒸着する工程と、
前記接合層のシリコン、Ｇｅおよび金属間の反応結果として第１抵抗抑制層、第２抵抗抑制層および少なくとも１つの障壁層を形成するために熱処理する工程と、
前記障壁層上に導電層を形成する工程とからなることを特徴とする、半導体装置の低抵抗接触構造の形成方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置の低抵抗接触構造およびその形成方法に関するものであり、特に、高集積半導体装置に電極を接続するための低抵抗接触構造およびその形成方法に関するものである。
【０００２】
【従来の技術】
集積回路の高密度化は毎年約２倍の比率に向上されて、サブハーフマイクロンデザインルールを有する１６Ｍ  ＤＲＡＭの量産が始まった今日には、スケーリング法則によって動作速度は改善された反面、高集積化に従う配線微細化および配線長さの増加によりＲＣ遅延および配線特性は劣化する。これによって、サブハーフマイクロン時代における接触ホールの形成技術は、低抵抗化および高信頼度の面において非常に重要な位置を占めるようになった。
【０００３】
一般に、半導体装置に対する配線電極の接続は、基板になる装置の一部を覆うシリカガラスまたはＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜上に提供された接触ホールを通じてなされる。係る接触ホールを通じてなされる金属と半導体間の接合には、整流性接触と、１９４０年ショットキ（Ｓｈｏｔｔｋｙ）により最初に提案された非整流性接触とがある。理論的に非整流性ショットキ接合は次の２つの場合に形成される。すなわち、▲１▼ｎ型半導体基板であるとき、金属材料の仕事関数が半導体材料の仕事関数よりもっと小さい場合と、▲２▼ｐ型半導体基板であるとき、金属材料の仕事関数が半導体材料の仕事関数よりもっと大きい場合である。
【０００４】
しかしながら、実際に理想的なショットキ接合を有する、言い換えると抵抗がほとんどゼロに近い金属と半導体接触を得るというのは、現技術としては非常に難しいことである。これに対する仮説が、米合衆国特許第４，７３８，９３７号に詳細に記載されている。
【０００５】
接触抵抗を低くするために代表的な接触ホール形成技術を、図１１に示す（米合衆国特許第５，１０８，９５４号参照）。同図に示すように、半導体基板１内の一部分には所定の導電型の不純物が注入された接合層３が形成されており、配線電極である金属層９は、その底において示していない接触ホール上に露出される前記接合層３の一部が金属層９により覆われるよう接触ホール領域を含む絶縁膜５の表面上に蒸着される。相当の厚さを有する金属膜９が接触ホール側壁に沿って接触ホールの底から絶縁膜５の表面にまで連続的に形成されると、基板と配線電極との間に電気的な接続がなされる。そして、前記基板１と配線電極９との間には金属とシリコンとの拡散結果として現れる金属あるいはシリコンの電子移動を遮断するため、窒化チタン（ＴｉＮ）あるいはチタンタングステナイト（ＴｉＷ）で形成される拡散防止膜７が提供される。
【０００６】
しかしながら、このような接触構造においては、高速熱処理の際、すなわち、チタンとシリコンとの熱処理化合物である珪化物（ＴｉＳｉ2 ）の形成の際、ドーパントが外部に逃げ出す現象が発生して拡散防止膜７と接合層３との界面においてドーパント濃度が激しく低下されるという問題が生じる。これによって、接触抵抗が増加するようになる。接触抵抗とドーパント濃度との関係は後述する。
【０００７】
前述した問題点を防止するため、言い換えるとドーパントの外部拡散を抑制するか減少したドーズ（ｄｏｓｅ）を補充するため、接触ホールの形成後、追加にドーパントをイオン注入するプラグイオン注入（ｐｌｕｇ−ｉｍｐｌａｎｔａｔｉｏｎ）技術が用いられている。図１２に示すように、係るプラグイオン注入は、接触ホールに近接した接合層３の下部領域において突出部３ａを有する。基板において比較的深い接合を有する従来の半導体装置においては、係る突出部３ａの存在は深刻な問題を引起こさない。
【０００８】
【発明が解決しようとする課題】
しかしながら、装置の非常に大きい数が単位領域において組立てられる超大規模集積回路（ＶＬＳＩ）の場合のように、浅い接合（Ｓｈａｌｌｏｗ  Ｊｕｎｃｔｉｏｎ）を有する半導体装置においては、ショット回路を引起こす相当な危険があり、かつ、動作速度を改善するための要求に反することである。
【０００９】
さらに、接合領域において不純物レベルが溶解限度を超過すると接合領域は不純物で飽和し、分離された相としてドーピングされた不純物の沈澱が生じる。したがって、接合領域における不純物レベルは限定される。接合層に前記沈澱物が生じる場合、不純物あるいはドーズの増加はそれ以上キャリア密度の増加に寄与しない。さらに、多くのシリコン結晶において、これら沈澱物はシリコンでキャリアの分散を起こしそれを再結合しやすいようにする。
【００１０】
したがって、本発明は、半導体装置の接触抵抗を低くするため案出したものであって、その第１目的は、接触ホールに選択的に基板物質よりハンドキャップが小さい物質を形成して接触抵抗を低くし、その下部にはヘテロ接合（ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ）構造を有する物質を形成して金属と半導体との間のストレスおよび歪みを最小化できる高集積半導体装置の低抵抗接触構造を提供することにある。
【００１１】
さらに、本発明の第２目的は、ヘテロ接合を備えた低抵抗接触構造を効率的に形成できる低抵抗接触構造の形成方法を提供することにある。
【００１２】
【課題を解決するための手段】
【００１７】
請求項１の発明による半導体装置の低抵抗接触構造の形成方法は、半導体基板の所定部に不純物が注入された接合層を形成する工程と、半導体基板表面に絶縁膜を形成し接合層の一部を露出させるため絶縁膜を開口して接触ホールを形成する工程と、接触ホールに第１抵抗抑制層のＳｉ1-xＧｅx層を形成する工程と、第１抵抗抑制層上に第２抵抗抑制層のＧｅ層を形成する工程と、第２抵抗抑制層と絶縁膜上部に、拡散移動の障壁となるように、少なくとも１つの障壁層のＴｉ層を形成してＴｉ層を大気中の窒素および第２抵抗抑制層と反応させるために加熱処理する工程と、障壁層上に金属膜を形成する工程とからなることを特徴とする。
【００１８】
請求項２の発明による半導体装置の低抵抗接触構造の形成方法は、請求項１の発明において、第１抵抗抑制層を形成する工程がイオン注入方法を用いることを特徴としている。
【００１９】
請求項３の発明による半導体装置の低抵抗接触構造の形成方法は、請求項１の発明において、第１抵抗抑制層を形成する工程がエピタキシャル工程を含むことを特徴としている。
【００２０】
請求項４の発明による半導体装置の低抵抗接触構造の形成方法は、請求項１の発明において、第１抵抗抑制層を形成する工程が化学気相蒸着方法を用いることを特徴としている。
【００２１】
請求項５の発明による半導体装置の低抵抗接触構造の形成方法は、半導体基板の所定部に不純物が注入された接合層を形成する工程と、半導体基板表面に絶縁膜を形成し接合層の一部を露出させるため絶縁膜を開口して接触ホールを形成する工程と、接触ホールを通じて接合層内にＧｅをイオン注入する工程と、接触ホールおよび絶縁膜上にＧｅと金属とを連続蒸着する工程と、接合層のシリコン、Ｇｅおよび金属間の反応結果として第１抵抗抑制層、第２抵抗抑制層および少なくとも１つの障壁層を形成するために熱処理する工程と、障壁層上に導電層を形成する工程とからなることを特徴としている。
【００２２】
【作用】
本発明によれば、サブハーフマイクロン時代における接触抵抗の増加に対する解決策として、化合物半導体を対象に研究されたバンドギャップエンジニアリングが用いられる。接触抵抗は、次の理論式による。
【００２３】
Ｒｃ≒Ａ  ｅｘｐ｛（４πεs ｍ′／ｈ）（ψB ／ＮD ）｝
Ｒｃ：接触抵抗、
ψB ：障壁高さ、
ＮD ：ドーパント濃度、
ｍ′：有効質量、
Ａ：常数、
εs ：誘電率、
ｈ：プランク定数、
上記式からわかるように、接触抵抗を低くするための内的要因としては、低い障壁高さすなわち、金属と半導体との間の低い仕事関数、高濃度のドーパント、小さい有効質量すなわち、高い移動度などである。前記要件を満たすため本発明は、第２抵抗抑制層として、Ｓｉに比べ優れた物理的特性を有しＳｉと同族に属するＧｅを用いる。参考に、表１にこれら２つの材料間の物性を比較した。
【００２４】
【表１】
0003644983.tif 000002
【００２５】
さらに、格子常数が異なるに従って発生するストレスおよび歪みを最小化するため、シリコンと第２抵抗抑制層との間にサンドイッチになるようにヘテロ接合構造の第１抵抗抑制層を、たとえばＳｉ1-X ＧｅX が提供される。本発明の接続構造に従い金属と半導体層との間の反応（ドーパントの外部拡散、過度のイオン注入に従う突出部の形成およびドーピングされた不純物の析出現象など）は、銀配線電極と半導体層との間を横切る第１および第２抵抗抑制層により効果的に抑制される。構造において、減少した抵抗の結果として、ターンは半導体装置の小型化を可能にする接触ホールの大きさを減少できる。係る構造において、抵抗抑制層は適当な大気ガスで半導体層の表面を反応させることにより均一な厚さを有する薄い膜として形成される。エピタキシャル工程あるいは適当な物質を蒸着するこによっても形成することができる。
【００２６】
【実施例】
以下、本発明の望ましい実施例を、添付図面を参照してより詳細に説明する。
【００２７】
（実施例１）
図１ないし図５は、この発明の実施例１であり、エピタキシャル工程により接触構造を形成する工程を示すものである。
【００２８】
図１に基づき、第１工程は半導体基板１０の表面の一部分に所定導電型の不純物をイオン注入して接合層１３を形成する工程であり、第２工程は前記半導体基板１０および接合層１３の全面にシリカガラスまたはＢＰＳＧなどの絶縁膜を塗布した後、前記接合層１３の一部を露出させるため絶縁膜１５を開口して接触ホール１６を形成する工程である。
【００２９】
第３工程は、前記接触ホール１６に第１抵抗抑制層２１であるＳｉ1-X ＧｅX エピタキシャル層を形成する工程である（図２）。エピタキシャル層の形成のための反応ガスとしては、Ｈ2 をキャリアガスとして用いたＳｉＨ2 Ｃｌ2 とＧｅＨ4 とを用いる。さらに、ＧｅソースとしてはＨ2 に１０％ＧｅＨ4 を混入させたものを用いた。このとき、Ｓｉ1-X ＧｅX エピタキシャル層２１の形成条件は、６００から９００℃、ＳｉＨ2 Ｃｌ2 の流量は２０ｓｃｃｍないし２００ｓｃｃｍである。より望ましくは、６２５℃、Ｈ2 流量２０ｓｌｍ、１０％ＧｅＨ4 流量１〜１０ｓｃｃｍである条件においてＳｉＨ2 Ｃｌ2 を２０〜２００ｓｃｃｍに変化させる。このとき、１０％ＧｅＨ4 の流量が変わるに従ってＧｅの濃度が変わるが、Ｇｅの濃度が大きいほど成長速度は増加する。そして、Ｓｉ1-X ＧｅX エピタキシャル層２１の成長速度はＧｅが１２％であるとき、言い換えると、Ｓｉ0.88Ｇｅ0.12であるとき２３Å／ｍｉｎであり、Ｓｉ0.67Ｇｅ0.36であるときの成長速度は１２６Å／ｍｉｎである。このような条件で１０％ＧｅＨ4 の流量を徐々に増加させながらＳｉ1-X ＧｅX エピタキシャル層２１を１００Å〜５００Å、好ましくはほぼ２００Å程度の厚みになるように成長させる。
【００３０】
参考に、図９は、１０％ＧｅＨ4 の流量に従うＧｅ含量の変化関係を示すグラフである。本発明のＳｉ1-X ＧｅX エピタキシャル層の組成比は図９のグラフに従ってＸの組成比を０．４まで変化させた。このとき、成長したＳｉ1-X ＧｅX エピタキシャル層２１はドーパントを含んでいないが、必要に応じてドーピングされたＳｉ1-X ＧｅX を用いることもできる。このときにはエピタキシャル工程の際、Ｂ2 Ｈ6 ガスを流入するかＰＨ3 ガスを流入してドーピングされたエピタキシャル層を形成する。
【００３１】
第４工程は第２抵抗抑制層２３の形成工程であり、第３工程と同様にエピタキシャル工程を用いる（図３）。周知のように、前記Ｓｉ1-X ＧｅX エピタキシャル層２１の成長条件と同一の条件にするが、ＳｉＨ2 Ｃｌ2 の流量をゼロにした状態でＧｅエピタキシャル層２３を成長させる。成長したＧｅエピタキシャル層２３の厚さはほぼ５０〜１００Åである。このとき、接合層１３の導電型がＧＰ+ である場合、周期表の３族元素、たとえばＢあるいはＢＦ2 を、Ｎ+ である場合はＡｓやＰをイオン注入する。イオン注入条件は加速電圧２０〜５０ＫｅＶ、５×１０14〜１×１０15ドーズ（ｉｏｎｓ／ｃｍ2 ）である。
【００３２】
第５工程は、前記工程を通じて形成された第２抵抗抑制層２３および絶縁膜１５の上部に障壁層１７を形成し熱処理する工程である。この実施例においては１つの障壁層１７が提供されるが、後述する実施例２のように２つの障壁層が提供されることもできる。まず、チタンをほぼ５００〜１５００Å程度の厚さでスパッタリング蒸着した後、短時間の間窒素などの非活性大気においてほぼ６００℃〜９００℃の温度でアニーリングし、それによって図４に示す構造が得られる。非常に短時間の間の係る加熱処理はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いてなされる。アニーリングによって前記第２抵抗抑制層２３と接触するチタンはＴｉＧｅX になり、同一の時間に第２抵抗抑制層２３と反応しなくて残っているチタン膜は大気中の窒素と反応し、そこには拡散障壁層として実行する窒化チタンが形成される。
【００３３】
最後に、図５に示すように、金属膜に接触ホールを埋没して導体層１９を形成して配線に用いる。
【００３４】
（実施例２）
図６ないし図８は、この発明の実施例２に従いヘテロ接合接続構造を形成する工程中の１つを示す。これらは図１ないし図５に対応する段階であって、同一に構成された部分には同一符号を付け、共通される部分の説明は省略する。
【００３５】
この実施例において、第１抵抗抑制層はエピタキシャル工程を用いずイオン注入工程を用いてＧｅをイオン注入した後、後続の熱処理工程により提供される。まず、感光膜１８をマスクに用いて１０〜３０ＫｅＶの加速電圧と１×１０15〜１０16ドーズ（ｉｏｎｓ／ｃｍ2 ）でＧｅを低エネルギイオン注入してＧｅ注入層２２を図６に示すように接合層１３内に形成する。このとき、加速重圧が２０ＫｅＶであるとき注入範囲はほぼ２００Åであり、３０ＫｅＶであるときはほぼ２６０Åであり、１０ＫｅＶであるときはほぼ５２０Åの注入範囲を有する。
【００３６】
図７に基づいて感光膜１８を除去した後、前記Ｇｅ注入層２２および絶縁膜１５上部にＧｅとＴｉとを連続蒸着してＧｅ蒸着層２４とＴｉ蒸着層１７とをそれぞれ形成する。このとき、スパッタリング装置を用いて基板温度２００℃、１０〜５０Å／ｓｅｃの蒸着速度で１００〜５００Å程度の厚さになるようにそれぞれ蒸着される。
【００３７】
次に、図８に示す段階において、前記Ｇｅ注入層２２は高温の熱処理工程による活性化効果とシリコンとの反応によってＳｉ1-X ＧｅX の第１抵抗抑制層２１′になり、前記Ｇｅ注入層２２上部のＧｅ蒸着層２４はＧｅ成分の第２抵抗抑制層２３′に残り、前記絶縁膜１５上、側部のＧｅ蒸着層２４はＴｉとの反応によりＴｉＧｅx の１番目の障壁層１７ａになる。その後、付加的にＴｉＮをほぼ５００〜１５００Å程度の厚さでスパッタリング蒸着して２番目の障壁層１７ｂに用いる。このとき、Ｔｉ蒸着の後ＴｉＮまでの連続的に蒸着した後熱処理する方法を用いることもできる。熱処理条件は６００〜９００℃のＮ2 雰囲気で２０秒ないし６０秒間のＲＴＡを実施するか、４５０〜６００℃のＮ2 雰囲気で３０分ないし１時間の間熱処理する。参考に、前記１番目の障壁層１７ａであるＴｉＧｅx は、８００℃で２０秒間ＲＴＡを実施した場合シート抵抗が最も低く（２０μΩ／ｃｍ2 ）形成された。
【００３８】
図１０は、接触ホールが１２００個である接触ストリングをテストパターンに用いて金属と半導体との間の接触抵抗を測定した実験結果を要約して示すものである。同図により本発明の効果は一層明確になる。図において、“Ａ”で表記した結果値の対象は本発明によるＧｅ／Ｓｉ1-X ＧｅX ヘテロ接触構造であり、“Ｂ”はＧｅだけがイオン注入された構造であり、“Ｃ”はＧｅがイオン注入されない従来の接触構造をそれぞれ示すものである。各接触ホールの大きさは０．５μｍであり、半導体層はＢＦ2 が１×１０15ドーズでイオン注入されたＰ+ 領域であり、熱処理条件は８５０℃の窒素雰囲気で１２０分間行なったものである。同図に示すように、本発明の接続構造によると接触抵抗がほぼ２倍程度減少したことがわかる。
【００３９】
さらに、本発明を係る実施例にのみ限定されず、本発明の領域から外れない範囲内において多様な変化および修正が可能である。
【００４０】
【発明の効果】
以上、説明したように、本発明は、金属と半導体との間の界面にバンドギャップが基板物質より低いＧｅとＳｉ1-X ＧｅX とのヘテロ接合構造の接触構造を提供して高集積半導体装置が最大の研究課題中の１つにしている配線の低抵抗化および高信頼化に非常に有用に適用することができる。
【図面の簡単な説明】
【図１】この発明の実施例に従い接触構造の形成方法を示す工程断面図である。
【図２】この発明の実施例に従い接触構造の形成方法を示す工程断面図である。
【図３】この発明の実施例に従い接触構造の形成方法を示す工程断面図である。
【図４】この発明の実施例に従い接触構造の形成方法を示す工程断面図である。
【図５】この発明の実施例に従い接触構造の形成方法を示す工程断面図である。
【図６】この発明の他の実施例に従い接触構造の形成方法を示す工程断面図である。
【図７】この発明の他の実施例に従い接触構造の形成方法を示す工程断面図である。
【図８】この発明の他の実施例に従い接触構造の形成方法を示す工程断面図である。
【図９】１０％ＧｅＨ4 の流量とＳｉ1-X ＧｅX の組成比との関係を示す図である。
【図１０】金属と半導体との間の接触抵抗を測定してその結果値をそれぞれの接触構造によって要約した図である。
【図１１】代表的な従来の接触構造を示す断面図である。
【図１２】他の従来の接触構造およびこれと関連した問題を示す断面図である。
【符号の説明】
１０  半導体基板
１３  接合層
１５  絶縁膜
１６  接触ホール
１７  障壁層（Ｔｉ蒸着層）
１８  減光膜
２１  第１抵抗抑制層（Ｓｉ1-X ＧｅX エピタキシャル層）
２２  Ｇｅ注入層
２３  第２抵抗抑制層（ＧＥエピタキシャル層）
２４  Ｇｅ蒸着層
なお、各図中、同一符号は同一または相当部分を示す。
【図１】
0003644983.tif 000003
【図２】
0003644983.tif 000004
【図３】
0003644983.tif 000005
【図４】
0003644983.tif 000006
【図５】
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【図６】
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【図７】
0003644983.tif 000009
【図８】
0003644983.tif 000010
【図９】
0003644983.tif 000011
【図１０】
0003644983.tif 000012
【図１１】
0003644983.tif 000013
【図１２】
0003644983.tif 000014