(57)【特許請求の範囲】
【請求項１】
第１導電型にドーピングされた単結晶シリコン上にゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記単結晶シリコンのゲート電極の両脇の領域に第２導電型のドーパントをイオン注入する第１ドーピング工程と、ゲート電極の両側面にサイドウォールスペーサを形成する工程と、第１ドーピング工程でドーピングされた領域であってサイドウォールスペーサの外側となる領域に、第２導電型の不純物をさらにイオン注入する第２ドーピング工程と、を有する半導体装置の製造方法において、
第１ドーピング工程のドーパントのイオン注入後であって、サイドウォールスペーサ形成工程の前に、このドーパントがイオン注入された領域と同じ領域内にフッ素イオンをイオン注入した後、不活性ガス雰囲気下で７００〜７２０℃に保持する熱処理を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積度化および高速動作化に伴って、ＭＯＳＦＥＴ（metal-oxide semiconductor field effect transistor ）の微細化が進み、ゲート長は短く（例えば５００ｎｍ以下に）、ゲート酸化膜の厚さは薄く（例えば１０ｎｍ以下に）形成される傾向にある。また、ソース・ドレイン領域のｐｎ接合深さをより浅く（例えば１００ｎｍ以下に）することが行われている。
【０００３】
特開昭６１−９０４３１号公報には、シリコン基板上の所定領域（ゲート電極の両脇であって、ソース・ドレインを形成する領域）にフッ素原子を含むイオンをイオン注入した後、この領域にｎ型ドーパントまたはｐ型ドーパントをイオン注入してソース・ドレイン領域を形成し、その後にドーパントの活性化処理を行うことが記載されている。この方法によれば、フッ素原子を含むイオンのイオン注入により、シリコン結晶が非晶質化されて、デチャネリング現象（不純物原子が結晶格子との相互作用で散乱されて、チャネル方向に進入する現象）が防止されることにより、浅い接合を有するソース・ドレイン領域が形成できると記載されている。
【０００４】
特開平４−２８７３３２号公報には、シリコン基板上の所定領域（ゲート電極の両脇であって、ソース・ドレインを形成する領域）にシリコン等をイオン注入して非晶質層を形成した後、この非晶質層形成によって生じる結晶欠陥層を低減する方法が記載されている。すなわち、結晶欠陥層を低減する方法として、ｎ型ドーパント（Ｐ+ ，Ａｓ+ ）またはｐ型ドーパント（ＢＦ2 + ）のイオン注入後に、結晶欠陥層に炭素、窒素、酸素、またはフッ素の１または２種以上からなる不純物をイオン注入し、その後に熱処理（例えば１０００℃で１５秒間）を行うことが記載されている。
【０００５】
また、この結晶欠陥層は、非晶質層とシリコン基板との界面よりシリコン基板側に発生し、ｎ型またはｐ型のドーパントは非晶質層に注入すると記載されている。すなわち、この方法において、炭素等のイオン注入は、ドーパントがイオン注入された領域よりも下側の領域に対して行われれている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術で得られるＭＯＳＦＥＴは、特にｎチャネル型ＭＯＳＦＥＴの場合、低電圧でのｐｎ接合リーク（ソース・ドレイン領域とシリコン基板との間のｐｎ接合不良に起因する漏れ電流）を低減するという点で改善の余地がある。
【０００７】
本発明は、このような従来技術の問題点に着目してなされたものであり、ゲート長が短く、ゲート酸化膜の厚さが薄く、ソース・ドレイン領域のｐｎ接合深さが浅いＭＯＳＦＥＴにおいて、低電圧でのｐｎ接合リークを低減することを課題とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、第１導電型にドーピングされた単結晶シリコン上にゲート絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記単結晶シリコンのゲート電極の両脇の領域に第２導電型のドーパントをイオン注入する第１ドーピング工程と、ゲート電極の両側面にサイドウォールスペーサを形成する工程と、第１ドーピング工程でドーピングされた領域であってサイドウォールスペーサの外側となる領域に、第２導電型の不純物をさらにイオン注入する第２ドーピング工程と、を有する半導体装置の製造方法において、第１ドーピング工程のドーパントのイオン注入後であって、サイドウォールスペーサ形成工程の前に、このドーパントがイオン注入された領域と同じ領域内にフッ素イオンをイオン注入した後、不活性ガス雰囲気下で７００〜７２０℃に保持する熱処理を行うことを特徴とする半導体装置の製造方法を提供する。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１は、本発明の一実施形態に相当する半導体装置の製造方法を示す概略断面図である。ここでは、ｎチャネル型ＭＯＳＦＥＴ（以下、「ＮＭＯＳ」と略称する。）とｐチャネル型ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」と略称する。）とからなるＣ（complementary ）ＭＯＳＦＥＴを、例にとって説明する。
【００１１】
先ず、図１（ａ）に示すように、ｐ型のシリコン基板１上に、ｎウエル２とｐウエル３を形成する。次に、これらのｎウエル２とｐウエル３の上に、それぞれゲート酸化膜４を介してゲート電極５を形成する。このゲート電極５は、ｎ型ドーパントがドーピングされているポリシリコン層５１と、ＷＳｉ層５２とからなる２層構造のゲート電極５である。ゲート酸化膜４の膜厚は８ｎｍ（８０Å）、ポリシリコン層５１の膜厚は２０００Å、ＷＳｉ層５２は１５００Å、ゲート長０．５μｍとする。
【００１２】
このゲート電極形成工程は、従来より公知の方法で行う。なお、符号１１は素子分離のために設けたＬＯＣＯＳ（Local Oxidation Of Silicon）膜である。
次に、図１（ｂ）に示すように、ｎウエル２のゲート電極５の両脇であってソース・ドレインを形成する領域６に、ｐ型ドーパントとしてＢＦ2 + をイオン注入する。次に、ｐウエル３のゲート電極５の両脇であってソース・ドレインを形成する領域７に、ｎ型ドーパントとしてＰ+ またはＡｓ+ をイオン注入する。
【００１３】
これらのイオン注入は、本発明の第１ドーピング工程に相当する。この第１ドーピング工程は、ＬＤＤ（Lightly Doped Drain ）レベルの濃度で単結晶シリコンの所定領域６，７に、ｎ型ドーパントまたはｐ型ドーパントを添加する工程である。ｎウエル２側の領域６に対するイオン注入条件は、例えば、注入エネルギー４０ｋｅＶ、注入量１×１０14ions／ｃｍ2 とする。ｐウエル３側の領域７に対するイオン注入条件は、例えば、注入エネルギー４０ｋｅＶ、注入量５×１０14ions／ｃｍ2 とする。各領域６，７の深さは例えば約５００Åとする。
【００１４】
次に、ｐウエル３側の領域７内に、Ｆ+ をイオン注入する。このイオン注入は、例えば、注入エネルギー１５ｋｅＶ、注入量２×１０14ions／ｃｍ2 の条件で行う。次に、この状態でウエハを通常の熱拡散炉内に入れ、窒素ガス１００％の雰囲気下で、７００〜７２０℃に２０分間保持する。
次に、図１（ｃ）に示すように、ゲート電極５の両側面にサイドウォールスペーサ８を形成する。このサイドウォールスペーサ形成工程は、従来より公知の方法で行う。例えば、膜厚２５００ÅでＴＥＯＳ（テトラエチルオルソシリケート）膜を形成した後、異方性ドライエッチングを行うことにより、サイドウォールスペーサ８を形成する。また、サイドウォールスペーサ８の領域６，７の位置での幅は例えば０．２μｍとする。
【００１５】
次に、ｎウエル２側の領域６のサイドウォールスペーサ８の外側となる領域６１に、ｐ型ドーパントとしてＢＦ2 + をさらにイオン注入する。次に、ｐウエル３側の領域７のサイドウォールスペーサ８の外側となる領域７１に、ｎ型ドーパントとしてＡｓ+ をイオン注入する。
これらのイオン注入は、本発明の第２ドーピング工程に相当する。この第２ドーピング工程は、領域６１，７１のドーパント濃度をソース・ドレインレベルに高くするために、ｎ型ドーパントまたはｐ型ドーパントをさらに添加する工程である。ｎウエル２側の領域６１に対するイオン注入条件は、例えば、注入エネルギー３５ｋｅＶ、注入量２．０×１０15ions／ｃｍ2 とする。ｐウエル３側の領域７１に対するイオン注入条件は、例えば、注入エネルギー３５ｋｅＶ、注入量２．０×１０15ions／ｃｍ2 とする。各領域６１，７１の深さは例えば約３００Åとする。
【００１６】
これにより、図１（ｄ）に示すように、ｎウエル２に、ソース・ドレイン領域６１の内側にＬＤＤ領域６２を有する構造のＰＭＯＳが形成され、ｐウエル３には、ソース・ドレイン領域７１の内側にＬＤＤ領域７２を有する構造のＮＭＯＳが形成される。
次に、このウエハの表面にＢＰＳＧ膜（Boro-phospho silicate glass film：Ｂ2 Ｏ3 とＰ2 Ｏ5 が添加されたＳｉＯ2 膜）を形成した後、８５０℃で２０分間、窒素雰囲気下で熱処理を行う。その後、金属配線形成等の各工程を従来より公知の方法で行うことにより、ＣＭＯＳＦＥＴが得られる。
【００１７】
上述のＦ+ のイオン注入工程と、窒素ガス１００％の雰囲気下で７００〜７２０℃に２０分間保持する熱処理工程を行わず、これ以外の点は全て同様にして作製したＣＭＯＳＦＥＴでは、ＮＭＯＳに数％の確率で低電圧（ドレイン電圧０．１Ｖ以下）でのｐｎ接合リークが生じていた。これに対して、上述の方法で得られたＣＭＯＳＦＥＴのＮＭＯＳには、低電圧でのｐｎ接合リークは生じていなかった。すなわち、この実施形態の方法により、低電圧でのｐｎ接合リークが低減されたＣＭＯＳＦＥＴを得ることができる。
【００１８】
その理由について、図２を用いて説明する。
ｐｎ接合リークはシリコンの結晶欠陥に起因する。すなわち、結晶の転位等によって生じたダングリングボンド（dangling bond ，結合していない結合の手：Ｓｉ−）が線状に並んでいると、ホッピング機構によりこの線に沿ってキャリアの伝導が生じて、漏れ電流が発生する。
【００１９】
例えば、ｐウエル３に対するｎ型ドーパントのイオン注入により、ｐウエル３のｐｎ接合位置にシリコンのダングリングボンド３１が生じる。このダングリングボンド３１は、Ｆ+ のイオン注入工程と、窒素ガス１００％の雰囲気下で７００〜７２０℃に保持する熱処理工程とによって、フッ素原子９と反応して結合する。その結果、結晶欠陥が修復されて、ｐｎ接合リークが低減される。
【００２０】
この熱処理工程の熱処理温度が７００℃未満では、ダングリングボンド３１とフッ素原子９との反応が生じ難い。熱処理温度が７２０℃を超えると、イオン注入されたＦ+ が、ダングリングボンド３１と結合する前に蒸発して外部に放出され易くなる。
なお、ＰＭＯＳ側では、ｎウエル２にｐ型ドーパントとしてＢＦ2 + をイオン注入しているため、このドーピングによって、フッ素原子が領域６内に導入される。そのため、後からＦ+ のイオン注入工程と熱処理工程を行わなくても、結晶欠陥の修復作用が得られている。従来よりｐｎ接合リークが特にＮＭＯＳ側で問題となっていて、ＰＭＯＳ側では特に問題になっていなかった理由はこのためであると推測される。
【００２１】
したがって、この実施形態では、ドーパントのイオン注入後のＦ+ のイオン注入工程と熱処理工程を、ＮＭＯＳ側のみで行っている。しかしながら、本発明はこれに限定されず、ＰＭＯＳでｐ型ドーパントとしてフッ素原子を含まないイオンをイオン注入する場合には、このドーパントのイオン注入後にＦ+ のイオン注入工程を行い、その後に上述の熱処理工程を行うことが好ましい。
【００２２】
【発明の効果】
以上説明したように、本発明の方法によれば、ゲート長が短く、ゲート酸化膜の厚さが薄く、ソース・ドレイン領域のｐｎ接合深さが浅い場合でも、ＭＯＳＦＥＴの低電圧でのｐｎ接合リークを低減することができる。その結果、より微細化されたＭＯＳＦＥＴが高い歩留りで得られるようになるとともに、信頼性も向上する。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当する半導体装置の製造方法を示す概略断面図である。
【図２】本発明の作用を説明するための図である。
【符号の説明】
１  シリコン基板
２  ｎウエル
３  ｐウエル
４  ゲート酸化膜
５  ゲート電極
６  ソース・ドレインを形成する領域（単結晶シリコンの所定領域）
７  ソース・ドレインを形成する領域（単結晶シリコンの所定領域）
８  サイドウォールスペーサ
９  フッ素原子
１１  ＬＯＣＯＳ膜
３１  ダングリングボンド
５１  ポリシリコン層
５２  ＷＳｉ層
【図１】
0003687776.tif 000002
【図２】
0003687776.tif 000003