(57)【特許請求の範囲】
【請求項１】
３次元回路を製造する方法において、
（ａ）第１基板（１００）と第２基板（１０４）とを準備するステップであって、上記各基板はその中に性能に関して既にテスト済の複数の部品（１０２ａ〜１０２ｈ，１０６ａ〜１０６ｈ）をそれぞれ持つステップと、
（ｂ）複数の個別チップ（１０８ａ〜１０８ｅ，１１０ａ〜１１０ｃ）を得るために上記第２基板（１０４）をダイシングするステップであって、上記各個別チップは少なくとも１つの部品を持つステップと、
（ｃ）３次元構造体（１３０）を得るために、上記個別チップ（１０８ａ〜１０８ｅ，１１０ａ〜１１０ｃ）を上記第１基板（１００）の上に配置してそれらを上記第１基板（１００）に接続するステップであって、その際、上記第１基板（１００）内の性能の良好な部品（１０２ａ〜１０２ｃ，１０２ｆ〜１０２ｈ）に性能の良好な部品を持つ個別チップ（１０８ａ〜１０８ｅ）を接続し、かつ上記第１基板（１００）内の性能不良な部品（１０２ｄ，１０２ｅ）に機能を持たないチップ素子（１１０ａ〜１１０ｃ，１２０ａ〜１２０ｂ）を接続するステップと、
（ｄ）３次元回路（１５０ａ〜１５０ｃ）を得るために上記３次元構造体（１３０）をダイシングするステップと、を含む方法。
【請求項２】
請求項１に記載の方法において、
上記機能を持たないチップ素子は、上記第２基板（１０４）をダイシングして得られかつ性能不良の部品を含む個別チップ（１１０ａ〜１１０ｃ）であるか、あるいは回路構造を持たない適切な大きさの基板であることを特徴とする方法。
【請求項３】
請求項１または２に記載の方法において、
第３基板が準備され、その中には性能に関して既にテスト済の複数の部品が配置されており、上記第３基板はダイシングされて各々が少なくとも１つの部品を持つ個別チップ（１３６ａ〜１３６ｈ）になり、
上記ステップ（ｄ）の前に、
上記第３基板の上記個別チップ（１３６ａ〜１３６ｈ）を上記第２基板（１０４）の個別チップの上に配置してそこに接続するステップであって、この際、上記第２基板の性能の良好な個別チップに上記第３基板の性能の良好な部品を含む個別チップ（１３６ａ〜１３６ｃ，１３６ｆ〜１３６ｈ）を接続し、さらに上記第２基板の性能不良の個別チップに機能を持たないチップ素子（１３６ｄ，１３６ｅ）を接続するステップが実行されることを特徴とする方法。
【請求項４】
請求項１乃至３のいずれかに記載の方法において、
上記ステップ（ｃ）は、上記第１基板（１００）内の部品（１０２ａ〜１０２ｈ）と上記個別チップ（１０８ａ〜１０８ｅ，１１０ａ〜１１０ｃ，１２０ａ〜１２０ｂ）との電気的接続を含むことを特徴とする方法。
【請求項５】
請求項４に記載の方法において、
上記電気的接続のステップは、
上記３次元構造体（１３０）の表面を平面化するステップと、
上記個別チップと上記第１基板（１００）内の部品との間に電気的接続部（１４４ａ〜１４４ｄ，１４６ａ〜１４６ｄ）を形成するステップと、を含むことを特徴とする方法。
【請求項６】
請求項１乃至５のいずれかに記載の方法において、
上記ステップ（ｂ）は、
上記第２基板（１０４）の１つの表面に補助基板（１４０）を取り付けるステップと、
上記第２基板（１０４）を上記１つの表面の反対側の面から薄くするステップと、
上記第２基板（１０４）をダイシングするステップとを含み、
上記補助基板（１４０）は上記ステップ（ｄ）の前に取り除かれることを特徴とする方法。
【請求項７】
請求項６に記載の方法において、
上記第２基板（１０４）は研磨あるいはエッチング等で薄くされることを特徴とする方法。
【請求項８】
請求項１乃至７のいずれかに記載の方法において、
上記第１基板（１００）は上記ステップ（ａ）〜（ｃ）に従って製造された３次元構造体であることを特徴とする方法。
【請求項９】
請求項１乃至８のいずれかに記載の方法において、
上記個別チップは上記第１基板（１００）に対して接着層を介して接続されることを特徴とする方法。
【請求項１０】
請求項１乃至９のいずれかに記載の方法において、
上記第１基板（１００）と上記第２基板（１０４）とは、単結晶シリコン基板、ＳＯＩ基板、またはＩＩＩ−Ｖ半導体基板であることを特徴とする方法。
【請求項１１】
請求項１乃至１０のいずれかに記載の方法において、
上記ステップ（ａ）は、
第１半導体ウエハをその中に複数の部品（１０２ａ〜１０２ｈ）を形成するように処理するステップと、メタライズ構造を形成するステップとによって上記第１基板（１００）を製造するステップと、
上記第１基板（１００）内の上記複数の部品（１０２ａ〜１０２ｈ）を性能の良好な部品と性能不良の部品との区別ができるようにそれらの性能に関してテストするステップと、
第２半導体ウエハをその中に複数の部品（１０６ａ〜１０６ｈ）を形成するように処理するステップと、メタライズ構造を形成するステップとによって上記第２基板（１０４）を製造するステップと、
上記第２基板（１０４）内の上記複数の部品（１０６ａ〜１０６ｈ）を性能の良好な個別チップと性能不良の個別チップとの区別ができるようにそれらの性能に関してテストするステップと、
を含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
本発明は３次元回路、特に３次元集積回路の製造方法に関するものである。
【０００２】
３次元回路の集積とは、プレーナ技術により製造された部品の垂直方向の結合を意味する。３次元集積されたマイクロエレクトロニクスのシステムの利点は、特に２次元システムとの比較において、例えば同じ設計規定内でより高い実装密度とスイッチング速度が到達可能となる点である。高いスイッチング速度は、一方では個々の部品あるいは回路間のより短い経路により、他方ではデータの並行処理の可能性により達成されるものである。このシステムの機能能力は、配置位置が自由に選択可能でかつＶＬＳＩ（超高度集積）に適した垂直方向接続を備えた接続技術を用いた時に、最も向上させることができるであろう。
【０００３】
自由に選択可能な垂直方向の接点を備えた３次元の回路を作るために、以下の方法が公知である。
【０００４】
Y. Akasaka, Proc. IEEE 74 (1986)1703には、処理を完了した部品層の上に多結晶シリコンを載せて再結晶化させ、その再結晶化する層中でさらなる部品を製造することが提案されている。この方法の欠点は、再結晶化工程での高い熱負荷と、全体システムの必然的な逐次処理とによって引き起こされる下層内部品の性能劣化による歩留りの低下である。全体システムの逐次処理は一方では、製造工程において長い処理時間を必要とし、他方では処理工程に起因する不合格品の蓄積により歩留りを低下させる結果となる。この両者は、個々の平面を別々の基板内で別々に処理する場合と比べて、製造コストを著しく上昇させてしまう。
【０００５】
Y. Hayashiその他によるProc. 8th Int. Workshop on Future Electron Devices,1990,p.85は、最初に個々の部品面を互いに離れた状態で別々の基板内に製造することを提案している。その後、基板は数ミリメートルに薄くされ、前面および背面に接点を具備し、接合工程により垂直方向に結合される。しかし前面および背面の接点を具備するためには、標準的な半導体（ＣＭＯＳ）の製造技術には含まれない特別な工程、すなわち、ＭＯＳと適合性のない材料（例えば金）の処理工程と基板の背面の構造化工程等が必要となる。
【０００６】
米国特許第４，９３９，５６８号公報には、１つの支持基板の上に個別の集積回路（ＩＣ）を積み重ねて１つの積層チップを形成するという３次元集積回路構造の製造方法が開示されている。この方法では、まず初めに、処理が完了した複数の集積回路を備えた１つの基板が個別チップに分割される。これにより、ウエハレベルの処理工程が終了する。これらのチップはテストされ、１つ目の個別チップが熱圧着により支持基板上に取り付けられる。このステップの後、次のチップが同じ方法で上記１つ目のチップの上に取り付けられる。このようにして１つ目のチップ積層が完成した後に、２つ目のチップ積層の製造が他の支持基板上で開始する。そのため、ウエハレベルにおいてチップ積層のさらなる処理工程を加えることは、この方法では不可能である。
【０００７】
上述の方法の本質的な欠点は、シリコン技術の分野で使用可能な装置がディスク型の基板、いわゆるウエハを処理することしかできないという事実から生じるものである。ディスク型ではない基板、特に個別チップの処理は、経験的な実験装置においてのみ可能であるが、高い歩留りを要求される工業生産体制の中では不可能である。
【０００８】
米国特許第４，９５４，８７５号公報には、個々のウエハを積層させて３次元集積構造を製造する方法が開示されており、この場合、個々の部品平面の接続は、特別に形成された経路（貫通孔）を介して達成される。多数の同一の部品、いわゆるチップを備えた基板が結合される時、１つの多層システムの製品の最終的な歩留りは、個々の製品の歩留りから結果として生まれるものである。そのため、この公報に開示されたシステムのような複数の部品平面を持つ１つのシステムの製品歩留りは、公知の方法では劇的に低下してしまう。例えばもし、個々の平面の歩留りが８０％であるとすれば、１つの全体システムが１０平面を持つ場合の最終的な歩留りは、約１０％だけになってしまう。これでは、そのようなシステムは経済的ではないし、この生産技術は非常に特別な適用分野にしか使用が限られることになる。部品基板の歩留りはまた、回路の種類と生産工程にも依存する。例えば記憶部品の生産において達成された歩留りは非常に高いが、その反対にマイクロプロセッサのような論理チップの生産において達成された歩留りは目立って低い。特に、複数種類のそのような回路が１つ１つ上に積み重ねられる場合には、総合的な製品の歩留りが最も歩留りが低い回路のタイプによって決定されるという可能性があまりにも高い。
【０００９】
米国特許第５，５６３，０８４号公報には、従来の標準的な工業設備を活用して３次元集積回路を製造する方法が開示されている。この方法は、これまでに開示されてきた方法の製品歩留りに比べ、ウエハのレベルにおいて相当高い歩留りを達成する。この方法によれば、２つの完全に処理された基板が接続される。しかし、上部の基板には事前に機能テストが施され、そのテストによって基板の中の無傷のチップが選択される。次に、この基板は背面から薄くされ、個別のチップに分割される。そして、接着層を備えた下部基板の上に、選択された無傷のチップだけが並列で整列した状態で取り付けられる。選択されたチップだけが取り付けられることから、歩留りの向上が達成される。しかしながら、欠陥のあるサブシステムの場合でも無傷のチップが取り付けられて無駄になるので、不必要なコストを生む結果になる。
【００１０】
本発明の目的は、上述の製造方法に比べて改良され、従来の標準的な工業設備を活用しながらウエハレベルで高いシステム歩留りを達成でき、従来の公知の方法に比べて製造コストを低減できる３次元集積回路の製造方法を提供することである。
【００１１】
この目的は請求項１に記載の方法により達成される。
本発明が提供する３次元回路の製造方法においては、まず第１基板および第２基板が準備され、これら各基板の中には、性能(operability) に関してテスト済の複数の部品または回路部が設けられている。次に、複数の個別チップを得るために第２基板がダイシングされ、これら個別チップはそれぞれ少なくとも１つの部品を持つ。その後、１つの３次元構造体を得るために、上記個別チップは第１基板の上に配置され、その第１基板に接続される。この時、第１基板内の性能の良好な部品には性能の良好な部品を持つ個別チップがそれぞれ接続され、第１基板内の性能不良な部品には機能を持たないチップ素子が接続される。最後に、３次元回路を得るために、上記３次元構造体がダイシングされる。
【００１２】
望ましい実施例によれば、上記第１基板および第２基板を準備するステップは、以下に示す工程を含む。即ち、まず第１半導体ウエハをその中に複数の部品を形成するように処理し、かつそれらの部品のテスト用接触部となるメタライズ構造(metallization structure) を形成することから成る第１基板製造工程と、この第１基板内に形成された複数の部品を性能に関してテストし、性能が良好な部品と性能不良部品との区別を可能にするテスト工程と、第２半導体ウエハをその中に複数の部品を形成するように処理し、かつメタライズ構造を形成することから成る第２基板製造工程と、この第２基板内に形成された複数の部品を性能に関してテストし、性能が良好な個別チップと性能不良の個別チップとの区別を可能にするテスト工程とを含む。
【００１３】
本発明のさらに望ましい実施例によれば、機能を持たないチップ素子として使用されるチップとは性能不良の個別チップであり、第１基板内の性能不良部品と接続されるものである。
【００１４】
本発明のさらに望ましい実施例によれば、第１基板は部品が積層した状態の複数の部品層を既に含んでいてもよい。また第２基板は、個別チップを取り付けた後でかつ上記構造体をダイシングする前に、さらなる部品面をチップのような取付モードで具備してもよい。
【００１５】
総合的には、本発明にかかる方法は、既に公知でありかつ実用化された方法ステップを用いるものであり、新たな処理は何も開発する必要がないという本発明の特別な利点を有する。本発明の１つの利点は、ウエハレベルにおける処理が可能であるという事実の中にある。
【００１６】
本発明にかかる方法によれば、一方では無傷のチップだけが下部に位置する部品層の無傷の各チップに対して取り付けられ、他方では欠陥を持つチップが下部に位置する部品層の同様に欠陥を持つチップに対して取り付けられる。これにより、全体のシステムの歩留りが個々の処理済の基板の歩留りに対して依存する割合が著しく減少し、有利になる。１つの部品層の中から欠陥を持つ個別チップのみを取り除くことが可能であるので、１つの欠陥層が積層部品全体を損なうことはもはやなくなるであろう。さらに、本発明にかかる方法は３次元集積回路の製造における歩留りを著しく増大させ、同時に製造コストを減少させるであろう。
【００１７】
以下に、本発明の望ましい実施例を添付図を参照しながら詳細に説明する。
図１は本発明にかかる方法の第１実施例を示す概略図であり、
図２は本発明にかかる方法の第２実施例により製造された３次元構造体を示す概略図であり、
図３の（ａ）〜（ｇ）は本発明にかかる方法の第３実施例の各ステップを示す。
【００１８】
本発明にかかる３次元回路の製造方法の第１実施例を、図１を参照しながら以下に詳細に説明する。以下の説明においては、異なる図中にある同一または類似の要素に対しては同一の参照番号を付す。
【００１９】
最初、第１基板１００が準備され、この基板１００の中には図１内で概略的に示された複数の部品１０２ａ〜１０２ｈが配置されている。これら個別部品１０２ａ〜１０２ｈは例えばマイクロプロセッサのような記憶部品または論理チップであってもよい。この場合、１つの基板内に一種類の部品のみを形成することが有利であろう。さらにここで注意すべきは、図１は大きさに関しては真実を示していないという点と、明瞭さを追求する意味から少数の部品しか図中に示していないという点である。しかしながら、このような基板１００が現実に製造される場合には、その中に多数個の部品が配置されるであろうことは明らかである。
【００２０】
上記基板１００の中に配置された部品１０２ａ〜１０２ｈは性能に関して既にテスト済である。つまり、機能テストが既に実行され、簡潔に示すため、性能が良好な部品１０２ａ〜１０２ｃと１０２ｆ〜１０２ｈとに対しては印を付さず、他方、性能不良の部品１０２ｄと１０２ｅに対しては図中で点印を付して示している。
【００２１】
さらに第２基板１０４が準備され、この基板１０４もまたその中に複数の部品１０６ａ〜１０６ｈが配置されており、これを表現した図は上記第１基板１００を表現した図に類似している。また、これら部品１０６ａ〜１０６ｈも性能に関して既にテスト済であり、性能不良の部品１０６ｃ，１０６ｅ，１０６ｆに対しては点印が付され、性能が良好な部品１０６ａ，１０６ｂ，１０６ｄ，１０６ｇ，１０６ｈに対しては特に印が付けられていない。
【００２２】
次のステップにおいて、第２基板１０４はダイシングされ、その結果、複数の性能の良好な個別チップ１０８ａ〜１０８ｅおよび複数の性能不良の個別チップ１１０ａ〜１１０ｃを得る。この過程は、図中において矢印１１２および１１４により概略的に示される。性能の良好な個別チップ１０８ａ〜１０８ｅは、第２基板１０４の部品でかつ性能に関するテストにおいて良好と判断された部品１０６ａ，１０６ｂ，１０６ｄ，１０６ｇ，１０６ｈを含んでいる。他方、性能不良の個別チップ１１０ａ〜１１０ｃは、第２基板１０４の部品でかつ性能に関するテストにおいて不良と判断された部品１０６ｃ，１０６ｅ，１０６ｆを含んでいる。
【００２３】
次の方法ステップでは、性能の良好な個別チップ１０８ａ〜１０８ｅは第１基板１００の上に配置され、そこに接続される。この時、これら性能の良好な個別チップ１０８ａ〜１０８ｅは、第１基板１００内の性能が良好な部品１０２ａ〜１０２ｃと１０２ｆ〜１０２ｈとに対して接続される。この様子は、図において矢印１１６により概略的に示される。
【００２４】
性能不良の個別チップ１１０ａ〜１１０ｃもまた、第１基板１００の上に配置され、そこに接続される。この実施例においては、性能不良の個別チップ１１０ａ〜１１０ｃの個数の方が、第１基板１００内にある性能不良の部品１０２ｄ，１０２ｅの個数よりも多いので、この場合は、性能不良の個別チップ１１０ａ〜１１０ｃのうち２個だけが前述と同様の方法で第１基板１００の上に配置され、そこに接続される。この様子は、図において矢印１１８により概略的に示される。
【００２５】
この例においては、性能が良好な個別チップの個数が不足しているが、このように不足が生じた場合には、例えばこの製造方法において先行する処理の中で使用されずに余分となっていた性能の良好な個別チップを用いて補うことができる。
【００２６】
上述のように、第１基板１００の性能不良の部品に接続するものとして性能不良の個別チップ１１０ａ〜１１０ｃを使用する代わりに、矢印１２２で示すように、機能を持たない単純なチップ素子１２０ａと１２０ｂとを第１基板１００の性能不良の部品に接続するものとして使用することも可能である。これらの機能を持たないチップ素子１２０ａと１２０ｂは、例えば適切な大きさを持ちかつ回路構造を持たないか、あるいは任意の回路構造を持つような、適切に構成された半導体であっても良い。これら機能を持たないチップ素子１２０ａ，１２０ｂと、第２基板１０４の性能不良の個別チップ１１０ａ〜１１０ｃとを区別するために、添付図の中では機能を持たないチップ素子１２０ａ，１２０ｂに対して“ｘ”のマークを付して表している。
【００２７】
ここで言う「第１基板１００内の各部品に対する個別チップの接続」とは、機械的な接続に加えて、第１基板内の各部品と各個別チップとの間の電気的な接続をも含んでいる。
【００２８】
全ての個別チップが第１基板１００の上に配置された時、１つの３次元構造体が得られる。この構造体が、最後の方法ステップにおいてダイシングされ、複数の３次元回路が得られる。しかし、この最後のステップは図１には示されていない。
【００２９】
図２を参照しながら、３次元構造体について以下に説明する。この３次元構造体は、本発明に係る方法の第２実施例に従って得られるものである。この３次元構造体はその全体が参照番号１３０で示され、第１基板１００を備えている。この第１基板１００の上には、第２基板１０４をダイシングすることにより得られ第１平面または層１３２内にある複数の個別チップが、図中に点線で示されるように配置される。さらに、この３次元構造体１３０は第２平面または層１３４を含み、この第２平面１３４内には、第３基板（図示せず）をダイシングして得られた複数の個別チップ１３６ａ〜１３６ｈが含まれる。また、この第３基板は性能に関してテスト済の複数の部品を含み、この第３基板をダイシングすることにより図２に示された複数の個別チップ１３６ａ〜１３６ｈが形成される。このうちの個別チップ１３６ａ〜１３６ｃ，１３６ｆ〜１３６ｈは性能の良好な部品を含み、一方他の個別チップ１３６ｄと１３６ｅは性能不良の部品を含む。
【００３０】
図２に関して指摘しておくが、図を明確に見やすくする目的で、第１平面１３２内の個別チップと第１基板１００内の部品については、性能不良のものを除いて番号の指定を省略する。
【００３１】
図２からさらに分かるように、第３基板の個別チップ１３６ａ〜１３６ｈは、図１を参照しながら前述した方法と同様の方法で配置されている。即ち、第２平面１３４内の性能の良好な個別チップは、第１平面１３２内の性能の良好な個別チップの上に配置され、かつこれら第１平面１３２内の良好な個別チップに対して接続される。他方でも同様に、第２平面１３４内の性能不良の個別チップは、第１平面１３２内の性能不良の個別チップに対して接続される。
【００３２】
さらに指摘しておくべきことは、図２において第２平面１３４が省略される時は、図１に関係して説明した方法にかかる３次元構造体が得られる。
【００３３】
以下に、図３を参照しながら、本発明の第３実施例にかかる方法の個々のステップを詳細に説明する。
【００３４】
図３の（ａ）は未処理の第２基板１０４を示す。この基板１０４の中に、それ自体は公知の処理ステップにより個々の部品１０６ａ〜１０６ｄが形成され、図３の（ｂ）に示される構造が得られる。次に、図３の（ｃ）から分かるように、基板１０４の表面でかつ部品１０６ａ〜１０６ｄが形成された表面上に、補助基板または層１４０が形成される。その後、基板１０４は補助基板１４０が配置された表面とは反対側の表面から、厚みを薄くされる。次に基板１０４はダイシングされ、その結果、図３の（ｄ）に示されるように、性能の良好な部品１０６ａ，１０６ｂ，１０６ｄを持つ性能の良好な個別チップ１０８ａ〜１０８ｃと、性能不良の部品１０６ｃを持つ性能不良の個別チップ１１０ａとが生成される。図３の（ｄ）においては、これらのチップと部品とは、既に基板１００の上に配置されかつそこに接続されている。このうち、個別チップ１０８ａ〜１０８ｃはそれぞれ第１基板１００内の性能の良好な部品１０２ａ〜１０２ｃに接続され、性能不良の個別チップ１１０ａは基板１００内の性能不良の部品１０２ｄに（図１に言及した説明と同様に）接続されている。図から分かるように、第２基板１０４のダイシングと第１基板１００上への個別チップの配置により、個別チップが溝によって分離されるような回路の配置が得られる。図３の（ｄ）から分かるように、補助基板１４０はダイシングステップの後で取り除かれる。
【００３５】
さらなるフォトリソグラフィー処理（photolithographic processing) を可能にするために、結果として生成された３次元構造体１３０は、さらなる上層１４２を取り付けることにより、平面状に形成される。この状態は図３の（ｅ）に示される。
【００３６】
次の図３のステップ（ｆ）では、個別チップと第１基板１００内の部品との電気的接続が達成される。
【００３７】
図から分かるように、チップ内の個々の部品と第１基板１００内の個々の部品との間の電気的接続部１４４ａ〜１４４ｄが、それ自体は公知の方法で形成される。同様に、個別チップ内の部品の接点でありかつ３次元構造体１３０の表面に接する接点１４６ａ〜１４６ｄが形成される。
【００３８】
次に、３次元構造体１３０はダイシングされ、図３の（ｇ）に示される個々の３次元回路１５０ａ〜１５０ｃが得られる。ここで指摘すべきことは、この図に示された３つの回路のみがここで得られたということである。なぜなら、４つ目の回路は性能不良の部品であり、既に取り除かれているからである。
【００３９】
上述の方法に関してここで指摘すべきことは、第２基板１０４を薄くするという工程は、例えば研磨あるいはエッチング等で実行されてもよく、また使用される基板は、例えば単結晶シリコン基板、ＳＯＩ基板、あるいは III−Ｖ半導体基板などでもよい。
【００４０】
さらに指摘すべきことは、望ましい実施例によれば、個別チップが取り付けられる第１基板１００の表面は、接着層(adhesive layer)を持つ。
【００４１】
上述から明らかなように、本発明は、２つの充分に回路処理された基板（ウエハ）１００，１０４であって、かつ回路構造１０２ａ〜１０２ｈ，１０６ａ〜１０６ｈとメタライズ部１４４ａ〜１４４ｄ，１４６ａ〜１４６ｄとをそれぞれ含む基板１００，１０４が、例えば上記接着層により相互接続される方法を提供するものである。この接着層は追加的に不動態化機能(passivating function)を持ってもよく、および／または表面を平面化する役割を持ってもよい。上記基板１００，１０４は接続される前に機能テストを受ける。この機能テストにより、無傷のチップ１０２ａ〜１０２ｃ，１０２ｆ〜１０２ｈおよび１０６ａ，１０６ｂ，１０６ｄ，１０６ｇ，１０６ｈが決定される。次に、上部の（第２）基板１０４が背面から薄くされ、個別チップ１０８ａ〜１０８ｅ，１１０ａ〜１１０ｃに分割される。そして、これらのチップは上述の２つのグループ、すなわち性能の良好なチップ１０８ａ〜１０８ｅと欠陥チップ１１０ａ〜１１０ｃとに分類される。この後、第１平面１３２のチップは、接着層を備えた下部基板１００（第１基板）上に、並列かつ１列に整列した状態で取り付けられる。そのため、新たなチップ平面１３２はこれらのチップから構成される。低いコストと同様に高いシステム歩留りを達成するために、下部平面の無傷のチップに対しては、上部平面の選択された無傷のチップが排他的に取り付けられる。他方、下部平面の欠陥チップに対しては、上部平面の欠陥チップが排他的に取り付けられる。欠陥チップに代えて、同様のサイズを持ち、いかなる回路構造も持たないかあるいは任意の回路構造を持つ半導体素子１２０ａ，１２０ｂが用いられてもよい。
【００４２】
下部基板１００は、部品が積層した状態の複数の部品層を備えてもよい。上部基板１０４のチップは、本発明の方法の範囲内において機能テストを受けても良いし、あるいは既に機能チェックが終了しかつテスト済みで、例えばマークを付した欠陥チップを持つ基板が準備されて使用されても良い。最後に、上部基板１０４が薄くされ分割される前に、この基板１０４に補助基板１４０が取り付けられる。ＳＯＩ基板の場合には、上部基板を部品層に近いレベルまで薄くする代わりに、酸化物層の下の基板領域を取り除くこともできる。
【００４３】
個別チップがこの時点で既に下部基板に取り付けられているので、連続的な表面はもはや存在せず、チップの間には溝が形成されている。この状態で特定の処理ステップ、特にフォトリソグラフィー法は、高い歩留りで実行することはもはや不可能である。そのため、望ましくは上述のプレーナステップ（平面化処理, planarization step) がここに挿入される。
【００４４】
これ以後のさらなる処理ステップは、米国特許第５，５６３，０８４号公報に示された方法に対応する。この文献の開示内容は、本明細書の中にも、参照しながら組み込まれている。
【００４５】
同様の方法により、さらなる部品平面１３４がチップ毎(chipwise)に取り付けられてもよい。これまでに製造された部品の積層および組み立てられた基板は、ここでは新たなより下部の基板の役割を果たす。本発明にかかる方法の場合には、平面の個数は限られたものではなく、さらに、個別の平面だけでなく、既に複数の平面を含むサブ積層(sub-stack) でも、チップ毎に載せることができる。
【図面の簡単な説明】
【図１】本発明にかかる方法の第１実施例を示す概略図である。
【図２】本発明にかかる方法の第２実施例により製造された３次元構造体を示す概略図である。
【図３】（ａ）〜（ｇ）は本発明にかかる方法の第３実施例の各ステップを示す図である。
【符号の説明】
１００      第１基板
１０４      第２基板
１０２ａ〜１０２ｃ，１０２ｆ〜１０２ｈ  性能の良好な部品
１０８ａ〜１０８ｅ    性能の良好な部品を含む個別チップ
１０２ｄ，１０２ｅ    性能不良の部品
１１０ａ〜１１０ｃ，１２０ａ，１２０ｂ    機能を持たないチップ素子
【図１】
0003660904.tif 000002
【図２】
0003660904.tif 000003
【図３】
0003660904.tif 000004