(57)【特許請求の範囲】
【請求項１】
隣接して交互に配置された第１の電極及び第２の電極と、該第１の電極及び第２の電極の伸びる方向と直交する方向に伸びるアドレス電極とを有するプラズマディスプレイパネルと、前記第１の電極にサステインパルスを供給するＸサステイン回路と、前記第２の電極にサステインパルスを供給するＹサステイン回路とを備えるプラズマディスプレイ装置において、
前記Ｘサステイン回路と前記Ｙサステイン回路は、
前記サステインパルスを供給する経路と高電位電源線及び低電位電源線との間に接続された第１及び第２の出力素子と、
前記第１及び第２の出力素子を駆動する第１及び第２のドライブ回路と、
前記第１の出力素子をオンするタイミングを調整する第１の位相調整回路と、
前記第２の出力素子をオンするタイミングを調整する第２の位相調整回路とを備え、
前記第１及び第２の位相調整回路は、前記調整が個別に調整可能であることを特徴とするプラズマディスプレイ装置。
【請求項２】
請求項１に記載のプラズマディスプレイ装置であって、
前記Ｘサステイン回路と前記Ｙサステイン回路は、前記プラズマディスプレイパネルの表示容量との間で形成される共振回路を有し、前記サステインパルスの印加を解除する時のエネルギを回収して前記サステインパルスの次の印加時に使用する電力回収回路を備えるプラズマディスプレイ装置。
【請求項３】
請求項２に記載のプラズマディスプレイ装置であって、
前記Ｘサステイン回路と前記Ｙサステイン回路は、
前記サステインパルスを供給する経路と前記電力回収回路の接続状態を、前記電力回収回路から前記経路に電力を供給する状態に切り換える第３の出力素子と、前記経路から前記電力回収回路に電力を回収する状態に切り換える第４の出力素子と、
前記第３の出力素子をオンするタイミングを調整する第３の位相調整回路と、
前記第４の出力素子をオンするタイミングを調整する第４の位相調整回路と、
前記第３及び第４の出力素子を駆動する第３及び第４ドライブ回路とを備え、
前記第３の出力素子がオンしてから前記第１の出力素子がオンするまでの時間差、及び前記第４の出力素子がオンしてから前記第２の出力素子がオンするまでの時間差を調整可能であるプラズマディスプレイ装置。
【請求項４】
請求項１又は２に記載のプラズマディスプレイ装置であって、
前記プラズマディスプレイパネルは、前記第２の電極の一方に隣接する前記第１の電極とで第１の表示ラインを形成し、前記第２の電極の他方に隣接する前記第１の電極とで第２の表示ラインを形成し、１画面の表示フィールドを複数のサブフィールドで構成し、表示を行うサブフィールドを組み合わせることにより階調表示を行い、
前記Ｘサステイン回路は、前記第１の電極の奇数番目の電極に前記サステインパルスを供給する第１Ｘサステイン回路と、偶数番目の電極に前記サステインパルスを供給する第２Ｘサステイン回路とを備え、
前記Ｙサステイン回路は、前記第２の電極の奇数番目の電極に前記サステインパルスを供給する第１Ｙサステイン回路と、偶数番目の電極に前記サステインパルスを供給する第２Ｙサステイン回路とを備えるプラズマディスプレイ装置。
【請求項５】
請求項４に記載のプラズマディスプレイ装置であって、
前記第１及び第２Ｘサステイン回路と、前記第１及び第２Ｙサステイン回路は、それぞれ前記第１及び第２の位相調整回路を備え、
前記第１Ｘサステイン回路の出力するサステインパルスと、前記第１又は第２Ｙサステイン回路の出力するサステインパルスとの立ち上がりタイミング又は立ち下がりタイミングの差、及び前記第２Ｘサステイン回路の出力するサステインパルスと、前記第１又は第２Ｙサステイン回路の出力するサステインパルスとの立ち上がりタイミング又は立ち下がりタイミングの差が所定値以下になるように調整されているプラズマディスプレイ装置。
【請求項６】
請求項５に記載のプラズマディスプレイ装置であって、
前記所定値は±３０ｎｓであるプラズマディスプレイ装置。
【請求項７】
請求項１から６のいずれか１項に記載のプラズマディスプレイ装置であって、
前記第１及び第２の位相調整回路は、前記プラズマディスプレイパネルの前記第１又は第２の電極に前記サステインパルスを印加した時の波形を観察して設定されるプラズマディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイ装置及びその製造方法に関し、特に消費電力を低減するためにサステイン回路に電力回収回路を有するプラズマディスプレイ装置、及び複数の第１及び第２の電極を隣接して配置し、すべての電極間で表示ラインを形成するＡＬＩＳ方式のプラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置に関する。
【０００２】
【従来の技術】
プラズマディスプレイパネル（ＰＤＰ）は、自己発光型であるので視認性がよく、薄型で大画面表示及び高速表示が可能であることから、ＣＲＴに替わる表示パネルとして注目されている。基本的なＰＤＰの構成については、特開平７−１６０２１９号公報、特開平９−１６０５２５号公報及び特開平９−３２５７３５号公報などに開示されているので、ここでは詳細な説明は省略し、本発明に直接関係する点についてのみ説明する。
【０００３】
図１は、一般的なＰＤＰ装置の全体構成を示すブロック図である。ＰＤＰ１０は、ｎ本のＸ電極１１とＹ電極１２とを隣接して交互に配置して、ｎ組のＸ電極１１とＹ電極１２の組を形成し、各組のＸ電極１１とＹ電極１２の間で表示のための発光を行う。Ｙ電極とＸ電極は表示電極と呼ばれるが、維持電極又はサステイン電極とも呼ばれることもある。アドレス電極１３は、表示電極の伸びる方向に垂直な方向に設けら、Ｘ電極１１とＹ電極１２の組との交点部分に表示セルが形成される。
【０００４】
Ｙ電極１２はスキャンドライバ１４に接続されている。スキャンドライバ１４にはＹ電極の本数分のスイッチ１６が設けられており、アドレス期間には走査信号発生回路１５からのスキャンパルスが順に印加されるように切り換えられ、維持放電期間には、Ｙサステイン回路１９からのサステインパルスが同時に印加されるように切り換えられる。Ｘ電極１１はＸサステイン回路１８に共通に接続され、アドレス電極１３はアドレスドライバ１７に接続される。画像信号処理回路２１は、画像信号をＰＤＰ装置内部での動作に適した形式に変換した後、アドレス回路１７に供給する。駆動制御回路２０は、ＰＤＰ装置の各部を制御する信号を発生して供給する。
【０００５】
図２は、ＰＤＰ装置の駆動波形を示すタイムチャートである。ＰＤＰ装置は、１つの表示画面を所定の周期毎に書き換えながら表示しており、１表示周期を１フィールドと称する。階調表示を行う場合には、１フィールドを更に複数のサブフィールドに分割し、表示セル毎に発光するサブフィールドを組み合わせて表示を行う。各サブフィールドは、全表示セルを初期化するリセット期間と、全表示セルを表示する画像に対応した状態に設定するアドレス期間と、設定された状態に応じて各表示セルを発光させる維持放電（サステイン）期間とで構成される。維持放電期間には、Ｘ電極とＹ電極に交互に維持（サステイン）パルスが印加され、アドレス期間に発光するように設定された表示セルで維持放電が行われ、これが表示のための発光になる。
【０００６】
ＰＤＰ装置では、維持放電期間に、電極間に最大で２００Ｖ程度の電圧を高周波数のパルスとして印加する必要があり、特に、サブフィールド表示で階調表示を行うものではパルス幅は数μｓである。このような高電圧で且つ高周波の信号で駆動するため、一般にＰＤＰ装置の消費電力は大きく、省電力化が要望されている。米国特許第4,070,663 号は、ＥＬ（エレクトロルミネッセンス）装置等の容量性表示ユニットの消費電力を低減するために、表示ユニットの容量と共振回路を構成するインダクタンス素子を設ける制御方法を開示している。また、米国特許第4,866,349 号と米国特許第5,081,400 号はインダクタンス素子で構成される電力回収回路を有するＰＤＰパネル用のサステイン（維持放電）ドライバとアドレスドライバを開示している。更に、特開平７−１６０２１９号公報は、３電極型の表示ニットにおいて、Ｙ電極側に、Ｙ電極が高電位から低電位に切り換えられる時に印加されている電力を回収する回収経路を形成するインダクタンスと、Ｙ電極が低電位から高電位に切り換えられる時に蓄積した電力を印加する印加経路を形成するインダクタンスの２つのインダクタンスを設ける構成を開示している。
【０００７】
図３は、電力を回収する回収経路と蓄積した電力を印加する印加経路を分離した電力回収回路を有するサステイン回路の基本構成例を示す図である。なお、信号Ｖ１〜Ｖ４を発生する回路も設けられているが、ここでは省略してある。参照符号ＣｐはＰＤＰのＸ電極とＹ電極で形成される表示セルの駆動容量を示す。ここでは、一方の電極のサステイン回路を示したが、他方の電極も類似のサステイン回路に接続される。図３の回路で、出力素子（トランジスタ）３１と３３及びドライブ回路３２と３４で構成される部分は、電力回収回路のない場合のサステイン回路であり、出力素子（トランジスタ）３７と４０、ドライブ回路３８と４１、インダクタンス素子３５と４３、容量３９及びダイオード３６と４２で構成される部分が電力回収回路である。信号Ｖ１とＶ２は、それぞれドライブ回路３２と３４に入力され、そこから出力される信号ＶＧ１とＶＧ２が出力素子（トランジスタ）３１と３３のゲートに印加される。信号Ｖ１が「高（Ｈ）」の時には出力素子３１がオンし、Ｈレベルの信号が電極に印加される。この時、信号Ｖ２は「低（Ｌ）」で、出力素子３３はオフである。信号Ｖ１がＬになって出力素子３１がオフすると同時に、信号Ｖ２がＨになって出力素子３３がオンして電極にはグランドレベルが印加される。
【０００８】
電力回収回路のある場合には、サステインパルスを印加する時には、信号Ｖ１がＨになる前に、信号Ｖ２がＬになり出力素子３３がオフした後、信号Ｖ３がＨになって出力素子４０がオンして容量３９、ダイオード４２、インダクタンス４３及び容量Ｃｐで共振回路が形成され、容量３９に蓄積された電力が電極に供給され、電極の電位が上昇する。この電位の上昇が終了する直前に信号Ｖ３がＬになって出力素子４０がオフし、更に信号Ｖ１がＨになって出力素子３１がオンし、電極の電位をＶｓに固定する。サステインパルスの印加を終了する時には、まず信号Ｖ１がＬになり出力素子３１がオフした後、信号Ｖ４がＨになって出力素子３７がオンして容量３９、ダイオード３６、インダクタンス３５及び容量Ｃｐで共振回路が形成され、容量Ｃｐに蓄積された電極が容量３９に供給され、容量３９の電圧が上昇する。これにより、電極に印加されたサステインパルスにより容量Ｃｐに蓄積された電力が容量３９に回収される。この電極の電位の低下が終了する直前に信号Ｖ４がＬになって出力素子３７がオフし、更に信号Ｖ２がＨになって出力素子３３がオンし、電極の電位をグランドに固定する。維持放電期間の間は、サステインパルス数だけ上記の動作を繰り返す。以上の構成により、維持放電に伴う消費電力を低減することが可能になる。
【０００９】
一方、ＰＤＰ装置では高精細化が求められており、特許第２８０１８９３号はすべての表示電極間で表示のための発光を行う方式を開示している。この方式はＡＬＩＳ方式と呼ばれるので、ここでもこの語を使用する。ＡＬＩＳ方式の詳細な構成は特許第２８０１８９３号に開示されており、ここでは本発明に関係する点についてのみ簡単に説明する。
【００１０】
図４は、ＡＬＩＳ方式のＰＤＰの全体ブロック図である。図示のように、ＡＬＩＳ方式のＰＤＰでは、ｎ本のＹ電極（第２の電極）１２−Ｏ及び１２−Ｅとｎ＋１本のＸ電極（第１の電極）１１−Ｏ及び１１−Ｅを隣接して交互に配置して、すべての表示電極（Ｙ電極とＸ電極）の間で表示発光を行う。従って、２ｎ＋１本の表示電極で、２ｎ本の表示ラインが形成される。つまり、ＡＬＩＳ方式は、図１の構成と同等の表示電極数で２倍の精細度が実現できる。また、放電空間を無駄なく使用でき、かつ電極などによる遮光が小さいため、高い開口率が得られるので高輝度が実現できるという特徴を有する。ＡＬＩＳ方式では、すべての表示電極間を表示のための放電に利用するが、それらの放電を同時に発生することはできない。そこで、表示を奇数ラインと偶数ラインで時間的に分割して行う、いわゆるインターレース走査を行う。奇数フィールドでは奇数番目の表示ラインで表示を行い、偶数フィールドでは偶数番目の表示ラインで表示を行い、全体としては奇数フィールドと偶数フィールドの表示を合わせた表示が得られる。
【００１１】
Ｙ電極はスキャンドライバ１４に接続されている。スキャンドライバ１４にはスイッチ１６が設けられており、アドレス期間には順にスキャンパルスが印加されるように切り換えられ、維持放電期間には、奇数Ｙ電極１２−Ｏは第１Ｙサステイン回路１９−Ｏに、偶数Ｙ電極１２−Ｅは第２Ｙサステイン回路１９−Ｅに接続されるように切り換えられる。奇数Ｘ電極１１−Ｏは第１Ｘサステイン回路１８−Ｏに、偶数Ｘ電極１１−Ｅは第２Ｘサステイン回路１８−Ｅに接続される。アドレス電極１３は、アドレスドライバ１７に接続される。画像信号処理回路２１と駆動制御回路２０は、図１で説明したのと同様の動作を行う。
【００１２】
図５は、ＡＬＩＳ方式の維持放電期間における駆動波形を示す図であり、図５（Ａ）は奇数フィールドの波形を、図５（Ｂ）は偶数フィールドの波形を示す。奇数フィールドでは、電極Ｙ１とＸ２に電圧Ｖｓを印加し、Ｘ１とＹ２をグランドレベルとし、Ｘ１とＹ１間及びＸ２とＹ２間で、すなわち奇数表示ラインで放電を発生させる。この時、偶数表示ラインのＹ１とＸ２の間の電位差はゼロであり、放電は発生しない。同様に、偶数フィールドでは、電極Ｘ１とＹ２に電圧Ｖｓを印加し、Ｙ１とＸ２をグランドレベルとし、Ｙ１とＸ２間及びＹ２とＸ１間で、すなわち偶数表示ラインで放電を発生させる。リセット期間やアドレス期間の駆動波形についての説明は省略する。
【００１３】
【発明が解決しようとする課題】
図３に示したような電力回収回路では、電力の回収と印加を効率的に行うことが重要であり、高い電力回収率を実現することが望まれている。高い電力回収率は、出力素子３１、３３、３７及び４０のオン・オフのタイミングに影響される。図６はこの影響を説明する図であり、図６（Ａ）はクランプのタイミングが早くなった場合を示し、図６（Ｂ）はクランプのタイミングが遅くなった場合を示す。
【００１４】
前述のように、サステインパルスを印加する時には、出力素子４０がオンして容量３９に蓄積された電力を電極に供給し、電極の電位の上昇が終了する直前に信号Ｖ３がＬになって出力素子４０がオフすると共に信号Ｖ１がＨになって出力素子３１がオンし、電極の電位をＶｓに固定（クランプ）する。ここで、図６（Ａ）に示すように、出力素子４０がオフする前に出力素子３１がオンすると、容量３９に蓄積された電力により電極の電位を上昇させている途中に出力素子３１がオンして電極を電圧Ｖｓの電源に接続するため、残りの分は電源からの電力により上昇することになり、容量３９に蓄積された電力の一部が無駄になる。同様に、サステインパルスを印加を終了する時にも、出力素子３７がオンして容量３９に電力を回収している途中に出力素子３３がオンすると、十分に電力を回収し終わらないうちにグランドにクランプされ、電力の回収が不十分になる。
【００１５】
また、図６（Ｂ）に示すように、サステインパルスを印加する時に出力素子４０がオフしてから遅れて出力素子３１がオンすると、容量３９に蓄積された電力によりる電極の電位の上昇が終了し、逆に電極の電位が低下始めてから出力素子３１がオンして電極を電圧Ｖｓの電源にクランプするため、低下した電位を上昇させる必要がありその分余計な電力が必要となる。同様に、サステインパルスを印加を終了する時にも、出力素子３７がオフしてから遅れて出力素子３３がオンすると、一旦低下した電位が再び上昇し始めてからグランドにクランプするため、上昇した電位を低下させる必要がありその分余計な電力が必要となる。
【００１６】
以上のように、サステイン回路の出力素子３１、３３、３７及び４０がオン・オフするタイミングがずれると電力回収率が低下し、消費電力が増加するという問題を生じる。出力素子３１、３３、３７及び４０がオン・オフするタイミングは、信号Ｖ１、Ｖ２、Ｖ３及びＶ４の変化タイミングに、ドライブ回路３２、３４、３８及び４１の遅延時間と出力素子３１、３３、３７及び４０の遅延時間を加えたタイミングである。信号Ｖ１、Ｖ２、Ｖ３及びＶ４の変化タイミングは、比較的高精度に設定可能であるが、ドライブ回路３２、３４、３８及び４１の遅延時間と出力素子３１、３３、３７及び４０の遅延時間は、使用する素子の特性のばらつきに応じてばらつく。そのため、ＰＤＰ装置毎に電力回収率がばらつき、理想的な場合に比べて電力回収率が低下し、消費電力が増加するという問題を生じる。
【００１７】
また、上記のように回路素子の遅延時間がばらついて、サステインパルスの形状やタイミングがずれると、正常な動作が行えなくなる可能性が増加する。通常、動作電圧Ｖｓの動作可能な最大値Ｖｓ（ｍａｘ）と最小値Ｖｓ（ｍｉｎ）との差ΔＶｓを動作マージンと呼ぶが、回路素子の遅延時間がばらついて、サステインパルスの形状やタイミングがずれると、動作マージンΔＶｓが低下する。これは装置の動作の安定性が低下することを意味する。
【００１８】
また、ＡＬＩＳ方式では、同じ電圧が印加される隣接する電極間では放電は生じないが、この印加タイミングにずれが生じると、表示を行わない表示ラインでも一時的に放電が発生し、アドレス期間に書き込まれた壁電荷が減少し、正常な表示が行われないという問題を生じる場合がある。例えば、図５（Ａ）において、電極Ｙ１にサステインパルスを印加してから遅延して電極Ｘ２にサステインパルスが印加された場合、一時的に電極Ｙ１はＨで電極Ｘ２はＬの状態が発生するので、電極Ｙ１とＸ２の間で誤放電が発生する可能性がある。このような誤放電は電極Ｘ２にサステインパルスが印加されると停止するが、誤放電により電極Ｙ１及びＸ２の壁電荷が減少し、正常な表示発光が行われなくなる場合がある。
【００１９】
以上のように、サステイン回路の各回路素子の遅延時間がばらつき、それに応じてサステインパルスのオン・オフのタイミングのずれや形状のずれを生じ、消費電力が増加したり、誤動作するという問題があった。本発明は、このような問題を解決するもので、サステインパルスの立ち上り・立ち下りのタイミングのずれや形状のずれのないサステイン回路の実現し、低消費電力で誤動作しないＰＤＰ装置の実現を目的とする。
【００２０】
【課題を解決するための手段】
上記目的を実現するため、本発明のＰＤＰ装置は、サステイン回路にサステインパルスの変化エッジのタイミングを調整する位相調整回路を設ける。位相調整回路を調整して、サステインパルスの変化エッジのタイミングを最適な状態にすれば、電力回収回路を効率よく動作させることができるので、消費電力を低減できる。また、各サステイン回路から印加されるサステインパルスの立ち上り・立ち下りのタイミングが相互に最適な条件になるので、誤動作や誤放電を生じなくなる。
【００２１】
本発明は、電力回収回路を有するサステイン回路を備えるＰＤＰ装置や、ＡＬＩＳ方式のＰＤＰ装置に適用すると、特に効果的である。
なお、図３に示すような電力回収回路を有するサステイン回路の場合には、位相調整回路は、第３の出力素子がオンしてから第１の出力素子がオンするまでの時間差、及び第４の出力素子がオンしてから第２の出力素子がオンするまでの時間差を調整可能であることが必要である。
【００２２】
また、図４に示したＡＬＩＳ方式の場合には、誤放電を防止するには、隣接する電極間に印加するサステインパルスのタイミングが調整可能であればよく、第１Ｘサステイン回路の出力するサステインパルスと、第１又は第２Ｙサステイン回路の出力するサステインパルスとの立ち上がりタイミング又は立ち下がりタイミングの差、及び第２Ｘサステイン回路の出力するサステインパルスと、第１又は第２Ｙサステイン回路の出力するサステインパルスとの立ち上がりタイミング又は立ち下がりタイミングの差が所定値以下、例えば、±３０ｎｓ以内になるように調整する。
【００２３】
位相調整回路による調整を、実際にＰＤＰに実装した状態で行えば、ＰＤＰの電極の実際の容量に応じて最適な状態に設定できる。
なお、サステイン回路に使用する回路要素を遅延時間に応じて分類し、サステインパルスの変化エッジのタイミングが所定の誤差範囲内に入るように、分類した回路素子の組み合わせを選択し、選択した組合せの回路素子を装着するようにしてもよい。
【００２４】
【発明の実施の形態】
以下、本発明をＡＬＩＳ方式のＰＤＰ装置に適用した実施例を説明する。本発明の実施例のＰＤＰ装置は、図４に示したような全体構成を有し、第１及び第２Ｘサステイン回路１８−Ｏ、１８−Ｅと第１及び第２Ｙサステイン回路１９−Ｏ、１９−Ｅは、図７に示す構成を有する。図３の場合と同様に、信号Ｖ１〜Ｖ４を発生する回路については図示していない。
【００２５】
実施例のサステイン回路は、図３に示した構成とは、各ドライブ回路３２、３４、３８、４１の前段に、第１位相調整回路５１〜第４位相調整回路５４が設けられている点が異なる。たとえ、出力素子３１、３３、３７、４０及びドライブ回路３２、３４、３８、４１の遅延時間がばらついても、第１位相調整回路５１〜第４位相調整回路５４における遅延量を調整することにより、出力素子３１、３３、３７、４０のオン・オフするタイミングを、図８に示すように最適な状態にすることが可能である。
【００２６】
図９は、本発明による消費電力低減効果を示す図である。図示のように、サステインパルス数に比例してサステイン回路における消費電力が増加する。その増加の比例係数は、電力回収回路を使用しない時にはもっとも大きく、図３に示したような電力回収回路を使用することによりかなり小さくでき、本発明を使用することにより更に小さくでき、消費電力を低減できる。
【００２７】
図１０は、本発明による動作マージンの改善効果を示す図である。動作マージンとしては、前述の動作可能な電圧の最大値Ｖｓ（ｍａｘ）と最小値Ｖｓ（ｍｉｎ）の差ΔＶｓを使用した。図示のように、放電電流が増加するに従って動作マージンが低下するが、本発明を適用すると、図３の構成に比べて動作マージンの低下が小さい。
【００２８】
次に、位相調整回路の回路構成について説明する。位相調整回路は、信号の遅延時間を調整するもので、公知の各種の遅延回路が使用できる。図１１から図１３は、位相調整回路の例を示す図である。図１１の（Ａ）は、可変抵抗ＶＲと容量Ｃを組み合わせた遅延回路であり、（Ｂ）は可変インダクタンスＶＬと容量Ｃを組み合わせた遅延回路であり、（Ｃ）は粗調整用の可変抵抗ＶＲ１と微調整用可変抵抗ＶＲ２と容量Ｃを組み合わせた遅延回路であり、（Ｄ）は粗調整用の可変インダクタンスＶＬ１と微調整用可変インダクタンスＶＬ２と容量Ｃを組み合わせた遅延回路であり、（Ｅ）はトリミングにより抵抗値が調整可能な抵抗ＴＲと容量Ｃを組み合わせた遅延回路であり、（Ｆ）はトリミングによりインダクタンス値が調整可能なインダクタンスＴＬと容量Ｃを組み合わせた遅延回路であり、（Ｇ）は粗調整用のトリミング抵抗ＴＲ１と微調整用トリミング抵抗ＴＲ２と容量Ｃを組み合わせた遅延回路であり、（Ｈ）は粗調整用のトリミングインダクタンスＶＬ１と微調整用トリミングインダクタンスＶＬ２と容量Ｃを組み合わせた遅延回路であり、図１２の（Ｉ）と（Ｊ）は（Ｇ）と（Ｈ）の入力部と出力部にバッファ回路Ｂ１とＢ２を設けた回路であり、（Ｋ）は抵抗アレイＲＡとスイッチアレイＳＡを組み合わせて抵抗値を選択できるようにして容量Ｃを組み合わせた回路であり、（Ｌ）はインダクタンスアレイＬＡとスイッチアレイＳＡを組み合わせてインダクタンス値を選択できるようにして容量Ｃを組み合わせた回路であり、図１３の（Ｍ）は位相制御信号により抵抗値が外部から設定できる電子ボリュームＥＶＲと容量Ｃを組み合わせた回路であり、（Ｎ）は位相制御信号により遅延量が選択できるディレイラインＤＬを使用した回路であり、（Ｏ）はドライブ回路Ｄの前に位相シフト回路ＰＳを設け、出力素子Ｔの実際の出力Ｖｏｕｔを出力電圧検出回路ＯＤで検出し、位相差検出回路ＰＤＤで入力信号Ｖｉｎと出力電圧検出回路ＯＤの検出結果から位相差を求め、それに応じて位相シフト回路ＰＳの遅延量を調整する回路であり、（Ｐ）は（Ｏ）の回路で出力電圧検出回路ＯＤの代わりにドライブ回路Ｄの出力を検出する駆動電圧検出回路ＤＤを設けた点が異なり、出力素子Ｔの遅延時間は調整できない。なお、図示していないが、容量値が可変の可変容量Ｃを使用することも可能である。
【００２９】
次に、実施例において、各サステイン回路の各位相調整回路をどのように調整して設定するかについて説明する。
図１４は、位相調整回路の設定処理を示すフローチャートである。ステップ１０１では出力素子の遅延時間を測定し、ステップ１０２では前記の出力素子を組み合わせて使用するドライブ（駆動）回路の遅延時間を測定し、ステップ１０３では所定の遅延時間から上記の２つの遅延時間を減算して組み合わせて使用する位相調整回路の遅延時間を算出し、ステップ１０４では算出した遅延時間に基づいて組み合わせて使用する位相調整回路の遅延時間を設定する。このような処理をすべての組について行う。以上の処理により、各出力素子は所定のタイミングでオン・オフすることになる。従って、消費電力は最大限に低減され、誤動作や誤放電も発生しなくなる。
【００３０】
図１４の処理は、出力素子及びドライブ回路の遅延時間のばらつきを補正する処理であり、サステイン回路をＰＤＰ装置に装着する前に行う処理である。しかし、ＰＤＰの電極間の容量も製造によりばらつき、それにより電力回収回路の共振回路の時定数なども変化するので、ＰＤＰに応じてサステインパルスのタイミングを最適な状態に設定するのが望ましい。図１５は、サステイン回路で駆動するＰＤＰのばらつきを含めて位相調整回路の遅延時間を最適値に設定する処理を示すフローチャートである。
【００３１】
ステップ１１１では、サステイン回路をＰＤＰを含む装置に装着して組み立てる。なお、完全に組み立てる必要はなく、動作状態になればよい。ステップ１１２では、第１Ｘサステイン回路１８−Ｏ、第２Ｘサステイン回路１８−Ｅ、第１Ｙサステイン回路１９−Ｏ、第２Ｙサステイン回路１８−Ｅのいずれを調整対象とするかを選択する。ステップ１１３では、選択した回路のどの組、具体的には第１〜第４位相調整回路５１〜５４のいずれを調整対象とするか選択する。ステップ１１４では、ＰＤＰの選択した組に関係する駆動波形を測定し、ステップ１１５で所定の基準信号に対して許容範囲内であるかを判定し、範囲外であればステップ１１６で位相調整回路を調整して、許容範囲内になるようにステップ１１４から１１６を繰り返す。
【００３２】
ステップ１１７ではすべての組について上記の処理が終了したかを判定し、残っている組があればステップ１１８で調整対象の組を変更してステップ１１４に戻る。以上のようにして、調整対象の回路の４つの位相調整回路の調整が終了し、その回路の出力するサステインパルスは所定のタイミングでオン・オフする。更に、ステップ１１９ではすべての回路について上記の処理が終了したかを判定し、残っている回路があればステップ１２０で調整対象の回路を変更してステップ１１４に戻る。以上のようにして、すべての回路の調整が終了する。
【００３３】
上記の実施例では、位相調整回路を設けたが、サステイン回路に使用する回路要素の遅延時間を測定し、合計の遅延時間が許容範囲内になるような組合せ、具体的には出力素子とドライブ回路の遅延時間の合計が所定値に対して許容範囲内になるような組合せを選択してＰＤＰ装置に装着するようにしても、サステインパルスのタイミングを最適にできる。図１６は、そのための製造工程における処理を示すフローチャートである。
【００３４】
ステップ１３１では出力素子の遅延時間を測定し、ステップ１３２で遅延時間に応じて分類する。これらの処理と並行して、ステップ１３３ではドライブ回路の遅延時間を測定し、ステップ１３４で遅延時間に応じて分類する。以上の処理により、出力素子とドライブ回路が遅延時間に応じてグループに分類される。
ステップ１３５では、合計の遅延時間が同じになる組合せを作る。ここで、例えば、ＡＬＩＳ方式であれば、１つのＰＤＰ装置には４つのサステイン回路があり、各サステイン回路は４つの出力素子とドライブ回路の組がある。すなわち、１つのＰＤＰ装置で、１６組の出力素子とドライブ回路の組があるので、遅延時間の合計が同じ組を１６組選択する。ステップ１３６でその組合せの出力素子とドライブ回路を装着する。
【００３５】
以上の処理では、１つのＰＤＰ装置内のサステイン回路の１６組の出力素子とドライブ回路の組はすべて同じ遅延時間になるように選択されるが、電力回収率を向上させるためであれば、サステイン回路毎に、出力素子３１と４０のオン・オフタイミングと出力素子３３と３７のオン・オフタイミングが所定の関係にあればよい。図１７は、そのような場合の製造工程における処理を示すフローチャートである。
【００３６】
図１６のステップ１３１〜１３４を行った後、ステップ１４１では合計遅延時間が等しい２組の出力素子とドライブ回路を選択して、第１の出力素子３１と第１のドライブ回路３２及び第３の出力素子４０と第３のドライブ回路５３として装着し、ステップ１４２では合計遅延時間が等しい２組の出力素子とドライブ回路を選択して、第２の出力素子３３と第２のドライブ回路３４及び第４の出力素子３７と第４のドライブ回路５４として装着する。
【００３７】
また、ＡＬＩＳ方式で誤放電を防止するためには、隣接する電極にサステインパルスを印加する時にオン・オフのタイミング差が生じないことが必要である。そのため、第１Ｘサステイン回路から出力されて奇数番目のＸ電極に印加されるサステインパルスと、第１及び第２Ｙサステイン回路から出力されて奇数番目及び偶数番目のＹ電極に印加されるサステインパルスの間にタイミングの差がなく、第２Ｘサステイン回路から出力されて偶数番目のＸ電極に印加されるサステインパルスと、第１及び第２Ｙサステイン回路から出力されて奇数番目及び偶数番目のＹ電極に印加されるサステインパルスの間にタイミングの差がないことが必要である。これは結局のところ、すべてのサステインパルスにタイミング差がないことを意味する。なお、ＡＬＩＳ方式のＰＤＰ装置で、誤放電を生じないタイミング差を調べたところでは、隣接する電極に印加するサステインパルスが±３０ｎｓのずれであれば誤放電の発生は低かった。
【００３８】
回路要素の遅延時間を測定して組み合わせる場合でも、装着するＰＤＰの容量などのばらつきを考慮することが望ましい。図１８は、そのような場合の製造工程における処理を示すフローチャートである。
ステップ１５１でサステイン回路が駆動するＰＤＰの容量を測定し、そこに装着するサステイン回路の最適遅延時間を算出する。ステップ１５２では、分類した出力素子とドライブ回路から最適遅延時間になる組み合わせを選択し、ステップ１５３で装着する。
【００３９】
以上、本発明の実施例を説明したが、サステインパルスの遅延に関係する回路素子が他にもある場合には、それらの遅延時間も考慮するのはいうまでもない。
【００４０】
【発明の効果】
以上説明したように、本発明によれば、サステイン回路におけるドライブ回路の遅延量のばらつき及び出力素子の遅延量のばらつきによるサステインパルスのオン・オフタイミング、電力回収回路の出力素子のオン・オフタイミングが最適な状態に設定できるので、電力回収率のＰＤＰ装置毎のばらつきを低減して、平均して消費電力を低減でき、ＰＤＰの動作マージンのばらつきも向上し、ＡＬＩＳ方式であれば誤放電発生の可能性を低減できる。
【図面の簡単な説明】
【図１】ＰＤＰ装置の全体構成を示すブロック図である。
【図２】ＰＤＰ装置の駆動波形を示すタイムチャートである。
【図３】電力回収回路を設けたサステイン回路の構成例を示す図である。
【図４】ＡＬＩＳ方式のＰＤＰ装置の全体構成を示すブロック図である。
【図５】ＡＬＩＳ方式の維持放電期間の駆動波形を示すタイムチャートである。
【図６】電力回収回路でのタイミングずれの影響を示すタイムチャートである。
【図７】本発明の実施例のサステイン回路の構成を示す図である。
【図８】実施例のサステイン回路の動作を示すタイムチャートである。
【図９】本発明による消費電力低減効果を示す図である。
【図１０】本発明によるＡＬＩＳ方式の動作マージンの向上効果を示す図である。
【図１１】実施例の位相調整回路の例を示す図である。
【図１２】実施例の位相調整回路の例を示す図である。
【図１３】実施例の位相調整回路の例を示す図である。
【図１４】位相調整回路の設定処理を示すフローチャートである。
【図１５】位相調整回路でＰＤＰのばらつきを含めて調整する時の設定処理を示すフローチャートである。
【図１６】遅延時間に応じて分類したサステイン回路の回路要素を組み合わせる製造方法を示すフローチャートである。
【図１７】電力回収率の向上のみを目的とした場合の製造方法を示すフローチャートである。
【図１８】ＰＤＰのばらつきを含めて考慮する場合の製造方法を示すフローチャートである。
【符号の説明】
１０…ＰＤＰ
１１…第１の電極（Ｘ電極）
１１−Ｏ…奇数Ｘ電極
１１−Ｅ…偶数Ｘ電極
１２…第２の電極（Ｙ電極）
１２−Ｏ…奇数Ｙ電極
１２−Ｅ…偶数Ｙ電極
１３…アドレス電極
１８−Ｏ…第１Ｘサステインパルス発生回路
１８−Ｅ…第２Ｘサステインパルス発生回路
１９−Ｏ…第１Ｙサステインパルス発生回路
１９−Ｅ…第２Ｙサステインパルス発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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