(57)【特許請求の範囲】
【請求項１】
各アームが半導体スイッチング素子とフリーホイールダイオードとの逆並列回路からなり、直流から交流に変換するインバータの各上下アームそれぞれのオン状態を検出する検出回路であって、
前記半導体スイッチング素子のエミッタ側にマイナス側が接続される直流電源と、直流電源のプラス側に接続される第１の抵抗と、この第１抵抗の他方端子にアノードが接続され、カソードが前記半導体スイッチング素子のコレクタに接続されるダイオードと、マイナス側が前記直流電源のマイナス側に接続される基準電位と、この基準電位のプラス側と前記ダイオードのアノード側端子の電位とがそれぞれ入力されるコンパレータとを、前記インバータの各上下アームの半導体スイッチング素子に対して設け、かつ、各上アーム側には、前記コンパレータ出力がゲートに接続され、前記直流電源のプラス側がソースに接続されてコンパレータ出力信号のレベルをダウンさせるＰチャンネルＦＥＴと、このＦＥＴのドレインと下アーム側の前記半導体スイッチング素子のエミッタ間に接続される第２の抵抗と、この第２抵抗の端子電圧を検出する電圧検出部とを設け、この電圧検出部の出力を上アームのオン状態検出信号、前記インバータの下アーム側のコンパレータ出力を下アームのオン状態検出信号としてそれぞれ、オンディレイによるインバータの出力電圧パルス幅の指令値と実際値との誤差電圧を補償するための補償回路に入力することを特徴とするオンディレイ補償用アームオン検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、インバータで用いられるオンディレイ補償回路（デッドタイム補償回路ともいう）のためのアーム電圧のパルス幅検出回路に関する。
【０００２】
【従来の技術】
図４に従来例を示す。同図（ａ）は主回路部、（ｂ）は制御回路部を示す。
同図（ａ）のインバータ回路において、上下アームを構成するスイッチング素子Ｓ１〜Ｓ６は、一方がオンのとき他方はオフする動作を、交互に繰り返すことによって、出力電圧を制御するようにしている。しかし、制御回路やスイッチング素子の動作遅延により、このスイッチング素子のオン，オフが入れ替わる際に両方ともオン状態となり、電源短絡を起こす可能性がある。これを防止するため、スイッチング期間が切り替わる際、短絡防止の目的でこのスイッチング素子を同時にオフする期間を挿入するようにしている。これを、オンディレイと呼ぶ。
【０００３】
ところが、オンディレイを挿入すると、インバータが出力すべき電圧パルス幅と実際に発生するインバータの電圧パルス幅との間に誤差を生じ、出力電圧低下，電流ひずみなどの問題が生じる。
そこで、電圧指令値パルス幅とインバータのアーム電圧パルス幅とを比較し、誤差が生じた分スイッチング素子のオン，オフ比率を補正して誤差を修正する方式がある。
【０００４】
図５（ａ）は相電流がインバータからモータに流れる場合、図５（ｂ）はその逆にモータからインバータに流れる場合の、オンディレイ補償動作を示すタイムチャートである。
ここで、インバータ主回路用直流電源のプラス電位側をＰ電位、マイナス電位側をＮ電位と呼ぶこととすると、図５（ａ）では、オンディレイ期間中（ＤＴ）に発生しているアーム電圧はＮ電位なので、上アームオンディレイ期間中はＰＷＭパルス指令に対し電圧誤差が生じる。オンディレイ補償器はＰＷＭパルス指令入力パルス幅とインバータアーム電圧パルス幅とを比較し、その結果得られるインバータアーム電圧パルス幅誤差の分だけ、上アームのオン期間を矢印で示すように延長させて補償する。
【０００５】
図５（ｂ）においては、オンディレイ期間中に発生しているアーム電圧はＰ電位なので、下アームオンディレイ期間中はＰＷＭパルス指令に対し電圧誤差が生じる。オンディレイ補償器は上記と同じく、ＰＷＭパルス指令入力パルス幅とインバータアーム電圧パルス幅とを比較し、その結果得られるインバータアーム電圧パルス幅誤差の分だけ、下アームのオン期間を矢印で示すように延長させて補償する。
なお、上記のような方式を採用するには、インバータのアーム電圧パルス幅を何らかの方法で知る必要があり、従来は図４（ａ）のように、インバータのアーム電圧Ｖｕａｒｍを例えば抵抗Ｒ１０，Ｒ１１により分圧して、その値をｃｏｍｐ１０で比較し、この出力をフォトカプラＰＣ１で絶縁して図４（ｂ）のオンディレイ補償器へ与えるようにしているのが一般的である。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来方式のインバータアーム電圧のパルス幅検出回路では、分圧抵抗での発生損失を低減する目的から、高い抵抗値を持った分圧抵抗が選定されるため、ノイズが重畳しやすいだけでなく、高周波的には抵抗とコンデンサが並列に接続されたものと等価となり、検出精度が低下する。また、制御回路とインバータ回路との絶縁を行なうためフォトカプラ等の絶縁素子を使う必要があり、検出遅れを生じさせている。
【０００７】
そのため、図４のような回路でオンディレイ補償をしようとすると、ＰＷＭパルス指令入力パルス幅とインバータアーム電圧パルス幅との比較精度が低下し、誤差電圧分を適切に補償できなくなる。その結果、オンディレイから生じるインバータアーム電圧パルス幅誤差の補償精度を低下させ、電動機制御などでは回転むらなどが生じることになる。また、図４のような回路では、外付け部品点数が多いという問題もある。
したがって、この発明の課題は、
▲１▼検出遅れの改善。
▲２▼ノイズによる影響の低減。
▲３▼ゲート駆動回路とともにＩＣ化を可能とし外付け部品点数を削減すること。などを図ることにある。
【０００８】
【課題を解決するための手段】
このような課題を解決するため、この発明では、各アームが半導体スイッチング素子とフリーホイールダイオードとの逆並列回路からなり、直流から交流に変換するインバータの各上下アームそれぞれのオン状態を検出するために、
前記半導体スイッチング素子のエミッタ側にマイナス側が接続される直流電源と、直流電源のプラス側に接続される第１の抵抗と、この第１抵抗の他方端子にアノードが接続され、カソードが前記半導体スイッチング素子のコレクタに接続されるダイオードと、マイナス側が前記直流電源のマイナス側に接続される基準電位と、この基準電位のプラス側と前記ダイオードのアノード側端子の電位とがそれぞれ入力されるコンパレータとを、前記インバータの各上下アームの半導体スイッチング素子に対して設け、かつ、各上アーム側には、前記コンパレータ出力がゲートに接続され、前記直流電源のプラス側がソースに接続されてコンパレータ出力信号のレベルをダウンさせるＰチャンネルＦＥＴと、このＦＥＴのドレインと下アーム側の前記半導体スイッチング素子のエミッタ間に接続される第２の抵抗と、この第２抵抗の端子電圧を検出する電圧検出部とを設け、この電圧検出部の出力を上アームのオン状態検出信号、前記インバータの下アーム側のコンパレータ出力を下アームのオン状態検出信号としてそれぞれ、オンディレイによるインバータの出力電圧パルス幅の指令値と実際値との誤差電圧を補償するための補償回路に入力することを特徴とする。
【０００９】
【発明の実施の形態】
図１はこの発明の実施の形態を示す構成図である。同図（ａ）は主回路部、（ｂ）は制御回路部を示す。
すなわち、インバータ主回路を形成する各上下アームの半導体スイッチング素子Ｓ１〜Ｓ６に対してインバータアームオン検出回路Ｃ１〜Ｃ６を設けるとともに、上側アームの半導体スイッチング素子Ｓ１，Ｓ３，Ｓ５に対しては検出回路出力のレベルをダウンさせるためのレベルダウン回路Ｄｗ１，Ｄｗ３，Ｄｗ５を付加して構成され、ＰＷＭパルス発生器で生成されたＰＷＭパルスと、検出回路Ｃ１〜Ｃ６およびレベルダウン回路Ｄｗ１，Ｄｗ３，Ｄｗ５で生成されたインバータアーム電圧パルスとを比較し、オンディレイによるインバータアーム電圧パルス幅誤差を補償するものである。
【００１０】
検出回路Ｃ１，Ｃ２およびレベルダウン回路Ｄｗ１の詳細は図２に示すように、半導体スイッチング素子Ｓ１のエミッタにマイナス側が接続される直流電源Ｅ１と、この直流電源Ｅ１のプラス側に接続される抵抗Ｒ１と、この抵抗Ｒ１の他端にアノードが接続され、カソードが半導体スイッチング素子Ｓ１のコレクタに接続されるダイオードＤ１と、マイナス側が直流電源Ｅ１のマイナス側に接続される基準電位ｒｅｆ１と、この基準電位ｒｅｆ１のプラス側とダイオードＤ１のアノード側端子の電位とがそれぞれ入力されるコンパレータｃｏｍｐ１とからなる検出回路Ｃ１が半導体スイッチング素子Ｓ１に対して設けられるとともに、上記コンパレータ出力がゲートに接続され、上記直流電源Ｅ１のプラス側がソースに接続されて上アーム側からの信号レベルをダウンさせるためのＰチャンネル電界効果トランジスタＦＥＴ１と、このＦＥＴ１のドレインと下アーム側の半導体スイッチング素子Ｓ２のエミッタに接続される抵抗Ｒ３と、この抵抗Ｒ３の端子電圧Ｖ１を検出する電圧検出部とからなるレベルダウン回路Ｄｗ１が設けられる。なお、下アーム側の半導体スイッチング素子Ｓ２に対しては、上記Ｃ１と同様の検出回路Ｃ２が設けられる。
以上
【００１１】
上記のように構成することで、インバータアーム電圧パルスがＰ電位であれば上アームはオン状態であり、このアームに設けられたアームオン検出回路Ｃ１のダイオードＤ１が導通し、このダイオードＤ１のアノードに接続されたコンパレータｃｏｍｐ１はハイ（Ｈｉ）出力となる。これは、インバータのアーム電圧のパルスがＰ電位であることを示している。そして、この信号をもとにレベルダウン回路Ｄｗ１のＦＥＴ１を活性領域で動作させてＰ電位の大部分を負担（消費）させ、直列に接続された抵抗Ｒ３の端子電圧を検出すれば、この信号のグランド電位がＮ電位、つまり制御回路のグランド電位と同電位の信号に変換されて制御回路に与えられる。
一方、インバータアーム電圧パルスがＮ電位であれば下アームはオン状態であり、このアームに設けられたアームオン検出回路Ｃ２のダイオードＤ２が導通し、このダイオードＤ２のアノードに接続されたコンパレータｃｏｍｐ２はハイ（Ｈｉ）出力となる。これは、インバータのアーム電圧のパルスがＮ電位であることを示している。このコンパレータ出力信号のグランド電位がＮ電位、つまり制御回路のグランド電位であることから、この信号は直接制御回路に与えられる。
【００１２】
図３に図１，図２の動作波形を示す。これも相電流がインバータからモータに流れる場合の例であり、レベルダウン回路からの出力を上アームのオン状態検出信号Ｖ１とし、下アーム側の検出回路のコンパレータ出力を下アームのオン状態検出信号Ｖ２として用いる点が特徴で、その他のオンディレイ補償原理は従来と同様なので詳細は省略する。
なお、Ｖｕ＊‘はＰＷＭ指令入力、ＶｕａｒｍはインバータＵ相アーム電圧、ＶｃｏｍｐＩＮはコンパレータｃｏｍｐ１の入力電圧、ＶｃｏｍｐＯＵＴはコンパレータｃｏｍｐ１の出力電圧、Ｖ１は上側アームオン検出電圧、Ｖ２は下側アームオン検出電圧、Ｖｕａｒｍ−ｄｅｔはインバータＵ相アーム電圧検出出力、Ｖｕａｒｍ−ｅｒｒは誤差電圧、Ｇｕ＊‘，Ｇｘ＊‘はＰＷＭパルス出力をそれぞれ示す。
【００１３】
【発明の効果】
この発明によれば、インバータのスイッチングパターンに付加されるオンディレイの補償回路に用いられる、インバータアームの電圧パルス検出に当たり、インバータアームのオン，オフに連動するダイオードのオン，オフを検出するようにしたので、
▲１▼ノイズ耐量の向上
▲２▼検出精度の向上
が見込まれるだけでなく、電圧パルス検出に当たって上アームと下アームの絶縁を取る必要がなく、分圧抵抗も不要なので、ＩＣ化（集積化）が可能である。その結果、
▲３▼部品点数削減
▲４▼省スペース化
▲５▼コストダウン
が実現でき、安価で高性能な回路を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態を示す構成図である。
【図２】図１の部分詳細構成図である。
【図３】図１，図２の動作説明図である。
【図４】従来例を示す構成図である。
【図５】図４の動作説明図である。
【符号の説明】
Ｓ１〜Ｓ６…スイッチング素子、ＦＤ１〜ＦＤ６…フリーホイールダイオード、Ｄ１，Ｄ２…ダイオード、Ｒ１〜Ｒ５，Ｒ１０〜Ｒ１４…抵抗、ｃｏｍｐ１，ｃｏｍｐ２，ｃｏｍｐ１０〜１２…コンパレータ、Ｅ１，Ｅ２…直流電源、Ｃ１〜Ｃ５…アームオン検出回路、ＰＣ１〜ＰＣ３…フォトカプラ、Ｄｗ１，Ｄｗ３，Ｄｗ５…レベルダウン回路、ＦＥＴ１…電界効果トランジスタ（ＰチャンネルＦＥＴ）、ｒｅｆ１，ｒｅｆ２…基準電位、Ｖｕ＊，Ｖｖ＊，Ｖｗ＊…相電圧指令値、Ｖ１〜Ｖ６…アームオン検出値、Ｇｕ，Ｇｘ，Ｇｖ，Ｇｙ，Ｇｗ，Ｇｚ…スイッチング素子のゲート信号、Ｖｕａｒｍ−ｄｅｔ，Ｖｖａｒｍ−ｄｅｔ，Ｖｗａｒｍ−ｄｅｔ…インバータアーム電圧パルス検出値、Ｖｕａｒｍ…Ｕ相アーム電圧、ＶｃｏｍｐＩＮ…ｃｏｍｐ１の入力電圧、ＶｃｏｍｐＯＵＴ…ｃｏｍｐ１の出力電圧、ＤＴ…オンディレイ期間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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