(57)【特許請求の範囲】
【請求項１】
第１のＭＯＳＦＥＴと、
第２のＭＯＳＦＥＴと、
上記第１のＭＯＳＦＥＴのドレインである拡散層と上記第２のＭＯＳＦＥＴのゲートを電気的に接続する、第２層金属線からなる第１の配線と、
上記第２のＭＯＳＦＥＴのドレインである拡散層と上記第１のＭＯＳＦＥＴのゲートを電気的に接続する、第２層金属線からなる第２の配線と、
上記第１および第２のＭＯＳＦＥＴのソースをそれぞれ電気的に電源に接続する電源配線と、
上記第１のＭＯＳＦＥＴのドレインである拡散層から第１の第１層金属線に接続する第１のコンタクトと、
上記第１のコンタクトにオーバーラップして設けられ、上記第１の配線である第２層金属線と上記第１の第１層金属線を接続する第１のスルーホールと、
で構成したラッチを有する半導体メモリ装置。
【請求項２】
ソースを上記第１のＭＯＳＦＥＴのドレインと電気的に接続した第３のＭＯＳＦＥＴと、
ソースを上記第２のＭＯＳＦＥＴのドレインと電気的に接続した第４のＭＯＳＦＥＴと、
上記第３のＭＯＳＦＥＴのゲートに電気的に接続された第１のワード線と、
上記第４のＭＯＳＦＥＴのゲートに電気的に接続された第２のワード線と、
上記第３のＭＯＳＦＥＴのドレインに電気的に接続された第１のビット線と、
上記第４のＭＯＳＦＥＴのドレインに電気的に接続された第２のビット線、
を有する請求項１記載の半導体メモリ装置。
【請求項３】
上記第１のワード線と上記第２のワード線は電気的に共通接続されている請求項２記載の半導体メモリ装置。
【請求項４】
上記第２のＭＯＳＦＥＴのドレインである拡散層を第２の第１層金属線に接続する第２のコンタクトと、
上記第２のコンタクトにオーバーラップして設けられ、上記第２の配線である第２層金属線と上記第２の第１層金属線を接続する第２のスルーホールと、
を有する請求項１記載の半導体メモリ装置。
【請求項５】
上記第２のＭＯＳＦＥＴのゲートであるポリシリコン層を第３の第１層金属線に接続する第３のコンタクトと、
上記第３のコンタクトにオーバーラップして設けられ、上記第１の配線である第２層金属線と上記第３の第１層金属線を接続する第３のスルーホールと、
を有する請求項１記載の半導体メモリ装置。
【請求項６】
上記第１のＭＯＳＦＥＴのゲートであるポリシリコン層を第４の第１層金属線に接続する第４のコンタクトと、
上記第４のコンタクトにオーバーラップして設けられ、上記第２の配線である第２層金属線と上記第４の第１層金属線を接続する第４のスルーホールと、
を有する請求項１記載の半導体メモリ装置。
【請求項７】
上記第１のＭＯＳＦＥＴと上記第２のＭＯＳＦＥＴが上記電源配線を間に挟んで対向しており、上記第１層金属線を用いて上記電源配線とし、上記第２層金属線を用いて形成される上記第１および第２の配線を、上記電源配線の上方を通過して上記第１のＭＯＳＦＥＴと上記第２のＭＯＳＦＥＴの間を結線させた
ことを特徴とする請求項４記載の半導体メモリ装置。
【請求項８】
第１のＭＯＳＦＥＴと、
第２のＭＯＳＦＥＴと、
上記第１のＭＯＳＦＥＴのドレインである拡散層と上記第２のＭＯＳＦＥＴのゲートを電気的に接続する、第２層金属線からなる第１の配線と、
上記第２のＭＯＳＦＥＴのドレインである拡散層と上記第１のＭＯＳＦＥＴのゲートを電気的に接続する、第１層金属線からなる第２の配線と、
上記第１および第２のＭＯＳＦＥＴのソースをそれぞれ電気的に電源に接続する電源配線と、
上記第１のＭＯＳＦＥＴのドレインである拡散層から第１の第１層金属線に接続する第１のコンタクトと、
上記第１のコンタクトにオーバーラップして設けられ、上記第１の配線である第２層金属線と上記第１の第１層金属線を接続する第１のスルーホールと、
を有し、
上記第１のＭＯＳＦＥＴと上記第２のＭＯＳＦＥＴが互いに隣接して設けられており、上記第１の配線と上記第２の配線が上下に隙間をおいて重なった状態で並行に形成されている
ことを特徴とする半導体メモリ装置。
【請求項９】
ソースを上記第１のＭＯＳＦＥＴのドレインと電気的に接続した第３のＭＯＳＦＥＴと、
ソースを上記第２のＭＯＳＦＥＴのドレインと電気的に接続した第４のＭＯＳＦＥＴと、
上記第３のＭＯＳＦＥＴのゲートに電気的に接続された第１のワード線と、
上記第４のＭＯＳＦＥＴのゲートに電気的に接続された第２のワード線と、
上記第３のＭＯＳＦＥＴのドレインに電気的に接続された第１のビット線と、
上記第４のＭＯＳＦＥＴのドレインに電気的に接続された第２のビット線、
を有しており、
上記第１および第２の配線が上記第１および第２のワード線と並行に形成されていることを特徴とする請求項８記載の半導体メモリ装置。
【請求項１０】
上記第１および第２の配線が上記電源配線と並行に形成されていることを特徴とする請求項８記載の半導体メモリ装置。
【請求項１１】
ソースを上記第１のＭＯＳＦＥＴのドレインと電気的に接続した第３のＭＯＳＦＥＴと、
ソースを上記第２のＭＯＳＦＥＴのドレインと電気的に接続した第４のＭＯＳＦＥＴと、
上記第３のＭＯＳＦＥＴのゲートに電気的に接続された第１のワード線と、
上記第４のＭＯＳＦＥＴのゲートに電気的に接続された第２のワード線と、
上記第３のＭＯＳＦＥＴのドレインに電気的に接続された第１のビット線と、
上記第４のＭＯＳＦＥＴのドレインに電気的に接続された第２のビット線、
を有しており、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとによりラッチが構成され、
上記第１および第２のビット線を、上記第２層金属線の上方側に設けた第３層金属線を用いて構成し、且つ上記ラッチの上部を通過するようにしたことを特徴とする請求項８記載の半導体メモリ装置。
【請求項１２】
一定時間以内に上記第１および第２のワード線の選択時に上記ラッチにおける保持データをリフレッシュするリフレッシュ回路を有する４トランジスタダイナミック１ポートメモリセルとして機能する請求項１１記載の半導体メモリ装置。
【請求項１３】
半導体基板上に形成される第１のＭＯＳＦＥＴと、
前記半導体基板上に前記第１のＭＯＳＦＥＴに並んで形成される第２のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴのドレインと前記第２のＭＯＳＦＥＴのゲートを電気的に接続すべく前記半導体基板上に設けられた第１金属層および前記第１金属層の上層に設けられた第２金属層の一方に配置される第１の配線と、
前記第２のＭＯＳＦＥＴのドレインと前記第１のＭＯＳＦＥＴのゲートを電気的に接続すべく前記第１金属層および前記第２金属層の他方に配置される第２の配線と、
前記第１、第２の各ＭＯＳＦＥＴのソースと電気的に接続すべく前記第１金属層に配置される電源配線と、
前記第１のＭＯＳＦＥＴのドレインおよび前記第２のＭＯＳＦＥＴのドレインを前記第１金属層に接続するコンタクトと、
前記第１金属層と前記第２金属層間を接続すべく前記コンタクトのうち、前記第２金属層が接続されるドレインに接続するコンタクトにオーバーラップして配置される第１のスルーホールと、
を備えることを特徴とする半導体メモリ装置。
【請求項１４】
前記第１のＭＯＳＦＥＴのドレインと電気的に接続されるソースを有する第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのドレインと電気的に接続されるソースを有する第４のＭＯＳＦＥＴと、前記第３、第４のＭＯＳＦＥＴのゲートに電気的に接続されるワード線と、前記第３、第４のＭＯＳＦＥＴの各ドレインに電気的に接続されるビット線と、備える請求項１３記載の半導体メモリ装置。
【請求項１５】
前記ワード線が前記半導体基板上に配置されるポリシリコン層と前記第２金属層に配線される、請求項１４記載の半導体メモリ装置。
【請求項１６】
前記ビット線が前記半導体基板上の前記第２金属層の更に上層に配置される第３金属層に配線される、請求項１５記載の半導体メモリ装置。
【請求項１７】
前記ポリシリコン層と前記第１金属層を接続するコンタクトと、前記第１金属層と前記第２金属層を接続する第１のスルーホールと、前記第２金属層と前記第３金属層を接続する第２のスルーホールの、少なくとも２つがオーバーラップする、請求項１６記載の半導体メモリ装置。
【請求項１８】
４トランジスタでメモリセルを構成する半導体メモリ装置であって、そのうちの２つのトランジスタ（Ｍ１，Ｍ１）でラッチが構成され、残りの２つのトランジスタ（Ｍ２，Ｍ２）が選択用のものであり、前記メモリセルは第１の半セルと第２の半セルによって構成され、前記各半セルは、前記トランジスタ（Ｍ１）とトランジスタ（Ｍ２）を有し、各半セルにおいては、トランジスタ（Ｍ２）のドレイン（Ｄ２）はビット線（ＢＬ１又はＢＬ２）につながっており、トランジスタ（Ｍ２）のソース（Ｓ２）と、トランジスタ（Ｍ１）のドレイン（Ｄ１）が共通につながっており、トランジスタ（Ｍ１）のソース（Ｓ１）は電源配線（Ｓ１）につながっており、トランジスタ（Ｍ２）のゲートはワード線（ＷＬ）につながっているものとして構成されており、さらに、２つの半セルの接続関係は、第１の半セルのトランジスタ（Ｍ１）のゲートは、第２の半セルにおけるトランジスタ（Ｍ１）とトランジスタ（Ｍ２）との接続点につながっており、第１の半セルにおけるトランジスタ（Ｍ１）とトランジスタ（Ｍ２）の接続点は、第２の半セルのトランジスタ（Ｍ１）のゲートにつながっているようになっており、前記第１、第２の半セルは半導体基板にほぼ向い合わせに作られており（図４）、前記半導体基板上において、一方から他方に第１の半セルのトランジスタ（Ｍ２）、トランジスタ（Ｍ１）、第２の半セルのトランジスタ（Ｍ１）、トランジスタ（Ｍ２）が並んでおり、前記一方側の端部に第１の半セルのトランジスタ（Ｍ２）のドレイン（Ｄ２）が形成されており、第１の半セルのトランジスタ（Ｍ２）とトランジスタ（Ｍ１）の間に２つのトランジスタに共通のソース（Ｓ２）／ドレイン（Ｄ１）が形成されており、第１の半セルのトランジスタ（Ｍ１）と第２の半セルのトランジスタ（Ｍ１）との間に、それらのトランジスタに共通のソース（Ｓ１，Ｓ１）が形成されており、第２の半セルのトランジスタ（Ｍ１）とトランジスタ（Ｍ２）の間に２つのトランジスタに共通のドレイン（Ｄ１）／ソース（Ｓ２）が形成されており、前記他方側の端部に第２の半セルのトランジスタ（Ｍ２）のドレイン（Ｄ２）が形成されており、前記半導体基板の上方には第１金属線層（ＦＭＬ）が、さらにその上方には第２金属線層（ＳＭＬ）が形成されており、各半セルにおいて、ドレイン（Ｄ２）とＦＭＬによる配線がコンタクト（Ｃ４）でつながっており、この配線とＳＭＬの配線とがスルーホールＢ（Ｖ２）でつながっており、ソース（Ｓ２）／ドレイン（Ｄ１）とＦＭＬによる配線とがコンタクト（Ｃ１）でつながっており、この配線とＳＭＬによる配線とがスルーホールＡ（Ｖ１）でつながっており、前記コンタクト（Ｃ１）と前記スルーホールＡ（Ｖ１）とは重なってスタックトビアを構成しており、前記トランジスタ（Ｍ１）のゲートとＦＭＬによる配線とがコンタクト（Ｃ２）でつながっており、この配線とＳＭＬによる配線とがスルーホールＣ（Ｖ３）でつながっており、前記スルーホールＢ（Ｖ２）につながるＳＭＬによる配線は、第３金属線層により構成された前記ビット線（ＢＬ又はＢＬａ、図４）につながっており、前記２つの半セルにおいては、第１の半セルのスルーホールＣ（Ｖ３）と第２の半セルのスルーホールＡ（Ｖ１）とは、ＳＭＬによる配線（Ｆ１）でつながっており、第１の半セルのスルーホールＡ（Ｖ１）と第２の半セルのスルーホールＣ（Ｖ３）とは、ＳＭＬによる配線（Ｆ２）でつながっている、半導体メモリ装置。
【請求項１９】
前記半導体メモリ装置は、一定時間内に、前記ワード線（ＷＬ，ＷＬａ）の選択時に、前記ラッチにおける保持データを、リフレッシュする４トランジスタダイナミック１ポートメモリセルとして構成されている、請求項１８の装置。
【請求項２０】
４トランジスタでメモリセルを構成する半導体メモリ装置であって、そのうちの２つのトランジスタ（Ｍ１，Ｍ１）でラッチが構成され、残りの２つのトランジスタ（Ｍ２，Ｍ２）が選択用のものであり、前記メモリセルは第１の半セルと第２の半セルによって構成されており、各半セルは、前記トランジスタ（Ｍ１）とトランジスタ（Ｍ２）を有するものであり、各半セルにおいては、トランジスタ（Ｍ２）のドレイン（Ｄ２）はビット線（ＢＬ１又はＢＬ２）につながっており、トランジスタ（Ｍ２）のソース（Ｓ２）と、トランジスタ（Ｍ１）のドレイン（Ｄ１）が共通につながっており、トランジスタ（Ｍ１）のソース（Ｓ１）は電源配線（Ｓ１）につながっており、トランジスタ（Ｍ２）のゲートはワード線（ＷＬ）につながっており、さらに、２つの半セルにおいては、第１の半セルのトランジスタ（Ｍ１）のゲートは、第２の半セルにおけるトランジスタ（Ｍ１）とトランジスタ（Ｍ２）との接続点につながっており、第１の半セルにおけるトランジスタ（Ｍ１）とトランジスタ（Ｍ２）の接続点は、第２の半セルのトランジスタ（Ｍ１）のゲートにつながっており、前記第１、第２の半セルは半導体基板に平面的にみてほぼ並んだ状態に作られており（図５）、各半セルにおいては、前記半導体基板の一方から他方にトランジスタ（Ｍ２）、トランジスタ（Ｍ１）が形成されていて前記一方側の端部にトランジスタ（Ｍ２）のドレイン（Ｄ２）が形成されており、トランジスタ（Ｍ２）とトランジスタ（Ｍ１）の間に２つのトランジスタに共通のソース（Ｓ２）／ドレイン（Ｄ１）が形成されており、前記他方側の端部にトランジスタ（Ｍ１）のソース（Ｓ１）が形成されており、前記半導体基板の上方には第１金属線層（ＦＭＬ）が、さらにその上方には第２金属線層（ＳＭＬ）が形成されており、
各半セルにおいては、ドレイン（Ｄ２）とＦＭＬによる配線がコンタクト（Ｃ４）でつながっており、この配線とＳＭＬによる配線とが第１スルーホールＢ（Ｖ２）でつながっており、前記第１スルーホールＢ（Ｖ２）につながるＳＭＬによる配線は、第３金属線層により構成された前記ビット線（ＢＬ又はＢＬａ）につながっており、ソース（Ｓ２）／ドレイン（Ｄ１）とＦＭＬによる配線とがコンタクト（Ｃ１）でつながっており、前記トランジスタ（Ｍ１）のゲートとＦＭＬによる配線とがコンタクト（Ｃ２）でつながっており、
第１の半セルにおいては、前記コンタクト（Ｃ１）につながるＦＭＬによる配線とＳＭＬによる配線とが第２スルーホールＡ（Ｖ１）でつながっており、前記コンタクト（Ｃ１）と前記第２スルーホールＡ（Ｖ１）とは重なってスタックトビアを構成しており、
第２の半セルにおいては、前記コンタクト（Ｃ２）につながるＦＭＬによる配線とＳＭＬによる配線とが第１スルーホールＣでつながっており、
前記２つの半セル間の接続においては、第１の半セルのコンタクト（Ｃ２）と第２の半セルのコンタクト（Ｃ１）とは、ＦＭＬによる配線（Ｆ２）でつながっており、第１の半セルの第２スルーホールＡ（Ｖ１）と第２の半セルの第１スルーホールＣとは、ＳＭＬによる配線（Ｆ１）でつながっている、
半導体メモリ装置。
【請求項２１】
前記半導体メモリ装置は、一定時間内に、前記ワード線（ＷＬ，ＷＬａ）の選択時に、前記ラッチにおける保持データを、リフレッシュする４トランジスタダイナミック１ポートメモリセルものとして構成されている、
請求項２０の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にオンチップキャッシュメモリなどの大容量メモリに使用される、ＭＯＳＦＥＴ型メモリセルのレイアウトおよび回路構成に関するものである。
【０００２】
【従来の技術】
近年、ロジックＬＳＩの中にメモリセルを組み込む事例が多くなってきているが、これはオンチップメモリと呼ばれている。例えば、近年のμプロセッサＬＳＩはキャッシュメモリと呼ばれる大容量オンチップメモリを搭載しており、大きいものでは数百Ｋビットの１ポートメモリを載せたものまで発表されている。このような容量は、数年前までは、汎用メモリＬＳＩでしか実現できなかったが、シリコンプロセス技術の微細化によって、初めて可能になった。
【０００３】
しかしながら、キャッシュメモリの面積は、μプロセッサの全チップ面積の数十％を占め、依然としてチップ面積の大きな部分を占めている。しかも、キャッシュメモリの容量が大きければ、それだけμプロセッサの性能が向上することが知られているので、μプロセッサにおいては、とにかくチップ面積が許す範囲内で、できるだけ大容量のキャッシュメモリを搭載しようとする傾向にある。
【０００４】
以上のような理由から、面積の小さなメモリセルの実現は、ロジックＬＳＩの高性能化のために非常に重要な技術とされている。
【０００５】
現在、大部分のキャッシュメモリにおいては、図６に示すようなスタティックメモリセルが使用されている。これは、４個のＮＭＯＳトランジスタ１、２、３、４と２個のＰＭＯＳトランジスタ５、６から構成されているので、６トランジスタスタティックメモリセルあるいは、完全ＣＭＯＳセルと呼ばれている。
【０００６】
構成としては、トランジスタ１、２のゲートがワード線１０に接続されており、各トランジスタのドレインがビット線１１、１２にそれぞれ接続される。トランジスタ１のソースおよびトランジスタ３、５のドレインは共通接続され、トランジスタ４、６のゲートに接続される。一方、トランジスタ２のソースおよびトランジスタ４、６のドレインは共通接続され、トランジスタ３、５のゲートに接続される。一方、トランジスタ５、６のソースは高電位電源線に接続され、トランジスタ３、４のソースは低電位電源線（接地線）に接続される。そして、トランジスタ３、４、５、６を結ぶフィードバックラインのたすき懸け構造により、データの保持記憶を行う。
【０００７】
以上のような回路構造は、一般には、図７の平面図に示すような、標準的なレイアウトにより構成される。
【０００８】
図において示すように、半導体基板上に配置される拡散層はＭＯＳＦＥＴトランジスタ１、２、３、４、５、６のドレインおよびソース、ポリシリコン層はワード線１０、ＭＯＳＦＥＴトランジスタ１、２、３、４、５、６のゲートおよびローカル配線、第１金属層はローカル配線、第２金属層はビット線１１、１２およびローカル配線、第３金属層は高電位電源線、低電位電源線（接地線）およびワード線１０をそれぞれ構成する。
【０００９】
以上のようなレイアウトの断面的な説明図を図８に示す。これは周知のものであるため詳しい説明は省略するが、簡単には、ｎＭＯＳＦＥＴのソース・ドレインＳ／ＤにコンタクトＣが第１金属層ＦＭＬからとられており、この第１金属層ＦＭＬはスルーホールＶ１によって第２金属層ＳＭＬにつながっている。
【００１０】
しかし、６トランジスタスタティックメモリセルは、３つの金属層、１つのポリシリコン層というロジックＬＳＩの標準的なプロセス技術で製造することが可能であり、メモリセルのためだけに用いられる専用プロセス技術が必要でないというメリットがある。
【００１１】
これに対して、６トランジスタセルよりも小面積なセル構造として、４トランジスタスタティックメモリセルが知られている。この４トランジスタスタティックメモリセルは、図９の回路図に示すように、４個のＮＭＯＳＦＥＴトランジスタ１、２、３、４と２個の高抵抗７、８から構成されている。
【００１２】
構成としては、トランジスタ１、２のゲートがワード線１０に接続されており、各トランジスタのドレインがビット線１１、１２にそれぞれ接続される。トランジスタ１のソースおよびトランジスタ３のドレインはトランジスタ４のゲートおよび高抵抗７に接続される。一方、トランジスタ２のソースおよびトランジスタ４のドレインはトランジスタ３のゲートおよび高抵抗８に接続される。また、高抵抗７、８は高電位電源線に接続され、トランジスタ３、４のソースは低電位電源線（接地線）に接続される。そして、トランジスタ３、４および高抵抗７、８のフィードバックラインによるたすき懸け構造により、データの保持記憶を行う。
【００１３】
このような構造のセルは、４トランジスタセルという呼び方の他に、高抵抗セルとも呼ばれている。図１０において、図９と同一の符号は、図９のものと同一の部材を示す。
【００１４】
以上のような回路構造は、一般には、図１０の平面図に示すような、標準的なレイアウトにより構成される。
【００１５】
図において示すように、拡散層はＭＯＳＦＥＴトランジスタ１、２、３、４のドレイン、ソースおよびローカル配線、第１のポリシリコン層はワード線１０、ＭＯＳＦＥＴトランジスタ１、２、３、４のゲートおよびローカル配線、第２のポリシリコン層は高抵抗７および高電位電源線、第１の層金属は低電位電源線、ワード線１０およびローカル配線、第２の層金属はビット線１１、１２およびローカル配線をそれぞれ構成する。
【００１６】
このようなセルを作成するために必要なプロセスは、第２ポリシリコン層、第１埋め込みコンタクト、第２埋め込みコンタクトといった、汎用ＳＲＡＭでは用いられるものの、ロジックＬＳＩの標準プロセスでは使われない専用のプロセスが必要である。しかし、面積は６トランジスタセルと比較して約３分の１程度の大きさまで縮小できる。
【００１７】
一方、小面積のメモリセルという観点からは、ＤＲＡＭに用いられる１トランジスタ、１キャパシタのメモリセルが最小である。これは、図１１に示すように、ビット線１２にドレインが接続され、ワード線１０にゲートが接続されるＮＭＯＳＦＥＴトランジスタ２と、低電位電源線とトランジスタ２のソースの間に接続されるキヤパシタ９で構成される。しかしながら、ＤＲＡＭはアクセスタイムが遅いために、一般に、キャッシュメモリとしては使用できない。
【００１８】
これに対して、図１２に示すような構成のダイナミックメモリセルならばキャッシュメモリに使用可能とされている。このセルは、基本的には、図９の構成から高抵抗７、８を取り除いた構成となっている。
【００１９】
以上のようなＤＲＡＭ構造を実現するためには、配線層は以下のように配置される。
【００２０】
拡散層はＭＯＳＦＥＴトランジスタ１、２、３、４のドレイン、ソースおよびローカル配線、ポリシリコン層はワード線１０、ＭＯＳＦＥＴトランジスタ１、２、３、４のゲートおよびローカル配線、第１金属層は低電位電源線、ワード線１０およびローカル配線、第２金属層はビット線１１、１２およびローカル配線をそれぞれ構成する。
【００２１】
以上のような構成によれば、負荷抵抗がないのでセルの高電位に充電された方の内部ノードの電荷は、このノードの寄生キヤパシタによって保持される。このため、一般に、ＤＲＡＭにおいては一定期間おきに内部データを書き直すリフレッシュ動作が必要である。しかし、図１２の４トランジスタダイナミックメモリセルは、ワード線１０を選択するだけでデータが書き直されるという特徴があり、この点が、図１１に示したＤＲＡＭセルとの大きな違いである。つまり、図１１の構成のセルでは、ワード線１０を選択するとセルデータが壊れるので、センスアンプリファイアを動かして再書き込み動作を行う必要がある。
【００２２】
以上のように、４トランジスタダイナミックメモリセルの場合、センスアンプリファイアによる再書き込み動作が不要であり、リフレッシュ動作が非常に簡単にできる。
【００２３】
したがって、４トランジスタダイナミックメモリセルを図９に示したような４トランジスタスタティックメモリセルの代わりに適用することにより、第２ポリシリコン層や第２埋め込みコンタクトといった専用のプロセスが不要になり、コストを削減することが可能になる。
【００２４】
しかし、このような構成を適用した場合、通常の読み出し書き込み動作と、リフレッシュ動作が競合した場合が問題となる。しかし、用途がキャッシュメモリならば、この競合動作をキャッシュミスとして取り扱い、通常動作の方を待たせることにより問題点の解決ができる。つまり、リフレッシュサイクルタイムは１００μ秒程度なので、これは０．０１％程度のキャッシュビット率の低下に相当し、キャッシュメモリとしての性能はほとんど低下しない。
【００２５】
【発明が解決しようとする課題】
従来の半導体メモリ装置は、以上のように構成されていたので、以下に述べるような問題点がある。
【００２６】
図６に示した６トランジスタスタティックメモリセルの場合、メモリサイズが４トランジスタスタティックメモリセルに比較して、数倍大きく、ＬＳＩロジックに組み込んだ場合、キャッシュメモリとしての容量を上げることができないという問題点がある。
【００２７】
一方、図９に示した４トランジスタスタティックメモリセルの場合、セルサイズは汎用ＳＲＡＭ並に小さくできるものの、配線層で１層、コンタクト層で２層の専用プロセスの追加が必要であり、プロセスコストの大幅な上昇を避けられないという問題点がある。
【００２８】
これに対して、図１２に示した４トランジスタダイナミックメモリセルの場合、セルサイズが４トランジスタスタティックセルと変わらず、専用プロセス数も低減できるので、ＬＳＩロジックにキャッシュメモリとして組み込むには適しており、性能的にも問題は少ないものの、依然として専用プロセスによる埋め込みコンタクトが必要であり、プロセスコストの徹底的な低減には至らない。また、埋め込みコンタクトは一般にコンタクト抵抗が高く、セルの動作マージンを少なくするという欠点もある。特に、レイアウト上で、ＮＭＯＳラッチのフィードバック部において、一方のノードのフィードバックには埋め込みコンタクトが１個しか入らないのに対して、他方には２個のコンタクトが含まれている。このため、セルの２つの内部ノードの電気的特性が非対称となり、セル特性の悪化も無視できない問題となってくる。汎用ＳＲＡＭでは、この問題は埋め込みコンタクト工程の管理強化、特殊テストによるスクリーンニングなどで回避できるが、少量他品種生産のロジックＬＳＩでは工程管理の強化は難しく、またオンチップメモリの特殊テストも容易ではないという事情がある。更に、フィードバック配線としてポリシリコンが用いられているが、このポリシリコンの抵抗も金属に比較すれば、決して低い抵抗ではなく、セルの動作マージンの低下を招いてしまう。
【００２９】
本発明は、以上のような従来技術の問題点を解消し、ロジックＬＳＩの標準プロセスを使用しながら、オンチップメモリの面積を小さく構成でき、かつ電気的動作マージンの大きなメモリセルを提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、第１のＭＯＳＦＥＴと、第２のＭＯＳＦＥＴと、上記第１のＭＯＳＦＥＴのドレインである拡散層と上記第２のＭＯＳＦＥＴのゲートを電気的に接続する、第２層金属線からなる第１の配線と、上記第２のＭＯＳＦＥＴのドレインである拡散層と上記第１のＭＯＳＦＥＴのゲートを電気的に接続する、第２層金属線からなる第２の配線と、上記第１および第２のＭＯＳＦＥＴのソースをそれぞれ電気的に電源に接続する電源配線と、上記第１のＭＯＳＦＥＴのドレインである拡散層から第１の第１層金属線に接続する第１のコンタクトと、上記第１のコンタクトにオーバーラップして設けられ、上記第１の配線である第２層金属線と上記第１の第１層金属線を接続する第１のスルーホールと、で構成したラッチを有する半導体メモリ装置を提供するものである。
【００３１】
【発明の実施の形態】
本発明の半導体メモリ装置は、ロジックＬＳＩの標準プロセスとして用いられはじめたスタックトビアコンタクト（Ｓｔａｃｋｅｄ  ｖｉａ  Ｃｏｎｔａｃｔ）というプロセスを用いて、４トランジスタダイナミックメモリセルを構成したものである。スタックトビアコンタクトとは、下層のコンタクトにオーバーラップして上層のコンタクトを作る技術であり、この技術によりラッチを構成する２つのＭＯＳＦＥＴのフィードバック経路を金属配線層とする。その結果、セルの面積を埋め込みコンタクトを用いた４トランジスタダイナミックメモリセル並に小さくすることが可能である。また、スタックトビアコンタクトは、コンタクト抵抗が埋め込みコンタクトよりも非常に小さく、セルの電気的な特性も向上するという特徴を持っている。
【００３２】
以下、図面を参照しながら本発明の実施の形態を説明する。
実施例１．
図１は本発明の実施例１の半導体メモリ装置の平面図、図２はそのII−II線断面図であり、特に１ポートメモリセルの半導体基板上における、拡散層、ポリシリコン層、コンタクトおよび第１スルーホールの一部のレイアウトを示したものである。このメモリセルの等価回路図は、図３に示すとおりである。つまり、図２の回路の半セルの部分は、図１２に示した１ポートセルのちょうど半分の回路を構成している。したがって、図３の回路を２つ並べて１つの１ポートメモリを構成することができる。また図１のレイアウトはこの半セルに対応するものである。
【００３３】
図１，２において、トランジスタＭ１はラッチを構成するトランジスタ３に相当し、トランジスタＭ２はワード線１０とビット線１１に接続されるトランジスタ１に相当する。
【００３４】
さて、トランジスタＭ１は、ドレイン拡散層Ｄ１が一方の内部ノードＮ１を構成し、ポリシリコンＰ１が他方の内部ノードＮ２を構成する。トランジスタＭ１のソース拡散層Ｓ１は接地電源配線を構成し、コンタクトＣ３、Ｃ３ａを介して図示しない第１金属層の配線に接続されている。コンタクトＣ１、Ｃ２はそれぞれ内部ノードＮ１、Ｎ２のローカル配線である第１金属層または、図示しない第２金属層への接続に用いられる。更に、コンタクトＣ１にオーバーラップして第１スルーホールＶ１が設けられており、これが内部ノードＮ１のローカル配線である第１金属層または、第２金属層への接続に用いられる。
【００３５】
このような下層のコンタクトＣ１に対して、上層の第１スルーホールＶ１が平面図でレイアウト的に重なっている場合、第１スルーホールＶ１をスタックトビアコンタクトと呼ぶ。この技術は、最近のロジックＬＳＩで標準化されるようになってきたプロセス技術である。
【００３６】
以上のような構成の半導体メモリ装置の断面図の図２は、特にスタックトビアコンタクトのの構成を詳細に示すものである。図からも明らかなように、下層のコンタクトＣ１の穴の部分が、タングステン、アルミニウムあるいはポリシリコンなどの充填材で埋め込まれているため、コンタクトＣ１部が平坦になっている。このために、コンタクトＣ１上に第１スルーホールＶ１を設けることが可能になる。この理由は以下の通りである。
【００３７】
従来は、コンタクト充填材が使われていなかったため、コンタクト部に段差が残り、この上にスルーホールを設けることはできなかった。このため、下層のコンタクトと上層のスルーホールとの間は、オーバーラップは許されず、ある一定の距離を離す必要があった。そのため、チップ面積が主に多層金属配線のデザインルールで決まるロジックＬＳＩでは、集積度の低下を招くので、これを克服するために標準プロセスとして採用されるようになっている。ちなみに、この技術は、汎用ＳＲＡＭには不要なので使われていない。このスタックトビアコンタクトは、内部ノードＮ１、Ｎ２のうちのどちらか一方をドレインに使えば良く、必ずしも両方に使用する必要はない。
【００３８】
引き続き、図１に戻ると、Ｎ型ＭＯＳＦＥＴトランジスタＭ２は、ワード線ＷＬによって選択制御されるセルアクセストランジスタである。トランジスタＭ２のソース拡散層Ｓ２はトランジスタＭ１のドレイン拡散層Ｄ１であり、ドレイン拡散層Ｄ２はコンタクトＣ４で第１金属層に接続され、引き続き第１スルーホールＶ２で第２金属層に接続されている。
【００３９】
４トランジスタメモリセルの設計パラメータとして重要なものに、セルのβ比と呼ばれるものがある。これは、トランジスタＭ１のゲート長をＬ１、ゲート幅をＷ１とし、トランジスタＭ２のゲート長をＬ２、ゲート幅をＷ２として、
β＝（Ｗ１／Ｌ１）×（Ｗ２／Ｌ２）                        （１）
で表される。このβ比は４トランジスタメモリセルでは３以上あることがセルの電気的安定性上は望ましいとされている。さて、デザインルールのバランスにもよるが、通例では半セルの幅ａは第１金属層の配線ピッチ（最小幅と最小線間隔の和）の２倍となり、セルの高さｂは、（コンタクトサイズの２倍＋最小ゲート長の２倍＋コンタクトゲート距離の４倍）に相当する値となる。β比を高めるためには、トランジスタＭ１についてはＷ１を広げるか、Ｌ１を縮めることが必要であるが、Ｌ１は既に最小のデザインルールを使用しているため、これ以上小さくすることは不可能である。Ｗ１も図１では最大でこれ以上大きくするには幅ａを広げるしかない。したがって、トランジスタＭ１のサイズは変えられない。しかし、トランジスタＭ２ではＷ２は既に最小寸法を使っているため変えられないが、Ｌ２はセルサイズを変えることなく大きくすることができる。このために、拡散層配線を図面右方向に引き延ばすことで、コンタクトＣ４をなるべく右側にとっている。このようなレイアウトを採用することによって、セルサイズを大きくすることなく、β比を楽に３以上にすることができる。そして、このことが、この半セルの利点のひとつとなっている。ただし、この際に、ビット線に接続した拡散層の面積が大きくなるため、ビット線のキヤパシタンスが大きくなってしまうという懸念が残る。このような場合は、セル高さｂが大きくなるが、コンタクトＣ４をトランジスタＭ２の直下に配置することで影響を低減することが可能である。
実施例２．
図４（Ａ），（Ｂ）は、本発明の実施例２の半導体メモリ装置の平面図であり、特に（Ａ）は、半セルを２個用いて作った１ポートメモリセルで、４トランジスタ構成のダイナミックメモリセルのレイアウトを示し、同図（Ｂ）は第２金属層のみのレイアウトを抽出的に示すものである。
【００４０】
この例では、２つの半セルが電源線を共用できるように、図面上下に配置されている。つまり、図４（Ａ）の下側は図１の半セルに相当する。そして、点Ａに対して点対象に、下側と上側のそれぞれが半セルが構成されている。このセルでは、ラッチを構成するゲートとドレインの間のフィードバックのためのローカル配線Ｆ１、Ｆ２は、第２金属層で互いに並行してワード線ＷＬ、ＷＬａに直交する図面上下方向に向かって配置される。このセルでは、内部ノードＮ１、Ｎ２共にドレイン上のスタックトビアコンタクトが設けられている。また、ゲートＰ１、Ｐ２ａとローカル配線Ｆ１、Ｆ２の結線にもスタックトビアコンタクトが用いられている。このスタックトビアコンタクトを使うことで、第１金属層をローカル配線に使うのと同じ面積で第２金属層をローカル配線に使うことができる。これを利用して、第１金属層で構成され、ワード線ＷＬ、ＷＬａと並行に設けられた接地電源配線上を通過した第２金属層によるローカル配線Ｆ１、Ｆ２を結線することができる。
【００４１】
また、図４で、ビット線ＢＬ、ＢＬａは第３金属層の配線を用いて、ラッチ回路の上部に、ローカル配線Ｆ１、Ｆ２と並行して配置される。第２金属層Ｖ２、Ｖ２ａと、第３金属層のビット線ＢＬ、ＢＬａとの接続は、第２スルーホールＷ１、Ｗ１ａによって行われる。ちなみに、第２スルーホールＷ１、Ｗ１ａは第２金属層Ｖ２、Ｖ２ａに対してスタックトビアコンタクトにしても、しなくてもよい。
【００４２】
更に、２つの半セルのワード線ＷＬ、ＷＬａは上下に分かれて設けられているので、ワード線選択、非選択は、この２つのワード線ＷＬ、ＷＬａを同時に同相で駆動する必要がある。この場合、簡単な方法は、２つのワード線ＷＬ、ＷＬａを電気的に共通接続してしまうことである。
【００４３】
さて、このセルの幅ａは、半セルの幅ａと同じなので、第１層（または第２層）の金属配線ピッチの２倍である。これに対して、図７に示した６トランジスタメモリセルでは、第３金属層で設けられた電源線と、接地線に接続するためのコンタクトがセルの両脇に必要であり、セルの幅は、第１金属層配線ピッチの３倍が必要である。したがって、本実施例による図４のセルは、本質的に３３％横幅が小さい。また、セル高さについても、６トランジスタメモリセルと違って、セル内にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴが混在しないため、セル分離領域が不要である上に、トランジスタ数も少ない。このため、図４のセルは、図６の６トランジスタメモリセルに比較して、高さも２５％程度小さくなる。併せて、同一デザインルールで比べれば、本実施例のセルの面積は、６トランジスタスタティックメモリセルに比べて、５０％以下になる。したがって、このセルは６トランジスタスタティックメモリセルに比べて、同一面積で２倍の容量のメモリセルを搭載できるということになる。
【００４４】
さて、図４の構成では、拡散層はＭＯＳＦＥＴのドレインおよびソース、ポリシリコン層はワード線およびＭＯＳＦＥＴのゲート、第１金属層は電源線、第２金属層はローカル配線、第３金属層はビット線となる。また、コンタクト、第１スルーホール、第２スルーホールという３種類の層間接続層が使用される。これらの配線層、コンタクト層は、完全にロジックＬＳＩの標準プロセスと互換性があり、このメモリを形成するための専用プロセスを全く必要としない。それにも関わらず、第１埋め込みコンタクトだけを専用プロセスとして使用した図１２の４トランジスタダイナミックメモリセルと比較しても、面積はほぼ同程度である。したがって、コスト面からみても図１２のセルよりも有利である。
【００４５】
更に、図４のセルは、図１の全く同じ半セルのレイアウトを２個用いて作られており、回転対称の関係にある。しかも、２本のフィードバック配線も第２層であり、全く等しい。また、フィードバック配線に接続されているコンタクト、スルーホールの抵抗は、一般の埋め込みコンタクトに比べて、百分の一以下であり、またフィードバック配線自身も第２金属層であり、ポリシリコンに比較して抵抗値で千分の一以下である。従って、図１２のセルに比較して、セルの対称性が極めてよく、電気的特性が図１２のセルより格段に優れており、動作も安定している。
実施例３．
図５は、本発明の実施例３の半導体メモリ装置の平面図であり、特に半セルを２個用いて作った１ポートメモリセルで、４トランジスタ構成のダイナミックメモリセルのレイアウトの他の例を示すものである。
【００４６】
この例では、半セルが図面左右に隣接して並行対称に配置されている。ラッチを構成するゲートとドレインの間のフィードバックのためのローカル配線Ｆ１、Ｆ２は、ワード線に並行して図面左右に設けられている。この際、ローカル配線Ｆ１は第２金属層を用い、ローカル配線Ｆ１は第１金属層を用い、両者は上下に重なって並行に走っている。このセルでは、内部ノードＮ１のドレイン上にだけスタックトビアコンタクトが設けられている。また、ゲートＰ１ａとローカル配線Ｆ１の結線にもスタックトビアコンタクトが使用されている。
【００４７】
また、図５で、ビット線ＢＬ、ＢＬａは第３金属層の配線を用いて、ラッチ回路の上部に、ローカル配線Ｆ１、Ｆ２に直交して設けられている。第２金属層Ｖ２、Ｖ２ａと、第３金属層としてのビット線ＢＬ、ＢＬａとの接続は、第２スルーホールＷ１、Ｗ１ａによって行われる。第２スルーホールＷ１、Ｗ１ａは第２金属層Ｖ２、Ｖ２ａに対して、スタックトビアコンタクトにしてもよければ、しなくてもよい。この図５において、Ｆ／Ｓ  ＭＬで示す部分は、第１金属層と第２に金属層とが完全に重っている部分を示す。
【００４８】
図５のセルサイズは、図４に示した構成のセルサイズと全く等しい。従って、図４と同じく、同一のデザインルールで比較すれば、セル面積は、６トランジスタのスタティックメモリセルの５０％以下になる。従って、このセルも６トランジスタのスタティックメモリセルに比較して、同一面積で、２倍の容量のメモリセルを搭載できるという大幅な改善を期待できる。
【００４９】
さて、図５の構成では、拡散層はＭＯＳＦＥＴのドレインおよびソース、ポリシリコン層はワード線およびＭＯＳＦＥＴのゲート、第１金属層は電源線およびローカル配線、第２金属層はローカル配線およびワード線、第３金属層はビット線となる。また、コンタクト、第１スルーホール、第２スルーホールという３種類の層間接続層が使用される。これらの配線層、コンタクト層は、完全にロジックＬＳＩの標準プロセスと互換性があり、このメモリを形成するための専用プロセスを全く必要としない。それにも関わらず、第１埋め込みコンタクトだけを専用プロセスとして使用した図１２の４トランジスタダイナミックメモリセルと比較しても、面積はほぼ同程度である。したがって、コスト面からみても図１２のセルよりも有利である。
【００５０】
このセルの特長は、セルの横幅がビット線２本分で決まっていないことである。このため、ビット線方向に第３金属層の配線リソースが余っているので、ここにデータ線などの他の配線を通すことができ、ロジックＬＳＩ全体としてバス幅が縮小でき、チップサイズ低減に効果がある。
【００５１】
通常、大容量メモリでは、ポリシリコンワード線に並行して、層金属のワード線を設けている。これは、ワード線遅延の低減のために必要である。この場合、図４のセルでは、第４層金属を用いるか、セルサイズを図面縦方向に少し大きくして、電源線の下に第１金属層でワード線を設ける必要がある。このために図４の構成は、コスト的に多少不利になるが、図５の構成では、セルサイズを大きくすることなく、第２金属層でワード線を設けることができるので、コスト的に非常に有利になる。
【００５２】
また、図５のセルは、フィードバック配線の、一方が第１金属層、他方が第２金属層に加えて、２個の第１スルーホールが間に抵抗としてはさまるので、セルの電気的対称性が図４の構成よりも少し悪いと考えられがちである。しかしながら、この２つのフィードバック配線の抵抗の差は、金属配線を使用する関係から極めて小さく、無視できる程度に小さい。また、プロセス工程中のマスク合わせずれによる特性のばらつきは、２つの半セルが図５のように並行対称で配置されているほうが、回転対称で配置されている図４の構成よりもずっと小さいことが知られている。このようなことから、総じて図５の構成のセルの性能の方が、図４のセルよりも若干優れていると考えられる。
【００５３】
以上のように、２つの１ポートメモリセルの例を実施例２、３で説明したが、いずれのセルも４トランジスタダイナミックメモリセルなので、一定時間内にワード線を選択することによって保持データをリフレッシュするための回路を設けることが必要であることは言うまでもない。
【００５４】
また、本発明の基本構成に、第２ポリシリコンと第２埋め込みコンタクトの専用プロセスを追加することで、リフレッシュの不要な４トランジスタスタティックメモリセルにすることも、更にＰ型ＭＯＳＦＥＴを２個追加して６トランジスタスタティックメモリセルにすることも可能である。
【００５５】
なお、上記各実施例では、半セルおよびこれを用いた１ポートメモリセルの構成だけを例示して示したが、これらの基本構成に基づいて多ポートメモリセルを構成することも可能である。また、Ｎ型ＭＯＳＦＥＴを全てＰ型ＭＯＳＦＥＴに変形することも可能であり、接地電源線を高電位電源線に変えて、相補的な構成にすることで、同様の機能と効果を得ることができる。
【００５６】
また、図４のメモリセルと、図５のメモリセルを用いて作ったセルアレイは、拡散層、ポリシリコン、コンタクトのレイアウトは同一である。従って、層金属のパーソナライズ工程で上下の半セルをつなぐか、左右の半セルをつなぐかで、セルアレイのワード数と、ビット数の比率を２倍に変えることができる。これにデコーダの若干の工夫を加えることにより、エンベッデッドアレイなどの用途に適用することも可能である。
【００５７】
【発明の効果】
以上述べたように、本発明の半導体メモリ装置は、スタックトビアコンタクトプロセスを用いて、ラッチを構成する２つのＭＯＳＦＥＴのフィードバック経路を金属配線にした４トランジスタダイナミックメモリセルを形成するようにしたので、ロジックＬＳＩの標準プロセスを用いながら、セル面積を、埋め込みコンタクト専用プロセスを用いた４トランジスタダイナミックメモリセル並に、またロジックＬＳＩの標準プロセスによる６トランジスタスタティックメモリセルに比較して５０％に、小さくすることを可能とし、これにより低コストなオンチップキャッシュメモリを実現でき、更にフィードバック配線である層金属の抵抗がポリシリコンに比べて数桁も小さいことにより、セルの電気的な特性を向上できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体メモリ装置の平面図である。
【図２】図１のII-II 線断面図である。
【図３】図１の構成の回路図である。
【図４】本発明の実施例２の半導体メモリ装置の平面図である。
【図５】本発明の実施例３の半導体メモリ装置の平面図である。
【図６】従来の６トランジスタスタティックメモリセルの回路図である。
【図７】図６の構成の平面図である。
【図８】図６の構成の断面的説明図である。
【図９】従来の４トランジスタスタティックメモリセルの回路図である。
【図１０】図９の構成の平面図である。
【図１１】従来のダイナミックメモリセルの回路図である。
【図１２】従来の４トランジスタダイナミックメモリセルの回路図である。
【符号の説明】
１、２、３、４、５、６  トランジスタ
７、８  高抵抗
９  キヤパシタ
１０  ワード線
１１、１２  ビット線
Ｃ１、Ｃ２、Ｃ３、Ｃ３ａ、Ｃ４  コンタクト
Ｍ１、Ｍ２  トランジスタ
Ｖ１、Ｖ２、Ｗ１、Ｗ２  スルーホール
ＷＬ、ＷＬａ  ワード線
ＢＬ、ＢＬａ  ビット線
Ｖ２、Ｖ２ａ  第２金属層
【図１】
0003695906.tif 000002
【図２】
0003695906.tif 000003
【図３】
0003695906.tif 000004
【図４】
0003695906.tif 000005
【図５】
0003695906.tif 000006
【図６】
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【図７】
0003695906.tif 000008
【図８】
0003695906.tif 000009
【図９】
0003695906.tif 000010
【図１０】
0003695906.tif 000011
【図１１】
0003695906.tif 000012
【図１２】
0003695906.tif 000013