(57)【特許請求の範囲】
【請求項１】
第１のスイッチ手段を介して電源電圧が供給されかつバックゲートが接地電位に接続されたｎチャネル型ＭＯＳトランジスタのゲート及びソースと、第２のスイッチ手段を介して接地電位に接続されかつバックゲートが電源電位に接続されたｐチャネル型ＭＯＳトランジスタのゲート及びソースとを共通接続し、その共通接続ノードから中間電圧を取り出す中間電圧生成手段と、前記第１のスイッチ手段を介して電源が供給されるとともにゲートに前記中間電圧を受けて中間電圧出力端子へ出力する第１の出力トランジスタおよびこの出力トランジスタと接地電位間に直列接続されかつ前記第１および前記第２のスイッチ手段と同時制御されるスイッチ機能をもつ第２の出力トランジスタからなる出力段とを備えたことを特徴とする半導体装置の電圧制御回路。
【請求項２】
前記出力段は、この出力段が、入出力バッファと外部回路とをインタフェースするトランファゲート手段のゲートに接続されるとき、前記トランスファゲート手段のゲート・ドレイン間寄生容量に起因して惹起される瞬間上昇電圧を、前記出力段を構成するトランジスタの接続容量により吸収する電圧上昇抑制機能を有する請求項１記載の半導体装置の電圧制御回路。
【請求項３】
前記出力段を構成するトランジスタの素子サイズが、前記中間電圧のレベル調整手段である請求項１記載の半導体装置の電圧制御回路。
【請求項４】
前記レベル調整手段が、前記出力段を構成するトランジスタの面積の合計値は一定という条件の下に、前記中間電圧を変更する機能を有する請求項３記載の半導体装置の電圧制御回路。
【請求項５】
前記電圧制御回路は、前記中間電圧を発生しないとき、前記中間電圧生成手段のトランジスタと前記出力段のトランジスタとを非導通状態にして自身の消費電流を抑制する機能を有する請求項１記載の半導体装置の電圧制御回路。
【請求項６】
前記中間電圧生成手段は、前記出力段の前記第１の出力トランジスタのゲートへ出力する電圧をレベル低下させる手段として、前記第１のスイッチ手段と前記ｎチャネル型ＭＯＳトランジスタとの間に挿入接続される、ゲート及びドレイン間が接続されたnチャネル型ＭＯＳトランジスタを有する請求項１記載の半導体装置の電圧制御回路。
【請求項７】
前記中間電圧生成手段は、前記出力段の前記第１の出力トランジスタのゲートへ出力する中間電圧をレベル上昇させる手段として、前記第２のスイッチ手段と前記ｐチャネル型ＭＯＳトランジスタとの間に挿入接続される、ゲート及びドレイン間が接続されたｐチャネル型ＭＯＳトランジスタを有する請求項１記載の半導体装置の電圧制御回路。
【請求項８】
前記第１の出力トランジスタをバックゲートが接地電位に接続されたｎチャネル型ＭＯＳトランジスタとし、前記第２の出力トランジスタをバックゲートが電源電位に接続されたｐチャネル型ＭＯＳトランジスタとする請求項１または３記載の半導体装置の電圧制御回路。
【請求項９】
前記第１の出力トランジスタをバックゲートが電源電位に接続されたｐチャネル型ＭＯＳトランジスタとし、前記第２の出力トランジスタをバックゲートが接地電位に接続されたｎチャネル型ＭＯＳトランジスタとする請求項１または３記載の半導体装置の電圧制御回路。
【請求項１０】
前記第１および前記第２の出力トランジスタをバックゲートが接地電位に接続されたｎチャネル型ＭＯＳトランジスタとする請求項１または３記載の半導体装置の電圧制御回路。
【請求項１１】
前記第１および前記第２の出力トランジスタをバックゲートが電源電位に接続されたｐチャネル型ＭＯＳトランジスタとする請求項１または３記載の半導体装置の電圧制御回路。
【請求項１２】
前記電圧制御回路は、ソースを電源電位に接続しゲートにイネーブル信号を入力する第１のｐチャネル型ＭＯＳトランジスタと、ドレインを前記第１のｐチャネル型ＭＯＳトランジスタのドレインに接続しゲートおよびソースを互いに接続する第１のｎチャネル型ＭＯＳトランジスタと、ゲートおよびソースが前記第１のｎチャネル型ＭＯＳトランジスタのソースに共通接続する第２のｐチャネル型ＭＯＳトランジスタと、ソースを前記第２のｐチャネル型ＭＯＳトランジスタのドレインに接続しゲートに前記イネーブル信号を入力しドレインを接地電位に接続する第３のｐチャネル型ＭＯＳトランジスタとから構成する中間電圧生成手段と、ドレインを前記第１のｐチャネル型ＭＯＳトランジスタのドレインに接続しゲートを前記共通接続の接続点に接続しソースを中間電圧出力端子に接続する第２のｎチャネル型ＭＯＳトランジスタと、ソースを前記中間電圧出力端子に接続しゲートに前記イネーブル信号を入力して前記第１および前記第３のｐチャネル型ＭＯＳトランジスタと同時制御されるスイッチ機能をもつ第４のｐチャネル型ＭＯＳトランジスタとから構成する前記出力段とを備え、前記第１，前記第２，前記第３および前記第４のｐチャネル型ＭＯＳトランジスタのバックゲートを電源電位とし、前記第１および前記第２のｎチャネル型ＭＯＳトランジスタのバックゲートを接地電位に予め設定する請求項１，２，３，５，６，または７記載の半導体装置の電圧制御回路。
【請求項１３】
前記第１のｐチャネル型ＭＯＳトランジスタおよび前記第１のｎチャネル型ＭＯＳトランジスタのそれぞれのドレインを直接接続する構成に代えて、前記第１のｐチャネル型ＭＯＳトランジスタのドレインにゲートおよびドレインを接続し、前記第１のｎチャネル型ＭＯＳトランジスタのドレインにソースを接続する、バックゲートが接地電位に接続された第３のｎチャネル型ＭＯＳトランジスタをさらに有する請求項１２記載の半導体装置の電圧制御回路。
【請求項１４】
前記第２のｐチャネル型ＭＯＳトランジスタのドレインおよび前記第３のｐチャネル型ＭＯＳトランジスタのソースを直接接続する構成に代えて、前記第２のｐチャネル型ＭＯＳトランジスタのドレインとソースを互いに接続し、ゲートおよびドレインを前記第３のｐチャネル型ＭＯＳトランジスタのソースに共通接続する、バックゲートが電源電位に接続された第５のｐチャネル型ＭＯＳトランジスタをさらに有する請求項１２記載の半導体装置の電圧制御回路。
【請求項１５】
前記第２のｎチャネル型ＭＯＳトランジスタに代えて、バックゲートが電源電位に接続された第６のｐチャネル型ＭＯＳトランジスタが接続される請求項１２，１３または１４記載の半導体装置の電圧制御回路。
【請求項１６】
前記第４のｐチャネル型ＭＯＳトランジスタに代えて、バックゲートが接地電位に接続された第４のｎチャネル型ＭＯＳトランジスタが接続される請求項１２，１３または１４記載の半導体装置の電圧制御回路。
【請求項１７】
前記電圧制御回路は、ソースおよびバックゲートを電源電位に接続し、ゲートに前記イネーブル信号の極性反転信号を入力し、ドレインを前記中間電圧出力端子に接続する第７のｐチャネル型ＭＯＳトランジスタをさらに有する請求項１２，１３，１４，１５または１６記載の半導体装置の電圧制御回路。
【請求項１８】
前記電圧制御回路は、ドレインを前記中間電圧出力端子に接続し、バックゲートを電源電位に接続し、ゲートに前記イネーブル信号を入力し、ソースを接地電位に接続する第５のｎチャネル型ＭＯＳトランジスタをさらに有する請求項１２記載の半導体装置の電圧制御回路。
【請求項１９】
前記電圧制御回路は、第１の入力端に前記イネーブル信号の極性反転信号を入力し、第２の入力端に前記中間電圧の制御信号を入力する反転論理積回路と、この反転論理積回路の出力端にゲートを接続し、ソースを前記中間電圧出力端子に接続し、バックゲートを電源電位に接続し、ドレインを接地電位に接続する第８のｐチャネル型ＭＯＳトランジスタとをさらに有する請求項１７記載の半導体装置の電圧制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半体装置の電圧制御回路に係わり、特に内部の電源電圧よりも高い電源電圧で動作する外部回路にインタフェースする入出力バッファと外部信号入力端を接続するｎチャネル・ディプリーション型ＭＯＳトランジスタのゲート電圧の上昇を抑制しゲート電圧の破壊を防止する手段を従来よりも小さい専有面積で実現した半体装置の電圧制御回路に関する。
【０００２】
【従来の技術】
近年、半導体素子の微細化技術の進展に伴い、その半導体素子で構成するＬＳＩも大規模化しており、特に半導体記憶装置（メモリ）、マイクロコンピュータ、システムＬＳＩ等の分野ではその傾向が顕著である。
【０００３】
一方、上述したＬＳＩはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）構成が主流であるが、現在のＣＭＯＳ技術は、トランジスタの定電圧動作化が推進されており、例えば、３．３Ｖ、１．８Ｖ、１．５Ｖと入力・出力の動作範囲がある。
【０００４】
しかし、０Ｖ〜５Ｖで動作するメモリー、マイクロプロセッサなど、単一のトランジスタが許容しうる電圧より高い電圧で動作するデバイスも多く使用されており、それらのデバイスとのインターフェイスをとる必要性が依然として存在するのである。
【０００５】
そのため、ＬＳＩチップの内部と外部デバイスの電源電圧が異なる場合、それらの接続を可能とするためには、耐高圧インターフェイスが必要になり、それを実現するためのインタフェース技術の一例が特開平７−９９４３７公報に開示されている。
【０００６】
上述した高い電源電圧で動作する周辺装置とのインタフェースの一例が特開平７−９９４３７号公報に記載されている。同公報記載の半導体装置の入出力回路の構成例を示した図９を参照すると、この入出力回路は、イネーブル信号入力端子１と、内部信号入力端子２と、ゲートコントロール回路３と、出力バッファ４と、入力バッファ５と、トランスファデートとしてｎチャネル・ディプリーション型ＭＯＳトランジスタ（以下、ＤｉｐＮ−Ｔｒと称す）６と、外部入出力端子７と、電圧制御回路８と、内部出力端子９とを備える。
【０００７】
ゲートコントロール回路３は、イネーブル信号入力端子１から入力モードと出力モードとを切り換えるためのイネーブル信号を入力し、内部信号入力端子２から内部信号を入力する。
【０００８】
出力バッファ４は、ゲートコントロール回路３から出力される２信号の一方をゲートに入力するｐチャネル型ＭＯＳトランジスタと他方をゲートに入力するｎチャネル型ＭＯＳトランジスタとが電源電位および接地電位間に直列接続されて構成しその出力端をノードｎ２とする。
【０００９】
入力バッファ５は、外部からの入力信号をノードｎ２を介してｐチャネル型ＭＯＳトランジスタＰ２およびｎチャネル型ＭＯＳトランジスタＮ２のゲートに入力するインバータで構成する。
【００１０】
ＤｉｐＮ−Ｔｒ６は、ソースを出力バッファ４のノードｎ２に接続し、ドレインを外部入出力端子７に接続し、ゲートを電圧制御回路８の出力端であるノードｎ１に接続する。このＤｉｐＮ−Ｔｒはノンドープトランジスタと称することもあり、しきい値が０Ｖに設定されている。
【００１１】
上述した従来の半導体装置の入出力回路における電圧制御回路の回路を示した図１０を参照すると、電圧制御回路８０は、電源電圧ＶＤＤと接地電位ＧＮＤとの間に、ｐチャネル型ＭＯＳトランジスタＰ３と、ゲートをソースに接続するｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４，Ｎ５と、ｎチャネル型ＭＯＳトランジスタＮ６とを直列接続し、ｐチャネル型ＭＯＳトランジスタＰ３と並列に抵抗素子Ｒ１を接続し、ｐチャネル型ＭＯＳトランジスタＰ３およびｎチャネル型ＭＯＳトランジスタＮ６のゲートにイネーブル信号を入力し、ｐチャネル型ＭＯＳトランジスタＰ３のドレインから出力端子１０に中間電圧を出力する。
【００１２】
例えば、イネーブル信号入力端子１から、入力モードと出力モードとを切り換えるためのイネーブル信号がアクティブ、すなわち論理レベルの“Ｌ”レベルで与えられると、ゲートコントロール回路３は出力バッファ４に内部信号を出力する。また、イネーブル信号によりｎチャネル型ＭＯＳトランジスタＮ６が非導通状態になり、ｐチャネル型ＭＯＳトランジスタＰ３が導通するので、出力端子１０には電源電圧ＶＤＤが出力される。
【００１３】
出力端子１０に出力された電源電圧ＶＤＤによりＤｉｐＮ−Ｔｒは導通し、出力バッファ４からの出力信号を外部入出力端子７に出力する。
【００１４】
一方、入力バッファとして使用する場合は、イネーブル信号がアクティブ“Ｈ”レベルで与えられ、ゲートコントロール回路３により出力バッファ４はフローティングとなり、かつｐチャネル型ＭＯＳトランジスタＰ３が非導通になり、ｎチャネル型ＭＯＳトランジスタＮ６が導通状態になるので、ｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４，Ｎ５およびｎチャネル型ＭＯＳトランジスタＮ６のオン抵抗をＲ２とすると、出力端子１０には、抵抗素子Ｒ１とＲ２とで分圧された中間電圧が出力される。
【００１５】
出力端子１０に出力された中間電圧によりＤｉｐＮ−Ｔｒは導通し、外部入出力端子７からの外部信号を入力バッファ５に入力するが、ＤｉｐＮ−Ｔｒのゲートに中間電圧が与えられているので、外部入出力端子７からの信号が内部電源電圧（例えば、３Ｖ）より高い電圧（例えば５Ｖ）で、ＤｉｐＮ−Ｔｒ６のゲートｎ１に中間電圧として例えば３Ｖが接続されている場合、ＤｉｐＮ−Ｔｒ６のソースから入力バッファ５のゲート部にあたるノードｎ２に内部電源より高い電圧（ゲート電圧に対し、ＤｉｐＮ−Ｔｒ６のスレッショルド電圧分上昇した電圧）が出力される。
【００１６】
この電圧上昇分が、出力バッファ４のｐチャネル型ＭＯＳトランジスタＰ１の寄生ダイオードのしきい値を上回る場合、ｐチャネル型ＭＯＳトランジスタＰ１が順方向ダイオードとなり、内部電源への流れ込みが発生する。この流れ込みを防止するため、ノードｎ１に電圧制御回路８が設けられている。
【００１７】
つまり、入力モード時には電圧制御回路８で中間電圧を出力し、ノードｎ２を内部電圧以下の電圧に抑える。中間電圧は、ｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６の段数を切りかえることで制御しているので、耐高圧入出力バッファを実現することができるというものである。
【００１８】
一方、第２の内部基準電圧に従ってソースフォロアモードで動作する出力ＭＯＳトランジスタを含む内部電源回路が特開平９−０２６８２９号公報に記載され、また、第１の電源ノードＶＣＣと出力ノードの間に接続されてソースフォロアモードで動作する第１のＭＯＳトランジスタと、出力ノードと第２の電源ノードＶＳＳとの間に接続されてソースフォロアモードで動作するＭＯＳトランジスタとを有する電圧発生回路が特開平９−０７３３３０号公報に記載されている。
【００１９】
しかし、特開平９−０２６８２９号公報の回路は、出力ＭＯＳトランジスタの出力ノードには安定化のための容量素子を別途設けており、この出力ノードの内部電圧ＶＩＮＴのリンギングなどは平滑化される。しかしながら、後述する本発明の実施形態のように、直列接続された２つの出力ＭＯＳトランジスタの合計面積値を一定にした範囲で素子サイズを変更して中間電圧のレベル調整をする技術思想がない。
【００２０】
また、特開平９−０７３３３０号公報の回路は、第１および第２のＭＯＳトランジスタに個別の電圧発生部から電圧が供給されてソースホロワ出力電圧が決定されるので、本発明の実施形態のように直列接続された２つの出力ＭＯＳトランジスタの合計面積値を一定にした範囲でその素子サイズを変更して中間電圧のレベル調整をすることが出来ない。
【００２１】
【発明が解決しようとする課題】
上述したように従来の半導体装置の入出力回路は、内部電源より高い電圧を入力する際、ディプレッション型ｎＭＯＳトランジスタ６のゲートに電圧制御回路から出力される中間電圧を供給することで、内部電源への流れ込みを防止している。
【００２２】
すなわち、電圧制御回路は、抵抗素子Ｒ１の抵抗値を大きくして入力モード時のＤＣ電流を減少させ、イネーブル信号入力が“Ｈ”レベルから“Ｌ”レベルに変化する時、ｐチャネル型ＭＯＳトランジスタＰ３を導通させて中間電圧出力端子１０の出力立ち上りの高速化を図っている。
【００２３】
しかし、内部電源より高い電圧が入力された場合、ＤｉｐＮ−Ｔｒ６のゲート電圧上昇を抑制する必要があるため、以下に示すように電圧制御回路８のチップ占有面積が大きくなってしまうという問題がある。
【００２４】
中間電圧発生時におけるｎチャネル・ディプリーション型ＭＯＳトランジスタのゲート電圧波形の一例を示した図１１を参照すると、横軸に時間（ｎｓｅｃ）を示し、縦軸に電圧（Ｖ）を示してあり、入力信号が５Ｖであったとすると、信号の立ち上がりに同期してＤｉｐＮ−Ｔｒ６のゲート電圧が１．５Ｖ程度一瞬パルスが出る。これは外部入出力端子７に信号が入力された時、中間電圧を出力しているノードｎ１は、ゲート・ドレイン間寄生容量のために電圧が一瞬だけ上昇する現象が起こる。
【００２５】
この上昇した電圧がＤｉｐＮ−Ｔｒ６のゲート耐圧を超えた場合、ＤｉｐＮ−Ｔｒ６のゲートが破壊されてしまい、バッファとして使い物にならなくなる。このゲート電圧上昇を抑制するため、電圧制御回路８の中で接続容量を増やすことにより電圧上昇を低減させている。
【００２６】
しかし、電圧制御回路８の内部ではｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６を直列接続しているために容量が小さく、電圧上昇を低減させるためには各々のｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６を大きく（主としてゲート幅Ｗ）しなければならず、面積の増大が懸念されていた。
【００２７】
ＬＳＩチップが内部領域とＩ／Ｏ領域（インターフェイス領域）で構成されている場合、電圧制御回路はＩ／Ｏ領域内に作られる。Ｉ／Ｏ領域が広いほど内部領域は狭くなり、内部に配置出来る回路が制限される。そのため、ＬＳＩチップ内部の回路集積度を上げるためにもＩ／Ｏ領域は狭いほうが望ましい。
【００２８】
また、図１０のＰｕｌｌ  Ｕｐ抵抗素子Ｒ１は、通常はＬＳＩチップ内に導通状態のｐチャネル型ＭＯＳトランジスタを使って構成するが、サイズ（ゲート幅Ｗ、ゲート長Ｌ）の大きいトランジスタであるため、面積の増大の要因になる。
【００２９】
また、抵抗値が製造バラツキに大きく影響するため、設計が困難であった。抵抗素子を外付けで搭載する場合でも、回路基板が大きくなる。
【００３０】
本発明の目的は、上述した従来の欠点に鑑みなされたものであり、中間電圧を発生するための電圧制御回路を構成するトランジスタを、上述した従来の電圧制御回路における素子サイズよりも小さくできる回路構成にすることにより、電圧制御回路を搭載するＬＳＩチップ内部の回路集積度を向上した半導体装置の電圧制御回路を提供することにある。
【００３１】
【課題を解決するための手段】
本発明の半導体装置の電圧制御回路は、第１のスイッチ手段を介して電源電圧が供給されかつバックゲートが接地電位に接続されたｎチャネル型ＭＯＳトランジスタのゲート及びソースと、第２のスイッチ手段を介して接地電位に接続されかつバックゲートが電源電位に接続されたｐチャネル型ＭＯＳトランジスタのゲート及びソースとを共通接続し、その共通接続ノードから中間電圧を取り出す中間電圧生成手段と、前記第１のスイッチ手段を介して電源が供給されるとともにゲートに前記中間電圧を受けて中間電圧出力端子へ出力する第１の出力トランジスタおよびこの出力トランジスタと接地電位間に直列接続されかつ前記第１および前記第２のスイッチ手段と同時制御されるスイッチ機能をもつ第２の出力トランジスタからなる出力段とを備えたことを特徴とする。
【００３３】
さらに、前記出力段は、この出力段が、入出力バッファと外部回路とをインタフェースするトランファゲート手段のゲートに接続されるとき、前記トランスファゲート手段のゲート・ドレイン間寄生容量に起因して惹起される瞬間上昇電圧を、前記出力段を構成するトランジスタの接続容量により吸収する電圧上昇抑制機能を有する。
【００３４】
また、前記出力段を構成するトランジスタの素子サイズが、前記中間電圧のレベル調整手段である。
【００３６】
さらにまた、前記レベル調整手段が、前記出力段を構成するトランジスタの面積の合計値は一定という条件の下に、前記中間電圧を変更する機能を有する。
【００３７】
また、前記電圧制御手段は、前記中間電圧を発生しないとき、前記中間電圧生成手段のトランジスタと前記出力段のトランジスタとを非導通状態にして自身の消費電流を抑制する機能を有する。
【００３８】
さらに、前記中間電圧生成手段は、前記出力段の前記第１の出力トランジスタのゲートへ出力する電圧をレベル低下させる手段として、前記第１のスイッチ手段と前記第１の定電圧ダイオード態様接続のトランジスタとの間に挿入接続される、ゲート及びソース間が接続されたnチャネル型ＭＯＳトランジスタを有する。
【００３９】
さらにまた、前記中間電圧生成手段は、前記出力段の前記第１の出力トランジスタのゲートへ出力する中間電圧をレベル上昇させる手段として、前記第２のスイッチ手段と前記第２の定電圧ダイオード態様接続のトランジスタとの間に挿入接続される、ゲート及びソース間が接続されたｐチャネル型ＭＯＳトランジスタを有する。
【００４０】
また、前記第１の出力トランジスタをバックゲートが接地電位に接続されたｎチャネル型ＭＯＳトランジスタとし、前記第２の出力トランジスタをバックゲートが電源電位に接続されたｐチャネル型ＭＯＳトランジスタとする。
【００４１】
さらに、前記第１の出力トランジスタをバックゲートが電源電位に接続されたｐチャネル型ＭＯＳトランジスタとし、前記第２の出力トランジスタをバックゲートが接地電位に接続されたｎチャネル型ＭＯＳトランジスタとする。
【００４２】
さらにまた、前記第１および前記第２の出力トランジスタをバックゲートが接地電位に接続されたｎチャネル型ＭＯＳトランジスタとする。
【００４３】
さらに、前記電圧制御回路は、ソースを電源電位に接続しゲートにイネーブル信号を入力する第１のｐチャネル型ＭＯＳトランジスタと、ドレインを前記第１のｐチャネル型ＭＯＳトランジスタのドレインに接続しゲートおよびソースを互いに接続する第１のｎチャネル型ＭＯＳトランジスタと、ゲートおよびソースが前記第１のｎチャネル型ＭＯＳトランジスタのソースに共通接続する第２のｐチャネル型ＭＯＳトランジスタと、ソースを前記第２のｐチャネル型ＭＯＳトランジスタのドレインに接続しゲートに前記イネーブル信号を入力しドレインを接地電位に接続する第３のｐチャネル型ＭＯＳトランジスタとから構成する中間電圧生成手段と、ドレインを前記第１のｐチャネル型ＭＯＳトランジスタのドレインに接続しゲートを前記共通接続の接続点に接続しソースを中間電圧出力端子に接続する第２のｎチャネル型ＭＯＳトランジスタと、ソースを前記中間電圧出力端子に接続しゲートに前記イネーブル信号を入力して前記第１および前記第３のｐチャネル型ＭＯＳトランジスタと同時制御されるスイッチ機能をもつ第４のｐチャネル型ＭＯＳトランジスタとから構成する前記出力段とを備え、前記第１，前記第２，前記第３および前記第４のｐチャネル型ＭＯＳトランジスタのバックゲートを電源電位とし、前記第１および前記第２のｎチャネル型ＭＯＳトランジスタのバックゲートを接地電位に予め設定する。
【００４４】
さらに、前記第１のｐチャネル型ＭＯＳトランジスタおよび前記第１のｎチャネル型ＭＯＳトランジスタのそれぞれのドレインを直接接続する構成に代えて、前記第１のｐチャネル型ＭＯＳトランジスタのドレインにゲートおよびドレインを接続し、前記第１のｎチャネル型ＭＯＳトランジスタのドレインにソースを接続する、バックゲートが接地電位に接続された第３のｎチャネル型ＭＯＳトランジスタをさらに有する。
【００４５】
さらにまた、前記第２のｐチャネル型ＭＯＳトランジスタのドレインおよび前記第３のｐチャネル型ＭＯＳトランジスタのソースを直接接続する構成に代えて、前記第２のｐチャネル型ＭＯＳトランジスタのドレインとソースを互いに接続し、ゲートおよびドレインを前記第３のｐチャネル型ＭＯＳトランジスタのソースに共通接続する、バックゲートが電源電位に接続された第５のｐチャネル型ＭＯＳトランジスタをさらに有する。
【００４６】
また、前記第２のｎチャネル型ＭＯＳトランジスタに代えて、バックゲートが電源電位に接続された第６のｐチャネル型ＭＯＳトランジスタが接続される。
【００４７】
さらに、前記第４のｐチャネル型ＭＯＳトランジスタに代えて、バックゲートが接地電位に接続された第４のｎチャネル型ＭＯＳトランジスタが接続される。
【００４８】
さらにまた、前記電圧制御回路は、ソースおよびバックゲートを電源電位に接続し、ゲートに前記イネーブル信号の極性反転信号を入力し、ドレインを前記中間電圧出力端子に接続する第７のｐチャネル型ＭＯＳトランジスタをさらに有する。
【００４９】
本発明の半導体装置の電圧制御回路の他の特徴は、ドレインを前記中間電圧出力端子に接続し、バックゲートを電源電位に接続し、ゲートに前記イネーブル信号を入力し、ソースを接地電位に接続する第５のｎチャネル型ＭＯＳトランジスタをさらに有する。
【００５０】
本発明の半導体装置の電圧制御回路のさらに他の特徴は、第１の入力端に前記イネーブル信号の極性反転信号を入力し、第２の入力端に前記中間電圧の制御信号を入力する反転論理積回路と、この反転論理積回路の出力端にゲートを接続し、ソースを前記中間電圧出力端子に接続し、バックゲートを電源電位に接続し、ドレインを接地電位に接続する第８のｐチャネル型ＭＯＳトランジスタとをさらに有することにある。
【００５１】
【発明の実施の形態】
本発明による半導体装置の電圧制御回路は、中間電圧を必要とする半導体装置に適用する回路であり、後述するように、電源電圧レベルが高い外部回路とインタフェースする入出力バッファにも対応できるものである。
【００５２】
すなわち、ｐチャネル型ＭＯＳトランジスタとｎＭＯＳトランジスタの直列接続で中間電圧を発生させ、その中間電圧を次段に縦続接続される出力トランジスタのゲートに与え、その出力トランジスタのドレインから中間電圧を取り出すことで、前述した従来例における電圧制御回路よりもディプレッション型ｎＭＯＳトランジスタ６のゲート電圧上昇の抑制および回路面積を縮小化する。
【００５３】
次に、本発明の電圧制御回路の第１の実施形態を図面を参照しながら詳細に説明する。
【００５４】
電圧制御回路８ａの回路図を示した図１を参照すると、本発明の電圧制御回路８ａは、ソースを電源電位ＶＤＤに接続しゲートにイネーブル信号を入力する第１のｐチャネル型ＭＯＳトランジスタＰ４と、ドレインをｐチャネル型ＭＯＳトランジスタＰ４のドレインに接続（ノードｎ５）しゲートおよびソースを互いに接続して第１の定電圧ダイオード態様とする第１のｎチャネル型ＭＯＳトランジスタＮ７と、ゲートおよびソースをｎチャネル型ＭＯＳトランジスタＮ７のソースに共通接続（ノードｎ３）して第２の定電圧ダイオード態様とする第２のｐチャネル型ＭＯＳトランジスタＰ５と、ソースをｐチャネル型ＭＯＳトランジスタＰ５のドレインに接続（ノードｎ６）しゲートにイネーブル信号を入力しドレインを接地電位ＧＮＤに接続する第３のｐチャネル型ＭＯＳトランジスタＰ６とから構成する中間電圧生成手段とを有する。
【００５５】
さらに、電圧制御回路８ａは、ドレインをｐチャネル型ＭＯＳトランジスタＰ４のドレインのノードｎ５に接続し、ゲートを共通接続のノードｎ３に接続し、ソースを中間電圧出力端子１０（ノードｎ４）に接続する第２のｎチャネル型ＭＯＳトランジスタＮ８と、ソースを中間電圧出力端子１０に接続しゲートにイネーブル信号を入力する第４のｐチャネル型ＭＯＳトランジスタＰ８とから構成する出力段とを備える。
【００５６】
さらにまた、ｐチャネル型ＭＯＳトランジスタＰ４，Ｐ５，Ｐ６，Ｐ８のバックゲート（基板）電位を電源電位ＶＤＤとし、ｎチャネル型ＭＯＳトランジスタＮ７，Ｎ８のバックゲート電位を接地電位ＧＮＤに予め設定することを条件とする。
【００５７】
次に、上述した構成からなる第１の実施形態の電圧制御回路８ａの動作を述べる。
【００５８】
ｐチャネル型ＭＯＳトランジスタＰ５およびｎＭＯＳトランジスタＮ７はそれぞれのゲート・ソースを共通接続（ノードｎ３）にすることで、電源電圧ＶＤＤを１／２に分圧する直列接続された定電圧ダイオード態様で中間電圧を生成している。
【００５９】
ｐチャネル型ＭＯＳトランジスタＰ４およびＰ６は、それぞれゲートに入力するイネーブル信号に応答して、導通状態または非道通状態になるスイッチングトランジスタとして動作する。
【００６０】
すなわち、ｐチャネル型ＭＯＳトランジスタＰ４およびＰ６が導通状態の時は、ｐチャネル型ＭＯＳトランジスタＰ４およびｎチャネル型ＭＯＳトランジスタＮ７のノードｎ５の電圧がＶＤＤ−｜Ｖｔ（ｐ４）｜となり、ｐチャネル型ＭＯＳトランジスタＰ５およびｐチャネル型ＭＯＳトランジスタＰ６の接続点であるノードｎ６の電圧がＧＮＤ＋｜Ｖｔ（ｐ６）｜となる。
【００６１】
ここでの｜Ｖｔ（ｐ４）｜はｐチャネル型ＭＯＳトランジスタＰ４のしきい値電圧であり、｜Ｖｔ（ｐ６）｜はｐチャネル型ＭＯＳトランジスタＰ６のしきい値電圧である。
【００６２】
したがって、これら２点間を分圧して生成した中間電圧は、
0003629221.tif 000002
となる。
【００６３】
上述した中間電位を入力する次段のｎチャネル型ＭＯＳトランジスタＮ８のソースには、ｎチャネル型ＭＯＳトランジスタＮ８のしきい値電圧｜Ｖｔ（ｎ８）｜分低下した出力用の中間電圧、
0003629221.tif 000003
が得られる。
【００６４】
ｎチャネル型ＭＯＳトランジスタＮ７は、ソースおよびゲートが共通接続されており、ノードｎ３からノードｎ５へ順方向にダイオード態様で動作するとともに、バックゲート電位が接地電位ＧＮＤに接続されてソース電位よりも低く、そのしきい値電圧は０．８Ｖ程度に高くなっているので、この電圧差０．８Ｖを越える電位差がソース・ゲート間に生じると導通する。ここではドレイン側がノードｎ３の電位よりも高いため、ｎチャネル型ＭＯＳトランジスタＮ７は導通する。
【００６５】
一方、ｐチャネル型ＭＯＳトランジスタｐ５も、ソースおよびゲートが共通接続されており、ノードｎ６からノードｎ３へ順方向にダイオード態様で動作するとともに、バックゲート電位が電源電位ＶＤＤに接続されてソース電位よりも高く、そのしきい値電圧は｜０．８｜Ｖ程度に高くなっているので、この電圧差｜０．８｜Ｖを越える電位差がソース・ゲート間に生じると導通する。ここではソース側がノードｎ６の電位よりも高いため、ｐチャネル型ＭＯＳトランジスタＰ５は導通する。
【００６６】
上述したダイオード態様の動作により、ｎチャネル型ＭＯＳトランジスタＮ７は、ノードｎ３を、
ＶＤＤ−｜Ｖｔ（ｐ４）｜−Ｖｔ（ｎ７）
の電位に引き上げる方向に作用する。
【００６７】
これに対し、ｐチャネル型ＭＯＳトランジスタＰ５は、ノードｎ３を、
ＧＮＤ＋｜Ｖｔ（ｐ６）｜＋｜Ｖｔ（ｐ５）｜
の電位に引き下げる方向に作用する。
【００６８】
中間電圧発生回路はノイズに弱い、とかノイズによって出力する中間電圧が変動する、という弱点を持つ回路もあるが、本発明の実施形態によれば、出力する中間電位が変動すると、その変動を抑制する動作をするのでノイズに対して耐性がある。
【００６９】
つまり、ノードｎ３の電圧が上昇した場合は、ｎチャネル型ＭＯＳトランジスタＮ７のドレインとソース・ゲート間の電位差が小さくなり、ｎチャネル型ＭＯＳトランジスタＮ７は非導通状態になる方向へ動作する。
【００７０】
その逆に、ｐチャネル型ＭＯＳトランジスタｐ５は導通状態に近くなり、接地電位ＧＮＤ方向への電流の流れ込みを多くしてノードｎ３の電圧を下げる方向に動作する。
【００７１】
ノードｎ３の電圧が下降した場合は、ｎチャネル型ＭＯＳトランジスタＮ７は導通状態になり、ｐチャネル型ＭＯＳトランジスタｐ５は非導通状態に近くなり、電源電圧ＶＤＤ側の電流の流れ込みを多くして、ノードｎ３の電圧を下げる方向に作用する。
【００７２】
この電圧制御回路８ａは、中間電圧を出力しないときは、イネーブル信号を“Ｈ”レベルにする。このＨレベルに応答してｐチャネル型ＭＯＳトランジスタＰ４、Ｐ６およびＰ８がいずれも非導通状態となり、中間電圧は生成されずフローティングとし、電源電圧ＶＤＤから接地電位ＧＮＤへの電流の流れ込みを防ぎ、低消費電力を実現する。
【００７３】
本実施形態の電圧制御回路８ａによれば、前述した従来例のようなプルアップ抵抗素子Ｒ１を必要としない。
【００７４】
また、中間電圧値は、ｎチャネル型ＭＯＳトランジスタＮ８、ｐチャネル型ＭＯＳトランジスタＰ８の素子サイズ（ゲート幅、ゲート長）を増減することで制御する。
【００７５】
例えば、中間電圧を高くしたい場合は、ｎチャネル型ＭＯＳトランジスタＮ８のゲート長を小さくし、ｐチャネル型ＭＯＳトランジスタＰ８のゲート長を大きくする。
【００７６】
逆に中間電圧を低くしたい場合は、ｎチャネル型ＭＯＳトランジスタＮ８のゲート長を大きくし、ｐチャネル型ＭＯＳトランジスタＰ８のゲート長を小さくする。
【００７７】
その結果、ｎチャネル型ＭＯＳトランジスタＮ８とｐチャネル型ＭＯＳトランジスタＰ８とを加えた合計面積は一定のまま中間電圧値を変えることが出来ることを意味する。
【００７８】
上述したように、本実施形態の電圧制御回路８ａはｐチャネル型ＭＯＳトランジスタＰ４、Ｐ５およびＰ６と、ｎＭＯＳトランジスタＮ７とを直列接続し、ｎＭＯＳトランジスタＮ７のゲート・ソースとｐＭＯＳトランジスタＰ５のゲート・ソースを共通接続（ノードｎ３）することで中間電圧を生成するものであり、ＤｉｐＮ−Ｔｒ６のゲート（ノードｎ１）に接続するトランジスタＰ８は、前述した従来例のような直列接続をしないので、より大きい接続容量を持つことが可能となる。
【００７９】
前述したように、接続容量は、入出力バッファと外部回路との間に介在するディプレッション型ｎＭＯＳトランジスタ６に外部から入力信号が入力された時の、ディプレッション型ｎＭＯＳトランジスタ６のゲート電圧上昇を抑える働きをする（図１１参照）。
【００８０】
主に端子１０に接続するＧＮＤ側のトランジスタがその働きを担っている。前述した従来例（図９）では、そのＧＮＤ側のトランジスタとして、ｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６が４個直列接続されているが、本発明（図１、図６参照）では、ｐチャネル型ＭＯＳトランジスタＰ８のみである。
【００８１】
ここで、ｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６が４個直列接続された場合の容量の式は、トータルの接続容量をＣｔｏｔａｌ、ｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６の容量成分Ｃ１，Ｃ２，Ｃ３，Ｃ４とすると、
Ｃｔｏｔａｌ＝（Ｃ１＊Ｃ２＊Ｃ３＊Ｃ４）／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）
で表わせる。
【００８２】
つまり、トータルの容量値は、直列接続することにより単体のトランジスタの接続容量値よりも小さくなる。
【００８３】
この容量値は、上述したゲート電圧上昇を抑えるには大きいほうが望ましいので、どうしてもｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６を各々大きい素子サイズ（Ｗ）にする必要がある。
【００８４】
本発明ではｐチャネル型ＭＯＳトランジスタＰ８単体だけであるから、大きい容量を確保でき、面積も小さく設計可能になる。
【００８５】
すなわち、前述した従来例の構成と比較すると、トランジスタは、１つ１つ大きさ（Ｗ）が異なる。
【００８６】
ＬＳＩ設計用ＣＡＤ装置で両方の回路を、図１１に示した特性波形とほぼ同じ特性が得られるように設計したところ、本発明の電圧制御回路では従来例よりも小さいトランジスタで設計出来た。
【００８７】
すなわち、図１０に示した従来の構成では、抵抗素子Ｒ１とｎチャネル型ＭＯＳトランジスタＮ３、Ｎ４、Ｎ５およびＮ６の素子サイズが大きくなってしまうことが明らかになった。
【００８８】
シリコン上にレイアウト配置した場合、本発明の電圧制御回路は５０μｍ×１００μｍの面積で配置できるが、前述した従来例の場合はおよそ倍の５０μｍ×１００μｍの面積を要することから、本発明構成はシリコン上にレイアウト配置した場合は裕ら異例に比して面積で５０％の削減になる。
【００８９】
また、ノードｎ１に付加された容量が大きいために、図１１に示すような電圧上昇を前述した従来例よりも約５％も低減し、ゲート破壊の防止に寄与する。
【００９０】
すなわち、これも上述したＬＳＩ設計用ＣＡＤ装置で両方の回路を、ほぼ同じ特性（図１１）が得られるようにシミュレーションした結果、中間電圧が安定している時の中間電圧を１．５Ｖとすると、入力信号として５Ｖが入力された際に、本発明の電圧制御回路の構成では３．０Ｖまで上昇したが、前述した従来例の構成では３．２Ｖまで上昇してしまうということも明らかになった。
【００９１】
次に、本発明の第２の実施形態を図面を参照しながら説明する。第２の実施形態の電圧制御回路８ｂを示した図２を参照すると、第１の実施形態の構成との相違点は、ｐチャネル型ＭＯＳトランジスタＰ４とｎチャネル型ＭＯＳトランジスタＮ７との間にさらにｎチャネル型ＭＯＳトランジスタＮ１０を直列に挿入接続したことである。それ以外の構成要素は第１の実施形態と同様であり、ここでの構成の説明は省略する。
【００９２】
なお、本実施形態でも、ｐチャネル型ＭＯＳトランジスタＰ４，Ｐ５，Ｐ６，Ｐ８のバックゲート電位を電源電位ＶＤＤとし、ｎチャネル型ＭＯＳトランジスタＮ７，Ｎ８，Ｎ１０のバックゲート電位を接地電位ＧＮＤに予め設定することを条件とする。
【００９３】
ｎチャネルＭＯＳトランジスタＮ１０を直列に挿入接続したことにより、ノードｎ８の電位は以下のようになる。、
ｎ８の電位＝ＶＤＤ−｜Ｖｔ（ｐ４）｜−Ｖｔ（ｎ１０）
となり、ｐチャネル型ＭＯＳトランジスタＰ５およびＰ６の直列接続ノードｎ６の電位は、
ｎ６の電位＝ＧＮＤ＋｜Ｖｔ（ｐ６）｜
となる。したがって、ノードｎ３の中間電位は、
0003629221.tif 000004
となり、この電圧を受けるｎチャネル型ＭＯＳトランジスタＮ８のノードｎ４の中間電圧は、
0003629221.tif 000005
となる。
【００９４】
すなわち、ｎチャネル型ＭＯＳトランジスタＮ１０、ｐチャネル型ＭＯＳトランジスタＰ１０を付加することでｎチャネル型ＭＯＳトランジスタＮ８のゲートへ入力する電圧を調節することも可能である。
【００９５】
次に第２の実施形態の変形例の電圧制御回路８ｃを示した図３を参照すると、第１の実施形態の構成との相違点は、ｐチャネル型ＭＯＳトランジスタＰ５とｐチャネル型ＭＯＳトランジスタＰ６との間にさらにｐチャネル型ＭＯＳトランジスタＰ１０を直列に挿入接続したことである。それ以外の構成要素は第１の実施形態と同様であり、ここでの構成の説明は省略する。
【００９６】
なお、本変形例においても、ｐチャネル型ＭＯＳトランジスタＰ４，Ｐ５，Ｐ６，Ｐ８，Ｐ１０のバックゲート電位を電源電位ＶＤＤとし、ｎチャネル型ＭＯＳトランジスタＮ７，Ｎ８のバックゲート電位を接地電位ＧＮＤに予め設定することを条件とする。
【００９７】
ｐＭＯＳトランジスタＰ１０を直列に挿入接続したことにより、ノードｎ８の電位は以下のようになる。、
ｎ８の電位＝ＧＮＤ＋｜Ｖｔ（ｐ６）｜
ｐチャネル型ＭＯＳトランジスタＰ５およびＰ１０の直列接続ノードｎ６の電位は、
ｎ６の電位＝ＧＮＤ＋｜Ｖｔ（ｐ６）｜＋｜Ｖｔ（ｐ１０）｜
となる。したがって、ノードｎ３の中間電位は、
0003629221.tif 000006
となり、この電圧を受けるｎチャネル型ＭＯＳトランジスタＮ８のノードｎ４の出力用の中間電圧は、
0003629221.tif 000007
となる。
【００９８】
すなわち、ｐチャネル型ＭＯＳトランジスタＰ１０を付加することでｎチャネル型ＭＯＳトランジスタＮ８のゲートへ入力する電圧を調節することも可能である。
【００９９】
次に、本発明の第３の実施形態を図面を参照しながら説明する。第３の実施形態の電圧制御回路８ｄを示した図４を参照すると、第１の実施形態の構成との相違点は、ｎチャネル型ＭＯＳトランジスタＮ８に代えて、ｐチャネル型ＭＯＳトランジスタｐ１１を挿入接続したことである。それ以外の構成要素は第１の実施形態と同様であり、ここでの構成の説明は省略する。
【０１００】
なお、本実施形態でも、ｐチャネル型ＭＯＳトランジスタＰ４，Ｐ５，Ｐ６，Ｐ８，Ｐ１１のバックゲート電位を電源電位ＶＤＤとし、ｎチャネル型ＭＯＳトランジスタＮ７，Ｎ８のバックゲート電位を接地電位ＧＮＤに予め設定することを条件とする。
【０１０１】
本実施形態の場合、ｎチャネル型ＭＯＳトランジスタＮ７のドレインおよびｐチャネル型ＭＯＳトランジスタＰ５のドレインの２点間を分圧する中間電圧は、ｎ３の中間電圧＝［｛ＶＤＤ−Ｖｔ（ｐ４）｝−｛ＧＮＤ＋｜Ｖｔ（ｐ６）｜｝］／２＋｜Ｖｔ（ｐ６）｜
となる。
【０１０２】
上述した中間電位を入力する次段のｐチャネル型ＭＯＳトランジスタｐ１１のドレインには、ｐチャネル型ＭＯＳトランジスタＰ１１のしきい値電圧｜Ｖｔ（ｐ１１）｜分低下したノードｎ３の中間電圧は、
ｎ４の中間電圧＝［｛ＶＤＤ−Ｖｔ（ｐ４）｝−｛ＧＮＤ＋Ｖｔ（ｐ６）｝］／２−｜Ｖｔ（ｐ１１）｜
が得られる。
【０１０３】
本実施形態では、中間電圧出力端子１０に接続するＭＯＳトランジスタをｐチャネル型ＭＯＳトランジスタＰ１１で構成することもできる。
【０１０４】
なお、前述した第２の実施形態およびその変形例におけるｎＭＯＳトランジスタＮ８を、上述の実施形態のようにｐＭＯＳトランジスタＰ１１に置き換えても中間電圧制御回路を構成出来ることは明らかである。
【０１０５】
次に、本発明の第４の実施形態を図面を参照しながら説明する。第４の実施形態の電圧制御回路８ｅを示した図５を参照すると、第１の実施形態の構成との相違点は、中間電圧出力端子１０とＧＮＤ間に接続するｐチャネル型ＭＯＳトランジスタＰ８をｎチャネル型ＭＯＳトランジスタＮ１１に置き換え、置き換えたｎチャネル型ＭＯＳトランジスタＮ１１のゲートにはイネーブル信号の極性反転信号を与えるように構成したことである。それ以外の構成要素は第１の実施形態と同様であり、ここでの構成の説明は省略する。
【０１０６】
なお、本実施形態でも、ｐチャネル型ＭＯＳトランジスタＰ４，Ｐ５，Ｐ６，Ｐ８のバックゲート電位を電源電位ＶＤＤとし、ｎチャネル型ＭＯＳトランジスタＮ７，Ｎ８，Ｎ１１のバックゲート電位を接地電位ＧＮＤに予め設定することを条件とする。
【０１０７】
ｎチャネル型ＭＯＳトランジスタＮ１１のゲートにはイネーブル信号の極性反転信号を端子１１に入力する。中間電圧を出力するとき、イネーブル信号を“Ｌ”レベルにすると、ｐチャネル型ＭＯＳトランジスタＰ４およびＰ６がそれぞれ導通状態になり中間電圧を中間電圧出力端子１０に出力する。
【０１０８】
そのときｎチャネル型ＭＯＳトランジスタＮ１１のゲートにはイネーブル信号の極性反転信号が取り込まれるので、導通状態になるが、この時の導通抵抗はノードｎ４の電位が中間電圧を出力できるように予め設定する。
【０１０９】
中間電圧を出力しないときはイネーブル信号が“Ｈ”レベルになるので、ノードｎ４の電位は０Ｖになる。
【０１１０】
なお、前述した第２の実施形態およびその変形例と第３の実施形態におけるｐｎチャネル型ＭＯＳトランジスタＰ８を、上述の実施形態のようにｎチャネル型ＭＯＳトランジスタＮ１１に置き換えても中間電圧制御回路を構成出来ることは明らかである。
【０１１１】
次に、本発明の第５の実施形態を図面を参照しながら説明する。第５の実施形態の電圧制御回路８ｆを示した図６を参照すると、第１の実施形態の構成との相違点は、電源電圧ＶＤＤとノードｎ４との間にｐチャネル型ＭＯＳトランジスタＰ１１を直列に挿入接続したことである。それ以外の構成要素は第１の実施形態と同様であり、ここでの構成の説明は省略する。
【０１１２】
なお、本実施形態でも、ｐチャネル型ＭＯＳトランジスタＰ４，Ｐ５，Ｐ６，Ｐ８，Ｐ１１のバックゲート電位を電源電位ＶＤＤとし、ｎチャネル型ＭＯＳトランジスタＮ７，Ｎ８のバックゲート電位を接地電位ＧＮＤに予め設定することを条件とする。
【０１１３】
図９のような双方向インターフェイス内の電圧制御回路８０として使用する場合、常に中間電圧を出力すると外部入出力端子７に出力される出力電圧（ＶＯＨ）が低下する。したがって、出力モード時は電圧制御回路８０はＶＤＤを出力することが望ましい。
【０１１４】
そのために、本実施形態では、イネーブル反転入力信号端子１１を設け、中間電圧を発生しない時は、ｐチャネル型ＭＯＳトランジスタＰ７を導通させることにより、中間電圧出力端子１０は電源電圧ＶＤＤ電圧を出力出来るようにした。
【０１１５】
次に、本発明の第６の実施形態を図面を参照しながら説明する。
本発明の電圧制御回路８ｆを搭載する入出力回路部分は、電圧制御回路以外は前述した従来の入出力回路と同様に、イネーブル信号入力端子１と、内部信号入力端子２と、ゲートコントロール回路３と、出力バッファ４と、入力バッファ５と、トランスファデートとしてＤｉｐＮ−Ｔｒ６と、外部入出力端子７とを備える場合に適用する。
【０１１６】
すなわち、前述した従来の入出力回路との相違点は、電圧制御回路の構成が異なることであり、それ以外の構成は同一であるので、ここでは電圧制御回路８ｆ以外の構成の説明は省略する。
【０１１７】
第６の実施形態の電圧制御回路８ｇを示した図８を参照すると、第１の実施形態の構成との相違点は、接地電圧ＧＮＤとノードｎ４との間にｎチャネル型ＭＯＳトランジスタＮ９を直列に挿入接続したことである。それ以外の構成要素は第１の実施形態と同様であり、ここでの構成の説明は省略する。
【０１１８】
なお、本実施形態でも、ｐチャネル型ＭＯＳトランジスタＰ４，Ｐ５，Ｐ６，Ｐ８のバックゲート電位を電源電位ＶＤＤとし、ｎチャネル型ＭＯＳトランジスタＮ７，Ｎ８，Ｎ９のバックゲート電位を接地電位ＧＮＤに予め設定することを条件とする。
【０１１９】
本実施形態の構成の場合、中間電圧を発生しない時は、イネーブル信号が“Ｈ”レベルになり、ｐチャネル型ＭＯＳトランジスタＰ４，Ｐ６およびＰ８はいずれも非導通状態になり、中間電圧は生成しないが、ｎチャネル型ＭＯＳトランジスタＮ９が導通状態になるので、中間電圧出力端子１０を０Ｖ（ＧＮＤ）にする。
【０１２０】
したがって、図２のような双方向バッファ内の電圧制御回路として使用する時、内部と外部との信号の入出力をカットする機能を持たせることが出来る。
【０１２１】
次に、本発明の第７の実施形態を図面を参照しながら説明する。
【０１２２】
本実施形態の場合も本発明の電圧制御回路８ｈを搭載する入出力回路部分は、電圧制御回路以外は前述した従来の入出力回路と同様に、イネーブル信号入力端子１と、内部信号入力端子２と、ゲートコントロール回路３と、出力バッファ４と、入力バッファ５と、トランスファデートとしてＤｉｐＮ−Ｔｒ６と、外部入出力端子７とを備える場合に適用する。
【０１２３】
第７の実施形態の電圧制御回路を示した図８を参照すると、第１の実施形態の構成との相違点は、イネーブル信号の極性反転信号入力端子１１を設け、電源電圧ＶＤＤおよびノードｎ４の間にｐチャネル型ＭＯＳトランジスタＰ１１を直列に挿入接続し、ｐチャネル型ＭＯＳトランジスタＰ１１のゲートにイネーブル信号の極性反転信号入力端子１１を接続する。
【０１２４】
さらに、接地電圧ＧＮＤとノードｎ４との間にｐチャネル型ＭＯＳトランジスタＰ９を直列に挿入接続する。
【０１２５】
さらにまた、ＮＡＮＤ回路１３と中間電圧コントロール入力端子１２とを設け、ＮＡＮＤ回路１３の一方の入力端にイネーブル信号の極性反転信号入力端子１１を接続し、他方の入力端子に中間電圧コントロール入力端子１２を接続し、ＮＡＮＤ回路１３の出力端をｐチャネル型ＭＯＳトランジスタＰ９のゲートに接続することである。それ以外の構成要素は第１の実施形態と同様であり、ここでの構成の説明は省略する。
【０１２６】
なお、本実施形態でも、ｐチャネル型ＭＯＳトランジスタＰ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９のバックゲート電位を電源電位ＶＤＤとし、ｎチャネル型ＭＯＳトランジスタＮ７，Ｎ８のバックゲート電位を接地電位ＧＮＤに予め設定することを条件とする。
【０１２７】
本実施形態によれば、中間電圧発生時に、中間電圧コントロール入力端子１２に“Ｈ”レベルを入力することで、中間電圧出力端子１０の中間電圧を下げることが可能となり、２種類の中間電圧を必要とする時に利用できる。
【０１２８】
同じように、ｐチャネル型ＭＯＳトランジスタ、コントロール信号を複数接続すれば、さらに数種類の中間電圧を出力可能となる。
【０１２９】
ｐチャネル型ＭＯＳトランジスタＰ８およびＰ９はｎチャネル型ＭＯＳトランジスタＮ４と接地電位ＧＮＤとの間において並列接続になっている。そのため、ｐチャネル型ＭＯＳトランジスタＰ８が導通状態、ｎチャネル型ＭＯＳトランジスタＰ９が非導通状態の場合、オン抵抗はｐチャネル型ＭＯＳトランジスタＰ８しかないので、オン抵抗は高くなる。
【０１３０】
ｐチャネル型ＭＯＳトランジスタＰ８が導通状態、ｐチャネル型ＭＯＳトランジスタＰ９が導通状態の場合、オン抵抗はｐチャネル型ＭＯＳトランジスタＰ８およびＰ９の並列接続で、オン抵抗は低くなる。そのため、ノードｎ４の電圧を変化させることが出来る。
【０１３１】
利用用途としては、オン抵抗がｐチャネル型ＭＯＳトランジスタＰ８のときは中間電圧（中間電圧出力端子１０）が１．８Ｖ、オン抵抗がチャネル型ＭＯＳトランジスタＰおよびＰ９並列接続のときは、中間電圧が２．５Ｖとすると、１．８Ｖ電圧が欲しい回路、２．５Ｖ電圧が欲しい回路の両方に使用可能となる。
【０１３２】
【発明の効果】
上述したように、本発明の半導体装置に電源電圧制御回路は、第１のスイッチ手段を介して電源電圧が供給されかつバックゲートが接地電位に接続されたｎチャネル型ＭＯＳトランジスタのゲート・ソースと、第２のスイッチ手段を介して接地電位に接続されかつバックゲートが電源電位に接続されたｐチャネル型ＭＯＳトランジスタのゲート・ソースとを共通接続し、その共通接続ノードから中間電圧を取り出す中間電圧生成手段と、前記第１のスイッチ手段を介して電源が供給されかつバックゲートが接地電位に接続されるとともに中間電圧を受けて所定の周辺回路へ出力する第１の出力トランジスタおよびこの出力トランジスタと接地電位間に直列接続されかつ第１および第２のスイッチ手段と同時制御されるスイッチ機能をもつ、バックゲートが電源電位に接続された第２の出力トランジスタからなる出力段とを備えた構成により、これらのトランジスタの素子サイズを増大させることなく接続容量を増加させることができ、出力段にｎチャネル・ディプリーション型ＭＯＳトランジスタが接続されてもそのゲート・ドレイン間寄生容量のために発生する電圧上昇を抑制するので、電圧上昇を抑制するためにチップ面積を大きくする必要がなく、チップ面積を有効に活用できる電圧制御回路を得ることが出来る。
【０１３３】
また、中間電圧出力端子に付加された容量が大きいために、電圧上昇を従来例よりも低減し、ゲート破壊の防止に寄与する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の回路図である。
【図２】本発明の第２の実施形態の回路図である。
【図３】本発明の第２の実施形態の変形例の回路図である。
【図４】本発明の第３の実施形態の回路図である。
【図５】本発明の第４の実施形態の回路図である。
【図６】本発明の第５の実施形態の回路図である。
【図７】本発明の第６の実施形態の回路図である。
【図８】本発明の第７の実施形態の回路図である。
【図９】従来の半導体装置の入出力回路の構成例を示す図である。
【図１０】従来の半導体装置の入出力回路における電圧制御回路の回路図である。
【図１１】中間電圧発生時におけるｎチャネル・ディプリーション型ＭＯＳトランジスタのゲート電圧波形の一例を示す図である。
【符号の説明】
１    イネーブル信号入力端子
２    内部信号入力端子
３    ゲートコントロール回路
４    出力バッファ
５    入力バッファ
６    ｎチャネル・ディプリーション型ＭＯＳトランジスタ
７    外部入出力端子
８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ，８ｇ，８ｈ，８０    電圧制御回路
９    内部出力端子
１０    中間電圧出力端子
１１    イネーブル信号の極性反転信号入力端子
１３    ＮＡＮＤ回路
Ｐ１，〜，Ｐ１１    ｐチャネル型ＭＯＳトランジスタ
Ｎ１，〜，Ｎ１１    ｎチャネルＭＯＳトランジスタ
Ｒ１    抵抗素子
【図１】
0003629221.tif 000008
【図２】
0003629221.tif 000009
【図３】
0003629221.tif 000010
【図４】
0003629221.tif 000011
【図５】
0003629221.tif 000012
【図６】
0003629221.tif 000013
【図７】
0003629221.tif 000014
【図８】
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【図９】
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【図１０】
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【図１１】
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