(57)【特許請求の範囲】
【請求項１】
基板上に形成され、それぞれが、ベース電極、エミッタ電極並びに前記ベース電極及び前記エミッタ電極の外側に設けられたほぼ平面半円形状のコレクタ電極を有する単位トランジスタを含む複数のトランジスタ列と、
前記基板上に配置され、且つ前記トランジスタ列に沿って配置され、且つ前記単位トランジスタのコレクタ電極同士を接続する複数のコレクタ配線とを備え、
一のトランジスタ列に属する前記単位トランジスタのコレクタ電極と、他のトランジスタ列に属する前記単位トランジスタのコレクタ電極とが、その弧状部分を互いに対向させて前記コレクタ配線を間に挟み、且つ該一の列に隣接する他のトランジスタ列に属する前記単位トランジスタに対して、列方向にずれるように設けられていることを特徴とする半導体集積回路装置。
【請求項２】
前記トランジスタ列における各単位トランジスタは、ほぼ等間隔で配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
一のトランジスタ列に属する前記単位トランジスタは、該一の列に隣接する他のトランジスタ列に属する前記単位トランジスタに対して、該一のトランジスタ列に属する前記単位トランジスタ同士の間隔の約２分の１の間隔だけ列方向にずれるように設けられていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記トランジスタ列における各単位トランジスタは、ほぼ等間隔で配置され、
一のトランジスタ列に属する前記単位トランジスタは、該一の列に隣接する他のトランジスタ列に属する前記単位トランジスタに対して、該一のトランジスタ列に属する前記単位トランジスタ同士の間隔の約２分の１の間隔だけ列方向にずれるように設けられ、
一のトランジスタ列に属し且つ互いに隣接してなる単位トランジスタ対と、該一の列に隣接する他のトランジスタ列に属し且つ前記単位トランジスタ対と隣接する単位トランジスタとは、それぞれがほぼ正三角形の頂点をなすように配置されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記複数のトランジスタ列は、トランジスタ形成領域の中央部におけるトランジスタ列同士の間隔が該トランジスタ形成領域の端部におけるトランジスタ列同士の間隔よりも大きくなるように形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記基板上を覆うように形成され、前記トランジスタ列に属する各単位トランジスタのエミッタと電気的に接続されている金属膜をさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、マイクロ波領域で用いられる高出力電力増幅器用のヘテロ接合バイポーラトランジスタに関する。
【０００２】
【従来の技術】
バイポーラトランジスタは、エミッタ電流とトランジスタの温度とに正の相関関係を有するため、トランジスタの温度上昇に伴ってエミッタ電流が増加する。エミッタ電流が増加するとトランジスタの発熱によりさらに温度が上昇して素子破壊に至るという熱暴走の問題がある。
【０００３】
そこで、従来、２層以上の互いに組成が異なる化合物半導体エピタキシャル層を用いた電力増幅器用ヘテロ接合バイポーラトランジスタ（以下、パワーＨＢＴと略称する。）においては、高出力化と放熱性とを両立させるため、以下に示すような構成が採られている。
【０００４】
従来のパワーＨＢＴについて図面を参照しながら説明する。
【０００５】
図３は従来のパワーＨＢＴの平面構成を示している。図３に示すように、上部に化合物半導体からなる複数のエピタキシャル層が形成された半絶縁性ＧａＡｓ基板上に、単位ベース電極１０１、単位コレクタ電極１０２及び単位エミッタ電極１０３からなるユニットセル１０４を含む複数のユニットセル列１０５が形成されている。ユニットセル列１０５内のユニットセル１０４同士の間隔（セル列内セル間隔）Ｄ１は、熱暴走が発生しないように、セル間の熱的な相互干渉が少なく且つチップサイズが大きくならないような最適値ｄが選択されている。
【０００６】
複数のユニットセル列１０５は、所定のセル列間隔Ｄ２で平行に配置されており、一のユニットセル列１０５内のユニットセル１０４の個数及びユニットセル列１０５の列数は、必要な出力電力及びチップサイズに応じて設計される。
【０００７】
一のユニットセル列１０５内の一のユニットセル１０４の中心位置から、該ユニットセル列１０５と基板面内で垂直な方向に伸ばした直線が、一のユニットセル列１０５と隣接する他のユニットセル列１０５と交差する位置に、他のユニットセル１０４が配置されている。従って、一のユニットセル列１０５内の一のユニットセル１０４と、これと隣接する他のユニットセル列１０５内の最も近い位置にある他のユニットセル１０４とのセル列間セル間隔Ｄ３は、セル列間隔Ｄ２と等しい。
【０００８】
これにより、単位エミッタ電極１０３の電極面積が相対的に小さい多数のユニットセル１０４が、列方向にはセル列内セル間隔Ｄ１で、また、列方向と垂直な方向にはセル列間隔Ｄ２をおいて配置されているため、一のユニットセル１０４のエミッタ電極１０３の周縁部の長さを大きくした場合と比べて素子の放熱性が格段に良くなる。
【０００９】
また、多数のユニットセル１０４を並列動作させることにより、エミッタの総周縁長が大きくなるため、大電流が流せるようになるので、高出力化を図ることができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、前記従来のパワーＨＢＴは、セル列間セル間隔Ｄ３を最適値ｄ以上に保つ必要があるため、セル列間隔Ｄ２を最適値ｄ以上に設定しなければならない。従って、ユニットセル列１０５に対して垂直な方向のチップの幅を最適値ｄとユニットセル列１０５の列数で決まる値よりも小さくすることができないという問題を有している。また、一のチップに等間隔で多数のユニットセル１０４を設けるため、チップの中央部と端部ではその放熱性が異なるので、均熱性が損なわれるという問題がある。
【００１１】
本発明は、前記従来の問題に鑑みてなされたものであり、その目的は、チップ面積を小さくしながら、放熱性及び均熱性に優れた半導体集積回路装置を実現できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体集積回路装置は、基板上に形成され、それぞれが、ベース電極、エミッタ電極並びにベース電極及びエミッタ電極の外側に設けられたほぼ平面半円形状のコレクタ電極を有する単位トランジスタを含む複数のトランジスタ列と、基板上に配置され、且つトランジスタ列に沿って配置され、且つ単位トランジスタのコレクタ電極同士を接続する複数のコレクタ配線とを備え、一のトランジスタ列に属する単位トランジスタのコレクタ電極と、他のトランジスタ列に属する単位トランジスタのコレクタ電極とが、その弧状部分を互いに対向させてコレクタ配線を間に挟み、且つ該一の列に隣接する他のトランジスタ列に属する単位トランジスタに対して、列方向にずれるように設けられている。
【００１３】
本発明の半導体集積回路装置によると、ベース入力及びコレクタ出力の増幅回路とする場合に、ベース配線とコレクタ配線とが交差することなく、信号入力用のパッド部とベース配線との接続、及び信号出力用のパッド部とコレクタ配線との接続が可能となるため、信号の入出力間の寄生容量が低減できるので、増幅回路の利得が向上する。また、一のトランジスタ列に属する単位トランジスタは、該一の列に隣接する他のトランジスタ列に属する単位トランジスタに対して、列方向にずれるように設けられているため、互いに隣接するトランジスタ列間でのトランジスタ同士の間隔は、従来の場合と比べて大きくなる。これにより、トランジスタ列間に発生する局所的な発熱の集中が緩和されるので、高集積化を図りながら放熱性を向上させることができる。
【００１５】
また、トランジスタ列における各単位トランジスタが、ほぼ等間隔で配置されていることが好ましい。このようにすると、トランジスタ列内に発生する局所的な発熱の集中が緩和されるため、均熱性及び放熱性を向上させることができる。
【００１６】
さらに、一のトランジスタ列に属する単位トランジスタが、該一の列に隣接する他のトランジスタ列に属する単位トランジスタに対して、該一のトランジスタ列に属する単位トランジスタ同士の間隔の約２分の１の間隔だけ列方向にずれるように設けられていることが好ましい。このようにすると、一のトランジスタ列に属し且つ互いに隣接する単位トランジスタ対と、該一の列に隣接する他のトランジスタ列に属し且つ前記の単位トランジスタ対と共に隣接する単位トランジスタとの距離が最も長くなるので、放熱性がより向上する。その上、基板上におけるトランジスタ同士の配置位置が、列方向にも該列方向と垂直な方向にも対称性が高くなるため、均熱性が向上する。
【００１７】
また、一のトランジスタ列に属し且つ互いに隣接してなる単位トランジスタ対と、該一の列に隣接する他のトランジスタ列に属し且つ単位トランジスタ対と隣接する単位トランジスタとは、それぞれがほぼ正三角形の頂点をなすように配置されていることが好ましい。このようにすると、複数のトランジスタ列間の間隔がいずれも等しい場合には、単位トランジスタ間の距離が最も短くなって、基板上における最密充填構造が得られるため、チップ面積を確実に小さくすることができる。
【００１８】
また、本発明の半導体集積回路装置において、複数のトランジスタ列が、トランジスタ形成領域の中央部におけるトランジスタ列同士の間隔が該トランジスタ形成領域の端部におけるトランジスタ列同士の間隔よりも大きくなるように形成されていることが好ましい。一般に、基板の端部付近は放熱性が高く、基板の中央部付近は放熱性が低いが、このようにすると、複数の単位トランジスタから発せられる熱が複数のトランジスタ列の中央部付近に集中しにくくなるため、放熱性及び均熱性がさらに向上する。
【００１９】
本発明の半導体集積回路装置は、基板上を覆うように形成され、トランジスタ列に属する各単位トランジスタのエミッタと電気的に接続されている金属膜をさらに備えていることが好ましい。このようにすると、エミッタ電極と接続され且つ基板上を覆う金属膜を備えているため、半導体集積回路装置を増幅回路に用いる場合には、エミッタ接地の増幅方式が容易に行なえる上に、該金属膜が放熱板として機能するので、放熱性が格段に向上する。
【００２０】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２１】
図１は本発明の第１の実施形態に係る半導体集積回路装置であるパワーＨＢＴの構造を示す図である。図１に示すように、例えば、半絶縁性のＧａＡｓ基板上に、それぞれが、円形状の単位ベース電極１１、該単位ベース電極１１と同一の中心位置を持つ扇形状の単位コレクタ電極１２及び単位ベース電極１１と単位コレクタ電極１２との間に形成され単位ベース電極１１と同一の中心位置を持つ単位エミッタ電極１３からなる３つのユニットセル（＝単位トランジスタ）１４を含む７列のユニットセル列（トランジスタ列）１５が配設されている。ここで、単位エミッタ電極の面積は５０μｍ2 程度である。
【００２２】
ユニットセル列１５における各ユニットセル１４は互いの間隔（セル列内セル間隔）Ｄ１が３０μｍ程度でその中心線がほぼ直線となるように配置されている。このセル列内セル間隔Ｄ１は、熱暴走が発生しないように、セル間の熱的な相互干渉が少なく且つチップサイズが大きくならないような設定値が選択されている。
【００２３】
各ユニットセル列１５は、セル列内セル間隔Ｄ１の（√３／２）倍の値を持つセル列間隔Ｄ２で配置されており、一のユニットセル列１５内のユニットセル数及びユニットセル列数は所定の出力電力及び所定のチップサイズに応じて設計されている。
【００２４】
また、図１に示すように、ユニットセル列１５Ｘに属し且つ互いに隣接するユニットセルＡ及びユニットセルＢの各配置位置は、該ユニットセル列１５Ｘと隣接するユニットセル列１５Ｙに属するユニットセルＣの配置位置に対して、該ユニットセル列１５Ｘに属するユニットセルＡ、Ｂ同士の間隔の約２分の１の間隔（＝Ｄ１／２）だけ列方向にずれるように設けられている。
【００２５】
これらのことから、セル列内セル間隔Ｄ１と隣接するユニットセル列１５間に跨るユニットセル１４同士の間隔であるセル列間セル間隔Ｄ３とが同一となり、従って、ユニットセルＡ、ユニットセルＢ及びユニットセルＣはほぼ正三角形の各頂点をなすように配置されている。
【００２６】
ユニットセル列１５の単位ベース電極１１側の側方に沿って、ベース配線接続部１６を介在させてベース配線１７が形成されていると共に、ユニットセル列１５に対するベース配線１７と反対側（単位コレクタ電極１２側）の側方に沿って、コレクタ配線接続部１８を介在させてコレクタ配線１９が形成されている。これにより、７列のユニットセル列１５は並列動作が可能となる。
【００２７】
各べース配線１７は、基板におけるユニットセル列１５の一方の端部側に設けられた信号入力用パッド２０と電気的に接続されており、各コレクタ配線１９は、基板におけるユニットセル列１５の他方の端部側に設けられた信号出力用パッド２１と電気的に接続されている。
【００２８】
各単位エミッタ電極１３に対して接地電位を供給するエミッタ配線２２は、層間絶縁膜を挟んでベース配線１７及びコレクタ配線１９と異なる層に形成され、各単位エミッタ電極１３上に堆積された層間絶縁膜に設けられたコンタクトホール内のプラグを介して各単位エミッタ電極１３と電気的に接続されている。各エミッタ配線２２は、基板上におけるユニットセル列１５の列方向と垂直な方向の両端部に設けられている接地用パッド部２３と電気的に接続されている。
【００２９】
ここで、エミッタ配線２２又はプラグと直接に電気的に接続され且つ接地用パッド部２３とも電気的に接続される金属膜により、基板上の全面が覆われていることが好ましい。このようにすると、金属膜が各ユニットセル１４から発せられる熱を放熱する放熱器として機能するため、放熱性及び均熱性をさらに向上させることができる。
【００３０】
このように、本実施形態に係るパワーＨＢＴは、いわゆるエミッタ接地方式の増幅回路である。本パワーＨＢＴは、多数個、ここでは２１個のユニットセル１４を並列動作させることにより、エミッタの総周縁長を相対的に大きくできるため、大電流を流せるようになって高出力化を図ることができる。また、単位エミッタ電極１３の電極面積が比較的小さい多数のユニットセル１４を、互いに間隔をおいて配置しているため、一のユニットセルのエミッタ周縁長を大きくした場合と比べて素子の放熱性が良くなる。
【００３１】
さらに、本実施形態によると、互いに隣接するユニットセル１４同士の間隔が、セル列内（＝Ｄ１）とセル列間（＝Ｄ３）とを問わずに等しくなるため、高い均熱性を得ることができる。
【００３２】
また、セル列間隔Ｄ２は、セル列内セル間隔Ｄ１を所定の値とすると、（√３／２）Ｄ１となって、最も小さくなるため、チップ面積を最も小さくすることができる。
【００３３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００３４】
図２は本発明の第２の実施形態に係る半導体集積回路装置であるパワーＨＢＴの平面構成を示している。  図２において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００３５】
図２に示すように、第２の実施形態に係るパワーＨＢＴは、基板上の中央部付近に配置されているユニットセル列１５Ａとユニットセル列１５Ｂとのセル列間隔Ｄ２１と、基板上の端部付近に配置されているユニットセル列１５Ｘとユニットセル列１５Ｙとのセル列間隔Ｄ２２とを比べると、中央部付近のセル列間隔Ｄ２１の方が端部付近のセル列間隔Ｄ２２よりも大きくなるように配置されていることを特徴とする。
【００３６】
これにより、基板上における中央部付近に、ユニットセル１４からの発熱が局所的に集中することが緩和されるため、放熱性がさらに向上する。
【００３７】
さらに、基板からの放熱量は、吸熱源となる基板の端部からの距離が大きくなるにつれて減少するため、発熱源となる各ユニットセル列１５を、基板の中央部付近のセル列間隔Ｄ２１が端部付近のセル列間隔Ｄ２２よりも大きくなるように配置することによって、放熱量と発熱量との位置依存性が相殺されるので、ユニットセル列１５の列方向に垂直な方向の基板中央部付近の熱の集中が緩和されるようになり、均熱性がさらに向上する。
【００３８】
なお、本実施形態においても、エミッタ配線２２又はプラグと電気的に接続され且つ接地用パッド部２３と電気的に接続される金属膜により、基板上の全面が覆われていることが好ましい。このようにすると、金属膜が各ユニットセル１４から発せられる熱を放熱する放熱器として機能するため、放熱性及び均熱性をさらに向上させることができる。
【００３９】
なお、第１実施形態又は第２の実施形態におけるユニットセル１４は、円形状の１つの単位ベース電極１１、扇形状の１つの単位コレクタ電極１２及び扇形状の１つの単位エミッタ電極１３からなるが、各電極の形状、個数及び配置はこれらに限定されない。従って、他の形状、個数及び配置を有するユニットセル１４であってもよい。
【００４０】
また、ユニットセル１４にＨＢＴを用いたが、ヘテロ接合を用いないバイポーラトランジスタであっても同様の効果を得ることができることはいうまでもない。
【００４１】
【発明の効果】
本発明の半導体集積回路装置によると、一のトランジスタ列に属する単位トランジスタと、該一の列と隣接する他のトランジスタ列に属する単位トランジスタに対して、列方向に互いにずれるように各単位トランジスタを設けることにより、基板における局所的な発熱の集中が緩和されるため、高集積化を図りながら放熱性及び均熱性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路装置を示す平面図である。
【図２】本発明の第２の実施形態による半導体集積回路装置を示す平面図である。
【図３】従来のパワーＨＢＴを示す平面図である。
【符号の説明】
１１    単位ベース電極
１２    単位コレクタ電極
１３    単位エミッタ電極
１４    ユニットセル（単位トランジスタ）
１５    ユニットセル列（トランジスタ列）
１５Ａ  ユニットセル列（トランジスタ列）
１５Ｂ  ユニットセル列（トランジスタ列）
１５Ｘ  ユニットセル列（トランジスタ列）
１５Ｙ  ユニットセル列（トランジスタ列）
１６    ベース配線接続部
１７    ベース配線
１８    コレクタ配線接続部
１９    コレクタ配線
２０    信号入力用パッド
２１    信号出力用パッド
２２    エミッタ配線
２３    接地用パッド
Ｄ１    セル列内セル間隔
Ｄ２    セル列間隔
Ｄ２１  セル列間隔
Ｄ２２  セル列間隔
Ｄ３    セル列間セル間隔
【図１】
0003660832.tif 000002
【図２】
0003660832.tif 000003
【図３】
0003660832.tif 000004