(57)【特許請求の範囲】
【請求項１】
マトリクス状に配線された複数の表面伝導型電子放出素子を有する電子源の製造方法であって、
基板上に複数の導電性薄膜を配置し、前記複数の導電性薄膜を複数の行方向配線と複数の列方向配線とによりマトリクス状に配線する工程と、
前記複数の行方向配線を順次選択し、各行方向配線に徐々に昇圧する電圧を印加し、更に、前記複数の列方向配線のそれぞれに所定の電位を印加することにより、各行方向配線に接続された前記複数の導電性薄膜に電子放出部を形成する電圧印加工程とを有し、
前記電圧印加工程における前記複数の列方向配線のそれぞれに印加される所定の電位は、選択された前記行方向配線に接続された複数の導電性薄膜に順次電子放出部が形成されることにより上昇する、当該行方向配線に接続された導電性薄膜に印加される電圧の内、フォーミング電圧より高くなる電圧分を打ち消すための電位を有することを特徴とする電子源の製造方法。
【請求項２】
前記各行方向配線への所定の電位の印加は、当該行方向配線の両端から行われることを特徴とする請求項１に記載の電子源の製造方法。
【請求項３】
前記選択された行方向配線に接続され、当該行方向配線の、前記所定の電位が印加される端部からｋ+１番目に位置する導電性薄膜の前記列方向配線に印加される電位は、
Ｖ1k+1＞Ｖformのとき：Ｖyk+1＝Ｖ1k+1−Ｖform
Ｖ1k+1＜Ｖformのとき：Ｖyk+1＝０
より求まるＶyk+1であることを特徴とする請求項１に記載の電子源の製造方法。ここで、Ｖ1k+1は、前記端部からｋ+１番目に位置する導電性薄膜に印加される列方向配線の電位であり、Ｖformは、前記端部からｋ+１番目に位置する導電性薄膜に電子放出部が形成されるフォーミング電圧である。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の表面伝導型放出素子をマトリクス状に配置した電子源の製造方法に関するものである。
【０００２】
【従来の技術】
従来から、電子放出素子として熱陰極素子と冷陰極素子の２種類が知られている。このうち冷陰極素子では、例えば表面伝導型放出素子や、電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）などが知られている。
【０００３】
ＦＥ型の例としては、例えば、W. P. Dyke & W. W. Dolan，“Field emission”, Advance in Electron Physics, 8, 89 (1956)や、或は、C. A. Spindt，“Physical properties of thin-film field emission cathodes with molybdenium cones”, J. Appl. Phys., 47, 5248 (1976)などが知られている。
【０００４】
また、ＭＩＭ型の例としては、例えば、C. A. Mead，“Operation of tunnel-emission Devices, J. Appl. Phys., 32,646 (1961)などが知られている。
【０００５】
表面伝導型放出素子としては、例えば、M. I. Elinson, Radio E-ng. Electron Phys., 10, 1290, (1965)や、後述する他の例が知られている。
【０００６】
表面伝導型放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより電子放出が生ずる現象を利用するものである。この表面伝導型放出素子としては、前記エリンソン(Elinson)等によるＳｎＯ2薄膜を用いたものの他に、Ａｕ薄膜によるもの［G. Dittmer：“Thin Solid Films”, 9,317 (1972)］や、Ｉｎ2Ｏ3／ＳｎＯ2薄膜によるもの［M. Hartwell and C. G. Fonstad：”IEEE Trans. ED Conf.”，519 (1975)］や、カーボン薄膜によるもの［荒木久  他：真空、第２６巻、第１号、２２（１９８３）］等が報告されている。
【０００７】
これらの表面伝導型放出素子の素子構成の典型的な例として、図１８に前述のM. Hartwellらによる素子の平面図を示す。同図において、３００１は基板で、３００４はスパッタで形成された金属酸化物よりなる導電性薄膜である。導電性薄膜３００４は図示のようにＨ字形の平面形状に形成されている。この導電性薄膜３００４に、後述の通電フォーミングと呼ばれる通電処理を施すことにより、電子放出部３００５が形成される。図中の間隔Ｌは、０．５〜１［ｍｍ］，幅Ｗは、０．１［ｍｍ］に設定されている。尚、図示の便宜から、電子放出部３００５は導電性薄膜３００４の中央に矩形の形状で示したが、これは模式的なものであり、実際の電子放出部の位置や形状を忠実に表現しているわけではない。
【０００８】
M. Hartwellらによる素子をはじめとして上述の表面伝導型放出素子においては、電子放出を行う前に導電性薄膜３００４に通電フォーミングと呼ばれる通電処理を施すことにより電子放出部３００５を形成するのが一般的であった。即ち、通電フォーミングとは、前記導電性薄膜３００４の両端に電圧を印加して通電し、導電性薄膜３００４を局所的に破壊もしくは変形もしくは変質せしめ、電気的に高抵抗な状態の電子放出部３００５を形成することである。尚、局所的に破壊もしくは変形もしくは変質した導電性薄膜３００４の一部には亀裂が発生する。この通電フォーミング後に導電性薄膜３００４に適宜の電圧を印加した場合には、前記亀裂付近において電子放出が行われる。
【０００９】
上述の表面伝導型放出素子は、構造が単純で製造も容易であることから、大面積にわたり多数の素子を形成できる利点がある。そこで、例えば本出願人による特開昭６４−３１３３２において開示されるように、多数の素子を配列して駆動するための方法が研究されている。
【００１０】
また、表面伝導型放出素子の応用については、例えば、画像表示装置、画像記録装置などの画像形成装置や、荷電ビーム源、等が研究されている。
【００１１】
特に画像表示装置への応用としては、例えば本願出願人によるＵＳＰ５，０６６，８８３や特開平２−２５７５５１号公報や特開平４−２８１３７号公報において開示されているように、表面伝導型放出素子と電子ビームの照射により発光する蛍光体とを組み合わせて用いた画像表示装置が研究されている。このような表面伝導型放出素子と蛍光体とを組み合わせて用いた画像表示装置は、従来の他の方式の画像表示装置よりも優れた特性が期待されている。例えば、近年普及してきた液晶表示装置と比較しても、自発光型であるためバックライトを必要としない点や、視野角が広い点が優れていると言える。
【００１２】
【発明が解決しようとする課題】
上述した従来の表面伝導型放出素子のように、製造工程において通電によるフォーミング（高抵抗化処理）を行う電子放出素子を画像形成装置に応用する場合には、以下のような問題があった。
【００１３】
平板型ＣＲＴをはじめとして、表面伝導型放出素子を応用した各種画像形成パネルにおいては、当然のことながら高品位・高精細な画像が望まれる。これを実現するには、例えば単純マトリクス配線された多数の表面伝導型放出素子を用いる。このため、行および列の数が数百〜数千にも達する素子配列が必要となり、かつ各表面伝導型放出素子の素子特性が均一であることが望まれる。
【００１４】
しかしながら、例えば、これら素子のフォーミングに際して、各電子放出素子の電子放出部を形成する導電性薄膜に印加する電圧波形などをはじめとするフォーミングの条件によって、表面伝導型放出素子の電子放出特性が変化する場合がある。更に、単純マトリクス配線の場合、特定の１つの導電性薄膜のみをフォーミングしようとしても他の導電性薄膜への電流の回り込みが発生してしまう。従って、他の未フォーミングの導電性薄膜に影響を与えずに、１つの導電性薄膜毎に電流を集中させてフォーミングすることは極めて困難であった。このため、マトリクス状に配線された全ての導電性薄膜を同一条件でフォーミングできなくなり、フォーミング後の表面伝導型放出素子の電子放出特性がばらついてしまうという問題があった。
【００１５】
そこで、本願発明者らは、マトリクス状に配線された素子を複数のグループに分割し、各グループ単位に順次フォーミング用の電圧を印加することにより電子放出部を作成するための導電性薄膜の高抵抗化処理を行った。即ち、図９に示すようなＭ行Ｎ列に配線された導電性薄膜に対して、例えば１行単位で順次フォーミング用電圧を印加した。図中、ＥＹ1〜ＥＹNおよびＥＸ1〜ＥＸMは電極を示している。
【００１６】
図１０は、図９に示すように配線された導電性薄膜に対して、例えば２行目の導電性薄膜（図中、黒色で示す）にフォーミング用電圧を印加する場合の例を示す図である。この図１０で示されるように、電極ＥＸ2にはフォーミング用の電圧源を接続し、他の電極はグランドレベル、即ち０Ｖに接続した。この方法によれば、原理的には２行目の導電性薄膜だけにフォーミング用電圧が印加され、他の導電性薄膜には電圧が印加されたり、或は電流が回り込んだりすることはない。実際にこの方法でフォーミングを行なったところ、これらマトリクス状に配線された表面伝導型放出素子の電子放出特性の均一化がみられた。
【００１７】
しかしながら、それでも電子放出特性のバラツキを完全になくすることは困難であり、特にマトリクス配線の片側（電圧源から遠い側）に沿って、電子放出特性の劣る素子が多くなるという問題があった。より具体的には、フォーミング時に給電端から遠い側、即ち図１０において、図中右側に位置する表面伝導型放出素子の電子放出特性が劣るという傾向があった。このようなマトリクス電子源を画像形成装置の電子源として用いた場合には、画像の片側の発光輝度或は濃度が不足することとなり、表示画像の品が低下するという不都合が生じていた。
【００１８】
本願発明者等は、上述した問題点の発生原因について鋭意研究し、その発生原因を以下のように究明した。
【００１９】
上述した図１０に示す方法では、原理的には上述したように１行の導電性薄膜だけにフォーミング用電圧を印加することができるが、配線電極ＥＸ1〜ＥＸM、ＥＹ1〜ＥＹNの電気抵抗は実際は“０”ではないため、そこに電流が流れる際には電圧降下が発生する。そこで、図１０においてフォーミング用電圧を印加している２行目の導電性薄膜群に着目し、その配線抵抗を含めたモデルを図１１（ａ）に示す。
【００２０】
図１１（ａ）において、Ｆ1〜ＦNは表面伝導型放出素子の電子放出部を形成する導電性薄膜、ｒ1〜ｒNは行配線ＥＸ2における各部の配線抵抗、ｒyは各列配線ＥＹ1〜ＥＹNの給電端子から各導電性薄膜までの配線抵抗である。一般には、行配線ＥＸ2は一定の線幅、厚さ、材料で形成するように設計されるため、製造上のバラツキを除けばｒ1〜ｒNは等しいと考えてよい。また各列配線ＥＹ1〜ＥＹNは一般にはどれも等しく設計されるので、製造上のバラツキを除けば各配線の抵抗ｒyは等しいと考えてよい。
【００２１】
この図１１（ａ）に示すモデルに流れる電流を説明するための図を、図１１の（ｂ）に示す。図１１の（ｂ）において、フォーミング用電源から供給される電流をＩ、各導電性薄膜Ｆ1〜ＦNに流れる電流をそれぞれｉ1〜ｉNとしたとき、
【００２２】
【数１】
【００２３】
Ｉ＝  Σｉk  （ｋ＝１〜Ｎ）
なる関係がある。
【００２４】
また、行方向の各部の配線抵抗ｒ1〜ｒNに流れる電流を、それぞれｉr1〜ｉrNとしたとき、
【００２５】
【数２】
【００２６】
ｉrp＝Ｉ−Σｉk
と表すことができる。ここでΣはｋ＝０〜ｋ＝ｐ−１の和を示し、ｉ0＝０、ｐは１〜Ｎの整数を示している。
【００２７】
即ち、例えば抵抗ｒ1に流れる電流ｉr1は、１行の全導電性薄膜に流れる電流の和と等しく、抵抗ｒ2に流れる電流ｉr2は１行の全導電性薄膜に流れる電流の和から導電性薄膜Ｆ1に流れる電流ｉ1を差し引いたものと等しい。また、抵抗ｒNに流れる電流ｉrNは、導電性薄膜ＦNに流れる電流ｉNと一致する。従って、行方向配線に関しては、フォーミング用電源に近い部分ほど大きな電流が流れることが分かる。
【００２８】
また各配線抵抗ｒ1〜ｒNでは、各々に流れる電流値に応じて電圧降下が発生するため、各導電性薄膜にかかる電圧は、図１３（ａ）に示すグラフ図の様になる。尚、図１３（ａ）において、横軸は各導電性薄膜の番号を、縦軸は各導電性薄膜にかかる電圧を示す。尚、縦軸のＥｆはフォーミング用電圧源の出力電圧である。
【００２９】
図１３（ａ）によれば、フォーミング用電源に近い導電性薄膜ほど大きな電圧がかかることが分かる。従って、フォーミング用電源の出力電圧を０Ｖから徐々に上昇させていった場合、同一行の導電性薄膜であっても全で同時にフォーミング（高抵抗化）されるのではなく、電圧源に近い導電性薄膜Ｆ1から順にフォーミングされてゆくことが分かる。
【００３０】
この場合の問題点について、導電性薄膜Ｆ1〜ＦNまでがフォーミングされる過程を、図１３（ｂ）を用いて説明することで明らかにする。
【００３１】
まずフォーミング用電源の出力電圧Ｅを図示のように時間とともに直線的に上昇させていく。すると各導電性薄膜には上述した図１３の（ａ）で説明したような比率で電圧が印加される。ここで各導電性薄膜が電圧Ｖformによりフォーミングされるものとすれば、時間Ｔｆ1においてまず導電性薄膜Ｆ1がフォーミングされる。この導電性薄膜Ｆ1の抵抗値は、フォーミングされた後に大幅に高くなる。このモデルを簡単化するため、フォーミング後の導電性薄膜（表面伝導型放出素子）には電流が流れないとすれば、導電性薄膜Ｆ1がフォーミングされた時点でのモデルは図１２に示すようになる。この時、配線抵抗ｒ1で発生する電圧降下は（ｒ1×ｉ1）だけ減少する。このときフォーミング前後で変化する電圧分布を図１４（ａ）に示す。この図１４（ａ）に示すように、各導電性薄膜のフォーミング後は全体的に電圧分布が上昇するが導電性薄膜Ｆ2にかかる印加電圧は、フォーミング電圧Ｖformに達することがなく、導電性薄膜Ｆ2がフォーミングされない。そのため、この導電性薄膜Ｆ2がフォーミングされるためには前述の電源の出力電圧Ｅが上昇されて、導電性薄膜Ｆ2への印加電圧がフォーミング電圧Ｖformに達するのを待たねばならない。このようにして各導電性薄膜のフォーミングが電圧印加端から１導電性薄膜ずつ行われることになるが、電圧印加端から遠くなるにつれて、フォーミング前後の電圧分布変化量が大きくなる。
【００３２】
これについて説明する。図１５はｋ番目の導電性薄膜がフォーミングされる直前の等価回路図を示す。各導電性薄膜の抵抗、フォーミング電圧にばらつきがないとき、各導電性薄膜がフォーミングされる直前の電流ｉk（ｋ＝１〜Ｎ）は一定である。この電流値をＩformとするとｋ番目の導電性薄膜がフォーミングされる場合、抵抗ｒ1〜ｒk間での電圧降下は、
【００３３】
【数３】
【００３４】
Ｉform×Σｒi＝Ｉform×ｋ×ｒ
（ここでΣは、ｉ＝１〜ｋの和を示し、ｒは抵抗ｒ1〜ｒkの平均値を示す。）
となる。これより電圧印加端から遠くなる（ｋの値が大きくなる）につれてフォーミング前後の電圧分布変化量は大きくなることが分かる。
【００３５】
このように、導電性薄膜のフォーミングが進行するにつれて１つの導電性薄膜のフォーミング前後での電圧分布の変化量が大きくなり、ｓ番目の導電性薄膜でフォーミングが起こった時、（ｓ＋１）番目の導電性薄膜に、その電圧が印加されることになる。このときの電圧分布の変化の様子を図１４（ｂ）に示す。
【００３６】
このように一度連続してフォーミングが起こると連鎖的に導電性薄膜のフォーミングが進み、導電性薄膜Ｆｓ以降の導電性薄膜はほぼ同時にフォーミングされることになる。このとき、導電性薄膜Ｆ1と導電性薄膜ＦNに印加される電圧と電源電圧の関係を図１６に示す。前述したように、時間に対して直線的に電源電圧を昇圧するときは横軸は時間に対してリニアになる。つまり導電性薄膜Ｆ1に対してはフォーミング時に緩やかな電圧の変化が加わるのに対して、導電性薄膜ＦNに対しては急激な電圧変化が生じてしまう。このような現象は、導電性薄膜Ｆｓ以降の導電性薄膜に対して共通に生じてしまい、例えば急速な電力投入による加熱などの理由により正常なフォーミングが行われず、その結果、良好な電子放出特性が得られなくなる。
【００３７】
以上、モデルを簡略化して説明を行ったが、より厳密な回路モデルを用いて解析した結果でも同様の傾向となることを本願発明者らが見い出している。
【００３８】
即ち、一般には行配線の給電端子から近い導電性薄膜は、他の導電性薄膜がフォーミングされてもその影響を受けにくく、それらへの印加電圧はほぼ電源の出力電圧に準じた割合で昇圧されるのに対して、給電端子から遠い導電性薄膜では、途中から雪崩的にフォーミングが起こり印加電圧が急激に上昇する傾向があると言える。このため給電端子から遠い側に特性の劣る表面伝導型放出素子が分布する結果となってしまうことが分かる。
【００３９】
尚、上記図１１から図１６で示した各モデルでは、パルス電圧を直線的に上昇して印加した場合についての説明を行ったが、直流電圧を直線的に上昇して印加した場合にも同様に問題が発生することが説明できる。
【００４０】
また上記説明では、単純マトリクス配線において、行方向配線の片側の電極より電圧を印加する場合について説明したが、行方向配線の両側電極から印加した場合にも同様の問題が生じる。図１７（ａ）に、この場合の等価回路図を、図１７（ｂ）にその電圧分布を示す。この図１７によれば、両側電極から印加した場合には、片側電極から印加した場合と異なり、両側の導電性薄膜から順次フォーミングが起こることが分かる。この場合は、片側電極から印加する例で説明したのと同じ理由により、中央部の表面伝導型放出素子の電子放出特性が悪くなり、これを用いた画像表示装置では、中央部の輝度分布が大きい低品位の画像が表示されてしまった。
【００４１】
本発明は上記従来例に鑑みてなされたもので、均一な電子放出特性を有する複数の表面伝導型放出素子をマトリクス状に配線した電子源の製造方法を提供することを目的とする。
【００４２】
また本発明の目的は、表面伝導型放出素子を形成するためのフォーミング時における配線抵抗、及びフォーミングが完了した素子の抵抗値の変化による各導電性薄膜への印加電圧の変動を抑えて、均一な特性を有する電子放出素子を作成できる電子源の製造方法を提供することにある。
【００４３】
【課題を解決するための手段】
上記目的を達成するために本発明の電子源の製造方法は以下のような工程を備える。即ち、
マトリクス状に配線された複数の表面伝導型電子放出素子を有する電子源の製造方法であって、
基板上に複数の導電性薄膜を配置し、前記複数の導電性薄膜を複数の行方向配線と複数の列方向配線とによりマトリクス状に配線する工程と、
前記複数の行方向配線を順次選択し、各行方向配線に徐々に昇圧する電圧を印加し、更に、前記複数の列方向配線のそれぞれに所定の電位を印加することにより、各行方向配線に接続された前記複数の導電性薄膜に電子放出部を形成する電圧印加工程とを有し、
前記電圧印加工程における前記複数の列方向配線のそれぞれに印加される所定の電位は、選択された前記行方向配線に接続された複数の導電性薄膜に順次電子放出部が形成されることにより上昇する、当該行方向配線に接続された導電性薄膜に印加される電圧の内、フォーミング電圧より高くなる電圧分を打ち消すための電位を有することを特徴とする。
【００４６】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
【００４７】
［実施の形態１］
図１は、本発明の実施の形態１における表面伝導型放出素子のフォーミング装置の一例を示す回路図である。
【００４８】
図１において、１０１は単純マトリクス配線により接続された導電性薄膜を有するマルチ電子源基板、１０２は制御回路で、電源１０３、ライン選択回路１０４、Ｄ／Ａ変換回路１０５の動作を制御している。電源１０３は、フォーミングに必要な電圧を発生している。ライン選択回路１０４は、電子源基板１０１の中のフォーミングするライン（行）を選択する。Ｄ／Ａ変換回路１０５は、制御回路１０２よりの指示に基づいて、電子源基板１０１の各列方向配線に電圧を印加する。メモリ１１２は、後述するＤ／Ａ変換回路１０５に出力するデジタル電圧値Ｖy1〜ＶyN及び電源１０３の出力電圧値を制御するためのデータ等を記憶している。
【００４９】
以下、図１に示すフォーミング装置の動作について説明する。電源１０３はフォーミングに必要な電圧波形を発生するもので、図２（ａ）に示すような三角形状のパルス波形を出力する。図２（ａ）において、Ｔ１及びＴ２はそれぞれ電圧波形のパルス幅とパルス間隔を示し、本実施の形態ではＴ１を１マイクロ秒から１０ミリ秒、Ｔ２を１０マイクロ秒から１００ミリ秒の範囲の値とした。また電圧の波高値Ｖｆについては、後述するプロファイルに基づいて変化させる。制御回路１０２は、ライン選択回路１０４を制御して、電子源基板１０１の各行配線を順番に選択するとともに、予め記憶された昇圧プロファイルに基づいて電源１０３の出力電圧を制御する。さらに制御回路１０２は、予め記憶された分布の電圧値をＤ／Ａ変換回路１０５に出力して、その出力電圧を制御する。Ｄ／Ａ変換回路１０５は、制御回路１０２から入力されたＮ個の電圧（デジタル値）値をアナログ信号に変換し、電子源基板１０１の列方向（画素側）配線Ｄｙ1〜ＤｙNに出力する。
【００５０】
図３は、ライン選択回路１０４の構成を示す図である。
【００５１】
ライン選択回路１０３は、リレー、アナログスイッチなどの複数のスイッチで構成され、電子源基板１０１がＮ×Ｍのマトリクス状に配線された導電性薄膜を有しているとき、図３のｓｗ1〜ｓｗMで示すように、Ｍ行に対応してＭ個のスイッチが並列に並べられ、各スイッチの出力端子Ｓｘ1〜ＳｘMを介して電子源基板１０１の行方向端子Ｄｘ1〜ＤｘMに接続されている。また、これらスイッチｓｗ1〜ｓｗMの切換は制御部１０２により制御され、フォーミングされるべき行配線に、図２（ａ）に示すような電源１０３からの電圧波形が印加されるように作動する。図３の例では、スイッチｓｗ1が電源１０３からの出力電圧と行方向配線とを接続するように切換えられることにより第１ライン（Ｄｘ1）が選択され、その他のスイッチは、各行方向配線をグランドに接続するように切換えられている様子を示している。
【００５２】
次に本実施の形態のフォーミング装置を用いて電子源基板１０１をフォーミングする手順について説明する。
【００５３】
まず制御回路１０２は、ライン選択回路１０４にスイッチｓｗ1をオン（電源１０３の出力電圧に接続）にするように制御信号を送る。これにより、電源１０３から出力されたフォーミング電圧は、端子Ｓｘ1を通じて電子源基板１０１の行方向配線用端子Ｄｘ1だけに印加される。次に制御回路１０２は、予めメモリ１１２に記憶していたデジタル電圧値Ｖy1〜ＶyNをＤ／Ａ変換回路１０５に出力する。続いて制御回路１０２は、電源１０３に電圧波形の出力を開始させる。このとき電源１０３は、図２（ｂ）に示すように、予め記憶されたプロファイルで波高値Ｖｆ（図２（ａ）に示したＶｆに相当する）を昇圧してＶmaxに達したら波形出力を終了させる。このときの出力電圧の傾きは、電子源基板１０１のフォーミング前の導電性薄膜の抵抗、配線抵抗などから決定されるが、本実施の形態では、０．１Ｖ／秒にて行なった。
【００５４】
次に制御回路１０２に記憶している電圧値Ｖy1〜ＶyNを求める方法について説明する。
【００５５】
１本の行方向配線にフォーミング電圧をかけ、フォーミングを行うときの等価回路は、前述した図１１（ａ）に示すように表わせる。このときの電圧分布は、前述した図１３（ａ）に示したようになるため、印加する電圧の波高値を昇圧してフォーミングを行なったときには、導電性薄膜Ｆ1から順番にフォーミングが進んでいく。こうして（ｋ−１）番目の導電性薄膜までフォーミングが完了し、ｋ番目の導電性薄膜Ｆkがフォーミング直前の状態（導電性薄膜ＦkにはＶformが印加されている）になっていると仮定した時、そのときの等価回路は、図１５に示すようになる。このときの各導電性薄膜に印加される電圧分布は、導電性薄膜の抵抗、配線抵抗、Ｖformなどから、数値計算によって容易に求めることができる。
【００５６】
この例を図４（Ａ）に示す。図４（Ａ）において、曲線４０１は、導電性薄膜Ｆkのフォーミング前の電圧分布を示す。但し、実際の計算値はプロットしたように離散的になるのは言うまでもなく、曲線４０１はこれを視覚的にするために便宜的に繋げたものである。次にフォーミング電圧の波高値が微小量上がり、導電性薄膜Ｆkがフォーミングされた時の電圧分布も、同様に数値計算により容易に求めることができ、図４（Ａ）の曲線４０２に示すようになる。ここでも実際の計算値が離散的なのは同じである。ここで導電性薄膜Ｆk+1に印加される電圧は、導電性薄膜Ｆkのフォーミングの影響でＶ0k+1からＶ1k+1に上昇している。このときのＶ1k+1とＶformとの差分からＶyk+1が求められる。これを式で表すと、
Ｖyk+1＝Ｖ1k+1−Ｖform
となる。但し、Ｖ1k+1がＶformに達していないときはＶyは印加する必要がないため、書き直すと、
Ｖ1k+1＞Ｖformの時          Ｖyk+1＝Ｖ1k+1−Ｖform
Ｖ1k+1≦Ｖformの時          Ｖyk+1＝０
となる。このようにして求めたＶykの分布を示したのが図４（Ｂ）である。ここで実際の計算値は、離散的であるのは先ほどと同じである。
【００５７】
このようにして１ライン（Ｄｘ1）のフォーミングが終了すると制御回路１０２は、ライン選択回路１０４にスイッチｓｗ１をオフ（グランドに接続）にして、その代わりにスイッチｓｗ２をオン（電源１０３に接続）にするように信号を送り、後は前述のライン１と同じように電源１０３と、Ｄ／Ａ変換回路１０５の出力電圧を制御してライン２のフォーミングを行う。
【００５８】
このような動作を繰り返すことにより、ライン３，４，…Ｎ−１，Ｎと順次フォーミングを行うことにより、電子源基板１０１のフォーミングを完了した。
【００５９】
図５は、本実施の形態１のフォーミング装置の制御回路１０２による制御処理を示すフローチャートである。
【００６０】
まずステップＳ１で、電圧を印加する行配線を示すカウンタｎの値を“１”に初期化し、次にステップＳ２で、Ｄ／Ａ変換回路１０５の出力を制御するデジタル値（Ｖy1〜ＶyN）をＤ／Ａ変換回路１０５に出力する。次にステップＳ３に進み、ライン選択回路１０４のスイッチｓｗn（最初はｓｗ1）をオンにし（電源１０３の出力と行配線端子に接続）、他のスイッチをグランドに接続する。そしてステップＳ４に進み、電源１０３の出力を制御して、図２（ａ）に示すような三角波を出力する。
【００６１】
次にステップＳ５に進み、１秒が経過したかを調べ、１秒が経過するとステップＳ６に進み、三角波の波高値Ｖｆを０．１Ｖだけ昇圧する。そしてステップＳ７で、その波高値ＶｆがＶmaxを越えたかどうかを調べ、越えていなければステップＳ４に戻り、前述と同様にして電源１０３の出力を制御する。こうして波高値Ｖｆの値がＶmaxになるとステップＳ８に進み、１本の行配線に接続された全ての導電性薄膜のフォーミングが完了したものとしてステップＳ８に進み、カウンタｎの値を＋１し、ステップＳ９で波高値Ｖｆを初期値に戻す。次にステップＳ１０に進み、カウンタｎの値がＭと等しくなったかどうか、即ち、電源基板１０１の全ての行方向配線におけるフォーミングが完了したかどうかを調べ、完了していなければステップＳ３に戻り、ライン選択回路１０４のスイッチｓｗnだけをオンにして、前述と同様の処理を行う。またステップＳ１０で、電源基板１０１の全ての行方向配線におけるフォーミングが完了したときはステップＳ１１に進み、ライン選択回路１０４、Ｄ／Ａ変換回路１０５の出力をオフにして処理を終了する。尚、このフローチャートでは、電源１０３の出力電圧Ｖｆの値を０．１Ｖ／秒ずつ昇圧するのを、制御回路１０２の制御により行ったが、本発明はこれに限定されるものでなく、前述のように電源１０３が自動的に行っても良い。
【００６２】
以上説明した方法を用いて、フォーミング処理をした電子源基板を用いて後述する表示パネルの構成と製造法で画像表示装置を試作したところ、輝度分布のほとんど無い高品位な画像を得ることができた。
【００６３】
［実施の形態２］
次に本発明の実施の形態２について図面を用いて説明する。
【００６４】
図６は、本発明の実施の形態２における表面伝導型放出素子のフォーミング装置の例を示す回路図である。図６において、上述した実施の形態１と同様の構成には同一番号を付し、その説明を省略する。尚、メモリ１１２は、後述する図８に示すＶykの値をデジタルで記憶している。
【００６５】
図６において、電子源基板１２０は、素子配置及び配線などの点で図１に示す電子源基板１０１と同様であるが、行方向配線（Ｘ配線）への電圧印加用端子を行方向配線の両端に備える点が前述の実施の形態１と異なっている。これら両側に設けられた端子は、同じ行方向配線に接続され、ライン選択回路１０４の１つの出力に接続されている。この装置における動作やフォーミングの手順などは、図５のフローチャートで示す前述の実施の形態１の処理と同様であるため、その説明を省略するが、各行方向配線への電圧の印加方法が異なることにより、フォーミング時に各導電性薄膜にかかる電圧分布が異なるので、これについて説明する。
【００６６】
この場合の等価回路は、前述の図１７（ａ）に示す通りである。この図では、２ライン目がフォーミングされている状態を表している。この２ライン目に注目したとき、各導電性薄膜にかかる印加電圧の分布は、図１７（ｂ）に示すようになる。この図から、フォーミング電圧の波高値Ｖｆを昇圧してフォーミングを行なったとき、その行の両端に近い導電性薄膜からフォーミングされることが理解できるであろう。そして、両側からそれぞれ（ｋ−１）番目の導電性薄膜までがフォーミングされ、ｋ番目の素子がフォーミングされる直前の等価回路を図７に示す。
【００６７】
この場合、この２行目の各導電性薄膜に印加される電圧の分布は、前述の実施の形態１と同様に、導電性薄膜の抵抗および配線抵抗などから、数値計算を用いて計算することができる。このようにして、制御回路１０２に記憶すべきＶy1からＶyNを求めたものを図８に示す。この図８に示すように、この行方向配線の両側から電圧を印加する場合は、左右対象のプロファイルになる。
【００６８】
以上説明した方法を用いて、フォーミング処理をした基板を用いて後述する表示パネルの構成と製造法で画像表示装置を試作したところ、前述の実施の形態１の場合と同様に輝度分布のほとんど無い高品位な画像を得ることができた。
また、列方向の配線の全部でなく、その一部または複数からなる列方向の配線群毎にそれぞれ異なる電圧を印加しても良い。
【００６９】
（表示パネルの構成と製造法）
次に、本発明の実施の形態に適用した画像表示装置の表示パネルの構成と製造法について、具体的な例を示して説明する。
【００７０】
図１９は、本実施の形態の表示パネル１０００の外観斜視図であり、その内部構造を示すために表示パネル１０００の１部を切り欠いて示している。
【００７１】
図中、１００５はリアプレート、１００６は側壁、１００７はフェースプレートであり、１００５〜１００７により表示パネルの内部を真空に維持するための気密容器を形成している。気密容器を組み立てるにあたっては、各部材の接合部に十分な強度と気密性を保持させるため封着する必要があるが、例えばフリットガラスを接合部に塗布し、大気中あるいは窒素雰囲気中で、４００℃〜５００℃で１０分以上焼成することにより封着を達成した。気密容器内部を真空に排気する方法については後述する。
【００７２】
リアプレート１００５には、基板１００１が固定されているが、この基板１００１上には表面伝導型放出素子１００２がＮ×Ｍ個形成されている（ここでＮ，Ｍは２以上の正の整数であり、目的とする表示画素数に応じて適宜設定される。例えば、高品位テレビジョンの表示を目的とした表示装置においては、Ｎ＝３０００，Ｍ＝１０００以上の数を設定することが望ましい。本実施の形態においては、Ｎ＝３０７２，Ｍ＝１０２４とした）。前記Ｎ×Ｍ個の表面伝導型放出素子１００２は、Ｍ本の行方向配線１００３とＮ本の列方向配線１００４により単純マトリクス配線されている。前記１００１〜１００４によって構成される部分をマルチ電子ビーム源と呼ぶ。なお、マルチ電子ビーム源の製造方法や構造については、後で詳しく述べる。
【００７３】
本実施の形態においては、気密容器のリアプレート１００５にマルチ電子ビーム源の基板１００１を固定する構成としたが、マルチ電子ビーム源の基板１００１が十分な強度を有するものである場合には、気密容器のリアプレートとしてマルチ電子ビーム源の基板１００１自体を用いてもよい。
【００７４】
また、フェースプレート１００７の下面には、蛍光膜１００８が形成されている。本実施の形態の表示パネル１０００はカラー表示用であるため、蛍光膜１００８の部分にはＣＲＴの分野で用いられる赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色の蛍光体が塗り分けられている。各色の蛍光体は、たとえば図２０（Ａ）に示すようにストライプ状に塗り分けられ、各色の蛍光体のストライプの間には黒色の導電体１０１０が設けてある。この黒色の導電体１０１０を設ける目的は、電子ビームの照射位置に多少のずれがあっても表示色にずれが生じないようにするためや、外光の反射を防止して表示コントラストの低下を防ぐため、更には電子ビームによる蛍光膜のチャージアップを防止するためなどである。黒色の導電体１０１０には、黒鉛を主成分として用いたが、上記の目的に適するものであればこれ以外の材料を用いても良い。
【００７５】
また、３原色の蛍光体の塗り分け方は図２０（Ａ）に示したストライプ状の配列に限られるものではなく、たとえば図２０（Ｂ）に示すようなデルタ状配列や、それ以外の配列であってもよい。なお、モノクロームの表示パネルを作成する場合には、単色の蛍光体材料を蛍光膜１００８に用いればよく、また黒色導電材料は必ずしも用いなくともよい。
【００７６】
また、蛍光膜１００８のリアプレート側の面には、ＣＲＴの分野では公知のメタルバック１００９を設けてある。このメタルバック１００９を設けた目的は、蛍光膜１００８が発する光の一部を鏡面反射して光利用率を向上させるため、負イオンの衝突から蛍光膜１００８を保護するため、電子ビーム加速電圧を印加するための電極として作用させるため、蛍光膜１００８を励起した電子の導電路として作用させるためなどである。このメタルバック１００９は、蛍光膜１００８をフェースプレート基板１００７上に形成した後、蛍光膜表面を平滑化処理し、その上にアルミニウムを真空蒸着する方法により形成した。なお、蛍光膜１００８に低電圧用の蛍光体材料を用いた場合には、メタルバック１００９は用いない。
【００７７】
また、本実施の形態では用いなかったが、加速電圧の印加用や蛍光膜の導電性向上を目的として、フェースプレート基板１００７と蛍光膜１００８との間に、例えばＩＴＯを材料とする透明電極を設けてもよい。
【００７８】
また、Ｄx1〜ＤxMおよびＤy1〜ＤyNおよびＨｖは、当該表示パネル１０００と不図示の電気回路とを電気的に接続するために設けた気密構造の電気接続用端子である。Ｄx1〜ＤxMはマルチ電子ビーム源の行方向配線１００３と、Ｄy1〜ＤyNはマルチ電子ビーム源の列方向配線１００４と、Ｈｖはフェースプレートのメタルバック１００９とそれぞれ電気的に接続している。
【００７９】
また、気密容器内部を真空に排気するには、気密容器を組み立てた後、不図示の排気管と真空ポンプとを接続し、気密容器内を１０のマイナス７乗［torr］程度の真空度まで排気する。その後、排気管を封止するが、気密容器内の真空度を維持するために、封止の直前あるいは封止後に気密容器内の所定の位置にゲッター膜（不図示）を形成する。ゲッター膜とは、たとえばＢａを主成分とするゲッター材料をヒータもしくは高周波加熱により加熱し蒸着して形成した膜であり、該ゲッター膜の吸着作用により気密容器内は１×１０マイナス５乗ないしは１×１０マイナス７乗［torr］の真空度に維持される。
【００８０】
以上、本発明の実施の形態の表示パネル１０００の基本構成と製法を説明した。
【００８１】
次に、この実施の形態の表示パネル１０００に用いたマルチ電子ビーム源の製造方法について説明する。本実施の形態の画像表示装置に用いるマルチ電子ビーム源は、表面伝導型放出素子を単純マトリクス配線した電子源であれば、表面伝導型放出素子の材料や形状あるいは製法に制限はない。しかしながら、本願発明者らは、表面伝導型放出素子の中では、電子放出部もしくはその周辺部を微粒子膜から形成したものが電子放出特性に優れ、しかも製造が容易に行えることを見出している。したがって、高輝度で大画面の画像表示装置のマルチ電子ビーム源に用いるには、最も好適であると言える。そこで、上記実施の形態の表示パネルにおいては、電子放出部もしくはその周辺部を微粒子膜から形成した表面伝導型放出素子を用いた。そこで、まず好適な表面伝導型放出素子について基本的な構成と製法および特性を説明し、その後で多数の素子を単純マトリクス配線したマルチ電子ビーム源の構造について述べる。
【００８２】
（表面伝導型放出素子の好適な素子構成と製法）
電子放出部もしくはその周辺部を微粒子膜から形成する表面伝導型放出素子の代表的な構成には、平面型と垂直型の２種類があげられる。
【００８３】
（平面型の表面伝導型放出素子）
まず最初に、平面型の表面伝導型放出素子の素子構成と製法について説明する。図２１に示すのは、平面型の表面伝導型放出素子の構成を説明するための平面図（Ａ）および断面図（Ｂ）である。図中、１１０１は基板、１１０２と１１０３は素子電極、１１０４は導電性薄膜、１１０５は通電フォーミング処理により形成した電子放出部、１１１３は通電活性化処理により形成した薄膜である。
【００８４】
基板１１０１としては、たとえば、石英ガラスや青板ガラスをはじめとする各種ガラス基板や、アルミナをはじめとする各種セラミクス基板、あるいは上述の各種基板上に、例えばＳｉＯ2を材料とする絶縁層を積層した基板などを用いることができる。
【００８５】
また、基板１１０１上に基板面と平行に対向して設けられた素子電極１１０２と１１０３は、導電性を有する材料によって形成されている。たとえば、Ｎｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，Ａｇ等をはじめとする金属、あるいはこれらの金属の合金、あるいはＩｎ2Ｏ3−ＳｎＯ2をはじめとする金属酸化物、ポリシリコンなどの半導体、などの中から適宜材料を選択して用いればよい。電極を形成するには、たとえば真空蒸着などの製膜技術とフォトリソグラフィ、エッチングなどのパターニング技術を組み合わせて用いれば容易に形成できるが、それ以外の方法（たとえば印刷技術）を用いて形成してもさしつかえない。
【００８６】
素子電極１１０２と１１０３の形状は、当該電子放出素子の応用目的に合わせて適宜設計される。一般的には、電極間隔Ｌは通常は数百オングストロームから数百マイクロメータの範囲から適当な数値を選んで設計されるが、なかでも表示装置に応用するために好ましいのは数マイクロメータより数十マイクロメータの範囲である。また、素子電極の厚さｄについては、通常は数百オングストロームから数マイクロメータの範囲から適当な数値が選ばれる。
【００８７】
また、導電性薄膜１１０４の部分には微粒子膜を用いる。ここで述べた微粒子膜とは、構成要素として多数の微粒子を含んだ膜（島状の集合体も含む）のことをさす。微粒子膜を微視的に調べれば、通常は、個々の微粒子が離間して配置された構造か、あるいは微粒子が互いに隣接した構造か、あるいは微粒子が互いに重なり合った構造が観測される。
【００８８】
微粒子膜に用いた微粒子の粒径は、数オングストロームから数千オングストロームの範囲に含まれるものであるが、中でも好ましいのは１０オングストロームから２００オングストロームの範囲のものである。また、微粒子膜の膜厚は、以下に述べるような諸条件を考慮して適宜設定される。即ち、素子電極１１０２或は１１０３と電気的に良好に接続するのに必要な条件、後述する通電フォーミングを良好に行うのに必要な条件、微粒子膜自身の電気抵抗を後述する適宜の値にするために必要な条件、などである。具体的には、数オングストロームから数千オングストロームの範囲のなかで設定するが、なかでも好ましいのは１０オングストロームから５００オングストロームの間である。
【００８９】
また、微粒子膜を形成するのに用いられうる材料としては、たとえば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂなどをはじめとする金属や、ＰｄＯ，ＳｎＯ2，Ｉｎ2Ｏ3，ＰｂＯ，Ｓｂ2Ｏ3などをはじめとする酸化物や、ＨｆＢ2 ，ＺｒＢ2 ，ＬａＢ6 ，ＣｅＢ6，ＹＢ4，ＧｄＢ4などをはじめとする硼化物や、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣなどをはじめとする炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ，などをはじめとする窒化物や、Ｓｉ，Ｇｅ，などをはじめとする半導体や、カーボン、などがあげられ、これらの中から適宜選択される。
【００９０】
以上述べたように、導電性薄膜１１０４を微粒子膜で形成したが、そのシート抵抗値については、１０の３乗から１０の７乗［オーム／□］の範囲に含まれるよう設定した。
【００９１】
なお、導電性薄膜１１０４と素子電極１１０２および１１０３とは、電気的に良好に接続されるのが望ましいため、互いの一部が重なりあうような構造をとっている。その重なり方は、図２１の例においては、下から、基板、素子電極、導電性薄膜の順序で積層したが、場合によっては下から基板、導電性薄膜、素子電極、の順序で積層してもさしつかえない。
【００９２】
また、電子放出部１１０５は、導電性薄膜１１０４の一部に形成された亀裂状の部分であり、電気的には周囲の導電性薄膜よりも高抵抗な性質を有している。この亀裂は、導電性薄膜１１０４に対して、前述の通電フォーミングの処理を行うことにより形成する。亀裂内には、数オングストロームから数百オングストロームの粒径の微粒子を配置する場合がある。なお、実際の電子放出部の位置や形状を精密かつ正確に図示するのは困難なため、図２１においては模式的に示した。
【００９３】
また、薄膜１１１３は、炭素もしくは炭素化合物よりなる薄膜で、電子放出部１１０５およびその近傍を被覆している。薄膜１１１３は、通電フォーミング処理後に、後述する通電活性化の処理を行うことにより形成する。
【００９４】
薄膜１１１３は、単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物であり、膜厚は５００［オングストローム］以下とするが、３００［オングストローム］以下とするのがさらに好ましい。なお、実際の薄膜１１１３の位置や形状を精密に図示するのは困難なため、図２１においては模式的に示した。また、平面図（Ａ）においては、薄膜１１１３の一部を除去した素子を図示した。
【００９５】
以上、好ましい素子の基本構成を述べたが、実施の形態においては以下のような素子を用いた。すなわち、基板１１０１には青板ガラスを用い、素子電極１１０２と１１０３にはＮｉ薄膜を用いた。素子電極の厚さｄは１０００［オングストローム］、電極間隔Ｌは２［マイクロメータ］とした。
【００９６】
微粒子膜の主要材料としてＰｄもしくはＰｄＯを用い、微粒子膜の厚さは約１００［オングストローム］、幅Ｗは１００［マイクロメータ］とした。
【００９７】
次に、好適な平面型の表面伝導型放出素子の製造方法について説明する。図２２（ａ）〜（ｄ）は、表面伝導型放出素子の製造工程を説明するための断面図で、各部材の表記は前記図２１と同一である。
【００９８】
（１）まず、図２２（ａ）に示すように、基板１１０１上に素子電極１１０２および１１０３を形成する。これら電極を形成するにあたっては、予め基板１１０１を洗剤、純水、有機溶剤を用いて十分に洗浄後、素子電極の材料を堆積させる（堆積する方法としては、たとえば、蒸着法やスパッタ法などの真空成膜技術を用ればよい）。その後、堆積した電極材料を、フォトリソグラフィー・エッチング技術を用いてパターニングし、（ａ）に示した一対の素子電極（１１０２と１１０３）を形成する。
【００９９】
（２）次に、同図（ｂ）に示すように、導電性薄膜１１０４を形成する。この導電性薄膜１１０４を形成するにあたっては、まず前記（ａ）の基板に有機金属溶液を塗布して乾燥し、加熱焼成処理して微粒子膜を成膜した後、フォトリソグラフィー・エッチングにより所定の形状にパターニングする。ここで、有機金属溶液とは、導電性薄膜に用いる微粒子の材料を主要元素とする有機金属化合物の溶液である（具体的には、本実施の形態では主要元素としてＰｄを用いた。また、実施の形態では塗布方法として、ディッピング法を用いたが、それ以外のたとえばスピンナー法やスプレー法を用いてもよい）。
【０１００】
また、微粒子膜で作られる導電性薄膜の成膜方法としては、本実施の形態で用いた有機金属溶液の塗布による方法以外の、たとえば真空蒸着法やスパッタ法、あるいは化学的気相堆積法などを用いる場合もある。
【０１０１】
（３）次に、同図（ｃ）に示すように、フォーミング用電源１１１０から素子電極１１０２と１１０３の間に適宜の電圧を印加し、通電フォーミング処理を行って、電子放出部１１０５を形成する。
【０１０２】
通電フォーミング処理とは、微粒子膜で作られた導電性薄膜１１０４に通電を行って、その一部を適宜に破壊、変形、もしくは変質せしめ、電子放出を行うのに好適な構造に変化させる処理のことである。微粒子膜で作られた導電性薄膜のうち電子放出を行うのに好適な構造に変化した部分（すなわち電子放出部１１０５）においては、薄膜に適当な亀裂が形成されている。なお、電子放出部１１０５が形成される前と比較すると、形成された後は素子電極１１０２と１１０３の間で計測される電気抵抗は大幅に増加する。
【０１０３】
この通電方法は前述した通電方法によるものであるが、図２３に、フォーミング用電源１１１０（図１の電源１０３に相当）から印加する適宜の電圧波形の一例を示す。微粒子膜で作られた導電性薄膜をフォーミングする場合には、パルス状の電圧が好ましく、本実施の形態の場合には、同図に示したようにパルス幅Ｔ１の三角波パルスをパルス間隔Ｔ２で連続的に印加した。その際には、三角波パルスの波高値Ｖｐｆを、順次昇圧した。また、電子放出部１１０５の形成状況をモニタするためのモニタパルスＰｍを適宜の間隔で三角波パルスの間に挿入し、その際に流れる電流を電流計１１１１で計測した。尚、これら導電性薄膜が複数マトリクス状に配線されている場合には、１つの選択された行方向配線に図２３に示すパルス状の電圧が印加され、列方向配線には図４（両側より電圧を印加する際には図８）に示すような電圧が、その導電性薄膜の行方向の位置に応じて印加されることは前述の通りである。
【０１０４】
本実施の形態においては、たとえば１０のマイナス５乗［torr］程度の真空雰囲気下において、たとえばパルス幅Ｔ１を１［ミリ秒］、パルス間隔Ｔ２を１０［ミリ秒］とし、波高値Ｖｐｆを１パルスごとに０．１［Ｖ］ずつ昇圧した。そして、三角波を５パルス印加するたびに１回の割りで、モニタパルスＰｍを挿入した。フォーミング処理に悪影響を及ぼすことがないように、モニタパルスの電圧Ｖｐｍは０．１［Ｖ］に設定した。そして、素子電極１１０２と１１０３の間の電気抵抗が１×１０の６乗［オーム］になった段階、すなわちモニタパルス印加時に電流計１１１１で計測される電流が１×１０のマイナス７乗［Ａ］以下になった段階で、フォーミング処理にかかわる通電を終了した。
【０１０５】
なお、上記の方法は、本実施の形態の表面伝導型放出素子に関する好ましい方法であり、たとえば微粒子膜の材料や膜厚、あるいは素子電極間隔Ｌなど表面伝導型放出素子の設計を変更した場合には、それに応じて通電の条件を適宜変更するのが望ましい。
【０１０６】
（４）次に、図２２（ｄ）に示すように、活性化用電源１１１２から素子電極１１０２と１１０３の間に適宜の電圧を印加し、通電活性化処理を行って、電子放出特性の改善を行う。この通電活性化処理とは、前記通電フォーミング処理により形成された電子放出部１１０５に適宜の条件で通電を行って、その近傍に炭素もしくは炭素化合物を堆積せしめる処理のことである。（図においては、炭素もしくは炭素化合物よりなる堆積物を部材１１１３として模式的に示した）。なお、通電活性化処理を行うことにより、行う前と比較して、同じ印加電圧における放出電流を典型的には１００倍以上に増加させることができる。
【０１０７】
具体的には、１０のマイナス４乗ないし１０のマイナス５乗［torr］の範囲内の真空雰囲気中で、電圧パルスを定期的に印加することにより、真空雰囲気中に存在する有機化合物を起源とする炭素もしくは炭素化合物を堆積させる。堆積物１１１３は、単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物であり、膜厚は５００［オングストローム］以下、より好ましくは３００［オングストローム］以下である。
【０１０８】
通電方法をより詳しく説明するために、図２４（ａ）に、活性化用電源１１１２から印加する適宜の電圧波形の一例を示す。本実施の形態においては、一定電圧の矩形波を定期的に印加して通電活性化処理を行ったが、具体的には，矩形波の電圧Ｖａｃは１４［Ｖ］，パルス幅Ｔ３は、１［ミリ秒］，パルス間隔Ｔ４は１０［ミリ秒］とした。なお、上述の通電条件は、本実施の形態の表面伝導型放出素子に関する好ましい条件であり、表面伝導型放出素子の設計を変更した場合には、それに応じて条件を適宜変更するのが望ましい。
【０１０９】
図２２（ｄ）に示す１１１４は、該表面伝導型放出素子から放出される放出電流Ｉeを捕捉するためのアノード電極で、直流高電圧電源１１１５および電流計１１１６が接続されている。（なお、基板１１０１を、表示パネルの中に組み込んでから活性化処理を行う場合には、表示パネルの蛍光面をアノード電極１１１４として用いる）。活性化用電源１１１２から電圧を印加する間、電流計１１１６で放出電流Ｉeを計測して通電活性化処理の進行状況をモニタし、活性化用電源１１１２の動作を制御する。電流計１１１６で計測された放出電流Ｉeの一例を図２４（ｂ）に示す。活性化電源１１１２からパルス電圧を印加しはじめると、時間の経過とともに放出電流Ｉeは増加するが、やがて飽和してほとんど増加しなくなる。このように、放出電流Ｉeがほぼ飽和した時点で活性化用電源１１１２からの電圧印加を停止し、通電活性化処理を終了する。
【０１１０】
なお、上述の通電条件は、本実施の形態の表面伝導型放出素子に関する好ましい条件であり、表面伝導型放出素子の設計を変更した場合には、それに応じて条件を適宜変更するのが望ましい。
【０１１１】
以上のようにして、図２２（ｅ）に示す平面型の表面伝導型放出素子を製造した。
【０１１２】
（垂直型の表面伝導型放出素子）
次に、電子放出部もしくはその周辺を微粒子膜から形成した表面伝導型放出素子のもうひとつの代表的な構成、すなわち垂直型の表面伝導型放出素子の構成について説明する。
【０１１３】
図２５は、本実施の形態の垂直型の基本構成を説明するための模式的な断面図であり、図中の１２０１は基板、１２０２と１２０３は素子電極、１２０６は段差形成部材、１２０４は微粒子膜を用いた導電性薄膜、１２０５は通電フォーミング処理により形成した電子放出部、１２１３は通電活性化処理により形成した薄膜、である。
【０１１４】
垂直型が先に説明した平面型と異なる点は、素子電極のうちの片方（１２０２）が段差形成部材１２０６上に設けられており、導電性薄膜１２０４が段差形成部材１２０６の側面を被覆している点にある。したがって、前記図２１の平面型における素子電極間隔Ｌは、垂直型においては段差形成部材１２０６の段差高Ｌｓとして設定される。なお、基板１２０１、素子電極１２０２および１２０３、微粒子膜を用いた導電性薄膜１２０４、については、前記平面型の説明中に列挙した材料を同様に用いることが可能である。また、段差形成部材１２０６には、たとえばＳｉＯ2 のような電気的に絶縁性の材料を用いる。
【０１１５】
次に、垂直型の表面伝導型放出素子の製法について説明する。図２６（ａ）〜（ｆ）は、製造工程を説明するための断面図で、各部材の表記は前記図２５と同一である。
【０１１６】
（１）まず、図２６（ａ）に示すように、基板１２０１上に素子電極１２０３を形成する。
【０１１７】
（２）次に、同図（ｂ）に示すように、段差形成部材を形成するための絶縁層を積層する。絶縁層は、たとえばＳｉＯ2 をスパッタ法で積層すればよいが、たとえば真空蒸着法や印刷法などの他の成膜方法を用いてもよい。
【０１１８】
３）次に、同図（ｃ）に示すように、絶縁層の上に素子電極１２０２を形成する。
【０１１９】
４）次に、同図（ｄ）に示すように、絶縁層の一部を、たとえばエッチング法を用いて除去し、素子電極１２０３を露出させる。
【０１２０】
５）次に、同図（ｅ）に示すように、微粒子膜を用いた導電性薄膜１２０４を形成する。形成するには、前記平面型の場合と同じく、たとえば塗布法などの成膜技術を用いればよい。
【０１２１】
６）次に、前記平面型の場合と同じく、通電フォーミング処理を行い、電子放出部を形成する（図２２（ｃ）を用いて説明した平面型の通電フォーミング処理と同様の処理を行えばよい）。
【０１２２】
（７）次に、前記平面型の場合と同じく、通電活性化処理を行い、電子放出部近傍に炭素もしくは炭素化合物を堆積させる（図２２（ｄ）を用いて説明した平面型の通電活性化処理と同様の処理を行えばよい）。
【０１２３】
以上のようにして、図２６（ｆ）に示す垂直型の表面伝導型放出素子を製造した。
【０１２４】
（表示装置に用いた表面伝導型放出素子の特性）
以上、平面型と垂直型の表面伝導型放出素子について素子構成と製法を説明したが、次に表示装置に用いた素子の特性について述べる。
【０１２５】
図２７に、本実施の形態の表示装置に用いた素子の（放出電流Ｉe）対（素子印加電圧Ｖf）特性、および（素子電流Ｉf）対（素子印加電圧Ｖf）特性の典型的な例を示す。なお、放出電流Ｉeは素子電流Ｉfに比べて著しく小さく、同一尺度で図示するのが困難であるうえ、これらの特性は素子の大きさや形状等の設計パラメータを変更することにより変化するものであるため、２本のグラフは各々任意単位で図示した。
【０１２６】
表示装置に用いた素子は、放出電流Ｉeに関して以下に述べる３つの特性を有している。
【０１２７】
第一に、ある電圧（これを閾値電圧Ｖthと呼ぶ）以上の大きさの電圧を素子に印加すると急激に放出電流Ｉeが増加するが、一方、閾値電圧Ｖth未満の電圧では放出電流Ｉeはほとんど検出されない。すなわち、放出電流Ｉeに関して、明確な閾値電圧Ｖthを持った非線形素子である。
【０１２８】
第二に、放出電流Ｉeは素子に印加する電圧Ｖfに依存して変化するため、電圧Ｖfで放出電流Ｉeの大きさを制御できる。
【０１２９】
第三に、素子に印加する電圧Ｖfに対して素子から放出される電流Ｉeの応答速度が速いため、電圧Ｖfを印加する時間の長さによって素子から放出される電子の電荷量を制御できる。
【０１３０】
以上のような特性を有するため、表面伝導型放出素子を表示装置に好適に用いることができた。たとえば多数の素子を表示画面の画素に対応して設けた表示装置において、第一の特性を利用すれば、表示画面を順次走査して表示を行うことが可能である。すなわち、駆動中の素子には所望の発光輝度に応じて閾値電圧Ｖth以上の電圧を適宜印加し、非選択状態の素子には閾値電圧Ｖth未満の電圧を印加する。駆動する素子を順次切り替えてゆくことにより、表示画面を順次走査して表示を行うことが可能である。
【０１３１】
また、第二の特性かまたは第三の特性を利用することにより、発光輝度を制御することができるため、諧調表示を行うことが可能である。
【０１３２】
（多数素子を単純マトリクス配線したマルチ電子ビーム源の構造）
次に、上述の表面伝導型放出素子を基板上に配列して単純マトリクス配線したマルチ電子ビーム源の構造について述べる。
【０１３３】
図２８に示すのは、前記図１９の表示パネル１０００に用いたマルチ電子ビーム源の平面図である。基板１００１上には、前記図２１で示したものと同様な表面伝導型放出素子が配列され、これらの素子は行方向配線電極１００３と列方向配線電極１００４により単純マトリクス状に配線されている。行方向配線電極１００３と列方向配線電極１００４の交差する部分には、電極間に絶縁層（不図示）が形成されており、電気的な絶縁が保たれている。
【０１３４】
図２８のＡ−Ａ’に沿った断面を図２９に示す。
【０１３５】
なお、このような構造のマルチ電子源は、あらかじめ基板上に行方向配線電極１００３、列方向配線電極１００４、電極間絶縁層（不図示）、および表面伝導型放出素子の素子電極と導電性薄膜を形成した後、行方向配線電極１００３および列方向配線電極１００４を介して各素子に給電して通電フォーミング処理と通電活性化処理を行うことにより製造した。
【０１３６】
図３０は、ＮＴＳＣ方式のテレビ信号に基づいてテレビジョン表示を行う為の駆動回路の概略構成をブロック図で示したものである。同図中、表示パネル１７０１は前述した表示パネル１０００に相当するもので、前述した様に製造され、動作する。また、走査回路１７０２は表示ラインを走査し、制御回路１７０３は走査回路へ入力する信号等を生成する。シフトレジスタ１７０４は１ライン毎のデータをシフトし、ラインメモリ１７０５は、シフトレジスタ１７０４からの１ライン分のデータを変調信号発生器１７０７に入力する。同期信号分離回路１７０６はＮＴＳＣ信号から同期信号を分離する。
【０１３７】
以下、図３０の装置各部の機能を詳しく説明する。
【０１３８】
まず表示パネル１７０１は、端子Ｄx1ないしＤxMおよび端子Ｄy1ないしＤyN、および高圧端子Ｈｖを介して外部の電気回路と接続されている。このうち、端子Ｄx1ないしＤxMには、表示パネル１７０１内に設けられているマルチ電子ビーム源、すなわちＭ行Ｎ列の行列状にマトリクス配線された冷陰極素子を１行（ｎ素子）ずつ順次駆動してゆくための走査信号が印加される。一方、端子Ｄy1ないしＤyNには、前記走査信号により選択された１行分のｎ個の各素子の出力電子ビームを制御するための変調信号が印加される。また、高圧端子Ｈｖには、直流電圧源Ｖａより、たとえば５［ｋＶ］の直流電圧が供給されるが、これはマルチ電子ビーム源より出力される電子ビームに蛍光体を励起するのに十分なエネルギーを付与するための加速電圧である。
【０１３９】
次に、走査回路１７０２について説明する。同回路は、内部にＭ個のスイッチング素子（図中、Ｓ1ないしＳMで模式的に示されている）を備えるもので、各スイッチング素子は、直流電圧源Ｖｘの出力電圧もしくは０［Ｖ］（グランドレベル）のいずれか一方を選択し、表示パネル１７０１の端子Ｄx1ないしＤxMと電気的に接続するものである。Ｓ1ないしＳMの各スイッチング素子は、制御回路１７０３が出力する制御信号ＴSCANに基づいて動作するものだが、実際にはたとえばＦＥＴのようなスイッチング素子を組合わせる事により容易に構成することが可能である。なお、前記直流電圧源Ｖｘは、図２７に例示した電子放出素子の特性に基づき走査されていない素子に印加される駆動電圧が電子放出しきい値電圧Ｖth電圧以下となるよう、一定電圧を出力するよう設定されている。
【０１４０】
また、制御回路１７０３は、外部より入力する画像信号に基づいて適切な表示が行なわれるように各部の動作を整合させる働きをもつものである。次に説明する同期信号分離回路１７０６より送られる同期信号ＴSYNCに基づいて、各部に対してＴSCANおよびＴSFTおよびＴMRYの各制御信号を発生する。同期信号分離回路１７０６は、外部から入力されるＮＴＳＣ方式のテレビ信号から、同期信号成分と輝度信号成分とを分離するための回路で、良く知られているように周波数分離（フィルタ）回路を用いれば容易に構成できるものである。同期信号分離回路１７０６により分離された同期信号は、良く知られるように垂直同期信号と水平同期信号より成るが、ここでは説明の便宜上、ＴSYNC信号として図示した。一方、前記テレビ信号から分離された画像の輝度信号成分を便宜上ＤＡＴＡ信号と表すが、同信号はシフトレジスタ１７０４に入力される。
【０１４１】
シフトレジスタ１７０４は、時系列的にシリアルに入力される前記ＤＡＴＡ信号を、画像の１ライン毎にシリアル／パラレル変換する為のもので、前記制御回路１７０３より送られる制御信号ＴSFTに基づいて動作する。すなわち、制御信号ＴSFTシフトレジスタ１７０４のシフトクロックであると言い換えることもできる。シリアル／パラレル変換された画像１ライン分（電子放出素子ｎ素子分の駆動データに相当する）のデータは、ＩD1ないしＩDNのＮ個の信号として前記シフトレジスタ１７０４より出力される。
【０１４２】
ラインメモリ１７０５は、画像１ライン分のデータを必要時間の間だけ記憶する為の記憶装置であり、制御回路１７０３より送られる制御信号ＴMRYにしたがって適宜ＩD1ないしＩDNの内容を記憶する。記憶された内容は、Ｉ'D1ないしＩ'DNとして出力され、変調信号発生器１７０７に入力される。
【０１４３】
変調信号発生器１７０７は、前記画像データＩ'D1ないしＩ'DNの各々に応じて、電子放出素子１００２の各々を適切に駆動変調する為の信号源で、その出力信号は、端子Ｄy1ないしＤyNを通じて表示パネル１７０１内の電子放出素子１００２に印加される。
【０１４４】
図２７を用いて説明したように、本実施の形態に係わる表面伝導型放出素子は放出電流Ｉeに対して以下の基本特性を有している。すなわち、電子放出には明確な閾値電圧Ｖth（後述する実施の形態の表面伝導型放出素子では８［Ｖ］）があり、閾値Ｖth以上の電圧を印加された時のみ電子放出が生じる。また、電子放出閾値Ｖth以上の電圧に対しては、図２７のグラフ図のように、電圧の変化に応じて放出電流Ｉeも変化する。このことから、本素子にパルス状の電圧を印加する場合、たとえば電子放出閾値Ｖth以下の電圧を印加しても電子放出は生じないが、電子放出閾値Ｖth以上の電圧を印加する場合には表面伝導型放出素子から電子ビームが出力される。その際、パルスの波高値Ｖｍを変化させることにより出力電子ビームの強度を制御することが可能である。また、パルスの幅Ｐｗを変化させることにより出力される電子ビームの電荷の総量を制御することが可能である。
【０１４５】
従って、入力信号に応じて、電子放出素子を変調する方式としては、電圧変調方式、パルス幅変調方式等が採用できる。電圧変調方式を実施するに際しては、変調信号発生器１７０７として、一定長さの電圧パルスを発生し、入力されるデータに応じて適宜パルスの波高値を変調するような電圧変調方式の回路を用いることができる。また、パルス幅変調方式を実施するに際しては、変調信号発生器１７０７として、一定の波高値の電圧パルスを発生し、入力されるデータに応じて適宜電圧パルスの幅を変調するようなパルス幅変調方式の回路を用いることができる。
【０１４６】
シフトレジスタ１７０４やラインメモリ１７０５は、デジタル信号式のものでもアナログ信号式のものでも採用できる。すなわち、画像信号のシリアル／パラレル変換や記憶が所定の速度で行われればよいからである。
【０１４７】
デジタル信号式を用いる場合には、同期信号分離回路１７０６の出力信号ＤＡＴＡをデジタル信号化する必要があるが、これには同期信号分離回路１７０６の出力部にＡ／Ｄ変換器を設ければよい。これに関してラインメモリ１７０５の出力信号がデジタル信号かアナログ信号かにより、変調信号発生器に用いられる回路が若干異なった物となる。すなわち、デジタル信号を用いた電圧変調方式の場合、変調信号発生器１７０７には、例えばＤ／Ａ変換回路を用い、必要に応じて増幅回路などを付加する。パルス幅変調方式の場合、変調信号発生器１７０７には、例えば高速の発振器および発振器の出力する波数を計数する計数器（カウンタ）および計数器の出力値と前記メモリの出力値を比較する比較器（コンパレータ９を組み合わせた回路を用いる。必要に応じて、比較器の出力するパルス幅変調された変調信号を電子放出素子の駆動電圧にまで電圧増幅するための増幅器を付与することもできる。
【０１４８】
アナログ信号を用いた電圧変調方式の場合、変調信号発生器１７０７には、例えばオペアンプなどを用いた増幅回路を採用でき、必要に応じてシフトレベル回路などを付加することもできる。パルス幅変調方式の場合には、例えば、電圧制御型発信回路（ＶＣＯ）を採用でき、必要に応じて電子放出素子の駆動電圧まで電圧増幅するための増幅器を付加することもできる。
【０１４９】
このような構成をとりうる本実施の形態の画像表示装置においては、各電子放出素子に、容器外端子Ｄx1乃至ＤxM、Ｄy1乃至ＤyNを介して電圧を印加することにより、電子放出が生じる。高圧端子Ｈｖを介してメタルバック１００９あるいは透明電極（不図示）に高圧を印加し、電子ビームを加速する。加速された電子は蛍光膜１００８に衝突し、発光が生じて画像が形成される。
【０１５０】
ここで述べた画像表示装置の構成は、本実施の形態に適用可能な画像形成装置の一例であり、本発明の思想に基づいて種々の変形が可能である。入力信号についてはＮＴＳＣ方式を挙げたが、入力信号はこれに限るものではなく、ＰＡＬ、ＳＥＣＡＭ方式など他、これらより多数の走査線からなるＴＶ信号（ＭＵＳＥ方式をはじめとする高品位ＴＶ）方式をも採用できる。
【０１５１】
以上説明したように本実施の形態によれば、単純マトリックス配線されたマルチ表面伝導型放出素子の画素側配線に電圧分布に対応した、電圧分布を印加しつつ、ライン順次のフォーミングを行うことにより、特性の分布、ばらつきの少ないマルチ表面伝導型放出素子が得られ、輝度分布の少ない高品位な画像形成装置を実現することができる。
【０１５２】
図３１は本実施の形態の電子源の製造方法を示すフローチャートである。
【０１５３】
まずステップＳ２１で、基板上に行方向配線１００３及び列方向配線１００４（図２８参照）となる導電体を配線して、マトリクス状の配線を敷設する。次にステップＳ２２で、これら配線に接続する電極（図２９の１１０２、１１０３）を配設し、これら電極間に導電性薄膜１１０４を形成する。そしてステップＳ２３で、前述の図５のフローチャートで示すようなフォーミング処理を行い、次にステップＳ２４に進み、そのフォーミング済みの導電性薄膜に対して活性化処理を行う。こうしてマトリクス上に配線されたマルチ電子源を製造することができる。
【０１５４】
【発明の効果】
以上説明したように本発明によれば、均一な電子放出特性を有する複数の表面伝導型放出素子をマトリクス状に配線した電子源の製造方法を提供できる。
【０１５５】
また本発明によれば、表面伝導型放出素子を形成するためのフォーミング時における配線抵抗、及びフォーミングが完了した素子の抵抗値の変化による各導電性薄膜への印加電圧の変動を抑えて、均一な特性を有する電子放出素子を作成できるという効果がある。
【０１５６】
【図面の簡単な説明】
【図１】本発明の実施の形態１のフォーミング装置を構成を示す回路図である。
【図２】本実施の形態における通電フォーミング波形（ａ）とその波高値の変化（ｂ）を示す図である。
【図３】本実施の形態のフォーミング装置のライン選択回路の構成を示す図である。
【図４】本実施の形態における１ラインの導電性薄膜における電圧分布を説明する図である。
【図５】本実施の形態のフォーミング装置の制御回路による制御処理を示すフローチャートである。
【図６】本発明の実施の形態２のフォーミング装置の構成を示す図である。
【図７】実施の形態２におけるフォーミング順を説明する図である。
【図８】本発明の実施の形態２における補正用電圧分布を表す図である。
【図９】マトリクス状に配線された導電性薄膜を示す平面図である。
【図１０】２行目の導電性薄膜のフォーミングを説明する図である。
【図１１】２行目の導電性薄膜のフォーミング時の等価回路図である。
【図１２】最初の導電性薄膜のフォーミングが完了したときの等価回路図である。
【図１３】各行配線における電圧降下を説明する図である。
【図１４】フォーミングの完了の前後で発生する電圧分布を示す図である。
【図１５】ｋ番目の導電性薄膜がフォーミングされる直前の状態を示す等価回路図である。
【図１６】１番目とＮ番目の導電性薄膜に印加される電圧の変化を説明する図である。
【図１７】行方向配線の両側から電圧を印加してフォーミングする場合を示す図である。
【図１８】従来知られた表面伝導型放出素子の一例を示す図である。
【図１９】本実施の形態の画像表示装置の表示パネルの一部を切り欠いて示した斜視図である。
【図２０】本実施の形態の表示パネルのフェースプレートの蛍光体配列を例示した平面図である。
【図２１】本実施の形態で用いた平面型の表面伝導型放出素子の平面図（Ａ），断面図（Ｂ）である。
【図２２】本実施の形態の平面型表面伝導型放出素子の製造工程を示す断面図である。
【図２３】通電フォーミング処理の際の印加電圧波形を示す図である。
【図２４】通電活性化処理の際の印加電圧波形（ａ），放出電流Ｉeの変化（ｂ）を示す図である。
【図２５】本実施の形態で用いた垂直型の表面伝導型放出素子の断面図である。
【図２６】垂直型の表面伝導型放出素子の製造工程を示す断面図である。
【図２７】本実施の形態で用いた表面伝導型放出素子の典型的な特性を示すグラフ図である。
【図２８】本実施の形態で用いたマルチ電子源の基板の一部平面図である。
【図２９】本実施の形態で用いた図２８のマルチ電子源の基板のＡ−Ａ’断面図である。
【図３０】本発明の実施の形態である画像表示装置の駆動回路の概略構成を示すブロック図である。
【図３１】本発明の実施の形態の電子源の製造方法を示すフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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