(57)【特許請求の範囲】
【請求項１】
ｐビットの入力データ語をｑビット（ただし、ｑ＞ｐ）の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、入力データ語に対して複数種類の符号語を対応させ、これら複数種類の符号語から特定の符号語を選択して出力することにより、出力符号語列のＤＳＶ制御を行う符号化方法において、
前記入力データ語に対応して前記複数種類の符号語が出力される選択可能な変換時点から、出力されるこれら複数種類の符号語のそれぞれについて符号化を継続すると共に、次に前記複数種類の符号語が出力される選択可能な変換時点である選択実行時までの、一種類の符号語が出力される期間の、前記複数種類の符号化の各々について前記ＤＳＶの絶対値を積算し、前記選択実行時に、前記複数の符号化の各々について、前記ＤＳＶの絶対値の積算結果の大小比較結果に基づいて、前記複数種類の符号語のうち最も小さな前記ＤＳＶの絶対値の積算値に対応する一種類の符号語を選択して、その選択した符号語を出力することを特徴とする符号化方法。
【請求項２】
ｐビットの入力データ語をｑビット（ただし、ｑ＞ｐ）の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、出力される前記符号語列に対し、所定数の符号語毎に複数種類のパターンから選択された一のパターンの冗長ビットを付加することにより、出力符号語列のＤＳＶ制御を行う符号化方法において、
前記複数種類のパターンの冗長ビットが出力される選択可能な変換時点から、出力されるこれら複数種類のパターンの冗長ビットがそれぞれ付加された符号語について前記冗長ビットのパターン毎に符号化を継続すると共に、次に前記複数種類のパターンの冗長ビットが出力される選択可能な変換時点である選択実行時までの期間の、前記冗長ビットと符号語とから得られるＤＳＶの絶対値を前記冗長ビットのパターン毎に積算し、前記選択実行時に、前記複数の冗長ビットを付加した符号化の各々について、前記ＤＳＶの絶対値の積算結果の大小比較結果に基づいて、前記複数種類のパターンのうち最も小さな前記ＤＳＶの絶対値の積算値に対応する一種類パターンの冗長ビットを選択して、その選択した冗長ビットが付加された符号語を出力することを特徴とする符号化方法。
【請求項３】
ｐビットの入力データ語をｑビット（ただし、ｑ＞ｐ）の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、入力データ語に対して複数種類の符号語を対応させ、これら複数種類の符号語から特定の符号語を選択して出力することにより、出力符号語のＤＳＶ制御を行う符号化装置において、
前記入力データ語に対し符号語の選択肢があるかどうかを検出する検出回路と、
前記検出回路から供給される選択肢検出結果が選択肢有りを示しているときには、前記入力データ語に対応する前記複数種類の符号語を出力し、前記検出回路からの検出結果が選択肢無しのときは、前記入力データ語に対応する一種類の符号語を出力する演算部と、
前記演算部から複数の経路を経て出力される複数種類又は一種類の符号語のそれぞれに対して、出力符号語を出力した時点以降の出力符号語と直前に前記演算部から入力された符号語とを蓄積すると共に、過去に選択された出力符号語と直前に前記演算部から入力された符号語とから得られるＤＳＶ値を記憶する複数の記憶手段と、
前記複数の記憶手段から供給される直前の符号語までの各ＤＳＶ値の絶対値の積算値同士を比較し、最も小さな積算値に対応する記憶手段の符号語を選択出力させると共に、前記複数の記憶手段のうち選択されていない前記記憶手段の内容を選択された記憶手段の内容に入れ替える出力手段と
を有し、前記選択肢検出結果が選択肢有りを示すときに前記演算部から出力される前記複数種類の符号語が選択可能な変換時点から、出力されるこれら複数種類の符号語のそれぞれについて符号化を継続すると共に、前記出力手段は、前記変換時点から次に前記複数種類の符号語が出力される選択可能な変換時点である選択実行時までの、一種類の符号語が前記演算部から出力される期間の、前記複数種類の符号化の各々について前記ＤＳＶの絶対値を積算することを特徴とする符号化装置。
【請求項４】
ｐビットの入力データ語をｑビット（ただし、ｑ＞ｐ）の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、出力される前記符号語列に対し、所定数の符号語毎に複数種類のパターンから選択された一のパターンの冗長ビットを付加することにより、出力符号語列のＤＳＶ制御を行う符号化装置において、
前記所定数の符号語毎に前記複数種類のパターンの冗長ビットを付加する演算部と、
前記演算部から前記冗長ビットのパターン毎に複数の経路を経て出力される符号語及び冗長ビットのそれぞれに対して、出力符号語を出力した時点以降の出力符号語及び冗長ビットと直前に前記演算部から入力された符号語及び冗長ビットとを蓄積すると共に、過去に選択された出力符号語及び冗長ビットと直前に前記演算部から入力された符号語及び冗長ビットとから得られるＤＳＶ値を記憶する複数の記憶手段と、
前記複数の記憶手段から供給される直前の符号語及び冗長ビットまでの各ＤＳＶ値の絶対値の積算値同士を比較し、最も小さな積算値に対応する前記記憶手段の符号語及び冗長ビットを選択出力させると共に、前記複数の記憶手段のうち選択されていない前記記憶手段の内容を選択された記憶手段の内容に入れ替える出力手段と
を有し、前記複数種類のパターンの冗長ビットが出力される選択可能な変換時点から、出力されるこれら複数種類のパターンの冗長ビットがそれぞれ付加された符号語について前記冗長ビットのパターン毎に符号化を継続すると共に、次に前記複数種類のパターンの冗長ビットが出力される選択可能な変換時点である選択実行時までの期間の、前記冗長ビットと符号語とから得られるＤＳＶの絶対値を前記冗長ビットのパターン毎に積算することを特徴とする符号化装置。
【請求項５】
請求項１記載の符号化方法により符号化された符号語がＮＲＺＩ変換されて記録されていることを特徴とする記録媒体。
【請求項６】
請求項２記載の符号化方法により符号化された符号語及び冗長ビットからなる信号がＮＲＺＩ変換されて記録されていることを特徴とする記録媒体。
【請求項７】
請求項３又は４記載の符号化装置の前記検出回路と、前記演算部と、前記複数の記憶手段と、前記出力手段としてコンピュータを機能させることを特徴とするコンピュータプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は符号化方法、符号化装置、記録媒体及びプログラムに係り、特に記録媒体等にデータの記録再生を行う際の符号化方法、符号化装置、記録媒体及び符号化方法を実現させるプログラムに関する。
【０００２】
【従来の技術】
従来、光ディスクあるいは磁気ディスクなどの記録媒体に、一連のディジタル情報信号を記録するための記録変調方式としては、（１，７）ＲＬＬがよく使われている。この（１，７）ＲＬＬは、連続する０の数が１以上で７以下に、ゼロラン制限（ＲＬＬ）した可変長符号（ビット列）を得る変調方式である。しかし、従来から使われている（１，７）ＲＬＬでは、直流（ＤＣ）付近の信号成分抑圧が困難であり、ビットパターンによっては大きなＤＣ成分を生じ、例えば、サーボ信号帯域に情報信号成分のスペクトルが混入し、サーボ性能に悪影響が及ぶ問題が生ずることが予想される。
【０００３】
また、（１，７）ＲＬＬ等による符号化器の出力はＮＲＺＩ変換され、これを記録信号とすることが一般的であるが、記録信号中のＤＣ成分を評価するパラメータとして通常ＤＳＶ（Digital Sum Value）が用いられる。すなわち、ＮＲＺＩ変換後の２値信号をビット列としてとらえ、ビット１に対し＋１、ビット０に対し−１を対応させ、これを累積することによって特定時点でのＤＳＶを算出する。時間方向でＤＳＶを観測した際に０近辺で変動していれば、記録信号のＤＣ成分が低減されているといえる。従って、ＤＣ成分を積極的に抑圧するためには、ＤＳＶが０に近付くように符号化を行うことが必要になる。
【０００４】
特開平１０−３４０５４３号公報には、（１，７）ＲＬＬ規則を乱さないように冗長ビットを挿入することで、記録信号のＤＣ成分の抑圧を図るための符号化方法及び符号化装置が開示されている。また、特開平１１−１７７４３１号公報には、入力データ列内にＤＳＶ制御ビットを挿入し、より少ない冗長度でＤＣ成分の抑圧を図る符号化方法及び符号化装置が開示されている。
【０００５】
上記の特開平１０−３４０５４３号公報や特開平１１−１７７４３１号公報記載の従来の符号化方法及び符号化装置では、ＤＳＶ制御の目的で冗長ビット、あるいはＤＳＶ制御ビットを追加しており、記録再生を行うビット列中に、より頻繁にこれら冗長ビットやＤＳＶ制御ビットを挿入しＤＳＶの制御を行うことにより、ＤＣ成分の抑圧能力が高まることが容易に予想される。
【０００６】
【発明が解決しようとする課題】
しかしながら、追加される上記の冗長ビットやＤＳＶ制御ビットは、本来記録再生の目的情報ではないため、冗長度が増加して媒体における実質的な記録密度が低下してしまうという問題がある。従って、上記の冗長ビットやＤＳＶ制御ビットのビット数はできるだけ小さくすると共に、冗長度一定のもとでより高い抑圧能力を実現するためには、より良いＤＳＶ制御を行うことが必要になる。
【０００７】
しかるに、上記の従来の符号化方法及び符号化装置におけるＤＳＶ制御では、符号化中のＤＳＶ制御が可能となった時点で、２種類程度の異なるビットパターンをもつ冗長ビット、あるいは符号語を用意し、それぞれを選択して符号化を一定量継続した場合のＤＳＶの値をそれぞれ計算し、ＤＳＶがより０に近い結果をもたらす冗長ビット、もしくは符号語を選択するように制御を行う一般的な制御しか行われていないので、十分にＤＣ成分を抑圧するＤＳＶ制御が行われているとはいえない。
【０００８】
本発明は以上の点に鑑みなされたもので、新たなＤＳＶ制御方法で、同一の冗長度において従来と比較した場合、より高いＤＣ抑圧能力を発揮し得る符号化方法、符号化装置、記録媒体及びプログラムを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の符号化方法は、ｐビットの入力データ語をｑビット（ただし、ｑ＞ｐ）の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、入力データ語に対して複数種類の符号語を対応させ、これら複数種類の符号語から特定の符号語を選択して出力することにより、出力符号語列のＤＳＶ制御を行う符号化方法において、入力データ語に対応して複数種類の符号語が出力される選択可能な変換時点から、出力されるこれら複数種類の符号語のそれぞれについて符号化を継続すると共に、次に複数種類の符号語が出力される選択可能な変換時点である選択実行時までの、一種類の符号語が出力される期間の、複数種類の符号化の各々についてＤＳＶの絶対値を積算し、選択実行時に、複数の符号化の各々について、ＤＳＶの絶対値の積算結果の大小比較結果に基づいて、複数種類の符号語のうち最も小さなＤＳＶの絶対値の積算値に対応する一種類の符号語を選択して、その選択した符号語を出力することを特徴とする。
【００１０】
この発明では、選択可能な変換時点のＤＳＶの絶対値から起算し、選択可能な符号語毎に符号化を行い、符号化中のＤＳＶの絶対値を積算し、積算結果の比較を基に符号語の選択を決定するようにしたものである。
【００１１】
また、本発明の符号化方法は、上記の目的を達成するため、ｐビットの入力データ語をｑビット（ただし、ｑ＞ｐ）の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、出力される符号語列に対し、所定数の符号語毎に複数種類のパターンから選択された一のパターンの冗長ビットを付加することにより、出力符号語列のＤＳＶ制御を行う符号化方法において、複数種類のパターンの冗長ビットが出力される選択可能な変換時点から、出力されるこれら複数種類のパターンの冗長ビットがそれぞれ付加された符号語について冗長ビットのパターン毎に符号化を継続すると共に、次に複数種類のパターンの冗長ビットが出力される選択可能な変換時点である選択実行時までの期間の、冗長ビットと符号語とから得られるＤＳＶの絶対値を冗長ビットのパターン毎に積算し、選択実行時に、複数の冗長ビットを付加した符号化の各々について、ＤＳＶの絶対値の積算結果の大小比較結果に基づいて、複数種類のパターンのうち最も小さなＤＳＶの絶対値の積算値に対応する一種類パターンの冗長ビットを選択して、その選択した冗長ビットが付加された符号語を出力することを特徴とする。
【００１２】
また、上記の目的を達成するため、本発明の符号化装置は、ｐビットの入力データ語をｑビット（ただし、ｑ＞ｐ）の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、入力データ語に対して複数種類の符号語を対応させ、これら複数種類の符号語から特定の符号語を選択して出力することにより、出力符号語のＤＳＶ制御を行う符号化装置において、入力データ語に対し符号語の選択肢があるかどうかを検出する検出回路と、検出回路から供給される選択肢検出結果が選択肢有りを示しているときには、入力データ語に対応する複数種類の符号語を出力し、検出回路からの検出結果が選択肢無しのときは、入力データ語に対応する一種類の符号語を出力する演算部と、演算部から複数の経路を経て出力される複数種類又は一種類の符号語のそれぞれに対して、出力符号語を出力した時点以降の出力符号語と直前に演算部から入力された符号語とを蓄積すると共に、過去に選択された出力符号語と直前に演算部から入力された符号語とから得られるＤＳＶ値を記憶する複数の記憶手段と、複数の記憶手段から供給される直前の符号語までの各ＤＳＶ値の絶対値の積算値同士を比較し、最も小さな積算値に対応する記憶手段の符号語を選択出力させると共に、複数の記憶手段のうち選択されていない記憶手段の内容を選択された記憶手段の内容に入れ替える出力手段とを有する構成としたものである。この発明では、選択肢検出結果が選択肢有りを示すときに演算部から出力される複数種類の符号語が選択可能な変換時点から、出力されるこれら複数種類の符号語のそれぞれについて符号化を継続すると共に、出力手段は、変換時点から次に複数種類の符号語が出力される選択可能な変換時点である選択実行時までの、一種類の符号語が演算部から出力される期間の、複数種類の符号化の各々についてＤＳＶの絶対値を積算することを特徴とする。
【００１３】
また、上記の目的を達成するため、本発明の符号化装置は、ｐビットの入力データ語をｑビット（ただし、ｑ＞ｐ）の符号語に符号化して、所定のランレングス制限規則を適用した符号語列として出力するに際し、出力される符号語列に対し、所定数の符号語毎に複数種類のパターンから選択された一のパターンの冗長ビットを付加することにより、出力符号語列のＤＳＶ制御を行う符号化装置において、所定数の符号語毎に複数種類のパターンの冗長ビットを付加する演算部と、演算部から冗長ビットのパターン毎に複数の経路を経て出力される符号語及び冗長ビットのそれぞれに対して、出力符号語を出力した時点以降の出力符号語及び冗長ビットと直前に演算部から入力された符号語及び冗長ビットとを蓄積すると共に、過去に選択された出力符号語及び冗長ビットと直前に演算部から入力された符号語及び冗長ビットとから得られるＤＳＶ値を記憶する複数の記憶手段と、複数の記憶手段から供給される直前の符号語及び冗長ビットまでの各ＤＳＶ値の絶対値の積算値同士を比較し、最も小さな積算値に対応する記憶手段の符号語及び冗長ビットを選択出力させると共に、複数の記憶手段のうち選択されていない記憶手段の内容を選択された記憶手段の内容に入れ替える出力手段とを有する構成としたものである。この発明では、複数種類のパターンの冗長ビットが出力される選択可能な変換時点から、出力されるこれら複数種類のパターンの冗長ビットがそれぞれ付加された符号語について冗長ビットのパターン毎に符号化を継続すると共に、次に複数種類のパターンの冗長ビットが出力される選択可能な変換時点である選択実行時までの期間の、冗長ビットと符号語とから得られるＤＳＶの絶対値を冗長ビットのパターン毎に積算することを特徴とする。
【００１４】
また、本発明の記録媒体は、前記本発明の符号化方法により符号化された符号語がＮＲＺＩ変換されて記録されているか、符号語及び冗長ビットからなる信号がＮＲＺＩ変換されて記録されていることを特徴とする。
【００１５】
また、本発明のコンピュータプログラムは、本発明の符号化装置の検出回路と、演算部と、複数の記憶手段と、出力手段としてコンピュータを機能させることを特徴とする。
【００１６】
【発明の実施の形態】
次に、本発明の一実施の形態について、図面と共に説明する。図１は本発明になる符号化装置の一実施の形態のブロック図、図２は本発明になる符号化装置の要部の一実施の形態のブロック図を示す。まず、図１を用いて、本発明の一実施の形態の符号化装置１について説明をする。符号化がなされるべき画像、音声等を図示せぬ離散化手段によってバイナリ系列に変換することにより得られたディジタル情報信号は、フォーマット部１１で記録媒体２の記録フォーマットに合わせて、誤り訂正符号の付加やセクタ構造化等のいわゆるフォーマット化がなされて４ビット毎のソースコード系列とされた後、４−６変調部１２に加えられる。
【００１７】
４−６変調部１２は、後述するように、入力されるソースコードを符号化するために、一例として図４に示した複数の符号化テーブル１３を用いてソースコードの４ビット毎に６ビットに変換する符号化処理を行うと共に、所定の同期語を付加して符号語として出力される。この出力符号語は、ＮＲＺＩ変換回路１４によりＮＲＺＩ変換されて記録信号とされた後、記録駆動回路１５により光ディスク等の記録媒体２に記録され、あるいは伝送符号化手段３１により伝送符号化がなされ伝送媒体３に送出される。
【００１８】
図２は図１の４−６変調部１２について、より詳細に動作を説明するための構成例を示したブロック図である。この４−６変調部１２は、４ビット単位の入力データ語（ソースコード）Ｄ（ｋ）を、６ビット単位の出力符号語に変調（符号化）する回路である。ここで、上記の６ビット単位の出力符号語を、（１，７）ＲＬＬ制限を満足する６ビット単位の出力符号語とする場合、その種類は図３に示すように２１種類である。
【００１９】
この（１，７）ＲＬＬ制限を満足する６ビット単位の出力符号語を得るための演算をするときに用いる符号化テーブルの一例としては、図４に示すような４つの符号化テーブル（符号化テーブル番号Ｓ（ｋ）＝”０”〜”３”）がある。図４中、Ｓ（ｋ）＝”０”〜Ｓ（ｋ）＝”３”は、４つの符号化テーブルにそれぞれ割り当てられた符号化テーブル選択番号を表す。また、図４中のＳ（ｋ＋１）は、次の符号化を行うために用いる符号化テーブルを選択する符号化テーブル選択番号を表す。
【００２０】
上記の符号化テーブルは、入力データ語Ｄ（ｋ）と、変換後の出力符号語Ｃ（ｋ）と、この出力符号語Ｃ（ｋ）に直接結合しても上記の（１，７）ＲＬＬ制限を満たす次の符号語を得るために次の入力データ語を符号化するのに使用する符号化テーブルの符号化テーブル選択番号Ｓ（ｋ＋１）とが対応付けて記憶されているテーブルである。
【００２１】
上記の４つの符号化テーブルにおいて、入力データ語Ｄ（ｋ）は１０進数で示され、変換後の出力符号語Ｃ（ｋ）は１０進数及び２進数で示され、また符号化テーブル選択番号Ｓ（ｋ＋１）は、４種類の符号化テーブルのうち、符号語の間を直接結合しても、上記の（１，７）ＲＬＬ制限を満たすために次の入力データ語を符号化するのに使用する符号化テーブルの番号が１０進数で示されている。
【００２２】
この符号化テーブルを用いて、４ビット単位の入力データ語Ｄ（ｋ）を（１，７）ＲＬＬ制限による符号化する場合について、具体的に図６と共に、入力データ語Ｄ（ｋ）、Ｄ（ｋ＋１）、・・・として「４，５，６，７，８（デシマル）」が入力する場合について説明すると、符号化の初期状態では、説明を省略する同期語の挿入などの操作によって、符号化テーブルの初期選択番号を決定し、例えば、符号化テーブルＳ（ｋ）＝“０”が選択される。この符号化テーブルＳ（ｋ）＝“０”に、入力データ語Ｄ（ｋ）＝４を入力すると、出力符号語Ｃ（ｋ）＝１８（デシマル）が出力され、また、次の符号化テーブル選択番号Ｓ（ｋ＋１）＝“１”が選択される。
【００２３】
次に、選択された符号化テーブルＳ（ｋ）＝“１”に、入力データ語Ｄ（ｋ）＝５を入力すると、出力符号語Ｃ（ｋ）＝９（デシマル）が出力され、また、次の符号化テーブル選択番号Ｓ（ｋ＋１）＝“１”が選択されることになる。以下同様に、符号化テーブルＳ（ｋ）＝“１”に入力データ語Ｄ（ｋ）＝６を入力すると、出力符号語Ｃ（ｋ）＝２が出力され、符号化テーブル選択番号Ｓ（ｋ＋１）＝“３”が選択され、次に符号化テーブルＳ（ｋ）＝“３”に入力データ語Ｄ（ｋ）＝７を入力すると、出力符号語Ｃ（ｋ）＝２０が出力され、符号化テーブル選択番号Ｓ（ｋ＋１）＝“１”が選択され、そして、符号化テーブルＳ（ｋ）＝“１”に入力データ語Ｄ（ｋ）＝８を入力すると、出力符号語Ｃ（ｋ）＝４が出力され、符号化テーブル選択番号Ｓ（ｋ＋１）＝“２”が選択されることになる。
【００２４】
この結果、入力データ語Ｄ（ｋ）として「４，５，６，７，８（デシマル）」は出力符号語Ｃ（ｋ）として「０１００１０，００１００１，００００１０，０１０１００，０００１００（バイナリ）」に符号化されて順次出力される。従って、前記した５つの出力符号語Ｃ（ｋ）を順次直接結合した一連の出力符号語列は、０１００１０００１００１００００１００１０１０００００１００となり、（１，７）ＲＬＬの制限を満足する出力符号語列を得ることができる。
【００２５】
この例では選択肢が存在するソースコードが出現をしていないが、このように、図１から図１１に示した符号化装置によって、図４になる符号化テーブルを用いることで４ビット毎のソースコードＤ（ｋ）と一つ前の符号語を出力した際に出力されたＳ（ｋ＋１）を１ワード（ソースコードでの４ビット長）遅延させたＳ（ｋ）とによって、（１，７）ＲＬＬ制限を満足する符号語列を順次直接結合することによって得ることができる。
【００２６】
ただし、本実施の形態では、４−６変調部１２は、上記のようにして（１，７）ＲＬＬ制限を満足する６ビット単位の出力符号語を得るための演算をするときに用いる上記の４種類の符号化テーブルを用いて、後述するように、（１，９）ＲＬＬ制限を満足する６ビット単位の出力符号語を出力するものである。
【００２７】
なお、データ語Ｄ（ｋ）と符号語Ｃ（ｋ）との割り当ては符号化規則を乱さず、かつ、復号に支障をきたさないよう配置を変えることは可能であり、本発明の実施は図４の符号化テーブルの構成以外でも有効である。
【００２８】
次に、図２に示す４−６変調部１２の構成について説明する。４−６変調部１２は、入力データ語（ソースコード）Ｄ（ｋ）と、出力符号語Ｃ（ｋ−１）と、状態情報Ｓ（ｋ）とが各々入力される符号語選択肢有無検出回路１２１と、前記４種類の符号化テーブル１３を用いて符号化を行う符号化テーブルアドレス演算部／同期語生成部／冗長ビット挿入部（以下、演算部と略す）１２３と、符号語メモリ１２４及び１２５と、これら符号語メモリ１２４及び１２５に対応して設けられたＤＳＶ演算メモリ１２６及び１２７と、選択判定部１２８と、メモリ制御／符号出力部１２９とから構成されている。
【００２９】
符号語選択肢有無検出回路１２１は、入力データ語Ｄ（ｋ）と演算部１２３からの状態情報Ｓ（ｋ）と出力符号語Ｃ（ｋ−１）のＬＳＢ側のセロラン長とに基づいて、後述する図５に示すＤＳＶ極性の異なる７つの条件のいずれかを満足するかどうか検出し、条件を満足するとき選択肢有り、満足しないとき選択肢無しを示す選択肢検出結果を演算部１２３へ出力する。
【００３０】
演算部１２３は、上記の選択肢検出結果と入力データ語とを入力として受け、選択肢検出結果に基づいて４種類の符号化テーブル１３のアドレスを算出し、算出した一つ又は二つのアドレスに対応する一つ又は二つの符号化テーブル１３を用いて入力データ語Ｄ（ｋ）から演算生成した符号語Ｃ（ｋ）０及びＣ（ｋ）１を、符号語メモリ１２４及び１２５へ供給する。また、演算部１２３は、１同期フレーム周期で固定パターンの同期語を発生して符号語メモリ１２４及び１２５へ出力し、また、後述するアルゴリズムに従ってＮデータシンボル周期単位毎に冗長ビットを生成して符号語メモリ１２４及び１２５へ出力する。
【００３１】
符号語メモリ１２４は、演算部１２３からの符号語Ｃ（ｋ）０を蓄積し、符号語メモリ１２５は、演算部１２３からの符号語Ｃ（ｋ）１を蓄積する。ＤＳＶ演算メモリ１２６及びＤＳＶ演算メモリ１２７は、符号語Ｃ（ｋ）０、Ｃ（ｋ）１が符号語メモリ１２４、符号語メモリ１２５から入力される毎に、ＣＤＳ（Codeword Digital Sum）の計算を行い、このＣＤＳ値と現在のＤＳＶ値とからＤＳＶ値を更新する。なお、ＣＤＳ値は、符号語をＮＲＺＩ変換した後に１を＋１、０を−１として符号化単位、すなわち６ビット単位で加算した結果である。
【００３２】
選択判定部１２８は、ＤＳＶ演算メモリ１２６及び１２７からそれぞれ出力されるＤＳＶ値の絶対値を用いて大小比較を行い、その比較結果に応じてメモリ制御／符号出力部１２９を制御して、符号語メモリ１２４及び１２５の各々から出力される符号語の一方を選択出力させる回路で、例えば図７に示す如き構成とされている。
【００３３】
図７において、選択判定部１２８はＤＳＶ演算メモリ１２６及び１２７からそれぞれ出力されるＤＳＶ値に対し、絶対値を算出する絶対値演算部１２８１及び１２８２と、加算器１２８３及び１２８４と、レジスタ１２８５及び１２８６と、比較部１２８７とから構成されている。加算器１２８３はレジスタ１２８５の出力と絶対値演算部１２８１からの第１のＤＳＶ絶対値とを加算して第１の加算値を得てレジスタ１２８５に供給してここで保持させる。同様に、加算器１２８４はレジスタ１２８６の出力と絶対値演算部１２８２からの第２のＤＳＶ絶対値とを加算して第２の加算値を得てレジスタ１２８６に供給してここで保持させる。
【００３４】
ＤＳＶ演算メモリ１２６及び１２７内のＤＳＶ値は、入力データ語から符号語への変換毎に更新される。更新されたＤＳＶ値は絶対値演算部１２８１及び１２８２により絶対値とされた後、加算器１２８３及び１２８４において、対応して設けられたレジスタ１２８５及び１２８６からの今までのＤＳＶの絶対値と加算されて第１及び第２の加算値としてレジスタ１２８５及び１２８６に供給されて格納される。従って、レジスタ１２８５及び１２８６内には、今までの変換毎のＤＳＶ絶対値が積算されている。
【００３５】
比較部１２８７は、選択判定部１２８から選択肢検出信号を受けると、上記のレジスタ１２８５及び１２８６からの第１及び第２の加算値を大小比較し、レジスタ１２８５の第１の加算値（ＤＳＶ絶対値の積算値）がレジスタ１２８６の第２の加算値（ＤＳＶ絶対値の積算値）より小であれば、図２に示した符号語メモリ１２４から出力される符号語を出力符号語としてメモリ制御／符号出力部１２９から選択出力させ、逆に、レジスタ１２８５の第１の加算値（ＤＳＶ絶対値の積算値）がレジスタ１２８６の第２の加算値（ＤＳＶ絶対値の積算値）以上であれば、図２に示した符号語メモリ１２５から出力される符号語を出力符号語としてメモリ制御／符号出力部１２９から選択出力させるように、メモリ制御／符号出力部１２９に対して判定信号を出力して制御する。
【００３６】
これと同時に、比較部１２８７は、レジスタ１２８５及び１２８６の第１及び第２の加算値（ＤＳＶ絶対値の積算値）を値０へクリアする。従って、レジスタ１２８５及び１２８６は、変換に際し、選択肢が発生する各区間におけるＤＳＶ絶対値の積算結果を各々保持していることになる。
【００３７】
なお、本実施の形態では符号語メモリを１２４及び１２５の２つ用意し、符号語選択肢有無検出回路１２１で選択肢をもつＤ（ｋ）が検出された場合、すぐに出力符号語を出力させる構成であるが、符号語メモリは２つに限られたものではなく、選択肢をもつＤ（ｋ）が検出された場合、すぐに出力符号語を出力する必要はなく、さらに何個かのメモリをもち、選択可能なソースコードをいくつか見て一番ＤＳＶの小さな符号語列を選択出力する方法でも有効である。
【００３８】
再び図２に戻って説明するに、符号語選択肢有無検出回路１２１によって選択肢があるソースコードＤ（ｋ）が検出された場合、選択判定部１２８によって、ＤＳＶ演算メモリ１２６とＤＳＶ演算メモリ１２７に蓄えられているＤＳＶを用いて、今までのＤＳＶ絶対値とから符号語メモリ１２４及び１２５のどちらの符号語メモリから出力される符号語を外部へ出力するかの選択が判定されるが、メモリ制御／符号出力部１２９で選択判定部１２８からの判定信号入力により、一方の符号語メモリに蓄えられた符号語を選択し出力符号語として外部出力すると同時に、選択されなかった方の符号語メモリとＤＳＶ演算メモリの内容を、選択した方の符号語メモリとＤＳＶ演算メモリの内容に入れ替える。
【００３９】
次に、図５を用いて符号語選択肢有無検出回路１２１の動作について詳細に説明をする。図５は（１，９）ＲＬＬの場合の選択肢有無演算回路１２１がなす動作について条件をまとめた図である。同図中、冗長ビットにかかわる部分は後で詳しく説明をする。ここでの条件は、（１，７）ＲＬＬ制限で使用する４種類の符号化テーブルを使用した（１，９）ＲＬＬ制限のＤＳＶ制御のための条件である。
【００４０】
図５において、Ｓ（ｋ）はｋシンボル目の状態（４種類の符号化テーブルの符号化テーブル番号で０〜３のいずれかの値）、Ｌ（ｋ−１）はｋ−１シンボルの符号語Ｃ（ｋ−１）のＬＳＢ側のゼロラン長、すなわち、ビット０の連続個数、Ｄ（ｋ）はｋシンボル目に対応する４ビットの入力データ語を示す。また、条件は条件１〜条件７までの全部で７つの条件がある。
【００４１】
条件１についてみると、状態Ｓ（ｋ）が”３”の場合（Ｓ（ｋ）＝３の符号化テーブル使用時）、一つ前の符号語のＬＳＢ側のビット０の連続個数Ｌ（ｋ−１）が、”４”または”５”の時、すなわち、「０１００００」か「１０００００」の時には入力データＤ（ｋ）が６以下の場合、Ｓ（ｋ）＝１の符号化テーブルにある対応する符号語と交換が可能であることを示している。同様に、条件１では、Ｌ（ｋ−１）が”６”で、かつ、Ｄ（ｋ）が”０”か”１”か”３”か”５”の場合、Ｓ（ｋ）＝１の符号化テーブルにある対応する符号語と交換が可能であることを示している。
【００４２】
条件２は、Ｓ（ｋ）が”２”の場合、Ｌ（ｋ−１）が”５”か”６”でＤ（ｋ）が”７”以上、あるいはＬ（ｋ−１）が”４”でＤ（ｋ）が”１０”以上の時、Ｓ（ｋ）＝１の符号化テーブルにある対応する符号語と交換が可能であることを示す。
【００４３】
条件３は、Ｓ（ｋ）が”２”の場合、Ｌ（ｋ−１）が”１”以上”４”以下のとき、Ｄ（ｋ）＝０または５の場合、Ｓ（ｋ）＝０の符号化テーブルにある対応する符号語と交換が可能であることを示す。
【００４４】
条件４は、冗長ビットの直前以外はＳ（ｋ）＝２の時、Ｌ（ｋ−１）＝１でＤ（ｋ）が”１３”または”１５”の時、Ｓ（ｋ）＝０の符号化テーブルと交換が可能であり、また、冗長ビットの直前ではＬ（ｋ−１）＝１で、Ｄ（ｋ）＝１５で、Ｄ（ｋ＋１）は”７”以上または”０”または”５”の場合はＳ（ｋ）＝０の符号化テーブルにある対応する符号語と交換が可能であることを示す。
【００４５】
条件５は、Ｓ（ｋ）＝２の場合、冗長ビットの直前以外はＬ（ｋ−１）＝２でＤ（ｋ）＝１３または１５の場合、Ｓ（ｋ）＝０の符号化テーブルにある対応する符号語と交換可能であることを示す。
【００４６】
条件６は、Ｓ（ｋ）＝２の場合、冗長ビットの直前以外はＬ（ｋ−１）＝３で、Ｄ（ｋ）＝１３でＤ（ｋ＋１）が”６”以下または”１３”または”１５”の場合、Ｓ（ｋ）＝０の符号化テーブルにある対応する符号語と交換が可能であることを示す。
【００４７】
条件７は、Ｓ（ｋ）＝２の場合、冗長ビットの直前以外はＬ（ｋ−１）＝３で、Ｄ（ｋ）＝１５でＤ（ｋ＋１）が”７”以上または”０”または”５”の場合、Ｓ（ｋ）＝０の符号化テーブルの対応する符号語と交換が可能であることを示す。
【００４８】
以上の条件１から条件７までの交換が可能な２つの符号化テーブルの対応する符号語同士は、図４からわかるように符号ビットに含まれる１の数の偶奇性が異なって配置がなされ、かつ、次の状態Ｓ（ｋ＋１）が等しく配置がなされている。また交換によっても（１，９）ＲＬＬ制限は破壊されない。符号語選択肢有無検出回路１２１は、上記の条件１から条件７までのどれか一つの条件を満足するときは、選択肢有りを示す選択肢検出結果を演算部１２３へ出力し、どの条件も満足しないときには、選択肢無しを示す選択肢検出結果を演算部１２３へ出力する。
【００４９】
”１”の数の偶奇性が異なることでＤＳＶ制御が可能なことは、図８（Ａ）、（Ｂ）に示すように、出力符号語Ｃ（ｋ）に含まれるビット１の偶奇性が異なることによって、ＮＲＺＩ変調した後の出力レベルが反転されることによって明らかである。以上により、（１，９）ＲＬＬ制限を満足した上で、ＤＳＶ制御を行うことが可能である。
【００５０】
以上説明したように、本実施の形態によれば、入力データ語Ｄ（ｋ）に対応する出力符号語Ｃ（ｋ）と、次の符号語を符号化するために使用される符号化テーブルを指定する符号化テーブル指定情報Ｓ（ｋ＋１）を含んだ複数の符号化テーブル１３を用いることによって、（１，９）ＲＬＬ制限を持つ符号生成可能な符号化装置の実現が可能であるが、さらにＤＣ成分を抑圧するために、（１，９）ＲＬＬ制限を乱さないように、冗長ビットを挿入する。
【００５１】
次に、本発明による冗長ビットの挿入について、図４、図９、図１０を用いて説明を行う。図９は４−６変調部１２から出力されるディジタル信号の信号フォーマットを示す。同図に示すように、４−６変調部１２の出力信号の１同期フレームは、演算部１２３で生成されて挿入される固定パターンの同期語ａに続いて、Ｎデータシンボルｂ１、ｂ２、ｂ３、...毎に冗長ビットｃ１、ｃ２、ｃ３、...を挿入した構成である。
【００５２】
上記の冗長ビットは、図１０に示すように、先行符号語のＬＳＢが”１”の場合は、”０１”または”００”を取ることができ、先行符号語のＬＳＢが”０”の場合は”１０”または”００”を取ることができる。冗長ビットは”０１”に対して、”００”がＤＳＶ極性を逆極性にすることが可能であり、同様に”１０”に対して”００”はＤＳＶ極性を逆極性にすることが可能である。例えば、”０１”や”１０”では出力信号の極性反転が１回発生するのに対し、”００”では極性反転は発生しないからである。
【００５３】
ここで、図５の説明に述べたように、図４の符号化テーブル用いて（１，９）ＲＬＬ制限による符号語の生成が可能であり、冗長ビットが”００”の場合でも（１，９）ＲＬＬ制限をすることができる。すなわち、本実施の形態によれば、図９に示したように、２ビットの冗長ビットをＮデータシンボル間隔という所定の間隔毎に挿入することによって、必ずＤＳＶ極性が逆の符号語系列を生成することが可能である。
【００５４】
例えば、Ｓ（１）＝２からＤ（１）＝３、Ｄ（２）＝１５、Ｄ（３）＝６を符号化すると共に、Ｃ（２）を先頭に冗長ビットを挿入する場合、図４に従って符号化を行うと、Ｃ（１）＝０１０００１であり、Ｓ（２）＝０、Ｃ（２）＝０００００００、Ｓ（３）＝２、Ｃ（３）＝０１００１０となり、Ｃ（２）を含む区間でゼロラン長”７”が発生する。Ｃ（１）はＬＳＢが１であるため、挿入する冗長ビットは００若しくは０１になり、図１２に示すように、ゼロラン長”９”を超えることがない。このとき図示したＮＲＺＩ変換後の出力波形から分かるように、冗長ビット挿入部分において波形の反転・非反転が選択可能となり、Ｃ（１）直後のＤＳＶが０であった場合、Ｃ（３）直後のＤＳＶは８（図１２（Ａ））又は−６（図１２（Ｂ））であり、以降のＤＳＶ極性を変更可能となっていることが分かる。なお、冗長ビットは現在符号化しようとしている符号ビットの前でも後でも挿入することは可能である。
【００５５】
次に、本発明の一実施の形態による、冗長ビットを挿入した場合にもＤＳＶ制御が可能な動作について、図１１のフローチャートを併せ参照して説明する。まず、演算部１２３に初期テーブルが設定される（ステップ１０１）。この初期テーブルは、同期語等に後続する符号語の符号化テーブル番号Ｓ（ｋ）を決定することで設定が可能である。
【００５６】
続いて、４ビットの入力データ語（ソースコード）Ｄ（ｋ）を４−６変調部１２に入力し（ステップ１０２）、Ｓ（ｋ）とＤ（ｋ）とによって図４の符号化テーブルを使用して符号化を行う。この符号化の過程で一つ前に符号化した入力データ語Ｃ（ｋ−１）を見て、そのＬＳＢ側のゼロラン長を演算するとともに、ＬＳＢのビットを検出する。その後、次は冗長ビットが付加される符号語かどうかを判断し（ステップ１０３）、そうでない場合は、符号語の選択肢があるかどうかを図５の条件に従って符号語選択肢有無検出回路１２１が判断する（ステップ１０４）。
【００５７】
符号語選択肢有無検出回路１２１は、演算部１２３から供給される初期設定された状態情報（符号化テーブル番号）Ｓ（ｋ）と、一つ前に符号化した入力データ語Ｃ（ｋ−１）のＬＳＢ側のゼロラン長Ｌ（ｋ−１）と、入力データ語Ｄ（ｋ）とに基づいて、前記図５と共に説明した７つの条件のどれかを満足するかどうか検出し、７つの条件のどれも満足しない場合、すなわち、図４の符号化テーブルに選択可能符号語が存在しない場合は、選択肢無しの選択肢検出結果を演算部１２３に供給し、演算部１２３においてＳ（ｋ）の符号化テーブルを用いて出力される同じ符号語をＣ（ｋ）０、Ｃ（ｋ）１として符号語メモリ１２４及び１２５にそれぞれ出力させて記憶させる（ステップ１０８）。
【００５８】
ＤＳＶ演算メモリ１２６及びＤＳＶ演算メモリ１２７は、符号語Ｃ（ｋ）０、Ｃ（ｋ）１が符号語メモリ１２４、符号語メモリ１２５から入力される毎に、ＣＤＳの計算を行い、このＣＤＳ値と過去に選択されて記憶されているすべての出力符号語から得られたＤＳＶ値とからＤＳＶ値を更新する（ステップ１０９）。
【００５９】
一方、ステップ１０４で、符号語選択肢有無検出回路１２１が前記図５と共に説明した７つの条件のどれかを満足すると判定したとき、すなわち、図４の符号化テーブルに選択可能符号語が存在する場合は、選択肢有りの選択肢検出結果を演算部１２３及び選択判定部１２８にそれぞれ供給し、選択判定部１２８において選択判定を行わせ、選択された符号語メモリ１２４又は１２５からの符号系列を出力させる（ステップ１０５）。
【００６０】
例えば、２つ目以降のデータ語入力において、演算部１２３からの状態情報Ｓ（ｋ）が”２”で、直前の出力符号語Ｃ（ｋ−１）のＬＳＢ側のゼロラン長Ｌ（ｋ−１）が”４”で、入力データ語Ｄ（ｋ）が”５”である場合、図５の条件３を満足するので、このとき符号語選択肢有無検出回路１２１から選択肢有りの選択肢検出結果（符号化テーブル番号を含む）が出力される。この選択肢検出結果に基づき、選択判定部１２８は図７と共に説明したように、ＤＳＶ演算メモリ１２６及び１２７の各出力ＤＳＶ値の絶対値をとり、その絶対値と今までに記憶したＤＳＶの絶対値の累積値とを加算して、それらの２種類の累積値同士を大小比較して、値が小さい方に対応する符号語メモリ１２４又は１２５からの符号語を出力符号語として選択するようにメモリ制御／符号出力部１２９を制御する。これがステップ１０５の動作である。
【００６１】
続いて、メモリ制御／符号出力部１２９は、出力符号語として選択しなかった方の符号語を出力している符号語メモリ（符号語メモリ１２４の出力符号語を選択した場合は符号語メモリ１２５、符号語メモリ１２５の出力符号語を選択した場合は符号語メモリ１２４）の内容を選択した出力符号語の内容と同じにすると共に、選択しなかった方の符号語メモリに対応しているＤＳＶ演算メモリ（符号語メモリ１２４の出力符号語を選択した場合はＤＳＶ演算メモリ１２７、符号語メモリ１２５の出力符号語を選択した場合はＤＳＶ演算メモリ１２６）の内容を選択した方の符号語メモリに対応しているＤＳＶ演算メモリと同じ内容とする（ステップ１０６）。
【００６２】
続いて、演算部１２３は、符号語候補として選択が可能な符号語をＳ（ｋ）で決定される一方の符号化テーブルと他方の符号化テーブルから選択をし、Ｃ（ｋ）０、Ｃ（ｋ）１として出力する（ステップ１０７）。上記の具体例の場合は図５の条件３を満足するので、演算部１２３はこのとき符号化テーブル番号Ｓ（ｋ）が”０”と”２”の二つの符号化テーブルを使用し、Ｓ（ｋ）＝０の符号化テーブルを使用して得られた出力符号語Ｃ（ｋ）はＣ（ｋ）０として符号語メモリ１２４へ出力し、Ｓ（ｋ）＝２の符号化テーブルを使用して得られた出力符号語Ｃ（ｋ）はＣ（ｋ）１として符号語メモリ１２５へ出力する。
【００６３】
その後、符号語メモリ１２４、符号語メモリ１２５に蓄積された符号語Ｃ（ｋ）０、Ｃ（ｋ）１のそれぞれについてＣＤＳが計算され、ＤＳＶ演算メモリ１２６、１２７は、計算されたＣＤＳを今までのＤＳＶ値と加算してＤＳＶ値を更新する（ステップ１０８、１０９）。そして、全ての符号化が行われたかどうか判定され（ステップ１１０）、全ての符号化が行われていない場合は再びステップ１０２の処理に戻る。
【００６４】
また、ステップ１０３で次の符号語は冗長ビットが付加される符号語であると判定された場合（図９に示したように、冗長ビットはＮデータシンボル毎に付加される）、ステップ１０５と同様の選択判定を行い、選択された符号語メモリからの符号語系列をメモリ制御／符号出力部１２９から出力する（ステップ１１１）。その後、選択した符号語系列に選択しなかった符号語メモリの内容を入れ替えると同時に、ＤＳＶ演算メモリを採用した値に採用しなかった値を入れ替える（ステップ１１２）。
【００６５】
その後、図１０と共に説明したように、符号語のＬＳＢによって、冗長ビットパターンを選択して、符号語に冗長ビットの一方を付加した符号語をＣ（ｋ）０、もう一方の冗長ビットを付加した符号語をＣ（ｋ）１とし（ステップ１１３）、それらの符号語Ｃ（ｋ）０、Ｃ（ｋ）１のそれぞれを符号語メモリ１２４、１２５に供給して蓄積させた後、Ｃ（ｋ）０、Ｃ（ｋ）１それぞれについてＣＤＳを計算して、ＤＳＶ演算メモリ１２６及び１２７の内容をＣＤＳ値を加算して更新する（ステップ１０８、１０９）。以上の操作を符号化の終了（ステップ１１０）まで行うことによって冗長ビットを含んだＤＣ成分が抑圧された符号語の生成が終了する。
【００６６】
さて、図５で説明したように、冗長ビットの挿入によって符号語変換可能な場合が異なる条件が出てくる。例えば、条件４では冗長ビットの直前では交換条件を違えているが、これは２ビットの冗長ビットが”００”となった場合でも、（１，９）ＲＬＬ制限を維持するための処理である。また、同様に、冗長ビットの直後ではＬ（ｋ−１）＝６の場合の符号語変換は行わない。この処理によって冗長ビットが挿入された場合も（１，９）ＲＬＬ制限が維持できるのである。
【００６７】
以上説明したように、本実施の形態によれば、入力データ語Ｄ（ｋ）に対応する出力符号語Ｃ（ｋ）と、次の符号語を符号化するために使用される符号化テーブルを指定する符号化テーブル特定情報Ｓ（ｋ＋１）を含んだ複数の符号化テーブル１３を用いて、２進数の系列として出力される出力符号語に所定のデータ語毎に２ビットの冗長ビットを挿入することによって、（１，９）ＲＬＬ制限を満足しつつ、必ずＤＳＶの制御が可能となることが明らかである。
【００６８】
なお、本発明は以上の実施の形態に限定されるものではなく、ＤＳＶの制御則を満たしながら、例えば８ビットのデータ語を１２ビットの符号語ビットに割り当てるように、４の整数倍のビットからなるデータ語を６の整数倍の符号ビットに変換する符号化テーブルの構成は、上記の実施の形態から容易に類推ができ、本発明に含まれることは明らかである。
【００６９】
また、本発明は、図２の符号語選択肢検出回路１２１、演算部１２３、符号語メモリ１２４及び１２５、ＤＳＶ演算メモリ１２６及び１２７、選択判定部１２８並びにメモリ制御／符号出力部１２９をコンピュータにより機能させるコンピュータプログラムを含むものである。このコンピュータプログラムは、図１の符号化装置１に直接ローディングして機能させる場合は勿論のこと、通信ネットワークを介してサーバから配信されたものを符号化装置１にローディングする場合も包含する。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、ｐビットの入力データ語を複数の符号化テーブルを用いてｑビット（ただし、ｑ＞ｐ）の符号語に符号化して、所定のランレングス制限規則を適用したビット列として出力するに際し、特定の入力データ語に対しては、複数種類の符号語を対応させ、これらから適切に選択することによって、出力ビット列のＤＳＶを制御するにあたり、符号語の選択は、選択可能な変換時点のＤＳＶの絶対値から起算し、選択可能な符号語ごとに符号化を行い、符号化中のＤＳＶの絶対値を積算し、積算結果の比較を基に選択を決定する構成としたため、従来行われていたＤＳＶの直接比較によるＤＣ抑圧に対し、同じ冗長度ではより高い抑圧能力を発揮することができ、ＤＣ抑圧効果が同じ場合は、より冗長度を削減できる。
【図面の簡単な説明】
【図１】本発明の符号化装置の一実施の形態のブロック図である。
【図２】本発明の符号化装置の要部の一実施の形態のブロック図である。
【図３】（１，７）ＲＬＬ制限を満足する６ビットの符号語種類である。
【図４】本発明の一実施の形態で使用する符号化テーブルを示す図である。
【図５】  本発明の符号化装置による（１，９）ＲＬＬ制限を満たすために二つの符号化テーブルの交換可能条件を説明するための図である。
【図６】  ４ビット単位の入力データ語Ｄ（ｋ）を（１，７）ＲＬＬ制限により符号化する際に使用する図４の符号化テーブルの選択情報と出力符号語を説明する図である。
【図７】  図２中の選択判定部の一例のブロック図である。
【図８】出力符号語Ｃ（ｋ）に含まれるビット１の偶奇性が異なることによってＮＲＺＩ変調した後の出力レベルが反転されることを示す図である。
【図９】本発明の符号化装置による出力信号のフォーマットの一例を示す図である。
【図１０】  本発明の符号化装置に用いられる先行符号語の種類と冗長ビットパターンとの関係を示す図である。
【図１１】図２に示す符号化装置の符号化動作を説明するためのフローチャートである。
【図１２】冗長ビットが異なることによってＮＲＺＩ変調した後のＤＳＶの極性が反転されることを示す図である。
【符号の説明】
１  本発明の符号化装置
２  記録媒体
３  伝送媒体
１１  フォーマット部
１２  ４−６変調部
１３  符号化テーブル
１４  ＮＲＺＩ変換回路
１５  記録駆動回路
３１  伝送符号化手段
１２１  符号語選択肢有無検出回路
１２３  符号化テーブルアドレス演算部／同期語生成部／冗長ビット挿入部（演算部）
１２４、１２５  符号語メモリ
１２６、１２７  ＤＳＶ演算メモリ
１２８  選択判定部
１２９  メモリ制御／符号出力部
１２８１、１２８２  絶対値演算部
１２８３、１２８４  加算器
１２８５、１２８６  レジスタ
１２８７  比較部
【図１】
0003692974.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003692974.tif 000011
【図１１】
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【図１２】
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