(57)【特許請求の範囲】
【請求項１】
半導体チップと、
該半導体チップの入力側と出力側にそれぞれ設けられたインピーダンス変換回路と、
上記インピーダンス変換回路と上記半導体チップの間にそれぞれ設けられ、該インピーダンス変換回路の取り付け位置を固定する位置決め手段と
を備え、上記インピーダンス変換回路としてＭＯＳコンデンサを用い、上記位置決め手段として低誘電率基板を用い、該低誘電率基板を介して上記半導体チップと上記ＭＯＳコンデンサをワイヤーで接続したことを特徴とする半導体装置。
【請求項２】
相互に並列関係に設けられた複数個の半導体チップと、
該半導体チップの入力側と出力側にそれぞれ設けられたインピーダンス変換回路と、
上記インピーダンス変換回路と上記半導体チップの間にそれぞれ設けられ、該インピーダンス変換回路の取り付け位置を固定する位置決め手段と、
上記インピーダンス変換回路に対して設けられ、該インピーダンス変換回路に入出力する電力を分配または合成する電力分配・合成手段と
を備え、上記インピーダンス変換回路としてＭＯＳコンデンサを用い、上記位置決め手段として低誘電率基板を用い、該低誘電率基板を介して上記半導体チップと上記ＭＯＳコンデンサをワイヤーで接続したことを特徴とする半導体装置。
【請求項３】
上記ＭＯＳコンデンサおよび上記低誘電率基板上にワイヤーボンディング用の所定の大きさのパターンを設けたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
上記ＭＯＳコンデンサおよび上記低誘電率基板の厚さをほぼ同じ厚さにしたことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
上記電力分配・合成手段は、上記インピーダンス変換回路に対応して設けられた幅広の複数個のリードと、該リードに接続された単一の外部整合回路とを有することを特徴とする請求項２記載の半導体装置。
【請求項６】
上記半導体チップは奇数個であることを特徴とする請求項２または５記載の半導体装置。
【請求項７】
上記半導体チップはＧａＡｓＦＥＴ用チップであることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、内部整合型高周波トランジスタに関するものである。
【０００２】
【従来の技術】
図６は、この種従来の半導体装置としての例えばＭＯＳコンデンサを用いた内部整合型高周波トランジスタの概略構成図であり、また、図７はその等価回路図である。
図において、１はトランジスタチップ、２，３はＭＯＳコンデンサ、２ａ，３ａはワイヤーボンディング用のパターン、４は入力リード、５は出力リード、６，７は入力ワイヤー、８、９は出力ワイヤー、１０はトランジスタパッケージである。
【０００３】
次に、動作について説明する。
入力リード４より入力された高周波信号は、入力ワイヤー６を介して電力分配され、ＭＯＳコンデンサ２および入力ワイヤー７を経てインピーダンス変換されて、トランジスタチップ１に入力される。そして、トランジスタチップ１に入力された高周波信号は、ここで増幅され、出力ワイヤー８およびＭＯＳコンデンサ３でインピーダンス変換され、出力ワイヤー９で電力合成されて出力リード５より出力される。
【０００４】
また、図８は、この種従来の半導体装置としての例えば高誘電率基板を用いた内部整合型高周波トランジスタの概略構成図である。
図において、１はトランジスタチップ、４は入力リード、５は出力リード、６，７は入力ワイヤー、８，９は出力ワイヤー、１０はトランジスタパッケージ、１１は入力高誘電率基板、１１ａは入力側インピーダンス変換回路パターン、１２は出力高誘電率基板、１２ａは出力側インピーダンス変換回路パターンである。一般の内部整合型高周波トランジスタである例えばＧａＡｓＦＥＴのほとんどがこの構成である。
【０００５】
なお、この図８の動作は、インピーダンス変換回路としてＭＯＳコンデンサ２および３の代わりに高誘電率基板１１および１２が用いられている以外は、実質的に図６の場合と同様であるので、その説明を省略する。
【０００６】
一般に高出力の高周波トランジスタの場合、２つ以上のトランジスタチップを合成して高周波トランジスタを構成している。そのためトランジスタパッケージ内の入力側で電力分配を行い、その出力側で電力合成を行っている。
【０００７】
また、トランジスタ内部では電力分配、電力合成しないで、トランジスタパッケージにリードの２つあるものを使用して、各リードそれぞれに外部整合回路を接続して、外部整合回路上で電力分配、電力合成するトランジスタ構成もある。
【０００８】
【発明が解決しようとする課題】
ところで、従来の半導体装置は以上のように構成されているので、以下のような問題点があった。
即ち、高出力になればなるほど、トランジスタチップ自体のインピーダンスが低インピーダンスになり、回路を構成するワイヤーの長さのばらつきが、高周波特性に大きな影響を与える。ワイヤーの長さは、トランジスタチップからＭＯＳコンデンサ、ＭＯＳコンデンサから入力リードまたは出力リードまでの距離で決まり、従って、従来の構成では、ＭＯＳコンデンサを取り付ける位置がばらつくために、ワイヤーの長さがばらつき、高周波特性が大きく異なるという問題点があった。
【０００９】
また、ワイヤーの長さのバラツキは、装置の組立時のばらつきを招き、製造歩留まりが悪くなるという問題点もあった。
また、ワイヤーボンディングするパターンの面積が必要以上に大きいため、ボンディングする位置がばらつき、結果としてワイヤーの長さがばらついてしまい、高周波特性が大きく異なってくるという問題点があった。
【００１０】
さらに、通常ワイヤーボンディングの際には、ある一定のループ高さを持たせてワイヤーを張るため、ループ高さの変動により高周波特性が大きく異なるという問題点があった。
【００１１】
また、２つのチップを合成する際に、ワイヤーを用いて、電力分配、電力合成する場合、数〜数十本で構成されるワイヤーのうち、内側のワイヤーの長さは短く、外側のワイヤーの長さは長くなってしまい、すべてのワイヤーを均一な長さにすることが難しい。このため、ワイヤーの長さが異なる部分でインピーダンスが違うため、動作が不安定になってしまう。また、電力分配および電力合成時にワイヤーを等電気長にできないため不等分配、不等合成が起きてしまうという問題点があった。
【００１２】
また、従来からリードが２つあるトランジスタを使用したものも存在するが、外部整合回路がそれぞれのリードに対して別々に必要であり、かつこれらの外部整合回路にて電力分配、電力合成を行うため、外部整合回路の数だけ装置の形状が大きくなってしまう問題点があった。
【００１３】
また、２チップ以上を用いた半導体装置では、電力分配および電力合成時に各トランジスタチップ間を等電気長に接続することが重要なため、従来、等電気長で接続しやすい例えば２チップ、４チップ等の偶数チップの合成が通常であり、等電気長で接続しにくい例えば３チップ等の奇数チップへの適用が困難であった。
【００１４】
更に、高誘電率基板を使用して、インピーダンス変換回路を構成した場合には、高誘電率基板がコスト比率に占める割合が高いため、高周波トランジスタとして用いられる例えばＧａＡｓＦＥＴ等の半導体装置の価格が高価になるという問題点があった。
【００１５】
この発明は、上記のような問題点を解消するためになされたもので、ワイヤーの長さを均一に張れるようにし、またワイヤーの長さのばらつきを無くし等電気長で、しかも単一整合基板（幅広パターン）で接続できるようにすることで、奇数チップへも容易に適用できる安定した高周波特性を有する廉価で製造歩留まりのよい半導体装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】
請求項１の発明に係る半導体装置は、半導体チップと、該半導体チップの入力側と出力側にそれぞれ設けられたインピーダンス変換回路と、上記インピーダンス変換回路と上記半導体チップの間にそれぞれ設けられ、該インピーダンス変換回路の取り付け位置を固定する位置決め手段とを備え、上記インピーダンス変換回路としてＭＯＳコンデンサを用い、上記位置決め手段として低誘電率基板を用い、該低誘電率基板を介して上記半導体チップと上記ＭＯＳコンデンサをワイヤーで接続したものである。
【００１７】
請求項２の発明に係る半導体装置は、相互に並列関係に設けられた複数個の半導体チップと、該半導体チップの入力側と出力側にそれぞれ設けられたインピーダンス変換回路と、上記インピーダンス変換回路と上記半導体チップの間にそれぞれ設けられ、該インピーダンス変換回路の取り付け位置を固定する位置決め手段と、上記インピーダンス変換回路に対して設けられ、該インピーダンス変換回路に入出力する電力を分配または合成する電力分配・合成手段とを備え、上記インピーダンス変換回路としてＭＯＳコンデンサを用い、上記位置決め手段として低誘電率基板を用い、該低誘電率基板を介して上記半導体チップと上記ＭＯＳコンデンサをワイヤーで接続したものである。
【００１９】
請求項３の発明に係る半導体装置は、請求項１または２の発明において、上記ＭＯＳコンデンサおよび上記低誘電率基板上にワイヤーボンディング用の所定の大きさのパターンを設けたものである。
【００２０】
請求項４の発明に係る半導体装置は、請求項１〜３のいずれかの発明において、上記ＭＯＳコンデンサおよび上記低誘電率基板の厚さをほぼ同じ厚さにしたものである。
【００２１】
請求項５の発明に係る半導体装置は、請求項２の発明において、上記電力分配・合成手段は、上記インピーダンス変換回路に対応して設けられた幅広の複数個のリードと、該リードに接続された単一の外部整合回路とを有するものである。
【００２２】
請求項６の発明に係る半導体装置は、請求項２または５の発明において、上記半導体チップは奇数個であるものである。
【００２３】
請求項７の発明に係る半導体装置は、請求項１〜６のいずれかの発明において、上記半導体チップはＧａＡｓＦＥＴ用チップであるものである。
【００２４】
【発明の実施の形態】
以下、この発明の一実施の形態を、半導体装置として、例えば高周波トランジスタであるＧａＡｓＦＥＴに適用した場合を例にとり、図を参照して説明する。
実施の形態１．
図１は、この発明の実施の形態１を示す概略構成図であり、また、図７はその等価回路図である。図１において、図６と対応する部分には同一符号を付し、その重複説明を省略する。
図において、１３は半導体チップとしてのトランジスタチップ１とＭＯＳコンデンサ２の間に設けられた位置決め手段としての入力低誘電率基板、１３ａは入力低誘電率基板１３上に設けられたワイヤーボンディング用のパターン、１４はトランジスタチップ１とＭＯＳコンデンサ３の間に設けられた位置決め手段としての出力低誘電率基板、１４ａは出力低誘電率基板１４上に設けられたワイヤーボンディング用のパターンである。
【００２５】
次に、動作について説明する。
入力ワイヤー６，７、ＭＯＳコンデンサ２はローパス型の入力側インピーダンス変換回路を構成しており、また、出力ワイヤー８，９、ＭＯＳコンデンサ３は同様にローパス型の出力側インピーダンス変換回路を構成している。このため、入力ワイヤー６，７、出力ワイヤー８，９の長さが変動すると、ワイヤーのインダクタンスが変わるため、インピーダンス変換回路の特性が安定しない。
【００２６】
また、高出力のトランジスタになるほどトランジスタチップのインピーダンスが低インピーダンスになるため、ワイヤーのインダクタンスの変動による、高周波特性への影響がより顕著に現われる。従って、トランジスタチップ１とＭＯＳコンデンサ２，３の間にそれぞれ低誘電率基板（アルミナ基板）１３，１４を実質的に位置決め手段即ちスペーサとして挿入することで、ＭＯＳコンデンサ２，３を取り付ける位置が固定できる。
【００２７】
このように、本実施の形態では、入力側、出力側インピーダンス変換回路を構成するＭＯＳコンデンサ２，３を取り付ける位置が固定されるため、ワイヤー６，７，８，９の長さを一定に接続することができる。このためワイヤー６，７，８，９のインダクタンスのばらつきがなくなり、安定した高周波特性を得ることができる。また、インピーダンス変換回路を構成するワイヤー６，７，８，９のインダクタンスをばらつきなく接続できるので、組立時のばらつきが抑えられて、製造歩留まりを向上させることができる。
【００２８】
実施の形態２．
なお、上記実施の形態１において、ＭＯＳコンデンサ２，３上のワイヤーボンディング用のパターン２ａ，３ａと、低誘電率基板１３，１４上に設けられたワイヤーボンディング用のパターン１３ａ，１４ａを、所定の大きさ、例えばワイヤーボンディングできる最低限の大きさにしてもよい。これにより、ワイヤー６，７，８，９のボンディング位置が固定できる。
【００２９】
このように、本実施の形態では、ワイヤー６，７，８，９をボンディングする位置が固定されるため、ボンディングする位置がばらつかず、ワイヤー６，７，８，９の長さを一定にできるので、そのインダクタンスがばらつかず、安定した高周波特性が得られる。また、この場合も、インピーダンス変換回路を構成するワイヤー６，７，８，９のインダクタンスをばらつきなく接続できるので、組立時のばらつきが抑えられて、製造歩留まりを向上させることができる。
【００３０】
実施の形態３．
図２は、この発明の実施の形態３を示す概略構成図であり、また、図７はその等価回路図である。図２において、図１と対応する部分には同一符号を付し、その重複説明を省略する。
本実施の形態では、トランジスタパッケージ１０内に実装する各部品であるトランジスタチップ１、ＭＯＳコンデンサ２，３、低誘電率基板１３，１４の厚さを同じ厚さにする。その他の構成は、図１と同様である。
【００３１】
このように、本実施の形態では、トランジスタパッケージ１０内に実装する各部品の厚さを同じ厚さにすることで、インピーダンス変換回路を構成するワイヤー６，７，８，９を接続する際に、ワイヤーループ高さを持たさず実質的に基板に沿って直線的に接続することができる。このため、ワイヤーループ高さのばらつきによるワイヤー６，７，８，９のインダクタンスのばらつきが無くなり、安定した高周波特性を得ることができる。また、インピーダンス変換回路を構成するワイヤー６，７，８，９のインダクタンスをばらつきなく接続できるので、組立時のばらつきが抑えられて、製造歩留まりを向上させることができる。
【００３２】
実施の形態４．
図３は、この発明の実施の形態４を示す概略構成図であり、また、図５はその等価回路図である。図３において、図１と対応する部分には同一符号を付し、その重複説明を省略する。
本実施の形態では、トランジスタチップ１を２つ合成する際に、トランジスタパッケージとして、２つの幅広いリード４Ａ，５Ａがあるトランジスタパッケージ１０Ａを使用する。
また、入力外部整合回路１６に２つのリード４Ａを金リボン１５にて接続し、同様に、出力外部整合回路１７に２つのリード５Ａを金リボン１５にて接続する。その他の構成は、図１と同様である。なお、リード４Ａと入力外部整合回路１６およびリード５Ａと出力外部整合回路１７は、インピーダンス変換回路に入出力する電力を分配または合成する電力分配・合成手段を構成する。
【００３３】
幅広いリード４Ａ，５Ａを用いることで、これらリード４Ａ，５Ａにそれぞれ接続されるワイヤー６，９を構成する数〜数十本のワイヤーを、図３に示すように、内側、外側と重なることなく、実質的に平坦に整列して同じ長さで接続することができる。
また、外部整合回路１６，１７にそれぞれ２つのリード４Ａ，５Ａを金リボン１５にて接続して電力分配、電力合成することができ、入力側および出力側とも２つのリードに対して１つの外部整合回路で済ますことができる。
【００３４】
このように、本実施の形態では、２つのトランジスタチップを合成する際に、２つの幅広いリード４Ａ，５Ａがあるトランジスタパッケージ１０Ａを使用することで、ワイヤー６，９を構成する数〜数十本のワイヤー長さが均一になり、ワイヤー６，９を等電気長にすることができる。これにより、ワイヤー６，９のインピーダンスが異ならないため、動作が安定し、高周波特性が向上する。また、ワイヤー６，９を等電気長にすることができるので、電力分配および電力合成時に等分配、等合成が可能になり、また、組立時のばらつきが抑えられて、製造歩留まりを向上させることができる。
【００３５】
また、１つの外部整合回路のパターン上に２つのリードを接続することで、外部整合回路が各リード用に２つ必要とならず、外部整合回路が少なくて済み、それだけ装置の形状を小型にできる。電気的には、２つのリード間の寸法が、波長に比べて十分に小さい場合は、１つの外部整合回路上に接続しても、そこでの位相差はわずかであるため、このような接続が可能である。
【００３６】
実施の形態５．
図４は、この発明の実施の形態５を示す概略構成図である。図４において、図１および図３と対応する部分には同一符号を付し、その重複説明を省略する。
本実施の形態では、トランジスタチップ１を３つ合成する場合で、その際に、トランジスタパッケージとして、３つの幅広いリード４Ａ，５Ａがあるトランジスタパッケージ１０Ｂを使用する。
【００３７】
また、入力外部整合回路１６に３つのリード４Ａを金リボン１５にて接続し、同様に、出力外部整合回路１７に３つのリード５Ａを金リボン１５にて接続する。その他の構成は、図１と同様である。
【００３８】
本実施の形態でも、上記実施の形態４と同様に、幅広いリード４Ａ，５Ａを用いることで、これらリード４Ａ，５Ａにそれぞれ接続されるワイヤー６，９を構成する数〜数十本のワイヤーを、図４に示すように、内側、外側と重なることなく、実質的に平坦に整列して同じ長さで接続することができる。
また、外部整合回路１６，１７にそれぞれ３つのリード４Ａ，５Ａを金リボン１５にて接続して電力分配、電力合成することができ、入力側および出力側とも３つのリードに対して１つの外部整合回路で済ますことができる。
【００３９】
このように、本実施の形態では、従来例えば３チップの如く奇数チップの合成では難しかった各トランジスタチップを等電気長で接続することができ、これにより、電気長が異なることにより生じるインピーダンスのばらつきがないため、奇数チップの場合でも、高周波特性の安定化、外部整合回路の数が低減されることによる装置の小型化等上記実施の形態４と同様の効果を得ることができる。
【００４０】
実施の形態６．
なお、上記第１〜第５の実施の形態では、この発明をＧａＡｓＦＥＴに適用した場合について説明したが、同様の高周波特性を必要とするその他の半導体装置にも同様に適用でき、同様の効果を奏することはいうまでもない。また、トランジスタチップも複数個でもなくとも単一のチップの場合にも同様に適用可能である。
【００４１】
【発明の効果】
以上のように、請求項１の発明によれば、半導体チップと、該半導体チップの入力側と出力側にそれぞれ設けられたインピーダンス変換回路と、上記インピーダンス変換回路と上記半導体チップの間にそれぞれ設けられ、該インピーダンス変換回路の取り付け位置を固定する位置決め手段とを備えたので、入力側、出力側インピーダンス変換回路と外部および半導体チップを接続する複数本のワイヤーの長さを一定にすることができ、以って、ワイヤーのインダクタンスのばらつきがなくなり、安定した高周波特性を得ることができ、しかも、製造歩留まりを向上でき、また、上記インピーダンス変換回路としてＭＯＳコンデンサを用い、上記位置決め手段として低誘電率基板を用い、該低誘電率基板を介して上記半導体チップと上記ＭＯＳコンデンサをワイヤーで接続したので、さらに、高周波特性の安定化、製造歩留の向上、価格の低廉化に寄与できるという効果がある。
【００４２】
また、請求項２の発明によれば、相互に並列関係に設けられた複数個の半導体チップと、該半導体チップの入力側と出力側にそれぞれ設けられたインピーダンス変換回路と、上記インピーダンス変換回路と上記半導体チップの間にそれぞれ設けられ、該インピーダンス変換回路の取り付け位置を固定する位置決め手段と、上記インピーダンス変換回路に対して設けられ、該インピーダンス変換回路に入出力する電力を分配または合成する電力分配・合成手段とを備えたので、入力側、出力側インピーダンス変換回路と外部および半導体チップを接続する複数本のワイヤーの長さを一定にすることができ、以って、ワイヤーのインダクタンスのばらつきがなくなり、安定した高周波特性を得ることができ、また、電力分配および電力合成時に等分配、等合成が可能になり、しかも、製造歩留まりを向上でき、また、上記インピーダンス変換回路としてＭＯＳコンデンサを用い、上記位置決め手段として低誘電率基板を用い、該低誘電率基板を介して上記半導体チップと上記ＭＯＳコンデンサをワイヤーで接続したので、さらに、高周波特性の安定化、製造歩留の向上、価格の低廉化に寄与できるという効果がある。
【００４４】
また、請求項３の発明によれば、上記ＭＯＳコンデンサおよび上記低誘電率基板上にワイヤーボンディング用の所定の大きさのパターンを設けたので、ワイヤーをボンディングする位置が固定され、ボンディングする位置がばらつかず、ワイヤーの長さを一定にでき、以って、そのインダクタンスがばらつかず、安定した高周波特性が得られ、しかも、製造歩留まりを向上できるという効果がある。
【００４５】
また、請求項４の発明によれば、上記ＭＯＳコンデンサおよび上記低誘電率基板の厚さをほぼ同じ厚さにしたので、ワイヤーを接続する際に、ワイヤーループ高さを持たさず実質的に基板に沿って直線的に接続することができ、以って、ワイヤーループ高さのばらつきによるワイヤのインダクタンスのばらつきが無くなり、安定した高周波特性を得ることができ、また、ワイヤーのインダクタンスをばらつきなく接続できるので、製造歩留まりを向上できるという効果がある。
【００４６】
また、請求項５の発明によれば、上記電力分配・合成手段は、上記インピーダンス変換回路に対応して設けられた幅広の複数個のリードと、該リードに接続された外部整合回路とを有するので、各リード用に各１つずつ必要とならず、装置の小型化を図ることができ、また、リードの幅が狭いものに比べて、低インピーダンスになるため、広帯域に整合が得られるという効果がある。
【００４７】
また、請求項６の発明によれば、上記半導体チップは奇数個であるので、各半導体チップを等電気長で接続することができ、以って、電気長が異なることにより生じるインピーダンスのばらつきをなくし、３つ以上の奇数チップの場合でも、偶数チップの場合と同様に高周波特性の安定化、装置の小型化が図れると共に、電力分配および電力合成時の等分配、等合成が可能になり、しかも、製造歩留まりを向上できるという効果がある。
【００４８】
更に、請求項７の発明によれば、上記半導体チップはＧａＡｓＦＥＴ用チップであるので、安価なＭＯＳコンデンサおよびワイヤーで構成したインピーダンス変換回路のＧａＡｓＦＥＴが得られ、価格の低廉化を図ることができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の第１および第２の実施の形態を示す概略構成図である。
【図２】  この発明の第３の実施の形態を示す概略構成図である。
【図３】  この発明の第４の実施の形態を示す概略構成図である。
【図４】  この発明の第５の実施の形態を示す概略構成図である。
【図５】  この発明の第４の実施の形態を示す等価回路図である。
【図６】  従来の半導体装置を示す概略構成図である。
【図７】  従来の半導体装置およびこの発明の第１〜第３の実施の形態を示す等価回路図である。
【図８】  従来の他の半導体装置を示す概略構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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