(57)【特許請求の範囲】
【請求項１】
パケットを単位として伝送されてくる可変ビットレートのデータを複数の前記パケットとして記憶する第１の記憶手段と、
前記第１の記憶手段より読出された１つの前記パケットを記憶する第２の記憶手段と、
前記データとともに伝送されてくる前記パケットの間隔に対応する間隔データを検出する間隔データ検出手段と、
前記間隔データ検出手段の検出結果に対応して、前記パケットが前記第１の記憶手段に記憶された後、前記第２の記憶手段から読出されるまでの遅延時間を制御する遅延時間制御手段と
を備えることを特徴とするデコードシステム。
【請求項２】
前記遅延時間制御手段は、前記第１の記憶手段の遅延時間と前記第２の記憶手段の遅延時間の合計の時間が、予め設定された所定の時間になるように、前記第１の記憶手段と前記第２の記憶手段を制御する
ことを特徴とする請求項１に記載のデコードシステム。
【請求項３】
前記第１の記憶手段に記憶されているパケットの量を検出する記憶量検出手段と、
前記記憶量検出手段の検出結果に対応して、前記第１の記憶手段から前記パケットを読出し、前記第２の記憶手段に出力する出力レートを制御する出力レート制御手段と
をさらに備える
ことを特徴とする請求項１に記載のデコードシステム。
【請求項４】
前記第１の記憶手段に記憶されているパケットの量を検出する記憶量検出手段と、
前記記憶量検出手段の検出結果に対応して、前記第１の記憶手段から前記パケットを読出し、前記第２の記憶手段に出力する出力レートを制御する出力レート制御手段と
をさらに備える
ことを特徴とする請求項２に記載のデコードシステム。
【請求項５】
パケットを単位として伝送されてくる可変ビットレートのデータを複数の前記パケットとして第１のメモリに記憶し、前記第１のメモリより読出された１つの前記パケットを第２のメモリに記憶するとともに、
前記第１のメモリに記憶されている前記データから前記パケットの間隔に対応する間隔データを抽出し、
抽出した前記間隔データに対応して、前記第１のメモリに記憶したデータを読出し、前記第２のメモリに出力する出力レートを制御し、
前記第２のメモリより出力されたデータからタイムスタンプを抽出し、
抽出された前記タイムスタンプを用いてシステムクロックを生成し、
生成された前記システムクロックを利用して前記第２のメモリより出力されたデータをデコードする
ことを特徴とするデコード方法。
【請求項６】
データを可変ビットレートでエンコードするエンコード手段と、
前記データに付加するタイムスタンプを発生する発生手段と、
エンコードされた前記データを前記タイムスタンプを付加してパケットにするパケット化手段と、
所定の区間ごとに、前記パケットを伝送するときのデータレートを設定する設定手段と、
前記データレートに対応して、前記パケットの伝送間隔を演算する演算手段と、
前記データレートに対応するデータレートデータとともに、前記パケットを、前記演算手段により演算された伝送間隔で伝送する伝送手段と
を備えることを特徴とするエンコードシステム。
【請求項７】
データを可変ビットレートでエンコードし、
エンコードしたデータを、タイムスタンプを付加してパケットにする一方、
所定の区間ごとに、前記パケットを伝送するときのデータレートを設定し、
前記データレートに対応して、前記パケットの伝送間隔を演算し、
前記データレートに対応するデータレートデータとともに、パケットを、演算した前記伝送間隔で伝送する
ことを特徴とするエンコード方法。
【請求項８】
入力された、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものと、そのパケットを伝送するときのデータレートに対応するデータレートデータとを記憶する記憶手段と、
前記記憶手段に記憶されたデータを読み出し、記録媒体に記録する記録手段と
を備えることを特徴とするエンコードデータ記録装置。
【請求項９】
入力された、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものと、そのパケットを伝送するときのデータレートに対応するデータレートデータとを記憶し、
記憶したデータを読み出し、記録媒体に記録する
ことを特徴とするエンコードデータ記録方法。
【請求項１０】
可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている記録媒体から、データを読み出す読み出し手段と、
前記データから、前記データレートデータを検出する検出手段と、
前記データレートデータに対応して、前記パケットの伝送間隔を演算する演算手段と、
前記データレートデータとともに、前記パケットを、前記演算手段により演算された伝送間隔で伝送する伝送手段と
を備えることを特徴とするエンコードデータ伝送装置。
【請求項１１】
可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている記録媒体から、データを読み出し、
前記データから、前記データレートデータを検出し、
前記データレートデータに対応して、前記パケットの伝送間隔を演算し、
前記データレートデータとともに、前記パケットを、演算した前記伝送間隔で伝送する
ことを特徴とするエンコードデータ伝送方法。
【請求項１２】
可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている
ことを特徴とする記録媒体。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、オーディオデータやビデオデータをディジタル化し、例えばＭＰＥＧ（Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）方式に従ってこれらのデータをパケット化し、所定のネットワークを介して伝送し、受信側においてこれを受信する場合などに用いて好適なエンコードシステムおよびエンコード方法、デコードシステムおよびデコード方法、エンコードデータ記録装置およびエンコードデータ記録方法、エンコードデータ伝送装置およびエンコードデータ伝送方法、並びに記録媒体に関する。
【０００２】
【従来の技術】
図１２は、従来のデータ伝送システムの構成例を表している。
【０００３】
エンコーダ１は、伝送すべきデータとしての、例えばビデオ信号およびオーディオ信号をＭＰＥＧ−２方式に従ってエンコードし、システムエンコーダ２に入力する。システムエンコーダ２は、入力されたビデオ信号とオーディオ信号をパケット化するとともに、タイムスタンプを付加し、ネットワーク３上に伝送する。このネットワーク３は、例えばＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ：非同期転送モード）ネットワークとされ、統計多重処理が行われる。即ち、所定のパケットのデータを送出するとき、他のパケットをバッファメモリに保持しておく。そして、所定のパケットの伝送が完了したとき、他のパケット（セル）をバッファメモリから読み出し、伝送する処理を、ネットワーク３を構成する多数のノード上において実行する。
【０００４】
ネットワーク３を介して伝送されたデータは、システムデコーダ４に入力される。システムデコーダ４は、例えば図１３に示すように、タイムスタンプ取出回路１１，ＰＬＬ回路１２およびシステムデコード部１３により構成されている。システムデコード部１３は、入力されたパケット化されているオーディオデータとビデオデータのパケット化を解除し、その結果得られるオーディオストリームおよびビデオストリームを、デコーダ５に出力する。
【０００５】
一方、タイムスタンプ取出回路１１は、入力されたデータ中に含まれるタイムスタンプを取り出し、ＰＬＬ回路１２に出力する。ＰＬＬ回路１２は、入力されたタイムスタンプを利用して、システムクロックを生成し、デコーダ５に出力する。ＭＰＥＧ−２方式の場合、このシステムクロックの周波数は２７ＭＨｚとされている。
【０００６】
デコーダ５は、システムデコード部１３より供給されたオーディオデータとビデオデータのストリームを、ＰＬＬ回路１２より入力されたシステムクロックを基にしてデコードする。
【０００７】
ＰＬＬ回路１２は、例えば図１４に示すように構成されている。減算器２１には、タイムスタンプ取出回路１１により抽出されたタイムスタンプが入力される。このタイムスタンプは、ＭＰＥＧ−２方式のトランスポートストリームにおいては、ＰＣＲ（Ｐｒｏｇｒａｍ  Ｃｌｏｃｋ  Ｒｅｆｅｒｅｎｃｅ）とされている。このトランスポートス  トリームは、１８８バイトの固定パケットとされ、固定速度のストリームとして伝送される。ＰＣＲは、少なくとも０．１秒以内の間隔で送信される。送信される場合においては、パケットのヘッダに配置される。
【０００８】
このＰＣＲは、エンコーダ１におけるエンコードのタイミングを、システムエンコーダ２におけるシステムクロックのカウント値により表している。減算器２１は、このＰＣＲと、カウンタ２４のシステムクロック（システムデコーダ４におけるシステムクロック）のカウント値との差を演算する。減算器２１の出力は、ローパスフィルタ（ＬＰＦ）２２に入力され、平滑された後、ＤＡ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）コンバータ兼ＶＣＯ（電圧制御発振器）２３に入力される。ＤＡコンバータ兼ＶＣＯ２３は、ローパスフィルタ２２より入力されたディジタル信号をアナログ信号に変換し、そのアナログ信号を制御電圧として、その制御電圧に対応する周波数のシステムクロックを発生する。
【０００９】
このシステムクロックは、デコーダ５に供給されるとともに、カウンタ２４に入力され、カウントされる。そして、カウンタ２４のカウント値が、その時点におけるシステムクロックの周波数と位相を表す信号として、減算器２１に供給される。
【００１０】
【発明が解決しようとする課題】
このように、送信側においてエンコードしたデータを、ネットワーク３を介して受信側に伝送し、受信側においてデコードする場合、タイムスタンプがデコーダ側に正確に同じ間隔で到着すれば、デコーダ側におけるシステムクロックを、エンコーダ側におけるシステムクロックに同期させることは容易である。
【００１１】
しかしながら、実際には、ネットワーク３上において、遅延ゆらぎが発生する。即ち、ネットワーク３は、パケット毎にデータを統計多重処理するのであるが、所定のパケットと他のパケットを１つの伝送路上に伝送するには、一方のパケットを伝送しているとき、他方のパケットをバッファメモリ中に記憶し、待機させておく必要がある。そして、一方のパケットの伝送が完了したとき、バッファメモリ中に待機させた他方のパケットを伝送する処理を実行する。このような処理が、ネットワーク３内における多数のノード（ＡＴＭスイッチ）上において行われるため、伝送されるパケット（ＡＴＭセル）は、ランダムな遅延ゆらぎを有するものとなる。
【００１２】
また、エンコーダ１においては、可変ビットレートでエンコード処理が行われる。その結果、複雑な画像の場合、データ量が多くなり、簡単な画像の場合、データ量が少なくなる。
【００１３】
これに対して、トランスポートストリームにおいては、そのパケットの長さが１８８バイトの一定値とされているため、結局、データ量が多い場合、パケットの到着間隔が短くなり、データ量が少ない場合、パケットの到着間隔が長くなることになる。即ち、エンコーダ１の発生符号量に対応して、パケットを伝送するときのデータレートが変化することになる。
【００１４】
このような到着間隔の変化と遅延ゆらぎをそのままにしておくと、デコーダ側において正確なデコードを行うことが困難になる。
【００１５】
そこで、このランダムな変化を解消するために、例えばタイムスタンプを、変化を考慮した値に書き換えることが考えられる。しかしながら、そのようにすると、ネットワーク３の構成が複雑になる。
【００１６】
また、ランダムな変化をＰＬＬ回路１２により吸収することも考えられる。しかしながら、この変化は非常に大きいため、ＰＬＬ回路１２でこれを吸収するようにするには、ＰＬＬ回路１２が同期を取るのにかなり長い時間を必要とするか、あるいは、複雑な回路構成とならざるを得ない。
【００１７】
さらに、システムエンコーダ２が出力するデータを、直接伝送する場合でなく、例えば記録媒体に、一旦記録して伝送する場合においても、上述したような問題が生ずる。
【００１８】
本発明はこのような状況に鑑みてなされたものであり、構成を複雑にすることなく、パケットの到着間隔の変化と遅延ゆらぎが合成された変化を吸収できるようにするものである。
【００２０】
【課題を解決するための手段】
請求項１に記載のデコードシステムは、パケットを単位として伝送されてくる可変ビットレートのデータを複数のパケットとして記憶する第１の記憶手段と、第１の記憶手段より読出された１つのパケットを記憶する第２の記憶手段と、データとともに伝送されてくるパケットの間隔に対応する間隔データを検出する間隔データ検出手段と、間隔データ検出手段の検出結果に対応して、パケットが第１の記憶手段に記憶された後、第２の記憶手段から読出されるまでの遅延時間を制御する遅延時間制御手段とを備えることを特徴とする。
【００２１】
遅延時間制御手段には、第１の記憶手段の遅延時間と第２の記憶手段の遅延時間の合計の時間が、予め設定された所定の時間になるように、第１の記憶手段と第２の記憶手段を制御させるようにすることができる。また、第１の記憶手段に記憶されているパケットの量を検出する記憶量検出手段と、記憶量検出手段の検出結果に対応して、第１の記憶手段からパケットを読出し、第２の記憶手段に出力する出力レートを制御する出力レート制御手段とをさらに設けるようにすることができる。
【００２３】
請求項５に記載のデコード方法は、パケットを単位として伝送されてくる可変ビットレートのデータを複数のパケットとして第１のメモリに記憶し、第１のメモリより読出された１つのパケットを第２のメモリに記憶するとともに、第１のメモリに記憶されているデータからパケットの間隔に対応する間隔データを抽出し、抽出した間隔データに対応して、第１のメモリに記憶したデータを読出し、第２のメモリに出力する出力レートを制御し、第２のメモリより出力されたデータからタイムスタンプを抽出し、抽出されたタイムスタンプを用いてシステムクロックを生成し、生成されたシステムクロックを利用して第２のメモリより出力されたデータをデコードすることを特徴とする。
【００２４】
請求項６に記載のエンコードシステムは、データを可変ビットレートでエンコードするエンコード手段と、エンコードされたデータをタイムスタンプを付加してパケットにするパケット化手段と、所定の区間ごとに、パケットを伝送するときのデータレートを設定する設定手段と、データレートに対応して、パケットの伝送間隔を演算する演算手段と、データレートに対応するデータレートデータとともに、パケットを、演算手段により演算された伝送間隔で伝送する伝送手段とを備えることを特徴とする。
【００２５】
請求項７に記載のエンコード方法は、データを可変ビットレートでエンコードし、エンコードしたデータを、タイムスタンプを付加してパケットにする一方、所定の区間ごとに、パケットを伝送するときのデータレートを設定し、データレートに対応して、パケットの伝送間隔を演算し、データレートに対応するデータレートデータとともに、パケットを、演算した伝送間隔で伝送することを特徴とする。
【００２６】
請求項８に記載のエンコードデータ記録装置は、入力された、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものと、そのパケットを伝送するときのデータレートに対応するデータレートデータとを記憶する記憶手段と、記憶手段に記憶されたデータを読み出し、記録媒体に記録する記録手段とを備えることを特徴とする。
【００２７】
請求項９に記載のエンコードデータ記録方法は、入力された、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものと、そのパケットを伝送するときのデータレートに対応するデータレートデータとを記憶し、記憶したデータを読み出し、記録媒体に記録することを特徴とする。
【００２８】
請求項１０に記載のエンコードデータ伝送装置は、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている記録媒体から、データを読み出す読み出し手段と、データから、データレートデータを検出する検出手段と、データレートデータに対応して、パケットの伝送間隔を演算する演算手段と、データレートデータとともに、パケットを、演算手段により演算された伝送間隔で伝送する伝送手段とを備えることを特徴とする。
【００２９】
請求項１１に記載のエンコードデータ伝送方法は、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている記録媒体から、データを読み出し、データから、データレートデータを検出し、データレートデータに対応して、パケットの伝送間隔を演算し、データレートデータとともに、パケットを、演算した伝送間隔で伝送することを特徴とする。
【００３０】
請求項１２に記載の記録媒体は、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されていることを特徴とする。
【００３２】
【作用】
請求項１に記載のデコードシステムにおいては、第１の記憶手段は、パケットを単位として伝送されてくる可変ビットレートのデータを複数のパケットとして記憶し、第２の記憶手段は、第１の記憶手段より読出された１つのパケットを記憶し、間隔データ検出手段は、データとともに伝送されてくるパケットの間隔に対応する間隔データを検出するようになされている。そして、遅延時間制御手段は、間隔データ検出手段の検出結果に対応して、パケットが第１の記憶手段に記憶された後、第２の記憶手段から読出されるまでの遅延時間を制御するようになされている。
【００３４】
請求項５に記載のデコード方法においては、パケットを単位として伝送されてくる可変ビットレートのデータが複数のパケットとして第１のメモリに記憶され、第１のメモリより読出された１つのパケットが第２のメモリに記憶され、第１のメモリに記憶されているデータからパケットの間隔に対応する間隔データが抽出されるようになされている。また、抽出した間隔データに対応して、第１のメモリに記憶したデータを読出し、第２のメモリに出力する出力レートが制御され、第２のメモリより出力されたデータからタイムスタンプが抽出されるようになされている。さらに、抽出されたタイムスタンプを用いてシステムクロックが生成され、生成されたシステムクロックを利用して第２のメモリより出力されたデータがデコードされるようになされている。
【００３５】
請求項６に記載のエンコードシステムにおいては、エンコード手段は、データを可変ビットレートでエンコードし、パケット化手段は、エンコードされたデータをタイムスタンプを付加してパケットにするようになされている。また、設定手段は、所定の区間ごとに、パケットを伝送するときのデータレートを設定し、演算手段は、データレートに対応して、パケットの伝送間隔を演算するようになされている。そして、伝送手段は、データレートに対応するデータレートデータとともに、パケットを、演算手段により演算された伝送間隔で伝送するようになされている。
【００３６】
請求項７に記載のエンコード方法においては、データが可変ビットレートでエンコードされ、エンコードしたデータが、タイムスタンプを付加されてパケットにされる一方、所定の区間ごとに、パケットを伝送するときのデータレートが設定され、データレートに対応して、パケットの伝送間隔が演算されるようになされている。そして、データレートに対応するデータレートデータとともに、パケットが、演算した伝送間隔で伝送されるようになされている。
【００３７】
請求項８に記載のエンコードデータ記録装置においては、記憶手段は、入力された、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものと、そのパケットを伝送するときのデータレートに対応するデータレートデータとを記憶し、記録手段が、記憶手段に記憶されたデータを読み出し、記録媒体に記録するようになされている。
【００３８】
請求項９に記載のエンコードデータ記録方法においては、入力された、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものと、そのパケットを伝送するときのデータレートに対応するデータレートデータとが記憶され、記憶したデータが読み出され、記録媒体に記録されるようになされている。
【００３９】
請求項１０に記載のエンコードデータ伝送装置においては、読み出し手段は、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている記録媒体から、データを読み出し、検出手段は、データから、データレートデータを検出するようになされている。また、演算手段は、データレートデータに対応して、パケットの伝送間隔を演算し、伝送手段は、データレートデータとともに、パケットを、演算手段により演算された伝送間隔で伝送するようになされている。
【００４０】
請求項１１に記載のエンコードデータ伝送方法においては、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている記録媒体から、データが読み出され、そのデータから、データレートデータが検出されるようになされている。また、データレートデータに対応して、パケットの伝送間隔が演算され、データレートデータとともに、パケットが、演算した伝送間隔で伝送されるようになされている。
【００４１】
請求項１２に記載の記録媒体においては、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている。
【００４２】
【実施例】
以下に、本発明の実施例を説明するが、その前に、特許請求の範囲に記載の発明の各手段と以下の実施例との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施例（但し、一例）を付加して、本発明の特徴を記述すると、次のようになる。
【００４４】
請求項１に記載のデコードシステムは、パケットを単位として伝送されてくる可変ビットレートのデータを複数のパケットとして記憶する第１の記憶手段（例えば、図４に示すバッファメモリ４１Ａなど）と、第１の記憶手段より読出された１つのパケットを記憶する第２の記憶手段（例えば、図４に示すバッファメモリ４１Ｂなど）と、データとともに伝送されてくるパケットの間隔に対応する間隔データを検出する間隔データ検出手段（例えば、図４に示す間隔検出回路６１など）と、間隔データ検出手段の検出結果に対応して、パケットが第１の記憶手段に記憶された後、第２の記憶手段から読出されるまでの遅延時間を制御する遅延時間制御手段（例えば、図４に示す遅延時間制御回路６３など）とを備えることを特徴とする。
【００４５】
請求項２に記載のデコードシステムは、遅延時間制御手段が、第１の記憶手段の遅延時間と第２の記憶手段の遅延時間の合計の時間が、予め設定された所定の時間になるように、第１の記憶手段と第２の記憶手段を制御することを特徴とする。
【００４６】
請求項３および請求項４に記載のデコードシステムは、第１の記憶手段に記憶されているパケットの量を検出する記憶量検出手段（例えば、図４に示すカウンタ４３など）と、記憶量検出手段の検出結果に対応して、第１の記憶手段からパケットを読出し、第２の記憶手段に出力する出力レートを制御する出力レート制御手段（例えば、図４に示す出力レート制御回路５５など）とをさらに備えることを特徴とする。
【００４７】
請求項６に記載のエンコードシステムは、データを可変ビットレートでエンコードするエンコード手段（例えば、図８に示すエンコーダ１など）と、データに付加するタイムスタンプを発生する発生手段（例えば、図８に示すタイムスタンプ発生回路８１など）と、エンコードされたデータをタイムスタンプを付加してパケットにするパケット化手段（例えば、図８に示すパケット化回路８２など）と、所定の区間ごとに、パケットを伝送するときのデータレートを設定する設定手段（例えば、図８に示す区間ビットレート値設定回路９１など）と、データレートに対応して、パケットの伝送間隔を演算する演算手段（例えば、図８に示す間隔演算設定回路９３など）と、データレートに対応するデータレートデータとともに、パケットを、演算手段により演算された伝送間隔で伝送する伝送手段（例えば、図８に示すパケット出力回路９２など）とを備えることを特徴とする。
【００４８】
請求項８に記載のエンコードデータ記録装置は、入力された、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものと、そのパケットを伝送するときのデータレートに対応するデータレートデータとを記憶する記憶手段（例えば、図９に示すバッファ１１１など）と、記憶手段に記憶されたデータを読み出し、記録媒体に記録する記録手段（例えば、図９に示す記録回路１１２など）とを備えることを特徴とする。
【００４９】
請求項１０に記載のエンコードデータ伝送装置は、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている記録媒体から、データを読み出す読み出し手段（例えば、図１１に示す読み出し制御回路１０２など）と、データから、データレートデータを検出する検出手段（例えば、図１１に示すビットレート検出器１０４など）と、データレートデータに対応して、パケットの伝送間隔を演算する演算手段（例えば、図１１に示す間隔演算設定回路１０５など）と、データレートデータとともに、パケットを、演算手段により演算された伝送間隔で伝送する伝送手段（例えば、図１１に示す送出器１０６など）とを備えることを特徴とする。
【００５０】
なお、勿論この記載は、各手段を上記したものに限定することを意味するものではない。
【００５１】
図１は、本発明のエンコードシステムを構成するシステムエンコーダ２の構成例を表している。この実施例においても、データ伝送システムは、図１２に示した場合と同様に構成される。そして、エンコードシステムは、エンコーダ１とシステムエンコーダ２により構成され、このうちのシステムエンコーダ２が図１に示すように構成される。
【００５２】
この実施例においては、エンコーダ１より供給されたエンコードされたビデオデータやオーディオデータが、パケット化回路８２に入力され、パケット化される。また、タイムスタンプ発生回路８１は、エンコーダ１が出力するエンコード時刻に対応する情報（時刻情報）としての、例えばタイムスタンプを発生し、パケット化回路８２に出力する。パケット化回路８２は、このタイムスタンプをパケットのヘッダに付加する。
【００５３】
パケット化回路８２が出力するパケット化されたデータは、パケットサイズのバッファメモリ８３に供給され、記憶された後、再び読み出され、合成回路８４を介してネットワーク３に伝送される。
【００５４】
一方、間隔検出器８５は、バッファメモリ８３に１パケット分のデータが記憶されると、その検出信号の入力を受ける。
【００５５】
カウンタ８７は、発振器（ＯＳＣ）８６が出力するクロックをカウントし、そのカウント値を間隔検出器８５に出力する。間隔検出器８５は、バッファメモリ８３から１パケット分のデータが記憶されたことを表す信号の入力を受けたとき、そのときカウンタ８７が保持するカウント値を、パケットの間隔を表すデータ（パケット長は一定であるから、このパケットの間隔を表すデータ（間隔データ）は、パケットを伝送するときのデータレートに対応しているともいえる）として取り込み、このカウント値を合成回路８４に出力する。合成回路８４は、この間隔データをネットワーク３上に伝送する。
【００５６】
また、間隔検出器８５が間隔データを出力したとき、カウンタ８７はリセットされ、次のデータが１パケット分バッファメモリ８３に記憶されるまでのタイミングの計時動作を開始する。
【００５７】
このようにして、この実施例においては、エンコーダ１によりエンコードされたビデオデータおよびオーディオデータが、システムエンコーダ２においてパケット化され、ネットワーク３上に伝送されるとともに、間隔データが併せてネットワーク３上に伝送される。
【００５８】
図２は、合成回路８４により合成され、出力されるパケットデータと、パケットの間隔データとの時間的関係を表している。同図に示すように、第ｎパケットのデータに先行して、第ｎパケットの間隔データが伝送されるようになされている。
【００５９】
上記実施例においては、この間隔データを、パケット化されたデータとは異なるチャンネル（フォーマット）のデータとしてネットワーク３上に伝送するようにしたが、この間隔データもタイムスタンプなどと同様にパケット化して、伝送するようにすることも可能である。
【００６０】
このように、ネットワーク３を介して伝送されたデータは、図１２に示した従来の場合と同様に、システムデコーダ４に供給され、システムクロックが生成される。
【００６１】
図３は、システムデコーダ４の構成例を示している。同図に示すように、ネットワーク３より伝送されてきたデータは、調整回路３１に入力され、そこにおいて、パケット間隔の変化と遅延ゆらぎに対応する調整処理が行われた後、システムデコード部１３に入力され、オーディオストリームとビデオストリームに分解された後、デコーダ５に供給される。
【００６２】
また、タイムスタンプ取出回路１１は、調整回路３１の出力からタイムスタンプを取り出し、ＰＬＬ回路１２に出力している。ＰＬＬ回路１２は、図１４に示した場合と同様に構成され、タイムスタンプを基にシステムクロックを生成し、デコーダ５に出力する。
【００６３】
図４は、調整回路３１の構成例を示している。ネットワーク３を介して伝送されてきたパケット化されたデータは、バッファメモリ４１Ａに入力され、一旦記憶された後、再び読み出され、バッファメモリ４１Ｂに供給され、そこで再び記憶された後、そこからさらに読み出されて、システムデコード部１３およびタイムスタンプ取出回路１１に出力されるようになされている。バッファメモリ４１Ａは、複数の整数個のパケットに対応する容量を有しており（即ち、複数の整数個のパケットを記憶するようになされており）、バッファメモリ４１Ｂは、パケットサイズの容量（１パケット分の容量）とされている。
【００６４】
間隔検出回路６１は、ネットワーク３から伝送されてきたデータから間隔データを検出し、その検出出力をパラメータ設定回路６２に出力している。パラメータ設定回路６２は、検出した間隔データに対応して、遅延時間制御回路６３における区間遅延時間と付加遅延時間、サンプリングタイム発生器４９におけるバッファメモリ４１Ａのパケットの記憶量を検出するためのサンプリングタイムＳＴ、参照レベル発生器４５における参照レベルＲＥＦ、変換回路５１における出力レートＯＲ、出力レートの最大値ＭＡＸＲ、出力レートの最小値ＭＩＮＲ、出力レートの変更幅Δなどのパラメータを所定の値に設定させる。
【００６５】
パケット検出器４２は、バッファメモリ４１Ａに１パケット分のデータが記憶されるとこれを検出し、その検出パルスを、カウンタ４３の加算入力端子に供給する。カウンタ４３の減算入力端子には、比較器５３が出力するパケット出力パルスが入力されている。カウンタ４３は、パケット検出器４２からのパルスが入力される毎に、カウント値を１だけインクリメントし、比較器５３からパルスが入力される毎に、そのカウント値を１だけデクリメントする。
【００６６】
タイミング信号発生回路４６のカウンタ４７は、発振器（ＯＳＣ）５０が出力するクロックをカウントし、そのカウント値を比較器４８に出力している。比較器４８は、カウンタ４７のカウント値とサンプリングタイム発生器４９の出力とを比較し、両者が等しくなったとき、比較器４４にイネーブル信号を出力する。カウンタ４７は、このイネーブル信号に基づいてリセットされるようになされている。
【００６７】
比較器４４は、カウンタ４３のカウント値と、参照レベル発生器４５の参照レベルとを比較し、その比較結果を変換回路５１に出力している。
【００６８】
変換回路５１は、比較器４４の出力から出力レートＯＲを演算し、その演算結果を出力レート設定回路５２に設定するようになされている。カウンタ５４は、発振器５０の出力するクロックを計数し、そのカウント値を比較器５３に出力している。比較器５３は、出力レート設定回路５２の出力とカウンタ５４のカウント値とを比較し、両者が等しくなったとき、パケット出力パルスをカウンタ４３の減算入力端子に出力するとともに、出力レート制御回路５５に出力している。
【００６９】
出力レート制御回路５５は、このパケット出力パルスが入力されたとき、バッファメモリ４１Ａから１パケット分のデータを出力するように、バッファメモリ４１Ａを制御する。カウンタ５４は、比較器５３が出力するパケット出力パルスに基づいてリセットされるようになされている。
【００７０】
次に、図４の実施例の動作について、図５と図６のフローチャートを参照して説明する。
【００７１】
ネットワーク３より入力されたパケット単位のデータは、バッファメモリ４１Ａに記憶され、所定の時間だけ（区間遅延時間ＴＡだけ）遅延された後、バッファメモリ４１Ａから読み出され、バッファメモリ４１Ｂに記憶される。そして、バッファメモリ４１Ｂにより、付加遅延時間ＴＢだけ遅延された後、バッファメモリ４１Ｂから読み出され、システムデコード部１３とタイムスタンプ取出回路１１に供給される。
【００７２】
このバッファメモリ４１Ａと４１Ｂにおける区間遅延時間ＴＡと付加遅延時間ＴＢ、並びにバッファメモリ４１Ａにおける出力レート（読み出しレートＯＲ）は、次のようにして、パケット化されたデータとともにネットワーク３を介して伝送されてくる間隔データに基づいて制御される。
【００７３】
即ち、間隔検出回路６１は、ネットワーク３を介して間隔データが伝送されてくるとこれを検出し、その検出信号をパラメータ設定回路６２に出力する。パラメータ設定回路６２は、この間隔データを検出し、図５のフローチャートに示す処理を実行する。
【００７４】
最初に、ステップＳ１において、パラメータ設定回路６２は、間隔データを受信すると、ステップＳ２に進み、次の演算式に従って、区間遅延時間ＴＡを演算する。
ＴＡ＝（ＩＮＴ［ｄ／Ｔ］＋０．５）×Ｔ      ・・・（１）
ここで、ＩＮＴ［］は、［］内の演算値の整数（小数点を切り捨てたもの）を表し、また、ｄは定数であり、バッファメモリ４１Ａに記憶されているパケットの数をサンプリングする時間間隔に対応している。さらに、Ｔは、間隔データより検出されたパケットの間隔時間（到着間隔時間）である。
【００７５】
パラメータ設定回路６２は、上記式に従って区間遅延時間ＴＡを演算すると、この遅延時間を遅延時間制御回路６３に出力する。遅延時間制御回路６３は、バッファメモリ４１Ａに１パケット分のデータが入力された後、出力されるまでの遅延時間が、この区間遅延時間ＴＡになるように、バッファメモリ４１Ａを制御する。
【００７６】
次にステップＳ３に進み、バッファメモリ４１Ｂにおける付加遅延時間ＴＢを、次式より演算する。
ＴＢ＝ＴＶ−ＴＡ      ・・・（２）
ここで、ＴＶは、バッファメモリ４１Ａにおける区間遅延時間ＴＡと、バッファメモリ４１Ｂにおける付加遅延時間ＴＢの合計の遅延時間として予め設定されている遅延時間（平均遅延時間）であり、次式により規定される定数である。
ＴＶ＝ｄ＋ＴＭＡＸ／２  ・・・（３）
ＴＭＡＸは間隔Ｔの最大値である。
【００７７】
そして、この付加遅延時間ＴＢを遅延時間制御回路６３に出力する。遅延時間制御回路６３は、データがバッファメモリ４１Ｂに入力された後、読み出されるまでの時間が、この付加遅延時間ＴＢになるように、バッファメモリ４１Ｂを制御する。即ち、このバッファメモリ４１Ａと４１Ｂの区間遅延時間ＴＡと付加遅延時間ＴＢにより、合計の遅延時間が平均遅延時間ＴＶとなるように制御されることになる。
【００７８】
また、パラメータ設定回路６２は、サンプリングタイム発生器４９におけるサンプリングタイムＳＴを、次式により演算する。
ＳＴ＝ＴＡ＋ｄ      ・・・（４）
【００７９】
パラメータ設定回路６２は、このサンプリングタイムＳＴを演算したとき、その演算した値をサンプリングタイム発生器４９に出力し、設定させる。
【００８０】
さらに、パラメータ設定回路６２は、次式より、バッファメモリ４１Ａにおける出力レート（読み出しレート）ＯＲを、次式により演算する。
ＯＲ＝１／Ｔ      ・・・（５）
【００８１】
また、この出力レートＯＲの最大値ＭＡＸＲ、最小値ＭＩＮＲ、および変更幅Δの値を、到着間隔時間Ｔに対応して演算する。
【００８２】
このようにして求められた出力レートＯＲ、出力レートＯＲの最大値ＭＡＸＲ、最小値ＭＩＮＲ、および変更幅Δは、それぞれ変換回路５１に供給される。変換回路５１は、このようにして設定されたパラメータに従って、比較器４４の出力から所定の出力レートＯＲを求め、出力レート設定回路５２に出力するようになされている。なお、その処理の詳細については後述する。
【００８３】
以上のようにして、ステップＳ３の処理が完了した後、ステップＳ４において、パラメータ設定回路６２は、間隔検出回路６１より新たに出力される間隔データ（間隔時間Ｔ）の入力を受け、ステップＳ５において、新たに検出された間隔時間Ｔが、直前の間隔時間Ｔと異なる値に変化しているか否かを判定する。新たな間隔時間Ｔが、直前の間隔時間Ｔと等しいと判定された場合においては、ステップＳ６に進み、サンプリングタイムＳＴを次式に従って演算する。
ＳＴ＝ｄ      ・・・（６）
【００８４】
そして、このようにして設定したサンプリングタイムＳＴを、サンプリングタイム発生器４９に出力し、設定させる。これにより、比較器４８は、カウンタ４７の値が一定の値（ｄに対応する値）になる度に、比較器４４にイネーブル信号を出力することになる。
【００８５】
出力レートＯＲ、区間遅延時間ＴＡ、付加遅延時間ＴＢ、最大値ＭＡＸＲ、最小値ＭＩＮＲ、および変更幅Δは、変更されず、前の値がそのまま継続的に使用される。
【００８６】
ステップＳ６の処理の次にステップＳ４に戻り、それ以降の処理を繰り返し実行する。
【００８７】
一方、ステップＳ５において、間隔時間Ｔが、直前の間隔時間Ｔと異なる値に変化していると判定された場合においては、ステップＳ７に進む。ステップＳ７の処理は、基本的に、ステップＳ２とステップＳ３における処理と同様の処理である。即ち、区間遅延時間ＴＡと出力レートＯＲがそれぞれステップＳ２，Ｓ３における場合と同様に、次式に従って演算される。
ＴＡ＝（ＩＮＴ［ｄ／Ｔ］＋０．５）×Ｔ      ・・・（７）
ＯＲ＝１／Ｔ                              ・・・（８）
【００８８】
また、最大値ＭＡＸＲ、最小値ＭＩＮＲ、および変更幅Δも、新たな間隔時間Ｔに対応して演算される。ただし、付加遅延時間ＴＢは、次式に従って演算される。
ＴＢ＝ＴＡＮ−ＴＡＯ                          ・・・（９）
ここで、ＴＡＮは、新たに演算された区間遅延時間ＴＡであり、ＴＡＯは、それまでの区間遅延時間ＴＡである。
【００８９】
また、サンプリングタイムＳＴは、ステップＳ６における場合と同様に、次式に従って演算される。
ＳＴ＝ｄ                                    ・・・（１０）
【００９０】
ステップＳ７の処理の次にステップＳ４に戻り、それ以降の処理が繰り返し実行される。
【００９１】
以上のようにして、バッファメモリ４１Ａと４１Ｂの区間遅延時間ＴＡと付加遅延時間ＴＢが、間隔時間Ｔに対応して、遅延時間制御回路６３により適宜制御されるとともに、サンプリングタイム発生器４９のサンプリングタイムＳＴ、変換回路５１における出力レートＯＲ、最大値ＭＡＸＲ、最小値ＭＩＮＲ、および変更幅Δが、間隔時間Ｔに対応して所定の値に変更される処理が繰り返し実行される。
【００９２】
ここで、区間遅延時間ＴＡと、付加遅延時間ＴＢについて、具体的数値を例にあげて、さらに説明する。いま、バッファメモリ４１Ａに、１０Ｍｂｐｓのデータが、３秒間隔で到着するか、または３Ｍｂｐｓのデータが１０秒間隔で到着するものとする。また、パケット検出器４２が、バッファメモリ４１Ａに１パケット分のデータが入力されたことを検出する間隔ｄ（但し、カウンタ４７のカウント値の時間換算値）は、３４秒であるとする。この場合、カウンタ４３によるカウント値ＢＬ（バッファメモリ４１Ａに記憶されたパケットの数）は、次式で表される。
ＢＬ＝ＩＮＴ［ｄ／Ｔ］          ・・・（１１）
【００９３】
カウンタ４３のカウント値ＢＬは整数となるから、１０Ｍｂｐｓのデータが入力されたとき、ＢＬ＝１１となり、３Ｍｂｐｓのデータが入力されたとき、ＢＬ＝３となる。従って、バッファメモリ４１Ａにおける区間遅延時間ＴＡは、（１）式より、３４．５秒（＝（ＩＮＴ［３４／３］＋０．５）×３）となる。
【００９４】
バッファメモリ４１Ａの後段のバッファメモリ４１Ｂは、バッファメモリ４１Ａの区間遅延時間ＴＡの変動を吸収し、全体としての平均遅延時間ＴＶを一定にするためのものであり、到着するデータの間隔の最大値の１／２の調整が可能であればよい。いまの場合、この最大値は、１０秒（間隔は１０秒、または３秒）であるから、５秒（＝１０／２）の調整が可能であればよいことになり、平均遅延時間ＴＶは、（３）式より、３９秒（＝３４＋５）となる。したがって、付加遅延時間ＴＢは、４．５秒（＝３９−３４．５）となる。
【００９５】
これに対して、３Ｍｂｐｓのデータが入力される場合、区間遅延時間ＴＡは、３５秒（＝（ＩＮＴ［３４／１０］＋０．５）×１０）となり、付加遅延時間ＴＢは、４秒（＝３９−３５）となる。
【００９６】
このようにして、バッファメモリ４１Ａの区間遅延時間ＴＡが、バッファメモリ４１Ａに記憶されているパケットの数（整数）に対応して制御されるが、実際には、バッファメモリ４１Ａには、検出された数（整数）以上のデータが記憶される。この実際のデータが、整数で規定される遅延時間だけ遅延されるので、バッファメモリ４１Ａにおける実際のデータの遅延時間は、区間遅延時間ＴＡとは異なる値となる。そこで、後段のバッファメモリ４１Ｂにより、さらに付加遅延時間ＴＢだけ遅延して、合計の遅延時間を、平均遅延時間ＴＶの一定値とするのである。
【００９７】
一方、これらのパラメータが、上述したようにして、所定の値に設定される処理が実行されるのと並行して、比較器４４，４８，５３などは、図６に示す処理を実行する。
【００９８】
カウンタ４３は、バッファメモリ４１Ａに１パケット分のデータが記憶されたことを、パケット検出器４２が検出したとき、その出力する検出パルスをカウントアップする。また、比較器５３が出力レート制御回路５５にパケット出力パルスを出力し、バッファメモリ４１Ａに記憶されている１パケット分のデータの読み出し（出力）を指令したとき、その比較器５３が出力するパケット出力パルスをカウントダウンする。その結果、カウンタ４３には、バッファメモリ４１Ａに記憶されているパケットの数に対応する値が保持される。
【００９９】
一方、比較器４８は、カウンタ４７のカウント値を、サンプリングタイム発生器４９に設定されているサンプリングタイムＳＴと比較し、カウント値がサンプリングタイムＳＴと等しくなったとき、比較器４４にイネーブル信号を出力する。カウンタ４７は、比較器４８がイネーブル信号を出力したときリセットされ、再び発振器５０が出力するクロックのカウント動作を開始する。このような動作が繰り返される結果、タイミング信号発生回路４６の比較器４８は、一定の周期で（サンプリングタイム発生器４９に設定されているサンプリングタイムＳＴに対応する周期で）イネーブル信号を発生することになる。
【０１００】
ステップＳ２１において、比較器４４は、タイミング信号発生回路４６の比較器４８がイネーブル信号を出力したタイミングにおいて、カウンタ４３のカウント値（ＢＬ）を、参照レベル発生器４５に設定されている参照レベル（ＲＥＦ）と比較する。
【０１０１】
比較器４４が、カウンタ４３のカウント値ＢＬと、参照レベル発生器４５の参照レベルＲＥＦとが等しいと判定した場合、ステップＳ２２に進み、変換回路５１は、出力レート設定回路５２に設定する出力レートＯＲを、現在の出力レートＯＲのままとさせる。その後、ステップＳ２１に戻り、それ以降の処理を繰り返し実行する。
【０１０２】
これに対して、ステップＳ２１において、カウンタ４３のカウント値ＢＬと、参照レベル発生器４５の参照レベルＲＥＦが等しくないと判定された場合においては、ステップＳ２３に進み、カウント値ＢＬが参照レベルＲＥＦより大きいか否かが判定される。
【０１０３】
カウント値ＢＬが参照レベルＲＥＦより大きいと判定された場合においては、ステップＳ２４に進み、出力レート設定回路５２において設定されている出力レートＯＲに、そのとき設定されている変更幅Δを加算した値（ＯＲ＋Δ）が、そのとき設定されている出力レートの最大値ＭＡＸＲより小さいか否かが判定される。ＯＲ＋Δが、ＭＡＸＲより小さい場合においては、ステップＳ２５に進み、現在の出力レートＯＲに、変更幅Δを加算した値（ＯＲ＋Δ）を、新たな出力レートＯＲとして設定する。これに対して、ステップＳ２４において、ＯＲ＋Δが、ＭＡＸＲと等しいか、それより大きいと判定された場合においては、ステップＳ２６に進み、出力レートＯＲとして最大値ＭＡＸＲを設定する。
【０１０４】
即ち、変換回路５１は、比較器４４が出力する値が正であるとき（カウンタ４３のカウント値ＢＬが参照レベルＲＥＦより大きいとき）、変更幅Δに対応する分だけ大きい出力レートを、出力レート設定回路５２に出力する。これにより、出力レート設定回路５２において、それまで設定されていた出力レートＯＲが、変更幅Δ分だけ増加された値に変更される。
【０１０５】
これに対して、ＯＲ＋Δの値がＭＡＸＲと等しいか、それより大きい場合においては、変換回路５１は、出力レート設定回路５２に、出力レートとして最大値ＭＡＸＲを設定させる。
【０１０６】
一方、ステップＳ２３において、カウント値ＢＬが参照レベルＲＥＦと等しいか、それより小さいと判定された場合においては、ステップＳ２７に進み、出力レートＯＲから変更幅Δを減算した値（ＯＲ−Δ）が、出力レートの最小値ＭＩＮＲより大きいか否かが判定される。ＯＲ−Δが、ＭＩＮＲより大きいと判定された場合においては、ステップＳ２８に進み、現在の出力レートＯＲから変更幅Δを減算した値ＯＲ−Δを、新たな出力レートＯＲとして設定させる。
【０１０７】
これに対して、ステップＳ２７において、ＯＲ−ΔがＭＩＮＲと等しいか、それより小さいと判定された場合においては、ステップＳ２９に進み、新たな出力レートＯＲとして最小値ＭＩＮＲを設定させる。
【０１０８】
即ち、変換回路５１は、カウント値ＢＬが参照レベルＲＥＦと等しいか、それより小さい場合においては、現在の出力レートＯＲから変更幅Δを減算した値が、ＭＩＮＲより大きいか否かを判定する。そして、ＯＲ−ΔがＭＩＮＲより大きい場合においては、現在の出力レートＯＲから変更幅Δ分だけ減算した値を、新たな出力レートＯＲとして、出力レート設定回路５２に設定させる。これに対して、ＯＲ−ΔがＭＩＮＲと等しいか、それより小さくなる場合においては、新たな出力レートＯＲとして、最小値ＭＩＮＲを出力レート設定回路５２に設定させる。
【０１０９】
比較器５３は、発振器５０の出力するクロックをカウントしているカウンタ５４のカウント値を、出力レート設定回路５２において設定されている出力レートＯＲと比較し、両者が等しくなったとき、パケット出力パルスを発生する。出力レート制御回路５５は、このパケット出力パルスが入力されたとき、バッファメモリ４１Ａを制御し、１パケット分のデータを読み出させ、バッファメモリ４１Ｂに出力させる。
【０１１０】
このようにして、バッファメモリ４１Ａから出力レート設定回路５２において設定した出力レートＯＲに対応して、データの読み出し（出力）動作が行われる。
【０１１１】
以上のようにして、バッファメモリ４１Ａに記憶されているパケットの数が多くなれば、出力レートＯＲも、それだけ大きい値に調整される。これに対して、パケットの数が少なくなれば、出力レートＯＲも小さい値に調整される。
【０１１２】
従って、パケットの到着間隔が変化し、かつ、ネットワーク３上において、遅延ゆらぎが発生したとしても、調整回路３１でこれを吸収することができる。その結果、ＰＬＬ回路１２の構成を簡略化することが可能となり、また、ネットワーク３に対する遅延ゆらぎをできるだけ小さくするなどの要請を緩和させることが可能となる。
【０１１３】
なお、上述の実施例においては、間隔データとして、パケットの間隔を表すデータを伝送するようにしたが、パケットの間隔と、パケットを伝送するときのデータレート（ビットレート）とは対応しているから、間隔データとしては、そのデータレートを表すデータを伝送することも可能である。この場合、図４の間隔検出器６１には、データレートを表す間隔データ（以下、適宜、データレートデータという）を検出させ、その結果認識されるデータレートから、パケットの間隔を算出させるようにすれば良い。即ち、例えばパケットをｘ１［Ｍｂｐｓ］のデータレートで伝送するときの間隔がｙ１［秒］である場合、間隔検出器６１には、データレートデータとしてｘ２［Ｍｂｐｓ］が受信されたときに、式ｙ１×ｘ１／ｘ２にしたがって、パケットの間隔を求めさせることができる。
【０１１４】
さらに、上述の実施例においては、図２に示したように、パケットを伝送する前ごとに、間隔データを伝送するようにしたが、この他、間隔データ（またはデータレートデータ）は、直前に伝送した間隔データ（データレートデータ）と異なる場合のみ伝送するようにすることも可能である。
【０１１５】
即ち、エンコーダ１での符号化は、所定の区間（時間）ごとに区切って考えれば、固定レートで行われる。そして、各区間のデータレート（ビットレート）は、エンコーダ１における発生符号量によって変化される。つまり、エンコーダ１における発生符号量が多い区間においては、データレートが高くされ（従って、伝送するパケットの数が増加するので、パケットの間隔が狭くされる）、また発生符号量が少ない区間においては、データレートが低くされる（従って、伝送するパケットの数が減少するので、パケットの間隔が広くされる）（このように所定の区間ごとのデータレートが変化するので、全体として可変レートとなる）。
【０１１６】
ここで、図７は、エンコーダ１での符号化が、所定の区間ごとに、固定レートで行われる様子を示している。同図（ａ）においては、最初の区間では３Ｍｂｐｓで、その次の区間では２Ｍｂｐｓで、さらにその次の区間では４Ｍｂｐｓで、それぞれ符号化が行われている様子を示している。同図（ｂ）に示すように、データレートの高い、例えば４Ｍｂｐｓの区間では、パケットの間隔が狭くなり、データレートの低い、例えば２Ｍｂｐｓの区間では、パケットの間隔が広くなる。
【０１１７】
この場合、各区間のデータレートは固定であるから、同図（ｂ）に示すように、各区間のデータを伝送する前だけに、その区間のデータを伝送するときのデータレートに対応するデータレートデータを配置したパケット（データレート値パケット）（図中、影を付してある部分）を伝送し、その後に、そのデータレートに対応した間隔で、データをパケット化したものを伝送することができる。
【０１１８】
このようにして伝送が行われる場合においては、パラメータ設定回路６２には、図５のフローチャートに示したステップＳ１乃至Ｓ３の処理を行わせた後、データレートデータを受信したときにはステップＳ７の処理を行わせ、データレートデータを受信していないときにはステップＳ６の処理を行わせることで、上述したようにデコードを行うことができる。
【０１１９】
この場合、パケットを伝送する前ごとに、データレートデータ（間隔データ）を伝送する場合に比較して、伝送効率を向上させることができる。
【０１２０】
なお、固定レートとする区間は、例えばデータの種類に応じて設定することが可能である。即ち、上述の実施例のように、ビデオ信号およびオーディオ信号の両方を伝送する場合においては、ビデオ信号は、例えば１５フレーム単位などで、固定レートとして伝送（符号化）し、オーディオ信号は、例えば１秒単位などで、固定レートとして伝送（符号化）するようにすることができる。
【０１２１】
図８は、図７（ｂ）で説明したようにパケットの出力を行うエンコーダシステムの構成例を示している。なお、図中、図１における場合と対応する部分については、同一の符号を付してあり、その説明は、適宜省略する。
【０１２２】
区間ビットレート値設定回路９１においては、エンコーダ１が、上述したようにして所定の区間ごとに設定する、データを符号化するレート（データレート）が抽出され、パケット化回路８２および間隔演算設定回路９３に出力される。間隔演算設定回路９３では、区間ビットレート値設定回路９１からデータレートを受信すると、そのデータレートに基づき、パケットを伝送する間隔（パケットの間隔）が演算され、パケット出力回路９２に出力される。パケット出力回路９２は、間隔演算設定回路９３からパケットの間隔を受信すると、その間隔で、パケット化回路８２が出力するパケットを、ネットワーク３に出力する（その間隔に対応して、パケットを出力する速度が調整される）。
【０１２３】
パケット化回路８２は、エンコーダ１から出力される、所定の区間ごとのデータをパケットにする前に、その区間におけるデータレートデータとしての、区間ビットレート値設定回路９１から供給されるデータレートをパケットにし、パケット出力回路９２に出力するようになされている。従って、パケット出力回路９２からは、図７（ｂ）に示したように、各区間ごとに、最初にデータレートデータ（データレート値パケット）が伝送され、その後、そのデータレートに対応する間隔で、データ（本実施例では、ＭＰＥＧ符号化されたデータ）のパケット（データパケット）が伝送される。
【０１２４】
なお、この場合も、データレートデータは、タイムスタンプなどと同様にデータパケットに含めて伝送するようにすることが可能である。
【０１２５】
次に、例えばパケット出力回路９２が出力するデータを、リアルタイムに（直接）伝送するのではなく、記録媒体に一旦記録して蓄積してから伝送することを希望する場合がある。この場合、パケット出力回路９２が出力するデータを、そのまま記録したのでは、あるパケットと次のパケットとの間に間隔があるので、その間隔の分だけ余分な記録容量を必要とすることになる。
【０１２６】
そこで、図９は、本発明のエンコードデータ記録装置の一実施例の構成を示している。バッファ１１１は、パケット出力回路９２から出力されたデータを記憶するようになされている。記録回路１１２は、バッファ１１１に記憶されたデータを読み出し、例えばハードディスク（磁気ディスク）や、光磁気ディスク、磁気テープなどでなる記録媒体１０１に記録するようになされている。なお、バッファ１１１は、データの記憶と読み出しとを同時に行うことができるようになされている。
【０１２７】
以上のように構成されるエンコードデータ記録装置では、パケット出力回路９２から出力されたデータがバッファ１１１に供給されて記憶される。記録回路１１２は、バッファ１１１から、パケット間の間隔の部分をスキップしてデータを読み出し、記録媒体１０１に記録する。この結果、記録媒体１０１には、図１０に示すように、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、データレートデータとともに、間隔をあけずに記録される。
【０１２８】
なお、図１０（ａ）は、ビットレートデータが、データパケットとは別のパケットとされて（データパケットとは異なるフォーマットで）、パケット出力回路９２から出力される場合の記録フォーマットを示しており、また図１０（ｂ）は、ビットレートデータ（ビットレート値）が、データパケットに含められて、パケット出力回路９２から出力される場合の記録フォーマットを示している。
【０１２９】
この場合、データを効率良く記録することができる。
【０１３０】
次に、図１１は、以上のようにして記録媒体１０１に記録されたデータを、ネットワーク３を介して伝送するエンコードデータ伝送装置の一実施例の構成を示している。
【０１３１】
読み出し制御回路１０２は、間隔演算設定回路１０５の制御の下、記録媒体１０１からデータを読み出し、バッファ１０３に供給するようになされている。バッファ１０３は、ＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）メモリなどで構成され、読み出し制御回路１０２からのデータを一時記憶するようになされている。ビットレート値検出器１０４は、バッファ１０３に記憶されたデータを順次読み出し、その中からビットレートデータを検出するようになされている。さらに、ビットレート値検出器１０４は、検出したビットレートデータを間隔演算設定回路１０５に出力するとともに、そのビットレートデータを検出した結果残ったデータ、即ちデータパケットも、間隔演算設定回路１０５に出力するようになされている。間隔演算設定回路１０５は、図８の間隔演算設定回路９３と同様に、ビットレート値検出器１０４からのビットレートデータに基づいて、データパケットを伝送する間隔（パケットの間隔）を演算し、ビットレートデータ（ビットレート値パケット）およびデータパケットとともに、送出器１０６に出力するようになされている。送出器１０６は、間隔演算設定回路１０５からのビットレートデータを送出し、その後、データパケットを、間隔演算設定回路１０５で求められた間隔で送出するようになされている。
【０１３２】
以上のように構成されるエンコードデータ伝送装置においては、図示せぬ操作部が操作されることにより、データの読み出し要求が、読み出し制御回路１０２によって受信されると、読み出し回路１０２は、記録媒体１０１からデータを読み出し、バッファ１０３に供給して記憶させる。バッファ１０３にデータが記憶されると、ビットレート値検出器１０４は、そのデータを順次読み出し、その中からビットレートデータ（ビットレート値パケット）を検出し、そのビットレートデータの検出の結果残ったデータパケットとともに、間隔演算設定回路１０５に出力する。
【０１３３】
間隔演算設定回路１０５では、ビットレート値検出器１０４の出力が、そのまま送出器１０６に出力され、さらに、そのうちのビットレートデータに基づいて、データパケットを伝送する間隔（パケットの間隔）が演算されて、読み出し制御回路１０２および送出器１０６に出力される。
【０１３４】
ここで、読み出し制御回路１０２では、間隔演算設定回路１０５から供給されるパケットの間隔に基づいて、記録媒体１０１からのデータの読み出しが制御される。即ち、パケットの間隔が広い場合には、データの伝送に時間がかかるので、記録媒体１０１からの読み出しレートが低くされ、またパケットの間隔が狭い場合には、データの伝送に時間を要さないので、記録媒体１０１からの読み出しレートが高くされる。
【０１３５】
送出器１０６では、まずビットレートデータが送信され、その後、データパケットが、間隔演算設定回路１０５で求められた間隔で送出される。
【０１３６】
従って、このエンコードデータ伝送装置からは、パケット出力回路９２からデータが出力される場合と同様に、データが出力されるので、図４に示した調整回路３１により、上述したようにしてパケットの到着間隔の変化およびネットワーク３上における遅延ゆらぎを吸収することができる。
【０１３８】
【発明の効果】
請求項１に記載のデコードシステムおよび請求項５に記載のデコード方法によれば、伝送されてくるパケットの間隔データに対応して、パケットの遅延量を適宜制御するようにしたので、可変ビットレートの場合においても、ネットワーク上におけるデータの遅延ゆらぎに拘らず、正確にデータを読み取ることが可能になる。
【０１３９】
請求項６に記載のエンコードシステムおよび請求項７に記載のエンコード方法によれば、データが可変ビットレートでエンコードされ、エンコードしたデータが、タイムスタンプを付加されてパケット化される一方、所定の区間ごとに、パケットを伝送するときのデータレートが設定され、データレートに対応して、パケットの伝送間隔が演算される。そして、データレートに対応するデータレートデータとともに、パケット化したデータが、演算された伝送間隔で伝送される。従って、ネットワーク上において遅延ゆらぎが発生したとしても、データを正確にデコードすることが可能となる。
【０１４０】
請求項８に記載のエンコードデータ記録装置および請求項９に記載のエンコードデータ記録方法によれば、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものと、そのパケットを伝送するときのデータレートに対応するデータレートデータとが記憶され、その後、適宜読み出されて、記録媒体に記録される。従って、データを効率良く記録することができる。
【０１４１】
請求項１０に記載のエンコードデータ伝送装置および請求項１１に記載のエンコードデータ伝送方法によれば、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されている記録媒体から、データが読み出され、そのデータから、データレートデータが検出される。そして、そのデータレートデータに対応して、パケットの伝送間隔が演算され、データレートデータとともに、パケットが、演算された伝送間隔で伝送される。従って、ネットワーク上において遅延ゆらぎが発生したとしても、データを正確にデコードすることが可能となる。
【０１４２】
請求項１１に記載の記録媒体によれば、可変ビットレートでエンコードされたエンコードデータを、タイムスタンプを付加してパケットにしたものが、そのパケットを伝送するときのデータレートに対応するデータレートデータとともに記録されているので、例えばこの記録媒体から読み出したデータを、ネットワークを介して伝送した場合に、そのネットワーク上において遅延ゆらぎが発生したとしても、そのデータを正確にデコードすることが可能となる。
【図面の簡単な説明】
【図１】本発明のシステムエンコーダの構成例を示すブロック図である。
【図２】図１の合成回路８４より出力されるパケットと間隔データの関係を説明するタイミングチャートである。
【図３】本発明のシステムデコーダの構成例を示すブロック図である。
【図４】図３の調整回路３１の構成例を示すブロック図である。
【図５】図４の実施例の動作を説明するフローチャートである。
【図６】図４の実施例の他の動作を説明するフローチャートである。
【図７】エンコーダ１での符号化が、所定の区間ごとに、固定レートで行われる様子を示す図である。
【図８】本発明のシステムエンコーダの他の構成例を示すブロック図である。
【図９】本発明のエンコードデータ記録装置の構成例を示すブロック図である。
【図１０】記録媒体１０１の記録フォーマットを示す図である。
【図１１】本発明のエンコードデータ伝送装置の構成例を示すブロック図である。
【図１２】伝送路の構成を説明する図である。
【図１３】従来のシステムデコーダの構成例を示すブロック図である。
【図１４】図１３のＰＬＬ回路１２の構成例を示すブロック図である。
【符号の説明】
１  エンコーダ
２  システムエンコーダ
３  ネットワーク
４  システムデコーダ
５  デコーダ
１１  タイムスタンプ取出回路
１２  ＰＬＬ回路
１３  システムデコード部
２１  減算器
２２  ローパスフィルタ
２３  ＤＡコンバータ兼ＶＣＯ
２４  カウンタ
３１  調整回路
４１Ａ，４１Ｂ  バッファメモリ
４２  パケット検出器
４３  カウンタ
４４  比較器
４５  参照レベル発生器
４６  タイミング信号発生回路
４７  カウンタ
４８  比較器
４９  サンプリングタイム発生器
５０  発振器
５１  変換回路
５２  出力レート設定回路
５３  比較器
５４  カウンタ
５５  出力レート制御回路
６１  間隔検出回路
６２  パラメータ設定回路
６３  遅延時間制御回路
８１  タイムスタンプ発生回路
８２  パケット化回路
８３  バッファメモリ
８４  合成回路
８５  間隔検出器
８６  発振器
８７  カウンタ
９１  区間ビットレート値設定回路
９２  パケット出力回路
９３  間隔演算設定回路
１０１  記録媒体
１０２  読み出し制御回路
１０３  バッファ
１０４  ビットレート値検出器
１０５  間隔演算設定回路
１０６  送出器
１１１  バッファ
１１２  記録回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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