(57)【特許請求の範囲】
【請求項１】
符号化された画像データからもとの画像データを復元するための画像復号装置であって、
互いに独立にメモリセル選択動作を行うことのできる第１および第２のバンクを含み、クロック信号に同期してデータの入出力が行われる同期型メモリ素子と、
前記符号化された画像データに含まれるサンプリング画素データを受けて所定の復号処理を施してもとの画像データを復元する復号手段と、
前記復号手段により復元された画像データを前記同期型メモリ素子に格納するための制御手段とを備え、前記制御手段は第１の信号成分について画像上水平方向に一列に配列されるサンプリング画像データを、連続して隣接する２画素を単位として交互に前記第１および第２のバンクに格納されるように前記復号手段からの画像データに含まれる画素データを前記同期型メモリ素子へ書込む手段を含む、画像復号装置。
【請求項２】
前記画像データは、さらに、互いに種類が異なり、かつサンプル数の等しい第２および第３の信号成分を含み、
前記制御手段は、前記第２および第３の信号成分について同じサンプリング画素の第２および第３の信号を前記第１および第２のバンクの同じアドレス位置に格納するように前記復元された画像データに含まれるサンプリング画素データを前記同期型メモリ素子に書き込む手段をさらに備える、請求項１記載の画像復号装置。
【請求項３】
前記同期型メモリ素子はＭビットを１ワードとしてワード単位でデータの入出力を行ない、前記画素データの輝度信号線分は、Ｍ／２ビットデータであり、前記所定数は２である、請求項１記載の画像復号装置。
【請求項４】
前記同期型メモリ素子はＭビットを１ワードとしてワード単位でデータの入出力を行い、前記画素データの第１の信号成分はＭビットデータであり、前記制御手段は、２ワードごとに交互に前記第１および第２のバンクに画素データを書込む、請求項１記載の画像復号装置。
【請求項５】
前記同期型メモリ素子は、Ｍビットワードをワード単位で入出力し、前記画素データはＮビットデータあり、前記復号手段は、水平方向のサイズがＬないしＬ＋１の画素ブロックを参照ブロックとして画像データを復元する手段を含み、
前記制御手段はＰ回を単位として交互に前記第１および第２のバンクへアクセスして画素データを読出し、前記復号手段へ与える手段を含み、前記Ｐは、（Ｌ＋１）／（２・Ｍ／Ｎ）以上の整数でありかつ１つのバンクに対し連続してアクセスされるワードの数を示す、請求項１記載の画像復号装置。
【請求項６】
前記同期型メモリ素子はＭビットワードをワード単位で入出力し、前記画素データはＮビットデータであり、前記復号手段は水平方向のサイズがＬないしＬ＋１の画素ブロックを参照ブロックとして画像データを復元する手段を含み、
前記制御手段は、Ｐ回を単位として交互に前記第１および第２のバンクへアクセスして画素データを読出して前記復号手段へ与える手段を含み、前記Ｐは（Ｌ＋１）／（Ｍ／Ｎ）以上の整数でありかつ１つのバンクに対し連続してアクセスする回数を示す、請求項２記載の画像復号装置。
【請求項７】
前記制御手段は、表示装置上での表示のために、前記Ｐ回を単位として交互に前記第１および第２のバンクへアクセスして画素データを読出す手段をさらに備える、請求項５または６記載の画像復号装置。
【請求項８】
前記同期型メモリ素子は１６ビットデータを１ワードとしてワード単位でデータの入出力を行ない、
前記画素データは８ビットデータであり、
前記制御手段は、５ワード単位で交互に前記第１および第２のバンクへアクセスする手段を含む、請求項１または２記載の画像復号装置。
【請求項９】
前記同期型メモリ素子は８ビットデータを１ワードとして、前記ワード単位でデータの入出力を行ない、
前記画素データは８ビットデータであり、
前記制御手段は、９ワード単位で交互に前記第１および第２のバンクをアクセスする手段を含む、請求項１または２記載の画像復号装置。
【請求項１０】
前記制御手段は、前記同期型メモリ素子の１つの行アドレスの記憶位置に画像上水平方向の少なくとも１ライン上に配列される画素データすべてを格納するように各画素データに対しアドレスを発生する手段を含む、請求項１ないし９のいずれかに記載の画像復号装置。
【請求項１１】
前記画像データ以外のデータを２Ｑワードを単位としてデータ配列順序に従ってＱワードずつ交互に前記第１および第２のバンクへ格納する手段を含む、請求項１ないし１０のいずれかに記載の画像復号装置。
【請求項１２】
前記Ｑは４である、請求項１１記載の画像復号装置。
【請求項１３】
前記制御手段は、前記同期型メモリ素子に対し、各ワードのアドレスとして、最下位ビット位置をバンク指定アドレスビット位置としかつ上位ビットをバンク内の列位置を示す列特定アドレスとする列アドレスを各ワードが有するように各画素データに対するアドレスを生成する手段を含む、請求項１記載の画像復号装置。
【請求項１４】
前記制御手段は、ワードのアドレスとして、最下位から２番目のビット位置をバンク指定アドレスビット位置とし、残りのビット列指定アドレスビットとして有する列アドレスを各画素データに対するアドレスとして生成する手段を含む、請求項１記載の画像復号装置。
【請求項１５】
前記制御手段は前記同期型メモリ素子の各ワードに対するアドレスとして、色差信号特定信号としてバンク特定ビットを含むアドレス信号を各画素データに対して生成する手段を含む、請求項２記載の画像復号装置。
【請求項１６】
前記第１の信号成分は輝度信号成分である、請求項１記載の画像復号装置。
【請求項１７】
前記第２および第３の信号成分は色差信号成分である、請求項２記載の画像復号装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は符号化された画像データを復号してもとの画像データを復元する画像復号装置に関し、特に、符号化された動画像データを復号し、かつ表示する画像復号表示装置に関する。
【０００２】
【従来の技術】
フレーム間予測符号化は、膨大なデータ量を有する動画像を符号化するためによく用いられる手法である。このフレーム間予測符号化とは、動画像の時間的相関を利用する符号化手法であり、時間的に近接するフレーム（参照フレーム）に基づいて現在符号化しているフレームの画像データ（現画像データ）を予測し、その予測値と現画像データの差分（予測誤差）を符号化する。参照画像と現画像の時間的相関が強い場合には、この差分は小さい値となるため、伝送すべきデータ量を低減することができ、情報の圧縮が効果的に行なわれる。予測に用いられるフレーム（またはフィールド）としては、現フレーム（またはフィールド）に対し時間的に前のフレーム（またはフィールド）および後のフレーム（またはフィールド）の両方が用いられる。
【０００３】
このような予測符号化方式の１つに、動画像を対象とする国際標準であるＭＰＥＧ規格がある。このＭＰＥＧ規格の画像データの符号化および復号化方式は、たとえば、日経エレクトロニクス、１９９４年３月１４日号の第８２頁ないし第１１６頁に解説されている。
【０００４】
図４１は、ＭＰＥＧ規格に従うフレーム間予測符号化を説明するための図である。図４１においては、符号化および復号化された画像の時間的配列が示される。図４１において、９枚の画像Ｇ１〜Ｇ９が代表的に示される。図４１において参照画像（フレームまたはフィールド）と現画像の関係を矢印で示す。矢印の先が現画像であり、矢印のもとが参照画像である。
【０００５】
画像Ｇ３は、Ｉピクチャーであり、フレーム間予測符号化を用いずに符号化が行なわれる。すなわち、Ｉピクチャーは、フレーム内またはフィールド内符号化され、その画素データそのものが符号化される画像である。画像Ｇ６およびＧ９は、Ｐピクチャーであり、過去の再生画像を用いてフレーム間またはフィールド間予測符号化処理される画像である。画像Ｇ１，Ｇ２，Ｇ４，Ｇ５，Ｇ７およびＧ８は、Ｂピクチャーである、過去および未来の再生画像のいずれかまたは両者の再生画像を用いて予測符号化される画像である。Ｂピクチャーは、ＩピクチャーおよびＰピクチャーまたはＰピクチャーおよびＰピクチャーの組を用いて予測符号化される。Ｂピクチャーは予測符号化時および復号化時においては参照画像として用いられない。図４１において、ＢピクチャーＧ１およびＧ２は、時間的に後に位置する未来の画像（Ｉピクチャー）Ｇ３を用いて予測符号化される。ＢピクチャーＧ４およびＧ５は、時間的に前に位置する過去の再生画像であるＩピクチャーＧ３と、時間的に後に位置する未来の再生画像であるＰピクチャーＧ６の両者を用いて予測符号化される。ＢピクチャーＧ７およびＧ８は、過去の再生画像であるＰピクチャーＧ６と未来の再生画像であるＰピクチャーＧ９を用いて予測符号化される。
【０００６】
図４２は、１枚の画像の構成を概略的に示す図である。図４２においては、ＮＴＳＣサイズの画像の構成が示される。１枚のＮＴＳＣサイズの画像は、輝度信号（Ｙ）については、水平方向７２０画素、垂直方向４８０画素を含み、２種類の色差信号ＣｂおよびＣｒそれぞれについては、水平方向３６０画素、かつ垂直方向２４０画素を含む。ここで、「画素」は、「画像信号」のサンプル点を示す。また「画像データ」は１枚の画像全体のデータを示す。
【０００７】
図４２において拡大して示すように、輝度信号（Ｙ）のサンプル位置（白丸印で示す）は、画像画面上水平方向に整列して配置され、一方、色差信号（Ｃｂ，Ｃｒ）それぞれは、水平方向および垂直方向それぞれについて輝度信号の２画素に対して１つの色差信号画素が存在する。すなわち、色差信号ＣｂおよびＣｒのサンプリング周波数は、輝度信号Ｙのサンプリング周波数の１／４となり、この符号化方式は、「４：２：０符号化方式」と呼ばれている。
【０００８】
図４３（Ａ）および（Ｂ）は、画像復号処理を説明するための図である。図４３（Ａ）において、画像の復号処理は、マクロブロック（ＭＢ）と呼ばれる所定のサイズを有する画素群を単位として復号処理（符号化処理も同様）が行なわれる。通常このマクロブロックは、輝度信号については１６×１６画素のサイズを有し、色差信号ＣｂおよびＣｒそれぞれについては８×８画素のサイズを備える。この輝度信号Ｙのマクロブロックは、通常、８×８画素の４つのブロックに分割される。ＭＰＥＧ規格における復号処理においては、図４３（Ｂ）に示すように、動きベクトルＭＶと呼ばれるパラメータが利用される。この動きベクトルＭＶは、復号中のフレームＦＰにおいて、復号されるブロックＭＢと参照フレームＦＲにおいて、最も相関関係の強い参照ブロック（予測ブロック）ＭＢＲの変位を示す。復号処理においては、復号中のフレームＦＰのマクロブロックＭＢに対し、動きベクトルＭＢで指定される参照フレームＦＲ内の予測ブロックＭＢＲの画素データ（参照データ）との加算が行なわれ、このマクロブロックＭＢの各画素データの復元が行なわれる。
【０００９】
符号化された画像データを復号（して表示）する装置においては、復号後の画像データを格納するために、外部にメモリが必要とされる。図４１に示すように、Ｂピクチャーの復号のためには、過去および未来の２枚の画像データが必要とされる。Ｂピクチャーは参照画像としては用いられないが、転送される画像データはフレーム順序が入れ換えられているため（未来からの動き補償を可能にするため、時間的に後の画像が伝送順序においては先に送られる）、正しい時間順序に直すために、このＢピクチャーデータも外部メモリに格納する必要がある。また、復号された画像データについてはマクロブロック単位で画素データが与えられ、一方表示は、ラスター走査順（図４２の水平方向に沿って順に画素データを表示し、１ラインの表示完了後次の行の画素データの表示を行なう）で行なうため、この画素データの順序を変換する必要があり、また参照画像が表示される前に、新たに復元された画像データで書換えられるのを防止するために、外部メモリとしては、少なくとも３フレームの画像データを格納する記憶容量を有することが要求される。ＮＴＳＣサイズ画像においては、フレームの輝度信号は７２０・４８０画素を有し、また色差信号ＣｂおよびＣｒは、それぞれ３６０・２４０画素を有する。１画素データが８ビットで表現される場合、１フレームのデータ量はしたがって７２０・４８０・８×１．５＝３．９６Ｍビットと約４Ｍビットとなる。ここで、係数１．５は、２種類の色差信号ＣｂおよびＣｒの画素数を考慮している。したがって、外部メモリとしては、１２Ｍビット以上の大きな記憶容量が要求される。
【００１０】
また、画像復号表示装置においては、外部メモリに対するアクセスの種類として、復元された画像データの書込、復号処理時における予測画像（参照画像）データの読出、および表示画像の読出という動作がある。復号処理時においては、ＭＰＥＧ規格によれば、最大４つの動きベクトルが必要とされ、ＮＴＳＣサイズの３０フレーム／秒の表示速度の場合、外部メモリに対し行なわれるデータ転送の総量は、約１００Ｍバイト／秒にも達する。
【００１１】
このような大きなデータ転送帯域を確保する１手法として、データ幅の拡張がある。たとえば、ページモードアクセスが２０ＭＨｚで行なえるデータ幅１６ビットの４ＭビットＤＲＡＭを、４個並列に接続し、データ幅を６４ビットとする。この構成に従えば、単純に計算して、２０ＭＨｚ・８バイト＝１６０Ｍバイト／秒のデータ転送能力が確保されることになり、前述の要求されるデータ転送帯域に対する要求性能を満足することができる。
【００１２】
【発明が解決しようとする課題】
上記の４ＭビットＤＲＡＭを４つ並列に接続する構成の場合、１ワードが８バイトとなり、同時に８画素のデータを転送することができる。しかしながら、画像データ復元時において参照ブロックの画素データを読出す場合、動きベクトルの値により不必要な画素データが数多く読出される場合が生じる。
【００１３】
図４４に示すように、水平方向に整列して配置される画素０〜２４…を考える。１ワードは８個の画素データで構成される。したがって、画素０〜７が同時に読出され、また画素８〜画素１５が１ワードとして同時に読出される。輝度信号参照ブロックが、画素７ないし画素２２で構成される場合を考える。この場合、必要とされる参照ブロックの画素データを読出すためには、画素０〜画素７からなるワード、画素８〜画素１５からなるワード、および画素１６〜画素２３からなるワードの３ワードを読出し、画素０〜画素６および画素２３を切捨てる操作が必要とされる。すなわち、１６画素のデータを読出す場合、３ワードを読出す必要がある。１ワードが８バイトで構成されており、８個の画素単位で画素データが読出されるためである。したがって、このような参照ブロックの画素データ読出時において不必要な画素データが読出され、データ転送効率が悪くなるという問題が生じる。
【００１４】
また、参照ブロックにおいて、画素ラインを切換える場合、ＤＲＡＭにおいては、通常、同じロウアドレスの位置に、１画素ラインの画素データが配置されるため、したがって、画素ラインを切換える場合には、ロウアドレスを変更する必要があり、この場合、行切換のためにページモードアクセスが利用することができず、行切換（ページ切換）のためのオーバヘッドが生じ、データ転送効率が劣化する。
【００１５】
さらに、最近、１６ＭビットＤＲＡＭが広く利用されてきている。このような１６ＭビットＤＲＡＭを用いれば、用いられるメモリの数を低減することができ、装置占有面積の低減およびコスト低減（１個の１６ＭビットＤＲＡＭの価格は、４ＭビットＤＲＡＭ４個の価格よりも低い）が実現される。しかしながら、１６ＭビットＤＲＡＭの場合、そのＩ／Ｏ構成（データ幅）は、通常最大１６ビットであり、したがって前述の１００Ｍバイト／秒という要求される広いデータ転送帯域（バンド幅）を実現することができない。
【００１６】
前述のようなダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を用いる手法に代えて、高速メモリを採用する手法がある。特に、近年汎用ＣＰＵ（中央処理装置）の高性能化に従って、汎用ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）とＣＰＵとの動作速度の差が顕著となり、汎用ＤＲＡＭのデータ転送能力不足が問題となっている。すなわち、汎用ＤＲＡＭのデータ転送能力に併わせてＣＰＵのウェイト時間が長くなり、したがって汎用ＤＲＡＭのデータ転送能力不足がシステム性能に対する１つのボトルネックとなるという問題が生じてきている。このような汎用ＤＲＡＭのデータ転送能力不足を解決することを目的とする高速ＤＲＡＭが種々実現されている。このような高速ＤＲＡＭの１つに、シンクロナスＤＲＡＭ（同期式ＤＲＡＭ：以下、ＳＤＲＡＭと称す）がある。
【００１７】
図４５は、ＳＤＲＡＭの構成を概略的に示す図である。図４５において、ＳＤＲＡＭは、２つのバンクＢＫＡおよびＢＫＢと、クロック信号ＣＬＫに同期して選択状態とされたバンク（ＢＫＡまたはＢＫＢ）のデータの入出力を行なう入出力回路ＲＤを含む。ＡバンクＢＫＡおよびＢバンクＢＫＢは、互いに独立に活性状態への駆動およびプリチャージ状態への駆動を行なうことができ、またこれらのバンクＢＫＡおよびＢＫＢは、行列状に配列されるダイナミック型メモリセルを含む。クロック信号ＣＬＫはたとえばシステムクロックであり、周波数６６ＭＨｚないし１００ＭＨｚと高速である。バンクＢＫＡおよびＢＫＢは、それぞれ、メモリ番地は、２次元のアドレスすなわちロウアドレスおよびコラムアドレスにより指定される。同じロウアドレス（以下同じページと称す）のデータは高速に連続してアクセスすることが可能である。ロウアドレスにより、１ページのメモリセル（またはワード線）が指定されて選択状態とされて、この選択ページのデータが、周知のように、センスアンプによりラッチされているためである。１つのバンクにおいて、異なるページのデータをアクセスする場合には、ロウアドレスを変更する必要がある（別のワード線を選択状態とする必要がある）。この別のロウアドレスの指定のためには、汎用ＤＲＡＭと同様、選択状態とされた行（ワード線）を非選択状態とした後に再び別のロウアドレスに対応する行（ワード線）を選択状態へ駆動する必要があり、したがって、１つのバンクにおいて、ページ変更のためにはある時間が必要とされる。これらのロウアドレス変更のためのオーバヘッドを解消するために、図４５に示すように、ＳＤＲＡＭにおいては、ＡバンクＢＫＡおよびＢバンクＢＫＢが設けられる。一方のバンクへのアクセス時に、他方のバンクを選択状態へ駆動し、一方のバンクのロウアドレス変更時に他方のバンクへアクセスすることにより、このロウアドレス変更のオーバヘッドを解消することが図られる。しかしながら、以下に説明するように、このＳＤＲＡＭのバンク構成を利用して高速データ転送を実現するためには、バンクＢＫＡおよびＢＫＢにおける画素データの配置に対し工夫が必要とされる。
【００１８】
たとえば、図４６（Ａ）に示すように、ＡバンクおよびＢバンクそれぞれに対し、交互に画素ラインの画素データを格納することを考える。すなわち、１枚の画像データにおいて、奇数ラインの画素データをＡバンクに格納し、偶数ラインの画素データをＢバンクに格納する。この場合、ラスター走査方式に従って順次画素データを読出す場合には、ＳＤＲＡＭのバンク構成の特徴を活かして、高速でデータの転送を行なうことができる。しかしながら、図４６（Ｂ）に示すように、画素ラインには輝度信号画素は７２０画素配置され、色差信号Ｃｂ，Ｃｒの画素はそれぞれ３６０画素配置される。通常１６ＭビットＳＤＲＡＭのコラムアドレスは２５６（０〜２５５）であり、１コラムアドレスのメモリ位置に１６ビットのデータを格納することができたとしても、７２０画素の全てを１ページに格納できない。
【００１９】
図４７は、ＳＤＲＡＭのデータ読出シーケンスを示す図である。図４７に示すように、ＳＤＲＡＭにおいては、このＳＤＲＡＭが実行すべき動作指令はコマンドの形で与えられる。このコマンドは、クロック信号の立上がりまたは立下がりの一方で取込まれてデコードされてＳＤＲＡＭの実行すべき動作が決定される。
【００２０】
アクティブコマンドは、ＳＤＲＡＭにおいて、バンクを指定して、指定されたバンクにおいてページを選択する動作を指定する。このアクティブコマンドは、また指定されたバンクにおける、メモリサイクルの始まりを指定する。このアクティブコマンドに従ってページが選択状態とされ、すなわち指定されたバンクにおいてワード線が選択状態とされ、メモリセルデータが内部の列（ビット線対）上に読出されてセンスアンプで検知され増幅されてラッチされる。このアクティブコマンドが与えられてから選択されたメモリセルのデータが検知されてラッチされるまでに２クロックサイクル必要とされる。
【００２１】
リードコマンドは、データ読出動作を指定する。このリードコマンドは、また同時にデータ読出を受けるバンクおよび列を指定する（リードコマンドと同時にコラムアドレスおよびバンクアドレスが与えられる）。このリードコマンドにより選択された列のデータ（ワード）が読出される。
【００２２】
プリチャージコマンドは、バンクを指定し、この指定されたバンクを非選択状態へ駆動する。ＳＤＲＡＭにおいては、非選択時においては、内部の信号線はすべて所定の電位にプリチャージされる。このプリチャージコマンドにより指定されたバンクにおいてすべての信号線がプリチャージ状態に復帰するまでに、２クロックサイクルが必要とされる。したがって、プリチャージコマンドとアクティブコマンドとの間には、最低２クロックサイクル必要とされる。１つのバンクにおいてページの変更を行なう場合、プリチャージコマンドを与えてから、再びアクティブコマンドを与える必要がある。したがって、このページ変更のためには、最低４クロックサイクルが必要とされる。他方のバンクにおいてデータが読出されている場合、この４クロックサイクル、すなわち４ワードのデータよりも少ないデータしか読出されない場合、このページ変更を行なう前に、他方のバンクのデータ（破線ブロックで示す）がすべて読出された場合、ページ変更に必要とされるクロックサイクルすべてを利用してデータを読出すことができず、結果としてページ変更のオーバヘッドをすべて隠すことができず、高速データ転送を実現することができなくなる。
【００２３】
それゆえ、この発明の目的は、効率的にデータ転送を行なうことのできる同期式メモリを備える画像復号装置を提供することである。
【００２４】
この発明の他の目的は、同期式メモリの有するデータ転送能力を最大限に発揮して効率的にデータ転送を行なうことのできる画像復号装置を提供することである。
【００２５】
【課題を解決するための手段】
請求項１に係る画像復号装置は、互いに独立にメモリセル選択動作を行うことのできる第１および第２のバンクを有し、クロック信号に同期してデータの入出力が行われる同期型メモリ素子と、符号化された画像データに含まれるサンプル画素データを受けて復号してもとの画像データを復元するための復号手段と、この復号手段により復元された画像データを同期型メモリ素子へ格納するための制御手段とを備える。この制御手段は、第１の信号成分について画像上水平方向に一列に配列される画素データが、連続して隣接する２個の画素を単位として交互に第１および第２のバンクに格納されるように復号手段からの画像データに含まれる画素データを同期型メモリ素子へ書込む手段を含む。
【００２６】
請求項２に係る画像復号装置は、請求項１の装置において、画素データが、互いに種類が異なり、かつサンプル数の等しい第２および第３の信号成分を含む。
【００２７】
請求項２に係る画像復号装置は、さらに、制御手段が、第２および第３の信号成分について同じサンプル画素の第２および第３の信号成分が第１および第２のバンクの同じアドレス位置に格納されるように画像データに含まれる画素データを同期型メモリ素子へ書込む手段を含む。
【００２８】
請求項３に係る画像復号装置は、同期式メモリ素子が、Ｍビットを１ワードとしてワード単位でデータの入出力を行ない、画素データの輝度信号線分は、Ｍ／２ビットデータであり、２つの隣接画素を単位として交互に第１および第２のバンクに画素データが格納される。
【００２９】
請求項４に係る画像復号装置は、請求項１の装置において、同期型メモリ素子がＭビットを１ワードとしてワード単位でデータの入出力を行い、画素データの輝度信号成分がＭビットデータであり、２画素ごとに交互に第１および第２のバンクへ画素データが格納される。
【００３０】
請求項５に係る画像復号装置が、請求項１の装置にいおて、同期式メモリ素子は、Ｍビットワードをワード単位で入出力し、画素データはＮビットデータあり、復号手段は、水平方向のサイズがＬないしＬ＋１の画素ブロックを参照画像ブロックとして画像データを復元する手段を含み、また制御手段はＰ回を単位として交互に第１および第２のバンクへアクセスして画素データを読出して復号手段へ与える手段を含む。Ｐは、（Ｌ＋１）／（２・Ｍ／Ｎ）以上の整数でありかつ連続して１つのバンクに対しアクセスされるワードの回数を示す。
【００３１】
請求項６に係る画像復号装置は、請求項２の装置において、同期式メモリ素子がＭビットワードをワード単位で入出力し、画素データはＮビットデータであり、復号手段は水平方向のサイズがＬないし（Ｌ＋１）の画素ブロックを参照画素ブロックとして画像データを復元する手段を含み、制御手段はＰ回を単位として交互に第１および第２のバンクへアクセスして画素データを読出して復号手段へ与える手段を含む。Ｐは（Ｌ＋１）／（Ｍ／Ｎ）以上の整数であり、かつ１つのバンクに対し連続してアクセスされる回数を示す。
【００３２】
請求項７に係る画像復号装置は、請求項５または６の装置において、制御手段が表示装置上での表示のためにＰ回を単位として交互に第１および第２のバンクへアクセスして画素データを読出す手段をさらに備える。
【００３３】
請求項８に係る画像復号装置は、請求項１または２の装置において、同期式メモリ素子が１６ビットデータを１ワードとしてワード単位でデータの入出力を行ない、画素データは８ビットデータであり、制御手段は５ワード単位で交互に第１および第２のバンクへアクセスする手段を含む。
【００３４】
請求項９に係る画像復号装置は、請求項１または２の装置において、同期式メモリ素子が８ビットデータを１ワードとしてワード単位でデータの入出力し、画素データは８ビットデータであり、制御手段は９ワード単位で交互に第１および第２のバンクをアクセスする手段を含む。
【００３５】
請求項１０に係る画像復号装置は、請求項１ないし９のいずれかの装置において、同期式メモリ素子の１つの行アドレスの記憶位置に画像上水平方向の少なくとも１ライン上の画素データすべてを格納するようにアドレスを発生する手段を含む。
【００３６】
請求項１１に係る画像復号装置は、請求項１ないし１０のいずれかの装置において、さらに画像データ以外のデータを２Ｑワードを単位としてデータ配列順序に従ってＱワードずつ交互に第１および第２のバンクへ格納する手段を含む。
【００３７】
請求項１２に係る画像復号装置は、請求項１１の装置において、Ｑは４であり、４ワードずつ交互に第１および第２のバンクへ画像データ内のデータがデータ配列順序に従って格納される。
【００３８】
請求項１３に係る画像復号装置は、請求項１の装置において、制御手段は同期式メモリ素子に対しワードのアドレスとして、最下位ビット位置をバンク指定アドレスビット位置としかつ上位ビットをバンク内列位置を示す列特定アドレスとする列アドレスを各ワードが有するように各画素データに対するアドレスを生成する手段を含む。
【００３９】
請求項１４に係る画像復号装置は、請求項１の装置において、制御手段がワードのアドレスとして、最下位から２番目のビットをバンク指定アドレスビットとし、残りのビット列指定アドレスビットとして有する列アドレスを生成する手段を含む。
【００４０】
請求項１５に係る画像復号装置は、請求項２の装置において、制御手段が、ワードのアドレスとして色差信号特定信号としてバンク特定ビットを含むアドレス信号を生成する手段を含む。
【００４１】
請求項１６に係る画像復号装置は、請求項１の第１の信号成分が輝度信号成分である。
【００４２】
請求項１７に係る画像復号装置は、請求項２の第２および第３の信号成分が色差信号成分である。
【００４３】
最大２画素の隣接画素を単位として交互に第１および第２のバンクへ格納することにより、ページ変更時においては、バンク切換により輝度信号データを連続的に入出力することができる。また参照画像データ読出時においても分数精度で動き補償された予測画像の読出時においても第１および第２のバンクのアクセスワード数を同じとして画素データを読出すことができ、また不必要な画素データ数を最小とすることができる。
【００４４】
２種類の色差信号はそれぞれ第１および第２のバンクの同じアドレス位置へ格納することにより、色差信号画素データをバンク切換を利用してページ変更時においても連続的に入出力することができる。また、色差信号の画素数は水平方向について輝度信号の画素数の１／２であり、最大２画素ずつ交互に第１および第２のバンクへ輝度信号画素データを格納する構成と組合せれば、１つのバンクの格納する１ラインの画素数は輝度信号と色差信号とで等しくなり、輝度信号および色差信号のデータ入出力時における同期式メモリへのアクセス制御が同じとなり、アクセス制御が簡略化される。
【００４５】
【発明の実施の形態】
［実施の形態１］
図１（Ａ）は、この発明に従う画像復号表示装置におけるＳＤＲＡＭ上への画像データの配置方法を概略的に示す図である。図１（Ａ）において、ＳＤＲＡＭは２つのバンクＢＫＡ（Ａバンク）およびバンクＢＫＢ（Ｂバンク）を含む。バンクＢＫＡおよびＢＫＢは同じ構成を備え、ロウアドレスＡＤＸとして、０〜２０４７を有し、コラムアドレスＡＤＹとして０〜２５５を有する。このＳＤＲＡＭにおいては、ロウアドレスＡＤＸとコラムアドレスＡＤＹとにより１ワードの記憶位置が指定される。１ワードは１６ビットである。したがってこのＳＤＲＡＭは、記憶容量として２０４８・２５６・１６・２＝１６Ｍビットを備える。先に説明したように、ＮＴＳＣサイズの画像において、第１の信号としての輝度信号は７２０画素（列）・４８０画素（行）を含み、第１，第２のサンプル数の等しい信号としての色差信号ＣｂおよびＣｒそれぞれは、３６０画素（列）・２４０画素（行）を含む。
【００４６】
輝度信号画素データおよび色差信号画素データは８ビットデータである。ＳＤＲＡＭの１ワードは１６ビットであり、１ワードに２画素のデータを格納することができる。ＡバンクＢＫＡおよびＢバンクＢＫＢは同じアドレス配置を有しており、ＳＤＲＡＭの１つのアドレス（バンクアドレスを除く）に４画素のデータを格納することができる。したがって、以下に詳細に示すように、ＡバンクＢＫＡおよびＢバンクＢＫＢ両者を用いれば、１８０個のコラムアドレスに７２０画素のデータを格納することができ、輝度信号１ライン分の画素データを１つのロウアドレスについて格納することができ、また２つの色差信号ＣｂおよびＣｒ両者の１ライン（３６０・２＝７２０）の画素データを同一ロウアドレス位置に格納することができる。
【００４７】
図１（Ａ）においては、ロウアドレス０〜７１９、コラムアドレス０〜１７９にフレーム♯０の画素データが格納され、ロウアドレス７２０ないし１４３９にフレーム♯１の画素データが格納される。後に詳細に説明するように、１つのバンクにおいて、各フレームは、４８０画素行および３６０画素列に配列される輝度信号Ｙの画素データと２４０画素行・３６０画素列に配列される色差信号（ＣｂまたはＣｒ）を備える。
【００４８】
図１（Ｂ）に示すように、１つのロウアドレスＡＤＸｉにおいて、コラムアドレスＡＤＹは、０番地〜１７９番地を有する。１つのコラムアドレスに対し、２画素のデータが格納される。したがってロウアドレスＡＤＸｉについて３６０個の画素ＰＸ０〜ＰＸ３５９の画素データが格納される。バンクＢＫＡおよびバンクＢＫＢ両者が同じ構成を備えるため、バンクＢＫＡおよびＢＫＢの同じロウアドレス位置に合計７２０画素のデータが格納される。この７２０個の画素データを、後に詳細に説明するように、効率的な画素データ転送を実現するように各バンクに振分ける。すなわち、１つのバンクにおいて、輝度信号Ｙの画素の半分の画素（４８０画素行・３６０画素列）と色差信号ＣｂおよびＣｒの画素全体の半分の画素（２４０画素行・３６０画素列）の画素データを格納する。
【００４９】
ＳＤＲＡＭの１つのロウアドレスに対し同一ライン上の画素データがすべて格納するように配置することにより、以下のような効果が得られる。１つのロウアドレスについてすべてのメモリ位置を利用して画素データを格納した場合、ロウアドレスと画素ラインとの対応関係がなくなる。すなわち、１つのロウアドレスにおいて２つのラインの画素データが混在する。このような構成の場合、各画素ラインの始まるコラムアドレス位置が異なる。すなわち、１つの画素ラインの先頭コラムアドレス位置がばらばらに分散される。したがって、参照画像ブロックを読出す場合、ページ変更を頻繁に行なう必要が生じ、ページ変更時のオーバヘッドが無視できなくなる場合が生じる。また各ページの先頭コラムアドレス位置を常時監視して参照ブロックの画素データを読出す必要が生じ、制御が複雑となる。これに対し、１つのロウアドレスと画素ラインとを対応づけることにより、画素ラインとロウアドレスとの対応関係は１対１となり（ロウアドレス１つに対し１画素ラインの画素データが格納される場合）、各画素ラインの先頭コラムアドレス位置も常時同じとなり、参照ブロックの画素データ読出時において、動きベクトルに従って容易に必要とされる画素データを読出すことができる。
【００５０】
図２（Ａ）−（Ｃ）は、輝度信号（Ｙ）の画素データのＳＤＲＡＭの記憶位置への配置を詳細に示す図である。図２（Ａ）において、１フレームの各ラインに配置される輝度信号（Ｙ）の画素において、隣接する２画素が、ＳＤＲＡＭの１ワードとして処理される。したがってフレームの各ラインには、ＳＤＲＡＭの３６０ワードの画素が存在する。偶数番号のワード♯０，♯２，♯４…は、ＡバンクＢＫＡ（以下、単にバンクＡと称す）に格納され、奇数番号のワードー♯１，♯３，♯５…は、ＢバンクＢＫＢ（以下、単にバンクＢと称す）に格納される。
【００５１】
図２（Ｂ）に示すように、ＳＤＲＡＭのｎ番地のロウアドレスの記憶位置に関して、バンクＡにおいては、ワード♯０，♯２，♯４…がコラムアドレス０，１，２，…にそれぞれ格納され、またバンクＢにおいては、ワード♯１，♯３，♯５，…がコラムアドレス０，１，２，…にそれぞれ格納される。
【００５２】
図２（Ｃ）に示すように、（ｎ＋１）番地のロウアドレスに関しても、同様、バンクＡにおいては偶数番号のワード♯０，♯２，♯４，…がコラムアドレス０，１，２，…に格納され、バンクＢにおいて、ワード♯１，♯３，♯５，…がコラムアドレス０，１，２，…にそれぞれ格納される。したがってバンクＡにおいて、１つのロウアドレスの記憶位置において、１ラインの偶数番号のワードに相当する輝度信号の画素データが格納され、バンクＢにおいては、奇数番号のワードに相当する輝度信号の画素データが格納される。この場合、１つのロウアドレスについて、バンクＡおよびバンクＢそれぞれにおいて３６０画素のデータが格納される。
【００５３】
図３（Ａ）−（Ｃ）は、色差信号ＣｂおよびＣｒの画素データのＳＤＲＡＭの記憶位置上への配置を示す図である。図３（Ａ）において、色差信号Ｃｂの同じラインにおける隣接２画素がＳＤＲＡＭの１ワードとして処理される。同様、色差信号Ｃｒも同一ラインにおいて隣接する２画素がＳＤＲＡＭの１ワードとして処理される。すなわち、フレーム内の１ラインにおいて、色差信号Ｃｂの画素は、ワードＣｂ♯０，Ｃｂ♯１，…と合計１８０ワード配置され、同様、色差信号Ｃｒもフレーム内の１ラインにおいて１８０ワードＣｒ♯０、Ｃｒ♯１、…が配置される。
【００５４】
図３（Ｂ）に示すように、ロウアドレスｎの記憶位置においてバンクＡには、色差信号Ｃｂの画素データが、ワードを単位としてコラムアドレスそれぞれに配置され、またバンクＢにおいては、色差信号Ｃｒの画素が、２画素を１ワードとして各コラムアドレスに対応して格納される。図３（Ｃ）に示すように、ロウアドレスｎ＋１の記憶位置においても同様、バンクＡには色差信号Ｃｂの画素のデータが２画素を１ワードとして各コラムアドレスに格納され、バンクＢにおいては、色差信号Ｃｒの２画素を１ワードとして各コラムアドレスに格納される。
【００５５】
この色差信号ＣｂおよびＣｒはそれぞれバンクＡおよびバンクＢに別々に格納することにより、バンクＡおよびバンクＢにおいて１つのロウアドレスの記憶位置（１行）において輝度信号および色差信号ともに３６０画素（１８０ワード）の画素データが格納される。
図４（Ａ）は輝度信号（Ｙ）のライン番号ｎ上の画素の配列を示し、図４（Ｂ）は、画素ＰＸｉのＳＤＲＡＭ上のアドレスの構成を示す図である。図４（Ａ）において、ライン番号ｎにおいて画素ＰＸ０…ＰＸｉ，ＰＸｉ＋１，…が配置される。ここで、ライン番号ｎは０から始まる。画素ＰＸｉのアドレスは、図４（Ｂ）に示すように、ライン番号ｎと画素ＰＸｉの番号ｉとから得られる。すなわちロウアドレスは、ライン番号ｎ（偶数フレーム♯０）またはライン番号（ｎ）＋７２０（奇数フレーム♯１）で与えられる。コラムアドレスは、画素番号ｉを２進表示した上位ビットで与えられる。下位２ビットは、バンクアドレスビットＢＡおよび上位／下位表示ビットＵ／Ｌとして利用される。バンクアドレスビットＢＡが、上位／下位指示ビットＵ／Ｌより上位に配置される。バンクアドレスビットＢＡが０の場合にはバンクＡが指定され、バンクアドレスビットＢＡが１の場合にはバンクＢが指定される。ビットＵ／Ｌが０の場合には上位バイトが指定され、ワードにおける先頭画素が指定される。ビットＵ／Ｌが１の場合には、下位バイトが指定され、ワードの後の画素を示す。このワードにおける先頭画素が上位バイトに格納される代わりに、下位バイトに格納されてもよい。
【００５６】
ロウアドレスの生成は、偶数フレームまたは奇数フレームに従ってライン番号ｎから容易に生成される。一方、画素番号ｉが得られれば、容易に、ＳＤＲＡＭに対するアドレスを生成することができる。今、具体的に画素番号ｉからアドレスを生成する方法について説明する。
【００５７】
今、図５（Ａ）に示すように、輝度信号画素ＰＸ２４８を考える。１０進数の「２４８」を２進表示すると、“１１１１１０００”となる。輝度信号画素は、１ライン上に７２０個存在するために１０ビットのアドレスで画素位置が表現される。図５（Ｂ）に示すように、上位８ビットをＳＤＲＡＭのコラムアドレスとして用いて、最下位から２番目のビットをバンクアドレスビットＢＡとして用い、最下位ビットを上位／下位指示ビットＵ／Ｌとして利用する。したがって、この場合、ＳＤＲＡＭに対するコラムアドレスは、６２となり、バンクアドレスビットＢＡが０であり、バンクＡが指定され、上位／下位指示ビットＵ／Ｌが０であるため、上位バイトが指定される。したがって、図５（Ｃ）に示すように、バンクＡにおいてコラムアドレス♯６２のワードの先頭位置に画素ＰＸ２４８のデータが格納される。
【００５８】
図６は、色差信号の画素番号とＳＤＲＡＭのアドレスとの対応関係を示す図である。図６においても、図４（Ａ）に示す画素ＰＸｉのアドレスが示される。色差信号の場合、ロウアドレスは、図１の画素配置から明らかなように、ロウ番号＋４８０（偶数フレーム）またはライン番号＋１２００（奇数フレームの場合）で与えられる。輝度信号の画素データに比べてロウアドレスが４８０大きくなるのは色差信号は輝度信号格納領域よりも上位のロウアドレス領域に格納されるためである。画素番号ｉはコラムアドレスと上位／下位指示ビットＵ／Ｌに分解される。この画素番号ｉを２進表示し、最下位ビットを上位／下位指示ビットＵ／Ｌとして利用する。バンクアドレスビットＢＡは、色差信号ＣｂおよびＣｒ特定信号として与えられる。色差信号Ｃｂの場合には、バンクアドレスビットＢＡは０であり、バンクＡを指定し、色差信号Ｃｒの場合、バンクアドレスビットＢＡは１であり、バンクＢを指定する。このバンクアドレスビットＢＡは、図６に示す最上位ビット（ロウアドレスの左側）の位置に配置されてもよい。
【００５９】
今、図７（Ａ）に示すように、色差信号ＣｂまたはＣｒの画素ＰＸ２４８のアドレスを考える。色差信号の場合、１ライン上には３６０画素が配列されるが輝度信号に合わせて、１０ビットで画素位置が表現される。この画素番号２４８を２進表示し、最下位ビットを上位／下位指示ビットＵ／Ｌとして利用する。「２４８」は、“１１１１１０００”で表現されるため、最下位ビットの０を除くと、コラムアドレスが１２４となる。すなわち、図７（Ｃ）に示すように、ＳＤＲＡＭにおいてワード位置（コラムアドレス）♯１２４の位置の上位バイト位置に画素データＰＸ２４８が格納される。バンクＡに格納されるかバンクＢに格納されるかは、この画素データＰＸ２４８が色差信号Ｃｂの画素データであるか色差信号Ｃｒの画素データであるかにより決定される。
【００６０】
上述のようにして、画素単位で各ラインに配列される画像データにおいて、水平方向の隣接２画素を単位としてバンクＡおよびバンクＢに選択的に格納する場合でも、各画素データのＳＤＲＡＭにおける格納位置を指定することができる。
【００６１】
画像データを隣接２画素単位でＳＤＲＡＭのバンクへ選択的に格納することにより、以下に詳細に説明するように、画像データの転送、特に参照画像ブロックの読出を効率的に行なうことが可能となる。
【００６２】
［予測画像（参照画像）ブロック画素データの読出］
図８（Ａ）は、動き補償予測画像の復号処理を概略的に示す図である。図８（Ａ）において、現画像ブロックは、輝度信号（Ｙ）については１６行・１６列に配列された画素で構成され、色差信号（Ｃｂ，Ｃｒ）については、８行・８列に配列された画素で構成される。現画像ブロックの画素データの予測値を与える参照画像ブロックは、現画像ブロックと同じサイズを備える。所定の処理が行なわれて復号された現画像ブロックの画素データは、参照ブロックの対応の画素データとの差分値を示している。したがって、復号処理においては更に、この現画像ブロックの各画素と参照画像ブロックの各対応の画素のデータとが加算され、現画像データが復元される。参照画像において現画像ブロック位置から参照画像ブロック位置に対する変位は動きベクトルで示される。したがって、現画像ブロックの各画素は復元時には、動きベクトルで示される位置に存在する画素と加算処理が行なわれる。
【００６３】
この動き補償予測符号化においては、整数精度での予測および分数精度での予測がある。整数精度での予測においては、動きベクトルの水平方向成分および垂直方向成分はともに整数である。
【００６４】
一方、分数精度予測においては、この動きベクトルの水平方向成分Ｈおよび垂直方向成分Ｖは分数値をとることができる。本実施例においては、動きベクトルの参照単位として、１／２画素、すなわち１／２精度が用いられる。
【００６５】
図８（Ｂ）に、１／２画素精度の動きベクトルと対応の画素位置を例示的に示す。図８（Ｂ）においては、図面の水平右方向が動きベクトルの水平方向成分Ｈの正の方向であり、一方、図面の下部方向が、動きベクトルの垂直方向成分Ｖの正の方向である。動きベクトルを（Ｈ，Ｖ）で示すと、画素ＰＸｅが、動きベクトル（０，０）の位置に対応する。水平方向の正および負の方向に１画素離れた位置に配置される画素ＰＸｆおよびＰＸｄの動きベクトルはそれぞれ（１，０）および（−１，０）である。画素ＰＸｅから垂直方向に１画素変位した画素ＰＸｂに対する動きベクトルは（０，−１）である。この画素ＰＸｂに水平方向に隣接する画素ＰＸｃおよびＰＸａは、それぞれ動きベクトル（１，−１）および（−１，−１）を有する。１／２画素精度においては、動きベクトルは±１／２を水平方向成分Ｈおよび垂直方向成分Ｖ両者においてとることができる。画素ＰＸ１から１／２画素垂直方向の負の方向に変位した画素ＰＸｇの動きベクトルは（０，−１／２）である。画素ＰＸｅに対し水平方向および垂直方向それぞれにおいて１／２画素負の方向に変位した画素ＰＸｈの動きベクトルは（−１／２，−１／２）である。
【００６６】
動きベクトルの値域は、予め定められた探索範囲（最も相関度の高い参照画素ブロックを探索することのできる範囲）により決定され、動きベクトルはその整数値として任意の値をとることができる。この１／２画素精度の場合、画素ＰＸｇまたはＰＸｈは、サンプリングされた画素ではない。これらは画素と画素の間に存在する仮想的な画素であり、したがって画素ＰＸｈのデータは、隣接する画素ＰＸａ，ＰＸｂ，ＰＸｄおよびＰＸｅを用いてたとえば算術平均を行なって算出される。画素ＰＸｇの場合には、画素ＰＸｂおよびＰＸｅのデータから算出される。したがってこれらの１／２画素精度の場合、画素ＰＸｈなどの中間位置に存在する画素のデータを算出するために、整数精度における参照画像ブロックよりも１画素拡張された大きさの画像ブロックを読出すことが必要とされる。
【００６７】
図８（Ｃ）において、現画像ブロックに対し、動きベクトル（−１／２，−１／２）の参照画像ブロックを破線で示す。この破線で示される参照画像ブロックの画素はすべてサンプリングされた画素データから算出する必要がある。したがって、この参照画像ブロックを格納する画像ブロックを読出す必要がある。動きベクトルがたとえば（−１／２，−１／２）の場合、輝度信号に関しては、１７画素・１７画素の画像ブロックを読出す必要があり、また色差信号の場合には、９画素・９画素の画像ブロックを読出す必要が生じる。すなわち、分数成分を有する方向について現画像ブロックよりも１画素大きなサイズを有する画像ブロックを読出す必要がある。したがって、動きベクトルの値に従って、１６・１６画素の輝度信号の画素ブロックの場合、１６・１６、１７・１６、１６・１７、または１７・１７画素の画像ブロックを読出すことが必要とされる。８・８画素の色差信号の現画像ブロックについても、したがって動きベクトルの値に従って８・８画素、８・９画素、９・８画素、および９・９画素の画素ブロックを読出すことが必要となる。
【００６８】
図９（Ａ）は輝度信号の１７画素ＰＹ０〜ＰＹ１６と読出されるワードとの対応関係を示す図である。図９（Ａ）において、輝度信号画素ＰＹ０がワードの先頭バイトの場合、この必要とされる１７番目の画素ＰＹ１６もワードの先頭バイトとなる。一方、画素ＰＹ０がワード０の後半のバイトの場合、最終の画素ＰＹ１６のワードの後半バイトの位置に存在する。いずれの場合においても、９ワードをＳＤＲＡＭから読出す必要がある。
【００６９】
図９（Ｂ）は、色差信号の参照ブロックの画素と読出されるワードとの対応関係を示す図である。先頭の色差信号画素ＰＣ０がワードの先頭バイト位置に格納されている場合、９番目の最終画素ＰＣ８も、ワードの先頭バイト位置に格納される。一方、先頭画素ＰＣ０がワードの後半バイト位置に格納される場合には、最終の画素ＰＣ８もワードの後半バイト位置に格納される。いずれの場合においても、色差信号の画素データを５ワード読出す必要がある。
【００７０】
図１０（Ａ）および（Ｂ）は、ＳＤＲＡＭからの参照画像ブロックの輝度信号画素データを読出す順序を示す図である。図１０（Ａ）および（Ｂ）において、バンクＡに格納される画素データを白丸印で示し、バンクＢに格納される画素データを斜線を施した丸印で示す。１ワードには２画素含まれる。図１０（Ａ）において、参照画像ブロックの１ラインの先頭画素がバンクＡに格納されている場合、まずバンクＡから連続的に５ワード♯０〜♯４を読出し、次いでバンクＢから４ワード♯５〜♯８を読出す。必要とされる１７画素は、先頭のワード♯０の先頭バイトまたは後半バイトの位置に応じて異なる。
【００７１】
図１０（Ｂ）は、参照画像ブロックの１ラインにおける先頭画素がバンクＢに格納されている際のデータ読出順序を示す。この場合においても、バンクＡから先に必要な４ワード♯０〜♯３を読出し、次いでバンクＢから５ワード♯４〜♯８を連続的に読出す。必要とされる１７画素は、先頭画素のワード♯４における先頭バイト位置または後半バイト位置に応じて異なる。この図１０（Ａ）または（Ｂ）に示す読出動作を参照画像ブロックの必要とされるライン（１６ラインまたは１７ライン）分繰返すことにより、必要とされる参照ブロックの画素データをすべて読出すことができる。基本的に、先頭画素がバンクＡおよびバンクＢのいずれに格納されているかに応じて、バンクＡおよびバンクＢの一方から５ワード連続に読出し、他方から４ワード連続的に読出す。この動作を繰返す。ここで「読出」はＳＤＲＡＭから復号ユニットへ必要データが与えられることを示す。
【００７２】
図１１は、色差信号のＳＤＲＡＭからの読出順序を示す図である。図１１において、白丸印により色差信号Ｃｂの１画素を示し、斜線を施した丸印により色差信号Ｃｒの１画素を示す。色差信号Ｃｂの各画素は、バンクＡに格納されており、また色差信号Ｃｒの各画素データはバンクＢに格納されている。この場合、まずバンクＡにアクセスし、連続して５ワード♯０〜♯４を読出して、次いでバンクＢへアクセスして連続的に５ワード♯５〜♯９を読出す。これにより、まず色差信号Ｃｂの画素データが読出され、次いで色差信号Ｃｒの各画素データが読出される。色差信号ＣｂおよびＣｒのサンプル位置は同じである。したがって、参照画像ブロックにおいて先頭の画素位置がワードの先頭バイト位置にあるか後半バイト位置にあるかに応じて、必要とされる９画素が選択される。色差信号の場合には、バンクＡおよびバンクＢに対し５ワード単位で交互にアクセスしてデータが読出される。この読出動作を、参照ブロック画像の必要とされるライン数（８ラインまたは９ライン）繰返し実行する。
【００７３】
上述のように、輝度信号および色差信号いずれにおいても、バンクＡおよびバンクＢに対し一定のワード数を単位として交互にアクセスすることにより、後に詳細に説明するように、輝度信号および色差信号いずれに対しても、ＳＤＲＡＭのアクセスシーケンスを同じとすることができ、制御が容易となる。
【００７４】
図１２は、ＳＤＲＡＭの読出動作を示すタイミングチャート図である。以下、ＳＤＲＡＭのデータ読出動作について簡単に説明する。
【００７５】
このＳＤＲＡＭは、クロック信号ＣＬＫに同期してデータの入出力を行ない、また外部からの制御信号およびアドレス信号の取込みを実行する。クロックサイクル１において、アクティブコマンドＡｃｔが与えられる。このアクティブコマンドＡｃｔと同時に、ロウアドレスおよびバンクアドレスが与えられる。バンクアドレスがバンクＡを指定しており、このバンクＡが活性化され、ロウアドレスが指定されるページのメモリセルが選択状態とされる。ＳＤＲＡＭのコマンドは、外部制御信号の状態の組合せにより与えられる。
【００７６】
クロックサイクル３においてリードコマンドＲｄが与えられ、データ読出動作が指定される。このリードコマンドＲｄとともに同時にコラムアドレスおよびバンクアドレスが与えられる。このコラムアドレスにより、ロウアドレスにより指定されたページの上のワードが指定される。２クロックサイクル経過したクロックサイクル５からこのコラムアドレスにより指定されたワードＱ０が読出される。リードコマンドＲｄが与えられてから、対応のデータＱ０が出力されるまでに要するクロックサイクル数は通常レイテンシーと呼ばれる。図１２においては、レイテンシーは２である。
【００７７】
次いで、各クロックサイクルごとにこのリードコマンドＲｄとともに与えられたコラムアドレスに基づいて順次隣接するワード（同一ページにおいて）が選択されて、ワードＱ１、Ｑ２およびＱ３が出力される。ＳＤＲＡＭの出力データは、各クロックサイクルにおいてクロック信号ＣＬＫが立上がる以前において確定状態とされ、このクロック信号ＣＬＫの立上がりに同期してＳＤＲＡＭの出力データがサンプリングされて読出データとして画像復号装置（または画像復号表示装置）へ与えられる。１つのコラムアドレスを与えることにより連続的に読出すことのできるデータの数をバースト長と呼び、図１２においては、バースト長は４である。バースト長のデータが読出されると、ＳＤＲＡＭは出力ハイインピーダンス状態となる。この状態においては、バンクＡにおいてページが選択状態を維持している。クロックサイクル１０においてプリチャージコマンドＰｒｅをバンクアドレス（Ａ）とともに与える。これにより、バンクＡにおいて選択状態とされていたページが非選択状態とされ、バンクＡはプリチャージ状態に復帰する。通常、バースト長は、最大１ページまでの任意の数を指定することができる。
【００７８】
ＳＤＲＡＭはバンクＡおよびバンクＢを有しており、バンクアドレスに従ってバンクを指定することにより、バンクＡおよびバンクＢそれぞれ互いに独立に活性化およびプリチャージを行なうことができる。ただし、１つのクロックサイクルにおいては、１つのバンクに対するコマンドのみを与えることができる。この図１０および図１１に示す画素データ読出シーケンスを、コマンドの衝突を伴うことなく効率的に行なう読出動作について説明する。
【００７９】
図１３（Ａ）および（Ｂ）は、ＳＤＲＡＭからの参照ブロック画素データ読出シーケンスを示す図である。図１３（Ａ）は、図１０（Ａ）に示す輝度信号画素データ読出動作シーケンスを示し、図１３（Ｂ）は、図１０（Ｂ）に示す輝度信号画素データ読出シーケンスを示す。図１３（Ａ）および（Ｂ）においては、レイテンシーが２であり、かつバースト長がフルページ（１ページの画素データすべて）である。プリチャージコマンドＰｒｅを用いてデータ連続読出動作を停止させる。
【００８０】
図１３（Ａ）において、クロックサイクル♯０において、ＳＤＲＡＭのバンクＡに対するアクティブコマンドＡｃｔが与えられ、クロックサイクル♯２においてバンクＡに対するリードコマンドＲｄが与えられる。このクロックサイクル♯２におけるリードコマンドＲｄに従って２クロックサイクル経過後のクロックサイクル♯４から連続的に画素データ（Ａ）が読出される。
【００８１】
クロックサイクル♯５において、ＳＤＲＡＭのバンクＢに対するアクティブコマンドＡｃｔを与え、クロックサイクル♯７においてバンクＢに対するリードコマンドＲｄを与える。ＳＤＲＡＭにおいては、リードコマンドＲｄの場合、後に与えられたリードコマンドが有効とされる。したがって、クロックサイクル♯８まではバンクＡからの画素データが連続的に読出され、クロックサイクル♯９からは、このクロックサイクル♯７のリードコマンドＲｄに従って、バンクＢからの画素データ（Ｂ）が連続的に読出される。クロックサイクル♯８においてプリチャージコマンドＰｒｅを与え、バンクＡをプリチャージ状態に復帰させる。
【００８２】
バンクＢの画素データが読出されている間のクロックサイクル♯１０において、バンクＡに対し再びアクティブコマンドＡｃｔを与え次いでクロックサイクル♯１２においてバンクＡに対しリードコマンドＲｄを与える。このクロックサイクル♯１２のリードコマンドＲｄに従ってクロックサイクル♯１４からはバンクＡの画素データ（Ａ）が連続的に読出される。クロックサイクル♯１３においてバンクＢに対しプリチャージコマンドＰｒｅを与える。このとき、クロックサイクル♯１３においては、クロックサイクル♯７において与えられたバンクＢに対するリードコマンドＲｄに従って画素データが読出されるが、外部において無視される（この構成は後に説明する）。ここで、プリチャージコマンドＰｒｅが与えられても、そのクロックサイクルにおいては、有効データは出力される。プリチャージコマンドＰｒｅは、次のクロックサイクルにおけるデータの出力を禁止する（そのサイクルにおいてプリチャージが行なわれる）。
【００８３】
クロックサイクル♯１５において、アクティブコマンドＡｃｔをバンクＢに対して与え、またクロックサイクル♯１７においてバンクＢに対するリードコマンドＲｄを与える。これにより、クロックサイクル♯１９からバンクＢからの画素データ（Ｂ）が読出される。クロックサイクル♯１８においてプリチャージコマンドＰｒｅをバンクＡに対して与え、バンクＡをプリチャージ状態に復帰させ、次のページ変更に備える。
【００８４】
この図１３（Ａ）に示すように、バンクＡおよびバンクＢそれぞれからは、５クロックサイクルデータが連続的に読出されている。バンクＢにおいてのみ５ワードのうちの最後のワードに含まれる画素データが無効とされている。また、コマンドＡｃｔ、ＲｄおよびＰｒｅは、それぞれ、５クロックサイクルごとに交互にバンクＡおよびＢに対して与えられている。バンクＡおよびバンクＢそれぞれにおいて、コマンドが与えられる周期は、１０クロックサイクルである。したがって、周期的にコマンドを与えることができ、ＳＤＲＡＭに対するコマンド印加の制御が容易となる。また、確実にプリチャージコマンドとアクティブコマンドの間は、２クロックサイクルであり、またアクティブコマンドＡｃｔとリードコマンドＲｄの間も２クロックサイクルあり、必要最小限の許容遅延時間をもってバンクＡおよびＢそれぞれに対しアクセスが行なわれている。バンクＡおよびバンクＢに対するアクセスのサイクルに対し１ワードの画素データが不要とされているだけであり、ページ変更のオーバヘッドを最小限に抑制して、参照画像ブロックの画素データを読出すことができる。
【００８５】
図１３（Ｂ）においては、参照画素ブロックの各ラインの先頭画素は、バンクＢに格納されている。この場合においても、バンクＡが先にアクセスされる。クロックサイクル♯０において、バンクＡに対するアクティブコマンドＡｃｔが与えられ、クロックサイクル♯２においてバンクＡに対するリードコマンドＲｄが与えられる。クロックサイクル♯４からバンクＡの格納ワードが順次読出される。クロックサイクル♯４において読出されるデータを、参照画像ブロック外部の画素データとして、外部装置において無視する。このバンクＡからのワードの読出の間に、クロックサイクル♯５において、バンクＢに対するアクティブコマンドＡｃｔを与え、クロックサイクル♯７において、バンクＢに対するリードコマンドＲｄを与える。これにより、クロックサイクル♯９からバンクＢからの画素データが順次読出される。クロックサイクル♯８において、バンクＡに対するプリチャージコマンドを与える。次いでクロックサイクル♯１０において、バンクＡに対するアクティブコマンドＡｃｔを与え、クロックサイクル♯１２においてバンクＡに対するリードコマンドＲｄを与える。この状態においても、クロックサイクル♯１４においてバンクＡから読出されるワード（画素データ）は不要データとして外部装置において無視する。クロックサイクル♯１５から連続して読出される４ワードのデータ（Ａ）を参照画像ブロックの画素データとして処理する。
【００８６】
クロックサイクル♯１５において、再びバンクＢに対するアクティブコマンドＡｃｔを与え、クロックサイクル♯１７においてバンクＢに対するリードコマンドを与える。これにより、クロックサイクル♯１９からバンクＢからのワードデータが読出される。クロックサイクル♯１８においてバンクＡに対するプリチャージコマンドＰｒｅを与え、ページ変更に備える。
【００８７】
この図１３（Ｂ）に示す読出動作シーケンスにおいても、５ワード単位で交互にバンクＡおよびバンクＢからワードデータが読出されている。バンクＡの先頭ワードが外部で無視される。したがってこの場合においても、参照画像ブロックの各ラインに対し１ワードの不要データが出力されるだけであり、ＳＤＲＡＭからは連続的に画素データが出力されており、ページ変更のオーバヘッドを最小限に抑制して必要とされる参照ブロック画素データを読出すことができる。
【００８８】
また、図１３（Ａ）および（Ｂ）の動作シーケンスを見れば明らかなように、コマンドが与えられているクロックサイクルは同じである。すなわち、バンクＡおよびＢに対し５クロックサイクルごとにコマンドが交互に印加されており、また各バンクに対するコマンドの印加周期は１０クロックサイクルである。したがって、参照画像ブロックの先頭画素位置にかかわらず、ＳＤＲＡＭに対するアクセス制御は変更する必要がなく（外部で画素データを不要とする処理が必要とされるだけである）、ＳＤＲＡＭに対するアクセス制御が容易となる。
【００８９】
図１４は、色差信号の画素データをＳＤＲＡＭから読出すシーケンスを示す図である。この色差信号の読出シーケンスは、図１１に示す色差信号ＣｂおよびＣｒの読出シーケンスに対応する。
【００９０】
図１４において、クロックサイクル♯０において、バンクＡに対するアクティブコマンドＡｃｔが与えられ、クロックサイクル♯２において、バンクＡに対するリードコマンドＲｄが与えられる。クロックサイクル♯４からバンクＡからの画素データが５ワード順次読出される。クロックサイクル♯５において、バンクＢに対するアクティブコマンドＡｃｔを与え、クロックサイクル♯７において、バンクＢに対するリードコマンドＲｄを与える。このバンクＢに対するリードコマンドＲｄに従って、クロックサイクル♯９からバンクＢから画素データワードが５ワード順次読出される。
【００９１】
クロックサイクル♯８において、バンクＡに対するプリチャージコマンドＰｒｅを与え、クロックサイクル♯１０において再びバンクＡに対するアクティブコマンドＡｃｔを与える。次いでクロックサイクル♯１２において、バンクＡに対するリードコマンドＲｄを与える。このクロックサイクル♯１２のリードコマンドＲｄに従って、クロックサイクル♯１４から５ワードの画素データが連続的にバンクＡから読出される。クロックサイクル♯１３においてバンクＢに対するプリチャージコマンドＰｒｅを与え、再びクロックサイクル♯１５においてバンクＢに対するアクティブコマンドＡｃｔを与える。次いで、クロックサイクル♯１７において、バンクＢに対するリードコマンドＲｄを与える。クロックサイクル♯１８において、バンクＡに対するプリチャージコマンドＰｒｅを与える。
【００９２】
この図１４に示す読出シーケンスにおいても、バンクＡおよびバンクＢから交互に５ワードの画素データが連続して読出されている。またコマンドは、５クロックサイクルごとに交互にバンクＡおよびバンクＢに対し与えられており、また各バンクのコマンド印加周期は１０クロックサイクルである。したがって、輝度信号の画素データ読出時と同じアクセスシーケンスに従って必要とされる色差信号画素データを読出すことができる。この色差信号の場合には、不必要なデータワードは存在しない。参照画像ブロックの位置に応じて、たとえば復号装置内部において、不要な画素が無効とされる。
【００９３】
図１５は、この発明に従う画像復号表示装置の構成を概略的に示す図である。図１５において、画像復号表示装置は、ビットストリームの形態で与えられる画像符号化データを受け、この画像符号化データに含まれる符号化画素データに所定の復号処理を施して、元の画素データを復元する復号化ユニット２と、復号化ユニット２で復元された画素データを格納する外部メモリとしてのＳＤＲＡＭ４と、復号化ユニット２の動作タイミングの決定などの各種動作を制御するとともに、ＳＤＲＡＭ４へのアクセス動作を制御する制御ユニット６を含む。復号化ユニット２は、一般に、ＭＰＥＧ２規格に従う復号化処理機能を備え、符号化画素データの復号処理および各画像の性質および属性などを示すヘッダ情報の解析の機能を有する。制御ユニット６は、図示しない外部に設けられた表示制御装置から与えられる同期信号（水平および垂直同期信号）に従って、復号化ユニット２の復号処理開始タイミングを決定する。
【００９４】
復号化ユニット２とＳＤＲＡＭ４の間にメモリインタフェースユニット８が配置され、メモリインタフェースユニット８と図示しない外部に設けられた表示装置の間に表示インタフェース１０が配置される。メモリインタフェースユニット８は、制御ユニット６の制御のもとに、ＳＤＲＡＭ４に対するデータ書込アドレスおよびデータ読出アドレスを生成しかつこのＳＤＲＡＭ４と復号化ユニット２の間のまたはＳＤＲＡＭ４と表示インタフェース１０との間にデータ伝送経路を確立する。表示インタフェース１０は、表示装置における画素データの表示速度に従って、メモリインタフェースユニット８から与えられた画素データを順次出力する。
【００９５】
図１６は、図５に示すメモリインタフェースユニット８の構成を概略的に示す図である。図１６において、メモリインタフェースユニット８は、図１５に示す復号化ユニット２から与えられる動きベクトル情報ＭＶを受け、制御ユニット６の制御のもとに参照フレーム（マクロブロック）の画素を読出すためのアドレスを発生する参照画像アドレス発生器８０と、復号化ユニットで復号された画素データ（復元画素）をＳＤＲＡＭ４へ書込むためのアドレスを制御ユニット６の制御のもとに発生する復元画像アドレス発生器８２と、制御ユニット６の制御のもとに表示装置への表示のために画素データをＳＤＲＡＭ４から読出すためのアドレスを発生する表示画像アドレス発生器８４と、制御ユニット６の制御のもとに、ＳＤＲＡＭ４に対するバンクアドレスＢＡおよびコマンドを所定の周期で出力するアクセスコントローラ８６と、ＳＤＲＡＭ４により読出された画素データの配列順序を変換して出力するワード列変換回路８８を含む。
【００９６】
制御ユニット６は、図示しない表示制御装置から与えられる水平同期信号および垂直同期信号に従って復号化ユニット２に対しフレーム期間を規定しかつ画素復号開始タイミングを決定するピクチャー同期信号を与える。またこのピクチャー同期信号ＰＳＹＮＣに従って、制御ユニット６は所定のシーケンスでアドレス発生器８０、８２および８４を活性状態とする。
【００９７】
アクセスコントローラ８６は、ＳＤＲＡＭ４へのアクセスが行なわれる場合には、常に１つのバンクに対し１０クロックサイクル周期でかつ５クロックサイクルごとにバンクＡおよびバンクＢ（ＳＤＲＡＭ４に含まれる）へ交互にコマンドを出力する。このアクセスコントローラ８６は、ただし参照画像ブロックの画素データ読出時において動きベクトル情報ＭＶに含まれる垂直方向成分（Ｖ成分）が整数であるか分数（±１／２）であるかに従って、読出されるべきラインの数を決定し、決定されたライン数繰返しＳＤＲＡＭ４へアクセスする。復元画像データのＳＤＲＡＭ４への書込時および画像データのＳＤＲＡＭ４からの読出時においては、アクセスコントローラ８６は、各画像の先頭画素から全ラインがアクセスされるようにそのアクセス動作を繰返し実行する。制御ユニット６は、復号化ユニット２から復号化される画像のタイプを示すフレームタイプ情報を受け、このフレームタイプ情報がＩフレームを示すときには、参照画像アドレス発生器８０からの参照画像アドレス発生動作を停止させる。復号化される画像がＰピクチャーまたはＢピクチャーの場合には、参照画像アドレス発生器８０は、動きベクトル情報ＭＶに従って読出アドレスを生成する。制御ユニット６は、アドレス発生器８０、８２および８４から出力されるアドレスがＳＤＲＡＭ４に対するアドレスバス上で競合しないようにこれらのアドレス発生回路８０、８２および８４のアドレス発生タイミングを調整するアービトレーション機能を備える。このＳＤＲＡＭ４へのアクセス競合を回避するためのアービタは、別に設けられてもよい。
【００９８】
ワード列変換回路８８は、ＳＤＲＡＭ４から５ワード単位でＳＤＲＡＭ４から読出される画素データを、各画素ラインへの画素データの配列順序に従ってワード列を再配列し、必要とされるワードデータを選択して復号化ユニットへ与える。このワード列変換回路８８において、図１３（Ａ）および（Ｂ）において不要データとして示すワードデータが切捨てられる。
【００９９】
図１７は、図１６に示す参照画像アドレス発生器８０の構成を概略的に示す図である。図１７において、参照画像アドレス発生器８０は、復号中の現画像ブロックの輝度信号および色差信号両者についての先頭画素位置情報を格納する現画像ブロックカウンタ８０ａと、現画像ブロックカウンタ８０ａからの先頭画素位置情報と動きベクトル情報ＭＶに従って、参照画像ブロックの輝度信号および色差信号両者についての先頭画素位置を検出する先頭画素位置検出器８０ｂと、偶／奇フレーム情報に従って先頭画素位置検出器８０ｂからの先頭画素位置情報に基づいてＳＤＲＡＭに対する先頭ロウアドレスおよび先頭コラムアドレスを色差信号および輝度信号両者について生成する先頭ロウ／コラムアドレス生成器８０ｃと、先頭ロウ／コラムアドレス生成器８０ｃからの先頭アドレスに従って、アクセスコントローラの制御のもとにＳＤＲＡＭに対するロウアドレスＡＤＸおよびコラムアドレスＡＤＹを生成するアドレス発生器８０ｄを含む。現画像ブロックカウンタ８０ａは、各フレーム（画像）において、復号処理はマクロブロック単位で行なわれるため、現在復号中の画像ブロックが何番目のマクロブロックであるかを示す情報をカウンタにより生成し、このカウンタのカウント値に基づいて、輝度信号および色差信号それぞれについての先頭画素位置情報を生成する。この現画像ブロックカウンタ８０ａからのカウント値は、水平方向成分および垂直方向成分両者を含む。
【０１００】
先頭画素位置検出器８０ｂは、この現画像ブロックカウンタ８０ａから与えられる現画像ブロックの先頭画素位置情報と動きベクトル情報ＭＶと加算して、参照ブロックの先頭画素位置を検出する。先頭ロウ／コラムアドレス生成器８０ｃの構成は後に説明するが、参照フレームが偶数フレームであるか奇数フレームであるかに従って、この先頭画素位置検出器８０ｂから与えられた先頭ライン情報に所定の整数（図４および図６参照）を生成し、また先頭画素ライン上の先頭画素番号に基づいてコラムアドレスを生成する。アドレス発生器８０ｄは、アクセスコントローラからの制御のもとに、この先頭ロウ／コラムアドレス生成器８０ｃから与えられる先頭ロウアドレスを繰返し（１０ワードごとに）増分する。この増分する回数は、動きベクトル情報ＭＶの垂直方向成分が分数成分（±１／２）を含んでいるか否かに従って決定される。アドレス発生器８０ｄからのコラムアドレスＡＤＹは、そのＳＤＲＡＭのバースト長により異なるが、バースト長がフルページの場合には、先頭ロウ／コラムアドレス生成器８ｃにより生成された先頭コラムアドレスに固定される。
【０１０１】
図１８は、図１７に示す先頭ロウ／コラムアドレス生成器８０ｃのコラムアドレス生成部の構成を概略的に示す図である。図１８において、コラムアドレス生成部は、先頭画素位置検出器８０ｂから与えられる先頭輝度信号画素番号を格納するレジスタ８１ａと、先頭画素位置検出器８０ｂから与えられる先頭色差信号画素番号を格納するレジスタ８１ｃと、レジスタ８１ａおよび８１ｃの上位ビット（アドレス）の一方を輝度信号であるか色差信号であるかを示す輝度／色差指示に従って選択してコラムアドレスＡＤＹを生成するセレクタ８１ｄを含む。輝度信号成分について、先頭画素がバンクＢに含まれる場合、そのバンクアドレスビットＢＡは“１”である。この場合、最初にバンクＢからワードを読出す必要があるが、先頭画素のアドレス（ＡＤ）はバンクおよびＢにおいては同じである。バンクＡから画素データワードを読出これを切捨てる。
【０１０２】
色差信号成分については、先頭画素位置検出器８０ｂにより検出された先頭色差信号画素番号のうち上位のビットがコラムアドレスである。セレクタ８１ｄは、輝度信号成分の必要ワードをすべて読出した後、次いで色差信号のワード情報を読出すために色差信号コラムアドレスを選択する。この輝度／色差指示信号は、アクセスコントローラから与えられる。アクセスコントローラは、必要とされるラインの輝度信号情報を読出した後に、色差信号の情報を読出すように、レジスタ８１ｄの選択経路を制御する。
【０１０３】
図１９は、図１７に示す先頭ロウ／コラムアドレス生成器８０ｃの先頭ロウアドレス生成部の構成を概略的に示す図である。図１９において、先頭ロウアドレス生成部は、輝度信号の先頭画素ライン番号を格納するレジスタ８１ｅと、レジスタ８１ｅのライン番号情報と定数７２０とを加算する加算器８１ｆと、偶／奇フレーム情報に従ってレジスタ８１ｅのライン番号情報および加算器８１ｆの出力する情報の一方を選択するセレクタ８１ｇと、色差信号の先頭画素ライン番号情報を格納するレジスタ８１ｈと、レジスタ８１ｈの格納する先頭画素ライン番号情報と所定の定数４８０とを加算する加算器８１ｉと、レジスタ８１ｈの格納する色差信号先頭画素ライン番号情報と所定の定数１２００とを加算する加算器８１ｊと、偶／奇フレーム情報に従って加算器８１ｉおよび８１ｊの出力情報の一方を選択するセレクタ８１ｋと、輝度／色差指示に従ってセレクタ８１ｊおよび８１ｋの一方の出力情報を選択するセレクタ８１ｌを含む。セレクタ８１ｇは、偶／奇フレーム情報が偶数フレーム（♯０）を指定するときには、レジスタ８１ｅの出力情報を選択し、一方偶／奇フレーム情報が奇数フレーム（♯１）を指定するときには、セレクタ８１ｇは加算器８１ｆの出力情報を選択する。セレクタ８１ｋは、偶／奇フレーム情報が偶数フレームを示すときには、加算器８１ｉの出力情報を選択し、一方、偶／奇フレーム情報が奇数フレームを指定するときには、セレクタ８１ｋは加算器８１ｊの出力情報を選択する。この定数４８０、７２０および１２００は、図１に示すＳＤＲＡＭのロウアドレスと輝度信号および色差信号との対応関係により定められる。セレクタ８１ｌから、輝度信号および色差信号それぞれについて先頭ロウアドレスが出力される。
【０１０４】
図２０は、図１６に示すワード列変換回路８８の構成の一例を示す図である。図２０において、ワード列変換回路８８は、ＳＤＲＡＭから読出されたワードをセレクタ８８ａを介して受けて順次格納するレジスタ８８ｂと、このレジスタ８８ｂに格納されたワード情報を輝度／色差指示信号およびバンクアドレスビットＢＡに従って順次選択して出力するセレクタ８８ｃを含む。セレクタ８８ａは、ＳＤＲＡＭから読出された１０ワードのデータについて、バンクＡから読出されたデータ（Ａ）をレジスタ８８ｂの偶数番号の格納位置に順次格納し、次いでバンクＢから読出された５ワードのデータをレジスタ８８ｂの奇数番号の記憶位置に格納する。レジスタ８８ｃは、輝度／色差指示信号が輝度信号を示すときには、バンクアドレスビットＢＡを初期値としてレジスタ８８ｂのワードを順次その格納位置番号に従って必要な数のワードを選択して出力する。輝度／色差指示信号が色差信号を示すときには、セレクタ８８ｃは、まず偶数番号の格納位置に格納されたバンクＡのデータ（Ａ）を５ワード順次選択し、次いでバンクＢから与えられた５ワードのデータを順次選択する。
【０１０５】
このワード列変換回路８８の出力するワード（１６ビット）は、復号化ユニット２に含まれる画素列生成回路２ａへ与えられる。この画素列生成回路２ａは、動きベクトル情報ＭＶの水平方向成分情報ＭＶ（Ｈ）と先頭画素位置情報に含まれる上位／下位指示ビットＵ／Ｌに従って与えられたワードの先頭画素を検出し、この検出された先頭画素から順次８ビットの画素データを出力する。
このセレクタ８８ｃにおいて、バンクアドレス信号ビットＢＡを初期値として輝度信号ワードを９ワード順次選択することにより、図１３（Ａ）および（Ｂ）において斜線ブロックで示す不要データを削除することができる。すなわち、バンクアドレス信号ビットＢＡが“１”のときには、先頭画素はバンクＢに含まれており、レジスタ８８ｂの０番地に格納されたバンクＡのワードは不要データである。したがってアドレス１に格納された情報から順次９ワード読出すことにより不要データを削除することができる。
【０１０６】
一方、バンクアドレス信号ビットＢＡが０のときには、先頭画素はバンクＡに含まれ格納されており、この場合には、アドレス０から９ワードを順次読出すことにより、バンクＢから読出される最終ワードを削除することができる。これにより、不要画素データを確実に削除することができる。
【０１０７】
画素列生成回路２ａは、水平方向動きベクトル情報ＭＶ（Ｈ）が整数成分の場合には、この与えられたワードから１６画素情報を選択する（輝度信号成分の場合：色差信号の場合には８ワード）。一方、水平方向動きベクトル情報ＭＶ（Ｈ）が分数成分を有する場合には、画素列生成回路２ａは、輝度信号については９ワードを選択し、また色差信号については１０ワードを選択する。この選択された９ワード（輝度信号（Ｙ）に関し）の先頭画素を上位／下位ビットＵ／Ｌにより識別し、輝度信号については１７個の画素データを順次選択して出力する。色差信号については、色差信号ＣｂおよびＣｒそれぞれについて上位／下位指示ビットＵ／Ｌに従って９個の画素データを順次選択して出力する。
【０１０８】
図１６に示す復元画像アドレス発生器８２の構成としては、この図１７ないし図１９に示す構成を利用することができる。復元画像データのＳＤＲＡＭへの書込時においては、輝度信号については１６ライン、色差信号については８ラインであり、アドレス発生器（図１７の参照番号８０ｄ参照）がカウントアップするロウアドレスＡＤＸの値は輝度信号および色差信号それぞれについて固定される。また、復元された画素データをワード単位に変更するためには、図２０に示すワード列変換回路８８の構成を利用することができる。すなわち、復元された８ビットの画素データを１６ビットのワードに変換してセレクタ８８ｃを介してレジスタ８８ｂに順次格納し、バンク単位で画素データを読出す。復元画像データの場合、輝度信号については４ワード単位でバンクＡおよびバンクＢに交互に書込む必要がある。この場合、ＳＤＲＡＭへのデータ書込時不要とされるワードに対し書込を禁止するマスクをかければよい。色差信号についても、４ワード単位で画素データの書込が行なわれるが、この場合、５ワード単位でバンクＡおよびバンクＢに交互にアクセスし、１ワードに対しデータ書込を禁止するマスクをかければよい。このマスクをかけるマスク指示信号は、コマンドと独立に外部からクロック信号と同期して与えることができ、コマンドの衝突は生じない。したがって、このマスクを用いれば、復元画像書込時および参照画像読出時においてバンクＡおよびバンクＢに対し５ワード単位で交互にアクセスするというアクセスシーケンスを維持することができる。
【０１０９】
復元画像の書込時において、復号化ユニットにおいて色差信号Ｃｂの画素データおよび色差信号Ｃｒの画素データのブロックがそれぞれ別々に与えられる構成の場合、バッファメモリを用いる。色素信号ＣｂおよびＣｒの画素データが２画素データを単位として交互に色差信号ＣｂおよびＣｒを読出す。復号化ユニットにおいて、色差信号ＣｂおよびＣｒの復号画素が１画素単位で交互に生成される場合と等価となり、輝度信号と同様のシーケンスに従って５ワードを単位とする色差信号画素データを生成することができる。
【０１１０】
図２１は、図１６に示す表示画像アドレス発生器の構成を概略的に示す図である。図２１（Ａ）に表示画像アドレスのコラムアドレス生成部の構成を示し、図２１（Ｂ）に、画像表示アドレスのロウアドレス生成発生部の構成を示す。図２１（Ａ）において、画像表示アドレス発生回路８４は、アクセスコントローラから与えられるカウントアップ信号に従ってカウント動作を行なうコラムアドレスカウンタ８４ａを含む。このコラムアドレスカウンタ８４ａは、ＳＤＲＡＭから１０ワード読出されるごとにそのカウント値を５カウントアップする。
【０１１１】
図２１（Ｂ）において、ロウアドレス発生部は、輝度信号に対するロウアドレスを発生するロウアドレスカウンタ８４ｂと、ロウアドレスカウンタ８４ｂの出力カウント値と定数７２０とを加算する加算器８４ｃと、偶／奇フレーム情報に従ってロウアドレスカウンタ８０ｂの出力するカウント値と加算器８４ｃの出力するカウント値の一方を選択するセレクタ８４ｄと、色差信号に対するロウアドレスを生成するロウアドレスカウンタ８４ｅと、ロウアドレスカウンタ８４ｅの出力カウントと定数４８０とを加算する加算器８４ｆと、ロウアドレスカウンタ８４ｅの出力カウント値と定数１２００とを加算する加算器８４ｇと、偶／奇フレーム情報に従って加算器８４ｆおよび８４ｇの一方の出力を選択するセレクタ８４ｈと、輝度／色差指示信号に従ってセレクタ８４ｄおよび８４ｈの一方の出力を選択するセレクタ８４ｉを含む。
【０１１２】
ロウアドレスカウンタ８４ｂは、アクセスコントローラの制御のもとに、３６０ワードが読出されるごとにそのカウント値を１増分する。ロウアドレスカウンタ８４ｅも、ＳＤＲＡＭから１８０ワード読出されるごとにそのカウント値を１増分する。セレクタ８４ｄは、読出される表示画像が偶数フレームの場合には、ロウアドレスカウンタ８４ｂの出力カウントを選択し、表示画像が奇数フレームの場合には加算器８４ｃの出力を選択する。セレクタ８４ｈは、偶数フレームの場合には、加算器８４ｆの出力を選択し、奇数フレームの場合には、加算器８４ｇの出力を選択する。セレクタ８４ｉは輝度信号画素データが読出されるときにはセレクタ８４ｄの出力を選択し、色差信号画素データが読出されるときにはセレクタ８４ｈの出力を選択する。これにより、ＳＤＲＡＭからの表示画素データ読出時のロウアドレスおよびコラムアドレスを生成することができる。
【０１１３】
なお、コラムアドレスカウンタ８４ａがアクセスコントローラからの制御のもとに、輝度信号および色差信号の所定数の画素を表示のために読出したときにリセットされる構成の場合（輝度信号画素データの場合には７２０画素：３６０ワード）であり、色差信号の場合には３６０画素（１８０ワード）である）ロウアドレスカウンタ８４ｂおよび８４ｅを共用し、この共用されるロウアドレスカウンタがコラムアドレスカウンタ８４ａのリセット（初期値への復帰時）ごとにそのカウント値が１増分されるように構成されてもよい。
【０１１４】
図２２は、図１５に示す表示インタフェース１５に対する画素列変換部の構成を示す図である。この画素列変換部は、表示インタフェースに含まれてもよいが、またメモリインタフェースユニット８に含まれてもよい。この画素列変換部は、ＳＤＲＡＭから読出された１０ワードデータをセレクタ８５ａを介して順次格納するレジスタ８５ｂと、レジスタ８５ｂに格納されたワードデータをバイトデータに変換して順次所定のシーケンスで選択するセレクタ８５ｃを含む。セレクタ８５ａは、ＳＤＲＡＭから読出された表示画像画素データワードをレジスタ８５ｂの先頭格納位置から順次格納する。セレクタ８５ｃは、表示画像データが輝度信号の場合には、このレジスタ８５ｂからバンクＡ、バンクＢのワードを交互に選択して読出し、次いでこの１６ビットのワードデータを８ビットの画素データに変換して出力する。
【０１１５】
一方、セレクタ８５ｃは色差信号が画素データの場合には、レジスタ８５ｂの格納するワードデータを順次そのレジスタ８５ｂの格納位置に従って選択する。この色差信号データはしたがって、ＳＤＲＡＭから読出されたワードと同じ順序となる。この場合、色差信号Ｃｂ（バンクＢ）からの画素データを、１ライン遅延を通すことにより、色差信号Ｃｒに対し１ライン遅れて色差信号Ｃｂを生成することができる。この画素データの位置合わせは、図１５に示す表示インタフェース１０において実行される。この場合においても、ＳＤＲＡＭからは５ワード単位で交互にバンクＡおよびＢから画素データが読出されるだけである。ＳＤＲＡＭの外部において、画素データ列の配列の変換が実行される。
【０１１６】
なお、この図２０および図２２に示す画素列変換回路においては、１０ワードの画素データが格納されている。この場合、ＳＤＲＡＭからの読出データの格納動作とこの画素列変換回路からの画素データ読出とを同時に行なうために、図２０および図２２に示す画素列変換回路を２つ並列に設け、この画素列変換回路を交互にアクセスする構成とすれば、ＳＤＲＡＭからの読出データの格納とこの画素列変換回路からの画素データ読出とを同時に実行することができる。
【０１１７】
以上のように、この発明の実施の形態１に従えば、画素データを隣接２画素２ワードとし、輝度信号についてはワード単位で交互にバンクＡおよびバンクＢに配置され、２種類の色差信号については各色差信号ごとに異なるバンクに格納されるように構成したため、このＳＤＲＡＭからの画素データ書込および読出動作時において同じアクセスシーケンス（５ワード単位）でアクセスを行なうことができ、ページ変更のためのオーバヘッドを最小限に抑制して高速でデータ転送を実行することができる。
【０１１８】
［実施の形態２］
図２３（Ａ）および（Ｂ）は、この発明の実施の形態２に従うＳＤＲＡＭの参照画像ブロック読出動作シーケンスを示す図である。図２３（Ａ）および（Ｂ）においては、輝度信号画素データの読出シーケンスが示される。この実施の形態２においては、ＳＤＲＡＭは、レイテンシーが２、バースト長が２に設定される。バースト長が２の場合、１つのリードコマンドによりコラムアドレスｎ，ｎ＋１が指定される。次に読出動作について説明する。
【０１１９】
図２３（Ａ）に、参照画像ブロックの先頭コラムアドレスが偶数の場合であり、また先頭画素がバンクＡに含まれる場合の参照ブロック画像データ読出動作シーケンスを示す。クロックサイクル♯０において、バンクＡに対しアクティブコマンドＡｃｔが与えられ、バンクＡにおいてページが選択される（ロウアドレスに従って）。
【０１２０】
次いで、クロックサイクル♯２においてバンクＡに対しリードコマンドＲｄが与えられる。レイテンシーが２であり、クロックサイクル♯４からこのクロックサイクル♯２に与えられたリードコマンドＲｄに従って２ワードの画素データが順次ワード単位で読出される。バースト長は２であり、２つのワードのみがリードコマンドＲｄにより指定される。したがって、クロックサイクル♯４において再びリードコマンドＲｄをバンクＡに対して与え、次の２ワードを指定する。これにより、クロックサイクル♯６からクロックサイクル♯４のリードコマンドＲｄにより指定された２ワードの画素データが順次ワード単位で読出される。
【０１２１】
一方、クロックサイクル♯５において、バンクＢに対しアクティブコマンドＡｃｔを与え、バンクＢに対しページ選択動作を開始させる。クロックサイクル♯６において、バンクＡに対しオートプリチャージ付きリードコマンドＲｄａを与える。このオートプリチャージ付きリードコマンドＲｄａは、リードコマンドにより指定されたバースト長分のワードが読出された後に、指定されたバンクがプリチャージ状態に復帰することを指示する。したがって、クロックサイクル♯６においてオートプリチャージ付きリードコマンドＲｄａを与えると、バースト長、すなわち２クロックサイクル経過後のクロックサイクル♯８においてプリチャージコマンドＰが与えられたのと等しくなる。クロックサイクル♯７においてバンクＢに対しリードコマンドＲｄを与える。このリードコマンドＲｄに従って、クロックサイクル♯９からバンクＢから２ワードの画素データが順次ワード単位で読出される。次いでクロックサイクル♯９においてバンクＢに対しリードコマンドＲｄを与え、次の２ワードの画素データをクロックサイクル♯１１から読出す。次いでクロックサイクル♯１１において、オートプリチャージ付きリードコマンドＲｄａをバンクＢに与える。
【０１２２】
一方、クロックサイクル♯１０においてバンクＡに対しアクティブコマンドＡｃｔを与え、次のページを選択する（ページ変更）。次いでクロックサイクル♯１２においてバンクＡに対しリードコマンドＲｄを与える。このリードコマンドＲｄに従って、クロックサイクル♯１４から、バンクＡから２ワードの画素データが順次読出される。次いでクロックサイクル♯１４においてバンクＡに対しリードコマンドＲｄを与え、次の２ワードの画素データを指定して順次クロックサイクル♯１６から読出す。再びクロックサイクル♯１６において、オートプリチャージ付きリードコマンドＲｄａを与え、次の２ワードの画素データを指定して順次読出す。このオートプリチャージ付きリードコマンドＲｄａにより、クロックサイクル♯１８においてバンクＡに対して、プリチャージコマンドが与えられたことと等価となり、バンクＡはプリチャージ状態に復帰し、ページ変更に備える。
【０１２３】
一方、バンクＢにおいては、クロックサイクル♯１５においてアクティブコマンドＡｃｔを与えて次のページ（バンクＡと同じページ）を選択し、クロックサイクル♯１７、およびクロックサイクル♯１９においてそれぞれリードコマンドＲｄを与えて、２ワードの画素データを順次読出す。
【０１２４】
クロックサイクル♯１３において読出された画素データは、前述の図２０に示す画素列変換回路において切捨てられる。
【０１２５】
この図２３（Ａ）に示す参照ブロック画素データ読出シーケンスにおいて、アクティブコマンドＡｃｔは、５クロックサイクルごとに交互にバンクＡおよびバンクＢへ与えられている。またリードコマンドＲｄおよびオートプリチャージコマンドＲｄａをバンクＡおよびバンクＢに与えるシーケンスも同じである。
【０１２６】
図２３（Ｂ）は、先頭コラムアドレスが奇数の場合の参照画像ブロックの輝度信号画素データ読出シーケンスを示す。先頭画素はバンクＡに含まれている。クロックサイクル♯０においてバンクＡに対しアクティブコマンドＡｃｔを与え、バンクＡにおいてロウアドレスにより指定されたページを選択状態とする。クロックサイクル♯２においてリードコマンドＲｄをバンクＡに対して与える。これにより、クロックサイクル♯４から画素データワードが順次バンクＡから読出される。このとき、クロックサイクル♯３において再びリードコマンドＲｄをバンクＡに対し与える。このクロックサイクル♯３において与えられたリードコマンドＲｄにより、クロックサイクル♯５からは、後で与えられたリードコマンドＲｄ（クロックサイクル♯３）に従って指定されたデータワードが読出される。
【０１２７】
クロックサイクル♯５においてオートプリチャージ付きリードコマンドＲｄａをバンクＡに対し与える。これにより、クロックサイクル♯７からは、このオートプリチャージ付きリードコマンドＲｄａによって指定された２ワードの画素データがバンクＡから順次読出される。クロックサイクル♯７においてバンクＡに対し等価的にプリチャージコマンドが与えられているため、バンクＡはプリチャージ状態へ移行する。これにより、次のページ変更に備える。
【０１２８】
一方、バンクＢに対して、クロックサイクル♯４においてアクティブコマンドＡｃｔを与え、ページを選択状態とする。次いでクロックサイクル♯７においてバンクＢに対しリードコマンドＲｄを与え、次いでクロックサイクル♯８においてリードコマンドＲｄを再び与える。クロックサイクル♯９においてバンクＢから読出される画素データワードは、クロックサイクル♯７において与えられたリードコマンドＲｄによって指定されたものであり、一方、クロックサイクル♯１０からは読出される２ワードの画素データは、クロックサイクル♯８において与えられたリードコマンドＲｄにより指定されたものである。クロックサイクル♯１０において、オートプリチャージ付リードコマンドＲｄａをバンクＢに与え、クロックサイクル♯１２からこのオートプリチャージ付きリードコマンドＲｄａにより指定された２ワードの画素データがバンクＢから順次読出される。
【０１２９】
一方、バンクＡにおいて、クロックサイクル♯９において与えられたアクティブコマンドＡｃｔに従ってページが選択状態とされており、クロックサイクル♯１２および♯１３においてそれぞれリードコマンドＲｄを与え、クロックサイクル♯１４から画素データワードを読出し、クロックサイクル♯１５においてオートプリチャージ付きリードコマンドＲｄａを与える。この読出動作と並行して、クロックサイクル♯１４においてバンクＢに対しアクティブコマンドＡｃｔを与え、クロックサイクル♯１７および♯１８においてリードコマンドＲｄをそれぞれバンクＢに与える。
【０１３０】
この先頭コラムアドレスが奇数の場合においても、バンクＡおよびバンクＢに対するアクセスシーケンスは同じである。特に、図２３（Ｂ）において破線ブロックで示すように、バンクＡに対するアクティブコマンドＡｃｔをクロックサイクル♯０よりも前のサイクルにおいて与えれば、アクティブコマンドＡｃｔは５クロックサイクルごとにバンクＡおよびバンクＢに対して与えられており、図２３（Ａ）に示す先頭コラムアドレスが偶数アドレスの場合と同じシーケンスを保持することができる。バンクＡに対し、それぞれ最初に与えられるリードコマンドＲｄが先頭コラムアドレスが偶数の場合に比べて１クロックサイクル遅れる点が異なるだけであり、同様の動作シーケンスを実現することができる。
【０１３１】
プリチャージコマンドＰを使用する場合、バンクＡに対するプリチャージコマンドとバンクＢに対するリードコマンドＲｄが同一クロックサイクルに与えられる状況が生じる。ＳＤＲＡＭに対しては、１つのバンクに対してのみコマンドを１つのクロックサイクルにおいて与えることが可能である。オートプリチャージ付リードコマンドＲｄａを利用することにより、このようなコマンドの衝突を防止することができ、効率的なデータ読出を実現することができる。
【０１３２】
また、図２３（Ｂ）に示すように、アクティブコマンドＡｃｔをクロックサイクル♯０よりも前のクロックサイクルにおいて与えた場合、参照画像ブロックの先頭画素の読出が１クロックサイクル遅れるものの、ＳＤＲＡＭに対するアクセスシーケンスをすべて同じとすることができる。
【０１３３】
図２４（Ａ）は、先頭コラムアドレスが偶数であり、かつ先頭画素がバンクＢに含まれる場合のＳＤＲＡＭからの参照画像ブロックの輝度信号画素データ読出シーケンスを示す図である。この図２４（Ａ）においても、ＳＤＲＡＭはレイテンシーが２であり、バースト長が２に設定される。
【０１３４】
クロックサイクル♯０において、バンクＡに対しアクティブコマンドＡｃｔを与え、次いでクロックサイクル♯２においてバンクＡに対しリードコマンドＲｄを与える。クロックサイクル♯４からバンクＡは２ワードの画素データが順次読出される。クロックサイクル♯４において再びリードコマンドＲｄをバンクＡに対し与え、次の２ワード画素データを指定する。クロックサイクル♯５においてバンクＢに対しアクティブコマンドＡｃｔを与え、次いでクロックサイクル♯７においてバンクＢに対しリードコマンドＲｄを与える。
【０１３５】
クロックサイクル♯６においては、バンクＡに対しオートプリチャージ付リードコマンドＲｄａが与えられる。したがって、クロックサイクル♯９からはバンクＢからの画素データワードが順次出力される。クロックサイクル♯８において、バンクＡがプリチャージへ移行する。クロックサイクル♯９において再びリードコマンドＲｄをバンクＢに対し与え、次の２ワードの画素データを指定する。
【０１３６】
クロックサイクル♯１０において、バンクＡに対しアクティブコマンドＡｃｔを与え、バンクＡにおいて次のページを選択状態とする。クロックサイクル♯１１においてバンクＢに対しオートプリチャージ付きリードコマンドＲｄａを与え、次の２ワードの画素データを指定するとともに、２ワードの画素データ読出後のバンクＢのプリチャージを指定する。クロックサイクル♯１２においてバンクＡに対しリードコマンドを与え、クロックサイクル♯１４からバンクＡからの画素データワードを順次読出す。クロックサイクル♯１４においてバンクＡから読出された画素データワードは、外部に設けられたワード列変換回路において不要として切捨てられる。またクロックサイクル♯１４において再びリードコマンドＲｄをバンクＡに対し与える。またクロックサイクル♯１６においてオートプリチャージ付きリードコマンドＲｄａをバンクＡに対して与える。バンクＢにおいては、クロックサイクル♯１５においてアクティブコマンドＡｃｔが与えられ次のページが選択状態とされている。クロックサイクル♯１７においてリードコマンドＲｄを与えることにより、このリードコマンドに従ってクロックサイクル♯１９からバンクＢからの画素データワードが読出される。
【０１３７】
クロックサイクル♯１８において再びバンクＢに対しリードコマンドＲｄを与える。
【０１３８】
バンクＡに対して最初に与えられるリードコマンドＲｄにより指定される画素データワードが外部で不要とされる。バンクＡおよびバンクＢ交互に５ワードずつ読出し、外部で不要データワードを除去することにより、バンクＡから４ワード、バンクＢから５ワードを交互に読出すことができる。
【０１３９】
図２４（Ｂ）は、先頭コラムアドレスが奇数でありかつ先頭画素がバンクＢに含まれる場合のデータ読出シーケンスを示す図である。図２４（Ｂ）において、クロックサイクル♯０においてバンクＡに対するアクティブコマンドＡｃｔが与えられ、次いでクロックサイクル♯２および♯３それぞれにおいてリードコマンドＲｄがバンクＡに対して与えられる。クロックサイクル♯３において与えられたリードコマンドＲｄに従ってクロックサイクル♯４から２ワードの画素データが順次読出される。クロックサイクル♯２において与えられたリードコマンドＲｄにより指定される画素データワードは、外部で不要として除去される。クロックサイクル♯５において、オートプリチャージ付きリードコマンドＲｄａをバンクＡに与え、クロックサイクル♯７から２ワードの画素データを順次バンクＢから読出す。
【０１４０】
一方、バンクＢに対しクロックサイクル♯４においてアクティブコマンドＡｃｔを与え、ページを選択状態とし、クロックサイクル♯７および♯８において、それぞれリードコマンドＲｄをバンクＢに対し与える。これにより、クロックサイクル♯９からバンクＢからの画素データワードが順次読出される。この場合においても、クロックサイクル♯７において与えられたリードコマンドＲｄにより指定される２ワードの画素データのうち後のワードが読出されず、クロックサイクル♯８において与えられたリードコマンドＲｄに従って画素データワードが読出される。クロックサイクル♯１０においてバンクＢに対しオートプリチャージ付きリードコマンドＲｄａを与え、クロックサイクル♯１２からバンクＢから残りの２ワードの画素データを順次読出す。
【０１４１】
一方、クロックサイクル♯９において、バンクＡに対し再びアクティブコマンドＡｃｔを与え、次のページを選択状態とする。次いで、クロックサイクル♯１２および♯１３においてリードコマンドＲｄをそれぞれバンクＡに対して与え、クロックサイクル♯１４から順次画素データワードを読出す。この場合においても、クロックサイクル♯１２において与えられたリードコマンドＲｄが指定する画素データワードは外部に設けられた回路により不要として削除される。クロックサイクル♯１５において、オートプリチャージ付きリードコマンドＲｄａをバンクＡに対して与え残りの２ワードの画素データを読出す。一方クロックサイクル♯１４においてバンクＢに対してアクティブコマンドＡｃｔを与え、クロックサイクル♯１７および♯１８それぞれにおいて、バンクＢに対しリードコマンドＲｄを与える。これにより、クロックサイクル♯１９からバンクＢからの画素データが順次読出される。
【０１４２】
この図２４（Ｂ）に示すデータ読出シーケンスにおいても、バンクＡから読出される先頭ワードの画素データが外部で不要とされる。したがって、読出データシーケンスは、図２４（Ａ）と同じである。コマンドの与え方が互いに異なっているだけである。この図２４（Ｂ）に示す動作シーケンスにおいて、バンクＡに対するアクティブコメントＡｃｔを破線ブロックで示すようにクロックサイクル♯０の前のクロックサイクルにおいて与えるように構成してもよい。この場合、コマンドの印加シーケンスがバンクＡおよびバンクＢにおいてすべて同じとなる。ただしアクティブコマンドが与えられてから最初の画素データの読出しが１クロックサイクル遅れることになる。
【０１４３】
この図２４（Ａ）および（Ｂ）に示す読出シーケンスにおいても、バンクＡおよびバンクＢから交互に５ワードの画素データワードを順次読出すことができる。先頭コラムアドレスが偶数の場合、先頭画素がバンクＡおよびバンクＢのいずれに含まれるかにかかわらず、同じ動作シーケンスで必要とされる参照画像クロック画素データを読出すことができる（図２３（Ａ）および図２４（Ａ）参照）。また、先頭コラムアドレスが奇数の場合においても、先頭画素がバンクＡおよびバンクＢのいずれに含まれるかにかかわらず、同じシーケンスで必要とされる参照ブロック画素データを読出すことができる（図２３（Ｂ）および図２４（Ｂ）参照）。したがって同じシーケンスで必要とされる画素データを読出すことができるため、制御が容易となる。
【０１４４】
図２５（Ａ）および（Ｂ）は、色差信号画素データワードをＳＤＲＡＭから読出す際のシーケンスを示す図である。この図２５（Ａ）および（Ｂ）においても、ＳＤＲＡＭはレイテンシーが２であり、バースト長が２に設定されている。まず図２５（Ａ）を参照して、先頭コラムアドレスが偶数である場合の色差信号画素データワードの読出シーケンスについて説明する。
【０１４５】
クロックサイクル♯０において、バンクＡに対しアクティブコマンドＡｃｔを与え、クロックサイクル♯２および♯４においてそれぞれバンクＡに対しリードコマンドＲｄを与える。これにより、クロックサイクル♯４から画素データワードが順次読出される。クロックサイクル♯５において、バンクＢに対してアクティブコマンドＡｃｔを与え、ページを選択状態とする。クロックサイクル♯６においてバンクＡに対しオートプリチャージ付リードコマンドＲｄａを与える。次いでクロックサイクル♯７においてバンクＢに対しリードコマンドＲｄを与える。オートプリチャージ付リードコマンドＲｄａに従って、クロックサイクル♯８から画素データワードが読出されるが、クロックサイクル♯９においては、バンクＢからクロックサイクル♯７に与えられたリードコマンドＲｄに従って画素データワードが読出される。これにより、バンクＡからは、５ワードの画素データが連続して読出される。次いで、クロックサイクル♯９においてバンクＢに対してリードコマンドＲｄを与え、続いてクロックサイクル♯１１においてバンクＢに対してオートプリチャージ付リードコマンドＲｄａを与える、クロックサイクル♯１０においてアクティブコマンドＡｃｔをバンクＡに与え、次のページを選択状態とする。
【０１４６】
クロックサイクル♯１２においてバンクＡに対しリードコマンドＲｄを与える。これにより、クロックサイクル♯１４からバンクＡからの画素データワードが順次読出される。クロックサイクル♯１４においてバンクＡに対しリードコマンドＲｄを与え、クロックサイクル♯１６においてオートプリチャージ付リードコマンドＲｄａをバンクＡに対して与える。一方、クロックサイクル♯１５においてバンクＢに対しアクティブコマンドＡｃｔを与え、クロックサイクル♯１７および♯１９においてそれぞれバンクＢに対しリードコマンドＲｄを与える。これにより、クロックサイクル♯１９からはバンクＢからの画素データワードが順次５ワード連続して読出される。
【０１４７】
この先頭コラムアドレスが偶数の場合、５ワード単位でバンクＡおよびバンクＢから交互に画素データワードが読出されている。この色差信号の画素データの読出シーケンスは、図２３（Ａ）および図２４（Ａ）に示す輝度信号画素データ読出シーケンスと同じである。したがって、先頭コラムアドレスが偶数の場合、ＳＤＲＡＭに対するアクセスシーケンスを輝度信号および色差信号について同じとすることができる。
【０１４８】
次に、図２５（Ｂ）を参照して、色差信号画素データの先頭コラムアドレスが奇数の場合の読出シーケンスについて説明する。クロックサイクル♯０においてアクティブコマンドＡｃｔがバンクＡに対して与えられ、次いでクロックサイクル♯２および♯３に対しリードコマンドＲｄがバンクＡに対して与えられる。クロックサイクル♯２に与えられたリードコマンドにより指定された画素データワードがクロックサイクル♯４から読出され、次いでクロックサイクル♯５からは、クロックサイクル♯３において与えられたリードコマンドＲｄにより指定される画素データワードが読出される。
【０１４９】
次いでクロックサイクル♯５において、バンクＡに対し応答プリチャージ付リードコマンドＲｄａを与える。これにより、クロックサイクル♯７から残りの２ワードの画素データが順次読出される。一方、クロックサイクル♯４においてバンクＢに対しアクティブコマンドＡｃｔを与え、バンクＢのページを選択状態とする。次いでクロックサイクル♯７においてバンクＢに対しリードコマンドＲｄを与え、クロックサイクル♯９からバンクＢからの画素データワードを読出す。続いてクロックサイクル♯８においてリードコマンドＲｄをバンクＢに対して与えることにより、クロックサイクル♯１０からはこのクロックサイクル♯８において与えられたリードコマンドＲｄに従って選択された画素データワードが順次読出される。クロックサイクル♯１０においてオートプリチャージ付リードコマンドＲｄａをバンクＢに対して与える。これにより、クロックサイクル♯１２から４ワードの画素データが順次読出される。
【０１５０】
一方、クロックサイクル♯９においてバンクＡに対しアクティブコマンドＡｃｔを与え、次のページを選択状態とする。クロックサイクル♯１２および♯１３においてそれぞれバンクＡ対しリードコマンドＲｄを与えて３ワードの画素データを順次読出す。次いでクロックサイクル♯１５においてオートプリチャージ付リードコマンドＲｄａをバンクＡに対して与えて残りの２ワードの画素データを順次クロックサイクル♯１７から読出す。
【０１５１】
一方、バンクＢに対しては、クロックサイクル♯１４においてアクティブコマンドＡｃｔを与えて次のページを選択状態とし、続いてクロックサイクル♯１７および♯１８においてリードコマンドＲｄをバンクＢに対して与える。
【０１５２】
先頭コラムアドレスが奇数の場合、バンクＡおよびバンクＢに対し、リードコマンドを連続して与えることにより、必要とされる５ワードの画素データを読出すことができる。この図２５（Ｂ）に示す読出動作シーケンスにおいて、図において破線ブロックで示すように、バンクＡに対するアクティブコマンドＡｃｔはクロックサイクル♯０よりも１クロックサイクル前のクロックサイクルにおいて与えられてもよい。またこの図２５（Ｂ）に示す動作シーケンスは、図２３（Ｂ）および図２４（Ｂ）に示す読出シーケンスと同じであり、したがって先頭コラムアドレスが奇数の場合においても、輝度信号および色差信号に対し同じアクセスシーケンスでＳＤＲＡＭから必要な画素データを読出すことができる。
【０１５３】
したがって、この実施の形態２においても、先頭コラムアドレスが偶数であるか奇数であるかに従ってアクセスシーケンスが異なるものの、輝度信号および色差信号に対し同じアクセスシーケンスで必要とされる画素データをＳＤＲＡＭから読出すことができ、またページ変更のためのオーバヘッドは生じず、連続的に画素データワードを読出すことができる。
【０１５４】
図２６は、この参照ブロック画像読出時におけるコラムアドレス発生部の構成を示す図である。この実施の形態２における参照画像アドレス発生器の構成は、図１７に示す構成とロウアドレスについては同じである。ロウアドレスについては、アドレス発生器により、１０ワード読出しごとにその値が１増分される。したがって同一の構成を利用することができ、図１６に示すアクセスコントローラ８６の制御の下に必要とされるロウアドレスを生成することができる。
【０１５５】
図２６において、コラムアドレス発生部は、図１７に示す先頭ロウ／コラムアドレス発生器８０ｃに含まれる先頭コラムアドレス生成器８０ｃｃからの先頭コラムアドレスを受けてコラムアドレスＡＤＹを生成するコラムアドレス発生器８０ｄを含む。このコラムアドレス発生器８０ｄは、先頭コラムアドレス生成器８０ｃｃからの先頭コラムアドレスを初期値としてクロック信号ＣＬＫをカウントするクロックカウンタ８０ｄａと、クロックカウンタ８０ｄａのカウント値をアクセスコントローラ８６の制御の下にコラムアドレスとして出力するセレクタ８０ｄｂを含む。
【０１５６】
クロックカウンタ８０ｄａは、アクセスコントローラ８６の制御の下に、リードコマンドが与えられると起動されてクロック信号ＣＬＫをカウントする。このクロック信号ＣＬＫはアクセスサイクルを規定する。アクセスコントローラ８６は、オートプリチャージ付リードコマンドを出力するとクロックカウンタ８０ｄａのカウント値を初期値にリセットする。セレクタ８０ｄｂは、アクセスコントローラ８６がリードコマンドまたはオートプリチャージ付リードコマンドが与えられたときにクロックカウンタ８０ｄａのカウント値を選択して出力する。
【０１５７】
クロックカウンタ８０ｄａは、クロック信号ＣＬＫをカウントしており、したがって先頭コラムアドレスが偶数の場合には、クロックカウンタ８０ｄａは、リードコマンドまたはオートプリチャージコマンドが与えられることごとに２増分されており、したがってセレクタ８０ｄｂからは、各リードコマンドまたはオートプリチャージコマンドに従って２増分されたコラムアドレスＡＤＹが出力される。一方、奇数アドレスが先頭コラムアドレスの場合、アクセスコントローラ８６は、リードコマンドを最初連続して与える。このとき、クロックカウンタ８０ｄａはカウント値が１増分されているだけであり、したがってリードコマンドが連続して与えられるときには、セレクタ８０ｄｂから出力されるコラムアドレスＡＤＹは、連続するコラムアドレス値となる。オートプリチャージ付リードコマンドをアクセスコントローラ８６が出力するときにクロックカウンタ８０ｄａのカウント値を初期値にリセットすることにより、バンクＡおよびバンクＢに対し交互にアクセスする場合において、常時同じ先頭アドレスから必要とされる画素データワードを読出すことができる。
【０１５８】
読出される画素データワードの配列順序は実施の形態１と同じであり、したがって、先の実施の形態１と同様の画素データワードの配列順序を変換するための構成を利用することができる。
【０１５９】
以上のように、この発明の実施の形態２に従えば、レイテンシー２およびバースト長２のＳＤＲＡＭを用いても、５ワード単位で交互にＳＤＲＡＭから画素データワードを読出しているため、連続的に必要とされる画素データワードを読出すことができ、効率的なデータ転送を実現することができる。
【０１６０】
なお、表示画像データ読出時および復号画像データ書込時においては、先頭コラムアドレスは偶数アドレスとなるため、これらの動作においては、画像の先頭位置からアクセスが行なわれるため）、そのアクセスシーケンスに従って必要なアドレスが生成される。この場合においても、実施の形態１と同様、コラムアドレスがリードコマンドに従って２ずつ増分されればよく、またロウアドレスが、必要とされるデータワード（１ページのデータワード）がすべて読出されたときに１増分される構成が利用されればよく、実施の形態１と同様の構成を利用することができる。
【０１６１】
［実施の形態３］
図２７（Ａ）および（Ｂ）は、この発明の実施の形態３に従うデータ配置態様を示す図である。画像復号表示装置においては、符号化装置から符号化された画像データが転送される。この符号化画像データは、ビットストリームと呼ばれ、画像の圧縮データおよび画像の特性情報などを含む。通常、ＭＰＥＧ２規格においては、ビットストリームは複数のレイヤの階層構造を有しており、各レイヤは、レイヤの先頭および属性を示す情報を含んでいる。また音声データも同様与えられる。これらの、符号化画像データ（ビットストリーム）のデータの入出力順序（書込みおよび読出し）は固定されている。このような復元された画像データ以外のデータもＳＤＲＡＭへ配置する。
【０１６２】
図２７（Ａ）において、データ列Ｄａｔａ♯０、…は、１ワードを１６ビットとして、かつ８ワードがアクセスの単位としてＳＤＲＡＭに格納される。図２７（Ｂ）に示すように、バンクＡにおいては、この８ワードのデータＤａｔａ♯０〜Ｄａｔａ♯７のうち、４ワードのデータＤａｔａ♯０〜Ｄａｔａ♯３がバンクＡに格納され、バンクＢには、残りの４ワードデータＤａｔａ♯４〜Ｄａｔａ♯７が格納される。これらのデータワードのアドレス構成は、図４において示すアドレス構成と同じである。次にこの図２７（Ａ）および（Ｂ）のデータ読出動作を、図２８（Ａ）に示すシーケンス図を参照して説明する。ここで、ＳＤＲＡＭはレイテンシーは２、バースト長が４に設定される。なお、ＳＤＲＡＭにおいて、バースト長は、外部からのコマンドにより、所望の値に設定することができる。
【０１６３】
クロックサイクル♯０において、アクティブコマンドＡｃｔをバンクＡに対し与え、クロックサイクル♯２においてオートプリチャージ付リードコマンドＲｄａをバンクＡに対して与える。クロックサイクル♯４からバンクＡからデータＤａｔａ♯０〜♯３が順次読出される。クロックサイクル♯４において、バンクＢに対しアクティブコマンドＡｃｔを与え、クロックサイクル♯６においてオートプリチャージコマンドＲｄａをバンクＢに対して与える。これにより、クロックサイクル♯８からバンクＢからのデータワードＤａｔａ♯４〜♯７が順次出力される。次いでクロックサイクル♯８において、バンクＡに対しアクティブコマンドＡｃｔを与え、クロックサイクル♯１０においてオートプリチャージコマンドＲｄａを与える。次に、クロックサイクル♯１２からバンクＡからのデータワードが順次４ワード出力される。
次いでクロックサイクル♯１２においてアクティブコマンドＡｃｔをバンクＢに対して与え、クロックサイクル♯１４においてオートプリチャージ付リードコマンドＲｄａをバンクＢに対して与える。それにより、クロックサイクル♯１６からバンクＢからデータワードが４ワード順次読出される。クロックサイクル♯１６において、バンクＡに対してアクティブコマンドＡｃｔを与え、クロックサイクル♯１８において、オートプリチャージ付リードコマンドＲｄａをバンクＡに対して与える。
【０１６４】
このバースト長が４でありレイテンシーが２のＳＤＲＡＭに対しては、アクティブコマンドとリードコマンドのクロックサイクルを２クロックサイクルとし、またバンクＡとバンクＢに対し、４クロックサイクル周期で交互にコマンドを与えることにより、４ワード単位でバンクＡおよびＢから連続的にデータワードを読出すことができる。このデータ読出シーケンスの場合でも、バンクＡおよびバンクＢが交互に読出されている。したがって、このアクセスシーケンスは、画像データ（復元後の画像データ）のアクセスシーケンスと同じである。したがって図２８（Ｂ）に示すように、データＤａｔａをバンクＡおよびバンクＢから交互に読出し、他のデータ（Ｄａｔａ）のバンクＢからの読出時に、バンクＡを活性状態として、画像データを読出す準備をし、必要とされるワードデータＤａｔａ読出完了後バンクＡから画像データを順次必要とされる数だけ読出すことができる。バンクＢからの画像データ読出時に他のデータワードＤａｔａを読出すためにバンクＡを選択状態とし、画像データ読出完了後バンクＡから必要とされるワードデータを出力する。したがって、復元後の画像データの読出シーケンスおよび必要とされるデータワードＤａｔａをバンクＡおよびバンクＢを交互に切換えて選択的にアクセスすることができ、効率的なデータ転送を実現することができる。
【０１６５】
［変更例］
図２９（Ａ）−（Ｃ）は、この発明の実施の形態３の変更例の構成を示す図である。図２９（Ａ）において、データワードＤａｔａは、１０ワードをアクセスの単位としてＳＤＲＡＭに格納される。１０ワードのデータＤａｔａ♯０〜Ｄａｔａ♯９のうち、前半の５ワードＤａｔａ♯０〜Ｄａｔａ♯４がバンクＡに格納され、後半の５ワードＤａｔａ♯５〜♯９がバンクＢに格納される（図２９（Ｂ）参照）。次に図２９（Ｃ）に示すシーケンス図を参照して、データ読出動作について説明する。ただし、この変更例においては、ＳＤＲＡＭはレイテンシーが２であり、バースト長がフルページである。
【０１６６】
クロックサイクル♯０において、バンクＡに対しアクティブコマンドＡｃｔを与えてクロックサイクル♯２においてバンクＡに対しリードコマンドＲｄを与える。これにより、クロックサイクル♯４においてバンクＡからデータワードＤａｔａ♯０−♯４が順次出力される。クロックサイクル♯５においてバンクＢに対しアクティブコマンドＡｃｔを与え、クロックサイクル♯７においてバンクＢに対しリードコマンドＲｄを与える。クロックサイクル♯９からバンクＢからのデータワードＤａｔａ♯５−♯９が順次読出される。クロックサイクル♯８において、バンクＡに対しプリチャージコマンドＰｒｅを与え、バンクＡをプリチャージ状態に復帰させる。
【０１６７】
次いでクロックサイクル♯１０においてバンクＡに対しアクティブコマンドＡｃｔを与え、クロックサイクル♯１２においてリードコマンドＲｄをバンクＡに対して与える。したがってクロックサイクル♯１４からバンクＡからの５ワードのデータが順次読出される。クロックサイクル♯１３においてバンクＢに対しプリチャージコマンドＰｒｅを与え、次いでクロックサイクル♯１５および♯１７においてアクティブコマンドＡｃｔおよびリードコマンドＲｄをそれぞれバンクＢに対して与える。これにより、クロックサイクル♯１９から５ワードのデータがバンクＢから読出し始められる。クロックサイクル♯１８においてバンクＡに対してプリチャージコマンドＰｒｅを与える。
【０１６８】
このアクセスシーケンスにおいても、バンクＡおよびバンクＢに対して同じアクセスシーケンスで交互に５ワードのデータが読出される。したがって効率的にデータ転送を行なうことができる。なおこのアクティブコマンドＡｃｔが与えられる場合、ページが変更されてもよく、また同一ページに対し再びアクセスが行なわれてもよい。画像データ（復元後の画像データ）へのアクセスシーケンスと、それ以外の画像データへのアクセスシーケンスをほぼ同じとすることができ、ＳＤＲＡＭのアクセス制御が容易となる。
【０１６９】
このＳＤＲＡＭの画像データ以外のデータワードの入出力の制御は、図１５に示す制御ユニット６の制御のもとに実行される。このデータワードＤａｔａは、図１に示すＳＤＲＡＭの空き領域に格納される。データの入出力シーケンスは固定であり、アドレスは、ＦＩＦＯ的に（ファーストイン・ファーストアウトメモリと同様に）発生されればよい。ビットストリームの転送速度と復号化ユニットにおける符号処理速度の相違を緩和するためのバッファをＳＤＲＡＭを用いて実現することができる。
【０１７０】
ＳＤＲＡＭにおいて、アクティブコマンドのために２クロックサイクル必要とされ、プリチャージコマンドのために２クロックサイクル必要とされる。したがって合計４クロックサイクルの間１つのバンクからデータの読出しが行なわれない。したがって他方のバンクから最小４クロックサイクルのデータを連続的に読出す必要がある。したがって、Ｑを４以上の整数として、２・Ｑワードをデータアクセス単位とし、各バンクＡおよびＢそれぞれにＮワードずつデータを格納することにより、復元画像データの転送と両立するデータ転送を実現することができる。
【０１７１】
以上のように、この発明の実施の形態３に従えば、画像データ（復元画像データ）以外のデータワードも、Ｎワードずつ交互にバンクＡおよびバンクＢにアクセスして格納するように構成しているため、復元画像データ転送と両立して効率的に必要とされるデータの転送を行なうことが可能となる。
【０１７２】
［実施の形態４］
図３０（Ａ）ないし（Ｃ）は、この発明の実施の形態４に従う画像復号装置におけるＳＤＲＡＭのアドレス割当てを示す図である。図３０（Ａ）において、輝度信号（Ｙ）の各画素データは、１画素置きの２画素がＳＤＲＡＭの１ワードとして構成され、隣接ワードをそれぞれ交互にバンクＡおよびバンクＢに格納する。すなわち、隣接する偶数番号の２画素を１ワードとしてバンクＡに格納し、隣接する奇数番号の２画素をＳＤＲＡＭの１ワードとしてバンクＢに格納する。図３０（Ａ）において、番号０および２の画素がワード♯０として取扱われ、番号１および３の画素がワード♯１として処理される。同様、隣接する偶数番号ｎ，ｎ＋２の２画素が偶数番号のワード♯２ｎとして取扱われ、隣接する奇数番号ｎ＋１，ｎ＋３の２画素がワード♯２ｎ＋１として取扱われる。
【０１７３】
図３０（Ｂ）において、ＳＤＲＡＭロウアドレスがｎの記憶位置においては、隣接する２ワードがバンクＡおよびバンクＢの同じコラムアドレス位置に格納される。たとえば、コラムアドレスが０の記憶位置においてバンクＡにはワード♯０が格納され、バンクＢには、ワード♯１が格納される。すなわち、コラムアドレスがｎのとき、バンクＡには、ワード♯２ｎが格納され、バンクＢにはワード♯２ｎ＋１が格納される。
【０１７４】
図３０（Ｃ）において、隣接するロウアドレスｎ＋１においても同様、バンクＡには、偶数番号のワード♯０、♯２…が格納され、バンクＢにおいては、帰趨番号のワード♯１、♯３…が格納される。このロウアドレスｎ＋１においても、隣接する２ワードは同じコラムアドレス位置に格納される。
【０１７５】
色差信号については、先の実施の形態１の場合と同様、バンクＡにおいては、色差信号Ｃｂの画素データが格納され、バンクＢには色差信号Ｃｒの画素データが格納される。これらは、それぞれ２画素を１ワードとして格納される。この実施の形態４においても、５ワード単位で輝度信号画素データおよび色差信号画素データをバンクＡおよびバンクＢから交互に読出して転送することができる。
【０１７６】
図３１（Ａ）−（Ｄ）は、輝度信号画素に対するアドレスを示す図である。今、図３１（Ａ）に示すように、ライン番号ｎに配列される輝度信号画素データＰＸ０…ＰＸｉ，ＰＸｉ＋１，…を考える。画素ＰＸｉの画素番号はｉである。
【０１７７】
図３１（Ｂ）に示すように、画素ＰＸｉに対するロウアドレスは、偶数フレームの場合にはライン番号ｎとなり、奇数フレームの場合には、ライン番号ｎ＋７２０となる（図１のフレーム格納アドレス参照）。一方、画素番号ｉを２進表示したとき最下位ビットがバンクアドレスビットＢＡとなり、２番目の最下位ビットは、ワードにおける上位／下位を示す上位／下位指示ビットＵ／Ｌとなる。残りの上位ビットがコラムアドレスとして利用される。バンクアドレス信号ビットＢＡが０の場合には、バンクＡが指定され、バンクアドレス信号ビットＢＡが１の場合には、バンクＢが指定される。上位／下位指示ビットＵ／Ｌは、０の場合には先頭画素を示し、上位バイト位置に格納される。また上位／下位指示ビットＵ／Ｌが１の場合には、その画素は、ワードの後半バイト位置に格納されることを示す。
【０１７８】
図３１（Ｃ）に示すように、画素ＰＸ２４８は、番号「２４８」を２進表示すると「０００１１１１１０００」となる。最下位ビットが「０」であり、この画素ＰＸ２４８がバンクＡに格納されることが示される。２番目の最下位ビットは「０」であり、このバンクＡにおけるワードの先頭画素であることが示される。残りのビットがコラムアドレスとして利用され、コラムアドレス６２が指定される。
【０１７９】
図３１（Ｄ）に示すように、隣接画素ＰＸ２４９については、番号「２４９」を２進表示すれば「０００１１１１１００１」であり、最下位ビットは「１」であり、画素ＰＸ２４９はバンクＢに格納されることが示される。２番目の最下位ビットは「０」であり、画素ＰＸ２４９はワードの先頭画素であることが示される。残りのビットがコラムアドレスとして利用される。したがって画素ＰＸ２４８およびＰＸ２４９はそれぞれバンクＡおよびバンクＢの同じアドレス位置に格納されることが示される。
【０１８０】
この実施の形態４における各画素に対するアドレス割当ては、実施の形態１のアドレス割当てとバンクアドレスビットと上位／下位指示ビットの位置が交換されることを除いて同じである。したがってＳＤＲＡＭのアクセス時においては、実施の形態１に示す構成（図１６−図１９参照）を利用してアドレスを生成することができる。
【０１８１】
色差信号画素のアドレスは、実施の形態１のアドレス割当てと同じである。
参照画像ブロックの画素データ読出時においては、バンクＡおよびバンクＢから交互に５ワードのデータが読出される。したがって、実施の形態１および実施の形態２のいずれかの方法にしたがって画素データワードが読出される。
【０１８２】
図３２（Ａ）および（Ｂ）は、分数精度で予測符号化された画素データの復元時に必要とされる参照画素（予測画素）を示す図である。図３２（Ａ）において、２０個の輝度信号画素ＰＸ０〜ＰＸ１９の配列を考える。
【０１８３】
シーケンスＩにおいては、先頭画素が画素ＰＸ０であり、この場合には、画素ＰＸ０−ＰＸ１６が必要とされる。シーケンスＩＩにおいては、先頭画素が、画素ＰＸ２であり、画素ＰＸ２−ＰＸ１８が必要とされる。シーケンスＩＩＩにおいては、先頭画素は画素ＰＸ１であり、画素ＰＸ１−ＰＸ１７が必要とされる。シーケンスＩＶにおいては、先頭画素は画素ＰＸ３であり、画素ＰＸ３−ＰＸ１９が必要とされる。このシーケンスＩ−ＩＶそれぞれについて、図３２（Ｂ）に示すようにバンクＡおよびバンクＢから５ワードを交互に読出す。この場合には、２０画素ＰＸ０−ＰＸ１９が読出される。外部に設けられるワード列変換回路において、不要とされる画素データを切捨てる（この構成については後に説明する）。
【０１８４】
図３２（Ｂ）の（ａ）に示すように、シーケンスＩにおいては、画素ＰＸ１７−ＰＸ１９が不要とされる。この場合、先頭画素の上位／下位指示ビットＵ／Ｌは０であり、バンクアドレスビットＢＡも０である。
【０１８５】
図３２（Ｂ）の（ｂ）に示すように、シーケンスＩＩでは、不要とされる画素は、画素ＰＸ０、およびＰＸ１、およびＰＸ１９である。この場合には、先頭画素ＰＸ２の上位／下位指示ビットＵ／Ｌは１であり、バンクアドレスビットＢＡは０である。
【０１８６】
図３２（Ｂ）の（ｃ）に示すように、シーケンスＩＩＩにおいては、不要画素は画素ＰＸ０、ＰＸ１８およびＰＸ１９である。この先頭画素ＰＸ１の上位／下位指示ビットＵ／Ｌは、０であり、バンクアドレスビットＢＡは１である。
【０１８７】
図３２（Ｂ）の（ｄ）に示すように、シーケンスＩＶにおいては、不要とされる画素は画素ＰＸ０−ＰＸ２である。先頭画素ＰＸ３の上位／下位指示ビットＵ／Ｌは、１であり、バンクアドレスビットＢＡも１である。ワード番号♯２ｊとワード番号♯２ｊ＋１のワードは同じコラムアドレスを有する。（図３０（Ｂ）および（Ｃ）参照）。したがって、この実施の形態４においては、先頭画素のコラムアドレスに従ってバンクＡおよびバンクＢから交互に５ワードを読出し、その後、不要とされる３画素データを外部で切捨てる。
【０１８８】
図３３は、この発明の実施の形態４において用いられる参照画像アドレス発生器のコラムアドレス生成部の構成を示す図である。この図３３に示す構成は、図１８に示すコラムアドレス生成部の構成に対応する。図３３において、参照画像アドレス生成器のコラムアドレス生成部は、輝度信号画素番号を格納するレジスタ８１ｅと、色差信号画素番号を格納するレジスタ８１ｃと、レジスタ８１ｅの所定数の上位アドレスビットとレジスタ８１ｃの所定数の上位アドレスビットの一方を輝度／色差指示信号に従って選択するセレクタ８１ｄを含む。このレジスタ８１ｅおよび８１ｃへは、図１７に示す先頭画素位置検出器８０ｂからの情報が格納される。レジスタ８１ｅからは、最下位２ビットを除く上位ビットが選択されてセレクタ８１ｄへ与えられる。レジスタ８１ｃからは、最下位ビットを除く上位ビットがセレクタ８１ｄへ与えられる。図３２（Ｂ）に示すように、先頭画素が画素ＰＸ０〜ＰＸ３のいずれの場合であっても、バンクＡから先に画素データワードが読出されるが、いずれの場合でもコラムアドレスは同じである。したがって、先頭画素データが格納されるバンクに従ってコラムアドレスを変更する必要はない。ロウアドレスについては、実施の形態１の場合と同様、図１９に示す構成が利用される。この図３３に示すコラムアドレス生成部を利用して、バンクＡおよびバンクＢから交互に５ワードデータが連続的に読出される。これにより、参照画像ブロックを含む２０画素のデータが読出される。
【０１８９】
図３４は、ワード列変換回路の構成を示す図である。このワード列変換回路において、読出された２０ワードの画素の配列が変換される。
【０１９０】
図３４は、ワード列変換回路の構成を概略的に示す図である。図３４において、ワード列変換回路８８（図１６参照）は、ＳＤＲＡＭから読出された１６ビットの画素データワードのうち上位８ビットをセレクタ８８ｅを介して順次格納するレジスタ８８ｄと、１６ビットの画素データワードの下位８ビットをセレクタ８８ｇを介して順次格納するレジスタ８８ｆと、レジスタ８８ｄおよび８８ｆに格納された画素データを順次１６ビットの画素データワードとして読出すためのセレクタ８８ｈを含む。
【０１９１】
レジスタ８８ｄおよび８８ｆは、それぞれ１０画素データワードを格納する容量を備える。セレクタ８８ｅは、上位８ビットの画素データを順次レジスタ８８ｄへ格納する。セレクタ８８ｇは、下位８ビットの画素データを順次レジスタ８８ｆの格納位置へ格納する。したがってセレクタ８８ｅおよび８８ｇは、単に順次その選択位置がクロックサイクルごとに切換わるだけである。図３４においては、レジスタ８８ｄおよび８８ｆに格納される輝度信号画素番号を示す。レジスタ８８ｄには、画素データＰＸ０、ＰＸ１、ＰＸ４、ＰＸ５、ＰＸ８、ＰＸ９、ＰＸ１２、ＰＸ１３、ＰＸ１６およびＰＸ１７が格納される。一方、レジスタ８８ｆには、画素ＰＸ２、ＰＸ３、ＰＸ６、ＰＸ７、ＰＸ１８、ＰＸ１１、ＰＸ１４、ＰＸ１５、ＰＸ１８およびＰＸ１９が格納される。
【０１９２】
セレクタ８８ｈは、輝度信号画素データ読出時においては、レジスタ８８ｄおよび８８ｆから交互に２画素データを読出す（実線で示す）。すなわち、レジスタ８８ｄから画素データＰＸ０およびＰＸ１が読出された後、次いでレジスタ８８ｆから画素データＰＸ２およびＰＸ３が読出される。次いでレジスタ８８ｄから画素データＰＸ４およびＰＸ５が読出される。これにより、バンクＡおよびバンクＢから５ワード単位で読出された輝度信号画素データは、画素ライン上の配列順序に従った１６ビットデータに変換されて出力される。
【０１９３】
色差信号の場合、セレクタ８８ｅおよび８８ｇの動作は輝度信号画素データの格納時の場合と同じであり、したがってレジスタ８８ｄおよび８８ｆ各々の格納位置には、色差信号ＣｂおよびＣｒが順次格納される。この場合には、セレクタ８８ｈは、輝度／色差指示信号に従って、格納時と同様にしてレジスタ８８ｄおよび８８ｆからまず色差信号Ｃｂを５ワード読出し、次いでレジスタ８８ｄおよび８８ｆから色差信号Ｃｒの画素データワードを読出す（破線で示す）。この場合、セレクタ８８ｈは、色差信号Ｃｂおよび色差信号Ｃｒのワードを交互に読出すように構成されてもよい。セレクタ８８ｈには、単にレジスタの各格納位置を１６ビットデータパスに接続するスイッチング素子のオン／オフを制御するシーケンスコントローラのシーケンスが輝度／色差指示信号に従って切換えられる構成が用いられればよい。
【０１９４】
このセレクタ８８ｈにより配列順序が変換された画素データワードは復号化ユニット２に含まれる画素列生成回路２ｂへ与えられる。画素列生成回路２ｂは、輝度信号画素データの場合には、バンクアドレスビットＢＡおよび上位／下位指示ビットＵ／Ｌに従って不要とされる３画素のデータを切捨てて必要とされる１７画素のデータを選択して８ビット画素データ列を生成する。この画素列生成回路２ｂにおいては、バンクアドレスビットＢＡおよび上位／下位指示ビットＵ／Ｌの値に従って、最終３画素（シーケンスＩ）、先頭２画素および最終１画素（シーケンスＩＩ）、先頭１画素および最終２画素（シーケンスＩＩＩ）、および先頭３画素（シーケンスＩＶ）のデータを切捨てる（先頭有効画素から１７画素選択する）。色差信号画素データの場合には、実施の形態１と同様の選択動作が行なわれる。
【０１９５】
なお、この図３４に示すワード列変換回路において、ＳＤＲＡＭからの画素データワードの読出しとワード列変換を同時に（パイプライン的に）行なう場合には、この図３０に示す構成を２つ並列に設け、これらの２つの画素列変換回路を交互に書込みおよび読出す構成が利用されればよい。
【０１９６】
以上のように、この実施の形態４においても、ＳＤＲＡＭの１つ置きの隣接画素を１ワードとしてバンクＡおよびバンクＢに交互に格納されるようにアドレスを各画素データの割当てているため、実施の形態１と同様、バンクＡおよびバンクＢから交互に５ワードを連続して読出すことができ、ページ変更のオーバヘッドを最小限に抑制して効率的にデータ転送を行なうことができる。
【０１９７】
［実施の形態５］
図３５は、この発明の実施の形態５に従うＳＤＲＡＭのアドレス割当てを示す図である。図３５において、ＳＤＲＡＭは８ビットデータの入出力を行ない、ロウアドレスが０−２０４７、コラムアドレスが０−５１１を含む。このＳＤＲＡＭは、１６Ｍビットの記憶容量を備える。偶数番号のフレーム♯０はロウアドレス０−７１９およびコラムアドレス０−３５９の記憶領域に格納され、奇数番号のフレーム♯１が、ロウアドレス７２０−１４３９およびコラムアドレス０−３５９の記憶領域に格納される。フレーム♯０およびフレーム♯１の各々は、４８０画素行・７２０画素列に配列される輝度信号画素データ（Ｙ）および２４０画素行・３６０画素列に配列される色差信号画素データ（Ｃｂ，Ｃｒ）を含む。
【０１９８】
図３６（Ａ）および（Ｂ）は、画素データのＳＤＲＡＭにおけるアドレスの割当てを示す図である。図３６（Ａ）において、１ライン（ロウアドレス：ページ）に整列して配置される８ビット輝度信号画素データは交互にバンクＡおよびバンクＢに格納される。
【０１９９】
すなわち、図３６（Ｂ）に示すように、バンクＡのコラムアドレス♯０、♯１、♯２には、偶数番号０，２，４の輝度信号画素データが格納され、バンクＢのコラムアドレス♯０，♯１，♯２には、奇数番号の輝度信号画素データ１，３，５，が格納される。色差信号は、図３５（Ｃ）に示すように、バンクＡには色差信号Ｃｂの画素データがコラムアドレス♯０，♯１，♯２にそれぞれ対応して格納され、バンクＢには色差信号Ｃｒの画素データがコラムアドレス♯０，♯１，♯２にそれぞれ格納される。色差信号については、したがって同じ画素のデータはバンクＡおよびバンクＢの同じアドレスに格納される。バンクＡおよびバンクＢの１ラインに配置される画素データの数は、先の実施の形態１、２および４と同様３６０画素である。次に、図３７に示す読出シーケンス図を参照してＳＤＲＡＭからの輝度信号画素データ読出動作について説明する。
【０２００】
図３７において、ＳＤＲＡＭは、レイテンシーが２であり、バースト長はフルページに設定される。クロックサイクル♯０において、バンクＡに対しアクティブコマンドＡｃｔが与えられ、バンクＡにおいてページが選択され、クロックサイクル♯２においてリードコマンドＲｄが与えられる。クロックサイクル♯４からバンクＡから８ビットの輝度信号画素データが順次読出される。
【０２０１】
クロックサイクル♯９においてバンクＢに対しアクティブコマンドＡｃｔを与え、バンクＢの同じページを選択状態とする。次いでクロックサイクル♯１１においてバンクＢに対してリードコマンドＲｄを与える。このクロックサイクル♯１１のリードコマンドＲｄに従って、クロックサイクル♯１３からはバンクＢからの８ビット輝度信号画素データが順次読出される。クロックサイクル♯１２においてバンクＡに対しプリチャージコマンドＰｒｅを与え、バンクＡをプリチャージ状態とし、ページ変更に備える。
【０２０２】
クロックサイクル♯１８において、バンクＡに対しアクティブコマンドＡｃｔを与えて次のページを選択状態とする。次いでクロックサイクル♯２０においてバンクＡに対しリードコマンドＲｄを与え、クロックサイクル♯２２からバンクＡからの８ビット輝度信号画素データを順次読出す。クロックサイクル♯２１において、バンクＢに対しプリチャージコマンドＰｒｅが与えられる。
【０２０３】
この図３７に示す読出シーケンスにおいては、９ワード単位でバンクＡおよびバンクＢから交互に輝度信号画素データが読出されている。参照画像ブロックの画素データを読出す際には、最大１７画素が必要とされる。１７画素必要なとき、先頭画素がＡバンクに含まれるかＢバンクに含まれるかに従って１８ワードのうち１ワードの画素データが不要とされる（外部に設けられた装置により）。たとえば先頭画素がＢバンクに含まれる場合には、バンクＡから読出される９ワードの８ビット画素データのうち先頭の８ビット画素データが不要とされる。一方、先頭画素がＡバンクに含まれる場合には、バンクＢから読出される９ワードの８ビット画素データのうち最終の８ビット画素データが不要とされる。
【０２０４】
色差信号の読出時においても、同じシーケンスで９ワード単位でバンクＡおよびバンクＢから交互に画素データが読出される。色差信号の場合、参照サブブロックの大きさサイズは水平方向８画素または９画素である。動きベクトルの水平方向成分ＭＶ（Ｈ）の値に従って、９ワードの色差信号画素データのうち最終の色差信号画素データが有効または無効とされる。この有効／無効の処理は外部に設けられた装置によって行なわれる。したがって、輝度信号および色差信号いずれにおいても同じシーケンスで必要とされる画素データを読出すことができる。
【０２０５】
復元画像画素データのＳＤＲＡＭの書込みおよび表示のための画像データの読出時においても同じシーケンスでバンクＡおよびバンクＢから交互に９ワードの画素データが読出される。
【０２０６】
図３８（Ａ）−（Ｃ）は、この発明の実施の形態５における８ビット輝度信号画素データに対するコラムアドレスおよびロウアドレスの生成手法を示す図である。図３８（Ａ）に示すようにライン番号ｎのライン上に、７２０個の輝度信号画素データＰＸ０−ＰＸ７１９が配列される。ロウアドレスは、図３８（Ｂ）に示すように、ライン番号ｎから生成される。これは実施の形態１、２および４の場合と同じである。偶数フレーム♯０の場合にはロウアドレスはライン番号ｎに等しく、奇数フレーム♯１の場合にはロウアドレスはｎ＋７２０となる。一方、図３８（Ｂ）に示すように、コラムアドレスは画素番号ｉから生成される。画素番号ｉは２進表示したときの最下位ビットがバンクアドレス信号ビットＢＡとして利用される。残りの上位ビットがコラムアドレスとして利用される。バンクアドレス信号ビットＢＡが０の場合にはバンクＡが指定され、バンクアドレス信号ビットＢＡが１の場合にはバンクＢが指定される。
【０２０７】
図３８（Ｃ）に示すように、画素ＰＸ２４８のコラムアドレスを算出する。画素ＰＸ２４８の画素番号「２４８」は「０００１１１１１０００」で表現される。最下位ビットは“０”であり、バンクＡが指定される。残りの上位ビットがコラムアドレスとして用いられ、コラムアドレス１２４が指定される。すなわち、画素ＰＸ２４８は、バンクＡのコラムアドレス１２４の格納位置に格納される。
【０２０８】
色差信号の場合には、バンクアドレス信号ビットＢＡは色差信号ＣｂおよびＣｒを識別するために用いられており、画素番号ｉがコラムアドレスとして利用される。
【０２０９】
図３９は、ワード列変換回路の構成を示す図である。この図３９に示すワード列変換回路は、図１６に示すワード列変換回路に対応する。図３９においてワード列変換回路８８は、８ビット画素データをセレクタ８８ｘを介して受けて順次格納するレジスタ８８ｙと、レジスタ８８ｙに格納され、８ビット画素データを所定のシーケンスで順次選択して読出すセレクタ８８ｚを含む。
【０２１０】
セレクタ８８ｘは、ＳＤＲＡＭから順次読出された８ビット画素データを受けてバンクＡから読出された画素データをレジスタ８８ｙの偶数番号の格納位置に順次格納し、バンクＢから読出された８ビット画素データをレジスタ８８ｙの奇数番号の格納位置に順次格納する。セレクタ８８ｚは輝度／色差指示信号が輝度信号を示すときには、このレジスタ８８ｙに格納された８ビット画素データを順次最初の格納位置から読出して出力する。一方、セレクタ８８ｚは、輝度／色差指示信号が色差信号を示す場合には、レジスタ８８ｙの偶数番号の格納位置に格納された画素データを順次読出し、次いで奇数番号の格納された画素データを順次読出す。これにより、レジスタ８８ｙにおいてバンクＡから読出された９ワードの画素データＡ０−Ａ８およびバンクＢから読出された８ビット画素データＢ０−Ｂ８が、サンプリングされた画素データ配列順序に従って出力される。
【０２１１】
参照画像ブロックの画素データ読出時においては、図３４に示すように、復号化ユニット２に含まれる画素列生成回路において必要な画素データのみが選択される。輝度信号画素データの場合には、先頭画素がバンクＡに含まれるかまたはバンクＢに含まれるかに従って１７ワードの画素データが選択される。次いで、動きベクトルの水平方向成分ＭＶ（Ｈ）に従ってこの選択された１７ワードの８ビット画素データのうち最終の８ビット画素データの有効／無効が決定される。動きベクトル水平方向成分ＭＶ（Ｈ）が整数の場合には、１６画素が必要なだけであり、最終の８ビット画素データは切捨てられる。一方、動きベクトル水平方向成分ＭＶ（Ｈ）が分数成分の場合には、最終の８ビット画素データは有効とされる。
【０２１２】
色差信号成分の場合には、この図３９に示すワード列変換回路８８から与えられる９ワードの画素データのうち、動きベクトル水平方向成分ＭＶ（Ｈ）に従って輝度信号画素データの場合と同様にして、最終の８ビット色差信号画素データの有効／無効が決定される。これにより、必要とされる画素データをすべて転送することができる。
【０２１３】
表示装置への表示のためにＳＤＲＡＭから画素データを読出す場合、１ライン上には３６０画素が配列されており、９ワード単位でバンクＡおよびバンクＢから交互に画素データを読出すことにより、１ラインの画素データを連続して全て読出すことができる。色差信号についても、１ライン上には３６０画素があり、同様９ワード単位でバンクＡおよびバンクＢから交互に画素データを読出すことにより、必要とされる画素データを効率的に連続して読出すことができる。
【０２１４】
復元画像画素データの書込時においては、復号化ユニットにおいてバッファメモリを設け、これを用いて偶数番号の輝度信号画素データを８ワード先にバンクＡに書込み、次いで奇数番号の８ワードの輝度信号画素データをバンクＢに書込む。バッファメモリに代えて奇数番号の画素データを８ワード遅延するよう構成を用いてもよい。この動作を繰返す。この復元画像アドレスは、１８アクセスサイクルごとにコラムアドレスが８増分される。復元画像画素データの書込時においては、画像データの書込みはマクロクロック単位で行なわれるためである。このマクロブロックの先頭画素アドレスは、実施の形態１においても同様容易に知ることができる。したがって実施の形態１に示す構成を利用することができる。コラムアドレス復元画像画素データの場合、輝度信号画素データおよび色差信号画素データに対し、９クロックサイクル目の画素データ書込みにマスクをかけることにより、８ワード単位で交互にバンクＡおよびバンクＢに復元画像画素データが書込まれる。
【０２１５】
以上のように、この発明の実施の形態５に従えば、１ライン上の画素を交互にバンクＡおよびバンクＢに格納されるようにアドレスを割当て、複数ワード単位でバンクＡおよびバンクＢ交互にアクセスするようにしているため、ページ変更のオーバヘッドを最小限に抑制して効率的なデータ転送を行なうことができる。
【０２１６】
［実施の形態６］
図４０は、この発明の実施の形態６におけるＳＤＲＡＭに対する８ビット輝度信号画素データのアドレスの割当てを示す図である。図４０（Ａ）において、ラインｎに整列して配置される８ビット画素データは２画素を単位としてバンクＡおよびバンクＢに交互に格納される。最初の２画素がバンクＡのコラムアドレス０および１にそれぞれ格納され、次の２画素がバンクＢのコラムアドレス０および１にそれぞれ格納される。以下、同様のアドレス割当てにより、８ビット画素データがＳＤＲＡＭに格納される。
【０２１７】
図４０（Ｂ）は、この図４０（Ａ）に対する配置における各画素のアドレスを示す図である。図４０（Ｂ）において画素のロウアドレスは、図３８（Ｂ）に示すものと同様、ライン番号ｎ（偶数フレーム♯０の場合）またはｎ＋７２０（奇数フレーム♯１）により与えられる。コラムアドレスは、画素番号ｉの二進表示から２番目の最下位ビットを除くビット（上位ビットおよび最下位ビット（ＬＳＢ））により与えられる。２番目の最下位ビットは、バンクアドレスビットＢＡとして利用される。
【０２１８】
今、図４０（Ｃ）に示すように、画素ＰＸ２４８のコラムアドレスを算出する。この場合、２番目の最下位ビットは「０」であり、画素ＰＸ２４８はバンクＡに格納される。残りのビットがコラムアドレスとなり、画素ＰＸ２４８はコラムアドレス１２４を有する。
【０２１９】
一方、図４０（Ｄ）に示すように、隣接画素ＰＸ２４９は、その２進表示において２番目の最下位ビットは「０」であり、バンクＡに格納される。残りのビットをコラムアドレスとして用いるため、この画素ＰＸ２４９はバンクＡのコラムアドレス１２５のメモリ位置に格納される。
【０２２０】
隣接２画素を単位としてバンクＡおよびバンクＢに交互に格納する構成の場合、隣接２画素を１ワードとして格納する実施の形態１の場合とほぼ同じとなる（コラムアドレスのビットが１ビット増えてい、単位の画素のコラムアドレスが異なる点が異なるだけである）。したがって実施の形態１と同様にして参照画像ブロックの読出時のアドレスを発生することができる。画素データ読出シーケンスは図３７に示すように９ワード単位でバンクＡおよびバンクＢに対し交互に実行される。不要画素データの識別には、上位／下位指示ビットＵ／Ｌに代えて最下位ビットＬＳＢが用いられる。
【０２２１】
したがってこの図４０（Ａ）−（Ｄ）に示すように２画素を単位として交互にバンクＡおよびバンクＢに格納し、９ワード単位（９画素単位）で交互にバンクＡおよびバンクＢから画素データを読出す構成でも、ページ変更のオーバヘッドを最小に抑制して効率的なデータ転送を行なうことができる（特に参照画像ブロック画素データ転送時）。
【０２２２】
復元画像画素データの書込みおよび表示画像画素データの読出時においては、実施の形態１と同様にして行なうことができる（ただし９ワード（９画素）単位でバンクＡおよびバンクＢに交互にアクセスされる点が異なる）。
【０２２３】
以上のように、この発明の実施の形態６に従えば、隣接２画素を交互にバンクＡおよびバンクＢに格納されるようにアドレスを割当てているため、ページ変更のオーバヘッドを最小限に抑制して効率的なデータ転送を行なうことができる。
【０２２４】
［その他の構成］
上述の構成においては、ＳＤＲＡＭは１６ビットデータまたは８ビットデータの入出力を行ない、また最小画像ブロックの基本単位は輝度信号については１６画素・１６画素、また色差信号については８画素・８画素である。また画素データは８ビットで構成されている。一般に、画素データがＮビットデータであり、ＳＤＲＡＭがＭビットワードを入出力するとき、参照画像ブロックのサイズが、水平方向ＬないしＬ＋１の場合、（Ｌ＋１）／（２・Ｍ／Ｎ）以上の整数Ｐを単位としてバンクＡおよびバンクＢへ交互にアクセスする構成とすればよい（輝度画素を１ワードとする場合）。または、（Ｌ＋１）／（Ｍ／Ｎ）以上の整数Ｐを単位としてバンクＡおよびバンクＢに交互にアクセスされてもよい（色差信号の場合）。ＳＤＲＡＭとしては、同期式メモリ（クロック信号に同期してデータの入出力および制御信号の取込みを行なうメモリ）であればよい。
【０２２５】
また、画像復号装置として表示機能はなくてもよい。
【０２２６】
【発明の効果】
以上のように、この発明に従えば、最大２を所定数とする画素を単位としてバンクＡおよびバンクＢに交互に格納されるように画素データのアドレスを割付けたため、ページ変更時のオーバヘッドを最小限に抑制して効率的なデータ転送を行なうことができ、また制御も容易となる。
【０２２７】
すなわち、請求項１に係る発明に従えば、第１および第２のバンクを有する同期式メモリ素子に対し、復元画像データを同期式メモリ素子へ格納する際に、水平方向に１列に配列される画素データの最大２画素の所定数の画素を単位として交互に第１および第２のバンクへ格納されるように同期式メモリに書込むように構成したため、ページ変更時のオーバヘッドを最小限に抑制して連続的に画素データを読出し入出力することができ、データ転送効率を大幅に改善することができる。また、この構成により、参照画像ブロック画素データ読出時に効率的なデータ転送効率を実現することができる。
【０２２８】
請求項２に係る発明においては、種類が異なりかつサンプル数の同じ信号成分については、同じ画素の異なる第１および第２の色差信号はそれぞれ第１および第２のバンクの同じアドレス位置に格納するように構成したため、信号読出時においてバンクＡおよびバンクＢ交互にアクセスして連続的に信号の入出力を行なうことができ、これらの信号のページ変更時のオーバヘッドを最小限に抑制することができる。
【０２２９】
請求項３に係る発明においては、隣接２画素を単位として交互にバンクＡおよびバンクＢに書込むように構成したため、標準の同期式メモリを利用して効率的にデータ転送を行なうことのできる画像復号装置を実現することができる。
【０２３０】
請求項４に係る発明に従えば、メモリ素子のデータのビット幅と画素データのビット幅とが等しい場合においても、隣接２画素を単位として交互に第１および第２のバンクへ画素データを格納しており、標準の同期型メモリを用いて効率的なデータ転送を実現することができる。
【０２３１】
請求項５に係る発明に従えば、Ｍビットワードの入出力を行なう同期式メモリ素子において、画素データはＮビットであり、水平方向Ｌないし（Ｌ＋１）の画素のブロックを参照画素ブロックとして処理を行なう画像復号装置においては、（Ｌ＋１）／（２・Ｍ／Ｎ）以上の整数を単位として第１および第２のバンクへ交互にアクセスするように構成しているため、ページ変更時のオーバヘッドを伴うことなく効率的な参照画像データ転送を行なうことができる。
【０２３２】
請求項６に係る発明においては、Ｍビットワードの入出力を行なう同期式メモリ素子に対し、画素データがＭビットデータであり、画像復号装置が水平方向のサイズがＬないし（Ｌ＋１）の画素ブロックを参照画像ブロックとして処理を行なう場合、（Ｌ＋１）／（Ｍ／Ｎ）以上の整数を単位として第１および第２のバンクへ交互にアクセスするように構成しているため、参照画像ブロック画素データ転送時において同期式メモリから連続的に必要とされる画素データをページ変更のオーバヘッドを最小限に抑制して行なうことができ、効率的なデータ転送を実現することができる。
【０２３３】
請求項７に係る発明においては、表示装置への表示のためにも、所定数画素を単位として交互に第１および第２のバンクへアクセスしているため、参照画像ブロック画素データ読出時および表示装置へのデータ転送時においても同じシーケンスで同期式メモリからデータを読出すことができ、同期式メモリに対するアクセス制御が容易となる。
【０２３４】
請求項８に係る発明においては、１６ビットデータの入出力を行なう同期式メモリ素子に対し、８ビット画素データを５ワード単位で交互に第１および第２のバンクへアクセスするように構成しているため、不必要とされる画素データを最少に抑制して効率的なデータ転送を標準の同期式メモリ素子を用いて実現することができる。
【０２３５】
請求項９に係る発明においては、同期式メモリが８ビットデータの入出力を行なうとき、画素データを９ワード単位で交互に第１および第２のバンクへアクセスするように構成しているため、標準の同期式メモリ素子を用いても、不必要とされる画素データ数を最小限に抑制して効率的なデータ転送を実現することができる（分数精度で予測符号化された画像データに対しても）。
請求項１０に係る発明に従えば、同期式メモリ素子の１つの行アドレスの記憶位置に水平方向少なくとも１ライン上の画素データすべてを格納するようにアドレスが画素データに割当てられているため、ページ変更時のオーバヘッドを最小限に抑制することができる（サンプリング画面上のラインとロウアドレスとが対応することができるため）。
【０２３６】
請求項１１に係る発明に従えば、画像データ以外のデータは２Ｑワードを単位としてデータ配列基準に従ってＱワードずつ交互に第１および第２のバンクへ格納するように構成しているため、画像データ以外のデータに対しても、ページ変更および転送データの種類変更のオーバヘッドを最小限に抑制して効率的なデータ転送を行なうことができる。
【０２３７】
請求項１２に係る発明においては、Ｑが４であり、同期式メモリ素子において１つのバンクにおいてプリチャージ／アクティブ動作に必要とされるクロックサイクル間において他方のバンクにアクセスしてデータを読出すことができ、効率的なデータ転送を実現することができる。
【０２３８】
請求項１３に係る発明に従えば、同期式メモリ素子のワードのアドレスとして、最下位ビット位置をバンク指定アドレスとしかつ上位ビットをバンク内列位置を示す列特定アドレス（コラムアドレス）とするように各画素データに対しアドレスを生成しているため、隣接画素を交互に第１および第２のバンクへ格納することができる。
【０２３９】
請求項１４に係る発明に従えば、最下位から２番目のビットをバンク指定アドレスビットとし残りのビットを列指定アドレスビットとしているため、隣接２画素を単位として第１および第２のバンクへ交互に格納することができる。
【０２４０】
請求項１５に係る発明に従えば、第１，第２の信号の種類を特定する信号をバンク特定ビットとして色差信号画素データに対するワードアドレスを生成しているため、２種類の信号をそれぞれ第１および第２のバンクの同じアドレス位置（同じ画素について）に容易に格納することができる。
【０２４１】
請求項１６に係る発明に従えば、第１の信号は輝度信号であり、輝度信号アクセス時のオーバヘッドが低減される。
【０２４２】
請求項１７に係る発明に従えば、第１，第２の信号は色差信号であり、色差信号アクセス時のオーバヘッドが低減される。
【図面の簡単な説明】
【図１】  （Ａ）はこの発明において用いられるＳＤＲＡＭにおける画素データの格納領域を示し、（Ｂ）は１つのロウアドレスにおいて配置される画素データ列を示す図である。
【図２】  （Ａ）はこの発明の実施の形態１における輝度信号画素データとＳＤＲＡＭの１ワードとの対応関係を示し、（Ｂ）および（Ｃ）はＳＤＲＡＭにおける各画素データのコラムアドレスの割当てを示す図である。
【図３】  （Ａ）はこの発明の実施の形態１における色差信号画素データとＳＤＲＡＭの１ワードとの対応関係を示し、（Ｂ）および（Ｃ）は色差信号のＳＤＲＡＭのバンクＡおよびバンクＢにおける格納態様およびコラムアドレスの割当てを示す図である。
【図４】  （Ａ）は１つのロウアドレスにおける輝度信号画素データの配列を示し、（Ｂ）は輝度信号画素ＰＸｉに対するアドレスを示す図である。
【図５】  （Ａ）は輝度信号画素の具体的例を示し、（Ｂ）はその２進表示からのコラムアドレス、バンクアドレスおよび上位／下位指示ビットの生成を示し、（Ｃ）は（Ａ）に示す画素のＳＤＲＡＭ内の格納態様を示す図である。
【図６】  この発明の実施の形態１における色差信号画素データのアドレス生成を示す図である。
【図７】  （Ａ）は色差信号の具体的画素を示し、（Ｂ）はこの画素の画素番号とコラムアドレスとの関係を示し、（Ｃ）はこの色差信号画素データのＳＤＲＡＭ内の格納位置を示す図である。
【図８】  （Ａ）は復号中の現画像ブロックと参照画像ブロックとの対応関係を示し、（Ｂ）は動きベクトルを示し、（Ｃ）は動きベクトルに応じて読出される画像ブロックのサイズを示す図である。
【図９】  （Ａ）は輝度信号参照画像ブロック読出時におけるワードと画素データとの対応関係を示し、（Ｂ）は色差信号参照画像ブロック読出時における用いられる画素と読出されるワードとの対応関係を示す図である。
【図１０】  （Ａ）および（Ｂ）は、輝度信号参照画像ブロック画素データ読出時における画素データの読出シーケンスを示す図である。
【図１１】  色差信号参照画像ブロック画素データ読出シーケンスを示す図である。
【図１２】  ＳＤＲＡＭのアクセス動作を示すシーケンス図である。
【図１３】  （Ａ）および（Ｂ）は輝度信号参照画像ブロック画素データ読出時の動作を示すシーケンス図である。
【図１４】  色差信号参照画像ブロック画素データ読出時の動作を示すシーケンス図である。
【図１５】  この発明における画像復号表示装置の全体の構成を概略的に示す図である。
【図１６】  図１５に示すメモリインタフェースユニットの構成を概略的に示す図である。
【図１７】  図１６に示す参照画像アドレス発生器の構成を概略的に示す図である。
【図１８】  図１７に示す先頭ロウ／コラムアドレス生成器のコラムアドレス生成部の構成を概略的に示す図である。
【図１９】  図１７に示す先頭ロウ／コラムアドレス生成器のロウアドレス生成部の構成を概略的に示す図である。
【図２０】  図１６に示すワード列変換回路の構成を概略的に示す図である。
【図２１】  （Ａ）は図１６に示す表示画像アドレス生成器のコラムアドレス生成部の構成を示し、（Ｂ）は図１６に示す表示画像アドレス生成器のロウアドレス生成部の構成を概略的に示す図である。
【図２２】  表示画像画素データ読出時のワード列変換回路の構成を概略的に示す図である。
【図２３】  （Ａ）および（Ｂ）はこの発明の実施の形態２におけるＳＤＲＡＭからの参照画像ブロック画素データ読出シーケンスを示す図である。
【図２４】  （Ａ）および（Ｂ）はこの発明の実施の形態２における参照画像画素データ読出シーケンスを示す図である。
【図２５】  （Ａ）および（Ｂ）はこの発明の実施の形態２における色差信号参照画像ブロック画素データ読出シーケンスを示す図である。
【図２６】  この発明の実施の形態２において用いられる参照画像アドレス発生器のコラムアドレス発生部の構成を概略的に示す図である。
【図２７】  （Ａ）はこの発明の実施の形態３におけるデータ配列を示し、（Ｂ）は（Ａ）に示すデータのアドレス割当ておよびアクセス単位を示す図である。
【図２８】  （Ａ）はこの発明の実施の形態３におけるデータワード読出シーケンスを示す図であり、（Ｂ）は画像データとデータワード読出時のアクセスされるバンクを概略的に示す図である。
【図２９】  （Ａ）はこの発明の実施の形態３の変更例のデータ配列におけるアクセス単位を示し、（Ｂ）はそのＳＤＲＡＭにおける格納態様を示し、（Ｃ）はＳＤＲＡＭ上のアクセス時の動作を示すシーケンス図である。
【図３０】  （Ａ）はこの発明の実施の形態４における輝度信号画素データとＳＤＲＡＭの１ワードとの対応関係を示す図であり、（Ｂ）および（Ｃ）は（Ａ）に示すワードのＳＤＲＡＭ格納時の態様を示す図である。
【図３１】  （Ａ）−（Ｄ）はこの発明の実施の形態４における輝度信号画素に対するアドレス生成およびその具体例を示す図である。
【図３２】  この発明の実施の形態４における輝度信号参照画像ブロック画素データ読出時に必要とされる画素データを示す図である。
【図３３】  この発明の実施の形態４における参照画像アドレス発生器のコラムアドレス発生部の構成を概略的に示す図である。
【図３４】  この発明の実施の形態４におけるワード列変換回路の構成を概略的に示す図である。
【図３５】  この発明の実施の形態５におけるＳＤＲＡＭにおける画像データ格納領域を示す図である。
【図３６】  （Ａ）は、この発明の実施の形態５における１ラインに整列して配置される画素データを示し、（Ｂ）は輝度信号画素データのＳＤＲＡＭに格納態様を示し、（Ｃ）は色差信号画素データのＳＤＲＡＭへの格納態様を示す図である。
【図３７】  この発明の実施の形態５における画像データ読出シーケンスを示す図である。
【図３８】  （Ａ）−（Ｃ）は、この発明の実施の形態５における画素に対するアドレス生成およびその具体例を示す図である。
【図３９】  この発明の実施の形態５における参照画像ブロック画素データのワード列変換回路の構成を概略的に示す図である。
【図４０】  （Ａ）−（Ｄ）はこの発明の実施の形態６におけるＳＤＲＡＭ内の画素データの格納態様およびそのアドレス生成および具体例を示す図である。
【図４１】  ＭＰＥＧ２規格に従う画像データの復号動作を説明するための図である。
【図４２】  画像データの構成を概略的に示す図である。
【図４３】  （Ａ）は画像データ復号時の単位となるブロックおよび（Ｂ）は復号動作時において用いられる動きベクトルを示す図である。
【図４４】  従来の画像復号処理装置の６４ビットデータバスを利用するデータ転送の問題点を説明するための図である。
【図４５】  従来のＳＤＲＡＭの一般的構成を概略的に示す図である。
【図４６】  （Ａ）−（Ｃ）は従来のＳＤＲＡＭを利用する際の問題点を説明するための図である。
【図４７】  従来のＳＤＲＡＭの基本アクセス動作を説明するための図である。
【符号の説明】
ＢＫＡ，ＢＫＢ  バンク、２  復号化ユニット、６  制御ユニット、４  ＳＤＲＡＭ、８  メモリインタフェースユニット、１０  表示インタフェース、８０参照画像アドレス発生器、８２  復元画像アドレス発生器、８４  表示画像アドレス発生器、８６  アクセスコントローラ、８８  ワード列変換回路、８０ａ現画像ブロックカウンタ、８０ｂ  先頭画素位置検出器、８０ｃ  先頭ロウ／コラムアドレス生成器、８０ｄ  アドレス発生器、８１ａ，８１ｃ  レジスタ、８１ｄ  セレクタ、８１ｅ，８１ｈ  レジスタ、８１ｆ，８１ｉ，８１ｊ  加算器、８１ｇ，８１ｋ，８１ｌ  セレクタ、８８ａ，８８ｃ  セレクタ、８８ｂレジスタ、２ａ  画素列生成回路、８４ａ  コラムアドレスカウンタ、８４ｂ，８４ｅ  レジスタ、８４ｃ，８４ｆ，８４ｇ  加算器、８４ｄ，８４ｈ，８４ｉセレクタ、８５ａ，８５ｃ  セレクタ、８５ｂ  レジスタ、８０ｃｃ  先頭コラムアドレス生成器、８０ｂａ  クロックカウンタ、８０ｄｂ  セレクタ、８１ｅ  レジスタ、８８ｅ，８８ｇ，８８ｈ  セレクタ、８８ｄ，８８ｆ  レジスタ、２ｂ  画素列生成回路、８８ｘ，８８ｚ  セレクタ、８８ｙ  レジスタ。
【図１】
0003686155.tif 000002
【図２】
0003686155.tif 000003
【図３】
0003686155.tif 000004
【図４】
0003686155.tif 000005
【図５】
0003686155.tif 000006
【図６】
0003686155.tif 000007
【図７】
0003686155.tif 000008
【図８】
0003686155.tif 000009
【図９】
0003686155.tif 000010
【図１０】
0003686155.tif 000011
【図１１】
0003686155.tif 000012
【図１２】
0003686155.tif 000013
【図１３】
0003686155.tif 000014
【図１４】
0003686155.tif 000015
【図１５】
0003686155.tif 000016
【図１６】
0003686155.tif 000017
【図１７】
0003686155.tif 000018
【図１８】
0003686155.tif 000019
【図１９】
0003686155.tif 000020
【図２０】
0003686155.tif 000021
【図２１】
0003686155.tif 000022
【図２２】
0003686155.tif 000023
【図２３】
0003686155.tif 000024
【図２４】
0003686155.tif 000025
【図２５】
0003686155.tif 000026
【図２６】
0003686155.tif 000027
【図２７】
0003686155.tif 000028
【図２８】
0003686155.tif 000029
【図２９】
0003686155.tif 000030
【図３０】
0003686155.tif 000031
【図３１】
0003686155.tif 000032
【図３２】
0003686155.tif 000033
【図３３】
0003686155.tif 000034
【図３４】
0003686155.tif 000035
【図３５】
0003686155.tif 000036
【図３６】
0003686155.tif 000037
【図３７】
0003686155.tif 000038
【図３８】
0003686155.tif 000039
【図３９】
0003686155.tif 000040
【図４０】
0003686155.tif 000041
【図４１】
0003686155.tif 000042
【図４２】
0003686155.tif 000043
【図４３】
0003686155.tif 000044
【図４４】
0003686155.tif 000045
【図４５】
0003686155.tif 000046
【図４６】
0003686155.tif 000047
【図４７】
0003686155.tif 000048