(57)【特許請求の範囲】
【請求項１】
高抵抗の第１導電型ベース層と、
前記第１導電型ベース層の一方の表面上に形成された第１導電型ドレイン層と、
前記第１導電型ベース層の他方の表面に選択的に、平面的に分割形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に形成された第１導電型ソース層と、
前記第２導電型ベース層の表面に形成され、且つ前記第１導電型ソース層に隣接して形成されたゲート電極と、
前記第１導電型ドレイン層に形成された第１の主電極と、
前記第１導電型ソース層に形成された第２の主電極と、を具備し、
単位構造幅に占める前記第２導電型ベース層の幅の比が０．４以下であることを特徴とする半導体素子。
【請求項２】
前記第１導電型ソース層が平面的に分割形成されて複数配置されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
高抵抗の第１導電型ベース層と、
前記第１導電型ベース層の一方の表面上に形成された第１導電型ドレイン層と、
前記第１導電型ベース層の他方の表面に選択的に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に形成された第１導電型ソース層と、
前記第２導電型ベース層の表面に、前記第１導電型ソース層に隣接して形成され、且つ平面的に複数に分割形成された第２導電型高濃度層と、
前記第２導電型高濃度層の表面に形成されたゲート電極と、
前記第１導電型ドレイン層に形成された第１の主電極と、
前記第１導電型ソース層に形成された第２の主電極と、を具備し、
単位構造面積に占める前記第１導電型ソース層と前記第２導電型高濃度層の面積の比率が０．１以下であることを特徴とする半導体素子。
【請求項４】
高抵抗の第１導電型ベース層と、
前記第１導電型ベース層の一方の表面上に形成された第１導電型ドレイン層と、
前記第１導電型ベース層の他方の表面に選択的に、平面的に分割形成された第２導電型ベース層と、
前記第２導電型ベース層の表面に形成された第１導電型ソース層と、
前記第２導電型ベース層の表面に、前記第１導電型ソース層に隣接して形成され、且つ平面的に複数に分割形成された第２導電型高濃度層と、
前記第２導電型高濃度層の表面に形成されたゲート電極と、
前記第１導電型ドレイン層に形成された第１の主電極と、
前記第１導電型ソース層に形成された第２の主電極と、を具備し、
単位構造幅に占める前記第２導電型ベース層の幅の比が０．４以下であり、前記単位構造面積に占める前記第１導電型ソース層と前記第２導電型高濃度層の面積の比率が０．１以下であることを特徴とする半導体素子。
【請求項５】
前記第１導電型ベース層の他方の表面に形成され、且つ前記第２導電型ベース層から所定距離離れて形成された第２導電型層と、
前記第２導電型層に形成され、且つ前記ゲート電極と電気的に接続された第２のゲート電極とを、さらに具備することを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワー半導体素子に係り、特に電力用スイッチング素子として好適なバイポーラ型の半導体素子に関する。
【０００２】
【従来の技術】
近年のパワーエレクトロニクス分野における電源機器の小型化、高性能化への要求を受けて、パワー半導体素子では、高耐圧、大電流化と共に、低損失化、高速化、高破壊耐量化に対する性能改善が注力されている。特に、半導体素子の低損失化を図るためには、オン電圧（定常損失）およびターンオフ損失をそれぞれ低減させる必要があり、様々な素子構造が開発、検討されている。その中で、現在、広い分野で最も多く用いられている代表的な中容量素子として、パワートランジスタについて述べる。
【０００３】
図２４（ａ）、図２４（ｂ）はそれぞれｎｐｎ型パワートランジスタの構成を示す断面図で、図２４（ｂ）は図２４（ａ）中の一点鎖線枠２４ｂ内を拡大したものである。
【０００４】
このパワートランジスタでは、高抵抗のｎ型ベース層１ａの表面に、高濃度のｎ型コレクタ層２ａが形成されている。ｎ型ベース層１ａの他方の面にはｐ型ベース層３ａが形成され、ｐ型ベース層３ａ表面にはｎ型エミッタ層４ａが選択的に形成されている。ｐ型ベース層３ａ表面におけるｎ型エミッタ層４ａとは異なる領域上にはゲート電極５ａが設けられている。また、ｎ型コレクタ層２ａ上にはコレクタ電極６ａが設けられ、ｎ型エミッタ層４ａ上にはソース電極７ａが設けられている。
【０００５】
このパワートランジスタは、以下のように動作する。コレクタ電極６ａに正電圧が印加され、エミッタ電極７ａに零電圧が印加されているとする。ターンオンの際には、ｐ型ベース層３ａとｎ型エミッタ層４ａとからなるｐｎ接合のビルトイン電圧よりも大きい値の正電圧がゲート電極５ａに印加される。
【０００６】
これにより、図２５に示すように、ゲート電極５ａからｐ型ベース層３ａを介してｎ型エミッタ層４ａに正孔が注入され、ｎ型エミッタ層４ａからｐ型ベース層３ａに電子ｅが注入される。一部の電子ｅは、ｐ型ベース層３ａ中で正孔ｈと再結合して消滅するが、ｐ型ベース層３ａの接合深さが比較的浅く形成され、またコレクタ電極６ａが正電位にバイアスされていることから、電子ｅは、ｐ型ベース層３ａからｎ型ベース層１ａに注入されてｎ型コレクタ層２ａを通ってコレクタ電極６ａに流出する。
【０００７】
また、ｎ型ベース層１ａ中に電子ｅが注入されると、電荷中性条件をみたすように、正孔ｈもｎ型ベース層１ａ中に注入される。この動作により、伝導度変調が生じ、パワートランジスタがオン状態（導通状態）になる。
【０００８】
一方、ターンオフの際には、ｐ型ベース層３ａとｎ型エミッタ層４ａからなるｐｎ接合の耐圧よりも小さい値の負電圧がゲート電極５ａに印加される。これにより、ベース・エミッタ間が逆バイアスされ、ｎ型エミッタ層４ａからの電子注入が停止されると共に、ｎ型ベース層１ａ内に蓄積されていた正孔ｈがゲート電極５ａから排出され、素子がターンオフする。
【０００９】
このパワートランジスタでは、ｐ型ベース層３ａからｎ型ベース層１ａに正孔ｈが注入されることにより、ｎ型ベース層１ａで伝導度変調が生じるため、オン電圧が低く、大きな電流を制御できるという特長がある。
【００１０】
しかしながら、従来のパワートランジスタでは、オン状態においてゲート電極５ａから注入される正孔電流のうち、相当量がｎ型ベース層１ａには注入されずに、ｐ型ベース層３ａ内やｐ型ベース層３ａ表面で電子ｅと再結合したり、ｐ型ベース層３ａを通って直接ｎ型エミッタ層４ａへ流れ込む。
【００１１】
同様に、エミッタ電極７ａから注入される電子電流のうち、相当量がｎ型ベース層１ａには注入されずに、ｐ型ベース層３ａ内やｐ型ベース層３ａ表面で正孔ｈと再結合したり、ｐ型ベース層３ａを通って直接ゲート電極５ａへ流れ込む。このため、大きなベース電流を必要とし、電流利得（直流電流増幅率：ｈＦＥ＝ＩＣ／ＩＢ）が小さいという問題がある。特に、従来の構造では、主耐圧を得るための接合終端部や電極のボンディングパッド領域等を除く素子有効領域の全域に亙ってｐ型ベース層３ａが形成される。ここで、キャリア・ライフタイムは不純物濃度が大きいほど小さくなることから、ｐ型ベース層３ａが素子有効領域の全域に亙って形成される従来構造では、ｐ型ベース層３ａ内でのキャリア再結合量が非常に大きくなり、電流ゲインが低減してしまう。
【００１２】
このように、従来のトランジスタでは電流利得が小さいことから、しばしば、図２６に示すように、２つのトランジスタをダーリントン接続して使用される。これにより、ゲート電流は小さくて済むが、コレクタ電圧が約０．８Ｖ以上にならなければ、上段トランジスタから下段トランジスタにゲート電流が振り込まれない。このため、図２７の電流−電圧特性に見るように、素子のオン電圧を０．８Ｖ以下に低減できない、という事情がある。
【００１３】
【発明が解決しようとする課題】
以上のように、従来の半導体素子では、電流利得が小さい、という事情、或いは、オン電圧が大きい、という事情がある。
【００１４】
本発明は、上記事情を考慮してなされたもので、従来よりも電流利得を増大でき、且つオン電圧を低減し得る半導体素子を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の態様に係る半導体素子では、高抵抗の第１導電型ベース層と、前記第１導電型ベース層の一方の表面上に形成された第１導電型ドレイン層と、前記第１導電型ベース層の他方の表面に選択的に、平面的に分割形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第２導電型ベース層の表面に形成され、且つ前記第１導電型ソース層に隣接して形成されたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、
前記第１導電型ソース層に形成された第２の主電極と、を具備し、単位構造幅に占める前記第２導電型ベース層の幅の比が０．４以下であることを特徴としている。
【００１６】
また、この発明の第２の態様に係る半導体素子では、高抵抗の第１導電型ベース層と、
前記第１導電型ベース層の一方の表面上に形成された第１導電型ドレイン層と、前記第１導電型ベース層の他方の表面に選択的に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型ソース層と、前記第２導電型ベース層の表面に、前記第１導電型ソース層に隣接して形成され、且つ平面的に複数に分割形成された第２導電型高濃度層と、前記第２導電型高濃度層の表面に形成されたゲート電極と、前記第１導電型ドレイン層に形成された第１の主電極と、前記第１導電型ソース層に形成された第２の主電極と、を具備し、単位構造面積に占める前記第１導電型ソース層と前記第２導電型高濃度層の面積の比率が０．１以下であることを特徴としている。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下説明される全ての実施形態においては、第１導電型をｎ型、第２導電型をｐ型とする。また、全ての図面にわたり、共通する部分には共通する参照符号を付すことにする。
【００１８】
（第１の実施形態）
図１（ａ）、図１（ｂ）はそれぞれ、本発明の第１の実施形態に係る半導体素子の要部構造を示す断面図で、図１（ｂ）は図１（ａ）中の一点鎖線枠１ｂ内を拡大したものである。
【００１９】
本実施形態は、高抵抗ｎ型ベース層１の一方の面に、高濃度ｎ型ドレイン層２が形成されている。ｎ型ベース層１の他方の面にはｐ型ベース層３が選択的に形成され、ｐ型ベース層３内にはｎ型ソース層４が形成されている。また、ｐ型ベース層３上にはｎ型ソース層７に隣接してゲート電極５が設けられている。さらにｎ型ドレイン層２にはドレイン電極６が設けられ、ｎ型ソース層４にはソース電極７が設けられている。
【００２０】
次に、このような半導体素子の動作を図２のタイムチャートを用いて説明する。図２中の各線は、上から順に、ゲート端子のゲート電圧ＶＧ、ゲート端子のゲート電流ＩＧ、ドレイン電圧ＶＤ、ドレイン電流ＩＤを示している。ターンオン時（時刻ｔ＝ｔ１）には、ゲート端子にソースに対して正の電圧を印加する。これにより、図３に示すように、ｐ型ベース層３からｎ型ベース層１に正孔（＋）が注入され、同時にｎ型ソース層４から同じくｎ型ベース層１に電子（−）が注入されて、素子がターンオンする。この結果、ｎ型ベース層１で伝導度変調が起こり、低オン電圧で通電される。
【００２１】
図４は、ｎ型ソース層４を切る縦方向断面でのオン状態におけるキャリア分布を示す。ｎ型ベース層１の深い位置まで正孔が注入されて伝導度変調を起こし、オン電圧が低減される。
【００２２】
本発明の半導体素子の電圧−電流特性を図５に示す。図２７と比較すると、従来の半導体素子は図２６のようにダーリントン接続して使用されるため、電圧−電流特性は約０．８Ｖから立ち上がる。これに対して、本発明の半導体素子では、低オン電圧を得るのに必要なゲート電流が小さく、電流利得（直流電流増幅率：ｈＦＳ＝ＩＤ／ＩＧ）が大きいので、ダーリントン接続して使用する必要がない。この結果、図５に示すように零電圧から電流が立ち上がるので、低電流領域から高電流領域に亙って低オン電圧を得ることができる。
【００２３】
また、図５に示すように、ｐｎ接合による電圧降下が現れる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と比較しても、本発明の半導体素子はオン電圧を著しく低減できる。
【００２４】
ここで、本発明の半導体素子で大きな電流利得が得られる理由を説明する。図６は、図１に示す半導体素子における、ｐ型ベース層３の幅に対する電流利得の依存性を示す図である。
【００２５】
本願の発明者の研究によれば、電流利得は、単位構造面積（セル面積）に対する不純物層の面積の比率に大きく依存することが判った。本実施形態に当てはめれば、ｐ型ベース層３の占有率（Ｗｐ／Ｗｃｅｌｌ）と、ｎ型ソース層４の占有率（Ｗｎ＋／Ｗｃｅｌｌ）とに大きく依存する。これは、不純物濃度が大きいほど、キャリアライフタイムが小さいことに起因する。すなわち、ｐ型ベース層３の面積やｎ型ソース層４の面積が大きい場合、ゲート電極５から注入された正孔がこれらの不純物層中で再結合するキャリア量（再結合電流）が増加し、電流利得が低下してしまう。これに対して、本発明の半導体素子では、ｐ型ベース層３が選択的に分割形成されており、ｐ型ベース層３の面積を小さく設定できるので、大きな電流ゲインが実現できる。具体的には例えば、Ｗｃｅｌｌ＝２０μｍ、Ｗｐ＝８μｍの寸法で形成することによって、ｈＦＳ＝５０以上の電流利得が得られる。
【００２６】
一方、第１の実施形態に対応する半導体素子は、ターンオフ時、ゲート端子に負電圧を印加する（時刻ｔ＝ｔ３）。これにより、図７に示すように、ｎ型ベース層１中に蓄積されていた正孔（＋）が、ｐ型ベース層３を介してゲート電極５から素子外に排出される。正孔（＋）の排出に伴い、ｐ型ベース層３の電位がｐｎ接合のビルトイン電圧以下まで低下する結果、ｎ型ソース層４からの電子注入が止まり、素子がターンオフする（時刻ｔ＝ｔ３〜ｔ４）。このターンオフ時には、ｎ型ソース層４に隣接して設けられたゲート電極５を介して正孔（＋）が排出されるので、高いターンオフ能力をもつ半導体素子を実現することができる。
【００２７】
さらに、オフ状態では、ターンオフ時に引き続き、ゲート端子５に、ソースに対して負の電圧を印加する（時刻ｔ＝ｔ４〜）。これにより、ｐ型ベース層３の電位がゲート電極５を介して負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【００２８】
上述したように、第１の実施形態によれば、オン状態では、ｎ型ベース層１の深い位置まで電子・正孔の双方のキャリアが蓄積されて伝導度変調が起き、且つ、ｐ型ベース層３とｎ型ソース層４におけるキャリア再結合が低減されるので、高い電流利得（直流電流増幅率）を実現することができる。
【００２９】
また、ターンオフ時には、ｎ型ソース層４に隣接して設けられたゲート電極５を介して正孔が排出されるので、高いターンオフ能力が得られる。
【００３０】
さらに、オフ状態では、ゲート電極５に、ソースに対して負の電圧を印加することにより、ｐ型ベース層３の電位が負の電位に固定されるので、ノイズによる誤点弧を防止することができる。
【００３１】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る半導体素子の要部構造を示す断面図である。
【００３２】
本実施形態では、図１で示した第１の実施形態と異なって、ｐ型ベース層３上に、ｎ型ソース層７に隣接してｐ＋型層８が形成され、そのｐ＋型層８上にゲート電極５が設けられている。これによって、ゲート電極５のコンタクト抵抗が低減されるので、ターンオン時に効率良く正孔が注入されると共に、ターンオフ時にはより早く正孔を排出することができる。
【００３３】
以下、第２の実施形態の平面構造のいくつかを、変形例として説明する。
【００３４】
（第２の実施形態の変形例１）
図９は本発明の第２の実施形態の第１の変形構成を示す平面図であり、図中のＡ−Ａ’断面が図８に示す断面図と対応している。
【００３５】
即ち、本実施形態は、図８に示す断面構造の平面構成を規定したものであり、ｎ型ソース層４とｐ＋型層８がストライプ形状をもって形成されている。この平面構造により、図１から図８で説明した原理と同様の原理で、高い電流ゲインと高いターンオフ能力が実現できる。
【００３６】
（第２の実施形態の変形例２）
図１０は本発明の第２の実施形態の第２の変形構成を示す平面図であり、図中のＡ−Ａ’断面が図８に示す断面図と対応している。
【００３７】
即ち、本実施形態は、図８に示す断面構造の平面構成を規定したものであり、複数のｎ型ソース層４が矩形状をもって形成され、互いに所定距離、離れて平面的に分割配置される。これにより、セル面積に占めるｎ型ソース層４の面積比率（Ｓｎ＋／Ｓｃｅｌｌ）を小さくできるので、ｎ型ソース層４におけるキャリア再結合が低減されて、図１１に示すように電流利得はいっそう増大する。具体的には例えば、ｎ型ソース層４の幅を２μｍ、奥行き方向の繰り返しピッチを８μｍで形成すれば、ｎ型ソース層４とｐ＋型層８の面積比率（（Ｓｎ＋）＋（Ｓｐ＋）／Ｓｃｅｌｌ）が０．０５となり、ｈＦＳ＝８０を越える電流利得が得られる。
【００３８】
また、図１０に示す実施形態では、ｎ型ソース層４が微小な矩形状に形成されていることから、ターンオフ時にこれら複数の矩形状ｎ型ソース層４の四辺から正孔が引き出されるので、いっそう高いターンオフ能力が実現される。特に、従来の半導体素子において数十μｍの大きさを有するｎ型ソース層４の幅を１０μｍ以下に形成すれば、ターンオフ能力向上の効果がいっそう顕著になる。
【００３９】
また、ハードドライブ（即ち１、あるいは１に近い電流利得）でターンオフ駆動させることによって、ターンオフ損失は著しく低減され、且つターンオフ時の破壊を防止できる。
【００４０】
（第２の実施形態の変形例３）
図１２は本発明の第２の実施形態の第３の変形構成を示す平面図であり、図中のＡ−Ａ’断面が図８に示す断面図と対応している。
【００４１】
即ち、本実施形態は、図８に示す断面構造の平面構成を規定したものである。図１０の平面図と異なる点は、ｎ型ソース層４のみでなく、ｐ型ベース層３とｐ＋型層８も矩形状をもって形成され、相互に所定距離、離れて平面的に分割配置されていることである。これにより、セル面積に占めるｎ型ソース層４とｐ＋型層８の面積比率（（Ｓｎ＋）＋（Ｓｐ＋）／Ｓｃｅｌｌ）およびｐ型ベース層３の面積比率（Ｓｐｂ／Ｓｃｅｌｌ）とを共に小さくできるので、いっそう大きな電流ゲインを得ることができる。
【００４２】
（第２の実施形態の変形例４）
図１３は本発明の第２の実施形態の第４の変形構成を示す平面図であり、図中のＡ−Ａ’断面が図８に示す断面図と対応している。
【００４３】
即ち、本実施形態は、図８に示す断面構造の平面構成を規定したものである。図１２の平面図と異なる点は、ｐ型ベース層３がリング形状をもって形成されていることである。そのｐ型ベース層３内に、図１２と同様、ｎ型ソース層４とｐ＋型層８が矩形状をもって形成され、相互に所定距離、離れて平面的に分割配置されている。これによって、ｎ型ソース層４の両側をｐ＋型層８で挟み込むようにできるので、ターンオフ時の正孔排出が早く行われる結果、ターンオフ能力が向上する。
【００４４】
（第２の実施形態の変形例５）
図１４は本発明の第２の実施形態の第５の変形構成を示す平面図であり、図中のＡ−Ａ’断面が図８に示す断面図と対応している。
【００４５】
即ち、本実施形態は、図８に示す断面構造の平面構成を規定したものであり、ｐ型ベース層３がメッシュ形状をもって形成され、そのｐ型ベース層３内にｎ型ソース層４がリング形状をもって、またｐ＋型層８がストライプ形状をもって、それぞれ形成されている。この平面構造により、図１〜図８で説明した原理と同様の原理で、高い電流ゲインと高いターンオフ能力が実現できる。
【００４６】
（第２の実施形態の変形例６）
図１５は本発明の第２の実施形態の第６の変形構成を示す平面図であり、図中のＡ−Ａ’断面が図８に示す断面図と対応している。
【００４７】
即ち、本実施形態は、図８に示す断面構造の平面構成を規定したものであり、ｐ型ベース層３が格子形状をもって形成されている。この平面構造では、リング状に形成されたｎ型ソース層４に隣接して、その周辺全域に亙ってｐ＋型層８が形成されるので、いっそう高いターンオフ能力が実現できる。
【００４８】
（第３の実施形態）
図１６は、本発明の第３の実施形態に係る半導体素子の要部構造を示す断面図である。
【００４９】
本実施形態では、図８で示した第２の実施形態と異なって、選択的に分割形成されたｐ型ベース層３に挟まれたｎ型ベース層１の表面上に、絶縁膜９ａを介してソース電極７が設けられている。これによって、オン状態ではｎ型ベース層１の絶縁膜９に接する表面に、反転層あるいは蓄積層が形成されて、電子と正孔とが相互に近づけなくなるので、表面再結合が防止され、電流ゲインがいっそう向上する。
【００５０】
さらに、ターンオフ時には、隣接するｐ型ベース層３間に、空乏層が早く形成されるので、高い破壊耐量が得られる。
【００５１】
（第４の実施形態）
図１７は、本発明の第４の実施形態に係る半導体素子の要部構造を示す断面図である。
【００５２】
本実施形態では、図１で示した第１の実施形態と異なって、選択的に分割形成されたｐ型ベース層３内の、平面的に内側の位置にｎ型ソース層４が形成され、外側の位置にゲート電極５が設けられている。
【００５３】
これによって、ｎ型ソース層４をゲート電極５で挟み込む形になるので、ターンオフ時にｎ型ソース層４の両端から正孔の排出がなされる結果、いっそう高いターンオフ能力を得ることができる。
【００５４】
（第５の実施形態）
図１８は、本発明の第５の実施形態に係る半導体素子の要部構造を示す断面図である。
【００５５】
本実施形態では、図１６に示した第４の実施形態と異なって、選択的に分割形成されたｐ型ベース層３内の外側にｐ＋型層８が形成され、そのｐ＋型層８上にゲート電極５が設けられている。これによって、ｎ型ソース層４をｐ＋型層８で挟み込む形になるので、ｎ型ソース層４直下のｐ型ベース層３の濃度を低減しても耐圧を確保することが可能となる。このように、ｐ型ベース層３の濃度が低減できるので、ｎ型ソース層４とｐ型ベース層３から構成されるエミッタ接合を越えて、ｎ型ベース層１に注入される電子の量が増える結果、いっそう高い電流ゲインを実現できる。
【００５６】
（第６の実施形態）
図１９は、本発明の第６の実施形態に係る半導体素子の要部構造を示す断面図である。
【００５７】
本実施形態では、図８に示した第２の実施形態と異なって、選択的に分割形成されたｐ型ベース層３同士の間のｎ型ベース層１表面に、ｐ型ベース層から所定距離、離れてｐ型層１０が形成されている。これによって、ｐ型ベース層３、およびｐ型層１０からそれぞれ空乏層が発生し、且つ互いに接触する。ここで、ｐ型層１０は、ｎ型エミッタ層４、ｐ＋型層８が内部に設けられるｐ型ベース層３と比べて、微小に形成できるので、高耐圧を維持しつつ、ｐベース占有比率（Ｓｐｂ／Ｓｃｅｌｌ）を低減でき、いっそう高い電流ゲインを実現できる。
【００５８】
（第７の実施形態）
図２０は、本発明の第７の実施形態に係る半導体素子の要部構造を示す断面図である。本実施形態では、図１９に示した第６の実施形態と異なって、ｐ型層１０上に、第２のゲート電極１１が設けられ、第１のゲート電極５と第２のゲート電極１１とは電気的に接続されている。これによって、ｐ型層１０からも正孔の注入と排出が行われるので、ターンオン能力とターンオフ能力をいっそう向上することができる。
【００５９】
（第８の実施形態）
図２１は、本発明の第８の実施形態に係る半導体素子の要部構造を示す断面図である。
【００６０】
本実施形態では、図８で示した第２の実施形態と異なって、選択的に分割形成されたｐ型ベース層３同士の間のｎ型ベース層１の表面に、絶縁膜９ａを介して絶縁ゲート電極１２が設けられている。
【００６１】
本実施形態の素子は、次のように駆動される。ターンオン時には、電流ゲート電極５と絶縁ゲート電極１２の双方に、ソース電極５に対して正の電圧が印加され、ターンオフ時には、負の電圧が印加される。これによって、ターンオン時及びオン状態では、絶縁ゲート電極１２直下のｎ型ベース層１とｐ型ベース層３の表面に、電子蓄積層および電子反転層が形成されるので、電子と正孔とが相互に近づくことができず、表面再結合が防止されて、低いオン電圧が得られる。
【００６２】
一方、ターンオフ時には、絶縁ゲート電極１２直下のｎ型ベース層１表面に、正孔反転層が形成されるので、ターンオフ能力をいっそう向上することができる。
【００６３】
（第９の実施形態）
図２２は、本発明の第９の実施形態に係る半導体素子の要部構造を示す断面図である。
【００６４】
本実施形態では、図２１で示した第８の実施形態として示した構造において、電流ゲート電極５と絶縁ゲート電極１２が電気的に接続されている。これによって、１ゲート端子にて、図２１に示した第８の実施形態と同様の機能を与えることができる。
【００６５】
（第１０の実施形態）
図２３（ａ）は本発明の第１０の実施形態を示す平面図であり、図２３（ｂ）は図２３（ａ）中のＡ−Ａ’断面を示している。
【００６６】
本実施形態が図１２、あるいは図８と異なる点は、ｐ型ベース層３が素子の単位構造領域（セル領域）の全面に亙って形成されていることである。これによって、ｐ型ベース層３の濃度を低減しても所望の耐圧を容易に得られ、ｐ型ベース層３の濃度を低減できる分、ｎ型エミッタ層４とｐ型ベース層３とから構成されるエミッタ接合を超えてｎ型ベース層１に注入される電子の量が増す結果、高い電流ゲインを得ることができる。なお、本実施形態は、従来構造と比較した場合、図１２、図８と同様に、ｎ型エミッタ層４、及びｐ＋型層８が矩形状に形成され、かつ面積比率が小さくなるように構成されている点が、大きく異なる。
【００６７】
【発明の効果】
以上詳述したように本発明によれば、オン状態で、ｎ型ベース層１の深い位置まで電子・正孔双方のキャリアが蓄積されて伝導度変調が起き、且つ、ｐ型ベース層３及びｎ型ソース層４とｐ＋型層８の各不純物層におけるキャリア再結合が低減されるので、高い電流利得（直流電流増幅率）を実現することができる。
【００６８】
よって、従来よりも電流利得を増大でき、且つオン電圧を低減し得る半導体素子を提供できる。
【図面の簡単な説明】
【図１】図１（ａ）および図１（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体素子を示す断面図。
【図２】図２は第１の実施形態に係る半導体素子の動作およびゲート駆動方法を示すタイムチャート。
【図３】図３は第１の実施形態に係る半導体素子のオン状態のキャリアの流れを示す模式図。
【図４】図４は第１の実施形態に係る半導体素子のオン状態のキャリア濃度分布を示す図。
【図５】図５は第１の実施形態に係る半導体素子の電流−電圧特性と従来のＩＧＢＴの電流−電圧特性とを比較して示す特性図。
【図６】図６は第１の実施形態に係る半導体素子の電流利得のｐ型ベース層幅依存性を示す特性図。
【図７】図７は第１の実施形態に係る半導体素子のターンオフ時のキャリアの流れを示す模式図。
【図８】図８は本発明の第２の実施形態に係る半導体素子を示す断面図。
【図９】図９は第２の実施形態の第１の変形構成を示す平面図。
【図１０】図１０は第２の実施形態の第２の変形構成を示す平面図。
【図１１】図１１は図１０に示す半導体素子の電流利得の高濃度層幅依存性を示す特性図。
【図１２】図１２は第２の実施形態の第３の変形構成を示す平面図。
【図１３】図１３は第２の実施形態の第４の変形構成を示す平面図。
【図１４】図１４は第２の実施形態の第５の変形構成を示す平面図。
【図１５】図１５は第２の実施形態の第６の変形構成を示す平面図。
【図１６】図１６は本発明の第３の実施形態に係る半導体素子を示す断面図。
【図１７】図１７は本発明の第４の実施形態に係る半導体素子を示す断面図。
【図１８】図１８は本発明の第５の実施形態に係る半導体素子を示す断面図。
【図１９】図１９は本発明の第６の実施形態に係る半導体素子を示す断面図。
【図２０】図２０は本発明の第７の実施形態に係る半導体素子を示す断面図。
【図２１】図２１は本発明の第８の実施形態に係る半導体素子を示す断面図。
【図２２】図２２は本発明の第９の実施形態に係る半導体素子を示す断面図。
【図２３】図２３（ａ）は本発明の第１０の実施形態に係る半導体素子を示す平面図、図２３（ｂ）は図２３（ａ）中のＡ−Ａ’線に沿う断面図。
【図２４】図２４（ａ）および図２４（ｂ）はそれぞれ従来のｎｐｎ型パワートランジスタを示す断面図。
【図２５】図２５は従来のｎｐｎ型パワートランジスタのオン状態のキャリアの流れを示す模式図。
【図２６】図２６は従来のｎｐｎ型パワートランジスタが使用される際のダーリントン接続を示す図。
【図２７】図２７は図２６に示す構成の電流−電圧特性を示す特性図。
【符号の説明】
１…高抵抗ｎ型ベース層、
２…ｎ型ドレイン層、
３…ｐ型ベース層、
４…ｎ型ソース層、
５…ゲート電極、
６…ドレイン電極、
７…ソース電極、
８…ｐ＋型層（高濃度ｐ型層）、
９、９ａ…絶縁膜、
１０…ｐ型層、
１１…第２のゲート電極、
１２…絶縁ゲート電極。
【図１】
0003629180.tif 000002
【図２】
0003629180.tif 000003
【図３】
0003629180.tif 000004
【図４】
0003629180.tif 000005
【図５】
0003629180.tif 000006
【図６】
0003629180.tif 000007
【図７】
0003629180.tif 000008
【図８】
0003629180.tif 000009
【図９】
0003629180.tif 000010
【図１０】
0003629180.tif 000011
【図１１】
0003629180.tif 000012
【図１２】
0003629180.tif 000013
【図１３】
0003629180.tif 000014
【図１４】
0003629180.tif 000015
【図１５】
0003629180.tif 000016
【図１６】
0003629180.tif 000017
【図１７】
0003629180.tif 000018
【図１８】
0003629180.tif 000019
【図１９】
0003629180.tif 000020
【図２０】
0003629180.tif 000021
【図２１】
0003629180.tif 000022
【図２２】
0003629180.tif 000023
【図２３】
0003629180.tif 000024
【図２４】
0003629180.tif 000025
【図２５】
0003629180.tif 000026
【図２６】
0003629180.tif 000027
【図２７】
0003629180.tif 000028