(57)【特許請求の範囲】
【請求項１】
外部システムクロックに同期する内部クロックを発生する位相同期遅延回路において、
前記外部システムクロックを入力して、これを所定の第1遅延時間だけ遅延させると共にバッファリングして第1クロックとして出力する遅延バッファと、
フラグ信号に応答して前記第1クロックを入力して、これを所定の第2遅延時間だけ遅延させ又は前記第1クロックをそのままバイパスさせて、第2クロックとして出力する主遅延部と、
前記第2クロックを入力して、所定の単位時間ずつ順に遅延させて夫々出力する多数の単位遅延器の直列結合で構成された遅延ラインと、
夫々、前記フラグ信号によって制御され、前記多数の単位遅延器のうち該当する単位遅延器の出力端子から出力される信号と前記第1クロックを入力して、該信号の位相と前記第1クロックの位相とを比較して、両者が一致する場合にのみ対応するイネーブル信号及びキャリ信号をアクティブにして出力する多数の位相検出比較器で構成された位相同期検出手段と、
リセット信号によって制御され、前記キャリ信号に応答してフラグ信号を出力するフラグ信号発生器と、
夫々、前記位相同期検出手段から出力される多数の前記イネーブル信号のうち該当するイネーブル信号によって制御され、前記第2クロックが前記多数の単位遅延器を通過して遅延して出力される信号のうち該当する信号を選択して出力するための多数のスイッチング回路を具備するスイッチング部と、
前記スイッチング部から選択的に伝達される信号を入力して、これを所定の第4遅延時間だけ遅延させて内部クロックとして出力するクロックドライバと、
を具備し、
前記第1クロックが前記主遅延部でバイパスされる場合には前記イネーブル信号の状態がそのまま維持され、
前記第2遅延時間は、前記第1遅延時間と前記第4遅延時間との和に等しいことを特徴とする位相同期遅延回路。
【請求項２】
前記主遅延部は、
前記第1クロックを入力して、これを前記第2遅延時間だけ遅延させて前記第2クロックとして出力する主遅延器と、
前記第1クロックをバイパスさせて前記第2クロックとして出力するバイパス経路と、
前記フラグ信号に応答して前記主遅延器と前記バイパス経路の一方を選択するようスイッチングするスイッチング手段と、
を含むことを特徴とする請求項1に記載の位相同期遅延回路。
【請求項３】
前記スイッチング手段は、
前記遅延バッファと前記主遅延器との間に連結されており、フラグ信号に基づいて、前記遅延バッファから出力される信号を前記主遅延器に伝達するか否かをスイッチングする第1スイッチング素子と、
前記主遅延器と前記遅延ラインとの間に連結されており、フラグ信号に基づいて、前記主遅延器から出力される信号を前記遅延ラインに伝達するか否かをスイッチングする第2スイッチング素子と、
前記遅延バッファと前記バイパス経路との間に連結されており、フラグ信号に基づいて、前記遅延バッファから出力される信号を前記バイパス経路に伝達するか否かをスイッチングする第3スイッチング素子と、
前記バイパス経路と前記遅延ラインとの間に連結されており、フラグ信号に基づいて、前記バイパス経路から出力される信号を前記遅延ラインに伝達するか否かをスイッチングする第4スイッチング素子と、
を含み、
前記第1スイッチング素子及び前記第2スイッチング素子は、前記第3スイッチング素子及び前記第4スイッチング素子がイネーブルされる時はディスエーブルされ、前記第3スイッチング素子及び前記第4スイッチング素子がディスエーブルされる時はイネーブルされることを特徴とする請求項2に記載の位相同期遅延回路。
【請求項４】
前記第1スイッチング素子は、前記フラグ信号がアクティブ状態にある場合にのみディスエーブルされることを特徴とする請求項3に記載の位相同期遅延回路。
【請求項５】
前記第1スイッチング素子は、伝送ゲートであることを特徴とする請求項4に記載の位相同期遅延回路。
【請求項６】
前記第2スイッチング素子は、前記フラグ信号がアクティブ状態にある場合にのみディスエーブルされることを特徴とする請求項3に記載の位相同期遅延回路。
【請求項７】
前記第2スイッチング素子は、伝送ゲートであることを特徴とする請求項6に記載の位相同期遅延回路。
【請求項８】
前記第3スイッチング素子は、前記フラグ信号がアクティブ状態にある場合にのみイネーブルされることを特徴とする請求項3に記載の位相同期遅延回路。
【請求項９】
前記第3スイッチング素子は、伝送ゲートであることを特徴とする請求項8に記載の位相同期遅延回路。
【請求項１０】
前記第4スイッチング素子は、前記フラグ信号がアクティブ状態にある場合にのみイネーブルされることを特徴とする請求項3に記載の位相同期遅延回路。
【請求項１１】
前記第4スイッチング素子は、伝送ゲートであることを特徴とする請求項10に記載の位相同期遅延回路。
【請求項１２】
前記フラグ信号は、前記リセット信号がインアクティブで、前記キャリ信号のいずれかがアクティブの場合にのみ論理ハイレバルにアクティベートされることを特徴とする請求項1に記載の位相同期遅延回路。
【請求項１３】
前記位相同期遅延回路は、前記フラグ信号発生器を制御するリセット信号を発生させるリセット信号発生器をさらに具備することを特徴とする請求項1に記載の位相同期遅延回路。
【請求項１４】
前記多数の位相比較検出器は、
フラグ信号によって制御され、前記多数の単位遅延器から出力される信号のうち該当する信号を入力して、その位相を前記第1クロックの位相と比較して、両者が一致する場合にのみアクティブになる位相同期信号を出力する位相比較器と、
前記位相比較器から出力される位相同期信号の状態に応じてアクティブになるイネーブル信号及びキャリ信号を出力するキャリ/イネーブル信号発生器と、
を夫々具備することを特徴とする請求項1に記載の位相同期遅延回路。
【請求項１５】
前記位相比較器は、
前記フラグ信号がアクティブ状態の場合には、前記多数の単位遅延器から出力される信号を入力せずに前記位相同期信号の状態をそのまま維持することを特徴とする請求項14に記載の位相同期遅延回路。
【請求項１６】
前記位相比較器は、
前記フラグ信号がインアクティブ状態かつ前記第1クロックがアクティブ状態の場合にのみイネーブル状態になって、対応する前記単位遅延器から出力される信号を伝送する第1スイッチング手段と、
前記第1スイッチング手段から出力される信号をラッチして出力する第1ラッチ部と、
前記第1ラッチ部から出力される信号を入力して、これを反転して出力するインバータと、
前記第1クロックがインアクティブ状態の場合にのみイネーブル状態になって、前記インバータから出力される信号を伝達する第2スイッチング手段と、
前記第2スイッチング手段から出力される信号をラッチして前記位相同期信号として出力する第2ラッチ部と、
を具備し、前記位相同期信号は、前記第1スイッチング手段に入力される前記信号がアクティブ状態の場合にのみアクティブになることを特徴とする請求項15に記載の位相同期遅延回路。
【請求項１７】
前記第1スイッチング手段は、伝送ゲートを含むことを特徴とする請求項16に記載の位相同期遅延回路。
【請求項１８】
前記第2スイッチング手段は、伝送ゲートを含むことを特徴とする請求項16に記載の位相同期遅延回路。
【請求項１９】
前記位相同期信号は、前記第1クロック信号のアクティブレベルの反転レベルがアクティブレベルであることを特徴とする請求項16に記載の位相同期遅延回路。
【請求項２０】
前記位相同期検出手段は、ユーザが動作を選択するための動作選択手段を含み、前記動作選択手段により制御され、前記多数の単位遅延器から出力される信号のいずれかが第1クロックの位相と一致しない場合にのみアクティブになる第1イネーブル信号を出力する選択的位相比較検出器をさらに具備することを特徴とする請求項1に記載の位相同期遅延回路。
【請求項２１】
前記位相同期遅延回路は、前記第1イネーブル信号によって制御され、前記第2クロックをスイッチングさせるスイッチング手段をさらに具備することを特徴とする請求項7に記載の位相同期遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に位相同期遅延回路(Phase Locked Delay Circuit)に関する。
【０００２】
【従来の技術】
同期式半導体メモリ装置は、外部システムクロックに同期して半導体チップの内部回路を動作させるために、入力された外部システムクロックを半導体チップの内部回路が必要とする内部クロックに変換して出力するクロックバッファを具備する。外部システムクロックと内部クロックとの間には、必然的に位相差が発生する。したがって、このような位相差をなくすため、すなわち、外部システムクロックに完全に同期した内部クロックを発生させるための研究がなされている。
【０００３】
前述の問題点を解決するための従来の代表的な方法として、位相同期ループ(PLL: Phase Locked Loop)や遅延同期ループ(DLL: Delay Locked Loop)等を使用して、外部システムクロックと内部クロックとの間のスキュー(skew)を最小化する方法が挙げられる。
【０００４】
しかし、位相同期ループ（PLL）や遅延同期ループ（DLL）などを使用する方法は、外部システムクロックと内部クロックとが一致するまでに要する時間、すなわち、同期時間が長く、チップ内部へのデータアクセスタイムが長くなるという問題を引き起こす。また、チップ回路の動作がスタンバイ状態にある場合にも、位相同期ループ（PLL）や遅延同期ループ（DLL）を常に動作させるため、スタンバイ電流による電力消費が大きいという問題点がある。
【０００５】
クロックスキューを低減し、外部システムクロックに完全に同期する内部クロックを発生させるための従来の他の試みとして、電圧制御遅延ラインを使用する方法がある。その代表的な回路が同期式遅延ライン(SDL: Synchronous Delay Line)回路であって、米国特許4,975,605号に開示されている。これを改善したものが、最近256MのDRAMに採用された同期式ミラー遅延回路(SMD: Synchronous Mirror Delay)と階層位相同期遅延回路(HPLD: Hierarchical Phase Locking Delay)である。
【０００６】
図1は、従来技術に係る同期式遅延ラインSDL回路を利用したデジタル遅延同期回路（DLL）のブロック図である。図1に示すように、このディジタル遅延同期回路DLLは、遅延バッファ100、主遅延器110、遅延ライン120及び150、選択的位相比較検出器130、位相比較検出部140、スイッチ部160、及びクロックドライバ170を具備する。
【０００７】
遅延バッファ100は、外部システムクロックCLKを入力して、これを所定時間d1だけ遅延させると共にバッファリングして、第1内部クロックPCLK1として出力する。主遅延器110は、第1内部クロックPCLK1を入力して、これを所定期間t1だけ遅延して、第2内部クロックPCLK2として出力する。
【０００８】
遅延ライン120は、直列に連結された多数の単位遅延器122乃至129で構成されている。単位遅延器122は、第2内部クロックPCLK2を所定の単位時間dtだけ遅延させて遅延された信号を出力する。単位遅延器123乃至129は、夫々前段の単位遅延器から出力される信号を所定の単位時間dtだけ遅延させて遅延された信号D3乃至D9を出力する。
【０００９】
遅延ライン150は、直列に連結された多数の単位遅延器152乃至159で構成されている。単位遅延器152は、第1内部クロックPCLK1を所定の単位時間dtだけ遅延させて遅延された信号D2’を出力し、単位遅延器153乃至159は、夫々前段の単位遅延器から出力される信号を所定の単位時間dtだけ遅延させて、遅延された信号D3′乃至D9′を出力する。
【００１０】
位相比較検出部140は、多数の位相比較検出器142乃至149で構成されている。多数の位相比較検出器142乃至149は、夫々多数の単位遅延器122乃至129の中の対応する単位遅延器から出力される信号の位相と、遅延バッファ100から出力される第1内部クロックPCLK1の位相とが一致する場合にアクティブになるイネーブル信号F2乃至F9を出力する。すなわち、位相比較検出部140は、多数の単位遅延器122乃至129を利用して、第2内部クロックPCLK2の位相を第1内部クロックPCLK1の位相と同期させるために必要な遅延時間t2を検出して保持する。
【００１１】
選択的位相比較検出器130は、ユーザの選択により動作する動作選択モードを具備し、第1内部クロックPCLK1と第2内部クロックPCLK2を入力して、両者の位相を比較して、両者が一致する場合にだけアクティブになるイネーブル信号F1を出力する。選択的位相比較検出器130は、ユーザによってイネーブルされ、外部システムクロックCLKの周期が遅延ライン120、150上の遅延時間よりも大きい場合に、第1内部クロックPCLK1をそのままノード165に出力するために機能する。
【００１２】
スイッチング部160は、多数の単位遅延器152乃至159の中の各単位遅延器とノード165との間に連結された多数のスイッチング手段161乃至169で構成されている。多数のスイッチング手段161乃至169は、各々選択的位相比較検出器130及び位相比較検出器142乃至149から出力されるイネーブル信号F1乃至F9の該当するイネーブル信号によって制御され、対応する単位遅延器から出力される信号を選択してノード165に出力する。
【００１３】
クロックドライバ170は、ノード165上の信号を入力して、これを所定時間d2だけ遅延させて内部クロックPCLKとして出力する。ここで、遅延時間t1は、遅延時間d1と遅延時間d2との合計と等しい。
【００１４】
以下、図1を参照しながら、外部システムクロックCLKに同期した内部クロックPCLKを発生させる動作を説明する。
【００１５】
外部システムクロックCLKが遅延バッファ100に入力されると、遅延バッファ100は、外部システムクロックCLKを所定の遅延時間d1だけ遅延させると共にバッファリングして、第1内部クロックPCLK1として出力する。主遅延器110は、第1内部クロックPCLK1を入力して、これを所定の遅延時間t1だけ遅延させて第2内部クロックPCLK2として出力する。
【００１６】
遅延ライン120は、第2内部クロックPCLK2を入力して、これを単位遅延器122乃至129を順に通過させながら所定の単位時間だけ順次遅延させて、遅延された信号D2乃至D9を単位遅延器122乃至129の出力端子から出力させる。選択的位相比較検出器130及び位相比較検出器142乃至149は、夫々単位遅延器122乃至129の出力端子から夫々出力される信号D2乃至D9の中の該当する信号を入力して、この位相を第1内部クロックPCLK1の位相と比較して、最初に一致する場合にだけアクティブになるイネーブル信号を出力する。すなわち、選択的位相比較検出器130及び位相比較検出器142乃至149は、第2内部クロックPCLK2の位相を第1内部クロックPCLK1の位相と一致させるために必要な遅延時間t2を検出して保持する機能を有する。
【００１７】
遅延ライン150は、第1内部クロックPCLK1を入力して、これを単位遅延器152乃至159を順に通過させながら所定の単位時間だけ順次遅延させて、遅延された信号D2′乃至D9′を単位遅延器152乃至159の出力端子から出力させる。スイッチング部160のスイッチング手段161乃至169は、夫々選択的位相比較検出器130及び位相比較検出器142乃至149から出力されるイネーブル信号F1乃至F9の中の該当するイネーブル信号により制御され、単位遅延器152乃至159の出力端子に出力される信号D2′乃至D9′の該当する信号をスイッチングしてクロックドライバ170の入力端子に供給する。
【００１８】
すなわち、スイッチング部160は、第1内部クロックPCLK1が遅延ライン150を通過することにより遅延時間t2だけ遅延して出力される信号をクロックドライバ170の入力端子に供給する。クロックドライバ170は、入力された信号を所定の遅延時間d2だけ遅延させて内部クロックPCLKとして出力する。したがって、外部システムクロックCLKが遅延バッファ100に入力されてクロックドライバ170から内部クロックPCLKとして出力される時までの総遅延時間は遅延バッファ100、主遅延器110、遅延ライン120、150、及びクロックドライバ170による遅延時間を合計した値として下記の式のように示すことができる。
【００１９】
【数１】
【００２０】
0003728551.tif 000002
ここで、tCCは外部システムクロックCLKのサイクル時間である。
【００２１】
以上のように、従来の同期式遅延ライン回路を利用したディジタル遅延同期ループ回路は根本的な問題点がある。低周波、すなわち、長い周期を持つ外部システムクロックに同期する内部クロックを発生させるためには、物理的に長い単位遅延器を連結する必要があるが、これは半導体チップのレイアウト面積の増加を齎す。
【００２２】
この問題は、同期式ミラー遅延回路を利用する場合についても言える。すなわち、同期式ミラー遅延回路では、ミラー形態の順方向の単位遅延器と逆方向の単位遅延器の連結輪を単純に論理ゲート（例えばNANDゲート）のみからなるミラー形態の制御回路で制御して位相を同期させる。したがって、同期式ミラー遅延回路は、温度及び工程変化に伴う変化は克服できるが、低周波の外部システムクロックに対しては、根本的にミラー形態の順方向の単位遅延器と逆方向の単位遅延器による遅延ラインが長くなり、これは半導体チップのレイアウトの増加を要求する。
【００２３】
【発明が解決しようする課題】
本発明は、従来の同期式遅延ライン回路を利用した位相同期遅延回路の特性をそのまま維持しながらそのレイアウト面積を小さくし得る位相同期遅延回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、遅延バッファ、主遅延部、遅延ライン、位相同期検出手段、スイッチング部、フラグ信号発生器、及びクロックドライバを具備する。
【００２５】
遅延バッファは、外部システムクロックを入力して、これを所定の第1遅延時間だけ遅延させると共にバッファリングして第1クロックとして出力する。
【００２６】
主遅延部は、フラグ信号に応じて、第1クロックを入力してこれを所定の第2遅延時間だけ遅延させ又は第1クロックをそのままバイパスさせて第2クロックとして出力する。
【００２７】
遅延ラインは、第2クロックを入力して、所定の時間ずつ順次遅延させて夫々出力する多数の単位遅延器の直列結合で構成される。
【００２８】
位相同期検出手段は、夫々、フラグ信号によって制御され、多数の単位遅延器のうち該当する単位遅延器の出力端子から出力される信号と第1クロックを入力して、信号の位相と第1クロックの位相を比較して、両者が一致する場合にのみ、対応するイネーブル信号をアクティブにして出力する多数の位相検出比較器で構成される。
【００２９】
すなわち、位相同期検出手段は、夫々、フラグ信号によって制御され、多数の単位遅延器の出力端子のうち該当する単位遅延器の出力端子から出力される遅延信号を入力して、第2クロックを第1クロックに同期させるために必要な第3遅延時間を検出して保持して、該第3遅延時間を、多数のイネーブル信号のうち該当するイネーブル信号をアクティブにすることにより示す。
【００３０】
フラグ信号発生器は、リセット信号によって制御され、キャリ信号に応じてフラグ信号を出力する。
【００３１】
スイッチング部は、夫々、位相同期検出手段から出力されるイネーブル信号のうち該当するイネーブル信号によって制御され、第1クロックが多数の単位遅延器を通過して遅延して出力される信号のうち対応する信号をスイッチングして出力する多数のスイッチング手段を具備する。
【００３２】
すなわち、スイッチング部は、多数の単位遅延器から出力される信号のち第1クロックを第3遅延時間だけ時間ほど遅延させた信号のみを選択して伝達する。
【００３３】
クロックドライバは、スイッチング部から伝達される信号を入力して、これを所定の第4遅延時間だけ遅延させて内部クロックとして出力する。
【００３４】
本発明の好適な実施の形態に係る位相同期遅延回路において、位相同期検出手段は、フラグ信号によって前記第1クロックが前記主遅延部でバイパスされる場合はイネーブル信号の状態をそのまま維持する。第2遅延時間は、前記第1遅延時間と前記第4遅延時間との和に等しい。。
【００３５】
本発明によれば、位相同期遅延回路のレイアウト面積が縮小することできる。
【００３６】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を詳細に説明する。
【００３７】
図2は、本発明の好適な実施の形態に係る位相同期遅延回路のブロック図である。図2に示すように、本発明の好適な実施の形態に係る位相同期遅延回路は、遅延バッファ200、主遅延器210、バイパス経路220、スイッチング部230及び270、遅延ライン240、位相同期検出手段250、フラグ信号発生器260、クロックドライバ280、及びリセット信号発生器290を具備する。
【００３８】
遅延バッファ200は、外部システムクロックCLKを入力して、これを遅延時間d1だけ遅延させると共にバッファリングしてクロック信号PCLK1として出力する。ここで、クロック信号PCLK1は、外部システムクロックCLKと同一サイクル周期tCCを有する。
【００３９】
主遅延器210は、クロック信号PCLK1を入力して、これを遅延時間t1だけ遅延させてクロック信号PCLK2として出力する。バイパス経路220は、クロック信号PCLK1をバイパスさせる。
【００４０】
スイッチング部230は、フラグ信号FLAGによって制御され、バイパス経路220及び主遅延部210のうち一方を選択して、遅延バッファ200の出力をノード235に接続させる。スイッチング部230は、4個のスイッチング手段231、232、233、234で構成されている。
【００４１】
スイッチング手段231は、遅延バッファ200の出力端子とバイパス経路220の入力端子との間に接続されており、フラグ信号FLAGがアクティブ状態の時にイネーブルされ、この時、遅延バッファ200から出力されるクロック信号PCLK1がバイパス経路220に伝達される。
【００４２】
スイッチング手段232は、バイパス経路220の出力端子とノード235との間に接続されており、フラグ信号FLAGがアクティブ状態の時にイネーブルされ、この時、バイパス経路220を介して伝達されるクロック信号PCLK1がノード235に伝達される。
【００４３】
スイッチング手段233は、遅延バッファ200の出力端子と主遅延器210の入力端子との間に接続されており、フラグ信号FLAGがインアクティブ状態の時にイネーブルされ、この時、遅延バッファ200から出力されるクロック信号PCLK1が主遅延器210に伝達される。
【００４４】
スイッチング手段234は、主遅延器210の出力端子とノード235間に接続されており、フラグ信号FLAGがインアクティブ状態の時にイネーブルされ、この時、主遅延器210から出力されるクロック信号PCLK2がノード235に伝達される。
【００４５】
遅延ライン240は、ノード235に伝達されるクロック信号PCLK2を順に単位遅延時間dtだけ遅延させて得られる信号D2乃至Dn、及びクロック信号PCLK1を順に単位遅延時間dtほど遅延して得られる信号D2′乃至Dn′を出力する。
【００４６】
遅延ライン240は、直列に連結された多数の単位遅延器241乃至248で構成されている。多数の単位遅延器241乃至248は、バイパス経路220を介してノード235に伝達されるクロック信号PCLK1と、主遅延器210を介してノード235に伝達されるクロック信号PCLK2を順に単位時間dtだけ遅延して出力する。
すなわち、単位遅延器241は、フラグ信号FLAGがインアクティブの場合にノード235に伝達されるクロック信号PCLK2を単位時間dtだけ遅延させて信号D2として出力する。また、単位遅延器242は、フラグ信号FLAGがインアクティブの場合に単位遅延器241から出力される信号D2を入力して、これを単位時間dtだけ遅延させて信号D3として出力する。同様に、単位遅延器248はフラグ信号FLAGがインアクティブの場合に、入力端子に接続されている単位遅延器の出力端子から出力される信号を入力して、これを単位時間dtだけ遅延させて信号Dnとして出力する。
【００４７】
一方、単位遅延器241は、フラグ信号FLAGがアクティブの場合にノード235に伝達されるクロック信号PCLK1を単位時間dtだけ遅延させて信号D2′として出力する。また、単位遅延器242は、フラグ信号FLAGがアクティブの場合に単位遅延器241から出力される信号D2′を入力して、これを単位時間dtだけ遅延させて信号D3′として出力する。同様に、単位遅延器248は、フラグ信号FLAGがアクティブの場合に、入力端子に接続されている単位遅延器の出力端子から出力される信号を入力して、これを単位時間dtだけ遅延させて信号Dn′として出力する。
【００４８】
リセット信号発生器290は、ユーザの要求に応じて、外部システムクロックCLKに同期した内部クロックPCLKを発生させる動作をリセットするリセット信号RESETを出力する。リセット信号RESETは、外部システムクロックCLKに同期した内部クロックPCLKが一旦発生したらインアクティブになるパルス信号である。したがって、リセット信号RESETがインアクティブになっている期間は、発生される内部クロックPCLKの状態は変化せずに、継続的に、入力される外部システムクロックCLKに同期して内部クロックPCLKが発生する。
【００４９】
位相同期検出手段250は、フラグ信号FLAGによって、外部システムクロックCLKのサイクル周期tCCから遅延時間t1を差し引いた時間を感知する。すなわち、位相同期検出手段250は、クロック信号PCLK2をクロック信号PCLK1に同期させるために必要な遅延時間t2を検出する。
【００５０】
位相同期検出手段250は、選択的位相比較検出器259及び多数の位相比較検出器251乃至258で構成されている。位相同期検出手段250は、クロック信号PCLK2を多数の単位遅延器241乃至248を介して単位遅延時間dtずつ遅延させて出力される各信号D1乃至Dnの位相をクロック信号PCLK1の位相と比較して、両者が夫々一致しているかを検出することにより、クロック信号PCLK2とクロック信号PCLK1の位相差を検出する。
【００５１】
多数の位相比較検出器251乃至258は、夫々フラグ信号FLAGがインアクティブ状態の場合にだけイネーブルされ、多数の単位遅延器241乃至248の出力端子から夫々出力される信号D2乃至Dnのうち該当する信号とクロック信号PCLK1とを入力して、信号D2乃至Dnの各位相とクロック信号PCLK1の位相とを比較して、両者が最初に一致する場合にのみ対応するイネーブル信号をアクティブにして出力する。
【００５２】
すなわち、位相比較検出器251は、フラグ信号FLAGがインアクティブ状態の場合にのみイネーブルされ、単位遅延器241から出力される信号D2とクロック信号PCLK1を入力して両者の位相を比較して、両者が一致する場合にのみ対応するイネーブル信号F2をアクティブにして出力する。また、位相比較検出器252は、フラグ信号FLAGがインアクティブ状態の場合にのみイネーブルされ、単位遅延器242から出力される信号D3とクロック信号PCLK1を入力して両者の位相を比較して、両者が一致し、かつ位相比較検出器251から出力されるイネーブル信号F2がアクティブでない場合にのみ対応するイネーブル信号F3をアクティブにして出力する。同様に、位相比較検出器258は、フラグ信号FLAGがインアクティブ状態の場合にのみイネーブルされ、単位遅延器248から出力される信号Dnとクロック信号PCLK1を入力して両者の位相を比較して、両者が一致し、かつ前段の位相比較検出器から出力されるイネーブル信号がアクティブでない場合にのみ対応するイネーブル信号Fnをアクティブにして出力する。
【００５３】
したがって、単位遅延器241乃至248から出力される信号D2乃至Dnのうちクロック信号PCLK1と位相が最初に一致する信号に対応するイネーブル信号のみがアクティブになり、他のイネーブル信号はインアクティブになる。
【００５４】
選択的位相比較検出器259は、ユーザの選択によってその動作が決定される。選択的位相比較検出器259は、外部システムクロックCLKの周期が遅延時間240の単位遅延器241乃至248で遅延する時間より長い場合に、クロック信号PCLK1をそのまま内部クロックPCLKとして出力する動作をユーザが選択することを可能にする。
【００５５】
フラグ信号発生器260は、リセット信号RESETによってイネーブルされ、位相比較検出器251乃至258から出力されるキャリ信号CR2乃至CRnを入力して、これらのキャリ信号のいずれか１つがアクティブである場合にのみアクティブになるフラグ信号FLAGを出力する。
【００５６】
スイッチング部270は、多数のスイッチング手段271乃至279で構成されている。多数のスイッチング手段271乃至279は、夫々イネーブル信号F1乃至Fnの該当するイネーブル信号によってイネーブルされ、ノード235及び単位遅延器241乃至248から出力される信号D1′乃至Dn′の中から選択される信号をクロック信号PCLK3として出力する。
【００５７】
クロックドライバ280は、クロック信号PCLK3を入力して、これを遅延時間d2だけ遅延させて内部クロックPCLKとして出力する。
【００５８】
図2に示すように、本発明の好適な実施の形態によれば、単位遅延器241乃至248を含む遅延ライン240が１つであるため、２つの遅延ラインを要する従来例に比べて、全体の遅延ラインが短くなり、結果としてレイアウト面積を縮小することができる。
【００５９】
図3は、図2に示すスイッチング部230の一構成例に係る回路図である。図3に示す構成例では、スイッチング部230は、伝送ゲート310、320、330、340で構成されている。
【００６０】
伝送ゲート310は、遅延バッファ200の出力端子とバイパス経路220の入力端子との間に接続されており、フラグ信号FLAGが論理ハイ(H)レベルの時にターンオンされて、遅延バッファ200から出力されるクロック信号PCLK1をバイパス経路220に伝送する。
【００６１】
伝送ゲート320は、バイパス経路220の出力端子とノード235との間に接続されており、フラグ信号FLAGが論理ハイ(H)レベルの時にターンオンされて、バイパス経路220を介して伝達されるクロック信号PCLK1をノード235に伝送する。
【００６２】
伝送ゲート330は、遅延バッファ200の出力端子と主遅延器210の入力端子との間に接続されており、フラグ信号FLAGがロー(L)レベルの時にターンオンされて、遅延バッファ200から出力されるクロック信号PCLK1を主遅延器210に伝送する。
【００６３】
伝送ゲート340は、主遅延器210の出力端子とノード235との間に接続されており、フラグ信号FLAGがロー(L)レベルの時にターンオされて、主遅延器210から出力されるクロック信号PCLK2をノード235に伝送する。
【００６４】
図4は、図2に示す位相比較検出器251乃至258の各々の一構成例を示す回路図である。図4に示す構成例では、位相比較検出器251乃至258は、夫々位相比較器431とキャリ/イネーブル信号発生器433で構成される。
【００６５】
前記位相比較器431は、NANDゲート402、インバータ401、408、伝送ゲート404、410、及びラッチ手段406、412を具備する。
【００６６】
インバータ401は、フラグ信号FLAGを反転させる。NANDゲート402は、クロック信号PCLK1とインバータ401から出力される信号を入力して、クロック信号PCLK1が論理ハイ(H)レベルであり、かつフラグ信号FLAGがロー(L)レベルの場合にのみロー(L)レベルになる信号を出力する。
【００６７】
伝送ゲート404は、NANDゲート402から出力される信号によって制御される。すなわち、伝送ゲート404は、NANDゲート402から出力される信号がロー(L)レベルの場合にのみターンオンされ、単位遅延器241乃至248から出力される信号Di（i=2乃至n）のうち該当する信号を伝送する。
【００６８】
ラッチ手段406は、伝送ゲート404から伝送される信号をラッチし、その反転信号を出力する。インバータ408は、ラッチ手段406にラッチされている信号を入力して、これを反転して出力する。
【００６９】
伝送ゲート410は、クロック信号PCLK1によって制御される。すなわち、伝送ゲート410は、クロック信号PCLK1がロー(L)レベルの場合にのみターンオンされて、インバータ408から出力される信号を伝送する。ラッチ手段412は、伝送ゲート410から出力される信号をラッチする。
【００７０】
キャリ/イネーブル信号発生器433は、NANDゲート414、416及びインバータ418を具備する。
【００７１】
NANDゲート414は、ラッチ手段412から出力される信号と前段の位相比較検出器から出力されるキャリ信号CRi-1を入力して、両者が論理ハイ(H)レベルの場合にのみロー(L)レベルになる信号を出力する。
【００７２】
インバータ418は、NANDゲート414から出力される信号を入力して、これを反転してキャリ信号CRiとして出力する。
【００７３】
NANDゲート416は、NANDゲート414から出力される信号とキャリ信号CRi-1を入力して、両者が論理ハイ(H)レベルの場合にのみロー(L)レベルになる信号をイネーブル信号Fiとして出力する。イネーブル信号Fiは、キャリ信号CRi-1が論理ハイ(H)レベルで、ラッチ手段412から出力される信号がロー(L)レベルの場合にのみロー(L)レベルになる。すなわち、クロック信号PCLK1が論理ハイ(H)レベルでフラグ信号FLAGがロー(L)レベルの場合に伝送ゲート404に入力される信号Diが論理ハイ(H)レベルでキャリ信号CRi-1が論理ハイ(H)レベルの場合にのみイネーブル信号Fiがロー(L)レベルになる。ここで、イネーブル信号Fiはロー(L)アクティブ信号である。
【００７４】
図4に示すように、位相比較検出器251乃至258は、夫々フラグ信号FLAGがロー(L)レベルの場合にのみイネーブルされ、クロック信号PCLK1と該当する信号Diの位相を比較してこれらが相互一致しているかを検出する。
【００７５】
表1は、図4において、フラグ信号FLAGがロー(L)レベルで、かつクロック信号PCLK1が論理ハイ(H)レベルの場合に、信号Di及び前段からのキャリ信号CRi-1と、イネーブル信号Fi及び次段へのキャリ信号CRiとの関係を示す真理表である。
【００７６】
【表１】
0003728551.tif 000003
【００７７】
このように、図4に示す位相比較検出器251乃至258は、クロック信号PCLK1が論理ハイ(H)レベルかつフラグ信号FLAGがロー(L)レベルの場合にのみ信号Diを入力して、前段からのキャリ信号CRi-1が論理ハイ(H)レベルで、クロック信号PCLK1の位相と信号Diの位相が一致する場合にのみロー(L)レベルになるイネーブル信号Fiを出力し、前段からのキャリ信号CRi-1が論理ハイ(H)レベルでクロック信号PCLK1の位相と信号Diの位相とが一致しない場合には、論理ハイ(H)レベルになる信号をキャリ信号CRiとして出力する。そして、フラグ信号FLAGが論理ハイ(H)レベルの場合は、伝送ゲート404が常にターンオフしており、ラッチ手段406、412にラッチされている信号の状態が変化しないので、イネーブル信号Fiの状態はそのまま維持される。
【００７８】
図5は、図2に示す選択的位相比較検出器259の一構成例を示す回路図である。図5に示す構成例では、選択的位相比較検出器259は、ヒューズ516、518、PMOSトランジスタ504、NANDゲート502、506、インバータ501、508、512、伝送ゲート514、及びラッチ手段510、520を具備する。
ヒューズ516、518は、ユーザの必要に応じて選択的に導通状態又は不通状態にし、これにより選択的位相比較検出器259はイネーブル又はディスエーブルされる。すなわち、外部システムクロックCLKの周期が、遅延ライン240を通して信号を遅延させ得る総遅延時間よりも長い場合を考慮する必要がある場合には、ヒューズ516、518を導通状態にする必要がある。
【００７９】
以下、ヒューズ516、518が導通状態であるものとして、各素子に関して説明する。
【００８０】
インバータ501は、フラグ信号FLAGを反転させる。
NANDゲート502は、クロック信号PCLK1と前記インバータ501の出力を入力してクロック信号PCLK1が論理ハイ(H)レベルで、フラグ信号FLAGがロー (L)レベルの場合にだけロー(L)レベルになる信号を出力する。
【００８１】
PMOSトランジスタ504はNANDゲート502から出力される信号によってゲーティングされNANDゲート502から出力される信号がロー(L)レベルの場合にのみ電源電圧VCCレベルをドレーン端子に伝送させる。
【００８２】
NANDゲート506は位相比較検出器251乃至258から出力されるキャリ信号CR2乃至CRnを入力してキャリ信号CR2乃至CRnが全て論理ハイ(H)レベルの場合にのみロー(L)レベルになる信号を出力する。
【００８３】
インバータ508は、NANDゲート506から出力される信号を入力して、これを反転して出力する。ラッチ手段510は、PMOSトランジスタ504によって論理ハイ(H)レベルの信号をラッチした後、インバータ508から出力される信号をラッチして、これを反転して出力する。インバータ512は、ラッチ手段510から出力される信号を入力して、これを反転して出力する。
【００８４】
伝送ゲート514は、クロック信号PCLK1によって制御される。すなわち、伝送ゲート514は、クロック信号PCLK1がロー(L)レベルの場合にのみターンオンされ、インバータ512から出力される信号を伝送する。ラッチ手段520は、伝送ゲート514から出力される信号又はキャリ信号CRnを入力してラッチし、これを反転させた信号をイネーブル信号F1として出力する。
【００８５】
外部システムクロックCLKの周期が遅延ライン240による信号の総遅延時間よりも長い場合には、位相比較検出器251乃至258から出力されるキャリ信号CR2乃至CRnは、全て論理ハイ(H)レベルの状態になる。したがって、選択的位相比較検出器259から出力されるイネーブル信号F1はロー (L)レベルになる。ここで、イネーブル信号F1は、ロー(L)レベルでアクティブになる信号である。
【００８６】
外部システムクロックCLKの周期が遅延ライン240による信号の総遅延時間よりも短い場合には、位相比較検出器251乃至258から出力されるイネーブル信号F2乃至Fnのいずれか１つがロー(L)レベル（アクティブ）になり、対応するキャリ信号及び他のキャリ信号は全てロー(L)レベルになる。したがって、イネーブル信号F1は論理ハイ(H)レベル（インアクティブ）になる。
【００８７】
図6は、図2に示すフラグ信号発生器260の一構成例を示す回路図である。図6に示す構成例では、フラグ信号発生器260の回路は、NANDゲート602、604とインバータ606で構成されている。
【００８８】
NANDゲート602は、位相比較検出器251乃至258から出力されるキャリ信号CR2乃至CRnを入力して、キャリ信号CR2乃至CRnが全て論理ハイ(H)レベルの場合にのみロー(L)レベルになる信号を出力する。
【００８９】
NANDゲート604は、NANDゲート602から出力される信号とリセット信号RESETを入力して、両者が論理ハイ(H)レベルの場合にのみロー(L)レベルになる信号を出力する。インバータ606は、NANDゲート604の出力を反転させてフラグ信号FLAGを出力する。
【００９０】
図6に示すフラグ信号発生器260は、リセット信号RESETが論理ハイ(H)レベルであり、キャリ信号CR2乃至CRnのいずれか１つがロー(L)レベルになれば、論理ハイ(H)レベルになるフラグ信号FLAGを出力する。すなわち、フラグ信号発生器260は、位相同期検出手段250によって、クロック信号PCLK2をクロック信号PCLK1と同期させるために必要な遅延時間t2が一旦検出されると、論理ハイ(H)レベル（アクティブ）になるフラグ信号FLAGを出力する。
【００９１】
図7は、図2に示すスイッチング部270の一構成例を示す回路図である。図7に示す構成例では、スイッチング部270は、多数のスイッチング手段271乃至279を夫々構成する伝送ゲート701乃至709で構成されている。
【００９２】
伝送ゲート701乃至709は、夫々イネーブル信号F1乃至Fnの該当するイネーブル信号によってターンオンされ、ノード235(図2参照)及び単位遅延器241乃至248(図2参照)の出力端子から出力される信号D1′乃至Dn′のうち該当する信号をクロック信号PCLK3として出力する。
【００９３】
図8は、図２に示す回路を図3乃至図7に示す回路により構成した場合の詳細な回路図である。なお、図8では図2と同一の参照符号を使用している。また、各ブロックに関しての説明は、図3乃至図7に関しての説明との重複を避けるために省略する。
【００９４】
図9は、図8に示す回路における各信号のタイミング図である。
【００９５】
図8及び図9に示すように、遅延バッファ200は、外部システムクロックCLKを遅延時間d1だけ遅延させると共にバッファリングしてクロック信号PCLK1として出力する(図9のPCLK1タイミング図参照)。ここで、クロック信号PCLK1は、外部システムクロックCLKと同一のサイクル周期tCCを有する。
【００９６】
リセット信号RESETは、半導体チップの動作を外部システムクロックと同期させる必要が生じる都度、一旦ロー(L)レベル（アクティブ）されてた後、再び論理ハイ(H)レベル（インアクティブ）にされる信号である。リセット信号RESETがロー(L)レベル（アクティブ）になると、フラグ信号発生器260は、ロー(L)レベルのフラグ信号FLAGを出力する。
【００９７】
ロー(L)レベルのフラグ信号FLAGによってスイッチング部230の伝送ゲート233、234がターンオンされ、遅延バッファ200から出力されるクロック信号PCLK1が主遅延器210を介して遅延時間t1ほど遅延してクロック信号PCLK2として出力される(図9のPCLK2のタイミング図参照)。
【００９８】
クロック信号PCLK2は、単位遅延器241乃至248の夫々によって、単位遅延時間dtずつ順次遅延されて信号D2乃至Dnとして出力される(図9のD2乃至D8のタイミング図参照)。
【００９９】
信号D2乃至Dnは、夫々位相比較検出器251乃至258に入力される。位相比較検出器251乃至258は、ロー(L)レベルのフラグ信号FLAGによりイネーブルされ、夫々信号D2乃至Dnの該当する信号とクロック信号PCLK1を入力して両者の位相を比較して、両者が一致しない場合には論理ハイ(H)レベルのイネーブル信号及びキャリ信号を夫々出力する。
【０１００】
また、位相比較検出器251乃至258は、ロー(L)レベルのフラグ信号FLAGによってイネーブルされ、夫々信号D2乃至Dnの該当する信号とクロック信号PCLK1を入力して両者の位相を比較して、両者が一致する場合にはロー(L)レベルのイネーブル信号及びキャリ信号を夫々出力する。一旦位相比較検出器251乃至258のいずれか１つからロー(L)レベル（アクティブ）のイネーブル信号が出力されると、他の位相比較検出器は、全て論理ハイ(H)レベルのイネーブル信号とロー(L)レベルのキャリ信号を夫々出力する。
【０１０１】
外部システムクロックCLKの周期が単位遅延器241乃至248による信号の総遅延時間より長い場合、すなわち、信号D2乃至Dnのいずれの位相もクロック信号PCLK1の位相と一致しない場合には、位相比較検出器251乃至258から出力される全イネーブル信号F2乃至Fnと全キャリ信号CR2乃至CRnが論理ハイ(H)レベルになる。したがって、選択的位相比較検出器259からロー(L)レベルのイネーブル信号F1が出力され、クロック信号PCLK1がそのまま伝送ゲート279を介してクロック信号PCLK3としてノード285に出力される。
【０１０２】
図9に示すように、例えば信号D7の位相がクロック信号PCLK1と一致する場合は、対応するイネーブル信号F7がロー(L)レベル（アクティブ）になる(図9のD2乃至D8のタイミング図参照)。このような状態で、フラグ信号FLAGは論理ハイ(H)レベル（アクティブ）になり、以後、ユーザの必要、すなわち、リセット信号RESETにより再びフラグ信号が論理ロー(L)レベル（インアクティブ）にされるまで、その状態を維持する。
【０１０３】
フラグ信号FLAGが論理ハイ(H)レベルになると、クロック信号PCLK1はバイパス経路220を介してノード235に伝達され、これは単位遅延器241乃至248を介して単位遅延時間dtずつ順次遅延されて、単位遅延器241乃至248の出力端子から信号D2′乃至Dn′として出力される(図9のD2′乃至D7′のタイミング図参照)。
【０１０４】
フラグ信号FLAGが論理ハイ(H)レベルになると、選択的位相比較検出器259及び位相比較検出器251乃至258はディスエーブルされているため、イネーブル信号F1乃至Fnの状態は変化しなくなる。したがって、スイッチング部270を構成する伝送ゲート271乃至279のうちロー(L)レベルのイネーブル信号（図9に示す例ではF7）によって制御される伝送ゲートのみがターンオンされ、対応される信号（図9に示す例ではD7′）がクロック信号PCLK3としてノード285に出力される。
【０１０５】
クロック信号PCLK3は、クロックドライバ280を介して遅延時間d2だけ遅延されて内部クロックPCLKとして出力される(図9のPCLKのタイミング図を参照)。
【０１０６】
図9から明らかなように、ノード235に伝達される信号が単位遅延器241乃至248を介してノード285に伝達されるのに要する時間、すなわち遅延時間t2は、外部システムクロックCLKのサイクル周期tCCから主遅延器210での遅延時間t1を差し引いた時間、すなわちtCC-t1である。したがって、外部システムクロックCLKが遅延バッファ200に入力された後、最初に外部システムクロックCLKに同期する内部クロックPCLKを発生するまでの時間は、外部システムクロックCLKのサイクル周期の2倍(2tCC)になる。その後、外部システムクロックCLKのサイクル毎に、外部システムクロックCLKに同期する内部クロックPCLKが生成される。
【０１０７】
図10は、図8に示す回路への外部システムクロックCLKの入力から内部クロックPCLKの出力までの過程を概念的に示す図である。図11は、図8に示す回路への外部システムクロックCLKの入力から内部クロックPCLKの出力までの過程におけるクロック信号PCLK1、PCLK2、PCLK3のタイミング図である。
【０１０８】
図10乃至11に示すように、外部システムクロックCLKが遅延バッファ200に入力されると、遅延バッファ200は外部システムクロックCLKを所定の遅延時間d1だけ遅延させると共にバッファリングしてクロック信号PCLK1として出力する。
【０１０９】
主遅延器210は、クロック信号PCLK1を入力して所定の遅延時間t1だけ遅延させてクロック信号PCLK2として出力する。ここで、遅延時間t1は、遅延時間d1と遅延時間d2とを合計した時間である。
【０１１０】
この実施の形態では、主遅延器210から出力されるクロック信号PCLK2は、遅延ライン240を通過する際に所定の単位時間dtずつ順次遅延され、夫々信号D2乃至Dnとして出力させる。そして、位相比較検出器251乃至258は、信号D2乃至D9の各位相をクロックPCLK1の位相と比較して、最初に位相が一致する場合にのみ対応するイネーブル信号をアクティブにして出力する。すなわち、位相比較検出器251乃至258は、クロック信号PCLK2をクロック信号PCLK1に同期させるのに必要な遅延時間t2を検出して保持する。
【０１１１】
スイッチング部270は、位相比較検出器251乃至258によって検出され保持されている遅延時間t2だけ遅延ライン240によりクロック信号PCLK1を遅延させたクロック信号PCLK3として出力する。
【０１１２】
クロックドライバ280は、クロック信号PCLK3を所定の遅延時間d2だけ遅延させて内部クロックPCLKとして出力する。
【０１１３】
図10及び図11に示すように、外部システムクロックCLKが入力されて最初に外部システムクロックCLKに同期する内部クロックPCLKが生成されるまでの総遅延時間を計算すると以下の式のようになり、従来の位相同期遅延手段の場合と同一であることが理解される。
【０１１４】
【数２】
【０１１５】
0003728551.tif 000004
そして、外部システムクロックCLKが入力された後、最初にこれに同期する内部クロックPCLKが生成された後は、サイクル周期tCCごとに外部システムクロックCLKに同期した内部クロックPCLKが生成される。
【０１１６】
以上のように、本実施の形態によれば、入力される信号を単位時間ずつ遅延させて出力する複数の単位遅延器で構成される１つの遅延ラインを利用して外部クロックと内部クロックとの位相を一致させることができるため、半導体チップのレイアウト面積を縮小することができる。したがって、本実施の形態によれば、サイクル周期が長い外部システムクロックに対応可能にする場合においてもレイアウト面積の増大を抑えることができる。
【０１１７】
本発明は上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【０１１８】
【発明の効果】
本発明によれば、レイアウト面積を縮小することができる。
【０１１９】
【図面の簡単な説明】
【図１】従来の同期式遅延ライン回路を利用したディジタル遅延同期回路のブロック図である。
【図２】本発明の好適な実施の形態に係る位相同期遅延回路のブロック図である。
【図３】図2に示す主遅延部の構成例を示す回路図である。
【図４】図2に示す位相比較検出器の構成例を示す回路図である。
【図５】図2に示す選択的位相比較検出器の構成例を示す回路図である。
【図６】図2に示すフラグ信号発生器の構成例を示す回路図である。
【図７】図2に示すスイッチング部の構成例を示す回路図である。
【図８】図2に示す構成を具体化した回路の回路図である。
【図９】図8に示す回路の各信号のタイミング図である。
【図１０】図8に示す回路への外部システムクロックCLKの入力から内部クロックPCLKの出力までの過程を概念的に示す図である。
【図１１】図10に示すブロック図における各信号のタイミング図である。
【符号の説明】
CLK  外部システムクロック
PCLK  内部クロック
F1乃至Fn  イネーブル信号
FLAG  フラグ信号、
RESET  リセット信号
CR2乃至CRn  キャリ(carry)信号、
D1乃至Dn、D1′乃至Dn′  遅延信号
d1、t1、t2:遅延期間
dt  単位遅延期間
tCC  外部システムサイクル周期
【図１】
0003728551.tif 000005
【図２】
0003728551.tif 000006
【図３】
0003728551.tif 000007
【図４】
0003728551.tif 000008
【図５】
0003728551.tif 000009
【図６】
0003728551.tif 000010
【図７】
0003728551.tif 000011
【図８】
0003728551.tif 000012
【図９】
0003728551.tif 000013
【図１０】
0003728551.tif 000014
【図１１】
0003728551.tif 000015