(57)【特許請求の範囲】
【請求項１】
それぞれが第１の方向と垂直な第２の方向に交互に配置された複数のメモリセルアレイと複数のセンスアンプとを有し、前記第１の方向に配置された複数のメモリバンクと、
それぞれが前記第２の方向に配置された複数の行デコーダを有し、前記複数のメモリバンクに対応して前記第１の方向に配置された複数の行デコーダ部と、
前記複数のメモリバンクに隣接して前記第１の方向に配置され、前記各メモリバンクの前記複数のメモリセルアレイに共有された複数の列デコーダを有する列デコーダ部と、
前記各メモリバンクの前記複数のメモリセルアレイに貫通して前記第２の方向に設けられ、前記各列デコーダの出力信号を伝送する複数の出力線と、
前記メモリバンク毎に前記第１の方向に設けられ、前記出力線を伝送する前記列デコーダ部の出力信号に応じて前記複数のセンスアンプと接続される複数の第１のデータ線と、
前記複数のメモリバンクを貫通して前記第１の方向に配設され、前記複数の第１のデータ線により共有される複数の第２のデータ線と、
前記複数の第１のデータ線のそれぞれと前記複数のセンスアンプのそれぞれとの間に接続され、前記出力線に伝送される前記列デコーダの出力信号に応じて、前記複数の第１のデータ線のそれぞれと前記複数のセンスアンプのそれぞれとを接続する複数の第１のスイッチ機能素子と、
一端が前記複数の第１のデータ線に接続され、他端が前記複数の第２のデータ線に接続され、前記複数の第１のデータ線の少なくとも１つに対応する少なくとも１つのメモリバンクのバンク活性化信号により制御される複数の第２のスイッチ機能素子と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記複数の第１のデータ線と前記複数の第２のデータ線は、互いに異なる階層の金属配線層により形成されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数の第１のデータ線及び前記行デコーダの複数の出力線は、１層目の金属配線層により形成され、
前記列デコーダの出力線は、２層目の金属配線層により形成され、
前記複数の第２のデータ線は、３層目の金属配線層により形成される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記複数の第２のスイッチ機能素子のそれぞれは、電流経路の一端が前記第１のデータ線に接続され、電流経路の他端が前記第２のデータ線に接続され、ゲートに前記バンク活性化信号が供給されるトランジスタであることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記複数の第２のスイッチ機能素子のそれぞれは、前記第１のデータ線上の信号を前記第２のデータ線に増幅して転送する増幅機能を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記複数の第２のスイッチ機能素子のそれぞれは、カレントミラー型の差動増幅器を有することを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
それぞれが第１の方向と垂直な第２の方向に交互に配置された複数のメモリセルアレイと複数のセンスアンプとを有し、前記第１の方向に配置された複数のメモリバンクと、
それぞれが前記第２の方向に配置された複数の行デコーダを有し、前記複数のメモリバンクに対応して前記第１の方向に配置された複数の行デコーダ部と、
前記複数のメモリバンクと前記複数の行デコーダ部に隣接して配置され、前記第１の方向に配置された複数の列デコーダを有する列デコーダ部と、
前記複数のメモリバンク毎に前記第２の方向に設けられた複数の第２のデータ線と、
前記複数のメモリバンクを貫通して前記第１の方向に設けられた複数の第３のデータ線と、
一端が前記複数の第２のデータ線に接続され、他端が前記第３のデータ線に接続され、前記一端が接続された第２のデータ線の一つに対応するメモリバンクのバンク活性化信号により制御され、かつ前記第２のデータ線上の信号を前記第３のデータ線に増幅して転送する機能を有する複数の第１のスイッチ機能素子と
を具備し、
前記各メモリバンクは、
前記第１の方向に設けられ、前記センスアンプと接続される複数の第１のデータ線と、
一端が前記複数の第１のデータ線に接続され、他端が前記複数の第２のデータ線に接続され、前記一端が接続された第１のデータ線に対応するメモリセルアレイのセルアレイ活性化信号により制御される複数の第２のスイッチ機能素子と
を具備することを特徴とする半導体記憶装置。
【請求項８】
前記複数の第１のデータ線は、１層目の金属配線層により形成され、
前記複数の第２のデータ線は、２層目の金属配線層により形成され、
前記複数の第３のデータ線は、３層目の金属配線層により形成される
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記複数の第２のスイッチ機能素子は、電流経路の一端が前記複数の第１のデータ線の１つに接続され、電流経路の他端が前記複数の第２のデータ線の１つに接続され、ゲートに前記メモリセルアレイ活性化信号が供給されるトランジスタであることを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
前記複数の第１のスイッチ機能素子のそれぞれは、カレントミラー型の差動増幅器を有することを特徴とする請求項７記載の半導体記憶装置。
【請求項１１】
前記第１の方向に配置され、階層型ワード線方式を構成する主ワード線ならびに副ワード線を有し、前記第１の方向に配置された複数のメモリバンクと、
前記第１の方向と垂直な第２の方向に配置され、前記複数のメモリバンクに共有されてワード線活性化信号を出力する第１の行デコーダと、
前記複数のメモリバンクに貫通して前記第１の方向に配置され、前記第１の行デコーダに接続されて前記ワード線活性化信号を伝送する出力信号線と、
前記メモリバンク毎に前記第２の方向に設けられ、入力端子が前記出力信号線に接続され、出力端子が前記主ワード線に接続された複数の第２の行デコーダを有する第２の行デコーダ部と、
前記メモリバンク毎に前記第１の方向に設けられ、複数のセンスアンプとそれぞれ接続される複数の第１のデータ線と、
前記複数のメモリバンクを貫通して前記第１の方向に設けられた第２のデータ線と、
一端が前記複数の第１のデータ線の１つに接続され、他端が前記複数の第２のデータ線の１つに接続され、前記一端が接続された１つの第１のデータ線に対応するメモリバンクのバンク活性化信号により制御されるスイッチ機能素子と、
前記各メモリバンクに隣接して前記第１の方向に配置され、前記各メモリバンクの列を選択する複数の列デコーダを有した列デコーダ部と
を具備し、
前記各メモリバンクは、前記第２の方向に配置された複数のメモリブロックを有し、
前記複数のメモリブロックのそれぞれは、前記第２の方向に交互に配置された複数のメモリセルアレイと前記複数のセンスアンプを有し、
前記複数のメモリセルアレイのそれぞれは複数のメモリセルを有し、
前記複数のメモリセルは、前記副ワード線にそれぞれ接続され、
前記複数のメモリブロックは、それぞれ一端が前記主ワード線に接続され、他端が複数の前記副ワード線に接続され、アドレス信号に応じて、前記主ワード線を前記副ワード線に選択的に接続する第３の行デコーダを含むことを特徴とする半導体記憶装置。
【請求項１２】
前記主ワード線は、１層目の金属配線層により形成され、前記副ワード線は、ゲート配線層により形成されていることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記第１の行デコーダが出力する制御信号が供給される配線は、３層目の金属配線層で形成されることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１４】
前記第２の行デコーダは、前記第１の行デコーダが出力する制御信号により制御されるラッチ回路であることを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
前記副ワード線は、１層目の金属配線層ならびにゲート配線層からなる第３のワード線により形成され、前記メモリセルアレイ内の接続領域において前記主ワード線に接続されることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１６】
前記接続領域は、前記第３のワード線の中央部に設けられることを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
それぞれが第１の方向と垂直な第２の方向に交互に配置された複数のメモリセルアレイと複数のセンスアンプとを有し、前記第１の方向に配置された複数のメモリバンクと、
それぞれが前記第２の方向に配置された複数の行デコーダを有し、前記複数のメモリバンクに対応して前記第１の方向に配置された複数の行デコーダ部と、
前記複数のメモリバンクに隣接して前記第１の方向に配置され、前記各メモリバンクの前記複数のメモリセルアレイに共有された複数の列デコーダを有する列デコーダ部と、
前記メモリバンク毎に前記第２の方向に設けられた複数の第２のデータ線と、
前記メモリバンクを貫通して前記第１の方向に設けられた複数の第３のデータ線と、
一端が前記複数の第２のデータ線に接続され、他端が前記第３のデータ線に接続され、前記一端が接続された第２のデータ線の一つに対応するメモリバンクのバンク活性化信号により制御され、かつ前記第２のデータ線上の信号を前記第３のデータ線に増幅して転送する機能を有する複数の第１のスイッチ機能素子と
を具備し、
前記各メモリバンクは、
前記第１の方向に設けられ、前記センスアンプと接続される複数の第１のデータ線と、
一端が前記複数の第１のデータ線に接続され、他端が前記複数の第２のデータ線に接続され、前記一端が接続された第１のデータ線に対応するメモリセルアレイのセルアレイ活性化信号により制御される複数の第２のスイッチ機能素子と
を具備することを特徴とする半導体記憶装置。
【請求項１８】
第１の方向に配置され、階層型ワード線方式を構成する主ワード線ならびに副ワード線を有し、前記第１の方向に配置された複数のメモリバンクと、
それぞれが前記第２の方向に配置された複数の行デコーダを有し、前記各行デコーダは出力端が前記主ワード線に接続され、前記複数のメモリバンクに対応して前記第１の方向に配置された複数の第１の行デコーダ部と、
前記各メモリバンクに隣接して前記第１の方向に配置され、前記各メモリバンクの列を選択する複数の列デコーダを有した列デコーダ部と、
前記メモリバンク毎に前記第１の方向に設けられた複数の第１のデータ線と、
前記複数のメモリバンクに貫通して前記第１の方向に設けられた複数の第２のデータ線と、
一端が前記複数の第１のデータ線の１つに接続され、他端が前記複数の第２のデータ線の１つに接続され、前記複数の第２のデータ線の１つに対応するメモリバンクのバンク活性化信号により制御される第１のスイッチ機能素子とを有し、
前記各メモリバンクは前記第１の方向に配置された複数のメモリブロックを有し、
前記各メモリブロックは前記第２の方向に交互に配置された複数のメモリセルアレイ及び複数のセンスアンプを有し、
前記各メモリセルアレイは複数のメモリセルを有し、
前記各メモリセルアレイの前記メモリセルは前記副ワード線及び前記第２の方向に配置されたビット線にそれぞれ接続され、
前記各メモリセルブロックは、一端がそれぞれ前記主ワード線に接続され、他端が前記副ワード線に接続され、アドレス信号に応じて主ワード線を選択的に副ワード線に接続する第２の行デコーダを
具備することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型ＲＡＭ（ＤＲＡＭ）セルを集積して配置した半導体記憶装置に係わり、特にＤＲＡＭコア回路の配置方式に関する。
【０００２】
【従来の技術】
ＤＲＡＭを構成するメモリセルは比較的簡単な構造で形成されるため、ＤＲＡＭはＭＯＳ型半導体記憶装置の中で最も高集積化が進んでいる。現段階では、６４ＭビットＤＲＡＭの量産が開始され、１ＧビットＤＲＡＭの試作が発表されている。
【０００３】
ＤＲＡＭの高集積化と共に、ＤＲＡＭの高速化も図られている。しかし、ＣＰＵの動作速度の驚異的な向上にＤＲＡＭの高速化は追いついていないため、近年、ＤＲＡＭの動作速度がコンピュータシステム全体のパフォーマンスを決定するようになっている。
【０００４】
この問題を解決するため、一般に、ＣＰＵとＤＲＡＭの間に高速なキャッシュメモリが配置される。ＣＰＵと高速なキャッシュメモリとの間でデータをやり取りすることで、コンピュータシステム全体の性能が向上する。
【０００５】
このようなコンピュータシステムにおいて、ＤＲＡＭは、キャッシュメモリのキャッシュラインを高速にラインフィルする必要がある。そのため、ＤＲＡＭにおいて、シリアルアクセスの重要度がランダムアクセスの重要度よりも高くなる。その結果、汎用ＤＲＡＭにおいても、データをより高速にバースト転送する動作モードが、動作モードの主流になってきている。例えば、現在では、従来の高速ページモード（Ｆａｓｔ  Ｐａｇｅ  Ｍｏｄｅ）のＤＲＡＭよりもＥＤＯ（Ｅｘｔｅｎｄｅｄ  Ｄａｔａ  Ｏｕｔ）モードのＤＲＡＭがより多く用いられている。将来は、外部クロックに同期して高速にアクセスすることが可能となるシンクロナスＤＲＡＭ（ＳＤＲＡＭ）やラムバスＤＲＡＭ（ＲＤＲＡＭ）がメインメモリの主流を占めることはほぼ間違いない。
【０００６】
一方、複数のＣＰＵで構成されるマルチＣＰＵを用いて、コンピュータシステムをさらに高性能にすることがある。現在は、このマルチＣＰＵシステムは主として高機能サーバマシンに採用されているだけである。しかし、将来は、マルチＣＰＵシステムは、リアルタイム動画再生を主用途とする民生用マルチメディアシステムに採用されることが期待されている。このようなマルチＣＰＵシステムにおいては、ランダムアクセスも、シリアルアクセスと同程度に重要となる。すなわち、極めて高いデータスループットを有するメモリ素子が要求されるようになる。
【０００７】
こうした要求に対して、大容量ＤＲＡＭを複数のブロック（バンク）に分割し、それぞれのブロック（バンク）を独立に動作させることが考えられている。この動作方式は、一般にインターリーブ動作方式と呼ばれる。このインターリーブ方式を用いると、ランダムアクセスの際のデータのスループットが改善するため、ＣＰＵとＤＲＡＭ間のデータバスの有効性を高め、システムのパフォーマンスを向上させることができる。例えば、Ｊｅｉ−Ｈｗａｎ  Ｙｏｏらにより、３２バンクを有する１ＧビットＤＲＡＭ（"A 32-bank 1Gb Self-Strobing Synchoronous DRAM with 1Gbyte/s Bandwidth", IEEE Journal of Solid-State Circuit, Vol.11, No.11, Nov., 1996, pp1635-1644）が報告されている。
【０００８】
以下、上述のＪｅｉ−Ｈｗａｎ  Ｙｏｏらにより報告された、マージドバンクアーキテクチャ（Merged Bank Architecture）と呼ばれるバンク構成法を示す。図１３（ａ）は、従来のＤＲＡＭを示す。以下、同一の構成要素には同一の符号を付し、説明を省略する。
【０００９】
メモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌは、それぞれ１６Ｍビットの記憶容量を持つ。また、行デコーダＸ−Ｄと列デコーダＹ−ＤＥＣが、メモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌに対してそれぞれ設けられている。
【００１０】
この従来の方法では、メモリバンクを各々独立に動作させるために、バンク毎に行デコーダＸ−Ｄと列デコーダＹ−ＤＥＣが必要となる。そのため、多バンク方式を採用するとチップサイズが増大するという問題がある。
【００１１】
チップサイズの増大を避けるために、隣接するバンクがデータパスや行デコーダを共有することが考えられる。しかし、その場合、隣接するバンクを独立して動作させることが不可能になり、有効なバンク数が減少する。その結果、ＤＲＡＭのデータスループットが低下し、コンピュータシステムのパフォーマンスが低下する。
【００１２】
図１３（ｂ）は、Ｊｅｉ−Ｈｗａｎ  Ｙｏｏらが考案したマージドバンクアーキテクチャと称するバンク構成法を示す。
この構成法では、列デコーダＹ−ＤＥＣは、チップの下部に１つ設けられて、メモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌで共有されている。
【００１３】
また、データ線ＧＩＯは、異なるバンク間で共有されている。このデータ線ＧＩＯは、メモリセルアレイ上にメモリセルアレイを通過して設けられている。
このように、この構成法では複数のメモリバンクで列デコーダＹーＤＥＣやデータ線ＧＩＯを共有するため、チップサイズを図１３（ａ）に示した従来の方式の場合と比べて８５．５％に低減することができると述べている。
【００１４】
図１４（ａ）は、図１３（ｂ）に示したマージドバンクアーキテクチャの具体的な回路の一例を示す。
メモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌの各々において、２５６Ｋｂのメモリセルアレイが縦４個×横１６個配置されている。センスアンプＳ／Ａは、セルアレイの各々の上部及び下部に設けられている。センスアンプＳ／Ａは、横方向に伸びる第１のデータ線ＬＩＯに接続されている。
【００１５】
第２のデータ線ＧＩＯは縦方向にメモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌを横切って伸びている。第１のデータ線ＬＩＯと第２のデータ線ＧＩＯは、マルチプレクサＲ／ＷＭＵＸを介して接続されている。
【００１６】
また、ローカル列デコーダＬＣＤがメモリバンク毎に設けられている。図１４（ｂ）は、ローカル列デコーダＬＣＤの回路例を示す。グローバル列選択線ＧＣＳＬは、縦方向にメモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌを横切って伸びており、その一端は列デコーダＹ−ＤＥＣの出力端子に接続される。信号ＢＡＮＫＣＡｉは、ｉ番目のメモリバンクＢＡＮＫｉＬを活性化させるための信号であり、信号ＢＡＮＫＣＡｉＢは信号ＢＡＮＫＣＡｉの反転信号である。ローカル列選択線ＬＣＳＬは、１つのメモリバンク内を縦方向に伸びている。このローカル列デコーダＬＣＤは、そのバンクが活性化される場合、信号ＢＡＮＫＣＡｉがハイレベル、信号ＢＡＮＫＣＡｉＢがローレベルとなると、トランジスタＴ１がオン、トランジスタＴ２がオフし、グローバル列選択線ＧＣＳＬとそのバンクのローカル列選択線ＬＣＳＬとを電気的に接続する。
【００１７】
メモリセルのデータは、ローカル列選択線ＬＣＳＬ上の信号がハイレベルになる場合に、第１のデータ線ＬＩＯを経由して第２のデータ線ＧＩＯに転送される。
【００１８】
【発明が解決しようとする課題】
図１４に示すバンク構成方法では、以下に述べる問題が存在する。
この回路では、上述のように、チップサイズを小さくするため、列デコーダＹ−ＤＥＣが異なるバンクで共有され、第２のデータ線ＧＩＯが異なるバンクで共有されている。一方、各バンクを独立して動作させるために、バンク毎にローカル列デコーダＬＣＤが必要になる。
【００１９】
このように、列デコーダＹ−ＤＥＣを共有にしたにも係わらず、ローカル列デコーダＬＣＤがバンク毎に必要となるので、チップサイズを大幅に小さくすることができない。
【００２０】
図１５は、ローカル列デコーダＬＣＤを使用しない回路例を示す。図１５において、１はメモリセルアレイ、２はセンスアンプ、３は選択スイッチを表す。ビット線と第１のデータ線ＬＩＯ又はｂＬＩＯとの間に、直列に接続された２個のトランスファーゲート４、５及び６、７が設けられている。トランスファーゲート４、６のゲートには、例えば列デコーダの一部で生成されたバンク活性化信号ＣＡｉが供給され、トランスファーゲート５、７のゲートには列デコーダＹ−ＤＥＣの出力信号ＣＳＬが供給される。
【００２１】
しかし、図１５に示した回路では、図１４に示した回路よりもトランスファーゲートが１つ増加するため、チップ面積が増えるとともに、動作速度も低下してしまう。
【００２２】
また、図１４や図１５に示した方式では、隣接するバンクが同時に活性化されることを考慮する必要があるため、隣り合ったバンク間でセンスアンプを共有する共有センスアンプ方式を採用することができない。
【００２３】
図１６を用いて、共有センスアンプ方式を説明する。センスアンプ１０は、メモリセルアレイ８とメモリセルアレイ１２とにより共有されている。選択スイッチ９はメモリセルアレイ８とセンスアンプ１０との間に設けられ、選択スイッチ１１はメモリセルアレイ１２とセンスアンプ１０との間に設けられている。この選択スイッチ９、１１は、それぞれメモリセルアレイ８、１２が活性化されるときにオンし、それ以外のときはオフしている。選択スイッチ９、１１のオンオフは、例えばアドレス信号に応じてなされる。
【００２４】
この共有センスアンプ方式を用いると、隣接する２つのメモリセルアレイ間でセンスアンプ部を共有するため、チップサイズを大きく低減することができる。上述のように、Ｊｅｉ−Ｈｗａｎ  Ｙｏｏらの方式では、メモリバンク間の領域にローカル列デコーダＬＣＤが設けられていることと、隣接するバンクが同時に活性化されることを考慮する必要があるため、バンク間の領域で共有センスアンプ方式を採用することができない。その結果、チップサイズをそれほど小さくすることができない。特にバンク分割数が増加すると、この問題は大きな問題となる。
【００２５】
このように、従来のバンク構成法では、多バンク構成のＤＲＡＭを実現しようとする場合、バンク分割数に比例してチップサイズが大きくなるという問題がある。
【００２６】
本発明は、上記課題に鑑みてなされたもので、全てのセルアレイブロックの境界において共通センスアンプ方式を採用でき、列デコーダの出力線を各バンク内にのみ配設することにより、チップサイズが小さい多バンク構成の半導体記憶装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体記憶装置の一態様は、それぞれが第１の方向と垂直な第２の方向に交互に配置された複数のメモリセルアレイと複数のセンスアンプとを有し、前記第１の方向に配置された複数のメモリバンクと、それぞれが前記第２の方向に配置された複数の行デコーダを有し、前記複数のメモリバンクに対応して前記第１の方向に配置された複数の行デコーダ部と、前記複数のメモリバンクに隣接して前記第１の方向に配置され、前記各メモリバンクの前記複数のメモリセルアレイに共有された複数の列デコーダを有する列デコーダ部と、前記各メモリバンクの前記複数のメモリセルアレイに貫通して前記第２の方向に設けられ、前記各列デコーダの出力信号を伝送する複数の出力線と、前記メモリバンク毎に前記第１の方向に設けられ、前記出力線を伝送する前記列デコーダ部の出力信号に応じて前記複数のセンスアンプと接続される複数の第１のデータ線と、前記複数のメモリバンクを貫通して前記第１の方向に配設され、前記複数の第１のデータ線により共有される複数の第２のデータ線と、前記複数の第１のデータ線のそれぞれと前記複数のセンスアンプのそれぞれとの間に接続され、前記出力線に伝送される前記列デコーダの出力信号に応じて、前記複数の第１のデータ線のそれぞれと前記複数のセンスアンプのそれぞれとを接続する複数の第１のスイッチ機能素子と、一端が前記複数の第１のデータ線に接続され、他端が前記複数の第２のデータ線に接続され、前記複数の第１のデータ線の少なくとも１つに対応する少なくとも１つのメモリバンクのバンク活性化信号により制御される複数の第２のスイッチ機能素子とを具備している。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１及び図２は、本発明の第１の実施例を示す。図１は本発明の半導体記憶装置の構成の概略を示し、図２は図１に示した半導体記憶装置のメモリバンクをより詳細に表す。図１に示す構成は、例えばＤＲＡＭのコアマクロの１つを表しており、図１３に示した従来の構成と対照できるように１２８Ｍビットのメモリ容量を有している。
【００２９】
メモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌは、それぞれ１６Ｍビットのメモリ容量を持つ。メモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌのそれぞれは中央部で上下に２分割されて、それぞれ８Ｍビットの容量を有する領域が形成されている。
【００３０】
これらのメモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌは、図１に示すように上下に一列に配置される。
また、行デコーダＸ−ＤＥＣは、バンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌのそれぞれに対して１つずつ設けられる。行デコーダＸ−ＤＥＣは、上下に分割されたバンク間に左右に伸びて配置される。行デコーダＸ−ＤＥＣは、ロウアドレス信号の一部をデコードして、そのロウアドレス信号に対応するワード線ＷＬを活性化する。
【００３１】
列デコーダＹ−ＤＥＣは、バンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌの左端に近接して、バンクの並び方向に沿って配置されている。列デコーダＹ−ＤＥＣは、例えばアドレス信号の一部をデコードして、そのアドレス信号に対応する出力線ＣＳＬをハイレベルにする。
【００３２】
第２のデータ線ＧＩＯは、バンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌを貫いて配設されている。第２のデータ線は、データ線ＧＩＯとデータ線ｂＧＩＯ（以下、ｂは反転を表すものとする）よりなる一対のデータ線である。このデータ線対ＧＩＯは、１対あるいは複数対設けられている。第２のデータ線は、データパスを介して図示せぬ出力バッファなどに接続される。
【００３３】
第１のデータ線ＬＩＯは、２分割されたバンク毎に、第２のデータ線ＧＩＯの各々と並行して設けられている。第２のデータ線ＧＩＯは、スイッチ機能素子１５を介してバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌの第１のデータ線ＬＩＯに接続される。第１のデータ線ＬＩＯは、バンク毎に例えば第２のデータ線ＧＩＯと同じ本数設けられる。
【００３４】
スイッチ機能素子１５（詳細は後述する）は、各バンクの第１のデータ線ＬＩＯ毎に設けられる。スイッチ機能素子１５には、対応するバンクのバンク活性化信号ＣＡｉが供給され、このバンク活性化信号がハイレベルであるとオンし、ローレベルであるとオフする。バンク活性化信号ＣＡｉは、図示せぬ例えばアドレスデコーダにおいてアドレス信号の一部をデコードして生成される。
【００３５】
図２は、分割されたメモリバンクの一方と、メモリバンクに用いられるセンスアンプを詳細に示す。
メモリバンクは、複数のメモリセルアレイ１４と複数のセンスアンプＳ／Ａとにより構成される。メモリセルアレイ１４とセンスアンプＳ／Ａは、行デコーダＸ−ＤＥＣが伸びる方向に沿って、すなわち行デコーダＸ−ＤＥＣの出力信号線としての図示せぬワード線（ＷＬ）が伸びる方向と垂直の方向に、交互に配置されている。従来例と異なりローカル列デコーダが不要であることと、センスアンプ領域が各メモリセルに隣接して配置されているため、１個のセンスアンプＳ／Ａを２個のメモリセルアレイ１４で共有できる。すなわち、全てのメモリセルアレイが共有センスアンプ方式を採用することができる。
【００３６】
図２に示すように、前記第１のデータ線ＬＩＯ及び第２のデータ線ＧＩＯは、それぞれ各センスアンプＳ／Ａ上に配設されている。
第１のデータ線対ＬＩＯ、ｂＬＩＯとセンスアンプ間には、ゲートに列デコーダ出力線ＣＳＬが接続されたトランジスタ１３がそれぞれ１個設けられている。
【００３７】
また、図２に示したセンスアンプの回路において、ｂＳＡＮは、ＮＭＯＳセンスアンプ活性化信号線を表し、ＳＡＰは、ＰＭＯＳセンスアンプ活性化信号線を表す。ＥＱＬは、ビット線イコライズ活性化信号線を表し、ＶＢＬは、ビット線プリチャージ電位線を表し、ＣＳＬは、列デコーダ出力線を表す。ＬＩＯ及びｂＬＩＯは、第１のデータ線対を表し、ＧＩＯ及びｂＧＩＯは、第２のデータ線対を表し、ＩＳＯ−Ｌ及びＩＳＯ−Ｒは、共有センスアンプ制御信号線を表す。これら共有センスアンプ制御信号線ＩＳＯ−Ｌ及びＩＳＯ−Ｒは、Ｘ−ＤＥＣで生成される。
【００３８】
図３は、本実施例で使用されるスイッチ機能素子１５の一例を示す。
例えばバンクＢＡＮＫｉＬにおける第１のデータ線対をＬＩＯｉ、ｂＬＩＯｉとし、バンクＢＡＮＫｊＬにおける第１のデータ線対をＬＩＯｊ、ｂＬＩＯｊと表す。また、第２のデータ線対をＧＩＯ、ｂＧＩＯとする。
【００３９】
ＮＭＯＳトランジスタＱ１の電流経路の一端は第１のデータ線ＬＩＯｉに接続され、トランジスタＱ１の電流経路の他端は第２のデータ線ＧＩＯに接続される。また、ＮＭＯＳトランジスタＱ２の電流経路の一端は第１のデータ線ｂＬＩＯｉに接続され、トランジスタＱ２の電流経路の他端は第２のデータ線ｂＧＩＯに接続される。トランジスタＱ１、Ｑ２のゲートには、バンクＢＡＮＫｉＬを活性化させるバンク活性化信号ＣＡｉが供給される。
【００４０】
同様に、ＮＭＯＳトランジスタＱ３の電流経路の一端は第１のデータ線ＬＩＯｊに接続され、トランジスタＱ３の電流経路の他端は第２のデータ線ＧＩＯに接続される。また、ＮＭＯＳトランジスタＱ４の電流経路の一端は第１のデータ線ｂＬＩＯｊに接続され、トランジスタＱ４の電流経路の他端は第２のデータ線ｂＧＩＯに接続される。トランジスタＱ３、Ｑ４のゲートには、バンクＢＡＮＫｊＬを活性化させるバンク活性化信号ＣＡｊが供給される。
【００４１】
次に、このスイッチ機能素子の動作を説明する。例えば、バンク活性化信号ＣＡｉがハイレベルとなりバンクＢＡＮＫｉＬが活性化される場合、トランジスタＱ１、Ｑ２が導通し、トランジスタＱ３、Ｑ４はオフしている。その結果、第２のデータ線対ＧＩＯ、ｂＧＩＯは、バンクＢＡＮＫｉＬ内の第１のデータ線対ＬＩＯｉ、ｂＬＩＯｉにそれぞれ接続される。こうして活性化されたバンクのメモリセルに記憶されたデータのみが第２のデータ線対ＧＩＯ、ｂＧＩＯに転送される。あるいは第２のデータ線対ＧＩＯ、ｂＧＩＯから活性化されたバンク内のメモリセルにデータが書き込まれる。
【００４２】
以下、図１及び図２に示した半導体記憶装置の動作を説明する。
まず、外部から供給されたアドレス信号の一部が図示せぬアドレスデコーダによりデコードされ、さらに残りのアドレス信号の一部は列デコーダＹ−ＤＥＣでデコードされる。その結果、例えばバンク活性化信号ＣＡｉがハイレベルとなり、列デコーダＹ−ＤＥＣのいずれかの出力線ＣＳＬがハイレベルとなる。バンクＢＡＮＫｉＬのスイッチ機能素子がオンし、第２のデータ線対ＧＩＯ、ｂＧＩＯはバンクＢＡＮＫｉＬの第１のデータ線対ＬＩＯｉ、ｂＬＩＯｉに接続される。この第１のデータ線対ＬＩＯｉ、ｂＬＩＯｉは、ハイレベルである列デコーダ出力線ＣＳＬが接続されているセンスアンプＳ／Ａに接続される。
【００４３】
また、アドレス信号の別の一部は行デコーダＸ−ＤＥＣでデコードされ、そのアドレス信号に対応するワード線が活性化される。その結果、バンクＢＡＮＫｉＬからメモリセルが選択される。
【００４４】
このメモリセルから第２のデータ線ＧＩＯにデータが読み出され、あるいはこの選択されたメモリセルに第２のデータ線ＧＩＯからデータが書き込まれる。
このように、本実施例では、行デコーダＸ−ＤＥＣの出力線すなわちワード線が伸びる方向にバンクを順次配置している。さらに、バンク内では行デコーダＸ−ＤＥＣの出力線が伸びる方向と垂直な方向にメモリセルアレイとセンスアンプを交互に配置し、センスアンプを各メモリセルアレイに隣接して配置している。そのため、共有センスアンプ方式を採用することが可能となり、バンク数が増大してもチップサイズを従来例よりも小さくすることができる。
【００４５】
また、列デコーダＹ−ＤＥＣの出力線ＣＳＬの各々は同一のバンク内にのみ配設され、１本の出力線ＣＳＬが複数のバンクで共有されることはない。そのため、図２に示したように、センスアンプの入出力端子と第１のデータ線ＬＩＯ間に設けられるスイッチ素子１３は、列デコーダ出力線ＣＳＬ上の信号のみでオンオフさせればよい。そのスイッチ素子には、図１５に示した従来例と異なり、バンク活性化信号ＣＡｉを供給する必要がなくなる。その結果、チップ面積を小さくし、半導体記憶装置の動作速度を速くすることができる。
【００４６】
さらに、第１のデータ線ＬＩＯと第２のデータ線ＧＩＯとの間にスイッチ機能素子１５を設けているため、第２のデータ線ＧＩＯを複数のバンク間で共有することが可能となる。
【００４７】
このように、本実施例では、バンク数の増加に伴うチップサイズの増大を最小限に抑えることができる。
第２のデータ線ＧＩＯ（ｂＧＩＯを含む）は、第１のデータ線ＬＩＯ（ｂＬＩＯを含む）と異なる配線層で形成されていることが望ましい。例えば、図４に示すように、行デコーダＸ−ＤＥＣの出力線ＷＬと第１のデータ線ＬＩＯを１層目の金属配線層で形成し、列デコーダＹ−ＤＥＣの出力線ＣＳＬを２層目の金属配線層で形成し、第２のデータ線ＧＩＯを３層目の金属配線層で形成する。こうすることで、チップサイズをより小さくすることが可能となる。
【００４８】
次に、本発明の第２の実施例を示す。本実施例は、上述の第１の実施例に用いたスイッチ機能素子１５を図５に示す回路に代えたものである。それ以外の構成要素は、第１の実施例と同様である。
【００４９】
スイッチ機能素子である中間バッファ５１は、１対の第１のデータ線対ＬＩＯｉ、ｂＬＩＯｉ毎に配置される。
第１のデータ線ＬＩＯｉはｎチャネルＭＯＳトランジスタＱ４２のゲートに接続され、第１のデータ線ｂＬＩＯｉはｎチャネルＭＯＳトランジスタＱ４４のゲートに接続される。バンク活性化信号ＣＡｉは、ｎチャネルＭＯＳトランジスタＱ４１のゲートに供給される。ｎチャネルＭＯＳトランジスタＱ４１のソースは接地され、ｎチャネルＭＯＳトランジスタＱ４１のドレインは、ｎチャネルＭＯＳトランジスタＱ４２、Ｑ４４のソースに接続される。ｎチャネルＭＯＳトランジスタＱ４２のドレインは、第２のデータ線ｂＧＩＯとｐチャネルＭＯＳトランジスタＱ４３のドレインに接続される。ｎチャネルＭＯＳトランジスタＱ４４のドレインは、ｐチャネルＭＯＳトランジスタＱ４５のドレイン及びゲートと、ｐチャネルＭＯＳトランジスタＱ４３のゲートに接続される。ｐチャネルＭＯＳトランジスタＱ４３、Ｑ４５のソースには電源電圧Ｖｃｃが供給される。
【００５０】
また、第１のデータ線ＬＩＯｉはｎチャネルＭＯＳトランジスタＱ４７のゲートに接続され、第１のデータ線ｂＬＩＯｉはｎチャネルＭＯＳトランジスタＱ４９のゲートに接続される。バンク活性化信号ＣＡｉは、ｎチャネルＭＯＳトランジスタＱ４６のゲートに供給される。ｎチャネルＭＯＳトランジスタＱ４６のソースは接地され、ｎチャネルＭＯＳトランジスタＱ４６のドレインはｎチャネルＭＯＳトランジスタＱ４７、Ｑ４９のソースに接続される。ｎチャネルＭＯＳトランジスタＱ４９のドレインは、第２のデータ線ＧＩＯとｐチャネルＭＯＳトランジスタＱ５０のドレインに接続される。ｎチャネルＭＯＳトランジスタＱ４７のドレインは、ｐチャネルＭＯＳトランジスタＱ４８のドレイン及びゲートと、ｐチャネルＭＯＳトランジスタＱ５０のゲートに接続される。ｐチャネルＭＯＳトランジスタＱ４８、Ｑ５０のソースには電源電圧Ｖｃｃが供給される。
【００５１】
この中間バッファ回路５１は、供給されるバンク活性化信号ＣＡｉがハイレベルになると、第１のデータ線ＬＩＯｉ、ｂＬＩＯｉ上の信号を増幅してそれぞれ第２のデータ線ＧＩＯ、ｂＧＩＯに出力する。バンク活性化信号ＣＡｉがローレベルの場合は、第１のデータ線ＬＩＯｉ、ｂＬＩＯｉと第２のデータ線ＧＩＯ、ｂＧＩＯとの間は遮断される。
【００５２】
第２のデータ線ＧＩＯ、ｂＧＩＯの配線長は長いため、第２のデータ線ＧＩＯ、ｂＧＩＯの容量は比較的重い。本実施例では、メモリセルから第１のデータ線ＬＩＯｉ、ｂＬＩＯｉに転送されたデータを増幅して第２のデータ線ＧＩＯ、ｂＧＩＯに送り出すため、第２のデータ線ＧＩＯ、ｂＧＩＯの容量が重くてもデータを高速に転送することが可能となる。特にカラムアクセスを高速に実行でき、バースト転送スピードを上げることができる。
【００５３】
また、本実施例はスイッチング機能素子として中間バッファを用いた以外は第１の実施例と同様の構成を有するので、上述の第１の実施例と同様の効果を得ることができる。
【００５４】
なお、図５に示した実施例では、カレントミラー型の差動増幅器を中間バッファとして用いているが、中間バッファはこの回路に限定されるものではない。
続いて、本発明の第３の実施例を説明する。本実施例は、第１の実施例におけるメモリバンク内部の構成を図６に示すように変更したものである。なお、図１に示す第２のデータ線ＧＩＯは、本実施例では第３のデータ線ＲＷＤとなる。
【００５５】
図６は、本実施例のバンクの内部構成を示す。
図６に示すように、例えば９個のセンスアンプＳ／Ａと８個のメモリセルアレイ１４が行デコーダＸ−ＤＥＣに沿って交互に配置されている。
【００５６】
センスアンプＳ／Ａは、図２に示した回路と同様の回路である。センスアンプＳ／Ａは、第１のデータ線ＬＩＯに接続される。第１のデータ線は、センスアンプＳ／Ａ毎に独立して、第３のデータ線ＲＷＤと並行に配置されている。第１のデータ線ＬＩＯは、１層目の金属配線層により形成されることが望ましい。第１のデータ線ＬＩＯは、スイッチ機能素子１６の一端に接続される。スイッチ機能素子１６は第１のデータ線ＬＩＯ毎に設けられる。
【００５７】
スイッチ機能素子１６は、例えば図３に示した回路により構成される。但し、図３に示した回路において、ＮＭＯＳトランジスタＱ１〜Ｑ４のゲートに供給される信号はバンク活性化信号ではなくアレイ活性化信号である。スイッチ機能素子の他端は、第２のデータ線ＧＩＯに接続されている。第２のデータ線ＧＩＯは、列デコーダＹ−ＤＥＣの出力線と平行な方向に配設され、中間バッファ１７を共用する複数の、図６に示した例では８個のスイッチ機能素子１６に接続される。
【００５８】
アレイ活性化信号に応じて、第２のデータ線ＧＩＯに接続されたスイッチ機能素子１６の内の１つがオン状態になり、そのメモリセルアレイの第１のデータ線ＬＩＯが第２のデータ線ＧＩＯと接続される。
【００５９】
第２のデータ線ＧＩＯは、列デコーダＹ−ＤＥＣの出力線ＣＳＬと同一の金属配線層、例えば２層目の金属配線層を用いて形成されることが望ましい。
第２のデータ線ＧＩＯは、中間バッファ１７の一端に接続される。中間バッファ１７の他端は、第３のデータ線ＲＷＤに接続される。さらに、中間バッファ１７にはバンク活性化信号ＣＡｉが供給される。この中間バッファ１７は、例えば図５に示した回路と同一のものである。この場合、本実施例の第２のデータ線ＧＩＯ、第３のデータ線ＲＷＤは、図５に示した回路では第１のデータ線ＬＩＯ、第２のデータ線ＧＩＯにそれぞれ相当する。
【００６０】
また、第３のデータ線ＲＷＤは、図１及び図２に示した実施例における第２のデータ線ＧＩＯと同一のものである。すなわち、第３のデータ線ＲＷＤは、複数のバンクにより共有され、行デコーダＸ−ＤＥＣの出力線と平行に配設される。また、第３のデータ線ＲＷＤは、３層目の金属配線層により形成されることが望ましい。
【００６１】
本実施例では、選択されたメモリセルアレイ内のデータは第１のデータ線ＬＩＯに供給され、さらにスイッチング機能素子１６を介して第２のデータ線ＧＩＯに転送される。この第２のデータ線ＧＩＯ上のデータは、中間バッファ１７により増幅され、第３のデータ線ＲＷＤに高速に転送される。
【００６２】
このように、本実施例では、増幅機能を有する中間バッファ１７を設け、複数のセルアレイでこの中間バッファを共有しているため、データ線ＲＷＤ上にデータを高速に転送し、かつチップ面積を小さくすることができる。また、第１の実施例と同様の効果を得ることができる。
【００６３】
次に、本発明の第４の実施例について説明する。
本実施例は、上述の第３の実施例におけるスイッチ機能素子１６をカレントミラー型の増幅機能を持つスイッチに代えている。それ以外の構成要素は、第３の実施例と同様である。
【００６４】
図７は、第４の実施例で用いられるカレントミラー型の増幅機能付スイッチの回路例を示す。
第１のデータ線ＬＩＯはＮＭＯＳトランジスタＱ１１のゲートに接続される。トランジスタＱ１１の電流経路の一端は第２のデータ線ｂＧＩＯに接続され、トランジスタＱ１１の電流経路の他端はＮＭＯＳトランジスタＱ１３の電流経路の一端に接続される。トランジスタＱ１３のゲートには読み出し活性化信号ＲＧＡＴＥが供給され、トランジスタＱ１３の電流経路の他端は接地される。
【００６５】
また、データ線ｂＬＩＯはＮＭＯＳトランジスタＱ１２のゲートに接続される。トランジスタＱ１２の電流経路の一端は第２のデータ線ＧＩＯに接続され、トランジスタＱ１２の電流経路の他端はトランジスタＱ１３の電流経路の一端に接続される。
【００６６】
さらに、第１のデータ線ＬＩＯは、ＮＭＯＳトランジスタＱ１４の電流経路の一端に接続される。トランジスタＱ１４のゲートには書き込み活性化信号ＷＧＡＴＥが供給され、トランジスタＱ１４の電流経路の他端は第２のデータ線ＧＩＯに接続される。
【００６７】
また、第１のデータ線ｂＬＩＯは、ＮＭＯＳトランジスタＱ１５の電流経路の一端に接続される。トランジスタＱ１５のゲートには書き込み活性化信号ＷＧＡＴＥが供給され、トランジスタＱ１５の電流経路の他端は第２のデータ線ｂＧＩＯに接続される。
【００６８】
メモリセルからデータを読み出す場合、読み出し活性化信号ＲＧＡＴＥがハイレベルになる。そのため、第１のデータ線対ＬＩＯ、ｂＬＩＯ上の信号は、ＮＭＯＳトランジスタＱ１１、Ｑ１２のコンダクタンスの差に従って増幅され、第２のデータ線対ＧＩＯ、ｂＧＩＯに読み出される。このように、このスイッチ機能素子はカレントミラー型の増幅器として動作する。その結果、第１のデータ線対ＬＩＯ、ｂＬＩＯ上のデータを高速に第２のデータ線対ＧＩＯ、ｂＧＩＯに転送することができる。
【００６９】
一方、メモリセルへデータを書き込む場合、書き込み活性化信号ＷＧＡＴＥがハイレベルになる。その結果、トランジスタＱ１４、Ｑ１５が導通し、第２のデータ線対ＧＩＯ、ｂＧＩＯ上のデータはそれぞれ第１のデータ線対ＬＩＯ、ｂＬＩＯに供給される。
【００７０】
上述の第３の実施例では、第２のデータ線ＧＩＯは複数のメモリセルアレイによって共有されるため、第２のデータ線ＧＩＯの配線容量が大きくなり、高速動作の妨げとなる。しかし、本実施例では、増幅機能を有するスイッチング素子を用いているため、セルデータから第２のデータ線ＧＩＯへの読み出しを高速に行うことができる。
【００７１】
また、カレントミラー型の増幅機能付きスイッチ素子を採用する点を除いて本実施例は第３の実施例と同一であるため、第３の実施例と同様の効果を得ることができる。
【００７２】
次に、本発明の第５の実施例を説明する。本実施例では、各々のメモリバンクは、行デコーダの出力信号線の方向に沿って複数個のブロックにさらに分割されている。また、階層型行デコード方式の行デコーダが用いられている。なお、本実施例において、データ線、スイッチング機能素子、中間バッファなどはデータ線に関係する構成は、上述の第１ないし第４の実施例と同様である。
【００７３】
以下、図８及び図９を用いて階層型行デコーダ方式の一例を説明する。図８は半導体記憶装置の全体の構成を示し、図９は図８に示した半導体記憶装置のメモリバンクの一部を示す。
【００７４】
第１の行デコーダ３０は、例えばデータパスとバンクＢＡＮＫ７Ｌとの間に設けられている。第１の行デコーダ３０は、ワード線活性化信号ＳＥＴ、ワード線非活性化信号ＲＥＳＥＴを生成する。第１の行デコーダ３０の出力信号線ＳＥＴ、ＲＥＳＥＴには、それぞれワード線活性化信号ＳＥＴ、ワード線非活性化信号ＲＥＳＥＴが供給される。これらの出力線ＳＥＴ，ＲＥＳＥＴは、チップ面積を小さくするために、３層目以上の金属配線層で形成されることが望ましい。第１の行デコーダ３０の出力信号線ＳＥＴ，ＲＥＳＥＴは、複数のバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌにより共有される。
【００７５】
メモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌは第１の実施例と同様に各々１６Ｍビットの記憶容量を持ち、各々のメモリバンクは上下に２分割されている。
第２の行デコーダ３１は、バンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌの各々に１個ずつ設けられている。図８に示した例では、第２の行デコーダ３１は、２分割されたバンク間に配置されている。第２の行デコーダ３１には、ワード線活性化信号ＳＥＴ、ワード線比活性化信号ＲＥＳＥＴ及びバンク選択信号ＣＡｉが供給され、各々のバンクの主ワード線ＭＷＬが接続される。主ワード線ＭＷＬは、各バンク内に配設される。
【００７６】
２分割されたメモリバンクは、それぞれさらに上下に分割されている。図８に示した例では分割されたメモリバンクはさらに２分割されている。１６ＭビットのメモリバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌは、４Ｍビットのブロック３３に４分割されたことになる。
【００７７】
第３の行デコーダ３２は、バンクを分割したもの３３の上下にそれぞれ設けられる。１つのメモリバンクに複数の第３の行デコーダ３２が配置されることになる。第３の行デコーダ３２には、主ワード線ＭＷＬと複数の副ワード線ＳＷＬが接続され、アドレス信号ＡＤＤが供給される。
【００７８】
図１０は、第２の行デコーダ３１の回路例を示す。
図１０に示すように、ＰＭＯＳトランジスタＱ２１のソースに電源電圧が供給され、トランジスタＱ２１のゲートに第１の行デコーダ３０の出力信号線ＲＥＳＥＴが接続される。ＮＭＯＳトランジスタＱ２２のドレインはトランジスタＱ２１のドレインに接続され、トランジスタＱ２２のゲートにバンク活性化信号ＣＡｉが供給される。ＮＭＯＳトランジスタＱ２３のドレインはトランジスタＱ２２のソースに接続され、トランジスタＱ２３のゲートに第１の行デコーダの出力信号線ＳＥＴが供給され、トランジスタＱ２３のソースは接地される。トランジスタＱ２１のドレインとトランジスタＱ２２のドレインとの接続点は、インバータＧ２２の入力端子とインバータＧ２１の出力端子に接続される。インバータＧ２２の出力端子は、インバータＧ２１の入力端子とインバータＧ２３の出力端子に接続される。インバータＧ２３の出力端子は、主ワード線ＭＷＬに接続される。主ワード線ＭＷＬは、例えば１層目の金属配線層により形成される。
【００７９】
この第２の行デコーダ３１は、第１の行デコーダ３０の出力信号ＳＥＴ，ＲＥＳＥＴ及びバンク活性化信号ＣＡｉに応じて、主ワード線ＭＷＬの状態を制御される。すなわち、ワード線活性化信号ＳＥＴ及びバンク活性化信号ＣＡｉがハイレベルになると、主ワード線ＭＷＬは活性化される。また、ワード線非活性化信号ＲＥＳＥＴとしてロウレベルのパルス信号が供給されると、主ワード線ＭＷＬは非活性化される。
【００８０】
このように、第２の行デコーダ３１はワード線ＭＷＬの状態をラッチする。そのため、複数のバンクＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌを独立に制御することが可能となる。
【００８１】
さらに、上述のように１つのバンク内に複数個の第３の行デコーダ３２が配置されている。
図１１は、第３の行デコーダ３２の回路例を示す。図１１に示した回路では、１本の主ワード線ＭＷＬに対して４個の第３の行デコーダ３６−０〜３６−３が配置されている。ＡＤＤ−０〜ＡＤＤ−３はアドレス信号を表し、ｂＡＤＤ−０〜ｂＡＤＤ−３はそれぞれアドレス信号ＡＤＤ−０〜ＡＤＤ−３の反転信号を表す。また、ＳＷＬ−０〜ＳＷＬ−３は、副ワード線を表す。
【００８２】
第３の行デコーダ３６−０において、ＰＭＯＳトランジスタＱ３１のソースにアドレス信号ＡＤＤ−０が供給され、トランジスタＱ３１のゲートは主ワード線ＭＷＬが接続される。ＮＭＯＳトランジスタＱ３２のドレインはトランジスタＱ３１のドレインに接続され、トランジスタＱ３２のゲートは主ワード線ＭＷＬに接続され、トランジスタＱ３２のソースは接地される。ＮＭＯＳトランジスタＱ３３のドレインはトランジスタＱ３１のドレインに接続され、トランジスタＱ３３のゲートにアドレス信号ｂＡＤＤ−０が供給され、トランジスタＱ３３のソースは接地される。トランジスタＱ３１のドレイン、トランジスタＱ３２のドレイン及びトランジスタＱ３３のドレインの接続点は、副ワード線ＳＷＬ−０に接続される。
【００８３】
第３の行デコーダ３６−１〜３６−３は、第３の行デコーダ３６−０と同様の構成を有し、それぞれ対応するアドレス信号ＡＤＤ−１〜ＡＤＤ−３、ｂＡＤＤ−１〜ｂＡＤＤ−３、及び主ワード線ＭＷＬ上の信号に応じて、それぞれ副ワード線ＳＷＬ−１〜ＳＷＬ−３に信号を供給する。
【００８４】
この第３の行デコーダ３２では、活性化すべきメモリセルのアドレスに応じてアドレス信号ＡＤＤ−０〜ＡＤＤ−３、ｂＡＤＤ−０〜ｂＡＤＤ−３を選択的に活性化することで、そのメモリセルに対応する副ワード線ＳＷＬ−０〜ＳＷＬ−３を主ワード線ＭＷＬに接続する。
【００８５】
このように、本実施例では、各バンクは、行デコーダ信号線の方向に沿って複数個のブロックにさらに分割され、行デコーダには、階層型行デコーダ方式が用いられている。
【００８６】
一般に、１層目の金属配線層は、微細化加工技術を用いて金属配線層の中で最も微細な幅で形成される。本実施例では、階層型行デコーダ方式を採用することにより、１層目の金属配線層を用いる行デコーダの出力線の本数を減らして、この微細な信号線の加工に起因する不良を低減することができる。
【００８７】
すなわち、副ワード線ＳＷＬは、メモリセルの図示せぬトランスファーゲートに接続され、一般にゲート電極配線により形成される。よって、１層目の金属配線層を副ワード線用の配線として用いる必要がなく、１層目の金属配線層の配線数を減らすことができる。その結果、配線幅の微細化が進んでも１層目の金属配線の配線ピッチを広く確保し、高い製造歩留まりを得ることが可能となる。
【００８８】
さらに、本実施例では、第１ないし第４の実施例と同様の効果を得ることができる。
次に、本発明の第６の実施例を説明する。本実施例において、バンク内の副ワード線ＳＷＬの配置が第５の実施例と異なるが、その他の構成要素は第５の実施例と同一である。
【００８９】
図１２は、バンク内の構成を示す。第５の実施例と同様に、バンクは、４つのブロック３３に分割されている。これらのブロック３３は、上下に順次配置される。各々のブロック３３の上下には、第３の行デコーダ３３が配置されている。また、メモリバンクの中央部に、第２の行デコーダ３１が設けられている。
【００９０】
第３の行デコーダ３２の出力端子は、副ワード線ＳＷＬの中央部に接続される。副ワード線ＳＷＬは、第５の実施例と異なり、主ワード線ＭＷＬと同一の階層の金属配線層、例えば１層目の金属配線層により形成される。この副ワード線ＳＷＬはメモリセルのトランスファートランジスタのゲートとしての例えばポリシリコンからなる配線３５と平行に配置されている。この副ワード線ＳＷＬは接続領域３４において配線３５と接続される。
【００９１】
本実施例では、第５の実施例と同様の効果を得ることができる。さらに、副ワード線ＳＷＬはゲート配線層よりも抵抗値が低い金属配線層により形成されているため、副ワード線の駆動遅延時間を短くすることができる。例えば、本実施例における副ワード線の駆動遅延時間は、第５の実施例における副ワード線の駆動遅延時間のほぼ２分の１になる。したがって、高速動作が可能となる。
【００９２】
なお、本発明は、汎用ＤＲＡＭに限定されるものではなく、シンクロナスＤＲＡＭ、ラムバスＤＲＡＭ、シンクリンクＤＲＡＭなどバンク機能を有するＤＲＡＭや、さらには共有センスアンプ方式を有するすべての半導体メモリに適用することができる。
【００９３】
【発明の効果】
以上述べたように、本発明によれば、行デコーダの出力線の伸びる方向と垂直な方向にメモリセルアレイとセンスアンプを交互に配置することが可能となり、共有センスアンプ方式を用いて超多バンク構成になってもチップ面積を小さくすることができる。
【００９４】
また、センスアンプは列デコーダが出力する信号により制御されるスイッチのみを介してデータ線に接続されるため、超多バンク構成になってもチップ面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】図１に続いて本発明の第１の実施例を示す図。
【図３】本発明の第１の実施例に用いられるスイッチ機能素子を示す図。
【図４】本発明の第１の実施例における配線層を示す図。
【図５】本発明の第２の実施例に用いられるスイッチ機能素子を示す図。
【図６】本発明の第３の実施例を示す図。
【図７】本発明の第４の実施例を示す図。
【図８】本発明の第５の実施例を示す図。
【図９】図８に続いて本発明の第５の実施例を示す図。
【図１０】本発明の第５の実施例に用いられる第２のデコーダを示す図。
【図１１】本発明の第５の実施例に用いられる第３のデコーダを示す図。
【図１２】本発明の第６の実施例を示す図。
【図１３】第１の従来例を示す図。
【図１４】図１３に示した第１の従来例を詳細に示す図。
【図１５】第２の従来例を示す図。
【図１６】共有センスアンプ方式を説明する図。
【符号の説明】
ＢＡＮＫ０Ｌ〜ＢＡＮＫ７Ｌ…メモリバンク、
Ｘ−ＤＥＣ…行デコーダ、
Ｙ−ＤＥＣ…列デコーダ、
ＬＩＯ…第１のデータ線、
ＧＩＯ…第２のデータ線、
ＲＷＤ…第３のデータ線、
Ｓ／Ａ…センスアンプ、
ＣＡｉ、ＣＡｊ…バンク活性化信号、
ＣＳＬ…列デコーダ出力線、
１３…トランジスタ、
１４…セルアレイ、
１５、１６…スイッチ機能素子、
１７、５１…中間バッファ、
ＳＥＴ，ＲＥＳＥＴ…第１の行デコーダの信号出力線、
ＭＷＬ…主ワード線、
ＳＷＬ…副ワード線、
３０…第１の行デコーダ、
３１…第２の行デコーダ、
３２…第３の行デコーダ、
３３…メモリブロック、
３４…接続領域、
３５…配線。
【図１】
0003720945.tif 000002
【図２】
0003720945.tif 000003
【図３】
0003720945.tif 000004
【図４】
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【図５】
0003720945.tif 000006
【図６】
0003720945.tif 000007
【図７】
0003720945.tif 000008
【図８】
0003720945.tif 000009
【図９】
0003720945.tif 000010
【図１０】
0003720945.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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