(57)【特許請求の範囲】
【請求項１】
マトリクス表示の行選択のためのスキャン電極群と、列選択のためのデータ電極群と、放電空間を少なくとも列毎に区画する隔壁とを有したプラズマディスプレイパネルであって、
マトリクス表示の各列に対して、列の一端から他端まで連続するデータ電極が２本ずつ配置され、
表示面内の全てのスキャン電極が２個のグループに分類されるとともに、各列における２本のデータ電極に対して前記２個のグループが１個ずつ割り当てられ、
各データ電極は、前記スキャン電極群のうちの当該データ電極に割り当てられたグループに属するスキャン電極のみと前記隔壁と重ならない位置で交差し、かつ残りのスキャン電極とは前記隔壁と重なる位置で交差する蛇行形状に形成されている
ことを特徴とするプラズマディスプレイパネル。
【請求項２】
表示面内の複数のスキャン電極が、前記２個のグループから１本ずつ計２本を選んでまとめるように２本ずつ電気的に共通化された
請求項１記載のプラズマディスプレイパネル。
【請求項３】
全てのデータ電極の両端が、前記表示面を囲んで前記放電空間を密閉する封止材の外側に導出された
請求項１記載のプラズマディスプレイパネル。
【請求項４】
各データ電極は、当該データ電極に割り当てられたグループに属するスキャン電極と交差または対向する部分の幅が局所的に広い平面視形状をもつ
請求項１記載のプラズマディスプレイパネル。
【請求項５】
マトリクス表示の行選択のためのスキャン電極群と、列選択のためのデータ電極群と、放電空間を少なくとも列毎に区画する隔壁とを有したプラズマディスプレイパネルの駆動方法であって、
マトリクス表示の各列に対して、列の一端から他端まで連続するデータ電極を２本ずつ配置し、
表示面内の全てのスキャン電極を２個のグループに分類するとともに、各列における２本のデータ電極に対して前記２個のグループを１個ずつ割り当て、
各データ電極を、前記スキャン電極群のうちの当該データ電極に割り当てたグループに属するスキャン電極のみと前記隔壁と重ならない位置で交差し、かつ残りのスキャン電極とは前記隔壁と重なる位置で交差する蛇行形状に形成しておき、
表示面内の複数のスキャン電極を、前記２個のグループから１本ずつ計２本を選んでまとめる要領で２本ずつ電気的に共通化し、
表示内容に応じてスキャン電極群およびデータ電極群の電位を制御するアドレッシングに際して、共通化したスキャン電極に対応する２行を同時に選択する
ことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項６】
行配列の一端から他端へ配列順にｋ行ずつ行選択を行い、その際に同時に選択する２行のうちの前記他端に最も近い１行に対応したデータ電極と、前記一端に最も近い１行に対応したデータ電極とについて異なる電位設定を行う
請求項５記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
放電空間を形成する一対の基板を有し、その一方の基板上にマトリクス表示の行選択のためのスキャン電極群、他方の基板上に列選択のためのデータ電極群を備えたプラズマディスプレイパネルであって、
マトリクス表示の各列に２本の蛇行形状のデータ電極を配置するとともに、所定の行数ごとに前記２本のデータ電極を交互に有効と無効にするべく当該無効箇所での前記スキャン電極との間の放電を妨げる障壁をデータ電極対応部に設けた
ことを特徴とするプラズマディスプレイパネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（以下、ＰＤＰという）およびその駆動方法に関する。
【０００２】
ＰＤＰは大画面の表示デバイスとして発展してきており、ＰＤＰを用いた２５インチ型高精細モニターや６０インチ型テレビジョン受像機が実用化されている。市場ではさらに大きい画面が要求されており、それに応える技術開発が進められている。
【０００３】
【従来の技術】
ＡＣ型のＰＤＰによる表示では、マトリクス配列されたセルのうちの点灯すべきセルのみに適量の壁電荷を形成する線順次走査形式のアドレッシングを行い、その後に壁電荷を利用して表示階調に応じた回数の表示放電を生じさせる。アドレッシングの所要時間は表示面の行数（垂直方向の解像度）に比例するので、解像度が大きくなるにつれて、フレーム期間のうちの表示放電のために割り当て可能な期間が短くなる。また、階調表示のためのフレーム分割の分割可能数が小さくなる。つまり、高解像度のＰＤＰでは高輝度化および多階調化が難しい。
【０００４】
従来、アドレッシングの所要時間を短縮する手法として、図２０（Ａ）のように表示面８０を上下に２分割し、２個の表示領域８１，８２のアドレッシングを並行して行う“デュアルスキャン”がある。表示面８０の分割に合わせてデータ電極が分断され、表示領域８１，８２における列選択はそれぞれに対応したデータ電極Ｄ１，Ｄ２よって行われる。デュアルスキャンでは、２行ずつ行選択を行うので、アドレッシングの所要時間は１行ずつ行うシングルスキャンの場合の１／２である。また、特開平１１−３１２４７１号公報には、図２０（Ｂ）のように表示面９０を４分割する手法が記載されている。この手法では、上下方向における中央部の表示領域９２，９３のデータ電極Ｄ１２，Ｄ２２は、駆動回路と接続するために端部の表示領域９１，９４を通って表示面９０の外側へ引き出される。表示領域９１，９４において、データ電極Ｄ１１，Ｄ２１がスキャン電極との間でアドレス放電が生じるように配置されるのに対し、データ電極Ｄ１２，Ｄ２２は放電が生じないように放電空間を区画する隔壁２９０によって絶縁される。表示面９０の４分割によれば、アドレッシングの所要時間を１／４に短縮することができる。
【０００５】
【発明が解決しようとする課題】
表示面内でデータ電極を分断する従来の手法では、同時に選択可能な行どうしの間に、これらとは同時に選択できない行が数多く存在する。例えば、行数が１０２４の表示面を２分割するデュアルスキャンでは、２個の表示領域８１，８２の先頭行どうしの間の行数は５１１（＝１０２４÷２−１）である。このため、同時に選択可能な行に対応したスキャン電極を電気的に共通化し、それによって駆動回路の部品点数を削減しようとすると、多数のスキャン電極を跨ぐ複雑な多層配線を行わなければならない。ＰＤＰを構成する基板、ＰＤＰと駆動回路基板とを接続する配線ケーブル、および駆動回路基板のいずれで多層配線を行っても価格上昇は避けられない。
【０００６】
また、データ電極の一端のみが表示面の外側に引き出されるので、データ電極が断線した場合に、断線箇所より中央側のセルの制御が不可能になるという問題があった。
【０００７】
本発明は、複雑な多層配線によらずにスキャン電極の電位制御に必要な回路素子の削減を実現することを目的としている。
【０００８】
【課題を解決するための手段】
本発明においては、マトリクス表示の各列に対して、列の一端から他端まで連続する蛇行したデータ電極をｋ（ｋ＝２）本ずつ配置し、表示面内の全てのスキャン電極をｋ個のグループに分類するとともに、各列におけるｋ本のデータ電極に対してｋ個のグループを１個ずつ割り当て、各データ電極を、スキャン電極群のうちの当該データ電極に割り当てたグループに属するスキャン電極のみと隔壁で絶縁されない位置（平面視において隔壁と重ならない領域）で交差させ、かつ残りのスキャン電極と隔壁により絶縁される位置で交差させる。これにより、同時に選択可能なｋ行を互いに近づけることができ、これらの行に対応したスキャン電極を容易に結線することができる。行数に係わらず単層配線での結線が可能である。結線をどこで行うかについての制限はなく、ＰＤＰを構成する基板・ＰＤＰと駆動回路基板とを接続する配線ケーブル・駆動回路基板のいずれで行ってもよい。
【０００９】
【発明の実施の形態】
以下、１列あたりのデータ電極数ｋを２とした本発明の実施形態を説明する。〔第１実施形態〕
図１は本発明に係る表示装置の構成図である。表示装置１００は、ｍ×ｎ個のセルからなる表示面を有した面放電型のＰＤＰ１と、セルの発光を制御するドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１０】
ＰＤＰ１では、表示放電を生じさせるための電極対を構成する表示電極Ｘ，Ｙが平行配置され、これら表示電極Ｘ，Ｙと交差するようにアドレス電極Ａ１，Ａ２が配列されている。表示電極Ｘ，Ｙは画面の行方向（水平方向）に延び、アドレス電極は列方向（垂直方向）に延びている。図において表示電極Ｘ，Ｙの参照符号の添字（１，ｎ）は対応する“行”の配列順位を示し、アドレス電極Ａ１，Ａ２の参照符号の添字（１，ｍ）は対応する“列”の配列順位を示す。行は列方向の配置順序が等しい列数分（ｍ個）のセルの集合であり、列は行方向の配置順序が等しい行数分（ｎ個）のセルの集合である。
【００１１】
ドライブユニット７０は、ドライバ制御回路７１、データ変換回路７２、電源回路７３、Ｘドライバ８１、Ｙドライバ８４、およびＡドライバ８８，８９を有している。ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示すフレームデータＤｆが各種の同期信号とともに入力される。フレームデータＤｆはデータ変換回路７２の中のフレームメモリに一時的に記憶される。データ変換回路７２は、フレームデータＤｆを階調表示のためのサブフレームデータＤｓｆに変換してＡドライバ８８，８９へ送る。サブフレームデータＤｓｆは１セル当たり１ビットの表示データの集合であって、その各ビットの値は該当する１つのサブフレームにおけるセルの発光の要否、厳密にはアドレス放電の要否を示す。なお、インタレース表示の場合には、フレームを構成する複数のフィールドのそれぞれが複数のサブフィールドで構成され、サブフィールド単位の発光制御が行われる。ただし、発光制御の内容はプログレッシブ表示の場合と同様である。
【００１２】
図２はＰＤＰのセル構造の一例を示す図である。
ＰＤＰ１は封止材３５により一体化された一対の基板構体（基板上にセル構成要素を設けた構造体）１０，２０からなる。前面側のガラス基板１１の内面に、ｎ行ｍ列の表示面ＥＳの各行に一対ずつ表示電極Ｘ，Ｙが配置されている。表示電極Ｘ，Ｙは、面放電ギャップを形成する透明導電膜４１とその端縁部に重ねられた金属膜４２とからなり、誘電体層１７および保護膜１８で被覆されている。背面側のガラス基板２１の内面に１列に計２本ずつアドレス電極Ａ１，Ａ２が配列されており、これらアドレス電極Ａ１，Ａ２は誘電体層２４で被覆されている。誘電体層２４の上に放電空間３０を列毎に区画する隔壁２９が設けられている。誘電体層２４の表面および隔壁２９の側面を被覆するカラー表示のための蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、放電ガスが放つ紫外線によって局部的に励起されて発光する。図中の斜体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。ＰＤＰ１では、表示電極Ｙがスキャン電極として用いられ、アドレス電極Ａ１，Ａ２がデータ電極として用いられる。
【００１３】
図３は電極構造の模式図、図４は電極構造の詳細を示す平面図である。なお、図３の表示面は６行構成であるが、一般に行数ｎは数百以上（例えばＳＶＧＡ仕様で１０２４）である。
【００１４】
表示面ＥＳの各列Ｒ１  ，Ｒ２  ，Ｒ３  ，…Ｒｍ  において、計２本のアドレス電極Ａ１，Ａ２は規則的に曲がった帯状の導体であり、列の一端から他端まで連続している。アドレス電極Ａ１は、奇数行Ｌｏｄｄ  に対応した表示電極Ｙ１  ，Ｙ２  ，Ｙ３  とは平面視において隔壁２９と重ならない位置で交差し、偶数行Ｌｅｖｅｎに対応した表示電極Ｙ２  ，Ｙ４  ，Ｙ６  とは隔壁２９と重なる位置で交差する。これとは逆に、アドレス電極Ａ２は、奇数行Ｌｏｄｄ  に対応した表示電極Ｙ１  ，Ｙ２  ，Ｙ３  とは隔壁２９と重なる位置で交差し、偶数行Ｌｅｖｅｎに対応した表示電極Ｙ２  ，Ｙ４  ，Ｙ６  とは隔壁２９と重ならない位置で交差する。つまり、アドレス電極Ａ１は奇数行Ｌｏｄｄ  のみでアドレス放電が生じるようにパターニングされ、アドレス電極Ａ２は偶数行Ｌｅｖｅｎのみでアドレス放電が生じるようにパターニングされている。隔壁２９と重なる位置は、放電空間が形成されておらずそのために放電が生じない領域を意味する。この位置では隔壁２９が放電を妨げる絶縁体として作用する。
【００１５】
各列Ｒ１  ，Ｒ２  ，Ｒ３  ，…Ｒｍ  にアドレス電極Ａ１，Ａ２を配置することにより、アドレッシングに際して奇数行Ｌｏｄｄ  のいずれか１つと偶数行Ｌｅｖｅｎのいずれか１つとを同時に選択し、アドレッシングの所要時間を短縮することができる。ＰＤＰ１では、隣り合う行どうしで表示電極Ｙの電気的な共通化（結線）がなされており、隣り合う行どうしが同時に選択される。以下、結線された２本の表示電極Ｙの組を“表示電極ＹＰ”という。隣り合う行どうしの結線は単層配線で容易に実現することができ、結線のために多層配線を用いる必要はない。例えば表示電極Ｙの金属膜４２を形成するときに、表示電極Ｙを２本ずつ連結するように電極材料層のパターニングを行えばよい。結線を行うことによって、独立に制御すべきスキャン電極（表示電極ＹＰ）の数が表示電極Ｙの数の１／２となるので、Ｙドライバ８４を構成する集積回路部品の必要個数は従来の１／２になる。例えば行数ｎが１０２４の場合、表示電極ＹＰの数は５１２である。スキャン端子数が６４の集積回路部品を用いるとすると、その必要個数は８である。
【００１６】
図４においてアドレス電極Ａ１，Ａ２は行間領域を斜めに通り、列方向に並ぶセルＣを１つ置きに避ける。このようにアドレス電極Ａ１，Ａ２を蛇行形状とすることにより、隔壁２９によるアドレス電極Ａ１，Ａ２の部分的な絶縁が容易になる。隔壁２９の幅は、１本のアドレス電極を被覆する大きさでよい。また、アドレス電極Ａ１，Ａ２間の間隔を図３の電極構造と比べて大きくとることができ、それによって電極間容量の増大を抑制することができる。アドレス電極Ａ１は奇数行Ｌｏｄｄ  の表示電極Ｙｏｄｄ  と電極対を構成し、アドレス電極Ａ２は偶数行Ｌｅｖｅｎの表示電極Ｙｅｖｅｎと電極対を構成する。
【００１７】
図５は隔壁構造の変形例を示す平面図である。
隔壁２９ｂは、図２の隔壁２９に相当する列方向壁２９１に行方向壁２９２が一体化した構造体であり、平面視において格子状である。行方向壁２９２は、アドレス電極Ａ１，Ａ２の屈曲部を被覆し、屈曲部での誤放電を防止する。行方向壁２９２を列方向壁２９１よりも低くすれば、ＰＤＰ１の組み立てにおける内部排気抵抗が小さくなる。
【００１８】
図６はアドレス電極パターンの第１変形例を示す平面図である。
アドレス電極Ａ１ｂ，Ａ２ｂでは、アドレス放電が生じる位置における表示電極Ｙとの交差部が局所的に幅広に形成されている。これにより、表示電極Ｙとの対向面積が増大し、放電確率が高まる。
【００１９】
図７はアドレス電極パターンの第２変形例を示す平面図である。
アドレス電極Ａ１ｃ，Ａ２ｃは、電極対を構成する表示電極Ｙとの対向部毎に屈曲した帯状であり、行間領域では隔壁２９によって被覆されている。
【００２０】
図８はアドレス電極パターンの第３変形例を示す平面図である。
アドレス電極Ａ１ｄ，Ａ２ｄは、電極対を構成する表示電極Ｙと対向する突起を有し、行間領域では隔壁２９によって被覆されている。
【００２１】
図９はアドレス電極パターンの第４変形例を示す平面図である。
アドレス電極Ａ１ｅ，Ａ２ｅは、電極対を構成する表示電極Ｙと対向する略Ｔ字状の突起を有し、行間領域では隔壁２９によって被覆されている。面放電型ＰＤＰのアドレッシングでは、アドレス電極Ａ１ｅ，Ａ２ｅと表示電極Ｙとの間のアドレス放電をトリガーとして、表示電極Ｙと表示電極Ｘとの間でもアドレス放電を起こすのが望ましい。図９のパターンは、行間領域での不要放電を抑えかつ表示電極Ｙから表示電極Ｘへアドレス放電を拡げるのに適している。
【００２２】
次にＰＤＰ１に適用する駆動方法を説明する。
図１０はフレーム分割の概念図である。ＰＤＰ１による表示では、一般的な２値の点灯制御によってカラー再現を行うために、入力画像である時系列のフレームＦを所定数ｑのサブフレームＳＦに分割する。つまり、各フレームＦをｑ個のサブフレームＳＦの集合に置き換える。これらサブフレームＳＦに順に２０  ，２１  ，２２  ，…２ｑ  の重みを付与して各サブフレームＳＦの表示放電の回数を設定する。サブフレーム単位の点灯／非点灯の組合せでＲＧＢの各色毎にＮ（＝１＋２１  ＋２２  ＋…＋２ｑ  ）段階の輝度設定を行うことができる。なお、重み付けは２の累乗系列に限らない。また、図ではサブフレーム配列が重みの順であるが、他の順序であってもよく、２値以外の点灯制御であってもよい。このようなフレーム構成に合わせてフレーム転送周期であるフレーム期間Ｔｆをｑ個のサブフレーム期間Ｔｓｆに分割し、各サブフレームＳＦに１つのサブフレーム期間Ｔｓｆを割り当てる。さらに、サブフレーム期間Ｔｓｆを、初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および点灯のための表示期間ＴＳに分ける。リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳの長さは重みが大きいほど長い。したがって、サブフレーム期間Ｔｓｆの長さも、該当するサブフレームＳＦの重みが大きいほど長い。
【００２３】
［第１の駆動方法］
図１１は第１の駆動方法を示す電圧波形図、図１２は第１の駆動方法における各行のアドレス順位およびアドレス放電の強度を示す図である。
【００２４】
リセット期間ＴＲ・アドレス期間ＴＡ・表示期間ＴＳの順序はｑ個のサブフレームＳＦにおいて共通であり、駆動シーケンスはサブフレーム毎に繰り返される。各サブフレームＳＦのリセット期間ＴＲにおいては、全ての表示電極Ｘに対して負極性のパルスＰｒｘ１と正極性のパルスＰｒｘ２とを順に印加し、全ての表示電極ＹＰに対して正極性のパルスＰｒｙ１と負極性のパルスＰｒｙ２とを順に印加する。パルスＰｒｘ１，Ｐｒｘ２，Ｐｒｙ１，Ｐｒｙ２は微小放電が生じる変化率で振幅が漸増するランプ波形パルスである。最初に印加されるパルスＰｒｘ１，Ｐｒｙ１は、前サブフレームにおける点灯／非点灯に係わらず全てのセルに同一極性の適当な壁電圧を生じさせるために印加される。適度の壁電荷が存在するセルにパルスＰｒｘ２，Ｐｒｙ２を印加することにより、壁電圧を放電開始電圧とパルス振幅との差に相当する値に調整することができる。本例における初期化（電荷の均等化）は、全てのセルの壁電荷を消失させて壁電圧を零にするものである。なお、表示電極Ｘ，Ｙの片方のみパルスを印加して初期化を行うことができるが、図示のように表示電極Ｘ，Ｙの双方に互いに反対極性のパルスを印加することによりドライバ回路素子の低耐圧化を図ることができる。セルに加わる駆動電圧は、表示電極Ｘ，Ｙに印加されるパルスの振幅を加算した合成電圧である。
【００２５】
アドレス期間ＴＡにおいては、点灯すべきセルのみに点灯維持に必要な壁電荷を形成する。全ての表示電極Ｘおよび全ての表示電極ＹＰを所定電位にバイアスした状態で、一定時間毎に選択行に対応した１つの表示電極ＹＰに負極性のスキャンパルスＰｙを印加する。そして、この２行ずつの行選択に同期させて、アドレス放電を生じさせるべき選択セルに対応したアドレス電極Ａ１，Ａ２にアドレスパルスＰａ１，Ｐａ２を印加する。つまり、選択行の２×ｍ列分のサブフレームデータＤｓｆに基づいてアドレス電極Ａ１，Ａ２の電位を２値制御する。選択セルでは表示電極ＹＰとアドレス電極Ａ１，Ａ２との間の放電が生じ、それがトリガとなって表示電極間の面放電が生じる。ここで重要なことは、アドレス電極Ａ１に印加するアドレスパルスＰａ１の振幅Ｖａ１と、アドレス電極Ａ２に印加するアドレスパルスＰａ２の振幅Ｖａ２とを個別に設定することである。例示ではＶａ１＞Ｖａ２とされている。個別の設定により、いわゆるクロストークが軽微となり、アドレッシングの信頼性が高まる。配列順に行選択をするアドレッシングでは、ある行のアドレス放電がその次に選択される行のアドレス放電に影響する。図１２のように、同時に選択される２行について、走査の下流側の行の放電強度を上流側の行の放電強度より小さくすることにより、当該２行とこれらの下流側の２行との放電のクロストークを低減することができる。
【００２６】
サステステイン期間ＴＳにおいては、最初に全ての表示電極ＹＰに対して所定極性（例示では正極性）のサステインパルスＰｓを印加する。その後、表示電極Ｘと表示電極ＹＰとに対して交互にサステインパルスＰｓを印加する。サステインパルスＰｓの振幅は放電開始電圧より低い維持電圧（Ｖｓ）である。サステインパルスＰｓの印加によって、所定量の壁電荷が残存するセルで面放電が生じる。サステインパルスＰｓの印加回数は、上述したとおりサブフレームの重みに対応する。なお、サステイン期間ＴＳにわたって不要の放電を防止するためにアドレス電極Ａ１，Ａ２をサステインパルスＰｓと同極性の電位にバイアスする。
【００２７】
［第２の駆動方法］
図１３は第２の駆動方法を示す電圧波形図、図１４は第２の駆動方法における各行のアドレス順位を示す図である。
【００２８】
アドレス期間ＴＡを、前半期間ＴＡ１と後半期間ＴＡ２とに分ける。前半期間ＴＡ１では、表示電極列における表示電極ＹＰのみに注目して数えた奇数番目の表示電極ＹＰに対して順にスキャンパルスＰｙを印加する。行選択に同期させてアドレス電極Ａ１，Ａ２にアドレスパルスＰａを印加して図１４のように２行ずつ２行置きのアドレッシングを行う。後半期間ＴＡ２では、偶数番目の表示電極ＹＰに対して順にスキャンパルスＰｙを印加し、前半期間ＴＡ１で選択されなかった行についてアドレッシングを行う。前半期間ＴＡ１と後半期間ＴＡ２とについて、表示電極Ｘのバイアス電位を個別に最適化する。
【００２９】
〔第２実施形態〕
第２実施形態に係るＰＤＰの構造は、アドレス電極の平面視形状および表示電極の結線形態を除いて、第１実施形態に係るＰＤＰ１と同様である。
【００３０】
図１５は第２実施形態の電極構造の模式図である。
表示面ＥＳ２は、第１グループの行Ｌａと第２グループの行Ｌｂとで構成される。ただし、このグループ分けは、アドレス電極との対応関係を区別するための便宜上の分類であり、行Ｌａと行Ｌｂとに機能上の差異はない。行Ｌａは第１番目、第４ｉ番目（ｉ＝１，２，３…）、および第（４ｉ＋１）番目の行であり、行Ｌｂは第（４ｉ−２）番目および第（４ｉ−１）番目の行である。各列Ｒ１  ，Ｒ２  ，Ｒ３  ，…Ｒｍ  において、計２本のアドレス電極Ａ１ｆ，Ａ２ｆは規則的に曲がった帯状の導体であり、列の一端から他端まで連続している。アドレス電極Ａ１ｆは、行Ｌａに対応した表示電極Ｙとは図示しない隔壁により絶縁されない位置で交差し、行Ｌｂに対応した表示電極Ｙとは隔壁により絶縁される位置で交差する。これに対して、アドレス電極Ａ２ｆは、行Ｌａに対応した表示電極Ｙとは隔壁により絶縁される位置で交差し、行Ｌｂに対応した表示電極Ｙとは隔壁により絶縁されない位置で交差する。つまり、アドレス電極Ａ１ｆは行Ｌａのみでアドレス放電が生じるようにパターニングされ、アドレス電極Ａ２ｆは行Ｌｂのみでアドレス放電が生じるようにパターニングされている。
【００３１】
第２実施形態では、アドレッシングに際して行Ｌａのいずれか１つと行Ｌｂのいずれか１つとを同時に選択し、それによってアドレッシングの所要時間を短縮することができる。図のように各表示電極Ｙは、配列の一端から順に、異なるグループに属しかつ最も近い他の表示電極Ｙと電気的に共通化（結線）され、２行単位のスキャン電極である表示電極ＹＰａ，ＹＰｂを形成する。このような結線は２層配線で実現することができる。ＰＤＰと駆動回路との接続に両面プリント配線板を用いれば、ガラス基板上で２層配線を行う必要はない。結線によってＹドライバを構成する集積回路部品の必要個数を削減できるとともに、次に説明する電磁波対策が可能となる。
【００３２】
図１６は第２実施形態に係るサステインパルスの印加タイミングを示す図、図１７は表示電極を流れる表示放電電流の向きを示す図である。
サステイン期間においては表示電極Ｘと表示電極Ｙとに交互にサステインパルスＰｓを印加して周期的に表示放電を生じさせる。その際に、奇数番目の表示電極Ｘｏｄｄ  と偶数番目の表示電極Ｘｅｖｅｎとに対して半周期ずらしてサステインパルスＰｓを印加する。そして、表示電極Ｙのみを数えた奇数番目の表示電極Ｙ（表示電極ＹＰａ）には表示電極Ｘｅｖｅｎと同じタイミングでサステインパルスＰｓを印加し、偶数番目の表示電極Ｙ（表示電極ＹＰｂ）には表示電極Ｘｏｄｄ  と同じタイミングでサステインパルスＰｓを印加する。これにより、図１７のように奇数行Ｌｏｄｄ  と偶数行Ｌｅｖｅｎとで電流の向きが逆になるので、電流によって生じる磁界が行どうしで打ち消しあう。放電毎に各行の電流の向きは反転するが、他の行でも反転するので、常に磁界は相殺される。
〔第３実施形態〕
図１８は第３実施形態の電極構造の模式図、図１９は第３実施形態の電極構造の詳細を示す平面図である。
【００３３】
第３実施形態のＰＤＰは、表示電極Ｘ，Ｙを交互に等間隔に配列する形式の面放電型である。表示電極Ｘ，Ｙの総数は行数ｎに１を加えた値であり、配列の両端を除く表示電極Ｘ，Ｙは隣り合う２行に対応する。
【００３４】
表示面ＥＳ３は、第１グループの行Ｌｃと第２グループの行Ｌｄとで構成される。ただしこのグループ分けも上述の例と同様に便宜的な分類である。行Ｌｃは１以上の整数をｉとして表される第（４ｉ−３）番目および第（４ｉ−２）番目の行であり、行Ｌｄは第（４ｉ−１）番目および第４ｉ番目の行である。各列Ｒ１  ，Ｒ２  ，Ｒ３  ，…Ｒｍ  において、計２本のアドレス電極Ａ１ｇ，Ａ２ｇは規則的に曲がった帯状の導体であり、列の一端から他端まで連続している。アドレス電極Ａ１ｇは、行Ｌｃに対応した表示電極Ｙとは隔壁２９により絶縁されない位置で交差し、行Ｌｄに対応した表示電極Ｙとは隔壁２９により絶縁される位置で交差する。これに対して、アドレス電極Ａ２ｇは、行Ｌｃに対応した表示電極Ｙとは隔壁２９により絶縁される位置で交差し、行Ｌｄに対応した表示電極Ｙとは隔壁により絶縁されない位置で交差する。つまり、アドレス電極Ａ１ｇは行Ｌｃのみでアドレス放電が生じるようにパターニングされ、アドレス電極Ａ２ｇは行Ｌｄのみでアドレス放電が生じるようにパターニングされている。
【００３５】
第３実施形態における表示電極Ｙの総数は、行毎に１対ずつ配列する場合と比べてほぼ半分である。本発明の適用により、表示電極Ｙを２本ずつ共通化することができるので、実質のスキャン電極数を表示電極Ｙの数の半分とすることができる。図１８のように各表示電極Ｙは、配列の一端から順に、異なるグループに属しかつ最も近い他の表示電極Ｙと電気的に共通化（結線）され、２行に共通のスキャン電極である表示電極ＹＰを形成する。このような結線は単層配線で実現することができる。
【００３６】
図１９のようにアドレス電極Ａ１ｇ，Ａ２ｇを蛇行形状とすることにより、隔壁２９によるアドレス電極Ａ１ｇ，Ａ２ｇの部分的な絶縁が容易になる。隔壁２９の幅は、１本のアドレス電極を被覆する大きさでよい。アドレス電極Ａ１ｇは奇数番目の表示電極Ｙｏｄｄ  との交差部が幅広に形成されており、アドレス電極Ａ２ｇは偶数番目の表示電極Ｙｅｖｅｎとの交差部が幅広に形成されている。これにより、表示電極Ｙとの対向面積が増大し、放電確率が高まる。
【００３７】
以上の実施形態においては、アドレス電極Ａ１，Ａ１ｂ〜Ａ１ｇ，Ａ２，Ａ２ｂ〜Ａ２ｇの両端が封止材３５の外側に引き出されているので、断線が生じたときに、分断された電極を封止材３５の外側で電気的に接続する“リペア”が可能である。
【００３８】
表示面の各列に３本以上のアドレス電極を配列し、３以上の行を同時に選択するようにしてもよい。
【００３９】
【発明の効果】
請求項１乃至請求項７の発明によれば、複雑な多層配線によらずにスキャン電極の電位制御に必要な回路素子の削減を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】ＰＤＰのセル構造の一例を示す図である。
【図３】電極構造の模式図である。
【図４】電極構造の詳細を示す平面図である。
【図５】隔壁構造の変形例を示す平面図である。
【図６】アドレス電極パターンの第１変形例を示す平面図である。
【図７】アドレス電極パターンの第２変形例を示す平面図である。
【図８】アドレス電極パターンの第３変形例を示す平面図である。
【図９】アドレス電極パターンの第４変形例を示す平面図である。
【図１０】フレーム分割の概念図である。
【図１１】第１の駆動方法を示す電圧波形図である。
【図１２】第１の駆動方法における各行のアドレス順位およびアドレス放電の強度を示す図である。
【図１３】第２の駆動方法を示す電圧波形図である。
【図１４】第２の駆動方法における各行のアドレス順位を示す図である。
【図１５】第２実施形態の電極構造の模式図である。
【図１６】第２実施形態に係るサステインパルスの印加タイミングを示す図である。
【図１７】表示電極を流れる表示放電電流の向きを示す図である。
【図１８】第３実施形態の電極構造の模式図である。
【図１９】第３実施形態の電極構造の詳細を示す平面図である。
【図２０】従来のＰＤＰの電極構造の模式図である。
【符号の説明】
１  ＰＤＰ（プラズマディスプレイパネル）
Ｙ  表示電極（スキャン電極）
Ａ１，Ａ１ｂ〜Ａ１ｇ  アドレス電極（データ電極）
Ａ２，Ａ２ｂ〜Ａ２ｇ  アドレス電極（データ電極）
３０  放電空間
Ｌｏｄｄ  ，Ｌｅｖｅｂ，Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ  行
Ｒ１  〜Ｒｍ  列
２９，２９ｂ  隔壁
ＥＳ，ＥＳ２，ＥＳ３  表示面
３５  封止材
【図１】
0003606804.tif 000002
【図２】
0003606804.tif 000003
【図３】
0003606804.tif 000004
【図５】
0003606804.tif 000005
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１６】
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【図１７】
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【図２０】
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【図４】
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【図１５】
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【図１８】
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【図１９】
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