(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第２埋込絶縁膜と、
前記第２埋込絶縁膜上に形成されたシリコン層と、
前記シリコン層上に配置された半導体層と、
前記半導体層及び前記シリコン層を通じ前記第２埋込絶縁膜と接して、前記シリコン層及び前記半導体層をそれぞれ少なくとも二つの領域に分離させる隔離絶縁膜と、
前記半導体層を活性領域とコンタクトパッドが形成される領域とに隔離する第１絶縁膜と、
前記活性領域中に形成されたチャネル領域と、
前記チャネル領域上に形成されたゲート電極と、
前記チャネル領域の両側の活性領域中に形成された不純物領域と、
前記チャネル領域と前記コンタクトパッドが形成される領域とが互いに前記シリコン層を通じて連結されるように前記シリコン層の上側に隔離されて形成された第１埋込絶縁膜と、
前記コンタクトパッドが形成される領域上に形成されたコンタクトパッドと、
を備え、
前記シリコン層は、前記半導体層と、前記隔離絶縁膜とに接している
ことを特徴とするＳＯＩ素子。
【請求項２】
半導体基板と、
前記半導体基板上に形成された第２埋込絶縁膜と、
前記第２埋込絶縁膜上に形成された第１導電型シリコン層及び第２導電型シリコン層と、
前記第１導電型シリコン層上に配置された第１導電型半導体層と、
前記第２導電型シリコン層上に配置された第２導電型半導体層と、
前記第１導電型シリコン層と前記第２導電型シリコン層との間、及び、前記第１導電型半導体層と前記第２導電型半導体層との間に形成された、前記第２埋込絶縁膜と接して、前記第１導電型シリコン層と前記第２導電型シリコン層とを隔離させる隔離絶縁膜と、
前記第１導電型半導体層を第１活性領域とコンタクトパッドが形成される領域とに隔離する第１絶縁膜と、
前記第２導電型半導体層を第２活性領域とコンタクトパッドが形成される領域とに隔離する第２絶縁膜と、
前記第１、第２活性領域中のチャネル領域上にそれぞれ形成された第１、第２ゲート電極と、
前記第１、第２活性領域中のチャネル領域の両側に形成された不純物領域と、
前記第１導電型半導体層のコンタクトパッドが形成される領域と前記第１活性領域のチャネル領域とが前記第１導電型シリコン層を通じて連結され、前記第２導電型半導体層のコンタクトパッドが形成される領域と前記第２活性領域のチャネル領域とが前記第２導電型シリコン層を通じて連結されるように前記第１、前記第２導電型シリコン層の上側に隔離されて形成された第１埋込絶縁膜と、
前記第１、第２導電型半導体層のコンタクトパッドが形成される領域上に形成されたコンタクトパッドと、
を備え、
前記第１導電型シリコン層は、前記第１導電型半導体層と前記隔離絶縁膜とに接し、
前記第２導電型シリコン層は、前記第２導電型半導体層と前記隔離絶縁膜とに接している
ことを特徴とするＳＯＩ素子。
【請求項３】
第１半導体基板表面部に所定の間隙をあけて複数個の第１絶縁膜を形成する段階と、
前記第１絶縁膜を形成した前記第１半導体基板の上に、任意の第１絶縁膜と、この第１絶縁膜の両側の前記第１半導体基板の表面とが露出されるよう第１埋込絶縁層を形成する段階と、
前記第１埋込絶縁層を形成させた前記第１半導体基板上に第１シリコン層を形成する段階と、
前記第１半導体基板とは別の第２半導体基板上に第２埋込絶縁層を形成する段階と、
前記第１半導体基板の前記第１シリコン層と前記第２半導体基板の前記第２埋込絶縁層とを接合する段階と、
前記第１半導体基板を前記第１絶縁膜の上部が露出されるまで研磨して前記任意の第１絶縁膜の両側の前記第１半導体基板の半導体層を第１、第２領域に分ける段階と、
前記第１シリコン層にイオン注入により第１導電型シリコン層を形成する段階と、
前記半導体層の第１領域上にゲート電極を形成する段階と、
前記半導体層の第２領域にイオン注入により第２導電型半導体層を形成する段階と、
前記ゲート電極の両側の前記半導体層の第１領域に不純物領域を形成して、前記任意の第１絶縁膜に隣接するチャネル領域を形成する段階と、
前記第２導電型半導体層とコンタクトされるコンタクトパッドを形成するとともに、前記ゲート電極の両側の不純物領域とコンタクトされる配線層を形成する段階と
を備えることを特徴とするＳＯＩ素子の製造方法。
【請求項４】
第１半導体基板表面部に所定の間隙をあけて複数個の第１絶縁膜を形成する段階と、
隣接する二つのトランジスタ形成領域の間の第１絶縁膜の間は露出させずに、その他の第１絶縁膜と、この第１絶縁膜の両側の前記第１半導体基板の表面とが露出されるように、第１埋込絶縁層を形成する段階と、
前記第１埋込絶縁層を含む前記第１半導体基板上に第１シリコン層を堆積する段階と、
前記第１半導体基板とは別の第２半導体層基板に第２埋込絶縁層を形成する段階と、
前記第１半導体基板の前記第１シリコン層と前記第２半導体基板の前記第２埋込絶縁層とを接合する段階と、
前記第１半導体基板を前記第１絶縁膜の上部が露出されるまで研磨して、それぞれ第１、第２領域に分離した半導体層を形成する段階と、
前記第２埋込絶縁層が露出されるよう隣接する二つのトランジスタ形成領域の間の第１半導体基板、第１埋込絶縁膜、第１シリコン層をエッチングした後隔離絶縁膜を形成する段階と、
前記隔離絶縁膜の一方の側の第１シリコン層にイオン注入により第１導電型シリコン層を形成する段階と、
前記隔離絶縁膜の他方の側の第１シリコン層にイオン注入により第２導電型シリコン層を形成する段階と、
前記隔離絶縁膜を介在したそれぞれのトランジスタ形成領域の半導体層の第１領域上に第１、第２ゲート電極を形成する段階と、
前記隔離絶縁膜の一方の側の半導体層の第２領域に第１導電型半導体層を形成するとともに、前記隔離絶縁膜の他方の側の半導体層の第１領域上の第２ゲート電極の両側に不純物領域を形成して、前記第１領域と前記第２領域との間の第１絶縁膜に隣接するチャネル領域を形成する段階と、
前記隔離絶縁膜の他方の側の半導体層の第２領域に第２導電型半導体層を形成するとともに、前記隔離絶縁膜の一方の側の半導体層の第１領域上の第１ゲート電極の両側に不純物領域を形成して、前記第１領域と前記第２領域との間の第１絶縁膜に隣接するチャネル領域を形成する段階と、
前記第１導電型半導体層及び前記第２導電型半導体層とコンタクトされるコンタクトパッドを形成するとともに、前記第１、第２ゲート電極の両側の不純物領域とコンタクトされる配線層をそれぞれ形成する段階と、
を備えることを特徴とするＳＯＩ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関し、特にフローティングボディ効果(floating bodyeffect) を減少させて素子の動作特性を改善するためのＳＯＩ素子及びその製造方法に関する。なお、本明細書において第１、第２という表現は同じ名称の部材を単に区別するために用いられるものであって、構成要素の絶対的な名称を与えるためではない。
【０００２】
【従来の技術】
以下、添付図面を参照して従来のＳＯＩ素子について説明する。
図１は従来のＳＯＩ素子の構造断面図である。
ＣＭＯＳトランジスタを構成している従来のＳＯＩ素子は、図１に示すように、半導体基板１上に埋込酸化膜２が形成されており、埋込酸化膜２上の所定領域にＰ型にてドープされたＰ型半導体層４が形成されている。さらに、埋込酸化膜２上にＰ型半導体層４から隔離してＮ型半導体層５が形成されている。Ｐ型半導体層４とＮ型半導体層５とを隔離させる隔離酸化膜３は、Ｐ型半導体層４及びＮ型半導体層５よりも高く形成させる。Ｐ型半導体層４の所定部分にゲート酸化膜６と第１ゲート電極７ａが形成されており、第１ゲート電極７ａの両側のＰ型半導体層４内にはＬＤＤ構造のソース／ドレイン領域８ａ／８ｂが形成されている。第１ゲート電極７ａの側面には側壁スペーサが形成されている。同様に、Ｎ型半導体層５の所定部分にゲート酸化膜６と第２ゲート電極７ｂとが形成されている。第２ゲート電極７ｂの両側のＮ型半導体層５内にはＬＤＤ構造のソース／ドレイン領域９ａ／９ｂが形成されている。第２ゲート電極７ｂの側面には側壁スペーサが形成されている。すなわち、Ｐ型半導体層４にはＮＭＯＳトランジスタが形成され、Ｎ型半導体層５にはＰＭＯＳトランジスタが形成される。そして、各ソース／ドレイン領域８ａ／８ｂ、９ａ／９ｂ及び第１、第２ゲート電極７ａ、７ｂの所定領域にコンタクトホールを有する層間絶縁膜１０が形成され、各コンタクトホール及びコンタクトホールに隣接した層間絶縁膜１０上には配線層１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆが形成されている。
このような従来のＳＯＩ素子では、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのチャネルの役割を果たすＰ型半導体層４及びＮ型半導体層５がフローティングされている。すなわち浮いている。
【０００３】
【発明が解決しようとする課題】
かかる従来のＳＯＩ素子では以下の問題点があった。
ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのチャネルの役割を果たすＰ型半導体層及びＮ型半導体層が半導体基板と電気的に連結されずにフローティングされているため、素子のブレークダウン電圧が減少し、電流−電圧曲線が予定通りにならず誤差が発生する等のフローティングボディ効果の問題が発生して、素子の動作特性が悪くなる。
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、フローティングボディ効果を低減させて素子の動作特性を改善したＳＯＩ素子及びその製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
上記の目的を達成するための本発明のＳＯＩ素子は、トランジスタのチャネル領域を高濃度の不純物が注入されたポリシリコン層を通じて、不純物が注入された半導体層に電気的に連結させたことを特徴とするものである。
より具体的には、半導体基板と、半導体基板上に形成された第１埋込絶縁膜と、第１埋込絶縁膜上に形成された第１導電型シリコン層と、第１導電型シリコン層上に互いに隔離されて配置された第１導電型半導体層と活性領域と、互いに隔離されて配置されている第１導電型半導体層と活性領域とがそれぞれの下側に形成されている第１導電型シリコン層を通じて連結されるように第１導電型シリコン層内に隔離されて形成された第２埋込絶縁膜と、活性領域上に形成されたゲート電極と、ゲート電極の両側の活性領域に形成された不純物領域と、第１導電型半導体層上にコンタクトされて形成されたコンタクトパッドとを備えることを特徴とする。
【０００５】
上記の構成を持つ本発明のＳＯＩ素子の製造方法は、第１半導体基板表面部に所定の間隙をあけて第１絶縁膜を形成する段階と、第１絶縁膜を形成した第１半導体基板の上に第１絶縁膜の間の一部が露出されるよう第１埋込絶縁層を形成する段階と、第１埋込絶縁層を形成させた第１半導体基板上に第１シリコン層を形成する段階と、第１半導体基板とは別の第２半導体基板上に第２埋込絶縁層を形成する段階と、第１半導体基板の第１シリコン層と第２半導体基板の第２埋込絶縁層とを接合する段階と、第１半導体基板を第１絶縁膜の上部が露出されるまで研磨して一つのトランジスタ形成区域内の半導体層を第１、第２領域に分ける段階と、第１シリコン層にイオン注入により第１導電型シリコン層を形成する段階と、半導体層の第１領域上にゲート電極を形成する段階と、半導体層の第２領域上にイオン注入により第２導電型半導体層を形成する段階と、ゲート電極の両側の前記半導体層の第１領域上に不純物領域を形成する段階と、第２導電型半導体層とコンタクトされるコンタクトパッドを形成するとともに、ゲート電極の両側の不純物領域とコンタクトされる配線層を形成する段階とを備えることを特徴とする。
【０００６】
【発明の実施の形態】
以下本発明の実施形態をそれぞれの図面に基づいて説明するが、それぞれの実施形態においてＰ型トランジスタとＮ型トランジスタとが並置されたＣＭＯＳ構造で示しているが、単独の又は多数並んだＰ型トランジスタの構造、又は同様に単独の、多数並んだＮ型トランジスタの構造としても良いのはいうまでもない。  本発明の第１参考例としてのＳＯＩ素子は、図２ａ及び図２ｂに示すように、第２半導体基板２４上に第２埋込酸化膜２５が形成されている。本参考例はＣＭＯＳ構造であので、第２埋込酸化膜２５の上側は隔離酸化膜２６でＮＭＯＳ形成領域とＰＭＯＳ形成領域とに隔離されている。第２埋込酸化膜２５上に高濃度の第１導電型（この例ではＰ型）ポリシリコン層２３ａと高濃度の第２導電型（この例ではＮ型）ポリシリコン層２３ｂとが隔離酸化膜２６により隔離されて形成されている。そして、それぞれのポリシリコン層２３ａ、２３ｂの上側に間隔をおいて第１埋込酸化膜２２が形成されている。
【０００７】
第１埋込酸化膜２２は、ポリシリコン層２３ａ、ｂの全表面を覆わずにそれぞれ２箇所で切り離れている。この第１埋込酸化膜２２が形成された上側には、それぞれ第１酸化膜２１で絶縁された活性領域と半導体層２０ｂ、２０ｃとが形成されている。この半導体層２０ｂ、２０ｃは製造方法の箇所で説明するように第１半導体基板の一部である。第１埋込酸化膜２２の切り離された箇所はそれぞれの第１、第２活性領域及び第１半導体層２０ｂ、第２半導体領域２０ｃのほぼ中央部分である。そして、それぞれの活性領域の上にはゲート酸化膜２９を介して第１、第２ゲート電極３０ａ、３０ｂが形成され、第１半導体層２０ｂと第２半導体層２０ｃの上側はコンタクトパッド３６ａ、３６ｆが形成される箇所である。第１ゲート電極３０ａの両側の第１活性領域にはソース／ドレイン領域３４ａ／３４ｂが形成され、そして、第２ゲート電極３０ｂの両側の第２活性領域にはソース／ドレイン領域３２ａ／３２ｂが形成されている。
【０００８】
高濃度のＰ型ポリシリコン層２３ａの上のＰ型半導体層２０ｂ及びソース／ドレイン領域３４ａ／３４ｂに、そして高濃度のＮ型ポリシリコン層２３ｂの上部のＮ型半導体層２０ｃ及びソース／ドレイン領域３２ａ／３２ｂにそれぞれコンタクトホールを有する層間絶縁膜３５が形成されている。さらに、各コンタクトホール及びコンタクトホールに隣接した層間絶縁膜３５上にコンタクトパッド３６ａ、３６ｆ、配線層３６ｂ、３６ｃ、３６ｄ、３６ｅが形成されている。
本第１参考例では、各第１、第２活性領域の下部が、高濃度のＰ型ポリシリコン層２３ａ、高濃度のＮ型ポリシリコン層２３ｂを通じてコンタクトパッドの形成されるＰ型半導体層２０ｂ及びＮ型半導体層２０ｃに連結される。
【０００９】
次に、本発明の第１実施形態のＳＯＩ素子を図９ａ及び図９ｂに示す。先の第１参考例と同じ要素は同じ符号で示してある。第２半導体基板２４上に第２埋込酸化膜２５が形成され、第２埋込酸化膜２５上に高濃度のＰ型ポリシリコン層２３ａと高濃度のＮ型ポリシリコン層２３ｂとが隔離酸化膜２６により隔離されて形成されている。そして、高濃度のＰ型ポリシリコン層２３ａ及び高濃度のＮ型ポリシリコン層２３ｂの上側に部分的にエッチングされて除去された第１埋込酸化膜２２が形成されている。
第１埋込酸化膜２２がエッチングされる部分は、図９ａに示すように、高濃度のＰ型ポリシリコン層２３ａの上部においては、Ｐ型半導体層２０ｂ中のコンタクトパッド３７ａ形成領域、ソース領域又はドレイン領域の一部、及びこれに連結される第１ゲート電極３０ａの一方の端部の下部であり、高濃度のＮ型ポリシリコン層２３ｂの上部においてはＮ型半導体層２０ｃ中のコンタクトパッド３７ｄ形成領域、ソース領域又はドレイン領域の一部、及びこれに連結される第２ゲート電極３０ｂの一方の端部の下部である。
【００１０】
そして、高濃度のＰ型ポリシリコン層２３ａ上のエッチングされた第１埋込酸化膜２２上には一定の間隙を保ってＰ型半導体層２０ｂと第１活性領域が形成されている。この一定の間隙を有するＰ型半導体層２０ｂと第１活性領域との間には第１酸化膜２１が形成されている。また、高濃度のＮ型ポリシリコン層２３ｂ上のエッチングされた第１埋込酸化膜２２上にはＮ型半導体層２０ｃと第２活性領域が一定の間隙を保って形成されている。一定の間隙に形成されているＮ型半導体層２０ｂと第２活性領域との間には第１酸化膜２１が形成されている。そして、第１、第２活性領域をそれぞれ横切る第１ゲート電極３０ａ、第２ゲート電極３０ｂがある。第１、第２ゲート電極３０ａ、３０ｂの両側の第１、第２活性領域にはソース／ドレイン領域が形成されている。Ｐ型半導体層２０ｂ、ソース／ドレイン領域、及び第１、第２ゲート電極３０ａ、３０ｂ上にコンタクトホールを有する層間絶縁膜３５が形成されている。各コンタクトホール及びコンタクトホールに隣接した層間絶縁膜３５上にコンタクトパッド３７ａ、３７ｄ、配線層３７ｂ、３７ｃが形成される。
【００１１】
次に、本発明の第２参考例のＳＯＩ素子は、図１０ａ及び図１０ｂに示すように、第１埋込酸化膜２２のエッチング部分を除いては前記した本発明の第１実施形態のＳＯＩ素子と略同構成を有している。
本発明の第２参考例のＳＯＩにおける第１埋込酸化膜２２は、Ｐ型半導体層２０ｂ中のコンタクトパッド３８ａ形成領域、ソース領域又はドレイン領域の中間領域、及びこの部分に隣接した第１ゲート電極３０ａの中間の下部がエッチングされている。更に、第１埋込酸化膜２２は、Ｎ型半導体層２０ｃ中のコンタクトパッド３８ｄ形成領域、ソース領域又はドレイン領域の中間領域、及びこの部分に連結される第２ゲート電極３０ｂの中間の下部がエッチングされている。
【００１２】
さらに、本発明の第２実施形態のＳＯＩ素子は、図１１ａ及び図１１ｂに示すように、第１埋込酸化膜２２のエッチング部分及び第１、第２ゲート電極３０ａ、３０ｂの平面形状を除いては本発明の第１実施形態のＳＯＩ素子と略同構成を有している。
本発明の第２実施形態のＳＯＩ素子における第１埋込酸化膜２２は、Ｐ型半導体層２０ｂ中のコンタクトパッド３９ａ形成領域の下部、第１ゲート電極３０ａ及びソース／ドレイン領域の形成領域を除いた第１活性領域の一部の下部が共にエッチングされている。更に、第１埋込酸化膜２２は、Ｎ型半導体層２０ｃ中のコンタクトパッド３９ｄ形成領域の下部、第２ゲート電極３０ｂ及びソース／ドレイン領域を除いた第２活性領域の一部の下部が連結されるようエッチングされている。
【００１３】
以下、上記のように構成されるＳＯＩ中の本発明の第１参考例のＳＯＩ素子の製造方法について説明する。
図３〜図８は図２ａのＩ−Ｉ線上の製造方法を示す工程断面図である。
本発明の第１実施形態のＳＯＩ素子の製造方法は、図３ａに示すように、第１半導体基板２０に所定の幅と深さとを有する複数個のトレンチを互いに間隔をあけて形成する。そして、トレンチを形成させた第１半導体基板２０上に酸化膜を堆積する。この後、化学機械的研磨法により酸化膜を研磨して、トレンチに充填された第１酸化膜２１を形成する。このようにして形成される第１酸化膜２１は５００〜１５００Å程度の厚さを有する。
【００１４】
図３ｂに示すように、トレンチを充填した第１酸化膜２１を有する第１半導体基板２０上にＣＶＤ法で５００〜３０００Åの厚さを有する第１埋込酸化膜２２を堆積する。
図４ｃに示すように、第１埋込酸化膜２２上に感光膜を塗布した後、トレンチ領域に形成された第１酸化膜２１の間の第１半導体基板２０の所定領域が露出されるように感光膜を露光及び現像工程で選択的にエッチングしてパターニングする。このとき、ＣＭＯＳトランジスタのＰ型トランジスタとＮ型トランジスタとを隔離する隔離領域の形成される第１酸化膜２１間の第１埋込酸化膜２２は除去しない。この後、第１埋込酸化膜２２及び第１半導体基板２０上にドープされないポリシリコン層を２０００〜６０００Å程度の厚さに堆積し、エッチバック又は化学機械的研磨法により平坦化して、最終的に１０００〜２０００Å程度の厚さのドープされないポリシリコン層２３を形成する。さらに、第１半導体基板とは別の第２半導体基板２４上にＣＶＤ法又は熱酸化工程により１０００〜４０００Å程度の厚さの第２埋込酸化膜２５を堆積する。
【００１５】
図４ｄに示すように、第１半導体基板を裏返しにして第２半導体基板に形成させた第２埋込酸化膜２５の上に載せ、８５０〜１０５０℃の熱を加えて、第１半導体基板２０に形成されたドープされないポリシリコン層２３と第２半導体基板２４に形成された第２埋込酸化膜２５を張り合わせる。
図５ｅに示すように、第１酸化膜２１の表面が露出されるよう化学機械的研磨法により第１半導体基板２０を平坦化して間隔を設けた第１酸化膜２１の間に第１半導体基板を残して半導体層２０ａとする。すなわち、半導体層２０ａが第１酸化膜２１によって一つのトランジスタ形成領域内に互いに絶縁された二つの領域が形成される。第１半導体基板２０の研磨は第１酸化膜２１とのエッチング率の差を用いて行うが、その際、第１酸化膜２１がエッチングストップの役割を果たす。
この後、ＣＭＯＳトランジスタのＮＭＯＳとＰＭＯＳとを隔離させるため、隔離する箇所の第１酸化膜２１間の半導体層２０ａ、第１埋込酸化膜２２、ドープされないポリシリコン層２３をエッチングしてトレンチを形成する。そして、そのトレンチを形成させた第２基板上に酸化膜を堆積し化学機械的研磨法で平坦化してトレンチを酸化膜で充填して隔離酸化膜２６を形成する。隔離酸化膜２１で隔離されたそれぞれの領域に半導体層２０ａが第１酸化膜２１で分離されて２箇所形成される。図示のように、それぞれの半導体層２０ａの中央分が第１埋込酸化膜２２がエッチングされて除去されたエッチング領域となっている。
【００１６】
図５ｆに示すように、隔離酸化膜２６を形成させた基板上に感光膜２７を塗布した後、ＰＭＯＳを形成させる箇所が残るように露光及び現像工程で選択的にパターニングする。この後、パターニングされた感光膜２７をマスクにして、露出された箇所のドープされないポリシリコン層２３にボロンイオンを５Ｅ14〜１Ｅ15ｃｍー2の濃度になるよう注入して、高濃度のＰ型ポリシリコン層２３ａを形成する。
【００１７】
図６ｇに示すように、同様に感光膜２７を除去したのち、さらに別の感光膜２８を堆積させ、ＮＭＯＳトランジスタ形成領域を露出させるように露光及び現像工程で選択的にパターニングする。この後、パターニングされた感光膜２８をマスクに用いて、露出された箇所のドープされないポリシリコン層２３ａにリンイオンを５Ｅ14〜１Ｅ15ｃｍー2の濃度になるよう注入して、高濃度のＮ型ポリシリコン層２３ｂを形成する。
ここで、高濃度のＰ型、Ｎ型ポリシリコン層２３ａ、２３ｂを形成した後、半導体層２０ａにそれぞれしきい電圧調節用のイオンを注入してもよい。
【００１８】
図６ｈに示すように、全面に酸化膜、シリコン層を堆積する。この後、酸化膜及びシリコン層を異方性エッチングして、隔離酸化膜２６で隔離されたそれぞれの領域の一方の半導体層２０ａにそれぞれのトランジスタ用のゲート酸化膜２９と第１、第２ゲート電極３０ａ、３０ｂを形成させる。第１ゲート電極３０ａがＮＭＯＳトランジスタ用で、第２ゲート電極３０ｂがＰＭＯＳトランジスタ用である。この第２、第２ゲート電極は、ちょうどそれぞれの半導体層２０ａのほぼ中間部分、すなわち第１埋込酸化膜２２がエッチングされている箇所に形成させる。これらの第１、第２ゲート電極３０ａ、３０ｂはドープされたポリシリコン層を用いて形成するが、例えば全てＮ型ドープのポリシリコン層で形成してもよく、ＮＭＯＳトランジスタを形成する第１ゲート電極３０ａはＮ型ドープのポリシリコン層で形成し、ＰＭＯＳトランジスタを形成する第２ゲート電極３０ｂはＰ型ドープのポリシリコン層で形成してもよい。さらに、第１、第２ゲート電極３０ａ、３０ｂの抵抗を低減させるために、第１、第２ゲート電極３０ａ、３０ｂ上に金属や金属シリサイド層を形成してもよい。
【００１９】
図７ｉに示すように、全面に感光膜３１を塗布した後、ＮＭＯＳトランジスタ形成領域のうち第１ゲート電極３０ａが形成されない半導体層２０ａ、及びＰＭＯＳトランジスタ形成領域のうち第２ゲート電極３０ｂの両側の半導体層２０ａが露出されるよう露光及び現像工程で選択的に感光膜３１をパターニングする。この後、パターニングされた感光膜３１をマスクに用いてＰ型のボロンイオン又はＢＦ2 を１Ｅ15〜５Ｅ15ｃｍー2ほど注入して、Ｐ型半導体層２０ｂ及びＰ型ソース／ドレイン領域３２ａ／３２ｂを形成する。このとき、ソース／ドレイン領域３２ａ／３２ｂをＬＤＤ構造に形成することが可能である。
【００２０】
図７ｊに示すように、全面に感光膜３３を塗布した後、ＰＭＯＳトランジスタ形成領域のうち第２ゲート電極３０ｂが形成されない半導体層２０ａ、及びＮＭＯＳトランジスタ形成領域のうち第１ゲート電極３０ａの両側の半導体層２０ａが露出されるよう露光及び現像工程で選択的に感光膜３３をパターニングする。この後、パターニングされた感光膜３３をマスクに用いてＮ型のヒ素Ａｓイオンを１Ｅ15〜５Ｅ15ｃｍー2ほど注入して、Ｎ型半導体層２０ｃ及びＮ型ソース／ドレイン領域３４ａ／３４ｂを形成する。このとき、ソース／ドレイン領域３４ａ／３４ｂをＬＤＤ構造に形成することが可能である。
【００２１】
図８に示すように、全面に層間絶縁膜３５を堆積した後、Ｐ型半導体層２０ｂ、Ｎ型半導体層２０ｃ、そして各Ｐ型、Ｎ型ソース／ドレイン領域３２ａ／３２ｂ、３４ａ／３４ｂが露出されるようにコンタクトホールを形成する。この後、コンタクトホールを詰めるよう半導体層又は金属層を堆積した後、異方性エッチングしてＰ型半導体層２０ｂ及びＮ型半導体層２０ｃにコンタクトパッド３６ａ、３６ｆを形成し、各ソース／ドレイン領域３２ａ／３２ｂ、３４ａ／３４ｂにそれぞれ配線層３６ｂ、３６ｃ、３６ｄ、３６ｅを形成する。
このように、ＮＭＯＳトランジスタのチャネル領域を高濃度のＰ型ポリシリコン層２３ａ、Ｐ型半導体層２０ｂを通じてコンタクトパッド３６ａと連結するので、チャネルで発生したホールがチャネルに蓄積されずに外部端子へ抜け出る。さらに、ＰＭＯＳトランジスタのチャネル領域を高濃度のＮ型ポリシリコン層２３ｂ、Ｎ型半導体層２０ｃを通じてコンタクトパッド３６ｆと連結するので、チャネルで発生したホールがチャネルに蓄積されずに外部端子へ抜け出る。したがって、フローティングボディ効果が生じない。
【００２２】
【発明の効果】
本発明素子並びに本発明方法で得られる素子は、トランジスタの活性領域が第１導電型シリコン層を介してコンタクトパッドと電気的に連結されているため、フローティングボディ効果を減少させることができ、これにより素子の動作特性を改善することができる。
【図面の簡単な説明】
【図１】  従来のＳＯＩ素子の構造断面図。
【図２】  本発明の第１参考例のＳＯＩ素子の平面図（Ａ）とＩ−Ｉ線上の構造断面図（Ｂ）。
【図３】  図２ＡのＩ−Ｉ線上の製造方法を示す工程断面図。
【図４】  図２ＡのＩ−Ｉ線上の製造方法を示す工程断面図。
【図５】  図２ＡのＩ−Ｉ線上の製造方法を示す工程断面図。
【図６】  図２ＡのＩ−Ｉ線上の製造方法を示す工程断面図。
【図７】  図２ＡのＩ−Ｉ線上の製造方法を示す工程断面図。
【図８】  図２ＡのＩ−Ｉ線上の製造方法を示す工程断面図。
【図９】  本発明の第１実施形態のＳＯＩ素子の平面図（Ａ）とII−II線上の構造断面図。
【図１０】  本発明の第２参考例のＳＯＩ素子の平面図（Ａ）とIII−III線上の構造断面図（Ｂ）。
【図１１】  本発明の第２実施形態のＳＯＩ素子の平面図（Ａ）とIV−IV線上の構造断面図（Ｂ）。
【図１】
0003644833.tif 000002
【図２】
0003644833.tif 000003
【図３】
0003644833.tif 000004
【図４】
0003644833.tif 000005
【図５】
0003644833.tif 000006
【図６】
0003644833.tif 000007
【図７】
0003644833.tif 000008
【図８】
0003644833.tif 000009
【図９】
0003644833.tif 000010
【図１０】
0003644833.tif 000011
【図１１】
0003644833.tif 000012