(57)【特許請求の範囲】
【請求項１】
クロック切替信号に応じてクロック周波数を変更して動作するＣＰＵを含む情報処理装置であって、
前記ＣＰＵにより指定されるクロック周波数を保持する他、複数種類の割り込み信号と兼用され且つ優先度が付与されている複数種類のクロック切替信号に応答して設定されるクロック周波数を含むＣＰＵ動作設定情報片を保持する保持手段と、
前記クロック切替信号の前記優先度に応じてクロック切替信号を選択し、前記選択したクロック切替信号に応じて、これに対応する前記ＣＰＵ動作設定情報片の内容に従って前記ＣＰＵの少なくともクロック周波数を変更する変更手段と、
を含むことを特徴とする情報処理装置 。
【請求項２】
メモリアクセス動作を検出する検出手段を更に含み、前記保持手段におけるＣＰＵ動作設定情報片は、前記複数種類のクロック切替信号の各々に対応するメモリアクセスタイミングを更に含み、前記変更手段は、前記検出されるメモリアクセス動作を回避して、前記ＣＰＵ動作設定情報片の内容に従って前記クロック周波数の変更と共に前記ＣＰＵのメモリアクセスタイミングを変更することを特徴とする請求項１記載の情報処理装置 。
【請求項３】
前記優先度は、クロック周波数の高低に従った優先度であることを特徴とする請求項１記載の情報処理装置 。
【請求項４】
前記クロック周波数のクロック信号を停止する手段と、前記少なくとも１種類又は複数種類のクロック切替信号のうちの少なくとも１つに応じて前記クロック信号を再開する手段を更に含むことを特徴とする請求項１記載の情報処理装置 。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵ（Central Processor Unit）を含む情報処理装置に関する。
【０００２】
【従来の技術】
情報処理装置に組み込まれるＣＰＵの動作は、通常一定の周期により繰り返されるパルス信号、即ちクロック信号に従って、メモリから命令を読み出して順次実行する。このクロック信号の周波数、即ちクロック周波数は、情報処理装置全体の動作の基調を司ることから、例えば水晶振動子発信回路等により一定の周波数に維持されるのが通常である。
【０００３】
一方、近年、携帯電話、情報処理端末（ＰＤＡ）等の小型軽量の情報処理装置に対する需要が拡大している。かかる小型軽量の情報処理装置においては、その処理速度の向上が望まれる一方で、長時間の無充電使用を可能とする低消費電力化が望まれ、そのために、該消費電力の多くを占めるＣＰＵ消費電力を軽減するためにＣＰＵのクロック周波数を一時的に下げて使用することが行われる。
【０００４】
そこで、特開昭６１−２８６９１３号は、ＣＰＵをもつ電子機器の動作クロック周波数を、ハードウェア信号により変更する方法を開示している。かかる方法の実施形態として、ＡＣアダプタの接続又は切り離しに応じたハードウェア信号の入力を基にしてＣＰＵの動作クロック周波数を変更する形態が開示されている。しかし、かかる方法では、ＣＰＵがクロック変更を認識する手段がなく、クロック周波数の変更に応じた適切なメモリアクセスタイミングの調整については何ら対処がなされていなかった。これは、メモリアクセスタイミングにおいてアドレスデコード等の処理に一定の時間を要し、実際にメモリからＣＰＵがデータを取り込むまでには、クロック数で計られる何クロック分（ウエイト数）かのウエイト時間を挿入しなければならないことに起因する。そして、クロック周波数が動的に変更されクロック周期が変化する場合には、これに相応してメモリアクセスにおけるウエイト数もアクセスエラーを回避するために変更される必要があった。
【０００５】
この点、特開平第９−３１９６５１号は、メモリをもつシングルチップマイコンにおいて、マイコンの動作クロック周波数が変更された場合にメモリアクセスのウエイト数をソフトウェア制御により変更する手段を有する構成を開示している。しかし、かかるソフトウェア制御によるメモリアクセスウエイトの変更は、ソフトウェア処理に伴うオーバヘッドが大きく電力消費上不利であるばかりか、クロック変更時点からアクセスメモリ変更時点との時間的ずれに起因して問題が存在した。具体的には次のようである。
【０００６】
メモリアクセスウエイト数は高速クロックほど多く挿入し、低速なほど少なく挿入する必要がある。そのため、例えば、高速クロックから低速クロックにクロック周波数変更を行う場合、高速クロックのままメモリのアクセスウエイト数を減らすと、アクセスが間に合わなくなるためクロック速度を変更した後にメモリのアクセスウエイト数を少なくする必要がある。この場合には、低速状態であるにもかかわらず多くのアクセスウエイトが入った期間を生じる。
【０００７】
また、低速クロックから高速クロックにクロック周波数変更を行う場合、高速クロック時のメモリアクセスウエイト数に増やした後で低速から高速クロック周波数に変更を行う必要がある。このように、クロック切り替えの過渡期において、低速クロックにもかかわらず、高速クロックに対応した多くのメモリウエイトを挿入するため、メモリアクセスが本来の性能を出せない期間を生ずることとなる。
【０００８】
ところで、かかる従来技術は、１つの動作クロック変更要求信号を想定しているため、複数の動作クロック変更の信号に対する対応ができなかった。このため、多様な動作クロック変更を可能として極めの細かい対応処理を行うことができなかった。
【０００９】
【発明が解決しようとする課題】
そこで、本発明の目的は、メモリアクセスタイミングの適正化を図りつつ、多様なクロック周波数変更に対応し得る情報処理装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明による情報処理装置は、クロック切替信号に応じてクロック周波数を変更して動作するＣＰＵを含む情報処理装置であり、該ＣＰＵにより指定されるクロック周波数を保持する他、複数種類の割り込み信号と兼用され且つ優先度が付与されている複数種類のクロック切替信号に応答して設定されるクロック周波数を含むＣＰＵ動作設定情報片を保持する保持手段と、該クロック切替信号の該優先度に応じてクロック切替信号を選択し、該選択したクロック切替信号に応じて、これに対応する該ＣＰＵ動作設定情報片の内容に従って該ＣＰＵの少なくともクロック周波数を変更する変更手段と、を含むことを特徴とする。
【００１１】
【発明の実施の形態】
本発明の実施例について添付の図面を参照して詳細に説明する。
図１は、本発明の第１実施例における情報処理装置の構成を示している。
ここで、情報処理装置は、ＣＰＵ１と、クロック制御回路２と、メモリ制御回路３と、メモリ５と、割り込み制御回路４とを含み、これら各々はＣＰＵバス１８により各々が接続されている。ＣＰＵ１は、ＣＰＵ周辺回路の制御を行うマイクロプロセッサであり、割り込み制御回路４からの制御線１７とクロック制御回路２からの出力クロック信号１４とが入力される。クロック制御回路２は、例えば水晶振動子による発信器（図示せず）からの基本クロック信号１３を分周してシステムの動作クロックである出力クロック信号１４を生成する機能を有し、クロックの分周を行うクロック分周回路６と、クロック分周回路６の分周比を決めるクロック分周設定レジスタ７と、ＣＰＵ１及びクロック分周設定レジスタ７の間のインタフェースを司るバスインタフェース回路８と、クロック分周変更制御回路９とからなる。クロック分周変更制御回路９は、割り込み信号ＩＮＴ０乃至ＩＮＴ３が兼用されるクロック切替信号、即ちクロック分周変更要求信号を受信し、アサートされたクロック分周変更要求信号に応じて基本クロック信号１３に対する分周比を変更して出力クロック信号１４の周波数を変更する機能を有する。割り込み制御回路４は、複数の割り込み信号ＩＮＴ０乃至ＩＮＴ３を検出してＣＰＵ１に対して割り込み制御信号を制御線１７を介してＣＰＵ１に入力する。メモリ制御回路３は、ＣＰＵバス１８とメモリ５との間のインタフェースを行う機能を有し、クロック制御回路２からの出力クロック信号１４に応じてメモリへのアクセスを制御する
図２は、図１に示される第１実施例におけるクロック制御回路２の詳細な構成を示している。
【００１２】
クロック分周回路６は、分周比の異なる３つの分周回路として１／８分周回路２２と、１／４分周回路２３と、１／２分周回路２４とを含み、更にセレクタ２１とを含む。セレクタ２１は、各分周回路２４、２３、２２により基本クロック信号１３を分周したクロック信号が入力される入力端子Ｂ乃至Ｄと、分周されないままのクロック信号が入される入力端子Ａとの間で選択し出力端子Ｙに出力し出力クロック信号１４を供出する。セレクタ２１における入力端子Ａ乃至Ｄの選択はクロック分周設定レジスタ７に設定されている値に従ってなされる。例えば、クロック分周設定レジスタ７にバイナリ値００ｂ、０１ｂ、１０ｂ及び１１ｂが書かれた場合に入力端子Ａ乃至Ｄが各々対応して選択され、結果的にクロック分周回路６の基本クロック信号１３に対する分周率は対応して１／１、１／２、１／４及び１／８の分周率となる。
【００１３】
クロック分周変更制御回路９は、４つの割り込み信号ＩＮＴ０乃至ＩＮＴ３がマスク制御回路（図示せず）を介して入力される優先順位回路２０を含む。優先順位回路２０は、割り込み信号ＩＮＴ０乃至ＩＮＴ３の何れか１つ又は複数が同時にアサートされた場合に指定された優先順位に基づいて最優先の割り込み信号入力を選択する機能を有する。該優先順位の指定はＣＰＵ１によるソフトウェア制御が可能である。優先順位の設定は、例えば、ＩＮＴ０＞ＩＮＴ１＞ＩＮＴ２＞ＩＮＴ３の如き順に設定され得る。優先順位回路２０は、最優先の割り込み信号に応じた信号をクロック分周設定レジスタ７に出力する。これに応じてクロック分周設定レジスタ７の値が、割り込み信号ＩＮＴ０、ＩＮＴ１、ＩＮＴ２及びＩＮＴ３のそれぞれに対応して各々００ｂ、０１ｂ、１０ｂ及び１１ｂに設定される。これらにより、ＣＰＵの動作クロック周波数の変更を可能とする変更手段が提供される。
【００１４】
次に、本第１実施例における通常の動作について説明する。
低速クロックでも処理可能な状態或いは待機状態に入った場合に、ＣＰＵ１はソフトウェア制御によりバスインタフェース回路８を介してクロック分周設定レジスタ７に、例えば初期値として、数値１１ｂを書き込む。これに応じてクロック分周回路６は、クロック分周設定レジスタ７の値に従って１１ｂに対応する１／８分周回路２２を選択する。例えば、基本クロック信号１３が１０００ＭＨｚであるとすると、出力クロック信号１４は１２５ＭＨｚとなり、ＣＰＵ１及びＣＰＵ周辺回路を含むシステムの各回路は最も低い周波数１２５ＭＨｚで動作する。
【００１５】
かかる低速クロック動作中に、２番目に高速な処理が必要な割り込みＩＮＴ１がアサートされたとする。このＩＮＴ１より高プライオリティの割り込み信号がアサートされていない場合、このＩＮＴ１は優先順位回路で受け付けられ、ＩＮＴ１に対応する０１ｂの値が優先順位回路２０からクロック分周設定レジスタ７に伝達され書き換えられる。クロック分周回路６内のセレクタ２１は、クロック分周設定レジスタ７の内容に従ってレジスタ値０１ｂに対応する１／２分周回路を選択する。結果的に、出力クロック信号１４は最も低い基本クロック信号１３の１／８分周の状態から１／２分周に変更される。先の例と同様に基本クロック信号１３を１０００ＭＨｚであるとすると、出力クロック信号１４は５００ＭＨｚとなり、ＣＰＵ１及びＣＰＵ周辺回路を含むシステムの各回路は中庸な周波数５００ＭＨｚで動作する。一方、割り込み信号ＩＮＴ１は割り込み制御回路４により受け付けられ、ＩＮＴ１に対する本来の割り込み処理が動作する。
【００１６】
以上のように本第１実施例によれば、システム動作クロック周波数の変更要求信号を複数備えたことで、該要求信号に対応する最適な動作クロックが選択でき、又、同時に複数アサートされたとしても、最も高い優先順位の割り込み信号に対応する動作クロック周波数が選択されることにより、最適な消費電力と処理能力を選ぶことができる。また、割り込み信号と動作クロック周波数切り替え要求信号とが兼用されていることから、動作クロックの変更要求が発生すると同時にＣＰＵ１は動作クロック周波数の変更を知ることができ、迅速に動作クロック周波数の変更に対応する処理、例えばメモリウエイトの変更をソフトウェア制御により実行することができる。割り込み信号と動作クロック周波数切り替え要求信号とが兼用されていることは、又、割り込み処理に適したクロック周波数を選択することを可能としている。
【００１７】
図３は、本発明の第２実施例における情報処理装置の構成を示している。本第２実施例は、動作クロック周波数の変更と、メモリアクセスタイミング上のウエイト数変更とを同時にハードウェアで行う構成であり、第１実施例の構成とは、メモリ制御回路３の内部構成において異なり、メモリ制御回路３は、クロック制御回路２からのクロック切り替え信号線３１が接続され、更に、クロック制御回路２にメモリアクセス中信号線３２が接続される点で異なる。
【００１８】
メモリ制御回路３は、メモリ５に接続されこの間のインタフェースを司るメモリインタフェース回路２５と、ＣＰＵバス１８に接続され、この間のインタフェースを司るバスインタフェース回路２６と、アクセスウエイト設定レジスタＡ２７及びアクセスウエイト設定レジスタＢ２８と、セレクタ３０と、アクセスウエイト切り替え回路２９とを含む。アクセスウエイト設定レジスタＡ２７及びアクセスウエイト設定レジスタＢ２８は、バスインタフェース回路２６に各々接続され、メモリ５をアクセスする際のウエイト数を決める数値が設定される。セレクタ３０は、アクセス切り替え回路２９からの制御信号に応じてアクセスウエイト設定レジスタＡ（２７）又はアクセスウエイト設定レジスタＢ２８を択一的に切り替える。アクセスウエイト切り替え回路２９は、クロック制御回路２に含まれるクロック分周回路６からのクロック切り替え信号線３１の信号を受信する。クロック切り替え信号線３１は、クロック制御回路２により選択されるクロック分周比を指定する値を出力し、例えば、クロック切り替え信号線３１が“０”の時は分周比を１とし、クロック切り替え信号線３１が“１”の時は分周比を１／８とする。
【００１９】
メモリインタフェース回路２５は、更に、ＣＰＵ１がメモリ５にアクセス中であることを示す信号、即ちメモリアクセス中信号線３２をクロック制御回路２に含まれるクロック分周変更制御回路３３に出力する。これにより、メモリアクセス中であるか否かを検出する検出手段が提供される。クロック分周変更制御回路３３は、メモリアクセス中信号線３２がアサートされている場合には、たとえ割り込み信号ＩＮＴ０乃至ＩＮＴ３の何れかがアサートされていても、クロック分周設定レジスタ７の内容変更を行わず、メモリアクセス中信号線３２がネゲートされた後にクロック分周設定レジスタ７の値変更を行う。
【００２０】
アクセスウエイト設定レジスタＡ２７及びアクセスウエイト設定レジスタＢ２８の内容は、ＣＰＵ１のソフトウェア制御により書き換えることができる。例えば、アクセスウエイト設定レジスタＡ２７には、高速クロックに対応したメモリアクセスウエイト数として８が設定され、アクセスウエイト設定レジスタＢ２８には、低速クロックに対応しメモリアクセスウエイトとして０が設定される。これらにより、ＣＰＵの動作クロック周波数の変更のみならずメモリアクセスタイミングの変更を可能とする変更手段が提供される。
【００２１】
次に、本第２実施例における動作について、第１実施例における動作と異なるメモリアクセスに関わる部分に焦点を当てて説明する。
低速クロックでも処理可能な状態或いは待機状態に入った場合、ＣＰＵ１はソフトウェア制御によりクロック分周設定レジスタ７に１／８分周比となる低速クロックに設定し、ＣＰＵ１及びＣＰＵ周辺回路はこのクロック周波数において動作する。
【００２２】
この時、クロック切り替え信号線３１は“１”を出力しており、これを受けたアクセスウエイト切り替え回路２９はセレクタ３０に対し、低速クロック用のウエイト数“０”が設定されているアクセスウエイト設定レジスタＢ２８を選択する。これによりメモリ５に対するメモリアクセスタイミングは、低速クロックに対応して０ウエイトでアクセスすることになる。
【００２３】
この期間中に、割り込み信号ＩＮＴ０がアサートされた場合、クロック分周変更制御回路３３は、メモリアクセス中信号線３２を見て、これがアサートされているならばメモリアクセス中であると判断し、メモリアクセス中信号線３２がネゲートされるのを待つ。後に、メモリアクセス中信号線３２がネゲートされたならば、クロック分周変更制御回路３３は、クロック分周設定レジスタ７の値を高速クロックに対応する設定値に変更する。この変更に応じて、クロック分周回路６は高速クロックに切り替えると共に、クロック切り替え信号線３１を“０”とする。これを受けたアクセスウエイト切り替え回路２９はセレクタ３０を切り替えて、高速クロックに対応するアクセスウエイト数“８”が設定されているアクセスウエイト設定レジスタＡ２７を選択する。以上の動作により、メモリアクセスが行われていない期間において、高速クロックへの変更と、該高速クロックに対応するメモリアクセスのウエイト数の変更が同時になされる。以後、ＣＰＵ１はかかる高速クロック対応の動作環境において動作を継続する。
【００２４】
以上のように、本第２実施例によれば、動作クロックの周波数変更および、メモリのアクセスウエイト数の変更をソフトウェアでなくハードウェアにより行うことでより迅速な変更が可能となる。又、メモリアクセスが行われていないことを確認できる手段を設けたことにより、メモリアクセスの無い時に、動作クロック周波数変更及びメモリアクセスウエイト数変更を同時に行うことで、両者のずれに起因する無効なウエイト挿入処理を解消することが可能となる。
【００２５】
図４は、本発明の第３実施例における情報処理装置の構成を示している。本第３実施例は、第２実施例とは異なり複数のクロック分周変更要求信号に対応すると共に、対応して３つ以上のメモリアクセスウエイト数に対応する構成例を示している。
クロック変更制御回路３５は、図１の第１実施例と同様に４つの割り込み信号ＩＮＴ０乃至ＩＮＴ３を入力する。４つの割り込み信号ＩＮＴ０乃至ＩＮＴ３の各々は、４つのクロック分周変更要求信号として各々対応して兼用される。クロック分周回路６は、４つのクロック周波数に対応して４つのクロック切り替え信号線３９乃至４１を有し、これらはメモリ制御回路３のアクセスウエイト切り替え回路３４に接続される。クロック切り替え信号線３９乃至４１は、クロック周波数に対応してその信号がアサートされる。
【００２６】
メモリ制御回路３は、４つのアクセスウエイト設定レジスタＡ２７、アクセスウエイト設定レジスタＢ２８、アクセスウエイト設定レジスタＣ３６、アクセスウエイト設定レジスタＤ３７とを含み、４つのクロック切り替え信号線３９乃至４１の各々の信号に対応して適切なアクセスウエイト値が設定される。アクセスウエイト切り替え回路３４はクロック切り替え信号線３９乃至４１の信号変化、即ちアサートされる信号を見つけ、セレクタ３０により４つのアクセスウエイト設定レジスタＡ２７乃至アクセスウエイト設定レジスタＤ３７の何れか１つに切り替える。
【００２７】
図５は、図４に示される第３実施例におけるクロック制御回路２の詳細な構成を示している。
クロック制御回路２は、第１実施例における構成とは異なり、クロック分周変更制御回路３５内の優先順位回路３６にメモリーアクセス中信号線３２が追加して接続される。クロック分周変更制御回路３５は、メモリアクセス中信号線３２がアサートされている場合には、たとえＩＮＴ０乃至ＩＮＴ３の何れかがアサートされていてもクロック分周設定レジスタ７の値の書き換えを行わない。
【００２８】
クロック分周回路６のセレクタ２１は、第１実施例における構成とは異なり、４つのクロック切り替え信号線Ａ乃至Ｄ３８、３９、４０，４１が接続される。セレクタ２１は、入力端子Ａ乃至Ｄの選択に応じてクロック切り替え信号線Ａ乃至Ｄ３８、３９、４０，４１のうちの対応する１つの信号線をアサートする。
本第３実施例における動作について説明する。
【００２９】
低速クロックにて処理可能な状態或いは待機状態に入った場合、ＣＰＵ１は、ソフトウェア制御によりバスインタフェース回路８を介してクロック分周設定レジスタ７に数値１１ｂを書き込む。クロック分周設定レジスタ７の変更に応じてクロック分周回路６は、クロック分周設定レジスタ７の値に従って１１ｂに対応する１／８分周回路２２を選択し、入力される基本クロック信号１３を１／８分周して出力クロック信号１４を出力する。ＣＰＵ１及びＣＰＵ周辺回路を含む各回路はこの最も低い周波数で動作する。
【００３０】
一方、クロック分周回路６のセレクタ２１は、１／８分周回路２２の選択に応じてクロック切り替え信号線Ｄ４１をアサートする。これに応じて、アクセスウエイト切り替え回路３４は、クロック切り替え信号線Ｄ４１に対応するアクセスウエイト設定レジスタＤ３７をセレクタ３０により選択する。結果として、最も低速なクロック周波数に対応するメモリアクセスウエイト数においてメモリアクセスが実行される。
【００３１】
かかる低速クロック動作中に、２番目に高速な処理が必要な割り込み信号ＩＮＴ１がアサートされたとする。このＩＮＴ１より高プライオリティの割り込み信号がアサートされていない場合、このＩＮＴ１は優先順位回路で受け付けられる。そして、優先順位回路３６はメモリアクセス中信号線３２のアサート又はネゲートの状態を見る。
【００３２】
メモリアクセス中信号線３２がネゲートされている場合には、優先順位回路３６は、ＩＮＴ１に対応する信号をクロック制御回路７に伝達し、クロック分周設定レジスタ７の内容をＩＮＴ１に対応するレジスタ値０１ｂに書き換える。
メモリアクセス中信号線３２がアサートされている場合には、優先順位回路３６は、メモリアクセス中のクロック速度変更を避けるため、メモリアクセス中信号線３２がネゲートされるまでクロック分周設定レジスタ７の書き換えを待つ。メモリアクセス中信号線３２がネゲートされた後に、優先順位回路３６は、ＩＮＴ１に対応するレジスタ値０１ｂにクロック分周設定レジスタ７を書き換える。
【００３３】
クロック分周回路６内のセレクタ２１はクロック分周設定レジスタ７の値０１ｂに対応する１／２分周回路を選択する。これと同時に、セレクタ２１は、クロック切り替え信号線Ａ３８をアサートする。メモリ制御回路２のアクセスウエイト切り替え回路３４は、クロック切り替え信号線Ｂ３９に対応するアクセスウエイトレジスタＢ２８をセレクタ３０を制御して選択する。
【００３４】
以上の動作により、メモリアクセスが行われていない期間に、出力クロック信号１４は最も低い基本クロック信号１３の１／８分周から１／２分周に変更され、且つ、メモリアクセスウエイトも１／２分周に対応するウエイト数に変更される。この動作条件にてＣＰＵ１は動作を継続する。一方、割り込み信号ＩＮＴ１は、割り込み制御回路４により受け付けられ、割り込み信号ＩＮＴ１に対する割り込み処理ルーチンが動作する。
【００３５】
以上のように第３実施例によれば、動作クロック周波数変更要求信号の入力端子を複数備えたことから、それぞれの信号に対応する最適なシステムクロックの切り替えが可能となり、且つ対応して複数のメモリアクセスウエイト数の変更も可能となる。これによりアプリケーションソフトウェアの処理時間と消費電力との最適化が図られる。又、ハードウェア割り込み信号に対する優先順位回路を設けたことで、同時に複数のクロック周波数変更を要求する信号がアサートされたとしても、最も速いクロック速度の選択を行うハードウェア信号を最優先に設定することで高速処理が必要な処理が迅速に行える。
【００３６】
図６は、第４実施例におけるクロック制御回路の詳細な構成を示している。
ここで、クロック制御回路２には、クロック停止回路４２及びクロック制御レジスタ４３とが他の実施例とが更に備えられる。クロック停止回路４２は、これに接続されるクロック制御レジスタ４３の設定に従って、入力される基本クロック信号１３のクロック分周回路６への供給を開閉する。クロックの停止は、例えば、ＣＰＵ１によるソフトウェア制御によりバスインタフェース回路８を介してなされ得る。クロックの再開は、割り込み制御回路４からの停止解除信号（ＷａｋｅＵｐ信号）に応じたクロック制御レジスタ４３の内容変更により行われる。割り込み制御回路４における停止解除信号の生成は、例えば、ＩＮＴ０とＩＮＴ１とのＯＲ論理により生成することが考えられる。
【００３７】
図４に示される第４実施例の動作について説明する。
先ず、ＣＰＵは処理すべき処理対象が無くなった場合に、クロック制御レジスタ４２をソフトウェア制御することにより、システムクロックが停止した状態（ストップ状態）にする。後に、例えば、情報処理装置に接続されたキーボードを操作することによりＩＮＴ０割り込みが発生したとすると、割り込み制御回路４は、ＩＮＴ０又はＩＮＴ１のＯＲ論理から停止解除信号をアサートする。この停止解除信号に応じて、クロック制御レジスタ４３にクロック復帰に対応する値を設定する。この値の設定に応じて、クロック停止回路４２は、クロック停止を解除し、クロック分周回路６へのクロック信号の供給を再開する。一方、ＩＮＴ０割り込みの発生に応じて、先の実施例において説明したのと同様の手順によりＩＮＴ０に対応するクロック分周率の設定と、メモリアクセスウエイトの設定がハードウェア制御により高速になされる。
【００３８】
以上の第４実施例によれば、クロック停止状態からの復帰に際しても、複数の割り込みの各々に対応したクロック周波数の変更及び対応するアクセスウエイト変更が高速且つメモリエラー等の不具合を生ずることなく実行され得る。更に、クロック再開時におけるクロック周波数は、復帰時の割り込みの種類に対応した適切なクロック周波数となり、クロック停止時のクロック周波数に拘束されることはない。
【００３９】
尚、以上の複数の実施例においては、割り込み信号と動作クロック周波数切り替え要求信号とが兼用されている例が説明されたが，本発明による情報処理装置は、割り込み信号とは無関係に、外部入力又はプログラム制御に応じて、動作クロック周波数に対応するクロック切替信号を発生せしめて、動作クロック周波数及び／又はアクセスタイミングの変更をなす構成とすることも可能である。又、アクセスタイミングには、メモリウエイト数のみならず、アクセスタイムの如きメモリアクセス動作を規定する他の情報が含まれても良い。
【００４０】
【発明の効果】
以上のように本発明による情報処理装置によれば、例えば、複数種類の割り込み信号をクロック信号変更要求信号として、多様なクロック周波数変更及びメモリアクセスタイミングの適正な変更とを同時になすことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例における情報処理装置の構成を示しているブロック図である。
【図２】図１に示される第１実施例におけるクロック制御回路の詳細な構成を示しているブロック図である。
【図３】本発明の第２実施例における情報処理装置の構成を示しているブロック図である。
【図４】本発明の第３実施例における情報処理装置の構成を示しているブロック図である。
【図５】図４に示される第３実施例におけるクロック制御回路の詳細な構成を示しているブロック図である。
【図６】本発明の第４実施例におけるクロック制御回路の詳細な構成を示しているブロック図である。
【符号の説明】
１  ＣＰＵ
２  クロック制御回路
３  メモリ制御回路
４  割り込み制御回路
５  メモリ
６、３３  クロック分周回路
７  クロック分周設定レジスタ
８  バスインタフェース回路
９、３３、３５  クロック分周変更設定回路
１３  基本クロック信号線
１４  出力クロック信号線
１７  制御線
１８  ＣＰＵバス
２０、３６  優先順位回路
２１、３０  セレクタ
２２  １／８分周回路
２３  １／４分周回路
２４  １／２分周回路
２５  メモリインタフェース回路
２６  バスインタフェース回路
２７  アクセスウエイト設定レジスタＡ
２８  アクセスウエイト設定レジスタＢ
３１  クロック切り替え信号線
３２  メモリアクセス中信号線
３６  アクセスウエイト設定レジスタＣ
３７  アクセスウエイト設定レジスタＤ
３８、３９、４０、４１  クロック切り替え信号線A乃至Ｄ
４２  クロック停止回路
４３  クロック停止制御レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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