(57)【特許請求の範囲】
【請求項１】
一方の端子に入力信号が供給され、前記入力信号と基準信号とを比較することによって低レベルと高レベルを選択的に出力する差動回路と、
前記入力信号の変化に応じて所定の時定数を以って所定範囲の基準電圧を生成し前記差動回路の基準電圧端子に供給する基準電圧生成時定数手段とを有し、
前記基準電圧生成時定数手段は、前記入力信号が前記低レベルから前記高レベルに遷移するときは低い基準電圧を生成し、前記入力信号が前記高レベルから前記低レベルに遷移するときは高い基準電圧を生成することを特徴とする差動スイッチング装置。
【請求項２】
前記時定数は前記入力信号の動作周期以下に設定されることを特徴とする請求項１記載の差動スイッチング装置。
【請求項３】
前記時定数は前記入力信号のノイズ成分の周期より遅い値に設定されることを特徴とする請求項１又は２記載の差動スイッチング装置。
【請求項４】
前記基準電圧生成時定数手段は、前記入力信号を所定の時定数で変化させる時定数手段と、この時定数手段の出力電圧を分圧して前記基準電圧を生成する分圧手段とからなることを特徴とする請求項１から３のいずれか１項記載の差動スイッチング装置。
【請求項５】
前記基準電圧生成時定数手段は、前記入力信号電圧を分圧する分圧手段と、この分圧手段を所定の時定数で変化させて前記基準電圧を生成する時定数手段とからなることを特徴とする請求項１から３のいずれか１項記載の差動スイッチング装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号と基準電圧とを差動回路で比較してスイッチングを行う差動スイッチング装置に関するものである。
【０００２】
【従来の技術】
従来より波形歪みのある入力信号に対して動作マージンを得るためにシュミットトリガ回路を用いた高速スイッチング回路が用いられている。
従来のシュミットトリガ回路の動作について図２を用いて説明する。
図２（ａ）において、シュミットトリガ回路は、入力波形１００（入力信号の波形）がＬｏｗレベルからＨｉｇｈレベルに遷移する時のスレッショルド電圧ＶＲ＿Ｈと、Ｈｉｇｈレベルに遷移した後、Ｌｏｗレベルに遷移する時のスレッショルド電圧ＶＲ＿Ｌとの２つのスレッショルド電圧を持つ。即ち、入力信号の状態に対して一意に決まるスレッショルド電圧を有する回路となっている。
【０００３】
このようなシュミットトリガ回路を用いた波形歪みに対する高速スイッチング回路の動作マージン拡大方法は、例えば、図５に示すようにレシーバ回路９及びドライバ回路１０をバス接続する場合、バス接続された伝送路に信号を伝送した際に生ずる波形歪みに対して、バスの動作マージンを拡大するために用いられている。
【０００４】
【発明が解決しようとする課題】
上述したように、従来のシュミットトリガ回路は２つの固定されたスレッショルド電圧を持っているので、図２の入力波形１００のような立ち上がり及び立ち下がりエッジに鈍り（傾き）のある信号波形を入力した場合、図２（ｃ）の出力波形１０３に示すように、入力波形１００のＬｏｗレベルからＨｉｇｈレベルへの遷移時にはスレッショルド電圧ＶＲ＿Ｈに達するまでの時間が本来の時点よりΔｔ２だけ余分に必要となり、このため回路のスイッチング時間がΔｔ２遅延することになる。立ち下がり時にも同様にＶＲ＿Ｌに達するまでの時間Δｔ２だけ遅延してしまう。
【０００５】
このように回路のスイッチング動作がΔｔ２遅れることにより、図５におけるバス接続されたドライバ回路１０−レシーバ回路９間の伝送に必要となる時間が増加し、高速動作を阻むという問題があった。
【０００６】
本発明は上記の問題を解決するためになされたもので、上述したスイッチング時間の遅れをなくし、高速スイッチング動作を行うことのできる差動スイッチング装置を得ることを目的としている。
【０００７】
【課題を解決するための手段】
かかる目的を達成するために、本発明による差動スイッチング装置においては、一方の端子に入力信号が供給され、入力信号と基準信号とを比較することによって低レベルと高レベルを選択的に出力する差動回路と、入力信号に変化に応じて所定の時定数を以って所定範囲の基準電圧を生成し差動回路の基準電圧端子に供給する基準電圧生成時定数手段とを設け、基準電圧を生成する際、入力信号が低レベルから高レベルに遷移するときは低い基準電圧を生成し、入力信号が高レベルから低レベルに遷移するときは高い基準電圧を生成するようにしてよい。
【０００９】
また、時定数は入力信号の動作周期以下に設定してよく、さらに時定数は入力信号のノイズ成分の周期より遅い値に設定してよい。
【００１０】
また、基準電圧生成時定数手段は、入力信号を所定の時定数で変化させる時定数手段と、この時定数手段の出力電圧を分圧して基準電圧を生成する分圧手段とにより構成してよく、あるいは、入力信号電圧を分圧する分圧手段と、この分圧出力を所定の時定数で変化させて基準電圧を生成する時定数手段とにより構成してよい。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面と共に説明する。
本実施の形態は、伝送路の信号伝送特性により入力信号に波形歪みが発生した場合においても、波形歪みの発生タイミングに合わせて差動回路の基準電圧をダイナミックに可変してスレッショルド電圧（基準電圧）を適正な値に設定することにより、波形歪みに対する動作マージンを確保すると共に、高速スイッチング特性を実現したものである。
【００１２】
このために本実施の形態においては、入力信号に同期して差動回路の基準電圧入力端子へ印加する基準電圧を制御することにより、入力信号に波形歪みがあ場合においても、入力波形がＬｏｗからＨｉｇｈへの遷移時には基準電圧を低く設定し、逆に入力電圧がＨｉｇｈからＬｏｗへの遷移時には基準電圧を高く設定することにより、波形歪みに対する動作マージンを確保しつつ高速スイッチング動作ができるようにしている。
【００１３】
図１は本発明の第１の実施の形態による差動スイッチング装置を示す構成図である。
図１において、１は入力信号（入力波形１００として示す）の入力端子、２は差動回路、３は出力信号（出力波形１０２として示す）の出力端子、４は基準電圧可変用ドライバ回路、５はフィルタ回路で、抵抗Ｒ１  、コンデンサＣ１  で構成される。６は基準電圧生成回路で、抵抗Ｒ２，Ｒ３  で構成される。７は差動回路２の基準電圧端子である。
【００１４】
次に動作について説明する。
入力端子１に供給された入力信号は差動回路２の一方の端子に入力されると共に、基準電圧可変用ドライバ回路４へも入力される。基準電圧可変用ドライバ回路４の出力電圧は、所定の時定数Δｔ１を有するフィルタ回路５を介して基準電圧生成回路６で抵抗分圧された後、差動回路２の基準電圧端子７に基準電圧として印加される。
【００１５】
図２において、（ａ）の入力波形１００は、差動回路２の入力信号波形を示す。基準波形１０１は、差動回路２の基準電圧端子７へ印加される基準電圧波形を示す。（ｂ）の出力波形１０２は、出力端子３に現れる差動回路２の出力信号の電圧遷移を示す。
なお、以下においては、説明を簡略化するためにフィルタ回路５以外に遅延は無いものとして説明する。
【００１６】
基準電圧可変用ドライバ回路４が動作していない時に基準電圧生成回路６内の電源電圧Ｖの抵抗分圧比で決まる基準電圧をＶＲ（図２（ａ））とする。また、基準電圧可変用ドライバ回路４の出力が低い時は、基準電圧端子７の基準電圧がＶＲ＿Ｌとなり、基準電圧可変用ドライバ回路４の出力が高い時は、基準電圧端子７の電圧がＶＲ＿Ｈとなるように基準電圧可変用ドライバ回路４は駆動能力を持つものとする。即ち、差動回路２の基準電圧端子７へは常にＶＲ＿ＬからＶＲ＿Ｈの範囲の電圧が印加されるようになされている。
【００１７】
まず、図２（ａ）のｔ０時点において、入力端子１にＶＲ＿Ｌより低い入力波形１００が入力された瞬間は、基準電圧端子７への基準電圧は一定ではないもののＶＲ＿ＬからＶＲ＿Ｈの斜線で示す範囲のいずれかの電圧に設定されている。従って、この基準電圧（基準波形１０１）より低い入力波形１００が入力されれば、図２（ｂ）のｔ０時点で差動回路２の出力波形１０２はＬｏｗとなる。
【００１８】
差動回路２の出力波形１０２がＬｏｗとなった後、フィルタ回路５の時定数Δｔ１が経過すると、基準電圧可変用ドライバ回路４から基準電圧生成回路６へ低い電圧が印加され、基準波形１０１はＶＲ＿Ｌに確定する。
【００１９】
その後、差動回路２への入力波形１００が立ち上がり始め、ＶＲ＿Ｌを越えると、これに応じて基準波形１０１はフィルタ回路５の時定数Δｔ１をかけてＶＲ＿Ｌからゆっくりと上昇し、ＶＲ＿Ｈへと遷移する。
【００２０】
このＶＲ＿ＬからＶＲ＿Ｈへの遷移期間Δｔ１において、入力波形１００に図示のような歪みのある波形が生じたとしても、それが基準電圧（ＶＲ＿Ｌ→ＶＲ＿Ｈ）を下回らない限り、差動回路２が誤スイッチングして出力波形１０２が変化してしまうようなことはない。
【００２１】
即ち、伝送線路を伝搬してきた入力信号に発生したノイズに対し、フィルタ回路５で平滑化した信号を差動回路２の基準電圧とすることにより、フィルタ回路５の時定数Δｔ１より周波数成分の高いノイズを除去し、誤スイッチングを防止することができる。
【００２２】
その後、差動回路２への入力波形１００が立ち下がっていく場合についても同様に入力波形１００が基準電圧ＶＲ＿Ｈを下回ると、基準波形１０１はフィルタ回路５の時定数Δｔ１をかけてゆっくりとＶＲ＿ＨからＶＲ＿Ｌへ遷移する。
【００２３】
この遷移期間Δｔ１において、入力波形１００に図示のような歪みのある波形が生じたとしても、それが基準波形１０１（ＶＲ＿Ｈ→ＶＲ＿Ｌ）を越えない限り差動回路２が誤スイッチングすることはない。
【００２４】
なお、本実施の形態による機能が正常に働くためには、フィルタ回路５の時定数Δｔ１が差動回路２の入力信号の最高動作周期以下となるように設定する必要がある。
【００２５】
また、入力信号波形にノイズ等が重畳された歪みがあったとしてもノイズ成分の周期より遅い時定数を有するフィルタ回路５を経由して入力信号と同期させながら基準電圧生成回路６を制御することにより、信号歪みに影響されることなく誤動作を防止することができる。
【００２６】
一般的に図５に示すようにドライバ回路１０、レシーバ回路９がバス接続されている伝送路に波形を伝送する場合、図２の入力波形１００に示すような信号歪みが発生しやすいが、仮にこの波形歪みが生じた信号を基準電圧がＶＲで固定されている差動回路に入力した場合は、信号遷移直後のノイズが基準電圧ＶＲを越えてしまうため誤スイッチングし、正常な信号伝送が困難となる。
【００２７】
これに対して本実施の形態のように、差動回路２の基準電圧をダイナミックに変化させることにより、一定の期間に発生するノイズを無効にすることができ、正常な信号伝送を行うことができる。
【００２８】
また、前述した従来のシュミットトリガ回路のように、その出力波形１０３（図２（ｃ））のようなスイッチング時間にΔｔ２の遅れが生じることもなく、高速スイッチング動作を実現することができる。
【００２９】
図３は本発明の第２の実施の形態を示すもので、図１の基準電圧生成回路６の他の構成例としての基準電圧生成回路８を示すものである。
図１の基準電圧生成回路６は電源電圧Ｖを抵抗分圧する構成となっているが、本実施の形態による基準電圧生成回路８は、図３のように、２つのチャンネル型の異なるＭＯＳトランジスタＱ１  、Ｑ２  を図示のように接続している。そしてＱ１  のゲートを接地し、Ｑ２  のゲートに電圧ＶＧＧを加えてＱ１  、Ｑ２  をオンとなし、このときのＱ１  、Ｑ２  のオン抵抗により電源電圧ＶＤＤを分圧することによって、基準電圧を得るようにしている。
【００３０】
図４は本発明の第３の実施の形態を示すものである。
前述した第１の実施の形態による図１の回路は、フィルタ回路５と基準電圧生成回路６を接続する順番を逆にしても基本的な動作は変わらない。
本実施の形態は、図４のように、図１の基準電圧可変用ドライバ回路４と図３の基準電圧生成回路８とを一体化した電圧可変機構付基準電圧生成回路１１を構成し、この電圧可変機構付基準電圧生成回路１１の後段にフィルタ回路５を接続したものである。
【００３１】
この電圧可変機構付基準電圧生成回路１１は、図示のように、それぞれ相補型に接続されたＭＯＳトランジスタＱ３  、Ｑ４  とＱ５  、Ｑ６  によりドライバ回路が構成され、このドライバ回路の出力端と電源電圧ＶＤＤとの間に基準電圧生成回路８を接続したものである。
【００３２】
上記構成によれば、入力端子１に加えられる入力信号の電圧に応じて出力基準電圧がＶＲ＿ＬからＶＲ＿Ｈまで可変となる。この出力基準電圧がフィルタ回路５を介して差動回路２の基準電圧端子７に供給される。この場合でも基本動作は図１の回路及び図２の動作波形で示すものと何ら相違ない。
【００３３】
【発明の効果】
以上説明したように本発明によれば、入力信号の変化に応じて一定の時定数を以って差動回路の基準電圧をダイナミックに可変するように構成したことにより、特定の時間に発生する波形歪みを無効とすることができ正常な信号伝送を行うことができると共に、スイッチング時間の遅れのない高速スイッチ動作を実現することができる。
【００３４】
また、入力信号がＬｏｗからＨｉｇｈに遷移する間は基準電圧をＬｏｗとし、入力信号がＨｉｇｈからＬｏｗに遷移する間は基準電圧をＨｉｇｈとすることにより、伝送路を伝送する間に信号の立ち上がり及び立ち下がりエッジが鈍った場合でも、回路のスイッチングのための基準電圧との差を最小に設定できるため、差動回路のスイッチング時間を最小限に抑えることができ、信号伝送の高速化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による差動スイッチング装置の構成図である。
【図２】本発明の実施の形態及び従来のシュミットトリガ回路の動作を示すタイミングチャートである。
【図３】本発明の第２の実施の形態による差動スイッチング装置の基準電圧生成回路の構成図である。
【図４】本発明の第３の実施の形態による差動スイッチング装置の電圧可変機構付基準電圧生成回路の構成図である。
【図５】本発明を適用し得るドライバ回路及びレシーバ回路をバス接続した例を示すブロック図である。
【符号の説明】
１  入力端子
２  差動回路
３  出力端子
４  基準電圧可変用ドライバ回路
５  フィルタ回路
６、８  基準電圧生成回路
７  基準電圧端子
１１  電圧可変機構付基準電圧生成回路
１００  入力波形
１０１  基準波形
１０２  出力波形
【図１】
0003617409.tif 000002
【図２】
0003617409.tif 000003
【図３】
0003617409.tif 000004
【図４】
0003617409.tif 000005
【図５】
0003617409.tif 000006