(57)【特許請求の範囲】
【請求項１】
読み出し及び書き込み動作をそれぞれクロックの１サイクルで実行する半導体記憶装置において、
読み出し時は第１のクロックエッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記第１のクロックエッジとはタイミングの異なる第２のクロックエッジを基準に一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
第１のクロックエッジを基準に動作状態になり、前記第１のクロックエッジとはタイミングの異なる第２のクロックエッジを基準にプリチャージ状態になる半導体記憶装置において、
読み出し時は前記第１のクロックエッジを基準に発生する活性化パルスにより一定期間のみワード線を活性状態にし、書き込み時は前記第２のクロックエッジを基準に発生する活性化パルスにより一定期間のみ前記ワード線を活性状態にする手段を備えた
ことを特徴とする半導体記憶装置。
【請求項３】
第１のクロックエッジに同期及び遅延してワード線を活性状態にし、前記第１のクロックエッジとはタイミングの異なる第２のクロックエッジに同期及び遅延してワード線を非活性状態にする構成の半導体記憶装置において、
読み出し時は前記第１のクロックエッジから一定期間後にワード線を非活性状態にし、書き込み時は前記第１のクロックエッジから前記第２のクロックエッジまでの期間前記ワード線を非活性状態にすることで、前記第２のクロックエッジから一定期間のみ前記ワード線を活性状態にする手段を備えた
ことを特徴とする半導体記憶装置。
【請求項４】
第１のクロックと位相のずれた第２のクロックとにより読み出し書き込み動作を制御される半導体記憶装置において、
読み出し時は前記第１のクロックの第１エッジ及び前記第２のクロックの第１エッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記第１のクロックの第２エッジ及び前記第２のクロックの第２エッジを基準に一定期間のみワード線を活性状態にする手段を備えた
ことを特徴とする半導体記憶装置。
【請求項５】
読み出しの基準クロックエッジと、書き込み時のデータ入力確定の基準クロックエッジとを有し、
前記読み出しの基準クロックエッジと、前記書き込み時のデータ確定の基準クロックエッジは、外部から入力されるクロック、もしくは外部信号を基準に生成される内部クロックのエッジであり、
前記読み出しの基準クロックエッジと、前記書き込み時のデータ確定の基準クロックエッジは前記外部から入力されるクロックもしくは前記内部クロックの異なるエッジであり、
読み出し時は前記読み出しの基準クロックエッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記データ入力確定の基準クロックエッジを基準に一定期間のみ前記ワード線を活性状態にする手段を備えた
ことを特徴とする半導体記憶装置。
【請求項６】
メモリセルへデータを書き込み時、カラムスイッチにより選択されたビット線対の電位が前記メモリセルに前記データを書き込むのに必要な電位に達した後、書き込みに必要な一定期間のみ書き込み対象のワード線を活性状態にする手段を備えた
ことを特徴とする請求項１、２、３、４又は５記載の半導体記憶装置。
【請求項７】
前記メモリセルは、スタティック型メモリセルにより構成され、ワード線により選択されたメモリセルのデータをビット線対を介して読み出し、入力データを前記カラムスイッチにより選択された前記ビット線対を介して前記メモリセルに書き込む
ことを特徴とする請求項１、２、３、４、５又は６記載の半導体記憶装置。
【請求項８】
前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時には第１のクロックエッジを基準に一定期間前記ワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信し、書き込み時には前記第１のクロックエッジとはタイミングの異なる第２のクロックエッジを基準に一定期間前記ワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信する制御手段を有することを特徴とする、請求項１記載の半導体記憶装置。
【請求項９】
前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時には第１のクロックエッジを基準に活性化パルスを発生して前記ワード線ドライバに送信し、書き込み時には第２のクロックエッジを基準に活性化パルスを発生して前記ワード線ドライバに送信する制御手段を有し、前記ワード線ドライバは前記活性化パルスに応じて前記ワード線を活性化することを特徴とする、請求項２記載の半導体記憶装置。
【請求項１０】
前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時には前記第１のクロックエッジから一定期間後にワード線を非活性状態にさせる制御信号を前記ワード線ドライバに送信し、書き込み時には前記第１のクロックエッジから前記第２のクロックエッジまでの期間前記ワード線を非活性状態にさせる制御信号を前記ワード線ドライバに送信する制御手段を有することを特徴とする、請求項３記載の半導体記憶装置。
【請求項１１】
前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時には前記第１のクロックの第１エッジ及び前記第２のクロックの第１エッジを基準に一定期間のみワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信し、書き込み時には前記第１のクロックの第２エッジ及び前記第２のクロックの第２エッジを基準に一定期間のみワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信する制御手段を有することを特徴とする、請求項４記載の半導体記憶装置。
【請求項１２】
前記ワード線を活性状態にする手段は、選択されたワード線を活性化するワード線ドライバと、クロックが入力され、読み出し時は前記読み出しの基準クロックエッジを基準に一定期間のみワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信し、書き込み時は前記データ入力確定の基準クロックエッジを基準に一定期間のみワード線を活性状態にさせる制御信号を前記ワード線ドライバに送信する制御手段を有することを特徴とする、請求項５記載の半導体記憶装置。
【請求項１３】
前記第１のクロックエッジは前記クロックの立ち上がりエッジであり、前記第２のクロックエッジは前記クロックの立下りエッジであることを特徴とする請求項１、２、３、４、８、９、１０、１１のいずれか記載の半導体記憶装置。
【請求項１４】
前記クロックの１サイクルにおいて、前記第１のクロックエッジは前記第２のクロックエッジよりも早いタイミングであることを特徴とする請求項１、２、３、４、８、９、１０、１１のいずれか記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、詳しくは、同装置の読み出し書き込み制御に関するものである。
【０００２】
【従来の技術】
近年、半導体記憶装置においては、高速動作と低消費電力の両方に対する要求がますます高まってきている。特にマイクロプロセッサ等に搭載されるスタティック型のメモリまたはキャッシュメモリの容量の増大とともに、その低消費電力化は重要な問題である。
【０００３】
従来の半導体記憶装置は、クロックＣＬＫの１サイクルで書き込みが実行され、そのときワード線はクロックＣＬＫの始めの半サイクルの期間、活性化される。以下に、従来の半導体記憶装置の詳細について説明する。
【０００４】
図７は、従来の半導体記憶装置の一構成例を示したブロック図である。図７において、１はメモリセルアレイ、２はカラムスイッチ、３はデータ入力バッファ、４はセンス回路、５はデータ出力バッファ、６はワード線ドライバ、８は制御回路であり、ＡＤはアドレス信号、ＣＬＫはクロック入力、ＤＯＵＴはデータ出力バッファ５から出力されるデータ出力、ＤＩＮはデータ入力バッファ３に入力されるデータ入力である。さらに、メモリセルアレイ１は、特に制限はないが、ｍ行ｎ列のマトリックスに構成されている例を示してあり、１０１はメモリセル、ＷＬ１、ＷＬ２〜ＷＬｍはワード線、ＢＬ１、ＢＬ２〜ＢＬｎとＢＬ１Ｂ、ＢＬ２Ｂ〜ＢＬｎＢはそれぞれビット線対である。図８は、図７で示した半導体記憶装置の主要部分の概略タイミング波形を読み出し時と書き込み時の場合について示す。
【０００５】
以上のように構成された半導体記憶装置について、以下、その動作を説明する。
【０００６】
読み出し時は、アドレス信号ＡＤに応じてワード線ドライバ６によりワード線ＷＬ１〜ＷＬｍを駆動し、選択されたワード線に対応するメモリセル１０１のデータがビット線対ＢＬ１、ＢＬ１Ｂ〜ＢＬｎ、ＢＬｎＢに出力される。つまり、ワード線ＷＬ１〜ＷＬｍ中一本ワード線が選択されると、同時にｎ個のメモリセル１０１が選択され、ビット線対ＢＬ１、ＢＬ１Ｂ〜ＢＬｎ、ＢＬｎＢ全てにデータが出力される。そしてカラムスイッチ２によって選択されたビット線対ＢＬ、ＢＬＢのデータがセンス回路４で増幅され、データ出力バッファ５によりデータ出力ＤＯＵＴとして出力される。
【０００７】
一方、書き込み時は、データ入力バッファ３に入力されたデータ入力ＤＩＮをカラムスイッチ２によって選択されたビット線対ＢＬ、ＢＬＢに伝達する。そしてワード線ドライバ６により選択されたワード線に対応するメモリセル１０１にデータを書き込む。
【０００８】
これらの読み出し書き込み動作は通常のスタティックＲＡＭの一般的な動作である。
【０００９】
次に、図８を参照しながらタイミングに関して詳しく説明する。
【００１０】
図８には制御回路８によるワード線ＷＬの制御の仕方を（ａ）（ｂ）２種類の場合に関し示してある。読み出し、書き込みともクロックＣＬＫの１サイクルで実行される場合である。そしてクロックＣＬＫの始めの半サイクルは活性化期間、後の半サイクルはプロチャージ期間として動作する。
【００１１】
（ａ）の場合、ワード線ＷＬはクロックＣＬＫが入力されると制御回路８によって制御され、クロックＣＬＫに同期して遅延を持って活性化される。データ入力ＤＩＮはクロックＣＬＫの第２エッジを基準に確定される。
【００１２】
読み出し時はメモリセル１０１のデータがビット線対ＢＬ、ＢＬＢに出力される。そしてカラムスイッチ２によって選択されたビット線対ＢＬ、ＢＬＢのデータがセンス回路４に伝達される。この時、カラムスイッチ２により選択されていないビット線対ＢＬ、ＢＬＢにもデータが出力される。カラムスイッチ２により選択されていないビット線対ＢＬ、ＢＬＢは、カラムスイッチ２により以降の回路と切り離されているので負荷容量が選択ビット線対ＢＬ、ＢＬＢより若干少なく、選択ビット線対ＢＬ、ＢＬＢより若干大きく振幅する。
【００１３】
書き込み時は、カラムスイッチ２によって選択されたビット線対ＢＬ、ＢＬＢにはデータ入力バッファ３によりデータ入力ＤＩＮに応じたデータが伝達される。この時カラムスイッチ２により選択されていないビット線対ＢＬ、ＢＬＢは、ワード線ＷＬが活性状態である為に読み出しと同じ状態になり、メモリセル１０１のデータをビット線対に出力する。
【００１４】
（ｂ）の場合は、読み出し時において、ワード線ＷＬを一定期間のみ活性状態にすることでビット線対ＢＬ、ＢＬＢの振幅を抑えるようにした場合を示している。これはスタティックＲＡＭにおいて広く採用されている技術である。しかし書き込み時は、データ入力ＤＩＮがクロックＣＬＫの第２エッジを基準に確定される為、（ａ）の場合と同様にワード線ＷＬはクロックＣＬＫに同期して遅延を持って活性化される。
【００１５】
なお、いずれの場合もビット線対ＢＬ、ＢＬＢは、ワード線ＷＬが非活性状態の時には電源電圧にプリチャージされる。プリチャージ制御に関しては省略し、図には記していない。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、消費電力が大きいという課題があった。つまり、書き込み時において、カラムスイッチ２により選択されていないビット線対ＢＬ、ＢＬＢは、ワード線ＷＬが活性状態である為に読み出し時と同じ状態になり、ビット線対ＢＬ、ＢＬＢは、大きく振幅してしまう。この為、書き込み完了後、ワード線ＷＬにより選択された全ビット線を電源電圧にプリチャージする為のビット線充電電流が非常に多くなってしまう。例えばカラムスイッチ２で８対１の選択をしている場合、データが入力されるビット線対ＢＬ、ＢＬＢが１対なのに対し、カラムスイッチ２により非選択で読み出し時と同じ状態になるビット線対ＢＬ、ＢＬＢは７対ある。この読み出し時と同じ状態になるビット線対ＢＬ、ＢＬＢの動作は不要な動作であり、それに対するビット線充電電流は無駄な電流であり、半導体記憶装置の低消費電力化にとって大きな課題となっている。
【００１７】
本発明は、上記従来の課題を解決するもので、書き込み時において、カラムスイッチにより選択されていないビット線対の振幅を抑え、書き込み完了後に必要なビット線充電電流を大幅に減らし最小限にすることで、低消費電力化を実現できる半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明の半導体記憶装置は、読み出し及び書き込み動作をそれぞれクロックの１サイクルで実行する半導体記憶装置において、読み出し時は第１のクロックエッジを基準に一定期間のみワード線を活性状態にし、書き込み時は第２のクロックエッジを基準に一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする。
【００１９】
また、請求項２記載の発明は、第１のクロックエッジを基準に動作状態になり、第２のクロックエッジを基準にプリチャージ状態になる半導体記憶装置において、読み出し時は第１のクロックエッジを基準に発生する活性化パルスにより一定期間のみワード線を活性状態にし、書き込み時は第２のクロックエッジを基準に発生する活性化パルスにより一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする。
【００２０】
また、請求項３記載の発明は、第１のクロックエッジに同期及び遅延してワード線を活性状態にし、第２のクロックエッジに同期及び遅延してワード線を非活性状態にする構成の半導体記憶装置において、読み出し時は第１のクロックエッジから一定期間後にワード線を非活性状態にし、書き込み時は前記第１のクロックエッジから前記第２のクロックエッジまでの期間前記ワード線を非活性状態にすることで、前記第２のクロックエッジから一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする。
【００２１】
また、請求項４記載の発明は、第１のクロックと位相のずれた第２のクロックとにより読み出し書き込み動作を制御される半導体記憶装置において、読み出し時は前記第１のクロックの第１エッジ及び前記第２のクロックの第１エッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記第１のクロックの第２エッジ及び前記第２のクロックの第２エッジを基準に一定期間のみワード線を活性状態にする手段を備えたことを特徴とする。
【００２２】
また、請求項５記載の発明は、読み出しの基準クロックエッジと、書き込み時のデータ入力確定の基準クロックエッジとを有し、前記読み出しの基準クロックエッジと、前記書き込み時のデータ確定の基準クロックエッジは、外部から入力されるクロック、もしくは外部信号を基準に生成される内部クロックのエッジであり、前記読み出しの基準クロックエッジと、前記書き込み時のデータ確定の基準クロックエッジは前記外部から入力されるクロックもしくは前記内部クロックの異なるエッジであり、読み出し時は前記読み出しの基準クロックエッジを基準に一定期間のみワード線を活性状態にし、書き込み時は前記データ入力確定の基準クロックエッジを基準に一定期間のみ前記ワード線を活性状態にする手段を備えたことを特徴とする。
【００２３】
加えて、請求項６記載の発明は、請求項１、２、３、４又は５記載の半導体記憶装置において、メモリセルへデータを書き込み時、カラムスイッチにより選択されたビット線対の電位が前記メモリセルに前記データを書き込むのに必要な電位に達した後、書き込みに必要な一定期間のみ書き込み対象のワード線を活性状態にする手段を備えたことを特徴とする。
【００２４】
更に加えて、請求項７記載の発明は、請求項１、２、３、４、５又は６記載の半導体記憶装置において、前記半導体記憶装置におけるメモリセルは、スタティック型メモリセルアレイにより構成され、ワード線により選択されたメモリセルのデータをビット線対を介して読み出し、入力データをカラムスイッチにより選択された前記ビット線対を介して前記メモリセルに書き込むことを特徴とする。
【００２５】
以上の構成により、請求項１、６及び７記載の発明の半導体記憶装置では、読み出し時は、第１のクロックエッジを基準に一定期間のみワード線を活性状態にすることで、スタティック型メモリセルのデータをビット線対を介して読み出す。一方書き込み時は、カラムスイッチにより選択されたビット線対の電位が前記メモリセルに前記データを書き込むのに必要な電位に達した後、第２のクロックエッジを基準に一定期間のみワード線を活性状態にする。これにより書き込み時においてもカラムスイッチにより選択されていないビット線対の振幅を抑えることができ、半導体記憶装置の低消費電力化を実現できる。
【００２６】
また、請求項２記載の発明では、読み出し時は第１のクロックエッジを基準に、書き込み時は第２のクロックエッジを基準に発生する活性化パルスを用いて一定期間のみワード線を活性状態にすることで、請求項１記載の発明と同様の作用を奏する。
【００２７】
また、請求項３記載の発明では、読み出し時は第１のクロックエッジから一定期間後にワード線を非活性状態にし、書き込み時は第１のクロックエッジから第２のクロックエッジまでの期間ワード線を非活性状態にして、第２のクロックエッジから一定期間のみワード線を活性状態にすることで、請求項１記載の発明と同様の作用を奏する。
【００２８】
また、請求項４記載の発明では、位相のずれた２種類のクロックを用い、読み出し時は第１及び第２のクロックの第１エッジを基準に、書き込み時は第１及び第２のクロックの第２エッジを基準に一定期間のみワード線を活性状態にすることで、請求項１記載の発明と同様の作用を奏する。
【００２９】
また、請求項５記載の発明では、外部入力クロックもしくは内部生成クロックを用い、読み出し時は読み出しの基準クロックエッジを基準に、書き込み時はデータ入力確定の基準クロックエッジを基準に一定期間のみワード線を活性状態にすることで、請求項１記載の発明と同様の作用を奏する。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に基づいて説明する。
【００３１】
図１は、本発明の第１の実施の形態である半導体記憶装置の構成例を示すブロック図である。図１において、１はメモリセルアレイ、２はカラムスイッチ、３はデータ入力バッファ、４はセンス回路、５はデータ出力バッファ、６はワード線ドライバ、７は制御回路であり、ＡＤはアドレス信号、ＣＬＫはクロック入力、ＤＯＵＴはデータ出力バッファ５から出力されるデータ出力、ＤＩＮはデータ入力バッファ３に入力されるデータ入力である。さらに、メモリセルアレイ１は、特に制限はないが、ｍ行ｎ列のマトリックスに構成されている例を示してあり、１０１はメモリセル、ＷＬ１、ＷＬ２〜ＷＬｍはワード線、ＢＬ１、ＢＬ２〜ＢＬｎとＢＬ１Ｂ、ＢＬ２Ｂ〜ＢＬｎＢはそれぞれビット線対である。図２は、図１で示した半導体記憶装置の読み出し時と書き込み時の場合における主要部分の概略タイミング波形を示している。
【００３２】
以上のように構成された本実施の形態の半導体記憶装置は、読み出し時はクロックＣＬＫの立ち上がりエッジを基準に一定期間ワード線ＷＬを活性状態にし、書き込み時はクロックＣＬＫの立ち下がりエッジを基準に一定期間のみワード線ＷＬを活性状態にする。以下、動作の詳細を説明する。
【００３３】
読み出し書き込み時における動作は従来例で示した通常のスタティックＲＡＭの一般的な動作と同じである。
【００３４】
ワード線ＷＬはクロックＣＬＫと書き込み制御信号ＷＥが入力される制御回路７によって制御される。制御回路７には読み出し時パルス発生回路と書き込み時パルス発生回路とが含まれており、制御回路７によって読み出し時と書き込み時に異なるパルスを発生させ、ワード線ＷＬを制御する。読み出し時は、クロックＣＬＫの第１エッジを基準に一定期間のみワード線が活性状態になるよう制御される。一方、書き込み時は、データ入力ＤＩＮはクロックＣＬＫの第２エッジを基準に確定され、ワード線ＷＬはクロックＣＬＫの第２エッジを基準に一定期間のみ活性状態になるよう制御される。
【００３５】
さらに具体的な読み出し時と書き込み時の場合における主要部分の概略タイミング波形を図２以降を参照しながら詳しく説明する。
【００３６】
図２において、読み出し時は、ワード線ＷＬはクロックＣＬＫの第１エッジを基準に発生する活性化パルスにより一定期間のみ活性状態にされる。これは、スタティックＲＡＭでよく用いられているアドレスの遷移を検出してパルスを発生する手法をクロックＣＬＫの第１エッジに関して用いること等で実現できる。一方、書き込み時は、データ入力ＤＩＮはクロックＣＬＫの第２エッジを基準に確定される為に、クロックＣＬＫの第１エッジを基準には活性化パルスを発生させず、クロックＣＬＫの第２エッジを基準に活性化パルスを発生させて一定期間のみワード線ＷＬを活性状態にする。これも、スタティックＲＡＭでよく用いられているアドレスの遷移を検出してパルスを発生する手法をクロックＣＬＫの第２エッジに関して用いること等で実現できる。
【００３７】
なお、従来例と同様、ビット線対ＢＬ、ＢＬＢは、ワード線ＷＬが非活性状態の時には電源電圧にプリチャージされるが、プリチャージ制御に関しては図には記していず、説明を省略する。
【００３８】
読み出し時のビット線対ＢＬ、ＢＬＢの振幅の減少は従来例の図８（ｂ）と同様である。一方書き込み時は、カラムスイッチ２によって選択されたビット線対ＢＬ、ＢＬＢにはデータ入力バッファ３によりデータ入力ＤＩＮに応じたデータが伝達される。しかし、ワード線ＷＬはまだ非活性状態であるので、メモリセル１０１にデータは書き込まれず、またカラムスイッチ２により選択されていないビット線対ＢＬ、ＢＬＢは、プリチャージ状態のままで振幅しない。その後、データ入力ＤＩＮが確定し、クロックＣＬＫの第２エッジを基準に一定期間のみワード線ＷＬが活性状態になると、カラムスイッチ２によって選択されたビット線対ＢＬ、ＢＬＢに既に伝達されていたデータがメモリセル１０１に書き込まれる。この時カラムスイッチ２により選択されていないビット線対ＢＬ、ＢＬＢは読み出し状態になるが、ワード線ＷＬの活性期間が短い為、振幅は極めて小さい。そしてすぐにプリチャージ状態に戻る。
【００３９】
図３は、図２で示した本発明の第１の実施の形態とは制御回路７によるワード線ＷＬの制御の仕方が異なる場合の読み出し書き込み時の概略波形を示す図である。
【００４０】
図２で示した実施の形態の場合、書き込み時はクロックＣＬＫの第２エッジを基準に活性化パルスを発生している為、ワード線ＷＬは本来プリチャージ期間であるクロックＣＬＫが“Ｌ（ロー）”の期間に活性状態になり、書き込み後ワード線ＷＬが非選択状態に戻るタイミングが遅くなり、その後のビット線対ＢＬ、ＢＬＢのプリチャージに要する期間が短くなってしまい、次のサイクルでの動作に間に合わない可能性がある。
【００４１】
そこで図３に示した実施の形態では、ワード線ＷＬはクロックＣＬＫに同期して遅延を持った状態（破線で示す）から、読み出し時は、クロックＣＬＫの第１エッジから一定期間後にワード線ＷＬを非活性状態にし、一方書き込み時は、クロックＣＬＫの第１エッジから第２エッジまでの期間はワード線ＷＬを非活性状態にして、クロックＣＬＫの第２エッジから一定期間のみワード線ＷＬを活性状態にするように制御回路７により制御する。
【００４２】
これにより図３に示した実施の形態では、図２で示した実施の形態の場合より書き込み後ワード線ＷＬが非選択状態に戻るタイミングが早くなり、次のサイクルまでに十分プリチャージが可能である。書き込み時、カラムスイッチ２により選択されていないビット線対ＢＬ、ＢＬＢの振幅を極めて小さくできることは図２で示した実施の形態の場合と同様である。
【００４３】
図４は、図３で示した様なワード線ＷＬの制御を行う為の、波形発生の制御回路７の中の読み出し時パルス発生回路と書き込み時パルス発生回路の一例を示す図である。
【００４４】
この回路は、クロックＣＬＫと書き込み制御信号ＷＥの状態により、図３に示した様な、読み出し時、ワード線ＷＬはクロックＣＬＫの第１エッジから一定期間後に非活性状態になり、書き込み時は、クロックＣＬＫの第１エッジから第２エッジまでの期間はワード線ＷＬを非活性状態にして、クロックＣＬＫの第２エッジから一定期間のみワード線ＷＬを活性状態にする様な制御信号を発生する。
【００４５】
以上のように本実施の形態の半導体記憶装置によれば、読み出し時は、第１のクロックエッジを基準に一定期間のみワード線ＷＬを活性状態にする。一方書き込み時は、カラムスイッチ２により選択されたビット線対ＢＬ、ＢＬＢの電位がメモリセル１０１にデータを書き込むのに必要な電位に達した後、第２のクロックエッジを基準に一定期間のみワード線ＷＬを活性状態にする。これにより書き込み時においてもカラムスイッチ２により選択されていないビット線対ＢＬ、ＢＬＢの振幅を極めて小さくすることができる。その為、書き込み完了後のビット線充電電流を大幅に減らすことができ、半導体記憶装置の低消費電力化を実現することができる。
【００４６】
図５は、本発明の第２の実施の形態である半導体記憶装置の読み出し書き込み時の概略波形を示す図である。
【００４７】
図５においてクロック入力は位相、デューティ比（クロックの“Ｈ（ハイ）”“Ｌ（ロー）”期間の比率）の違うクロック１ＣＬＫ１、クロック２ＣＬＫ２の２つのクロック入力があり、クロック１ＣＬＫ１、クロック２ＣＬＫ２両方のクロックエッジを使ってワード線ＷＬの活性化期間を制御している点を除けば、動作及びその効果は、上記図１から図４で示した第１の実施の形態と全く同じである。
【００４８】
図６は、本発明の第３の実施の形態である半導体記憶装置の読み出し書き込み時の概略波形を示す図である。
【００４９】
図６において、クロックＣＬＫは、外部から入力される制御クロック、もしくは外部信号を基準に、例えばアドレス信号ＡＤの遷移を検出する等の手法により生成される内部クロックである。この図においては、読み出しの基準クロックエッジはタイミングｔ１ｒであり、書き込み時のデータ入力ＤＩＮ確定の基準クロックエッジはタイミングｔ２ｗである。読み出し時は、読み出しの基準クロックエッジ（ｔ１ｒ）を基準に一定期間のみワード線ＷＬを活性状態にする。一方書き込み時は、データ入力確定の基準クロックエッジ（ｔ２ｗ）を基準に一定期間のみワード線ＷＬを活性状態にする。この基準となるクロックエッジが異なる点を除けば、動作及びその効果は、上記図１から図４で示した第１の実施の形態と全く同じである。
【００５０】
なお、ワード線ＷＬの活性化期間の制御手法、制御回路は図１から図６に示した構成に限られるものでは無い。
【００５１】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、読み出し時は、第１のクロックエッジを基準に一定期間のみワード線を活性状態にし、一方書き込み時は、カラムスイッチにより選択されたビット線対の電位が前記メモリセルに前記データを書き込むのに必要な電位に達した後、第２のクロックエッジを基準に一定期間のみワード線を活性状態にする。これにより書き込み時においてもカラムスイッチにより選択されていないビット線対の振幅を極めて小さくすることができる。それにより、書き込み完了後のビット線充電電流を大幅に減らすことができ、半導体記憶装置の低消費電力化を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態である半導体記憶装置の構成例を示すブロック図
【図２】本発明の第１の実施の形態の半導体記憶装置の読み出し書き込み時の概略波形を示す図
【図３】図２と異なる制御の場合における読み出し書き込み時の概略波形を示す図
【図４】図３に示した波形発生の為の制御回路の一例を示す図
【図５】本発明の第２の実施の形態の半導体記憶装置の読み出し書き込み時の概略波形を示す図
【図６】本発明の第３の実施の形態の半導体記憶装置の読み出し書き込み時の概略波形を示す図
【図７】従来の半導体記憶装置の構成例を示すブロック図
【図８】従来の半導体記憶装置の読み出し書き込み時の概略波形を示す図
【符号の説明】
１  メモリセルアレイ
２  カラムスイッチ
３  データ入力バッファ
４  センス回路
５  データ出力バッファ
６  ワード線ドライバ
７  制御回路
８  制御回路
１０１  メモリセル
【図１】
0003606041.tif 000002
【図２】
0003606041.tif 000003
【図３】
0003606041.tif 000004
【図４】
0003606041.tif 000005
【図５】
0003606041.tif 000006
【図６】
0003606041.tif 000007
【図７】
0003606041.tif 000008
【図８】
0003606041.tif 000009