(57)【特許請求の範囲】
【請求項１】
活性層と、該活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えた電界効果トランジスタにおいて、
上記第１ゲート電極は、上記活性層に接する下層と、該下層上に形成された該下層を構成する材料より抵抗率の低い導電性材料よりなりゲート長方向における長さが該下層より長い上層とからなる断面Ｔ字型の電極であり、
上記第２ゲート電極は、ゲート長方向における長さがその上端と下端間で一定となる断面矩形形状の電極であることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記活性層は、その表面にゲートリセスが形成されたものであり、
上記第１ゲート電極は、上記ゲートリセス内に形成されていることを特徴とする電界効果トランジスタ。
【請求項３】
活性層と、該活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えた電界効果トランジスタにおいて、
上記活性層は、その表面において、上記ソース電極と上記ドレイン電極との間に第１ゲート第１段リセス，該第１ゲート第１段リセス内に第１ゲート第２段リセス，及び上記第１ゲート第１段リセスと上記ドレイン電極との間に上記第１ゲート第２段リセスの上記第１ゲート第１段リセスの底面からの深さと同じ深さの第２ゲートリセスが形成されているものであり、
上記第１ゲート電極は、上記第１ゲート第２段リセス内に形成され、上記活性層表面に接する下層と、該下層上に形成された該下層より抵抗率が小さい導電性材料よりなる上層とからなるものであり、
上記第２ゲート電極は、上記第２ゲートリセス内に形成されていることを特徴とする電界効果トランジスタ。
【請求項４】
活性層と、該活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間に形成された第１ゲート電極とを備えた電界効果トランジスタにおいて、
上記第１ゲート電極は、上記活性層と接する下層と、該下層上に形成された該下層を構成する材料より抵抗率の低い導電性材料からなりゲート長方向における長さが該下層より長い上層とからなるものであり、
上記ドレイン電極と上記第１ゲート電極との間の上記活性層表面に形成され、上記活性層の導電型と逆の導電型を有する、上記活性層を流れる電流を制御するための導電層を備えたことを特徴とする電界効果トランジスタ。
【請求項５】
活性層と、該活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えた電界効果トランジスタにおいて、
当該電界効果トランジスタの中央よりゲート幅方向における一方の側の領域では、上記第１ゲート電極は、上記活性層に接する下層と、該下層上に形成された該下層を構成する材料より抵抗率の低い導電性材料よりなりゲート長方向における長さが該下層より長い上層とからなる断面Ｔ字型の電極であり、上記第２ゲート電極は、ゲート長方向における長さがその上端と下端間で一定となる断面矩形形状の電極であり、
上記ゲート幅方向における他方の側の領域では、上記第１ゲート電極は上記矩形電極であり、上記第２ゲート電極は上記Ｔ字型電極であることを特徴とする電界効果トランジスタ。
【請求項６】
半導体基板上に活性層を形成する工程と、
該活性層上のソース電極形成領域とドレイン電極形成領域との間に、第１ゲート電極下層を上記ソース電極形成領域側に位置するように形成し、第２ゲート電極を上記ドレイン電極形成領域側に位置するように形成する工程と、
全面に第１の絶縁膜を堆積し、該第１の絶縁膜上にその表面が平坦となる第２の絶縁膜を堆積する工程と、
上記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層部をエッチングして上記第１の絶縁膜の表面に上記第１ゲート電極下層の上面，及び上記第２ゲート電極の上面を露出させる工程と、
上記第１の絶縁膜，及び第２ゲート電極の上に、上記第１ゲート電極下層上にのみ該第１ゲート電極下層より幅の広い開口部を有するレジストを形成した後、全面に上記第１ゲート電極下層を構成する材料より抵抗率の低い導電性材料を堆積し、さらに上記レジストを除去して、上記第１ゲート電極下層上にゲート長方向における長さが上記第１ゲート電極下層より長い上記導電性材料よりなる第１ゲート電極上層を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【請求項７】
請求項６に記載の電界効果トランジスタの製造方法において、
上記活性層を形成する工程の後、上記第１ゲート電極下層及び上記第２ゲート電極を形成する工程の前に、上記活性層表面の上記ソース電極形成領域と上記ドレイン電極形成領域との間の第１ゲート電極を形成すべき領域にゲートリセスをエッチングにより形成する工程を含み、
上記第１ゲート電極下層，及び上記第２ゲート電極を形成する工程は、上記第１ゲート電極下層を上記ゲートリセス内に形成し、上記第２ゲート電極を上記ゲートリセスと上記ドレイン電極との間に形成するものであることを特徴とする電界効果トランジスタの製造方法。
【請求項８】
請求項７に記載の電界効果トランジスタの製造方法において、
上記ゲートリセスを形成する工程の後、上記第１ゲート電極下層，及び上記第２ゲート電極を形成する工程の前に、上記活性層上の全面に絶縁膜を堆積した後、異方性エッチングにより該絶縁膜をエッチングして、上記ゲートリセスの側壁にサイドウォールを形成する工程を含み、
上記第１ゲート電極下層，及び上記第２ゲート電極を形成する工程は、全面に上記第１ゲート電極下層を構成する導電性材料膜を堆積し、該導電性材料膜上の上記第１ゲート電極下層，及び上記第２ゲート電極を形成すべき領域にレジストを形成し、該レジストをマスクとして該導電性材料膜をエッチングし、該レジストを除去することにより上記第１ゲート電極下層，及び上記第２ゲート電極を形成するものであることを特徴とする電界効果トランジスタの製造方法。
【請求項９】
半導体基板上に活性層を形成する工程と、
該活性層の表面のソース電極形成領域とドレイン電極形成領域との間にエッチングにより第１ゲート第１段リセスを形成する工程と、
活性層表面の全面に、第１の絶縁膜を堆積した後、上記第１ゲート第１段リセス内の第１ゲート電極を形成すべき領域，及び上記第１ゲート第１段リセスと上記ドレイン電極形成領域との間の第２ゲート電極を形成すべき領域の上記第１の絶縁膜をエッチングし、さらに該第１の絶縁膜をマスクとして上記活性層をエッチングして、上記第１ゲート第１段リセス内に第１ゲート第２段リセスを、上記第１ゲート第１段リセスと上記ドレイン電極形成領域との間に第２ゲートリセスを形成する工程と、
全面に第２の絶縁膜を堆積し、該第２の絶縁膜に対して異方性エッチングを行い、上記第１ゲート第２段リセスの側壁及び上記第２ゲートリセスの側壁に上記第２の絶縁膜からなるサイドウォールを形成する工程と、
全面に第１の導電性材料膜，及び該第１の導電性材料より抵抗率の小さい導電性材料からなる第２の導電性材料膜を順次堆積した後、上記第１ゲート電極形成領域，及び上記第２ゲート電極形成領域にのみ上記第１の導電性材料膜及び上記第２の導電性材料膜を残すように、上記第２の導電性材料膜及び上記第１の導電性材料膜を順次エッチングして、上記第１導電性材料膜及び上記第２導電性材料膜からなる上記第１ゲート電極を上記第１ゲート第２段リセス内に形成するとともに、上記第１導電性材料膜及び上記第２導電性材料膜からなる上記第２ゲート電極を上記第２ゲートリセス内に形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【請求項１０】
半導体基板上に活性層を形成した後、該活性層上に、第１ゲート電極下層を、ソース電極形成領域とドレイン電極形成領域との間に位置するように形成する工程と、
上記第１ゲート電極下層と上記ドレイン電極形成領域との間の上記活性層表面に、上記活性層の導電型と逆の導電型を有する、上記活性層を流れる電流を制御するための導電層を形成する工程と、
全面に第１の絶縁膜を堆積させ、この後全面にその表面が平坦化するように第２の絶縁膜を堆積する工程と、
上記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層部をエッチングして上記第１の絶縁膜の表面に上記第１ゲート電極下層の上面を露出させる工程と、
上記第１の絶縁膜上に、上記第１ゲート電極下層上にのみ該第１ゲート電極下層より幅の広い開口部を有するレジストを形成する工程と、
全面に上記第１ゲート電極下層を構成する材料より抵抗率の低い導電性材料を堆積した後、上記レジストを除去して、上記第１ゲート電極下層上にゲート長方向における長さが上記第１ゲート電極下層より長い上記導電性材料よりなる第１ゲート電極上層を形成する工程とを含むことを特徴とする電界効果トランジスタの製造方法。
【請求項１１】
請求項１０に記載の電界効果トランジスタの製造方法において、
上記導電層を形成する工程は、上記第１ゲート電極下層と上記ドレイン電極形成領域との間に開口部を有するレジストを形成し、このレジストをマスクとして上記活性層の導電型と逆の導電型の不純物をイオン注入して、上記開口部に露出した上記活性層表面に上記導電層を形成するものであることを特徴とする電界効果トランジスタの製造方法。
【請求項１２】
請求項１０に記載の電界効果トランジスタの製造方法において、
上記第１ゲート電極下層を形成する工程の後、上記導電層を形成する工程の前に、上記第１ゲート電極下層の側面に絶縁膜からなるサイドウォールを形成する工程を含み、
上記導電層を形成する工程は、上記第１ゲート電極下層と上記ドレイン電極形成領域との間に、上記第１ゲート電極下層の一部，上記第１ゲート電極下層の上記ドレイン電極形成領域側に形成された上記サイドウォール，及び上記導電層を形成すべき領域に開口部を有するレジストを形成し、このレジストをマスクとして上記活性層の導電型と逆の導電型の不純物をイオン注入して、上記開口部に露出した上記活性層表面に上記導電層を形成するものであることを特徴とする電界効果トランジスタの製造方法。
【請求項１３】
請求項１０に記載の電界効果トランジスタの製造方法において、
上記導電層を形成する工程は、上記第１ゲート電極下層と上記ドレイン電極形成領域との間に開口部を有する絶縁膜を形成し、該絶縁膜をマスクとして上記活性層の導電型と逆の導電型の不純物を上記活性層に拡散して、上記開口部に露出した上記活性層表面に上記導電層を形成するものであることを特徴とする電界効果トランジスタの製造方法。
【請求項１４】
請求項１０に記載の電界効果トランジスタの製造方法において、
上記導電層を形成する工程は、上記第１ゲート電極下層と上記ドレイン電極形成領域との間の上記導電層を形成すべき領域に上記活性層の導電型と逆の導電型の不純物を集束イオンビームによりイオン注入して、上記活性層表面に上記導電層を形成するものであることを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電界効果トランジスタ（以下、ＦＥＴと記す）に関し、特に二つのゲート電極を備えたデュアルゲートＦＥＴに関するものである。
【０００２】
【従来の技術】
図１４に従来のデュアルゲートＦＥＴの断面図を示す。このデュアルゲートＦＥＴは、半絶縁性ＧａＡｓ基板１上に形成されたｎ型ＧａＡｓ活性層２と、この活性層２にオーミック接触するように形成された厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びドレイン電極６と、これらの電極の間のソース電極側に形成された第１ゲート電極１０３と、ドレイン電極側に形成された第２ゲート電極１０４とを備えたものである。なお、ゲート電極１０３，１０４はｎ型ＧａＡｓ活性層２とショットキー接触している。デュアルゲートＦＥＴを増幅器に用いる場合は、第１ゲート電極１０３に高周波信号を入力し、第２ゲート電極にはソース−ドレイン間の電流を制御するための直流電圧を印加し、また、このＦＥＴをミキサに用いる場合は、第１ゲート電極，第２ゲート電極のいずれにも高周波信号を入力する。
【０００３】
デュアルゲートＦＥＴにおいて、雑音の低減あるいは効率の向上を図るためには、ゲート抵抗を小さくする必要がある。このゲート抵抗低減のために、図１５に示すように、ＷＳｉからなるゲート電極下層３ｂ，４ｂと、ＷＳｉより抵抗率の小さいＡｕからなりゲート長方向における長さが上記ゲート電極下層より長いゲート電極上層３ａ，４ａとで構成された２層構造を有するゲート電極を用いることが行われていた。
【０００４】
この２層構造のゲート電極を備えたデュアルゲートＦＥＴは、以下のように作製される。まず、図１６（ａ）  に示すように、半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡｓ層をエピタキシャル成長させた後、イオン注入によりＦＥＴ形成領域以外の領域のｎ型ＧａＡｓ層を絶縁化してｎ型ＧａＡｓ活性層２を形成し、この活性層２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びドレイン電極６を蒸着・リフトオフにより形成し、さらに第１ゲート電極下層３ｂ，及び第２ゲート電極下層４ｂを形成する。ただし、ソース電極５，及びドレイン電極６は、活性層２とオーミック接触するように形成され、第１ゲート電極下層３ｂ，及び第２ゲート電極下層４ｂは、活性層２とショットキー接触するように形成される。
【０００５】
次に、図１６（ｂ）  に示すように、全面にプラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯＮ膜７を堆積し、さらにこのＳｉＯＮ膜７上の全面に厚さ３００ｎｍのＳｉＯ膜８をプラズマＣＶＤ法によりその表面が平坦となるように形成する。この後、図１６（ｄ）  に示すように、ＳｉＯ膜６の全層，及びＳｉＯＮ膜７の上層部分をエッチングして、ＳｉＯＮ膜７表面に第１ゲート電極下層３ｂ，及び第２ゲート電極下層４ｂの上面を露出させる。
【０００６】
次に、図１６（ｅ）  に示すように、第１ゲート電極下層３ｂ及び第２ゲート電極下層４ｂ上の領域にこれら下層より幅の広い開口部を有するレジスト９を形成し、全面にゲート電極上層となるＡｕをスパッタ法により堆積し、レジスト９を除去した後、ＳｉＯＮ膜７を緩衝フッ酸（ＢＨＦ）によりエッチングして、図１５に示した２層構造を有するゲート電極を備えたデュアルゲートＦＥＴが作製される。
【０００７】
【発明が解決しようとする課題】
上記のように従来のデュアルゲートＦＥＴにおいては、図１５に示したように、ゲート抵抗低減のためゲート電極を２層構造とすることが行われていた。このＦＥＴにおいては、ソース電極−第１ゲート電極間隔Ｌｇ１ｓ  ＝２．０μｍ，第１ゲート電極長Ｌｇ１＝０．５μｍ，第１ゲート電極−第２ゲート電極間隔Ｌｇ１ｇ２＝２．０μｍ，第２ゲート電極長Ｌｇ２＝０．５μｍ，第２ゲート電極−ドレイン電極間隔Ｌｇ２ｄ  ＝２．０μｍであり、また第１ゲート電極上層長Ｌｇ  １ｕ  ＝２．０μｍ，第２ゲート電極上層長Ｌｇ  １ｕ  ＝２．０μｍである。従って、ソース電極−ドレイン電極間距離Ｌｓｄは７．０μｍとなり、また第１ゲート電極−ドレイン電極間距離Ｌｇ１ｄ  は４．５μｍとなっている。このＦＥＴにおいては、第１ゲート電極３，第２ゲート電極４がともにゲート長方向における長さがゲート電極下層３ｂ，４ｂより長い上層３ａ，４ａを有しているため、上記の図１４に示したゲート電極が単層の電極であるＦＥＴと比較して、ソース電極−ドレイン電極間隔が大きくなっており、このためＦＥＴサイズが大きくなり、また、第１ゲート電極−ドレイン電極間の距離が大きくなっているため、寄生ドレイン抵抗が大きくなり、高周波特性に悪影響を与えていた。
【０００８】
この発明は上記の問題に鑑みなされたものであり、ＦＥＴのサイズの増大，及び寄生ドレイン抵抗の増加を最小限に抑えながら、ゲート抵抗を低減したデュアルゲートＦＥＴ，及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明（請求項１）に係るＦＥＴは、活性層と、この活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えたＦＥＴにおいて、上記第１ゲート電極を、上記活性層に接する下層と、この下層上に形成されたこの下層を構成する材料より抵抗率の低い導電性材料よりなりゲート長方向における長さがこの下層より長い上層とからなる断面Ｔ字型の電極とし、上記第２ゲート電極を、ゲート長方向における長さがその上端と下端間で一定となる断面矩形形状の電極としたものである。
【００１０】
この発明（請求項２）に係るＦＥＴは、上記のＦＥＴ（請求項１）において、上記活性層を、その表面にゲートリセスが形成されたものとし、上記第１ゲート電極を、上記ゲートリセス内に形成されるようにしたものである。
【００１１】
この発明（請求項３）に係るＦＥＴは、活性層と、この活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えたＦＥＴにおいて、上記活性層を、その表面において、上記ソース電極と上記ドレイン電極との間に第１ゲート第１段リセス，この第１ゲート第１段リセス内に第１ゲート第２段リセス，及び上記第１ゲート第１段リセスと上記ドレイン電極との間に上記第１ゲート第２段リセスの上記第１ゲート第１段リセスの底面からの深さと同じ深さの第２ゲートリセスが形成されているものとし、上記第１ゲート電極を、上記第１ゲート第２段リセス内に形成され、上記活性層表面に接する下層と、この下層上に形成されたこの下層より抵抗率が小さい導電性材料よりなる上層とからなるものとし、上記第２ゲート電極を、上記第２ゲートリセス内に形成されているものとしたものである。
【００１２】
この発明（請求項４）に係るＦＥＴは、活性層と、この活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間に形成された第１ゲート電極とを備えたＦＥＴにおいて、上記第１ゲート電極を、上記活性層と接する下層と、この下層上に形成されたこの下層を構成する材料より抵抗率の低い導電性材料からなりゲート長方向における長さがこの下層より長い上層とからなるものとし、上記ドレイン電極と上記第１ゲート電極との間の上記活性層表面に形成され、上記活性層の導電型と逆の導電型を有する、上記活性層を流れる電流を制御するための導電層を備えるようにしたものである。
【００１３】
この発明（請求項５）に係るＦＥＴは、活性層と、この活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えたＦＥＴにおいて、このＦＥＴの中央よりゲート幅方向における一方の側の領域では、上記第１ゲート電極を、上記活性層に接する下層と、この下層上に形成されたこの下層を構成する材料より抵抗率の低い導電性材料よりなりゲート長方向における長さがこの下層より長い上層とからなる断面Ｔ字型の電極とし、上記第２ゲート電極を、ゲート長方向における長さがその上端と下端間で一定となる断面矩形形状の電極とし、上記ゲート幅方向における他方の側の領域では、上記第１ゲート電極を上記矩形電極とし、上記第２ゲート電極を上記Ｔ字型電極としたものである。
【００１４】
この発明（請求項６）に係るＦＥＴの製造方法は、半導体基板上に活性層を形成する工程と、この活性層上のソース電極形成領域とドレイン電極形成領域との間に、第１ゲート電極下層を上記ソース電極形成領域側に位置するように形成し、第２ゲート電極を上記ドレイン電極形成領域側に位置するように形成する工程と、全面に第１の絶縁膜を堆積し、この第１の絶縁膜上にその表面が平坦となる第２の絶縁膜を堆積する工程と、上記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層部をエッチングして上記第１の絶縁膜の表面に上記第１ゲート電極下層の上面，及び上記第２ゲート電極の上面を露出させる工程と、上記第１の絶縁膜，及び第２ゲート電極の上に、上記第１ゲート電極下層上にのみこの第１ゲート電極下層より幅の広い開口部を有するレジストを形成した後、全面に上記第１ゲート電極下層を構成する材料より抵抗率の低い導電性材料を堆積し、さらに上記レジストを除去して、上記第１ゲート電極下層上にゲート長方向における長さが上記第１ゲート電極下層より長い上記導電性材料よりなる第１ゲート電極上層を形成する工程とを含むものである。
【００１５】
この発明（請求項７）に係るＦＥＴの製造方法は、上記のＦＥＴの製造方法（請求項６）において、上記活性層を形成する工程の後、上記第１ゲート電極下層及び上記第２ゲート電極を形成する工程の前に、上記活性層表面の上記ソース電極形成領域と上記ドレイン電極形成領域との間の第１ゲート電極を形成すべき領域にゲートリセスをエッチングにより形成する工程を含み、上記第１ゲート電極下層，及び上記第２ゲート電極を形成する工程を、上記第１ゲート電極下層を上記ゲートリセス内に形成し、上記第２ゲート電極を上記ゲートリセスと上記ドレイン電極との間に形成するものとしたものである。
【００１６】
この発明（請求項８）に係るＦＥＴの製造方法は、上記のＦＥＴの製造方法（請求項７）において、上記ゲートリセスを形成する工程の後、上記第１ゲート電極下層，及び上記第２ゲート電極を形成する工程の前に、上記活性層上の全面に絶縁膜を堆積した後、異方性エッチングによりこの絶縁膜をエッチングして、上記ゲートリセスの側壁にサイドウォールを形成する工程を含み、上記第１ゲート電極下層，及び上記第２ゲート電極を形成する工程を、全面に上記第１ゲート電極下層を構成する導電性材料膜を堆積し、この導電性材料膜上の上記第１ゲート電極下層，及び上記第２ゲート電極を形成すべき領域にレジストを形成し、このレジストをマスクとしてこの導電性材料膜をエッチングし、このレジストを除去することにより上記第１ゲート電極下層，及び上記第２ゲート電極を形成するものとしたものである。
【００１７】
この発明（請求項９）に係るＦＥＴの製造方法は、半導体基板上に活性層を形成する工程と、この活性層の表面のソース電極形成領域とドレイン電極形成領域との間にエッチングにより第１ゲート第１段リセスを形成する工程と、活性層表面の全面に、第１の絶縁膜を堆積した後、上記第１ゲート第１段リセス内の第１ゲート電極を形成すべき領域，及び上記第１ゲート第１段リセスと上記ドレイン電極形成領域との間の第２ゲート電極を形成すべき領域の上記第１の絶縁膜をエッチングし、さらにこの第１の絶縁膜をマスクとして上記活性層をエッチングして、上記第１ゲート第１段リセス内に第１ゲート第２段リセスを、上記第１ゲート第１段リセスと上記ドレイン電極形成領域との間に第２ゲートリセスを形成する工程と、全面に第２の絶縁膜を堆積し、この第２の絶縁膜に対して異方性エッチングを行い、上記第１ゲート第２段リセスの側壁及び上記第２ゲートリセスの側壁に上記第２の絶縁膜からなるサイドウォールを形成する工程と、全面に第１の導電性材料膜，及びこの第１の導電性材料より抵抗率の小さい導電性材料からなる第２の導電性材料膜を順次堆積した後、上記第１ゲート電極形成領域，及び上記第２ゲート電極形成領域にのみ上記第１の導電性材料膜及び上記第２の導電性材料膜を残すように、上記第２の導電性材料膜及び上記第１の導電性材料膜を順次エッチングして、上記第１導電性材料膜及び上記第２導電性材料膜からなる上記第１ゲート電極を上記第１ゲート第２段リセス内に形成するとともに、上記第１導電性材料膜及び上記第２導電性材料膜からなる上記第２ゲート電極を上記第２ゲートリセス内に形成する工程とを含むものである。
【００１８】
この発明（請求項１０）に係るＦＥＴの製造方法は、半導体基板上に活性層を形成した後、この活性層上に、第１ゲート電極下層を、ソース電極形成領域とドレイン電極形成領域との間に位置するように形成する工程と、上記第１ゲート電極下層と上記ドレイン電極形成領域との間の上記活性層表面に、上記活性層の導電型と逆の導電型を有する、上記活性層を流れる電流を制御するための導電層を形成する工程と、全面に第１の絶縁膜を堆積させ、この後全面にその表面が平坦化するように第２の絶縁膜を堆積する工程と、上記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層部をエッチングして上記第１の絶縁膜の表面に上記第１ゲート電極下層の上面を露出させる工程と、上記第１の絶縁膜上に、上記第１ゲート電極下層上にのみこの第１ゲート電極下層より幅の広い開口部を有するレジストを形成する工程と、全面に上記第１ゲート電極下層を構成する材料より抵抗率の低い導電性材料を堆積した後、上記レジストを除去して、上記第１ゲート電極下層上にゲート長方向における長さが上記第１ゲート電極下層より長い上記導電性材料よりなる第１ゲート電極上層を形成する工程とを含むものである。
【００１９】
この発明（請求項１１）に係るＦＥＴの製造方法は、上記のＦＥＴの製造方法（請求項１０）において、上記導電層を形成する工程を、上記第１ゲート電極下層と上記ドレイン電極形成領域との間に開口部を有するレジストを形成し、このレジストをマスクとして上記活性層の導電型と逆の導電型の不純物をイオン注入して、上記開口部に露出した上記活性層表面に上記導電層を形成するものとしたものである。
【００２０】
この発明（請求項１２）に係るＦＥＴの製造方法は、上記のＦＥＴの製造方法（請求項１０）において、上記第１ゲート電極下層を形成する工程の後、上記導電層を形成する工程の前に、上記第１ゲート電極下層の側面に絶縁膜からなるサイドウォールを形成する工程を含み、上記導電層を形成する工程を、上記第１ゲート電極下層と上記ドレイン電極形成領域との間に、上記第１ゲート電極下層の一部，上記第１ゲート電極下層の上記ドレイン電極形成領域側に形成された上記サイドウォール，及び上記導電層を形成すべき領域に開口部を有するレジストを形成し、このレジストをマスクとして上記活性層の導電型と逆の導電型の不純物をイオン注入して、上記開口部に露出した上記活性層表面に上記導電層を形成するものとしたものである。
【００２１】
この発明（請求項１３）に係るＦＥＴの製造方法は、上記のＦＥＴの製造方法（請求項１０）において、上記導電層を形成する工程を、上記第１ゲート電極下層と上記ドレイン電極形成領域との間に開口部を有する絶縁膜を形成し、この絶縁膜をマスクとして上記活性層の導電型と逆の導電型の不純物を上記活性層に拡散して、上記開口部に露出した上記活性層表面に上記導電層を形成するものとしたものである。
【００２２】
この発明（請求項１４）に係るＦＥＴの製造方法は、上記のＦＥＴの製造方法（請求項１０）において、上記導電層を形成する工程を、上記第１ゲート電極下層と上記ドレイン電極形成領域との間の上記導電層を形成すべき領域に上記活性層の導電型と逆の導電型の不純物を集束イオンビームによりイオン注入して、上記開口部に露出した上記活性層表面に上記導電層を形成するものとしたものである。
【００２３】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１におけるＦＥＴ，及びその製造方法について説明する。
図１は、本実施の形態１のデュアルゲートＦＥＴの断面図である。このデュアルゲートＦＥＴは、半絶縁性ＧａＡｓ基板１上に形成されたｎ型ＧａＡｓ活性層２と、この活性層２にオーミック接触するように形成されたＡｕＧｅ／Ｎｉからなるソース電極５，及びドレイン電極６と、これらの電極の間のソース電極側に形成された第１ゲート電極３と、ドレイン電極側に形成された第２ゲート電極４とを備えたものであり、第１ゲート電極３は、ＷＳｉからなる第１ゲート電極下層３ｂと、Ａｕからなりゲート長方向における長さが上記下層３ｂより長い第１ゲート電極上層３ａとで構成された２層構造を有するＴ字型電極であり、第２ゲート電極４は、ＷＳｉからなる単層の矩形電極である。なお、ゲート電極３，及び４はｎ型ＧａＡｓ活性層２とショットキー接触している。このように、このデュアルゲートＦＥＴを増幅器に用いる場合に高周波信号が入力される第１ゲート電極３を上記のような２層構造とし、ソース−ドレイン電流を制御するための直流電圧が印加される第２ゲート電極を上記のような単層構造としている。
【００２４】
次に、上記の図１に示したデュアルゲートＦＥＴの製造方法について説明する。図２はこの製造方法を工程順に示した断面図である。まず、図２（ａ）  に示すように、半絶縁性ＧａＡｓ基板１上に厚さ５００ｎｍのｎ型ＧａＡｓ層をエピタキシャル成長させた後、ＦＥＴ形成領域以外の領域のｎ型ＧａＡｓ層をエッチングするか、またはＨのイオン注入により絶縁化してｎ型ＧａＡｓ活性層２を形成し、この活性層２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなり活性層２とオーミック接触するソース電極５，及びドレイン電極６を蒸着・リフトオフにより形成し、さらに厚さ３００ｎｍのＷＳｉからなる第１ゲート電極下層３ｂ，及び第２ゲート電極４を活性層２とショットキー接触するように形成する。図中では、ＦＥＴ領域の活性層のみを記載している。（他の図も同様。）なお、ｎ型ＧａＡｓ活性層２は、半絶縁性ＧａＡｓ基板表面のＦＥＴ形成領域にのみ選択的にｎ型不純物をイオン注入することにより形成してもよい。この際、イオン種としてＳｉ＋  を用い、加速電圧を１００ｋｅＶ  とすると、厚さ５００ｎｍのｎ型ＧａＡｓ活性層を形成することができる。
【００２５】
次に、図２（ｂ）  に示すように、全面にプラズマＣＶＤ法により厚さ２００ｎｍのＳｉＯＮ膜７を堆積し、さらにこのＳｉＯＮ膜７上の全面に厚さ３００ｎｍのＳｉＯ膜８をその表面が平坦となるようにプラズマＣＶＤ法により形成する。この後、図２（ｄ）  に示すように、ＳｉＯ膜８の全層，及びＳｉＯＮ膜７の上層部分をエッチングして、ＳｉＯＮ膜７表面に第１ゲート電極下層３ｂ，及び第２ゲート電極下層４ｂの上面を露出させる。
【００２６】
次に、図２（ｅ）  に示すように、第１ゲート電極下層３ｂ上の領域に、この下層３ｂより幅の広い開口部を有するレジスト９を形成し、全面にゲート電極上層となる厚さ７００ｎｍのＡｕをスパッタ法により堆積し、レジスト９を除去した後、ＳｉＯＮ膜７を緩衝フッ酸（ＢＨＦ）によりエッチングして、図１に示した２層構造を有する第１ゲート電極３を備えたデュアルゲートＦＥＴが作製される。
【００２７】
このようにして作製されたデュアルゲートＦＥＴにおいては、ソース電極−第１ゲート電極間隔Ｌｇ１ｓ  ＝１．０μｍ，第１ゲート電極長Ｌｇ１＝０．５μｍ，第１ゲート電極−第２ゲート電極間隔Ｌｇ１ｇ２＝１．２５μｍ，第２ゲート電極長Ｌｇ２＝０．５μｍ，第２ゲート電極−ドレイン電極間隔Ｌｇ２ｄ  ＝１．０μｍであり、また第１ゲート電極上層長Ｌｇ１ｕ  ＝２．０μｍである。従って、ソース電極−ドレイン電極間距離Ｌｓｄは４，２５μｍとなり、また第１ゲート電極−ドレイン電極間距離Ｌｇ１ｄ  は２．７５μｍとなり、前述の図１５に示した第１ゲート電極，第２ゲート電極をともに２層構造とした従来のデュアルゲートＦＥＴと比較して、Ｌｓｄで２．７５μｍ、Ｌｇ１ｄ  で１．７５μｍだけ短縮されている。
【００２８】
このように、本実施の形態１におけるデュアルゲートＦＥＴにおいては、第１ゲート電極３を上記の２層構造を有するＴ字型電極としているため、この第１ゲート電極のゲート抵抗を低減することができ、効率を向上させ、雑音を低減することができる。さらに、第２ゲート電極を、単層構造の矩形電極としたため、前述の図１５に示した第１ゲート電極，第２ゲート電極をともに２層構造とした従来のデュアルゲートＦＥＴと比較して、ＦＥＴサイズ，及び寄生ドレイン抵抗を低減することができる。
【００２９】
実施の形態２．
この発明の実施の形態２におけるＦＥＴ，及びその製造方法について説明する。
図３は、本実施の形態２におけるデュアルゲートＦＥＴの断面図である。なお、図１と同一部分には同一符号を付してその詳しい説明は省略する。このデュアルゲートＦＥＴは、その表面にゲートリセス１６が形成されたｎ型ＧａＡｓ活性層２と、ソース電極５，及びドレイン電極６と、上記ゲートリセス１６内に形成された第１ゲート電極３と、ゲートリセス１６とドレイン電極６の間に形成された第２ゲート電極４とを備えたものであり、第１ゲート電極３は、上記ゲートリセス１６内に形成されたＷＳｉからなる第１ゲート電極下層３ｂと、Ａｕからなりゲート長方向における長さが上記下層３ｂより長い第１ゲート電極上層３ａとで構成された２層構造を有する電極であり、第２ゲート電極４は、ＷＳｉからなる単層の断面矩形形状の電極である。
【００３０】
次に、本実施の形態２におけるデュアルゲートＦＥＴの製造方法について説明する。図４はこの製造方法の一例を工程順に示した断面図である。まず、半絶縁性ＧａＡｓ基板１上に、前述の実施の形態１で説明した方法と同様の方法を用いて、厚さ５００ｎｍのｎ型ＧａＡｓ層活性層２を形成する。この後、図４（ａ）  に示すように、ｎ型ＧａＡｓ活性層２表面の第１ゲート電極を形成すべき領域をエッチングして長さ２．０μｍ，深さ１００ｎｍのゲートリセス１６を形成する。
【００３１】
次に、全面に図４（ｂ）  に示すように、スパッタ法により厚さ２００ｎｍのＷＳｉ膜１８を堆積し、さらにゲートリセス１６上の領域，及び第２ゲート電極を形成すべき領域にレジスト１７を形成する。この後、このレジスト１７をマスクとしてＷＳｉ膜１８をエッチングして、図４（ｃ）  に示すように、ゲートリセス１６上にＷＳｉ１８を残すとともに、ＷＳｉ１８からなる第２ゲート電極４を形成する。この際、第２ゲート電極のゲート長は０．５μｍとなるようにする。
【００３２】
この後、レジスト１７を除去し、さらにゲートリセス１６上に残されたＷＳｉ膜１８上の第１ゲート電極下層を形成すべき領域及び上記第２ゲート電極４を被覆する領域にレジストを形成してＷＳｉ１８のエッチングを行い、レジストを除去することにより、図４（ｄ）  に示すように、ゲートリセス１６内に第１ゲート電極下層３ｂを形成する。この際、第１ゲート電極下層３ｂが活性層２と接する長さ、すなわち第１ゲート電極のゲート長は０．５μｍとなるようにする。
【００３３】
次に、前述の実施の形態１において説明した、図２に示した工程と同様の工程により、図４（ｅ）  に示すように、第１ゲート電極下層３ｂ上にＡｕからなる第１ゲート電極上層３ａを形成する。最後に、図４（ｆ）  に示すように、厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，ドレイン電極６を形成することにより、ゲートリセス１６内に第１ゲート電極３が設けられたデュアルゲートＦＥＴが完成する。
【００３４】
また、図５は本実施の形態２におけるデュアルゲートＦＥＴの製造方法の他の例を工程順に示した断面図である。まず、半絶縁性ＧａＡｓ基板１上に、上記の製造方法と同様に厚さ５００ｎｍのｎ型ＧａＡｓ活性層２を形成する。この後、図５（ａ）  に示すように、ｎ型ＧａＡｓ活性層２表面の第１ゲート電極を形成すべき領域をエッチングして長さ２．０μｍ，深さ１００ｎｍのゲートリセス１６を形成する。
【００３５】
次に、図５（ｂ）  に示すように、全面にＳｉＯ膜を堆積した後、このＳｉＯ膜に対して異方性エッチングを行い、ゲートリセス１６の側壁に厚さ０．７μｍのＳｉＯからなるサイドウォール１９を形成する。
【００３６】
次に、図５（ｃ）  に示すように、全面にスパッタ法により厚さ２００ｎｍのＷＳｉ膜１８を堆積し、さらに図５（ｄ）  に示すように、ゲートリセス１６上の領域，及び第２ゲート電極を形成すべき領域にレジスト２０を形成する。この後、このレジスト２０をマスクとしてＷＳｉ膜１８をエッチングし、さらにレジスト２０を除去して、図５（ｅ）  に示すように、ゲートリセス１６上にＷＳｉ１８からなる第１ゲート電極下層３ｂを形成するとともに、ＷＳｉ１８からなる第２ゲート電極４を形成する。この際、第１ゲート電極下層３ｂが活性層２と接する長さ、すなわち第１ゲート電極のゲート長は０．６μｍとなる。
【００３７】
この後、前述の実施の形態１において説明した、図２に示した工程と同様の工程により、図５（ｆ）  に示すように、第１ゲート電極下層３ｂ上にＡｕからなる第１ゲート電極上層３ａを形成する。最後に、厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，ドレイン電極６を形成することにより、ゲートリセス１６内に第１ゲート電極３が設けられたデュアルゲートＦＥＴが完成する。
【００３８】
このデュアルゲートＦＥＴにおいては、ソース電極−ドレイン電極間距離Ｌｓｄは４．２５μｍとなり、また第１ゲート電極−ドレイン電極間距離Ｌｇ１ｄ  は２．７５μｍとなり、これらはいずれも前述の図１５に示した第１ゲート電極，第２ゲート電極をともに２層構造としたＦＥＴの場合と比較して短縮されている。
【００３９】
このように、本実施の形態２におけるデュアルゲートＦＥＴでは、高周波信号が入力する第１ゲート電極３を、上記の２層構造を有するＴ字型電極としたため、この第１ゲート電極のゲート抵抗を低減することができ、これにより、効率を向上させ、雑音を低減することができる。さらに、第２ゲート電極４を上記の単層構造の矩形電極としているため、前述の図１５に示した第１ゲート電極，第２ゲート電極をともに２層構造としたＦＥＴと比較して、ＦＥＴサイズを低減でき、第１ゲート電極３とドレイン電極６との間の距離を短縮することができ、このため寄生ドレイン抵抗を約０．２Ω低減することができる。また、第１ゲート電極３をゲートリセス１６内に形成しているため、第１ゲート電極３と活性層２との接触面を第２ゲート電極４と活性層２との接触面より１００ｎｍ深い位置とすることができ、これにより、第２ゲート電極４下の活性層中に広がる電荷空乏層によるドレイン電流の低減を抑制することができる。
【００４０】
実施の形態３．
この発明の実施の形態３におけるデュアルゲートＦＥＴ，及びその製造方法について説明する。
図６は、本実施の形態３におけるデュアルゲートＦＥＴの断面図である。なお、図１，３と同一部分には同一符号を付してその詳しい説明は省略する。このデュアルゲートＦＥＴにおいては、ｎ型ＧａＡｓ活性層２の表面に、ソース電極５，及びドレイン電極６が設けられ、さらにソース電極５とドレイン電極６の間に深さが５０ｎｍの第１ゲート第１段リセス１６０が設けられ、この第１ゲート第１段リセス１６０内にこのリセスの底面からの深さが５０ｎｍの第１ゲート第２段リセス１６１が設けられ、さらに上記第１ゲート第１段リセス１６０とドレイン電極６との間に深さ５０ｎｍの第２ゲートリセス１６２が設けられ、上記第１ゲート第２段リセス１６１内に、上記活性層２表面に接する厚さ３００ｎｍのＷＳｉ層（下層）２６と厚さ７００ｎｍのＡｕ層（上層）２５とから構成される第１ゲート電極３が設けられ、また第２ゲートリセス１６２内に、上記第１ゲート電極と同様の厚さ３００ｎｍのＷＳｉ層（下層）２６と厚さ７００ｎｍのＡｕ層（上層）２５とからなる第２ゲート電極４が設けられている。
【００４１】
次に、本実施の形態３におけるデュアルゲートＦＥＴの製造方法について説明する。図７は、この製造方法を工程順に示す断面図である。まず、半絶縁性ＧａＡｓ基板１上に、前述の実施の形態１で説明した方法と同様の方法を用いて、ｎ型ＧａＡｓ活性層２を形成する。次に、上記活性層２表面の全面にプラズマＣＶＤ法によりＳｉＮ膜を堆積した後、後述の第１ゲート第１段リセスを形成すべき領域に幅４〜５μｍの開口部を有するレジストをＳｉＮ膜上に形成し、さらにこのレジストをマスクとしてＳｉＮ膜に対してＲＩＥ異方性エッチングを行う。次に、図７（ａ）  に示すように、このＳｉＮ膜をマスクとして、活性層２の表面を酒石酸を用いてエッチングし、深さ５０ｎｍ，幅４〜５μｍの第１ゲート第１段リセス１６０を形成する。
【００４２】
次に、上記ＳｉＮ膜を除去した後、活性層２表面の全面に、厚さ４００ｎｍのＳｉＯ膜（第１の絶縁膜）２１をプラズマＣＶＤ法を用いて堆積し、さらに図７（ｂ）  に示すように、上記第１ゲート第１段リセス１６０内の第１ゲート電極３を形成すべき領域，及び上記第１ゲート第１段リセス１６０よりドレイン側の第２ゲート電極４を形成すべき領域にそれぞれ幅２μｍの開口部を有するレジスト２２を形成する。次に、このレジスト２２をマスクとしてＳｉＯ膜２１に対するＲＩＥ異方性エッチングを行い、さらに図７（ｃ）  に示すように、このＳｉＯ膜２１をマスクとして上記活性層２を酒石酸により深さ５０ｎｍエッチングして、上記第１ゲート第１段リセス１６０内に第１ゲート第２段リセス１６１を形成するとともに、上記第１ゲート第１段リセス１６０のドレイン側に第２ゲートリセス１６２を形成する。
【００４３】
この後、図７（ｄ）  に示すように、全面に厚さ４００ｎｍのＳｉＯ膜（第２の絶縁膜）２３をＥＣＲ−ＣＶＤ法を用いて堆積し、さらに図７（ｅ）  に示すように、このＳｉＯ膜２３に対して異方性エッチングを行い、上記第１ゲート第２段リセス１６１の側壁及び上記第２ゲートリセス１６２の側壁に上記ＳｉＯ膜２３からなる厚さ０．７μｍのサイドウォール２４を形成する。次に、全面に厚さ３００ｎｍのＷＳｉ膜２６，及びＷＳｉより抵抗率の小さいＡｕからなる厚さ７００ｎｍの膜２５をスパッタ法により順次堆積した後、第１ゲート電極形成領域，及び第２ゲート電極形成領域にレジストを形成し、このレジストをマスクとして、Ａｕ膜２５をイオンミリングによりエッチングし、さらにＷＳｉ膜２６をＣＦ４  とＯ２  を用いたＲＩＥによりエッチングして、レジストを除去することにより、図７（ｆ）  に示すように、上記ＷＳｉ膜２６及び上記Ａｕ膜２５からなる２層構造を有する第１ゲート電極３を上記第１ゲート第２段リセス１６１内に形成するとともに、同じ２層構造を有する第２ゲート電極４を上記第２ゲートリセス１６２内に形成する。この際、ゲート電極が活性層２と接している部分の長さ，すなわちゲート長は、０．６μｍとなる。
【００４４】
次に、図７（ｇ）  に示すように、ＳｉＯ膜２１，及びサイドウォール２４を除去する。さらに、ｎ型ＧａＡｓ活性層２表面に、厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びドレイン電極６を形成することにより、図６に示したデュアルゲートＦＥＴが作製される。
【００４５】
このように、本実施の形態３においては、ゲート電極３，４をＷＳｉ層（下層）２６とこのＷＳｉより抵抗率の小さいＡｕ層（上層）２５とを積層したものとしているため、ゲート抵抗を低減することができ、これにより、効率を向上させ、雑音を低減することができる。また、第１ゲート電極３と活性層２との界面の基板表面からの深さは、第１ゲート第１段リセス１６０と第１ゲート第２段リセス１６１の深さを合わせた１００ｎｍとなり、これは第２ゲート電極４と活性層との界面の基板表面からの深さ５０ｎｍよりさらに５０ｎｍ深く、このため、第２ゲート電極４の直下の活性層２中に生じる電荷空乏層によるドレイン電流の低減を抑制することができる。さらに、第２ゲート電極４を第２ゲートリセス１６２内に形成するようにしているため、第２ゲート電極４近傍の活性層２の寄生抵抗を低減することができる。
【００４６】
実施の形態４．
この発明の実施の形態４におけるデュアルゲートＦＥＴ，及びその製造方法について説明する。
図８に、本実施の形態４におけるデュアルゲートＦＥＴの断面図を示す。なお、図１，３と同一部分には同一符号を付してその詳しい説明は省略する。このデュアルゲートＦＥＴにおいては、ｎ型ＧａＡｓ活性層２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びドレイン電極６が設けられ、この活性層２上の上記ソース電極５と上記ドレイン電極６との間に、厚さ３００ｎｍのＷＳｉからなる下層３ｂと厚さ７００ｎｍのＡｕからなりゲート長方向における長さがこの下層３ｂより長い上層３ａとから構成される第１ゲート電極３が設けられており、上記ドレイン電極６と上記第１ゲート電極３との間の上記活性層２表面には、上記活性層２を流れる電流を制御するためのｐ型ＧａＡｓ層である導電層１１が設けられている。このｐ型ＧａＡｓ導電層１１に印加する電圧を制御することにより、この導電層１１とｎ型ＧａＡｓ活性層２とのｐ−ｎ  接合界面に生ずる電荷空乏層の厚さを制御でき、これによってソース・ドレイン間の活性層２を流れる電流を制御することができる。なお図中、Ｌｓｇ１  はソース電極−第１ゲート電極下層間距離，Ｌｇ１は第１ゲート電極下層長，Ｌｇ１ｐ  は第１ゲート電極下層−導電層間距離，Ｌｐ  は導電層長，Ｌｐｄは導電層−ドレイン電極間距離である。
【００４７】
次に、本実施の形態４におけるデュアルゲートＦＥＴの製造方法について説明する。図９はこの製造方法の一例を示す断面図である。まず、半絶縁性ＧａＡｓ基板１上に、前述の実施の形態１で説明した方法と同様の方法を用いて、ｎ型ＧａＡｓ活性層２を形成する。この活性層２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びドレイン電極６を蒸着・リフトオフにより形成し、さらに厚さ３００ｎｍのＷＳｉからなる第１ゲート電極下層３ｂを形成する。この後、図９（ａ）  に示すように、上記第１ゲート電極下層３ｂと上記ドレイン電極６との間の後述の導電層１１を形成すべき領域に開口部を有するレジスト１２を形成する。次に、図９（ｂ）  に示すように、このレジスト１２をマスクとしてＭｇ＋  を加速エネルギー１５０ｋｅｖ  でイオン注入し、ｐ型ＧａＡｓ導電層１１を形成する。このとき、Ｌｓｇ１  ＝１．０μｍ，Ｌｇ１＝０．５μｍ，Ｌｇ１ｐ  ＝１．０μｍ，Ｌｐ  ＝０．５μｍ，Ｌｐｄ＝０．７μｍである。次に、レジスト１２を除去した後、前述の実施の形態１において図２に示した方法と同様の方法を用いて、第１ゲート電極下層３ｂ上に厚さ７００ｎｍのＡｕからなる第１ゲート電極上層３ａを形成して、図８に示したデュアルゲートＦＥＴが完成する。
【００４８】
また、図１０は本実施の形態４におけるデュアルゲートＦＥＴの製造方法の他の例を示す断面図である。まず、前述の実施の形態１で説明した方法と同様の方法を用いて、ｎ型ＧａＡｓ活性層２を形成する。さらに、この活性層２上に厚さ３００ｎｍのＷＳｉからなる第１ゲート電極下層３ｂを形成する。この後、全面にＳｉＯ膜を堆積し、さらにこのＳｉＯ膜に対してＥＣＲエッチングを行い、第１ゲート電極下層３ｂの側壁に厚さ４００ｎｍのＳｉＯサイドウォール１３を形成する。次に、図１０（ａ）  に示すように、上記第１ゲート電極下層３ｂの一部，この第１ゲート電極下層３ｂのドレイン側の側壁に形成されたサイドウォール１３，及び導電層１１を形成すべき領域に開口部を有するレジスト１４を形成する。次に、図１０（ｂ）  に示すように、このレジスト１４，上記第１ゲート電極下層３ｂ，及びサイドウォール１３をマスクとしてＭｇ＋  を加速エネルギー１５０ｋｅｖ  でイオン注入し、ｐ型ＧａＡｓ導電層１１を形成する。次に、レジスト１４，及びサイドウォール１３を除去した後、厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びドレイン電極６を蒸着・リフトオフにより形成し、さらに実施の形態１において図２に示した方法と同様の方法を用いて、第１ゲート電極下層３ｂ上に厚さ７００ｎｍのＡｕからなる第１ゲート電極上層３ａを形成して、図８に示したデュアルゲートＦＥＴが完成する。このとき、Ｌｓｇ１  ＝１．０μｍ，Ｌｇ１＝０．５μｍ，Ｌｇ１ｐ  ＝０．４μｍ，Ｌｐ  ＝０．５μｍ，Ｌｐｄ＝０．７μｍである。
【００４９】
また、図１１は本実施の形態４におけるデュアルゲートＦＥＴの製造方法の他の例を示す断面図である。まず、半絶縁性ＧａＡｓ基板１上に、前述の実施の形態１で説明した方法と同様の方法を用いて、ｎ型ＧａＡｓ活性層２を形成する。（図には、ＦＥＴ領域の活性層のみを記載している。）この活性層２上に厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びドレイン電極６を蒸着・リフトオフにより形成し、さらに厚さ３００ｎｍのＷＳｉからなる第１ゲート電極下層３ｂを形成する。この後、上記第１ゲート電極下層３ｂと上記ドレイン電極６との間の後述の導電層１１を形成すべき領域に開口部を有するＳｉＯ拡散マスク１５を形成する。次に、図１１に示すように、この拡散マスク１５をマスクとし、ＺｎＡｓ２  を拡散源として、ｎ型ＧａＡｓ活性層２表面にＺｎを拡散してｐ型ＧａＡｓ導電層１１を形成する。このとき、Ｌｓｇ１  ＝１．０μｍ，Ｌｇ１＝０．５μｍ，Ｌｇ１ｐ  ＝１．０μｍ，Ｌｐ  ＝０．５μｍ，Ｌｐｄ＝１．０μｍである。
【００５０】
次に、ＳｉＯ拡散マスク１５を除去した後、前述の実施の形態１において図２に示した方法と同様の方法を用いて、第１ゲート電極下層３ｂ上に厚さ７００ｎｍのＡｕからなる第１ゲート電極上層３ａを形成して、図８に示したデュアルゲートＦＥＴが完成する。
【００５１】
また、図１２は本実施の形態４におけるデュアルゲートＦＥＴの製造方法の他の例を示す断面図である。まず、半絶縁性ＧａＡｓ基板１上に、前述の実施の形態１で説明した方法と同様の方法を用いて、ｎ型ＧａＡｓ活性層２を形成する。次に、この活性層２上に厚さ３００ｎｍのＷＳｉからなる第１ゲート電極下層３ｂを形成する。この後、図１２に示すように、上記第１ゲート電極下層３ｂと上記ドレイン電極６との間の後述の導電層１１を形成すべき領域に集束イオンビームを用いてＭｇ＋  を加速エネルギー１５０ｋｅｖ  でイオン注入し、ｐ型ＧａＡｓ導電層１１を形成する。次に、レジスト１２を除去した後、厚さ２００ｎｍのＡｕＧｅ／Ｎｉからなるソース電極５，及びドレイン電極６を蒸着・リフトオフにより形成し、さらに前述の実施の形態１において図２に示した方法と同様の方法を用いて、第１ゲート電極下層３ｂ上に厚さ７００ｎｍのＡｕからなる第１ゲート電極上層３ａを形成して、図８に示したデュアルゲートＦＥＴが完成する。このとき、Ｌｓｇ１  ＝１．０μｍ，Ｌｇ１＝０．５μｍ，Ｌｇ１ｐ  ＝１．０μｍ，Ｌｐ  ＝０．５μｍ，Ｌｐｄ＝１．０μｍである。
【００５２】
前述の図１５に示した従来のデュアルゲートＦＥＴにおいては、第２ゲート電極−ドレイン電極間距離Ｌｇ２ｄ  は２．０μｍであり、第１ゲート電極−第２ゲート電極間距離Ｌｇ１ｇ２は２．０μｍであるのに対して、本実施の形態４におけるデュアルゲートＦＥＴにおいては、上記のようにＬｐｄは０．７〜１．０μｍであり、Ｌｇ１ｐ  は０．４〜１．０μｍである。このＬｐｄは、最短の場合、パターンマージンを考慮に入れても、０．２μｍ程度まで短縮することが可能である。
【００５３】
このように、本実施の形態４においては、第１ゲート電極を上記の２層構造を有するＴ字型電極としたため、第１ゲート電極のゲート抵抗を低減することができ、これにより高周波動作時における効率の向上，雑音の低減を図ることができる。さらに、直流電圧を印加してソース・ドレイン間に流れる電流を制御するための第２ゲートとして、活性層２上に形成される電極構造ではなく、活性層２内に形成されたｐ型ＧａＡｓ導電層１１を用いているため、導電層１１とドレイン電極６との間の距離Ｌｐｄを短くすることができるとともに、第１ゲート電極３と導電層１１との間の距離を短くすることができ、上記の従来のデュアルゲートＦＥＴと比較して、寄生ドレイン抵抗を約０．４Ω低減することができ、またソース−ドレイン電極間距離を短縮できるため、ＦＥＴサイズを約１０％縮小することができる。また、第２ゲートに相当する導電層１１は、ｎ型ＧａＡｓ活性層２内にｐ型ＧａＡｓ層１１を形成することにより作製され、前述の図１５に示した従来のＦＥＴ，及び前述の実施の形態１〜３におけるＦＥＴの第２ゲート電極と比較して、簡易な構造となっているため、その作製が容易である。
【００５４】
実施の形態５．
この発明の実施の形態５におけるＦＥＴについて説明する。
本実施の形態５におけるＦＥＴの上面図を図１３（ａ）  に、図１３（ａ）  のＡ−Ａ’における断面図を図１３（ｂ）  に示す。なお、図１と同一部分には同一符号を付してその詳しい説明は省略する。このデュアルゲートＦＥＴは、ミキサに用いるためのものであり、第１ゲート電極，第２ゲート電極にはともに高周波信号が入力される。このＦＥＴにおいては、ソース電極５，ドレイン電極６が活性層２上に設けられ、ソース電極５とドレイン電極６の間の活性層２上に第１ゲート電極３と第２ゲート電極４とが設けられている。このＦＥＴの中央よりゲート幅方向における一方の側の領域では、図１３（ｂ）  に示すように、第１ゲート電極３は、厚さ３００ｎｍのＷＳｉからなる下層３ｂと厚さ７００ｎｍのＡｕからなる上層３ａとにより構成された２層構造の断面Ｔ字型の電極であり、第２ゲート電極４は、厚さ３００ｎｍのＷＳｉからなる単層構造の断面矩形の電極である。一方、ＦＥＴのゲート幅方向における他方の側の領域では、第１ゲート電極３は、上記の単層構造の断面矩形の電極であり、第２ゲート電極４は、上記の２層構造を有する断面Ｔ字型の電極である。なお、このＦＥＴは、前述の実施の形態１において説明した図２に示した製造方法と同様の方法により作製することができる。
【００５５】
このように、本実施の形態５におけるデュアルゲートＦＥＴにおいては、第１ゲート電極３を上記Ｔ字型電極とした領域では第２ゲート電極４を矩形電極とし、逆に第１ゲート電極３を矩形電極とした領域では第２ゲート電極４をＴ字型電極としているため、これらのゲート電極のゲート抵抗をある程度低減でき、高周波特性を良好なものにできるとともに、従来の図１５に示したＦＥＴのように全領域で第１ゲート電極，第２ゲート電極をともにＴ字型電極としたＦＥＴと比較して、ソース−ドレイン電極間隔を短縮することができ、ＦＥＴの面積を縮小することができる。
【００５６】
【発明の効果】
以上のように、この発明（請求項１）に係るＦＥＴによれば、活性層と、この活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えたＦＥＴにおいて、上記第１ゲート電極を、上記活性層に接する下層と、この下層上に形成されたこの下層を構成する材料より抵抗率の低い導電性材料よりなりゲート長方向における長さがこの下層より長い上層とからなる断面Ｔ字型の電極とし、上記第２ゲート電極を、ゲート長方向における長さがその上端と下端間で一定となる断面矩形形状の電極としたので、第１ゲート電極のゲート抵抗を低減することができ、効率を向上させ、雑音を低減することができるとともに、第２ゲート電極を単層の電極としているため、ＦＥＴのサイズを低減でき、第１ゲート電極とドレイン電極との間の距離を短縮することができ、これによって、寄生ドレイン抵抗を低減することができる。
【００５７】
また、この発明（請求項２）に係るＦＥＴによれば、その表面にゲートリセスが形成された活性層と、この活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側のゲートリセス内に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えたＦＥＴにおいて、上記第１ゲート電極を、上記ゲートリセス内で上記活性層に接する下層と、この下層上に形成されたこの下層を構成する材料より抵抗率の低い導電性材料よりなりゲート長方向における長さがこの下層より長い上層とからなる断面Ｔ字型の電極とし、上記第２ゲート電極を、ゲート長方向における長さがその上端と下端間で一定となる断面矩形形状の電極としたので、第１ゲート電極のゲート抵抗を低減することができ、効率を向上させ、雑音を低減することができるとともに、第２ゲート電極を単層の電極としているため、ＦＥＴのサイズを低減でき、第１ゲート電極とドレイン電極との間の距離を短縮することができ、このため寄生ドレイン抵抗の低減することができる。さらに、第１ゲート電極をゲートリセス内に形成しているため、第２ゲート電極下の活性層中に広がる電荷空乏層によるドレイン電流の低減を抑制することができる。
【００５８】
また、この発明（請求項３）に係るＦＥＴによれば、活性層と、この活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えたＦＥＴにおいて、上記活性層を、その表面において、上記ソース電極と上記ドレイン電極との間に第１ゲート第１段リセス，この第１ゲート第１段リセス内に第１ゲート第２段リセス，及び上記第１ゲート第１段リセスと上記ドレイン電極との間に上記第１ゲート第２段リセスの上記第１ゲート第１段リセスの底面からの深さと同じ深さの第２ゲートリセスが形成されているものとし、上記第１ゲート電極を、上記第１ゲート第２段リセス内に形成され、上記活性層表面に接する下層と、この下層上に形成されたこの下層より抵抗率が小さい導電性材料よりなる上層とからなるものとし、上記第２ゲート電極を、上記第２ゲートリセス内に形成されているものとしたので、ゲート抵抗を低減することができ、これにより、効率を向上させ、雑音を低減することができる。また、第１ゲート電極を第１ゲート第１段リセス内に形成された第１ゲート第２段リセス内に形成し、第２ゲート電極を第２ゲートリセス内に形成しているため、第２ゲート電極下の活性層中に広がる電荷空乏層によるドレイン電流の低減を抑制することができる。さらに、第２ゲート電極が第２ゲートリセス内に形成されているため、第２ゲート電極近傍の活性層の寄生抵抗を低減することができる。
【００５９】
また、この発明（請求項４）に係るＦＥＴによれば、活性層と、この活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間に形成された第１ゲート電極とを備えたＦＥＴにおいて、上記第１ゲート電極を、上記活性層と接する下層と、この下層上に形成されたこの下層を構成する材料より抵抗率の低い導電性材料からなりゲート長方向における長さがこの下層より長い上層とからなるものとし、上記ドレイン電極と上記第１ゲート電極との間の上記活性層表面に形成され、上記活性層の導電型と逆の導電型を有する、上記活性層を流れる電流を制御するための導電層を備えるようにしたので、第１ゲートにおいては、ゲート抵抗を低減することができ、これにより高周波動作時における効率の向上，雑音の低減を図ることができるとともに、ソース・ドレイン間に流れる電流を制御するための第２ゲート電極に相当する導電層は、活性層上に形成された電極構造ではなく、活性層内に形成された半導体層であるため、前述の図１５に示した従来のデュアルゲートＦＥＴと比較して、導電層とドレイン電極との間の距離を短くすることができ、寄生ドレイン抵抗を低減することができ、さらに第１ゲート電極と導電層との間の距離を短くすることができ、ソース電極とドレイン電極との間の距離を短縮することができるため、ＦＥＴのサイズを縮小することができる。
【００６０】
また、この発明（請求項５）に係るＦＥＴによれば、活性層と、この活性層上に形成されたソース電極，及びドレイン電極と、上記活性層上の上記ソース電極と上記ドレイン電極との間において、上記ソース電極側に形成された第１ゲート電極と、上記ドレイン電極側に形成された第２ゲート電極とを備えたＦＥＴにおいて、このＦＥＴの中央よりゲート幅方向における一方の側の領域では、上記第１ゲート電極を、上記活性層に接する下層と、この下層上に形成されたこの下層を構成する材料より抵抗率の低い導電性材料よりなりゲート長方向における長さがこの下層より長い上層とからなる断面Ｔ字型の電極とし、上記第２ゲート電極を、ゲート長方向における長さがその上端と下端間で一定となる断面矩形形状の電極とし、上記ゲート幅方向における他方の側の領域では、上記第１ゲート電極を上記矩形電極とし、上記第２ゲート電極を上記Ｔ字型電極としたので、これらのゲート電極のゲート抵抗をある程度低減できるとともに、従来の図１５に示したＦＥＴと比較して、ソース−ドレイン電極間隔を短縮することができ、ＦＥＴの面積を縮小することができる。
【００６１】
また、この発明（請求項６）に係るＦＥＴの製造方法によれば、半導体基板１上に活性層を形成する工程と、この活性層上のソース電極形成領域とドレイン電極形成領域との間に、第１ゲート電極下層を上記ソース電極形成領域側に位置するように形成し、第２ゲート電極を上記ドレイン電極形成領域側に位置するように形成する工程と、全面に第１の絶縁膜７を堆積し、この第１の絶縁膜７上にその表面が平坦となる第２の絶縁膜を堆積する工程と、上記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層部をエッチングして上記第１の絶縁膜の表面に上記第１ゲート電極下層の上面，及び上記第２ゲート電極の上面を露出させる工程と、上記第１の絶縁膜，及び第２ゲート電極の上に、上記第１ゲート電極下層上にのみこの第１ゲート電極下層より幅の広い開口部を有するレジストを形成した後、全面に上記第１ゲート電極下層を構成する材料より抵抗率の低い導電性材料を堆積し、さらに上記レジストを除去して、上記第１ゲート電極下層上にゲート長方向における長さが上記第１ゲート電極下層より長い上記導電性材料よりなる第１ゲート電極上層を形成する工程とを含むので、第１ゲート電極のゲート抵抗を低減することができ、効率を向上させ、雑音を低減することができるとともに、第２ゲート電極を単層の電極としているため、ＦＥＴのサイズを低減でき、第１ゲート電極とドレイン電極との間の距離を短縮することができ、これによって寄生ドレイン抵抗を低減することができる。
【００６２】
また、この発明（請求項７）に係るＦＥＴの製造方法によれば、半導体基板１上に活性層を形成する工程と、この活性層表面のソース電極形成領域とドレイン電極形成領域との間の第１ゲート電極を形成すべき領域にゲートリセスをエッチングにより形成する工程と、この活性層上のソース電極形成領域とドレイン電極形成領域との間に、第１ゲート電極下層を上記ゲートリセス内に位置するように形成し、第２ゲート電極を上記ゲートリセスと上記ドレイン電極形成領域の間に位置するように形成する工程と、全面に第１の絶縁膜を堆積し、この第１の絶縁膜上にその表面が平坦となる第２の絶縁膜を堆積する工程と、上記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層部をエッチングして上記第１の絶縁膜の表面に上記第１ゲート電極下層の上面，及び上記第２ゲート電極の上面を露出させる工程と、上記第１の絶縁膜，及び第２ゲート電極の上に、上記第１ゲート電極下層上にのみこの第１ゲート電極下層より幅の広い開口部を有するレジスト９を形成した後、全面に上記第１ゲート電極下層を構成する材料より抵抗率の低い導電性材料を堆積した後、上記レジストを除去して、上記第１ゲート電極下層上にゲート長方向における長さが上記第１ゲート電極下層より長い上記導電性材料よりなる第１ゲート電極上層を形成する工程とを含むので、第１ゲート電極のゲート抵抗を低減することができ、効率を向上させ、雑音を低減することができるとともに、第２ゲート電極を単層の電極としているため、ＦＥＴのサイズを低減でき、第１ゲート電極とドレイン電極との間の距離を短縮することができ、これによって寄生ドレイン抵抗を低減することができる。さらに、第１ゲート電極をゲートリセス内に形成しているため、第２ゲート電極下の活性層中に広がる電荷空乏層によるドレイン電流の低減を抑制することができる。
【００６３】
また、この発明（請求項８）に係るＦＥＴの製造方法によれば、上記のＦＥＴの製造方法（請求項７）において、上記ゲートリセスを形成する工程の後、上記第１ゲート電極下層，及び上記第２ゲート電極を形成する工程の前に、上記活性層上の全面に絶縁膜を堆積した後、異方性エッチングによりこの絶縁膜をエッチングして、上記ゲートリセスの側壁にサイドウォール１９を形成する工程を含み、上記第１ゲート電極下層，及び上記第２ゲート電極を形成する工程を、全面に上記第１ゲート電極下層を構成する導電性材料膜を堆積し、この導電性材料膜上の上記第１ゲート電極下層，及び上記第２ゲート電極を形成すべき領域にレジストを形成し、このレジストをマスクとしてこの導電性材料膜をエッチングし、このレジストを除去することにより上記第１ゲート電極下層，及び上記第２ゲート電極を形成するようにしたので、第１ゲート電極のゲート抵抗を低減することができ、効率を向上させ、雑音を低減することができるとともに、第２ゲート電極を単層の電極としているため、ＦＥＴのサイズを低減でき、第１ゲート電極とドレイン電極との間の距離を短縮することができ、これによって寄生ドレイン抵抗を低減することができる。さらに、第１ゲート電極をゲートリセス内に形成しているため、第２ゲート電極下の活性層中に広がる電荷空乏層によるドレイン電流の低減を抑制することができる。
【００６４】
また、この発明（請求項９）に係るＦＥＴの製造方法によれば、半導体基板１上に活性層を形成する工程と、この活性層の表面のソース電極形成領域とドレイン電極形成領域との間にエッチングにより第１ゲート第１段リセスを形成する工程と、活性層表面の全面に、第１の絶縁膜を堆積した後、上記第１ゲート第１段リセス内の第１ゲート電極を形成すべき領域，及び上記第１ゲート第１段リセスと上記ドレイン電極形成領域との間の第２ゲート電極を形成すべき領域の上記第１の絶縁膜２１をエッチングし、さらにこの第１の絶縁膜２１をマスクとして上記活性層をエッチングして、上記第１ゲート第１段リセス内に第１ゲート第２段リセスを、上記第１ゲート第１段リセスと上記ドレイン電極形成領域との間に第２ゲートリセスを形成する工程と、全面に第２の絶縁膜を堆積し、この第２の絶縁膜に対して異方性エッチングを行い、上記第１ゲート第２段リセスの側壁及び上記第２ゲートリセスの側壁に上記第２の絶縁膜からなるサイドウォールを形成する工程と、全面に第１の導電性材料膜，及びこの第１の導電性材料より抵抗率の小さい導電性材料からなる第２の導電性材料膜を順次堆積した後、上記第１ゲート電極形成領域，及び上記第２ゲート電極形成領域にのみ上記第１の導電性材料膜及び上記第２の導電性材料膜を残すように、上記第２の導電性材料膜及び上記第１の導電性材料膜を順次エッチングして、上記第１導電性材料膜及び上記第２導電性材料膜からなる上記第１ゲート電極を上記第１ゲート第２段リセス内に形成するとともに、上記第１導電性材料膜及び上記第２導電性材料膜からなる上記第２ゲート電極を上記第２ゲートリセス内に形成する工程とを含むので、ゲート抵抗を低減することができ、効率を向上させ、雑音を低減することができる。また、第１ゲート電極を第１ゲート第１段リセス内に形成された第１ゲート第２段リセス内に形成し、第２ゲート電極を第２ゲートリセス内に形成しているため、第２ゲート電極下の活性層中に広がる電荷空乏層によるドレイン電流の低減を抑制することができる。さらに、第２ゲート電極が第２ゲートリセス内に形成されているため、第２ゲート電極近傍の活性層の寄生抵抗を低減することができる。
【００６５】
また、この発明（請求項１０）に係るＦＥＴの製造方法によれば、半導体基板１上に活性層を形成した後、この活性層上に、第１ゲート電極下層を、ソース電極形成領域とドレイン電極形成領域との間に位置するように形成する工程と、上記第１ゲート電極下層と上記ドレイン電極形成領域との間の上記活性層表面に、上記活性層の導電型と逆の導電型を有する、上記活性層を流れる電流を制御するための導電層を形成する工程と、全面に第１の絶縁膜を堆積させ、この後全面にその表面が平坦化するように第２の絶縁膜を堆積する工程と、上記第２の絶縁膜の全層、及び上記第１の絶縁膜の上層部をエッチングして上記第１の絶縁膜の表面に上記第１ゲート電極下層の上面を露出させる工程と、上記第１の絶縁膜上に、上記第１ゲート電極下層上にのみこの第１ゲート電極下層より幅の広い開口部を有するレジストを形成する工程と、全面に上記第１ゲート電極下層を構成する材料より抵抗率の低い導電性材料を堆積した後、上記レジストを除去して、上記第１ゲート電極下層上にゲート長方向における長さが上記第１ゲート電極下層より長い上記導電性材料よりなる第１ゲート電極上層を形成する工程とを含むので、第１ゲート電極のゲート抵抗を低減することができ、これにより高周波動作時における効率の向上，雑音の低減を図ることができるとともに、ソース・ドレイン間に流れる電流を制御するために直流電圧が印加される第２ゲート電極に相当する導電層は、活性層内に形成された半導体層であるため、前述の図１５に示した従来のデュアルゲートＦＥＴと比較して、導電層とドレイン電極との間の距離を短くすることができ、寄生ドレイン抵抗を低減することができ、さらに第１ゲート電極と導電層との間の距離を短くすることができ、ソース電極とドレイン電極との間の距離を短縮することができるため、ＦＥＴのサイズを縮小することができる。また、上記第２ゲート電極に相当する導電層は、前述の図１５に示した従来のＦＥＴ，及び実施の形態１〜３におけるＦＥＴの第２ゲート電極と比較して、簡易な構造となっているため、その作製が容易である。
【００６６】
また、この発明（請求項１１）に係るＦＥＴの製造方法によれば、上記のＦＥＴの製造方法（請求項１０）において、上記導電層を形成する工程を、上記第１ゲート電極下層と上記ドレイン電極形成領域との間に開口部を有するレジストを形成し、このレジストをマスクとして上記活性層の導電型と逆の導電型の不純物をイオン注入して、上記開口部に露出した上記活性層表面に上記導電層を形成するものとしたので、容易に上記導電層を形成することができる。
【００６７】
また、この発明（請求項１２）に係るＦＥＴの製造方法によれば、上記のＦＥＴの製造方法（請求項１０）において、上記第１ゲート電極下層を形成する工程の後、上記導電層を形成する工程の前に、上記第１ゲート電極下層の側面に絶縁膜からなるサイドウォールを形成する工程を含み、上記導電層を形成する工程を、上記第１ゲート電極下層と上記ドレイン電極形成領域との間に、上記第１ゲート電極下層の一部，上記第１ゲート電極下層の上記ドレイン電極形成領域側に形成された上記サイドウォール，及び上記導電層を形成すべき領域に開口部を有するレジストを形成し、このレジストをマスクとして上記活性層の導電型と逆の導電型の不純物をイオン注入して、上記開口部に露出した上記活性層表面に上記導電層を形成するものとしたので、容易に上記導電層を形成することができる。また、第１ゲート電極下層と導電層の間の距離は上記サイドウォールの厚さのみにより決まるため、第１ゲート電極の近傍に導電層を形成することができる。
【００６８】
また、この発明（請求項１３）に係るＦＥＴの製造方法によれば、上記のＦＥＴの製造方法（請求項１０）において、上記導電層を形成する工程を、上記第１ゲート電極下層と上記ドレイン電極形成領域との間に開口部を有する絶縁膜を形成し、この絶縁膜をマスクとして上記活性層の導電型と逆の導電型の不純物を上記活性層に拡散して、上記開口部に露出した上記活性層表面に上記導電層を形成するものとしたので、容易に上記導電層を形成することができる。
【００６９】
また、この発明（請求項１４）に係るＦＥＴの製造方法によれば、上記のＦＥＴの製造方法（請求項１０）において、上記導電層を形成する工程を、上記第１ゲート電極下層と上記ドレイン電極形成領域との間の上記導電層を形成すべき領域に上記活性層の導電型と逆の導電型の不純物を集束イオンビームによりイオン注入して、上記開口部に露出した上記活性層表面に上記導電層を形成するものとしたので、容易に上記導電層を形成することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるデュアルゲートＦＥＴを示す断面図である。
【図２】この発明の実施の形態１におけるデュアルゲートＦＥＴの製造方法を示す断面図である。
【図３】この発明の実施の形態２におけるデュアルゲートＦＥＴを示す断面図である。
【図４】この発明の実施の形態２におけるデュアルゲートＦＥＴの製造方法の一例を示す断面図である。
【図５】この発明の実施の形態２におけるデュアルゲートＦＥＴの製造方法の他の例を示す断面図である。
【図６】この発明の実施の形態３におけるデュアルゲートＦＥＴを示す断面図である。
【図７】この発明の実施の形態３におけるデュアルゲートＦＥＴの製造方法を示す断面図である。
【図８】この発明の実施の形態４におけるデュアルゲートＦＥＴを示す断面図である。
【図９】この発明の実施の形態４におけるデュアルゲートＦＥＴの製造方法の一例を示す断面図である。
【図１０】この発明の実施の形態４におけるデュアルゲートＦＥＴの製造方法の他の例を示す断面図である。
【図１１】この発明の実施の形態４におけるデュアルゲートＦＥＴの製造方法の他の例を示す断面図である。
【図１２】この発明の実施の形態４におけるデュアルゲートＦＥＴの製造方法の他の例を示す断面図である。
【図１３】この発明の実施の形態５におけるデュアルゲートＦＥＴの上面図（ａ）  及び断面図（ｂ）  である。
【図１４】従来の単層構造ゲートを備えたデュアルゲートＦＥＴを示す断面図である。
【図１５】従来の２層構造ゲートを備えたデュアルゲートＦＥＴを示す断面図である。
【図１６】従来の２層構造ゲートを備えたデュアルゲートＦＥＴの製造方法を示す断面図である。
【符号の説明】
１    半絶縁性ＧａＡｓ基板、２    ｎ型ＧａＡｓ活性層、３    第１ゲート電極、３ａ    第１ゲート電極上層、３ｂ    第１ゲート電極下層、４    第２ゲート電極、４ａ    第２ゲート電極上層、４ｂ    第２ゲート電極下層、５    ソース電極、６    ドレイン電極、７    ＳｉＯＮ膜（第１の絶縁膜）、８    ＳｉＯ膜（第２の絶縁膜）、９，１２，１４，１７，２０，２２    レジスト、１０    低抵抗材料膜（Ａｕ）、１１    ｐ型ＧａＡｓ導電層、１３，１９    サイドウォール、１５    拡散マスク（ＳｉＯ）、１６    リセス、１８    ＷＳｉ、２１    ＳｉＯ膜、２３    ＳｉＯ膜、２４    サイドウォール（ＳｉＯ）、２５    Ａｕ、２６    ＷＳｉ、１０３    第１ゲート電極、１０４    第２ゲート電極、１６０    第１ゲート第１段リセス、
１６１    第１ゲート第２段リセス、１６２    第２ゲートリセス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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