(57)【特許請求の範囲】
【請求項１】
多数個のメモリセルを有するメモリセルアレイ、及び前記多数個のメモリセルに接続された多数本のワード線を具備する半導体メモリ装置において、
外部より入力されるローアドレスをプリデコーディングしてプリデコーディング信号を出力するプリデコーディング部と、
前記プリデコーディング部及び前記多数本のワード線と接続され、前記プリデコーディング信号をデコーディングして前記多数本のワード線の一部を選択し、前記選択された一部のワード線を活性化させるローデコーディング及びワード線駆動ブロックと、
前記プリデコーディング部及び、前記ローデコーディング及びワード線駆動部ブロックと接続され、前記ローアドレスと、前記プリデコーディング信号及び少なくとも１つの制御信号を入力されて少なくとも１つの出力信号を発生させると共に、前記ローアドレス及び前記プリデコーディング信号に応答して前記少なくとも１つの出力信号をイネーブルさせて、前記活性化された一部のワード線を順次ディスエーブルさせる制御部と、を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記少なくとも１つの制御信号は、前記半導体メモリ装置の動作モードを制御するモードレジスターセット信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記少なくとも１つの制御信号は、前記半導体メモリ装置の電源電圧より高電圧を有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記制御部は、前記半導体メモリ装置のプリチャージモードを制御するプリチャージ信号を入力され、前記プリチャージ信号がイネーブルされると、前記少なくとも１つの出力信号をディスエーブルさせて前記半導体メモリ装置をプリチャージモードに動作させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記制御部は、
前記ローアドレス、モードレジスターセット信号、プリチャージ信号及び活性化信号を入力されて第１及び第２ワード線制御信号を出力させ、前記プリチャージ信号がディスエーブルされた状態で前記モードレジスターセット信号及び前記活性化信号がイネーブルされると前記第１及び第２ワード線制御信号をイネーブルさせ、前記プリチャージ信号がイネーブルされると前記第１及び第２ワード線制御信号をディスエーブルさせる第１ローデコーディング制御部と、
前記第１ローデコーディング制御部、前記プリデコーディング部及び、前記ローデコーディング及びワード線駆動ブロックに接続され、前記第１ワード線制御信号及び前記プリデコーディング信号に応答して前記ワード線イネーブル信号を前記ローデコーディング及びワード線駆動ブロックに供給する第２ローデコーディング制御部と、
前記第１ローデコーディング制御部、前記プリデコーディング部及び、前記ローデコーディング及びワード線駆動ブロックに接続され、前記第１ワード線制御信号及び前記プリデコーディング信号に応答してブロック選択信号を前記ローデコーディング及びワード線駆動ブロックに供給する第３ローデコーディング制御部と、
前記第１ワード線制御信号及び前記プリデコーディング信号を入力され、それに応答してワード線駆動信号を前記ローデコーディング及びワード線駆動ブロックに供給するワード線駆動制御部と、を具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記第２ワード線制御信号は、前記第１ワード線制御信号より所定時間遅延されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１ローデコーディング制御部は、
前記モードレジスタセット信号に応答して前記ローアドレスを伝送する伝送ゲートと、
前記伝送ゲートの出力及び前記活性化信号に対して論理動作を行い前記第１ワード線制御信号を出力するロジック回路と、
前記伝送ゲートと前記ロジック回路との間に接続され、前記プリチャージ信号によってゲートされ、前記プリチャージ信号に応答して前記伝送ゲートの出力を前記ロジック回路に伝送するトランジスタと、
前記第１ワード線制御信号を所定時間遅延させて前記第２ワード線制御信号を出力する遅延回路とを具備することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記第１ローデコーディング制御部は、
前記半導体メモリ装置への印加電源電圧よりも高電圧のローアドレス、プリチャージ信号及び活性化信号を入力されて前記第１及び第２ワード線制御信号を出力し、前記プリチャージ信号がディスエーブルされた状態で前記高電圧のローアドレスが印加され前記活性化信号がイネーブルされると前記第１及び第２ワード線制御信号をイネーブルさせ、前記プリチャージ信号がイネーブルされると前記第１及び第２ワード線制御信号をディスエーブルさせることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項９】
前記第１ローデコーディング制御部は高電圧制御信号をさらに入力され、この高電圧制御信号に応答して前記高電圧のローアドレスを入力されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第１ローデコーディング制御部は、
多数個のトランジスタを具備し、前記多数個のトランジスタ数に基づき前記入力される高電圧のローアドレスの電圧を降圧するトランジスタチェーンと、
前記トランジスタチェーンの出力及び前記プリチャージ信号に対して論理動作を行う第１ロジック回路と、
高電圧制御信号によってゲートされ、前記高電圧制御信号に応答して前記トランジスタチェーンの出力の前記第１ロジック回路への伝送を制御するトランジスタと、
前記第１ロジック回路の出力及び前記活性化信号に対して論理動作を行い前記第１ワード線制御信号を出力する第２ロジック回路と、
前記第１ワード線制御信号を所定時間遅延させて前記第２ワード線制御信号を出力する遅延回路と、を具備することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記遅延回路は、前記第１ワード線制御信号を所定時間遅延させる偶数個のインバータを含むことを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記第２ローデコーディング制御部は、前記ローアドレスの上位ビットをプリデコーディングして発生されたプリデコーディング信号がイネーブルされると、前記ワード線イネーブル信号をイネーブルさせることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１３】
前記第３ローデコーディング制御部は、前記ローアドレスの上位ビットをプリデコーディングして発生された前記プリデコーディング信号がイネーブルされると、前記ブロック選択信号をイネーブルさせることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１４】
前記第３ローデコーディング制御部は、
多数個のインバータを具備し、前記第１ワード線制御信号を反転且つ遅延させるインバータチェーンと、
前記第１ワード線制御信号、前記インバータチェーンの出力及び前記プリデコーディング信号に対して論理動作を行い前記ブロック選択信号を出力するロジック回路と、を具備することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記ワード線駆動制御部に入力される前記プリデコーディング信号は、前記多数個のセルの一部を選択するローアドレスの上位ビットであることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１６】
前記ワード線駆動制御部は、
前記第２ワード線制御信号及び前記プリデコーディング信号に対して論理動作を行うロジック回路と、
前記ロジック回路の出力を反転させるインバータと、
電源電圧を入力され、前記ロジック回路の出力及び前記インバータの出力の差動増幅を行い前記ワード線駆動信号を出力する差動増幅器と、を具備することを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１７】
前記ローデコーディング及びワード線駆動ブロックは多数個のローデコーダ及びワード線ドライバを具備し、前記各ローデコーダ及びワード線ドライバーは前記プリデコーディング信号、前記ワード線イネーブル信号、前記ブロック選択信号、前記ワード線駆動信号及び前記第２ワード線制御信号を入力され、前記多数本のワード線の一部を選択して前記選択されたワード線を活性化またはディスエーブルさせることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項１８】
前記ローデコーダ及び前記ワード線ドライバは、
前記プリデコーディング信号、前記ワード線イネーブル信号、前記ブロック選択信号及び前記第２ワード線制御信号を入力されて、前記プリデコーディング信号及び前記ブロック選択信号がイネーブルされる時に接地電圧を出力し、前記ワード線イネーブル信号がイネーブルされ前記プリデコーディング信号及び前記ブロック選択信号がディスエーブルされる時に電源電圧を出力するローデコーダと、
ワード線にそれぞれ接続され、前記ワード線駆動信号及び前記ローデコーダの出力にそれぞれ応答して前記ワード線を活性化またはディスエーブルさせる多数個のワード線ドライバと、を具備することを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記ワード線ドライバは、
前記ローデコーダの出力をラッチさせるラッチ回路と、
前記ワード線駆動信号及び前記ラッチ回路の出力の入力端間に直列接続される多数個のトランジスタを具備し、前記多数個の各トランジスタは前記ローデコーダの出力または前記ラッチ回路の出力のいずれかによってゲートされ、前記ローデコーダの出力に応答して前記ワード線を活性化またはディスエーブルさせる出力ドライバと、を具備することを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、活性化された多数本のワード線を順次ディスエーブルさせる半導体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置は、その製造が終わるとバーンインストレス試験及び機能試験を受ける。ここで、バーンインストレス試験は半導体メモリ装置の信頼性を保障するために行われる。また機能試験は半導体メモリ装置が定まった製品仕様内で正常に動作するかどうか試験するために行われる。バーンインストレス試験時には、半導体メモリ装置に昇圧された電圧を印加することによりストレスを与える。バーンインストレス試験または機能試験時には、その試験時間の短縮化を図るために多数本のワード線を同時に活性化させたり、または多数本のワード線を逐次活性化させる方法を用いる。
【０００３】
ところが、従来には、前記多数本のワード線を活性化させてからプリチャージ動作中に前記活性化された多数本のワード線を同時にディスエーブルさせていた。このように、活性化された多数本のワード線を同時にディスエーブルさせると、多数本のワード線の"ハイ"レバルから"ロー"レベルへの遷移中にプリチャージノイズが発生する。前記プリチャージノイズは、半導体メモリ装置の動作に致命的な影響を及ぼす。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、活性化された多数本のワード線のディスエーブル中に発生されるプリチャージノイズを防止するようにした半導体メモリ装置を提供することである。
【０００５】
【課題を解決するための手段】
前記目的を達成するために、本発明は、多数個のメモリセルを有するメモリセルアレイ、及び前記多数個のメモリセルに接続された多数本のワード線を具備する半導体メモリ装置であって、この装置は、プリデコーディング部、ローデコーディング及びワード線駆動ブロック及び制御部を具備する。
プリデコーディング部は、外部より入力されるローアドレスをプリデコーディングする。
【０００６】
ローデコーディング及びワード線駆動ブロックは、前記プリデコーディング部及び前記多数本のワード線と接続され、前記プリデコーディング部の出力のプリデコーディング信号をデコーディングして前記多数本のワード線の一部を選択し、前記選択された一部のワード線を活性化させる。
【０００７】
制御部は、前記プリデコーディング部及び、前記ローデコーディング及びワード線駆動部ブロックと接続され、前記ローアドレス、前記プリデコーディング信号及び少なくとも１つの制御信号を入力されて少なくとも１つの出力信号を発生させ、前記ローアドレス及び前記プリデコーディング信号に応答して前記少なくとも１つの出力信号をイネーブルさせることにより、前記活性化された一部のワード線を順次ディスエーブルさせる。
本発明によると、活性化された多数本のワード線が順次ディスエーブルされることにより、プリチャージノイズが発生しなくなる。
【０００８】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好適な実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面に基づき本発明の好適な実施例を詳細に説明する。図面において、同一の部材には同一の符号を使用した。
【０００９】
図１を参照すると、本発明の好適な実施例による半導体メモリ装置１０１は、プリデコーディング部１１１、制御部１２１、ローデコーディング及びワード線駆動ブロック１３１及びメモリセルアレイ１４１を具備する。前記制御部１２１は第１〜第３ローデコーディング制御部１５１〜１５３及びワード線駆動制御部１６１を具備する。
【００１０】
前記プリデコーディング部１１１はローアドレスＡｉを入力され、これらをプリデコーディングしてプリデコーディング信号ＤＲＡｉｊを出力する。図２を参照すると、前記プリデコーディング部１１１は、第１〜第５プリデコーダ２１１〜２１５を具備する。前記第１〜第５プリデコーダ２１１〜２１５はそれぞれ複数個のローアドレスビットＲＡ０〜ＲＡ１１を入力され、第１〜第５プリデコーディング信号ＤＲＡ０１、ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８、ＤＲＡ９１０１１を出力する。ここで、前記第１〜第５プリデコーディング信号ＤＲＡ０１、ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８、ＤＲＡ９１０１１は、１つのプリデコーディング信号ＤＲＡｉｊにて表わされる。第１〜第５プリデコーダ２１１〜２１５は、前記半導体メモリ装置１０１の特性に応じてその数が可変できる。例えば、前記ローアドレスビットＲＡ０〜ＲＡ１１を３組１群にして４つのプリデコーダを構成したり、あるいは前記ローアドレスビットＲＡ０〜ＲＡ１１を２組１群にして６つのプリデコーダを構成することができる。さらに、前記第１〜第５プリデコーダ２１１〜２１５は、前記ローアドレスＡｉを構成するローアドレスビットＲＡ０〜ＲＡ１１の数に応じてもその数が可変できる。例えば、前記ローアドレスビットの数が増大すると、すなわち、前記半導体メモリ装置１０１のメモリ容量が高まると、プリデコーダの数は増大される。これに対し、ローアドレスビットの数が減少すると、すなわち、前記半導体メモリ装置１０１のメモリ容量が低まると、プリデコーダの数は減少される。
【００１１】
前記第１ローデコーディング制御部１５１はローアドレスＡｉまたは高電圧のローアドレスＡｉ（図４）、モードレジスターセット信号ＰＭＲＳ、活性化信号ＡＣＴ及びプリチャージ信号ＰＲＥを入力されて第１及び第２ワード線制御信号ＷＬＯＦＦ、ＷＬＯＦＦＤを出力する。この第２ワード線制御信号ＷＬＯＦＦＤは、前記第１ワード線制御信号ＷＬＯＦＦが所定時間遅延された信号である。図３を参照すると、本発明の第１実施例による第１ローデコーディング制御部１５１は伝送ゲート３１１、ＮＭＯＳトランジスタ３２１、ラッチ回路３３１、ＮＯＲゲート３４１、３４２及び遅延器３５１を具備する。
【００１２】
前記伝送ゲート３１１はローアドレスＡｉを入力され、モードレジスターセット信号ＰＭＲＳによってゲートされてローアドレスＡｉを出力する。すなわち、モードレジスターセット信号ＰＭＲＳが論理"ハイ"にイネーブルされると、前記伝送ゲート３１１はローアドレスＡｉを通過させてラッチ回路に伝達し、モードレジスターセット信号ＰＭＲＳが論理"ロー"にディスエーブルされると、ローアドレスＡｉを遮断する。前記モードレジスターセット信号ＰＭＲＳは、主として同期式ＤＲＡＭ半導体装置に組み込まれるモードレジスターにて発生される。前記伝送ゲート３１１に入力されるローアドレスＡｉはメモリセルアレイ１４１に具備されるメモリセルを指定するためのアドレス信号ではなく、第１ワード線制御信号ＷＬＯＦＦを発生させるための特定ローアドレスキー信号である。
【００１３】
前記ＮＭＯＳトランジスタ３２１は、プリチャージ信号ＰＲＥによってゲートされる。すなわち、プリチャージ信号ＰＲＥが論理"ハイ"にイネーブルされると前記ＮＭＯＳトランジスタ３２１はオンされ、プリチャージ信号ＰＲＥが論理"ロー"にディスエーブルされるとＮＭＯＳトランジスタ３２１はオフされる。ＮＭＯＳトランジスタ３２１がオンされると伝送ゲート３１１の出力は接地電圧Ｖｓｓレベルに下がり、ＮＭＯＳトランジスタ３２１がオフされると伝送ゲート３１１の出力はそのままラッチ回路３３１に送られる。プリチャージ信号ＰＲＥは、前記半導体メモリ装置１０１の待ち状態時にイネーブルされる。
【００１４】
ラッチ回路３３１は、一度入力された伝送ゲート３１１の出力を反転させてこれを継続して出力する。ラッチ回路３３１は、伝送ゲート３１１からの信号の電圧レベルが変わらない限り、同じ信号を継続して出力する。すなわち、伝送ゲート３１１の出力信号が一瞬論理"ロー"であったなら、ラッチ回路３３１は継続して論理"ハイ"を出力し、この状態は、伝送ゲート３１１の出力が止まった場合にも続く。そして、伝送ゲート３１１の出力が論理"ハイ"にならない限り、ラッチ回路３３１は継続して論理"ハイ"を出力する。
【００１５】
ＮＯＲゲート３４１は、活性化信号ＡＣＴ及びＮＯＲゲート３４２の出力を否定論理和して出力する。
ＮＯＲゲート３４２は、ラッチ回路３３１の出力及びＮＯＲゲート３４１の出力を否定論理和して第１ワード線制御信号ＷＬＯＦＦを出力する。遅延器３５１は、第１ワード線制御信号ＷＬＯＦＦを入力され、これを所定時間遅延させて第２ワード線制御信号ＷＬＯＦＦＤを出力する。遅延器３５１は偶数個のインバータで構成され、前記偶数個のインバータ数に応じて前記所定の遅延時間が変わる。すなわち、前記偶数個のインバータ数が増大すると、前記所定の遅延時間も増大する。ＮＯＲゲート３４１、３４２は各種の論理回路にて構成できる。
図４を参照すると、本発明の第２実施例による第１ローデコーディング制御部１５１は、ＮＭＯＳトランジスタチェーン４１１、ＮＭＯＳトランジスタ４２１、インバータ４３１、４３２、フリップフロップ４４１、ＮＯＲゲート４５１、４５２及び遅延器４６１を具備する。
【００１６】
ＮＭＯＳトランジスタチェーン４１１は直列接続された多数個のＮＭＯＳトランジスタで構成され、個々のゲート及びドレインが相互接続してダイオードの機能をする。従って、ローアドレスＡｉが高電圧に入力される場合、ローアドレスＡｉはＮＭＯＳトランジスタチェーン４１１通過中に所定レベルに降圧されてインバータ４３１に印加される。ＮＭＯＳトランジスタチェーン４１１を構成するＮＭＯＳトランジスタが多数であればローアドレスＡｉの降圧の度合いが大きく、少数であれば降圧の度合いが小さい。
ＮＭＯＳトランジスタチェーン４１１に入力されるローアドレスＡｉは、メモリセルアレイ（図１の１４１）に具備されるメモリセルを指定するためのアドレス信号ではなく、第１ワード線制御信号ＷＬＯＦＦを発生させるための特定ローアドレスキー信号である。
【００１７】
このとき、前記ＮＭＯＳトランジスタチェーン４１１に印加されるローアドレスＡｉの電圧は、外部より半導体メモリ装置１０１に印加される電源電圧Ｖｃｃより遥かに高電圧である。図４には、ＮＭＯＳトランジスタチェーン４１１を構成するＮＭＯＳトランジスタ数が５であるから、ローアドレスＡｉの電圧はＶｃｃ＋５Ｖｔｎである。Ｖｔｎは、ＮＭＯＳトランジスタチェーン４１１に具備されるＮＭＯＳトランジスタのしきい電圧である。ここでは、ＮＭＯＳトランジスタチェーン４１１を構成する各ＮＭＯＳトランジスタのしきい電圧が同一と仮定する。従って、前記ＮＭＯＳトランジスタのしきい電圧を０．７Ｖ、且つ半導体メモリ装置に印加される外部電源電圧を５Ｖとするとき、ＮＭＯＳトランジスタチェーン４１１に印加されるローアドレスは８．５Ｖとなる。このように、ＮＭＯＳトランジスタチェーンを具備することにより、Ｖｃｃ＋５Ｖｔｎよりも低い任意の外部電圧によって第１ローデコーディング制御部１５１が活性化されることが防止される。
【００１８】
ＮＭＯＳトランジスタ４２１は、高電圧制御信号Ｃ１によって制御される。すなわち、高電圧制御信号Ｃ１が論理"ハイ"時にＮＭＯＳトランジスタ４２１はオンされるので、インバータ４３１の入力は接地電圧Ｖｓｓレベルに下がり、高電圧制御信号Ｃ１が論理"ロー"時にＮＭＯＳトランジスタ４２１はオフされるので、ＮＭＯＳトランジスタチェーン４１１の出力がそのままインバータ４３１に入力される。インバータ４３２は、プリチャージ信号ＰＲＥを反転させる。フリップフロップ４４１は、インバータ４３１、４３２の出力を入力され、これにより一定の電圧レベルを継続して出力する。すなわち、フリップフロップ４４１はプリチャージ信号ＰＲＥが論理"ハイ"時には論理"ハイ"を継続して出力し、プリチャージ信号ＰＲＥが論理"ロー"時にはインバータ４３１の出力に応じてその出力が決定される。
【００１９】
ＮＯＲゲート４５１は、活性化信号ＡＣＴ及びＮＯＲゲート４５２の出力を否定論理和して出力する。ＮＯＲゲート４５２は、フリップフロップ４４１の出力及びＮＯＲゲート４５１の出力を否定論理和し、その否定論理和の結果を第１ワード線制御信号ＷＬＯＦＦとして出力する。遅延器４６１は、第１ワード線制御信号ＷＬＯＦＦを入力され、これを所定時間遅延させて第２ワード線制御信号ＷＬＯＦＦＤを出力する。遅延器４６１は偶数個のインバータで構成され、前記偶数個のインバータ数に応じて前記所定の遅延時間が変わる。ＮＯＲゲート４５１、４５２及びフリップフロップ４４１は、各種の論理回路にて構成できる。
【００２０】
第２ローデコーディング制御部１５２は、プリデコーディング部１１１、第１ローデコーディング制御部１５１及びローデコーディング及びワード線駆動ブロック１３１に接続される。第２ローデコーディング制御部１５２は、プリデコーディング信号ＤＲＡｉｊ及び第１ワード線制御信号ＷＬＯＦＦを入力されてワード線イネーブル信号ＷＬＥを出力する。図５を参照すると、第２ローデコーディング制御部１５２はＮＯＲゲート５１１及びインバータ５２１を具備する。ＮＯＲゲート５１１は、プリデコーディング信号ＤＲＡ９１０１１及び第１ワード線制御信号ＷＬＯＦＦを入力されてこれらを否定論理和する。インバータ５２１は、ＮＯＲゲート５１１の出力を反転させてワード線イネーブル信号ＷＬＥとして出力する。プリデコーディング信号ＤＲＡ９１０１１は、プリデコーディング部１１１に入力されるローアドレスＡｉを構成する多数個のローアドレスビット中、メモリセルアレイ１４１の多数個のメモリブロックの一部を選択する上位ビットがプリデコーディングされて出力されるプリデコーディング信号である。
【００２１】
第３ローデコーディング制御部１５３は、プリデコーディング部１１１、第１ローデコーディング制御部１５１及びローデコーディング及びワード線駆動ブロック１３１に接続され、プリデコーディング信号ＤＲＡｉｊ及び第１ワード線制御信号ＷＬＯＦＦを入力されてブロック選択信号ＢＬＳｉを出力する。図６を参照すると、第３ローデコーディング制御部１５３は、インバータ６１１、６１２、インバータチェーン６２１及びＮＡＮＤゲート６３１を具備する。インバータ６１１は、第１ワード線制御信号ＷＬＯＦＦを反転させる。インバータチェーン６２１は、第１ワード線制御信号ＷＬＯＦＦを反転させ且つこれを所定時間遅延させる。インバータチェーン６２１は奇数個のインバータで構成され、前記奇数個のインバータ数に応じて前記所定の遅延時間が変わる。ＮＡＮＤゲート６３１は、プリデコーディング信号ＤＲＡ９１０１１、インバータ６１１の出力及びインバータチェーン６２１の出力を入力されてこれらを否定論理積する。インバータ６１２は、ＮＡＮＤゲート６３１の出力を反転させてブロック選択信号ＢＬＳｉを出力する。プリデコーディング信号ＤＲＡ９１０１１は、第２ローデコーディング制御部１５２に入力されるプリデコーディング信号ＤＲＡ９１０１１と同じ信号である。
【００２２】
ワード線駆動制御部１６１は、プリデコーディング部１１１、第１ローデコーディング制御部１５１及びローデコーディング及びワード線駆動ブロック１３１に接続され、プリデコーディング信号ＤＲＡｉｊ及び第２ワード線制御信号ＷＬＯＦＦＤを入力されてワード線駆動信号ＰＸｉを出力する。ワード線駆動信号ＰＸｉはワード線ＷＬｉを高電圧に駆動するための信号であって、ワード線駆動信号ＰＸｉの"ハイ"レバルは半導体メモリ装置１０１の電源電圧Ｖｃｃよりも高い。図７を参照すると、ワード線駆動制御部１６１は、ＮＡＮＤゲート７１１、７１２、インバータ７２１〜７２４及び差動増幅器７３１を具備する。
【００２３】
ＮＡＮＤゲート７１１は、プリデコーディング信号ＤＲＡ０１、ＤＲＡ９１０１１を入力されてこれらを否定論理積する。インバータ７２１は、第２ワード線制御信号ＷＬＯＦＦＤを反転させる。
ＮＡＮＤゲート７１２は、ＮＡＮＤゲート７１１の出力及びインバータ７２１の出力を否定論理積する。インバータ７２２はＮＡＮＤゲート７１２の出力を反転させ、インバータ７２３はインバータ７２２の出力を反転させる。
【００２４】
差動増幅器７３１はインバータ７２２、７２３の出力を入力されてこれらの間の電圧差を増幅する。すなわち、インバータ７２２の出力が論理"ハイ"時にＮＭＯＳトランジスタ７４１がオンされるので、ノードＮ１は接地電圧Ｖｓｓレベルに下がる。すると、ＰＭＯＳトランジスタ７５２はオンされ、差動増幅器７３１は昇圧電圧Ｖｐｐを出力する。これに対し、インバータ７２２の出力が論理"ロー"時にインバータ７２３の出力が論理"ハイ"となる。すると、ＮＭＯＳトランジスタ７４２はオンされ、差動増幅器７３１は接地電圧Ｖｓｓを出力する。ＮＭＯＳトランジスタ７４２がオンされると、ＰＭＯＳトランジスタ７５１はオンされＰＭＯＳトランジスタ７５２はオフされるので、差動増幅器７３１は継続して論理"ロー"を出力する。
【００２５】
インバータ７２４は差動増幅器７３１の出力を反転させてワード線駆動信号ＰＸｉを出力する。インバータ７２４に印加される電源電圧は昇圧電圧Ｖｐｐである。従って、インバータ７２４は、差動増幅器７３１の出力が論理"ロー"時にワード線駆動信号ＰＸｉを昇圧電圧Ｖｐｐとして出力する。
このように、第２ワード線制御信号ＷＬＯＦＦＤが論理"ハイ"、或いはプリデコーディング信号ＤＲＡ０１、ＤＲＡ９１０１１共に論理"ハイ"時にワード線駆動信号ＰＸｉは昇圧電圧Ｖｐｐとして出力される。これに対し、第２ワード線制御信号ＷＬＯＦＦＤが論理"ロー"で、且つプリデコーディング信号ＤＲＡ０１、ＤＲＡ９１０１１のいずれかが論理"ロー"時には、ワード線駆動信号Ｐｘｉは接地電圧Ｖｓｓとして出力される。
【００２６】
ローデコーディング及びワード線駆動ブロック１３１は、プリデコーディング部１１１、第１〜第３ローデコーディング制御部１５１〜１５３及びワード線駆動制御部１６１に接続される。ローデコーディング及びワード線駆動ブロック１３１はプリデコーディング信号ＤＲＡｉj、ワード線イネーブル信号ＷＬＥ、ブロック選択信号ＢＬＳｉ、ワード線駆動信号ＰＸｉ及び第２ワード線制御信号ＷＬＯＦＦＤを入力され、これらの信号に応答してワード線ＷＬ０〜ＷＬｍを制御する。
【００２７】
図８を参照すると、ローデコーディング及びワード線駆動ブロック１３１は、第１〜第ｎローデコーダ及びワード線ドライバＲＤ１〜ＲＤｎを具備する。第１〜第ｎローデコーダ及びワード線ドライバＲＤ１〜ＲＤｎは、それぞれプリデコーディング信号ＤＲＡｉｊ、ワード線イネーブル信号ＷＬＥ、ブロック選択信号ＢＬＳｉ、ワード線駆動信号ＰＸｉ及び第２ワード線制御信号ＷＬＯＦＦＤを入力されてそれぞれ４本のワード線を制御する。第１〜第ｎローデコーダ及びワード線ドライバＲＤ１〜ＲＤｎのそれぞれは、その構成及び動作が全く同様なため、説明の重複を避けるために第１ローデコーダ及びワード線ドライバＲＤ１についてのみ説明する。
【００２８】
図９を参照すると、第１ローデコーダ及びワード線ドライバＲＤ１は、ローデコーダ９１１及び第１〜第４ワード線ドライバＷＤ１〜ＷＤ４を具備する。第１〜第４ワード線ドライバＷＤ１〜ＷＤ４のそれぞれは、その構成及び動作が全く同様なため、説明の重複を避けるために第１ワード線ドライバＷＤ１についてのみ説明する。第１ワード線ドライバＷＤ１は、ラッチ回路９２１、パストランジスタ９３１及び出力ドライバ９４１を具備する。
【００２９】
ローデコーダ９１１は、ＮＭＯＳトランジスタ９５１〜９５５及びＰＭＯＳトランジスタ９６１を具備する。ＮＭＯＳトランジスタ９５１は、第２ワード線制御信号ＷＬＯＦＦＤによってゲートされる。すなわち、第２ワード線制御信号ＷＬＯＦＦＤが論理"ハイ"にイネーブルされるとＮＭＯＳトランジスタ９５１はオンされるるので、ノードＮ４は電源電圧Ｖｃｃレベルに上がる。ＮＭＯＳトランジスタ９５２は、ブロック選択信号ＢＬＳｉによってゲートされる。すなわち、ブロック選択信号ＢＬＳｉが論理"ハイ"にイネーブルされるとＮＭＯＳトランジスタ９５２はオンされるので、ノードＮ３は接地電圧Ｖｓｓレベルに下がる。ＰＭＯＳトランジスタ９６１は、ワード線イネーブル信号ＷＬＥによってゲートされる。すなわち、ワード線イネーブル信号ＷＬＥが論理"ロー"になるとＰＭＯＳトランジスタ９６１はオンされるので、ノードＮ４は電源電圧Ｖｃｃレベルに上がり、ワード線イネーブル信号ＷＬＥが論理"ハイ"になるとＰＭＯＳトランジスタ９６１はオフされるので、ノードＮ４の電圧レベルはＮＭＯＳトランジスタ９５１〜９５５に応じて決定される。
【００３０】
ＮＭＯＳトランジスタ９５３〜９５５は、各々プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８によってゲートされる。すなわち、プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８がいずれも論理"ハイ"にイネーブルされるとＮＭＯＳトランジスタ９５３〜９５５はいずれもオンされるので、ノードＮ４はノードＮ３の電圧レベルに近づく。
【００３１】
ローデコーダ９１１は、プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８及びブロック選択信号ＢＬＳｉがいずれもイネーブルされると接地電圧Ｖｓｓを出力し、プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８またはブロック選択信号ＢＬＳｉのいずれかがディスエーブルされ、且つワード線イネーブル信号ＷＬＥが論理"ロー"にイネーブルされると電源電圧Ｖｃｃを出力する。もし、ワード線イネーブル信号ＷＬＥ及びブロック選択信号ＢＬＳｉ共にディスエーブルされ、第２ワード線制御信号ＷＬＯＦＦＤ及びプリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８がいずれもイネーブルされるとノードＮ３はＶＣＣ-Ｖｔｎに上がり、ノードＮ４はラッチ回路９２１によって電源電圧Ｖｃｃレベルに上がる。ここで、ＶｔｎはＮＭＯＳトランジスタ９５３〜９５５のしきい電圧である。ここで、ＮＭＯＳトランジスタ９５３〜９５５のそれぞれのしきい電圧は全く同様であると仮定する。
【００３２】
図９には、ローデコーダ９１１に入力されるプリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８が３個に示されているが、その構造はいろいろと可変できる。例えば、プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８の内２つのプリデコーディング信号ＤＲＡ５６、ＤＲＡ７８のみが使用でき、あるいは４つのプリデコーディング信号ＤＲＡ０１、ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８の全てが使用できる。もし、２つのプリデコーディング信号ＤＲＡ５６、ＤＲＡ７８のみを使用する場合、一括に活性化またはディスエーブルされるワード線は多数となる。このときには、１つのローデコーダ及びワード線ドライバに接続されるワード線も多数となる。もし、４つのプリデコーディング信号ＤＲＡ０１、ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８を全て使用する場合、一括に活性化またはディスエーブルされるワード線は１つだけである。このとき、１つのローデコーダ及びワード線ドライバには１本のワード線のみが接続される。
【００３３】
ローデコーダ９１１の出力はラッチ回路９２１によって反転且つ保存される。そしてラッチ回路９２１の出力はパストランジスタ９３１を介して出力ドライバ９４１に印加される。出力ドライバ９４１は、ＮＭＯＳトランジスタ９７１、９７２を具備する。ＮＭＯＳトランジスタ９７１はパストランジスタ９３１の出力によってゲートされ、そのドレインにワード線駆動信号ＰＸｉが印加される。ＮＭＯＳトランジスタ９７２はローデコーダ９１１の出力によってゲートされる。ノードＮ５にワード線ＷＬ０が接続される。
【００３４】
このように、パストランジスタ９３１の出力が論理"ハイ"時にＮＭＯＳトランジスタ９７１がオンされるので、ワード線ＷＬ０はワード線駆動信号ＰＸｉによって昇圧電圧Ｖｐｐに活性化される。これに対し、ローデコーダ９１１の出力が論理"ハイ"時にＮＭＯＳトランジスタ９７１はオフされＮＭＯＳトランジスタ９７２はオンされるので、ワード線ＷＬ０は接地電圧Ｖｓｓレベルに下がる。すなわち、ワード線ＷＬ０はディスエーブルされる。
メモリセルアレイ１４１には多数本のワード線ＷＬ０〜ＷＬｍが具備され、前記多数本のワード線ＷＬ０〜ＷＬｍに多数個のメモリセル（図示せず）が接続される。
【００３５】
図１０は、前記図１に示された信号のタイミング図である。図１０に基づき図１〜図９に示された半導体メモリ装置１０１の動作について説明する。ワード線イネーブルモード中に多数本のワード線ＷＬ０〜ＷＬｍが活性化される。活性化されたワード線ＷＬ０〜ＷＬｍを順次ディスエーブルさせるために、まず、モードレジスターセット信号ＰＭＲＳ及びローアドレスキー信号Ａｉを論理"ハイ"にイネーブルさせる。すると、伝送ゲート（図３の３１１）がオンされるのでラッチ回路（図３の３３１）の入力は論理"ハイ"となる。このとき、プリチャージ信号ＰＲＥ は論理"ロー"であるから、ＮＭＯＳトランジスタ（図３の３２１）はオフされた状態である。次に、活性化信号ＡＣＴが論理"ハイ"にイネーブルされると、ＮＯＲゲート（図３の３４１）は論理"ハイ"を出力する。すなわち、第１ローデコーディング制御部１５１は、第１及び第２ワード線制御信号ＷＬＯＦＦ及びＷＬＯＦＦＤを論理"ハイ"にイネーブルさせる。これにより、ブロック選択信号ＢＬＳｉは論理"ロー"にディスエーブルされ、ワード線イネーブル信号ＷＬＥは論理"ハイ"にディスエーブルされる。第２ワード線制御信号ＷＬＯＦＦＤ及びワード線イネーブル信号ＷＬＥは論理"ハイ"で、且つブロック選択信号ＢＬＳｉは論理"ロー"であるから、図９のＮＭＯＳトランジスタ９５１はオンされ、ＮＭＯＳトランジスタ９５２及びＰＭＯＳトランジスタ９６１はオフされる。この状態で、プリデコーディング信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８がいずれも論理"ハイ"になると、ノード（図９のＮ４）は電源電圧Ｖｃｃレベルに上がる。ノードＮ４が電源電圧Ｖｃｃレベルになると、ＮＭＯＳトランジスタ９７１はオフされ、ＮＭＯＳトランジスタ９７２はオンされる。これにより、ワード線ＷＬ０はディスエーブルされる。すなわち、ローアドレスＡｉによって指定されたワード線がディスエーブルされる。ローアドレスＡｉが可変されると、これに対応するワード線がディスエーブルされる。
【００３６】
【発明の効果】
以上述べたように、本発明によると、ローアドレスＡｉが可変されると、これに対応するワード線が順次ディスエーブルされる。また、活性化されたワード線が順次ディスエーブルされるので、半導体メモリ装置１０１にはプリチャージノイズが発生しなくなる。
【００３７】
図面及び明細書には最適の実施例が開示されている。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や請求範囲に記載された本発明の範囲を制限するものではない。よって、本技術分野の通常の知識を有した者にとってこれより様々な変形及び他の実施例が可能なのは言うまでもない。よって、本発明の真の技術的保護範囲は請求範囲の技術的思想によって定まるべきである。
【図面の簡単な説明】
【図１】  本発明の好適な実施例による半導体メモリ装置の概略ブロック図である。
【図２】  図１に示されたプリデコーディング部の回路図である。
【図３】  図１に示された第１ローデコーディング制御部を本発明の第１実施例に従い示した回路図である。
【図４】  図１に示された第１ローデコーディング制御部を本発明の第２実施例に従い示した回路図である。
【図５】  図１に示された第２ローデコーディング制御部の回路図である。
【図６】  図１に示された第３ローデコーディング制御部の回路図である。
【図７】  図１に示されたワード線駆動部の回路図である。
【図８】  図１に示されたローデコーディング及びワード線駆動ブロックのブロック図である。
【図９】  図８に示された第１ローデコーダ及びワード線ドライバの回路図である。
【図１０】  図１に示された信号のタイミング図である。
【符号の説明】
１０１・・・半導体メモリ装置
１２１・・・制御部
ＡＣＴ・・・活性化信号
Ａｉ・・・ローアドレス
ＢＬＳｉ・・・ブロック選択信号
ＤＲＡｉｊ・・・プリデコーディング信号
ＰＸｉ・・・ワード線駆動信号
ＰＭＲＳ・・・モードレジスタセット信号
ＰＲＥ・・・プリチャージ信号
ＷＬ０〜ＷＬｍ・・・ワード線
ＷＬＯＦＦ、ＷＬＯＦＦＤ・・・第１、第２ワード線制御信号
ＷＬＥ・・・ワード線イネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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