(57)【特許請求の範囲】
【請求項１】
ＬＳＩチップ内にて分割された複数のブロック領域内にて、それぞれマトリクス状に配列された複数の基本セルと、
前記ブロック領域内の少なくとも一方向に配列された複数の前記基本セルを、該基本セルの上層にて接続して、論理機能を有する機能セルを形成するための複数の第１配線層と、
前記第１配線層と同層にて前記一方向に沿って平行に形成された、前記基本セルに電源供給するため電源配線層Ｖｄｄ及び電源配線層Ｖｓｓと、
を有し、
複数の前記ブロック領域内の各々の前記基本セルは、ソースまたはドレインを共通接続した２以上のＰチャンネル型ＭＯＳトランジスターと、ソースまたはドレインを共通接続した２以上のＮチャンネル型ＭＯＳトランジスターと、を対向配置して構成され、
少なくとも一つの前記ブロック領域内の前記基本セルは、前記ＰチャンネルおよびＮチャンネル型ＭＯＳトランジスターのチャンネル幅Ｗｐ、Ｗｎが他のブロック内の前記基本セルと異なり、
前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスターの前記ソース及び前記ドレインと複数の前記第１配線層とを接続する複数の第１のコンタクトと、前記トランジスターのゲートと前記第１配線層とを接続する第２のコンタクトとが設けられ、前記第１，第２のコンタクトは、前記電源配線層Ｖｄｄ及び電源配線層Ｖｓｓに対する相対的位置が、前記チャンネル幅Ｗｐ、Ｗｎの大きさにかかわらず一定であることを特徴とするマスタースライス式集積回路装置。
【請求項２】
請求項１において、
各々の前記ブロック領域内にて、前記一方向に配列された前記Ｐチャンネル型及びＮチャンネル型ＭＯＳトランジスターについてそれぞれ、複数の前記第１のコンタクトが、前記一方向に沿って一列に配列されていることを特徴とするマスタースライス方式集積回路装置。
【請求項３】
請求項１又は２において、
前記第２のコンタクトは、対向配置された前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスターの間の領域に配置されていることを特徴とするマスタースライス式集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１，第２のコンタクトを、前記電源配線層Ｖｄｄと前記電源配線層Ｖｓｓとの間の領域内に配置したことを特徴とするマスタースライス式集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
各前記ブロック領域内の前記基本セルは、前記チャンネル幅の比（Ｗｐ／Ｗｎ）が、互いに等しく設定されていることを特徴とするマスタースライス方式集積回路装置。
【請求項６】
請求項１乃至４のいずれかにおいて、
少なくとも一つの前記ブロック領域内の前記基本セルは、前記チャンネル幅の比（Ｗｐ／Ｗｎ）が、他のブロック内の前記基本セルと異なっていることを特徴とするマスタースライス方式集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
対向配置された前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスター間に亘って平行に複数本のゲート電極が設けられ、前記ゲート電極の両端部がそれぞれ、前記各トランジスターの前記ゲートとして機能することを特徴とするマスタースライス方式集積回路装置。
【請求項８】
請求項７において、
前記複数本のゲート電極の間の領域に、前記ゲート電極と同層でかつ同一導電材料にて島状に形成され、前記第１配線層と接続するための第３のコンタクトを有する配線層を設けたことを特徴とするマスタースライス方式集積回路装置。
【請求項９】
請求項８において、
前記第１配線層の上層に第２絶縁層を介して第２配線層が形成され、前記第１，第２配線層の同士は、前記第２絶縁層に形成したＶＩＡによって接続され、
前記島状の配線層を形成することで拡大する、前記第２配線層の占有領域外の領域に、前記第２配線層と同層にて電源補強用配線層を形成したことを特徴とするマスタースライス方式集積回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記ＬＳＩチップの周縁領域には入出力セルが配置され、この入出力セルが配置された領域の内側領域に複数の前記ブロック領域が離間して配置され、前記入出力セルと前記各ブロック内の前記機能セルとを接続する配線専用領域が、隣り合う２つの前記ブロック領域の間に設けられていることを特徴とするマスタースライス方式集積回路装置。
【請求項１１】
請求項１乃至９のいずれかにおいて、
前記ＬＳＩチップの周縁領域には入出力セルが配置され、この入出力セルが配置された領域の内側領域に複数の前記ブロック領域が密に配置され、前記入出力セルと前記各ブロック内の前記機能セルとを接続する配線専用領域が、複数の前記ブロック領域と前記入出力セルとの間にのみ設けられていることを特徴とするマスタースライス方式集積回路装置。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
一つの前記ブロック領域内の前記機能セルによりメモリが構成され、他の一つの前記ブロック領域内の前記機能セルにより高速演算部が構成され、前記一つのブロック領域内の前記基本セルは、前記他の一つのブロック領域内の前記基本セルよりも、前記チャンネル幅Ｗｐ、Ｗｎが狭く設定されていることを特徴とするマスタースライス方式集積回路装置。
【請求項１３】
請求項１乃至１１のいずれかにおいて、
一つの前記ブロック領域内の前記機能セルによりクロックドライバが構成され、他の一つの前記ブロック領域内の前記機能セルにより高速演算部が構成され、前記一つのブロック領域内の前記基本セルは、前記他の一つのブロック領域内の前記基本セルよりも、前記チャンネル幅Ｗｐ、Ｗｎが広く設定されていることを特徴とするマスタースライス方式集積回路装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
２以上の前記ブロック領域には、それぞれ機能が同じ前記機能セルが含まれ、この各ブロック領域内の前記機能セルは、前記基本セルのチャンネル幅のみが異なり、
各々の前記ブロック領域では、前記機能セルを構成する複数個の前記基本セルに対して、前記第１，第２のコンタクトの位置及び前記第１配線層の配線パターンが互いに等しく設定されていることを特徴とするマスタースライス方式集積回路装置。
【請求項１５】
ＬＳＩチップ内にて分割された複数のブロック領域内にて、それぞれマトリクス状に配列された複数の基本セルと、
前記ブロック領域内の少なくとも一方向に配列された複数の前記基本セルを、該基本セルの上層にて接続して、論理機能を有する機能セルを形成するための複数の第１配線層と、
前記第１配線層と同層にて前記一方向に沿って平行に形成された、前記基本セルに電源供給するため電源配線層Ｖｄｄ及び電源配線層Ｖｓｓと、
を有し、
複数の前記ブロック領域内の各々の前記基本セルは、ソースまたはドレインを共通接続した２以上のＰチャンネル型ＭＯＳトランジスターと、ソースまたはドレインを共通接続した２以上のＮチャンネル型ＭＯＳトランジスターと、を対向配置して構成され、
少なくとも一つの前記ブロック領域内の前記基本セルは、前記ＰチャンネルおよびＮチャンネル型ＭＯＳトランジスターのチャンネル幅Ｗｐ、Ｗｎが他のブロック内の前記基本セルと異なり、
前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスターの前記ソース及び前記ドレインと複数の前記第１配線層とを接続する複数の第１のコンタクトと、前記トランジスターのゲートと前記第１配線層とを接続する第２のコンタクトとが設けられ、
各々の前記ブロック領域内にて、前記一方向に配列された前記Ｐチャンネル型及びＮチャンネル型ＭＯＳトランジスターについてそれぞれ、複数の前記第１のコンタクトが、前記一方向に沿って一列に配列され、
前記第２のコンタクトは、対向配置された前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスターの間の領域に配置されていることを特徴とするマスタースライス式集積回路装置。
【請求項１６】
半導体基板上の複数分割されたブロック領域毎に定められたチャンネル幅を持つＰチャンネル及びＮチャンネル型ＭＯＳトランジスターを、各々の前記ブロック領域内にて対向配置して基本セルを構成し、少なくとも一つの前記ブロック領域内の前記基本セルは、前記ＰチャンネルおよびＮチャンネル型ＭＯＳトランジスターのチャンネル幅Ｗｐ、Ｗｎが他のブロック内の前記基本セルと異なり、かつ、各々のブロック領域にて少なくとも一方向に沿って複数個の前記基本セルを配線することによって、種々のＬＳＩチップを構成するマスタースライス方式集積回路装置の製造方法であって、
（ａ）前記半導体基板上の各々の前記ブロック領域内にて、相隣接する領域にそれぞれＰウェル、Ｎウェルを形成する工程と、
（ｂ）前記Ｐウェル、Ｎウェル上のフィールド部には素子分離用酸化膜を、それ以外の領域には薄い酸化膜を形成する工程と、
（ｃ）前記酸化膜上全面に、ポリシリコン層を形成する工程と、
（ｄ）前記ポリシリコン層をエッチングして、各々の前記ブロック領域毎に決められた前記チャンネル幅に応じた長さのゲート電極を形成する工程と、
（ｅ）前記ゲート電極のセルフアラインにより、前記Ｐウェル、ＮウェルにそれぞれＮ型、Ｐ型不純物をイオン注入して、各々の前記ブロック領域毎に定められたチャンネル幅となるＮ型及びＰ型拡散領域をそれぞれ形成する工程と、
（ｆ）その後第１層絶縁膜を形成し、かつ、前記Ｎ型及びＰ型拡散領域に対向する位置に第１のコンタクトホールを、前記ゲート電極に対向する位置に第２のコンタクトホールをそれぞれ形成する工程と、
（ｇ）前記第１層絶縁層上にて、各々の前記ブロック領域内にて複数個の前記基本セルを前記一方向に接続して機能セルを形成するための第１配線層と、前記各機能セルに電源供給するための電源配線層Ｖｄｄ及び電源配線層Ｖｓｓとを形成する工程と、
を有し、
各々の前記ブロック領域内にて、前記第１，第２のコンタクトホールが前記電源配線層Ｖｄｄ及び前記電源配線層Ｖｓｓの間の領域に配置され、前記機能セルを形成するための前記第１配線層による配線が、前記チャンネル幅の大きさにかかわらず、前記電源配線Ｖｄｄ及び前記電源配線Ｖｓｓの間の領域にて完結していることを特徴とするマスタースライス方式集積回路装置の製造方法。
【請求項１７】
請求項１６において、
前記第１のコンタクトホールの形成工程では、各々の前記ブロック内にて、前記一方向に配列された前記Ｐチャンネル型の及びＮチャンネル型ＭＯＳトランジスターについてそれぞれ、複数の前記第１のコンタクトホールが、前記一方向に沿って一列に配列して形成されることを特徴とするマスタースライス方式集積回路装置の製造方法。
【請求項１８】
請求項１６又は１７において、
前記第２のコンタクトホールの成形工程では、前記第２のコンタクトホールが、対向配置された前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスターの間の領域に形成されることを特徴とするマスタースライス式集積回路装置の製造方法。
【請求項１９】
請求項１６乃至１８のいずれかにおいて、
前記（ａ）〜（ｃ）工程の実施中又は実施後に前記チャンネル幅の仕様変更が生じた時に、変更された前記チャンネル幅に応じて前記工程（ｄ）、（ｅ）を変更し、
前記（ｆ）、（ｇ）工程は、予め定められた前記第１，第２のコンタクトの位置及び前記第１配線層の配線パターンに関する設計通りに実施されることを特徴とするマスタースライス方式集積回路装置の製造方法。
【請求項２０】
請求項１６乃至１９のいずれかにおいて、
前記ゲート電極の形成工程では、対向配置された前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスター間に亘って平行に複数本の前記ゲート電極を形成し、かつ、前記複数本のゲート電極の間の領域に、前記ゲート電極と同層でかつ同一導電材料の島状の配線層を形成し、
前記コンタクトホールの形成工程では、前記島状の配線層と対向する位置にて、前記第１絶縁層に第３のコンタクトホールを形成することを特徴とするマスタースライス方式集積回路装置の製造方法。
【請求項２１】
請求項２０において、
前記第１配線層の上層に第２絶縁層を形成する工程と、
前記第２絶縁層に複数のビアホールを形成する工程と、
前記第１絶縁層の上層に、前記ビアホールにより前記第１配線層と接続される第２配線層を形成する工程と、
をさらに有し、
前記第２配線層の形成工程では、前記島状の配線層を形成することで拡大する、前記第２配線層の占有領域外の領域に、前記第２配線層と同層にて電源補強用配線層を形成することを特徴とするマスタースライス方式集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、マスタースライス方式の集積回路装置及びその製造方法に関し、特に、ＬＳＩチップ内のブロック領域毎にトランジスタのチャンネル幅を最適に設定して、スピード、消費電力、集積度等を、回路機能に応じて最適化することができる集積回路装置及びその製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
マスタースライス方式集積回路装置の一つの形態であるゲートアレイにおいては、図２に示すように、チップ１の中心領域１ａに基本セル（Ｂａｓｉｃ  Ｃｅｌｌ）２をマトリクス状に敷き詰めるような形で配置し、チップ１の周縁領域１ｂには入出力セル５を環状に配置している。
【０００３】
基本２セルは、複数個の能動素子によって構成されている。そして、基本セル２の上に配線を施すことで、複数個の基本セル２を接続して、論理機能を有する機能セルを形成している。
【０００４】
チップ１の周縁領域１ｂに配置された各々の入出力セル５上にも配線を施し、論理機能を有する入出力の為の機能セルを形成している。チップ１の中心領域１ａと周縁領域１ｂとの間の領域４は、入出力セル５とその内側の機能セルとを結び付ける配線専用領域である。
【０００５】
ここで、図２に示す従来のＳｅａ  Ｏｆ  Ｇａｔｅ型ゲートアレイでは、基本セル２を構成するＰチャンネルおよびＮチャンネル型ＭＯＳトランジスターのチャンネル幅ＷｐおよびＷｎを含めて、基本セル２はチップ全体について全て同一形状であった。
【０００６】
しかし、前述の従来技術では、ＲＡＭ、ＲＯＭ等のような機能ブロックを構成する場合にも、必ず同一形状の基本セルを基に構成しなければならないという制約が生じる。このために、例えばＲＡＭを構成する場合、その１ビット当たりのメモリー・セルの面積は、カスタム設計のそれに比較して十数倍にもなる。さらに、そのメモリー・セルが持つ必要以上のＣａｐａｃｉｔａｎｃｅの為に、ＬＳＩ全体の消費電力も増大する。この為、従来のＳｅａ  Ｏｆ  Ｇａｔｅ型のゲートアレイに於いて大容量のＲＡＭ等を構成することは、集積度、消費電力等の経済性の面で殆ど実用的ではない。
【０００７】
また、回路が大規模化して来た結果、配線率と高速性のみを追求したゲートアレイは、いわゆるスピード・消費電力積を最小とし、集積度を最大にすべく最適設計されたカスタムチップとは、同一論理機能の回路でも性能に大きな差異が発生する。
【０００８】
これは、ゲートアレイの多品種小量生産を目標とすることから、短納期を最優先にし、本来のＬＳＩとしての性能であるスピード・消費電力・集積度を、犠牲にしてきているという見方もできる。
【０００９】
一方、これからのシステム・オン・シリコン規模の大規模ＬＳＩを開発するにあたって、フロアー・プランを考慮する事なしに、ゲートアレイで行われているような自動配置配線の手法による、機能セルの配置を実用的に行う事ができるのは、２万から３万ゲートが限界とも言われている。
【００１０】
前述のような今後開発される大規模回路は、システム全体が、複数のシステム・クロック、バスライン、ＲＡＭ、ＲＯＭ、ＡＬＵ、レジスター等を持ち、それらに付属して、種々雑多な論理回路が含まれるチップ構成である事が予測される。
【００１１】
しかし、これらの各機能ブロックごとに、スピード、集積度、消費電力についての最適化を行うため、その内部で使われるトランジスタのチャンネル長およびチャンネル幅を機能セルのレベルで固有のものにしてしまう、フルカスタムやスタンダードセルの手法を採用するわけにもいかない。
【００１２】
それは、この様な大規模回路の開発途中では、必ずシステムの仕様変更、設計変更が発生するからである。この場合、基本的にはＬＳＩの製造をその最初の工程からやりなおさねばならない。これはゲートアレイのような配線工程処理のみで仕様変更に対応させるものに較べ、数倍の製品納期の遅延および費用を発生させるからである。
【００１３】
そこで、一つのＬＳＩチップ内にて、異なるチャンネル幅あるいはトランジスタサイズを有するＭＯＳトランジスタを形成する技術が、特開昭５８−５１５３６号公報、特開平３−１４５７６２号公報、特開平２−２６８４６４号公報及び特開平５−４８０５０  号公報に開示されている。
【００１４】
特開昭５８−５１５３６号公報では、図１８に示すように、Ｎ型拡散領域４００とＰ型拡散領域４０１の上層に、ゲート電極４０２を形成してＭＯＳ型トランジスタを形成し、ＬＳＩチップ内にてそのＭＯＳ型トランジスタのチャンネル幅Ｗを異ならせている。
【００１５】
しかし、この提案によれば、チャンネル幅を異ならせた場合に、前記ゲート電極４０２の上層に形成される配線層（図示せず）も変わってしまう。図１８に示す従来技術では、ゲート電極４０２とその上層の配線層とを接続する場合、ゲート電極４０２の両端であって、Ｎ型及びＰ型拡散領域４００，４０１の外側に形成した面積拡大部４０２ａ，４０２ｂにコンタクトを形成する必要がある。この面積拡大部４０２ａ，４０２ｂの位置は、チャンネル幅Ｗを大きくする場合には、Ｎ型及びＰ型拡散領域４００，４０１の外側に位置するように変更しなければならないからである。
【００１６】
したがって、特開昭５８−５１５３６号公報の発明によれば、特にチャンネル幅Ｗを大きくする場合に、コンタクトの位置、配線層のパータンに変更が生じる。このため、露光マスクなどの設計を含めた配線工程のための設計をやり直す必要があった。
【００１７】
特開平３−１４５７６２号公報では、図１９に示すように、小面積の２つのＰ型拡散領域４１０と２つのＮ型拡散領域４１１を設け、各拡散領域４１０，４１１の上層にそれぞれゲート電極４１２を形成して、第１基本セルを構成している。さらに、図２０に示すように、大面積のＮ型及びＰ型拡散領域４２０，４２１の上層に共通のゲート電極４２２を形成して、第２基本セルを構成している。これにより、チャンネル幅が異なる２種類のＭＯＳトランジスタを構成している。
【００１８】
しかし、特開平３−１４５７６２号公報の発明でも、図１９、図２０のチャンネル幅をより大きくしたい場合には、上記と同様にその面積拡大部４１２ａ、４２２ａの位置を変える必要があり、コンタクトの位置及び配線パターンの変更が余儀無くされる。
【００１９】
特開平２−２６８４６４号公報の発明は、図１９に示す４つの拡散領域４１０，４１１に亘って共通のゲート電極を形成したものであり、基本的には上述の特開平３−１４５７６２号公報に開示された第１基本セルと同一構造である。
【００２０】
通常、この種のＬＳＩ設計及び製造段階では、論理シュミレーションの結果ファンアウトの変更により、ＭＯＳトランジスタチャンネル幅を変更する必要性が多々ある。上述した３つの提案のように、チャンネル幅又はトランジスタサイズを、各種のデザインに対して最適化しようとしても、その設計、製造段階では必ずチャンネル幅の変更が伴い、その結果配線工程に大幅な変更を伴うようでは、到底実用化に対応できない。
【００２１】
一方、特開平５−４８０５０  号公報によれば、チャンネル幅の異なるＰ型及びＮ型拡散領域をある方向に沿って並設しておき、コンタクト位置及び配線パターンの変更により、いずれかのチャンネル幅のＭＯＳトランジスタを構成するようにしている。この発明によれば、チャンネル幅の種類の数分の配線設計が必要となるばかりでなく、使用されないチャンネル幅の拡散領域が必ず存在するため、ゲート使用効率が大幅に低下してしまう。
【００２２】
本発明はこのような問題点を解決するもので、その目的とするところは、スピード、消費電力、集積度を含めて、ＬＳＩとしてより最適化が可能であって、しかもＬＳＩの製造段階で必ず生ずる仕様変更、設計変更に容易に対応できる構造のマスタースライス方式集積回路装置及びその製造方法を提供することにある。
【００２３】
本発明の他の目的とするところは、チップ内にて分割されたブロック領域ごとに、チャンネル幅の異ならせたＭＯＳトランジスタにて基本セルを構成しながら、各ブロック領域内にて複数個の基本セルにて構成されるそれぞれの機能セルの電気的特性を予測し易くし、論理シミュレーションでの設計精度を向上させることの出来るマスタースライス方式集積回路装置を提供することにある。
【００２４】
本発明のさらに他の目的は、スピード、消費電力、集積度を含めて、ＬＳＩとしてより最適化を図りながら、多種の電源電圧に対応でき、あるいは論理レベルを混在させることができるマスタースライス方式集積回路装置を提供することにある。
【００２５】
【課題を解決するための手段及びその作用】
本発明に係るマスタースライス式集積回路装置は、ＬＳＩチップ内にて分割された複数のブロック領域内にて、それぞれマトリクス状に配列された複数の基本セルと、
前記ブロック領域内の少なくとも一方向に配列された複数の前記基本セルを、該基本セルの上層にて接続して、論理機能を有する機能セルを形成するための複数の第１配線層と、
前記第１配線層と同層にて前記一方向に沿って平行に形成された、前記基本セルに電源供給するため電源配線層Ｖｄｄ及び電源配線層Ｖｓｓと、
を有し、
複数の前記ブロック領域内の各々の前記基本セルは、ソースまたはドレインを共通接続した２以上のＰチャンネル型ＭＯＳトランジスターと、ソースまたはドレインを共通接続した２以上のＮチャンネル型ＭＯＳトランジスターと、を対向配置して構成され、
少なくとも一つの前記ブロック領域内の前記基本セルは、前記ＰチャンネルおよびＮチャンネル型ＭＯＳトランジスターのチャンネル幅Ｗｐ、Ｗｎが他のブロック内の前記基本セルと異なり、
前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスターの前記ソース及び前記ドレインと複数の前記第１配線層とを接続する複数の第１のコンタクトと、前記トランジスターのゲートと前記第１配線層とを接続する第２のコンタクトとが設けられ、前記第１，第２のコンタクトは、前記電源配線層Ｖｄｄ及び電源配線層Ｖｓｓに対する相対的位置が、前記チャンネル幅Ｗｐ、Ｗｎの大きさにかかわらず一定であることを特徴とする。
【００２６】
上記構成によれば、予め一つのチップを機能分割し、各々の機能ブロック領域に要求される性能に対して最適なトランジスタのチャンネル幅を持つ基本セルを、各機能ブロック内に配置している。そして、この基本セルを各機能ブロック領域内にてマトリクス状に配置して、その上に配線をして機能セルを構成している。これにより、トランジスタのチャンネル幅がチップ全体ですべて均一な従来のゲートアレイに比べ、ＬＳＩの性能であるスピード・消費電力・集積度をより最適化することができる。
【００２７】
また、基本セルの中の、ＰチャンネルおよびＮチャンネル型トランジスタのソース、ドレイン及びゲートと第１配線層とを結ぶコンタクト（第１，第２のコンタクト）は、電源配線層Ｖｄｄ及び電源配線層Ｖｓｓに対する相対的位置が、前記チャンネル幅Ｗｐ、Ｗｎの大きさにかかわらず一定である。したがって、基本セルのＰチャンネルおよびＮチャンネルトランジスタのチャンネル幅が最小サイズからそれよりも数倍変化しても、第１配線層の配線パターンを共用できる機能セルを作ることができる。これにより、ＬＳＩの設計及び製造段階にて、論理シュミレーションの結果ファンアウトの変更により、ＭＯＳトランジスタチャンネル幅が変更されても、配線工程に変更を及ぼすことがない。
【００２８】
各々の前記ブロック領域内にて、前記一方向に配列された前記Ｐチャンネル型及びＮチャンネル型ＭＯＳトランジスターについてそれぞれ、複数の前記第１のコンタクトを、前記一方向に沿って一列に配列すると良い。こうすると、複数の第１のコンタクトを、最小のチャンネル幅内に位置させることが容易となる。また、このようにして第１のコンタクトの位置を決定すれば、それ以上チャンネル幅を増大させても、その第１のコンタクトの位置を必ず共用できる。
【００２９】
前記第２のコンタクトを、対向配置された前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスターの間の領域に配置すると良い。チャンネル幅を、対向するＭＯＳトランジスターの相反する方向に延長させて変更する際に、第２のコンタクトの位置に全く変更を要しないからである。
【００３０】
第１，第２のコンタクトを、前記電源配線層Ｖｄｄと前記電源配線層Ｖｓｓとの間の領域内に配置することができる。こうすると、基本セルを第１配線層により一方向に複数個接続して、論理機能を有する機能セルを形成する際、機能セルのための第１配線層の配線が電源配線ＶｄｄとＶｓｓの間の領域で完結する。
【００３１】
各々の前記ブロック領域内のチャンネル幅の異なる前記基本セルは、そのチャンネル幅の比（Ｗｐ／Ｗｎ）が互いに等しく設定されることが好ましい。
【００３２】
各基本セルのＷｐとＷｎの比率が一定であると、チャンネル幅が変化しても、これらの基本セルのトランジスタの形状は相似の関係にある。この場合、各々の基本セルより構成される機能セルの電気的特性（スピード、消費電力、入力容量、出力駆動能力など）のかなりのものは比例関係になる。このため、論理シミュレーションの際に、各ブロック領域の基本セルの特性を予想しやすく、設計が容易となる。
【００３３】
少なくとも一つの前記ブロック領域内の前記基本セルは、前記チャンネル幅の比（Ｗｐ／Ｗｎ）を、他のブロック内の前記基本セルとある程度の範囲で異ならせることもできる。チャンネル幅Ｗｐ、Ｗｎが変わるとトランジスタの特性値βが変更される。このトランジスタのβは、例えば論理回路をインバータとした場合のしきい値を決定する要素となる。これにより、例えば３．５Ｖ、５Ｖ等の種々の電源電圧に対応することができ、あるいは論理回路に対応する最適な論理レベルをチャンネル幅の比率により決定することができる。したがって、多電源対応または論理レベルが混在するＬＳＩを構築することができる。
【００３４】
対向配置された前記Ｐチャンネル及びＮチャンネル型ＭＯＳトランジスター間に亘ってほぼ平行に複数本のゲート電極が設けられ、前記ゲート電極の両端部がそれぞれ、前記各トランジスターの前記ゲートとして機能させることができる。こうすると、第２のコンタクトの数を低減でき、第１配線層のパターンが簡略化される。
【００３５】
前記複数本のゲート電極の間の領域に、前記ゲート電極と同層でかつ同一導電材料にて島状に形成され、前記第１配線層と接続するための第３のコンタクトを有する配線層を設けることが好ましい。
【００３６】
こうすると、第１配線層の上層に形成される第２配線層の数及び面積と、第１，第２配線層を接続するＶＩＡの数とを低減できる。
【００３７】
また、前記島状の配線層を形成することで拡大する、第２配線層の占有領域外の領域に、前記第２配線層と同層にて電源補強用配線層を形成することができる。すなわち、第２配線層の無い空きエリアを比較的幅広の電源補強用配線層に利用でき、電源補強用配線層を形成する自由度が増大する。
【００３８】
前記ＬＳＩチップの周縁領域には入出力セルが配置され、この入出力セルが配置された領域の内側領域に、複数の前記ブロック領域を、密に配置することも、相互に離間して配置することもできる。複数の前記ブロック領域を密に配置した場合には、前記入出力セルと前記各ブロック内の前記機能セルとを接続する配線専用領域が、複数の前記ブロック領域と前記入出力セルとの間にのみ設けられる。複数の前記ブロック領域を相互に離間して配置した場合には、前記配線専用領域を隣り合う２つの前記ブロック領域の間にも設けることができる。
【００３９】
一つの前記ブロック領域内の前記機能セルによりメモリが構成され、他の一つの前記ブロック領域内の前記機能セルにより高速演算部が構成され、前記一つのブロック領域内の前記基本セルは、前記他の一つのブロック領域内の前記基本セルよりも、前記チャンネル幅Ｗｐ、Ｗｎが狭く設定される。
【００４０】
こうすると、メモリが構成されるブロック領域では、その占有面積及び消費電力を極力押さえることができる一方で、高速演算部が構成されるブロック領域では、占有面積は増えるが高速演算速度を確保できる。
【００４１】
一つの前記ブロック領域内の前記機能セルによりクロックドライバが構成され、他の一つの前記ブロック領域内の前記機能セルにより高速演算部が構成され、前記一つのブロック領域内の前記基本セルは、前記他の一つのブロック領域内の前記基本セルよりも、前記チャンネル幅Ｗｐ、Ｗｎが広く設定される。
【００４２】
こうすると、高速演算部での高速演算速度を確保しながら、クロックドライバより大きな駆動出力を得ることができる。
【００４３】
２以上の前記ブロック領域に、それぞれ機能が同じ前記機能セルが含まれ、かつ、この各ブロック領域内の前記機能セルは、それを構成する前記基本セルのチャンネル幅のみを異ならせて配置することができる。この場合には、前述した構造により、各々の前記ブロック領域では、前記機能セルを構成する複数個の前記基本セルに対して、前記第１，第２のコンタクトの位置及び前記第１配線層の配線パターンが互いに等しく設定することができる。
【００４４】
本発明方法は、半導体基板上の複数分割されたブロック領域毎に定められたチャンネル幅を持つＰチャンネル及びＮチャンネル型ＭＯＳトランジスターを、各々の前記ブロック領域内にて対向配置して基本セルを構成し、かつ、各々のブロック領域にて少なくとも一方向に沿って複数個の前記基本セルを配線することによって、種々のＬＳＩチップを構成するマスタースライス方式集積回路装置の製造方法であって、
（ａ）前記半導体基板上の各々の前記ブロック領域内にて、相隣接する領域にそれぞれＰウェル、Ｎウェルを形成する工程と、
（ｂ）前記Ｐウェル、Ｎウェル上のフィールド部には素子分離用酸化膜を、それ以外の領域には薄い酸化膜を形成する工程と、
（ｃ）前記酸化膜上全面に、ポリシリコン層を形成する工程と、
（ｄ）前記ポリシリコン層をエッチングして、各々の前記ブロック領域毎に決められた前記チャンネル幅に応じた長さのゲート電極を形成する工程と、
（ｅ）前記ゲート電極のセルフアラインにより、前記Ｐウェル、ＮウェルにそれぞれＮ型、Ｐ型不純物をイオン注入して、各々の前記ブロック領域毎に定められたチャンネル幅となるＮ型及びＰ型拡散領域をそれぞれ形成する工程と、
（ｆ）その後第１層絶縁膜を形成し、かつ、前記Ｎ型及びＰ型拡散領域に対向する位置に第１のコンタクトホールを、前記ゲート電極に対向する位置に第２のコンタクトホールをそれぞれ形成する工程と、
（ｇ）前記第１層絶縁層上にて、各々の前記ブロック領域内にて複数個の前記基本セルを前記一方向に接続して機能セルを形成するための第１配線層と、前記各機能セルに電源供給するための電源配線層Ｖｄｄ及び電源配線層Ｖｓｓとを形成する工程と、
を有し、
各々の前記ブロック領域内にて、前記第１，第２のコンタクトホールが前記電源配線層Ｖｄｄ及び前記電源配線層Ｖｓｓの間の領域に配置され、前記機能セルを形成するための前記第１配線層による配線が、前記チャンネル幅の大きさにかかわらず前記電源配線Ｖｄｄ及び前記電源配線Ｖｓｓの間の領域にて完結していることを特徴とする。
【００４５】
この製造方法では、前記（ａ）〜（ｃ）工程の実施中又は実施後に前記チャンネル幅の仕様変更が生じた時に、前記変更された前記チャンネル幅に応じて前記工程（ｄ）、（ｅ）については少なくとも変更する必要がある。ここで、機能セルを形成するための第１配線層による配線が、前記チャンネル幅の大きさにかかわらず電源配線Ｖｄｄ及び電源配線Ｖｓｓの間の領域にて完結される構造となっている。換言すれば、チャンネル幅の変更にかかわらず、機能セルを構成するための第１，第２コンタクトの位置、及び第１配線層の配線パータンを共用できる構造である。したがって、前記（ｆ）、（ｇ）工程は、予め定められた前記第１，第２のコンタクトの位置及び前記第１配線層の配線パターンに関する設計通りに実施することができる。また、全工程の中で比較的多くの時間を要する工程（ａ）〜（ｃ）は、チャンネル幅に無関係に工程を進めることが出来る。このため、（Ｃ）迄の工程が終了した半導体基板を溜め置きすることができ、短納期に適切に対応することができる。
【００４６】
【実施例】
以下、本発明の実施例を図面を参照して具体的に説明する。
【００４７】
第１実施例
図１は、本発明の第１実施例におけるチップの概略平面図である。四角形状のチップ１の４辺に沿った周縁部には、入出力セル５が環状に配置されている。この環状の入出力セル５の内側は、例えば４つのブロック３，３１，３２，３３に分割されている。この４つに分割されたブロック領域３〜３３には、それぞれ基本セルがマトリクス状に配置されている。すなわち、ブロック領域３には基本セル２が配置され、ブロック領域３１，３３には、基本セル２１が配列され、ブロック領域３２には、基本セル２２が配列されている。ブロック領域３１，３３内の基本セル２１はともに同一であるが、ブロック領域３，３２内の各基本セル２，２２とは異なっている。この各基本セル２，２１および２２の相違点とは、後述するように、ＰチャンネルおよびＮチャンネル型ＭＯＳトランジスタのチャンネル幅のみ相違している。また、環状の入出力セル５の内側領域であって、ブロック領域３，３１，３２および３３外の領域が配線専用領域４とされる。
【００４８】
各ブロック領域３〜３３内では、それぞれ複数個の基本セル２〜２２を、その上層の配線より接続し、論理機能を有する機能セルが形成される。この際、配線層のみによって作製された機能セルは、種類の異なる基本セル上にも配置できる。
【００４９】
さらに、チップ１の周縁部の各入出力セル５上にも配線が施され、論理機能を有する入出力のための機能セルが形成される。そしてこの入出力セル５とその内側の機能セルとは、前記配線専用領域４にて接続される。
【００５０】
図３、図４、図５は、それぞれ、基本セル２，基本セル２１，基本セル２２を複数横方向に接続して、図８に示すラッチ回路を構成した際の基本セル及び配線のレイアウト図を示している。各図において、ＷｎはＮチャンネル型ＭＯＳトランジスタのチャンネル幅を示し、ＷｐはＰチャンネル型ＭＯＳトランジスタのチャンネル幅を示している。この第１実施例においては、各図に示すＷｐとＷｎとの比率が、Ｗｐ／Ｗ＝１となっている。図３〜図５を比較したとき、図３に示すチャンネル幅Ｗｎ、Ｗｐが最小幅であり、図５に示すチャンネル幅Ｗｎ、Ｗｐが最大幅であり、図４ではその中間のチャンネル幅Ｗｎ、Ｗｐとなっている。
【００５１】
図８に示すラッチ回路は、第１，第２のインバータ１０，１２と、第１，第２のＯＲ−ＮＡＮＤ１４，１６によって構成されている。また、図６は第１，第２のインバータ１０，１２のトランジスタ回路である。図７は、第１，第２のＯＲ−ＮＡＮＤ１４，１６のトランジスタ回路図である。図３〜図５には、図８に示す第１，第２のインバータ１０，１２および第１，第２のＯＲ−ＮＡＮＤ１４，１６を構成する領域が、対応する論理回路の符号によって示されている。さらに、図３〜図５には、図６〜図８に示す各論理回路への入出力が対応する符号Ｃ、Ｄ、Ｍ、ＸＭによって示されている。
【００５２】
図３、図４、図５の各レイアウト図において、縦方向で２分された領域にはそれぞれ、下側領域にＮウェル領域２０６が、上側領域にＰウェル領域２０７が形成されている。そして、Ｎウェル領域２０６上には、ストッパ用Ｎ型拡散領域２０４を挟んだ両側にＰ型拡散領域２０１が複数配置されている。一方、Ｐウェル領域２０７上には、ストッパ用Ｐ型拡散領域２０５を挟んだ両側に、Ｎ型拡散領域２０２が複数形成されている。さらに、Ｎウェル領域２０６およびＰウェル領域２０７上には、その両端がそれぞれＰ型拡散領域２０１およびＮ型拡散領域２０２の上層まで達するように、縦方向に沿って伸びるポリシリコン領域２０３が形成されている。このポリシリコン領域２０３は、Ｐチャンネル型およびＮチャンネル型ＭＯＳトランジスタのためのゲート電極であり、その両端がそれぞれゲート２０３ａ、２０３ｂとして作用する。
【００５３】
上述のＰ型拡散領域２０１、Ｎ型拡散領域２０２およびゲート２０３ａ、２０３ｂにより、図３の場合には、その左側より順に第１列の基本セル２ａ、第２列の基本セル２ｂ、第３列の基本セル２ｃ、および第４列の基本セル２ｄが構成される。同様に、図４および図５の場合には、第１列の基本セル２１ａ、２２ａ、第２列の基本セル２１ｂ、２２ｂ、第３列の基本セル２１ｃ、２２ｃ、および第４列の基本セル２１ｄ、２１ｄが構成されている。
【００５４】
さらに、図３、図４および図５において、第１列の基本セル２ａ、２１ａ、２２ａと、第３列の基本セル２ｃ、２１ｃ、２２ｃはそれぞれソースを共通接続とした２つのＰチャンネル型ＭＯＳトランジスタと、ソースを共通接続とした２つのＮチャンネル型ＭＯＳトランジスタとを対向配置して構成されている。一方、第２列の基本セル２ｂ、２１ｂ、２２ｂと、第４列の基本セル２ｄ、２１ｄ、２２ｄは、ドレインを共通接続とした２つのＰチャンネル型ＭＯＳトランジスタと、ドレインを共通接続とした２つのＮチャンネル型ＭＯＳトランジスタとを対向配置して構成されている。
【００５５】
次に、１ブロック内の各基本セルを電気的に接続させるための配線構造について説明する。この配線構造は、図３、図４および図５で共通であるため、以下、図３にしたがって説明する。
【００５６】
まず、基本セルの上層には、この基本セルの接続方向である図３の横方向に沿って第１層Ｖｄｄ金属配線３０１と第１層Ｖｓｓ金属配線３０２とが平行に形成されている。また、この各金属配線３０１、３０２と同層の第１層の金属配線３０３が、縦および横方向に形成されている。さらに、この第１層の金属配線３０１〜３０３の上層には、縦方向に沿って伸びる第２層金属配線３０４が形成されている。なお、図３〜図５において、第１層の金属配線３０１〜３０３は太い実線で示され、第２層金属配線３０４はハッチング領域として示されている。この第１層の金属配線３０２〜３０３とＰ型およびＮ型拡散領域２０１，２０２とを接続するための第１のコンタクト３０５が設けられている。この第１のコンタクト３０５は、本実施例ではＰ型およびＮ型拡散領域２０１，２０２上にてそれぞれ３つずつ設けられている。そして、Ｐ型およびＮ型拡散領域２０１，２０２上に設けられた３つの第１のコンタクト３０５は、基本セルの接続方向である図３の横方向に沿って一列に配列されている。この一列の第１のコンタクト３０５が形成される位置は、図４に示すように、最小のチャンネル幅ＷｎおよびＷｐを持つＰ型およびＮ型拡散領域２０１，２０２内に配置できる領域内となっている。
【００５７】
次に、ゲート電極２０３と第１層金属配線３０３とを接続するための第２のコンタクト３０６が設けられている。さらに、第１層金属配線３０３と第２層金属配線３０４とを接続するためのＶＩＡ３０７が設けられている。このＶＩＡ３０７は、図３中黒丸にて示されている。
【００５８】
本実施例ではさらに、１つの基本セル、例えば図３中の基本セル２ａを構成する２本のゲート電極２０３の間に島状の配線層３１０を形成している。この島状の配線層３１０は、ゲート電極２０３と同層の位置に形成され、かつ、ゲート電極２０３と同質材料であるポリシリコンにて形成されている。この島状の配線層３１０と第１層の金属配線３０３とを接続するために、第３のコンタクト３０８が設けられている。
【００５９】
上述した第１層の金属配線３０１〜３０３、第１〜第３のコンタクト３０５，３０６，３０８およびＶＩＡ３０７の各位置は、図３〜図５を比較して明らかなように、チャンネル幅Ｗｎ，Ｗｐを変更した場合にも共通となっている。また、第２層の金属配線３０４も、図３〜図５にて共通の位置に設けられている。
【００６０】
この第２層金属配線３０４だけは、電源の補強が生じた場合に変更する可能性があるが、コンタクト及びＶＩＡの位置と第１，第２層の金属配線の基本的設計レイアウトはすべて共通となっている。
【００６１】
このような構造を有するＬＳＩの断面構造を、その製造工程順に従って、図９および図１０を参照して説明する。図９は、図３のＩ−Ｉ断面図であり、図１０は、図３中のＩＩ−ＩＩ断面図である。
【００６２】
（１）Ｎウェル，Ｐウェル形成工程
図９に示すＮ型シリコン基板１００上にＮウェル領域２０６およびＰウェル領域２０７を形成するために、基板１００上の全面に酸化膜を先ず形成する。その後、この酸化膜上に窒化膜を形成し、窒化膜の一部を除去してＮウェル用のマスクを形成する。その後、例えばリンのイオン注入を行うことで、Ｎウェル領域２０６が形成される。同様にして、例えばボロンのイオン注入をすることで、Ｐウェル領域２０７が形成される。
【００６３】
（２）素子分離工程
上述の酸化膜および窒化膜を除去した後、シリコン基板１００上にパッド酸化膜１０１を形成する。このパット酸化膜１０１の上にＣＶＤにより窒化膜を形成し、フィールド部分の窒化膜を除去する。この後、この窒化膜をマスクとして、Ｎウェル領域２０６にはリンのイオン注入を、Ｐウェル領域２０７には例えばボロンのイオン注入を行うことで、ストッパ用Ｎ型およびＰ型拡散領域２０４，２０５をそれぞれ形成させる。
【００６４】
その後、例えば１０００℃程度の温度下にてウエットＯ２  雰囲気中でシリコン基板１００を酸化する。窒化膜の耐酸化性により、その下側にあるパッド酸化膜１０１は酸化されずに薄い酸化膜として残存する一方で、窒化膜のない部分のみ酸化が進行する。これにより、図９に示すように、素子分離膜としてのＬＯＣＯＳ１０２が形成される。その後、窒化膜を除去することで、素子分離工程が完了する。
【００６５】
（３）ポリシリコン膜の形成工程
次に、ゲート電極２０３および島状の配線層３１０のためのポリシリコン膜をシリコン基板１００の表面全面に形成する。ここで、上述した（１）〜（３）の工程は、ＭＯＳトランジスタのチャンネル幅Ｗｐ，Ｗｎに無関係に実施することができる。したがって、（３）工程の終了したシリコン基板を溜め置きしておくこともできる。上述した（１）〜（３）の工程は、ＬＳＩの製造工程の中で、比較的多くの処理時間を要するが、（３）までの工程の終了したシリコン基板を溜め置きしておくことで、設計変更が生じた場合にも、顧客から要求される納期にも対応することが可能となる。
【００６６】
（４）ポリシリコン領域の形成工程
論理シミュレーションの結果、ＭＯＳトランジスタのチャンネル幅Ｗｐ，Ｗｎが決定した後、フォトリソグラフィ工程の実施により、ポリシリコン層からなるゲート電極２０３および島状の配線層３１０を形成する。これにより、図３〜図５に示すように、ＭＯＳトランジスタのチャンネルＷｐ，Ｗｎに応じた長さのゲート２０３ａ，２０３ｂを両端に有するゲート電極２０３が形成される。
【００６７】
（５）Ｎ型およびＰ型拡散領域の形成工程
工程（４）中の除去工程の後に残ったポリシリコン領域（ゲート電極２０３および配線層３１０）の上から、Ｐ型不純物例えばＡｓのイオン注入を行うことで、Ｐ型拡散領域２０１が形成される。同様に、Ｎ型不純物、例えばＢまたはＢＦ２  のイオン注入を行うことで、Ｎ型拡散領域２０２が形成される。この際、ポリシリコン領域２０３および３１０は、それ自身アライメント用のマスクとして機能し、このセルフアライン化によりフォトリソグラフィ工程にて要求される異なるパターン間相互の位置合せが不要となる。
【００６８】
（６）第１金属配線工程
Ｎ型およびＰ型拡散領域２０１，２０２の形成後、シリコン基板１００の表面に第１層絶縁用酸化膜１０３を形成する。
【００６９】
次に、第１，第２のコンタクト３０５，３０６のためのコンタクトホールを形成した後、例えばアルミニウム蒸着により第１層の金属配線のための金属層を形成し、このとき同時に、第１，第２のコンタクト３０５，３０６が形成される。この後、通常のフォトリソグラフィ工程の実施により、第１層Ｖｄｄ金属配線３０１，第１層Ｖｓｓ金属配線３０２および第１層金属配線３０３が形成される。
【００７０】
ここで、本実施例の特徴的な構造として、１ブロック領域内の複数個の基本セルを横方向に接続するための第１層の金属配線３０３は、横方向に沿って平行に走る２本の第１層Ｖｄｄ金属配線３０１および第１層Ｖｓｓ金属配線３０２の間の領域のみにて完結している。特に、図３〜図５の比較から明らかなように、ＭＯＳトランジスタのチャンネル幅Ｗｐ，Ｗｎが変更されたとしても、第１層の金属配線３０３は上述の金属配線３０１および３０２の間の領域のみにて終了している。
【００７１】
論理シミュレーションの結果ファンアウトが変更されて、ＭＯＳトランジスタのチャンネル幅が変更されたとしても、第１層の金属配線３０３の変更を要しないという効果を奏することができる。このため、第１層の金属配線３０３のためのマスクの変更を要せず、製造コスト低減できるとともに、納期の短縮をも達成することができる。この種のファンアウト等の仕様の変更は、ＬＳＩの設計の際には常に伴う問題であり、その度にどの製造工程の段階まで遡って修復するかが大きな問題となっている。本実施例によれば、上述した（３）工程、すなわちポリシリコン層の形成工程までは、ＭＯＳトランジスタのチャンネル幅の変更に無関係に製造して、シリコン基板を溜め置きすることができ、しかもチャンネル幅が変更されたとしても、第１層金属配線のレイアウトの変更を要しないため、仕様の変更に伴う製造工程の変更を最小限に止どめることができる。
【００７２】
（７）第２層金属配線工程
第１層金属配線３０３の上層に、第２層絶縁用酸化膜１０４を形成した後、ＶＩＡ３０７のためのビアホールを形成する。その後、例えばアルミニウム蒸着により、第２層の金属膜を形成し、同時にＶＩＡ３０７が形成される。この後は、通常のフォトリソグラフィ工程の実施例により、図３〜図５に示す第２層金属配線３０４が形成される。この第２層の金属配線３０４の上層に、保護膜としてのパァッシベーション膜１０５が形成され、ＬＳＩの製造工程が終了する。
【００７３】
図３、図４、図５のレイアウト図においては、各基本セルのＷｐとＷｎの比率が一定である。このため、チャンネル幅が変化しても、これらの基本セルのトランジスタの形状は相似の関係にあるといえる。このような場合、各々の基本セル上に構成される機能セルの電気的特性（スピード、消費電力、入力容量、出力駆動能力など）のかなりのものは比例関係になると考えられる。
【００７４】
たとえば、入力容量はトランジスタのゲートの面積にほぼ比例し、ゲートの面積はＷｐおよびＷｎに比例する。また消費電力はソース及びドレインの面積に比例し、その面積はＷｐおよびＷｎに比例する。さらに出力駆動能力についてはトランジスタのβに比例し、これがＷｐおよびＷｎに比例する。このようにチャンネル幅の比率（Ｗｐ／Ｗｎ）を一定とすると、お互いの特性を非常に予測しやすい関係にすることができる。
【００７５】
このように、各ブロック内の基本セルのチャンネル幅ＷｐとＷｎとの比率（Ｗｐ／Ｗｎ）を一定にしておくと、論理シミュレーションの際に、各ブロック領域の基本セルの特性を予想しやすく、設計が容易となる。逆に、各ブロック毎に、上述の比率（Ｗｐ／Ｗｎ）をランダムに変更してしまうと、各ブロック毎に基本セルの特性が大幅に変更するため、開発時間に相当な時間を要してしまう。
【００７６】
図１１は、図１に示す各ブロック領域３，３１，３２，３３に、回路機能を割り当てた一例を示している。例えば、大きな出力駆動能力が要求されるクロックドライバには、チャンネル幅が最も大きい基本セル２２を使用しているブロック領域３２を割り当てている。一方、占有面積・消費電力を極力抑えたいＲＡＭ，ＲＯＭ等の場合には、チャンネル幅が最も小さい基本セル２１を使用しているブロック領域３１と、ブロック領域３３の一部とを割り当てている。また、占有面積よりも演算速度が優先されるＭＰＵや高速の論理回路の一部は、標準的なチャンネル幅を有する基本セル２を使用しているブロック領域３を割り当てている。さらに、スピードは要求されず、むしろ低電力化したいデコーダ・エンコーダなどの場合には、基本セル２１を使用しているブロック領域３３の一部を割り当てている。
【００７７】
従来のＳｅａ  Ｏｆ  Ｇａｔｅ型のゲートアレーにおいては、基本セルのもつチャンネル幅やドレイン容量が、あくまで一般の論理回路の仕様を満足するように、平均的、かつ画一的に合わせられていた。このようなチャンネル幅，ドレイン容量などの仕様は、通常のＲＡＭ，ＲＯＭなどを構成する場合とかけ離れた大きな値となっている。このため、基本セルを使用してメモリセルを構成すると、必要以上にゲート容量、接合容量の容量成分が付加され、集積度および消費電力などの面で経済的でかつ効率的ではなかった。この点、本実施例の場合には、各種機能が割り当てられたブロック領域毎に、ＭＯＳトランジスタのチャンネル幅を変えることで、各ブロック領域内の機能回路の速度、消費電力等を従来のゲートアレーよりも最適化することができる。
【００７８】
第２実施例
図１２〜図１４は、それぞれ図３〜図５に示すレイアウト図の変形例を示している。図１２〜図１４が、図３〜図５と相違する点は、２本のゲート電極２０３の間に島状の配線層３１０を有しない点である。この島状の配線層３１０が存在しないため、図１２〜図１４に示す各レイアウト図においては、図３〜図５に示すレイアウト図と比較して、第２のコンタクト３０６および第３のコンタクト３０８の数が増え、かつ、第１，第２層金属配線３０３，３０４の配線面積が増大している。図１２〜図１４に示す各実施例においては、上記以外の点を除いては、図３〜図５に示す各実施例と同一であり、ポリシリコン膜の形成工程まで溜め置きができ、第１層金属配線３０３を第１層ＶｄｄおよびＶｓｓ金属配線３０１，３０２の間の領域にて完結させることができる。
【００７９】
図３〜図５に示す実施例と、図１２〜図１４に示す実施例とを比較すると、図３〜図５に示すレイアウトパターンを採用した方が、第２層金属配線３０４と同層にて行われる電源補強の自由度が増大するという利点がある。この点について、図１５および図１６を参照して説明する。図１５は、図３に示す実施例に、電源補強用第２金属配線３２０を追加したレイアウト図を示している。一方、図１６は、図１２に示す実施例に、電源補強用第２金属配線３２２を追加したレイアウト図を示している。両図の比較から明らかなように、図１５に示す実施例においては、第２層金属配線３０４が形成される領域が少ないため、比較的幅広の電源補強用第２層金属配線３２０を形成することができる。この種の電源補強は、一般に第２層の金属配線を幅広に確保して行うことから、第２層金属配線のための領域を設定する自由度の高い図１５の実施例の方が、図１６に示す実施例よりも優れている。
【００８０】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００８１】
図３〜図５，図１２〜図１４に示す各々の基本セルおよびその上に施された配線およびコンタクトについては、各々点線で示す共通のグリッド上に定義することもできる。このような完全なグリッドに基づいたレイアウトを行うと、プロセス上のデザインルールを極めて単純化することができ、かつチップ全体の配線密度および形状を一定に保つ事ができるため、歩留まりを向上させるのに極めて有効となる。
【００８２】
上述した図３〜図５および図１２〜図１４の各レイアウト図においては、各々のブロック領域内の基本セルのチャンネル幅の比率（Ｗｐ／Ｗｎ）が一定であり、この比率を１としたが、これに限定されるものではない。例えば、Ｗｐ：Ｗｎ＝２：１とすることもできる。このとき、各ブロック領域毎のチャンネル幅の比率（Ｗｐ：Ｗｎ）が、図３〜図５および図１２〜図１４に示すグリット幅を「１」としたとき、（６：３），（４：２），（２：１）などに設定することもできる。
【００８３】
さらに加えて、各々のブロック領域内の基本セルのチャンネル幅の比率（ｗｐ／Ｗｎ）をブロック領域毎に、ある程度の範囲で異なる値に設定することもできる。このように、ブロック領域毎に比率（Ｗｐ／Ｗｎ）を変更することによる利点は下記の通りである。すなわち、Ｐチャンネル型およびＮチャンネル型のＭＯＳトランジスタのチャンネル幅を変更することで、トランジスタの特性値βが変更される。このトランジスタのβは、例えば論理回路をインバータとした場合のしきい値を決定する要素となる。上述したように、各ブロック領域毎に基本セルのチャンネル幅の比率を変更することで、各ブロック領域内に構成されるインバータのしきい値を変更することが可能となる。これにより、例えば３．５Ｖ、５Ｖ等の種々の電源電圧に対応することができ、あるいは論理回路に対応する最適な論理レベルをチャンネル幅の比率により決定することができる。これにより、多電源対応または論理レベルが混在するＬＳＩを構築することができる。
【００８４】
さらに、図１および図１１に示すＬＳＩのレイアウト図においては、ＬＳＩチップ内にて複数に分割された各ブロック領域を、所定の間隔をおいて散在配置したが、これに限定されるものではない。例えば、図１７は、従来のシーオブゲート型ゲートアレーと同様に、各ブロック領域間に間隔を置くことなくＬＳＩチップ内に複数のブロック領域３，３１，３２，３３を敷き詰めたレイアウト図を示している。図１７に示すように、複数のブロック領域３，３１，３２，３３を密に配置した場合には、入出力セル５と各ブロック内の機能セルとを接続する配線専用領域４が、複数のブロック領域を結ぶ外縁と入出力セル５との間にのみ設けられる。一方、図１及び図１１に示すように、複数のブロック領域３，３１，３２，３３を相互に離間して配置した場合には、配線専用領域４を隣り合う２つのブロック領域の間にも設けることができる。
【００８５】
【発明の効果】
以上述べたように本発明によれば、予め機能ブロック毎に、各々の機能ブロックに要求される性能に対して最適なトランジスターのチャンネル幅を持つ基本セルをマトリクス上に配置しておくことにより、ＬＳＩチップ全体としてスピード・集積度・消費電力等の性能を向上させるという効果を有する。
【００８６】
また、機能ブロック内の複数の基本セルによって構成される機能セルについて、トランジスタのチャンネル幅が異なっても、そのレイアウト・パターンを何等変更する事無しに共用できるようにしておく事により、従来ならば別途開発していた機能セルのレイアウトにかかる工数を大幅に削減することができるという効果を有する。
【００８７】
また、機能セルのレイアウト・パターンを共用しているので、一つの基本セルが持つ機能セル群と、もう一つの基本セルが持つ同一配線パターンの機能セル群との間で、おたがいの電気的特性（スピード、消費電力、入力容量、出力駆動能力など）について、お互いの特性を非常に予測しやすい関係にすることができる。
【００８８】
このことは、ＬＳＩ作成前の回路シミュレーションの精度をより向上させ得るという効果を有する。
【００８９】
さらに、従来のゲートアレイやスタンダードセルより遥かに容易に、種々のバラエティーに富んだライブラリ構成をとることが出来るようになるため、性能面でもより最適化されたマスタースライス方式のＬＳＩを実現できる。
【図面の簡単な説明】
【図１】本発明の実施例における全体的なチップの概略平面図である。
【図２】従来のゲートアレイ方式に依る全体的なチップの概略平面図である。
【図３】トランジスターのチャンネル幅を通常のゲートアレイ並にした場合の本発明によるラッチ回路のレイアウト図である。
【図４】低電力用の回路ブロックに使用するためにトランジスターのチャンネル幅を減らした場合の、本発明によるラッチ回路のレイアウト図である。
【図５】高駆動能力、高速用の回路ブロックに使用するためにトランジスターのチャンネル幅を増やした場合の、本発明によるラッチ回路のレイアウト図である。
【図６】インバータのトランジスタ回路図である。
【図７】ＯＲ−ＮＡＮＤのトランジスタ回路図である。
【図８】ラッチ回路の論理シンボル図である。
【図９】図３のＩ−Ｉ断面図である。
【図１０】図３のＩＩ−ＩＩ断面図である。
【図１１】図１の各ブロックに割り当てられる回路機能の一例を説明するための概略平面図である。
【図１２】図３中の島状のポリシリコン配線層を除いた変形例を示すレイアウト図である。
【図１３】図４中の島状のポリシリコン配線層を除いた変形例を示すレイアウト図である。
【図１４】図５中の島状のポリシリコン配線層を除いた変形例を示すレイアウト図である。
【図１５】図３に、第２層配線により幅広の電源補強配線を追加した状態を示すレイアウト図である。
【図１６】
図１２に、第２層配線により幅狭の電源補強配線を追加した状態を示すレイアウト図である。
【図１７】図１の各ブロック領域を密に配置した変形例を示す概略説明図である。
【図１８】従来の基本セルの一例を示す概略説明図である。
【図１９】従来の基本セルの他の一例を示す概略説明図である。
【図２０】従来の基本セルのさらに他の一例を示す概略説明図である。
【符号の説明】
１  チップ
２、２１、２２  基本セル
３、３１、３２、３３  機能ブロック領域
４  配線専用領域
５  入出力セル
１０１  パッド酸化膜
１０２  ＬＯＣＯＳ
１０３  第１層絶縁用酸化膜
１０４  第２層絶縁用酸化膜
１０５  パッシベーション膜
２０１  Ｐ型拡散領域
２０２  Ｎ型拡散領域
２０３  ポリシリコン領域（ゲート電極）
２０４  ストッパー用Ｎ型拡散領域
２０５  ストッパー用Ｐ型拡散領域
２０６  Ｎ型ウェル
２０７  Ｐ型ウェル
３０１  第１層Ｖｄｄ金属配線
３０２  第１層Ｖｓｓ金属配線
３０３  第１層金属配線
３０４  第２層金属配線
３０５  第１のコンタクト
３０６  第２のコンタクト
３０７  ＶＩＡ
３０８  第３のコンタクト
３１０  ポリシリコン領域（島状の配線層）
３２０、３２２  電源補強用配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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