(57)【特許請求の範囲】
【請求項１】
第１の電流源と、そのゲートとドレインが前記第１の電流源に接続され、そのソースが第１の電圧源に接続された第１の第１導電型ＭＯＳトランジスタと、前記第１の第１導電型ＭＯＳトランジスタのゲート電圧が供給される充放電回路と、前記充放電回路に直列接続される少なくとも１つの２入力２出力反転回路と、前記２入力２出力反転回路に直列接続される２入力１出力反転回路と、前記２入力１出力反転回路の後段に接続されるクロック出力端とを具備し、
前記充放電回路は、前記第１の電圧源と第２の電圧源の間に縦続接続された第２の第１導電型ＭＯＳトランジスタと第１の第２導電型ＭＯＳトランジスタを有する反転回路であり、前記第２の第１導電型ＭＯＳトランジスタのゲートに前記第１の第１導電型ＭＯＳトランジスタのゲート電圧が供給され、前記第１の第２導電型ＭＯＳトランジスタのドレインと前記第２の電圧源間にコンデンサが接続され、
前記第１の第１導電型ＭＯＳトランジスタのゲート電圧と、前記第２の第１導電型ＭＯＳトランジスタおよび前記第１の第２導電型ＭＯＳトランジスタの共通ドレイン電圧がそれぞれ、前記２入力２出力反転回路の第１、第２の入力電圧であり、
クロック出力を直接的または間接的に前記第１の第２導電型ＭＯＳトランジスタのゲートに供給することにより構成されるリンクの一巡の反転回路の個数が奇数個であることを特徴とする半導体集積回路装置。
【請求項２】
第１段目の前記２入力２出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された１番目組の第３の第１導電型ＭＯＳトランジスタと第２の第２導電型ＭＯＳトランジスタと、
前記第１と第２の電圧源の間に縦続接続された２番目組の第４の第１導電型ＭＯＳトランジスタと第３の第２導電型ＭＯＳトランジスタと、からなり、
前記第３と第４の第１導電型ＭＯＳトランジスタのゲートに前記第１の入力電圧が供給され、前記第２と第３の第２導電型ＭＯＳトランジスタのゲートに前記第２の入力電圧が供給され、前記第３の第１導電型ＭＯＳトランジスタと前記第２の第２導電型ＭＯＳトランジスタの共通ドレインから第１の出力電圧が出力され、前記第４の第１導電型ＭＯＳトランジスタと前記第３の第２導電型ＭＯＳトランジスタの共通ドレインから第２の出力電圧が出力される、ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
第２段目の前記２入力２出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された３番目組の第５の第１導電型ＭＯＳトランジスタと第４の第２導電型ＭＯＳトランジスタと、
前記第１と第２の電圧源の間に縦続接続された４番目組の第６の第１導電型ＭＯＳトランジスタと第５の第２導電型ＭＯＳトランジスタと、からなり、
前記第５と第６の第１導電型ＭＯＳトランジスタのゲートに前記第１の出力電圧が供給され、前記第４と第５の第２導電型ＭＯＳトランジスタのゲートに前記第２の出力電圧が供給され、前記第５の第１導電型ＭＯＳトランジスタと前記第４の第２導電型ＭＯＳトランジスタの共通ドレインから第３の出力電圧が出力され、前記第６の第１導電型ＭＯＳトランジスタと前記第５の第２導電型ＭＯＳトランジスタの共通ドレインから第４の出力電圧が出力され、
第３段目の前記２入力２出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された５番目組の第７の第１導電型ＭＯＳトランジスタと第６の第２導電型ＭＯＳトランジスタと、
前記第１と第２の電圧源の間に縦続接続された６番目組の第８の第１導電型ＭＯＳトランジスタと第７の第２導電型ＭＯＳトランジスタと、からなり、
前記第７と第８の第１導電型ＭＯＳトランジスタのゲートに前記第３の出力電圧が供給され、前記第６と第７の第２導電型ＭＯＳトランジスタのゲートに前記第４の出力電圧が供給され、前記第７の第１導電型ＭＯＳトランジスタと前記第６の第２導電型ＭＯＳトランジスタの共通ドレインから第５の出力電圧が出力され、前記第８の第１導電型ＭＯＳトランジスタと前記第７の第２導電型ＭＯＳトランジスタの共通ドレインから第６の出力電圧が出力されることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記２入力１出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された第９の第１導電型ＭＯＳトランジスタと第８の第２導電型ＭＯＳトランジスタとからなり、
前記第９の第１導電型ＭＯＳトランジスタのゲートには、前記第５の出力電圧が供給され、前記第８の第２導電型ＭＯＳトランジスタのゲートには、前記第６の出力電圧が供給され、前記第９の第１導電型ＭＯＳトランジスタと前記第８の第２導電型ＭＯＳトランジスタの共通ドレインから第７の出力電圧が前記クロック出力端に供給されていることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
第２段目の前記２入力２出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された３番目組の第５の第１導電型ＭＯＳトランジスタと第４の第２導電型ＭＯＳトランジスタと、
前記第１と第２の電圧源の間に縦続接続された４番目組の第６の第１導電型ＭＯＳトランジスタと第５の第２導電型ＭＯＳトランジスタと、からなり、
前記第５と第６の第１導電型ＭＯＳトランジスタのゲートに前記第１の出力電圧が供給され、前記第４と第５の第２導電型ＭＯＳトランジスタのゲートに前記第２の出力電圧が供給され、前記第５の第１導電型ＭＯＳトランジスタと前記第４の第２導電型ＭＯＳトランジスタの共通ドレインから第３の出力電圧が出力され、前記第６の第１導電型ＭＯＳトランジスタと前記第５の第２導電型ＭＯＳトランジスタの共通ドレインから第４の出力電圧が出力され、
前記２入力１出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された第７の第１導電型ＭＯＳトランジスタと第６の第２導電型ＭＯＳトランジスタと、からなり、
前記第７の第１導電型ＭＯＳトランジスタのゲートには前記第３の出力電圧が供給され、前記第６の第２導電型ＭＯＳトランジスタのゲートには前記第４の出力電圧が供給され、前記第７の第１導電型ＭＯＳトランジスタと前記第６の第２導電型ＭＯＳトランジスタの共通ドレインから第５の出力電圧が出力され、
更に、前記第５の出力電圧を入力とし、クロック出力を前記クロック出力端に供給する反転回路を具備することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項６】
前記クロック出力端と前記第１の第２導電型ＭＯＳトランジスタのゲートの間に他種の回路が配置され、前記リンクの一巡の反転回路の個数が奇数個であることを特徴とする請求項１乃至５のうちの１つに記載の半導体集積回路装置。
【請求項７】
前記第１の電流源の電流値が可変であることを特徴とする請求項１乃至６のうちの１つに記載の半導体集積回路装置。
【請求項８】
前記第１の電流源は、前記クロック出力端から帰還電圧を生成する帰還電圧生成手段と、前記帰還電圧と基準電圧との差電圧を電流に変換する変換手段とを具備することを特徴とする請求項１乃至６のうちの１つに記載の半導体集積回路装置。
【請求項９】
第１の電流源と、そのゲートとドレインが前記第１の電流源に接続され、そのソースが第１の電圧源に接続された第１の第１導電型ＭＯＳトランジスタと、第２の電流源と、そのゲートとドレインが前記第２の電流源に接続され、そのソースが第２の電圧源に接続された第１の第２導電型ＭＯＳトランジスタと、前記第１の第１導電型ＭＯＳトランジスタのゲート電圧と前記第１の第２導電型ＭＯＳトランジスタのゲート電圧が供給される充放電回路と、前記充放電回路に直列接続される少なくとも１つの２入力２出力反転回路と、前記２入力２出力反転回路に直列接続される２入力１出力反転回路と、前記２入力１出力反転回路の後段に接続されるクロック出力端を具備し、
前記充放電回路は、前記第１の電圧源と第２の電圧源の間に縦続接続された第２と第３の第１導電型ＭＯＳトランジスタと第２と第３の第２導電型ＭＯＳトランジスタとを有する反転回路であり、前記第２の第１導電型ＭＯＳトランジスタのゲートに前記第１の第１導電型ＭＯＳトランジスタのゲート電圧が供給され、前記第２の第２導電型ＭＯＳトランジスタのゲートに前記第１の第２導電型ＭＯＳトランジスタのゲート電圧が供給され、前記第３の第２導電型ＭＯＳトランジスタのドレインと前記第２の電圧源間にコンデンサが接続され、
前記第１の第１導電型ＭＯＳトランジスタのゲート電圧と、前記第３の第２導電型ＭＯＳトランジスタのドレイン電圧がそれぞれ、前記２入力２出力反転回路の第１、第２の入力電圧であり、
クロック出力を直接的または間接的に前記第３の第１導電型ＭＯＳトランジスタのゲートと前記第３の第２導電型ＭＯＳトランジスタのゲートに供給することにより構成されるリンクの一巡の反転回路の個数が奇数個であることを特徴とする半導体集積回路装置。
【請求項１０】
第１段目の前記２入力２出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された１番目組の第４の第１導電型ＭＯＳトランジスタと第４の第２導電型ＭＯＳトランジスタと、
前記第１と第２の電圧源の間に縦続接続された２番目組の第５の第１導電型ＭＯＳトランジスタと第５の第２導電型ＭＯＳトランジスタと、からなり、
前記第４と第５の第１導電型ＭＯＳトランジスタのゲートに前記第１の入力電圧が供給され、前記第４と第５の第２導電型ＭＯＳトランジスタのゲートに前記第２の入力電圧が供給され、前記第４の第１導電型ＭＯＳトランジスタと前記第４の第２導電型ＭＯＳトランジスタの共通ドレインから第１の出力電圧が出力され、前記第５の第１導電型ＭＯＳトランジスタと前記第５の第２導電型ＭＯＳトランジスタの共通ドレインから第２の出力電圧が出力される、ことを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
第２段目の前記２入力２出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された３番目組の第６の第１導電型ＭＯＳトランジスタと第６の第２導電型ＭＯＳトランジスタと、
前記第１と第２の電圧源の間に縦続接続された４番目組の第７の第１導電型ＭＯＳトランジスタと第７の第２導電型ＭＯＳトランジスタと、からなり、
前記第６と第７の第１導電型ＭＯＳトランジスタのゲートに前記第１の出力電圧が供給され、前記第６と第７の第２導電型ＭＯＳトランジスタのゲートに前記第２の出力電圧が供給され、前記第６の第１導電型ＭＯＳトランジスタと前記第６の第２導電型ＭＯＳトランジスタの共通ドレインから第３の出力電圧が出力され、前記第７の第１導電型ＭＯＳトランジスタと前記第７の第２導電型ＭＯＳトランジスタの共通ドレインから第４の出力電圧が出力され、
第３段目の前記２入力２出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された５番目組の第８の第１導電型ＭＯＳトランジスタと第８の第２導電型ＭＯＳトランジスタと、
前記第１と第２の電圧源の間に縦続接続された６番目組の第９の第１導電型ＭＯＳトランジスタと第９の第２導電型ＭＯＳトランジスタと、からなり、
前記第８と第９の第１導電型ＭＯＳトランジスタのゲートに前記第３の出力電圧が供給され、前記第８と第９の第２導電型ＭＯＳトランジスタのゲートに前記第４の出力電圧が供給され、前記第８の第１導電型ＭＯＳトランジスタと前記第８の第２導電型ＭＯＳトランジスタの共通ドレインから第５の出力電圧が出力され、前記第９の第１導電型ＭＯＳトランジスタと前記第９の第２導電型ＭＯＳトランジスタの共通ドレインから第６の出力電圧が出力されることを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記２入力１出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された第１０の第１導電型ＭＯＳトランジスタと第１０の第２導電型ＭＯＳトランジスタとからなり、
前記第１０の第１導電型ＭＯＳトランジスタのゲートには、前記第５の出力電圧が供給され、前記第１０の第２導電型ＭＯＳトランジスタのゲートには、前記第６の出力電圧が供給され、前記第１０の第１導電型ＭＯＳトランジスタと前記第１０の第２導電型ＭＯＳトランジスタの共通ドレインから第７の出力電圧が前記クロック出力端に供給されていることを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
第２段目の前記２入力２出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された３番目組の第６の第１導電型ＭＯＳトランジスタと第６の第２導電型ＭＯＳトランジスタと、
前記第１と第２の電圧源の間に縦続接続された４番目組の第７の第１導電型ＭＯＳトランジスタと第７の第２導電型ＭＯＳトランジスタと、からなり、
前記第６と第７の第１導電型ＭＯＳトランジスタのゲートに前記第１の出力電圧が供給され、前記第６と第７の第２導電型ＭＯＳトランジスタのゲートに前記第２の出力電圧が供給され、前記第６の第１導電型ＭＯＳトランジスタと前記第６の第２導電型ＭＯＳトランジスタの共通ドレインから第３の出力電圧が出力され、前記第７の第１導電型ＭＯＳトランジスタと前記第７の第２導電型ＭＯＳトランジスタの共通ドレインから第４の出力電圧が出力され、
前記２入力１出力反転回路は、
前記第１と第２の電圧源の間に縦続接続された第８の第１導電型ＭＯＳトランジスタと第８の第２導電型ＭＯＳトランジスタと、からなり、
前記第８の第１導電型ＭＯＳトランジスタのゲートには前記第３の出力電圧が供給され、前記第８の第２導電型ＭＯＳトランジスタのゲートには前記第４の出力電圧が供給され、前記第８の第１導電型ＭＯＳトランジスタと前記第８の第２導電型ＭＯＳトランジスタの共通ドレインから第５の出力電圧が出力され、
更に、前記第５の出力電圧を入力とし、クロック出力を前記クロック出力端に供給する反転回路を具備することを特徴とする請求項１０に記載の半導体集積回路。
【請求項１４】
前記クロック出力端と前記第３の第１導電型ＭＯＳトランジスタのゲート、前記第３の第２導電型ＭＯＳトランジスタのゲートの間に他種の回路が配置され、前記リンクの一巡の反転回路の個数が奇数個であることを特徴とする請求項９乃至１３のうちの１つに記載の半導体集積回路装置。
【請求項１５】
前記第１の電流源の電流値が可変であることを特徴とする請求項９乃至１４のうちの１つに記載の半導体集積回路装置。
【請求項１６】
前記第１の電流源は、前記クロック出力端から帰還電圧を生成する帰還電圧生成手段と、前記帰還電圧と基準電圧との差電圧を電流に変換する変換手段とを具備することを特徴とする請求項９乃至１４のうちの１つに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に係り、特にクロック発生回路に関する。
【０００２】
【従来の技術】
図２７に、従来のクロック発生回路の構成を示す。反転回路１１０と反転回路１２０が、直列に接続されている。反転回路１１０，１２０は、それぞれ１入力１出力反転回路である。
【０００３】
反転回路１１０，１２０は、具体的にはＰｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ１０１とＮｃｈ―ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ１０２からなる。ＭＯＳトランジスタＭ１０１のソースは、電圧源Ｖｄｄに接続されており、それのゲートは、ＭＯＳトランジスタＭ１０２のゲートに接続され、それのドレインは、ＭＯＳトランジスタＭ１０２のドレインに接続されている。ＭＯＳトランジスタＭ１０２のソースは、電圧源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ１０１とＭ１０２の接続された両ゲートが入力端であり、それらの接続された両ドレインが出力端となっている。
【０００４】
反転回路１１０の入力端と反転回路１２０の出力端に、コンデンサＣが接続されている。反転回路１１０に並行に、抵抗Ｒが接続されている。
【０００５】
クロック出力は、反転回路１２０の出力端から取り出される。
【０００６】
【発明が解決しようとする課題】
２個の反転回路１１０と１２０は、コンデンサＣと抵抗Ｒを通して電流を流すが、その電流の時間的平均は、コンデンサＣの容量をＣとし、電圧源Ｖｄｄの電圧をＶｄｄとし、電圧源Ｖｓｓの電圧をＶｓｓとし、クロック出力の周波数をｆとした場合、
Ｃ（Ｖｄｄ−Ｖｓｓ）ｆと表される。ｆは、反転回路１１０の入力電圧が、図２８図のように変化する場合、ｆ＝Ｃ／（２Ｒｌｎ２）となり、そのとき電流の平均は、
（Ｖｄｄ−Ｖｓｓ）／（２Ｒｌｎ２）
と表される。このように、消費電流が大きい。
【０００７】
更に反転回路１１０のＭＯＳトランジスタＭ１０１とＭ１０２が同時に強反転で動作する時間があり、その間貫通電流が流れる。この貫通電流とは、ＭＯＳトランジスタＭ１０１のソース・ドレイン間とＭＯＳトランジスタＭ１０２のドレイン・ソース間を貫通して流れる電流を意味する。
【０００８】
このように、従来のクロック発生回路は、消費電流が大きく、貫通電流が流れる。
【０００９】
そこで本発明は、消費電流を小さくし、貫通電流が流れるのを防止可能にする半導体集積回路装置、特にクロック発生回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
（第１の解決手段）
本発明の半導体集積回路装置は、
第１の電流源と、そのゲートとドレインが前記第１の電流源に接続され、そのソースが第１の電圧源に接続された第１の第１導電型ＭＯＳトランジスタと、前記第１の第１導電型ＭＯＳトランジスタのゲート電圧が供給される充放電回路と、前記充放電回路に直列接続される少なくとも１つの２入力２出力反転回路と、前記２入力２出力反転回路に直列接続される２入力１出力反転回路と、前記２入力１出力反転回路の後段に接続されるクロック出力端とを具備し、
前記充放電回路は、前記第１の電圧源と第２の電圧源の間に縦続接続された第２の第１導電型ＭＯＳトランジスタと第１の第２導電型ＭＯＳトランジスタを有する反転回路であり、前記第２の第１導電型ＭＯＳトランジスタのゲートに前記第１の第１導電型ＭＯＳトランジスタのゲート電圧が供給され、前記第１の第２導電型ＭＯＳトランジスタのドレインと前記第２の電圧源間にコンデンサが接続され、
前記第１の第１導電型ＭＯＳトランジスタのゲート電圧と、前記第２の第１導電型ＭＯＳトランジスタおよび前記第１の第２導電型ＭＯＳトランジスタの共通ドレイン電圧がそれぞれ、前記２入力２出力反転回路の第１、第２の入力電圧であり、
クロック出力を直接的または間接的に前記第１の第２導電型ＭＯＳトランジスタのゲートに供給することにより構成されるリンクの一巡の反転回路の個数が奇数個であることを特徴とする。
【００１１】
（第２の解決手段）
本発明の半導体集積回路装置は、
第１の電流源と、そのゲートとドレインが前記第１の電流源に接続され、そのソースが第１の電圧源に接続された第１の第１導電型ＭＯＳトランジスタと、第２の電流源と、そのゲートとドレインが前記第２の電流源に接続され、そのソースが第２の電圧源に接続された第１の第２導電型ＭＯＳトランジスタと、前記第１の第１導電型ＭＯＳトランジスタのゲート電圧と前記第１の第２導電型ＭＯＳトランジスタのゲート電圧が供給される充放電回路と、前記充放電回路に直列接続される少なくとも１つの２入力２出力反転回路と、前記２入力２出力反転回路に直列接続される２入力１出力反転回路と、前記２入力１出力反転回路の後段に接続されるクロック出力端を具備し、
前記充放電回路は、前記第１の電圧源と第２の電圧源の間に縦続接続された第２と第３の第１導電型ＭＯＳトランジスタと第２と第３の第２導電型ＭＯＳトランジスタとを有する反転回路であり、前記第２の第１導電型ＭＯＳトランジスタのゲートに前記第１の第１導電型ＭＯＳトランジスタのゲート電圧が供給され、前記第２の第２導電型ＭＯＳトランジスタのゲートに前記第１の第２導電型ＭＯＳトランジスタのゲート電圧が供給され、前記第３の第２導電型ＭＯＳトランジスタのドレインと前記第２の電圧源間にコンデンサが接続され、
前記第１の第１導電型ＭＯＳトランジスタのゲート電圧と、前記第３の第２導電型ＭＯＳトランジスタのドレイン電圧がそれぞれ、前記２入力２出力反転回路の第１、第２の入力電圧であり、
クロック出力を直接的または間接的に前記第３の第１導電型ＭＯＳトランジスタのゲートと前記第３の第２導電型ＭＯＳトランジスタのゲートに供給することにより構成されるリンクの一巡の反転回路の個数が奇数個であることを特徴とする。
【００１２】
【発明の実施の形態】
（第１の実施例）
図１に、本発明の半導体集積回路装置、特にクロック発生回路の第１の実施例の構成を示す。
【００１３】
Ｐｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ１１のドレインとゲートが接続されており、これらが電流源Ｉ１に接続されている。ＭＯＳトランジスタＭ１１のソースは、電圧源Ｖｄｄに接続されている。
【００１４】
充放電回路２０は、Ｐｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ２１とＮｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ２２からなる。
【００１５】
ＭＯＳトランジスタＭ２１のゲートは、ＭＯＳトランジスタＭ１１のゲートに接続されている。ＭＯＳトランジスタＭ２１のドレインは、ＭＯＳトランジスタＭ２２のドレインに接続され、それのソースは、電圧源Ｖｄｄに接続されている。ＭＯＳトランジスタＭ１１とＭ２１は、カレントミラー回路を構成する。ＭＯＳトランジスタＭ２１のゲートには、常にＭＯＳトランジスタＭ１１のゲート電圧が供給されている。このＭＯＳトランジスタＭ２１の飽和領域でのソース・ドレイン間に流れる電流の値は、電流源Ｉ１の電流値に比例する。
【００１６】
ＭＯＳトランジスタＭ２２のゲートには、後述する２入力１出力反転回路６０のクロック出力が、直接的にまたは間接的に（これについては、後述する）供給される。ＭＯＳトランジスタＭ２２のソースは、電圧源Ｖｓｓに接続されている。
【００１７】
ＭＯＳトランジスタＭ２１とＭ２２の接続関係を、縦続接続と定義する。この充放電回路２０は、また反転回路を構成する。
【００１８】
ＭＯＳトランジスタＭ２２のドレインと電圧源Ｖｓｓの間に、コンデンサＣが接続されている。このコンデンサＣは、ＭＯＳトランジスタＭ２１のソース・ドレイン間に流れる電流により充電される。この充電された電荷は、ＭＯＳトランジスタＭ２２のドレイン・ソース間を通じて放電される。このときＭＯＳトランジスタＭ２１は電流素子として働き、またＭＯＳトランジスタＭ２２は抵抗の役目をし、流れる電流量を制御する。コンデンサＣの容量は、約１ｐＦであり、半導体集積回路装置に内蔵することが可能である。
【００１９】
次に３つの直列接続された２入力２出力反転回路３０，４０，５０が、充放電回路２０に直列に接続されている。
【００２０】
２入力２出力反転回路３０は、Ｐｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ３１，Ｍ３２とＮｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ３３，Ｍ３４により、次のように構成されている。
【００２１】
ＭＯＳトランジスタＭ３１のゲートは、ＭＯＳトランジスタＭ１１のゲートに接続されている。ＭＯＳトランジスタＭ３１のドレインは、ＭＯＳトランジスタＭ３３のドレインに接続され、それのソースは、電圧源Ｖｄｄに接続されている。ＭＯＳトランジスタＭ３１とＭ１１は、カレントミラー回路を構成する。ＭＯＳトランジスタＭ３１のゲートには、常にＭＯＳトランジスタＭ１１のゲート電圧（第１の入力電圧Ｖ１）が供給されている。このＭＯＳトランジスタＭ３１の飽和領域でのソース・ドレイン間に流れる電流の値は、電流源Ｉ１の電流値に比例する。
【００２２】
ＭＯＳトランジスタＭ３３のゲートは、コンデンサＣの一端に接続され、それのソースは、電圧源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ３３の動作は、コンデンサＣの一端の電圧（第２の入力電圧Ｖ２）で制御される。
【００２３】
以上のＭＯＳトランジスタＭ３１とＭ３３の動作により、両ＭＯＳトランジスタＭ３１とＭ３３の接続されたドレインから出力される第１の出力電圧ｖ１が、決まる。
【００２４】
なおＭＯＳトランジスタＭ３１とＭ３３の接続関係を、１番目組の縦続接続と定義する。
【００２５】
ＭＯＳトランジスタＭ３２のゲートは、ＭＯＳトランジスタＭ１１のゲートに接続されている。ＭＯＳトランジスタＭ３２のドレインは、ＭＯＳトランジスタＭ３４のドレインに接続され、それのソースは、電圧源Ｖｄｄに接続されている。ＭＯＳトランジスタＭ３２とＭ１１は、カレントミラー回路を構成する。ＭＯＳトランジスタＭ３２のゲートには、常にＭＯＳトランジスタＭ１１のゲート電圧（第１の入力電圧Ｖ１）が供給されている。このＭＯＳトランジスタＭ３２の飽和領域でのソース・ドレイン間に流れる電流の値は、電流源Ｉ１の電流値に比例する。
【００２６】
ＭＯＳトランジスタＭ３４のゲートは、コンデンサＣの一端に接続され、それのソースは、電圧源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ３４の動作は、コンデンサＣの一端の電圧（第２の入力電圧Ｖ２）で制御される。
【００２７】
以上のＭＯＳトランジスタＭ３２とＭ３４の動作により、両ＭＯＳトランジスタＭ３２とＭ３４の接続されたドレインから出力される第２の出力電圧ｖ２が、決まる。
【００２８】
なおＭＯＳトランジスタＭ３２とＭ３４の接続関係を、２番目組の縦続接続と定義する。
【００２９】
ここで２入力２出力反転回路３０は、次に述べる第１の特徴を有する。
【００３０】
第１の入力電圧Ｖ１を調整したとき、１番目組の縦続接続のＭＯＳトランジスタＭ３３が対となるＭＯＳトランジスタＭ３１と同じ電流を流したときに第１の出力電圧ｖ１が（Ｖｄｄ＋Ｖｓｓ）／２となる第２の入力電圧Ｖ２ａと、２番目組の縦続接続のＭＯＳトランジスタＭ３４が対となるＭＯＳトランジスタＭ３２と同じ電流を流したときに第２の出力電圧ｖ２が（Ｖｄｄ＋Ｖｓｓ）／２となる第２の入力電圧Ｖ２ｂと、の間に（Ｖ２ａ−Ｖ２ｂ）＝ΔＶ２＞０なる差が生じるようにＭＯＳトランジスタ（Ｐｃｈ−ＭＯＳ  ＦＥＴとＮｃｈ−ＭＯＳ  ＦＥＴ）Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４のゲート幅／ゲート長の組み合わせを決める。
【００３１】
このΔＶ２は、２入力２出力反転回路３０における入力電圧の幅となるが、この入力電圧の幅ΔＶ２までコンデンサＣの電圧振幅を小さくすることができ、消費電力の低減を可能にする。言い換えればコンデンサＣで消費する電流の時間的平均は、Ｃ・ΔＶ２・ｆとなり、非常に小さい。Ｃはコンデンサの容量、ｆは２入力２出力反転回路３０の発振周波数（後述するクロック出力の周波数）である。
【００３２】
なおＭＯＳトランジスタＭ３１のソース・ドレイン間電流，Ｍ３３のドレイン・ソース間電流に対する、各ＭＯＳトランジスタＭ３１，Ｍ３３のドレイン電圧の模式的な特性図を、図２に示す。ＭＯＳトランジスタＭ３３の特性は、コンデンサＣでの充電の状態，放電の状態とで変化する。この変化の範囲は、おおむねコンデンサＣの一端の電圧Ｖ２ａとＶ２ｂの間である。ＭＯＳトランジスタＭ３１とＭ３３の一致したドレイン電圧が、第１の出力電圧ｖ１となる。
【００３３】
またＭＯＳトランジスタＭ３２のソース・ドレイン間電流，Ｍ３４のドレイン・ソース間電流に対する、各ＭＯＳトランジスタＭ３２，Ｍ３４のドレイン電圧の模式的な特性図を、図３に示す。ＭＯＳトランジスタＭ３４の特性は、コンデンサＣでの充電の状態，放電の状態とで変化する。この変化の範囲は、おおむねコンデンサＣの一端の電圧Ｖ２ａとＶ２ｂの間である。ＭＯＳトランジスタＭ３２とＭ３４の一致したドレイン電圧が、第２の出力電圧ｖ２となる。
【００３４】
２入力２出力反転回路４０は、Ｐｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ４１，Ｍ４２とＮｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ４３，Ｍ４４により、次のように構成されている。
【００３５】
ＭＯＳトランジスタＭ４１のゲートは、ＭＯＳトランジスタＭ３１とＭ３３のドレインに接続されている。つまり第１の出力電圧ｖ１を第３の入力電圧Ｖ３として、ＭＯＳトランジスタＭ４１のゲートに供給する。ＭＯＳトランジスタＭ４１のドレインは、ＭＯＳトランジスタＭ４３のドレインに接続され、それのソースは、電圧源Ｖｄｄに接続されている。このＭＯＳトランジスタＭ４１の動作は、第３の入力電圧Ｖ３で決まる。
【００３６】
ＭＯＳトランジスタＭ４３のゲートは、ＭＯＳトランジスタＭ３２とＭ３４のドレインに接続されている。つまり第２の出力電圧ｖ２を第４の入力電圧Ｖ４として、ＭＯＳトランジスタ４３のゲートに供給する。このＭＯＳトランジスタＭ４３の動作は、第４の入力電圧Ｖ４で決まる。
【００３７】
以上のＭＯＳトランジスタＭ４１とＭ４３の動作により、両ＭＯＳトランジスタＭ４１とＭ４３の接続されたドレインから出力される第３の出力電圧ｖ３が、決まる。
【００３８】
なおＭＯＳトランジスタＭ４１とＭ４３の接続関係を、３番目組の縦続接続と定義する。
【００３９】
ＭＯＳトランジスタＭ４２のゲートは、ＭＯＳトランジスタＭ３１とＭ３３のドレインに接続されている。つまり第１の出力電圧ｖ１を第３の入力電圧Ｖ３として、ＭＯＳトランジスタＭ４２のゲートに供給する。ＭＯＳトランジスタＭ４２のドレインは、ＭＯＳトランジスタＭ４４のドレインに接続され、それのソースは、電圧源Ｖｄｄに接続されている。このＭＯＳトランジスタ４２の動作は、第３の入力電圧Ｖ３で決まる。
【００４０】
ＭＯＳトランジスタＭ４４のゲートは、ＭＯＳトランジスタＭ３２とＭ３４のドレインに接続されている。つまり第２の出力電圧ｖ２を第４の入力電圧Ｖ４として、ＭＯＳトランジスタＭ４４のゲートに供給する。ＭＯＳトランジスタＭ４４のソースは、電圧源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ４４の動作は、第４の入力電圧Ｖ４で制御される。
【００４１】
以上のＭＯＳトランジスタＭ４２とＭ４４の動作により、両ＭＯＳトランジスタＭ４２とＭ４４の接続されたドレインから出力される第４の出力電圧ｖ４が、決まる。
【００４２】
なおＭＯＳトランジスタＭ４２とＭ４４の接続関係を、４番目組の縦続接続と定義する。
【００４３】
２入力２出力反転回路５０は、Ｐｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ５１，Ｍ５２とＮｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ５３，Ｍ５４により、次のように構成されている。
【００４４】
ＭＯＳトランジスタＭ５１のゲートは、ＭＯＳトランジスタＭ４１とＭ４３のドレインに接続されている。つまり第３の出力電圧ｖ３を第５の入力電圧Ｖ５として、ＭＯＳトランジスタＭ５１のゲートに供給する。ＭＯＳトランジスタＭ５１のドレインは、ＭＯＳトランジスタＭ５３のドレインに接続され、それのソースは、電圧源Ｖｄｄに接続されている。このＭＯＳトランジスタＭ５１の動作は、第５の入力電圧Ｖ５で決まる。
【００４５】
ＭＯＳトランジスタＭ５３のゲートは、ＭＯＳトランジスタＭ４２とＭ４４のドレインに接続されている。つまり第４の出力電圧ｖ４を第６の入力電圧Ｖ６として、ＭＯＳトランジスタ５３のゲートに供給する。このＭＯＳトランジスタＭ５３の動作は、第６の入力電圧Ｖ６で決まる。
【００４６】
以上のＭＯＳトランジスタＭ５１とＭ５３の動作により、両ＭＯＳトランジスタＭ５１とＭ５３の接続されたドレインから出力される第５の出力電圧ｖ５が、決まる。
【００４７】
なおＭＯＳトランジスタＭ５１とＭ５３の接続関係を、５番目組の縦続接続と定義する。
【００４８】
ＭＯＳトランジスタＭ５２のゲートは、ＭＯＳトランジスタＭ４１とＭ４３のドレインに接続されている。つまり第３の出力電圧ｖ３を第５の入力電圧Ｖ５として、ＭＯＳトランジスタＭ５２のゲートに供給する。ＭＯＳトランジスタＭ５２のドレインは、ＭＯＳトランジスタＭ５４のドレインに接続され、それのソースは、電圧源Ｖｄｄに接続されている。このＭＯＳトランジスタ５２の動作は、第５の入力電圧Ｖ５で決まる。
【００４９】
ＭＯＳトランジスタＭ５４のゲートは、ＭＯＳトランジスタＭ４２とＭ４４のドレインに接続されている。つまり第４の出力電圧ｖ４を第６の入力電圧Ｖ６として、ＭＯＳトランジスタＭ５４のゲートに供給する。ＭＯＳトランジスタＭ５４のソースは、電圧源Ｖｓｓに接続されている。ＭＯＳトランジスタＭ５４の動作は、第６の入力電圧Ｖ６で制御される。
【００５０】
以上のＭＯＳトランジスタＭ５２とＭ５４の動作により、両ＭＯＳトランジスタＭ５２とＭ５４の接続されたドレインから出力される第６の出力電圧ｖ６が、決まる。
【００５１】
なおＭＯＳトランジスタＭ５２とＭ５４の接続関係を、６番目組の縦続接続と定義する。
【００５２】
２入力１出力反転回路６０は、Ｐｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ６１とＮｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ６２により、次のように構成されている。
【００５３】
ＭＯＳトランジスタＭ６１のゲートは、ＭＯＳトランジスタＭ５１とＭ５３のドレインに接続されている。つまり第５の出力電圧ｖ５を第７の入力電圧Ｖ７として、ＭＯＳトランジスタＭ６１のゲートに供給する。ＭＯＳトランジスタＭ６１のドレインは、ＭＯＳトランジスタＭ６２のドレインに接続され、それのソースは、電圧源Ｖｄｄに接続されている。このＭＯＳトランジスタＭ６１の動作は、第７の入力電圧Ｖ７で決まる。
【００５４】
ＭＯＳトランジスタＭ６２のゲートは、ＭＯＳトランジスタＭ５２とＭ５４のドレインに接続されている。つまり第６の出力電圧ｖ６を第８の入力電圧Ｖ８として、ＭＯＳトランジスタ６２のゲートに供給する。このＭＯＳトランジスタＭ６２の動作は、第８の入力電圧Ｖ８で決まる。
【００５５】
以上のＭＯＳトランジスタＭ６１とＭ６２の動作により、両ＭＯＳトランジスタＭ６１とＭ６２の接続されたドレインから出力されるクロック出力（第７の出力電圧ｖ７）が、決まる。
【００５６】
なおＭＯＳトランジスタＭ６１とＭ６２の接続関係を縦続接続と定義する。
【００５７】
２入力２出力反転回路４０は、次に述べる第２の特徴を有する。この特徴を述べる前に、図４に、ＭＯＳトランジスタＭ４１〜Ｍ４４のゲート・ソース間電圧（但し、絶対値である）に対するソース・ドレイン間電流，ドレイン・ソース間電流の模式的な関係を示す。図４に記したように、ＭＯＳトランジスタＭ４１〜Ｍ４４には、弱反転領域、強反転と弱反転の境界領域、強反転領域がある。
【００５８】
２入力２出力反転回路４０が有する第２の特徴は、ＭＯＳトランジスタＭ４１〜Ｍ４４のゲート幅／ゲート長の組み合わせの違いである。ＭＯＳトランジスタＭ４１とＭ４２が強反転と弱反転の境界領域で動作するように第３の入力電圧Ｖ３(第１の出力電圧ｖ１)を調整し、第４の入力電圧Ｖ４（第２の出力電圧ｖ２）を第３の出力電圧ｖ３が第３の入力電圧Ｖ３と同じになるように調整したとき、第４の出力電圧ｖ４を次段の２入力２出力反転回路５０のＭＯＳトランジスタＭ５３，Ｍ５４のゲート電圧として供給した場合に、この第４の出力電圧ｖ４をＭＯＳトランジスタＭ５３，Ｍ５４を強反転させない低い電圧にする。
【００５９】
こうすることで、２入力２出力反転回路５０、２入力１出力反転回路６０のＰｃｈ−ＭＯＳ  ＦＥＴとＮｃｈ−ＭＯＳ  ＦＥＴが同時に強反転する時間を短縮する働きをもたせることができ、クロック発生回路としては同時強反転時間に発生する貫通電流による消費電流が少なくなる。
【００６０】
図５に、第３（第５）の入力電圧Ｖ３（Ｖ５）と第４（第６）の入力電圧Ｖ４（Ｖ６）に対応する第３（第５）の出力電圧ｖ３（ｖ５）の関係を示す。図５は、３次元の図形であり、図面に垂直に第３（第５）の出力電圧ｖ３（ｖ５）がプロットされる。
【００６１】
甲点から左斜め下がり方向において、第３（第５）の出力電圧ｖ３（ｖ５）は、ｖ３（ｖ５）＞（Ｖｄｄ−|Ｖｔｈ（Ｐ）｜）の関係を満たしつつ高くなる（Ｖｔｈ（Ｐ）は、Ｐｃｈ−ＭＯＳ  ＦＥＴのスレッショルド電圧である）。
【００６２】
乙点から右斜め上がり方向において、第３（第５）の出力電圧ｖ３（ｖ５）は、ｖ３（ｖ５）＜Ｖｔｈ（Ｎ）の関係を満たしつつ低くなる（Ｖｔｈ（Ｎ）は、Ｎｃｈ−ＭＯＳ  ＦＥＴのスレッショルド電圧である）。
【００６３】
図６に、第３（第５）の入力電圧Ｖ３（Ｖ５）と第４（第６）の入力電圧Ｖ４（Ｖ６）に対応する第４（第６）の出力電圧ｖ４（ｖ６）の関係を示す。図６は、３次元の図形であり、図面に垂直に第４（第６）の出力電圧ｖ４（ｖ６）がプロットされる。
【００６４】
甲点から左斜め下がり方向において、第４（第６）の出力電圧ｖ４（ｖ６）は、ｖ４（ｖ６）＞（Ｖｄｄ−|Ｖｔｈ（Ｐ）｜）の関係を満たしつつ高くなる（Ｖｔｈ（Ｐ）は、Ｐｃｈ−ＭＯＳ  ＦＥＴのスレッショルド電圧である）。
【００６５】
乙点から右斜め上がり方向において、第４（第６）の出力電圧ｖ４（ｖ６）は、ｖ４（ｖ６）＜Ｖｔｈ（Ｎ）の関係を満たしつつ低くなる（Ｖｔｈ（Ｎ）は、Ｎｃｈ−ＭＯＳ  ＦＥＴのスレッショルド電圧である）。
【００６６】
図５と図６の曲線に沿って動かし、第３の出力電圧ｖ３を第５の入力電圧Ｖ５，第４の出力電圧ｖ４を第６の入力電圧Ｖ６にすると、２入力２出力反転回路５０に貫通電流が起きない。これだけでなく第５の入力電圧Ｖ５や第６の入力電圧Ｖ６に対して、第３の出力電圧ｖ３と第４の出力電圧ｖ４の立ち上がり時間ｔｒ、立ち下がり時間ｔｆが短くなることが分かる。このことは、２入力２出力反転回路を直列につないでいくと、立ち上がり時間ｔｒ、立下り時間ｔｆが数ｎｓ（ナノ秒）以下まで短くできることを示唆する。
【００６７】
図７に、２入力２出力反転回路４０の模式的な入出力特性（コンデンサＣが充電時）を示す。以下に記述するよう設定する。
【００６８】
（１）第４の入力電圧Ｖ４の乙点が、第３の入力電圧Ｖ３の甲点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ４１のソース・ドレイン間とＭＯＳトランジスタＭ４３のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。またＭＯＳトランジスタＭ４２のソース・ドレイン間とＭＯＳトランジスタＭ４４のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００６９】
（２）第３の出力電圧ｖ３の甲点が、第４の出力電圧ｖ４の乙点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ５１のソース・ドレイン間とＭＯＳトランジスタＭ５３のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。またＭＯＳトランジスタＭ５２のソース・ドレイン間とＭＯＳトランジスタＭ５４のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００７０】
図８に、２入力２出力反転回路４０の模式的な入出力特性（コンデンサＣが放電時）を示す。以下に記述するように設定する。
【００７１】
（１）第３の入力電圧Ｖ３の甲点が、第４の入力電圧Ｖ４の乙点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ４１のソース・ドレイン間とＭＯＳトランジスタＭ４３のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。またＭＯＳトランジスタＭ４２のソース・ドレイン間とＭＯＳトランジスタＭ４４のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００７２】
（２）第４の出力電圧ｖ４の乙点が、第３の出力電圧ｖ３の甲点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ５１のソース・ドレイン間とＭＯＳトランジスタＭ５３のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。またＭＯＳトランジスタＭ５２のソース・ドレイン間とＭＯＳトランジスタＭ５４のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００７３】
図９に、２入力２出力反転回路５０の模式的な入出力特性（コンデンサＣが充電時）を示す。以下に記述するように設定する。
【００７４】
（１）第５の入力電圧Ｖ５の甲点が、第６の入力電圧Ｖ６の乙点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ５１のソース・ドレイン間とＭＯＳトランジスタＭ５３のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。またＭＯＳトランジスタＭ５２のソース・ドレイン間とＭＯＳトランジスタＭ５４のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００７５】
（２）第６の出力電圧ｖ６の乙点が、第５の出力電圧ｖ５の甲点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ６１のソース・ドレイン間とＭＯＳトランジスタＭ６２のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００７６】
図１０に、２入力２出力反転回路５０の模式的な入出力特性（コンデンサＣが放電時）を示す。以下に記述するように設定する。
【００７７】
（１）第６の入力電圧Ｖ６の乙点が、第５の入力電圧Ｖ５の甲点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ５１のソース・ドレイン間とＭＯＳトランジスタＭ５３のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。またＭＯＳトランジスタＭ５２のソース・ドレイン間とＭＯＳトランジスタＭ５４のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００７８】
（２）第５の出力電圧ｖ５の甲点が、第６の出力電圧ｖ６の乙点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ６１のソース・ドレイン間とＭＯＳトランジスタＭ６２のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００７９】
図１１に、２入力１出力反転回路６０の模式的な入出力特性（コンデンサＣが充電時）を示す。以下に記述するように設定する。
【００８０】
第８の入力電圧Ｖ８の乙点が、第７の入力電圧Ｖ７の甲点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ６１のソース・ドレイン間とＭＯＳトランジスタＭ６２のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００８１】
なおＭＯＳトランジスタＭ６１とＭ６２のドレインから出力される第７の出力電圧ｖ７は、クロック出力である。クロック出力の周波数は、電流源Ｉ１の電流値で決まる。従って、電流源Ｉ１の電流値を可変とすれば、クロック出力の周波数を変化させることができる。
【００８２】
図１２に、２入力１出力反転回路６０の模式的な入出力特性（コンデンサＣが放電時）を示す。
【００８３】
第７の入力電圧Ｖ７の甲点が、第８の入力電圧Ｖ８の乙点より時間的に前に来るようにする。これは、ＭＯＳトランジスタＭ６１のソース・ドレイン間とＭＯＳトランジスタＭ６２のドレイン・ソース間を貫通して流れる貫通電流を防止するためである。
【００８４】
なおＭＯＳトランジスタＭ６１とＭ６２のドレインから出力される第７の出力電圧ｖ７は、クロック出力である。クロック出力の周波数は、上述したように電流源Ｉ１の電流値で決まる。
【００８５】
図１３に、第１の実施例の模式的な出力関係図（コンデンサＣが充電時）を示す。
【００８６】
図１４に、第１の実施例の模式的な出力関係図（コンデンサＣが放電時）を示す。
【００８７】
図１において、クロック出力は、出力として用いられるとともに、ＭＯＳトランジスタＭ２２のゲートに帰還されている。
【００８８】
図１５に、コンデンサＣの充放電端電圧を示す。図１５は、ＭＯＳトランジスタＭ２２の吸い込み電流が大きい場合であり、コンデンサＣの電圧変動幅は、ΔＶ２より大きくなっている。
【００８９】
図１６に、本発明によるクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ１の構成を示す。周波数電流変換回路７０は、クロック出力の周波数を電流に変換する。ここでは周波数電流変換回路７０が、ソース動作（電流を送り出す動作）を行う場合である。オペアンプ９０の反転入力端に基準電圧Ｖｒｅｆが、それの非反転入力端に、周波数電流変換回路７０からの帰還電圧Ｖｆｂが供給される。オペアンプ９０は、両入力の差電圧を電流Ｉ１に変換する。電流Ｉ１の電流値は、（Ｖｒｅｆ−Ｖｆｂ）に比例する（但しＶｒｅｆ＞Ｖｆｂのとき）。また、Ｖｒｅｆ＜Ｖｆｂのとき、Ｉ１＝０である。
【００９０】
図１７に、本発明によるクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ１の他の構成を示す。ここでは周波数電流変換回路７０が、シンク動作（電流を吸い込む動作）を行う場合である。オペアンプ９０の反転入力端に周波数電流変換回路７０からの帰還電圧Ｖｆｂが、それの非反転入力端に基準電圧Ｖｒｅｆが供給される。電流Ｉ１の電流値は、（Ｖｆｂ−Ｖｒｅｆ）に比例する（但しＶｆｂ＞Ｖｒｅｆのとき）。また、Ｖｆｂ＜Ｖｒｅｆでは、Ｉ１＝０となる。
【００９１】
ここで重要なことは、充放電回路（反転回路）２０→２入力２出力反転回路３０，４０，５０→２入力１出力反転回路６０→充放電回路２０のリンクの構成において、充放電回路（反転回路）２０、２入力２出力反転回路３０，４０，５０、２入力１出力反転回路６０といった反転回路の一巡の総数が奇数個となっていることである。
【００９２】
更に、クロック出力（第７の出力電圧ｖ７）のＭＯＳトランジスタＭ２２への帰還経路に、他種の回路（１入力１出力反転回路と、ＮＡＮＤ回路と、ＮＯＲ回路と、クロックドインバータのうち１以上の回路；特許請求の範囲の項では、他種の回路という）が含まれてもかまわない。この場合が、上述した、クロック出力が間接的にＭＯＳトランジスタＭ２２のゲートに供給される場合である。この場合においても、リンクの一巡に含まれる反転回路の総数は、奇数個でなければならない。
【００９３】
また２入力２出力反転回路５０を省略し、２入力２出力反転回路４０の２出力ｖ３とｖ４を、２入力１出力反転回路６０の２入力としても良い。このとき、２入力１出力反転回路６０の次段に、例えば１入力１出力反転回路を直列に配置して、クロック出力を得ることになる。
【００９４】
ここでも２入力２出力反転回路４０は、上述した第２の特徴を有する。２入力２出力反転回路４０のＭＯＳトランジスタＭ４１〜Ｍ４４のゲート幅／ゲート長の組み合わせの違いである。ＭＯＳトランジスタＭ４１とＭ４２が強反転と弱反転の境界領域で動作するように第３の入力電圧Ｖ３(第１の出力電圧ｖ１)を調整し、第４の入力電圧Ｖ４（第２の出力電圧ｖ２）を第３の出力電圧ｖ３が第３の入力電圧Ｖ３と同じになるように調整したとき、第４の出力電圧ｖ４を次段の２入力１出力反転回路６０のＭＯＳトランジスタＭ６２のゲート電圧として供給した場合に、この第４の出力電圧ｖ４をＭＯＳトランジスタＭ６２を強反転させない低い電圧にする。
【００９５】
この場合でも、クロック出力のＭＯＳトランジスタＭ２２への帰還経路に、前記他種の回路が含まれてもかまわない。この場合、リンクの一巡に含まれる反転回路の総数は、奇数個でなければならない。
【００９６】
（第１の実施例の変形例）
図１８に、第１の実施例の変形例を示す。この変形例では、ＭＯＳトランジスタＭ１１と電流源Ｉ１を省略する。代わりにＮｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ１２と電流源Ｉ２を設ける。
【００９７】
ＭＯＳトランジスタＭ１２のゲートとドレインは接続されている。ＭＯＳトランジスタＭ１２のドレイン（ゲート）に電流源Ｉ２が接続されている。ＭＯＳトランジスタＭ１２のドレイン（ゲート）は、ＭＯＳトランジスタＭ２２のゲートに接続され、更にＭＯＳトランジスタＭ３３とＭ３４のゲートに接続されている。ＭＯＳトランジスタＭ２１のドレインは、ＭＯＳトランジスタＭ３１とＭ３２のゲートに接続されている。コンデンサＣは、ＭＯＳトランジスタＭ２１のドレインと電圧源Ｖｄｄの間に接続されている。このコンデンサＣは、ＭＯＳトランジスタＭ２１のソース・ドレイン間に流れる電流で充電される。この充電された電荷は、ＭＯＳトランジスタＭ２２のドレイン・ソース間を通じて放電される。この場合もＭＯＳトランジスタＭ２１は電流素子として働き、ＭＯＳトランジスタＭ２２は抵抗の役目をし、流れる電流量を制御する。コンデンサＣの容量は、約１ｐＦであり、半導体集積回路装置に内蔵することが可能である。
【００９８】
クロック出力（第７の出力電圧ｖ７）は、ＭＯＳトランジスタＭ２１のゲートに直接的にまたは間接的に（これについては、後述する）供給される。
【００９９】
これ以外については、第１の実施例と同様な表現を使用する。
【０１００】
ここで２入力２出力反転回路３０は、次に述べる第１の特徴を有する。
【０１０１】
第１の入力電圧Ｖ１を調整したとき、１番目組の縦続接続のＭＯＳトランジスタＭ３２が対となるＭＯＳトランジスタＭ３４と同じ電流を流したときに第１の出力電圧ｖ１が（Ｖｄｄ＋Ｖｓｓ）／２となる第２の入力電圧Ｖ２ａと、２番目組の縦続接続のＭＯＳトランジスタＭ３１が対となるＭＯＳトランジスタＭ３３と同じ電流を流したときに第２の出力電圧ｖ２が（Ｖｄｄ＋Ｖｓｓ）／２となる第１の入力電圧Ｖ２ｂと、の間に（Ｖ２ａ−Ｖ２ｂ）＝ΔＶ２＞０なる差が生じるようにＭＯＳトランジスタ（Ｐｃｈ−ＭＯＳ  ＦＥＴとＮｃｈ−ＭＯＳ  ＦＥＴ）Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４のゲート幅／ゲート長の組み合わせを決める。
【０１０２】
このΔＶ２は、２入力２出力反転回路３０における入力電圧の幅となるが、この入力電圧の幅ΔＶ２までコンデンサＣの電圧振幅を小さくすることができ、消費電力の低減を可能にする。言い換えればコンデンサＣで消費する電流の時間的平均は、Ｃ・ΔＶ２・ｆとなり、非常に小さい。Ｃはコンデンサの容量、ｆは２入力２出力反転回路３０の発振周波数（後述するクロック出力の周波数）である。
【０１０３】
２入力２出力反転回路４０は、次に述べる第２の特徴を有する。
【０１０４】
２入力２出力反転回路４０のＭＯＳトランジスタＭ４１〜Ｍ４４のゲート幅／ゲート長の組み合わせの違いである。ＭＯＳトランジスタＭ４３とＭ４４が強反転と弱反転の境界領域で動作するように第３の入力電圧Ｖ３(第１の出力電圧ｖ１)を調整し、第４の入力電圧Ｖ４（第２の出力電圧ｖ２）を第３の出力電圧ｖ３が第３の入力電圧Ｖ３と同じになるように調整したとき、第４の出力電圧ｖ４を次段の２入力２出力反転回路５０のＭＯＳトランジスタＭ５１，Ｍ５２のゲート電圧として供給した場合に、この第４の出力電圧ｖ４をＭＯＳトランジスタＭ５１，Ｍ５２を強反転させない低い電圧にする。
【０１０５】
こうすることで、２入力２出力反転回路５０、２入力１出力反転回路６０のＰｃｈ−ＭＯＳ  ＦＥＴとＮｃｈ−ＭＯＳ  ＦＥＴが同時に強反転する時間を短縮する働きをもたせることができ、クロック発生回路としては同時強反転時間に発生する貫通電流による消費電流が少なくなる。
【０１０６】
なおＭＯＳトランジスタＭ６１とＭ６２のドレインから出力される第７の出力電圧ｖ７は、クロック出力である。クロック出力の周波数は、電流源Ｉ２の電流値で決まる。従って電流源Ｉ２の電流値を可変とすれば、クロック出力の周波数を変化させることができる。
【０１０７】
図１８において、クロック出力は、出力として用いられるとともに、ＭＯＳトランジスタＭ２１のゲートに帰還されている。
【０１０８】
図１９に、本発明によるクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ２の構成を示す。周波数電流変換回路７０は、クロック出力の周波数を電流に変換する。ここでは周波数電流変換回路７０が、ソース動作（電流を送り出す動作）を行う場合である。オペアンプ９０の非反転入力端に基準電圧Ｖｒｅｆが、それの反転入力端に周波数電流変換回路７０からの帰還電圧Ｖｆｂが供給される。オペアンプ９０は、両入力の差電圧を電流Ｉ２に変換する。電流Ｉ２の電流値は、（Ｖｒｅｆ−Ｖｆｂ）に比例する（但しＶｒｅｆ＞Ｖｆｂのとき）。
【０１０９】
図２０に、本発明によりクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ２の他の構成を示す。ここでは周波数電流変換回路７０が、シンク動作（電流を吸い込む動作）を行う場合である。オペアンプ９０の非反転入力端に周波数電流変換回路７０からの帰還電圧Ｖｆｂが、それの反転入力端に基準電圧Ｖｒｅｆが供給される。電流Ｉ２の電流値は、（Ｖｆｂ−Ｖｒｅｆ）に比例する（但しＶｆｂ＞Ｖｒｅｆのとき）。
【０１１０】
ここで重要なことは、充放電回路（反転回路）２０→２入力２出力反転回路３０，４０，５０→２入力１出力反転回路６０→充放電回路２０のリンクの構成において、充放電回路（反転回路）２０、２入力２出力反転回路３０，４０，５０、２入力１出力反転回路６０といった反転回路の一巡の総数が奇数個となっていることである。
【０１１１】
更に、クロック出力（第７の出力電圧ｖ７）のＭＯＳトランジスタＭ２１への帰還経路に、他種の回路（１入力１出力反転回路と、ＮＡＮＤ回路と、ＮＯＲ回路と、クロックドインバータのうち１以上の回路；特許請求の範囲の項では、他種の回路という）が含まれてもかまわない。この場合が、クロック出力が間接的にＭＯＳトランジスタＭ２１のゲートに供給される場合である。この場合においても、リンクの一巡に含まれる反転回路の総数は、奇数個でなければならない。
【０１１２】
また２入力２出力反転回路５０を省略し、２入力２出力反転回路４０の２出力ｖ３とｖ４を、２入力１出力反転回路６０の２入力としても良い。このとき、２入力１出力反転回路６０の次段に、例えば１入力１出力反転回路を直列に配置して、クロック出力を得ることになる。
【０１１３】
ここでも２入力２出力反転回路４０は、上述した第２の特徴を有する。２入力２出力反転回路４０のＭＯＳトランジスタＭ４１〜Ｍ４４のゲート幅／ゲート長の組み合わせの違いである。ＭＯＳトランジスタＭ４３とＭ４４が強反転と弱反転の境界領域で動作するように第３の入力電圧Ｖ３(第１の出力電圧ｖ１)を調整し、第４の入力電圧Ｖ４（第２の出力電圧ｖ２）を第３の出力電圧ｖ３が第３の入力電圧Ｖ３と同じになるように調整したとき、第４の出力電圧ｖ４を次段の２入力１出力反転回路６０のＭＯＳトランジスタＭ６１のゲート電圧として供給した場合に、この第４の出力電圧ｖ４をＭＯＳトランジスタＭ６１を強反転させない下限以上の電圧にする。
【０１１４】
この場合でも、クロック出力のＭＯＳトランジスタＭ２１への帰還経路に、前記他種の回路が含まれてもかまわない。この場合、リンクの一巡に含まれる反転回路の総数は、奇数個でなければならない。
【０１１５】
（第２の実施例）
図２１に、本発明の半導体集積回路装置、特にクロック発生回路の第２の実施例の構成を示す。第１の実施例と異なる部分だけを説明する。
【０１１６】
ＭＯＳトランジスタＭ１１のドレインとゲートが接続されており、これが電流源Ｉ１に接続されている。ＭＯＳトランジスタＭ１１のソースは、電圧源Ｖｄｄに接続されている。
【０１１７】
ＭＯＳトランジスタＭ１２のドレインとゲートが接続されており、これが電流源Ｉ２に接続されている。ＭＯＳトランジスタＭ１２のソースは、電圧源Ｖｓｓに接続されている。
【０１１８】
充放電回路２０は、以下のように構成されている。
【０１１９】
ＭＯＳトランジスタＭ２１のソースは、電圧源Ｖｄｄに接続され、それのゲートは、ＭＯＳトランジスタＭ１１のドレインに接続されている。ＭＯＳトランジスタＭ２１のドレインは、Ｐｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ２３のソースに接続されている。ＭＯＳトランジスタＭ２３のゲートには、クロック出力が、直接的または間接的に供給される。
【０１２０】
ＭＯＳトランジスタＭ２３のドレインは、Ｎｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ２４のドレインに接続されている。ＭＯＳトランジスタＭ２４のゲートには、クロック出力が、ＭＯＳトランジスタＭ２３と同様直接的または間接的に供給される。ＭＯＳトランジスタＭ２４のソースは、ＭＯＳトランジスタＭ２２のドレインに接続されている。
【０１２１】
ＭＯＳトランジスタＭ２２のゲートは、ＭＯＳトランジスタＭ１２のドレインに接続され、それのソースは、電圧源Ｖｓｓに接続されている。
【０１２２】
このようなＭＯＳトランジスタＭ２１〜Ｍ２４の接続関係を、縦続接続と定義する。ＭＯＳトランジスタＭ２３とＭ２４は、スイッチ素子を構成する。
【０１２３】
ＭＯＳトランジスタＭ２４のドレインは、ＭＯＳトランジスタＭ３３とＭ３４のゲートに接続されている。
【０１２４】
コンデンサＣは、ＭＯＳトランジスタＭ２４のドレインと電圧源Ｖｓｓの間に接続されている。このコンデンサＣの容量値は、約１ｐＦであり、半導体集積回路装置に内蔵可能である。
【０１２５】
ＭＯＳトランジスタＭ３１とＭ３２のゲートは、ＭＯＳトランジスタＭ１１のドレインに接続されている。
【０１２６】
ＭＯＳトランジスタＭ２１，Ｍ３１，Ｍ３２のゲートには、ＭＯＳトランジスタＭ１１のゲート電圧が供給されている。
【０１２７】
ＭＯＳトランジスタＭ２２のゲートには、ＭＯＳトランジスタＭ１２のゲート電圧が供給されている。
【０１２８】
２入力２出力反転回路３０は、第１の実施例で述べた第１の特徴を有している。
【０１２９】
２入力２出力反転回路４０は、第１の実施例で述べた第２の特徴を有している。
【０１３０】
クロック出力の周波数は、電流源Ｉ１の電流値で決まる。
【０１３１】
図２２に、第２の実施例のコンデンサＣの充放電端電圧を示す。ＭＯＳトランジスタＭ２３とＭ２４を設けて電流源を切り替えることにより、充放電端電圧の振幅がΔＶ２に近づくように特性が改善されていることが分かる。
【０１３２】
図２３に、電流源Ｉ１とＩ２の構成例とこれらを用いたＤＣ電源回路を示す。
【０１３３】
Ｐｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ１３のゲートが、ＭＯＳトランジスタＭ１１のゲート（ドレイン）に接続され、それのドレインが、ＭＯＳトランジスタＭ１２のドレイン（ゲート）に接続され、それのソースは、電圧源Ｖｄｄに接続されている。
【０１３４】
周波数電流変換回路７０は、上述と同様、クロック出力電圧を電流に変換する。ここでは周波数電流変換回路７０が、ソース動作（電流を送り出す動作）を行う場合である。
オペアンプ９０の反転入力端に基準電圧Ｖｒｅｆが、それの非反転入力端に周波数電流変換回路７０からの帰還電圧Ｖｆｂが供給される。オペアンプ９０は、両入力の差電圧を電流Ｉに変換する。電流Ｉの電流値は、（Ｖｒｅｆ−Ｖｆｂ）に比例する（但しＶｒｅｆ＞Ｖｆｂ）。
【０１３５】
図２４に、電流源Ｉ１とＩ２の他の構成例とこれを用いたＤＣ電源回路を示す。ここでは周波数電流変換回路７０が、シンク動作（電流を吸い込む動作）を行う場合である。オペアンプ９０の反転入力端に周波数電流変換回路７０からの帰還電圧Ｖｆｂが、それの非反転入力端に基準電圧Ｖｒｅｆが供給される。電流Ｉは、（Ｖｆｂ−Ｖｒｅｆ）に比例する（但しＶｆｂ＞Ｖｒｅｆ）。
【０１３６】
図２５に、電流源Ｉ１とＩ２の他の構成例とこれらを用いたＤＣ電源回路を示す。
【０１３７】
Ｎｃｈ−ＭＯＳ  ＦＥＴ（以下、ＭＯＳトランジスタという）Ｍ１４のゲートが、ＭＯＳトランジスタＭ１２のゲート（ドレイン）に接続され、それのドレインは、ＭＯＳトランジスタＭ１１のドレイン（ゲート）に接続され、それのソースは、電圧源Ｖｓｓに接続されている。
【０１３８】
ここでは周波数電流変換回路７０が、ソース動作（電流を送り出す動作）を行う場合である。オペアンプ９０の反転入力端に周波数電流変換回路７０からの帰還電圧Ｖｆｂが、それの非反転入力端に基準電圧Ｖｒｅｆが供給される。電流Ｉは、（Ｖｒｅｆ−Ｖｆｂ）に比例する（但しＶｒｅｆ＞Ｖｆｂ）。
【０１３９】
図２６に、電流源Ｉ１とＩ２の他の構成例とこれらを用いたＤＣ電源回路を示す。ここでは周波数電流変換回路７０が、シンク動作（電流を吸い込む動作）を行う場合である。オペアンプ９０の反転入力端に基準電圧Ｖｒｅｆが、それの非反転入力端に周波数電流変換回路７０からの帰還電圧Ｖｆｂが供給される。電流Ｉは、（Ｖｆｂ−Ｖｒｅｆ）に比例する（但しＶｆｂ＞Ｖｒｅｆ）。
【０１４０】
ここで重要なことは、充放電回路（反転回路）２０→２入力２出力反転回路３０，４０，５０→２入力１出力反転回路６０→充放電回路２０のリンクの構成において、充放電回路（反転回路）２０、２入力２出力反転回路３０，４０，５０、２入力１出力反転回路６０といった反転回路の一巡の総数が奇数個となっていることである。
【０１４１】
更に、クロック出力（第７の出力電圧ｖ７）のＭＯＳトランジスタＭ２３とＭ２４への帰還経路に、他種の回路（１入力１出力反転回路と、ＮＡＮＤ回路と、ＮＯＲ回路と、クロックドインバータのうち１以上の回路；特許請求の範囲の項では、他種の回路という）が含まれてもかまわない。この場合が、クロック出力が間接的にＭＯＳトランジスタＭ２３とＭ２４のゲートに供給される場合である。この場合においても、リンクの一巡に含まれる反転回路の総数は、奇数個でなければならない。
【０１４２】
また２入力２出力反転回路５０を省略し、２入力２出力反転回路４０の２出力ｖ３とｖ４を、２入力１出力反転回路６０の２入力としても良い。このとき、２入力１出力反転回路６０の次段に、例えば１入力１出力反転回路を直列に配置して、クロック出力を得ることになる。
【０１４３】
ここでも２入力２出力反転回路４０は、上述した第２の特徴を有する。２入力２出力反転回路４０のＭＯＳトランジスタＭ４１〜Ｍ４４のゲート幅／ゲート長の組み合わせの違いである。ＭＯＳトランジスタＭ４１とＭ４２が強反転と弱反転の境界領域で動作するように第３の入力電圧Ｖ３(第１の出力電圧ｖ１)を調整し、第４の入力電圧Ｖ４（第２の出力電圧ｖ２）を第３の出力電圧ｖ３が第３の入力電圧Ｖ３と同じになるように調整したとき、第４の出力電圧ｖ４を次段の２入力１出力反転回路６０のＭＯＳトランジスタＭ６２のゲート電圧として供給した場合に、この第４の出力電圧ｖ４をＭＯＳトランジスタＭ６２を強反転させない低い電圧にする。
【０１４４】
この場合でも、クロック出力のＭＯＳトランジスタＭ２３とＭ２４への帰還経路に、前記他種の回路が含まれてもかまわない。この場合、リンクの一巡に含まれる反転回路の総数は、奇数個でなければならない。
【０１４５】
第２の実施例の変形例として、図２１を、以下のように構成しても良い。ＭＯＳトランジスタＭ１１のドレインを、ＭＯＳトランジスタＭ２１のゲートだけに接続する。コンデンサＣを、ＭＯＳトランジスタＭ２３のドレインと電圧源Ｖｄｄの間に接続する。ＭＯＳトランジスタＭ３１とＭ３２のゲートは、ＭＯＳトランジスタＭ２３のドレインに接続させる。ＭＯＳトランジスタＭ１２のドレイン（ゲート）は、ＭＯＳトランジスタＭ２２とＭ３３とＭ３４のゲートに接続する。
【０１４６】
クロック出力の周波数は、電流源Ｉ２の電流値で決まる。
【０１４７】
電流源Ｉ１とＩ２の構成は、図２３〜図２６を応用すれば良い。
【０１４８】
２入力２出力反転回路３０は、第１の実施例の変形例で述べた第１の特徴を有している。
【０１４９】
２入力２出力反転回路４０は、第１の実施例の変形例で述べた第２の特徴を有している。
【０１５０】
ここで重要なことは、充放電回路（反転回路）２０→２入力２出力反転回路３０，４０，５０→２入力１出力反転回路６０→充放電回路２０のリンクの構成において、充放電回路（反転回路）２０、２入力２出力反転回路３０，４０，５０、２入力１出力反転回路６０といった反転回路の一巡の総数が奇数個となっていることである。
【０１５１】
更に、クロック出力ｖ７のＭＯＳトランジスタＭ２３とＭ２４への帰還経路に、他種の回路（１入力１出力反転回路と、ＮＡＮＤ回路と、ＮＯＲ回路と、クロックドインバータのうち１以上の回路；特許請求の範囲の項では、他種の回路という）が含まれてもかまわない。この場合が、クロック出力が間接的にＭＯＳトランジスタＭ２３とＭ２４のゲートに供給される場合である。この場合においても、リンクの一巡に含まれる反転回路の総数は、奇数個でなければならない。
【０１５２】
また２入力２出力反転回路５０を省略し、２入力２出力反転回路４０の２出力ｖ３とｖ４を、２入力１出力反転回路６０の２入力としても良い。このとき、２入力１出力反転回路６０の次段に、例えば１入力１出力反転回路を直列に配置して、クロック出力を得ることになる。
【０１５３】
ここでも２入力２出力反転回路４０は、上述した第２の特徴を有する。２入力２出力反転回路４０のＭＯＳトランジスタＭ４１〜Ｍ４４のゲート幅／ゲート長の組み合わせの違いである。ＭＯＳトランジスタＭ４３とＭ４４が強反転と弱反転の境界領域で動作するように第３の入力電圧Ｖ３(第１の出力電圧ｖ１)を調整し、第４の入力電圧Ｖ４（第２の出力電圧ｖ２）を第３の出力電圧ｖ３が第３の入力電圧Ｖ３と同じになるように調整したとき、第４の出力電圧ｖ４を次段の２入力１出力反転回路６０のＭＯＳトランジスタＭ６１のゲート電圧として供給した場合に、この第４の出力電圧ｖ４をＭＯＳトランジスタＭ６１を強反転させない低い電圧にする。
【０１５４】
この場合でも、クロック出力のＭＯＳトランジスタＭ２３とＭ２４への帰還経路に、前記他種の回路が含まれてもかまわない。この場合、リンクの一巡に含まれる反転回路の総数は、奇数個でなければならない。
【０１５５】
【発明の効果】
以上本発明の半導体集積回路装置、特にクロック発生回路は、消費電流が小さく、貫通電流が流れるのを防止出来る。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置、特にクロック発生回路の第１の実施例の構成を示す図である。
【図２】２入力２出力反転回路３０の模式的な動作特性図である。
【図３】２入力２出力反転回路３０の模式的な動作特性図である。
【図４】ＭＯＳ  ＦＥＴ（Ｐｃｈ，Ｎｃｈ）の模式的な動作特性図である。
【図５】２入力２出力反転回路４０と５０の動作特性図である。
【図６】２入力２出力反転回路４０と５０の動作特性図である。
【図７】２入力２出力反転回路４０の模式的な入出力特性図（充電時）である。
【図８】２入力２出力反転回路４０の模式的な入出力特性図（放電時）である。
【図９】２入力２出力反転回路５０の模式的な入出力特性図（充電時）である。
【図１０】２入力２出力反転回路５０の模式的な入出力特性図（充電時）である。
【図１１】２入力１出力反転回路６０の模式的な入出力特性図（充電時）である。
【図１２】２入力１出力反転回路６０の模式的な入出力特性図（放電時）である。
【図１３】第１の実施例の模式的な出力関係図（充電時）である。
【図１４】第１の実施例の模式的な出力関係図（放電時）である。
【図１５】第１の実施例のコンデンサＣの充放電端電圧を示す図である。
【図１６】第１の実施例のクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ１の構成を示す図である。
【図１７】第１の実施例のクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ１の構成を示す図である。
【図１８】第１の実施例の変形例の構成を示す図である。
【図１９】図１８のクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ２の構成を示す図である。
【図２０】図１８のクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ２の構成を示す図である。
【図２１】本発明の半導体集積回路、特にクロック発生回路の第２の実施例の構成を示す図である。
【図２２】図２１のコンデンサＣの充放電端電圧を示す図である。
【図２３】図２１のクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ１とＩ２の構成を示す図である。
【図２４】図２１のクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ１とＩ２の構成を示す図である。
【図２５】図２１のクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ１とＩ２の構成を示す図である。
【図２６】図２１のクロック発生回路を用いたＤＣ電源回路とその中での電流源Ｉ１とＩ２の構成を示す図である。
【図２７】従来のクロック発生回路の構成を示す図である。
【図２８】図２７のコンデンサＣの充放電端電圧を示す図である。
【符号の説明】
Ｉ１・・電流源、Ｍ１１・・Ｐｃｈ−ＭＯＳ  ＦＥＴ、２０・・充放電回路（反転回路）、３０，４０，５０・・２入力２出力反転回路、６０・・２入力１出力反転回路、Ｉ２・・電流源、Ｍ１２・・Ｎｃｈ−ＭＯＳ  ＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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