(57)【特許請求の範囲】
【請求項１】
基板表面の第１半導体領域に形成され、ｎ型の第１のベース層と、この第１のベース層上に並んで設けられたｐ型の第１のエミッタ層及びｐ型の第１のコレクタ層と、前記第１のベース層下に形成され、当該第１のベース層のバンドギャップよりも大きなバンドギャップを有するｎ型の第２のベース層と、当該第２のベース層下に形成され、当該第２のベース層よりも小さなバンドギャップを有するｎ型の第３のベース層と、当該第３のベース層上に形成されたベース電極とを備えた第１のバイポーラトランジスタと、前記基板表面の第２半導体領域に形成され、ｎ型の第２のコレクタ層と、当該第２のコレクタ層上に形成されたｐ型の第４のベース層と、当該第４のベース層上に形成されたｎ型の第２のエミッタ層とを備えた第２のバイポーラトランジスタとを具備し、前記第１のバイポーラトランジスタの前記第１のエミッタ層及び前記第１のコレクタ層並びに前記第２のバイポーラトランジスタの前記第４のベース層は、同じ半導体材料からなることを特徴とするバイポーラトランジスタ。
【請求項２】
基板表面の第１半導体領域に形成され、ｎ型の第１のベース層と、この第１のベース層上に並んで設けられたｐ型の第１のエミッタ層及びｐ型の第１のコレクタ層と、前記第１のベース層下に形成され、当該第１のベース層のバンドギャップよりも大きなバンドギャップを有するｎ型の第２のベース層と、当該第２のベース層下に形成されたｎ型のベースコンタクト層とを備えた第１のバイポーラトランジスタと、前記基板表面の第２半導体領域に形成され、ｎ型の第２のコレクタ層と、当該第２のコレクタ層上に形成されたｐ型の第４のベース層と、当該第４のベース層上に形成されたｎ型の第２のエミッタ層とを備えた第２のバイポーラトランジスタとを具備し、前記第１のバイポーラトランジスタの前記第１のエミッタ層及び前記第１のコレクタ層並びに前記第２のバイポーラトランジスタの前記第４のベース層は、同じ半導体材料からなることを特徴とするバイポーラトランジスタ。
【請求項３】
基板表面の第１半導体領域に形成され、ｎ型の第１のベース層と、この第１のベース層上に並んで設けられたｐ型の第１のエミッタ層及びｐ型の第１のコレクタ層と、前記第１のベース層下に形成されたｎ型の第２のベース層と、当該第２のベース層下に形成されたｎ型の第３のベース層と、当該第３のベース層上に形成されたベース電極とを備え、前記第２のベース層は、前記エミッタ層から前記第１のベース層へ注入されたキャリアに対してポテンシャルの障壁を構成し、当該キャリアが前記第３のベース層へ流れることを抑制する第１のバイポーラトランジスタと、前記基板表面の第２半導体領域に形成され、ｎ型の第２のコレクタ層と、当該第２のコレクタ層上に形成されたｐ型の第４のベース層と、当該第４のベース層上に形成されたｎ型の第２のエミッタ層とを備えた第２のバイポーラトランジスタとを具備し、前記第１のバイポーラトランジスタの前記第１のエミッタ層及び前記第１のコレクタ層並びに前記第２のバイポーラトランジスタの前記第４のベース層は、同じ半導体材料からなることを特徴とするバイポーラトランジスタ。
【請求項４】
前記第１のバイポーラトランジスタの前記第１のエミッタ層及び第１のコレクタ層並びに前記第２のバイポーラトランジスタの前記第４のベース層は、同じ不純物濃度及び厚さを有することを特徴とする請求項１乃至３いずれか１項に記載のバイポーラトランジスタ。
【請求項５】
前記第１のバイポーラトランジスタの前記第１のエミッタ層及び第１のコレクタ層並びに前記第２のバイポーラトランジスタの前記第４のベース層は、同一層からパターン形成されることを特徴とする請求項１乃至４いずれか１項に記載のバイポーラトランジスタ。
【請求項６】
前記第１及び第２のバイポーラトランジスタはそれぞれｐｎｐ型、ｎｐｎ型のトランジスタを構成することを特徴とする請求項１乃至５いずれか１項に記載のバイポーラトランジスタ。
【請求項７】
前記第１及び第２のバイポーラトランジスタは、いずれも３−５族化合物半導体材料から構成されるものであることを特徴とする請求項１乃至６いずれか１項に記載のバイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタに係わり、特に横型バイポーラトランジスタに関する。
【０００２】
【従来の技術】
近年、光通信用ＩＣや、携帯電話用パワーアンプを構成する素子にＩｎＧａＰ／ＧａＡｓ等より構成されるヘテロ接合バイポーラトランジスタ（ＨＢＴ）を用いた報告がなされている。通常バイポーラトランジスタの場合、ｐｎｐ型に比べｎｐｎ型の方が高周波性能が高いので、専らｎｐｎ型トランジスタが使用されている。
【０００３】
しかしながら、同一半導体基板上にｎｐｎ型バイポーラトランジスタとｐｎｐ型バイポーラトランジスタが集積されていれば、ICを設計する上での自由度が増す。ｎｐｎ型ＨＢＴが形成された基板上に集積するｐｎｐ型バイポーラトランジスタとしては、図１７に示すような横型バイポーラトランジスタが実現可能である。
【０００４】
図１７において、半絶縁性ＧａＡｓからなる半導体基板１７１上にベースコンタクト層としてのｎ+型ＧａＡｓ層１７２が形成され、このｎ+型ＧａＡｓ層１７２の上にはベース層としてのｎ-型ＧａＡｓ層１７３が形成されている。ｎ-型ＧａＡｓ層１７３の上にはエミッタ層としてのｐ型ＧａＡｓ層１７５及びコレクタ層としてのｐ型ＧａＡｓ層１７６が互いに隣接して設けられている。これらのｐ型ＧａＡｓ層１７５及びｐ型ＧａＡｓ層１７６の上にはそれぞれエミッタ電極１７７及びコレクタ電極１７８が形成されている。また、ｎ-型ＧａＡｓ層１７３の一部はエッチング除去されており、かかる除去部分に露出したｎ+型ＧａＡｓ層１７２にはベース電極１７９が設けられている。なお、図１８は図１７の横型バイポーラトランジスタの上面図である。
【０００５】
一般に、横形バイポーラトランジスタで高い電流利得βを得るには、エミッタからベースへのホールの注入を抑制する必要がある。図１７に示す横型バイポーラトランジスタにおいては、エミッタ層１７５の下部に広い面積でベース層１７３があり、エミッタ層１７５から注入されたホールが大量にベース層１７３に流れ込む。従って、コレクタ層１７６へ到達するホールが少ない。高い電流利得βを得るにはエミッタ面積を充分小さくする必要がある。
【０００６】
さらに、設計通りの特性を実現するには、エミッタ・コレクタ間の間隔Ｌｓ（図１７）を制御性良く形成する必要がある。前記したように横型バイポーラトランジスタにおいて高い電流利得を得るには、図１８に示す構造にして、エミッタ面積Ｓに対するエミッタ周辺長Ｌの比Ｌ／Ｓが大きくなるようにエミッタ面積を極力小さくすることが有効である。図１９は電流利得βとＬ／Ｓとの関係を示す特性図である。Ｌ／Ｓが大きくなると電流利得βは増大する。
【０００７】
しかしながら、Ｌ／Ｓを大きくしてエミッタ面積を小さくした場合でも電流利得βは不十分であり、より効果的にエミッタからベースへのホールの注入を抑制した横型バイポーラトランジスタの実現が望まれる。
【０００８】
【発明が解決しようとする課題】
以上のように、横型バイポーラトランジスタおいては、高い電流利得を得るためにエミッタからベースへのキャリアの注入を抑制することが考えられるが、かかる改良によっても電流利得の増加は不十分であり、より効果的にエミッタからベースへのキャリアの注入を抑制した横型バイポーラトランジスタの実現が望まれる。
【０００９】
【課題を解決するための手段】
前述した課題を解決するために、本発明の第１は、第１のベース層と、この第１のベース層上に並んで設けられたエミッタ層及びコレクタ層と、前記第１のベース層下に形成され、当該第１のベース層のバンドギャップよりも大きなバンドギャップを有する第２のベース層と、当該第２のベース層下に形成され、当該第２のベース層よりも小さなバンドギャップを有する第３のベース層とを具備することを特徴とするバイポーラトランジスタを提供する。
【００１０】
また、本発明の第２は、第１のベース層と、この第１のベース層上に並んで設けられたエミッタ層及びコレクタ層と、前記第１のベース層下に形成され、当該第１のベース層のバンドギャップよりも大きなバンドギャップを有する第２のベース層と、当該第２のベース層下に形成され、当該第１のベース層よりも不純物濃度が高い第３のベース層とを具備することを特徴とするバイポーラトランジスタを提供する。
【００１１】
かかる本発明の第２において、前記第３のベース層の不純物濃度は、前記第２のベース層の不純物濃度と同じか、又はそれよりも高いことが好ましい。
【００１２】
また、本発明の第３は、第１のベース層と、この第１のベース層上に並んで設けられたエミッタ層及びコレクタ層と、前記第１のベース層下に形成され、当該第１のベース層のバンドギャップよりも大きなバンドギャップを有する第２のベース層と、当該第２のベース層下に形成されたベースコンタクト層とを具備することを特徴とするバイポーラトランジスタを提供する。
【００１３】
また、本発明の第４は、第１のベース層と、この第１のベース層上に並んで設けられたエミッタ層及びコレクタ層と、前記第１のベース層下に形成された第２のベース層と、当該第２のベース層下に形成された第３のベース層とを備え、前記第２のベース層は、前記エミッタ層から前記第１のベース層へ注入されたキャリアに対してポテンシャルの障壁を構成し、当該キャリアが前記第３のベース層へ流れることを抑制することを特徴とするバイポーラトランジスタを提供する。
【００１４】
以上の本発明の第１乃至第４において、以下の構成を備えることがさらに好ましい。
【００１５】
（１）前記第２のベース層と前記第３のベース層若しくは前記ベースコンタクト層との間には、当該第２のベース層よりも小さなバンドギャップを有するベース領域が設けられていること。
【００１６】
（２）前記第１のベース層と前記第２のベース層との間には、前記第１のベース層から前記第２のベース層へかけて連続的若しくは段階的にバンドギャップが大きくなるベース領域が設けられていること。
【００１７】
（３）前記第２のベース層と前記第３のベース層若しくは前記ベースコンタクト層との間には、前記第２のベース層から前記第３のベース層へかけて連続的若しくは段階的にバンドギャップが小さくなるベース領域が設けられていること。
【００１８】
（４）前記エミッタ層及びコレクタ層は、同じ半導体材料からなること。
【００１９】
（５）前記エミッタ層及びコレクタ層は、概略同じ不純物濃度及び厚さを有すること。
【００２０】
（６）前記エミッタ層及びコレクタ層は、同一層からパターン形成されること。
【００２１】
（７）前記エミッタ層及びコレクタ層並びに前記第１のベース層は、同一のバンドギャップを有すること。
【００２２】
（８）前記バイポーラトランジスタはｐｎｐ型のトランジスタを構成すること。
【００２３】
（９）前記バイポーラトランジスタは３−５族化合物半導体材料から構成されるものであること。
【００２４】
また、本発明の第５は、基板表面の第１半導体領域に形成され、第１導電型の第１のベース層と、この第１のベース層上に並んで設けられた第２導電型の第１のエミッタ層及び第２導電型の第１のコレクタ層と、前記第１のベース層下に形成され、当該第１のベース層のバンドギャップよりも大きなバンドギャップを有する第１導電型の第２のベース層と、当該第２のベース層下に形成され、当該第２のベース層よりも小さなバンドギャップを有する第１導電型の第３のベース層とを備えた第１のバイポーラトランジスタと、前記基板表面の第２半導体領域に形成され、第１導電型の第２のコレクタ層と、当該第２のコレクタ層上に形成された第２導電型の第４のベース層と、当該第４のベース層上に形成された第１導電型の第２のエミッタ層とを備えた第２のバイポーラトランジスタとを具備することを特徴とするバイポーラトランジスタを提供する。
【００２５】
また、本発明の第６は、基板表面の第１半導体領域に形成され、第１導電型の第１のベース層と、この第１のベース層上に並んで設けられた第２導電型の第１のエミッタ層及び第２導電型の第１のコレクタ層と、前記第１のベース層下に形成され、当該第１のベース層のバンドギャップよりも大きなバンドギャップを有する第１導電型の第２のベース層と、当該第２のベース層下に形成され、当該第１のベース層よりも不純物濃度が高い第１導電型の第３のベース層とを備えた第１のバイポーラトランジスタと、前記基板表面の第２半導体領域に形成され、第１導電型の第２のコレクタ層と、当該第２のコレクタ層上に形成された第２導電型の第４のベース層と、当該第４のベース層上に形成された第１導電型の第２のエミッタ層とを備えた第２のバイポーラトランジスタとを具備することを特徴とするバイポーラトランジスタを提供する。
【００２６】
かかる本発明の第６において、前記第３のベース層の不純物濃度は、前記第２のベース層の不純物濃度と同じか、又はそれよりも高いことが好ましい。
【００２７】
また、本発明の第７は、基板表面の第１半導体領域に形成され、第１導電型の第１のベース層と、この第１のベース層上に並んで設けられた第２導電型の第１のエミッタ層及び第２導電型の第１のコレクタ層と、前記第１のベース層下に形成され、当該第１のベース層のバンドギャップよりも大きなバンドギャップを有する第１導電型の第２のベース層と、当該第２のベース層下に形成された第１導電型のベースコンタクト層とを備えた第１のバイポーラトランジスタと、前記基板表面の第２半導体領域に形成され、第１導電型の第２のコレクタ層と、当該第２のコレクタ層上に形成された第２導電型の第４のベース層と、当該第４のベース層上に形成された第１導電型の第２のエミッタ層とを備えた第２のバイポーラトランジスタとを具備することを特徴とするバイポーラトランジスタを提供する。
【００２８】
また、本発明の第８は、基板表面の第１半導体領域に形成され、第１導電型の第１のベース層と、この第１のベース層上に並んで設けられた第２導電型の第１のエミッタ層及び第２導電型の第１のコレクタ層と、前記第１のベース層下に形成された第１導電型の第２のベース層と、当該第２のベース層下に形成された第１導電型の第３のベース層とを備え、前記第２のベース層は、前記エミッタ層から前記第１のベース層へ注入されたキャリアに対してポテンシャルの障壁を構成し、当該キャリアが前記第３のベース層へ流れることを抑制する第１のバイポーラトランジスタと、前記基板表面の第２半導体領域に形成され、第１導電型の第２のコレクタ層と、当該第２のコレクタ層上に形成された第２導電型の第４のベース層と、当該第４のベース層上に形成された第１導電型の第２のエミッタ層とを備えた第２のバイポーラトランジスタとを具備することを特徴とするバイポーラトランジスタを提供する。
【００２９】
以上の本発明の第５乃至第８において、以下の構成を備えることがさらに好ましい。
【００３０】
（１）前記第１のバイポーラトランジスタの前記第１のエミッタ層及び第１のコレクタ層並びに前記第２のバイポーラトランジスタの前記第４のベース層は、同じ半導体材料からなること。
【００３１】
（２）前記第１のバイポーラトランジスタの前記第１のエミッタ層及び第１のコレクタ層並びに前記第２のバイポーラトランジスタの前記第４のベース層は、概略同じ不純物濃度及び厚さを有すること。
【００３２】
（３）前記第１のバイポーラトランジスタの前記第１のエミッタ層及び第１のコレクタ層並びに前記第２のバイポーラトランジスタの前記第４のベース層は、同一層からパターン形成されること。
【００３３】
（４）前記第１のバイポーラトランジスタの前記第１のエミッタ層、前記第１のコレクタ層、及び前記第１のベース層、並びに前記第２のバイポーラトランジスタの前記第４のベース層及び前記第２のコレクタ層は、同一のバンドギャップを有すること。
【００３４】
（５）前記第１導電型はｎ型、前記第２導電型はｐ型であり、前記第１及び第２のバイポーラトランジスタはそれぞれｐｎｐ型、ｎｐｎ型のトランジスタを構成すること。
【００３５】
（６）前記第１及び第２のバイポーラトランジスタは、いずれも３−５族化合物半導体材料から構成されるものであること。
【００３６】
なお、かかる本発明の第５乃至第８においても、本発明の第１乃至第４の（１）乃至（３）で述べたバンドギャップに関する構成を備えることが好ましい。
【００３７】
上記した第２のベース層に用いるバンドギャップが大きな材料としては、ＩｎＧａＡｓＰ、ＩｎＧａＰ、ＩｎＰ 、ＡｌＧａＮ、ＡｌＧａＡｓ、ＩｎＡｌＡｓ、Ｓｉ等を用いることが可能である。また、かかる第２のベース層以外のベースの材料としては、バンドギャップが小さな材料として、ＩｎＧａＡｓ、ＧａＡｓ、ＩｎＧａＡｓＰ，ＧａＮ、ＳｉＧｅ等を用いることが可能である。
【００３８】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。
【００３９】
（第１の実施形態）
図１は、本発明のバイポーラトランジスタに係る第１の実施形態の構成を示す断面図である。図１に示されるバイポーラトランジスタは横形ｐｎｐ型バイポーラトランジスタである。
【００４０】
図１に示すように、ＧａＡｓからなる半導体基板１上にベースコンタクト層としてのｎ+型ＧａＡｓ層２（Ｓｉ濃度５×１０18ｃｍ-3）が形成され、このｎ+型ＧａＡｓ層２の上にはｎ型ＩｎＧａＰ層３（Ｓｉ濃度５×１０16ｃｍ-3）が形成されている。ｎ型ＩｎＧａＰ層３の上には、ベース層としてのｎ型ＧａＡｓ層４（Ｓｉ濃度５×１０16ｃｍ-3）が形成されており、このｎ型ＧａＡｓ層４上にはエミッタ層としてのｐ型ＧａＡｓ層５及びコレクタ層としてのｐ型ＧａＡｓ層６が互いに隣接して設けられている。これらのｐ型ＧａＡｓ層５及びｐ型ＧａＡｓ層６の上にはそれぞれエミッタ電極７及びコレクタ電極８が形成されている。また、ｎ-型ＧａＡｓ層３の一部はエッチング除去されており、かかる除去部分に露出したｎ+型ＧａＡｓ層２にはベース電極９が設けられている。
【００４１】
横形ｐｎｐ型バイポーラトランジスタにおいては、ホールがエミッタ層５からコレクタ層６へと拡散していくために、エミッタ層５に接するベース層４にはバンドギャップ幅の狭いｎ型ＧａＡｓ層が存在しなくてはいけない。本実施形態の横形ｐｎｐ型バイポーラトランジスタによれば、ｎ型ＧａＡｓ層（ベース層）４とｎ+型ＧａＡｓ層（ベースコンタクト層）２との間に、ベース層４よりも大きなバンドギャップを有するｎ型ＩｎＧａＰ層３が形成されているので、エミッタ層５からコレクタ層６へとエミッタ電流（ホール電流）が流れる際に、ホールがベース層４からベースコンタクト層２へと拡散して行くことを防止することが可能である。
【００４２】
即ち、図１１のバンドギャップ図に示されるように、ベース層４よりも大きなバンドギャップを有するｎ型ＩｎＧａＰ層３が存在することにより、エミッタ層５からベース層４を介してベースコンタクト層２へ流れようとするホールに対して、ｎ型ＩｎＧａＰ層３が障壁となる。このため、エミッタ層５からベース層４に注入されたホールが大量にベースコンタクト層２へ流れ込むことを防止することができ、コレクタ層６へ到達するホールを増加させて高い電流利得を得ることが可能となる。
【００４３】
次に、上記した横形ｐｎｐ型バイポーラトランジスタを縦形ｎｐｎ型バイポーラトランジスタと同一基板上に同時に作製した例について説明する。
【００４４】
まず、図２に示すように、ＧａＡｓからなる半導体基板２０上に５００ｎｍのｎ+型ＧａＡｓ層２１（Ｓｉ濃度５×１０18ｃｍ-3）を形成する。このｎ+型ＧａＡｓ層２１の上に３００ｎｍのｎ型ＩｎＧａＰ層２２（Ｓｉ濃度５×１０16ｃｍ-3）を形成し、さらにその上に２００ｎｍのｎ型ＧａＡｓ層２３（Ｓｉ濃度５×１０16ｃｍ-3）を形成する。次に、ｎ型ＧａＡｓ層２３の上に６０ｎｍのｐ型ＧａＡｓ層２４（Ｃ濃度５×１０19ｃｍ-3）を形成し、その上に３０ｎｍのｎ型Ｉｎ0.5Ｇａ0.5Ｐパッシベーション層２５（Ｓｉ濃度５×１０17ｃｍ-3）を積層し、さらにその上にエッチングストッパー層となる５ｎｍのＧａＡｓ層２６を積層する。このＧａＡｓ層２６にはドーピングはなされていない。
【００４５】
次に、ＧａＡｓ層２６の上に、１００ｎｍのｎ型Ｉｎ0.5Ｇａ0.5Ｐ層２７（Ｓｉ濃度５×１０17ｃｍ-3）、５０ｎｍのｎ型ＧａＡｓ層２８（Ｓｉ濃度３×１０18ｃｍ-3）、ｎ型ＩｎＧａＡｓエミッタコンタクト層２９（Ｓｉ濃度３×１０19ｃｍ-3）を下から順次エピタキシャル成長する。さらに、このｎ型ＩｎＧａＡｓエミッタコンタクト層２９上にＷＳｉ層をスパッタで積層する。次に、図３に示すようにエミッタ電極パターン形状のレジストマスク（図示せず）を用いてリアクティブイオンエッチング（ＲＩＥ）により上記ＷＳｉ層を加工して、ＷＳｉパターン３０とする。
【００４６】
次に、図４に示すようにＷＳｉパターン３０をマスクとして、n型ＩｎＧａＡｓエミッタコンタクト層２９、n型ＧａＡｓ層２８を燐酸、過酸化水素の水溶液でエッチングする。さらに塩酸系のエッチング液を用いて５０ｎｍの厚いｎ型ＧａＡｓ層２８をマスクにｎ型Ｉｎ0.5Ｇａ0.5Ｐ層２７をエッチングする。
【００４７】
次に、図５に示すように全面にＳｉＯ2層３１をＣＶＤ等により堆積する。この後、Ｂ+イオン注入により素子分離を行う。次に、図６に示すように縦形ｎｐｎ型ＨＢＴにおいてはベース電極のパターン（図６の中央のレジストパターン３２）を、横形ｐｎｐ型バイポーラトランジスタにおいてはエミッタ電極及びコレクタ電極のパターン（図６の右側のレジストパターン３２）を形成する。
【００４８】
次に、図７に示すようにＳｉＯ2層３１をレジストパターン３２をマスクに弗化アンモニウムでエッチング除去した後、５ｎｍのＧａＡｓ層２６を燐酸系エッチャントでエッチングし、ｎ型Ｉｎ0.5Ｇａ0.5Ｐパッシベーション層２５を塩酸系エッチャントでエッチングする。このエッチングにより、エミッタメサ構造の下にはＧａＡｓ層２６ａ及びｎ型Ｉｎ0.5Ｇａ0.5Ｐパッシベーション層２５ａが形成され、これらの周囲にはＧａＡｓ層２６ｂ及びｎ型Ｉｎ0.5Ｇａ0.5Ｐパッシベーション層２５ｂが形成される。この際、５ｎｍのＧａＡｓ層２６はエッチングストッパーとして働く。
【００４９】
また、この薄い５ｎｍのＧａＡｓ層２６をマスクの一部として用いると、ＩｎＧａＰ層（この場合はｎ型Ｉｎ0.5Ｇａ0.5Ｐパッシベーション層２５）のサイドエッチングを抑制することができる。ｎ型Ｉｎ0.5Ｇａ0.5Ｐパッシベーション層２５ａは、ｐ型ＧａＡｓ層（縦形ｎｐｎ型ＨＢＴのベース層）２４の表面を被覆するものであり、このｎ型Ｉｎ0.5Ｇａ0.5Ｐパッシベーション層２５ａのエッジ部分が空乏化することにより、エミッタ−ベース間のリーク電流を抑制することができる。ｎ型Ｉｎ0.5Ｇａ0.5Ｐパッシベーション層２５ａのサイドエッチングを抑制できれば、かかるエミッタ−ベース間のリーク電流を確実に防止することが可能となる。なお、ＧａＡｓ層２６の膜厚は３ｎｍ乃至１０ｎｍが好ましい。
【００５０】
次に、図７に示すように、下から順にＰｔ／Ｍｏ／Ｐｔ／Ａｕ／Ｍｏと積層された積層膜を蒸着形成する。この積層膜は、横形ｐｎｐ型バイポーラトランジスタが形成される領域では積層電極３３ａ、３３ｂとなり、また縦形ｎｐｎ型ＨＢＴが形成される領域では積層電極３３ｃとなる。積層電極３３ｂは積層電極３３ａを取り囲むようにして形成されている。３３ｂ積層電極３３ａ、３３ｂはそれぞれ横形ｐｎｐ型バイポーラトランジスタのエミッタ電極、コレクタ電極を構成し、積層電極３３ｃは縦形ｎｐｎ型ＨＢＴのベース電極を構成する。なお、レジストパターン３２上には積層膜３３ｄが残る。
【００５１】
次に、図８に示すように、レジストパターン３２を除去してリフトオフを行う。このリフトオフにより積層膜３３ｄは除去される。さらに、エミッタメサ構造及び積層電極３３ｃの一部を覆うようにレジストパターン３４を形成する。さらに、図９に示すように、レジストパターン３４及び積層電極３３ａ、３３ｂ、３３ｃをマスクとして、ＳｉＯ2層３１を弗化アンモニウムでエッチング除去し、さらに５ｎｍのＧａＡｓ層２６ａ及び２６ｂをアンモニアと過酸化水素水の混合液であるアルカリ系エッチャントで、ｎ型Ｉｎ0.5Ｇａ0.5Ｐパッシベーション層２５ａ及び２５ｂを塩酸系エッチャントでエッチング除去する。
【００５２】
次に、レジストパターン３４及び積層電極３３ａ、３３ｂ、３３ｃをマスクにｐ型ＧａＡｓ層２４をエッチングする。このエッチングにより、ｐ型ＧａＡｓ層２４は、横形ｐｎｐ型バイポーラトランジスタのｐ型エミッタ層２４ａ及びｐ型コレクタ層２４ｂ、並びに縦形ｎｐｎ型ＨＢＴのｐ型ベース層２４ｃとなる（図９）。ｐ型コレクタ層２４ｂはｐ型エミッタ層２４ａを取り囲むようにして形成されている。
【００５３】
次に、図１０に示すように、レジストパターン３４を除去した後、ＳｉＯ2層３１を弗化アンモニウムでエッチング除去する。さらに、横形ｐｎｐ型バイポーラトランジスタにおいてはベース電極、縦形ｎｐｎ型ＨＢＴにおいてはコレクタ電極となるパターンをフォトレジスト（図示せず。）で形成し、このレジストをマスクとしてｎ型ＧａＡｓ層２３及びｎ型ＩｎＧａＰ層２２をエッチング除去してn+型ＧａＡｓ層２１を露出する。さらに、下から順にＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕと積層された電極をn+型ＧａＡｓ層２１の表面に形成して、横形ｐｎｐ型バイポーラトランジスタのベース電極３５ａ及び縦形ｎｐｎ型ＨＢＴのコレクタ電極３５ｂを形成する。以上の工程によって、横形ｐｎｐバイポーラトランジスタ及び縦形ｎｐｎ型ＨＢＴを作製する。
【００５４】
以上述べた横形ｐｎｐバイポーラトランジスタ及び縦形ｎｐｎ型ＨＢＴにおいては、横形ｐｎｐ型バイポーラトランジスタのｐ型エミッタ層２４ａ及びｐ型コレクタ層２４ｂは、縦形ｎｐｎ型ＨＢＴのｐ型ベース層２４ｃと、同一の層２４から同じエッチング工程で作製される。したがって、かかる両トランジスタを簡便に作製することができることは勿論、以下の効果が得られる。
【００５５】
即ち、縦形ｎｐｎ型ＨＢＴにおいてｐ型ベース層２４ｃの不純物濃度を増加させて素子の高速化を図った場合、横形ｐｎｐバイポーラトランジスタのｐ型エミッタ層２４ａ及びｐ型コレクタ層２４ｂの不純物濃度も増加してホールの注入量も増加する。かかる場合にも、本実施形態に係る発明によれば、ｎ型ＧａＡｓ層（ベース層）２３よりも大きなバンドギャップを有するｎ型ＩｎＧａＰ層２２の存在により、上述したように注入されたホールをｐ型コレクタ層２４ｂへ効率よく到達させることができ、増加した注入ホール量を有効に利用することができるので、高い電流利得を得ることが可能となる。
【００５６】
なお、上記した横形ｐｎｐバイポーラトランジスタ及び縦形ｎｐｎ型ＨＢＴの製造において、微細なｐ型エミッタ層２４ａを形成するには、前述したようにエミッタ電極３３ａをマスクにｐ型ＧａＡｓ層２４をエッチングする方法が有効と考えられる。ＧａＡｓのエッチング液として一般的に使用されている、燐酸、過酸化水素水の混合液といった酸エッチャントを用いる場合、マスクとなる電極がエッチングされる半導体層とオーミック接触していると、電気化学効果のため、図１２（ａ）のように異常エッチングが起こりサイドエッチング量の制御ができない。１２１は異常エッチングによりエッチングが進んだ部分である。したがって、微細なエミッタ構造を形成することは困難であり、エミッタ・コレクタ間の間隔も精密に制御することはできない。
【００５７】
これに対して、アンモニア、過酸化水素水の混合液のｐＨを１０から１２に調整したエッチャントを用いた場合には、上記異常エッチングは起こらず、図１２（ｂ）のようにサイドエッチングの制御が可能となる。従って、１μｍ×１μｍのサイズのエミッタ電極３３ａをマスクにｐ型ＧａＡｓ層２４を微細加工することができ、横形ｐｎｐバイポーラトランジスタの微小エミッタを形成することが可能である。
【００５８】
（第２の実施形態）
図１３（ａ）は、本発明のバイポーラトランジスタに係る第２の実施形態の構成を示す断面図であり、図１３（ｂ）は、図１３（ａ）のバイポーラトランジスタのバンドギャップを示す図である。
【００５９】
図１３に示すように、本実施形態の横形ｐｎｐバイポーラトランジスタが第１の実施形態のものと異なる点は、ｎ型ＧａＡｓ層（ベース層）２３ａ及び２３ｂの間に、これらよりも大きなバンドギャップを有する1０ｎｍのｎ型ＩｎＧａＰ層４０（Ｓｉ濃度５×１０16ｃｍ-3）を挟んだ構造を採用した点である。
【００６０】
かかる第２の実施形態による構造によれば、図１３（ｂ）に示すようにｎ型ＩｎＧａＰ層４０に対する電子とホールのトンネル確率の違いから、ホールのベース（ｎ型ＧａＡｓ層２３ｂ及びｎ+型ＧａＡｓ層２１）への注入を抑制することができ、この結果、電流利得を改善することができる。
【００６１】
（第３の実施形態）
図１４（ａ）は、本発明のバイポーラトランジスタに係る第３の実施形態の構成を示す断面図であり、図１４（ｂ）は、図１４（ａ）のバイポーラトランジスタのバンドギャップを示す図である。
【００６２】
図１４に示すように、本実施形態の横形ｐｎｐバイポーラトランジスタが第１の実施形態のものと異なる点は、ｎ型ＧａＡｓ層（ベース層）２３とこれよりも大きなバンドギャップを有する３００ｎｍのｎ型ＩｎＧａＰ層５０（Ｓｉ濃度５×１０16ｃｍ-3）との間に１００ｎｍのグレーディング層６０を挟んだ構造を採用した点である。
【００６３】
このグレーディング層６０は、そのバンドギャップがｎ型ＧａＡｓ層（ベース層）２３からｎ型ＩｎＧａＰ層５０へ向かって連続的に増加するものである。グレーディング層６０の組成は、ＩｎＧａＡｓＰとなっている。かかるグレーディング層６０を形成することにより、ｎ型ＧａＡｓ層（ベース層）２３の伝導帯と、その下に形成されたｎ型ＩｎＧａＰ層５０の伝導帯とがスムーズに繋がるようになり、ベース層（ｎ型ＧａＡｓ層）２３とベースコンタクト層（ｎ+型ＧａＡｓ層）２１との間の電子の流れがｎ型ＩｎＧａＰ層５０により妨害されにくくなる。このため、縦形ｎｐｎ型ＨＢＴにおいてはコレクタに注入された電子が障壁を感じずにコレクタコンタクト層２１へ到達できる。
【００６４】
また、本実施形態においても前述した実施形態と同様に、ホールのベースコンタクト層（ｎ+型ＧａＡｓ層）２１への注入を抑制することができ、この結果、電流利得を改善することができる。
【００６５】
（第４の実施形態）
図１５（ａ）は、本発明のバイポーラトランジスタに係る第４の実施形態の構成を示す断面図であり、図１５（ｂ）は、図１５（ａ）のバイポーラトランジスタのバンドギャップを示す図である。
【００６６】
図１５に示すように、本実施形態の横形ｐｎｐバイポーラトランジスタが第１の実施形態のものと異なる点は、ｎ型ＧａＡｓ層（ベース層）２３とベースコンタクト層（ｎ+型ＧａＡｓ層）２１との間に、ｎ型ＧａＡｓ層（ベース層）２３よりも大きなバンドギャップを有する５ｎｍのｎ型ＩｎＧａＰ層８０（Ｓｉ濃度５×１０16ｃｍ-3）、及びグレーディング層７０を挟んだ構造を採用した点である。
【００６７】
このグレーディング層７０は、そのバンドギャップがｎ型ＩｎＧａＰ層８０からベースコンタクト層（ｎ+型ＧａＡｓ層）２１へ向かって連続的に減少するものである。グレーディング層５０の組成は、ＩｎＧａＡｓＰとなっている。かかるグレーディング層７０を形成することにより、ベース・コレクタ間が逆バイアスされている縦形ｎｐｎ型ＨＢＴ においてはコレクタに注入された電子の流れは妨害されにくく、エミッタ・ベース間が順バイアスされている横形ｐｎｐバイポーラトランジスタにおいては、ベースからエミッタへの電子の注入が妨げられるように働く。
【００６８】
また、本実施形態においても前述した実施形態と同様に、ホールのベースコンタクト層（ｎ+型ＧａＡｓ層）２１への注入を抑制することができ、この結果、電流利得を改善することができる。
【００６９】
（第５の実施形態）
図１６（ａ）は、本発明のバイポーラトランジスタに係る第５の実施形態の構成を示す断面図であり、図１６（ｂ）は、図１６（ａ）のバイポーラトランジスタのバンドギャップを示す図である。
【００７０】
図１６に示すように、本実施形態の横形ｐｎｐバイポーラトランジスタが第１の実施形態のものと異なる点は、ｎ型ＧａＡｓ層（ベース層）２３とこれよりも大きなバンドギャップを有する３００ｎｍのｎ型ＩｎＧａＰ層９０（Ｓｉ濃度５×１０16ｃｍ-3）との間に、２層のＩｎＧａＡｓＰからなる層１００及び１１０を挟んだ構造を採用した点である。ＩｎＧａＡｓＰからなる層１００及び１１０の組成はそれぞれ、Ｉｎ0.43Ｇａ0.57Ａｓ0.2Ｐ0.8、Ｉｎ0.15Ｇａ0.85Ａｓ0.7Ｐ0.3のように設定し、厚みはそれぞれ５０ｎｍ、５０ｎｍであり、不純物濃度はそれぞれ５×１０16ｃｍ-3（Ｓｉ濃度）である。
【００７１】
ＩｎＧａＡｓＰ層１００のバンドギャップはＩｎＧａＡｓＰ層１１０のそれよりも大きく、バンドギャップはｎ型ＧａＡｓ層（ベース層）２３からｎ型ＩｎＧａＰ層９０へ向かって段階的に増加している。かかるＩｎＧａＡｓＰ層１００及び１１０を形成することにより、ｎ型ＧａＡｓ層（ベース層）２３の伝導帯と、その下に形成されたｎ型ＩｎＧａＰ層９０の伝導帯とがスムーズに繋がるようになり、ベース層（ｎ型ＧａＡｓ層）２３とベースコンタクト層（ｎ+型ＧａＡｓ層）２１との間の電子の流れがｎ型ＩｎＧａＰ層５０により妨害されにくくなる。このため、縦形ｎｐｎ型ＨＢＴ においてはコレクタに注入された電子が障壁を感じずにコレクタコンタクト層２１へ到達できる。
【００７２】
また、本実施形態においても前述した実施形態と同様に、ホールのベースコンタクト層（ｎ+型ＧａＡｓ層）２１への注入を抑制することができ、この結果、電流利得を改善することができる。なお、段階的にバンドギャップエネルギーが大きくなる層は３層以上でも良い。
【００７３】
なお、本発明は上記実施形態に限定されることはなく、例えば、縦形ｎｐｎ型ＨＢＴのコレクタ層の不純物濃度は均一でなくてもよく、ワイドギャップコレクタ層中の一部分を高濃度にドーピングにすることによって、ベースからコレクタコンタクト層への電子の流れに対するトンネル障壁を小さくする構造などを採用することができる。
【００７４】
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【００７５】
【発明の効果】
本発明によれば、横形バイポーラトランジスタのエミッタから注入されたキャリアを効率よくコレクタへ到達させることができ、高い電流利得を得ることが可能となる。また、横形バイポーラトランジスタ及び縦形バイポーラトランジスタを簡便に作製することができる。
【図面の簡単な説明】
【図１】  本発明のバイポーラトランジスタに係る第１の実施形態の構成を示す断面図。
【図２】  本発明の第１の実施形態に係るバイポーラトランジスタを製造する方法を示す工程断面図。
【図３】  図２に続く本発明の第１の実施形態に係るバイポーラトランジスタを製造する方法を示す工程断面図。
【図４】  図３に続く本発明の第１の実施形態に係るバイポーラトランジスタを製造する方法を示す工程断面図。
【図５】  図４に続く本発明の第１の実施形態に係るバイポーラトランジスタを製造する方法を示す工程断面図。
【図６】  図５に続く本発明の第１の実施形態に係るバイポーラトランジスタを製造する方法を示す工程断面図。
【図７】  図６に続く本発明の第１の実施形態に係るバイポーラトランジスタを製造する方法を示す工程断面図。
【図８】  図７に続く本発明の第１の実施形態に係るバイポーラトランジスタを製造する方法を示す工程断面図。
【図９】  図８に続く本発明の第１の実施形態に係るバイポーラトランジスタを製造する方法を示す工程断面図。
【図１０】  図９に続く本発明の第１の実施形態に係るバイポーラトランジスタを製造する方法を示す工程断面図。
【図１１】  本発明の第１の実施形態に係るバイポーラトランジスタのバンドギャップを示す図。
【図１２】  本発明の第１の実施形態に係るバイポーラトランジスタの製造におけるエッチング方法を示す工程断面図。
【図１３】  本発明のバイポーラトランジスタに係る第２の実施形態の構成を示す断面図及びそのバンドギャップを示す図。
【図１４】  本発明のバイポーラトランジスタに係る第３の実施形態の構成を示す断面図及びそのバンドギャップを示す図。
【図１５】  本発明のバイポーラトランジスタに係る第４の実施形態の構成を示す断面図及びそのバンドギャップを示す図。
【図１６】  本発明のバイポーラトランジスタに係る第５の実施形態の構成を示す断面図及びそのバンドギャップを示す図。
【図１７】  横型バイポーラトランジスタの構造を示す断面図。
【図１８】  図１７の横型バイポーラトランジスタの構造を示す上面図。
【図１９】  電流利得βとＬ／Ｓとの関係を示す特性図。
【符号の説明】
１…ＧａＡｓからなる半導体基板
２…ｎ+型ＧａＡｓ層（ベースコンタクト層）
３…ｎ型ＩｎＧａＰ層（ベース層）
４…ｎ型ＧａＡｓ層（ベース層）
５…ｐ型ＧａＡｓ層（エミッタ層）
６…ｐ型ＧａＡｓ層（コレクタ層）
７…エミッタ電極
８…コレクタ電極
９…ベース電極
【図１】
0003715477.tif 000002
【図２】
0003715477.tif 000003
【図３】
0003715477.tif 000004
【図４】
0003715477.tif 000005
【図５】
0003715477.tif 000006
【図６】
0003715477.tif 000007
【図７】
0003715477.tif 000008
【図８】
0003715477.tif 000009
【図９】
0003715477.tif 000010
【図１０】
0003715477.tif 000011
【図１１】
0003715477.tif 000012
【図１２】
0003715477.tif 000013
【図１３】
0003715477.tif 000014
【図１４】
0003715477.tif 000015
【図１５】
0003715477.tif 000016
【図１６】
0003715477.tif 000017
【図１７】
0003715477.tif 000018
【図１８】
0003715477.tif 000019
【図１９】
0003715477.tif 000020