(57)【特許請求の範囲】
【請求項１】
半導体素子搭載面にフリップチップ用端子パッドが形成されたフリップチップセラミック基板において、前記半導体素子搭載面の前記フリップチップ用端子パッドの下方領域を除いた部分であって、信号用配線層よりも前記半導体素子搭載面に近い側に内蔵コンデンサが形成されていることを特徴とするフリップチップセラミック基板。
【請求項２】
前記内蔵コンデンサを構成する上下の電極層が前記フリップチップ用端子パッドの下方領域まで延設され、延設された電極層の部分で電源と接続されていることを特徴とする請求項１記載のフリップチップセラミック基板。
【請求項３】
前記内蔵コンデンサを構成する誘電体層部分が印刷法を用いて形成されたものであり、前記延設された電極層により挟まれた絶縁体層部分がテープ成形法を用いて形成されたものであることを特徴とする請求項１又は請求項２記載のフリップチップセラミック基板。
【請求項４】
半導体素子搭載面に複数の半導体素子を搭載するためのフリップチップ用端子パッドが形成されていることを特徴とする請求項１〜３のいずれかの項に記載のフリップチップセラミック基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフリップチップセラミック基板に関し、より詳細にはフリップチップボンディングにより半導体素子を搭載するためのフリップチップセラミック基板に関する。
【０００２】
【従来の技術】
半導体素子を保護すると同時に、マザーボード上に形成された配線との容易な接続を図るために、前記半導体素子は種々のパッケージに実装される。該パッケージの中でも、セラミックパッケージは熱伝導性、耐湿性、耐熱性等に優れるために信頼性が高く、多くの分野で使用されている。
【０００３】
近年、半導体素子の高集積化に伴い、電子機器の高性能化や小型化が急速に進展しており、前記半導体素子を前記パッケージに実装する方法も、従来のワイヤボンディングによる実装方法から、マルチチップ化や高密度実装に適したフリップチップボンディングによる実装方法等に変わってきている。また、電子機器の信号処理速度等の高速化に伴い、スイッチングの際のノイズが問題となってきており、このスイッチングノイズを吸収するためのコンデンサが内蔵されたセラミック基板が使用されている。
【０００４】
図３は半導体素子が実装されたこの種のフリップチップセラミック基板を模式的に示した断面図である。
【０００５】
このフリップチップセラミック基板５０は主にガラスセラミックにより構成されており、その内部には、上から順に信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４が形成されており、さらにこの接地用ベタパターン５４の下に、上下面に電極層５１ａ、５１ｂを有するノイズ吸収用の内蔵コンデンサ５１が形成されている。また、図中上面の半導体素子搭載面２０にはフリップチップ用端子パッド１５が、図中下面のマザーボード接続面２１には半田ボール用端子パッド１６がそれぞれ形成されている。
【０００６】
そして、信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４とフリップチップ用端子パッド１５とをそれぞれ接続するため、ビアホール５２ａ、５３ａ、５４ａが形成されており、また、信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４と半田ボール用端子パッド１６とをそれぞれ接続するため、ビアホール５２ｂ、５３ｂ、５４ｂが形成されている。また、ビアホール５２ｂ、５３ｂ、５４ｂは、内蔵コンデンサ５１が形成されている層を通過して半田ボール用端子パッド１６と接続されており、電源用ベタパターン５３に接続されたビアホール５３ａは電極層５１ａに、接地用ベタパターン５４に接続されたビアホール５４ａは電極層５１ｂにそれぞれ接続されている。しかし、これら接続部分を除いて内蔵コンデンサ５１の電極層５１ａ、５１ｂとビアホール５２ｂ、５３ｂ、５４ｂとが接触しないように、交叉部分において所定の間隔がとられている。
【０００７】
また、半導体素子搭載面２０に形成されたフリップチップ用端子パッド１５は半田ボール１７を介して半導体素子１９に形成された端子パッド（図示せず）と接続されており、マザーボード接続面２１に形成された半田ボール用端子パッド１６にはマザーボード（図示せず）との接続を図るための半田ボール１８が固着されている。
【０００８】
フリップチップセラミック基板５０に実装された半導体素子１９は、その後樹脂等により被覆され、保護される。また、この半導体素子１９が実装されたフリップチップセラミック基板５０をマザーボード（図示せず）に接続する際には、フリップチップセラミック基板５０の下面に固着された半田ボール（電極）１８をリフローさせる。
【０００９】
図４は、半導体素子１９が２個搭載された従来のフリップチップセラミック基板を模式的に示した断面図である。このフリップチップセラミック基板６０には、２つの半導体素子１９同士を接続するため、又は半導体素子１９と半田ボール用端子パッド３６（半田ボール３８）とを接続するために、フリップチップ用端子パッド３５（半田ボール３７）、ビアホール６２ａ、６３ａ、６４ａ、及びビアホール６２ｂ、６３ｂ、６４ｂが形成されている。その他の部分は、図３に示したフリップチップセラミック基板５０とほぼ同様に構成されている。
【００１０】
すなわち、フリップチップセラミック基板６０の内部に、上から順に信号用配線層６２、電源用ベタパターン６３、及び接地用ベタパターン６４が形成されており、さらにこの接地用ベタパターン６４の下に、内蔵コンデンサ６１（電極層６１ａ、６１ｂ、誘電体層６１ｃ）が形成されている。また、信号用配線層６２、電源用ベタパターン６３、及び接地用ベタパターン６４に、ビアホール６２ａ、６３ａ、６４ａ及びビアホール６２ｂ、６３ｂ、６４ｂが接続されており、ビアホール６２ｂ、６３ｂ、６４ｂと内蔵コンデンサ６１との接続形態は、図３に示したフリップチップセラミック基板５０とほぼ同様である。
【００１１】
【発明が解決しようとする課題】
上記した従来のフリップチップセラミック基板５０、６０（図３及び図４）は、以下のように製造される。これらフリップチップセラミック基板５０、６０の製造方法は、ほぼ同様であるので、フリップチップセラミック基板５０（図３）を例にとって説明する。
【００１２】
まず、グリーンシートを作製し、このグリーンシートにビアホール５２ａ、５３ａ、５４ａ、５２ｂ、５３ｂ、５４ｂ用の貫通孔の形成と導体ペーストの充填等を行った後、前記グリーンシート上に信号用配線層５２等の内部導体層やフリップチップ用端子パッド１５等の表面導体層を形成するための導体ペースト層を印刷法により形成する。また、内蔵コンデンサ５１を形成するため、グリーンシート上に電極層５１ａ、５１ｂ用の導体ペースト層及び誘電体層５１ｃ用の誘電体粉末を含むペースト層を印刷法により形成する。内蔵コンデンサ５１を形成するために印刷法を用いるのは、誘電体粉末を含むテープ（グリーンシート）を焼成することにより比誘電率の大きい誘電体層５１ｃを形成するのが難しいためである。次に、これらの処理が終了したグリーンシートを積層し、焼成することによりフリップチップセラミック基板５０を製造する。
【００１３】
上記した製造方法では、内蔵コンデンサ５１内にビアホールを狭い間隔で形成するのは難しい。そこで、図３に示したように、ビアホール５２ａ、・・・ が狭い間隔で形成されているフリップチップ用端子パッド１５直下の領域を避け、信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４より下の部分に内蔵コンデンサ５１を形成し、信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４と接続するビアホール５２ｂ、５３ｂ、５４ｂの間隔を広げ、内蔵コンデンサ５１が形成された部分を通過させている。
【００１４】
しかし、最近、信号処理速度の益々の高速化に伴い、セラミック基板内部の配線のインダクタンスや抵抗が問題となってきており、フリップチップセラミック基板５０、６０の場合にも、半導体素子１９と内蔵コンデンサ５１、６１との間の配線距離が長いため、インダクタンスや抵抗が大きくなり、内蔵コンデンサ５１、６１によるスイッチングノイズの吸収効果が上がらないという課題があった。
【００１５】
本発明は上記課題に鑑みなされたものであり、フリップチップセラミック基板の内部に形成された内蔵コンデンサと半導体素子との配線距離を短くすることにより、インダクタンスや抵抗を小さくし、スイッチングノイズ等を有効に低減することができるフリップチップセラミック基板を提供することを目的としている。
【００１６】
【課題を解決するための手段及びその効果】
上記目的を達成するために本発明に係るフリップチップセラミック基板（１）は、半導体素子搭載面にフリップチップ用端子パッドが形成されたフリップチップセラミック基板において、前記半導体素子搭載面の前記フリップチップ用端子パッドの下方領域を除いた部分であって、信号用配線層よりも前記半導体素子搭載面に近い側に内蔵コンデンサが形成されていることを特徴としている。
【００１７】
また本発明に係るフリップチップセラミック基板（２）は、上記フリップチップセラミック基板（１）において、前記内蔵コンデンサを構成する上下の電極層が前記フリップチップ用端子パッドの下方領域まで延設され、延設された電極層の部分で電源と接続されていることを特徴としている。
【００１８】
上記フリップチップセラミック基板（１）又は（２）によれば、前記内蔵コンデンサが前記フリップチップ用端子パッドの近くに形成され、前記内蔵コンデンサを構成する電極と前記フリップチップ用端子パッドとが直接ビアホールで接続されている。従って、前記内蔵コンデンサが内部導体層よりも下方位置に形成され、前記内蔵フリップチップ用端子パッドと水平方向位置が大きく異なる２つのビアホールを介して前記内蔵コンデンサと前記フリップチップ用端子パッドとが接続された従来のフリップチップセラミック基板と比較して、前記内蔵コンデンサと半導体素子との配線距離を大幅に短くすることができ、インダクタンスや抵抗を小さくすることができ、スイッチングノイズを有効に低減することができる。
【００１９】
また本発明に係るフリップチップセラミック基板（３）は、上記フリップチップセラミック基板（１）又は（２）において、前記内蔵コンデンサを構成する誘電体層部分が印刷法を用いて形成されたものであり、前記延設された電極層により挟まれた絶縁体層部分がテープ成形法を用いて形成されたものであることを特徴としている。
【００２０】
上記フリップチップセラミック基板（３）によれば、前記フリップチップ用端子パッドより垂下したビアホールは、前記テープ成形法により形成された絶縁層部分を通過しており、前記印刷法により形成された誘電体層部分を通過していない。そのため、前記ビアホールが狭い間隔であっても、前記絶縁層部分に前記ビアホールを形成することができ、従来の場合と比べて、内蔵コンデンサと半導体素子との配線距離を大幅に短くすることができる。
【００２１】
また本発明に係るフリップチップセラミック基板（４）は、上記フリップチップセラミック基板（１）〜（３）において、半導体素子搭載面に複数の半導体素子を搭載するためのフリップチップ用端子パッドが形成されていることを特徴としている。
【００２２】
上記フリップチップセラミック基板（４）によれば、上記構成のフリップチップセラミック基板（１）〜（３）をマルチチップモジュール（ＭＣＭ）に適応するため、内部配線の長いＭＣＭでより有効にスイッチングノイズを低減することができる。
【００２３】
【発明の実施の形態】
以下、本発明に係るフリップチップセラミック基板の実施の形態を図面に基づいて説明する。
【００２４】
図１は、実施の形態（１）に係るフリップチップセラミック基板（半導体素子を搭載）を模式的に示した断面図である。
【００２５】
このフリップチップセラミック基板１０では、内蔵コンデンサ１１の形成位置が信号用配線層１２より半導体素子搭載面２０に近い側にあり、その下に順次信号用配線層１２、電源用ベタパターン１３、及び接地用ベタパターン１４が形成されている。また、半導体素子搭載面２０にフリップチップ用端子パッド１５が、マザーボード接続面２１に半田ボール用端子パッド１６がそれぞれ形成されており、フリップチップ用端子パッド１５の下方領域にはビアホール１２ａ、１３ａ、１４ａが形成されている。
【００２６】
このビアホール１２ａ、１３ａ、１４ａが形成されているフリップチップ用端子パッド１５の下方領域には内蔵コンデンサ１１は形成されておらず、前記下方領域の周囲にのみ内蔵コンデンサ１１が形成されている。そして、内蔵コンデンサ１１により囲まれたこの下方領域は、フリップチップセラミック基板１０を主に構成する材料と同じ絶縁材料により構成されており、内蔵コンデンサ１１を構成する電極層１１ａ、１１ｂがそのまま水平方向に延設されてきている。従って、内蔵コンデンサ１１により囲まれた前記下方領域は、絶縁体層２２が電極層１１ａ、１１ｂにより挟まれた形態となっており、延設された電極層１１ａにビアホール１３ａが、延設された電極層１１ｂにビアホール１４ａがそれぞれ接続されている。他方、これら接続部分を除いてビアホール１２ａ、１３ａ、１４ａと電極層１１ａ、１１ｂとは接触しないように交叉部分で電極層１１ａ、１１ｂに孔が開けられ、所定の間隔がとられている。
【００２７】
なお、上記した部分以外、すなわち、ビアホール１２ａ、１３ａ、１４ａ及びビアホール１２ｂ、１３ｂ、１４ｂの接続状態、半導体素子１９の接続状態等は、図３に示した従来のフリップチップセラミック基板５０と同様であるので、ここではその詳しい説明を省略する。
【００２８】
このフリップチップセラミック基板１０を製造する方法は、従来のフリップチップセラミック基板５０を製造する方法とは、内蔵コンデンサ１１を含む層の形成方法において異なる。すなわち、グリーンシート上に内蔵コンデンサ１１を構成する電極層１１ｂ用の導体ペースト層を印刷法により形成した後、中央部を除いた周囲の部分には誘電体層１１ｃ用の誘電体粉末を含むペースト層を印刷法により形成する。また、凹部となった中央部の絶縁体層２２を形成する部分には、前記グリーンシートと同様にテープ成形法を用いて形成されたグリーンシートの小片を積層し、これらの上に電極層１１ａ用の導体ペースト層を印刷法により形成する。そして、これらの処理が施されたグリーンシートを積層して、グリーンシート積層体を形成し、焼成することによりフリップチップセラミック基板１０を製造する。
【００２９】
上記方法により製造された実施の形態（１）に係るフリップチップセラミック基板１０によれば、内蔵コンデンサ１１がフリップチップ用端子パッド１５の近くに形成され、内蔵コンデンサ１１を構成する電極層１１ａ、１１ｂがビアホール１３ａ、１４ａを介してフリップチップ用端子パッド１５と接続されている。従って、内蔵コンデンサ５１がビアホール５２ｂ、５３ｂ、５４ｂ、内部導体層（信号用配線層５２、電源用ベタパターン５３、及び接地用ベタパターン５４）及びビアホール５２ａ、５３ａ、５４ａを介してフリップチップ用端子パッド１５と接続された従来のフリップチップセラミック基板５０（図３）と比較して、内蔵コンデンサ１１と半導体素子１９との配線距離を大幅に短くすることができ、インダクタンスや抵抗を小さくすることができ、スイッチングノイズを有効に低減することができる。
【００３０】
図２は、実施の形態（２）に係るフリップチップセラミック基板を模式的に示した断面図である。このフリップチップセラミック基板３０には、半導体素子１９が２個搭載されており、これら半導体素子１９同士又は半導体素子１９と半田ボール用端子パッド３６（半田ボール３８）とを接続するために、フリップチップ用端子パッド３５（半田ボール３７）、ビアホール３２ａ、３３ａ、３４ａ、及びビアホール３２ｂ、３３ｂ、３４ｂが形成されている他は、ほぼ図１に示したフリップチップセラミック基板１０と同様に構成されている。すなわち、内蔵コンデンサ３１（電極層３１ａ、３１ｂ、誘電体層３１ｃ）が信号用配線層３２より半導体素子搭載面４０に近い側に形成されており、その下に順次信号用配線層３２、電源用ベタパターン３３、及び接地用ベタパターン３４が形成されている。また、ビアホール３２ａ、３３ａ、３４ａが形成されたフリップチップ用端子パッド３５の下方領域には、内蔵コンデンサ３１が形成されておらず、前記下方領域の周囲にのみ内蔵コンデンサ３１が形成されており、内蔵コンデンサ３１により囲まれた下方領域には電極層３１ａ、３１ｂが延設され、絶縁体層４２が電極層３１ａ、３１ｂにより挟まれた形態となっている。そして、延設された電極層３１ａにビアホール３３ａが、延設された電極層３１ｂにビアホール３４ａがそれぞれ接続されている。
【００３１】
実施の形態（２）に係るフリップチップセラミック基板３０によれば、内蔵コンデンサ３１がフリップチップ用端子パッド３５の近くに形成され、内蔵コンデンサ３１を構成する電極層３１ａ、３１ｂがビアホール３３ａ、３４ａを介してフリップチップ用端子パッド３５と接続されているので、従来の場合と比較して、内蔵コンデンサ３１と半導体素子１９との配線距離を大幅に短くすることができ、インダクタンスや抵抗を小さくすることができ、スイッチングノイズを有効に低減することができる。
【００３２】
【実施例】
以下、本発明に係るフリップチップセラミック基板の実施例（図２に示したタイプ）を説明する。また、比較例として、従来より使用されているフリップチップセラミック基板６０（図４）を製造し、実施例及び比較例に係るフリップチップセラミック基板３０、６０の内蔵コンデンサ３１、６１の静電容量及び半導体素子１９と内蔵コンデンサ３１、６１との間のインダクタンスを測定し、両者の特性を比較した。以下にその製造条件、評価方法、及び評価結果を記載する。
【００３３】
（１）  フリップチップセラミック基板３０（図２）、６０（図４）
絶縁体層部分の構成材料：ガラスセラミック
Ａｌ2 Ｏ3 ：４７．１０ｗｔ％、ＳｉＯ2 ：３３．２６ｗｔ％、
ＴｉＯ2 ：０．０８ｗｔ％、Ｆｅ2 Ｏ3 ：０．０６ｗｔ％、
ＣａＯ：１４．３４ｗｔ％、ＭｇＯ：０．１４ｗｔ％、
Ｋ2 Ｏ：０．０６ｗｔ％、Ｎａ2 Ｏ：０．０９ｗｔ％、
Ｂ2 Ｏ3 ：４．６６ｗｔ％
寸法：７６ｍｍ×７６ｍｍ×５ｍｍ
ビアホール３２ａ、・・・ 、６２ａ、・・・ の導体：Ａｇ
フリップチップ用端子パッド３５、半田ボール用端子パッド３８の導体：Ａｇ−Ｐｄ合金
電源用ベタパターン３３、６３、接地用ベタパターン３４、６４、及び信号    用配線層３２、６２の導体：Ａｇ
製造時の焼成温度：８９０℃
（２）  内蔵コンデンサ３１、６１
誘電体の材質：鉛ペルブスカイト化合物
電極の材質：Ａｇ
比誘電率εr ：３０００
厚さ：５０μｍ
ビアホール３２ａ、３２ｂ、・・・ 、６２ａ、６２ｂ、・・・ の直径：８４μｍ      ビアホール３２ａ、・・・ 、６２ａ、・・・ 同士の間隔：２５０μｍ
ビアホール３２ｂ、・・・ 、６２ｂ、・・・ 同士の間隔：１．２ｍｍ
▲１▼  実施例の場合の内蔵コンデンサ３１を含む層の寸法
フリップチップ用端子パッド３５下方領域の内蔵コンデンサ３１が形成さ      れていない部分の面積：４３００ｍｍ2
（３）  静電容量（Ｃ）の測定
インピーダンスアナライザを用い、周波数１ｋＨｚ、測定電圧１Ｖ、測定温度２０℃で行った。
【００３４】
（４）  内蔵コンデンサ３１、６１と半導体素子１９との配線のインダクタンスの計算
▲１▼  ビアホール
ビアホールの形状を円柱とし、下記の数１式に基づいて計算した。
【００３５】
(i) インダクタンス（Ｌ）の計算式
【００３６】
【数１】
0003718940.tif 000002
【００３７】
ただし、上記数１式において、μは透磁率、ａは導体半径、ｈは導体の長さを示している。
【００３８】
▲２▼  比較例の場合の電源用ベタパターン６３、及び接地用ベタパターン６４インダクタンス（Ｌ）は電磁場理論と境界要素法に基づく３次元シミュレー    ションにより、周波数４００ＭＨｚで導出した。
【００３９】
（５）  静電容量の測定結果、及びインダクタンスの計算結果
静電容量（Ｃ）の測定結果、及びインダクタンス（Ｌ）の計算結果を下記の表１に示す。
【００４０】
【表１】
0003718940.tif 000003
【００４１】
上記表１に示した結果より明らかなように、実施例の場合は比較例の場合と比べて、静電容量が少し減少したが、インダクタンス（Ｌ）が１／２に低減しており、スイッチングノイズ等を有効に低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態（１）に係るフリップチップセラミック基板を模式的に示した断面図である。
【図２】実施の形態（２）に係るフリップチップセラミック基板を模式的に示した断面図である。
【図３】従来のフリップチップセラミック基板を模式的に示した断面図である。
【図４】従来の別のフリップチップセラミック基板を模式的に示した断面図である。
【符号の説明】
１０、３０  フリップチップセラミック基板
１１、３１  内蔵コンデンサ
１１ａ、１１ｂ、３１ａ、３１ｂ  電極層
１１ｃ、３１ｃ  誘電体層
１２、３２  信号用配線層
１５、３５  フリップチップ用端子パッド
１９  半導体素子
２０、４０  半導体素子搭載面
２２、４２  絶縁体層
【図１】
0003718940.tif 000004
【図２】
0003718940.tif 000005
【図３】
0003718940.tif 000006
【図４】
0003718940.tif 000007