(57)【特許請求の範囲】
【請求項１】
抵抗体ペーストを印刷したサーミスタセラミックスからなるグリーンシートと、サーミスタ電極ペーストを印刷したサーミスタセラミックスからなる別のグリーンシートとを、上記抵抗体ペーストとサーミスタ電極ペーストとが内部に位置するように積層圧着し、積層されたグリーンシートと抵抗体ペーストとサーミスタ電極ペーストとを同時焼成してなる積層体と、
焼成された積層体の両端部外面に形成され、その間で抵抗体とサーミスタ電極とを直列または並列に接続する外部電極とを備え、
上記抵抗体ペーストにはＰｄ合金またはＰｄの混合物が含まれていることを特徴とするチップサーミスタ。
【請求項２】
上記抵抗体ペーストには、ＰｄとＰｄＯの混合物が含まれていることを特徴とする請求項１に記載のチップサーミスタ。
【請求項３】
サーミスタセラミックスからなるグリーンシートに、Ｐｄ合金またはＰｄの混合物が含まれた抵抗体ペーストを印刷する工程と、
サーミスタセラミックスからなる別のグリーンシートに、サーミスタ電極ペーストを印刷する工程と、
上記抵抗体ペーストとサーミスタ電極ペーストとが内部に位置するように上記グリーンシートを積層圧着して積層体を得る工程と、
上記積層体のグリーンシートと抵抗体ペーストとサーミスタ電極ペーストとを同時焼成する工程と、
焼成された積層体の両端部外面に外部電極を形成し、抵抗体とサーミスタ電極とを外部電極に対して直列または並列に接続する工程と、を有するチップサーミスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はチップサーミスタおよびその製造方法、特に抵抗体とチップサーミスタとの複合電子部品およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、サーミスタには表面実装が可能なチップサーミスタが広く用いられている。周知のように、チップサーミスタにはＰＴＣサーミスタとＮＴＣサーミスタとがあるが、サーミスタの抵抗−温度特性は、使用されるサーミスタセラミックスの材料組成によって決定され、任意に制御することが困難であった。そのため、使用される回路ごとに抵抗体をサーミスタに対して直列または並列に接続し、抵抗−温度特性を調整していた。ところが、回路基板に個別部品である抵抗体とサーミスタとを半田付けしていたのでは、作業性が悪いだけでなく、実装面積も大きくなるという欠点があった。
【０００３】
そこで、チップサーミスタの外面の外部電極間に抵抗体層を形成し、サーミスタと抵抗体層とを並列に接続したものが提案されている（特開昭６４−１２０６号公報）。この場合には、抵抗体とサーミスタとが１チップ化されているので、実装面積を小さくできるとともに、抵抗体層の抵抗値を調整することで、サーミスタの抵抗−温度特性を自由に調整することもできる。
【０００４】
【発明が解決しようとする課題】
しかしながら、この構造のチップサーミスタの場合、抵抗体層が外部に露出しているため、信頼性が低く、また外形形状が異形となる上、抵抗体層を誤って回路基板側に向けて実装してしまうと、抵抗体が外部回路と直接導通して実装ミスが発生する恐れがあった。
【０００５】
そこで、本発明の目的は、小型で抵抗−温度特性を自由に調整でき、信頼性が高く、実装ミスを解消できるチップサーミスタおよびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、抵抗体ペーストを印刷したサーミスタセラミックスからなるグリーンシートと、サーミスタ電極ペーストを印刷したサーミスタセラミックスからなる別のグリーンシートとを、上記抵抗体ペーストとサーミスタ電極ペーストとが内部に位置するように積層圧着し、積層されたグリーンシートと抵抗体ペーストとサーミスタ電極ペーストとを同時焼成してなる積層体と、焼成された積層体の両端部外面に形成され、その間で抵抗体とサーミスタ電極とを直列または並列に接続する外部電極とを備え、上記抵抗体ペーストにはＰｄ合金またはＰｄの混合物が含まれていることを特徴とするチップサーミスタを提供する。
【０００７】
本発明のチップサーミスタは抵抗体とサーミスタとを１チップ化したので、小型でかつ抵抗−温度特性を自由に調整できるチップサーミスタが得られる。また、抵抗体は外部に露出することなく、サーミスタセラミックスの内部に設けられているので、実装時に誤って抵抗体が外部回路と直接導通する恐れがない。すなわち、外部に露出しているのは外部電極のみであり、実装ミスが発生せず、信頼性が高い。
【０００８】
本発明において、抵抗体とは、ある程度の抵抗値を有する導体を指す。具体的には、外部電極間の抵抗値が１Ω〜３００ｋΩの導体とするのが好ましい。抵抗体の抵抗値は、比抵抗の異なる材料を用いて変えることもできるし、導体パターンによって変えることもできる。
抵抗体の抵抗値は、導体パターンによって任意に変更できるが、小型のチップサーミスタの場合、大きな抵抗値を得ることが難しい。例えば抵抗体をコイル状に形成すれば、導体間のサーミスタ特性を発生させずに抵抗値だけを増大させることができるので、望ましい。
また、請求項２のように、抵抗体ペーストにＰｄとＰｄＯの混合物が含まれていてもよい。ＰｄとＰｄＯの混合物とすることで、抵抗値を任意に制御できる。
【０００９】
請求項３のように、サーミスタセラミックスからなるグリーンシートに、Ｐｄ合金またはＰｄの混合物が含まれた抵抗体ペーストを印刷する工程と、サーミスタセラミックスからなる別のグリーンシートに、サーミスタ電極ペーストを印刷する工程と、上記抵抗体ペーストとサーミスタ電極ペーストとが内部に位置するように上記グリーンシートを積層圧着して積層体を得る工程と、上記積層体のグリーンシートと抵抗体ペーストとサーミスタ電極ペーストとを同時焼成する工程と、焼成された積層体の両端部外面に外部電極を形成し、抵抗体とサーミスタ電極とを外部電極に対して直列または並列に接続する工程と、を有するチップサーミスタの製造方法を用いるのが望ましい。
【００１０】
すなわち、抵抗体を有するグリーンシートとサーミスタ電極を有するグリーンシートとを積層した後、これを焼成すれば、１回の焼成工程でグリーンシート、抵抗体ペースト、および電極ペーストを同時焼成できるので、作業工程が少なくなり、生産効率が高い。
抵抗体部の抵抗値は、抵抗体を形成したグリーンシートの枚数を可変することにより、任意に調整できる。
抵抗体とサーミスタ電極とを並列接続する場合には、抵抗体の両端およびサーミスタ電極をそれぞれ外部電極に接続すればよいが、直列接続する場合には、抵抗体とサーミスタ電極とをサーミスタセラミックス内部で導通させる必要がある。その場合には、積層されるグリーンシートにスルーホールを設け、このスルーホールに導体を埋設することで、上下の電極または導体を導通させることができる。この方法は、抵抗体をコイル状に形成する場合にも用いることができる。
グリーンシートを構成するサーミスタ材料としては、Ｍｎ，Ｎｉ，Ｃｏ，Ｃｕ，Ａｌ，Ｆｅなどの酸化物を使用すればよい。また、抵抗体ペーストとしては、ＰｄＯ，Ｐｄ，Ｌｕ２  Ｏ３  ，ＳｉＣなど、およびその混合物が使用可能である。サーミスタ電極ペーストとしては、Ａｇ，Ａｇ−Ｐｄ，Ｐｔ，Ｐｂなどが使用できる。
【００１１】
【発明の実施の形態】
図１は本発明にかかるチップサーミスタの一例を示す。
このチップサーミスタは、所定の抵抗−温度特性を持つサーミスタ材料よりなるセラミック本体１の内部に、図２に示すような帯状の抵抗体３ａと、図３に示すように対向方向に延びる複数の帯状サーミスタ電極５ａ，５ｂとを設けたものである。抵抗体３ａの両端とサーミスタ電極５ａ，５ｂの一端部がセラミック本体１の両端面に露出し、この露出面に外部電極６，７が形成されている。そのため、抵抗体３ａの一端とサーミスタ電極５ａとが外部電極６と電気的に接続され、抵抗体３ａの他端とサーミスタ電極５ｂとが外部電極７と電気的に接続される。これにより、図４に示すように抵抗体部３とサーミスタ部５とは外部電極６，７に対して並列接続される。
【００１２】
抵抗体部３は、図５に示すように上面にセラミック本体１より幅狭な帯状の抵抗体３ａが形成されたセラミック層８を複数枚積層したものであり、その最上層および最下層には、抵抗体を有しない１枚ないし複数枚のセラミック層からなるカバーシート９が重ねられている。サーミスタ部５は、上面に中央部から一方の縁部へ延びるサーミスタ電極５ａを形成したセラミック層１０と、上面に中央部から他方の縁部へ延びるサーミスタ電極５ｂを形成したセラミック層１０とを上下に複数枚積層したものであり、上下のサーミスタ電極５ａ，５ｂが一部で重なっている。積層されたセラミック層１０の最下部には、電極を有しない１枚ないし複数枚のセラミック層からなるカバーシート９が重ねられている。抵抗体部３とサーミスタ部５とは積層され、複合積層体とされる。そして、この複合積層体の抵抗体３ａおよび電極５ａ，５ｂが露出した端面に外部電極６，７が形成されてチップサーミスタとなる。
【００１３】
次に、上記構成よりなるチップサーミスタの製造方法の一例を説明する。
まず、Ｍｎ，Ｎｉ，Ｃｏからなる酸化物を、５２：１６：３２ｗｔ％で混合し、８００℃で仮焼した後、有機バインダー，水，分散剤，表面活性剤を加え、シート状に成形し、グリーンシートを作成した。その後、グリーンシートを所定サイズにパンチングし、これに抵抗体ペーストとサーミスタ電極ペーストとをそれぞれスクリーン印刷法にて印刷し、乾燥後の塗布厚みが１０〜１００μｍになるように、ペースト粘度、印刷スクリーンの種類を選択した。ここで、抵抗体ペーストは、ＰｄとＰｄＯとを０：１００〜５０：５０ｗｔ％の比率で混合したものを使用し、固形成分７０ｗｔ％、樹脂成分７ｗｔ％、溶媒２３ｗｔ％を混合してペースト状にした。また、サーミスタ電極ペーストは、Ｐｄ：Ａｇ＝７０：３０ｗｔ％で混合し、固形成分６０ｗｔ％、樹脂成分４ｗｔ％、溶媒３６ｗｔ％を混合してペースト状にしたものを使用した。上記のように抵抗体ペーストを印刷したグリーンシートと、サーミスタ電極ペーストを印刷したグリーンシートとを積層圧着した。１枚のグリーンシートには複数のユニットセルが形成されており、積層圧着後、適時カットしてチップ素体を得た。そして、個々のチップ素体を焼成して焼成体ユニットを得た。焼成は、１０００〜１２５０℃で、１〜５時間保持し、２００℃で冷却した。次に、焼成体ユニットの両端面を研磨して抵抗体３ａとサーミスタ電極５ａ，５ｂとを露出させた後、これに外部電極６，７を形成した。外部電極６，７の形成方法は、Ａｇの焼付け、メッキ（Ｎｉ−Ｓｎ，Ｎｉ−Ｓｎ−Ｓｎ／Ｐｂ）、スパッタ（モネル−Ａｇ−はんだ，Ａｇ−はんだ等）など、公知の方法で行なうことができる。
【００１４】
回路部品の温度補償や温度検知には負特性サーミスタ（ＮＴＣサーミスタ）が広く使用されている。このようなＮＴＣサーミスタのＢ定数はサーミスタセラミックスの材料組成によって決定される。Ｂ定数は、ゼロ負荷抵抗値の温度に対する変化の大きさを表し、次式のように任意の２点の温度から求めた定数である。
【数１】
0003632592.tif 000002
但し、Ｔ，Ｔ０  ：絶対温度（Ｋ）
Ｒ，Ｒ０  ：温度Ｔ，Ｔ０  のゼロ負荷抵抗値（Ω）
本発明のように抵抗体を並列または直列に接続すれば、抵抗値の比（Ｒ／Ｒ０  ）が固定抵抗を加えることで変化するので、サーミスタセラミックスが同一でも、Ｂ定数を変化させることができる。
【００１５】
表１は、ＮＴＣサーミスタ単体（３００Ωと１００Ω）と、図１のように抵抗体とＮＴＣサーミスタとを複合化したものとの合成抵抗および合成Ｂ定数の変化を示す。また、表１には抵抗体中のＰｄとＰｄＯとの比率、抵抗体３ａの数も示す。
【表１】
0003632592.tif 000003
なお、抵抗値の単位はΩ、Ｂ定数の単位はＫである。また、Ｂ定数を２５℃と５０℃とで算出した。
また、ＮＴＣサーミスタの寸法は、長さ２ｍｍ，幅１．２０ｍｍ，厚み０．９ｍｍであり、抵抗体３ａの幅は０．８ｍｍで形成した。
【００１６】
表１から明らかなように、サーミスタ単体のＢ定数（３４５０Ｋ）を、抵抗体部３の抵抗値を変えることで、任意にかつ大きく変化させることができる。ＮＴＣサーミスタ材料で得られるＢ定数は２５００Ｋ〜４５００Ｋ程度が一般的であるが、抵抗体部３と複合化することによって、Ｂ＝１３５９Ｋと今まで得られない特性を実現できた。
なお、抵抗体３ａの形状，層数，材料などによって、抵抗値は任意に変化させることができるので、Ｂ定数もこれに応じてさらに大きく変化させることが可能である。抵抗体材料の抵抗とＮＴＣサーミスタの抵抗の組み合わせ次第で、Ｂ定数は抵抗体の温度係数まで小さくすることができる。
【００１７】
図１に示す抵抗体３ａに用いる材料としては、表２に示すようなものがある。
なお、抵抗体部３の抵抗値は、抵抗体３ａの寸法が、長さ２ｍｍ，幅０．８ｍｍ，厚み０．００１〜０．１ｍｍのものを１つ形成した場合の値である。
【表２】
0003632592.tif 000004
【００１８】
ＰｄＯは導電性を有しないが、焼成中に還元されて一部が金属Ｐｄとなり、導電性が発生する。そのため、ＰｄＯばかりのペーストを用いても抵抗体となり、ＰｄとＰｄＯの混合物とすることで、抵抗値を任意に制御できる。
Ｎｉ，Ｃｒは、焼成中の条件、酸素濃度により、固溶しきれない内の一部または全部が酸化し、ＮｉＯ，Ｃｒ２  Ｏ３  の酸化物となり、抵抗値が極めて大きくなる。さらに、Ｐｄと混合することで、抵抗値を任意に制御することができる。ＳｉＣ，チタン酸ストロンチウム，チタン酸バリウムは、サーミスタ組成中の元素が拡散し、抵抗値が大きく変化するという性質がある。特に、Ｍｎ，Ｆｅなどが敏感に抵抗値を大きくする。
【００１９】
図６，図７は本発明のチップサーミスタの第２実施例を示し、コイル状の抵抗体３ａとサーミスタ電極５ａ，５ｂとを並列に接続したものである。
抵抗体部３は、図７に示すように上面に例えばＬ字状の抵抗体３ａが形成されたセラミック層８を複数枚積層するとともに、スルーホール１１に埋設した導体によって上下の抵抗体３ａを相互に接続し、スパイラルコイルを形成している。なお、最上層および最下層の抵抗体３ａのみ、外部電極６，７に接続するための引出部３ａ１  ，３ａ２  が異なる端面に延設されている。なお、抵抗体３ａの形状やセラミック層８の枚数は、目標とする抵抗値により決定される。サーミスタ部５およびカバーシート９は第１実施例（図５参照）と同様である。
【００２０】
この実施例では、抵抗体３ａをコイル状に形成したので、第１実施例に比べて抵抗値を高めることができる。ただ、抵抗値を高めるだけであれば、抵抗体３ａをジグザグ状などのパターンで形成したり、抵抗体３ａの幅を細くするなどの方法があるが、細くすると断線などの恐れがあり、シグザグ状とした場合には抵抗体間でサーミスタ特性が発生し、抵抗設計が難しくなる可能性がある。これに対し、抵抗体３ａをコイル状に形成すれば、抵抗体３ａ間のサーミスタ特性を発生させずに抵抗値だけを増大させることができる。
【００２１】
図８は本発明のチップサーミスタの第３実施例を示し、図９はその等価回路を示す。
この実施例では、抵抗体３ａをコイル状に形成するとともに、抵抗体３ａとサーミスタ電極５ａ，５ｂとを直列に接続したものである。つまり、抵抗体３ａの一端３ａ１  を外部電極６に接続し、抵抗体３ａの他端３ａ２  を一方のサーミスタ電極５ａに接続し、他方のサーミスタ電極５ｂを外部電極７に接続してある。
この場合も、式（１）から明らかなように、抵抗体部３をサーミスタ部５と直列に接続することで、Ｒ／Ｒ０  の値を変化させることができるので、抵抗−温度特性を変化させることができる。
【００２２】
図１０は本発明のチップサーミスタの第４実施例を示し、図１１はその等価回路を示す。
この実施例では、図８に示す抵抗体部３およびサーミスタ部５の直列回路に対し、並列接続される抵抗体部３’を一体に設けたものである。抵抗体部３’を構成する抵抗体３ｂの一端は外部電極６に接続され、他端は外部電極７に接続されている。
この場合には、図１のチップサーミスタと図８のチップサーミスタの特徴を併せ持つことができる。
【００２３】
本発明は上記実施例に限定されるものではない。
上記実施例ではサーミスタ部、直列抵抗または並列抵抗がそれぞれ１個ずつ設けられたものを示したが、１個以上であってもよい。つまり、複数の抵抗体部とサーミスタ部とを直列または並列に構成することができる。
上記実施例ではＮＴＣサーミスタを用いた例を示したが、ＰＴＣサーミスタを用いることも可能である。ＰＴＣサーミスタを用いた場合には、温度上昇に伴って抵抗値が上昇するが、その上昇特性を抵抗体を並列または直列に接続することで、変更することができる。ＰＴＣサーミスタを作成する場合には、サーミスタ材料として、例えばチタン酸バリウムにイットリウム，Ｍｎ，Ｐｂなどの酸化物を添加すればよい。
【００２４】
上記説明では、グリーンシート状の抵抗体部とサーミスタ部とを積層圧着した後、焼成したが、抵抗体部とサーミスタ部とをそれぞれ個別に焼成した後、ホウケイ酸鉛系ガラスペーストなどを用いて積層接着し、その後でこの複合積層体をチップ寸法に裁断し、個々のチップ素体を得るようにしてもよい。
【００２５】
サーミスタ部を作成する場合、サーミスタ電極を形成したグリーンシートを複数枚積層し、その後で焼成する場合には、電極材料の電荷がセラミック側へ移動して電位差が生じ、バリヤー層が形成され、電気的な障壁となって低抵抗化しにくくなる可能性がある。そこで、予め焼成済みのセラミック板にサーミスタ電極を形成し、絶縁層を介して積層接着してもよい。この場合には、サーミスタを低抵抗化できる。
【００２６】
上記実施例のサーミスタ電極５ａ，５ｂは一部で重なるように平行に配置したものであるが、サーミスタ電極５ａ，５ｂを対向するように平面状に配置したものでもよく、その他、段差状に配置したものなど、如何なる形状でもよい。
【００２７】
【発明の効果】
以上の説明で明らかなように、請求項１に記載のチップサーミスタによれば、抵抗体部とサーミスタ部とを積層一体化し、１チップ化したので、実装面積を小さくできるとともに、抵抗体部の抵抗値を調整することで、サーミスタの抵抗−温度特性を自由に調整することができる。
また、抵抗体が外部に露出していないので、信頼性が高く、また外形形状が異形とならず、抵抗体を誤って回路基板側に向けて実装してしまう実装ミスが発生しない。
さらに、抵抗体ペーストにＰｄ合金またはＰｄの混合物が含まれているため、良好な抵抗体を得ることができる。
【図面の簡単な説明】
【図１】本発明にかかるチップサーミスタの第１実施例の断面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】図１のＢ−Ｂ線断面図である。
【図４】図１のチップサーミスタの等価回路図である。
【図５】図１のチップサーミスタの製造段階の分解斜視図である。
【図６】本発明にかかるチップサーミスタの第２実施例の模式図である。
【図７】図６のチップサーミスタの製造段階の分解斜視図である。
【図８】本発明にかかるチップサーミスタの第３実施例の模式図である。
【図９】図８のチップサーミスタの等価回路図である。
【図１０】本発明にかかるチップサーミスタの第４実施例の模式図である。
【図１１】図１０のチップサーミスタの等価回路図である。
【符号の説明】
１                  セラミック本体（サーミスタセラミックス）
３                    抵抗体部
３ａ          抵抗体
５                        サーミスタ部
５ａ，５ｂ        サーミスタ電極
６，７        外部電極
【図１】
0003632592.tif 000005
【図２】
0003632592.tif 000006
【図３】
0003632592.tif 000007
【図４】
0003632592.tif 000008
【図５】
0003632592.tif 000009
【図６】
0003632592.tif 000010
【図７】
0003632592.tif 000011
【図８】
0003632592.tif 000012
【図９】
0003632592.tif 000013
【図１０】
0003632592.tif 000014
【図１１】
0003632592.tif 000015