(57)【特許請求の範囲】
【請求項１】
圧縮処理されたデータをシリアル伝送する伝送路に設けられるコネクタであって、
複数の入力伝送路それぞれに対応して設けられた入力端子と、
前記入力端子から入力される複数のデータを所定の１伝送単位毎に複合化する複合手段と、
前記複合手段で複合化されたデータを単一の出力伝送路に出力する出力端子とを備え、
前記入力端子は、単一の主入力伝送路から主データが入力される主入力端子と、複数の副入力伝送路それぞれに対応して設けられて、対応する副入力伝送路から副データが入力される副入力端子とを有し、
前記複合手段は、前記副入力端子から入力される前記副データ毎に、その入力タイミングに基づいた書き込みリセットパルスを発生させる書き込みリセット発生回路と、前記主入力端子から入力される前記主データの入力タイミングに基づいて、各副入力端子それぞれに対応する読み出しリセットパルスを、互いに出力タイミングをずらして発生させる読み出しリセット発生回路と、前記副入力端子それぞれに対応して設けられるとともに、対応する前記書き込みリセットパルスに同期して前記各副データの書き込みを開始する一方、前記読み出しリセットパルスに同期して前記各副データの読み出しを開始する記憶回路と、前記書き込みリセットパルスそれぞれの位相と前記読み出しリセットパルスの位相とを比較する位相比較回路と、前記副入力端子それぞれに対応して設けられ、前記位相比較回路の比較結果において両リセットパルスの位相が所定以上の一致度で一致する場合に、その書き込みリセットパルスに対応する副入力端子から入力される前記副データを遅延処理したうえで、前記記憶回路に出力する遅延回路と、前記記憶回路から読み出される前記副データを、主入力端子から入力される主データに挿入するデータ複合回路とを有する、ことを特徴とする圧縮データ伝送用コネクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、業務用ビデオシステムのデータ伝送路等に好適なコネクタに関する。
【０００２】
【従来の技術】
近年、映像制作・送出の広範囲な普及時代に向けて、高画質で取材・編集・送出等の多用途をカバーできるデジタルＶＴＲフォーマットが開発されている。このようなフォーマットでは、ＳＭＰＴＥ３０５Ｍ等の圧縮フォーマット規格を用いて圧縮処理したデータをシリアル伝送している。
【０００３】
【発明が解決しようとする課題】
上述したデータ伝送路では、圧縮フォーマットにより圧縮したデータを複合化して伝送しているにもかかわらず、複数のデータを伝送する場合には、各データに対応して一つ伝送路を設定して伝送している。そのため、伝送路それぞれに対応して伝送コードを設置する必要があるなど、伝送効率が十分高いとはいえなかった。
【０００４】
そこで、本願発明では、伝送効率を高めて必要最小限の伝送設備で伝送することが可能なデジタルデータの伝送路の提供を目的としている。
【０００５】
【課題を解決するための手段】
本発明は、圧縮処理されたデータをシリアル伝送する伝送路に設けられるコネクタであって、複数の入力伝送路それぞれに対応して設けられた入力端子と、前記入力端子から入力される複数のデータを所定の１伝送単位毎に複合化する複合手段と、前記複合手段で複合化されたデータを単一の出力伝送路に出力する出力端子とを備え、前記入力端子は、単一の主入力伝送路から主データが入力される主入力端子と、複数の副入力伝送路それぞれに対応して設けられて、対応する副入力伝送路から副データが入力される副入力端子とを有し、前記複合手段は、前記副入力端子から入力される前記副データ毎に、その入力タイミングに基づいた書き込みリセットパルスを発生させる書き込みリセット発生回路と、前記主入力端子から入力される前記主データの入力タイミングに基づいて、各副入力端子それぞれに対応する読み出しリセットパルスを、互いに出力タイミングをずらして発生させる読み出しリセット発生回路と、前記副入力端子それぞれに対応して設けられるとともに、対応する前記書き込みリセットパルスに同期して前記各副データの書き込みを開始する一方、前記読み出しリセットパルスに同期して前記各副データの読み出しを開始する記憶回路と、前記書き込みリセットパルスそれぞれの位相と前記読み出しリセットパルスの位相とを比較する位相比較回路と、前記副入力端子それぞれに対応して設けられ、前記位相比較回路の比較結果において両リセットパルスの位相が所定以上の一致度で一致する場合に、その書き込みリセットパルスに対応する副入力端子から入力される前記副データを遅延処理したうえで、前記記憶回路に出力する遅延回路と、前記記憶回路から読み出される前記副データを、主入力端子から入力される主データに挿入するデータ複合回路とを有することで、上記した課題を解決している。
【０００６】
【発明の実施の形態】
本発明は、圧縮処理されたデータをシリアル伝送する伝送路に設けられるコネクタであって、複数の入力伝送路それぞれに対応して設けられた入力端子と、前記入力端子から入力される複数のデータを所定の１伝送単位毎に複合化する複合手段と、前記複合手段で複合化されたデータを単一の出力伝送路に出力する出力端子とを備え、前記入力端子は、単一の主入力伝送路から主データが入力される主入力端子と、複数の副入力伝送路それぞれに対応して設けられて、対応する副入力伝送路から副データが入力される副入力端子とを有し、前記複合手段は、前記副入力端子から入力される前記副データ毎に、その入力タイミングに基づいた書き込みリセットパルスを発生させる書き込みリセット発生回路と、前記主入力端子から入力される前記主データの入力タイミングに基づいて、各副入力端子それぞれに対応する読み出しリセットパルスを、互いに出力タイミングをずらして発生させる読み出しリセット発生回路と、前記副入力端子それぞれに対応して設けられるとともに、対応する前記書き込みリセットパルスに同期して前記各副データの書き込みを開始する一方、前記読み出しリセットパルスに同期して前記各副データの読み出しを開始する記憶回路と、前記書き込みリセットパルスそれぞれの位相と前記読み出しリセットパルスの位相とを比較する位相比較回路と、前記副入力端子それぞれに対応して設けられ、前記位相比較回路の比較結果において両リセットパルスの位相が所定以上の一致度で一致する場合に、その書き込みリセットパルスに対応する副入力端子から入力される前記副データを遅延処理したうえで、前記記憶回路に出力する遅延回路と、前記記憶回路から読み出される前記副データを、主入力端子から入力される主データに挿入するデータ複合回路とを有しており、これにより次のような作用を有する。すなわち、複数の入力伝送路それぞれに対応して設けられた入力端子から入力される複数のデータを、複合手段により所定の１伝送単位毎に複合化したうえで、複合化されたデータを単一の出力端子から単一の出力伝送路に出力するので、このコネクタからは、複数のデータが単一の出力伝送路を通じて伝送されるようになる。また、副入力端子から入力される副データは、その入力タイミングに基づいた書き込みリセットパルスに応じて記憶憶回路に書き込まれ、さらに主データの入力タイミングに基いた読み出しリセットパルスに応じて記憶回路から読み出されたのち、データ挿入回路により、主データに挿入される。このとき、副データそれぞれに対応する読み出しリセットパルスは、互いに出力タイミングをずらした状態となっているので、副データどうしは、互いに重複することなく、主データに挿入されることになる。さらに、主データと副データとの間で互いの送信位相が大きく相違すると、記憶回路に対する書き込みタイミングが読み出しタイミングを追い越すといったように、タイミングに大きなずれが生じる。このような読み書きのタイミングのずれは、データ挿入回路に読み込まれる副データのデータ順序に狂いを生じさせて、精度の高い挿入処理ができなくなる。そこで、前記書き込みリセットパルスそれぞれの位相と前記読み出しリセットパルスの位相とを位相比較回路で比較し、その比較結果において両リセットパルスの位相が所定以上の一致度で一致する場合には、主データと副データとの間で互いの送信位相が記憶回路で正常な読み書きができない程度まで大きく相違していると判断する。そして、そのように判断した副データ（主データに対して大きく送信位相がずれた副データ）では、精度の高い挿入処理ができないとみなし、その副データを遅延回路で遅延処理したうえで記憶回路に出力する。これにより、データ挿入手段に読み込まれる副データのデータ順序に狂いを矯正して、挿入処理の精度を維持する。
【００１１】
以下、本発明の一実施の態様を図面に基づいて説明する。
【００１２】
図１は、本発明の実施の形態の一つであるコネクタの構成を示す平面図であり、図２はその使用形態を示す斜視図であり、図３はその回路構成図である。
【００１３】
このコネクタ１は、ＳＭＰＴＥ３０５Ｍ規格等で圧縮された映像データを伝送するシリアル伝送路に設けられるコネクタであって、コネクタ１の入力側は、主映像データＣＨ１が伝送される主入力伝送路Ａ１および複数の副映像データ（本実施の形態では、３種類の副映像データ）ＣＨ２〜ＣＨ４が伝送される副入力伝送路Ａ２〜Ａ４に接続されている。コネクタ１の出力側は単一の出力伝送路Ｂに接続されている。コネクタ１は、主入力伝送路Ａ１および副入力伝送路Ａ２〜Ａ４から入力される主／副映像データＣＨ１〜ＣＨ４を複合処理したうえで、その複合映像データＣＨｍを出力伝送路Ｂに出力するように構成されている。
【００１４】
コネクタ１は、複数の入力端子２Ａ〜２Ｄと、回路基板３と、出力端子４と、ケース５とを備えている。入力端子２Ａは、主入力伝送路Ａ１に対応して設けられている。入力端子２Ｂ〜２Ｄは、副入力伝送路Ａ２〜Ａ４それぞれに対応して設けられている。これら入力端子２Ａ〜２Ｄは、対応する入力伝送路Ａ１〜Ａ４の端部に設けられた接続端子Ｃ１〜Ｃ４に接続可能な端子形状をしている。回路基板３は入力端子２Ａ〜２Ｄから入力される主映像データＣＨ１および副映像データＣＨ２〜ＣＨ４を取り込んで、これら映像データＣＨ２〜ＣＨ２を複合する複合手段である信号処理回路６が実装されている。出力端子４は、信号処理回路６で複合処理された複合映像データＣＨｍを出力伝送路Ｂに向けて出力している。出力端子４は、出力伝送路Ｂの端部に設けられた接続端子Ｄに接続可能な端子形状をしている。ケース５は、上述した各構成部品を収納している。
【００１５】
信号処理回路６は、シリアル／パラレル変換回路としてのシリアルデコーダ７Ａ〜７Ｄと、記憶回路としてのＦＩＦＯメモリ８Ａ〜８Ｃと、データ挿入回路としてのマルチプレクサ９と、書き込みリセット発生回路１０Ａ〜１０Ｃと、読み出しリセット発生回路１１と、パラレル／シリアル変換回路としてのシリアルエンコーダ１２とを備えている。
【００１６】
シリアルデコーダ７Ａ〜７Ｄは、入力端子２Ａ〜２Ｄそれぞれに対応して設けられており、シリアルデータとして入力端子２Ａ〜２Ｄから入力される主／副映像データＣＨ１〜ＣＨ４をパラレルデータＣＨ１ｐ〜ＣＨ４ｐに変換している。
【００１７】
ＦＩＦＯメモリ８Ａ〜８Ｃは、シリアルデコーダ７Ｂ〜７Ｄ（副映像データＣＨ２〜ＣＨ４をパラレル処理している）に対応して設けられており、シリアルデコーダ７Ｂ〜７Ｄでパラレルデータに変換された副映像データＣＨ２ｐ〜ＣＨ４ｐが順次書き込まれるとともに、順次読み出されるメモリ回路である。
【００１８】
マルチプレクサ９は、ＦＩＦＯメモリ８Ａ〜８Ｃから読み出される副映像データＣＨ２ｐ〜ＣＨ２ｐを、シリアルデコーダ７Ａから出力される主映像データＣＨ１ｐに挿入して複合映像デーダＣＨｍｐを作成する回路である。
【００１９】
書き込みリセット発生回路１０Ａ〜１０Ｃは、ＦＩＦＯメモリ８Ａ〜８Ｃそれぞれに対応して設けられており、対応するＦＩＦＯメモリ８Ａ〜８Ｃに接続されたシリアルデコーダ７Ｂ〜７Ｄから出力される副映像データＣＨ２ｐ〜ＣＨ４ｐ中に存在する各データグループのスタート位置に対してタイミングを一致させた書き込みリセットパルスＷＰ１〜ＷＰ３を発生させており、発生させた書き込みリセットパルスＷＰ１〜ＷＰ３は、対応するＦＩＦＯメモリ８Ａ〜８Ｃに供給している。上述したデータグループとは、映像デーダの場合、例えば、１フレーム分の映像データのグループが相当する。
【００２０】
読み出しリセット発生回路１１は、シリアルデコーダ７Ａから出力される主映像データＣＨ１ｐの各データグループ（書き込みリセットの説明におけるデータグループと同様のもの）の出力タイミングに同期した各ＦＩＦＯメモリ８Ａ〜８Ｃの読み出しリセットパルスＲＰ１〜ＲＰ３を発生させており、発生させた読み出しリセットパルスＲＰ１〜ＲＰ３を各ＦＩＦＯメモリ８Ａ〜８Ｃに供給している。
【００２１】
読み出しリセットパルスＲＰ１〜ＲＰ３は互いに出力タイミングの異なるパルスであって、パルスＲＰ１はＦＩＦＯメモリ８Ａに、パルスＲＰ２はＦＩＦＯメモリ８Ｂに、パルスＲＰ３はＦＩＦＯメモリ８Ｃにそれぞれ供給される。
【００２２】
シリアルエンコーダ１２は、マルチプレクサ９から出力されるパラレル状態の複合映像データＣＨｍｐをシリアルデータである複合映像データＣＨｍに変換して、出力端子４に出力している。
【００２３】
以下、このコネクタ１の動作を図４のタイミングチャートを参照して説明する。
【００２４】
主／副入力伝送路Ａ１〜Ａ４には、ＳＭＰＴＥ３０５Ｍ等の規格により１／ｎ（ｎ：自然数）に圧縮された主／副映像データＣＨ１〜ＣＨ４が伝送されている。なお、ここでは、圧縮比の例として、各映像データは、１／４に圧縮されたものとするが、それ以外の圧縮比で圧縮されたデータであってもよいのはいうまでもない。
【００２５】
このように圧縮された各映像データＣＨ１〜ＣＨ４は、図４に示すように、１フレーム分のデータ領域ＦＬのうち、フレーム先頭部分から１／４の時間位置にかけてのデータ部分領域ＦＬ１にのみデータが存在するデータ形態となっている。本実施の形態では、１フレーム分のデータ領域ＦＬが請求項における所定の１伝送単位に相当する。
【００２６】
このようなデータ形態となった主／副映像データＣＨ１〜ＣＨ４は、それぞれシリアルデコーダでパラレルデータＣＨ１ｐ〜ＣＨ４ｐに変換されたのち、主映像データＣＨ１ｐはマルチプレクサ９に入力され、副映像データＣＨ２ｐ〜ＣＨ４ｐは、それぞれ対応するＦＩＦＯメモリ８Ａ〜８Ｃに入力される。また、このとき、主映像データＣＨ１ｐは、読み出しリセット発生回路１１に供給され、各副映像データＣＨ２ｐ〜ＣＨ４ｐは、対応する書き込みリセット発生回路１０Ａ〜１０Ｃに供給される。
【００２７】
書き込みリセット発生回路１０Ａ〜１０Ｃは、供給される副映像データＣＨ２ｐ〜ＣＨ４ｐのデータ先頭位置に時間的に一致する書き込みリセットパルスＷＰ１〜ＷＰ３を作成する。そして、書き込みリセット発生回路１０Ａ〜１０Ｃは、作成した書き込みリセットパルスＷＰ１〜ＷＰ３を対応するＦＩＦＯメモリ８Ａ〜８Ｃに供給する。ＦＩＦＯメモリ８Ａ〜８Ｃは、書き込みリセットＷＰ１〜ＷＰ３が供給されると、そのパルスタイミングに合わせて、副映像データＣＨｐ２〜ＣＨ４ｐを書き込む。
【００２８】
読み出しリセット発生回路１１は、供給される主映像データＣＨ１ｐに基いてデータ領域ＦＬの時間的長さを認識し、さらに、認識した時間的長さからデータ領域ＦＬを４等分する。そして、データ先頭から１／４の時間位置にパルスが配置される読み出しリセットパルスＲＰ１を作成して、ＦＩＦＯメモリ８Ａに供給する。同様に、データ先頭から２／４の時間位置にパルスが配置される読み出しリセットパルスＲＰ２を作成して、ＦＩＦＯメモリ８Ｂに供給する。同様に、データ先頭から３／４の時間位置にパルスが配置される読み出しリセットパルスＲＰ３を作成して、ＦＩＦＯメモリ８Ｃに供給する。
【００２９】
ＦＩＦＯメモリ８Ａ〜８Ｃは、読み出しリセットＲＰ１〜ＲＰ３が供給されると、そのパルスタイミングに合わせて副映像データＣＨ２ｐ〜ＣＨ４ｐを読み出し、その読み出し副映像データＣＨ２ｐ'〜ＣＨ４ｐ'をマルチプレクサ９に出力する。
【００３０】
マルチプレクサ９では、主映像データＣＨ１ｐに対して、読み出し副映像データＣＨ２ｐ'〜ＣＨ４ｐ'を挿入することで、複合映像データＣＨｍｐを作成する。このとき、読み出し副映像データＣＨ２ｐ'〜ＣＨ４ｐ'は、対応する読み出しリセットパルスＲＰ１〜ＲＰ３によって読み出しタイミングが制御されるので、読み出し副映像データＣＨ２ｐ'は、データ領域ＦＬの先頭からみて１／４〜２／４の時間間隔の間に位置するデータ部分領域ＦＬ２に配置される。同様に、読み出し副映像データＣＨ３ｐ'は、データ領域ＦＬの先頭からみて２／４〜３／４の時間間隔の間に位置するデータ部分領域ＦＬ３に配置される。同様に、読み出し副映像データＣＨ４ｐ'は、データ領域ＦＬの先頭からみて３／４〜４／４の時間間隔の間に位置するデータ部分領域ＦＬ４に配置される。
【００３１】
したがって、複合映像データＣＨｍｐでは、データ部分領域ＦＬ１に主映像データＣＨ１ｐが配置され、データ部分領域ＦＬ２には副映像データＣＨ２ｐが配置され、データ部分領域ＦＬ３には副映像データＣＨ３ｐが配置され、データ部分領域ＦＬ３には副映像データＣＨ３ｐが配置されたデータ形態となる。つまり、複合映像データＣＨｍｐでは、主／副映像データＣＨ１〜ＣＨ４が多重配置されたデータ形態となる。
【００３２】
このようにして作成された複合映像データＣＨｍｐは、マルチプレクサ９からシリアルエンコーダ１２に出力され、ここで、シリアルデータに変換される。シリアル変換された複合映像データＣＨｍは出力端子４から単一の出力伝送路Ｂに向けて出力される。
【００３３】
上記した実施の形態では、主／副映像データＣＨ１〜ＣＨ４が互いに同期したデータであることを前提にして、信号処理回路６を構成している。そのため、主／副映像データＣＨ１〜ＣＨ４が同期しない場合には、ＦＩＦＯメモリ８Ａ〜８Ｃに対する書き込みタイミングが読み出しタイミングを追い越すといったように、タイミングに大きなずれが生じる場合がある。このような読み書きのタイミングのずれは、マルチプレクサ９に読み込まれる副映像データＣＨ２ｐ'〜ＣＨ４ｐ'それぞれにおいて、各デーダ自身のデータ配置順序に狂いを生じさせて、精度の高い複合処理を阻害する要因となる。
【００３４】
そのため、主／副映像データＣＨ１〜ＣＨ４が同期しない場合には、図５に示す信号処理回路２０としてもよい。なお、信号処理回路２０は、基本的には図３の信号処理回路６と同様の回路構成を備えており、同一ないし同様の部分には同一の符号を付し、それらについての説明は省略する。
【００３５】
この信号処理回路２０は、位相比較回路２１Ａ〜２１Ｃと、遅延回路としての遅延切換回路２２Ａ〜２２Ｃとを備えたことに特徴がある。位相比較回路２１Ａ〜２１Ｃは、ＦＩＦＯメモリ８Ａ〜８Ｃそれぞれに対応して設けられており、対応するＦＩＦＯメモリ８Ａ〜８Ｃに入力されるＷＰ１〜ＷＰ３とＲＰ１〜ＲＰ３との間の位相を比較している。
【００３６】
遅延切換回路２２Ａ〜２２Ｃは、シリアルデコーダ７Ａ〜７ＣとＦＩＦＯメモリ８Ａ〜８Ｃとの間に介装されており、シリアルデコーダ７Ａ〜７Ｃでパラレルデータに変換された副映像データＣＨ２ｐ〜ＣＨ４ｐに対して所定量の遅延処理を施したのち、対応するＦＩＦＯメモリ８Ａ〜８Ｃに出力している。さらには、遅延切換回路２２Ａ〜２２Ｃは、対応して設けられた位相比較回路２１Ａ〜２１Ｃの位相比較結果に基いて遅延処理を行うかどうかを判断している。
【００３７】
以下、この信号処理回路２０を備えたコネクタの動作を説明する。各位相比較回路２１Ａ〜２１Ｃでは、それぞれ入力される書き込みパルスＷＰ１〜ＷＰ３の位相と読み出しパルスＲＰ１〜ＲＰ３の位相とを比較する。このとき、主映像データＣＨ１の位相と副映像データＣＨ２〜ＣＨ４とが互いに同期している場合には、読み出しリセットパルスＲＰ１〜ＲＰ３の位相と、書き込みリセットパルスＷＰ１〜ＷＰ3の位相とは、図４に示すように、互いに少なくとも１／４フレームの時間間隔の位相差Ｓ１〜Ｓ３が生じることになる。
【００３８】
これに対して、主映像データＣＨ１に対して副映像データＣＨ２〜ＣＨ４の同期が十分にとれていない場合には、上記位相差Ｓ１〜Ｓ３は小さくなり、さらにには、位相差Ｓ１〜Ｓ３が無くなって最後に時間軸方向逆向きに位相差が生じる。そうすると、ＦＩＦＯメモリ８Ａ〜８Ｃに対する読み出しタイミングが書き込みタイミングを時間軸上で追い越してしまう現象が生じる。このＦＩＦＯメモリ８Ａ〜８Ｃでは、書き込みタイミングより読み出しタイミングの方が時間的に早く位置することで、データを読み書きできるのであって、このような読み書きのタイミングの狂いが生じると、正常な読み書きができなくなる。
【００３９】
なお、図４においては、読み出しリセットパルスＲＰ１〜ＲＰ３と、このパルスＲＰ１〜ＲＰ３に対して時間的に先に位置する書き込みリセットパルスＷＰ１〜ＷＰ３との間の位相差Ｓ１〜Ｓ３を示しているが、読み出しリセットパルスＲＰ１〜ＲＰ３と、このパルスＲＰ１〜ＲＰ３に対して時間的に後に位置する書き込みリセットパルスＷＰ１〜ＷＰ３との間にも同様の位相差Ｓ１'〜Ｓ３'が生じる。そして、このような位相差Ｓ１'〜Ｓ３'の狂いによっても上述したのと同様の不都合が生じるるのはいうまでもない。
【００４０】
このような不都合を解消するため、この信号処理回路２０では、位相比較回路２１Ａ〜２１Ｃにおいて、書き込みリセットパルスＷＰ１〜ＷＰ３と、読み出しリセットパルスＲＰ１〜ＲＰ３との位相差を比較し、その比較結果において両パルスの位相が所定以上の一致度で一致する場合には、データ書き込み動作とデータ読み出し動作とが互いに同期しないと判断して、位相一致信号Ｔ１〜Ｔ3を、対応する遅延切換回路２２Ａ〜２２Ｃに出力する。位相一致信号Ｔ１〜Ｔ３を受けた遅延切換回路２２Ａ〜２２Ｃでは、入力される副映像データＣＨ２ｐ〜ＣＨ４ｐを予め決められた遅延量だけ遅延処理したのち、ＦＩＦＯメモリ８Ａ〜８Ｃに出力する。これにより、ＦＩＦＯメモリ８Ａ〜８Ｃに対する正常な読み書き動作を維持して、マルチプレクサ９におけるデータの複合処理精度を高めることができる。
【００４１】
なお、上述した各実施の形態では、映像データの伝送路に用いられるコネクタにおいて本発明を実施していたが、本発明は、このようなコネクタに限定されるものではなく、どのようなデータの伝送路にも実施できるのはいうまでもない。
【００４２】
また、上述した各実施の形態では、ＳＭＰＴＥ３０５Ｍ規格によって圧縮された圧縮データの伝送路に用いられるコネクタにおいて、本発明を実施したが、本発明はこのようなコネクタに限定されるものではなく、どのような圧縮形態のデータであっても、実施できるのもいうまでもない
さらには、上述した実施の形態では、シリアルデコーダ７Ａ〜７Ｄとシリアルエンコーダ１２とを設けることで、パラレルデータとしたデータを、ＦＩＦＯメモリ８Ａ〜８Ｃやマルチプレクサ９等を用いて複合処理していたが、シリアルデコーダ７Ａ〜７Ｄとシリアルエンコーダ１２とを設けることなく、シリアルデータのままで、複合化処理してもよいのはいうまでもない。ただし、パラレルデータで複合化処理することにより、次のような利点がある。すなわち、シリアルデータは前位置にあるデータに依存するデータを含むため、マルチプレク９で、複数のシリアルデータを複合すると、複合されたデータを後に復調する際において、前のデータとうまく繋がらなくなる可能性がある。これに対して、パラレルデータを複合処理する場合には、このような不都合を生じない。
【００４３】
【発明の効果】
以上の説明から明らかなように、本発明によれば以下に示すような効果が期待できる。すなわち、本発明のコネクタを用いれば、複数の伝送路を伝送してきたデータをこのコネクタにより、単一の伝送路で伝送可能な複合データに変換して出力するので、このコネクタ以降の伝送路の伝送効率を高めて必要最小限の伝送設備で伝送することができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のコネクタの概略構成を示す平面図である。
【図２】上記実施の形態のコネクタの使用形態を示す斜視図である。
【図３】上記実施の形態のコネクタの要部である信号処理回路の構成を示す回路ブロック図である。
【図４】上記実施の形態のコネクタの動作説明に供するタイミングチャートである。
【図５】本発明の他の実施の形態のコネクタの要部である信号処理回路の構成を示す回路ブロック図である。
【符号の説明】
２Ａ〜２Ｄ      入力端子            ３          回路基板
４              出力端子            ６          信号処理回路
７Ａ〜７Ｄ      シリアルデコーダ    ８Ａ〜８Ｃ  ＦＩＦＯメモリ
９              マルチプレクサ
１０Ａ〜１０Ｃ  書き込みリセット発生回路
１１            読み出しリセット発生回路
１２            シリアルエンコーダ
２０            信号処理回路
２１Ａ〜２１Ｃ  位相比較回路
２２Ａ〜２２Ｃ  遅延切換回路
Ａ１            主入力伝送路        Ａ２〜４    副入力伝送路
Ｂ              出力伝送路          Ｃ１〜Ｃ４  接続端子
ＣＨ１          主映像データ        ＣＨ２〜４  副映像データ
ＣＨｍ          複合映像データ
ＷＰ１〜ＷＰ３  書き込みリセットパルス
ＲＰ１〜ＲＰ３  読み出しリセットパルス
【図１】
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【図２】
0003698935.tif 000003
【図３】
0003698935.tif 000004
【図４】
0003698935.tif 000005
【図５】
0003698935.tif 000006