(57)【特許請求の範囲】
【請求項１】
レジスタ（ＲＧ）の間に配置された組み合わせブロック（ＫＢＬ）を有する同期型の回路装置において、組み合わせ回路（ＫＢＬ）の通過時間は、組み合わせ回路に対する入力信号が変化するかどうかに依存しており、比較ユニット（ＣＯＭ）および制御回路（ＣＯＮ１）が備えられ、
・比較ユニット（ＣＯＭ）は、組み合わせブロック（ＫＢＬ）の前に接続されて いる入力レジスタ（ＲＧ１）の入力端（Ｅ＿ＲＧ１）および出力端（Ａ＿ＲＧ １）と接続されており、入力レジスタ（ＲＧ１）の入力端および出力端におけ る値を比較し、
・制御回路（ＣＯＮ１）は、比較ユニット（ＣＯＭ）から比較の結果を導かれ、入力信号の信号値切換が生起した際制御信号を送出し、該制御信号は組み合わせブロック（ＫＢＬ）の出力値を組み合わせブロック（ＫＢＬ）の後ろに接続されている出力レジスタ（ＲＧ２）にロードする際に遅延を発生する、
ことを特徴とする回路装置。
【請求項２】
前記制御回路（ＣＯＮ１）は、入力レジスタ（ＲＧ１）の入力端および出力端における制御信号の値が等しい際に、制御信号から出力レジスタ（ＲＧ２）のイネーブル入力端に対する受け入れ信号（Ｒ）を発生し、それによって出力レジスタ（ＲＧ２）が組み合わせブロック（ＫＢＬ）の出力値をすぐ次のクロック信号（Ｔ）により受け入れることを特徴とする請求項１記載の回路装置。
【請求項３】
組み合わせブロック（ＫＢＬ）が加算器（ＡＤＤ）として構成されており、入力レジスタ（ＲＧ１）に供給されるオペランド（ＯＰ１、ＯＰ２）の下位バイト（ＬＳＢ）と、入力レジスタ（ＲＧ１）の出力端に出力される入力レジスタ（ＲＧ１）内に記憶されたオペランドの下位バイトとが、比較ユニット（ＣＯＭ）において比較されることを特徴とする請求項１または２記載の回路装置。
【請求項４】
比較ユニット（ＣＯＭ）がＸＯＲ回路であることを特徴とする請求項３記載の回路装置。
【請求項５】
制御回路（ＣＯＮ１）がＮＯＲ回路であることを特徴とする請求項３記載の回路装置。
【請求項６】
受け入れ信号（Ｒ）がレリーズのために入力レジスタに供給されることを特徴とする請求項１ないし４の１つに記載の回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レジスタの間に配置された組み合わせブロックを有する回路装置に関する。
【０００２】
【従来の技術】
同期回路の開発の際にレジスタ（以下ではたとえば入力レジスタＲＧ１および出力レジスタＲＧ２と呼ばれる）の間に常にいわゆる組み合わせブロック（組み合わせ回路ＫＢＬとも呼ばれる、図１、２参照）が位置している。物理的に条件付けられるセットアップおよびホールド時間を守るため、現在、組み合わせブロックおよびレジスタを配置するための以下の３つの原理がある。
【０００３】
組み合わせブロックＫＢＬを通じての値変化の通過時間／遅れ時間ＫＢＬ−ＶＺは、レジスタＲＧを通じてのクロック周期−セットアップ時間（Ｓｅｔｕｐ／Ｈｏｌｄ−ＶＺ）およびクロック周期−信号通過時間（ＲＧ−ＶＺ）よりも小さい。このことは図１中に示されている。入力レジスタＲＧ１と出力レジスタＲＧ２との間に組み合わせブロックＫＢＬが接続されている。レジスタＲＧ１およびＲＧ２はクロック信号Ｔにより駆動される。
【０００４】
組み合わせブロックＫＢＬを通じての値変化の通過時間がクロック信号Ｔのクロック周期よりも係数Ｎだけ大きい。しかしその結果はＮクロック信号の後に初めて組み合わせブロックＫＢＬの後の出力レジスタＲＧ２の出力端から取り出される。
【０００５】
組み合わせブロックＫＢＬを通じての値変化の通過時間がクロック信号Ｔのクロック周期よりも係数Ｎだけ大きい。しかしその結果はＮクロック信号の後に初めて組み合わせブロックＫＢＬの後の出力レジスタＲＧ２に記憶される。そのために出力レジスタＲＧ２におけるイネーブル端子ＥＮが、制御回路ＣＯＮにより発生されたＮクロック信号だけ遅らされたパルスにより駆動される。このことは図２中に示されている。
【０００６】
組み合わせ回路ＫＢＬの通過時間は、常にその出力端における最後に可能な信号値変化が通過時間を決定するように決められている。その際に、作動中に常にこれらのケースが生ずることを前提としている。
【０００７】
しかし組み合わせ回路の特定の入力信号が変化しないならば、通過時間へのその効果は考慮に入れなくてもよいであろう。入力信号が組み合わせ回路の通過時間を決定するような入力信号であれば、この場合には組み合わせ回路を通じての通過時間が減少する。
【０００８】
ドイツ特許  ３６０６４０６号明細書から組み合わせブロックを有する回路装置であって、その出力信号が組み合わせブロックの後に接続されている出力レジスタに与えられる回路装置が公知である。
【０００９】
さらにヨーロッパ特許出願公開０４５６３９９号明細書から組み合わせブロックおよびメモリユニットを有する回路が知られている。
【００１０】
【発明が解決しようとする課題】
本発明の課題は、上記の効果を利用し、また事象に関係する値を組み合わせ回路の出力端から取り出すことにある。
【００１１】
【課題を解決するための手段】
この課題は請求項１の特徴により解決される。本発明の実施態様は従属請求項にあげられている。
【００１２】
【実施例】
以下、図３および図４により本発明の実施例を説明する。
【００１３】
以下では常にクロックされるメモリ要素が、それがただ１つのビットを記憶し得るもの（これはフリップフロップ／レジスタとも呼ばれる）であるか多数のビットを記憶し得るものであるかに無関係に、レジスタと呼ばれる。入力値を受け入れるメモリ要素だけでなく、追加的または代替的に１つの値をセット、リセットするメモリ要素（これはＪＫフリップフロップと呼ばれる）または条件付きで記憶するメモリ要素（これはイネーブル端子付きのフリップフロップ／レジスタと呼ばれる）もここでレジスタと呼ばれる。さらにレジスタはもう１つの追加的な非同期のセット‐またはリセット入力端を有し得る。
【００１４】
図３は本発明による回路装置を示す。入力レジスタＲＧ１の入力値Ｅ ＲＧ１および出力値Ａ ＲＧ１は（少なくとも部分的に）比較ユニットＣＯＭで比較される。それによって、クロック信号Ｔのすぐ次のクロックエッジの後に出力端における信号切換が現れるかどうか、またどこに現れるかが確かめられる。それに基づいて制御回路ＣＯＮ１が信号Ｒを発生し、それにより組み合わせ回路ＫＢＬの後に続いている出力レジスタＲＧ２のロードが信号値切換に関係して制御される。追加的に、必要であれば、さらに制御回路ＣＯＮ１からの信号Ｒは、いつまたはどれだけ多くのサイクルの後に新しい値が入力レジスタＲＧ１に与えられるかを指示するために使用できる。
【００１５】
図４は入力レジスタＲＧ１と出力レジスタＲＧ２との間に配置されている加算器ＡＤＤへの上記の本発明の応用例を示す。入力レジスタＲＧ１は２つの４バイト入力端ＯＰ１、ＯＰ２および１つの４バイト出力端ＡＧを有する。加算器ＡＤＤは純粋に組み合わせにより構成されている。
【００１６】
入力レジスタＲＧ１の入力端および出力端におけるオペランドＯＰ１、ＯＰ２のそれぞれ下位の２つのバイト（ＬＳＢと呼ばれる、上位バイトはＭＳＢと呼ばれる）はＸＯＲ回路でビットごとにＸＯＲ演算される。ＸＯＲ演算の各出力は、値が相い異なっているときには“１”であり、さもなけさばそれらは“０”である。ＸＯＲ演算のすべての出力についていまＮＯＲ回路ＮＯＲによりＮＯＲ演算が実行される。ＸＯＲ演算の出力が“１”に等しいならば、すなわち下側のビットに事象が現れているならば、出力は“０”である。ＸＯＲ演算のすべての出力が値“０”を有する場合には、ＮＯＲ演算の出力端には“１”が生じている。
【００１７】
この“１”は次いで一方では、すぐ次のクロック信号Ｔにより加算器ＡＤＤの出力端の値が出力レジスタＲＧ２に記憶され得るように、出力レジスタＲＧ２のイネーブル端子ＥＮを“１”にセットするため、回路ＤＦＦで遅らせられる。他方では、この値はフラグＲとして出力され、それによってそれに関係して入力レジスタＲＧ１の入力端における値がもう１つの引き続いてのクロックの間保持され得る。この場合、ＮＯＲ演算の出力端に１クロックの後に値“１”が現れ、また１クロックの後にレジスタＲＧ２にクロックインされる。
【図面の簡単な説明】
【図１】レジスタの間に配置された組み合わせブロックを有する公知の回路装置のブロック回路図。
【図２】レジスタの間に配置された組み合わせブロックを有する他の公知の回路装置のブロック回路図。
【図３】レジスタの間に配置された組み合わせブロックを有する本発明による回路装置のブロック回路図。
【図４】加算器への本発明の応用例のブロック回路図。
【符号の説明】
ＡＤＤ    加算器
ＡＧ    ４バイト出力端
ＣＯＭ    比較ユニット
ＣＯＮ１    制御回路
ＥＮ    イネーブル端子
ＫＢＬ    組み合わせブロック
ＬＳＢ    下位バイト
ＯＰ１、ＯＰ２    オペランド
Ｒ    受け入れ信号
ＲＧ１    入力レジスタ
ＲＧ２    出力レジスタ
Ｔ    クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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