(57)【特許請求の範囲】
【請求項１】
第１導電型の第１のトランジスタ対と、
第２導電型の第２のトランジスタ対と、
を含み、
前記第１のトランジスタ対の出力対は、前記第２のトランジスタ対の出力対にそれぞれ接続されており、
前記第１のトランジスタ対の共通テールと第１の電源との間には、電流源とスイッチとが並列に接続されており、
前記第２のトランジスタ対の共通テールと第２の電源との間には、電流源とスイッチとが並列に接続されており、
それぞれのトランジスタ対を、
電流源で駆動され、入力対から差動入力電圧を受ける差動対と、
入力対同士が接続され、一方のトランジスタがダイオード接続され、前記差動対の負荷となるカレントミラー回路と、
に切替え自在とする接続切替手段を備え、
前記第１と第２のトランジスタ対のうち一方のトランジスタ対が差動対とされるときに、他方のトランジスタ対はカレントミラー回路とされる、ことを特徴とする差動回路。
【請求項２】
第１導電型の第１のトランジスタ対と、
第２導電型の第２のトランジスタ対と、
を含み、
前記第１のトランジスタ対のドレインは、前記第２のトランジスタ対のドレインにそれぞれ接続されており、
前記第１のトランジスタ対の共通接続されたソースと第１の電源との間には、第１電流源と第１のスイッチとが並列に接続されており、
前記第２のトランジスタ対の共通接続されたソースと第２の電源との間には、第２の電流源と第２のスイッチとが並列に接続されており、
前記第１のトランジスタ対を、共通接続されたソースが前記第１の電流源を介して前記第１の電源に接続され、ゲートに差動入力電圧を受ける差動対とし、
前記第２のトランジスタ対を、ゲート同士が接続され、共通接続されたソースが前記第２のスイッチを介して前記第２の電源に接続され、一方のトランジスタのゲートとドレインとが互いに接続されてなるカレントミラー回路とする第１の接続構成と、
前記第２のトランジスタ対を、共通接続されたソースが前記第２の電流源を介して前記第２の電源に接続され、ゲートに差動入力電圧を受ける差動対とし、
前記第１のトランジスタ対を、ゲート同士が接続され、共通接続されたソースが前記第１のスイッチを介して前記第１の電源に接続され、一方のトランジスタのゲートとドレインとが互いに接続されてなるカレントミラー回路とする第２の接続構成と、
を取り得るものとし、
前記第１の接続構成から前記第２の接続構成、及び、前記第２の接続構成から前記第１の接続構成への切替を制御する接続切替手段を備えている、ことを特徴とする差動回路。
【請求項３】
前記第１のトランジスタ対がｐチャネルトランジスタ対よりなり、
前記第２のトランジスタ対がｎチャネルトランジスタ対よりなり、
前記第１の電源が高位側電源よりなり、
前記第２の電源が低位側電源よりなり、
高位側電圧の駆動時には、前記ｎチャネルトランジスタ対を差動対とし、前記ｐチャネルトランジスタ対をカレントミラー回路とし、
低位側電圧の駆動時には、前記ｐチャネルトランジスタ対が差動対とし、前記ｎチャネルトランジスタ対をカレントミラー回路とするように、前記接続切替手段の切替を制御する、ことを特徴とする請求項１又は２に記載の差動回路。
【請求項４】
ソースが共通接続されている第１導電型の第１、及び第２のトランジスタと、ドレインが前記第１導電型のトランジスタ対のドレインにそれぞれ接続され、ソースが共通接続されている、第２導電型の第３、及び第４のトランジスタと、前記第１、及び第２のトランジスタのソースの共通接続節点と、第１の電源との間に、並列形態に接続されている、第１のスイッチ及び第１の電流源と、
前記第３、及び第４のトランジスタのソースの共通接続節点と、第２の電源との間に、並列形態に接続されている、第２のスイッチ及び第２の電流源と、
前記第１、及び第２のトランジスタのそれぞれのゲートの間に、直列形態に接続されている第３、及び第４のスイッチと、
前記第３、及び第４のトランジスタのそれぞれのゲートの間に、直列形態に接続されている第５、及び第６のスイッチと、
前記第１のトランジスタのゲートと前記第３のスイッチとの接続節点と、第１の入力端子との間に挿入されている第７のスイッチと、
前記第２のトランジスタのゲートと前記第４のスイッチとの接続節点と、第２の入力端子との間に挿入されている第８のスイッチと、
前記第３のトランジスタのゲートと前記第５のスイッチとの接続節点と、前記第１の入力端子の間に挿入されている第９のスイッチと、
前記第４のトランジスタのゲートと前記第６のスイッチとの接続節点と、前記第２の入力端子との間に挿入されている第１０のスイッチと、
を備え、
前記第３のスイッチと前記第４のスイッチとの接続節点と、前記第５のスイッチと前記第６のスイッチとの接続節点とが互いに接続され、その共通接続節点は、前記第２のトランジスタのドレインと前記第４のトランジスタのドレインとの接続節点に接続されており、
前記第１のトランジスタのドレインと前記第３のトランジスタのドレインとの接続節点が出力端子に接続されている、ことを特徴とする差動回路。
【請求項５】
前記第１、第３、第４、第９、及び第１０のスイッチが導通状態とされ、且つ前記第２、第５、第６、第７、及び第８のスイッチが非導通状態とされるか、あるいは、
前記第１、第３、第４、第９、及び第１０のスイッチが非導通状態とされ、且つ前記第２、第５、第６、第７、及び第８のスイッチが導通状態とされる、ことを特徴とする請求項４に記載の差動回路。
【請求項６】
前記第１、第３、及び第４のスイッチは、第１の制御信号の反転信号をゲートに入力とする第１導電型のトランジスタよりなり、それぞれ前記第１の制御信号が第１の論理値のときにオンし、
前記第２、第５、及び第６のスイッチは、第２の制御信号をゲートに入力とする第２導電型のトランジスタよりなり、それぞれ前記第２の制御信号が第１の論理値のときにオンし、
前記第７、及び第８のスイッチは、前記第２の制御信号とその反転信号をゲートにそれぞれ入力とするＣＭＯＳトランスファゲートよりなり、それぞれ前記第２の制御信号が第１の論理値のときにオンし、
前記第９、及び第１０のスイッチは、前記第１の制御信号とその反転信号とをゲートにそれぞれ入力とするＣＭＯＳトランスファゲートよりなり、それぞれ前記第１の制御信号が第１の論理値のときにオンする、ことを特徴とする請求項４に記載の差動回路。
【請求項７】
前記第１及び第２のトランジスタがｐチャネルトランジスタ対よりなり、
前記第３及び第４のトランジスタがｎチャネルトランジスタ対よりなり、
前記第１の電源が高位側電源よりなり、
前記第２の電源が低位側電源よりなり、
高位側電圧の安定駆動時には、前記ｎチャネルトランジスタ対を差動対とし、前記ｐチャネルトランジスタ対をカレントミラー回路とし、
低位側電圧の安定駆動時には、前記ｐチャネルトランジスタ対を差動対とし、前記ｎチャネルトランジスタ対がカレントミラー回路となるように、前記第１、第３、第４、第９、及び第１０のスイッチと、前記第２、第５、第６、第７、及び第８のスイッチの導通状態が切替を制御される、ことを特徴とする請求項４に記載の差動回路。
【請求項８】
請求項１乃至７のいずれか一に記載の差動回路と、
前記差動回路の出力信号を受けて出力端子を充電する充電用増幅段と、
前記差動回路の出力信号を受けて前記出力端子を放電する放電用増幅段と、
を備え、
前記出力端子が、前記差動回路の差動入力端子の反転入力端子に帰還入力される、ことを特徴とする増幅回路。
【請求項９】
前記差動回路の出力信号を制御して、前記充電用増幅段を、所定の期間、非活性とする制御を行う第１のリセット回路を備えている、ことを特徴とする請求項８に記載の増幅回路。
【請求項１０】
前記差動回路の出力信号を制御して、前記放電用増幅段を、所定の期間、非活性とする制御を行う第２のリセット回路を備えている、ことを特徴とする請求項８に記載の増幅回路。
【請求項１１】
前記充電用増幅段が、前記差動回路の出力信号をゲートに受け、ドレインが前記出力端子に接続されている第１導電型の第５のトランジスタと、
前記第５のトランジスタのソースと、高位側電源をなす第１の電源との間に挿入されている第１１のスイッチと、
前記第５のトランジスタのドレインと、低位側電源をなす第２の電源との間に、直列形態に接続されている、第１２のスイッチ及び第３の電流源と、
を備えている、ことを特徴とする請求項８に記載の増幅回路。
【請求項１２】
前記放電用増幅段が、前記差動回路の出力信号をゲートに受け、ドレインが前記出力端子に接続されている第２導電型の第６のトランジスタと、
前記第６のトランジスタのソースと、低位側電源をなす第２の電源との間に挿入されている第１３のスイッチと、
前記第６のトランジスタのドレインと、高位側電源をなす第１の電源との間に、直列形態に接続されている、第１４のスイッチ及び第４の電流源を備えている、ことを特徴とする請求項８に記載の増幅回路。
【請求項１３】
前記第１の電源と前記第５のトランジスタのゲートとの間に挿入された第１５のスイッチを有する第１のリセット回路を備えている、ことを特徴とする請求項１１に記載の増幅回路。
【請求項１４】
前記第２の電源と前記第６のトランジスタのゲートとの間に挿入された第１６のスイッチを有する第２のリセット回路を備えている、ことを特徴とする請求項１２に記載の増幅回路。
【請求項１５】
請求項１乃至７のいずれか一に記載の差動回路を備え、
前記差動回路は、入力端子電圧と出力端子電圧とを差動入力し、
前記差動回路の出力信号に基づき前記出力端子の充電作用を行う充電回路と、前記入力端子電圧を受けて出力バイアス電圧を制御する第１のバイアス制御手段と、前記出力端子と、低位側電源をなす第２の電源との間に接続され、前記第１のバイアス制御手段から出力されるバイアス電圧を入力とするフォロワトランジスタと、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の放電作用を行うフォロワ型放電回路と、
前記差動回路の出力信号に基づき前記出力端子の放電作用を行う放電回路と、前記入力端子電圧を受けて出力バイアス電圧を制御する第２のバイアス制御手段と、高位側電源をなす第１の電源と前記出力端子との間に接続され、前記第２のバイアス制御手段のバイアス電圧を入力とするフォロワトランジスタと、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の充電作用を行うフォロワ型充電回路と、
を備えている、ことを特徴とする増幅回路。
【請求項１６】
請求項４乃至７のいずれか一に記載の差動回路を備え、
前記差動回路は、入力端子電圧と出力端子電圧とを差動入力し、
高位側電源をなす第１の電源と、前記出力端子との間に接続され、前記差動回路の出力信号をゲートに入力とする第１導電型の第７のトランジスタを含む充電回路と、
前記出力端子と、低位側電源をなす第２の電源との間に接続されるフォロワ構成の第１導電型の第８のトランジスタと、
前記入力端子と前記低位側電源間に挿入され、第５の定電流源で駆動され、ゲートが前記フォロワ構成の第８のトランジスタのゲートに接続されるダイオード接続されている第１導電型の第９のトランジスタと、
を有するフォロワ型放電回路と、
前記低位側電源と前記出力端子との間に接続され、前記差動回路の出力信号をゲートに入力する第２導電型の第１０のトランジスタを含む放電回路と、
前記出力端子と高位側電源間に接続されるフォロワ構成の第２導電型の第１１のトランジスタと、
前記高位側電源と前記入力端子間に挿入され、第６の定電流源で駆動され、ゲートが前記フォロワ構成の第１１のトランジスタのゲートに接続されるダイオード接続されている第２導電型の第１２のトランジスタと、
を有するフォロワ型充電回路と、
を備えている、ことを特徴とする増幅回路。
【請求項１７】
前記フォロワ構成の第８のトランジスタと前記低位側電源との間に挿入された第１７のスイッチと、
前記第９のトランジスタと前記低位側電源との間に、前記第５の定電流源と直列に接続される第１８のスイッチと、
前記第９のトランジスタと前記高位側電源との間に、直列形態に接続されている第１９のスイッチ及び第７の定電流源と、
を備え、
フォロワ構成の第１１のトランジスタと高位側電源間に挿入される第２０のスイッチと、
前記第１２のトランジスタと前記高位側電源との間に、前記第６の定電流源と直列に接続される第２１のスイッチと、
前記第１２のトランジスタと前記低位側電源との間に、直列形態に接続されている第２２のスイッチ及び第８の定電流源と、
を備えている、ことを特徴とする請求項１６に記載の増幅回路。
【請求項１８】
前記第９のトランジスタのソースとドレインに、ソースとドレインがそれぞれ接続され、ゲートに所定のバイアス電圧を入力する第１導電型の第１３のトランジスタと、
前記第１２のトランジスタのソースとドレインに、ソースとドレインがそれぞれ接続され、ゲートに所定のバイアス電圧を入力する第２導電型の第１４のトランジスタと、
を備えている、ことを特徴とする請求項１６に記載の増幅回路。
【請求項１９】
前記高位側電源と前記第７のトランジスタのゲート間に挿入された第２３のスイッチを有する第１のリセット回路を備えている、ことを特徴とする請求項１６乃至１８のいずれか一に記載の増幅回路。
【請求項２０】
前記低位側電源と前記第１０のトランジスタのゲート間に挿入された第２４のスイッチを有する第２のリセット回路を備えている、ことを特徴とする請求項１６乃至１９のいずれか一に記載の増幅回路。
【請求項２１】
前記第１のリセット回路が、前記第５のトランジスタのゲートと前記第１５のスイッチとの接続点と、前記差動回路の出力端子との間に挿入されている第２５のスイッチを備えている、ことを特徴とする請求項１３に記載の増幅回路。
【請求項２２】
前記第２のリセット回路が、前記第６のトランジスタのゲートと前記第１６のスイッチとの接続点と、前記差動回路の出力端子との間に挿入されている第２６のスイッチを備えている、ことを特徴とする請求項１４に記載の増幅回路。
【請求項２３】
前記第１のリセット回路が、前記第５のトランジスタのドレインとゲートとの間に接続されている容量を備えている、ことを特徴とする請求項１３又は２１に記載の増幅回路。
【請求項２４】
前記第２のリセット回路が、前記第６のトランジスタのドレインとゲートとの間に接続されている容量を備えている、ことを特徴とする請求項１４又は２２に記載の増幅回路。
【請求項２５】
前記第１、第３、第４、第９、第１０のスイッチがオン状態とされ、且つ前記第２、第５、第６、第７、第８のスイッチがオフ状態とされる第１の接続状態の始まりの所定のリセット期間、前記第１５のスイッチがオンされ、その後、前記第１５のスイッチがオフされ、前記第１１、第１２のスイッチがオンされ前記充電用増幅段が活性化される、ことを特徴とする請求項１３に記載の増幅回路。
【請求項２６】
前記第１、第３、第４、第９、及び第１０のスイッチがオフ状態とされ、且つ前記第２、第５、第６、第７、及び第８のスイッチがオン状態とされる第２の接続状態の始まりの所定のリセット期間、前記第１６のスイッチがオンされ、その後、前記第１６のスイッチがオフされ、前記第１３、第１４のスイッチがオンされ前記放電用増幅段が活性化される、ことを特徴とする請求項１４に記載の増幅回路。
【請求項２７】
前記第１、第３、第４、第９、第１０のスイッチがオン状態とされ、且つ前記第２、第５、第６、第７、第８のスイッチがオフ状態とされる第１の接続状態では、前記第１１、第１２のスイッチがオン状態とされ、前記第１５のスイッチはオフ状態、前記第２５のスイッチはオン状態とされ、
前記第１、第３、第４、第９、及び第１０のスイッチがオフ状態とされ、且つ前記第２、第５、第６、第７、及び第８のスイッチがオン状態とされる第２の接続状態では、前記第１１、第１２のスイッチはオフ状態とされ、前記第１５のスイッチはオン状態、前記第２５のスイッチはオフ状態とされる、ことを特徴とする請求項２１に記載の増幅回路。
【請求項２８】
前記第１、第３、第４、第９、第１０のスイッチが導通状態とされ、且つ前記第２、第５、第６、第７、第８のスイッチが非導通状態とされる第１の接続状態では、前記第１３、第１４のスイッチがオフ状態とされ、前記第１６のスイッチはオン状態、前記第２６のスイッチはオフ状態とされ、
前記第１、第３、第４、第９、及び第１０のスイッチが非導通状態とされ、且つ前記第２、第５、第６、第７、及び第８のスイッチが導通状態とされる第２の接続状態では、前記第１３、第１４のスイッチがオン状態され、前記第１６のスイッチはオフ状態、前記第２６のスイッチはオン状態とされる、ことを特徴とする請求項２２に記載の増幅回路。
【請求項２９】
前記第１１のスイッチが削除されており、前記第５のトランジスタのソースが、高位側電源をなす前記第１の電源に直接接続されている、ことを特徴とする請求項２７に記載の増幅回路。
【請求項３０】
前記第１６のスイッチが削除されており、前記第６のトランジスタのソースが、低位側電源をなす前記第２の電源に直接接続されている、ことを特徴とする請求項２８に記載の増幅回路。
【請求項３１】
請求項８乃至３０のいずれか一に記載の増幅回路をデータ線を駆動するための駆動回路として備えている、ことを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動回路及び増幅回路及びそれを用いた表示装置に関する。
【０００２】
【従来の技術】
高電位側と低電位側のフルレンジ駆動のために、充電用アンプと放電用アンプの２つのアンプを切り替えて駆動する駆動回路が知られている。しかしながら、この種の駆動回路を、液晶表示装置の駆動回路に用いた場合、トランジスタ特性のばらつき等により、２つのアンプそれぞれで出力偏差が生じる。このため、同一階調の正極性と負極性の電圧振幅差の各出力間のばらつき（振幅差偏差）が大きく、画質が低下する場合があった。なお、振幅差偏差とは、多出力の液晶駆動回路の性能指標の１つであり、同一階調の正極性と負極性の電圧振幅差の各出力間の偏差を意味する。各出力間の振幅差偏差が小さいほど高画質となる。以下、充電用アンプと放電用アンプの２つのアンプを切り替えて駆動する構成の従来の駆動回路について説明する。
【０００３】
図１５は、充電用アンプと放電用アンプの２つのアンプ（増幅回路）を備えた従来の駆動回路の構成の一例を示す図である。すなわち、図１５には、ボルテージフォロワ回路９１０と、ボルテージフォロワ回路９２０を組み合わせた駆動回路が示されている。
【０００４】
ボルテージフォロワ回路９１０は、ソースが共通接続され、定電流源９１５とスイッチ９５１を介して低位側電源（グランド電位）ＶＳＳに接続され、それぞれのゲートに、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔとを差動入力し、差動対をなすｎチャネルトランジスタ９１３、９１４と、ソースがそれぞれ高位側電源ＶＤＤに接続され、ゲートが共通接続され、それぞれのドレインがｎチャネルトランジスタ９１３、９１４のドレインにそれぞれ接続されているｐチャネルトランジスタ９１１、９１２を備えている。ｐチャネルトランジスタ９１２のドレインとソースは互いに接続されており、ｐチャネルトランジスタ９１１、９１２は、カレントミラー回路を構成し、差動対の能動負荷として機能する。さらに、ｐチャネルトランジスタ９１１のドレインとｎチャネルトランジスタ９１３のドレインの接続点（差動対の出力端）にゲートが接続され、ソースがスイッチ９５２を介して高位側電源ＶＤＤに接続されているｐチャネルトランジスタ９１６を備えている。そして、ｐチャネルトランジスタ９１６のドレインと出力端子との接続点と低位側電源ＶＳＳ間には定電流９１７とスイッチ９５３とが直列形態に接続されている。
【０００５】
ボルテージフォロワ回路９２０は、ソースが共通接続され、定電流源９２５とスイッチ９６１を介して高位側電源ＶＤＤに接続され、それぞれのゲートに入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔを差動入力し、差動対をなすｐチャネルトランジスタ９２３、９２４と、ソースがそれぞれ低位側電源ＶＳＳに接続され、ゲートが共通接続され、ドレインがｐチャネルトランジスタ９２３、９２４のドレインにそれぞれ接続されているｎチャネルトランジスタ９２１、９２２を備えている。ｎチャネルトランジスタ９２２のドレインとソースは互いに接続され、ｎチャネルトランジスタ９２１、９２２は、カレントミラー回路を構成し差動対の能動負荷として機能する。さらに、ｎチャネルトランジスタ９２１のドレインとｐチャネルトランジスタ９２３のドレインの接続点にゲートが接続され、ソースがスイッチ９６２を介して低位側電源ＶＳＳに接続されているｎチャネルトランジスタ９２６を備え、ｎチャネルトランジスタ９２６のドレインと出力端子との接続点と高位側電源ＶＤＤ間には、定電流９２７とスイッチ９６３とが直列形態に接続されている。
【０００６】
回路９１０、９２０において、入力端子電圧Ｖｉｎが差動回路の非反転入力端子（トランジスタ９１３、９２３のゲート）に入力され、出力端子電圧Ｖｏｕｔが差動回路の反転入力端子（トランジスタ９１４、９２４のゲート）に入力されており、ボルテージフォロワを構成している。
【０００７】
ボルテージフォロワ回路９１０と９２０におけるスイッチ９５１、９５２、９５３、およびスイッチ９６１、９６２、９６３は、それぞれボルテージフォロワ回路９１０、９２０の動作を制御するスイッチである。
【０００８】
ボルテージフォロワ回路９１０において、出力端子Ｖｏｕｔの放電作用は、電流源９１７により一定の放電能力となっているが、出力端子Ｖｏｕｔの充電作用は、ｐチャネルトランジスタ９１６により高速充電が可能である。
【０００９】
一方、ボルテージフォロワ回路９２０において、出力端子Ｖｏｕｔの充電作用は、電流源９２７により一定の充電能力となっているが、出力端子Ｖｏｕｔの放電作用はｎチャネルトランジスタ９２６により高速放電が可能である。
【００１０】
したがって、駆動回路の出力端子に接続された負荷を、基準レベルに対して、高電位レベルへ駆動するときには、スイッチ９５１、９５２、及び９５３をオンとして、ボルテージフォロワ回路９１０を活性化（動作）させ、低電位レベルへ駆動するときには、スイッチ９６１、９６２、９６３をオンとして、ボルテージフォロワ回路９２０を活性化（動作）させることにより、高速駆動を実現することができる。
【００１１】
また、ボルテージフォロワ回路９１０、９２０は、それぞれ、トランジスタ９１３、９２３がオフするような入力電圧Ｖｉｎに対しては動作しないため、それぞれ単独では、フルレンジ駆動（電源電圧範囲内の全領域の駆動）はできない。そこで、２つのボルテージフォロワ回路９１０、９２０のそれぞれを切り替えて駆動することにより、フルレンジ駆動が可能である。
【００１２】
しかしながら、２つのボルテージフォロワ回路９１０、９２０は、それぞれ製造プロセスに起因する素子特性のばらつきにより出力オフセットを生じる。
【００１３】
出力オフセットの主な要因は、ボルテージフォロワ回路を構成する差動回路の差動対や、カレントミラー回路のペアトランジスタ同士の特性のずれによって生じる場合が多い。
【００１４】
そして、トランジスタの特性のずれは任意に生じるため、２つのボルテージフォロワ回路９１０、９２０の出力オフセットは個別に生じる。そのため、図１５の駆動回路は、２つのボルテージフォロワ回路９１０、９２０を切り替えて駆動したときにオフセットが大きく変化する、という問題が生じる。
【００１５】
特に、液晶表示装置の階調電圧の増幅用アンプなどは、液晶の特性に合わせて設けられた階調レベルの電圧間隔を保つことが階調表示を行うために重要である。このため、このような増幅用アンプ（駆動回路）には、出力オフセットが階調によって余り変化しない、すなわち出力オフセットの階調間の偏差が十分小さいことが求められている。
【００１６】
しかしながら、図１５に示した駆動回路を、液晶表示装置の階調電圧の増幅用アンプとして用いると、２つのボルテージフォロワ回路９１０、９２０を切り替えて駆動したときに、出力オフセットが大きく変化し、階調レベルの電圧間隔を十分保てない場合がある、という問題が生じる。
【００１７】
上記問題点について、図１６を参照して更に詳しく説明する。図１６は、基準レベルに対して、高電位側の高位レベルＶＬ１と低電位側の低位レベルＶＬ２を、図１５の駆動回路で駆動した場合の期待値と、オフセットを含む出力値を示した図である。高位レベルＶＬ１は、ボルテージフォロワ回路９１０で駆動し、低位レベルＶＬ２はボルテージフォロワ回路９２０で駆動するものとし、それぞれのオフセットは、±ΔＶＬ１、±ΔＶＬ２とする。そして、階調レベルの電圧間隔が保たれるかは、２つの階調レベルの振幅差偏差が十分小さいか否かによって判断することができる。
【００１８】
図１６より、２つの電圧レベルＶＬ１、ＶＬ２の振幅差偏差は、
最大振幅差が
｛（ＶＬ１＋ΔＶＬ１）−（ＶＬ２−ΔＶＬ２）｝    …（１）
であり、
最小振幅差が、
｛（ＶＬ１−ΔＶＬ１）−（ＶＬ２＋ΔＶＬ２）｝    …（２）
である。
【００１９】
したがって、振幅差偏差の最大値は、両者の差（式（１）と（２）の差）から次式（３）で与えられる。
｛２×（ΔＶＬ１＋ΔＶＬ２）｝                …（３）
【００２０】
すなわち、図１５の駆動回路において、２つのボルテージフォロワ回路９１０、９２０を切り替えて駆動したときの振幅差偏差は、それぞれのボルテージフォロワ回路のオフセットの絶対値の和の２倍の偏差を取り得る場合があることを示している。
【００２１】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする課題は、振幅差偏差を小さくしながら、フルレンジ駆動が可能であり、消費電力を縮減可能とした差動回路及び増幅回路を提供することにある。
【００２２】
また本発明が解決しようとする課題は、上記回路を表示装置のデータ線駆動回路に用いることにより、画質を向上させる表示装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記課題あるいは他の課題の少なくとも１つを解決する本発明に係る差動回路は、第１のトランジスタ対と、前記第１のトランジスタ対とは導電型の異なる第２のトランジスタ対と、を含み、前記第１のトランジスタ対の出力対は、前記第２のトランジスタ対の出力対にそれぞれ接続されており、前記第１のトランジスタ対の共通テールと第１の電源との間には電流源とスイッチとが並列に接続されており、前記第２のトランジスタ対の共通テールと第２の電源との間には電流源とスイッチとが並列に接続されており、それぞれのトランジスタ対を、入力対から差動入力電圧を受ける差動対と、入力対同士が接続され一方のトランジスタがダイオード接続され前記差動対の負荷となるカレントミラー回路と、に切替え自在とする接続切替手段を備え、前記第１と第２のトランジスタ対のうち一方のトランジスタ対が差動対とされるときに、他方のトランジスタ対はカレントミラー回路とされる。
【００２４】
本発明の他のアスペクトに係る差動回路は、第１導電型の第１のトランジスタ対と、第２導電型の第２のトランジスタ対と、を含み、前記第１のトランジスタ対のドレインは、前記第２のトランジスタ対のドレインにそれぞれ接続されており、前記第１のトランジスタ対の共通接続されたソースと第１の電源との間には、第１電流源と第１のスイッチとが並列に接続されており、前記第２のトランジスタ対の共通接続されたソースと第２の電源との間には、第２の電流源と第２のスイッチとが並列に接続されており、前記第１のトランジスタ対を、ソースが共通接続されて前記第１の電流源を介して前記第１の電源に接続され、ゲートに差動入力電圧を受ける差動対とし、前記第２のトランジスタ対を、ゲート同士が接続され、ソースが前記第２のスイッチを介して前記第２の電源に接続され、一方のトランジスタのゲートとドレインが接続されてなるカレントミラー回路とする第１の接続構成と、前記第２のトランジスタ対を、ソースが共通接続されて前記第２の電流源を介して前記第２の電源に接続され、ゲートに差動入力電圧を受ける差動対とし、前記第１のトランジスタ対を、ゲート同士が接続され、ソースが前記第２のスイッチを介して前記第１の電源に接続され、一方のトランジスタのゲートとドレインが接続されてなるカレントミラー回路とする第２の接続構成と、を取り得るものとし、前記第１の接続構成から前記第２の接続構成、及び、前記第２の接続構成から前記第１の接続構成への切替を制御する接続切替手段を備えている。
【００２５】
本発明において、前記第１のトランジスタ対がｐチャネルトランジスタ対よりなり、前記第２のトランジスタ対がｎチャネルトランジスタ対よりなり、前記第１の電源が高位側電源よりなり、前記第２の電源が低位側電源よりなり、高位側電圧の駆動時には、前記ｎチャネルトランジスタ対を差動対とし、前記ｐチャネルトランジスタ対をカレントミラー回路とし、低位側電圧の駆動時には、前記ｐチャネルトランジスタ対が差動対とし、前記ｎチャネルトランジスタ対をカレントミラー回路とするように、前記接続切替手段の切替を制御する、ことを特徴とする。
【００２６】
上記課題あるいは他の課題の少なくとも１つを解決する本発明の他のアスペクトに係る増幅回路は、上記本発明に係る差動回路と、差動回路の出力信号を受けて出力端子を充電する充電用増幅段と、前記差動回路の出力信号を受けて前記出力端子を放電する放電用増幅段と、を備え、前記出力端子が、前記差動回路の差動入力端子の反転入力端子に帰還入力される。
【００２７】
本発明の他のアスペクトに係る増幅回路は、本発明に係る差動回路を備え、前記差動回路は、入力端子電圧と出力端子電圧とを差動入力し、前記差動回路の出力信号に基づき前記出力端子の充電作用を行う充電回路と、前記入力端子電圧を受けて出力バイアス電圧を制御する第１のバイアス制御手段と、前記出力端子と、低位側電源をなす第２の電源との間に接続され、前記第１のバイアス制御手段から出力されるバイアス電圧を入力とするフォロワトランジスタと、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の放電作用を行うフォロワ型放電回路と、前記差動回路の出力信号に基づき前記出力端子の放電作用を行う放電回路と、前記入力端子電圧を受けて出力バイアス電圧を制御する第２のバイアス制御手段と、高位側電源をなす第１の電源と前記出力端子との間に接続され、前記第２のバイアス制御手段のバイアス電圧を入力とするフォロワトランジスタと、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の充電作用を行うフォロワ型充電回路と、を備えている。
【００２８】
また上記課題あるいは他の課題の少なくとも１つを解決する本発明の他のアスペクトに係る表示装置は、入力端子電圧と出力端子電圧を入力とする本発明に係る差動回路と、前記出力端子の充電及び放電を制御する増幅段を備えた増幅回路をデータ線の駆動回路として備えている。
【００２９】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る差動回路は、第１のトランジスタ対（１０１、１０２）と、前記第１のトランジスタ対とは導電型の異なる第２のトランジスタ対（１０３、１０４）と、を含み、第１のトランジスタ対（１０１、１０２）の出力対は、第２のトランジスタ対の出力対（１０３、１０４）にそれぞれ接続されており、第１のトランジスタ対（１０１、１０２）の共通テールと第１の電源（ＶＤＤ）との間には電流源（１０５）とスイッチ（１１１）とが並列に接続されており、第２のトランジスタ対（１０３、１０４）の共通テールと第２の電源（ＶＳＳ）との間には電流源（１０６）とスイッチ（１２０）とが並列に接続されており、それぞれのトランジスタ対を、入力対から差動入力電圧を受ける差動対と、入力対同士が接続され一方のトランジスタがダイオード接続され前記差動対の負荷となるカレントミラー回路と、に切替え自在とするための手段（１１２〜１１９）を備え、第１と第２のトランジスタ対のうち一方のトランジスタ対が差動対とされるときに、他方のトランジスタ対はカレントミラー回路とされる。
【００３０】
なお、上記回路構成は、ＣＭＯＳプロセスが適用されるほか、バイポーラトランジスタにも適用できる。液晶表示装置の駆動回路の増幅回路として適用する場合、ＭＯＳトランジスタは、多結晶シリコン薄膜トランジスタ（ｐｏｌｙ−ＳｉＴＦＴ）で構成してもよい。ｐｏｌｙ−Ｓｉ  ＴＦＴは、電界効果移動度が高く周辺回路を基板上に集積化できる。また上記構成の差動回路において、トランジスタの出力対は、ＭＯＳトランジスタの場合、ドレインの対であり、バイポーラトランジスタの場合、コレクタの対に対応する。またトランジスタ対の入力対は、ＭＯＳトランジスタの場合、ゲートの対であり、バイポーラトランジスタの場合、ベースの対である。さらに、トランジスタ対の共通テールは、ＭＯＳトランジスタの場合、トランジスタ対の共通接続されたソースであり、バイポーラトランジスタの場合には、トランジスタ対の共通接続されたエミッタである。
【００３１】
本発明は、その好ましい一実施の形態において、ｎチャネルトランジスタペアと、ｐチャネルトランジスタペアとを含み、それぞれのペアが接続切替手段により差動対とカレントミラー対とに切替自在とされており、ペアの一方が差動対となるときに、他方がカレントミラー対となる。ｎチャネル型、ｐチャネル型のそれぞれの導電型（極性）のトランジスタペアは、同一極性のトランジスタ対同士でソースが共通接続され、その共通接続ノード（節点）と電源間に、電流源とスイッチとが並列に接続されている。上記差動回路を用いた増幅回路では、高電位側電圧駆動時には、ｎチャネル差動対入力、低電位側電圧駆動時には、ｐチャネル差動対入力となるように、前記接続切替手段の切替を制御する。
【００３２】
本発明に係る差動回路によれば、ｎチャネル差動対の差動回路と、ｐチャネル差動対の差動回路を切替えた場合でも、安定状態において、素子特性のばらつきによる、ＶｉｎＰとＶｉｎＭのずれの方向（プラス側、マイナス側）を同じにすることができる。そのため、本発明の差動回路を用いた増幅回路は、素子特性のばらつきによる出力オフセットの方向が同じになり、振幅差偏差を抑制することができる。またフルレンジ出力が可能であり、消費電力も小さい。振幅差偏差とは、多出力の液晶駆動回路の性能指標の１つであり、同一階調の正極性と負極性の電圧振幅差の各出力間の偏差を意味する。各出力間の振幅差偏差が小さいほど高画質となる。
【００３３】
本発明に係る差動回路は、好ましくは、ソースが共通接続されたｐ型の第１、第２のトランジスタ（１０１、１０２）と、ドレインがｐチャネル型のトランジスタ対のドレインにそれぞれ接続され、ソースが共通接続されたｎチャネル型の第３、第４のトランジスタ（１０３、１０４）を備え、第１、第２のトランジスタ（１０１、１０２）の共通接続されたソースと第１の電源（ＶＤＤ）との間に、第１のスイッチ（１１１）と第１の電流源（１０５）とが並列に接続され、第３、第４のトランジスタの共通接続されたソースと第２の電源（ＶＳＳ）との間に、第２のスイッチ（１２０）と第２の電流源（１０６）とが並列に接続されている。第１、第２のトランジスタ（１０１、１０２）のそれぞれのゲートの間には、直列形態に接続された第３、第４のスイッチ（１１２、１１３）を備え、第３、第４のトランジスタ（１０３、１０４）のそれぞれのゲートの間には、直列形態に接続された第５、第６のスイッチ（１１８、１１９）を備えている。第１のトランジスタ（１０１）のゲートと第３のスイッチ（１１２）の接続節点と第１の入力端子（１）との間には第７のスイッチ（１１４）を備えている。第２のトランジスタ（１０２）のゲートと第４のスイッチ（１１３）との接続節点と第２の入力端子（２）との間には第８のスイッチ（１１５）を備えている。第３のトランジスタ（１０３）のゲートと第５のスイッチ（１１８）の接続節点と第１の入力端子（１）の間には第９のスイッチ（１１６）を備えている。第４のトランジスタ（１０４）のゲートと第６のスイッチ（１１９）の接続節点と第２の入力端子（２）の間には第１０のスイッチ（１１７）を備えている。そして、第３と第４のスイッチ（１１２、１１３）の接続節点と第５と第６のスイッチ（１１８、１１９）の接続節点とが接続され、これらの共通接続節点は、第２と第４のトランジスタ（１０２、１０４）のドレインの接続節点に接続されている。そして、第１のトランジスタのドレインと第３のトランジスタ（１０３）のドレインの接続節点は、出力端子に接続されている。
【００３４】
本発明に係る差動回路において、第１、第３、第４、第９、及び第１０のスイッチ（１１１、１１２、１１３、１１６、１１７）が導通状態とされ、第２、第５、第６、第７、及び第８のスイッチ（１２０、１１８、１１９、１１４、１１５）が非導通状態とされる第１の接続状態と、第１、第３、第４、第９、及び第１０のスイッチ（１１１、１１２、１１３、１１６、１１７）が非導通状態とされ、前記第２、第５、第６、第７、及び第８のスイッチ（１２０、１１８、１１９、１１４、１１５）が導通状態とされる第２の接続状態とに切替制御される。
【００３５】
本発明に係る差動回路において、図４を参照すると、第１、第３、第４のスイッチ（１１１、１１２、１１３）は、第１の制御信号の反転信号（Ｓ１Ｂ）をゲートに入力する第１導電型のトランジスタよりなり、第２、第５、第６のスイッチ（１２０、１１８、１１９）は、第２の制御信号（Ｓ２）をゲートに入力とする第１導電型のトランジスタよりなり、前記第７、第８のスイッチ（１１４、１１５）が第２の制御信号（Ｓ２）とその反転信号（Ｓ２Ｂ）とをゲートにそれぞれ入力とするＣＭＯＳトランスファゲートよりなり、第９、第１０のスイッチ（１６、１１７）が第１の制御信号（Ｓ１）とその反転信号（Ｓ１Ｂ）とをゲートにそれぞれ入力とするＣＭＯＳトランスファゲートよりなる。
【００３６】
本発明に係る増幅回路（駆動回路）は、図５を参照すると、差動回路の出力（３）に基づき出力端子（２）の充電作用を行う充電用増幅段（５１０）と、前記差動回路の出力（２）に基づき出力端子（２）の放電作用を行う放電用増幅段（５２０）と、を備え、差動回路には、出力端子電圧Ｖｏｕｔがその反転入力端子に帰還入力される。
【００３７】
本発明に係る増幅回路（駆動回路）は、その好ましい一実施の形態において、図８を参照すると、充電用増幅段（２１０）は、前記差動回路の出力信号（３）をゲートに受け、ドレインが出力端子（２）に接続された第５のトランジスタ（２１１）を備え、第５のトランジスタのソースと高位側電源（ＶＤＤ）間にスイッチ（２１３）を備え、第５のトランジスタ（２１１）のドレインと低位側電源（ＶＳＳ）間に、直列に接続されたスイッチ（２１４）と電流源（２１２）を備えている。放電用増幅段（２２０）は、前記差動回路の出力信号（３）をゲートに受け、ドレインが出力端子（２）に接続された第６のトランジスタ（２２１）を備え、第６のトランジスタ（２２１）のソースと低位側電源（ＶＳＳ）間にスイッチ（２２３）を備え、第６のトランジスタ（２２１）のドレインと高位側電源ＶＤＤ間に、直列に接続されたスイッチ（２２４）と電流源（２２２）を備えている。高位側電源（ＶＤＤ）とトランジスタ（２１１）のゲート間に、リセット用のスイッチ（５３１）が接続されている。低位側電源（ＶＳＳ）とトランジスタ（２２１）のゲート間にも、リセット用のスイッチ（５４１）が接続されている。リセット用のスイッチ（５３１）がオンされる期間、トランジスタ（２１１）のゲート電圧（差動回路の出力信号）は、高位側電源電圧ＶＤＤにリセットとされ、トランジスタ（２１１）をオフ状態とし、その間、充電用増幅段（２１０）を非活性とする。リセット用のスイッチ（５４１）がオンされる期間、トランジスタ（２２１）のゲート電圧（差動回路の出力信号）は低位側電源電圧ＶＳＳにリセットされ、トランジスタ（２２１）をオフ状態とし、その間、放電用増幅段（２２０）を非活性とする。
【００３８】
本発明に係る増幅回路（駆動回路）は、その好ましい一実施の形態において、図１０を参照すると、差動回路は、入力端子電圧と出力端子電圧とを差動入力し、この差動回路の出力に基づき前記出力端子の充電作用を行う充電回路（３１１）と、前記入力端子電圧を受けて出力バイアス電圧を制御する第１のバイアス制御手段（トランジスタ４１１、電流源４１４）と、前記出力端子と低位側電源（ＶＳＳ）との間に接続され、前記第１のバイアス制御手段から出力されるバイアス電圧を入力とするフォロワトランジスタ（４１２）と、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の放電作用を行うフォロワ型放電回路（４１０）と、前記差動回路の出力に基づき前記出力端子の放電作用を行う放電回路（３２１）と、前記入力端子電圧を受けて出力バイアス電圧を制御する第２のバイアス制御手段（４２１、電流源４２４）と、高位側電源と前記出力端子との間に接続され、前記第２のバイアス制御手段のバイアス電圧を入力とするフォロワトランジスタ（４２２）と、を備え、前記入力端子電圧と前記出力端子電圧との電圧差に応じ能動素子のフォロワ動作により前記出力端子の充電作用を行うフォロワ型充電回路（４２０）と、を備えている。
【００３９】
より詳細には、本発明に係る増幅回路（駆動回路）は、その好ましい一実施の形態において、図１０を参照すると、高位側電源ＶＤＤと前記出力端子（２）との間に接続され、前記差動回路の出力信号（３）をゲートに入力とする第７のトランジスタ（３１１）を含む充電回路と、出力端子（２）と低位側電源（ＶＳＳ）間に接続されるフォロワ構成の第８のトランジスタ（４１２）と、入力端子（１）と低位側電源（ＶＳＳ）間に挿入され、定電流源（４１４）で駆動され、ゲートが前記フォロワ構成のトランジスタ（４１２）のゲートに接続されるダイオード接続された第９のトランジスタ（４１１）と、を有するフォロワ型放電回路（４１０）を備えている。さらに、低位側電源（ＶＳＳ）と前記出力端子（２）との間に接続され、前記差動回路の出力信号（３）をゲートに入力する第１０のトランジスタ（３２１）を含む放電回路と、出力端子（２）と高位側電源（ＶＤＤ）間に接続されるフォロワ構成の第１１のトランジスタ（４２２）と、高位側電源と入力端子（１）間に挿入され、定電流源（４２４）で駆動され、ゲートが前記フォロワ構成の第１１のトランジスタ（４２２）のゲートに接続されるダイオード接続された第１２のトランジスタ（４２１）と、を有するフォロワ型充電回路（４２０）と、を備えている。充電回路（３１１）と放電回路（３２１）の少なくとも一方は非活性に制御するとともに、前記フォロワ型放電回路（４１０）、及び前記フォロワ型充電回路（４２０）の活性化と非活性化をそれぞれ制御する制御手段と、を備えている。
【００４０】
さらに、第７のトランジスタ（３１１）と高位側電源（ＶＤＤ）の間にスイッチ（５３２）を備え、フォロワ構成の第８のトランジスタ（４１２）と低位側電源間にスイッチ（５５３）を備え、第９のトランジスタ（４１１）と低位側電源間に、定電流源（４１４）と直列に接続されるスイッチ（５５２）を備え、第９のトランジスタ（４１１）と高位側電源間に、スイッチ（５５１）と定電流源（４１３）を備えている。さらに、第１０のトランジスタ（３２１）と低位側電源（ＶＳＳ）の間にスイッチ（５４２）を備え、フォロワ構成の第１１のトランジスタ（４２２）と高位側電源（ＶＤＤ）間にスイッチ（５６３）を備え、第１２のトランジスタ（４２１）と高位側電源（ＶＤＤ）間に、定電流源（４２４）と直列に接続されるスイッチ（５６２）を備え、第１２のトランジスタ（４２１）と低位側電源（ＶＳＳ）間に、スイッチ（５６１）と定電流源（４２３）を備えている。また第７のトランジスタ（３１１）のゲートと高位側電源（ＶＤＤ）の間に前記差動回路の出力信号（３）をリセットするスイッチ（５３１）を備えている。そして、第１０のトランジスタ（３２１）のゲートと低位側電源（ＶＳＳ）の間にも、前記差動回路の出力信号（３）をリセットするスイッチ（５４２）を備えている。
【００４１】
本発明に係る表示回路は、図１４を参照すると、充電用と放電用の増幅段を備えた上記増幅回路を、例えばデータ線を駆動する出力回路（１００）として備えている。
【００４２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の第１の実施例の構成を示す図である。
【００４３】
図１を参照すると、この実施例に係る差動回路は、ｐチャネルトランジスタ対１０１、１０２と、ｎチャネルトランジスタ対１０３、１０４を備え、ｐチャネルトランジスタ対１０１、１０２のソースは共通接続され、その共通接続点（節点）と高位側電源ＶＤＤとの間には、スイッチ１１１と定電流源１０５とが並列に接続されており、ｐチャネルトランジスタ対１０１、１０２のゲート間に直列に接続されたスイッチ１１２、１１３を備え、ｐチャネルトランジスタ対１０１、１０２のドレインとｎチャネルトランジスタ対１０３、１０４のドレインとが互いに接続されている。
【００４４】
ｎチャネルトランジスタ対１０３、１０４のソースは共通接続され、その共通接続点と低位側電源ＶＳＳとの間には、スイッチ１２０と定電流源１０６とが並列に接続されて、ｎチャネルトランジスタ対１０３、１０４のゲート間に直列に接続されたスイッチ１１８、１１９を備えている。さらに、スイッチ１１２とｐチャネルトランジスタ１０１のゲートとの接続点と、スイッチ１１８とｎチャネルトランジスタ１０３のゲートとの接続点との間には直列に接続されたスイッチ１１４と１１６を備えている。スイッチ１１３とｐチャネルトランジスタ１０２のゲートとの接続点と、スイッチ１１９とｎチャネルトランジスタ１０４のゲートとの接続点との間には直列に接続されたスイッチ１１５と１１７を備えている。スイッチ１１３と１１２の接続点は、スイッチ１１８と１１９の接続点と接続され、さらに、ｐチャネルトランジスタ１０２のドレインとｎチャネルトランジスタ１０４のドレインの接続点に接続されている。スイッチ１１４とスイッチ１１６の接続点と、スイッチ１１５とスイッチ１１７の接続点に、差動入力端子ＶｉｎＰ、ＶｉｎＭがそれぞれ接続され、ｐチャネルトランジスタ１０１のドレインとｎチャネルトランジスタ１０３のドレインの接続点が出力端子ｄｆｏｕｔに接続されている。
【００４５】
このように、この実施例に係る差動回路は、ｐチャネルトランジスタ対１０１、１０２と、ｎチャネルトランジスタ対１０３、１０４と、接続切替手段（スイッチ１１１〜１２０）を含み、一方のトランジスタ対が２つの入力電圧ＶｉｎＰ、ＶｉｎＭとを差動入力する差動対となり、他方のトランジスタ対が前記差動対の出力対に入力端と出力端がそれぞれ接続され負荷をなすカレントミラー回路となる構成をなし、接続切替手段により、前記差動対と前記カレントミラー回路の導電型が切替わる。ｐチャネル型とｎチャネル型のトランジスタ対のそれぞれのトランジスタ対が、接続切替手段により、差動対とカレントミラー対とに切替ることが可能であり、一方が差動対となるときに、他方はカレントミラー回路となる。
【００４６】
図２は、この実施例に係る差動回路において、接続切替手段をなす図１の各スイッチの制御の仕方を説明するための図である。図２には、接続切替手段による２つの接続状態（接続切替１、接続切替２）が示されている。
【００４７】
接続切替１では、スイッチ１１１、１１２、１１３、１１６、１１７をオンとし、スイッチ１１４、１１５、１１８、１１９、１２０をオフとする。
【００４８】
このとき、ｎチャネルトランジスタ対１０３、１０４は、共通接続されたソースが電流源１０６に接続されて駆動され、２つの入力電圧ＶｉｎＰ、ＶｉｎＭとをゲートから差動入力する差動対となり、ｐチャネルトランジスタ対１０１、１０２は、ゲートが共通接続され、トランジスタ１０２のドレインとゲートが接続され（ダイオード接続されたトランジスタ１０２はカレントミラーの電流入力側をなす）、差動対の出力対に、入力端と出力端とがそれぞれ接続されて負荷をなすカレントミラー回路となり、差動回路に流れる電流は、電流源１０６によって制御される。
【００４９】
一方、接続切替２では、スイッチ１１１、１１２、１１３、１１６、１１７をオフとし、スイッチ１１４、１１５、１１８、１１９、１２０をオンとする。このときｐチャネルトランジスタ対１０１、１０２が、２つの入力電圧ＶｉｎＰ、ＶｉｎＭとを差動入力する差動対となり、ｎチャネルトランジスタ対１０３、１０４が差動対の出力対に入力端と出力端がそれぞれ接続され負荷をなすカレントミラー回路となり、差動回路に流れる電流は電流源１０５によって制御される。
【００５０】
なお差動回路の出力信号は、トランジスタ１０１のドレインとトランジスタ１０３のドレインの共通接続点より取り出され、接続切替１と接続切替２の接続状態に対して共通である。
また差動回路は、差動対の少なくとも一方のトランジスタがオフする差動入力電圧に対して非活性となるので、安定状態における差動回路が非活性とならないように接続切替１、２を制御するのが好ましい。具体的には接続切替１では、ｎチャネルトランジスタ対１０３、１０４が差動対となるため、低位電源ＶＳＳからｎチャネルトランジスタ対１０３、１０４の閾値電圧分だけ高い電圧を下限としてそれより高電位側の差動入力電圧（ＶｉｎＰ、ＶｉｎＭ）に対して動作させるように制御する。接続切替２では、ｐチャネルトランジスタ対１０１、１０２が差動対となるため、高位電源ＶＤＤからｐチャネルトランジスタ対１０３、１０４の閾値電圧分だけ低い電圧を上限としてそれより低電位側の差動入力電圧（ＶｉｎＰ、ＶｉｎＭ）に対して動作させるように制御する。さらに接続切替電圧Ｖｍを設ける場合は、Ｖｍを上記上限と下限の間の電圧に設定し、Ｖｍ以上の高電位側の差動入力電圧に対して接続切替１の状態とし、Ｖｍ未満の低電位側の差動入力電圧に対して接続切替１の状態となるように切替制御する。
【００５１】
図３（Ａ）、図３（Ｂ）は、図２の接続切替１、２における、図１の等価回路（差動回路の出力端子は省略）である。本発明の差動回路の作用を説明する。なお、トランジスタ対１０１、１０２および１０３、１０４はそれぞれ同極性同士でトランジスタ特性が等しいものとする。また入力電圧ＶｉｎＰは、差動対が動作可能な所定の電圧とし、入力電圧ＶｉｎＭは電位変動が容易な電圧とする。このとき、図３（Ａ）、図３（Ｂ）では、カレントミラー回路により等しいドレイン電流が差動対トランジスタに流れ、差動対トランジスタのゲート・ソース間電圧が等しい状態で安定するため、安定状態ではＶｉｎＰ＝ＶｉｎＭとなる。
【００５２】
次に、本発明の一実施例において、製造プロセス等により、同一極性のトランジスタ対の特性が互いにずれた場合について説明する。ここでは、ｎチャネルトランジスタ１０３の特性が標準特性からずれた場合を例に説明する。
【００５３】
図３（Ｃ）、図３（Ｄ）は、差動対およびカレントミラー回路をなすトランジスタ１０１、１０２、１０３、１０４のそれぞれのゲート・ソース間電圧に対するオン動作領域のドレイン電流特性（Ｉｄｓ−Ｖｇｓ特性）を示した図である。図３（Ｃ）、図３（Ｄ）において、実線は、標準特性、破線は、標準特性から閾値電圧が増加方向にずれたｎチャネルトランジスタ１０３の特性を示している。
【００５４】
接続切替１では、図３（Ａ）、図３（Ｃ）を参照すると、ｐチャネルトランジスタ１０１、１０２がカレントミラー回路を構成し、差動対をなすｎチャネルトランジスタ１０３、１０４に等しいドレイン電Ｉｄｓ１０１、Ｉｄｓ１０２（Ｉｄｓ１０１＝Ｉｄｓ１０２）を供給する。
【００５５】
ｎＭＯＳ差動トランジスタ対１０３、１０４のゲート・ソース間電圧は、それぞれ、ドレイン電流Ｉｄｓ１０１、Ｉｄｓ１０２によって決まる。図３（Ｃ）に示す例では、トランジスタ１０３のゲート・ソース間電圧Ｖｇｓ１０３の方がトランジスタ１０４のゲート・ソース間電圧Ｖｇｓ１０４よりも大きくなるような入力電圧ＶｉｎＭが与えられた状態が、安定状態となる。
【００５６】
このとき、ｎチャネルトランジスタ１０３、１０４のゲート・ソース間電圧の差が入力電圧ＶｉｎＰ、ＶｉｎＭの電圧差となり、以下の関係が成り立つ。
ＶｉｎＰ−ＶｉｎＭ＝Ｖｇｓ１０３−Ｖｇｓ１０４＞０    …（４）
【００５７】
一方、接続切替２では、図３（Ｂ）、図３（Ｄ）を参照すると、ｎチャネルトランジスタ１０３、１０４はカレントミラー回路を構成し、差動対をなすｐチャネルトランジスタ１０１、１０２に異なるドレイン電流Ｉｄｓ１０３、Ｉｄｓ１０４をそれぞれ供給する。ｐＭＯＳ差動トランジスタ対１０１、１０２のゲート・ソース間電圧（それぞれ負の値）は、それぞれドレイン電流Ｉｄｓ１０３、Ｉｄｓ１０４によって決まる。図３（Ｄ）に示す例では、トランジスタ１０２のゲート・ソース間電圧Ｖｇｓ１０２の方がトランジスタ１０１のゲート・ソース間電圧Ｖｇｓ１０１よりも絶対値が大きくなるような入力電圧ＶｉｎＭが与えられた状態が安定状態となる。このとき、ｐチャネルトランジスタ１０１、１０２のゲート・ソース間電圧の差が、入力電圧ＶｉｎＰ、ＶｉｎＭの電圧差となり、以下の関係が成り立つ。
ＶｉｎＰ−ＶｉｎＭ＝Ｖｇｓ１０１−Ｖｇｓ１０２＞０      …（５）
【００５８】
以上より、接続切替１、２の安定状態における入力電圧ＶｉｎＰ、ＶｉｎＭの電圧差（ＶｉｎＰ−ＶｉｎＭ）は、ともに正となる。
【００５９】
これは、ｎチャネルトランジスタ１０３のトランジスタ特性のずれに対して、接続切替１、２における、（ＶｉｎＰ−ＶｉｎＭ）のずれの方向が等しいことを示しており、接続切替による（ＶｉｎＰ−ＶｉｎＭ）のずれの偏差を小さく抑えることができる。
【００６０】
特に、トランジスタ１０１、１０２、１０３、１０４のそれぞれの極性のトランジスタサイズを同じドレイン電流に対するＩｄｓ−Ｖｇｓ特性曲線の傾き（ΔＩｄｓ／ΔＶｇｓの絶対値）が十分等しくなるように設定することで、すなわち極性間のＩｄｓ−Ｖｇｓ特性がほぼ線対称となるように設計することで、接続切替１、２それぞれの（ＶｉｎＰ−ＶｉｎＭ）のずれの大きさを十分等しくすることも可能である。
【００６１】
上述の説明では、ｎチャネルトランジスタ１０３の閾値電圧が増加方向にずれた場合（Ｖｔｎ＋ΔＶｔｎ）を例に挙げて説明したが、トランジスタ１０１、１０２、１０３、１０４のいずれかの素子が標準特性からずれた場合であっても、接続切替１、２における（ＶｉｎＰ−ＶｉｎＭ）のずれの方向は等しくなり、接続切替を行っても、（ＶｉｎＰ−ＶｉｎＭ）のずれの偏差を小さく抑えることができる。
【００６２】
すなわち、本発明の差動回路は、差動対およびカレントミラー回路を構成する４つのトランジスタのいずれかが標準特性からずれた場合でも、接続切替１、２における（ＶｉｎＰ−ＶｉｎＭ）のずれの方向は等しくなり、接続切替を行っても（ＶｉｎＰ−ＶｉｎＭ）のずれの偏差を小さく抑えることができる。
【００６３】
なお、上記したような接続切替ではなく、図３（Ａ）、図３（Ｂ）と同じ構成の２つの差動回路を、別々に用意しておき、それぞれを切り替える場合には、差動対およびカレントミラー回路を構成するトランジスタが８個となる（図１５の従来の回路を参照のこと）。かかる構成においては、トランジスタ特性のずれに対する２つの差動回路の（ＶｉｎＰ−ＶｉｎＭ）のずれの方向が異なる場合が生じ、２つの差動回路の切替による（ＶｉｎＰ−ＶｉｎＭ）のずれの偏差を小さく抑えることはできない。
【００６４】
図４は、本発明の第２の実施例の構成を示す図であり、図１の差動回路の各スイッチを、ＭＯＳトランジスタで構成した一例を示す図である。図４において、スイッチ制御信号Ｓ１、Ｓ２は、ローレベル（Ｌ）またはハイレベル（Ｈ）で制御される。
【００６５】
そして（Ｓ１、Ｓ２）＝（Ｈ、Ｌ）と制御すると接続切替１の状態となり、（Ｓ１、Ｓ２）＝（Ｌ、Ｈ）と制御すると接続切替２の状態となる。なおＳ１Ｂ、Ｓ２ＢはそれぞれＳ１、Ｓ２の反転信号とする。
【００６６】
各スイッチは、接続、遮断が制御できれば、任意のスイッチであってよい。図４では、トランジスタ数が少なく（素子数を縮減）、省面積となり得る構成が示されている。まず、一端が高位側電源ＶＤＤ、低位側電源ＶＳＳと接続されるスイッチ１１１とスイッチ１２０は、それぞれ単体のｐチャネルトランジスタおよびｎチャネルトランジスタで構成することができる。
【００６７】
またスイッチ１１２、１１３も、単体のｐチャネルトランジスタでそれぞれ構成してもよい。この理由は、スイッチ１１２、１１３がオン状態となるのが、接続切替１の状態であり、ｐチャネルトランジスタ１０１、１０２がカレントミラー回路を構成する場合である。そのときのｐチャネルトランジスタ１０１、１０２のゲート電位は、高位側電源電圧ＶＤＤに比較的近い一定の電位となるからである。例えば、電流源１０６の電流値を小さく設定した場合の接続切替１の状態におけるｐチャネルトランジスタ１０１、１０２のゲートと高位側電源端子ＶＤＤとの電位差は、ｐチャネルトランジスタ１０１、１０２の閾値電圧にかなり近い電圧となり、ｐチャネルトランジスタ１０１、１０２のゲート電位は、電源電圧範囲に対して十分高位電源電圧ＶＤＤに近いといえる。したがって、スイッチ１１２、１１３を、単体のｐチャネルトランジスタで構成し、それぞれのゲートに低位側電源電圧ＶＳＳを与えてオンとし、高位側電源電圧ＶＤＤを与えてオフとすれば十分スイッチとして機能させることができる。
【００６８】
同様にして、スイッチ１１８、１１９も単体のｎチャネルトランジスタでそれぞれ構成してもよい。スイッチ１１８、１１９がオン状態となるのが、接続切替２の状態でｎチャネルトランジスタ１０３、１０４がカレントミラー回路を構成する場合で、そのときのｎチャネルトランジスタ１０３、１０４のゲート電位は低位側電源電圧ＶＳＳに比較的近い一定の電位となるからである。
【００６９】
なお、図１のスイッチ１１４、１１５、１１６、１１７は、一端が入力端子１または２に接続されており入力電圧ＶｉｎＰ、ＶｉｎＭが任意の電圧で与えられる場合には、ＣＭＯＳスイッチで構成される。
【００７０】
図４において、電流源１０５は、ソースが高位側電源ＶＤＤに接続され、ゲートにバイアス電圧ＢＩＡＳＰが入力され、ドレインが、トランジスタ１０１と１０２の共通ソースに接続されているｐチャネルトランジスタよりなり、電流源１０６は、ソースが低位側電源ＶＳＳに接続され、ゲートにバイアス電圧ＢＩＡＳＮが入力され、ドレインが、トランジスタ１０３と１０４の共通ソースに接続されているｎチャネルトランジスタよりなる。バイアス電圧ＢＩＡＳＰ、ＢＩＡＳＮは必要に応じてバイアスレベルを変化させてもよい。例えば差動回路を停止させる場合には、（Ｓ１、Ｓ２）＝（Ｌ、Ｌ）としてトランジスタ１１１、１２０をオフさせるとともに、バイアス電圧ＢＩＡＳＰを高位側電源ＶＤＤに切替え電流源トランジスタ１０５を非活性化し、バイアス電圧ＢＩＡＳＮを低位側電源電圧ＶＳＳに切替え、電流源トランジスタ１０６を非活性化して差動回路内部の電流を完全に遮断して電力消費を抑制することもできる。
【００７１】
次に本発明の別の実施例について説明する。図５は、本発明の第３の実施例の構成を示す図である。図５には、図１の差動回路を用いて構成した駆動回路の構成が示されている。すなわち、図５において、トランジスタ１０１、１０２、１０３、１０４、スイッチ１１１〜１２０、電流源１０５、１０６からなる差動回路は、図１に示したものと同一である。また図６は、図５の駆動回路の制御の仕方の一例を示す図である。
【００７２】
図５を参照すると、この駆動回路は、図１に示した差動回路の出力を受けて動作する２つの増幅段５１０、５２０を含む帰還型増幅回路である。図５において、差動回路の２つの入力端子（差動入力端子）には、入力電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力電圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力される。
【００７３】
また増幅段５１０は、出力端子２を速やかに充電する充電用増幅段であり、増幅段５２０は、出力端子２を速やかに放電する放電用増幅段である。なお、充電用増幅段５１０、放電用増幅段５２０の構成については、図８等を参照して、後に説明される。図６を参照して、図５の駆動回路の動作について説明する。
【００７４】
図６において、接続切替１の状態では差動回路のスイッチ１１１、１１２、１１３、１１６、１１７をオンとし、スイッチ１１４、１１５、１１８、１１９、１２０をオフとし、増幅段５１０を活性化（動作可能）、増幅段５２０を非活性化（停止）させる。
【００７５】
そして、出力端子電圧Ｖｏｕｔが所望の電圧より低電位のときに、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔの電圧差に応じた差動回路の動作および増幅段５１０の充電作用により、出力端子電圧Ｖｏｕｔを所望の電圧まで上昇させることができる。
【００７６】
一方、接続切替２の状態では、差動回路のスイッチ１１１、１１２、１１３、１１６、１１７をオフとし、スイッチ１１４、１１５、１１８、１１９、１２０をオンとし、増幅段５１０を非活性化（停止）、増幅段５２０を活性化（動作可能と）する。
【００７７】
そして出力端子電圧Ｖｏｕｔが所望の電圧より高電位のときに、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔの電圧差に応じた差動回路の動作および増幅段５２０の放電作用により、出力端子電圧Ｖｏｕｔを所望の電圧まで低下させることができる。
【００７８】
なお、差動回路の出力が増幅段２１０、２２０に対して共通となっているため、増幅段２１０、２２０のそれぞれの動作開始時に、最適な差動回路の出力電圧が異なる場合には、接続切替１および接続切替２のそれぞれの状態の開始時に、差動回路の出力電圧をそれぞれの最適な電圧にリセットするリセット回路を設けてもよい。
【００７９】
また、図６では所望の電圧を駆動する１出力期間において、接続切替１または接続切替２のいずれかの状態で駆動する場合を示したが、この場合は、高位側電圧と低位側電圧を交互に駆動する応用例等に用いて好適とされる。任意の電圧を任意の順番で駆動する場合などでは、１出力期間の中で、接続切替１と接続切替２を切り替えて駆動してもよい。この場合、少なくとも高位側電圧の安定駆動時には接続切替１の状態とし、低位側電圧の安定駆動時には接続切替２の状態となるように制御する。
【００８０】
図５に示した駆動回路において、差動回路のｐチャネルトランジスタ対１０１、１０２およびｎチャネルトランジスタ対１０３、１０４は、それぞれ同極性同士トランジスタ特性が等しく、接続切替１、２の各状態で、出力端子２に入力電圧Ｖｉｎと等しい電圧をＶｏｕｔとして出力することができるように構成すれば、このとき差動回路の２つの入力端子には、入力端子電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力端子電圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力され、Ｖｉｎ＝Ｖｏｕｔが安定状態となる。
【００８１】
したがって、この場合、図３を参照して説明した事項が、図５に示した駆動回路にもそのまま当てはまり、製造プロセス等により差動回路の同極性トランジスタ対の特性がずれた場合でも、接続切替１、２における、（Ｖｉｎ−Ｖｏｕｔ）のずれの方向は等しくなり、接続切替を行っても、（Ｖｉｎ−Ｖｏｕｔ）のずれの偏差を小さく抑えることができる。
【００８２】
なお、トランジスタ特性のずれは、増幅段５１０、５２０においても生じる場合があるが、これによる影響は十分小さいため、差動回路のトランジスタ対の特性がずれた場合を考慮すれば、作用の説明として十分である。
【００８３】
一方、図１５に示した駆動回路も、出力端子２に入力電圧Ｖｉｎと等しい電圧をＶｏｕｔとして出力することができるボルテージフォロワ回路であるが、ボルテージフォロワ回路９０１、９０２がそれぞれ差動回路を個別に含んで構成されているため、ボルテージフォロワ回路９０１、９０２を切り替えて駆動した場合、トランジスタ特性のずれに対する（Ｖｉｎ−Ｖｏｕｔ）のずれの方向は任意であり、その偏差を小さく抑えることができない。
【００８４】
すなわち、図５の駆動回路は、図１５の駆動回路よりもトランジスタ特性のずれに対する（Ｖｉｎ−Ｖｏｕｔ）のずれの偏差を小さく抑えることができる。特に液晶表示装置の階調電圧の増幅用アンプなどは、液晶の特性に合わせて設けられた階調レベルの電圧間隔を保つことが階調表示を行うために重要である。そのため、このような増幅用アンプ（駆動回路）は、出力オフセットが階調によってあまり変化しない、すなわち出力オフセットの階調間の偏差が十分小さいことが求められている。
【００８５】
その点で、図５に示した駆動回路は、トランジスタ特性のずれに対する、（Ｖｉｎ−Ｖｏｕｔ）のずれの偏差を小さく抑えることができ、液晶表示装置の階調電圧の増幅用アンプなどに好適である。
【００８６】
図７は、図５の駆動回路の動作を説明するための図であり、基準レベルに対して高電位側の高位レベルＶＬ１と低電位側の低位レベルＶＬ２を、図５の駆動回路で駆動した場合の期待値とオフセットを含む出力値を示した図である。図５の駆動回路のトランジスタ特性のずれに対する（Ｖｉｎ−Ｖｏｕｔ）のずれの偏差について、図７を参照して、詳しく説明する。
【００８７】
図７において、期待値はトランジスタ特性のずれがない場合で、Ｖｏｕｔ＝Ｖｉｎであり、オフセットを含む出力値は、トランジスタ特性のずれがある場合のＶｏｕｔである。
【００８８】
接続切替１、２の切り替えによるずれの偏差を評価するため、高位レベルＶＬ１は、図５の駆動回路を接続切替１の状態で駆動し、低位レベルＶＬ２は接続切替２の状態で駆動するものとし、それぞれのオフセットは±ΔＶＬ１、±ΔＶＬ２とする。
【００８９】
階調レベルの電圧間隔が保たれるかは、２つの階調レベルの振幅差偏差が十分小さいかどうかによって判断することができる。
【００９０】
図５の駆動回路では、接続切替１、２における（Ｖｉｎ−Ｖｏｕｔ）のずれの方向は等しいことから、図７における２つの電圧レベルＶＬ１、ＶＬ２の振幅差偏差は、
｛（ＶＬ１＋ΔＶＬ１）−（ＶＬ２＋ΔＶＬ２）｝    …（６）
または
｛（ＶＬ１−ΔＶＬ１）−（ＶＬ２−ΔＶＬ２）｝    …（７）
となる。
【００９１】
したがって、振幅差偏差の最大値は、両者の差の絶対値をとって求められ、次式（８）で与えられる。
｜２×（ΔＶＬ１−ΔＶＬ２）｜              …（８）
【００９２】
すなわち、図５に示した駆動回路において、接続切替１と接続切替２を切り替えて駆動したときの振幅差偏差は、接続切替１、２の各状態において生じるオフセットの絶対値の差の２倍の偏差を取り得る場合があることを示している。
【００９３】
図１６の説明における図１５の駆動回路の振幅差偏差の最大値｛２×（ΔＶＬ１＋ΔＶＬ２）｝（式（３）参照）と比較すると、以下の関係は明らかである。
【００９４】
｜２×（ΔＶＬ１−ΔＶＬ２）｜≦｛２×（ΔＶＬ１＋ΔＶＬ２）｝
…（９）
【００９５】
したがって、図５の駆動回路は、図１５の駆動回路よりも、トランジスタ特性のずれに対する（Ｖｉｎ−Ｖｏｕｔ）のずれの偏差を小さく抑えることができることがわかる。
【００９６】
また、接続切替１、２の各状態のオフセットΔＶＬ１、ΔＶＬ２をできる限り等しくするため、ＰＭＯＳトランジスタ１０１、１０２と、ＮＭＯＳトランジスタ１０３、１０４の極性間のＩｄｓ−Ｖｇｓ（ドレイン電流とゲート・ソース間電圧）特性がほぼ線対称となるように設計すれば、図５の駆動回路は、振幅差偏差を十分小さくすることが可能である。
【００９７】
さらに本発明の別の実施例について説明する。図８は、本発明の第４の実施例の構成を示す図である。図８には、図１の差動回路を用いて構成した駆動回路の構成が示されている。すなわち、図８において、トランジスタ１０１、１０２、１０３、１０４、スイッチ１１１〜１２０、電流源１０５、１０６からなる差動回路は、図１に示したものと同一である。
【００９８】
充電用の増幅段２１０は、差動回路の出力信号３（トランジスタ１０１と１０３のドレインの接続点ノードの電圧）をゲートに受け、ドレインが出力端子２に接続されているｐチャネルトランジスタ２１１と、トランジスタ２１１のソースと、高位側電源ＶＤＤとの間に挿入されているスイッチ２１３と、トランジスタ２１１のドレインと、低位側電源ＶＳＳとの間に、直列形態に接続されている、スイッチ２１４及び電流源２１２と、を備えている。出力端子２（トランジスタ２１１のドレイン出力）とトランジスタ２１１のゲート間には容量Ｃ１が帰還接続されており、出力端子２の立ち上がり電圧波形の波形整形が行われる。そして、高位側電源ＶＤＤとトランジスタ２１１のゲートと間に挿入されたスイッチ５３１を有するリセット回路５３０を備えている。
【００９９】
放電用の増幅段２２０は、差動回路の出力信号をゲートに受け、ドレインが出力端子２に接続されているｎチャネルトランジスタ２２１と、トランジスタ２２１のソースと、低位側電源ＶＳＳ間に挿入されているスイッチ２２３と、トランジスタ２２１のドレインと、高位側電源ＶＤＤとの間に、直列形態に接続されている、スイッチ２２４及び電流源２２２を備えている。出力端子２（トランジスタ２２１のドレイン出力）とトランジスタ２２１のゲート間には容量Ｃ２が帰還接続されており、出力端子２の立ち下がり電圧波形の波形整形が行われる。そして、低位側電源ＶＳＳとトランジスタ２１のゲートとの間に挿入されたスイッチ５４１を有するリセット回路５４０を備えている。
【０１００】
図８において、差動回路の出力端子３は増幅段２１０、２２０に接続され、差動回路の出力に応じて増幅段２１０、２２０が動作し、入力端子電圧Ｖｉｎと等しい電圧を、出力端子２から出力電圧（出力端子電圧）Ｖｏｕｔとして出力することができる。差動回路の２つの入力端子には入力端子電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力端子電圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力され、帰還型増幅回路の構成となっている。
【０１０１】
また差動回路の出力（トランジスタ１０１と１０３のドレインの接続点）は、増幅段２１０と２２０とに対して共通とされている。そして、増幅段２１０、２２０を動作させる前に、差動回路の出力信号３をリセットするリセット回路５３０、５４０を設けている。
【０１０２】
図９は、図８に示した第４の実施例の駆動回路における接続切替１の出力期間と接続切替２の出力期間の各スイッチ制御の実施例を示したものである。以下、図９を参照して、図８の駆動回路の動作について説明する。
【０１０３】
接続切替１の出力期間では、差動回路のスイッチ１１１、１１２、１１３、１１６、１１７をオン、スイッチ１１４、１１５、１１８、１１９、１２０をオフとする。また出力期間の最初に、リセット回路５３０のスイッチ５３１をオンとして、差動回路の出力３を高位電源電圧ＶＤＤに十分短い時間（「リセット期間」という）の間、プリチャージする。図９に、※１）で示すように、このリセット期間は、差動回路の出力３をリセットできるだけの時間でよい。この間、増幅段２１０は、非活性とされる。
【０１０４】
そして、スイッチ５３１をオフとしてリセット期間を終了し、その後、スイッチ２１３、２１４をオンとして、増幅段２１０を活性化（動作）させる。このとき、図８の駆動回路は、図１６のボルテージフォロワ回路９１０（スイッチ９５１、９５２、９５３がオンした状態）と等価となる。したがって、接続切替１の出力期間の駆動回路において、入力端子電圧ＶｉｎがＶｉｎ＞Ｖｏｕｔとなると、差動回路の出力信号電圧が低下して、ｐチャネルトランジスタ２１１がオンとなり、高い充電能力で出力端子電圧ＶｏｕｔをＶｉｎまで高速に引き上げることができる。
【０１０５】
また、入力端子電圧ＶｉｎがＶｉｎ＜Ｖｏｕｔとなると、差動回路の出力信号電圧が上昇して、ｐチャネルトランジスタ２１１がオフとなり、電流源２１２の放電作用より、出力端子電圧ＶｏｕｔをＶｉｎまで引き下げる。
【０１０６】
この実施例のリセット回路５３０は、接続切替１と接続切替２の接続状態の切替の前後での出力ノイズの発生を防ぐ作用効果がある。例えば、接続切替直前に、差動回路の出力電圧が低電位であった場合、接続切替直後に、入力端子電圧Ｖｉｎに関係なく増幅段２１０のｐチャネルトランジスタ２１１が瞬間的にオンとなるため、出力端子電圧Ｖｏｕｔが変化して、出力ノイズが発生する場合がある。
【０１０７】
しかしながら、この実施例においては、リセット回路５３０により、差動回路の出力３を、ｐチャネルトランジスタ２１１がオフ状態となるようにリセットすることで、このような出力ノイズを防ぐことができる。図８では、スイッチ５３１によってリセットを行う例を示したが、他の構成でもよいことは勿論である。差動回路のスイッチ１１１、１１２、１１３、１１６、１１７は、スイッチ２１３、２１４と同期してオンさせても構わない。
【０１０８】
一方、接続切替２の出力期間では、差動回路のスイッチ１１１、１１２、１１３、１１６、１１７をオフ、スイッチ１１４、１１５、１１８、１１９、１２０をオンとする。また出力期間の最初に、リセット回路５４０のスイッチ５４１をオンとして、差動回路の出力３を、低位電源電圧ＶＳＳに十分短いリセット期間の間ディスチャージする。図９に、※１）で示すように、このリセット期間は、差動段の出力をリセットできるだけの時間でよい。この間、増幅段２２０は非活性とされる。
【０１０９】
そして、スイッチ５４１をオフとしてリセット期間を終了し、その後、スイッチ２２３、２２４をオンとして、増幅段２２０を活性化（動作）させる。このとき、図８の駆動回路は、図１５のボルテージフォロワ回路９２０（スイッチ９５１、９５２、９５３がオンした状態）と等価となる。
【０１１０】
したがって、接続切替２の出力期間の図８の駆動回路において、入力端子電圧ＶｉｎがＶｉｎ＜Ｖｏｕｔとなると、差動回路の出力信号電圧が上昇して、ｎチャネルトランジスタ２２１がオンとなり、高い放電能力で、ＶｏｕｔをＶｉｎまで高速に引き下げることができる。
【０１１１】
また、入力端子電圧ＶｉｎがＶｉｎ＞Ｖｏｕｔとなると、差動回路の出力信号電圧が低下し、ｎチャネルトランジスタ２２１がオフとなり、電流源２２２の充電作用より、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで引き上げる。
【０１１２】
この実施例のリセット回路５４０は、接続切替前後の出力ノイズを防ぐ作用効果がある。例えば、接続切替直前に、差動回路の出力電圧が高電位であった場合、接続切替直後に、入力端子電圧Ｖｉｎに関係なく、増幅段２２０のｎチャネルトランジスタ２２１が瞬間的にオンとなるため、Ｖｏｕｔが変化して出力ノイズが発生する場合がある。
【０１１３】
しかしながら、この実施例では、リセット回路５４０により、差動回路の出力３を、ｎチャネルトランジスタ２１１がオフ状態となるようにリセットすることにより、このような出力ノイズを防ぐことができる。なお、図８ではスイッチ５４１でリセットを行う例を示したが、他の構成でもよいことは勿論である。差動回路のスイッチ１１４、１１５、１１８、１１９、１２０は、スイッチ２２３、２２４と同期してオンさせてもよい。
【０１１４】
また図８の駆動回路は、図５の駆動回路と同様の出力特性を有し、製造プロセス等により差動回路のトランジスタ対の特性が標準特性からずれた場合であっても、接続切替１、２における（Ｖｉｎ−Ｖｏｕｔ）のずれの方向は等しく、接続切替を行っても（Ｖｉｎ−Ｖｏｕｔ）のずれの偏差を小さく抑えることが可能である。このため、この駆動回路は、液晶表示装置の階調電圧の増幅用アンプなどに好適である。
【０１１５】
次に、本発明の第５の実施例について説明する。図１０は、本発明の第５の実施例の構成を示す図であり、図５の駆動回路の別の回路構成を示す図である。図１０において、増幅段３１０は、図８の増幅段２１０の電流源２１２とスイッチ２１４を、回路４１０に置き換え、増幅段３２０は、図８の増幅段２２０の電流源２２２とスイッチ２２４を、回路４２０に置き換えて構成したものであり、その他の構成は、図８と同じである。
【０１１６】
図１０を参照すると、差動回路は、入力端子１の電圧（入力端子電圧）Ｖｉｎと出力端子２の電圧（出力端子電圧）Ｖｏｕｔを差動入力する。
【０１１７】
増幅段３１０は、高位側電源ＶＤＤと、出力端子２との間に接続され、前記差動回路の出力信号をゲートに入力とするｐチャネルトランジスタ３１１（充電回路）と、出力端子２と、低位側電源ＶＳＳとの間に接続されるフォロワ構成のｐチャネルトランジスタ４１２と、入力端子１と低位側電源ＶＳＳ間に挿入され、定電流源４１４で駆動され、ゲートがフォロワ構成のトランジスタ４１２のゲートに接続されるダイオード接続されているｐチャネルトランジスタ４１１と、を有するフォロワ型放電回路４１０と、を備えている。さらに、増幅段３１０は、トランジスタ４１２と低位側電源ＶＳＳとの間に挿入されたスイッチ５５３と、トランジスタ４１１と低位側電源ＶＳＳとの間に、定電流源４１４と直列に接続されるスイッチ５５２と、トランジスタ４１１と高位側電源ＶＤＤとの間に、直列形態に接続されているスイッチ４４１及び定電流源４１３と、を備えている。
【０１１８】
増幅段３２０は、低位側電源ＶＳＳと出力端子２との間に接続され、差動回路の出力信号をゲートに入力するｎチャネルトランジスタ３２１（放電回路）と、出力端子２と高位側電源ＶＤＤ間に接続されるフォロワ構成のｎチャネルトランジスタ４２２と、高位側電源ＶＤＤと入力端子１間に挿入され、定電流源４２４で駆動され、ゲートがフォロワ構成のトランジスタ４２３のゲートに接続されるダイオード接続されているｎチャネルトランジスタ４２１と、を有するフォロワ型充電回路４２０と、を備えている。増幅段３２０は、トランジスタ４２２と高位側電源ＶＤＤ間に挿入されるスイッチ５６３と、トランジスタ４２１と高位側電源ＶＤＤとの間に、定電流源４２４と直列に接続されるスイッチ５６２と、トランジスタ４２１と低位側電源ＶＳＳとの間に、直列形態に接続されているスイッチ５６１及び定電流源４２３、を備えている。図１０において、差動回路以外の構成、すなわち差動回路とともに帰還型充電回路を構成するトランジスタ３１１、差動回路とともに帰還型放電回路を構成するトランジスタ３２１、ソースフォロワ放電回路４１０、ソースフォロワ充電回路４２０については、文献（特願２０００−４０２０７９に基づく優先権主張出願特願２００１−３７３３０２、本願出願時未公開）にその詳細が記載されている。
【０１１９】
図１０においても、差動回路の出力端子３は、増幅段３１０、３２０に接続されており、差動回路の出力に応じて、増幅段３１０、３２０が動作し、出力端子２に、入力電圧Ｖｉｎと等しい電圧をＶｏｕｔとして出力することができる。
【０１２０】
差動回路の２つの入力端子には、入力端子電圧Ｖｉｎ（図１では入力電圧ＶｉｎＰ）と出力端子電圧Ｖｏｕｔ（図１では入力電圧ＶｉｎＭ）が入力され、帰還型増幅回路の構成となっている。また差動回路の出力は増幅段３１０、３２０に対して共通となっており、増幅段３１０、３２０を動作させる前に、差動回路の出力をリセットするリセット回路５３０、５４０を設けている。
【０１２１】
ソースフォロワ放電回路４１０は、ダイオード接続されソースに入力端子電圧Ｖｉｎを受けるｐチャネルトランジスタ４１１と、ソースが出力端子２に接続され、ゲートがｐチャネルトランジスタ４１１のゲートに接続され、ドレインがスイッチ５５３を介して低位電源ＶＳＳに接続されたｐチャネルトランジスタ４１２と、を含み、さらにｐチャネルトランジスタ４１１のソースと高位側電源ＶＤＤとの間に、直列に接続されている電流源４１３及びスイッチ５５１と、ｐチャネルトランジスタ４１１のドレインと低位電源ＶＳＳとの間に直列に接続されている電流源４１４及びスイッチ５５２と、を備え、構成されている。
【０１２２】
ソースフォロワ放電回路４１０の動作について以下に簡単に説明する。なお、その詳細は、上記文献（特願２０００−４０２０７９に基づく優先権主張出願特願２００１−３７３３０２）等が参照される。
【０１２３】
ソースフォロワ放電回路４１０の動作は、スイッチ５５１、５５２、５５３で制御され、各スイッチがオンのとき動作可能となり、各スイッチがオフのとき動作は停止する。
【０１２４】
ソースフォロワ放電回路４１０が動作可能な状態において、ｐチャネルトランジスタ４１１、４１２のトランジスタ特性が等しく、電流源４１３、４１４で制御される電流が等しい場合、トランジスタ４１１、４１２のゲート電圧は、入力端子電圧Ｖｉｎからゲート・ソース間電圧だけずれた電圧となる。このとき、Ｖｉｎ＜Ｖｏｕｔであると、ｐチャネルトランジスタ４１２のゲート・ソース間電圧は、閾値電圧よりも大きく、ソースフォロワ動作によるｐチャネルトランジスタ４１２の放電作用により、出力端子電圧Ｖｏｕｔを引き下げる。
【０１２５】
そして出力端子電圧Ｖｏｕｔの低下により、ｐチャネルトランジスタ４１２のゲート・ソース間電圧は小さくなり閾値電圧付近となるところで、放電作用は停止する。ここで、電流源４１３、４１４で制御される電流が十分小さい場合、ｐチャネルトランジスタ４１１のゲート・ソース間電圧も、閾値電圧付近となるため、ｐチャネルトランジスタ４１２のソースフォロワ動作により、出力端子電圧Ｖｏｕｔは入力端子電圧Ｖｉｎ付近まで引き下げられる。
【０１２６】
またＶｉｎ＞Ｖｏｕｔのときは、ｐチャネルトランジスタ４１２のゲート・ソース間電圧は、トランジスタがオフとなる値になるため、出力端子電圧Ｖｏｕｔの変動に寄与しない。
【０１２７】
一方、ソースフォロワ充電回路４２０は、ダイオード接続され、ソースに入力端子電圧Ｖｉｎを受けるｎチャネルトランジスタ４２１と、ソースが出力端子２に接続され、ゲートがｎチャネルトランジスタ４２１のゲートに接続され、ドレインがスイッチ５６３を介して高位側電源ＶＤＤに接続されたｎチャネルトランジスタ４２２と、を含み、さらにｎチャネルトランジスタ４２１のソースと低位電源ＶＳＳとの間に直列に接続されている電流源４２３及びスイッチ５６１と、ｎチャネルトランジスタ４２１のドレインと高位電源ＶＤＤとの間に直列に接続されている電流源４２４及びスイッチ５６２を備えて構成されている。
【０１２８】
ソースフォロワ充電回路４２０の動作について以下に簡単に説明する。ソースフォロワ充電回路４２０の動作はスイッチ５６１、５６２、５６３で制御され、各スイッチがオンのとき動作可能となり、各スイッチがオフのとき動作は停止する。
【０１２９】
ソースフォロワ充電回路４２０が動作可能な状態において、ｎチャネルトランジスタ４２１、４２２のトランジスタ特性が等しく、電流源４２３、４２４で制御される電流が等しい場合、トランジスタ４２１、４２２のゲート電圧は入力端子電圧Ｖｉｎからゲート・ソース間電圧だけずれた電圧となる。このとき、Ｖｉｎ＞Ｖｏｕｔであると、ｎチャネルトランジスタ４２２のゲート・ソース間電圧は閾値電圧よりも大きく、ソースフォロワ動作によるｎチャネルトランジスタ４２２の充電作用により、出力端子電圧Ｖｏｕｔを引き上げる。
【０１３０】
そして、出力端子電圧Ｖｏｕｔの電圧上昇により、ｎチャネルトランジスタ４２２のゲート・ソース間電圧は小さくなり、閾値電圧付近となるところで、充電作用は停止する。ここで、電流源４２３、４２４で制御される電流が十分小さい場合、ｎチャネルトランジスタ４２１のゲート・ソース間電圧も閾値電圧付近となるため、ｎチャネルトランジスタ４２２のソースフォロワ動作により、出力端子電圧Ｖｏｕｔは、入力端子電圧Ｖｉｎ付近まで引き上げられる。
【０１３１】
また、Ｖｉｎ＜Ｖｏｕｔのときは、ｎチャネルトランジスタ４２２のゲート・ソース間電圧はトランジスタがオフとなる値になるため、出力端子電圧Ｖｏｕｔの変動に寄与しない。
【０１３２】
図１１は、図１０に示した駆動回路における接続切替１の出力期間と接続切替２の出力期間の各スイッチ制御の一例を示したものである。以下、図１１を参照して図１０の駆動回路の作用を説明する。
【０１３３】
まず接続切替１の出力期間では、差動回路のスイッチ１１１、１１２、１１３、１１６、１１７をオンとし、スイッチ１１４、１１５、１１８、１１９、１２０をオフとする。
【０１３４】
また出力期間の最初に、リセット回路５３０のスイッチ５３１をオンとして、差動回路の出力３を、高位電源電圧ＶＤＤに十分短いリセット期間に、プリチャージする。
【０１３５】
そして、スイッチ５３１をオフとして、リセット期間を終了し、その後、スイッチ５３２、５５１、５５２、５５３をオンとして、増幅段３１０を動作させる。ここで、入力端子電圧Ｖｉｎが、Ｖｉｎ＞Ｖｏｕｔであると、差動回路の出力が低下して、ｐチャネルトランジスタ３１１がオンとなり、高い充電能力で、出力端子電圧Ｖｏｕｔを、入力端子電圧Ｖｉｎまで、高速に引き上げることができる。
【０１３６】
また入力端子電圧Ｖｉｎが、Ｖｉｎ＜Ｖｏｕｔであると、差動回路の出力３の電圧が上昇して、ｐチャネルトランジスタ３１１がオフとなり、回路４１０の放電作用より、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで引き下げる。
【０１３７】
ソースフォロワ放電回路４１０は、ソースフォロワ放電作用をするため、入力端子電圧Ｖｉｎと出力端子電圧Ｖｏｕｔの電圧差が大きいほど、その放電能力は高く、出力端子電圧Ｖｏｕｔが入力端子電圧Ｖｉｎに近づくにつれて、その放電能力は低下する。
【０１３８】
また、ソースフォロワ放電回路４１０のソースフォロワ放電作用は、ＶｉｎとＶｏｕｔの電圧差に応じて、遅延なく瞬時に動作する。このため、ｐチャネルトランジスタ３１１の高速充電作用が、帰還構成の応答遅延によりオーバーシュートを生じた場合でも、ソースフォロワ放電回路４１０は、速やかに、オーバーシュートを抑え、出力端子電圧ＶｏｕｔをＶｉｎで安定させる作用をもつ。
【０１３９】
したがって、図１０に示した駆動回路は、出力安定化のための位相補償容量を必要としない、もしくは、十分小さい位相補償容量を設けるだけで出力安定化を実現することもできる。
【０１４０】
一方、接続切替２の出力期間では、差動回路のスイッチ１１１、１１２、１１３、１１６、１１７をオフ、スイッチ１１４、１１５、１１８、１１９、１２０をオンとする。また出力期間の最初に、リセット回路５４０のスイッチ５４１をオンとして、差動回路の出力３を低位電源電圧ＶＳＳに十分短いリセット期間の間ディスチャージする。
【０１４１】
そして、スイッチ５４１をオフとしてリセット期間を終了し、その後、スイッチ５４２、５６１、５６２、５６３をオンとして、増幅段３２０を動作させる。
【０１４２】
ここで、入力端子電圧ＶｉｎがＶｉｎ＜Ｖｏｕｔであると、差動回路の出力が上昇してｎチャネルトランジスタ３２１がオンとなり、高い放電能力で、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎまで、高速に引き下げることができる。
【０１４３】
また入力端子電圧ＶｉｎがＶｉｎ＞Ｖｏｕｔであると、差動回路の出力が低下してｎチャネルトランジスタ３２１がオフとなり、ソースフォロワ充電回路４２０の充電作用より、出力端子電圧Ｖｏｕｔを、入力端子電圧Ｖｉｎまで引き上げる。
【０１４４】
ソースフォロワ充電回路４２０は、ソースフォロワ充電作用をするため、ＶｉｎとＶｏｕｔの電圧差が大きいほど充電能力は高く、ＶｏｕｔがＶｉｎに近づくにつれ充電能力は低下する。また、ソースフォロワ充電回路４２０のソースフォロワ充電作用は、ＶｉｎとＶｏｕｔの電圧差に応じて遅延なく瞬時に動作する。このため、ｎチャネルトランジスタ３２１の高速放電作用が、帰還構成の応答遅延によりアンダーシュートを生じた場合でも、ソースフォロワ充電回路４２０は、速やかにアンダーシュートを抑え、出力端子電圧Ｖｏｕｔを入力端子電圧Ｖｉｎで安定させる作用をもつ。
【０１４５】
したがって、図１０に示した駆動回路は、出力安定化のための位相補償容量を必要としない、もしくは十分小さい位相補償容量を設けるだけで出力安定化を実現することもできる。
【０１４６】
このように、ボルテージフォロワ構成において、出力安定化のための位相補償容量を不要としていることは、本発明の主たる特徴の１つをなしている。そして、十分小さい位相補償容量は、専ら波形整形用等に用いられる。
【０１４７】
なお、リセット回路５３０、５４０は、図８の駆動回路と同様の原理で接続切替前後の出力ノイズを防ぐ効果がある。また、差動回路のスイッチ１１１、１１２、１１３、１１６、１１７はスイッチ５３２、５５１、５５２、５５３と同期してオンさせても構わない。同様に差動回路のスイッチ１１４、１１５、１１８、１１９、１２０はスイッチ５４２、５６１、５６２、５６３と同期してオンさせても構わない。
【０１４８】
また図１０に示した駆動回路は、図５の駆動回路と同様の出力特性を有し、製造プロセス等により、差動回路のトランジスタ対の特性が標準特性からずれた場合でも、接続切替１、２における（Ｖｉｎ−Ｖｏｕｔ）のずれの方向は等しく、接続切替を行っても、（Ｖｉｎ−Ｖｏｕｔ）のずれの偏差を小さく抑えることが可能である。このため、図１０に示した駆動回路は、液晶表示装置の階調電圧の増幅用アンプなどに好適である。
【０１４９】
図１２は、図１０に示した駆動回路の変形例を示す図である。図１２において、差動回路以外の構成については、文献（特願２０００−４０２０７９に基づく優先権主張出願特願２００１−３７３３０２）に、その詳細が記載されている。図１２は、図１０に示した構成よりも、素子数を減らしたものであり、図１０の回路４１０を回路４３０に置き換え、図１０の回路４２０を回路４４０に置き換えた構成で、他の構成は図１０と同じである。
【０１５０】
図１２において、図１０に示した素子と同じ作用をする素子の参照符号は同一としている。図１２では、トランジスタ４２１のドレインとソースにドレインとソースがそれぞれ接続されたトランジスタ４１９と、トランジスタ４１１のソースとドレインにソースとドレインがそれぞれ接続された４２９が追加されており、それぞれのトランジスタ４１９、４２９のゲートには、所定のバイアス電圧ＢＮ、ＢＰを印加される。
【０１５１】
図１３は、図１２の駆動回路における接続切替１の出力期間と接続切替２の出力期間の各スイッチ制御の例を示したものである。リセット回路５３０、５４０の制御および作用は図１０、図１１と同様であるので省略し、リセット期間終了後について説明する。接続切替１の出力期間では、リセット期間終了後スイッチ５３２、５５３をオンとしてｐチャネルトランジスタ３１１と回路４３０を動作させる。このときバイアス電圧ＢＮはトランジスタ４１９がオフするように制御し、バイアス電圧ＢＰは高位電源ＶＤＤと入力端子１の間に電流源４２５で制御される電流が流れるように制御する。これにより回路４３０は図１０の回路４１０と等価となる。一方、接続切替２の出力期間では、リセット期間終了後スイッチ５４２、５６３をオンとしてｎチャネルトランジスタ３２１と回路４４０を動作させる。このときバイアス電圧ＢＰはトランジスタ４２９がオフするように制御し、バイアス電圧ＢＮは低位電源ＶＳＳと入力端子１の間に電流源４１５で制御される電流が流れるように制御する。これにより回路４４０は図１０の回路４２０と等価となる。したがって、図１２の駆動回路は、図１０の駆動回路と同様の性能を有する。
【０１５２】
以下では、図８、図１０、図１２に示した、リセット回路５３０、５４０について付言しておく。差動回路の出力３をリセットするリセット回路５３０、５４０は、図８、図１０、図１２に示したスイッチ５３１、５４１以外の構成であってもよい。図１７は、図８に示した第４の実施例をなす増幅回路において、リセット回路５３０、５４０を別の構成とした一変形例を示す図である。なお、図１７に示した回路構成において、リセット回路５３０、５４０以外の構成は、図８に示したものと同一である。
【０１５３】
図１７を参照すると、リセット回路５３０は、高位側電源ＶＤＤと、トランジスタ２１１のゲートと容量Ｃ１の一端との接続点との間に挿入されたスイッチ５３１と、トランジスタ２１１のゲートと容量Ｃ１の一端との接続点と、差動回路の出力端子３との間に挿入されたスイッチ５３３とを備えて構成されている。一方、リセット回路５４０は、低位側電源ＶＳＳとトランジスタ２２１のゲートと容量Ｃ２の一端との接続点との間に挿入されたスイッチ５４１と、トランジスタ２２１のゲートと容量Ｃ１の一端との接続点と差動回路の出力端子３との間に挿入されたスイッチ５４３とを備えて構成されている。スイッチ５３３、５４３は、スイッチ５３１、５４１のオン、オフの切替えによる充電と放電の切替え時に、差動回路の出力３をリセットし、充電と放電の切替え時に、出力端子電圧Ｖｏｕｔの不要な電圧変動を防ぐ作用をもつ。
【０１５４】
図１８は、リセット回路の動作、作用について説明するためのタイミング図であり、図１７のスイッチ１１１〜１２０、２１３〜２１４、５３１、５３３、５４１、５４３のオン・オフ制御の動作タイミングが示されている。このうち、差動回路のスイッチ１１１〜１２０については、図９に示したものと同一の制御が行われるため、その説明を省略する。
【０１５５】
図１８を参照すると、接続切替１の状態では、スイッチ２１３、２１４、５３３、５４１をオンとし、スイッチ２２３、２２４、５３１、５４３をオフとする。これにより、増幅段２１０による充電動作が可能となる。このとき、増幅段２２０は非活性状態とされており、トランジスタ２２１のゲートおよび容量Ｃ２は低位側電源ＶＳＳに放電される。
【０１５６】
一方、接続切替２の状態では、スイッチ２１３、２１４、５３３、５４１をオフとし、スイッチ２２３、２２４、５３１、５４３をオンとする。これにより、増幅段２２０による放電動作が可能となる。このとき、増幅段２１０は非活性状態とされており、トランジスタ２１１のゲートおよび容量Ｃ１は高位側電源ＶＤＤに充電される。
【０１５７】
接続切替１の状態から接続切替２の状態に切り替わるとき（スイッチ５４３がオンし、スイッチ５４１はオフする）、差動回路の出力端子３とトランジスタ２２１のゲートは、接続切替１のときに低位側電源ＶＳＳに放電されていた容量Ｃ２によって、一旦、低位側電源電圧ＶＳＳ付近まで引き下げられ、その後、入力端子電圧Ｖｉｎに応じた放電動作を開始する。したがって、増幅段２２０の動作は、接続切替２の状態への切替前の差動回路の出力端子３の電位に影響されず、非活性の状態から、速やかに動作を開始し、ノイズを発生することはない。
【０１５８】
また、接続切替２の状態から接続切替１の状態に切り替わるときは（スイッチ５３３がオンし、スイッチ５３１はオフする）、差動回路の出力端子３とトランジスタ２１１のゲートは、接続切替２のときに高位側電源ＶＤＤに充電されていた容量Ｃ１によって、一旦、高位側電源電圧ＶＤＤ付近まで引き上げられ、その後、入力端子電圧Ｖｉｎに応じた充電動作を開始する。したがって、増幅段２１０の動作は、接続切替１への切替前の差動回路の出力端子３の電位に影響されず、非活性の状態から速やかに動作を開始し、ノイズを発生することはない。
【０１５９】
また、図１７のリセット回路５３０、５４０は、図１８に示すように、リセット回路のスイッチの制御を、差動回路のスイッチの制御と同期して行うことができる。これにより、制御信号の数を縮減することができる。
【０１６０】
なお、スイッチ２１３とスイッチ５３１は、ともにトランジスタ２１１を非活性とする作用を行っているため、スイッチ２１３を取り去り、トランジスタ２１１のソースを高位側電源ＶＤＤに直接接続する構成としてもよい。同様に、スイッチ２２３とスイッチ５４１は、ともにトランジスタ２２１を非活性とする作用を行っているため、スイッチ２２３を取り去り、トランジスタ２２１のソースを低位側電源ＶＳＳに直接接続する構成としてもよい。
【０１６１】
以上のように、図１７のリセット回路５３０、５４０は、容量Ｃ１、Ｃ２を利用して、接続状態の切替の前後での出力ノイズの発生を防ぐ構成としている。そして、図１０および図１２に示した駆動回路についても、トランジスタ３１１、３２１のゲートに最適な容量をそれぞれ接続する場合などに、図１７に示した回路と同様のリセット回路を適用することができる。あるいは波形整形用の容量を設けていない場合でも、トランジスタ２１１、２２１のサイズが大きく、ゲート容量がある程度大きい場合にも、図１７と同様のリセット回路を適用することができる。
【０１６２】
図１４は、本発明の第６の実施例を説明するための図であり、本発明の駆動回路で多出力の駆動回路を構成した例を示す図である。この実施例は、液晶表示装置の駆動回路として用いることができる。出力回路１００としては、図５、図８、図１０、図１２等で説明した各実施例の駆動回路を用いることができる。制御信号は各駆動回路のスイッチを制御する。参照電圧ＶＨとＶＬ間に設けられた分圧抵抗のタップからアナログ階調電圧が出力され、デコーダ３００と、出力端子群４００と、出力段１００と、を備えて構成される。抵抗ストリング２００の各端子（タップ）から生成した複数の階調電圧の中から、各出力ごとに、映像デジタル信号に応じてデコーダ３００で階調電圧を選択し、出力回路１００で増幅して、出力端子４００に接続されたデータ線を駆動する。出力回路１００において、ｎチャネル差動対の差動回路と、ｐチャネル差動対の差動回路を切替えた場合でも、安定状態において、素子特性のばらつきによる、差動入力電圧のずれの方向を同じにすることができ、素子特性のばらつきによる出力オフセットの方向を同じとし、振幅差偏差を抑制することができ、これにより、表示画質を向上している。
【０１６３】
なお、上記実施例で説明した差動回路、増幅回路（駆動回路）は、ＭＯＳトランジスタで構成されており、液晶表示装置の駆動回路では、例えば多結晶シリコンからなるＭＯＳトランジスタ（ＴＦＴ）で構成してもよい。また、上記実施例で説明した差動回路は、バイポーラトランジスタにも適用できることは勿論である。この場合、高位側電源側のｐチャネルトランジスタ１０１、１０２は、ｐｎｐトランジスタよりなり、低位側電源側のｎチャネルトランジスタ１０３、１０４は、ｎｐｎトランジスタよりなる。上記実施例では、集積回路に適用した例を示したが、２対のトランジスタ対を、差動対とカレントミラーとに切り替える回路構成は、ディスクリート素子構成にも適用できることは勿論である。
【０１６４】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１６５】
【発明の効果】
以上説明したように、本発明によれば、互いに極性の異なる差動回路を切替えた場合でも、安定状態において、素子特性のばらつきによる、差動入力電圧ＶｉｎＰとＶｉｎＭのずれの方向（プラス側、マイナス側）を同じとすることができ、このため、素子特性のばらつきによる出力オフセットの方向が同じとなり、振幅差偏差を抑制することができる、という効果を奏する。
【０１６６】
また、本発明によれば、高位側電圧の駆動時には、ｎチャネルトランジスタ対を差動対とし、ｐチャネルトランジスタ対をカレントミラー回路とし、低位側電圧の駆動時には、ｐチャネルトランジスタ対を差動対とし、ｎチャネルトランジスタ対をカレントミラー回路とするように切替制御することにより、フルレンジ出力が可能である、という効果を奏する。
【０１６７】
さらに本発明によれば、２対のトランジスタ対のうちの一対を差動対又はカレントミラーの一方、他の対を差動対又はカレントミラーの他方と切替える構成としたことより、回路規模を縮減し、低消費電力化を図ることができる、という効果を奏する。
【０１６８】
さらに、本発明によれば、増幅回路の振幅差偏差の最大値を高電位側駆動時と低電位側駆動時の出力オフセットの差の絶対値の２倍程度に抑えている。かかる増幅回路を、表示装置のデータ線の駆動回路に用いることで、表示画質を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の接続切替の制御を示す図である。
【図３】本発明の第１の実施例における接続切替１、２における回路接続及び動作を説明するための図である。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の第３の実施例の構成を示す図である。
【図６】本発明の第３の実施例の接続切替の制御を示す図である。
【図７】本発明の第３の実施例の動作を説明するための図である。
【図８】本発明の第４の実施例の構成を示す図である。
【図９】本発明の第４の実施例のスイッチ制御を示すタイミングチャートである。
【図１０】本発明の第５の実施例の構成を示す図である。
【図１１】本発明の第５の実施例のスイッチ制御を示すタイミングチャートである。
【図１２】本発明の第５の実施例の構成を示す図である。
【図１３】本発明の第６の実施例のスイッチ制御を示すタイミングチャートである。
【図１４】本発明の第６の実施例の構成を示す図である。
【図１５】従来の差動回路の構成を示す図である。
【図１６】従来の差動回路における振幅差偏差を説明するための図である。
【図１７】本発明の第４の実施例の変形例を示す図である。
【図１８】本発明の第４の実施例の変形例のスイッチ制御を示すタイミングチャートである。
【符号の説明】
１  入力端子
２  出力端子
３  差動回路の出力
１００  出力回路
１０１、１０２、２１１、３１１、４１１、４１２、４２９、９１１、９１２、９２３、９２４  ｐチャネルトランジスタ
１０３、１０４、２２１、３２１、４２１、４２２、４１９、９１３、９１４、９２１、９２２  ｎチャネルトランジスタ
１０５、１０６、２１２、２２２、４１３、４１４、４２３、４２４、９１５、９１７、９２５、９２７  定電流源
１１１〜１２０、２１３、２１４、２２３、２２４、５３１、５３２、５４３、５４１、５４２、５４３、５５１、５５２、５５３、５６１、５６２、５６３、９５１、９５２、９５３、９６１、９６２、９６３  スイッチ
２００  抵抗
２１０  増幅段（充電用）
２２０  増幅段（放電用）
３００  スイッチ
３１０  増幅段（充電用）
３２０  増幅段（放電用）
４００  出力端子群
４１０、４３０  ソースフォロワ充電回路
４２０、４４０  ソースフォロワ放電回路
５１０  増幅段（充電用）
５２０  増幅段（放電用）
５３０、５４０  リセット回路
９１０、９２０  ボルテージフォロワ回路
【図１】
0003606264.tif 000002
【図２】
0003606264.tif 000003
【図３】
0003606264.tif 000004
【図４】
0003606264.tif 000005
【図５】
0003606264.tif 000006
【図６】
0003606264.tif 000007
【図７】
0003606264.tif 000008
【図８】
0003606264.tif 000009
【図９】
0003606264.tif 000010
【図１０】
0003606264.tif 000011
【図１１】
0003606264.tif 000012
【図１２】
0003606264.tif 000013
【図１３】
0003606264.tif 000014
【図１４】
0003606264.tif 000015
【図１５】
0003606264.tif 000016
【図１６】
0003606264.tif 000017
【図１７】
0003606264.tif 000018
【図１８】
0003606264.tif 000019