(57)【特許請求の範囲】
【請求項１】
クロック入力、行アドレスを制御する第１の入力、列アドレスを制御する第２の入力、行アドレス及び列アドレスで読み出し又は書き込み対象のメモリセルが特定されるメモリセルアレイ、及び前記メモリセルアレイの列線に出力されたメモリセルのデータを増幅するセンスアンプを備え、
通常動作時に、前記第１の入力を前記クロック入力に同期させた信号が変化して第１の論理レベルになるに伴って、前記行アドレスを前記クロック入力に同期させた信号により選択された行線に接続されたメモリセルのデータを前記センスアンプで増幅し、
引き続いて、前記クロック入力が変化するたびに、前記第１の入力が第１の論理レベルであり、かつ、前記第２の入力が所定の論理レベルであれば、前記列アドレスを前記クロックに同期させた信号により選択された列線に接続されたセンスアンプにより、データの読み出し又は書き込みを行うことを特徴とするＤＲＡＭと、
前記ＤＲＡＭにアクセスするロジック部と、
前記通常動作時に、前記ロジック部が前記ＤＲＡＭにアクセスするための行アドレスと列アドレスとを多重化せずに前記ＤＲＡＭに与える信号選択回路とを備えた集積回路。
【請求項２】
前記信号選択回路は、外部入力端子からのアドレス信号と前記ロジック部からのアドレス信号とのいずれか一方を選択して前記ＤＲＡＭに与えるものであり、前記ＤＲＡＭのテスト時は前記外部入力端子から入力される行アドレス及び列アドレスが時分割多重された信号を前記信号選択回路が選択して前記ＤＲＡＭに与えることを特徴とする請求項１記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）とマイクロコンピュータ又はＡＳＩＣ（特定用途向け集積回路）等のロジック回路をワンチップ化した集積回路、及び、そのバーンインテスト方法に関する。
【０００２】
【従来の技術】
従来の一般的なＤＲＡＭのシステム構成を図１０に示す。この図において、外部からアドレス端子Ａｄに入力されたアドレス信号は、行アドレスバッファ１０２及び列アドレスバッファ１０３を介して行選択回路（行デコーダ）１０４及び列選択回路（列デコーダ）１０５に与えられる。行アドレス信号及び列アドレス信号により選択されたメモリセルアレイ１０６中のメモリセルに対して、データの書き込み又は読み出しが行われる。センスアンプ１０７は、制御信号入力Ｄｉｎに応答してメモリセルアレイ１０６中のメモリセルの微小データ信号を増幅して出力Ｄｏｕｔに出力するセンスアンプである。
【０００３】
図１１は上記のような従来のＤＲＡＭのＥＤＯ(Extended Data Out)方式のページモード読み出し動作のタイミングチャートである。時刻ｈにおいて行アドレス制御信号がＨ（高）レベルからＬ（低）レベルに変化し、アドレスＡｄライン上の行アドレスＲＯＷ１が取り込まれることにより１行分のメモリセルが選択される。次に時刻ｉにおいて列アドレス制御信号がＨレベルからＬレベルに変化し、アドレスＡｄライン上の列アドレスＣＯＬ１が取り込まれることにより列アドレスが選択される。行アドレスＲＯＷ１及び列アドレスＣＯＬ１によって選択されたメモリセルのデータＤ１が出力Ｄｏｕｔに出力される。
【０００４】
次に時刻ｊにおいて、列アドレス制御信号が再びＨレベルからＬレベルに変化すると、アドレスＡｄライン上の列アドレスＣＯＬ２が取り込まれる。この時、行アドレスＲＯＷ１は変化していないので、行アドレスＲＯＷ１及び列アドレスＣＯＬ２で選択されたメモリセルのデータＤ２が出力される。この際、時刻ｊで出力Ｄｏｕｔに出力されていたデータＤ１が閉じられハイ・インピーダンス状態になり、その後、新たに選択されたメモリセルのデータＤ２が出力される。同様にして、同一の行アドレスＲＯＷ１で列アドレスＣＯＬ３、ＣＯＬ４が時刻ｋ、時刻ｍで順次取り込まれ、それに対応して選択されたメモリセルのデータＤ３、Ｄ４が順次出力される。
【０００５】
上記のように、アドレスＡｄを行アドレスと列アドレスとに兼用し、行アドレス制御信号と列アドレス制御信号とを用いて行アドレスと列アドレスとを時分割で与えるアドレス多重化方式が一般的である。この方式によれば、ＤＲＡＭの大容量化に伴って増加するアドレス端子の数を半減することができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の構成では、ページモードでデータの読み出し又は書き込みを行う際、列アドレスを変えるたびに列アドレス制御信号をＨレベルからＬレベルにを変化させなければならず、ＤＲＡＭの入力信号は非同期であるため、ＤＲＡＭ内部の動作タイミング信号の生成が難しいという問題があった。また、従来の構成では、行アドレスと列アドレスとを共通のアドレス入力に多重化して入力しているため、アドレスの制御が難しい。行アドレスと列アドレスを多重化して出力するための回路がロジック部に必要となり、消費電力が増加するという問題もある。
【０００７】
そこで、本発明の目的はＤＲＡＭの外部入力をクロック入力に同期させることにより、ＤＲＡＭのページモードでの読み出し又は書き込みを連続して行う場合のＤＲＡＭの制御を容易にすることにある。
【０００８】
また、ＤＲＡＭとロジック部がワンチップ化された集積回路において、ロジック部がＤＲＡＭのアドレスを制御する通常動作時と、外部からＤＲＡＭのアドレスを直接制御するテスト時とのアドレス制御方法を切り換えることにより、集積回路内部のアドレス制御を容易にして回路を簡素化すると共に消費電力を低減することも本発明の目的である。
【０００９】
【課題を解決するための手段】
本発明の集積回路は、クロック入力、行アドレスを制御する第１の入力、列アドレスを制御する第２の入力、行アドレス及び列アドレスで読み出し又は書き込み対象のメモリセルが特定されるメモリセルアレイ、及びメモリセルアレイの列線に出力されたメモリセルのデータを増幅するセンスアンプを備え、通常動作時に、第１の入力をクロック入力に同期させた信号が変化して第１の論理レベルになるに伴って、行アドレスをクロック入力に同期させた信号により選択された行線に接続されたメモリセルのデータをセンスアンプで増幅し、引き続いて、クロック入力が変化するたびに、第１の入力が第１の論理レベルであり、かつ、第２の入力が所定の論理レベルであれば、列アドレスをクロックに同期させた信号により選択された列線に接続されたセンスアンプにより、データの読み出し又は書き込みを行うことを特徴とするＤＲＡＭと、ＤＲＡＭにアクセスするロジック部と、通常動作時に、ロジック部がＤＲＡＭにアクセスするための行アドレスと列アドレスとを多重化せずにＤＲＡＭに与える信号選択回路とを備えたものである。
【００１０】
上記のような構成によれば、ＤＲＡＭのページモードでの読み出し又は書き込みを連続して行う場合、クロック入力にクロックを与え、例えば、行アドレス制御信号である第１の入力をＬレベル、列アドレス制御信号である第２の入力をＬレベルに設定し、列アドレスをクロック入力に同期させて与えれば、クロック入力が変化するたびに連続してデータの読み出し又は書き込みを行うことができる。第１及び第２の入力の論理レベルが上記の条件を満たさなくなれば、ＤＲＡＭの読み出し又は書き込みは終了する。このようにして、ＤＲＡＭの制御を容易にすることができる。また、行アドレス制御信号である第１の入力、列アドレス制御信号である第２の入力、行アドレス、列アドレス、入力データ、／ライトイネーブル信号がクロック入力に同期化されるため、メモリセルの読み出し、書き込みの制御タイミング信号の立ち上がり、立ち下がりのタイミングをクロック入力のみで生成し、タイミング生成回路を簡単な回路構成で実現することができる。
【００１２】
好ましくは、信号選択回路は、外部入力端子からのアドレス信号とロジック部からのアドレス信号とのいずれか一方を選択してＤＲＡＭに与えるものであり、ＤＲＡＭのテスト時は外部入力端子から入力される行アドレス及び列アドレスが時分割多重された信号を信号選択回路が選択してＤＲＡＭに与える。これにより、テスト時の外部端子数を低減することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
（実施形態１）
図１に、本発明の実施形態１に係る集積回路の構成を示す。集積回路２００は、ＤＲＡＭ１と、ＤＲＡＭ１のバーンインテスト時のテスト信号を発生するバーンインパターン発生回路１１と、マイクロコンピュータ又はロジック回路からなるロジック部１２等をワンチップに集積化したものである。１３は論理積（ＡＮＤ）回路であり、１４、１６はインバータ回路であり、１５は論理和（ＮＯＲ）回路である。３４は信号選択回路であり、ロジック部１２の入力信号を制御すると共に、ＤＲＡＭ１への入力信号を切り替える。１７〜２１、１１５は１入力反転の２入力ＡＮＤ回路であり、２２〜３３、１１３、１１４はセレクタであり、１１６はトライステートバッファである。
【００１８】
図２に、集積回路２００に含まれるＤＲＡＭ１のシステム構成を示す。図２において、２はＤＲＡＭ１の動作を制御する制御回路であり、３は行アドレスを選択する行選択回路、４は列アドレスを選択する列選択回路、５はメモリセルアレイ、６はメモリセルアレイからの微小信号を増幅するセンスアンプ、７はメインアンプである。
【００１９】
図３に、ＤＲＡＭ１の制御回路を示す。図３において、４１〜４３、４８、４９、６４、６７、７１、７７、８１、８５はインバータ回路であり、４４、４７、５２はＤ型フリップフロップ回路（ＤＦＦ）であり、４５はＡＮＤとＮＯＲの複合回路である。５０は行アドレスをラッチする行アドレスラッチであり、５１、６２、６５、６８、６９、７２、７８、８３、８４、１１１はＡＮＤ回路であり、５３は列アドレスをラッチする列アドレスラッチである。５４〜６０、７５、７６、８０、８２、８６は遅延回路であり、６１はＯＲ回路であり、６３はイネーブル端子付きのＤＦＦであり、６６、７０、７９はセットリセット回路であり、７３、７４はバッファであり、８９はＤＲＡＭのタイミング信号をつくるタイミング発生回路であり、１１８は行アドレスと列アドレスを判別して分離する判別回路である。
【００２０】
図４はＤＲＡＭ１のメモリセルアレイ５とその周辺の回路構成を示している。図４において、ＷＬ０〜ＷＬＮは行線であり、ＹＬ０〜ＹＬＭは列線であり、Ｍ００〜ＭＮＭはメモリセルである。Ｔ００〜Ｔ２Ｍはプリチャージ回路、Ｓ０〜ＳＭはセンスアンプ、ＴＧ００〜ＴＧＭ１はデータ線選択ゲート、９３はメインアンプである。９４、９５はデータラッチ用のＤＦＦであり、９６、９７はトライステートバッファであり、９８はトライステートインバータ回路であり、１１２はイネーブル端子付きのＤＦＦである。
【００２１】
以上のように構成された集積回路について、まず通常動作時の信号選択回路の動作を説明する。図１において、通常動作時はテスト信号がＬレベルに設定される。したがって、集積回路２００内部の切り替え信号１とバーンインテスト信号は共にＬレベルに固定され、切り替え信号２はＨレベルに固定される。その結果、ロジック部１２には信号選択回路３４の１入力反転２入力ＡＮＤ回路１７〜２１及び１１５を介して、外部入力端子１〜５の信号及び外部入出力端子からトライステートバッファ１１６を通った信号が入力される。なお、外部入力端子５とその回路は複数ビット分設けられている。外部入出力端子とその回路も複数ビット分設けられている。
【００２２】
また、信号選択回路３４のセレクタ２８〜３２及び１１４がテスト信号によってＡ入力すなわちロジック部１２から出力された信号を選択してＤＲＡＭ１に与える。ＤＲＡＭ１の入力としてロジック部１２の出力信号が選択されるので、第１の入力はロジック部１２からの出力信号である行アドレス制御信号１が選択され、第２の入力はロジック部１２からの出力信号である列アドレス制御信号１が選択され、／ライトイネーブル信号はロジック部１２からの出力信号である／ライトイネーブル信号１が選択され、行アドレスはロジック部１２からの出力信号である第１の行アドレスが選択され、列アドレスはロジック部１２からの出力信号である第１の列アドレスが選択され、データ入力はロジック部１２からの出力信号であるデータ入出力が選択されることになる。なお、信号名の頭に付された「／」は負論理を意味している。ＤＲＡＭ１のクロック入力については、信号選択回路３４のセレクタ２５でＡ入力が選択され、セレクタ３３でＡ入力が選択されるので、ロジック部１２の出力であるクロック１が選択される。
【００２３】
次に、通常動作時のＤＲＡＭの動作について図６及び７のタイミングチャートを参照しながら説明する。まず、ＤＲＡＭ１のページモードでの読み出し動作のタイミングが図６に示されている。時刻ｔ０において、行アドレス制御信号である第１の入力を図３のＤＦＦ４４によりクロックに同期させた信号ＲＡＳＬがＬレベルであるので、図４のＰチャンネル（Ｐｃｈ）トランジスタＴ００〜Ｔ０Ｍ、Ｔ１０〜Ｔ１Ｍ、Ｔ２０〜Ｔ２Ｍがオンになり、ビット線０〜Ｍ、／ビット線０〜Ｍが１／２Ｖｄｄにプリチャージされ、イコライズされる。
【００２４】
時刻ｔ１において、第１の入力をクロックに同期させた信号ＲＡＳＬがＬレベルからＨレベルに立ち上がると、図４のＰｃｈトランジスタＴ００〜Ｔ０Ｍ、Ｔ１０〜Ｔ１Ｍ、Ｔ２０〜Ｔ２Ｍがオフになり、ビット線０〜Ｍ、／ビット線０〜Ｍのプリチャージ、イコライズが停止される。図３の行アドレスラッチ５０は、行アドレスをクロック入力によりラッチし、行アドレス３を出力する。図４において、ＲＡＳＬがＨレベルなので、行アドレス３により選択された行線ＷＬｎがＨレベルになる。図３において、遅延回路１（５４）の出力であるセンスアンプイネーブルが時刻ｔ１から遅延時間ＤＬＹ１後にＨレベルになるに伴って、センスアンプＳ０〜ＳＭが能動状態になり、行線ＷＬｎに接続されたメモリセルのデータがビット線０〜Ｍに読み出され、センスアンプＳ０〜ＳＭで差動増幅される。
【００２５】
時刻ｔ２において、第１の入力と共に第２の入力（列アドレス制御信号）がＬレベルであるため、図３のインバータ４１、４２の出力が共にＨレベルになり、ＡＮＤゲート５１の出力がＨレベルになる。その結果、列アドレスラッチ５３がイネーブルになり、クロックの立ち上がりで列アドレスがラッチされ、ＤＦＦ５２の出力である列フラグがＨレベルになる。
【００２６】
図３の破線で囲まれたタイミング発生回路８９の動作を説明する。時刻ｔ２以前は列フラグがＬレベルであり、ＡＮＤゲート６５の出力がＬレベルであるため、セットリセット回路６６の出力はＬレベルとなる。したがって、データ線プリチャージ信号／ＤＰＲＳがＬレベルになり、Ｐｃｈトランジスタ９０、９１、９２がオンになり、データ線、／データ線共にＶｄｄにプリチャージされ、イコライズされる。
【００２７】
クロック入力が遅延回路２（５５）で遅延時間ＤＬＹ２だけ遅延し、この信号が遅延回路３（５６）とインバータ６４に入力される。列フラグがＨレベルであるのでＡＮＤゲート６５からワンショットパルスが出力され、セットリセット回路６６がセットされる。時刻ｔ２から遅延時間ＤＬＹ２だけ遅れたタイミングで／ＤＰＲＳが立ち上がり、データ線のプリチャージ及びイコライズが解除され、同時に列選択イネーブル信号ＹＬＥＮが立ち上がる。図４において、列アドレス３で選択された列信号であるＹＬｍを列選択回路４がＨレベルにするので、ＮｃｈトランジスタＴＧｍ０、ＴＧｍ１がオンになる。その結果、センスアンプＳｍの出力がデータ線及び／データ線に与えられる。
【００２８】
図３のタイミング発生回路８９において、ＣＬＫＤ１を遅延回路４（５７）で遅延時間ＤＬＹ４だけ遅らせた信号ＣＬＫＤ２が、遅延回路３（５６）とインバータ６７とに入力される。列フラグがＨレベルであるのでＡＮＤゲート６５からＣＬＫＤ２の立ち上がりに同期したワンショットパルスが出力され、セットリセット回路７０がセットされる。ＹＬＥＮの立ち上がりから遅延時間ＤＬＹ４だけ遅れたタイミングでメインアンプイネーブル信号ＭＡＥＮがＬレベルからＨレベルに立ち上がり、メインアンプ９３が動作を開始する。この結果、データ線及び／データ線の差動信号電圧が増幅され出力される。
【００２９】
図３のタイミング発生回路８９において、ＣＬＫＤ２を遅延回路５（５８）で遅延時間ＤＬＹ５だけ遅らせた信号ＣＬＫＤ３が遅延回路３（７６）とインバータ７７とに入力される。列フラグがＨレベルであるので、ＡＮＤゲート７８からＣＬＫＤ２の立ち上がりに同期したワンショットパルスが出力され、セットリセット回路７９がセットされる。ＭＡＥＮ信号の立ち上がりから遅延時間ＤＬＹ５だけ遅れたタイミングでデータラッチクロック１（以下、ＤＣＫ１と略記する）がＬレベルからＨレベルに立ち上がり、ＣＬＫＤ３を遅延回路７（８０）で遅延時間ＤＬＹ７だけ遅らせた信号ＣＬＫＤ４が遅延回路３（８２）とインバータ８１に入力される。列フラグがＨレベルであるので、ＡＮＤゲート８３からＣＬＫＤ４の立ち上がりに同期したワンショットパルスが出力され、セットリセット回路７９がリセットされ、ＤＣＫ１はＨレベルからＬレベルになる。
【００３０】
ＤＣＫ１の立ち上がりでＤＦＦ９４は、メインアンプ９３の出力をラッチする。ＣＬＫＤ３を遅延回路６（５９）で遅延時間ＤＬＹ６だけ遅らせた信号ＣＬＫＤ５が遅延回路３（５６）とインバータ７１に入力され、ＣＬＫＤ５の立ち上がりに同期したワンショットパルスが出力される。セットリセット回路６６、７０がリセットされ、ＭＡＥＮ、ＹＬＥＮ、／ＰＲＳがＨレベルからＬレベルに立ち下がり、メインアンプ７が動作を停止する。次のデータの読み出しに備えてデータ線及び／データ線がプリチャージされ、列信号ＹＬ０〜ＹＬＭがすべてＬレベルになり、ＮｃｈトランジスタＴＧ００〜ＴＧＭ０、ＴＧ０１〜ＴＧＭ１がすべてオフになる。
【００３１】
時刻ｔ３において、図３における列フラグがＨレベル、第１及び第２の入力が共にＬレベル、そして／ライトイネーブル信号３がＨレベルであるので、ＡＮＤ−ＮＯＲ複合ゲート４５の出力がＨレベルになる。インバータ４８の出力がＬレベル、ＯＲゲート６１及びＡＮＤゲート６２の出力が共にがＨレベルであるので、時刻ｔ３においてＤＦＦ６３がＨレベルになると、データ出力イネーブル信号（以下、ＤＯＥＮと略記する）がＬレベルからＨレベルに変化する。
【００３２】
図３のタイミング発生回路８９において、クロック入力を遅延回路８で遅延時間ＤＬＹ８だけ遅らせた信号がＡＮＤゲート８４に入力される。ＤＯＥＮがＨレベルであるため、図６のタイミングチャートに示すように、時刻ｔ３のクロックの立ち上がりから時間ＤＬＹ８だけ遅れたタイミングでデータラッチクロック２（以下、ＤＣＫ２と略記する）がＬレベルからＨレベルに変化する。このタイミングで図４におけるＤＦＦ９４の出力信号をＤＦＦ９５がラッチする。
【００３３】
この時、ＤＯＥＮがＨレベルであるのでＤＦＦ９５の出力はトライステートバッファ９６を通る。この結果、図６のタイミングチャートに示すようにデータＤ１がデータ入出力から出力される。データＤ１に対応する列アドレスＣＯＬ１が時刻ｔ２でクロック入力によってラッチされてから、２クロック後の時刻ｔ４におけるクロックの立ち上がりで、ロジック部１２がデータＤ１を取り込む。これで列アドレスＣＯＬ１に対応するメモリセルのデータの読み出しが完了する。
【００３４】
時刻ｔ３、ｔ４、ｔ５においても、時刻ｔ２の場合と同じようにクロック入力の立ち上がりで第１及び第２の入力が共にＬレベルであり、／ライトイネーブル信号がＨレベルである。したがって、前述したようにクロックの立ち上がりで列アドレスをラッチし、ラッチした列アドレス３で選択されたメモリセルのデータを図６のタイミングチャートに示したように順番にデータ入出力に読み出す。時刻ｔ７において、第１の入力及び第２の入力が共にＨレベルであり、ＡＮＤ・ＮＯＲ複合ゲート４５の出力がＬレベルになるため、ＤＦＦ６３がＬレベルになり、ＤＯＥＮがＬレベルになり、入出力データの出力がハイインピーダンスになる。
【００３５】
つぎに、ＤＲＡＭ１のページモードでの書き込み動作について、図７のタイミングチャートを用いて説明する。時刻ｔ０及びｔ１における動作は前述のページモードでの読み出し動作と同じである。つまり、時刻ｔ０において、行アドレス制御信号である第１の入力を図３のＤＦＦ４４によりクロックに同期させた信号ＲＡＳＬがＬレベルであるため、１／２Ｖｄｄにプリチャージされ、イコライズされる。
【００３６】
時刻ｔ１において、第１の入力をクロックに同期させた信号ＲＡＳＬがＨレベルになるため、ビット線０〜Ｍ、／ビット線０〜Ｍのプリチャージ及びイコライズが停止され、行アドレスラッチ５０は行アドレスをクロック入力によりラッチして行アドレス３を出力する。ＲＡＳＬがＨレベルなので、行アドレス３により選択された行線ＷＬｎがＨレベルになり、図３において、遅延回路１（５４）の出力であるセンスアンプイネーブルが時刻ｔ１より時間ＤＬＹ１後にＨレベルになる。その結果、センスアンプＳ０〜ＳＭが活性化され、ＷＬｎに接続されたメモリセルのデータが、ビット線０〜Ｍに読み出されてセンスアンプＳ０〜ＳＭで差動増幅される。
【００３７】
時刻ｔ２において、第１の入力と共に第２の入力（列アドレス制御信号）がＬレベルであるので、図３のインバータ４１、４２の出力がＨレベルになり、ＡＮＤゲート５１がＨレベルになり、列アドレスラッチ５３がイネーブルになる。時刻ｔ２において、クロックの立ち上がりで列アドレスがラッチされ、ＤＦＦ５２の出力である列フラグがＨレベルになる。同時に、インバータ４３の出力がＤＦＦ４７においてクロックの立ち上がりでラッチされ、／ライトイネーブル信号がＬレベルであるので、ＤＦＦ４７の出力であるライトフラグはＨレベルになり、インバータ８５の出力であるリードフラグはＬレベルになる。インバータ４３の出力がＨレベルでＡＮＤゲート５１の出力がＨレベルであるため、ＡＮＤゲート１１１の出力、つまりライトデータラッチイネーブル信号がＨレベルになる。その結果、クロックの立ち上がりで入力データがラッチされる。／ライトイネーブル信号３がＬレベルであるため、ＡＮＤ・ＮＯＲ複合ゲート４５の出力がＬレベルになり、インバータ４８の出力がＨレベルになり、ＯＲゲート６１の出力がＨレベルになる。ＡＮＤゲート６２の出力がＬレベルであるため、クロックの立ち上がりでＤＦＦ６３の出力、すなわちＤＯＥＮがＬレベルになる。
【００３８】
タイミング発生回路８９の動作を説明する。クロック入力が、遅延回路２（５５）で時間ＤＬＹ２だけ遅れた信号が遅延回路３（５６）とインバータ６４に入力される。列フラグがＨレベルであるのでＡＮＤゲート６５からワンショットパルスが出力され、セットリセット回路６６がセットされる。時刻ｔ２から遅延時間ＤＬＹ２だけ遅れたタイミングで／ＤＰＲＳが立ち上がると、データ線のプリチャージ及びイコライズが解除され、同時に列選択イネーブル信号ＹＬＥＮが立ち上がる。
【００３９】
列選択回路４が列アドレス３で選択された列信号であるＹＬｍがＨレベルになると、ＮｃｈトランジスタＴＧｍ０、ＴＧｍ１がオンになり、センスアンプＳｍの出力がデータ線及び／データ線に与えられる。同時に、ライトフラグがＨレベルであるので、ＡＮＤゲート６９からセットリセット回路６６の出力が出力され、ライト入力イネーブル信号が時刻ｔ２から遅延時間ＤＬＹ２だけ遅れたタイミングでＬレベルからＨレベルに立ち上がる。
【００４０】
ライト入力イネーブル信号がＨレベルになると、図４において、トライステートバッファ９７及びトライステートインバータ９８がイネーブルになり、ＤＦＦ１１２の出力であるデータ入力をラッチした信号の情報電圧でビット線ｍ及び／ビット線ｍが強制的に書き換えられ、メモリセルＭｎｍにこの情報電圧が書き込まれる。リードフラグがＬレベルであるので、タイミング発生回路８９においてＡＮＤゲート７８及びＡＮＤゲート６８がＬレベルになり、セットリセット回路７９及びセットリセット回路７０はセットされない。したがって、ライト動作時はＤＣＫ１及びＭＡＥＮはＬＯＷレベルに固定され、メインアンプ９３は動作を停止する。
【００４１】
また、ＤＯＥＮがＬレベルであるため、ＡＮＤゲート８４がＬレベルになり、ＤＣＫ２はＬレベルに固定される。また、ＣＬＫＤ３を遅延回路６（５９）で遅延時間ＤＬＹ６だけ遅らせた信号ＣＬＫＤ５が遅延回路３（５６）とインバータ７１に入力され、ＣＬＫＤ５の立ち上がりに同期したワンショットパルスが出力される。セットリセット回路６６、７０がリセットされ、ＹＬＥＮ、／ＰＲＳがＨレベルからＬレベルに立ち下がり、次のデータの読み出しに備えてデータ線及び／データ線がプリチャージされ、列信号ＹＬ０〜ＹＬＭがすべてＬレベルになり、ＮｃｈトランジスタＴＧ００〜ＴＧＭ０、ＴＧ０１〜ＴＧＭ１がすべてオフになる。
【００４２】
時刻ｔ３、ｔ４、ｔ５においても時刻ｔ２のときと同じようにクロック入力の立ち上がりにおいて、第１及び第２の入力が共にＬレベルであり、／ライトイネーブル信号がＬレベルであるから、前述したようにクロックの立ち上がりで列アドレスをラッチして、ラッチした列アドレス３で選択されたメモリセルにクロックの立ち上がりでラッチした入力データを書き込む。
【００４３】
以上説明したように、クロック入力がＬレベルからＨレベルに変化したときに、行アドレス制御信号（第１の入力）及び列アドレス制御信号（第２の入力）が共にＬレベルであり、／ライトイネーブル信号がＨレベルであれば、行アドレス及び列アドレスで選択されたメモリセルのデータが読み出される。また、クロック入力がＬレベルからＨレベルに変化したときに、行アドレス制御信号及び列アドレス制御信号が共にＬレベルであり、／ライトイネーブル信号がＬレベルであれば、行アドレス及び列アドレスで選択されたメモリセルにデータが書き込まれる。このようなＤＲＡＭの回路構成としたことにより、ＤＲＡＭのページモードでの読み出し又は書き込みを連続して行う場合、行アドレス制御信号及び列アドレス制御信号を共にＬレベルに設定し、列アドレスをクロック信号に同期させて与えれば、クロック信号が変化する度にデータの読み出し又は書き込みが連続して実行される。したがって、前述した従来の一般的なＤＲＡＭに比べて制御が容易になる。
【００４４】
また、行アドレス制御信号（第１の入力）、列アドレス制御信号（第２の入力）、行アドレス、列アドレス、入力データ、及び／ライトイネーブル信号をクロック入力に同期させ、タイミング発生回路（図３の８９）がメモリセルの読み出し及び書き込みの制御タイミング信号の立ち上がり及び立ち下がりのタイミングをクロック入力のみから生成している。したがって、タイミング生成回路を簡単な回路構成で実現することができる。また信号選択回路（図１の３４）の働きにより、ロジック部１２がＤＲＡＭ１にアクセスする場合は、行アドレスと列アドレスを各別の出力ポートから同時に与えることができるため、アドレス制御を容易にすることができる。つまり、ロジック部で行アドレスと列アドレスを多重化して出力する回路が不要になり、回路の簡素化と消費電力の低減が実現される。
【００４５】
つぎに、上記のようなＤＲＡＭ１を含む集積回路２００のテスト時における信号選択回路３４の動作について説明する。図１において、テスト時は外部から与えるテスト信号がＨレベル、テストモード信号がＬレベルに設定されるので、集積回路２００の内部の切り替え信号１はＨレベルに固定され、バーンインテスト信号と切り替え信号２はＬレベルに固定される。したがって、信号選択回路３４のセレクタ２２〜２４、２６、２７、１１３でＡ入力が選択されるので、外部入力端子１〜３、５の信号及び外部入出力端子からトライステートバッファ１１６を通った信号が選択される。また、セレクタ２８〜３２、１１４はＢ入力、すなわち、セレクタ２２〜２４、２６、２７、１１３の出力信号を選択する。
【００４６】
この結果、ＤＲＡＭ１には外部入力端子１〜３、５、及び外部入出力端子の信号が入力される。つまり、第１の入力として外部入力端子１が選択され、第２の入力として外部入力端子２が選択される。また、／ライトイネーブル信号として外部入力端子３が選択され、行アドレス及び列アドレスとして外部入力端子５が選択され、データ入力として外部入出力端子が選択される。また、セレクタ２５がＢ入力を選択し、セレクタ３３がＡ入力を選択するので、クロック入力として外部入力端子４の信号が選択される。この時ロジック部の入力は、１入力反転２入力ＡＮＤ回路１７〜２１によりＬレベルに固定され、ロジック部は動作しない。
【００４７】
ＤＲＡＭのアドレス入力として、行アドレス及び列アドレスは共に外部入力端子５から入力される。つまり、内蔵ＤＲＡＭ１のテストのために集積回路２００の外部端子数が増加するのを抑えるために、行アドレスと列アドレスを多重化した信号を外部入力端子５から与える。図３の制御回路図及び図８のテスト時の読み出し動作タイミングチャートを用いてＤＲＡＭのテスト時の動作、及び行アドレスと列アドレスを分離する判別回路の動作を説明する。
【００４８】
上述のように、テスト時は外部からの入力でＤＲＡＭの制御を行う。つまり、外部入力端子４から入力されたクロック入力、外部入力端子１から入力された第１の入力、外部入力端子２から入力された第２の入力、外部入力端子３から入力された／ライトイネーブル信号、外部入力端子５から入力された行アドレスと列アドレスを多重化した信号、さらに外部入出力端子から入力されたデータ入力がＤＲＡＭに入力される。
【００４９】
図８に示すように、クロック入力、第１及び第２の入力、／ライトイネーブル信号、そして行アドレスと列アドレスを多重化した信号が入力されたとき、行アドレスラッチイネーブルは、図３の判別回路において第１の入力をインバータ回路４１で反転した信号をＤＦＦ４４でラッチし、さらにインバータ回路４９で反転した信号であるから、時刻ｔ１から少し遅れてＨレベルからＬレベルに変化し、同様に時刻ｔ７から少し遅れてＬレベルからＨレベルに変化する。図３の行アドレスラッチ５０は行アドレスラッチイネーブルがＨレベルのときにクロック入力の立ち上がりでデータを取り込むので、時刻ｔ１で行アドレスのデータＲＯＷ１を取り込む。また、行アドレスラッチイネーブルがＬレベルのときはデータをホールドするので、行アドレス３は時刻ｔ１からｔ８までＲＯＷ１を出力し、行アドレスのみの信号となる。
【００５０】
列アドレスラッチイネーブルは、図３の判別回路１１８において第１の入力をインバータ回路４１で反転した信号と、第２の入力をインバータ回路４２で反転した信号を入力とするＡＮＤ回路５１の出力信号であるので、時刻ｔ１の後に第２の入力がＨレベルからＬレベルに変化した後、ＬレベルからＨレベルに変化し、同様に時刻ｔ６の後に第１の入力がＬレベルからＨレベルに変化した後、ＨレベルからＬレベルに変化する。
【００５１】
列アドレスラッチ５３は列アドレスラッチイネーブルがＨレベルのときにクロック入力の立ち上がりでデータを取り込むので、時刻ｔ２で列アドレスのデータＣＯＬ１を取り込み、時刻ｔ３で列アドレスのデータＣＯＬ２を取り込み、時刻ｔ４で列アドレスのデータＣＯＬ３を取り込み、時刻ｔ５で列アドレスのデータＣＯＬ４を取り込み、時刻ｔ６で列アドレスのデータＣＯＬ５を取り込む。従って、列アドレス３は時刻ｔ２から時刻ｔ７までＣＯＬ１〜ＣＯＬ５を出力し、列アドレスのみの信号となる。このように、行アドレスと列アドレスを多重化した外部入力端子５の信号を判別回路１１８で行アドレスと列アドレスに分離する。その後の動作は通常動作時と同様に行アドレス３と列アドレス３で指定したメモリセルのデータを読み出し、外部入出力端子に出力する。書き込み動作時も同様に判別回路１１８で行アドレスと列アドレスを分離し、メモリセルを指定してデータを書き込む。
【００５２】
以上説明したようにＤＲＡＭテスト時には、行アドレスと列アドレスを多重化した信号を外部から与え、判別回路１１８で行アドレスと列アドレスを分離することにより、内蔵ＤＲＡＭのテストのために集積回路の外部端子数が増加するのを抑えている。
【００５３】
（実施形態２）
図５に、本発明の実施形態２に係る集積回路のバーンインテスト装置３００のシステム構成を示す。図中、４６はバーンインテスト信号発生器であり、ロジック部（マイクロコンピュータ又はロジック回路）のバーンインテスト用パターン信号とＤＲＡＭ用クロック信号及びバーンイン切り替え信号を発生する。ｋ００〜ｋｍｎは複数の集積回路を同時にテストするための複数のソケットであり、バーンインテスト用のバーンインボード１００に搭載されている。
【００５４】
以下、バーンインテスト装置３００を用いて集積回路のバーンインテストを行う方法について説明する。集積回路２００のテストモード信号（図１参照）がバインボード１００上でＨレベルに固定され、バーンインテスト信号発生器４６がバーンイン切替信号をＬレベルにすると、集積回路２００のセレクタ２８〜３２（図１）はＡ入力を選択して出力するため、ロジック部１２の信号によりＤＲＡＭ１が制御されるモードに設定される。バーンインテスト信号発生器４６はバーンインボード１００上のｋ００〜ｋｍｎのソケットにロジック部のバーンイン用テストパターン信号を与え、ＤＲＡＭ用クロック信号を停止して、集積回路２００のロジック部のバーンインテストをＤＲＡＭを使用して行う。
ロジック部のバーンインテストが終了すると、バーンインテスト信号発生器４６は、バーンイン切替信号をＨレベルにして、ロジック部用テストパターン信号発生器を停止し、ＤＲＡＭ用クロック信号をソケットｋ００〜ｋｍｎに印加する。集積回路２００は、テストモード信号がＨレベルに固定されており、バーンイン切り替え信号がＨレベルであるので、ＡＮＤゲート１３の出力がＨレベルになり、バーンインテスト信号がＨレベルになる。その結果、バーンインパターン発生回路１１が動作を開始し、ＮＯＲゲート１５の出力である切り替え信号１がＬレベルになり、兼用端子である外部入力端子１〜５の信号が論理ゲート１７〜２１を介してロジック部１２に入力される。
【００５５】
この時、インバータ１６の出力である切り替え信号２がＨレベルになるため、セレクタ２２〜２７はＢ入力を選択し、セレクタ２８〜３２はＢ入力を選択する。したがって、ＤＲＡＭ１の第１の入力、第２の入力、／ライトイネーブル信号、クロック入力、行アドレス、列アドレス、入力データとして、バーンインパターン発生回路１１の出力信号が与えられる。バーンインパターン発生回路１１は、図９のタイミングチャートに示すように、外部入力端子４から入力されたクロックを分周して得られるクロック２をＤＲＡＭに与え、行アドレス制御信号２、列アドレス制御信号２、ライトイネーブル制御信号２、行アドレス２、列アドレス２、バーンイン入力データを生成する。
【００５６】
最初のライトサイクルで行アドレス２及び列アドレス２で指定したアドレスにバーンイン入力データ（図９ではデータＡ）が書き込まれ、次のリードサイクルで同じアドレスのデータＡが読み出される。リードサイクルが終了すると、列アドレスは変化せずに行アドレスがインクリメントされ、同じように書き込みと読み出しを行う。アドレスをインクリメントしながら全アドレス空間の書き込みと読み出しを繰り返し行い、メモリセルにストレスを印加することによってＤＲＡＭのバーンインテストが行われる。
【００５７】
以上説明したように、本発明のＤＲＡＭ内蔵集積回路はＤＲＡＭテスト用のバーンインパターン発生回路を備えているので、ＤＲＡＭのバーンインテスト時に必要な外部信号はＤＲＡＭ用クロック信号とバーンイン切り替え信号の２本だけでよい。したがって、ロジック部のバーンイン時とＤＲＡＭのバーンイン時とでバーンインボードの仕様をほとんど変える必要が無く、同一のバーンインボードを用いてロジック部とＤＲＡＭのバーンインテストを行うことができる。しかも、バーンイン切り替え信号を用いて、外部からソフトウェアでロジック部のバーンインとＤＲＡＭのバーンインとのモード切替を行うことができるので、テストが効率的になる。
【００５８】
また、バーンイン切り替え信号をＬレベルに設定してロジック部がＤＲＡＭを制御するモードにすれば、ロジック部のバーンインテストをＤＲＡＭを使用して行うことができるので、外部とＤＲＡＭとの間でやりとりする信号が不要になる。ロジック単体でバーンインテストを行う場合に比べてテストピンを削減することができると共に、集積回路に与えるテストパターンを外部で作る必要が無くなる。さらに、内部回路又は外部から予めＤＲＡＭにテストパターンデータを書いておいてロジック部のテストを行えば、外部からテストパターンを与える場合に比べて高速で動作させることができるのでテスト時間が短縮される。
【００５９】
（実施形態３）
つぎに、本発明の実施形態３に係る集積回路のバーンインテストについて説明する。図５においてテストモード信号がＨレベルに固定された状態でバーンインテスト信号発生器４６からのバーンイン切り替え信号をＨレベルに設定すると、図１において集積回路２００のＡＮＤゲート１３の出力がＨレベルになりバーンインテスト信号がＨレベルになる。また、信号選択回路３４において、ＮＯＲゲート１５の出力である切り替え信号１がＬレベルになり、兼用端子である外部入力端子１〜５の信号が論理ゲート１７〜２１を通ってロジック部１２に入力される。
【００６０】
この時、インバータ１６の出力である切り替え信号２がＨレベルになるため、セレクタ２２〜２７はＢ入力を選択し、セレクタ２８〜３２はＢ入力を選択する。この結果、ＤＲＡＭ１の第１の入力、第２の入力、／ライトイネーブル信号、クロック入力、行アドレス、列アドレス、入力データとして、バーンインパターン発生回路１１の出力信号が与えられる。バーンインテスト信号がＨレベルであるので、バーンインパターン発生回路１１は、実施形態２と同様にアドレスをインクリメントしながら全アドレス空間の書き込みと読み出しとを繰り返し行い、メモリセルにストレスを印加することによりＤＲＡＭのバーンインテストが行われる。同時に、バーンインテスト信号発生器４６は、外部入力端子１〜５を含む複数本の信号により、バーンインボード上のソケットＫ００〜ソケットＫｍｎにロジック部のバーンインテストパターンを与える。このようにして、ロジック部１２のバーンインテストと同時にＤＲＡＭのバーンインテストを行う。
【００６１】
以上説明したように、本発明の集積回路２００はＤＲＡＭ用バーンインパターン発生回路を備えているので、ＤＲＡＭのバーンインテスト時に必要な外部信号は、ＤＲＡＭ用クロック信号とバーンイン切り替え信号だけでよい。そこで、信号選択回路３４により外部入力端子１〜５及び外部入出力端子をロジック部で使用できるように切り替えることにより、ＤＲＡＭのバーンインテストと並列にロジック部のバーンインテストを行う場合でも、ＤＲＡＭ用クロック信号とバーンイン切り替え信号とテストモード信号以外のすべての外部端子をロジック部のバーンインテストに用いることができる。このようにして、多くの外部端子が必要なロジック部のバーンインテストをＤＲＡＭのバーンインテストと並列に行うことができる。
【００６２】
半導体の微細化技術の進歩に伴って内蔵するＤＲＡＭの容量及びビット幅が大きくなり、ＤＲＡＭのテスト用の信号本数が多くなり、ＤＲＡＭのテストを行うための兼用端子が多くなったとしても、ロジック部のバーンインテストを行うための外部端子として兼用端子を使用できるので、ＤＲＡＭのバーンインテストと並列にロジック部のバーンインテストを支障無く行うことができる。その結果、バーンイン時のテスト時間を削減することができる。
【００６３】
【発明の効果】
以上説明したように、本発明のＤＲＡＭの回路構成によれば、ページモードでの読み出し又は書き込みを連続して行う場合、行アドレス制御信号をＬレベル、列アドレス制御信号をＬレベルに設定し、列アドレスをクロックに同期して与えれば、クロックが変化するたびに連続してデータの読み出し又は書き込みが行われる。この結果、ＤＲＡＭの制御を容易にすることができる。
【００６４】
また、行アドレス制御信号、列アドレス制御信号、行アドレス、列アドレス、入力データ、／ライトイネーブル信号をクロック入力に同期させるので、メモリセルの読み出し及び書き込みの制御タイミング信号の立ち上がり及び立ち下がりのタイミングをクロック入力のみから生成するタイミング生成回路を簡単な回路構成で実現することができる。
【００６５】
また、本発明のＤＲＡＭ内蔵集積回路によれば、集積回路内部でのアドレス制御を容易にし、ロジック部での回路の簡素化と消費電力の低減を実現しながら、内蔵ＤＲＡＭのテストのために必要な外部入力端子の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る集積回路の構成を示す回路図
【図２】図１の集積回路に内蔵されたＤＲＡＭのシステム構成図
【図３】図１の集積回路における制御回路図
【図４】図１の集積回路におけるメモリセルとその周辺の回路図
【図５】本発明の実施形態２及び実施形態３に係るバーンインテスト装置のシステム構成図
【図６】図１の集積回路の通常動作時におけるＤＲＡＭのページモードでの読み出しタイミングチャート
【図７】図１の集積回路の通常動作時におけるＤＲＡＭのページモードでの書き込みタイミングチャート
【図８】図１の集積回路のテスト時におけるＤＲＡＭの読み出しタイミングチャート
【図９】図５のバーンインテスト装置におけるバーンインパターン発生回路のタイミングチャート
【図１０】従来の一般的なＤＲＡＭのシステム構成図
【図１１】従来のＤＲＡＭのＥＤＯ方式のページモード読み出しタイミング図
【符号の説明】
１  ＤＲＡＭ
２  制御回路
３  行選択回路
４  列選択回路
５  メモリセルアレイ
６  センスアンプ
７  メインアンプ
１１  バーンインパターン発生回路
１２  ロジック部
３４  信号選択回路
４６  バーンインテスト信号発生器
５０  行アドレスラッチ
５３  列アドレスラッチ
８９  タイミング発生回路
１００  バーンインボード
１１８  判別回路
２００  集積回路
３００  バーンインテスト装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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