(57)【特許請求の範囲】
【請求項１】
使用可能な全てのアドレスを使用するダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生装置において、アップカウンティングし、Ｎビットのカウンティングされた値を前記ダイナミックメモリが使用するアドレスとして出力するＮビット２進アップカウンタと、前記Ｎビットのカウンティングされた値を反転して出力する減算手段と、
前記ダイナミックメモリをテストする段階に応じて発生される第１選択信号に応答して前記減算手段の出力及び前記Ｎビットのカウンティングされた値中一つを選択的に前記ダイナミックメモリに出力する第１選択手段とを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生装置。
【請求項２】
前記アドレス発生装置は、
前記第１選択手段から発生される前記行アドレス及び前記列アドレスを第２選択信号に応答して選択的に前記ダイナミックメモリに出力する第２選択手段をさらに具備することを特徴とする請求項１に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項３】
前記アドレス発生装置が前記ダイナミックメモリの前記列アドレスをまず発生させようとする時、前記Ｎビットの２進アップカウンタは、前記Ｎビットカウンティングされた値のMSB の方を前記行アドレスとして出力し、LSB の方を前記列アドレスとして出力することを特徴とする請求項１に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項４】
前記アドレス発生装置が前記ダイナミックメモリの前記行アドレスをまず発生させようとする時、前記Ｎビットの２進アップカウンタは前記Ｎビットカウンティングされた値のLSB の方を前記行アドレスとして出力し、MSB の方を前記列アドレスとして出力することを特徴とする請求項１に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項５】
使用可能な全てのアドレスを使用するダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生装置において、ダウンカウンティングし、Ｎビットのカウンティングされた値を前記ダイナミックメモリが使用するアドレスとして出力するＮビット２進ダウンカウンタと、前記Ｎビットのカウンティングされた値を反転して出力する減算手段と、
前記ダイナミックメモリをテストする段階に応じて発生される第１選択信号に応答して前記減算手段の出力及び前記Ｎビットのカウンティングされた値中一つを選択的に前記ダイナミックメモリに出力する第１選択手段とを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生装置。
【請求項６】
前記アドレス発生装置は、
前記第１選択手段から発生される前記行アドレス及び前記列アドレスを第２選択信号に応答して選択的に前記ダイナミックメモリに出力する第２選択手段をさらに具備することを特徴とする請求項５に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項７】
前記アドレス発生装置が前記ダイナミックメモリの前記列アドレスをまず発生させようとする時、前記Ｎビットの２進ダウンカウンタは前記Ｎビットカウンティングされた値のMSB の方を前記行アドレスとして出力し、LSB の方を前記列アドレスとして出力することを特徴とする請求項５に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項８】
前記アドレス発生装置が前記ダイナミックメモリの前記行アドレスをまず発生させようとする時、前記Ｎビットの２進ダウンカウンタは前記Ｎビットカウンティングされた値のLSB の方を前記行アドレスとして出力し、MSB の方を前記列アドレスとして出力することを特徴とする請求項５に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項９】
使用可能な全てのアドレスのうち上位アドレスの一部を使用しないダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生装置において、
アップカウンティングし、Ｎビットのカウンティングされた値を前記ダイナミックメモリが使用するアドレスとして出力するＮビット２進アップカウンタと、最大アドレスから前記Ｎビットのカウンティングされた値を減算し、Ｎビットの減算された値を出力する減算手段と、
前記ダイナミックメモリをテストする段階に応じて発生される第１選択信号に応答して前記Ｎビットの減算された値及び前記Ｎビットのカウンティングされた値のうち一つを選択的に前記ダイナミックメモリに出力する第１選択手段とを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生装置。
【請求項１０】
前記アドレス発生装置は、
前記第１選択手段から発生される前記行アドレス及び前記列アドレスを第２選択信号に応答して選択的に前記ダイナミックメモリに出力する第２選択手段をさらに具備することを特徴とする請求項９に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項１１】
前記アドレス発生装置が前記ダイナミックメモリの前記列アドレスをまず発生させようとする時、前記Ｎビットの２進アップカウンタは前記Ｎビットカウンティングされた値のMSB の方を前記行アドレスとして出力し、LSB の方を前記列アドレスとして出力することを特徴とする請求項９に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項１２】
前記アドレス発生装置が前記ダイナミックメモリの前記行アドレスをまず発生させようとする時、前記Ｎビットの２進アップカウンタは前記Ｎビットカウンティングされた値のLSB の方を前記行アドレスとして出力し、MSB の方を前記列アドレスとして出力することを特徴とする請求項９に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項１３】
使用可能な全てのアドレスのうち上位アドレスの一部を使用しないダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生装置において、
ダウンカウンティングし、Ｎビットのカウンティングされた値を前記ダイナミックメモリが使用するアドレスとして出力するＮビット２進ダウンカウンタと、最小アドレスから前記Ｎビットのカウンティングされた値を減算し、Ｎビットの減算された値を出力する減算手段と、
前記ダイナミックメモリをテストする段階に応じて発生される第１選択信号に応答して前記Ｎビットの減算された値及び前記Ｎビットのカウンティングされた値中一つを選択的に前記ダイナミックメモリに出力する第１選択手段とを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生装置。
【請求項１４】
前記アドレス発生装置は、
前記第１選択手段から発生される前記行アドレス及び前記列アドレスを第２選択信号に応答して選択的に前記ダイナミックメモリに出力する第２選択手段をさらに具備することを特徴とする請求項１３に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項１５】
前記アドレス発生装置が前記ダイナミックメモリの前記列アドレスをまず発生させようとする時、前記Ｎビットの２進ダウンカウンタは前記Ｎビットカウンティングされた値のMSB の方を前記行アドレスとして出力し、LSB の方を前記列アドレスとして出力することを特徴とする請求項１３に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項１６】
前記アドレス発生装置が前記ダイナミックメモリの前記行アドレスをまず発生させようとする時、前記Ｎビットの２進ダウンカウンタは前記Ｎビットカウンティングされた値のLSB の方を前記行アドレスとして出力し、MSB の方を前記列アドレスとして出力することを特徴とする請求項１３に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項１７】
使用可能な全てのアドレス中、中間に位置するアドレスの一部を使用しないダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生装置において、
アップカウンティングし、Ｎビットのカウンティングされた値を前記ダイナミックメモリが使用するアドレスとして出力するＮビット２進アップカウンタと、前記Ｎビットのカウンティングされた値からMSB の方を反転して出力する第１の減算手段と、
前記ダイナミックメモリから用いられる最大アドレスのLSB の方から前記Ｎビットのカウンティングされた値中LSB の方を減算して出力する第２の減算手段と、
前記第１の減算手段の出力及び前記第２の減算手段の出力を合成するビット合成手段と、
前記ダイナミックメモリをテストする段階に応じて発生される第１選択信号に応答して前記ビット合成手段の出力及び前記Ｎビットのカウンティングされた値中一つを選択的に前記ダイナミックメモリに出力する第１選択手段とを具備し、前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生装置。
【請求項１８】
前記アドレス発生装置は、
前記第１選択手段から発生される前記行アドレス及び前記列アドレスを第２選択信号に応答して選択的に前記ダイナミックメモリに出力する第２選択手段をさらに具備することを特徴とする請求項１７に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項１９】
前記アドレス発生装置が前記ダイナミックメモリの前記列アドレスをまず発生させようとする時、前記Ｎビットの２進アップカウンタは前記Ｎビットカウンティングされた値のMSB の方を前記行アドレスとして出力し、LSB の方を前記列アドレスとして出力することを特徴とする請求項１７に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項２０】
前記アドレス発生装置が前記ダイナミックメモリの前記行アドレスをまず発生させようとする時、前記Ｎビットの２進アップカウンタは前記Ｎビットカウンティングされた値のLSB の方を前記行アドレスとして出力し、MSB の方を前記列アドレスとして出力することを特徴とする請求項１７に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項２１】
使用可能な全てのアドレス中、中間に位置するアドレスの一部を使用しないダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生装置において、
ダウンカウンティングし、Ｎビットのカウンティングされた値を前記ダイナミックメモリが使用するアドレスとして出力するＮビット２進ダウンカウンタと、前記Ｎビットのカウンティングされた値からMSB の方を反転して出力する第１の減算手段と、
前記ダイナミックメモリで用いられる最小アドレスのLSB の方から前記Ｎビットのカウンティングされた値中LSB の方を減算して出力する第２の減算手段と、前記第１の減算手段の出力及び前記第２の減算手段の出力を合成するビット合成手段と、
前記ダイナミックメモリをテストする段階に応じて発生される第１選択信号に応答して前記ビット合成手段の出力及び前記Ｎビットのカウンティングされた値中一つを選択的に前記ダイナミックメモリに出力する第１選択手段とを具備し、前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生装置。
【請求項２２】
前記アドレス発生装置は、
前記第１選択手段から発生される前記行アドレス及び前記列アドレスを第２選択信号に応答して選択的に前記ダイナミックメモリに出力する第２選択手段をさらに具備することを特徴とする請求項２１に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項２３】
前記アドレス発生装置が前記ダイナミックメモリの前記列アドレスをまず発生させようとする時、前記Ｎビットの２進ダウンカウンタは前記Ｎビットカウンティングされた値のMSB の方を前記行アドレスとして出力し、LSB の方を前記列アドレスとして出力することを特徴とする請求項２１に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項２４】
前記アドレス発生装置が前記ダイナミックメモリの前記行アドレスをまず発生させようとする時、前記Ｎビットの２進ダウンカウンタは前記Ｎビットカウンティングされた値のLSB の方を前記行アドレスとして出力し、MSB の方を前記列アドレスとして出力することを特徴とする請求項２１に記載のダイナミックメモリテスト回路のアドレス発生装置。
【請求項２５】
使用可能な全てのアドレスを使用するダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生方法において、
(a) アップカウンティングして前記ダイナミックメモリが使用するＮビットのアドレスを求めるステップと、
(b) カウンティングされた前記Ｎビットのアドレスを反転するステップと、
(c) アドレスを増加させながら前記ダイナミックメモリをテストするか、あるいは減少させながら前記ダイナミックメモリをテストするかを判断するステップと、
(d) 前記アドレスを増加させながら前記ダイナミックメモリをテストしようとする場合、前記Ｎビットのアドレスを、前記ダイナミックメモリをテストするためのアドレスとして発生するステップと、
(e) 前記アドレスを減少させながら前記ダイナミックメモリをテストしようとする場合、前記反転された前記Ｎビットのアドレスを、前記ダイナミックメモリをテストするためのアドレスとして発生するステップとを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生方法。
【請求項２６】
前記アドレス発生方法は、
前記ステップ(e) の後に、前記行アドレスを発生するか前記列アドレスを発生するかを判断するステップと、
前記行アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で行アドレスを選択するステップと、
前記列アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で列アドレスを選択するステップとを、
さらに具備することを特徴とする請求項２５に記載のダイナミックメモリテスト回路のアドレス発生方法。
【請求項２７】
使用可能な全てのアドレスを使用するダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生方法において、
(a) ダウンカウンティングして前記ダイナミックメモリが使用するＮビットのアドレスを求めるステップと、
(b) カウンティングされた前記Ｎビットのアドレスを反転するステップと、
(c) アドレスを増加させながら前記ダイナミックメモリをテストするか、あるいは減少させながら前記ダイナミックメモリをテストするかを判断するステップと、
(d) 前記アドレスを増加させながら前記ダイナミックメモリをテストしようとする場合、反転された前記Ｎビットのアドレスを、前記ダイナミックメモリをテストするためのアドレスとして発生するステップと、
(e) 前記アドレスを減少させながら前記ダイナミックメモリをテストしようとする場合、前記Ｎビットのアドレスを、前記ダイナミックメモリをテストするためのアドレスとして発生するステップとを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生方法。
【請求項２８】
前記アドレス発生方法は、
前記ステップ(e) の後に、前記行アドレスを発生するか前記列アドレスを発生するかを判断するステップと、
前記行アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で行アドレスを選択するステップと、
前記列アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で列アドレスを選択するステップとを、
さらに具備することを特徴とする請求項２７に記載のダイナミックメモリテスト回路のアドレス発生方法。
【請求項２９】
使用可能な全てのアドレスの中で上位アドレスの一部を使用しないダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生方法において、
(a) アップカウンティングして前記ダイナミックメモリが使用するＮビットのアドレスを求めるステップと、
(b) 最大アドレスから前記Ｎビットのアドレスを減算するステップと、
(c) アドレスを増加させながら前記ダイナミックメモリをテストするか、あるいは減少させながら前記ダイナミックメモリをテストするかを判断するステップと、
(d) 前記アドレスを増加させながら前記ダイナミックメモリをテストしようとする場合、前記Ｎビットのアドレスを、前記ダイナミックメモリをテストするためのアドレスとして発生するステップと、
(e) 前記アドレスを減少させながら前記ダイナミックメモリをテストしようとする場合、前記減算された結果を、前記ダイナミックメモリをテストするためのアドレスとして発生するステップとを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生方法。
【請求項３０】
前記アドレス発生方法は、
前記ステップ(e) の後に、前記行アドレスを発生するか前記列アドレスを発生するかを判断するステップと、
前記行アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で行アドレスを選択するステップと、
前記列アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で列アドレスを選択するステップとを、
さらに具備することを特徴とする請求項２９に記載のダイナミックメモリテスト回路のアドレス発生方法。
【請求項３１】
使用可能な全てのアドレスの中で上位アドレスの一部を使用しないダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生方法において、
(a) ダウンカウンティングして前記ダイナミックメモリが使用するＮビットのアドレスを求めるステップと、
(b) 最小アドレスから前記Ｎビットのアドレスを減算するステップと、
(c) アドレスを増加させながら前記ダイナミックメモリをテストするか、あるいは減少させながら前記ダイナミックメモリをテストするかを判断するステップと、
(d) 前記アドレスを増加させながら前記ダイナミックメモリをテストしようとする場合、前記減算された結果を、前記ダイナミックメモリをテストするためのアドレスとして発生するステップと、
(e) 前記アドレスを減少させながら前記ダイナミックメモリをテストしようとする場合、前記Ｎビットのアドレスを、前記ダイナミックメモリをテストするためのアドレスとして発生するステップとを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生方法。
【請求項３２】
前記アドレス発生方法は、
前記ステップ（ｅ）の後に、前記行アドレスを発生するか前記列アドレスを発生するかを判断するステップと、
前記行アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で行アドレスを選択するステップと、
前記列アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で列アドレスを選択するステップとを、
さらに具備することを特徴とする請求項３１に記載のダイナミックメモリテスト回路のアドレス発生方法。
【請求項３３】
使用可能な全てのアドレスの中で中間に位置するアドレスの一部を使用しない前記ダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生方法において、
(a) アップカウンティングして前記ダイナミックメモリが使用するＮビットのアドレスを求めるステップと、
(b) 前記ＮビットのアドレスからMSB の向きを反転するステップと、
(c) 前記ダイナミックメモリで用いられる最大アドレスのLSB の方から前記ＮビットのアドレスのLSB の方を減算するステップと、
(d) 前記反転された結果と前記減算された結果とを合成するステップと、
(e) アドレスを増加させながら前記ダイナミックメモリをテストするか、あるいは減少させながら前記ダイナミックメモリをテストするかを判断するステップと、
(f) 前記アドレスを増加させながら前記ダイナミックメモリをテストしようとする場合、前記Ｎビットのアドレスを、前記ダイナミックメモリをテストするためのアドレスとして発生するステップと、
(g) 前記アドレスを減少させながら前記ダイナミックメモリをテストしようとする場合、前記合成された結果を、前記ダイナミックメモリをテストするためのアドレスとして発生するステップとを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生方法。
【請求項３４】
前記アドレス発生方法は、
前記ステップ(g) の後に、前記行アドレスを発生するか前記列アドレスを発生するかを判断するステップと、
前記行アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で行アドレスを選択するステップと、
前記列アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で列アドレスを選択するステップとを、
さらに具備することを特徴とする請求項３３に記載のダイナミックメモリテスト回路のアドレス発生方法。
【請求項３５】
使用可能な全てのアドレスの中で中間に位置するアドレスの一部を使用しないダイナミックメモリをテストするためのダイナミックメモリテスト回路のアドレス発生方法において、
(a) ダウンカウンティングして前記ダイナミックメモリが使用するＮビットのアドレスを求めるステップと、
(b) 前記ＮビットのアドレスからMSB の方を反転するステップと、
(c) 前記ダイナミックメモリで用いられる最小アドレスのLSB の方から前記ＮビットのアドレスのLSB の方を減算するステップと、
(d) 前記反転された結果と前記減算された結果とを合成するステップと、
(e) アドレスを増加させながら前記ダイナミックメモリをテストするか、あるいは減少させながら前記ダイナミックメモリをテストするかを判断するステップと、
(f) 前記アドレスを増加させながら前記ダイナミックメモリをテストしようとする場合、前記合成された結果を、前記ダイナミックメモリをテストするためのアドレスとして発生するステップと、
(g) 前記アドレスを減少させながら前記ダイナミックメモリをテストしようとする場合、前記Ｎビットのアドレスを、前記ダイナミックメモリをテストするためのアドレスとして発生するステップとを具備し、
前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることを特徴とするダイナミックメモリテスト回路のアドレス発生方法。
【請求項３６】
前記アドレス発生方法は、
前記ステップ(g) の後に、前記行アドレスを発生するか前記列アドレスを発生するかを判断するステップと、
前記行アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で行アドレスを選択するステップと、
前記列アドレスを発生しようとする場合、前記ダイナミックメモリをテストするためのアドレスの中で列アドレスを選択するステップとを、
さらに具備することを特徴とする請求項３５に記載のダイナミックメモリテスト回路のアドレス発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリをテストする装置と方法に係り、特にダイナミックランダムアクセスメモリ（DRAM）に組み込まれたセルフテスト回路のアドレス発生装置及び方法に関する。
【０００２】
【従来の技術】
メモリ組み込みセルフテスト（BIST）とは、メモリに組み込まれたテスト回路を利用して内蔵メモリを試験（テスト）することをいう。DRAM BIST とは、テストしようとするメモリがDRAMの場合のBISTをいう。このBIST回路で用いられるアドレス発生器は、メモリテスト方法によってはアップ／ダウンカウンティング動作を多数遂行する。ところが、アップ／ダウンカウンタを利用してアドレス発生器を設計する場合、アップ／ダウンカウンタの占有面積が大きくなり、その面積の最適化が難しいという問題点がある。
【０００３】
即ち、DRAMとして使用可能な全てのアドレスを使用しないDRAMをテストする場合、アドレスの生成をアップ／ダウンカウンタを利用して行うと、アップ／ダウンカウンタ以外にも追加的な多くの回路を必要とするだけでなく、アドレス発生器を含むBIST回路の、最適化された面積を求めるのが難しくなるという問題点がある。
【０００４】
また、DRAMとして使用可能な全てのアドレスを使用しない場合、アップ／ダウンカウンタを利用してアドレス発生器を設計したり、アップカウンタ及びダウンカウンタを利用してアドレス発生器を設計する場合、DRAMの行アドレスと列アドレスの各々に対してカウンタを用意しなければならないという問題点がある。
【０００５】
その上、アップ／ダウンカウンタまたはアップカウンタとダウンカウンタとを制御する後述するBIST制御部のハードウェアが複雑になるという問題点がある。
【０００６】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする第１の技術的課題は、使用可能な全てのアドレスを使用するダイナミックメモリをテストするためのアドレスを簡単に発生するダイナミックメモリテスト回路のアドレス発生装置を提供することにある。
【０００７】
また、本発明が解決しようとする第２の技術的課題は、使用可能な全てのアドレスの中で上位アドレスの一部を使用しないダイナミックメモリをテストするためのアドレスを簡単に発生するダイナミックメモリテスト回路のアドレス発生装置を提供することにある。
【０００８】
さらに、本発明が解決しようとする第３の技術的課題は、使用可能な全てのアドレスの中で中間アドレスの一部を使用しないダイナミックメモリをテストするためのアドレスを簡単に発生するダイナミックメモリテスト回路のアドレス発生装置を提供することにある。
【０００９】
さらに、本発明が解決しようとする第４の技術的課題は、使用可能な全てのアドレスを使用するダイナミックメモリをテストするためのアドレスを簡単に発生するダイナミックメモリテスト回路のアドレス発生方法を提供することにある。
【００１０】
さらに、本発明が解決しようとする第５の技術的課題は、使用可能な全てのアドレスの中で上位アドレスの一部を使用しないダイナミックメモリをテストするためのアドレスを簡単に発生するダイナミックメモリテスト回路のアドレス発生方法を提供することにある。
【００１１】
さらに、本発明が解決しようとする第６の技術的課題は、使用可能な全てのアドレスの中で中間アドレスの一部を使用しないダイナミックメモリをテストするためのアドレスを簡単に発生するダイナミックメモリテスト回路のアドレス発生方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記第１の課題を達成するために、使用可能な全てのアドレスを使用するダイナミックメモリをテストするための本発明によるBIST回路のアドレス発生装置のＮビット２進アップカウンタは、アップ（またはダウン）カウンティングし、Ｎビットのカウンティングされた値を前記ダイナミックメモリが使用するアドレスとして出力し、減算手段は前記Ｎビットのカウンティングされた値を反転して出力し、選択手段は前記ダイナミックメモリをテストする段階に応じて発生する選択信号に応答して前記減算手段の出力及び前記Ｎビットのカウンティングされた値の中の一つを選択的に前記ダイナミックメモリに出力し、前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることが望ましい。
【００１３】
前記第２の課題を達成するために、使用可能な全てのアドレスの中で上位アドレスの一部を使用しないダイナミックメモリをテストするための本発明によるダイナミックメモリテスト回路のアドレス発生装置のＮビット２進アップ（またはダウン）カウンタは、アップ（またはダウン）カウンティングし、Ｎビットのカウンティングされた値を前記ダイナミックメモリの使用するアドレスとして出力し、減算手段は最大アドレスから前記Ｎビットのカウンティングされた値を減算し、Ｎビットの減算された値を出力し、選択手段は前記ダイナミックメモリをテストする段階に応じて発生する選択信号に応答して前記Ｎビットの減算された値及び前記Ｎビットのカウンティングされた値の中の一つを選択的に前記ダイナミックメモリに出力し、前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることが望ましい。
【００１４】
前記第３の課題を達成するために、使用可能な全てのアドレスの中で中間に位置するアドレスの一部を使用しない前記ダイナミックメモリをテストするための本発明によるダイナミックメモリテスト回路のアドレス発生装置のＮビット２進アップ（またはダウン）カウンタは、アップ（またはダウン）カウンティングし、Ｎビットのカウンティングされた値を前記ダイナミックメモリの使用するアドレスとして出力し、第１の減算手段は前記Ｎビットのカウンティングされた値からMSB の方を反転して出力し、第２の減算手段は前記ダイナミックメモリから用いられる最大（最小）アドレスのLSB の方から前記Ｎビットのカウンティングされた値の中でLSB の方を減算して出力し、ビット合成手段は前記第１の減算手段の出力及び前記第２の減算手段の出力を合成し、選択手段は前記ダイナミックメモリをテストする段階に応じて発生する選択信号に応答して前記ビット合成手段の出力及び前記Ｎビットのカウンティングされた値の中の一つを選択的に前記ダイナミックメモリに出力し、前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることが望ましい。
【００１５】
前記第４の課題を達成するために、使用可能な全てのアドレスを使用するダイナミックメモリをテストするための本発明によるダイナミックメモリテスト回路のアドレス発生方法は、アップカウンティングして前記ダイナミックメモリが使用するＮビットのアドレスを求めるステップと、カウンティングされた前記Ｎビットのアドレスを反転するステップと、アドレスを増加させながら前記ダイナミックメモリをテストするか、あるいは減少させながら前記ダイナミックメモリをテストするかを判断するステップと、前記アドレスを増加させながら前記ダイナミックメモリをテストしようとする場合、前記Ｎビットのアドレスを前記ダイナミックメモリをテストするためのアドレスとして発生するステップと、前記アドレスを減少させながら前記ダイナミックメモリをテストしようとする場合、前記反転された前記Ｎビットのアドレスを前記ダイナミックメモリをテストするためのアドレスとして発生するステップとからなり、前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることが望ましい。
【００１６】
前記第５の課題を達成するために、使用可能な全てのアドレスの中で上位アドレスの一部を使用しないダイナミックメモリをテストするための本発明によるダイナミックメモリテスト回路のアドレス発生方法は、アップカウンティングして前記ダイナミックメモリが使用するＮビットのアドレスを求めるステップと、最大（または最小）アドレスから前記Ｎビットのアドレスを減算するステップと、アドレスを増加させながら前記ダイナミックメモリをテストするか、あるいは減少させながら前記ダイナミックメモリをテストするかを判断するステップと、前記アドレスを増加させながら前記ダイナミックメモリをテストしようとする場合、前記Ｎビットのアドレスを前記ダイナミックメモリをテストするためのアドレスとして発生するステップと、前記アドレスを減少させながら前記ダイナミックメモリをテストしようとする場合、前記減算された結果を前記ダイナミックメモリをテストするためのアドレスとして発生するステップとからなり、前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることが望ましい。
【００１７】
前記第６の課題を達成するために、使用可能な全てのアドレスの中で中間に位置するアドレスの一部を使用しないダイナミックメモリをテストするための本発明によるダイナミックメモリテスト回路のアドレス発生方法は、アップ（またはダウン）カウンティングして前記ダイナミックメモリが使用するＮビットのアドレスを求めるステップと、前記ＮビットのアドレスからMSB の方を反転するステップと、前記ダイナミックメモリから用いられる最大（最小）アドレスのLSB の方から前記ＮビットのアドレスのLSB の方を減算するステップと、前記反転された結果と前記減算された結果とを合成するステップと、アドレスを増加させながら前記ダイナミックメモリをテストするか、あるいは減少させながら前記ダイナミックメモリをテストするかを判断するステップと、前記アドレスを増加させながら前記ダイナミックメモリをテストしようとする場合、前記Ｎビットのアドレスを前記ダイナミックメモリをテストするためのアドレスとして発生するステップと、前記アドレスを減少させながら前記ダイナミックメモリをテストしようとする場合、前記合成された結果を前記ダイナミックメモリをテストするためのアドレスとして発生するステップとからなり、前記Ｎは前記ダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数であることが望ましい。
【００１８】
【発明の実施の形態】
本発明によるアドレス発生装置及び方法を説明するために、まず一般的なDRAM BIST 回路の構成及び動作を図１を参照して説明する。
【００１９】
一般的なDRAM BIST 回路はリフレッシュカウンタ10、ステージカウンタ12、データ発生部14、アドレス発生部16、比較部18及びBIST制御部22よりなる。
【００２０】
リフレッシュカウンタ10はDRAM20のリフレッシュタイミングを決定する機能を遂行し、ステージカウンタ12はアドレスを増加または減少しながら進行されるメモリテストの各段階をカウンティングし、カウンティングされた結果をBIST制御部22を介してアドレス発生部16に出力する。
【００２１】
一方、データ発生部14はDRAM20に記入するデータを生成し、DRAM20から読出されるデータが正しいデータであるか否かを判別するために基準データをBIST制御部22を介して比較部18に出力する。比較部18はDRAM20から読出されたデータをBIST制御部22から出力される基準データと比較し、比較された結果をBIST制御部22に出力する。BIST制御部22はDRAM20をテストするために、リフレッシュカウンタ10、ステージカウンタ12、データ発生部14及び比較部18を各々制御する一方、比較された結果を入力してDRAM20のエラーの有無を判定する役割をする。
【００２２】
アドレス発生部16はBIST制御部22から出力される制御信号に応答してアップ／ダウンカウンティング動作を遂行し、発生したアドレスをDRAM20及びBIST制御部22に各々出力する。
【００２３】
次に、図１に示したアドレス発生部16に該当する本発明によるアドレス発生装置の構成及び動作とその装置で遂行されるアドレス発生方法を図２〜図７を参照して以下説明する。
【００２４】
まず、DRAMとして使用可能な全てのアドレスを使用するダイナミックメモリをテストするためのアドレスを発生するアドレス発生装置及び方法を説明する。
【００２５】
図２は本発明によるアドレス発生装置の望ましい一実施例の回路図であって、アップ（またはダウン）カウンタ40、インバータ42、第１選択部に該当する第１マルチプレクサ44及び第２選択部に該当する第２マルチプレクサ46から構成される。
【００２６】
図３は図２に示した装置で遂行される本発明によるアドレス発生方法を説明するためのフローチャートであって、アップ及びダウンカウンティングする段階（ステップ60及びステップ62）と、メモリテストに対応してカウンティングされたアドレスを発生する段階（ステップ64〜68）とからなる。
【００２７】
図２及び図３を参照すると、アップ（またはダウン）カウンタ40はＮビット２進カウンタであってアップ（またはダウン）カウンティングし、カウンティングされた値をダイナミックメモリ（図示せず）をテストするためのＮビットアドレスとして出力する（ステップ60）。この際、Ｎはダイナミックメモリの行アドレスのビット数と列アドレスのビット数とを合せたビット数である。列アドレスをまず増加させながらダイナミックメモリをテストしようとする場合、アップ（またはダウン）カウンタ40は列アドレスとして設定された最下位有意ビットLSB の方と行アドレスとして設定された最上位有意ビットMSB の方よりなったＮビットアドレスをアップ（またはダウン）カウンティングする。しかし、行アドレスをまず増加させながらダイナミックメモリをテストしようとする場合、アップ（またはダウン）カウンタ40は列アドレスとして設定されたMSB の方と行アドレスとして設定されたLSB の方よりなるＮビットアドレスをカウンティングする。
【００２８】
ステップ60の後に、アドレスのダウン（またはアップ）カウンティングのためにインバータ42はアップ（またはダウン）カウンタ40の出力を入力して反転し、反転されたＮビットアドレスを第１マルチプレクサMUX44 に出力する（ステップ62）。したがって逆向きに生成されるアドレスを求めることが出来る。ステップ62の後に、ダイナミックメモリ（図示せず）に入力されるアドレスを選択するために、図１に示したBIST制御部22はアドレスを減少させながらダイナミックメモリをテストするか増加させながらテストするかをステージカウンタ12から入力した現在のステージ値に応じて判断する（ステップ64）。
【００２９】
アップ（またはダウン）カウンタ40がアップカウンタであり、アドレスを減少させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘１’のUP（バー）／DOWN信号を発生し、これに応答して第1MUX44はインバータ42から反転されたＮビットアドレスをダイナミックメモリをテストするテストアドレスとして出力する（ステップ66）。しかし、アドレスを増加させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘０’のUP（バー）／DOWN信号を発生し、これに応答して第1MUX44はアップ（またはダウン）カウンタ40から出力されるＮビットアドレスをテストアドレスとして出力する（ステップ68）。
【００３０】
また、アップ（またはダウン）カウンタ40がダウンカウンタであり、アドレスを減少させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘０’のUP／DOWN（バー）信号を発生し、これに応答して第1MUX44はアップ（またはダウン）カウンタ40から出力されるＮビットアドレスをテストアドレスとして出力する（ステップ68）。しかし、アドレスを増加させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘１’のUP／DOWN（バー）信号を発生し、これに応答して第1MUX44は反転されたＮビットのアドレスをテストアドレスとして出力する（ステップ66）。
【００３１】
一方、第2MUX46は第1MUX44で選択されたテストアドレスを入力し、BIST制御部22から出力されるROW(バー）／COLUMN信号に応答してｍビットの行アドレスまたはｎビットの列アドレスを選択的に出力端子OUT を介してダイナミックメモリに出力する。
【００３２】
次に、使用可能な全てのアドレスの中で上位アドレスの一部を使用しないダイナミックメモリをテストするためのアドレスを発生するアドレス発生装置及び方法を以下説明する。
【００３３】
図４は本発明によるアドレス発生装置の望ましい他の実施例の回路図であって、アップ（またはダウン）カウンタ80、減算部82、第１選択部に該当する第１マルチプレクサ84及び第２選択部に該当する第２マルチプレクサ86から構成する。
【００３４】
図５は図４に示した装置で遂行されるアドレス発生方法を説明するためのフローチャートであって、アップ及びダウンカウンティングする段階（ステップ100 及び102 ）とメモリテストに対応してカウンティングされたアドレスを発生する段階（ステップ104 〜108 ）とからなる。
【００３５】
図４及び図５を参照すると、アップ（またはダウン）カウンタ80はＮビット２進カウンタとしてアップ（またはダウン）カウンティングし、カウンティングされた値をダイナミックメモリ（図示せず）で使用可能なＮビットアドレスとして出力する（ステップ100 ）。この際、ダイナミックメモリが使用可能な列アドレスの中で一部を使用せず、行アドレスをまず増加させながらダイナミックメモリをテストしようとする場合、アップ（またはダウン）カウンタ80は行アドレスとして設定されたLSB の方と、列アドレスとして設定されたMSB の方よりなるＮビットアドレスを最大（最小）アドレスまでアップ（またはダウン）カウンティングする。しかし、行アドレスの中で一部を使用せず、列アドレスをまず増加させながらダイナミックメモリをテストしようとする場合、アップ（またはダウン）カウンタ80は行アドレスとして設定されたMSB の方と、列アドレスとして設定されたLSB の方よりなるＮビットアドレスを最大（または最小）アドレスまでカウンティングする。
【００３６】
ステップ100 の後に、アドレスのダウン（またはアップ）カウンティングのために減算部82は入力端子INを介して入力される最大（または最小）アドレスからアップ（またはダウン）カウンタ80でカウンティングされたＮビットアドレスを減算し、減算されたＮビットアドレスを第１マルチプレクサMUX84 に出力する（ステップ102 ）。したがって逆向きに生成されるアドレスを求めることが出来る。ステップ102 の後に、ダイナミックメモリ（図示せず）に入力されるアドレスを選択するために、図１に示したBIST制御部22はアドレスを減少させながらダイナミックメモリをテストするか、増加させながらテストするかをステージカウンタ12から入力した現在のステージ値に応じて判断する（ステップ104 ）。
【００３７】
アップ（またはダウン）カウンタ80がアップカウンタであり、アドレスを減少させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘１’のUP（バー）／DOWN信号を発生し、これに応答して第1MUX84は減算部82で減算されたＮビットアドレスをダイナミックメモリをテストするテストアドレスとして出力する（ステップ108 ）。しかし、アドレスを増加させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘０’のUP（バー）／DOWN信号を発生し、これに応答して第1MUX84はアップ（またはダウン）カウンタ80から出力されるＮビットアドレスをテストアドレスとして出力する（ステップ106 ）。
【００３８】
また、アップ（またはダウン）カウンタ80がダウンカウンタであり、アドレスを減少させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘０’のUP／DOWN（バー）信号を発生し、これに応答して第1MUX84はアップ（またはダウン）カウンタ80から出力されるＮビットアドレスをテストアドレスとして出力する（ステップ106 ）。しかし、アドレスを増加させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘１’のUP／DOWN（バー）信号を発生し、これに応答して第1MUX84は減算部82で減算されたＮビットのアドレスをテストアドレスとして出力する（ステップ108 ）。
【００３９】
一方、第2MUX86は第1MUX84から選択されたテストアドレスを入力し、BIST制御部22から出力されるROW(バー）／COLUMN信号に応答してｍビットの行アドレスまたはｎビットの列アドレスを選択的に出力端子OUT を介してダイナミックメモリに出力する。
【００４０】
前述した図４及び図５に示したアドレス発生方法では、使用可能な全てのアドレスの中で上位アドレスの一部を使用しないので、アップ（またはダウン）カウンタ80は使用可能な最大アドレスまで（または‘から’）カウンティングすればよい。
【００４１】
最後に、使用可能な全てのアドレスの中で中間アドレスの一部を使用しないダイナミックメモリをテストするためのアドレスを発生するアドレス発生装置及び方法を以下説明する。
【００４２】
図６は本発明によるアドレス発生装置の望ましいさらに他の実施例の回路路であって、アップ（またはダウン）カウンタ120 、インバータ122 、減算部124 、第１選択部に該当する第１マルチプレクサ126 及び第２選択部に該当する第２マルチプレクサ128 から構成される。
【００４３】
図７は図６に示した装置で遂行されるアドレス発生方法を説明するためのフローチャートであって、アップ（またはダウン）カウンティングする段階（ステップ140 ）、ダウン（またはアップ）カウンティングする段階（ステップ142 〜146 ）、メモリテスト方法に応じてカウンティングされたアドレスを発生する段階（ステップ148 〜152 ）よりなる。
【００４４】
図６及び図７を参照すると、アップ（またはダウン）カウンタ120 はＮビット２進カウンタとしてアップカウンティング（またはダウンカウンティング）し、カウンティングされた値をダイナミックメモリ（図示せず）から使用可能なＮビットアドレスとして出力する（ステップ140 ）。
【００４５】
ステップ140 で、ダイナミックメモリが使用可能な列アドレスの中で一部を使用せず、列アドレスをまず増加させながらダイナミックメモリをテストしようとする場合、アップ（またはダウン）カウンタ120 は列アドレスとして設定されたLSB の方と、行アドレスとして設定されたMSB の方よりなるＮビットアドレスをカウンティングする。しかし、行アドレスの中で一部を使用せず、行アドレスをまず増加させながらダイナミックメモリをテストしようとする場合、アップ（またはダウン）カウンタ120 は列アドレスとして設定されたMSB の方と行アドレスとして設定されたLSB の方よりなるＮビットアドレスをカウンティングする。
【００４６】
ステップ140 の後に、インバータ122 及び減算部124 は逆向きでアドレスを生成する（ステップ142 〜146 ）。即ち、インバータ122 はアップ（またはダウン）カウンタ120 からカウンティングされたＮビットアドレスでMSB 方向のｍビットを反転する（ステップ142 ）。ステップ142 の後に、減算部124 は入力端子INを介して入力される最大（または最小）アドレスのLSB の方のｎビットからアップ（またはダウン）カウンタ120 でカウンティングされたＮビットアドレスのLSB の方のｎビットを減算する（ステップ144 ）。ステップ144 の後に、減算されたｎビットと反転されたｍビットとがノード125 で合成されてその結果がＮビットのアドレスとして第１マルチプレクサMUX126に出力される（ステップ146 ）。ステップ146 の後に、ダイナミックメモリ（図示せず）に入力されるアドレスを選択するために、図１に示したBIST制御部22はアドレスを減少させながらダイナミックメモリをテストするか、増加させながらテストするかをステージカウンタ12から入力した現在のステージ値に応じて判断する（ステップ148 ）。
【００４７】
アップ（またはダウン）カウンタ120 がアップカウンタであり、アドレスを減少させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘１’のUP（バー）／DOWN信号を発生し、これに応答して第1MUX126 は合成されたＮビットアドレスをダイナミックメモリをテストするテストアドレスとして出力する（ステップ152 ）。しかし、アドレスを増加させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘０’のUP（バー）／DOWN信号を発生し、これに応答して第1MUX126 はアップ（またはダウン）カウンタ120 から出力されるＮビットアドレスをテストアドレスとして出力する（ステップ150 ）。
【００４８】
また、アップ（またはダウン）カウンタ120 がダウンカウンタであり、アドレスを減少させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘０’のUP／DOWN（バー）信号を発生し、これに応答して第1MUX126 はアップ（またはダウン）カウンタ120 から出力されるＮビットアドレスをテストアドレスとして出力する（ステップ150 ）。しかし、アドレスを増加させながらダイナミックメモリをテストしようとする場合、BIST制御部22は‘１’のUP／DOWN（バー）信号を発生し、これに応答して第1MUX126 は反転されたＮビットのアドレスをテストアドレスとして出力する（ステップ152 ）。
【００４９】
一方、第2MUX128 は第1MUX126 から出力されるテストアドレスを入力し、BIST制御部22から出力されるROW(バー）／COLUMN信号に応答してｍビットの行アドレスまたはｎビットの列アドレスを選択的に出力端子OUT を介してダイナミックメモリに出力する。
【００５０】
【発明の効果】
以上、説明したように、本発明によるダイナミックメモリテスト回路のアドレス発生装置及び方法はアップ／ダウンカウンタまたはアップカウンタとダウンカウンタとをまったく使用せず、一つのアップまたはダウンカウンタだけを使用するので従来のアドレス発生器に比べてその構成が簡単であり、BIST制御部を簡単に実現することが出来る。
【図面の簡単な説明】
【図１】一般的なDRAM BIST 回路のブロック図である。
【図２】本発明によるアドレス発生装置の望ましい一実施例の回路図である。
【図３】図２に示した装置で遂行される本発明によるアドレス発生方法を説明するためのフローチャートである。
【図４】本発明によるアドレス発生装置の望ましい他の実施例の回路図である。
【図５】図４に示した装置で遂行される本発明によるアドレス発生方法を説明するためのフローチャートである。
【図６】本発明によるアドレス発生装置の望ましいさらに他の実施例の回路図である。
【図７】図６に示した装置で遂行される本発明によるアドレス発生方法を説明するためのフローチャートである。
【符号の説明】
４０    アップ（またはダウン）カウンタ
４２    インバータ
４４    第１マルチプレクサ
４６    第２マルチプレクサ
【図１】
0003643698.tif 000002
【図２】
0003643698.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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