(57)【特許請求の範囲】
【請求項１】
複数の電子放出素子を行配線と列配線とを用いてマトリックス配線したマルチ電子源と、当該マルチ電子源と対抗する位置にあって、前記マルチ電子源からの電子ビームが照射されることで画像を形成する画像形成部材と、前記行配線に接続され、行単位に駆動走査する走査手段と、前記列配線に形成すべき画像データに基づく変調信号を印加する変調手段とを有する画像形成装置であって、
素子の効率を記憶する素子効率記憶手段と、
フィールドまたはフレーム毎の画像データを記憶する画像データ記憶手段と、
記憶された効率と記憶された画像データに基づいて補正輝度信号を演算する手段と、
前記素子の効率に応じて決定され、各走査行に対応して異なる選択時間を記憶する選択時間記憶手段とを備え、
該選択時間記憶手段に記憶された選択時間で走査するよう前記走査手段を制御する制御手段とを備えることを特徴とする画像形成装置。
【請求項２】
複数の電子放出素子を行配線と列配線とを用いてマトリックス配線したマルチ電子源と、当該マルチ電子源と対抗する位置にあって、前記マルチ電子源からの電子ビームが照射されることで画像を形成する画像形成部材と、前記行配線に接続され、行単位に駆動走査する走査手段と、前記列配線に形成すべき画像データに基づく変調信号を印加する変調手段とを有する画像形成装置であって、
素子の効率を記憶する素子効率記憶手段と、
フィールドまたはフレーム毎の画像データを記憶する画像データ記憶手段と、
記憶された効率と記憶された画像データに基づいて補正輝度信号を演算する手段と、
各走査行に対応して異なる選択時間を記憶する選択時間記憶手段とを備え、
該選択時間記憶手段に記憶された選択時間で走査するよう前記走査手段を制御する制御手段とを備え、
各行の選択時間は、基準選択時間とその行中の素子の効率に応じた補正時間の合計であり、各行の前記補正時間の総和は、入力される画像信号の垂直帰線期間以下にすることを特徴とする画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子源及びその応用である画像形成装置、より詳しくは冷陰極電子放出素子、特に表面伝導型電子放出素子を多数個備える画像形成装置に関するものである。
【０００２】
【従来の技術】
従来から、電子放出素子として熱陰極素子と冷陰極素子の２種類が知られている。このうち冷陰極素子では、たとえば表面伝導型放出素子や、電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）、などが知られている。
【０００３】
表面伝導型放出素子としては、たとえば、Ｍ．Ｉ．Ｅｌｉｎｓｏｎ，Ｒａｄｉｏ  Ｅ−ｎｇ．Ｅｌｅｃｔｒｏｎ  Ｐｈｙｓ．，１０，１２９０，（１９６５）や、後述する他の例が知られている。
【０００４】
表面伝導型放出素子は、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより電子放出が生ずる現象を利用するものである。この表面伝導型放出素子としては、前記エリンソン等によるＳｎＯ2 薄膜を用いたものの他に、Ａｕ薄膜によるもの［Ｇ．Ｄｉｔｔｍｅｒ：”Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ”，９，３１７（１９７２）］や、Ｉｎ2 Ｏ3 ／ＳｎＯ2 薄膜によるもの［Ｍ．Ｈａｒｔｗｅｌｌ  ａｎｄ  Ｃ．Ｇ．Ｆｏｎｓｔａｄ：”ＩＥＥＥ  Ｔｒａｎｓ．ＥＤ  Ｃｏｎｆ．”，５１９（１９７５）］や、カーボン薄膜によるもの［荒木久  他：真空、第２６巻、第１号、２２（１９８３）］等が報告されている。
【０００５】
これらの表面伝導型放出素子の素子構成の典型的な例として、図２０に前述のＭ．Ｈａｒｔｗｅｌｌらによる素子の平面図を示す。同図において、３００１は基板で、３００４はスパッタで形成された金属酸化物よりなる導電性薄膜である。導電性薄膜３００４は図示のようにＨ字形の平面形状に形成されている。該導電性薄膜３００４に後述の通電フォーミングと呼ばれる通電処理を施すことにより、電子放出部３００５が形成される。図中の間隔Ｌは、０．５〜１［ｍｍ］，Ｗは、０．１［ｍｍ］で設定されている。尚、図示の便宜から、電子放出部３００５は導電性薄膜３００４の中央に矩形の形状で示したが、これは模式的なものであり、実際の電子放出部の位置や形状を忠実に表現しているわけではない。
【０００６】
Ｍ．Ｈａｒｔｗｅｌｌらによる素子をはじめとして上述の表面伝導型放出素子においては、電子放出を行う前に導電性薄膜３００４に通電フォーミングと呼ばれる通電処理を施すことにより電子放出部３００５を形成するのが一般的であった。すなわち、通電フォーミングとは、前記導電性薄膜３００４の両端に一定の直流電圧、もしくは、例えば１Ｖ／分程度の非常にゆっくりとしたレートで昇圧する直流電圧を印加して通電し、導電性薄膜３００４を局所的に破壊もしくは変形もしくは変質せしめ、電気的に高抵抗な状態の電子放出部３００５を形成することである。尚、局所的に破壊もしくは変形もしくは変質した導電性薄膜３００４の一部には、亀裂が発生する。前記通電フォーミング後に導電性薄膜３００４に適宜の電圧を印加した場合には、前記亀裂付近において電子放出が行われる。
【０００７】
また、ＦＥ型の例は、たとえば、Ｗ．Ｐ．Ｄｙｋｅ＆Ｗ．Ｗ．Ｄｏｌａｎ，”Ｆｉｅ−ｌｄ  ｅｍｉｓｓｉｏｎ”，Ａｄｖａｎｃｅ  ｉｎ  ＥｌｅｃｔｒｏｎＰｈｙｓｉｃｓ，８，８９（１９５６）や、あるいは、  Ｃ．Ａ．Ｓｐｉｎｄｔ，”Ｐｈｙｓｉｃａｌｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ｔｈｉｎ−ｆｉｌｍ  ｆｉｅｌｄ  ｅｍｉｓｓｉｏｎｃａｔｈｏｄｅｓ  ｗｉｔｈ  ｍｏｌｙｂｄｅｎｉｕｍ  ｃｏｎｅｓ”，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，４７，５２４８（１９７６）などが知られている。
【０００８】
ＦＥ型の素子構成の典型的な例として、図２１に、前述のＣ．Ａ．Ｓｐｉｎｄｔらによる素子の断面図を示す。同図において、３０１０は基板で、３０１１は導電材料よりなるエミッタ配線、３０１２はエミッタコーン、３０１３は絶縁層、３０１４はゲート電極である。本素子は、エミッタコーン３０１２とゲート電極３０１４の間に適宜の電圧を印加することにより、エミッタコーン３０１２の先端部より電界放出を起こさせるものである。
【０００９】
また、ＦＥ型の他の素子構成として、図２１のような積層構造ではなく、基板上に基板平面とほぼ平行にエミッタとゲート電極を配置した例もある。
【００１０】
また、ＭＩＭ型の例としては、たとえば、Ｃ．Ａ．Ｍｅａｄ，”Ｏｐｅｒａｔｉｏｎｏｆ  ｔｕｎｎｅｌ−ｅｍｉｓｓｉｏｎ  Ｄｅｖｉｃｅｓ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，３２，６４６（１９６１）などが知られている。ＭＩＭ型の素子構成の典型的な例を図２２に示す。同図は断面図であり、図において、３０２０は基板で、３０２１は金属よりなる下電極、３０２２は厚さ１００オングストローム程度の薄い絶縁層、３０２３は厚さ８０〜３００オングストローム程度の金属よりなる上電極である。ＭＩＭ型においては、上電極３０２３と下電極３０２１の間に適宜の電圧を印加することにより、上電極３０２３の表面より電子放出を起こさせるものである。
【００１１】
上述の冷陰極素子は、熱陰極素子と比較して低温で電子放出を得ることができるため、加熱用ヒーターを必要としない。したがって、熱陰極素子よりも構造が単純であり、微細な素子を作成可能である。また、基板上に多数の素子を高い密度で配置しても、基板の熱溶融などの問題が発生しにくい。また、熱陰極素子がヒーターの加熱により動作するため応答速度が遅いのとは異なり、冷陰極素子の場合には応答速度が速いという利点もある。
【００１２】
このため、冷陰極素子を応用するための研究が盛んに行われてきている。
【００１３】
たとえば、表面伝導型放出素子は、冷陰極素子のなかでも特に構造が単純で製造も容易であることから、大面積にわたり多数の素子を形成できる利点がある。そこで、たとえば本出願人による特開昭６４−３１３３２号公報において開示されるように、多数の素子を配列して駆動するための方法が研究されている。
【００１４】
また、表面伝導型放出素子の応用については、たとえば、画像表示装置、画像記録装置などの画像形成装置や、荷電ビーム源、等が研究されている。
【００１５】
特に、画像表示装置への応用としては、たとえば本出願人によるＵＳＰ５，０６６，８８３号や特開平２−２５７５５１号公報や特開平４−２８１３７号公報において開示されているように、表面伝導型放出素子と電子ビームの照射により発光する蛍光体とを組み合わせて用いた画像表示装置が研究されている。表面伝導型放出素子と蛍光体とを組み合わせて用いた画像表示装置は、従来の他の方式の画像表示装置よりも優れた特性が期待されている。たとえば、近年普及してきた液晶表示装置と比較しても、自発光型であるためバックライトを必要としない点や、視野角が広い点が優れていると言える。
【００１６】
また、ＦＥ型を多数個ならべて駆動する方法は、たとえば本出願人によるＵＳＰ４，９０４，８９５号に開示されている。また、ＦＥ型を画像表示装置に応用した例として、たとえば、Ｒ．Ｍｅｙｅｒらにより報告された平板型表示装置が知られている。［Ｒ．Ｍｅｙｅｒ：”Ｒｅｃｅｎｔ  Ｄｅｖｅｌｏｐｍｅｎｔ
ｏｎ  ＭｉｃｒｏｔｉｐｓＤｉｓｐｌａｙ  ａｔ  ＬＥＴＩ”，Ｔｅｃｈ．Ｄｉｇｅｓｔ  ｏｆ  ４ｔｈ  Ｉｎｔ．  Ｖａｃｕｕｍ  Ｍｉｃｒｏｅｌｅ−ｃｔｒｏｎｉｃｓ  Ｃｏｎｆ．，Ｎａｇａｈａｍａ，ｐｐ．６〜９（１９９１）］
また、ＭＩＭ型を多数個並べて画像表示装置に応用した例は、たとえば本出願人による特開平３−５５７３８号公報に開示されている。
【００１７】
【発明が解決しようとする課題】
発明者は、上記従来技術に記載したものをはじめとして、さまざまな材料、製法、構造の冷陰極素子を試みてきた。さらに、多数の冷陰極素子を配列したマルチ電子ビーム源、ならびにこのマルチ電子ビーム源を応用した画像表示装置について研究を行ってきた。
【００１８】
発明者は、たとえば図２３に示す電気的な配線方法によるマルチ電子ビーム源を試みてきた。すなわち、冷陰極素子を２次元的に多数個配列し、これらの素子を図示のようにマトリクス状に配線したマルチ電子ビーム源である。
【００１９】
図中、４００１は冷陰極素子を模式的に示したもの、４００２は行方向配線、４００３は列方向配線である。行方向配線４００２および列方向配線４００３は、実際には有限の電気抵抗を有するものであるが、図においては配線抵抗４００４および４００５として示されている。上述のような配線方法を、単純マトリクス配線と呼ぶ。
【００２０】
なお、図示の便宜上、６ｘ６のマトリクスで示しているが、マトリクスの規模はむろんこれに限ったわけではなく、たとえば画像表示装置用のマルチ電子ビーム源の場合には、所望の画像表示を行うのに足りるだけの素子を配列し配線するものである。
【００２１】
冷陰極素子を単純マトリクス配線したマルチ電子ビーム源においては、所望の電子ビームを出力させるため、行方向配線４００２および列方向配線４００３に適宜の電気信号を印加する。たとえば、マトリクスの中の任意の１行の冷陰極素子を駆動するには、選択する行の行方向配線４００２には選択電圧Ｖｓを印加し、同時に非選択の行の行方向配線４００２には非選択電圧Ｖｎｓを印加する。これと同期して列方向配線４００３に電子ビームを出力するための駆動電圧Ｖｅを印加する。この方法によれば、配線抵抗４００４および４００５による電圧降下を無視すれば、選択する行の冷陰極素子には、Ｖｅ−Ｖｓの電圧が印加され、また非選択行の冷陰極素子にはＶｅ−Ｖｎｓの電圧が印加される。Ｖｅ，Ｖｓ，Ｖｎｓを適宜の大きさの電圧にすれば選択する行の冷陰極素子だけから所望の強度の電子ビームが出力されるはずであり、また列方向配線の各々に異なる駆動電圧Ｖｅを印加すれば、選択する行の素子の各々から異なる強度の電子ビームが出力されるはずである。また、駆動電圧Ｖｅを印加する時間の長さを変えれば、電子ビームが出力される時間の長さも変えることができるはずである。
【００２２】
したがって、冷陰極素子を単純マトリクス配線したマルチ電子ビーム源はいろいろな応用可能性があり、たとえば画像情報に応じた電気信号を適宜印加すれば、画像表示装置用の電子源として好適に用いることができる。
【００２３】
しかしながら、冷陰極素子を単純マトリクス配線したマルチ電子ビーム源には、実際には以下に述べるような問題が発生していた。
【００２４】
つまり、実際に電圧源をマルチ電子源に接続し前記の電圧印加方法で駆動した場合には、配線抵抗で電圧降下が発生するために各電子放出素子に実効的に印加される電圧がばらつくという問題が発生していた。
【００２５】
各素子に印加される電圧がばらつく原因として、まず第１に単純マトリックス配線では各電子放出素子毎に配線長が異なる（すなわち、配線抵抗の大きさが素子毎に異なる）事が挙げられる。
【００２６】
第２に行配線の各部分の配線抵抗４００４で発生する電圧降下の大きさが一様でない事が挙げられる。これは、選択する行の行配線から当該行に接続された各電子放出素子に電流が分岐して流れるため配線抵抗４００４のおのおのに流れる電流の大きさが一様でないために起るものである。
【００２７】
第３に、駆動するパターン（画像表示装置の場合は表示するパターン）によって配線抵抗で生じる電圧降下が変化する為に起きるものである。
【００２８】
以上のような原因により、各電子放出素子に印加される電圧にバラ付きが発生すると、各電子放出素子から出力される電子ビーム強度が所望の値からずれる事になり、応用上不都合であった。例えば、画像表示装置に応用した場合には、表示画像の輝度が不均一になったり、表示画像パターンによって輝度が変動したりした。
【００２９】
また、電圧のバラ付きは単純マトリクスの規模が大きくなるほどに顕著になる傾向があるため、画像表示装置の場合には画素数を制限する要因ともなった。
【００３０】
このような点に鑑みて鋭意研究した結果、本発明者は上記の電圧印加方法とは異なる駆動方法を既に試みている。
【００３１】
すなわち電子放出素子を単純マトリックス配線したマルチ電子ビームを駆動する際、列配線には駆動電圧Ｖｅを印加するための電圧源を接続するのではなく、所望の電子ビームを出力するのに必要な電流を供給するための電流源を接続して駆動する方法である。この方法は、素子電流Ｉｆの大きさを制御する事により放出電流Ｉｅの大きさを制御するものである。
【００３２】
つまり電子放出素子の（素子電流Ｉｆ）対（放出電流Ｉｅ）特性を参照して各電子放出素子に流す電流Ｉｆの大きさを決定し、列方向配線に接続した電流源からこれを供給するのである。具体的には、（素子電流Ｉｆ）対（放出電流Ｉｅ）特性を記憶させたメモリや、流すべき素子電流Ｉｆを決定するための演算器や、制御電流源などの電気回路を組みあわせる事により駆動回路を構成すればよい。このうち制御電流源には、流すべき素子電流Ｉｆの大きさを一旦電圧信号にした後、電圧／電流交換回路で電流に変換するような回路形式を用いてもよい。
【００３３】
この方法によれば前述の電圧源を接続して駆動する方法と比較して、配線抵抗で電圧降下が発生したとしてもその影響を受け難いため、出力される電子ビーム強度のバラ付きや変動を低減するのに大きな効果が認められた。
【００３４】
しかしながら、電流源を接続して駆動する方法にも、以下に述べる問題が発生していた。すなわち、多数の素子から構成されるマルチ電子源を作成したとき、さまざまな理由から素子の（素子電流Ｉｆ）対（放出電流Ｉｅ）特性にばらつきが生じてします。例えば、表面伝導型放出素子の場合について述べるとフォーミング前の電子放出部を含む抵抗のばらつきや、活性化時の配線抵抗による電圧降下などが原因としてあげられる。
【００３５】
そこで、本発明の目的は、マトリクス配線された多数の電子放出素子を備えるマルチ電子源から電子ビームを均一に出力させられる駆動の構成及び駆動方法を提供する事である。また、輝度むらが無く、階調の線形性にすぐれた表示装置を提供する事も本発明の目的に含まれるものである。
【００３６】
【課題を解決するための手段】
以上の目的を達成するために、本発明者が鋭意研究を進めた結果、以下の発明を得た。すなわち、
複数の電子放出素子を行配線と列配線とを用いてマトリックス配線したマルチ電子源と、当該マルチ電子源と対抗する位置にあって、前記マルチ電子源からの電子ビームが照射されることで画像を形成する画像形成部材と、前記行配線に接続され、行単位に駆動走査する走査手段と、前記列配線に形成すべき画像データに基づく変調信号を印加する変調手段とを有する画像形成装置であって、
素子の効率を記憶する素子効率記憶手段と、
フィールドまたはフレーム毎の画像データを記憶する画像データ記憶手段と、
記憶された効率と記憶された画像データに基づいて補正輝度信号を演算する手段と、
前記素子の効率に応じて決定され、各走査行に対応して異なる選択時間を記憶する選択時間記憶手段とを備え、
該選択時間記憶手段に記憶された選択時間で走査するよう前記走査手段を制御する制御手段とを備えるものである。
【００３８】
また、変調手段で印加する変調信号は、入力されたデジタル画像信号から分離されたデジタル輝度信号でも良いし、アナログ画像信号から分離された輝度信号をサンプリングしてデジタルの輝度信号に変換されたものでも良い。
【００３９】
また、電子放出素子としては冷陰極素子が望ましく、表面伝導型放出素子、ＦＥ型放出素子、ＭＩＭ型放出素子のいずれでも構わない。
【００４０】
【発明の実施の形態】
以下、添付図面に従って本発明に係る実施形態を詳細に説明する。
【００４１】
＜表示パネルの構成と製造法＞
まず始めに、本実施形態で適用する画像表示装置の表示パネルの構成と製造法について、具体的な例を示して説明する。
【００４２】
図９は、実施形態に用いた表示パネルの斜視図であり、内部構造を示すためにパネルの一部を切り欠いて示している。
【００４３】
図中、１００５はリアプレート、１００６は側壁、１００７はフェースプレートであり、１００５〜１００７により表示パネルの内部を真空に維持するための気密容器を形成している。
【００４４】
ここで気密容器を組み立てるにあたっては、各部材の接合部に十分な強度と気密性を保持させるため封着する必要があるが、たとえばフリットガラスを接合部に塗布し、大気中あるいは窒素雰囲気中で、摂氏４００〜５００度で１０分以上焼成することにより封着を達成した。気密容器内部を真空に排気する方法については後述する。
【００４５】
リアプレート１００５には、基板１００１が固定されているが、該基板上には冷陰極素子１００２がＮｘＭ個形成されている。（Ｎ，Ｍは２以上の正の整数であり、目的とする表示画素数に応じて適宜設定される。たとえば、高品位テレビジョンの表示を目的とした表示装置においては、Ｎ＝３０００，Ｍ＝１０００以上の数を設定することが望ましい。本実施形態においては、Ｎ＝３０７２，Ｍ＝１０２４とした。）前記ＮｘＭ個の冷陰極素子は、Ｍ本の行方向配線１００３とＮ本の列方向配線１００４により単純マトリクス配線されている。前記、１００１〜１００４によって構成される部分をマルチ電子ビーム源と呼ぶ。なお、マルチ電子ビーム源の製造方法や構造については、後で詳しく述べる。
【００４６】
本実施形態においては、気密容器のリアプレート１００５にマルチ電子ビーム源の基板１００１を固定する構成としたが、マルチ電子ビーム源の基板１００１が十分な強度を有するものである場合には、気密容器のリアプレートとしてマルチ電子ビーム源の基板１００１自体を用いてもよい。
【００４７】
また、フェースプレート１００７の下面には、蛍光膜１００８が形成されている。本実施形態はカラー表示装置であるため、蛍光膜１００８の部分にはＣＲＴの分野で用いられる赤、緑、青、の３原色の蛍光体が塗り分けられている。各色の蛍光体は、たとえば図１０（ａ）に示すようにストライプ状に塗り分けられ、蛍光体のストライプの間には黒色の導電体１０１０が設けてある。黒色の導電体１０１０を設ける目的は、電子ビームの照射位置に多少のずれがあっても表示色にずれが生じないようにする事や、外光の反射を防止して表示コントラストの低下を防ぐ事、電子ビームによる蛍光膜のチャージアップを防止する事などである。黒色の導電体１０１０には、黒鉛を主成分として用いたが、上記の目的に適するものであればこれ以外の材料を用いても良い。
【００４８】
また、３原色の蛍光体の塗り分け方は前記図１０（ａ）に示したストライプ状の配列に限られるものではなく、たとえば図１０（ｂ）に示すようなデルタ状配列や、それ以外の配列であってもよい。
【００４９】
なお、モノクロームの表示パネルを作成する場合には、単色の蛍光体材料を蛍光膜１００８に用いればよく、また黒色導電材料は必ずしも用いなくともよい。
【００５０】
また、蛍光膜１００８のリアプレート側の面には、ＣＲＴの分野では公知のメタルバック１００９を設けてある。メタルバック１００９を設けた目的は、蛍光膜１００８が発する光の一部を鏡面反射して光利用率を向上させる事や、負イオンの衝突から蛍光膜１００８を保護する事や、電子ビーム加速電圧を印加するための電極として作用させる事や、蛍光膜１００８を励起した電子の導電路として作用させる事などである。メタルバック１００９は、蛍光膜１００８をフェースプレート基板１００７上に形成した後、蛍光膜表面を平滑化処理し、その上にＡｌを真空蒸着する方法により形成した。なお、蛍光膜１００８に低電圧用の蛍光体材料を用いた場合には、メタルバック１００９は用いない。
【００５１】
また、本実施形態では用いなかったが、加速電圧の印加用や蛍光膜の導電性向上を目的として、フェースプレート基板１００７と蛍光膜１００８との間に、たとえばＩＴＯを材料とする透明電極を設けてもよい。
【００５２】
また、Ｄx1〜ＤxmおよびＤy1〜ＤynおよびＨｖは、当該表示パネルと不図示の電気回路とを電気的に接続するために設けた気密構造の電気接続用端子である。Ｄx1〜Ｄxmはマルチ電子ビーム源の行方向配線１００３と、Ｄy1〜Ｄynはマルチ電子ビーム源の列方向配線１００４と、Ｈｖはフェースプレートのメタルバック１００９と電気的に接続している。
【００５３】
また、気密容器内部を真空に排気するには、気密容器を組み立てた後、不図示の排気管と真空ポンプとを接続し、気密容器内を１０のマイナス７乗［Ｔｏｒｒ］程度の真空度まで排気する。その後、排気管を封止するが、気密容器内の真空度を維持するために、封止の直前あるいは封止後に気密容器内の所定の位置にゲッター膜（不図示）を形成する。ゲッター膜とは、たとえばＢａを主成分とするゲッター材料をヒーターもしくは高周波加熱により加熱し蒸着して形成した膜であり、該ゲッター膜の吸着作用により気密容器内は１ｘ１０マイナス５乗ないしは１ｘ１０マイナス７乗［Ｔｏｒｒ］の真空度に維持される。
【００５４】
以上、本実施形態の表示パネルの基本構成と製法を説明した。
【００５５】
次に、前記実施形態の表示パネルに用いたマルチ電子ビーム源の製造方法について説明する。本発明の画像表示装置に用いるマルチ電子ビーム源は、冷陰極素子を単純マトリクス配線した電子源であれば、冷陰極素子の材料や形状あるいは製法に制限はない。したがって、たとえば表面伝導型放出素子やＦＥ型、あるいはＭＩＭ型などの冷陰極素子を用いることができる。
【００５６】
ただし、表示画面が大きくてしかも安価な表示装置が求められる状況のもとでは、これらの冷陰極素子の中でも、表面伝導型放出素子が特に好ましい。すなわち、ＦＥ型ではエミッタコーンとゲート電極の相対位置や形状が電子放出特性を大きく左右するため、極めて高精度の製造技術を必要とするが、これは大面積化や製造コストの低減を達成するには不利な要因となる。また、ＭＩＭ型では、絶縁層と上電極の膜厚を薄くてしかも均一にする必要があるが、これも大面積化や製造コストの低減を達成するには不利な要因となる。その点、表面伝導型放出素子は、比較的製造方法が単純なため、大面積化や製造コストの低減が容易である。また、発明者らは、表面伝導型放出素子の中でも、電子放出部もしくはその周辺部を微粒子膜から形成したものがとりわけ電子放出特性に優れ、しかも製造が容易に行えることを見いだしている。したがって、高輝度で大画面の画像表示装置のマルチ電子ビーム源に用いるには、最も好適であると言える。そこで、下実施形態の表示パネルにおいては、電子放出部もしくはその周辺部を微粒子膜から形成した表面伝導型放出素子を用いた。そこで、まず好適な表面伝導型放出素子について基本的な構成と製法および特性を説明し、その後で多数の素子を単純マトリクス配線したマルチ電子ビーム源の構造について述べる。
【００５７】
＜表面伝導型放出素子の好適な素子構成と製法＞
電子放出部もしくはその周辺部を微粒子膜から形成する表面伝導型放出素子の代表的な構成には、平面型と垂直型の２種類があげられる。
【００５８】
＜平面型の表面伝導型放出素子＞
まず最初に、平面型の表面伝導型放出素子の素子構成と製法について説明する。
【００５９】
図１１は、平面型の表面伝導型放出素子の構成を説明するための図であり、同図（ａ）はその平面図、同図（ｂ）は断面図である。図中、１１０１は基板、１１０２と１１０３は素子電極、１１０４は導電性薄膜、１１０５は通電フォーミング処理により形成した電子放出部、１１１３は通電活性化処理により形成した薄膜である。
【００６０】
基板１１０１としては、たとえば、石英ガラスや青板ガラスをはじめとする各種ガラス基板や、アルミナをはじめとする各種セラミクス基板、あるいは上述の各種基板上にたとえばＳｉＯ2 を材料とする絶縁層を積層した基板、などを用いることができる。
【００６１】
また、基板１１０１上に基板面と平行に対向して設けられた素子電極１１０２と１１０３は、導電性を有する材料によって形成されている。たとえば、Ｎｉ，Ｃｒ，Ａｕ，Ｍｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，Ａｇ等をはじめとする金属、あるいはこれらの金属の合金、あるいはＩｎ2 Ｏ3 −ＳｎＯ2をはじめとする金属酸化物、ポリシリコンなどの半導体、などの中から適宜材料を選択して用いればよい。電極を形成するには、たとえば真空蒸着などの製膜技術とフォトリソグラフィー、エッチングなどのパターニング技術を組み合わせて用いれば容易に形成できるが、それ以外の方法（たとえば印刷技術）を用いて形成してもさしつかえない。
【００６２】
素子電極１１０２と１１０３の形状は、当該電子放出素子の応用目的に合わせて適宜設計される。一般的には、電極間隔Ｌは通常は数百オングストロームから数百マイクロメーターの範囲から適当な数値を選んで設計されるが、なかでも表示装置に応用するために好ましいのは数マイクロメーターより数十マイクロメーターの範囲である。また、素子電極の厚さｄについては、通常は数百オングストロームから数マイクロメーターの範囲から適当な数値が選ばれる。
【００６３】
また、導電性薄膜１１０４の部分には、微粒子膜を用いる。ここで述べた微粒子膜とは、構成要素として多数の微粒子を含んだ膜（島状の集合体も含む）のことをさす。微粒子膜を微視的に調べれば、通常は、個々の微粒子が離間して配置された構造か、あるいは微粒子が互いに隣接した構造か、あるいは微粒子が互いに重なり合った構造が観測される。
【００６４】
微粒子膜に用いた微粒子の粒径は、数オングストロームから数千オングストロームの範囲に含まれるものであるが、なかでも好ましいのは１０オングストロームから２００オングストロームの範囲のものである。また、微粒子膜の膜厚は、以下に述べるような諸条件を考慮して適宜設定される。すなわち、素子電極１１０２あるいは１１０３と電気的に良好に接続するのに必要な条件、後述する通電フォーミングを良好に行うのに必要な条件、微粒子膜自身の電気抵抗を後述する適宜の値にするために必要な条件、などである。
【００６５】
具体的には、数オングストロームから数千オングストロームの範囲のなかで設定するが、なかでも好ましいのは１０オングストロームから５００オングストロームの間である。
【００６６】
また、微粒子膜を形成するのに用いられうる材料としては、たとえば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂ，などをはじめとする金属や、ＰｄＯ，ＳｎＯ2 ，Ｉｎ2Ｏ3 ，ＰｂＯ，Ｓｂ2Ｏ3 ，などをはじめとする酸化物や、ＨｆＢ2 ，ＺｒＢ2 ，ＬａＢ6 ，ＣｅＢ6 ，ＹＢ4 ，ＧｄＢ4 ，などをはじめとする硼化物や、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ，などをはじめとする炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ，などをはじめとする窒化物や、Ｓｉ，Ｇｅ，などをはじめとする半導体や、カーボン、などがあげられ、これらの中から適宜選択される。
【００６７】
以上述べたように、導電性薄膜１１０４を微粒子膜で形成したが、そのシート抵抗値については、１０の３乗から１０の７乗［オーム／ｓｑ］の範囲に含まれるよう設定した。
【００６８】
なお、導電性薄膜１１０４と素子電極１１０２および１１０３とは、電気的に良好に接続されるのが望ましいため、互いの一部が重なりあうような構造をとっている。その重なり方は、図１１（ｂ）の例においては、下から、基板、素子電極、導電性薄膜の順序で積層したが、場合によっては下から基板、導電性薄膜、素子電極、の順序で積層してもさしつかえない。
【００６９】
また、電子放出部１１０５は、導電性薄膜１１０４の一部に形成された亀裂状の部分であり、電気的には周囲の導電性薄膜よりも高抵抗な性質を有している。亀裂は、導電性薄膜１１０４に対して、後述する通電フォーミングの処理を行うことにより形成する。亀裂内には、数オングストロームから数百オングストロームの粒径の微粒子を配置する場合がある。なお、実際の電子放出部の位置や形状を精密かつ正確に図示するのは困難なため、図１１においては模式的に示した。
【００７０】
また、薄膜１１１３は、炭素もしくは炭素化合物よりなる薄膜で、電子放出部１１０５およびその近傍を被覆している。薄膜１１１３は、通電フォーミング処理後に、後述する通電活性化の処理を行うことにより形成する。
【００７１】
薄膜１１１３は、単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物であり、膜厚は５００［オングストローム］以下とするが、３００［オングストローム］以下とするのがさらに好ましい。
【００７２】
なお、実際の薄膜１１１３の位置や形状を精密に図示するのは困難なため、図１１においては模式的に示した。また、平面図（ａ）においては、薄膜１１１３の一部を除去した素子を図示した。
【００７３】
以上、好ましい素子の基本構成を述べたが、実施形態においては以下のような素子を用いた。
【００７４】
すなわち、基板１１０１には青板ガラスを用い、素子電極１１０２と１１０３にはＮｉ薄膜を用いた。素子電極の厚さｄは１０００［オングストローム］、電極間隔Ｌは２［マイクロメーター］とした。
【００７５】
微粒子膜の主要材料としてＰｄもしくはＰｄＯを用い、微粒子膜の厚さは約１００［オングストローム］、幅Ｗは１００［マイクロメータ］とした。
【００７６】
次に、好適な平面型の表面伝導型放出素子の製造方法について説明する。
【００７７】
図１２（ａ）〜（ｄ）は、表面伝導型放出素子の製造工程を説明するための断面図で、各部材の表記は前記図１１と同一である。
【００７８】
１）まず、同図（ａ）に示すように、基板１１０１上に素子電極１１０２および１１０３を形成する。
【００７９】
形成するにあたっては、あらかじめ基板１１０１を洗剤、純水、有機溶剤を用いて十分に洗浄後、素子電極の材料を堆積させる。（堆積する方法としては、たとえば、蒸着法やスパッタ法などの真空成膜技術を用ればよい。）その後、堆積した電極材料を、フォトリソグラフィー・エッチング技術を用いてパターニングし、（ａ）に示した一対の素子電極（１１０２と１１０３）を形成する。
【００８０】
２）次に、同図（ｂ）に示すように、導電性薄膜１１０４を形成する。
【００８１】
形成するにあたっては、まず同図（ａ）の基板に有機金属溶液を塗布して乾燥し、加熱焼成処理して微粒子膜を成膜した後、フォトリソグラフィー・エッチングにより所定の形状にパターニングする。ここで、有機金属溶液とは、導電性薄膜に用いる微粒子の材料を主要元素とする有機金属化合物の溶液である。具体的には、本実施形態では主要元素としてＰｄを用いた。また、実施形態では塗布方法として、ディッピング法を用いたが、それ以外のたとえばスピンナー法やスプレー法を用いてもよい。
【００８２】
また、微粒子膜で作られる導電性薄膜の成膜方法としては、本実施形態で用いた有機金属溶液の塗布による方法以外の、たとえば真空蒸着法やスパッタ法、あるいは化学的気相堆積法などを用いる場合もある。
【００８３】
３）次に、同図（ｃ）に示すように、フォーミング用電源１１１０から素子電極１１０２と１１０３の間に適宜の電圧を印加し、通電フォーミング処理を行って、電子放出部１１０５を形成する。
【００８４】
通電フォーミング処理とは、微粒子膜で作られた導電性薄膜１１０４に通電を行って、その一部を適宜に破壊、変形、もしくは変質せしめ、電子放出を行うのに好適な構造に変化させる処理のことである。微粒子膜で作られた導電性薄膜のうち電子放出を行うのに好適な構造に変化した部分（すなわち電子放出部１１０５）においては、薄膜に適当な亀裂が形成されている。なお、電子放出部１１０５が形成される前と比較すると、形成された後は素子電極１１０２と１１０３の間で計測される電気抵抗は大幅に増加する。
【００８５】
通電方法をより詳しく説明するために、図１３に、フォーミング用電源１１１０から印加する適宜の電圧波形の一例を示す。微粒子膜で作られた導電性薄膜をフォーミングする場合には、パルス状の電圧が好ましく、本実施形態の場合には同図に示したようにパルス幅Ｔ１の三角波パルスをパルス間隔Ｔ２で連続的に印加した。その際には、三角波パルスの波高値Ｖｐｆを、順次昇圧した。また、電子放出部１１０５の形成状況をモニターするためのモニターパルスＰｍを適宜の間隔で三角波パルスの間に挿入し、その際に流れる電流を電流計１１１１で計測した。
【００８６】
実施形態においては、たとえば１０のマイナス５乗［ｔｏｒｒ］程度の真空雰囲気下において、たとえばパルス幅Ｔ１を１［ミリ秒］、パルス間隔Ｔ２を１０［ミリ秒］とし、波高値Ｖｐｆを１パルスごとに０．１［Ｖ］ずつ昇圧した。そして、三角波を５パルス印加するたびに１回の割りで、モニターパルスＰｍを挿入した。フォーミング処理に悪影響を及ぼすことがないように、モニターパルスの電圧Ｖｐｍは０．１［Ｖ］に設定した。そして、素子電極１１０２と１１０３の間の電気抵抗が１ｘ１０の６乗［オーム］になった段階、すなわちモニターパルス印加時に電流計１１１１で計測される電流が１ｘ１０のマイナス７乗［Ａ］以下になった段階で、フォーミング処理にかかわる通電を終了した。
【００８７】
なお、上記の方法は、本実施形態の表面伝導型放出素子に関する好ましい方法であり、たとえば微粒子膜の材料や膜厚、あるいは素子電極間隔Ｌなど表面伝導型放出素子の設計を変更した場合には、それに応じて通電の条件を適宜変更するのが望ましい。
【００８８】
４）次に、図１３（ｄ）に示すように、活性化用電源１１１２から素子電極１１０２と１１０３の間に適宜の電圧を印加し、通電活性化処理を行って、電子放出特性の改善を行う。
【００８９】
通電活性化処理とは、前記通電フォーミング処理により形成された電子放出部１１０５に適宜の条件で通電を行って、その近傍に炭素もしくは炭素化合物を堆積せしめる処理のことである。（図においては、炭素もしくは炭素化合物よりなる堆積物を部材１１１３として模式的に示した。）なお、通電活性化処理を行うことにより、行う前と比較して、同じ印加電圧における放出電流を典型的には１００倍以上に増加させることができる。
【００９０】
具体的には、１０のマイナス４乗ないし１０のマイナス５乗［ｔｏｒｒ］の範囲内の真空雰囲気中で、電圧パルスを定期的に印加することにより、真空雰囲気中に存在する有機化合物を起源とする炭素もしくは炭素化合物を堆積させる。堆積物１１１３は、単結晶グラファイト、多結晶グラファイト、非晶質カーボン、のいずれかか、もしくはその混合物であり、膜厚は５００［オングストローム］以下、より好ましくは３００［オングストローム］以下である。
【００９１】
通電方法をより詳しく説明するために、図１４（ａ）に、活性化用電源１１１２から印加する適宜の電圧波形の一例を示す。本実施形態においては、一定電圧の矩形波を定期的に印加して通電活性化処理を行ったが、具体的には，矩形波の電圧Ｖａｃは１４［Ｖ］，パルス幅Ｔ３は１［ミリ秒］，パルス間隔Ｔ４は１０［ミリ秒］とした。なお、上述の通電条件は、本実施形態の表面伝導型放出素子に関する好ましい条件であり、表面伝導型放出素子の設計を変更した場合には、それに応じて条件を適宜変更するのが望ましい。
【００９２】
図１２（ｄ）に示す１１１４は該表面伝導型放出素子から放出される放出電流Ｉｅを捕捉するためのアノード電極で、直流高電圧電源１１１５および電流計１１１６が接続されている。（なお、基板１１０１を、表示パネルの中に組み込んでから活性化処理を行う場合には、表示パネルの蛍光面をアノード電極１１１４として用いる。）活性化用電源１１１２から電圧を印加する間、電流計１１１６で放出電流Ｉｅを計測して通電活性化処理の進行状況をモニターし、活性化用電源１１１２の動作を制御する。電流計１１１６で計測された放出電流Ｉｅの一例を図１４（ｂ）に示すが、活性化電源１１１２からパルス電圧を印加しはじめると、時間の経過とともに放出電流Ｉｅは増加するが、やがて飽和してほとんど増加しなくなる。このように、放出電流Ｉｅがほぼ飽和した時点で活性化用電源１１１２からの電圧印加を停止し、通電活性化処理を終了する。
【００９３】
なお、上述の通電条件は、本実施形態の表面伝導型放出素子に関する好ましい条件であり、表面伝導型放出素子の設計を変更した場合には、それに応じて条件を適宜変更するのが望ましい。
【００９４】
以上のようにして、図１２（ｅ）に示す平面型の表面伝導型放出素子を製造した。
【００９５】
＜垂直型の表面伝導型放出素子＞
次に、電子放出部もしくはその周辺を微粒子膜から形成した表面伝導型放出素子のもうひとつの代表的な構成、すなわち垂直型の表面伝導型放出素子の構成について説明する。
【００９６】
図１５は、垂直型の基本構成を説明するための模式的な断面図である。図中、１２０１は基板、１２０２と１２０３は素子電極、１２０６は段差形成部材、１２０４は微粒子膜を用いた導電性薄膜、１２０５は通電フォーミング処理により形成した電子放出部、１２１３は通電活性化処理により形成した薄膜、である。
【００９７】
垂直型が先に説明した平面型と異なる点は、素子電極のうちの片方（１２０２）が段差形成部材１２０６上に設けられており、導電性薄膜１２０４が段差形成部材１２０６の側面を被覆している点にある。したがって、図１１の平面型における素子電極間隔Ｌは、垂直型においては段差形成部材１２０６の段差高Ｌｓとして設定される。なお、基板１２０１、素子電極１２０２および１２０３、微粒子膜を用いた導電性薄膜１２０４、については、前記平面型の説明中に列挙した材料を同様に用いることが可能である。また、段差形成部材１２０６には、たとえばＳｉＯ2 のような電気的に絶縁性の材料を用いる。
【００９８】
次に、垂直型の表面伝導型放出素子の製法について説明する。図１６（ａ）〜（ｆ）は、製造工程を説明するための断面図で、各部材の表記は図１５と同一である。
【００９９】
１）まず、図１６（ａ）に示すように、基板１２０１上に素子電極１２０３を形成する。
【０１００】
２）次に、同図（ｂ）に示すように、段差形成部材を形成するための絶縁層を積層する。絶縁層は、たとえばＳｉＯ2 をスパッタ法で積層すればよいが、たとえば真空蒸着法や印刷法などの他の成膜方法を用いてもよい。
【０１０１】
３）次に、同図（ｃ）に示すように、絶縁層の上に素子電極１２０２を形成する。
【０１０２】
４）次に、同図（ｄ）に示すように、絶縁層の一部を、たとえばエッチング法を用いて除去し、素子電極１２０３を露出させる。
【０１０３】
５）次に、同図（ｅ）に示すように、微粒子膜を用いた導電性薄膜１２０４を形成する。形成するには、前記平面型の場合と同じく、たとえば塗布法などの成膜技術を用いればよい。
【０１０４】
６）次に、前記平面型の場合と同じく、通電フォーミング処理を行い、電子放出部を形成する。（図１２（ｃ）を用いて説明した平面型の通電フォーミング処理と同様の処理を行えばよい。）
７）次に、前記平面型の場合と同じく、通電活性化処理を行い、電子放出部近傍に炭素もしくは炭素化合物を堆積させる。（図１２（ｄ）を用いて説明した平面型の通電活性化処理と同様の処理を行えばよい。）
以上のようにして、図１６（ｆ）に示す垂直型の表面伝導型放出素子を製造した。
【０１０５】
＜表示装置に用いた表面伝導型放出素子の特性＞
以上、平面型と垂直型の表面伝導型放出素子について素子構成と製法を説明したが、次に表示装置に用いた素子の特性について述べる。
【０１０６】
図１７に、表示装置に用いた素子の、（放出電流Ｉｅ）対（素子印加電圧Ｖｆ）特性、および（素子電流Ｉｆ）対（素子印加電圧Ｖｆ）特性の典型的な例を示す。なお、放出電流Ｉｅは素子電流Ｉｆに比べて著しく小さく、同一尺度で図示するのが困難であるうえ、これらの特性は素子の大きさや形状等の設計パラメータを変更することにより変化するものであるため、２本のグラフは各々任意単位で図示した。
【０１０７】
表示装置に用いた素子は、放出電流Ｉｅに関して以下に述べる３つの特性を有している。
【０１０８】
第一に、ある電圧（これを閾値電圧Ｖｔｈと呼ぶ）以上の大きさの電圧を素子に印加すると急激に放出電流Ｉｅが増加するが、一方、閾値電圧Ｖｔｈ未満の電圧では放出電流Ｉｅはほとんど検出されない。
【０１０９】
すなわち、放出電流Ｉｅに関して、明確な閾値電圧Ｖｔｈを持った非線形素子である。
【０１１０】
第二に、放出電流Ｉｅは素子に印加する電圧Ｖｆに依存して変化するため、電圧Ｖｆで放出電流Ｉｅの大きさを制御できる。
【０１１１】
第三に、素子に印加する電圧Ｖｆに対して素子から放出される電流Ｉｅの応答速度が速いため、電圧Ｖｆを印加する時間の長さによって素子から放出される電子の電荷量を制御できる。
【０１１２】
以上のような特性を有するため、表面伝導型放出素子を表示装置に好適に用いることができた。たとえば多数の素子を表示画面の画素に対応して設けた表示装置において、第一の特性を利用すれば、表示画面を順次走査して表示を行うことが可能である。すなわち、駆動中の素子には所望の発光輝度に応じて閾値電圧Ｖｔｈ以上の電圧を適宜印加し、非選択状態の素子には閾値電圧Ｖｔｈ未満の電圧を印加する。駆動する素子を順次切り替えてゆくことにより、表示画面を順次走査して表示を行うことが可能である。
【０１１３】
また、第二の特性かまたは第三の特性を利用することにより、発光輝度を制御することができるため、諧調表示を行うことが可能である。
【０１１４】
＜多数素子を単純マトリクス配線したマルチ電子ビーム源の構造＞
次に、上述の表面伝導型放出素子を基板上に配列して単純マトリクス配線したマルチ電子ビーム源の構造について述べる。
【０１１５】
図１８に示すのは、図９の表示パネルに用いたマルチ電子ビーム源の平面図である。基板上には、図１１で示したものと同様な表面伝導型放出素子が配列され、これらの素子は行方向配線電極１００３と列方向配線電極１００４により単純マトリクス状に配線されている。行方向配線電極１００３と列方向配線電極１００４の交差する部分には、電極間に絶縁層（不図示）が形成されており、電気的な絶縁が保たれている。
【０１１６】
図１８のＡ−Ａ’に沿った断面を、図１９に示す。
【０１１７】
なお、このような構造のマルチ電子源は、あらかじめ基板上に行方向配線電極１００３、列方向配線電極１００４、電極間絶縁層（不図示）、および表面伝導型放出素子の素子電極と導電性薄膜を形成した後、行方向配線電極１００３および列方向配線電極１００４を介して各素子に給電して通電フォーミング処理と通電活性化処理を行うことにより製造した。
【０１１８】
次に本実施形態の主題である画像表示装置の駆動方法及び補正方法について図１を用いて説明する。
【０１１９】
図中、１０１は前述の表示パネルで、端子Ｄｘ１からＤｘｍ及びＤｙ１からＤｙｎを介して外部の電気回路と接続されている。またフェースプレート上の高圧端子Ｈｖも外部の高圧電源Ｖａに接続され放出電子を加速するようになっている。このうち端子Ｄｘ１からＤｘｍには前述のパネル内に設けられているマルチ電子ビーム源すなわちＭ行Ｎ列の行列状にマトリックス配線された表面伝導型放出素子群を１行ずつ順次駆動してゆくための走査信号が印加される。一方、端子Ｄｙ１からＤｙｎには前記走査信号により選択された一行の表面伝導型放出素子の各素子の出力電子ビームを制御する為の変調信号が印加される。
【０１２０】
次に、走査回路１０２について説明する。同回路は、内部にＭ個のスイッチング素子を備えるもので、各スイッチング素子は、直流電圧源Ｖｘの出力電圧もしくは０［Ｖ］（グランドレベル）のいずれか一方を選択し、表示パネル１０１の端子Ｄｘ１ないしＤｘｍと電気的に接続するものである。各スイッチング素子は、制御回路１０３が出力する制御信号Ｔｓｃａｎにもとづいて動作するものだが、実際にはたとえばＦＥＴのようなスイッチング素子を組み合わせる事により容易に構成する事が可能である。
【０１２１】
尚、前記直流電圧源Ｖｘは、本実施形態の場合には図１７で例示した表面伝導型放出素子の特性（電流放出しきい値電圧が８［Ｖ］）にもとづき、走査されていない素子に印加される駆動電圧が電子放出しきい値電圧以下となるよう、７［Ｖ］の一定電圧を出力するよう設定されている。
【０１２２】
引き続き入力された画像信号の流れについて説明する。入力されたコンポジット画像信号をデコーダー１１０で３原色の輝度信号及び水平、垂直同期信号（ここでは説明の都合上両者を併せて同期信号ＴＳＹＮＣとして表した。）に分離される。
【０１２３】
また、制御回路１０３は、外部より入力する画像信号にもとづいて適切な表示が行なわれるように各部の動作を整合させる働きをもつものである。Ｔｓｙｎｃにもとづいて、各部に対してＴａｄ，Ｔｐｓ，Ａｄｒｓ，ＴｓｃａｎおよびＴｓｆｔおよびＴｍｒｙ及びＴｍｏｄの各制御信号を発生する。
【０１２４】
一方３原色の輝度信号は、ＡＤＣ（アナログ−デジタル変換器）１１１に入力されて、サンプリングクロックＴａｄによるタイミングでそれぞれ、８ビットのデジタル信号に変換される。この時のビット数は、表示する画像の必要な階調数（色数）に応じて決められるもので本実施形態に於いては、ＲＧＢ各色２５６階調（約１６７０万色）を実現するため８ビットに決定した。変換されたデジタルの輝度信号は、先に説明したフロントパネル上の各色成分の配列に応じた順番に変換するためＰ／Ｓ（パラレル／シリアル）変換回路１１２に入力される。シリアル変換されたデータ（８ビット）は、制御回路１１３からのタイミング信号（Ｗ／Ｒ）で画像データメモリ１１６に書き込まれる。画像データメモリは例えばＦＩＦＯ（ファーストインファーストアウト）メモリで構成され、順次Ｒ／Ｗ信号のタイミングで順番に読み出される。記憶されるデータは、１フィールドもしくは１フレーム分である。
【０１２５】
読み出された、輝度信号は後述する補正動作をする補正演算回路１１７を経てシフトレジスター１０４に入力される。補正された各色成分毎の輝度信号は補正分のビット数が増えるためこれ以降は９ｂｉｔの信号になる。
【０１２６】
シフトレジスタ１０４は、時系列的にシリアルに入力される前記デジタル信号を、画像の１ライン毎にシリアル／パラレル変換するためのもので、前記制御回路１０３より送られる制御信号Ｔｓｆｔにもとづいて動作する（すなわち、制御信号Ｔｓｆｔは、シフトレジスタ１０４のシフトクロックであると言い換えても良い）。シリアル／パラレル変換された画像１ライン分（電子放出素子Ｎ素子分の駆動データに相当する）のデータは、ＩｄｌないしＩｄｎのＮ個の並列信号として前記シフトレジスタ１０４より出力される。
【０１２７】
ラッチ回路１０５は、画像１ライン分のデータを必要時間の間だけ記憶する為の記憶装置であり、制御回路＄１０３より送られる制御信号Ｔｍｒｙにしたがって適宜ＩｄｌないしＩｄｎの内容を記憶する。記憶された内容は、Ｉ’ｄｌないしＩ’ｄｎとして出力されパルス幅変調回路＄１０６に入力される。
【０１２８】
パルス幅変調回路１０６は、前記画像データＩ’ｄｌないしＩ’ｄｎの各々に応じた時間幅のパルスを発生するためのものであり、その出力は端子Ｉｄ”ｌないしＩｄ”ｎを通じてスイッチゲート（電流スイッチ１０８）に接続される。そして、制御回路１０３からのタイミング信号Ｔｍｏｄに合わせて、データに応じたパルス幅の電圧信号を出力する。
【０１２９】
このパルス幅変調回路１０６の内部構成を図４を用いて説明する。４０１はダウンカウンターで列配線数分ｎ個が並んでおりデータ入力端子はそれぞれラッチ回路からのデータ線Ｉｄ’ｌ〜Ｉｄ’ｎに接続されている。また、データロード端子ＬＤはは共通配線され制御回路からの信号Ｔｍｏｄに接続されている事でＴｍｏｄのタイミングに合わせてカウントダウンデータがＩｄ’ｌ〜Ｉｄ’ｎよりロードされる。カウンターのクロックｃｌｋはやはり共通配線されてＰｃｌｋ信号として制御回路１０３から入力される。Ｐｃｌｋは制御回路１０３によってＴｓｙｎｃから作られるが、本実施形態においてその周波数は水平走査周波数の２６０倍に設定した。これらの設定により４０１ダウンカウンターはＴｍｏｄのタイミングによりデータがロードされると同時にカウンタークロックＰｃｌｋによりカウントダウンされ０になった時にｃｌｒ信号が真（５Ｖ）になる。この信号は１０８電流スイッチのゲート端子により電流源の出力をスイッチすることになるので、この時刻に対応する列配線への電流の通電がきれる事になり、パルス幅変調が実現される。
【０１３０】
図１に戻って、電流スイッチ１０８はｐチャネルＭＯＳＦＥＴを用いており、パルス幅変調回路の出力により電流源１０９の出力電流を表示パネル１０１側とグランド側とに切り替えるためのものである。
【０１３１】
次に、電流源１０９について図３を用いて説明する。電流源１０９は図３（ａ）に示すようにｎ個の電流源３０１及び、ｎ個の３０６Ｄ／Ａ変換回路、後述する方法で測定されるもれ電流補正データから設定される３０７ラインメモリから構成されており、その制御電圧Ｖｉｎはラインメモリ３０７に記憶されたデータをＤ／Ａ変換回路３０６によって変換された電圧値で設定される。本実施形態では、ラインメモリのビット数は前述の表示階調数２５６に対して十分になるように９ビットとしたが、表示階調数に対して必要十分な精度に決定すればよくこれに限られるものではない。おのおのの電流源３０１は図３（ｂ）に示すようなカレントミラー回路により構成されている。本回路は、オペアンプ３０２、ＮＰＮトランジスター３０３、ＰＮＰトランジスター３０４、設定抵抗３０５から成り立っており、制御電圧Ｖｉｎに対して出力電流Ｉｏｕｔは次に示す式で表される。
【０１３２】
Ｉｏｕｔ＝Ｖｉｎ／Ｒｉ      （１）
次に補正データ作成時動作、及び補正データを用いた駆動時の補正動作の詳細について説明する。
【０１３３】
先ず、画像形成装置の製造後などに行う補正データ用ＬＵＴを作成する手順を述べる。この時の、測定装置を図５に示す。
【０１３４】
制御回路５０４はＬＵＴ作成時は、データ作成に合わせたタイミング制御を行なう。このとき、制御回路５０４は列選択駆動回路５１１が特定の画素に対して特定の駆動電圧で特定のパルス幅のドライブ信号を発生するように制御信号を発生する。このドライブ信号と走査回路出力によって選択された表面伝導型放出素子に流れる素子電流Ｉｆを電流モニタ回路５１２でモニタ抵抗を用いて検知する。同時に電子放出電流Ｉｅを、モニタしＩｆモニタ信号と共に補正データ作成回路５１３に送る。これを全表面伝導型放出素子に対して行なう。
【０１３５】
発明者は表面伝導型放出素子の電子ビームＩｅ出力と素子に流れる素子電流Ｉｆの間に強い相関があることに着目し以下のような補正方法を提案し実施した。
【０１３６】
先ず、ＬＵＴ１の作成について図２（ａ）により説明する。
【０１３７】
ＬＵＴ１の作成時は走査回路出力である行側の駆動線Ｄｘ１，Ｄｘ２，Ｄｘ３，…，Ｄｘｍは０Ｖにする。この状態で、列選択駆動回路５１１は列半選択電圧である、＋１／２Ｖｆ〜７．５Ｖのパルス電圧を発生する。この印加電圧では、どの素子も点灯することは無く、電流モニタ回路５１５は流れる素子電流を検出する。
【０１３８】
例えば、位置（Ｍ，Ｎ）の素子を駆動時に検出される素子電流は列Ｎ上に存在するｍ個のＳＣＥ素子に＋１／２Ｖｆの電圧を印加した際に流れる素子電流の総和になる。
【０１３９】
Ｉｆ1＝ΣＩｆ［＋１／２Ｖｆ、（Ｋ，Ｎ）］        （２）
ここで、上式のΣはＫ＝１…ｍまでの合算を示す。また、Ｉｆ［＋１／２Ｖｆ，（Ｋ，Ｎ）］とは、位置（Ｋ，Ｎ）にある素子に＋１／２Ｖｆの電圧を印加したときに流れる素子電流を示す。
【０１４０】
図１７の単素子のＩｆ特性から明らかなように、＋１／２Ｖｆ≒７．５Ｖの電圧ではＩｆはほとんど流れない。しかし、単純マトリクスの規模が大きくなり、ＭやＮが１００を越えるようになると式（２）の電流は無視できない量になる。単純マトリクス構造にＳＣＥ素子を並べた表示パネルを電流出力ドライバーで駆動する場合、このような電流が存在すると選択素子でなく半選択電圧のかかった素子に電流が流れてしまい、選択した素子に所望の素子電流を流す事ができない。そこでＬＵＴ１には駆動時に半選択素子に流れてしまう電流（以下無効素子電流Ｉｆｎと呼ぶ。）を予め測定し、ストアする。即ち、ｍ×ｎのアドレス空間を有するＬＵＴを用意し、位置（Ｍ，Ｎ）の素子を選択時に観測された無効素子電流Ｉｆｎ（Ｍ，Ｎ）をＬＵＴのアドレス（Ｍ，Ｎ）にストアした。実際にＩｆｎを観測したところ同じ列上では、観測されるＩｆｎはほぼ一致した。そこで１×ｎのアドレス空間を有するＬＵＴ１：５０８を用意し、列毎にＩｆｎデータを観測してストアした。
【０１４１】
次にＬＵＴ２：１１５の作成について図２（ｂ）により説明する。ＬＵＴ２：１１５の作成時は走査回路出力である行側の駆動線Ｄｘ１，Ｄｘ２，Ｄｘ３，…Ｄｘｍは画像形成時と同じようにＶｘの出力電圧もしくは０［Ｖ］（グランドレベル）のいずれか一方を選択するように制御する。この状態で、パルス幅変調回路は列半選択電圧である、＋１／２Ｖｆ≒７．５Ｖのパルス電圧を発生する。このとき、行及び列選択電圧が印加された素子のみが選択され電子放出を行なうが、補正データ作成回路５１３は各素子に関してＩｆ及びＩｅモニタ信号の検出を行なう。
【０１４２】
例えば、位置（Ｍ，Ｎ）の素子を駆動時に検出されるＩｅ，Ｉｆは以下のように表せる。Ｉｅに関しては明確なしきい値電圧Ｖｔｈ（本実施形態の素子では８［Ｖ］）があり、Ｖｔｈ以上の電圧を印加された時のみ電子放出が生じる。従って
Ｉｅ＝Ｉｅ［＋Ｖｆ，（Ｍ，Ｎ）］      （３）
が検出される。（ただし、Ｉｅ［＋Ｖｆ，（Ｍ，Ｎ）］とは位置（Ｍ，Ｎ）にある素子に＋Ｖｆの電圧を印加したときの電子放出電流）
一方、素子電流は、列Ｎ上に存在するｍ−１個のＳＣＥ素子に＋１／２Ｖｆの電圧を印加した際に流れる素子電流の総和と位置（Ｍ，Ｎ）に選択素子に＋Ｖｆの電圧を印加したときに流れる素子電流の和になる。
Ｉｆ2＝ΣＩｆ[+1/2Ｖｆ,（Ｋ，Ｎ）]＋Ｉｆ[+Ｖｆ,（Ｋ、Ｎ）]    （４）
この観測値（４）とＬＵＴ１のデータ（２）から、選択素子（Ｍ，Ｎ）に真に流れる素子電流が見積もられる。即ちＭ，Ｎが大きく（＞２００）場合、式（４）から式（２）を差し引くことで選択素子（Ｍ，Ｎ）に真に流れる素子電流（以下Ｉｆｍと呼ぶ）
Ｉｆｍ＝Ｉｆ［＋Ｖｆ，（Ｍ，Ｎ）］      （５）
が算出される。
【０１４３】
ＬＵＴ２：５１２には各素子の特性ばらつきの補正量として各素子の素子電流に対する電子放出電流の割合（以下、効率η＝Ｉｅ／Ｉｆｍと呼ぶ。）をストアした。即ち、ｍ×ｎのアドレス空間を有するＬＵＴを用意し、位置（Ｍ，Ｎ）の素子を選択時に観測された素子の効率η（Ｍ，Ｎ）をＬＵＴのアドレス（Ｍ，Ｎ）にストアした。
【０１４４】
次に、このＬＵＴ２：５１２にストアーした効率ηを元にして実際の補正データを計算して補正データメモリ１１５に記憶する方法について図８のフローチャートを用いて説明する。
【０１４５】
本実施形態に於いては、所謂、垂直帰線期間が２２．５Ｈ（１Ｈは、１水平走査期間）であるとし、この垂直帰線期間分を用いて補償駆動を行うのでどのようにしてこの垂直帰線期間を振り分けるかについて図８で説明する。
【０１４６】
まず初めに各ラインを選択する時間を記憶するデータ配列Ｉｓｃａｎ（１）〜Ｉｓｃａｎ（４８０）の初期化を行い（ライン数が４８０本としている）、すべてに１Ｈを代入する。また、ηの小さい方から何番目までの素子かをカウンターｎに０を代入する。さらに補償に使用するトータルの時間を計算する変数Ｔｃｍｐを０に初期化する（ステップＳ１）。
【０１４７】
次に、ｎをｌだけインクリメント（ステップＳ２）した後、ｎ番目にηが小さい素子を予め測定したＬＵＴ２から探し、その素子が存在する行番号（行位置）を変数Ｌに、その素子のηをηｎに代入する（ステップＳ３）。そしてこのηｎが補償目標効率ηａｖｇと比較して大きければ（ステップＳ４）、選択時間の補償は終わったと見なし、補償計算を終了する。そうで無ければ、次に、このＬに対応する走査選択時間Ｉｓｃａｎ（Ｌ）が、１Ｈよりも大きいか比較する（ステップＳ５）ことにより、このラインの選択時間が既に補償されているか判定する。未だ補償がされていないラインである事が解ると、選択時間を増加する必要分ΔＩｓｃａｎを計算して（ステップＳ６）、これをＴｃｍｐに足し込み（ステップＳ７）、それがトータル補償時間が２２Ｈを超えていないかを比較する（ステップＳ８）。この２２Ｈを超えた場合は補償可能時間を使い果たしたと判断して補償計算を終了する。そうでない場合は、対応する走査選択時間をΔＩｓｃａｎだけ増やしてからステップＳ２に進み、ｎの１インクリメントすることを行い、次の処理を行う。このようなサイクルを繰り返して補償走査選択時間の計算が終了すると、最初に、Ｉｓｃａｎ（１）〜Ｉｓｃａｎ（４８０）を走査選択時間メモリーに記憶してシーケンスを終了する。図１の走査選択メモリ１１８は、このようにして作成されたデータを記憶することになる。
【０１４８】
次に補正データＬＵＴ１，ＬＵＴ２、走査選択時間メモリーを用いた補正の詳細について説明する。本実施形態では、ＬＵＴ１に基づいて各列の駆動電流を決定し、走査選択時間メモリに記憶された各ラインの走査選択時間に基づいて走査ラインの駆動をし、さらにＬＵＴ２の効率データに基づいて補正駆動を行っているので、これについて図６を用いて説明する。
【０１４９】
前述の通り、本実施形態では輝度データは８ビットなので３原色各々の階調は２５６の分解能である。そして、効率ηの最小値が０．１％、平均が０．２％だった場合を考える。最大輝度信号入力時（２５５）に劣化素子の輝度を平均値に補正する。今画素（Ｍ，Ｎ）を補正駆動時に、Ｉｆｎ（Ｎ）が０．５ｍＡ、１１５ＬＵＴ２に記憶されたη（Ｍ，Ｎ）が０．１５％と補正データが得られた場合、以下の式によって補正輝度信号を得る。
【０１５０】
補正輝度信号Ａ（Ｍ，Ｎ）＝輝度信号×（ηａｖｇ／η）      式（６）
＝２５５×（０．２／０．１５）
＝３４０
この演算は掛け算回路８０３、割り算回路８０１で実現される。演算回路は、素子（Ｍ，Ｎ）の補正輝度信号をシフトレジスター１０４に出力する。
【０１５１】
次に、前述したＬＵＴ１のデータに基づいて、図３の電流源の設定の仕方について説明する。まず、表示画像の必要輝度、素子の平均効率等から素子電流値を１ｍＡに設定するとする。そして、３０６Ｄ／Ａ変換回路のリファレンス電圧（つまりフルスパン）が５Ｖ、３０５設定抵抗が２．５ＫΩであるとする。この時、もれ電流Ｉｆｎ（２）が０．５ｍＡであるとすると出力電流を１．５ｍＡに設定する必要があるから式（１）より
Ｖｉｎ＝Ｉｏｕｔ×Ｒｉ＝１．５×２．５Ｋ＝３．７５Ｖ
であるから、ラインメモリとしては
３．７５／５×５１２＝３８４
のデジタル値を記憶すればよい。
【０１５２】
同様にしてＩｆｎ（２）〜Ｉｆｎ（ｎ）に基づいてラインメモリ３０７に記憶するデータを算出する。
【０１５３】
補正駆動時に、実際のパルス幅変調回路からの１列目（Ｉｄ”ｌ）の出力波形が電流源１０９からの電流を切り替えて所望の素子が駆動される様子を時間を追って、示したのが図７である。上から順番に、各信号データについて説明していく。
【０１５４】
図７（ａ）のＴｓｃａｎは、前述した走査回路１０２のシフトクロックであり走査選択時間メモリー１１８に記憶された走査選択時間に基づいて各ライン異なったタイミングで出力される。
【０１５５】
本実施形態に於いては、ＬＵＴ２に記憶された効率ηが０．１５％以下の場合に走査選択時間が１Ｈよりも大きく設定されている（つまり０．１５％より大きい素子しかない行については走査選択時間は１Ｈのままである）。図９（ｂ）は駆動時の選択素子アドレス（Ａｄｒｓ）を示している。図９（ｃ）は、一旦画像データメモリ１１６に保存された元々の輝度データを表している。また同図（ｄ）は、電流源の出力電流であり前述のようにＤｙ１に、対応する１．５ｍＡを常時出力している。同図（ｅ）は選択素子に対応してＡｄｒｓで指定され、補正データメモリ１１５から補正演算回路１１７に入力される補正データ（前述の効率η）である。これらの輝度データ及び補正データから式（６）に基づいて補正演算回路１１７に算出された補正駆動輝度データが図７（ｆ）である。また、パルス幅変調回路のカウントダウン開始トリガー信号を示したのが図７（ｇ）である。
【０１５６】
これらを見て解るように、同図（ｂ），（ｃ），（ｅ），（ｆ），（ｇ）はすべて同図（ａ）のＴｓｃａｎのタイミングに合わせてデータが切り替わっている事が解る。そして、この補正駆動データに応じてパルス幅駆動されたＩｆ波形が同図（ｇ）、Ｉｅ波形が同図（ｈ）である。Ｉｅ波形（同図（ｈ））を見ると元々の輝度データに応じた面積のＩｅが出力されている事が解る。
【０１５７】
以上説明したような構成、設定で画像表示装置を試作したところ、輝度の不均一になることが少なく、尚且つ素子のもれ電流や効率のバラ付きが補正され、高品位の画像が得られる事ができた。なお本実施形態において、補正目標を効率平均値ηａｖｇに設定したがこれに限られる訳ではなく、素子バラ付きの分布などによっては最瀕値や中心値等その他の値に設定する場合も本特許の趣旨に含まれる。
【０１５８】
また、走査選択時間の初期設定として、補償分（Ｔｃｍｐ）として垂直帰線期間（２２Ｈ）、通常駆動期間分として４８０Ｈとしたが、合計時間が１フィールドまたは、１フレームを超えない範囲であれば配分を変える事ができ、例えば、Ｉｓｃａｎの初期設定を１Ｈよりも小さくする事により、補償分を増やす事が可能になる。これらの配分は、素子特性のバラ付き、劣化素子の数などに応じて最適な値に設定する。
【０１５９】
また、前述映像信号はアナログでもデジタルでも差し支えないが現在画像信号としては一般的なアナログ信号を採用した。さらにシリアル／パラレル変換手段としてはデジタル信号の処理が容易なシフトレジスターを採用しているがこれに限定されるものではない。また、本実施形態における電子源は、大面積、大マトリックス化の容易な表面伝導型放出素子がもっとも望ましいが、これに限るものでなく、ＦＥ型、ＭＩＭ型を使用しても支障はない。
【０１６０】
本実施形態により、補正を行う事によって必要な階調数を落とすことなく、輝度の分布が少なく、優れた画像表示装置が実現できた。
【０１６１】
以上説明したように本実施形態によれば、表面伝導型放出素子をマトリックス配線したマルチ電子源を駆動において、予め測定したもれ電流データ、効率データを用いて、素子のバラ付きを補正する際に、階調数を落とすことなく、しかも配線抵抗の影響を受けずに駆動する事ができる。そこで本発明を適応した画像形成装置に於いては、階調の線形性に優れ、高品位な画像を実現できる。
【０１６２】
【発明の効果】
以上説明したように本発明によれば、素子のバラ付きが抑えられ、階調数を落とすことなく、しかも配線抵抗の影響を受けずに駆動する事ができ、階調の線形性に保たれ、高品位な画像良好な画像を形成することが可能になる。
【図面の簡単な説明】
【図１】実施形態における画像形成装置のブロック構成図である。
【図２】実施形態におけるＬＵＴを作成方法を示す図である。
【図３】実施形態にいける電流源の構成を示す図である。
【図４】実施形態のパルス幅変調回路の構成を示す図である。
【図５】実施形態の補正データ測定を行う場合の装置構成図である。
【図６】実施形態における演算回路の構成を示す図である。
【図７】実施形態における駆動時のデータの流れ、駆動波形を示す図である。
【図８】実施形態の補正データを作成処理手順を示すフローチャートである。
【図９】実施形態における表示パネルの一部切り欠き斜視図である。
【図１０】実施形態における蛍光膜に形成されるパターンを示す図である。
【図１１】実施形態で用いた平面型の表面伝導型放出素子の平面及び断面図である。
【図１２】平面型の表面伝導型放出素子の製造工程を示す断面図である。
【図１３】通電フォーミング処理の際の印加電圧波形を示す図である。
【図１４】通電活性化処理の際の印加電圧波形と放電電流Ｉｅの変化を示す図である。
【図１５】実施形態で用いた垂直型の表面伝導型放出素子の断面図である。
【図１６】垂直型の表面伝導型放出素子の製造工程を示す断面図である。
【図１７】実施形態で用いた表面伝導型放出素子の典型的な特性を示す図である。
【図１８】実施形態で用いたマルチ電子ビーム源の基板の平面図である。
【図１９】実施形態で用いたマルチ電子ビーム源の基板の一部断面図である。
【図２０】表面伝導型放出素子の一例を示す図である。
【図２１】ＦＥ型素子の一例を示す図である。
【図２２】ＭＩＭ型素子の一例を示す図である。
【図２３】電子放出素子の配線方法を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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