(57)【特許請求の範囲】
【請求項１】
(a)メモリと、
(b)入力される制御信号に応答して遅延される調整遅延クロック信号を発生する調整クロック発生器と、
(c)前記メモリに連結され、前記調整遅延クロック信号及び入力データ信号を入力し、前記調整遅延クロック信号に応答して出力データ信号を発生するバッファと、
(d)前記調整クロック発生器に連結され、入力されるプログラムに応じて前記制御信号を発生するプログラマブルロジック回路とを具備し、
前記調整クロック発生器(b)は、
(b-1)前記入力クロック信号を入力して出力クロック信号を発生するクロック発生器と、
(b-2)前記出力クロック信号を入力して前記出力クロック信号に対して複数の選択遅延時間のうち選択された１つの時間だけ遅延される調整遅延クロック信号を発生する調整遅延回路とを具備し、
前記調整遅延回路(b-2)は、
(b-2-1)前記出力クロック信号を入力して前記出力クロック信号に対して所定時間遅延される遅延クロック信号を各々発生する複数個の遅延回路と、
(b-2-2)前記複数個の遅延回路に連結され、前記遅延クロック信号のうち１つを前記バッファのクロック入力に選択的に連結するスイッチング手段を具備し、
前記スイッチング手段(b-2-2)は、各々のスイッチが、関連する前記遅延回路を前記バッファのクロック入力から断絶させる第１状態と、関連する前記遅延回路を前記バッファのクロック入力に連結する第２状態とを有する複数個のスイッチ(b-2-2-1)を具備し、
前記プログラマブルロジック回路(d)が複数個の制御信号を発生し、前記複数個のスイッチ(b-2-2-1)の各々は前記プログラマブルロジック回路が発生する各制御信号に応答して前記第１及び第２状態のうち１つを発生することを特徴とすメモリ集積装置。
【請求項２】
前記プログラマブルロジック回路(d)は、各々の制御回路が前記複数個の制御信号のうち１つを発生する複数個の制御回路(d-1)を具備することを特徴とする請求項１に記載のメモリ集積装置。
【請求項３】
前記プログラマブルロジック回路(d)は、前記プログラムにより複数個の入力制御信号を生成し、前記複数個の制御回路(d-1)の各々は、前記入力制御信号のうち１つに応答して関連する前記スイッチにより関連する前記遅延回路を前記バッファのクロック入力に連結させることを特徴とする請求項２に記載のメモリ集積装置。
【請求項４】
前記複数の制御回路(d-1)の各々は、第１モードで前記対応される制御回路を前記対応される入力制御信号に応答しないようにし、第２モードで前記対応される制御回路を関連する入力制御信号に応答させることを特徴とする請求項３に記載のメモリ集積装置。
【請求項５】
(a)メモリと、
(b-1)入力される第１制御信号に応答して、遅延される第１調整遅延クロック信号を発生する第１調整クロック発生器と、
(c-1)前記メモリに連結され、前記第１調整遅延クロック信号を入力するクロック入力を有し、第１入力データ信号を入力し、前記第１調整遅延クロック信号に応答して対応される第１出力データ信号を発生して前記メモリに提供する入力バッファと、
(b-2)入力される第２制御信号に応答して、遅延される第２調整遅延クロック信号を発生する第２調整クロック発生器と、
(c-2)前記メモリに応答し、前記第２調整遅延クロック信号を入力するクロック入力を有し、前記メモリから第２入力データ信号を入力し、前記第２調整遅延クロック信号に応答して対応される第２出力データ信号を発生する出力バッファと、
(d)前記第１及び第２調整クロック発生器と連結され、入力されるプログラムに応じて前記第１及び第２制御信号を発生するプログラマブルロジック回路とを具備し、
前記第１調整クロック発生器(b-1)は、第１入力クロック信号を入力し、前記第１入力クロック信号に対して第１調整時間だけ遅延される第１調整遅延クロック信号を発生し、前記第２調整クロック発生器(b-2)は、第２入力クロック信号を入力し、前記第２入力クロック信号に対して第２調整時間だけ遅延される第２調整遅延クロック信号を発生し、前記第１及び第２入力クロック信号は共通の入力クロック信号を含み、
前記第１調整クロック発生器(b-1)及び第２調整クロック発生器(b-2)の各々は、
(b-3)前記共通入力クロック信号を入力して出力クロック信号を発生するクロック発生器と、
(b-4)前記出力クロック信号を入力し、前記出力クロック信号に対して複数個の選択遅延時間のうち選択された時間だけ遅延される関連調整遅延クロック信号を発生する調整遅延回路とを具備し、
前記調整遅延回路(b-4)は、
(b-4-1)前記出力クロック信号を入力し、前記出力クロック信号に対して所定時間遅延される遅延クロック信号を発生する複数個の遅延回路と、
(b-4-2)前記複数個の遅延回路に連結され、前記遅延クロック信号のうち１つを関連するバッファのクロック入力と選択的に結合させるスイッチング手段とを具備し、
前記スイッチング手段(b-4-2)は、関連する前記遅延回路を関連する前記バッファのクロック入力から断絶させる第１状態と、関連する前記遅延回路を関連する前記バッファのクロック入力に連結させる第２状態とを有する複数個のスイッチ(b-4-2-1)を具備し、
前記プログラマブルロジック回路(d)が複数個の制御信号を発生し、前記複数個のスイッチ(b-4-2-1)の各々は前記プログラマブルロジック回路が発生する各制御信号に応答して前記第１及び第２状態のうち１つを発生することを特徴とすメモリ集積装置。
【請求項６】
(e)前記共通の入力クロック信号を発生するロジック回路をさらに具備することを特徴とする請求項５に記載のメモリ集積装置。
【請求項７】
前記プログラマブルロジック回路(d)は、各々の制御回路が前記複数個の制御信号のうち１つを発生する複数個の制御回路(d-1)を具備することを特徴とする請求項５に記載のメモリ集積装置。
【請求項８】
前記プログラマブルロジック回路(d)は、前記プログラムにより複数個の入力制御信号を生成し、前記複数個の制御回路(d-1)の各々は、前記入力制御信号のうち１つに応答して関連する前記スイッチにより関連する前記遅延回路を前記バッファのクロック入力に連結させることを特徴とする請求項７に記載のメモリ集積装置。
【請求項９】
前記複数の制御回路(d-1)の各々は、第１モードで前記対応される制御回路を前記対応される入力制御信号に応答しないようにし、第２モードで前記対応される制御回路を関連する入力制御信号に応答させることを特徴とする請求項８に記載のメモリ集積装置。
【請求項１０】
メモリ集積装置に内蔵されるクロック発生回路であって、
(b)入力される制御信号に応答して遅延される調整遅延クロック信号を発生する調整クロック発生器と、
(c)前記メモリに連結され、前記調整遅延クロック信号及び入力データ信号を入力し、前記調整遅延クロック信号に応答して出力データ信号を発生するバッファと、
(d)前記調整クロック発生器に連結され、入力されるプログラムに応じて前記制御信号を発生するプログラマブルロジック回路とを具備し、
前記調整クロック発生器(b)は、
(b-1)前記入力クロック信号を入力して出力クロック信号を発生するクロック発生器と、
(b-2)前記出力クロック信号を入力して前記出力クロック信号に対して複数の選択遅延時間のうち選択された１つの時間だけ遅延される調整遅延クロック信号を発生する調整遅延回路とを具備し、
前記調整遅延回路(b-2)は、
(b-2-1)前記出力クロック信号を入力して前記出力クロック信号に対して所定時間遅延される遅延クロック信号を各々発生する複数個の遅延回路と、
(b-2-2)前記複数個の遅延回路に連結され、前記遅延クロック信号のうち１つを前記バッファのクロック入力に選択的に連結するスイッチング手段を具備し、
前記スイッチング手段(b-2-2)は、各々のスイッチが、関連する前記遅延回路を前記バッファのクロック入力から断絶させる第１状態と、関連する前記遅延回路を前記バッファのクロック入力に連結する第２状態とを有する複数個のスイッチ(b-2-2-1)を具備し、
前記プログラマブルロジック回路(d)が複数個の制御信号を発生し、前記複数個のスイッチ(b-2-2-1)の各々は前記プログラマブルロジック回路が発生する各制御信号に応答して前記第１及び第２状態のうち１つを発生することを特徴とするクロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ集積装置及びそのためのクロック発生回路に係り、特にバッファ及び集積回路のための関連回路に関するものである。
【０００２】
【従来の技術】
メモリ集積装置としてのメモリロジック複合集積回路は、高い能力と省力のために通常軽くて小型のシステムに使われている。典型的なメモリロジック複合集積回路は、１つのチップにメモリ、例えばDRAMまたはSRAMと前記メモリを制御するロジックを含んでいる。通常、前記ロジックは、前記メモリにデータを書込んだり、または前記メモリからデータを読出すことを制御する。
【０００３】
図１は従来のメモリ集積回路のブロック図である。メモリ集積回路101は、入力端クロックバッファ111、入力バッファ121、出力端クロックバッファ141、出力バッファ131、及びメモリを具備する。入力端クロックバッファ111は外部クロック信号CLKに応答して内部クロック信号PCLKを発生する。入力バッファ121は、内部クロック信号PCLKに応答して、入力されるデータDI1をメモリ151に伝送する。入力端クロックバッファ111は、外部クロック信号CLKから内部クロック信号PCLKを発生する内部クロック発生器113を含み、内部クロック信号PCLKは遅延器115により所定時間遅延される。
【０００４】
同様に、出力端クロックバッファ141は、クロック信号CLKに応答して出力クロック信号DQCLKを発生する。出力バッファ131は、出力クロック信号DQCLKに応答してメモリ151から入力されるデータDQ1からデータDQ2を発生する。出力端クロックバッファ141は、クロック信号CLKを出力クロック信号DQCLKに変換する出力制御クロック発生器143を含み、出力クロック信号DQCLKは遅延器145により所定時間遅延される。
【０００５】
【発明が解決しようとする課題】
ところが、工程偏差によって、メモリ集積回路のタイミング特性、例えばセットアップタイムとホールドタイムとが変化する。そのため、前記タイミング変化を補償するために、メモリ集積回路の遅延器のマスク変換または他の構造の変換が要求される。このような前記メモリ集積回路の遅延器のマスク変換または他の構造の変換によって、生産の遅延及びコスト高などがよく発生するという問題があった。
【０００６】
本発明が解決しようとする技術的課題は、類似の回路が並行するような構成に回路設計して製造時の工程偏差を少なくし、マスク変換や他の望ましくない再デザインなしにタイミング変化が補償されうるメモリ集積装置及びそのためのクロック発生回路を提供するにある。
【０００７】
【課題を解決するための手段】
前記技術的課題を達成するために本発明は、(a)メモリと、(b)入力される制御信号に応答して遅延される調整遅延クロック信号を発生する調整クロック発生器と、(c)前記メモリに連結され、前記調整遅延クロック信号及び入力データ信号を入力し、前記調整遅延クロック信号に応答して出力データ信号を発生するバッファと、(d)前記調整クロック発生器に連結され、入力されるプログラムに応じて前記制御信号を発生するプログラマブルロジック回路とを具備し、前記調整クロック発生器(b)は、(b-1)前記入力クロック信号を入力して出力クロック信号を発生するクロック発生器と、(b-2)前記出力クロック信号を入力して前記出力クロック信号に対して複数の選択遅延時間のうち選択された１つの時間だけ遅延される調整遅延クロック信号を発生する調整遅延回路とを具備し、前記調整遅延回路(b-2)は、(b-2-1)前記出力クロック信号を入力して前記出力クロック信号に対して所定時間遅延される遅延クロック信号を各々発生する複数個の遅延回路と、(b-2-2)前記複数個の遅延回路に連結され、前記遅延クロック信号のうち１つを前記バッファのクロック入力に選択的に連結するスイッチング手段を具備し、前記スイッチング手段(b-2-2)は、各々のスイッチが、関連する前記遅延回路を前記バッファのクロック入力から断絶させる第１状態と、関連する前記遅延回路を前記バッファのクロック入力に連結する第２状態とを有する複数個のスイッチ(b-2-2-1)を具備し、前記プログラマブルロジック回路(d)が複数個の制御信号を発生し、前記複数個のスイッチ(b-2-2-1)の各々は前記プログラマブルロジック回路が発生する各制御信号に応答して前記第１及び第２状態のうち１つを発生することを特徴とするメモリ集積装置を提供する。
【０００８】
また本発明は、(a)メモリと、(b-1)入力される第１制御信号に応答して、遅延される第１調整遅延クロック信号を発生する第１調整クロック発生器と、(c-1)前記メモリに連結され、前記第１調整遅延クロック信号を入力するクロック入力を有し、第１入力データ信号を入力し、前記第１調整遅延クロック信号に応答して対応される第１出力データ信号を発生して前記メモリに提供する入力バッファと、(b-2)入力される第２制御信号に応答して、遅延される第２調整遅延クロック信号を発生する第２調整クロック発生器と、(c-2)前記メモリに応答し、前記第２調整遅延クロック信号を入力するクロック入力を有し、前記メモリから第２入力データ信号を入力し、前記第２調整遅延クロック信号に応答して対応される第２出力データ信号を発生する出力バッファと、(d)前記第１及び第２調整クロック発生器と連結され、入力されるプログラムに応じて前記第１及び第２制御信号を発生するプログラマブルロジック回路とを具備し、前記第１調整クロック発生器(b-1)は、第１入力クロック信号を入力し、前記第１入力クロック信号に対して第１調整時間だけ遅延される第１調整遅延クロック信号を発生し、前記第２調整クロック発生器(b-2)は、第２入力クロック信号を入力し、前記第２入力クロック信号に対して第２調整時間だけ遅延される第２調整遅延クロック信号を発生し、前記第１及び第２入力クロック信号は共通の入力クロック信号を含み、前記第１調整クロック発生器(b-1)及び第２調整クロック発生器(b-2)の各々は、(b-3)前記共通入力クロック信号を入力して出力クロック信号を発生するクロック発生器と、(b-4)前記出力クロック信号を入力し、前記出力クロック信号に対して複数個の選択遅延時間のうち選択された時間だけ遅延される関連調整遅延クロック信号を発生する調整遅延回路とを具備し、前記調整遅延回路(b-4)は、(b-4-1)前記出力クロック信号を入力し、前記出力クロック信号に対して所定時間遅延される遅延クロック信号を発生する複数個の遅延回路と、(b-4-2)前記複数個の遅延回路に連結され、前記遅延クロック信号のうち１つを関連するバッファのクロック入力と選択的に結合させるスイッチング手段とを具備し、前記スイッチング手段(b-4-2)は、関連する前記遅延回路を関連する前記バッファのクロック入力から断絶させる第１状態と、関連する前記遅延回路を関連する前記バッファのクロック入力に連結させる第２状態とを有する複数個のスイッチ(b-4-2-1)を具備し、前記プログラマブルロジック回路(d)が複数個の制御信号を発生し、前記複数個のスイッチ(b-4-2-1)の各々は前記プログラマブルロジック回路が発生する各制御信号に応答して前記第１及び第２状態のうち１つを発生することを特徴とすメモリ集積装置を提供する。
【０００９】
また本発明は、メモリ集積装置に内蔵されるクロック発生回路であって、(b)入力される制御信号に応答して遅延される調整遅延クロック信号を発生する調整クロック発生器と、(c)前記メモリに連結され、前記調整遅延クロック信号及び入力データ信号を入力し、前記調整遅延クロック信号に応答して出力データ信号を発生するバッファと、(d)前記調整クロック発生器に連結され、入力されるプログラムに応じて前記制御信号を発生するプログラマブルロジック回路とを具備し、前記調整クロック発生器(b)は、(b-1)前記入力クロック信号を入力して出力クロック信号を発生するクロック発生器と、(b-2)前記出力クロック信号を入力して前記出力クロック信号に対して複数の選択遅延時間のうち選択された１つの時間だけ遅延される調整遅延クロック信号を発生する調整遅延回路とを具備し、前記調整遅延回路(b-2)は、(b-2-1)前記出力クロック信号を入力して前記出力クロック信号に対して所定時間遅延される遅延クロック信号を各々発生する複数個の遅延回路と、(b-2-2)前記複数個の遅延回路に連結され、前記遅延クロック信号のうち１つを前記バッファのクロック入力に選択的に連結するスイッチング手段を具備し、前記スイッチング手段(b-2-2)は、各々のスイッチが、関連する前記遅延回路を前記バッファのクロック入力から断絶させる第１状態と、関連する前記遅延回路を前記バッファのクロック入力に連結する第２状態とを有する複数個のスイッチ(b-2-2-1)を具備し、前記プログラマブルロジック回路(d)が複数個の制御信号を発生し、前記複数個のスイッチ(b-2-2-1)の各々は前記プログラマブルロジック回路が発生する各制御信号に応答して前記第１及び第２状態のうち１つを発生することを特徴とするクロック発生回路を提供する。
【００１０】
【発明の実施の形態】
以下、添付された図面に基づき本発明の実施の形態を詳しく説明する。
【００１１】
図２は、本発明の実施の形態によるバッファ回路を含むメモリロジック複合半導体装置の回路図である。
【００１２】
図２を参照すれば、メモリロジック複合半導体装置201は、ロジック回路211、メモリ221、第１調整クロック発生器231、入力バッファ241、出力バッファ251、及び第２調整クロック発生器261を具備する。ロジック回路211は、クロック信号CLKを発生する。第１調整クロック発生器231は、クロック信号CLK及びロジック回路211のプログラマブルロジック回路210から制御信号PSW1〜3を受取って、第１調整遅延クロック信号PCLKを入力バッファ241に各々提供する。第２調整クロック発生器261は、クロック信号CLK及びプログラマブルロジック回路211から制御信号PSW4〜6を受取って第２調整遅延クロック信号DQCLKを出力バッファ251に各々提供する。プログラマブルロジック回路210は、ロジック回路211に印加されるプログラムに応じて制御信号PSW1〜6を発生する。
【００１３】
第１調整クロック発生器231は、クロック発生器233及び第１乃至第３スイッチ281〜283に各々連結された第１乃至第３遅延回路271〜273を具備する。クロック発生器233は、入力クロック信号CLKから出力クロック信号DQCLK(234)を発生する。第１乃至第３遅延回路271〜273は、各々第１乃至第３遅延クロック信号277〜279を発生する。第１乃至第３遅延クロック信号277〜279は、出力クロック信号234を各々第１乃至第３の所定間隔遅延する。例えば、第２遅延回路272は遅延T1を有し、第１及び第３遅延回路271、273は各々遅延T1-α、T1+αを有する。
【００１４】
第１乃至第３スイッチ281〜283は、各々第１乃至第３遅延回路271〜273に各々電気的に連結され、プログラマブルロジック回路210により発生される制御信号PSW1〜3を各々受取る。第１乃至第３スイッチ281〜283は、制御信号PSW1〜3により制御されて、第１乃至第３遅延回路271〜273のうち１つを、入力バッファ241のクロック入力に選択的に連結する。従って、選択された間隔により遅延された調整遅延クロック信号PCLKが提供される。
【００１５】
入力バッファ241は、ロジック回路211及び第１調整クロック発生器231に電気的に連結され、調整遅延クロック信号PCLKに応答してロジック回路211から入力されるデータDI1をメモリ221に伝送する。例えば、調整遅延クロック信号PCLKが論理"ハイ"の場合、入力バッファ241はデータDI1(例えば、TTLまたはCMOSレベルを有するデータ)がデータDI2（例えばCMOSレベル）として伝送されることを許容する。調整遅延クロック信号PCLKが論理"ロー"の場合、入力バッファ241は非活性化され、データDI1がメモリ221に伝送されることを防止する。
【００１６】
第２調整クロック発生器261により制御される出力バッファ251の動作は入力バッファ241とほぼ同様であり、データ伝送が逆方向であることのみが異なる。第２調整クロック発生器261は、クロック信号CLKとプログラマブルロジック回路210の制御信号PSW4〜6を入力し、遅延される出力クロック信号DQCLKを発生する。第２調整クロック発生器261は、クロック発生器263、第４乃至第６遅延器274〜276、第４乃至第６スイッチ284〜286を具備する。クロック発生器263は、クロック信号CLKから第４乃至第６遅延回路274〜276に提供される出力クロック信号264を発生する。第４乃至第６遅延回路274〜276は、出力クロック信号264を第４乃至第６間隔遅延したクロック信号287〜289を発生する。
【００１７】
第４乃至第６スイッチ284〜286は、制御信号PSW4〜6の制御下に、第４乃至第６遅延クロック信号287〜289のうち１つを出力バッファ251のクロック入力に選択的に連結する。出力バッファ251は、ロジック回路211及び第２調整クロック発生器261に電気的に連結され、第２調整遅延クロック信号DQCLKに応答して、メモリ221のデータDQ1をデータラインDQ2としてロジック回路211に伝送する。
当業者なら、入力バッファ241及び出力バッファ251がメモリ221に印加される多様な信号のためにバッファ機能を行うとのことがわかるはずである。例えば、入力バッファ241及び出力バッファ251は、メモリ221のメモリ領域への緩衝されたデータのためにデータバッファとして作用する。バッファ241、245は、メモリ221により発生または提供される他の種類の信号、例えばアドレス信号、ローアドレスストローブ(RAS)信号、カラムアドレスストローブ(CAS)信号、書込イネーブル(WE)信号、出力イネーブル(OE)信号及び多様な他の制御信号を緩衝する。
【００１８】
図３は、図２の制御信号PSW1〜6のような制御信号を発生するために使用される制御回路311の構成例を示す。
【００１９】
入力制御信号PM1は、インバータ319を通してモード入力信号MODESWにより制御されるパストランジスタ314に先行する、インバータ312、313を駆動する。モード入力信号MODESWが"ハイ"の場合、パストランジスタ314は"オン"されて、インバータ313の出力がパストランジスタ314を通してインバータ315を駆動させる。インバータ315は他のインバータ316と共にラッチ回路を構成し、ラッチ回路はMOSトランジスタ318を通してリセット信号RESETによりリセットされる。ラッチ回路の出力はさらに他のインバータ317に印加されて、モード入力信号MODESWが"ハイ"の場合、入力制御信号PM1を反映する制御信号PSW1を発生する。しかし、モード入力信号MODESWが"ロー"の場合、パストランジスタ314はオフされて、ラッチ回路の入力はモード入力信号MODESWが"ロー"となる前にラッチ回路の入力値に応じて"ハイ"または"ロー"でラッチされる。このモードでは、制御回路311の出力は入力制御信号PM1に応答しない。
【００２０】
第１スイッチ281は、第１遅延回路271から遅延されたクロック信号277を受取る。第１スイッチ281は、第１遅延回路271を入力バッファ241のクロック入力に連結する第１状態と、第１遅延回路271を入力バッファ241のクロック入力から断線させる第２状態とを有する。第１スイッチ281の状態は、制御回路311により発生される制御信号PSW1によって制御される。例えば、スイッチ制御信号PSW1が論理"ハイ"値を有する際、第１スイッチ281は第１遅延回路271を入力バッファ241のクロック入力に連結し、クロック発生器233により発生される出力クロックに関して第１遅延回路271と結合された遅延間隔により遅延される調整遅延クロック信号PCLKを伝送する。スイッチ制御信号が論理"ロー"の場合、第２遅延回路は入力バッファ241のクロック入力から断線されることもある。
【００２１】
図３に示された制御回路311のような各制御回路は、図２の第２及び第３スイッチ272、273を各々制御するためにも提供されうる。第１乃至第３遅延回路271〜273中の１つは他の遅延回路は断線させ、入力バッファ241のクロック入力に選択的に連結される。第２調整クロック発生器261の制御下での出力バッファ251の動作は、第２調整遅延クロック信号DQCLKの制御下でメモリ221とロジック回路211との間のデータを伝送する出力バッファ251と共に、前述と類似している。当業者なら図２及び図３のようなスイッチを制御するための適正な制御信号を発生する他の回路は他の論理組合、例えば示された回路の相補論理組合を用いる実施の形態を含んで本発明と共に使用可能なのはわかるはずである。
【００２２】
図４に示されたように、プログラマブルロジック回路210は、プログラム212によりプログラマブル回路213により発生される入力制御信号PM1〜6に応答する、図３に示された形の複数の制御回路311、321、331、341、351、361を含む。制御回路311、321、331、341、351、361は複数の制御信号PSW1〜PSW6を発生し、第１及び第２調整遅延クロック信号PCLK、DQCLKを発生させるための各遅延回路271〜276に連結される類似の複数のスイッチ281〜286を交番に制御する。第１乃至第３スイッチ281〜283のうち選択された１つは、第１乃至第３スイッチ281〜283の１つをイネーブルさせるための適正な制御信号PM1〜PM3を発生するようにプログラマブル回路213をプログラムすることにより、その対応される遅延回路を入力バッファ241のクロック入力に連結するためにイネーブルされる。同様に、第４乃至第６スイッチ284〜286のうち選択された１つは、適正な制御信号PM4〜6を発生するようにプログラマブル回路213をプログラムすることにより、その対応される遅延回路を出力バッファ251のクロック入力に連結するためにイネーブルされる。
【００２３】
本発明は前記実施の形態に限定されなく、本発明の技術的思想内で当業者により多くの変形が可能なのは明白である。
【００２４】
【発明の効果】
本発明によれば、メモリ集積装置、例えばメモリロジック複合集積回路は、類似の回路が並行するような構成に回路設計して工程偏差を少なくしたことによって、マスク変換や他の望ましくない再デザイン無しにタイミングの変化が補償される。
【００２５】
【図面の簡単な説明】
【図１】従来のクロックバッファを含む半導体装置の概略的なブロック図である。
【図２】本発明の実施の形態によるバッファ回路を含むメモリロジック複合半導体装置の回路例を示す図である。
【図３】本発明の実施の形態による制御回路及び調整クロック発生器のためのスイッチの回路例を示す図である。
【図４】本発明の実施の形態による調整クロック発生器のための制御回路及びスイッチの回路例を示す図である。
【図１】
0003718059.tif 000002
【図２】
0003718059.tif 000003
【図３】
0003718059.tif 000004
【図４】
0003718059.tif 000005