(57)【特許請求の範囲】
【請求項１】
半導体基板内にトレンチを選択的に形成する工程と、
前記トレンチ下部の外側面にプレート電極を形成する工程と、
前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、
前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、
前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、
前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、
高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記アモルファスシリコン膜をポリシリコン膜に変化させる工程と、
前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板内にトレンチを選択的に形成する工程と、
前記トレンチ下部の外側面にプレート電極を形成する工程と、
前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、
前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、
前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、
前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、
前記アモルファスシリコン膜をエッチバックする工程と、
高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記エッチバックされたアモルファスシリコン膜をポリシリコン膜に変化させる工程と、
前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項３】
半導体基板内にトレンチを選択的に形成する工程と、
前記トレンチ下部の外側面にプレート電極を形成する工程と、
前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、
前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、
前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、
前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、
前記アモルファスシリコン膜をエッチバックする工程と、
前記エッチバックされたアモルファスシリコン膜の表面を絶縁膜で覆う工程と、
高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記エッチバックされたアモルファスシリコン膜をポリシリコン膜に変化させる工程と、
前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記アニールは、非酸化性雰囲気で行うことを特徴とする請求項１乃至３記載の半導体記憶装置の製造方法。
【請求項５】
前記アモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程において、
前記アモルファスシリコン膜は、ノンドープドアモルファスシリコン膜と不純物吸着層とを交互に積層させた積層構造となっていることを特徴とする請求項１乃至３記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トレンチキャパシタを有する半導体記憶装置の製造方法に関し、特にストレージノード電極とセルトランジスタ拡散層とを電気的に接続する埋め込みストラップを形成するプロセスに関わるものである。
【０００２】
【従来の技術】
トレンチキャパシタを有する半導体記憶装置において、埋め込みストラップにて、トレンチキャパシタのストレージノード電極とセルトランジスタの拡散層とが電気的に接続されている。
【０００３】
図１３乃至図２１は、従来技術による半導体記憶装置の製造工程の断面図を示している。以下、従来技術による埋め込みストラップの形成方法について説明する。
【０００４】
まず、図１３に示すように、半導体基板１１上にＰａｄＳｉＯ2膜１２が堆積され、このＰａｄＳｉＯ2膜１２上にＰａｄＳｉＮ膜１３が堆積される。次に、フォトリソグラフィ法及びドライエッチング法により、ＰａｄＳｉＮ膜１３、ＰａｄＳｉＯ2膜１２及び半導体基板１１が選択的に除去され、半導体基板１１内にトレンチ１４が形成される。次に、トレンチ１４の外側面の下部に、ｎ型の不純物を拡散させることにより、埋め込みプレート電極１５が形成される。
【０００５】
次に、図１４に示すように、トレンチ１４の内壁にキャパシタ誘電膜１６が堆積される。このキャパシタ誘電膜１６上にストレージノード電極となるＡｓ−ｄｏｐｅｄアモルファスシリコン膜（以下、ストレージノードと称す）１７が堆積され、このストレージノード１７によりトレンチ１４内が埋め込まれる。次に、ストレージノード１７が所望の深さまでエッチバックされる。そして、Ｈ3ＰＯ4等の溶液を用いて、トレンチ１４側壁のキャパシタ誘電膜１６がエッチングされ除去される。その後、半導体基板１１上に熱酸化膜（図示せず）が形成される。
【０００６】
次に、図１５に示すように、トレンチ１４の内壁にカラー酸化膜１８が堆積される。このカラー酸化膜１８は、埋め込みプレート電極１５とセルトランジスタの拡散層（図示せず）とを電気的に絶縁する機能を有する。その後、後述するアモルファスシリコン膜とストレージノード１７とのコンタクトをとるために、ドライエッチング法を用いて、ストレージノード１７の表面上のカラー酸化膜１８が除去される。
【０００７】
次に、図１６に示すように、全面にＡｓ−ｄｏｐｅｄアモルファスシリコン膜１９が堆積され、このアモルファスシリコン膜１９によりトレンチ１４内が埋め込まれる。
【０００８】
次に、図１７に示すように、セルトランジスタ拡散層（図示せず）とのコンタクトをとるために必要な深さまで、アモルファスシリコン膜１９がエッチバックされる。
【０００９】
次に、図１８に示すように、例えばウエットエッチング法によりカラー酸化膜１８が除去され、トレンチ１４内の半導体基板１１の表面の一部が露出される。ここで、カラー酸化膜１８の表面は、ポリシリコン膜１９ａの表面よりも下に位置される。これにより、埋め込みストラップの開口部２０が形成される。
【００１０】
次に、図１９に示すように、セルトランジスタの拡散層（図示せず）とストレージノード１７とのコンタクトをとるためのアモルファスシリコン膜２１が堆積され、このアモルファスシリコン膜２１により埋め込みストラップの開口部２０が埋め込まれる。これにより、埋め込みストラップ２０ａが形成される。
【００１１】
次に、図２０に示すように、フォトリソグラフィ法及びドライエッチング法によりＳＴＩ（Shallow Trench Isolation）溝４１が形成される。その後、ＳＴＩ溝４１の側壁が酸化される。
【００１２】
次に、図２１に示すように、全面に酸化膜などの絶縁膜４２が形成され、この絶縁膜４２によりＳＴＩ溝４１が埋め込まれる。次に、ＰａｄＳｉＯ2膜１２の表面が露出するまで絶縁膜４２及びＰａｄＳｉＮ膜１３が平坦化され、アクティブエリア４５が形成される。
【００１３】
【発明が解決しようとする課題】
ところで、図２２（ａ）（ｂ）に示すように、トレンチ１４内部に埋め込まれたアモルファスシリコン膜１９は、ｎ型の不純物を含んだ膜であり、通常埋め込み性を良くするため、ｎｏｎ−ｄｏｐｅｄアモルファスシリコン４３と不純物吸着層４４とを交互に堆積させた積層構造になっている。そして、約９００℃以上の熱工程を経ることにより、アモルファスシリコン膜１９の膜中の不純物が拡散し、均一な不純物分布を持つようになる。つまり、この熱工程でアモルファスシリコンがポリシリコンへと変化する。
【００１４】
しかし、上記従来技術による製造方法では、埋め込まれたアモルファスシリコン膜１９に対し最初に高温熱工程が行われるのは、ＳＴＩ溝４１に絶縁膜４２を埋め込む前のＳＴＩ溝４１側壁の酸化工程である。
【００１５】
つまり、上記従来技術では、図１７、図１８に示すように、アモルファスシリコン膜１９が適当な深さまでエッチバックされた後、カラー酸化膜１８が除去される。この時、アモルファスシリコン膜１９はアモルファスシリコンからポリシリコンへと変化しておらず、アモルファスシリコン膜１９の膜中不純物が十分に拡散せずｎｏｎ−ｄｏｐｅｄアモルファスシリコン４３と不純物吸着層４４との積層状態のままである。この状態で、図１９に示すように、アモルファスシリコン膜２１が堆積される。
【００１６】
従って、アモルファスシリコン膜１９の膜中不純物が拡散する前に、後工程のＳＴＩ形成などの加工によって、アモルファスシリコン膜１９が切り取られる。このため、図２３（ａ）（ｂ）に示すように、ＳＴＩ溝４１形状の乱れやＳＴＩ溝４１とトレンチ１４との合わせずれ等が発生し、アモルファスシリコン膜１９、２１中の不純物層（不純物量）が大きく左右され、不純物濃度の不均一さを助長させている。その結果、埋め込みストラップ２０ａにおける抵抗値のばらつきが大きくなる。このため、不純物濃度が低濃度側にばらついた場合、埋め込みストラップ２０ａにおける抵抗が増加し、書き込み不良などの原因となる。従って、書き込み不足によるＹｉｅｌｄ低下などの問題が発生する。
【００１７】
また、不純物濃度が十分高い場合であっても、ＳＴＩ加工後の高温熱工程によって、アモルファスシリコン膜１９のアモルファスシリコンがポリシリコンに変化する際に体積収縮が起きる。このため、埋め込みストラップ２０ａと接続しているアクティブエリア４５側の半導体基板１１が引っ張り応力を受け、この応力により、埋め込みストラップ２０ａに歪みや欠陥などが発生する。その結果、ジャンクションリークが増加し、リテンション不良が増加するという問題が生じる。
【００１８】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、埋め込みストラップにおける抵抗値のばらつきを抑制し、かつ引っ張り応力による埋め込みストラップへの影響を防止できる半導体記憶装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００２０】
本発明の第１の半導体記憶装置の製造方法は、半導体基板内にトレンチを選択的に形成する工程と、前記トレンチ下部の外側面にプレート電極を形成する工程と、前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記アモルファスシリコン膜をポリシリコン膜に変化させる工程と、前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程とを含んでいる。
【００２１】
本発明の第２の半導体記憶装置の製造方法は、半導体基板内にトレンチを選択的に形成する工程と、前記トレンチ下部の外側面にプレート電極を形成する工程と、前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、前記アモルファスシリコン膜をエッチバックする工程と、高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記エッチバックされたアモルファスシリコン膜をポリシリコン膜に変化させる工程と、前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程とを含んでいる。
【００２２】
本発明の第３の半導体記憶装置の製造方法は、半導体基板内にトレンチを選択的に形成する工程と、前記トレンチ下部の外側面にプレート電極を形成する工程と、前記トレンチ下部の内側面にキャパシタ誘電膜を形成する工程と、前記キャパシタ誘電膜上にストレージノード電極を形成する工程と、前記トレンチ上部の内側面にカラー酸化膜を形成する工程と、前記ストレージノード電極に接して不純物を含んだアモルファスシリコン膜を形成して前記トレンチ内を埋め込む工程と、前記アモルファスシリコン膜をエッチバックする工程と、前記エッチバックされたアモルファスシリコン膜の表面を絶縁膜で覆う工程と、高温アニールを行うことにより、前記アモルファスシリコン膜中の不純物濃度を均一にし、前記エッチバックされたアモルファスシリコン膜をポリシリコン膜に変化させる工程と、前記ポリシリコン膜を選択的に除去し、素子分離用溝を形成する工程とを含んでいる。
【００２３】
上記本発明の第１乃至第３の半導体記憶装置の製造方法において、前記アニールは、非酸化性雰囲気で行われることが望ましい。
【００２４】
上記第１乃至第３の半導体記憶装置の製造方法によれば、トレンチ内部に埋め込まれたアモルファスシリコン膜が高温アニールされる。これにより、アモルファスシリコン膜におけるアモルファスシリコン中の不純物が十分拡散し、不純物濃度が均一になる。その結果、アモルファスシリコン膜がポリシリコン膜に変化される。これにより、埋め込みストラップにおける抵抗値のばらつきを抑制し、かつ引っ張り応力による埋め込みストラップへの影響を防止できる。
【００２５】
さらに、通常、酸化性雰囲気でアニールした場合、アモルファスシリコンが酸化される際に応力が発生して余分なストレスを貯えてしまうという問題が生じる。しかし、本発明によれば、アモルファスシリコン膜の高温アニールは非酸化性雰囲気で行われるため、上記問題を回避することができる。
【００２６】
上記第３の半導体記憶装置の製造方法によれば、高温アニールが行われる際、絶縁膜でアモルファスシリコン膜の表面が覆われている。このため、アモルファスシリコン膜内の不純物が外方拡散し、不純物濃度が低下することを防ぐことができる。加えて、ポリシリコン膜と絶縁膜との界面において不純物が析出する方向に動くため、この界面付近での不純物濃度が高くなる。これにより、埋め込みストラップの抵抗値自体を低減できる。
【００２７】
【発明の実施の形態】
本発明は、トレンチキャパシタを持つ半導体記憶装置において、トレンチキャパシタのストレージノードとセルトランジスタの拡散層とを電気的に接続する埋め込みストラップを形成するプロセスに関する発明である。本発明の実施の形態を以下に図面を参照して説明する。
【００２８】
［第１の実施形態］
第１の実施形態は、カラー酸化膜が形成された後、トレンチ内部に埋め込まれたアモルファスシリコン膜が高温アニールされ、ポリシリコンに変化されることを特徴とする。
【００２９】
図１乃至図７は、本発明の第１の実施形態に係わる半導体記憶装置の製造工程の断面図を示す。以下、第１の実施形態に係わる半導体記憶装置の製造方法について説明する。
【００３０】
まず、図１に示すように、半導体基板（シリコン基板）１１上に例えば６０Åの膜厚を有するＰａｄＳｉＯ2膜１２が堆積され、このＰａｄＳｉＯ2膜１２上に例えば２２００Åの膜厚を有するＰａｄＳｉＮ膜１３が堆積される。次に、フォトリソグラフィ法及びドライエッチング法により、ＰａｄＳｉＮ膜１３、ＰａｄＳｉＯ2膜１２及び半導体基板１１が選択的に除去され、半導体基板１１内にトレンチ１４が形成される。次に、半導体基板１１の表面から１．５μｍ以上の深い領域のトレンチ１４の外側面に、ｎ型の不純物を拡散させることにより、埋め込みプレート電極１５が形成される。
【００３１】
次に、図２に示すように、トレンチ１４の内壁に例えば８０Åの膜厚を有するキャパシタ誘電膜１６が堆積される。このキャパシタ誘電膜１６上にストレージノード電極となるＡｓ−ｄｏｐｅｄアモルファスシリコン膜（以下、ストレージノードと称す）１７が堆積され、このストレージノード１７によりトレンチ１４内が埋め込まれる。次に、ストレージノード１７が所望の深さまでエッチバックされる。そして、Ｈ3ＰＯ4等の溶液を用いて、トレンチ１４側壁のキャパシタ誘電膜１６がエッチングされ除去される。この際のエッチバックの深さは、例えば半導体基板１１の表面から約１．３μｍの深さであり、半導体基板１１の表面から１．０〜１．５μｍ程度の深さであればよい。その後、半導体基板１１上に例えば６０Åの膜厚を有する熱酸化膜（図示せず）が形成される。
【００３２】
次に、図３に示すように、トレンチ１４の内壁に例えば４００Åの膜厚を有するカラー酸化膜１８が堆積される。このカラー酸化膜１８は、埋め込みプレート電極１５とセルトランジスタの拡散層（図示せず）とを電気的に絶縁する機能を有する。その後、後述するアモルファスシリコン膜とストレージノード１７とのコンタクトをとるために、ドライエッチング法を用いて、ストレージノード１７の表面上のカラー酸化膜１８が除去される。
【００３３】
次に、図４に示すように、全面にＡｓ−ｄｏｐｅｄアモルファスシリコン膜１９が堆積され、このアモルファスシリコン膜１９によりトレンチ１４内が埋め込まれる。その後、例えば１０００℃、１０分、非酸化性雰囲気で高温アニールが行われる。これにより、アモルファスシリコン膜１９がポリシリコン膜１９ａに変化される。
【００３４】
次に、図５に示すように、セルトランジスタ拡散層（図示せず）とのコンタクトをとるために必要な深さ（例えば、半導体基板１１の表面から１００ｎｍの深さ）まで、ポリシリコン膜１９ａがエッチバックされる。
【００３５】
次に、図６に示すように、例えばウエットエッチング法によりカラー酸化膜１８が除去され、トレンチ１４内の半導体基板１１の表面の一部が露出される。ここで、カラー酸化膜１８の表面は、ポリシリコン膜１９ａの表面よりも下に位置される。これにより、埋め込みストラップの開口部２０が形成される。
【００３６】
次に、図７に示すように、セルトランジスタの拡散層（図示せず）とストレージノード１７とのコンタクトを取るためのアモルファスシリコン膜２１が堆積され、このアモルファスシリコン膜２１により埋め込みストラップの開口部２０が埋め込まれる。これにより、埋め込みストラップ２０ａが形成される。
【００３７】
その後は、従来の技術と同様の方法で、半導体基板１１、カラー酸化膜１８、ポリシリコン膜１９ａ及びアモルファスシリコン膜２１が除去され、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域（図示せず）が形成される。その後、ＰａｄＳｉＯ2膜１２の表面が露出するまでＰａｄＳｉＮ膜１３等が平坦化され、アクティブエリアが形成される。
【００３８】
上記第１の実施形態によれば、カラー酸化膜１８が形成された後、トレンチ１４内部に埋め込まれたアモルファスシリコン膜１９が高温アニールされる。これにより、アモルファスシリコン膜１９におけるアモルファスシリコン中の不純物が十分拡散し、不純物濃度が均一になる。その結果、アモルファスシリコン膜１９がポリシリコン膜１９ａに変化される。
【００３９】
これにより、後のＳＴＩ加工の工程において、ポリシリコン膜１９ａのエッチングされる体積が多少ばらついた場合でも、ポリシリコン膜１９ａの不純物は既に十分拡散しているため、不純物濃度のばらつきを抑えることができる。従って、埋め込みストラップ２０ａにおける抵抗値のばらつきを抑制できる。加えて、埋め込みストラップ２０ａにおける抵抗の増加も抑制できるため、書き込み不足によるＹｉｅｌｄ低下などの発生を防止できる。
【００４０】
また、アモルファスシリコン膜１９に高温アニールが行われる工程において、アモルファスシリコン膜１９がポリシリコン膜１９ａに変化する際に体積収縮が起きる。従って、埋め込みストラップ２０ａの形成前に体積収縮が起き、後の工程で半導体基板１１に対する引っ張り応力が発生しないため、引っ張り応力による埋め込みストラップ２０ａへの影響を防止できる。その結果、埋め込みストラップ２０ａに歪みや欠陥が生じることを防止できるため、ジャンクションリークの増加やリテンション不良の増加も防止できる。
【００４１】
また、通常、酸化性雰囲気でアニールした場合、アモルファスシリコンが酸化される際に応力が発生して余分なストレスを貯えてしまうという問題が生じる。しかし、第１の実施形態によれば、アモルファスシリコン膜１９の高温アニールは非酸化性雰囲気で行われるため、上記問題を回避することができる。
【００４２】
［第２の実施形態］
第２の実施形態は、アモルファスシリコン膜がエッチバックされた後、トレンチ内部に埋め込まれたアモルファスシリコン膜が高温アニールされ、ポリシリコンに変化されることを特徴とする。
【００４３】
図８乃至図９は、本発明の第２の実施形態に係わる半導体記憶装置の製造工程の断面図を示す。以下、第２の実施形態に係わる半導体記憶装置の製造方法について説明する。なお、第２の実施形態において、上記第１の実施形態と同様の工程については説明を簡略し、異なる工程のみ説明する。
【００４４】
まず、図１乃至図３に示すように、第１の実施形態と同様に、トレンチ１４の内壁に例えば４００Åの膜厚を有するカラー酸化膜１８が堆積される。その後、ドライエッチング法を用いて、ストレージノード１７の表面上のカラー酸化膜１８が除去される。
【００４５】
次に、図８に示すように、全面にＡｓ−ｄｏｐｅｄアモルファスシリコン膜１９が堆積され、このアモルファスシリコン膜１９によりトレンチ１４内が埋め込まれる。
【００４６】
次に、図９に示すように、セルトランジスタ拡散層（図示せず）とのコンタクトをとるために必要な深さ（例えば、半導体基板１１の表面から１．２μｍの深さ）まで、アモルファスシリコン膜１９がエッチバックされる。その後、例えば１０００℃、１０分、非酸化性雰囲気で高温アニールが行われる。これにより、アモルファスシリコン膜１９がポリシリコン膜１９ａに変化される。
【００４７】
次に、図６に示すように、第１の実施形態と同様に、カラー酸化膜１８が除去され、トレンチ１４内の半導体基板１１の表面の一部が露出される。その後は、第１の実施形態と同様の方法で、半導体記憶装置が形成成される。
【００４８】
上記第２の実施形態によれば、アモルファスシリコン膜１９がエッチバックされた後、トレンチ１４内部に埋め込まれたアモルファスシリコン膜１９が高温アニールされる。これにより、アモルファスシリコン膜１９におけるアモルファスシリコン中の不純物が十分拡散し、不純物濃度が均一になる。その結果、アモルファスシリコン膜１９がポリシリコン膜１９ａに変化される。これにより、第１の実施形態と同様の効果を得ることができる。
【００４９】
［第３の実施形態］
第３の実施形態は、エッチバックされたアモルファスシリコン膜上に酸化膜が堆積された後、トレンチ内部に埋め込まれたアモルファスシリコン膜が高温アニールされ、ポリシリコンに変化されることを特徴とする。
【００５０】
図１０乃至図１２は、本発明の第３の実施形態に係わる半導体記憶装置の製造工程の断面図を示す。以下、第３の実施形態に係わる半導体記憶装置の製造方法について説明する。なお、第３の実施形態において、上記第１、第２の実施形態と同様の工程については説明を簡略し、異なる工程のみ説明する。
【００５１】
まず、図１乃至図３に示すように、第１の実施形態と同様に、トレンチ１４の内壁に例えば４００Åの膜厚を有するカラー酸化膜１８が堆積される。その後、ドライエッチング法を用いて、ストレージノード１７の表面上のカラー酸化膜１８が除去される。
【００５２】
次に、図１０に示すように、全面にＡｓ−ｄｏｐｅｄアモルファスシリコン膜１９が堆積され、このアモルファスシリコン膜１９によりトレンチ１４内が埋め込まれる。
【００５３】
次に、図１１に示すように、セルトランジスタ拡散層（図示せず）とのコンタクトをとるために必要な深さ（例えば、半導体基板１１の表面から１．２μｍの深さ）まで、アモルファスシリコン膜１９がエッチバックされる。
【００５４】
次に、図１２に示すように、例えば３００Åの膜厚を有する絶縁膜（例えばＴＥＯＳなどの酸化膜）３１が堆積され、エッチバックされたアモルファスシリコン膜１９の表面が覆われる。その後、例えば１０００℃、１０分、非酸化性雰囲気で高温アニールが行われる。これにより、アモルファスシリコン膜１９がポリシリコン膜１９ａに変化される。
【００５５】
次に、図６に示すように、第１の実施形態と同様に、カラー酸化膜１８が除去され、トレンチ１４内の半導体基板１１の表面の一部が露出される。この際、絶縁膜３１も、カラー酸化膜１８と同時に除去されるため、新たな除去工程を追加する必要はない。その後は、第１の実施形態と同様の方法で、半導体記憶装置が形成される。
【００５６】
上記第３の実施形態によれば、エッチバックされたアモルファスシリコン膜１９上に酸化膜３１が堆積された後、トレンチ１４内部に埋め込まれたアモルファスシリコン膜１９が高温アニールされる。これにより、アモルファスシリコン膜１９におけるアモルファスシリコン中の不純物が十分拡散し、不純物濃度が均一になる。その結果、アモルファスシリコン膜１９がポリシリコン膜１９ａに変化される。これにより、第１の実施形態と同様の効果を得ることができる。
【００５７】
さらに、高温アニールが行われる際、絶縁膜３１でアモルファスシリコン膜１９の表面が覆われている。このため、アモルファスシリコン膜１９内の不純物が外方拡散し、不純物濃度が低下することを防ぐことができる。加えて、ポリシリコン膜１９ａと絶縁膜３１との界面において不純物が析出する方向に動くため、この界面付近での不純物濃度が高くなる。これにより、埋め込みストラップ２０ａの抵抗値自体を低減できる。
【００５８】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。例えば、第１の実施形態に第３の実施形態における絶縁膜３１を用いてもよい。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５９】
【発明の効果】
以上説明したように本発明によれば、埋め込みストラップにおける抵抗値のばらつきを抑制し、かつ引っ張り応力による埋め込みストラップへの影響を防止できる半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図２】図１に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図８】図３に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第２の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１０】図３に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第３の実施形態に係わる半導体記憶装置の製造工程を示す断面図。
【図１３】従来技術による半導体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図１６】図１５に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図１７】図１６に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図１８】図１７に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図１９】図１８に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図２０】図１９に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図２１】図２０に続く、従来技術による半導体記憶装置の製造工程を示す断面図。
【図２２】アモルファスシリコン膜の積層構造を示す図。
【図２３】従来技術による半導体記憶装置におけるＳＴＩ溝形状の乱れを示す図。
【符号の説明】
１１…半導体基板（シリコン基板）、
１２…Ｐａｄ酸化膜、
１３…Ｐａｄ窒化膜、
１４…トレンチ、
１５…埋め込みプレート電極、
１６…キャパシタ誘電膜、
１７…ストレージノードアモルファスシリコン膜、
１８…カラー酸化膜、
１９…アモルファスシリコン膜、
１９ａ…ポリシリコン膜、
２０…埋め込みストラップの開口部、
２０ａ…埋め込みストラップ、
２１…アモルファスシリコン膜、
３１…絶縁膜（ＴＥＯＳなどの酸化膜）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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