(57)【特許請求の範囲】
【請求項１】
基板上に絶縁層を介して形成された半導体層に、第１の導電型ドーパントを含む第１の領域を形成する工程と、
前記第１の領域の周縁部に、該第１の領域よりドーパント濃度の高い第２の導電型ドーパントを含む第２の領域を形成する工程と、
前記第２の領域から離間した前記第１の領域の中央部に、前記第１の領域よりドーパント濃度の高い前記第１の導電型ドーパントを含む第３の領域を形成する工程と
を備えている可変容量素子の製造方法であって、
前記第１の領域を形成する工程に先立って、前記可変容量素子が形成される第１の半導体素子区域とそれ以外の第２及び第３の半導体素子形成区域それぞれとを分離する素子分離領域を、前記半導体層に形成する工程と、
前記第１の領域を形成する工程において、前記第２の半導体素子形成区域に、前記第１の領域と同じ導電型ドーパントを含む第４の領域を形成する工程と、
前記第３の半導体素子形成区域に、前記第２の領域よりドーパント濃度の低い前記第２の導電型ドーパントを含む第５の領域を形成する工程と、
前記第４及び第５の領域上にゲート電極を形成する工程と、
前記第２の領域を形成する工程において、前記ゲート電極をマスクとして前記第４の領域に、前記第２の領域と同じ導電型ドーパントを含む第６の領域を形成する工程と、
前記第３の領域を形成する工程において、前記ゲート電極をマスクとして前記第５の領域に、前記第３の領域と同じ導電型ドーパントを含む第７の領域を形成する工程と
をさらに備えている、可変容量素子の製造方法。
【請求項２】
前記第１の領域上をマスクした後、前記第２及び第３の領域の表層をシリサイド化する工程をさらに備えている請求項１に記載の可変容量素子の製造方法。
【請求項３】
基板上に絶縁層を介して形成された半導体層に、第１の導電型ドーパントを含む第１の領域を形成する工程と、
前記第１の領域の一端部に、該第１の領域よりドーパント濃度の高い第２の導電型ドーパントを含む第２の領域を形成する工程と、
前記第１の領域の他端部に、該第１の領域と第２の領域との接合面積よりも小さい接合面積で、該第１の領域よりドーパント濃度の高い前記第１の導電型ドーパントを含む第３の領域を形成する工程と
を備えている可変容量素子の製造方法であって、
前記第１の領域を形成する工程に先立って、前記可変容量素子が形成される第１の半導体素子区域とそれ以外の第２及び第３の半導体素子形成区域それぞれとを分離する素子分離領域を、前記半導体層に形成する工程と、
前記第１の領域を形成する工程において、前記第２の半導体素子形成区域に、前記第１の領域と同じ導電型ドーパントを含む第４の領域を形成する工程と、
前記第３の半導体素子形成区域に、前記第２の領域よりドーパント濃度の低い前記第２の導電型ドーパントを含む第５の領域を形成する工程と、
前記第４及び第５の領域上にゲート電極を形成する工程と、
前記第２の領域を形成する工程において、前記ゲート電極をマスクとして前記第４の領域に、前記第２の領域と同じ導電型ドーパントを含む第６の領域を形成する工程と、
前記第３の領域を形成する工程において、前記ゲート電極をマスクとして前記第５の領域に、前記第３の領域と同じ導電型ドーパントを含む第７の領域を形成する工程と
をさらに備えている、可変容量素子の製造方法。
【請求項４】
前記第１の領域上をマスクした後、前記第２及び第３の領域の表層をシリサイド化する工程をさらに備えている請求項３に記載の可変容量素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成した可変容量素子及びその製造方法に関する。
【背景技術】
【０００２】
シリコン半導体を用いたＭＯＳＦＥＴに代表される半導体素子は、１つの基板上に集積化され、様々な機能を有しているため、日常生活に不可欠なものとなっているコンピュータ等、種々の精密機器に使用されている。このシリコン半導体素子の技術進歩のスピードは著しいものがあり、この技術進歩に伴って現在でも、より高性能で低価格の集積回路が望まれている。
【０００３】
近年、このような半導体素子の一つとしてＳＯＩ基板を用いたＳＯＩトランジスタが注目を集めている。ＳＯＩトランジスタは、特に、携帯電話に代表される小型携帯無線機器やポータブルコンピュータに使用されるものであり、これらの機器の小型化、軽量化、低消費電力化、及びネットワーク接続の無線化の要請から種々のものが研究開発されている。
【０００４】
ＳＯＩ基板を用いると、デジタル−アナログ混載集積回路において、従来より課題であったデジタル回路のノイズがアナログ回路に侵入するという問題が緩和されるという利点がある。そのため、ＳＯＩ基板を用いた集積回路は、特に無線用回路を内蔵したデジタル−アナログ混載集積回路への応用が期待されている。このようなＳＯＩ基板を用いた半導体装置としては、例えば特開平１０−２５６４９３号公報に記載されたものがある。
【０００５】
ところで、無線用アナログ回路では、トランジスタ以外にも多数の集積回路構成素子が必要とされ、高抵抗素子や高品質容量等をＳＯＩ基板上に作製しなければならない。その一つとして、無線周波数を制御する部分に用いられる可変容量ダイオードがある。
【０００６】
可変容量ダイオードは、従来のバルク基板集積回路では、イオン注入技術を用いて不純物のドーピングプロファイルを最適化することにより、垂直方向に素子が形成されている。その一例を図１０に示す。
【０００７】
図１０（ａ）はバルク基板集積回路で用いられている垂直型の可変容量ダイオードの断面図であり、図１０（ｂ）は図１０（ａ）中のＩ−Ｊ線でのドーピングプロファイルを示している。図１０（ａ）に示すように、垂直型の可変容量ダイオード５２では、シリコン基板５１上に埋め込みカソード（ｎ＋領域）５２１、ｎ−領域５２２、及びアノード（ｐ＋領域）５２３がこの順で形成されている。また、図１０（ｂ）に示すように、ｎ−領域５２２内の不純物のドーピングプロファイルは、上述のようにイオン注入技術を用いてアノード５２３側からカソード５２１側にかけて、順次ドーパント濃度が小さくなるように調整されている。
【０００８】
この可変容量ダイオード５２では、アノード５２３とｎ−領域５２２との界面にｐｎ接合が生じ、このｐｎ接合が容量として働く。上述のようにドーパント濃度が設定されているため、容量として働くｐｎ接合の空乏層５２４は、ほぼｎ−領域５２２中に拡がることとなる。そのため、空乏層５２４のアノード５２３側の端は、ほぼｎ−領域５２２とアノード５２３との接合部付近に位置する一方、空乏層５２４のカソード５２１側の端は、ｎ−領域５２２の中央部付近に位置することになる。なお、空乏層５２４のカソード５２１側の端部を図１０（ａ）中では、空乏層端５２４ａとして示している。
【０００９】
ところで、ダイオードの接合容量Ｃは、一般に面積がＳである２枚の平行平板コンデンサと同様に次式で示される。
【００１０】
Ｃ＝ε0εSi×Ｓ／ｄ                                  ・・・（１）
ここで、ｄは２枚の平行平板の距離であり、図１０（ａ）の中では、ｐｎ接合の空乏層幅ｄとして表される。また、ε0は真空中の誘電率であり、εSiはシリコンの比誘電率である。なお、材料が他の半導体の場合はこの比誘電率をその材料固有の値に変えればよい。
【００１１】
（１）式より、ｐｎ接合に逆バイアスを印加すると、空乏層幅ｄが伸びて容量Ｃが小さくなる。このとき、容量Ｃは空乏層幅ｄに反比例するため、逆バイアスを大きくし空乏層幅ｄが大きくなると、容量Ｃの変化率が小さくなってしまうという問題がある。
【００１２】
これに対して、上記可変容量ダイオード５２のｎ−領域５２２は、図１０（ｂ）に示すように、順次ドーパント濃度が小さくなるように調整されている。そのため、逆バイアスが大きくなり空乏層幅ｄが大きくなると、空乏層端５２４ａが同図に示すようにリンの濃度が薄くなっている領域にさしかかり、空乏層５２４の変化量が大きくなるように構成されている。これにより、逆バイアスが大きくなった際に、容量の変化率が小さくなるのを防止している。
【００１３】
ところが、上記のような可変容量ダイオードをＳＯＩ基板に形成するには、次のような問題がある。すなわち、従来からプレーナ（水平方向）形状に作製していた素子は、ＳＯＩ集積回路上に作成する場合でも、バルク基板集積回路と同様の作成方法でプレーナ形状に形成することができる。しかしながら、従来から垂直方向に作成していた素子、つまり上述のような可変容量ダイオードは、ＳＯＩ基板の活性シリコン層が薄いことから、バルク基板集積回路と同様の作成方法で垂直方向に形成することが非常に困難になっている。
【００１４】
これに対して、可変容量ダイオードをＳＯＩ基板上において単純にプレーナ形状にして形成することも考えられる。この場合の例を図１１に示す。図１１（ａ）は、従来構造のＳＯＩ基板上に可変容量ダイオードをプレーナ形状で形成した場合の平面図であり、図１１（ｂ）は、図１１（ａ）中のＫ−Ｌ面での断面構造を示している。
【００１５】
図１１（ｂ）に示すように、シリコン基板６１の上面には埋め込み酸化膜６２が形成されており、その上方の素子、つまり可変容量ダイオード６３が作製されるシリコン層とシリコン基板６１とを電気的に分離している。埋め込み酸化膜６２上に形成される可変容量ダイオード６３は、アノード（ｐ＋領域）６３１、ｎ−領域６３２、及びカソード（ｎ＋領域）６３３から構成されており、その周囲には、可変容量ダイオード６３を他の素子と電気的に分離するため、素子分離酸化膜６４が形成されている。
【００１６】
図１１（ａ）に示すように、この可変容量ダイオード６３は、全体として矩形状に形成されており、その一端部に沿って矩形状のアノード６３１が形成され、他端部に沿って同じく矩形状のカソード６３３が形成されている。アノード６３１とカソード６３３とはほぼ同様の形状に形成されており、これらの間に矩形状のｎ−領域６３２が形成されている。また、この可変容量ダイオード６３においては、アノード６３１のｐ型ドーパント（ボロンやインジウム等）濃度とカソード６３３のｎ型ドーパント（リンやヒ素等）濃度は高く、ｎ−領域６３２のドーパント（リンやヒ素等）濃度は低く設定されている。
【００１７】
この可変容量ダイオード６３では、上記垂直型と同様に、アノード６３１とｎ−領域６３２との界面にｐｎ接合が生じ、このｐｎ接合が容量として働く。また、空乏層６３４のアノード６３１側の端は、ほぼｎ−領域６３２とアノード６３１との接合部付近に位置する一方、空乏層６３４のカソード６３３側の端６３４ａは、ｎ−領域６３２の中央部付近に位置することになる。
【００１８】
ところが、可変容量ダイオードをＳＯＩ基板上において単純にプレーナ形状に形成した場合には、次のような問題がある。すなわち、図１１に示すプレーナ形状の場合、上記垂直型のように、ｎ−領域においてアノードからカソード側へ水平方向に順次ドーパント濃度を小さくすることは極めて困難である。そのため、逆バイアスを大きくして空乏層幅ｄが大きくなると、（１）式に従って容量Ｃの変化率は小さくなる。したがって、従来の可変容量ダイオードを単純にプレーナ形状にしてＳＯＩ基板上に形成した場合には、容量の変化率が小さく、アナログ回路で要求される性能を実現することができないという問題がある。
【００１９】
本発明は、上記問題を解決するためになされたものであり、ＳＯＩ基板上に形成され、印加される逆バイアスが大きくなっても容量の変化率が減少するのを防止することができるプレーナ形状の可変容量素子の製造方法を提供することを目的とする。
【発明の開示】
【００２０】
上記目的を達成する第１の本発明に係る可変容量素子の製造方法は、基板上に絶縁層を介して形成された半導体層に、第１の導電型ドーパントを含む第１の領域を形成する工程と、前記第１の領域の周縁部に、該第１の領域よりドーパント濃度の高い第２の導電型ドーパントを含む第２の領域を形成する工程と、前記第２の領域から離間した前記第１の領域の中央部に、前記第１の領域よりドーパント濃度の高い前記第１の導電型ドーパントを含む第３の領域を形成する工程とを備えている可変容量素子の製造方法であって、前記第１の領域を形成する工程に先立って、前記可変容量素子が形成される第１の半導体素子区域とそれ以外の第２及び第３の半導体素子形成区域それぞれとを分離する素子分離領域を、前記半導体層に形成する工程と、前記第１の領域を形成する工程において、前記第２の半導体素子形成区域に、前記第１の領域と同じ導電型ドーパントを含む第４の領域を形成する工程と、前記第３の半導体素子形成区域に、前記第２の領域よりドーパント濃度の低い前記第２の導電型ドーパントを含む第５の領域を形成する工程と、前記第４及び第５の領域上にゲート電極を形成する工程と、前記第２の領域を形成する工程において、前記ゲート電極をマスクとして前記第４の領域に、前記第２の領域と同じ導電型ドーパントを含む第６の領域を形成する工程と、前記第３の領域を形成する工程において、前記ゲート電極をマスクとして前記第５の領域に、前記第３の領域と同じ導電型ドーパントを含む第７の領域を形成する工程とをさらに備えている。
【００２１】
上記目的を達成する第２の本発明に係る可変容量素子の製造方法は、基板上に絶縁層を介して形成された半導体層に、第１の導電型ドーパントを含む第１の領域を形成する工程と、前記第１の領域の一端部に、該第１の領域よりドーパント濃度の高い第２の導電型ドーパントを含む第２の領域を形成する工程と、前記第１の領域の他端部に、該第１の領域と第２の領域との接合面積よりも小さい接合面積で、該第１の領域よりドーパント濃度の高い前記第１の導電型ドーパントを含む第３の領域を形成する工程とを備えている可変容量素子の製造方法であって、前記第１の領域を形成する工程に先立って、前記可変容量素子が形成される第１の半導体素子区域とそれ以外の第２及び第３の半導体素子形成区域それぞれとを分離する素子分離領域を、前記半導体層に形成する工程と、前記第１の領域を形成する工程において、前記第２の半導体素子形成区域に、前記第１の領域と同じ導電型ドーパントを含む第４の領域を形成する工程と、前記第３の半導体素子形成区域に、前記第２の領域よりドーパント濃度の低い前記第２の導電型ドーパントを含む第５の領域を形成する工程と、前記第４及び第５の領域上にゲート電極を形成する工程と、前記第２の領域を形成する工程において、前記ゲート電極をマスクとして前記第４の領域に、前記第２の領域と同じ導電型ドーパントを含む第６の領域を形成する工程と、前記第３の領域を形成する工程において、前記ゲート電極をマスクとして前記第５の領域に、前記第３の領域と同じ導電型ドーパントを含む第７の領域を形成する工程とをさらに備えている。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
以下、本発明に係る可変容量素子の第１の実施形態について図１を参照しつつ説明する。図１（ａ）は本実施形態における可変容量素子の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ｂ線断面図である。
【００２３】
図１に示すように、本実施形態では、シリコン基板１１上に埋め込み酸化膜（絶縁層）１２を介してプレーナ形状の可変容量ダイオード１３が形成されている。この可変容量ダイオード１３は、シリコン層にｎ型ドーパントがドープされた矩形状のカソード（ｎ＋領域）１３１と、その周囲を取り囲むように形成されシリコン層にｎ型ドーパントがドープされた矩形リング状のｎ−領域１３２と、さらに、このｎ−領域１３２の周囲に形成されシリコン層にｐ型ドーパントがドープされた矩形リング状のアノード（ｐ＋領域）１３３とを備えている。アノード１３３及びカソード１３１には高濃度のドーパントがドープされており、ｎ−領域１３２には低濃度のドーパントがドープされている。
【００２４】
このように構成された可変容量ダイオード１３の周囲には、素子分離酸化膜（素子分離領域）１４が形成されており、可変容量ダイオード１３を他の半導体素子、例えば後述するＭＯＳＦＥＴ等から電気的に分離している。なお、本実施形態では、カソード１３１が本発明に係る第３の領域、ｎ−領域１３２が第１の領域、アノード１３３が第２の領域に相当する。また、ｎ型が本発明に係る第１の導電型、ｐ型が第２の導電型に相当する。
【００２５】
次に、上記のように構成された可変容量ダイオードの製造方法について図面を参照しつつ説明する。本実施形態に係る可変容量ダイオードは、従来のＳＯＩトランジスタの製造工程を一部流用して製造することができる。以下の説明では、ｐチャンネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳＦＥＴ」という）とｎチャンネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳＦＥＴ」という）とからなるＣＭＯＳタイプのＳＯＩトランジスタとともに、上記可変容量ダイオードを形成する場合について説明する。
【００２６】
図２は、本実施形態に係る可変容量ダイオードの製造工程を示す図である。まず、シリコン基板１１上に埋め込み酸化膜１２を介してシリコン層（図示省略）が形成されたＳＯＩ基板を出発基板とし、このＳＯＩ基板のシリコン層に対し、公知の方法である選択酸化法或いはシャロートレンチ分離法を用いて素子分離酸化膜１４を形成する。このとき、素子分離酸化膜１４は、プレーナ形状の可変容量ダイオード１３が形成される矩形状の区域、つまり第１の半導体素子形成区域Ｄ１を残して形成される。また、この素子分離酸化膜１４は、同一のＳＯＩ基板上に形成されるｐＭＯＳＦＥＴ１５用の第２の半導体素子形成区域Ｄ２及びｎＭＯＳＦＥＴ１６用の第３の半導体素子形成区域Ｄ３を、他の区域から分離する素子分離酸化膜１４と同時に形成される。
【００２７】
次に、ＳＯＩトランジスタ側で、ｎＭＯＳＦＥＴ１６を形成する第３の半導体素子形成区域Ｄ３にレジストパターンＲ１を形成してマスクした後、リンをドープして第１の半導体素子形成区域Ｄ１にｎ−領域１３２を形成する。このとき、第２の半導体素子形成区域Ｄ２にも同時にｎ−領域（第４の領域）１５２が形成される（図２（ａ））。このｎ−領域１３２，１５２では、ドーパント濃度が１０16〜１０18個／ｃｍ3程度となっている。
【００２８】
続いて、レジストパターンＲ１を除去し、第３の半導体素子形成区域Ｄ３にｐ−型の不純物拡散領域（第５の領域：以下、「ｐ−領域」という）１６２を形成した後、第２及び第３の半導体素子形成区域Ｄ２，Ｄ３それぞれにゲート電極１５１，１６１を形成する。その後、可変容量ダイオード１３側の素子分離酸化膜１４上、及びｎ−領域１３２の中央部分にレジストパターンＲ２を形成する。このとき、ｎ−領域１３２には、上記したアノード１３３の形成領域を残して矩形状のレジストパターンＲ２が形成される。これと同時に、第３の半導体素子形成区域Ｄ３にもレジストパターンＲ２が形成される。そして、レジストパターンＲ２によりマスクされた以外の部分に、ボロンをドープし、ｐ＋領域を形成する。これにより、可変容量ダイオード１３側のｎ−領域１３２の周縁部にアノード１３３が形成されるとともに、第２の半導体素子形成区域Ｄ２にもゲート電極１５１をマスクとしてその周囲にｐ＋領域（第６の領域）１５３が形成される（図２（ｂ））。ｐ＋領域１３３，１５３が形成されると、レジストパターンＲ２を除去する。なお、上記ｐ＋領域１３３，１５３では、ドーパント濃度が１０19〜１０21個／ｃｍ3程度となっている。
【００２９】
次に、可変容量ダイオード１３側で、上記した矩形状のカソード１３１を形成するために、この領域を残してレジストパターンＲ３を形成する。同時に、ＳＯＩトランジスタ側では、第２の半導体素子形成区域Ｄ２にレジストパターンＲ３を形成する。そして、露出したｎ−領域１３２及びｐ−領域１６２にヒ素をドープし、ｎ＋領域を形成する。これにより、可変容量ダイオード１３側にカソード（ｎ＋領域）１３１が形成されるとともに、第３の半導体素子形成区域Ｄ３にもゲート電極１６１をマスクとしてその周囲にｎ＋領域（第７の領域）１６３が形成される（図２（ｃ））。上記ｎ＋領域１３１，１６３では、ドーパント濃度が１０19〜１０21個／ｃｍ3程度にされている。なお、ヒ素以外にリンをドープすることもできる。
【００３０】
これに続いて、上記のように構成された基板上にチタン又はコバルト等の薄膜１７を形成する。そして、可変容量ダイオード３側では、この薄膜１７上に、ｎ−領域３２に対応する領域にレジストパターンＲ４を形成する（図２（ｄ））。続いて、基板を加熱すると、レジストパターンＲ４によりマスクされた領域以外の薄膜１７がシリコンと反応し、ｐ＋領域１３１，１５３、ｎ＋領域１３１，１６３、及びゲート電極１５１，１６１部分にチタンシリサイド又はコバルトシリサイドが形成される。つまり、これらの部分がシリサイド化される。シリサイド化された部分では、抵抗が下がり、それぞれと接続する配線との導電性が向上される。一方、ｎ−領域１３２に対応する基板表面は上記のようにマスクすることでシリサイド化されず、低抵抗化されないようになっている。
【００３１】
なお、可変容量ダイオード１３には、アノード１３３及びカソード１３１に配線が施されるが、アノード１３３に施される配線は、アノード１３３の一部に設けるのではなく、アノード１３３が設けられている領域に沿って矩形状に形成することが好ましい。これにより、高周波の電圧が印加されても、高い応答性を実現することができる。
【００３２】
以上のように構成された可変容量ダイオード１３では、アノード１３３のドーパント濃度がｎ−領域１３２より小さく、ｎ−領域１３２のドーパント濃度がカソード１３１よりも小さくなるように構成されている。そのため、図１に示すように、この可変容量ダイオード１３では、アノード１３３とｎ−領域１３２との界面付近にｐｎ接合が形成されるとともに、熱平衡状態では、カソード１３１の周囲を取り囲むように空乏層１３４がほぼｎ−領域１３２の中に形成される。そして、アノード１３３のドーパント濃度が高いため、アノード１３３とカソード１３１との間に逆バイアスが印加されて空乏層１３４が伸びる場合には、空乏層１３４のアノード側の端はほぼアノード１３３とｎ−領域１３２との界面付近に固定されるとともに、空乏層１３４のカソード１３１側の端である矩形リング状の空乏層端１３４ａはカソード１３１側に移動する。
【００３３】
ここで、印加する逆バイアスの変化量と空乏層端の伸びとの関係は、ポアソンの方程式を解くことにより求めることができる。ポアソンの方程式によれば、電荷量を空間に亘って２回積分することにより電位を求めることができる。この関係により、逆バイアスの大きさと空乏層端の幅が関係づけられている。本実施形態では、この関係から、逆バイアスが大きくなったときに空乏層端１３４ａが横切る電荷量を、印加した逆バイアスが大きくなる毎に少なくなるようにすることで、より多くの距離を空乏層端が移動し、空乏層の幅ｄがより大きく変化するようにしている。以下、これについて詳細に説明する。
【００３４】
本実施形態では、図１に示すように、可変容量ダイオード１３におけるカソード１３１の周囲をｎ−領域１３２が取り囲み、このｎ−領域１３２の周囲をアノード１３３が取り囲んでいる。そのため、空乏層端１３４ａは、カソード１３１を取り囲むような矩形リング状に形成される。そして、アノード１３３とｎ−領域１３２との接合界面より、ｎ−領域１３２とカソード１３１との接合界面面積の方が小さくなっていることから、空乏層端１３４ａがカソード１３１に近接すると、その周長が短くなるとともに、増加した逆バイアスに対応する電荷量が新たに空乏層１３４に取り込まれる。これにより、空乏層端１３４ａの移動量は従来例で示した平行タイプの可変容量ダイオードよりも大きくなり、容量の変化率を大きくすることができる。したがって、本実施形態よれば、十分な容量変化率を有する可変容量ダイオードをプレーナ形状で構成できるため、ＳＯＩ基板上に高性能な可変容量ダイオードを形成することが可能となる。その結果、高い性能を有するＳＯＩ型半導体集積回路を実現することが可能となる。
【００３５】
また、上記のように、この可変容量ダイオード１３は、ＣＭＯＳタイプのＳＯＩトランジスタの製造工程の一部を利用することにより製造することができる。そのため、既存の製造設備にこのダイオード特有の新たな工程を付加する必要がなく、低価格でＳＯＩ型半導体集積回路を製造することができる。
【００３６】
（第２の実施形態）
次に、本発明に係る可変容量ダイオードの第２の実施形態について図３を参照しつつ説明する。図３（ａ）は本実施形態における可変容量素子の平面図であり、図３（ｂ）は図３（ａ）のＣ−Ｄ線断面図である。
【００３７】
本実施形態に係る可変容量ダイオードは、第１の実施形態に係る可変容量ダイオードのアノードとカソードの位置を入れ替え、これらの間の領域にｐ型ドーパントをドープしたたものであり、その他の構成は第１の実施形態のものと同様である。
【００３８】
図３に示すように、本実施形態に係る可変容量ダイオード２３は、シリコン層にｐ型ドーパントが高濃度でドープされた矩形状のアノード（ｐ＋領域）２３１と、その周囲を取り囲むように形成されシリコン層にｐ型ドーパントが低濃度でドープされた矩形リング状のｐ−領域２３２と、さらに、このｐ−領域２３２の周囲に形成されシリコン層にｎ型ドーパントが高濃度でドープされた矩形リング状のカソード（ｎ＋領域）２３３とを備えている。なお、本実施形態では、アノード２３１が本発明に係る第３の領域、ｐ−領域２３２が第１の領域、カソード２３３が第２の領域に相当する。また、ｎ型が本発明に係る第２の導電型、ｐ型が第１の導電型に相当する。
【００３９】
上記のように構成された可変容量ダイオードは、第１の実施形態に係る可変容量ダイオードとほぼ同様の方法により製造することができる。すなわち、ＣＭＯＳタイプのＳＯＩトランジスタの製造工程を流用して製造することができる。図４に示すように、この方法では、まず、第１の実施形態と同様のＳＯＩ基板を出発基板として、素子分離酸化膜２４を形成する。次に、素子分離酸化膜２４により囲まれた第１の半導体素子形成区域Ｄ１のシリコン層に対し、ｐ−型の不純物拡散領域、つまりｐ−領域２３２を形成する（図４（ａ））。続いて、レジストパターンＲ２により所定の領域をマスクしてｐ−領域２３２の周縁部にカソード２３３を形成する（図４（ｂ））。これに続いて、所定の領域をレジストパターンＲ３によりマスクしてｐ−領域２３２の中央部にアノード２３１を形成する（図４（ｃ））。その後、この基板の表面にチタン等の薄膜２７を形成した後、ｐ−領域２３２のみをレジストパターンＲ４によりマスクし（図４（ｄ））、アノード２３１及びカソード２３３の表層をシリサイド化する。
【００４０】
以上のようにして本実施形態に係る可変容量ダイオード２３が形成されるが、この過程において上記第１の実施形態と同様に、素子分離酸化膜２４により分離された第２及び第３の半導体素子形成区域Ｄ２，Ｄ３にＣＭＯＳタイプのＳＯＩトランジスタを形成することができる。すなわち、ＣＭＯＳ２５，２６におけるｐ−領域（第４の領域）２５２、ｎ−領域２６２、ｎ＋領域（第６の領域）２５３、及びｐ＋領域（第７の領域）２６３は、上記可変容量ダイオード２３の形成時に同時に形成される。なお、ｐチャンネル型ＭＯＳＦＥＴ２６のｎ−領域２６２は本発明の第５の領域に相当する。
【００４１】
上記構成によれば、逆バイアスを印加すると、図３に示すように、ｐ−領域２３２においてアノード２３１の周囲に形成される矩形リング状の空乏層端２３４ａがアノード２３１側に移動する。このとき、空乏層端２３４ａがアノード２３１に近接すると、空乏層端２３４ａの周長が短くなるのにしたがって、逆バイアスに対応する電荷量を新たに空乏層２３４内に取り込むため、空乏層端２３４ａの移動量は従来例に比べて大きくなる。したがって、第１の実施形態に係る可変容量ダイオードと同様に、逆バイアスが大きくなっても容量変化率が小さくなるのを防止することができるため、ＳＯＩ基板上に十分な容量変化率を有するプレーナ形状の可変容量ダイオードを形成することが可能となる。
【００４２】
（第３の実施形態）
次に、本発明に係る可変容量素子の第３の実施形態について図５を参照しつつ説明する。図５（ａ）は本実施形態における可変容量素子の平面図であり、図５（ｂ）は図５（ａ）のＥ−Ｆ線断面図である。
【００４３】
図５に示すように、本実施形態では、シリコン基板３１上に埋め込み酸化膜３２を介してプレーナ形状の可変容量ダイオード３３が形成されている。この可変容量ダイオード３３は、全体として台形状に形成されており、この台形の長辺側にはシリコン層にｐ型ドーパントが高濃度でドープされた台形状のアノード（ｐ＋領域）３３１が形成されるとともに、台形の短辺側にはシリコン層にｎ型ドーパントが高濃度でドープされた台形状のカソード（ｎ＋領域）３３３が形成されている。そして、アノード３３１とカソード３３３とに挟まれた部分には、シリコン層にｎ型ドーパントが低濃度でドープされた台形状のｎ−領域３３２が形成されている。このレイアウトにより、アノード３３１とｎ−領域３３２との接合面積は、カソード３３３とｎ−領域３３２との接合面積より大きくなっており、ｎ−領域３３２の両側縁間の距離は、アノード３３１からカソード３３３にいくにしたがって漸進的に短くなっている。
【００４４】
また、このように構成された可変容量ダイオード３３の周囲には、第１及び第２の実施形態と同様に、素子分離酸化膜３４が形成されており、可変容量ダイオード３３を他の半導体素子から電気的に分離している。なお、本実施形態では、アノード３３１が本発明に係る第２の領域、ｎ−領域３３２が第１の領域、カソード３３３が第３の領域に相当する。また、ｎ型が本発明に係る第１の導電型、ｐ型が第２の導電型に相当する。
【００４５】
上記のように構成された可変容量ダイオード３３は、図６に示すようにして製造される。ここでの製造方法は、可変容量ダイオードの平面形状が相違する以外は、第１の実施形態のものとほぼ同様である。すなわち、同図に示すように、素子分離酸化膜３４を形成することで可変容量ダイオード３３用の台形状の第１の半導体素子形成区域Ｄ１を形成した後、この区域内にリンを１０16〜１０18個／ｃｍ3程度の低濃度でドープしてｎ−領域３３２を形成する（図６（ａ））。続いて、所定のレジストパターンＲ２を形成してｎ−領域３３２の一端部にボロンを１０19〜１０21個／ｃｍ3程度の高濃度でドープしてアノード３３１を形成する（図６（ｂ））。それに続いて所定のレジストパターンＲ３を形成した後、ｎ−領域３３２の他端部にヒ素を１０19〜１０21個／ｃｍ3程度の高濃度でドープしてカソード３３３を形成する（図６（ｃ））。最後に基板上にチタン等の薄膜３７を形成した後、ｎ−領域３３２にレジストパターンＲ４を形成し（図６（ｄ））、ｎ−領域３３２以外の部分の表層をシリサイド化する。なお、ＣＭＯＳタイプのＳＯＩトランジスタ３５，３６は上記第１の実施形態と同様に、可変容量ダイオード３３の形成過程において同時に形成される。
【００４６】
以上のように構成された可変容量ダイオード３３は、アノード３３１とｎ−領域３３２との接合面積が、カソード３３３とｎ−領域３３２との接合面積より大きくなっており、ｎ−領域３３２が、アノード３３１からカソード３３３にいくにしたがって、その両側縁間の距離が漸進的に短くなるように構成されている。そのため、上記第１及び第２の実施形態と同様の効果を得ることができる。すなわち、図５（ａ）に示すように、ｎ−領域３３２の両側縁間の距離がアノード３３１からカソード３３３へいくにしたがって短くなっているため、逆バイアスを印加し空乏層端３３４ａがカソード３３３に近接すると、空乏層端３３４ａの長さも短くなっていく。これに伴って、増加した逆バイアスに対応する電荷量が新たに空乏層３３４に取り込まれるため、空乏層端３３４ａの移動量は従来例で示した平行タイプの可変容量ダイオードよりも大きくなる。したがって、可変容量ダイオードの容量変化率を大きくすることができる。以上より、本実施形態によれば、ＳＯＩ基板上に十分な容量変化率を有するプレーナ形状の可変容量ダイオードを形成することが可能となり、その結果、高性能なＳＯＩ型半導体集積回路を実現することが可能となる。
【００４７】
（第４の実施形態）
次に、本発明に係る可変容量素子の第４の実施形態について図７を参照しつつ説明する。図７（ａ）は本実施形態における可変容量素子の平面図であり、図７（ｂ）は図７（ａ）のＧ−Ｈ線断面図である。
【００４８】
本実施形態に係る可変容量ダイオードは、第３の実施形態に係る可変容量ダイオードのアノードとカソードの位置を入れ替え、これらの間の領域にｐ型ドーパントをドープしたたものであり、その他の構成は第３の実施形態のものと同様である。
【００４９】
図７に示すように、この可変容量ダイオード４３は、全体として台形状に形成されており、この台形の長辺側にはシリコン層にｎ型ドーパントが高濃度でドープされた台形状のカソード（ｎ＋領域）４３１が形成されるとともに、台形の短辺側にはシリコン層にｐ型ドーパントが高濃度でドープされた台形状のアノード（ｐ＋領域）４３３が形成されている。そして、アノード４３３とカソード４３１とに挟まれた部分には、シリコン層にｐ型ドーパントが低濃度でドープされた台形状のｐ−領域４３２が形成されている。このレイアウトにより、カソード４３１とｐ−領域４３２との接合面積は、アノード４３３とｐ−領域４３２との接合面積より大きくなっており、ｎ−領域４３２は、カソード４３１からアノード４３３にいくにしたがって、その両側縁間の距離が漸進的に短くなっている。なお、本実施形態では、アノード４３３が本発明に係る第３の領域、ｎ−領域４３２が第１の領域、カソード４３１が第２の領域に相当する。また、ｐ型が本発明に係る第１の導電型、ｎ型が第２の導電型に相当する。
【００５０】
上記のように構成された可変容量ダイオードは、図８に示すようにして製造される。ここでの製造方法は、第３の実施形態に係る可変容量ダイオードのアノードとカソードの位置を入れ替え、これらの間の領域にｐ型ドーパントをドープしたたものであり、その他の構成は第３の実施形態のものと同様であるため、その説明を省略する。
【００５１】
以上のように本実施形態によれば、上記各実施形態と同様の効果を得ることができる。すなわち、逆バイアスが大きくなっても可変容量ダイオードの容量変化率が小さくなるのを防止することができるため、ＳＯＩ基板上に高い性能を有するプレーナ形状の可変容量ダイオードを形成することが可能となる。
【００５２】
以上、本発明の実施形態の一例について説明したが、本発明は上記したものに限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。例えば、上記第１及び第２の実施形態では、可変容量ダイオードの外形を矩形状に形成しているが、これに限定されるものではなく、例えば円形や多角形等種々の形状にすることができる。また、可変容量ダイオードを構成する第１及び第２の領域は、上記した全体の外形に合わせて円形又は多角形等種々のリング状の形状に形成することができる。
【００５３】
また、第３及び第４の実施形態に関しては、ｎ−領域を台形状に形成しているが、例えば、図９（ａ）に示すようにアノード９１とカソード９３との間で延びるｎ−領域９２の側縁を曲線状に形成したり、或いは図９（ｂ）に示すようにｎ−領域９２の両側縁間の一部の距離が漸進的に変化するように形成することもできる。また、これ以外の構成であっても、アノードとｎ−領域との接合面積、及びカソードとｎ−領域との接合面積のうち、ｐｎ接合を構成する接合面の面積が大きくなるように形成されていればよい。
【００５４】
また、上記各実施形態では、ＣＭＯＳタイプのＳＯＩトランジスタとともに可変容量ダイオードを製造しているが、これに限定されるものではなく、上記各可変容量ダイオードと同様の領域を有する一または二以上の他の半導体素子とともに製造することもできる。
【００５５】
また、上記各実施形態では、埋め込み酸化膜上にシリコンからなる半導体層を形成しているが、この半導体層を構成する材料はシリコンに限定されものではなく、他の半導体材料、例えばＳｉＧｅ，ＳｉＧｅＣ，又はＳｉＣで構成してもよく、或いはこれらとシリコンとの複合膜であっても構わない。
【００５６】
なお、本発明に係る可変容量素子は、例えば無線ＬＡＮ、ラジオ、携帯電話、ネットワーク等種々の精密機器に用いることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る可変容量素子の第１の実施形態を示す図であり、図１（ａ）は可変容量素子の平面図、図１（ｂ）は図１（ａ）のＡ−Ｂ線断面図である。
【図２】図１の可変容量素子の製造方法を示す図である。
【図３】本発明に係る可変容量素子の第２の実施形態を示す図であり、図３（ａ）は可変容量素子の平面図、図３（ｂ）は図３（ａ）のＣ−Ｄ線断面図である。
【図４】図３の可変容量素子の製造方法を示す図である。
【図５】本発明に係る可変容量素子の第３の実施形態を示す図であり、図５（ａ）は可変容量素子の平面図、図５（ｂ）は図５（ａ）のＥ−Ｆ線断面図である。
【図６】図５の可変容量素子の製造方法を示す図である。
【図７】本発明に係る可変容量素子の第４の実施形態を示す図であり、図７（ａ）は可変容量素子の平面図、図７（ｂ）は図７（ａ）のＧ−Ｈ線断面図である。
【図８】図７の可変容量素子の製造方法を示す図である。
【図９】第３の実施形態に係る可変容量素子の他の例を示す平面図である。
【図１０】従来の可変容量素子を示す図であり、図１０（ａ）は可変容量素子の平面図、図１０（ｂ）は図１０（ａ）のＩ−Ｊ線断面図である。
【図１１】従来の可変容量素子を示す図であり、図１１（ａ）は可変容量素子の平面図、図１１（ｂ）は図１１（ａ）のＫ−Ｌ線断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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