(57)【特許請求の範囲】
【請求項１】
チャネル層の上に複数層からなる障壁層が形成され、該障壁層の上方に２つのオーミック電極が形成され、該オーミック電極間にショットキー電極が形成された電界効果型半導体装置において、
前記障壁層は、前記チャネル層よりも電子親和力が小さく、ＡｌＧａＡｓからなる２層の高不純物濃度層とその間に挟まれたＡｌＧａＡｓからなる低不純物濃度層とを含む３層構造であり、
前記ショットキー電極は、前記高不純物濃度層の上に形成された後に熱拡散によってその下端部を前記高不純物濃度層に埋め込み、かつその底面を前記障壁層の低不純物濃度層に接触させていることを特徴とする電界効果型半導体装置。
【請求項２】
前記２層の高不純物濃度層がｎ型層であり、前記低不純物濃度層がノンドープ層であることを特徴とする、請求項１に記載の電界効果型半導体装置。
【請求項３】
前記障壁層において、高不純物濃度層の間に挟まれた低不純物濃度層の膜厚は、２.５ｎｍ以上１０ｎｍ以下であることを特徴とする、請求項１又は２に記載の電界効果型半導体装置。
【請求項４】
前記チャネル層は、高不純物濃度の半導体層であることを特徴とする請求項１、２又は３に記載の電界効果型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にＨＥＭＴ構造やＤＣＨＦＥＴ構造等のヘテロ接合構造を有する電界効果型半導体装置に関する。
【０００２】
【従来の技術】
従来からマイクロ波帯〜ミリ波帯の領域で動作するトランジスタ素子としては、ヘテロ接合構造の電界効果トランジスタ（以下、ヘテロ接合ＦＥＴという）が用いられている。このヘテロ接合ＦＥＴは、そのドーピング構造によって、変調ドープ構造を用いたＨＥＭＴ（高電子移動度トランジスタ）と、チャネルドープ構造を用いたＤＣＨＦＥＴ（ドープチャネルヘテロＦＥＴ）とに大別される。なお、後者のＤＣＨＦＥＴは、別称としてＤＭＴ、ＭＩＳＦＥＴ、ＨＩＧＦＥＴなどと呼ばれる。
【０００３】
図１は従来のＨＥＭＴの積層構造を模式的に示す断面図である。このＨＥＭＴ１においては、ＧａＡｓ基板２の上にバッファ層３が形成され、バッファ層３の上にノンドープＩｎＧａＡｓのチャネル層４が形成され、チャネル層４の上には障壁層５が積層されている。障壁層５は、図１ではｎ型ＡｌＧａＡｓ層５ａとノンドープＡｌＧａＡｓ層５ｂの２層構造となっているが、ノンドープＡｌＧａＡｓ層／ｎ型ＡｌＧａＡｓ層／ノンドープＡｌＧａＡｓ層などの多層構造の場合もあり、ｎ型ＡｌＧａＡｓ層のみの場合もある。障壁層５の上には、ソース電極８及びドレイン電極９と良好なオーミック接合を得るため、ｎ型ＧａＡｓからなるコンタクト層６が形成されている。コンタクト層６の上面には、ソース電極８及びドレイン電極９が形成されており、熱処理によってコンタクト層６とオーミック接合されている。
【０００４】
ソース電極８及びドレイン電極９間においては、コンタクト層６をリセスエッチングすることにより、リセス７内に障壁層５のノンドープＡｌＧａＡｓ層５ｂを露出させている。このリセスエッチングは、ＡｌＧａＡｓをエッチングしないが、ＧａＡｓをエッチングするエッチャントを用いてコンタクト層６を選択的にエッチング除去し、ノンドープＡｌＧａＡｓ層５ｂでエッチング停止させることにより行われる。ゲート電極１０は、リセス７内においてコンタクト層６から露出したノンドープＡｌＧａＡｓ層５ｂの上面に形成され、ノンドープＡｌＧａＡｓ層５ｂとショットキー接合している。また、ＨＥＭＴ１の表面は、ＳｉＮ保護膜１１によって覆われる。
【０００５】
このようなＨＥＭＴ構造においては、ソース及びドレイン電極８、９の下方におけるエネルギーバンド構造（伝導帯の底）とゲート電極１０の下方におけるエネルギーバンド構造（伝導帯の底）はそれぞれ図２（ａ）（ｂ）に示すようになっており、ｎ型ＡｌＧａＡｓ層５ａの電子はＡｌＧａＡｓとＩｎＧａＡｓの間のヘテロ接合を越えてエネルギー的に低いチャネル層４側へ移動する。こうして障壁層５から高純度のチャネル層４へ供給された電子（２次元電子ガス）は、障壁層５のドナーによって散乱されることなくドリフトできるので、大きな移動度を持つことになる。すなわち、チャネル層４は電子が走行するチャネルとして働き、障壁層５はチャネル層に電子を供給する供給源として働き、ソース電極８とドレイン電極９の間に電位差が与えられると、チャネル層４にドレイン電流が流れる。
【０００６】
図３は従来のＤＣＨＦＥＴのうちのＤＭＴの積層構造を模式的に示す断面図である。このＤＭＴ２１においては、半絶縁性ＧａＡｓ基板２２の上にバッファ層２３が形成され、バッファ層２３の上にｎ型ＩｎＧａＡｓのチャネル層２４が形成され、チャネル層２４の上には障壁層２５が積層されている。障壁層２５は、ＤＭＴ構造では、ノンドープＡｌＧａＡｓによって形成されている。障壁層２５の上には、ソース電極２８及びドレイン電極２９と良好なオーミック接合を得るため、ｎ型ＧａＡｓからなるコンタクト層２６が形成されている。コンタクト層２６の上面には、ソース電極２８及びドレイン電極２９が形成されており、熱処理によってコンタクト層２６とオーミック接合されている。
【０００７】
ソース電極２８及びドレイン電極２９の間においては、コンタクト層２６を選択的にリセスエッチングすることにより、リセス２７内に障壁層２５を露出させている。ゲート電極３０は、リセス２７内においてコンタクト層２６から露出した障壁層２５の上面に形成され、障壁層２５にショットキー接合している。また、ＤＭＴ２１の表面は、ＳｉＮ保護膜３１によって覆われる。
【０００８】
このようなＤＭＴ構造では、ソース及びドレイン電極２８、２９の下方におけるエネルギーバンド構造（伝導帯の底）とゲート電極３０の下方におけるエネルギーバンド構造（伝導帯の底）はそれぞれ図４（ａ）（ｂ）に示すようになっている。ゲート電極３０に電圧を印加しない状態では、ｎ型のチャネル層２４に電子が蓄積されており、この状態でソース電極２８とドレイン電極２９の間に電位差を与えると、キャリアである電子がソース電極２８からドレイン電極２９に移動してドレイン電流が流れる。
【０００９】
【発明が解決しようとする課題】
上記のようなＨＥＭＴ構造においても、またＤＭＴ構造においても、障壁層の機能の一つとしては、ゲート電極に対して障壁を形成することが挙げられる。すなわち、ゲート電極とチャネル層との間に高いエネルギー障壁が存在することによって（ＨＥＭＴの場合を図２（ｂ）に、ＤＭＴの場合を図４（ｂ）に示す。）、電子が障壁層を越えて、あるいは障壁層をトンネルして移動しにくくなり、ゲート電極への電流リークが阻止される。よって、より高い電流値までチャネルを開口することができ、またより高いゲート耐圧が可能となり、高出力を達成することができる。
【００１０】
障壁層のこのような電流阻止能力は、障壁層の障壁高さとその厚さにより決定される。ここで、障壁高さは、障壁層とゲート電極との仕事関数差によって決まる。また、障壁層の厚さは障壁層内の不純物濃度によって決まり、不純物濃度の低い層を障壁層とすることによって実効的な障壁層の厚さを増大させることができ、そのため障壁層の不純物濃度を低くすることによってゲート電極への電流阻止能力を大幅に高めることができる。
【００１１】
しかし、その一方で、この障壁層はドレイン電極又はソース電極とチャネル層との間に電流を流すための経路となるから、ドレイン電流を流すうえでは大きな抵抗体となる。よって、ソース・ドレイン間の直列抵抗を低減しようとすれば、障壁層の不純物濃度を高くして低抵抗化しなければならない。
【００１２】
従って、障壁層の電流阻止能力を高めるためには、障壁層の不純物濃度を低くしなければならないが、そうすると障壁層が高抵抗化してソース・ドレイン間の直列抵抗が大きくなる。逆に、ソース・ドレイン間の直列抵抗を小さくするためには、障壁層の不純物濃度を高くして低抵抗化しなければならないが、そうすると障壁層の電流阻止能力が低下し、ゲート電極への電流リークが増加する。
【００１３】
このような技術的なトレードオフのため、高い障壁機能を有しつつも直列抵抗の低いヘテロ接合ＦＥＴ構造が求められているにもかかわらず、従来においては、このようなＦＥＴを作製することは困難であった。
【００１４】
また、従来の構造では、コンタクト層を選択的にリセスエッチングする際、コンタクト層の横方向にもエッチングが進行することにより、ゲート電極の両脇に目あき部分（過剰エッチング部分）が発生する。ＤＭＴの場合を図５に示すように、この目空き領域３２からは下方へ向けて空乏層３３が長く延びるので、ソース及びドレイン電極２８、２９間における直列抵抗がより増大し、さらに素子のＤＣ特性を悪化させている。
【００１５】
本発明は上述の技術的問題点を解決するためになされたものであり、その目的とするところは、ゲート電極に対しては高い障壁機能を有しつつも、ソース及びドレイン電極に対しては直列抵抗の低い障壁層を有する電界効果型半導体装置を提供することにある。
【００１６】
【課題を解決するための手段とその作用】
本発明に係る電界効果型半導体装置は、チャネル層の上に複数層からなる障壁層が形成され、該障壁層の上方に２つのオーミック電極が形成され、該オーミック電極間にショットキー電極が形成された電界効果型半導体装置において、前記障壁層は、前記チャネル層よりも電子親和力が小さく、ＡｌＧａＡｓからなる２層の高不純物濃度層とその間に挟まれたＡｌＧａＡｓからなる低不純物濃度層とを含む３層構造であり、前記ショットキー電極は、前記高不純物濃度層の上に形成された後に熱拡散によってその下端部を前記高不純物濃度層に埋め込み、かつその底面を前記障壁層の低不純物濃度層に接触させているものである。ここでいう低不純物濃度層には、意図して不純物を注入していないノンドープ層も含む。
【００１７】
このような構造の障壁層としては、特にｎ型障壁層、ノンドープ障壁層およびｎ型障壁層を順次積層して形成したものを挙げることができ、障壁層はＡｌＧａＡｓによって構成する。また、チャネル層はノンドープの半導体層でもよく、高不純物濃度の半導体層としてもよい。
【００１８】
このように障壁層が高抵抗の低不純物濃度層とその上層及び下層に位置する低抵抗の高不純物濃度層とからなっているので、オーミック電極の下方においては、低不純物濃度層において障壁が疑似的に低くなるので、障壁層の通過抵抗すなわちオーミック電極間の直列抵抗が低くなる。
【００１９】
特に、このような効果は、高不純物濃度層の間に挟まれた低不純物濃度層の膜厚を２.５ｎｍ以上１０ｎｍ以下にした時に著しい。
【００２０】
また、本発明の電界効果型半導体装置において、前記ショットキー電極の底面を障壁層の低不純物濃度層に接触させているので、ショットキー電極の下方でショットキー障壁機能を高く保つことができるので、高い障壁機能を有しつつも直列抵抗の低いＦＥＴ特性を実現することができる。
【００２１】
さらに、ショットキー電極の下方に高濃度不純物濃度の障壁層が位置することにより、ショットキー電極の両側に目あき領域が発生した場合にも、空乏層の成長を抑制して直列抵抗の増大を抑えることができる。
【００２２】
【発明の実施の形態】
（第１の実施形態）
図６は本発明の一実施形態によるＨＥＭＴ４１の構造を模式的に示す断面図である。このＨＥＭＴ４１においては、半絶縁性ＧａＡｓ基板４２の上にバッファ層４３が形成され、バッファ層４３の上にノンドープＩｎＧａＡｓのチャネル層４４が１０ｎｍの膜厚に形成され、チャネル層４４の上には複数層からなる障壁層（以下、多層障壁層という）４５が形成されている。多層障壁層４５は、図６では膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層４５ａ（不純物濃度３×１０１８ｃｍ−３）、膜厚２.５〜５ｎｍのノンドープＡｌＧａＡｓ層４５ｂ、膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層５４ｃ（不純物濃度３×１０１８ｃｍ−３）の３層構造となっている。多層障壁層４５の上には、ソース電極４８及びドレイン電極４９と良好なオーミック接合を得るため、ｎ＋型ＧａＡｓ（不純物濃度５×１０１８ｃｍ−３）からなる膜厚５０ｎｍのコンタクト層４６が形成されており、コンタクト層４６の上面にオーミック接触のソース電極４８及びドレイン電極４９が形成されている。これらバッファ層４３、チャネル層４４、多層障壁層４５を構成する各半導体障壁層４５ａ〜４５ｃ及びコンタクト層４６は、ＭＢＥ法、ＭＯＣＶＤ法等を用いたエピタキシャル成長により、この順序で半絶縁性ＧａＡｓ基板４２上に形成される。
【００２３】
コンタクト層４６の上面には、コンタクト層４６にオーミック接触するソース電極４８及びドレイン電極４９が形成されており、ソース及びドレイン電極４８、４９間でコンタクト層４６は選択的にリセスエッチングされている。コンタクト層４６を部分的に除去したリセス４７内にはｎ型ＡｌＧａＡｓ層４５ｃが露出しており、ゲート電極５０はこのｎ型ＡｌＧａＡｓ層４５ｃの上に形成された後、熱拡散によってその底面がノンドープＡｌＧａＡｓ層４５ｂにショットキー接触させられる。この結果、ゲート電極５０の下端部がｎ型ＡｌＧａＡｓ層４５ｃ内に埋め込まれる。また、ＨＥＭＴ４１は最終的には、ＳｉＮ等の絶縁保護膜５１で被覆される。
【００２４】
このような構造のＨＥＭＴ４１におけるソース及びドレイン電極４８、４９の下方におけるエネルギーバンド構造（伝導帯の底）とゲート電極５０の下方におけるエネルギーバンド構造（伝導帯の底）をそれぞれ図７（ａ）（ｂ）に示す。ソース及びドレイン電極４８、４９の下方においては、多層障壁層４５が高不純物濃度低抵抗のｎ型ＡｌＧａＡｓ層４５ａ、低不純物濃度高抵抗のノンドープＡｌＧａＡｓ層４５ｂ、高不純物濃度低抵抗のｎ型ＡｌＧａＡｓ層４５ｃから構成されているので、図７（ａ）に示すように、中央のノンドープＡｌＧａＡｓ層４５ｂの障壁高さは、エネルギーバンド構造上電子に対して擬似的に低くなり、ソース及びドレイン電極４８、４９間における多層障壁層４５の通過抵抗、すなわちソース及びドレイン電極４８、４９間の直列抵抗を低くすることができる。
【００２５】
これに対し、ゲート電極５０の下方においては、図７（ｂ）に示すように、多層障壁層４５はノンドープＡｌＧａＡｓ層４５ｂとｎ型ＡｌＧａＡｓ障壁層４５ａとからなり、従来例のＨＥＭＴ１におけるゲート電極１０の下方と同じ多層障壁層の構造となっている。
【００２６】
従って、このＨＥＭＴ４１にあっては、ｎ型ＡｌＧａＡｓ層４５ａの不純物濃度を低くすることによってゲート電極５０の下方におけるゲート障壁機能を高く保つことができ、しかも、ソース及びドレイン電極４８、４９の下方においては、ノンドープＡｌＧａＡｓ層４５ｂによって障壁高さを実効的に低くすることができ、ソース及びドレイン電極４８、４９間における直列抵抗を小さくすることが可能になる。
【００２７】
なお、図６の実施形態では、チャネル層４４としてＩｎＧａＡｓ層を用いているが、ＧａＡｓを用いてもよい。また、この実施形態では、チャネル層４４にＩｎＧａＡｓを用い、多層障壁層４５にＡｌＧａＡｓを用いているが、チャネル層４４の材料と多層障壁層４５の材料とは、互いに電子親和力差が生じていればよく、ＩｎＧａＡｇ／ＩｎＧａＰなどの材料の組み合わせでもよい。また、チャネル層４４上の多層障壁層４５はノンドープＡｌＧａＡｓから始めてもよく、例えばチャネル層の上にノンドープ（ｉ）ＡｌＧａＡｓ層／ｎ型ＡｌＧａＡｓ層／ノンドープ（ｉ）ＡｌＧａＡｓ層／ｎ型ＡｌＧａＡｓ層からなる多層障壁層を形成してもよい。なお、多層障壁層４５を構成する半導体層の各膜厚に特に規定はないが、ノンドープＡｌＧａＡｓ層については膜厚１０ｎｍ以下が好ましい。
【００２８】
さらに、多層障壁層４５は上記のような３層構造を繰り返した多層構造としてもよい。あるいは、チャネル層４４の下面にも電子供給層を設けたダブルドープＨＥＭＴ構造としてもよい。
【００３０】
（第２の実施形態）
図８は本発明の別な実施形態によるＤＭＴの構造を模式的に示す断面図である。このＤＭＴ６１においては、半絶縁性ＧａＡｓ基板６２の上にバッファ層６３が形成され、バッファ層６３の上にｎ型ＩｎＧａＡｓ（不純物濃度２×１０１８ｃｍ−３）のチャネル層６４が１０ｎｍの膜厚に形成され、チャネル層６４の上には多層障壁層６５が形成されている。多層障壁層６５は、図８では膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層６５ａ（不純物濃度３×１０１８ｃｍ−３）、膜厚２.５〜５ｎｍのノンドープＡｌＧａＡｓ層６５ｂ、膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層６５ｃ（不純物濃度３×１０１８ｃｍ−３）の３層構造となっている。多層障壁層６５の上には、ソース電極６８及びドレイン電極６９と良好なオーミック接合を得るため、ｎ＋型ＧａＡｓ（不純物濃度５×１０１８ｃｍ−３）からなる膜厚５０ｎｍのコンタクト層６６が形成されており、コンタクト層６６の上面にオーミック接触のソース電極６８及びドレイン電極６９が形成されている。これらバッファ層６３、チャネル６４層、多層障壁層６５を構成する各半導体層６５ａ〜６５ｃ及びコンタクト６６層は、ＭＢＥ法、ＭＯＣＶＤ法等を用いたエピタキシャル成長により、この順序で半絶縁性ＧａＡｓ基板６２上に形成される。
【００３１】
コンタクト層６６の上面には、コンタクト層６６にオーミック接触するソース電極６８及びドレイン電極６９が形成されており、ソース及びドレイン電極６８、６９間のコンタクト層６６はリセスエッチングによって選択的に除去されている。コンタクト層６６を部分的に除去したリセス６７内にはｎ型ＡｌＧａＡｓ層６５ｃが露出しており、ゲート電極７０はこのｎ型ＡｌＧａＡｓ層６５ｃの上に形成された後、熱拡散によってその底面がノンドープＡｌＧａＡｓ層６５ｂにショットキー接触させられる。この結果、ゲート電極７０の下端部がｎ型ＡｌＧａＡｓ層６５ｃ内に埋め込まれる。また、ＤＭＴ６１は最終的には、ＳｉＮ等の絶縁保護膜７１で被覆される。
【００３２】
このような構造のＤＭＴ６１におけるソース及びドレイン電極６８、６９の下方におけるエネルギーバンド構造（伝導帯の底）とゲート電極７０の下方におけるエネルギーバンド構造（伝導帯の底）をそれぞれ図９（ａ）（ｂ）に示す。ソース及びドレイン電極６８、６９の下方においては、多層障壁層６５が高不純物濃度低抵抗のｎ型ＡｌＧａＡｓ層６５ａ、低不純物濃度高抵抗のノンドープＡｌＧａＡｓ層６５ｂ、高不純物濃度低抵抗のｎ型ＡｌＧａＡｓ層６５ｃから構成されているので、図９（ａ）に示すように、中央のノンドープＡｌＧａＡｓ層６５ｂの障壁高さは、エネルギーバンド構造上電子に対して擬似的に低くなり、ソース及びドレイン電極６８、６９間における多層障壁層の通過抵抗、すなわちソース電極６８及びドレイン電極６９間の直列抵抗を低減することができる。
【００３３】
これに対し、ゲート電極７０の下方においては、図９（ｂ）に示すように、多層障壁層６５はノンドープＡｌＧａＡｓ層６５ｂとｎ型ＡｌＧａＡｓ層６５ａとからなり、ｎ型ＡｌＧａＡｓ層６５ａの不純物濃度を低くすることによってゲート障壁機能を高くすることができる。
【００３４】
従って、このＤＭＴ６１にあっても、ｎ型ＡｌＧａＡｓ層６５ａ、６５ｃの不純物濃度を低くすることによってゲート電極７０の下方におけるゲート障壁機能を高く保つことができ、しかも、ソース及びドレイン電極６８、６９の下方においては、ノンドープＡｌＧａＡｓ層６５ｂによって障壁高さを実効的に低くすることで直列抵抗を小さくすることが可能になる。
【００３５】
また、従来のＤＭＴ２１では、ゲート電極３０とチャネル層２４との間がノンドープＡｌＧａＡｓ層のみであったので、ゲート電極の両側に目あき領域が発生した場合には、図５に示したように空乏層３３が下方へ長く延びていた。これに対し、このＤＭＴ６１では、ゲート電極７０とチャネル層６４との間にｎ型ＡｌＧａＡｓ層６５ａ／ノンドープＡｌＧａＡｓ層６５ｂ／ｎ型ＡｌＧａＡｓ層６５ｃからなる多層障壁層６５が存在しているので、図１０に示すように、ゲート電極７０の両側に目あき領域７２が発生しても空乏層７３がｎ型ＡｌＧａＡｓ層６５ｃよりも下方へ延びにくく、目あき領域７２によってソース及びドレイン電極６８、６９間の直流抵抗が増大するのを抑制できる。
【００３６】
図１１は上記のような構造の本発明実施例によるＤＭＴ（ＤＣＨＦＥＴ）の電流電圧特性を従来例のＤＭＴと比較して示した図である。この図においては、横軸はゲート電圧Ｖg［Ｖ］を表わしており、縦軸はドレイン電流（線電流密度）Ｉd［ｍＡ／ｍｍ］及び相互コンダクタンスＧm［ｍＳ／ｍｍ］を表わしている。また、実線は本発明のＤＭＴの場合を示し、破線は従来例のＤＭＴの場合を示している。この図から明らかなように、本発明実施例のＤＭＴによれば、従来例に比べて高い電流値および高いＧｍを得られることが分かる。
【００３７】
なお、図８のＤＭＴ６１では、チャネル層６４としてＩｎＧａＡｓを用いているが、ＧａＡｓを用いてもよい。また、この実施形態では、チャネル層６４にＩｎＧａＡｓを用い、多層障壁層６５にＡｌＧａＡｓを用いているが、チャネル層６４の材料と多層障壁層６５の材料とは、互いに電子親和力差が生じていればよく、ＩｎＧａＡｇ／ＩｎＧａＰなどの材料の組み合わせでもよい。また、このＤＭＴでも、チャネル層６４上の多層障壁層６５はノンドープＡｌＧａＡｓから始めてもよく、例えばチャネル層の上にノンドープ（ｉ）ＡｌＧａＡｓ層／ｎ型ＡｌＧａＡｓ層／ノンドープ（ｉ）ＡｌＧａＡｓ層／ｎ型ＡｌＧａＡｓ層からなる多層障壁層を形成してもよい。なお、多層障壁層を構成する半導体障壁層の各膜厚に特に規定はないが、ノンドープＡｌＧａＡｓ障壁層については膜厚１０ｎｍ以下が好ましい。
【００３８】
さらに、多層障壁層は図８のような３層構造を繰り返した多層構造としてもよい。あるいは、チャネル層の下面にも電子供給層を設けた構造としてもよい。
【００４０】
【発明の効果】
以上述べたように、本発明によれば、高いショットキー障壁機能を維持しつつ、低い直列抵抗を有する電界効果型半導体装置を実現することができるので、ＦＥＴ特性でいうところの高耐圧、最大ドレイン電流、高Ｇｍ、低オン抵抗を有する電界効果型半導体装置を実現することができる。
【図面の簡単な説明】
【図１】従来のＨＥＭＴ構造を模式的に示す断面図である。
【図２】（ａ）は同上のＨＥＭＴのソース及びドレン電極下方における伝導帯のエネルギーバンド構造を示す図、（ｂ）は同上のＨＥＭＴのゲート電極下方における伝導帯のエネルギーバンド構造を示す図である。
【図３】従来のＤＭＴ構造を模式的に示す断面図である。
【図４】（ａ）は同上のＤＭＴのソース及びドレン電極下方における伝導帯のエネルギーバンド構造を示す図、（ｂ）は同上のＤＭＴのゲート電極下方における伝導帯のエネルギーバンド構造を示す図である。
【図５】従来のＤＭＴにおいて、目あき領域の下方に生じる空乏層の様子を示す図である。
【図６】本発明の一実施形態によるＨＥＭＴの構造を模式的に示す断面図である。
【図７】（ａ）は同上のＨＥＭＴのソース及びドレン電極下方における伝導帯のエネルギーバンド構造を示す図、（ｂ）は同上のＨＥＭＴのゲート電極下方における伝導帯のエネルギーバンド構造を示す図である。
【図８】本発明の別な実施形態によるＤＭＴの構造を模式的に示す断面図である。
【図９】（ａ）は同上のＤＭＴのソース及びドレン電極下方における伝導帯のエネルギーバンド構造を示す図、（ｂ）は同上のＤＭＴのゲート電極下方における伝導帯のエネルギーバンド構造を示す図である。
【図１０】同上のＤＭＴにおいて、目あき領域の下方に生じる空乏層の様子を示す図である。
【図１１】本発明の実施例によるＤＭＴと従来例によるＤＭＴの電流電圧特性を比較して示す図である。
【符号の説明】
４１  ＨＥＭＴ
６１  ＤＭＴ
４２、６２  半絶縁性ＧａＡｓ基板
４３、６３  バッファ層
４４、６４  チャネル層
４５、６５  障壁層
４５ａ、６５ａ  ｎ型ＡｌＧａＡｓ層
４５ｂ、６５ｂ  ノンドープＡｌＧａＡｓ層
４５ｃ、６５ｃ  ｎ型ＡｌＧａＡｓ層
４６、６６  コンタクト層
４８、６８  ソース電極
４９、６９  ドレイン電極
５０、７０  ゲート電極
【図１】
0003707765.tif 000002
【図２】
0003707765.tif 000003
【図３】
0003707765.tif 000004
【図４】
0003707765.tif 000005
【図５】
0003707765.tif 000006
【図６】
0003707765.tif 000007
【図７】
0003707765.tif 000008
【図８】
0003707765.tif 000009
【図９】
0003707765.tif 000010
【図１０】
0003707765.tif 000011
【図１１】
0003707765.tif 000012