(57)【特許請求の範囲】
【請求項１】
機能切り換え信号の状態により機能の切り換えが行われる機能切り換え用外部端子を設けた半導体装置と、
少なくとも１個の前記半導体装置が実装され、前記機能切り換え用外部端子に入力される任意の機能切り換え信号を選択する機能切り換え手段を設けたプリント配線基板とよりなることを特徴とするメモリモジュール。
【請求項２】
請求項１記載のメモリモジュールにおいて、
前記機能切り換え手段が、
前記プリント配線基板に設けられ、前記プリント配線基板に実装された前記半導体装置の前記機能切り換え用外部端子と電気的に接続された第１の接続部と、
前記プリント配線基板に設けられ、電源電圧に接続された第２の接続部と、
前記プリント配線基板に設けられ、基準電位に接続された第３の接続部とを備え、
前記第１の接続部と前記第２の接続部との間または前記第１の接続部と前記第３の接続部との間に導通手段を実装あるいは実装を省略し、前記機能切り換え用外部端子に入力される機能切り換え信号を一括して切り換える手段であることを特徴とするメモリモジュール。
【請求項３】
請求項１記載のメモリモジュールにおいて、前記機能切り換え手段を、前記プリント配線基板のコーナ部またはその近傍に配置したことを特徴とするメモリモジュール。
【請求項４】
請求項１記載のメモリモジュールにおいて、前記機能切り換え手段によって切り換えられる前記半導体装置の機能が、読み出し方式であることを特徴とするメモリモジュール。
【請求項５】
請求項１記載のメモリモジュールにおいて、前記機能切り換え手段によって切り換えられる前記半導体装置の機能が、リフレッシュサイクルであることを特徴とするメモリモジュール。
【請求項６】
請求項１記載のメモリモジュールにおいて、前記機能切り換え手段によって切り換えられる前記半導体装置の機能が、読み出し方式およびリフレッシュサイクルであることを特徴とするメモリモジュール。
【請求項７】
機能切り換え信号の状態により機能の切り換えが行われる機能切り換え用外部端子を設けた半導体装置と、
少なくとも１個の前記半導体装置が実装され、前記機能切り換え用外部端子に入力される任意の機能切り換え信号を選択する機能切り換え手段を設けたプリント配線基板とよりなり、
前記半導体装置に、ワード構成切り換え信号の状態によりワード構成の切り換えが行われるワード構成切り換え用外部端子を設け、前記プリント配線基板に、予め設定されたワード構成切り換え信号を前記ワード構成切り換え用外部端子に入力するワード構成設定配線を設けたことを特徴とするメモリモジュール。
【請求項８】
ワード構成切り換え信号の状態によりワード構成の切り換えが行われるワード構成切り換え用外部端子を設けた半導体装置と、
少なくとも１個の前記半導体装置が実装され、切り換えられた前記半導体装置のワード構成に対応する専用の配線を設けた専用プリント配線基板とよりなることを特徴とするメモリモジュール。
【請求項９】
請求項８記載のメモリモジュールにおいて、前記専用プリント配線基板に、前記ワード構成切り換え用外部端子に入力される任意のワード構成切り換え信号を選択するワード構成切り換え手段を設けたことを特徴とするメモリモジュール。
【請求項１０】
請求項９記載のメモリモジュールにおいて、前記ワード構成切り換え手段が、前記専用プリント配線基板に配線され、前記半導体装置を実装することにより所定のワード構成切り換え信号が前記ワード構成切り換え用外部端子に入力され、所定のワード構成に切り換えられるワード構成設定配線よりなることを特徴とするメモリモジュール。
【請求項１１】
請求項９記載のメモリモジュールにおいて、
前記ワード構成切り換え手段が、
前記専用プリント配線基板に設けられ、前記専用プリント配線基板に実装された前記半導体装置の前記ワード構成切り換え用外部端子と電気的に接続された第４の接続部と、
前記専用プリント配線基板に設けられ、電源電圧に接続された第５の接続部と、
前記専用プリント配線基板に設けられ、基準電位に接続された第６の接続部とを備え、
前記第４の接続部と前記第５の接続部との間または前記第４の接続部と前記第６の接続部との間に導通手段を実装あるいは実装を省略し、前記ワード構成切り換え用外部端子に入力されるワード構成切り換え信号を一括して切り換える手段であることを特徴とするメモリモジュール。
【請求項１２】
請求項８記載のメモリモジュールにおいて、前記半導体装置に、機能切り換え信号の状態により機能の切り換えが行われる機能切り換え用外部端子を設け、前記専用プリント配線基板に、前記機能切り換え用外部端子に入力される任意の機能切り換え信号を選択する機能切り換え手段を設けたことを特徴とするメモリモジュール。
【請求項１３】
請求項１２記載のメモリモジュールにおいて、
前記機能切り換え手段が、
前記専用プリント配線基板に設けられ、前記専用プリント配線基板に実装された前記半導体装置の前記機能切り換え用外部端子と電気的に接続された第１の接続部と、
前記専用プリント配線基板に設けられ、電源電圧に接続された第２の接続部と、
前記専用プリント配線基板に設けられ、基準電位に接続された第３の接続部とを備え、
前記第１の接続部と前記第２の接続部との間または前記第１の接続部と前記第３の接続部との間に導通手段を実装あるいは実装を省略し、前記機能切り換え用外部端子に入力される機能切り換え信号を一括して切り換える手段であることを特徴とするメモリモジュール。
【請求項１４】
請求項１２記載のメモリモジュールにおいて、前記機能切り換え手段によって切り換えられる前記半導体装置の機能が、読み出し方式であることを特徴とするメモリモジュール。
【請求項１５】
請求項１２載のメモリモジュールにおいて、前記機能切り換え手段によって切り換えられる前記半導体装置の機能が、リフレッシュサイクルであることを特徴とするメモリモジュール。
【請求項１６】
請求項１２記載のメモリモジュールにおいて、前記機能切り換え手段によって切り換えられる前記半導体装置の機能が、読み出し方式およびリフレッシュサイクルであることを特徴とするメモリモジュール。
【請求項１７】
請求項１２記載のメモリモジュールにおいて、前記機能切り換え手段が、前記専用プリント配線基板に配線され、前記半導体装置を実装することにより所定の機能切り換え信号が前記機能切り換え用外部端子に入力され、所定の機能に切り換える機能設定配線よりなることを特徴とするメモリモジュール。
【請求項１８】
ワード構成切り換え用外部端子に入力されたワード構成切り換え信号に基づいて所定のワード構成の切り換えを行う半導体装置と、複数のワード構成に対応する複数種の専用プリント配線基板とを用意し、前記複数種の専用プリント配線基板から、要求される前記半導体装置のワード構成に対応する１つの前記専用プリント配線基板を選択する工程と、
選択された前記専用プリント配線基板に前記半導体装置を実装する工程とを有したことを特徴とするメモリモジュールの製造方法。
【請求項１９】
ワード構成切り換え用外部端子に入力されたワード構成切り換え信号に基づいてワード構成の切り換えを行い、機能切り換え用外部端子に入力された機能切り換え信号に基づいて機能の切り換えを行う半導体装置と、導通手段を実装あるいは実装を省略することにより前記機能切り換え用外部端子に入力する任意の機能切り換え信号を選択する機能切り換え手段が設けられ、複数のワード構成に対応する複数種の専用プリント配線基板とを用意し、前記複数種の専用プリント配線基板から、要求される前記半導体装置のワード構成に対応する１つの前記専用プリント配線基板を選択する工程と、
選択された前記専用プリント配線基板に前記半導体装置を実装する工程と、
前記導通手段を実装あるいは実装を省略し、任意の機能を選択的に切り換える工程とを有したことを特徴とするメモリモジュールの製造方法。
【請求項２０】
ワード構成切り換え用外部端子に入力されたワード構成切り換え信号に基づいて所定のワード構成の切り換えを行い、機能切り換え用外部端子に入力された機能切り換え信号に基づいて所定の機能の切り換えを行う半導体装置と、複数のワード構成ならびに複数の機能の切り換えに対応する複数種の専用プリント配線基板とを用意し、前記複数種の専用プリント配線基板から、要求される前記半導体装置のワード構成および機能の切り換えに対応する１つの前記専用プリント配線基板を選択する工程と、
選択された前記専用プリント配線基板に前記半導体装置を実装する工程とを有したことを特徴とするメモリモジュールの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリモジュールおよびその製造方法に関し、特に、複数の半導体装置により構成されるメモリモジュールの機能ならびにワード構成の切り換えに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したところによれば、パーソナルコンピュータやワークステーションなどの拡張メモリに用いられるメモリモジュールは、たとえば、ＳＯＪ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）形の樹脂封止パッケージからなるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）半導体装置であるメモリが、モジュール配線基板に実装されることにより構成されている。
【０００３】
そして、メモリモジュールは使用される装置に見合った仕様とするために、リフレッシュ動作のサイクルであるリフレッシュサイクルならびにＦＡＳＴ  ＰＡＧＥやＥＤＯ（Ｅｘｔｅｎｄｅｄ  Ｄａｔａ  Ｏｕｔ）などの読み出し方式の切り換えなどのメモリにおける機能の切り換えが行われたメモリを前述したモジュール配線基板に実装している。
【０００４】
また、これらメモリの機能の切り換えは、パッケージの組立工程の１つであるボンディング工程において、半導体チップに設けられた所定の電極部をボンディングワイヤによって電源電圧Ｖｃｃやグランド電位Ｖｓｓなどに接続したり、接続なしのノンコネクト（ＮＣ）とすることにより行われている。
【０００５】
さらに、前述したメモリの機能切り換えを行う他の方法として、たとえば、特開昭５９−７５４９４号公報に示されるようにメモリの外部から供給された所定の信号によって所定の読み出し方式などを選択するメモリや特開昭６１−５９６８２号公報に示されるように、所定の信号に基づいてプログラマブルにビット長モードの指定を行うメモリが知られている。
【０００６】
なお、この種のメモリ拡張システムについて詳しく述べてある例としては、１９９０年８月３０日、日刊工業新聞社発行、鈴木八十二（編著）「半導体ＭＯＳメモリとその使い方」Ｐ１１４〜Ｐ１２６があり、この文献には、メモリ拡張用ＤＲＡＭボードの回路構成や動作などが記載されている。
【０００７】
【発明が解決しようとする課題】
ところが、上記のようなメモリモジュールでは、次のような問題点があることが本発明者により見い出された。
【０００８】
パーソナルコンピュータなどの拡張用メモリとして使用されるメモリモジュールに用いられるメモリは各種の機能切り換えを有しているが、モジュール配線基板に実装され完成品となったメモリモジュールでは、機能切り換えを行うことができないので各機能別にメモリモジュールの組立を行っており、生産の自由度が低下してしまうという問題がある。
【０００９】
本発明の目的は、各々の機能およびワード構成をパッケージ外部で任意に切り換えることのできるメモリモジュールおよびその製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明のメモリモジュールは、機能切り換え信号の状態により機能の切り換えが行われる機能切り換え用外部端子を設けた半導体装置と、少なくとも１個の前記半導体装置が実装され、前記機能切り換え用外部端子に入力される任意の機能切り換え信号を選択する機能切り換え手段を設けたプリント配線基板とよりなるものである。
【００１３】
また、本発明のメモリモジュールは、前記機能切り換え手段が、プリント配線基板に設けられ、プリント配線基板に実装された半導体装置の機能切り換え用外部端子と電気的に接続された第１の接続部と、プリント配線基板に設けられ、電源電圧に接続された第２の接続部と、プリント配線基板に設けられ、基準電位に接続された第３の接続部とを備え、第１の接続部と第２の接続部との間または第１の接続部と第３の接続部との間に導通手段を実装あるいは実装を省略し、機能切り換え用外部端子に入力される機能切り換え信号を一括して切り換える手段よりなるものである。
【００１４】
さらに、本発明のメモリモジュールは、前記機能切り換え手段をプリント配線基板のコーナ部またはその近傍に配置したものである。
【００１５】
また、本発明のメモリモジュールは、前記機能切り換え手段によって切り換えられる半導体装置の機能が、読み出し方式よりなるものである。
【００１６】
さらに、本発明のメモリモジュールは、前記機能切り換え手段によって切り換えられる半導体装置の機能が、リフレッシュサイクルよりなるものである。
【００１７】
また、本発明のメモリモジュールは、前記機能切り換え手段によって切り換えられる半導体装置の機能が、読み出し方式およびリフレッシュサイクルよりなるものである。
【００１８】
さらに、本発明のメモリモジュールは、前記半導体装置に、ワード構成切り換え信号の状態によりワード構成の切り換えが行われるワード構成切り換え用外部端子を設け、前記プリント配線基板に、予め設定されたワード構成切り換え信号をワード構成切り換え用外部端子に入力するワード構成設定配線を設けたものである。
【００１９】
また、本発明のメモリモジュールは、ワード構成切り換え信号の状態によりワード構成の切り換えを行うワード構成切り換え用外部端子を設けた半導体装置と、少なくとも１個の半導体装置が実装され、切り換えられた半導体装置のワード構成に対応する専用の配線を設けた専用プリント配線基板とよりなるものである。
【００２０】
さらに、本発明のメモリモジュールは、前記専用プリント配線基板に、ワード構成切り換え用外部端子に入力される任意のワード構成切り換え信号を選択するワード構成切り換え手段を設けたものである。
【００２１】
また、本発明のメモリモジュールは、前記ワード構成切り換え手段が、専用プリント配線基板に配線され、半導体装置を実装することにより所定のワード構成切り換え信号がワード構成切り換え用外部端子に入力され、所定のワード構成の切り換えが行われるワード構成設定配線よりなるものである。
【００２２】
さらに、本発明のメモリモジュールは、前記ワード構成切り換え手段が、専用プリント配線基板に設けられ、専用プリント配線基板に実装された半導体装置のワード構成切り換え用外部端子と電気的に接続された第４の接続部と、専用プリント配線基板に設けられ、電源電圧に接続された第５の接続部と、専用プリント配線基板に設けられ、基準電位に接続された第６の接続部とを備え、第４の接続部と第５の接続部との間または第４の接続部と第６の接続部との間に導通手段を実装あるいは実装を省略し、ワード構成切り換え用外部端子に入力されるワード構成切り換え信号を一括して切り換える手段よりなるものである。
【００２３】
また、本発明のメモリモジュールは、前記半導体装置に、機能切り換え信号の状態により機能の切り換えが行われる機能切り換え用外部端子を設け、前記専用プリント配線基板に、機能切り換え用外部端子に入力される任意の機能切り換え信号を選択する機能切り換え手段を設けたものである。
【００２４】
さらに、本発明のメモリモジュールは、前記機能切り換え手段が、専用プリント配線基板に設けられ、専用プリント配線基板に実装された半導体装置の機能切り換え用外部端子と電気的に接続された第１の接続部と、専用プリント配線基板に設けられ、電源電圧に接続された第２の接続部と、専用プリント配線基板に設けられ、基準電位に接続された第３の接続部とを備え、第１の接続部と第２の接続部との間または第１の接続部と第３の接続部との間に導通手段を実装あるいは実装を省略し、機能切り換え用外部端子に入力される機能切り換え信号を一括して切り換える手段よりなるものである。
【００２５】
また、本発明のメモリモジュールは、前記機能切り換え手段によって切り換えられる半導体装置の機能が、読み出し方式よりなるものである。
【００２６】
さらに、本発明のメモリモジュールは、前記機能切り換え手段によって切り換えられる前記半導体装置の機能が、リフレッシュサイクルよりなるものである。
【００２７】
また、本発明のメモリモジュールは、前記機能切り換え手段によって切り換えられる半導体装置の機能が、読み出し方式およびリフレッシュサイクルよりなるものである。
【００２８】
さらに、本発明のメモリモジュールは、前記機能切り換え手段が、専用プリント配線基板に配線され、半導体装置を実装することにより所定の機能切り換え信号が機能切り換え用外部端子に入力されて、所定の機能の切り換えを行う機能設定配線よりなるものである。
【００２９】
また、本発明のメモリモジュールの製造方法は、ワード構成切り換え用外部端子に入力されたワード構成切り換え信号に基づいて所定のワード構成に切り換えを行う半導体装置と、複数のワード構成に対応する複数種の専用プリント配線基板とを用意し、複数種の専用プリント配線基板から、要求される半導体装置のワード構成に対応する１つの専用プリント配線基板を選択する工程と、選択された専用プリント配線基板に半導体装置を実装する工程とを有したものである。
【００３０】
さらに、本発明のメモリモジュールの製造方法は、ワード構成切り換え用外部端子に入力されたワード構成切り換え信号に基づいてワード構成の切り換えを行い、機能切り換え用外部端子に入力された機能切り換え信号に基づいて機能の切り換えを行う半導体装置と、導通手段を実装あるいは実装を省略することにより機能切り換え用外部端子に入力する任意の機能切り換え信号を選択する機能切り換え手段が設けられ、複数のワード構成に対応する複数種の専用プリント配線基板とを用意し、複数種の専用プリント配線基板から、要求される半導体装置のワード構成に対応する１つの専用プリント配線基板を選択する工程と、選択された専用プリント配線基板に半導体装置を実装する工程と、導通手段を実装あるいは実装を省略し、任意の機能を選択的に切り換える工程とを有したものである。
【００３１】
また、本発明のメモリモジュールの製造方法は、ワード構成切り換え用外部端子に入力されたワード構成切り換え信号に基づいて所定のワード構成の切り換えを行い、機能切り換え用外部端子に入力された機能切り換え信号に基づいて所定の機能の切り換えを行う半導体装置と、複数のワード構成ならびに複数の機能の切り換えに対応する複数種の専用プリント配線基板とを用意し、複数種の専用プリント配線基板から、要求される前記半導体装置のワード構成および機能の切り換えに対応する１つの専用プリント配線基板を選択する工程と、選択された専用プリント配線基板に半導体装置を実装する工程とを有したものである。
【００３２】
以上のことにより、半導体装置の製品開発の効率を向上させることができ、且つ製品管理も容易となり、コストも低減することができる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１によるメモリの要部の構造説明図、図２は、本発明の実施の形態１によるメモリのピン配置図、図３は、本発明の実施の形態１によるメモリの内部結線を示す説明図、図４は、本発明の実施の形態１によるメモリの機能およびワード構成の切り換えの説明図、図５は、本発明の実施の形態１によるメモリを実装したメモリモジュールの結線説明図、図６は、本発明の実施の形態１によるメモリを実装するモジュール配線基板の配線図、図７は、本発明の実施の形態１によるメモリを実装したモジュール配線基板の実装図、図８は、本発明の実施の形態１によるメモリの機能切り換えを行うジャンパの実装例を示す説明図、図９は、本発明の実施の形態１によるメモリモジュールのブロックダイアグラム図である。
【００３５】
本実施の形態１において、表面実装パッケージの１種であるＴＣＰ（ＴａｐｅＣａｒｒｉｅｒ  Ｐａｃｋａｇｅ）形のＤＲＡＭ半導体装置からなるメモリ１は、図１に示すように、半導体チップ２の中央部に設けられた電極であるボンディングパッドＢＰが配置されている。
【００３６】
また、メモリ１は、たとえば、ポリイミドからなるフィルム３の上面にリードとなる銅箔の配線４が繰り返し形成されたテープキャリアに前述した半導体チップ２が搭載された構造となっている。
【００３７】
そして、半導体チップ２に設けられたボンディングパッドＢＰは、テープキャリアに形成された配線４の先端部のインナリード４ａとそれぞれ電気的に接続が行われている。さらに、インナリード４ａが延在して後述するモジュール配線基板に設けられたランドなどの外部接続電極と電気的に接続されるアウタリード４ｂとなっている。
【００３８】
また、半導体チップ２およびインナリード４ａが、たとえば、エポキシ系樹脂によって封止されてパッケージが形成され、パッケージから突出した個々のリードは、略クランク形状に屈曲形成されている。
【００３９】
次に、メモリ１は、図２に示すように、たとえば、総ピン数は２８ピンにより構成され、機能の切り換えを行うボンディングパッドＢＰ１，ＢＰ０と接続された２，２７ピンのアウタリードが機能切り換え用ピン（機能切り換え用外部端子）ＦＰ１，ＦＰ０として設けられている。
【００４０】
また、メモリ１には、ワード構成を切り換えるボンディングパッドＢＰ３，ＢＰ２が設けられ、これらボンディングパッドＢＰ３，ＢＰ２に入力される信号の状態により、任意にワード構成が切り換えられることになる。
【００４１】
さらに、図２において、ＩＯ０〜ＩＯ３はデータ入出力用のピン、ＷＥはアクセスがリードかライトかを指定する信号用のピン、Ａ０〜Ａ１１はアドレス入力用のピン、ＲＡＳ、ＣＡＳは行と列の選択信号用のピン、ＯＥはリード時にデータ出力信号、データ入出力信号の状態を制御する信号用のピン、Ｖｃｃは電源電圧Ｖｃｃ用のピンおよびＶｓｓは基準電位であるグランド電位Ｖｓｓ用のピンとなっている。
【００４２】
次に、メモリ１における内部結線構造について、図３を用いて具体的に説明する。
【００４３】
まず、メモリ１は、半導体チップ２に設けられたボンディングパッドＢＰの内、２，２７ピンの機能切り換え用ピンＦＰ１，ＦＰ０と電気的に接続されている電極である機能切り換え用のボンディングパッドＢＰ１，ＢＰ０、ワード構成を切り換えるボンディングパッドＢＰ３，ＢＰ２ならびに１，１４ピンの電源電圧Ｖｃｃ用の配線４および１５，２８ピンのグランド電位用の配線４のみの配置を示している。
【００４４】
ここで、メモリ１において、機能とは、リフレッシュ動作のサイクルであるリフレッシュサイクルならびにＦＡＳＴ  ＰＡＧＥとＥＤＯからなる読み出し方式をいう。
【００４５】
そして、図４に示すように、メモリ１は、リフレッシュサイクルの切り換え、ＦＡＳＴ  ＰＡＧＥとＥＤＯとの読み出し方式の切り換えおよび４Ｍ×１ビット、４Ｍ×４ビット、４Ｍ×８ビットの３種類のワード構成の切り換えを行うことができる。
【００４６】
また、メモリ１におけるこれら機能の切り換えは、図３に示す半導体チップ２の所定の位置に設けられた機能切り換え用のボンディングパッドＢＰ１，ＢＰ０の接続先、すなわち、２，２７ピンの機能切り換え用ピンＦＰ０，ＦＰ１に電源電圧Ｖｃｃ、グランド電位Ｖｓｓまたはノンコネクトから選択された機能切り換え信号を入力し、それらの機能切り換え信号を前述した図４に示すように組み合わせることにより行う。
【００４７】
さらに、ワード構成を切り換えるボンディングパッドＢＰ３，ＢＰ２の接続先は、テープキャリアに形成されたインナリード４ａの配線によって予め決定されており、図２に示すように、本実施の形態のメモリ１においては、ボンディングパッドＢＰ３，ＢＰ２は、どこにも接続されていないノンコネクトとなっている。
【００４８】
よって、メモリ１のワード構成は、図４に示すように、ボンディングパッドＢＰ３，ＢＰ２が、ノンコネクト（図４では’ＯＰＥＮ’と示す）であるので、４Ｋ×４ビットのワード構成が自動的に選択されていることになる。
【００４９】
また、図４より、機能切り換え用ピンＦＰ０に入力される機能切り換え信号をどこにも接続しないノンコネクト（図４では’ＯＰＥＮ’と示す）とし、機能切り換え用ピンＦＰ１に入力される機能切り換え信号を電源電圧Ｖｃｃとすると、メモリ１は、リフレッシュサイクルが２ｋサイクル、読み出し方式がＦＡＳＴ  ＰＡＧＥとなる機能が選択されることになる。
【００５０】
ここで、図５を用いてメモリ１の機能切り換えおよびワード構成の切り換えを行う方法について説明する。また、図５は、実際の実装配置を説明するものではなく、メモリモジュールＭＭにおけるメモリ１の結線状態を模式的に示したものである。
【００５１】
まず、図５のメモリモジュールＭＭにおいて、メモリ１を実装するモジュール配線基板（プリント配線基板）５には、メモリ１の機能切り換え用ピンＦＰ０に入力される機能切り換え信号を任意に切り換える機能切り換え手段ＫＫ１ならびにメモリ１の機能切り換え用ピンＦＰ１に入力される機能切り換え信号を任意に切り換える機能切り換え手段ＫＫ２が設けられている。
【００５２】
また、機能切り換え信号は、ノンコネクト、電源電圧Ｖｃｃまたはグランド電位Ｖｓｓのいずれかから選択された信号となっている。
【００５３】
さらに、モジュール配線基板５に実装されたすべてのメモリ１の機能切り換え用ピンＦＰ０，ＦＰ１は、それぞれ機能切り換え手段ＫＫ１，ＫＫ２に接続されるように配線パターンＨＰによって配線が施されている。
【００５４】
そして、これら機能切り換え手段ＫＫ１，ＫＫ２によって前述した機能切り換え信号を任意に切り換え、実装されている全てのメモリ１に一括して入力し、図４に示す読み出し方式およびリフレッシュサイクルからなる機能に切り換えを行い、任意に設定することができる。
【００５５】
次に、前述した機能切り換え手段ＫＫ１，ＫＫ２を実際に設け、機能の切り換えを行うメモリモジュールを図６、図７を用いて具体的に説明する。
【００５６】
まず、図６に示すように、表面実装パッケージであるＴＣＰ形のメモリ１（図２）を実装し、所定のメモリ構成を構成するメモリモジュールにおいて、メモリ１を実装するモジュール配線基板５は、モジュール配線基板５の表面５ａおよび裏面５ｂにそれぞれ所定の個数のメモリ１がモジュール配線基板５の長手方向に縦向きに実装される両面基板となっている。また、モジュール配線基板５の表面５ａおよび裏面５ｂに実装されるメモリ１は、積層構造となっておりメモリ１が二段重ねに実装されている。
【００５７】
さらに、モジュール配線基板５の表面５ａおよび裏面５ｂには、メモリモジュールの構成に必要なメモリ１や種々のチップ部品などが実装されるように、所定の接続先に電気的に接続が行われるランドが形成されている。
【００５８】
また、モジュール配線基板５の裏面５ｂにおける一方の長辺のコーナ部近傍には、メモリ１に設けられた機能切り換え用ピンＦＰ０（図２）に機能切り換え信号の状態を切り換える後述する導通用チップを実装するランド（第１の接続部）Ｌ１、ランド（第２の接続部）Ｌ２、ランド（第３の接続部）Ｌ３および機能切り換え用ピンＦＰ１（図２）に機能切り換え信号の状態を切り換える導通用チップを実装するランド（第１の接続部）Ｌ４、ランド（第２の接続部）Ｌ５、ランド（第３の接続部）Ｌ６が設けられている。
【００５９】
さらに、モジュール配線基板５の表面５ａ、裏面５ｂにおける他方の長辺には、所定の数のモジュールＩ／Ｏ端子ＭＴがモジュール配線基板５の長手方向に沿って設けられている。
【００６０】
そして、モジュール配線基板５の表面５ａおよび裏面５ｂは、配線パターンが形成されており、これらの配線パターンによって各々のランドならびにモジュールＩ／Ｏ端子ＭＴが所定の接続先にそれぞれ電気的に接続されている。
【００６１】
また、ランドＬ１は、実装されるすべてのメモリ１の機能切り換え用ピンＦＰ０が重合するランドと所定の配線パターンによって電気的に接続され、ランドＬ２は配線パターンを介して電源電圧Ｖｃｃに電気的に接続され、ランドＬ３は配線パターンを介してグランド電位Ｖｓｓに電気的に接続されている。
【００６２】
そして、ランドＬ１とランドＬ２との間またはランドＬ１とランドＬ３との間に後述する導通用チップを実装あるいは実装するのを省略し、機能切り換え信号としてメモリ１に入力し、機能切り換えを選択的に一括して行う。
【００６３】
また、機能切り換え手段ＫＫ１は、これらランドＬ１〜Ｌ３ならびに導通用チップによって構成されていることになる。
【００６４】
さらに、モジュール配線基板５のランドＬ４は、実装されるすべてのメモリ１の機能切り換え用ピンＦＰ１が重合するランドと所定の配線パターンによって電気的に接続され、ランドＬ５は電源電圧Ｖｃｃに配線パターンを介して電気的に接続され、ランドＬ６はグランド電位Ｖｓｓに配線パターンを介して電気的に接続されている。
【００６５】
そして、ランドＬ４とランドＬ５との間またはランドＬ４とランドＬ６との間に後述する導通用チップを実装あるいは実装するのを省略し、機能切り換え信号としてメモリ１に入力し、機能切り換えを選択的に一括して行う。
【００６６】
また、機能切り換え手段ＫＫ２は、これらランドＬ４〜Ｌ６ならびに導通用チップによって構成されていることになる。
【００６７】
さらに、導通用チップを実装するモジュール配線基板５のランドＬ１〜Ｌ３，Ｌ４〜Ｌ６は、前述したように、モジュールＩ／Ｏ端子ＭＴが位置していない一方の長辺側のコーナ部近傍に設けられているので金属ケースなどによってケーシングされたメモリモジュールＭＭであっても導通用チップの着脱を容易に行うことができる。
【００６８】
そして、図７に示すように、このモジュール配線基板５にメモリ１やチップ部品などを実装することによって、いわゆる、８バイトＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）であるメモリモジュールＭＭが構成されることになる。
【００６９】
ここで、図７において、メモリ１の切り換えは、ワード構成が、予め４Ｍ×４ビットに設定され、機能の切り換えが、機能切り換え用ピンＦＰ０，ＦＰ１に入力される機能切り換え信号によってリフレッシュサイクルが２ｋサイクル、読み出し方式がＦＡＳＴ  ＰＡＧＥとなるように選択されるものとする。
【００７０】
前述したように、リフレッシュサイクルを２ｋサイクル、読み出し方式をＦＡＳＴ  ＰＡＧＥとする場合、図４から、機能切り換え用ピンＦＰ０に入力される機能切り換え信号はノンコネクト、機能切り換え用ピンＦＰ１に入力される機能切り換え信号を電源電圧Ｖｃｃにすればよいことになる。
【００７１】
よって、機能切り換え用ピンＦＰ０はノンコネクトであるので、ランドＬ１〜Ｌ３には、ジャンパや抵抗などのチップ部品である導通用チップの実装が省略され、モジュール配線基板５に実装されたすべてのメモリ１の機能切り換え用ピンＦＰ０は一括してノンコネクト状態となる。
【００７２】
また、機能切り換え用ピンＦＰ１には電源電圧Ｖｃｃが入力されるので、ランドＬ４と電源電圧Ｖｃｃと接続されているランドＬ５との間にジャンパや抵抗などのチップ部品である導通用チップ（導通手段）ＪＣが実装され、モジュール配線基板５に実装された全てのメモリ１の機能切り換え用ピンＦＰ１に電源電圧Ｖｃｃが入力される。
【００７３】
よって、図８に示すように、すべてのメモリ１（図２）の機能切り換え用ピンＦＰ１に電源電圧Ｖｃｃを供給する場合には、モジュール配線基板５（図６）のランドＬ４とランドＬ５との間に導通用チップＪＣを実装するだけでよいことになる。
【００７４】
ここで、このメモリモジュールＭＭにおける結線状態を図９のブロックダイアグラムに示す。図９に示すように、すべてのメモリ１の機能切り換え用ピンＦＰ１，ＦＰ０に入力される機能切り換え信号は、機能切り換え手段ＫＫ１，ＫＫ２によって一括して選択的に切り換えられることになる。
【００７５】
次に、メモリモジュールＭＭが、ＳＯＤＩＭＭ（Ｓｍａｌｌ  ＯｕｔｌｉｎｅＤｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）により構成されている場合の実装例を図１０に示す。
【００７６】
この場合も同様に、モジュール配線基板５の表面５ａおよび裏面５ｂにそれぞれ所定の個数のＴＣＰ形のメモリ１が実装されて所定のメモリ構成を構成しており、メモリ１は、二段重ねに実装された積層構造となっている。
【００７７】
また、モジュール配線基板５の表面５ａにおける一方の長辺のコーナ部近傍には、前述した８バイトＤＩＭＭのメモリモジュールと同様に、メモリ１に設けられた機能切り換え用ピンＦＰ０，ＦＰ１に機能切り換え信号の状態を切り換える後述する導通用チップを実装するランドＬ１，Ｌ３，Ｌ４，Ｌ５が設けられている。
【００７８】
そして、ランドＬ１は、実装されるすべてのメモリ１の機能切り換え用ピンＦＰ０が重合するランドと所定の配線パターンによって電気的に接続され、ランドＬ３は配線パターンを介してグランド電位Ｖｓｓに電気的に接続されている。
【００７９】
また、ランドＬ４は、実装されるすべてのメモリ１の機能切り換え用ピンＦＰ１が重合するランドと所定の配線パターンによって電気的に接続され、ランドＬ５は電源電圧Ｖｃｃに配線パターンを介して電気的に接続されている。
【００８０】
そして、ランドＬ１とランドＬ３との間あるいはランドＬ４とランドＬ５との間に導通用チップを実装あるいは実装するのを省略し、機能切り換え信号としてメモリ１に入力し、機能切り換えを選択的に一括して行う。
【００８１】
さらに、ジャンパや抵抗などのチップ部品である導通用チップＪＣを実装するモジュール配線基板５のランドＬ１，Ｌ３あるいはランドＬ４，Ｌ５は、図１０に示すように、モジュールＩ／Ｏ端子ＭＴが位置していない一方の長辺側のコーナ部近傍に設けられ、金属ケースなどによってケーシングされたメモリモジュールであっても導通用チップの着脱を容易に行うことができる。
【００８２】
また、ＳＯＤＩＭＭにより構成されたメモリモジュールに用いられるモジュール配線基板５は、図１１（ａ）〜（ｅ）に示す規格によって形成されている。
【００８３】
さらに、メモリモジュールＭＭにおける結線状態を図１２のブロックダイアグラムに示す。
【００８４】
図１２に示すように、すべてのメモリ１の機能切り換え用ピンＦＰ１に入力される機能切り換え信号は、電源電圧Ｖｃｃまたはノンコネクトのいずれかを機能切り換え手段ＫＫ１によって一括して選択的に切り換えられ、すべてのメモリ１の機能切り換え用ピンＦＰ０に入力される機能切り換え信号は、グランド電位Ｖｓｓまたはノンコネクトのいずれかを機能切り換え手段ＫＫ２によって一括して選択的に切り換えられる。
【００８５】
よって、機能切り換え用ピンＦＰ０の入力がノンコネクト（図１２では’ＯＦＦ’と示す）の場合、読み出し方式はＦＡＳＴ  ＰＡＧＥのモードとなり、機能切り換え用ピンＦＰ０の入力がグランド電位Ｖｓｓ（図１２では’ＯＮ’と示す）の場合、読み出し方式はＥＤＯのモードとなる。
【００８６】
また、機能切り換え用ピンＦＰ１の入力がノンコネクトの場合、リフレッシュサイクルは４Ｋサイクルとなり、機能切り換え用ピンＦＰ１の入力が電源電圧Ｖｃｃ（図１２では’ＯＮ’と示す）の場合、リフレッシュサイクルは２Ｋサイクルとなる。
【００８７】
たとえば、読み出し方式をＥＤＯのモード、リフレッシュサイクルを４Ｋサイクルとする場合、機能切り換え用ピンＦＰ０の入力はグランド電位Ｖｓｓとなり、機能切り換え用ピンＦＰ１の入力をノンコネクトとすればよいので、図１０に示すように、ランドＬ１とランドＬ３との間に導通用チップＪＣを実装し、ランドＬ４，Ｌ５には導通チップＪＣの実装を省略すればよいことになる。
【００８８】
ここでは、機能切り換え信号を電源電圧Ｖｃｃまたはノンコネクトのいずれかまたはグランド電位Ｖｓｓまたはノンコネクトのいずれかを機能切り換え手段ＫＫ１，ＫＫ２によって選択的に切り換えたが、機能切り換え手段ＫＫ１，ＫＫ２を電源電圧Ｖｃｃ、グランド電位Ｖｓｓまたはノンコネクトから選択する構成とし、それらの機能切り換え信号を組み合わせてメモリ１における機能の切り換えを行うこともできる。
【００８９】
それにより、本実施の形態１によれば、以下の効果を得ることができる。
【００９０】
（１）機能切り換え手段ＫＫ１，ＫＫ２によって実装されたすべてのメモリ１の機能切り換えを一括して切り換えて設定することができるので、メモリモジュールＭＭの機能切り換えを短時間で容易に行うことができる。
【００９１】
（２）メモリモジュールＭＭの組み立て仕様を共通化することができるので、製品の開発効率を向上でき、製品管理も容易に行うことができる。
【００９２】
（３）機能切り換え手段ＫＫ１，ＫＫ２をモジュール配線基板５のコーナ部またはその近傍に設けることにより、製品として完成したメモリモジュールであっても、容易に短時間でメモリ１の機能切り換えの作業を行うことができ、生産性の自由度を大幅に向上させることができる。
【００９３】
（実施の形態２）
図１３は、本発明の実施の形態２によるメモリのピン配置図、図１４〜図１６は、本発明の実施の形態２によるメモリを実装したメモリモジュールの結線説明図である。
【００９４】
本実施の形態２においては、表面実装パッケージの１種であるＴＣＰ形のＤＲＡＭ半導体装置からなるメモリ１ａが、図１３に示すように、たとえば、３６ピンの総ピン数により構成され、機能の切り換えを行うボンディングパッドＢＰ１，ＢＰ０と接続された２，３５ピンのアウタリードが機能切り換え用ピンＦＰ１，ＦＰ０として設けられ、入力される機能切り換え信号の状態により任意の機能が切り換えられる。
【００９５】
また、メモリ１ａには、ワード構成を切り換えるボンディングパッドＢＰ３，ＢＰ２と接続された１７，２０ピンのアウタリードがワード構成切り換え用ピン（ワード構成切り換え用外部端子）ＦＰ３，ＦＰ２として設けられており、これらに入力されるワード構成切り換え信号の状態により、任意のワード構成が切り換えられる。
【００９６】
さらに、メモリ１ａにおいて、ＩＯ０〜ＩＯ７はデータ入出力用のピン、ＷＥはアクセスがリードかライトかを指定する信号用のピン、Ａ０〜Ａ１１はアドレス入力用のピン、ＲＡＳ、ＣＡＳは行と列の選択信号用のピン、ＯＥはリード時にデータ出力信号、データ入出力信号の状態を制御する信号用のピン、Ｖｃｃは電源電圧Ｖｃｃ用のピンおよびＶｓｓは基準電位であるグランド電位用のピンとなっている。
【００９７】
次に、メモリ１ａにおける内部結線構造について具体的に説明する。
【００９８】
まず、メモリ１ａは、たとえば、前記した図４に示すように、リフレッシュ動作のサイクルであるリフレッシュサイクルの切り換え、ＦＡＳＴ  ＰＡＧＥとＥＤＯとの読み出し方式の切り換えからなる機能の切り換えを機能切り換え用ピンＦＰ１，ＦＰ０に入力される機能切り換え信号に基づいて任意の行うことができ、４Ｍ×１ビット、４Ｍ×４ビット、４Ｍ×８ビットの３種類のワード構成の切り換えをワード構成切り換え用ピンＦＰ３，ＦＰ２に入力されるワード構成切り換え信号によって行うことができる。
【００９９】
また、メモリ１ａにおけるこれら機能の切り換えは、図１３に示す２，３５ピンの機能切り換え用ピンＦＰ１，ＦＰ０に機能切り換え信号となる電源電圧Ｖｃｃ、グランド電位Ｖｓｓまたはノンコネクトから選択された信号を入力し、それらを図４に示すように組み合わせることにより行う。
【０１００】
さらに、メモリ１ａのワード構成の切り換えも、同様に、ワード構成を切り換える１７，２０ピンのワード構成切り換え用ピンＦＰ３，ＦＰ２に、ワード構成切り換え信号となる電源電圧Ｖｃｃ、グランド電位Ｖｓｓまたはノンコネクトから選択された信号を入力し、それらを図４に示すように組み合わせることにより行う。
【０１０１】
ここで、図１４〜図１７を用いてメモリ１ａの機能切り換えおよびワード構成の切り換えを切り換える方法について説明する。また、図１１〜図１７は実際の実装配置を説明するものではなく、メモリモジュールにおけるメモリ１ａの結線状態を模式的に示したものである。
【０１０２】
まず、図１４において、メモリ１ａの実装基板には、予め所定のワード構成に対応する配線が施され専用のモジュール配線基板（専用プリント配線基板）６が用いられる。
【０１０３】
また、モジュール配線基板６には、機能切り換え用ピンＦＰ１，ＦＰ０およびワード構成切り換え用ピンＦＰ３，ＦＰ２が設けられたメモリ１ａが実装されている。
【０１０４】
さらに、モジュール配線基板６は、所定のワード構成が設定されるように、メモリ１ａのワード構成切り換え用ピンＦＰ３，ＦＰ２にノンコネクト、電源電圧Ｖｃｃまたはグランド電位Ｖｓｓにおける所定のワード切り換え信号が入力される配線パターン（ワード構成設定配線）ＨＰ１の配線が施されている。
【０１０５】
また、モジュール配線基板６には、メモリ１ａの機能切り換え用ピンＦＰ０に入力されるノンコネクト、電源電圧Ｖｃｃまたはグランド電位Ｖｓｓから選択された機能切り換え信号を任意に切り換える機能切り換え手段ＫＫ１ならびにメモリ１ａの機能切り換え用ピンＦＰ１に入力され、同じくノンコネクト、電源電圧Ｖｃｃまたはグランド電位Ｖｓｓのいずれかから選択される機能切り換え信号を任意に切り換える機能切り換え手段ＫＫ２が設けられている。
【０１０６】
そして、モジュール配線基板６に実装されたすべてのメモリ１ａの機能切り換え用ピンＦＰ０，ＦＰ１は、それぞれ機能切り換え手段ＫＫ１，ＫＫ２に接続されるように配線パターンＨＰによって配線が施されている。
【０１０７】
よって、これら機能切り換え手段ＫＫ１，ＫＫ２によって前述した機能切り換え信号を任意に切り換え、図４に示す読み出し方式およびリフレッシュサイクルからなる機能を任意に切り換え設定することができる。
【０１０８】
それにより、機能切り換え手段ＫＫ１，ＫＫ２によって、メモリ１ａに実装前であっても実装後であっても任意にメモリ１ａの機能を切り換えて設定変更することができる。
【０１０９】
次に、図１５においては、メモリ１ａを実装する専用のモジュール配線基板６に任意のワード構成が設定されるように、メモリ１ａのワード構成切り換え用ピンＦＰ３，ＦＰ２に、ノンコネクト、電源電圧Ｖｃｃまたはグランド電位Ｖｓｓのいずれかをワード構成切り換え信号として任意に切り換えるワード構成切り換え手段ＷＫ１，ＷＫ２が設けられている。
【０１１０】
また、モジュール配線基板６には、同様に、メモリ１ａの機能切り換え用ピンＦＰ０，ＦＰ１に前述した機能切り換え信号を任意に切り換える機能切り換え手段ＫＫ１，ＫＫ２が設けられている。
【０１１１】
そして、モジュール配線基板６に実装されたすべてのメモリ１ａの機能切り換え用ピンＦＰ０，ＦＰ１は、それぞれ機能切り換え手段ＫＫ１，ＫＫ２に接続されるように配線パターンＨＰによって配線が施され、すべてのメモリ１ａのワード構成切り換え用ピンＦＰ２，ＦＰ３は、それぞれワード構成切り換え手段ＷＫ１，ＷＫ２に接続されるように配線パターンＨＰによって配線が施されている。
【０１１２】
よって、これら機能切り換え手段ＫＫ１，ＫＫ２によって機能切り換え信号を任意に切り換え、図４に示す読み出し方式およびリフレッシュサイクルからなる機能を任意に切り換えて設定する。
【０１１３】
また、モジュール配線基板６に対応したワード構成にメモリ１ａが切り換わり設定されるようにワード構成切り換え手段ＷＫ１，ＷＫ２によってワード構成切り換え信号を切り換える。
【０１１４】
それにより、機能切り換え手段ＫＫ１，ＫＫ２およびワード構成切り換え手段ＷＫ１，ＷＫ２によって、メモリ１ａの実装前であっても実装後であっても任意にメモリ１ａの機能ならびにワード構成を切り換えて設定変更することができる。
【０１１５】
また、モジュール配線基板にワード構成を切り換えるワード構成切り換え手段だけを設け、機能の切り換えは、予め所定の機能が切り換えられて設定されるように実装されるメモリの機能切り換え用ピンに所定の機能切り換え信号が入力される配線パターンの配線を施し、ワード構成を切り換えて設定だけを任意に行うようにしてもよい。
【０１１６】
この場合も、切り換えて設定されるワード構成および機能に対応する専用のモジュール配線基板が用意され、この専用のモジュール配線基板にメモリが実装されることになる。
【０１１７】
次に、図１６においては、メモリ１ａを実装する専用のモジュール配線基板６に予め設定されたワード構成切り換え信号がワード構成切り換え用ピンＦＰ３，ＦＰ２に入力されるように配線された配線パターンＨＰ１ならびに予め設定された機能切り換え信号が機能切り換え用ピンＦＰ１，ＦＰ０に入力されるように配線された配線パターン（機能設定配線）ＨＰ２が形成されている。
【０１１８】
そして、予め所定の機能および所定のワード構成が切り換えられて設定された専用のモジュール配線基板６を選択し、選択したモジュール配線基板６にメモリ１ａを実装することにより、自動的にメモリ１ａの機能およびワード構成の切り換えが行われ、設定されることになる。
【０１１９】
また、前述した機能切り換え手段ＫＫ１は、メモリ１ａに設けられた機能切り換え用ピンＦＰ０（図１３）に機能切り換え信号の状態を切り換える導通用チップおよびその導通用チップを実装する実装ランドによって構成されている。
【０１２０】
さらに、これらの実装ランドは、機能切り換え用ピンＦＰ０が重合するランドと所定の配線パターンによって電気的に接続された機能ランド、配線パターンを介して電源電圧Ｖｃｃに電気的に接続された電源ランドならびに配線パターンを介してグランド電位Ｖｓｓに電気的に接続されたグランドランドにより構成されている。
【０１２１】
同様に、機能切り換え手段ＫＫ１も、メモリ１ａに設けられた機能切り換え用ピンＦＰ１（図１３）に機能切り換え信号の状態を切り換える導通用チップおよびその導通用チップを実装する実装ランドによって構成されており、これら実装ランドは、機能切り換え用ピンＦＰ１が重合するランドと所定の配線パターンによって電気的に接続された機能ランド、配線パターンを介して電源電圧Ｖｃｃに電気的に接続された電源ランドならびに配線パターンを介してグランド電位Ｖｓｓに電気的に接続されたグランドランドにより構成されている。
【０１２２】
そして、機能ランドと電源ランドとの間または機能ランドとグランドランドとの間に導通用チップを実装あるいは実装するのを省略し、電源電圧Ｖｃｃ、グランド電位Ｖｓｓまたはノンコネクトのいずれかを任意に選択して機能切り換え信号としてメモリ１ａに入力し、機能切り換えを選択的に一括して行う。
【０１２３】
次に、前述したワード構成切り換え手段ＷＫ１は、メモリ１ａに設けられたワード構成切り換え用ピンＦＰ２（図１３）に機能切り換え信号の状態を切り換える導通用チップ（導通手段）およびその導通用チップを実装する実装ランドによって構成されている。
【０１２４】
さらに、これらの実装ランドは、ワード構成切り換え用ピンＦＰ２が重合するランドと所定の配線パターンによって電気的に接続されたワードランド（第４の接続部）、配線パターンを介して電源電圧Ｖｃｃに電気的に接続された電源ランド（第５の接続部）ならびに配線パターンを介してグランド電位Ｖｓｓに電気的に接続されたグランドランド（第６の接続部）により構成されている。
【０１２５】
また、ワード構成切り換え手段ＷＫ２も、メモリ１ａに設けられたワード構成切り換え用ピンＦＰ３（図１３）に機能切り換え信号の状態を切り換える導通用チップおよびその導通用チップを実装する実装ランドによって構成されている。
【０１２６】
これらの実装ランドも、同様に、ワード構成切り換え用ピンＦＰ２が重合するランドと所定の配線パターンによって電気的に接続されたワードランド、配線パターンを介して電源電圧Ｖｃｃに電気的に接続された電源ランドならびに配線パターンを介してグランド電位Ｖｓｓに電気的に接続されたグランドランドにより構成されている。
【０１２７】
そして、ワードランドと電源ランドとの間またはワードランドとグランドランドとの間に導通用チップを実装あるいは実装するのを省略し、ワード構成切り換え信号としてメモリ１ａに入力し、ワード構成の切り換えを選択的に一括して行う。
【０１２８】
また、前述した導通用チップを実装する実装ランドは、モジュール配線基板６のコーナ部近傍に配置することによって、金属ケースなどによってケーシングされたメモリモジュールであっても導通用チップの着脱を容易に行うことができる。
【０１２９】
それにより、本実施の形態２によれば、以下の効果を得ることができる。
【０１３０】
（１）機能切り換え手段ＫＫ１，ＫＫ２、ワード構成切り換え手段ＷＫ１，ＷＫ２によって実装されたすべてのメモリ１ａの機能およびワード構成の切り換えを一括して行うことができるので、メモリモジュールＭＭの機能切り換えを短時間で容易に行うことができる。
【０１３１】
（２）上記（１）により、メモリ１ａに用いられるフィルムの仕様を共通化することができるので、コストを低減させ、且つ生産性を向上させることができる。
【０１３２】
（３）メモリモジュールＭＭの組み立て仕様を共通化することができるので、製品の開発効率を向上でき、製品管理も容易に行うことができる。
【０１３３】
（４）機能切り換え手段ＫＫ１，ＫＫ２ならびにワード構成切り換え手段ＷＫ１，ＷＫ２をモジュール配線基板６のコーナ部またはその近傍に設けることにより、製品として完成したメモリモジュールであっても、容易に短時間でメモリ１ａの機能切り換えの作業を行うことができる。
【０１３４】
また、本実施の形態２では、ＴＣＰ形のメモリ１ａについて記載したが、たとえば、半導体チップとほぼ同じ外径寸法のパッケージからなるＣＳＰ（ＣｈｉｐＳｉｚｅ  Ｐａｃｋａｇｅ）形などのＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）構造のメモリやＳＯＪ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｊ−ｌｅａｄｅｄ  Ｐａｃｋａｇｅ）形などのＬＯＣ（Ｌｅａｄ  Ｏｎ  Ｃｈｉｐ）構造からなるメモリを用いてメモリモジュールを構成してもよい。
【０１３５】
たとえば、ＣＳＰ形のメモリ１ｂにおいては、図１７に示すように、所定のピンが、機能の切り換えを行う機能切り換え用ピンＦＰ１，ＦＰ０ならびにワード構成を切り換えるワード構成切り換え用ピンＦＰ３，ＦＰ２として割り付けられる。
【０１３６】
また、これらメモリ１ｂを実装するモジュール配線基板には、同様に、機能切り換え手段、ワード構成切り換え手段が設けられ、機能切り換え用ピンＦＰ１，ＦＰ０に機能切り換え信号を入力し、ワード構成切り換え用ピンＦＰ３，ＦＰ２にワード構成切り換え信号を入力することによって、任意に機能およびワード構成の切り換えを行うことができる。
【０１３７】
次に、たとえば、ＳＯＪ形のメモリ１ｃにおいては、図１８に示すように、所定のピンが、機能の切り換えを行う機能切り換え用ピンＦＰ１，ＦＰ０ならびにワード構成を切り換えるワード構成切り換え用ピンＦＰ３，ＦＰ２として割り付けられており、それら機能切り換え用ピンＦＰ１，ＦＰ０ならびにワード構成切り換え用ピンＦＰ３，ＦＰ２が、それぞれ半導体チップ２に設けられたボンディングパッドである所定の機能切り換え用パッドＢＰ１，ＢＰ０、ワード構成切り換え用パッドＢＰ３，ＢＰ２とボンディングワイヤＷによって電気的に接続されている。
【０１３８】
また、メモリ１ｃを実装するモジュール配線基板には、同様に、機能切り換え手段、ワード構成切り換え手段が設けられ、機能切り換え用ピンＦＰ１，ＦＰ０に機能切り換え信号を入力し、ワード構成切り換え用ピンＦＰ３，ＦＰ２にワード構成切り換え信号を入力することによって、任意に機能およびワード構成の切り換えを行うことができる。
【０１３９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４０】
たとえば、前記実施の形態１，２では、機能切り換え信号、ワード構成切り換え信号は、機能切り換え手段やワード構成切り換え手段によって一括してメモリモジュールに実装されたすべてのメモリに供給されていたが、一括してメモリモジュールに実装されたすべてのメモリに機能切り換え信号、ワード構成切り換え信号を供給するのではなく、２、３個のメモリ毎に機能切り換え手段、ワード構成切り換え手段を設けるようにしてもよい。
【０１４１】
また、前記実施の形態１，２においては、チップ部品であるジャンパや抵抗などの導通用チップを選択的に着脱して接続先を切り換えていたが、モジュール配線基板に、たとえば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの半導体装置を用いて、メモリの機能切り換え用ピンに入力される機能切り換え信号やワード構成切り換え用ピンに入力されるワード構成切り換え信号を選択して切り換えるようにしてもよい。
【０１４２】
この場合、ＥＥＰＲＯＭの所定のピンは、モジュール配線基板に実装されている各々のメモリの機能切り換え用ピンと配線パターンにより電気的に接続が行われている。
【０１４３】
また、ＥＥＰＲＯＭには、予めそれぞれのメモリが、所定の機能となるようにプログラムが入力されており、ＥＥＰＲＯＭは、そのプログラムに基づいて機能切り換え用ピン、ワード構成切り換え用ピンと接続されている所定のピンの電気的なレベルを電源電圧、グランド電位あるいはノンコネクトのいずれかにすることにより、メモリの機能、ワード構成の切り換えを行う。
【０１４４】
さらに、前記実施の形態１，２では、機能切り換え用ピン、ワード構成切り換え用ピンをノンコネクトとする場合、その機能切り換え用ピンと接続されている導通用チップを未実装としたが、ノンコネクトとなる機能切り換え用ピン、ワード構成切り換え用ピンをパッケージ端部からリード切断工程で切り落とし、メモリを実装するランドと接続させないことによりノンコネクト状態としてもよい。
【０１４５】
また、前記実施の形態１，２において、メモリの機能の切り換えは、リフレッシュサイクルならびにＦＡＳＴ  ＰＡＧＥとＥＤＯからなる読み出し方式であったが、たとえば、ＤＲＡＭ動作モードやシンクロナスＤＲＡＭ動作モードの切り換えなどさまざまな切り換えを機能切り換え手段によって外部から行うようにしてもよい。
【０１４６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１４７】
（１）本発明によれば、メモリモジュールの組立仕様を共通化でき、半導体装置の機能別の管理を不要とすることができる。
【０１４８】
（２）また、本発明では、メモリモジュールの完成後であっても半導体装置の機能を任意に切り換えることができるので、プリント配線基板の仕様を統一でき、仕様変更などにもフレキシブルに対応することができる。
【０１４９】
（３）さらに、本発明においては、ジャンパまたは抵抗などの導通手段を選択的に着脱することにより、低コストで容易に半導体装置の機能を切り換えることができる。
【０１５０】
（４）また、本発明によれば、上記（１）〜（３）により、半導体装置の製品開発の効率ならびに生産性を大幅に向上させることができ、且つ製品管理を容易にさせることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるメモリの要部の構造説明図である。
【図２】本発明の実施の形態１によるメモリのピン配置図である。
【図３】本発明の実施の形態１によるメモリの内部結線を示す説明図である。
【図４】本発明の実施の形態１によるメモリの機能およびワード構成の切り換えの説明図である。
【図５】本発明の実施の形態１によるメモリを実装したメモリモジュールの結線説明図である。
【図６】本発明の実施の形態１によるメモリを実装するモジュール配線基板の配線図である。
【図７】本発明の実施の形態１によるメモリを実装したモジュール配線基板の実装図である。
【図８】本発明の実施の形態１によるメモリの機能切り換えを行うジャンパの実装例を示す説明図である。
【図９】本発明の実施の形態１によるメモリモジュールのブロックダイアグラム図である。
【図１０】本発明の他の実施の形態によるメモリを実装したモジュール配線基板の実装図である。
【図１１】（ａ）〜（ｅ）は、本発明の他の実施の形態によるモジュール配線基板の規格図である。
【図１２】本発明の他の実施の形態によるメモリモジュールのブロックダイアグラム図である。
【図１３】本発明の実施の形態２によるメモリのピン配置図である。
【図１４】本発明の実施の形態２によるメモリを実装したメモリモジュールの結線説明図である。
【図１５】本発明の実施の形態２によるメモリを実装したメモリモジュールの結線説明図である。
【図１６】本発明の実施の形態２によるメモリを実装したメモリモジュールの結線説明図である。
【図１７】本発明の他の実施の形態によるメモリのピン配置図である。
【図１８】本発明の他の実施の形態２によるメモリの内部結線を示す説明図である。
【符号の説明】
１  メモリ
１ａ  メモリ
１ｂ  メモリ
１ｃ  メモリ
２  半導体チップ
３  フィルム
４  配線
４ａ  インナリード
４ｂ  アウタリード
５  モジュール配線基板（プリント配線基板）
５ａ  表面
５ｂ  裏面
６  モジュール配線基板（専用プリント配線基板）
ＢＰ  ボンディングパッド
ＢＰ０〜ＢＰ３  ボンディングパッド
ＦＰ０，ＦＰ１  機能切り換え用ピン（機能切り換え用外部端子）
ＦＰ２，ＦＰ３  ワード構成切り換え用ピン（ワード構成切り換え用外部端子）
ＫＫ１，ＫＫ２  機能切り換え手段
ＷＫ１，ＷＫ２  ワード構成切り換え手段
Ｌ１  ランド（第１の接続部）
Ｌ２  ランド（第２の接続部）
Ｌ３  ランド（第３の接続部）
Ｌ４  ランド（第１の接続部）
Ｌ５  ランド（第２の接続部）
Ｌ６  ランド（第３の接続部）
ＭＭ  メモリモジュール
ＭＴ  モジュールＩ／Ｏ端子
ＪＣ  導通用チップ（導通手段）
ＨＰ  配線パターン
ＨＰ１  配線パターン（ワード構成設定配線）
ＨＰ２  配線パターン（機能設定配線）
Ｗ  ボンディングワイヤ
Ｖｃｃ  電源電圧
Ｖｓｓ  グランド電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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