(57)【特許請求の範囲】
【請求項１】
プラズマＣＶＤ法により、部材の表面に、ｎ型半導体層、ｉ型半導体層およびｐ型半導体層からなるｎｉｐ接合を、少なくとも２組以上積層形成してなる光起電力素子の作製方法において、
前記ｐ型半導体層は、
プラズマ放電空間に、高周波電力が印加されるカソード電極と、接地電位にある部材及びアノード電極とを有し、前記プラズマ放電空間における前記カソード電極の表面積が、前記プラズマ放電空間における前記部材及び前記アノード電極の表面積の和よりも大きく、グロー放電生起時における前記カソード電極の電位（以下、自己バイアスと呼ぶ）が、前記接地電位にある部材及びアノード電極に対して正電位を維持することができ、
かつ、
前記カソード電極の一部を構成するしきり状電極の形状が、前記しきり状電極に流れる材料ガスの流れを妨げないフィン状もしくはブロック状である、構造からなる前記カソード電極を有する半導体薄膜の作製装置で形成され、
かつ、
前記ｎ型半導体層は、容量結合型の平行平板型のカソード構造を有する半導体薄膜の作製装置で形成されるとき、前記ｐ型半導体層の作製温度が、前記ｎ型半導体層の作製温度よりも低いことを特徴とする光起電力素子の作製方法。
【請求項２】
プラズマＣＶＤ法により、帯状部材の表面に、ｎ型半導体層、ｉ型半導体層およびｐ型半導体層からなるｎｉｐ接合を、少なくとも２組以上積層形成してなる光起電力素子の作製方法において、
前記ｐ型半導体層は、
プラズマ放電空間に、高周波電力が印加されるカソード電極と、接地電位にある帯状部材及びアノード電極とを有し、前記プラズマ放電空間における前記カソード電極の表面積が、前記プラズマ放電空間における前記帯状部材及び前記アノード電極の表面積の和よりも大きく、グロー放電生起時における前記カソード電極の電位（以下、自己バイアスと呼ぶ）が、前記接地電位にある帯状部材及びアノード電極に対して正電位を維持することができ、
かつ、
前記カソード電極の一部を構成するしきり状電極の形状が、前記しきり状電極に流れる材料ガスの流れを妨げないフィン状もしくはブロック状である、構造からなる前記カソード電極を有する半導体薄膜の作製装置で形成され、
かつ、
前記ｎ型半導体層は、容量結合型の平行平板型のカソード構造を有する半導体薄膜の作製装置で形成されるとき、前記ｐ型半導体層の作製温度が、前記ｎ型半導体層の作製温度よりも低いことを特徴とする光起電力素子の作製方法。
【請求項３】
帯状部材が複数の連結してなる真空容器内を連続的に通過する時、プラズマＣＶＤ法により、前記帯状部材の表面に、ｎ型半導体層、ｉ型半導体層およびｐ型半導体層からなるｎｉｐ接合を、少なくとも２組以上積層形成してなる光起電力素子の作製方法において、
前記ｐ型半導体層は、
プラズマ放電空間に、高周波電力が印加されるカソード電極と、接地電位にある帯状部材及びアノード電極とを有し、前記プラズマ放電空間における前記カソード電極の表面積が、前記プラズマ放電空間における前記帯状部材及び前記アノード電極の表面積の和よりも大きく、グロー放電生起時における前記カソード電極の電位（以下、自己バイアスと呼ぶ）が、前記接地電位にある帯状部材及びアノード電極に対して正電位を維持することができ、
かつ、
前記カソード電極の一部を構成するしきり状電極の形状が、前記しきり状電極に流れる材料ガスの流れを妨げないフィン状もしくはブロック状である、構造からなる前記カソード電極を有する半導体薄膜の作製装置で形成され、
かつ、
前記ｎ型半導体層は、容量結合型の平行平板型のカソード構造を有する半導体薄膜の作製装置で形成されるとき、前記ｐ型半導体層の作製温度が、前記ｎ型半導体層の作製温度よりも低いことを特徴とする光起電力素子の作製方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、光起電力素子の作製方法に係る。より詳細には、ｎｉｐ接合を少なくとも２組以上積層形成してなる光起電力素子、例えばダブルセル又はトリプルセル構成の積層型セルからなる光起電力素子を作製する場合、シリーズ抵抗が低減され、光劣化特性に優れた半導体薄膜が形成できるため、特性の均一性に優れ、欠陥の少ない光起電力素子がえられる作製方法に係る。
【０００２】
特に、本発明に係る光起電力素子の作製方法は、ロールツーロール方式を用いた太陽電池等の光起電力素子を大量生産する方法として好適である。
【０００３】
【従来の技術】
従来、アモルファスシリコン膜（以下ａ−Ｓｉ膜と記す）等を用いた光起電力素子の作製する方法としては、一般的にはプラズマＣＶＤ法が広く用いられており、企業化されている。
【０００４】
プラズマＣＶＤ法では、良質なｉ型アモルファス半導体層またはｎ型半導体層を形成するため、材料ガスであるシラン（ＳｉＨ4）等に、バンドギャップ調整用のガスとしてＣＨ4、ＧｅＨ4等を適宜混合し、さらにこの混合ガスを水素（Ｈ2）で希釈（１倍ないし１００倍程度）する方法が多用されている。また、高周波電力を低く投入して長寿命のラジカルを多数発生させ、表面反応を経て良質膜を得る方法も行われている。
【０００５】
しかしながら、上記プラズマＣＶＤ法において堆積速度を上げるためには、必要なラジカルの大量供給と、構造緩和のための表面反応を促進することが必要である。このために基板温度を上げる等の処方が検討されていたが、Ｐ−Ｉ−Ｎ接合の形成に不利なことから、工業化へ応用するには適さない方法であった。
【０００６】
また、光起電力素子を電力需要を賄うものとして確立させるためには、光起電力素子が、高い光電変換効率、優れた特性安定性、及び、優れた大量生産性を合わせ持つことが基本的に要求される。
【０００７】
そのためには、ａ−Ｓｉ膜等を用いた光起電力素子の作製においては、電気的、光学的、光導電的又は機械的な特性、及び、繰り返し使用時の疲労特性又は使用環境特性などの向上を図る必要がある。また、大面積化、膜厚及び膜質の均一化を図りながら、しかも高速成膜によって再現性のある量産化を図る必要もある。
【０００８】
光起電力素子については、その重要な構成要素である半導体層は、いわゆるｐｎ接合、ｐｉｎ接合等の半導体接合がなされている。ａ−Ｓｉ等の薄膜半導体を用いる場合、ホスフィン（ＰＨ3），ジボラン（Ｂ2Ｈ6）等のドーパントとなる元素を含む原料ガスを主原料ガスであるシラン等に混合してグロー放電分解することにより所望の導電型を有する半導体膜が得られ、所望の基板上にこれらの半導体膜を順次積層作製することによって容易に前述の半導体接合が達成できることが知られている。そして、このようなａ−Ｓｉ系の光起電力素子を作製する場合、各半導体層を作製するための独立した成膜室を設け、成膜室ごとに各半導体層を作製する方法が提案されている。
【０００９】
例えば、米国特許４，４００，４０９号明細書には、ロール・ツー・ロール（Roll to Roll）方式を採用した連続プラズマＣＶＤ装置が開示されている。この装置によれば、複数のグロー放電領域を設け、所望の幅の十分に長い可撓性の基板を、該基板が前記各グロー放電領域を順次貫通する経路に沿って配置し、前記各グロー放電領域において必要とされる導電型の半導体層を堆積しつつ、前記基板をその長手方向に連続的に搬送せしめることによって、半導体接合を有する素子を連続的に作製できることが記載されている。なお、該明細書では、各半導体層作製時に用いるドーパントガスが他のグロー放電領域ヘ拡散、混入するのを防止するため、ガスゲートを用いている。具体的には、前記各グロー放電領域同士を、スリット状の分離通路によって相互に分離し、さらに該分離通路に例えばＡｒ、Ｈ2等の掃気用ガスの流れを形成する手段が採用されている。
【００１０】
また、良質膜を得る最近注目されている方法としては、容量結合型のプラズマＣＶＤ法において、カソード、アノード間に発生するセルフバイアスと、イオン種とを利用して、良質膜を形成する研究報告が挙げられる。しかし、この研究報告には、次に示すような２つの問題点があった。
（１）従来技術の典型的な放電容器内構造では、基板を含む接地されたアノード電極全体の面積は、カソード電極の面積に比ベて非常に大きくなっている場合が多く、そのようなカソード電極では、投入される高周波電力のほとんどはカソード電極近傍で消費されてしまう。その結果、カソード電極近傍というある限られた部分のみにおいて材料ガスの励起、分解反応が活発となり、薄膜形成レートは高周波電力投入側すなわちカソード電極近傍でのみ大きくなってしまい、たとえ高周波電力を大きく投入していったとしても、アノード電極である基板側への高周波電力は十分に大きく投入されることはなく、所望のとおりの高い堆積速度でもって良質なアモルファス半導体薄膜を得ることは誠に困難なことであった。
（２）従来技術の典型的な放電容器内構造、すなわち基板を含む接地されたアノード電極全体の面積がカソード電極の面積に比ベて非常に大きな構造の放電容器において、直流（ＤＣ）電源等を用いてカソード電極ヘ正の電位（バイアス）を印加する手法も行われてはいるが、このような系では直流電源という２次的な手段を用いている結果、プラズマ放電に直流電流が流れてしまう系である。その結果、直流電圧バイアスを大きくしていくとスパーク等の異常放電が起こってしまい、これを抑制し安定な放電を維持することが非常に困難であった。したがって、プラズマ放電に直流電圧を印加することの効果が有効かどうか不鮮明であった。これは、直流電圧と直流電流とを分離できていない系であることに起因する。すなわち、プラズマ放電に対して効果的に直流電圧だけを印加する手段が望まれていた。
【００１１】
すなわち、上記研究報告にある技術を採用した場合でも、高速堆積条件下では、依然としてパウダーが成膜空間で発生し、堆積中の半導体薄膜に取り込まれるため、半導体薄膜の膜質に悪影響を与えるという問題点は解決されていなかった。
【００１２】
特に、光起電力素子を構成するｐ型半導体層やｎ型半導体層は、素子特性の観点からその層厚が高々数百オングストロームと非常に薄く設定される場合が多い。したがって、光起電力素子、とりわけ積層型光起電力素子の形成時には、その層厚の均一性、膜の密着性、ドーパントのドーピング効率、特性の均一性、再現性が、素子の特性に影響するだけでなく、素子の歩留にも大きく影響することから、上記したパウダー発生を抑制し、堆積中の膜にパウダーが取り込まれないようにすることが大切である。
【００１３】
ゆえに、空間的にも時間的にも均一でかつ再現性よくａ−Ｓｉ薄膜等の半導体薄膜を得るためには、長時間にわたってなお一層の放電安定性を向上させ、再現性を向上させ、均一性を向上させた形成方法および装置が要求される。さらに装置のスループットを向上させ、コストダウンを図ろうとする場合、半導体薄膜の品質を維持したまま、堆積速度を大きくすることが可能である形成方法および装置が要求される。
【００１４】
そして、ダブル、又は、トリプルセル構成の積層型セルを作製する場合、先に述べた高い品質のｐ型半導体層の作製条件、さらにその上に積層するｎ型半導体層の作製条件をも含めて最適化される必要がある。
【００１５】
【発明が解決しようとする課題】
本発明は、ｎｉｐ接合を少なくとも２組以上積層形成してなる光起電力素子、例えばダブルセル又はトリプルセル構成の積層型セルからなる光起電力素子を作製する場合、シリーズ抵抗が低減され、光劣化特性に優れた半導体薄膜が形成できるため、特性の均一性に優れ、欠陥の少ない光起電力素子の作製方法を提供することを目的とする。また、この作製方法は、ロールツーロール方式を用いた太陽電池等の光起電力素子を大量生産する方法に好適である。
【００１６】
【課題を解決するための手段】
本発明は、従来技術における問題点を解決し、上記目的を達成すべく、本発明者らが鋭意研究を重ねた結果完成に至ったものである。
【００１７】
即ち本発明は、
（１）プラズマＣＶＤ法により、部材の表面に、ｎ型半導体層、ｉ型半導体層およびｐ型半導体層からなるｎｉｐ接合を、少なくとも２組以上積層形成してなる光起電力素子の作製方法において、
前記ｐ型半導体層は、
プラズマ放電空間に、高周波電力が印加されるカソード電極と、接地電位にある帯状部材及びアノード電極とを有し、
前記プラズマ放電空間における前記カソード電極の表面積が、前記プラズマ放電空間における前記帯状部材及び前記アノード電極の表面積の和よりも大きく、
グロー放電生起時における前記カソード電極の電位（以下、自己バイアスと呼ぶ）が、前記接地電位にある帯状部材及びアノード電極に対して正電位を維持することができ、
かつ、
前記カソード電極の一部を構成するしきり状電極の形状が、前記しきり状電極に流れる材料ガスの流れを妨げないフィン状もしくはブロック状である、構造からなる前記カソード電極を有する半導体薄膜の作製装置で形成され、
かつ、
前記ｎ型半導体層は、容量結合型の平行平板型のカソード構造を有する半導体薄膜の作製装置で形成されるとき、
前記ｐ型半導体層の作製温度が、前記ｎ型半導体層の作製温度よりも低いことを特徴とする光起電力素子の作製方法である。
【００１８】
さらにこれを連続生産装置に適用した発展型として、
（２）帯状部材が複数の連結してなる真空容器内を連続的に通過する時、プラズマＣＶＤ法により、前記帯状部材の表面に、ｎ型半導体層、ｉ型半導体層およびｐ型半導体層からなるｎｉｐ接合を、少なくとも２組以上積層形成してなる光起電力素子の作製方法において、
前記ｐ型半導体層は、
プラズマ放電空間に、高周波電力が印加されるカソード電極と、接地電位にある帯状部材及びアノード電極とを有し、
前記プラズマ放電空間における前記カソード電極の表面積が、前記プラズマ放電空間における前記帯状部材及び前記アノード電極の表面積の和よりも大きく、
グロー放電生起時における前記カソード電極の電位（以下、自己バイアスと呼ぶ）が、前記接地電位にある帯状部材及びアノード電極に対して正電位を維持することができ、
かつ、
前記カソード電極の一部を構成するしきり状電極の形状が、前記しきり状電極に流れる材料ガスの流れを妨げないフィン状もしくはブロック状である、
構造からなる前記カソード電極を有する半導体薄膜の作製装置で形成され、
かつ、
前記ｎ型半導体層は、容量結合型の平行平板型のカソード構造を有する半導体薄膜の作製装置で形成されるとき、
前記ｐ型半導体層の作製温度が、前記ｎ型半導体層の作製温度よりも低いことを特徴とする光起電力素子の作製方法である。
【００１９】
【発明の実施の形態】
本発明に係る光起電力素子の作製方法では、従来のｐ型薄膜半導体層の作製技術において欠点であるところの、カソード電極近傍というある限られた部分のみにおいて材料ガスの励起、分解反応が促進されることなく、放電空間全体、どちらかといえぼ帯状部材を含むアノード電極側において上述の材料ガスの励起、分解反応を促進し、比較的高い堆積速度をもってして、該帯状部材上ヘ効率よく薄膜を堆積させ得ることを特徴とする半導体薄膜の作製装置を用いる。すなわち、カソードヘ投入される高周波電力量をうまく調整し、投入される高周波電力をより有効に利用して放電空間内に導入される材料ガスを効率的に励起、分解し、しかも高品位なｐ型半導体薄膜を該帯状部材上へ均一で再現性よく比較的高い堆積速度でもって形成することが可能な光起電力素子の作製方法である。
【００２０】
本発明に係る光起電力素子の作製方法において、カソード電極の材料としては、ステンレスおよびその合金、アルミニウムおよびその合金等が考えられるが、その他に、導電性性質をもった材質であれば特にこれらに限った材質である必要はない。アノード電極材料に関しても同様である。
【００２１】
本発明に係る光起電力素子の作製方法では、帯状部材を長手方向に連続的に移動せしめながら光起電力素子の成膜空間を順次通過させ、光起電力素子を連続的に作製する。さらには複数の光起電力素子の成膜空間を順次通過させ、積層型光起電力素子を連続的に作製する方法では、グロー放電空間内に設置されたカソード電極の電位（自己バイアス）が、前記帯状部材を含む接地（アノード）電極に対して正電位を維持し得る構造を有し、なおかつ、フィン状もしくはプロック状の形状をした前記しきり状電極は前記帯状部材の搬送方向に平行にもしくは垂直に複数設置され、前記しきり状電極各々の間隔は隣り合う前記しきり状電極の問における放電が生起維持するに充分な間隔を有するカソード構造をもつ装置を用いる。
【００２２】
本発明においては、プラズマ放電空間におけるカソード電極の表面積を、プラズマ放電空間における帯状部材及びアノード電極の表面積の和よりも大きくすることを特徴とし、さらにグロー放電を生起し半導体薄膜形成時のカソード電極の電位（自己バイアス）を、投入する高周波電力を調整することを併用することよって、正電位、より好ましくは＋５Ｖ以上に維持した状態にて、半導体薄膜を堆積することを特徴とする方法である。
【００２３】
さらに本発明においては、前記しきり状電極を前記帯状部材の搬送方向に複数設置し、前記しきり状電極各々の間隔は隣り合う前記しきり状電極の間における放電が生起維持するに充分な間隔を有することにより、カソード電極には比較的大きな正電位をセルフバイアスにて生起維持することが可能である。このことは、別途設けた直流（ＤＣ）電源等を用いたバイアス印加方法等とは異なり、スパーク等による異常放電の発生を抑制することができる。その結果、放電を安定して生起維持することが可能となり、なおかつ、正の自己バイアスが生起されたカソード電極の一部、すなわちしきり状電極の先端部が前記帯状部材に対して比較的近接していることから、生起された比較的大きな正電位を前記帯状部材状の堆積膜に対して、放電空間を介して効率良く安定してバイアス印加することが可能となる。これは、従来型の典型であるカソード電極面積がアノード（接地）電極面積に対して小さい平行平板型のカソード電極構造において、例えば単にカソード／基板間距離を短くする方法や直流電源を併用して直流電圧をカソードヘ印加する方法等とは明らかに異なるセルフバイアス電位であり、直流バイアス印加効果である。そして、従来の平行平板型に比較し、比較的低温度でも同程度の高品質のｐ型半導体層がえられる特徴を有する。
【００２４】
本発明においては、カソードの正電位により、正に帯電したイオン種はアースにおとした帯状部材の基板の方向へ加速される。そして、特に高品質のｐ型層を作製するためにはこれらのイオン種のなかで水素イオンの働きが重要とされている。
【００２５】
この正電位のセルフバイアスは、プラズマ放電内に存在するイオンの照射効果による結晶化促進を低温度下でも可能としている。
【００２６】
又、このように作製される高品質のｐ型半導体層に積層するｎ型半導体層としは、アモルファス構造が好適に用いられる。
【００２７】
本発明のｎ型半導体層は容量結合型の平行平板の放電空間で作製する際、この作製温度は前記ｐ型半導体層の作製温度よりも高く設定される。
【００２８】
本発明においては、ｎ型及びｐ型半導体層は容量結合型の放電方法であり、工業的に正弦波１３．５６ＭＨｚが好適に用いられる。
【００２９】
以上説明したように、本発明に係る光起電力素子の作製方法では、ｐ型薄膜半導体層の作製方法にイオン種を効果的に使うことで作製温度の低温化を図り、積層構成の光起電力素子の特性向上が可能となる。
【００３０】
また、本発明に係る光起電力素子の作製方法を用いることにより、光起電力素子のｐ型半導体層をマイクロクリスタルシリコン薄膜で実現する際にも有効であり、長時間にわたって放電安定性を向上させ、再現性を向上させ、均一性を向上させ、空間的にも時間的にも均一でかつ再現性よく高品質な半導体薄膜の実現が可能となる。
【００３１】
本発明に係る半導体薄膜の作製装置を用いることにより、特に積層型光起電力素子において、極めて良好なｐｎ接合を実現させることができ、より高品位な光起電力素子を再現性よく均一にかつ連続的に形成し得ることが可能となる。
【００３２】
また、本発明に係る半導体薄膜の作製装置を用いることにより、特にｐ型半導体層をマイクロクリスタルシリコン薄膜で形成する場合に、高品位な該薄膜層を比較的高い堆積速度で実現することが可能となり、装置のスループットを大幅に向上させることができる。
【００３３】
さらに、本発明に係る光起電力素子の作製方法は、前述の諸問題を解決するとともに、連続的に移動する帯状部材の上に、より高品質で優れた均一性を有する光起電力素子を作製することができる。
【００３４】
以下では、本発明に係る半導体薄膜の作製装置に関して説明する。
【００３５】
図１は、本発明の放電容器内の特徴を示した模式的断面図である。図３（ｃ）に示したカソード電極例と同様の構造をもつカソード電極１００２が、接地（アノード）電極１００４上に絶縁ガイシ１００９によって電気的に絶縁されて設置されている。また、該カソード電極上には、導電性帯状部材１０００が不図示の複数のマグネットローラで支えられ、下に位置するカソード電極および上に位置するランプヒーター１００５に物理的に接することなく矢印で示される方向ヘ移動するような構造である。材料ガスはガス導入管ｌ００７から導入され、帯状部材とカソード電極の間を通り排気口１００６から不図示の真空ポンプによって排気される。カソード電極およびアノード電極材料としては、ＳＵＳ３１６を用いた。
【００３６】
高周波電力で生起されるグロー放電の放電領域は、カソード電極の一部であるところの複数接地されたしきり状電極１００３どうしのすきまおよび帯状部材とカソード電極との間の空間であり、上部の該導電性帯状部材で閉じ込められた領域となる。
【００３７】
このような構造の放電容器を用いた場合、帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率は、明らかに１よりも大きなものとなる。また、帯状部材１０００とカソード電極の一部であるフィン状もしくはブロック状形状をしたしきり状電極１００３との最近接距離（図中ｌ1）は、５ｃｍ以下の範囲内とするのが効果的である。さらに、複数設置されたしきり状電極１００３どうしの間隔は、放電が生起維持するに充分な間隔を有し、その適度な間隔（図中ｌ2）が、３ｃｍ以上１０ｃｍ以下の範囲内とするのが効果的である。
【００３８】
一方、図４と図５は、一般的な従来型カソード電極の模式図である。この図から明らかなように、放電空間に接するカソード電極２００２の表面積は、同じく放電空間に接する導電性帯状部材２０００を含む接地されたアノード電極２００４全体の表面積に比ベて小さい構造となる。すなわち、帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率は、明らかに１よりも小さなものとなる。
【００３９】
本発明のカソード電極の形状は、これに限定されるものではなく、例えば、図３（ａ）〜図３（ｆ）に模式的に示したカソード電極形状であっても構わない。いずれの場合においても、カソード電極材料としては、ＳＵＳ３１６を用いた。
【００４０】
図３（ａ）は、帯状部材の搬送方向に対して平行方向にしきり状電極を巾方向の両端に２枚設けた構造の一例である。この両端のしきり状電極間は、材料ガスが通過できるような構造である。
【００４１】
図３（ｂ）及び図３（ｆ）は、帯状部材の搬送方向に対して直角方向にしきり状電極を複数設けた構造の一例である。しきり状電極上には、材料ガスが通過できるような複数の通気孔１０１０を設けた構造である。この通気孔は、材料ガスが通過できる大きさを有し、かつカソード電極としての機能を損なわない構造であればよく、例えば、図３（ｃ）に示すような構造例であってもよい。
【００４２】
図３（ｄ）は、帯状部材の搬送方向に対して直線的に平行方向にしきり状電極を複数設けた構造の一例である。
【００４３】
図３（ｅ）は、帯状部材の搬送方向に対して蛇行させ且つ平行にしきり状電極を複数設けた構造の一例である。
【００４４】
上述した図３（ａ）〜図３（ｆ）は、帯状部材の直角方向及び平行方向に複数設けたしきり状電極の断面形状を矩形型にした例である。しかし、ガスの流れ及びプラズマの局部的偏りを防げれば、しきり状電極の断面形状は矩形に限定されるものではない。しかも、上述した図３（ａ）〜図３（ｆ）では、直線的な辺で構成された矩形型を示したが、不図示ではあるが曲線的な辺で構成された形状であっても構わない。要はカソード電極の表面積がアノード電極の表面積よりも大きくなるような形状で、且つ、ガスの流れを妨げない構造であれば良い。
【００４５】
上述した本発明に係る半導体薄膜の作製装置を用いて、光起電力素子を作製することにより、前述の諸問題を解決するとともに前述の諸要求を満たし、連続して移動する帯状部材上に、高品質で優れた均一性を有し、欠陥の少ない光起電力素子を作製することができる。
【００４６】
後述する実施例１では、図３（ａ）に示した形状で、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を２．１倍とした、カソード電極構造を有する形成容器を、図６に示したロール・ツー・ロール（Roll to Roll）方式を採用した連続プラズマＣＶＤ法における各ｐ型層形成容器として用い、ダブル型光起電力素子を製作した。
【００４７】
以下では、図６を参照して、本発明に係るダブル型光起電力素子の作製方法で用いた、半導体薄膜の作製装置について詳細に説明する。
（１）連結部
本発明において、前記帯状部材の送り出し及び巻き取り用真空容器と半導体膜作製用真空容器を分離独立させ、且つ、前記帯状部材をそれらの中を貫通させて連続的に搬送するには連結部は、ガスゲート手段が好適に用いられる。該ガスゲート手段の能力としては前記各容器間に生じる圧力差によって、相互に使用している半導体膜作製用原料ガス等の雰囲気を拡散させない能力を有することが必要である。
従って、その基本概念は米国特許第４，４３８，７２３号に開示されているガスゲート手段を採用することができるが、更にその能力は改善される必要がある。具体的には、最大１０6倍程度の圧力差に耐え得ることが必要であり、排気ポンプとしては排気能力の大きい油拡散ポンプ、ターポ分子ポンプ、メカニカルブースターポンプ等が好適に用いられる。また、ガスゲートの断面形状としてはスリット状又はこれに類似する形状であり、その全長及び用いる排気ポンプの排気能力等と合わせて、一般のコンダクタンス計算式を用いてそれらの寸法カが計算、設計される。更に、分離能力を高めるためにゲートガスを併用することが好ましく、例えばＡｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅ、Ｒｎ等の希ガス又はＨ2等の半導体膜作製用希釈ガスが挙げられる。ゲートガス流量としてはガスゲート全体のコンダクタンス及び用いる排気ポンプの能力等によって適宜決定されるが、例えば、ガスゲートのほぼ中央部に圧力の最大となるポイントを設ければ、ゲートガスはガスゲート中央部から両サイドの真空容器側ヘ流れ、両サイドの容器間での相互のガス拡散を最小限に抑えることができる。実際には、質量分析計を用いて拡散してくるガス量を測定したり、半導体膜の組成分析を行うことによって最適条件を決定する。
（２）帯状部材
本発明において好適に用いられる帯状部材の材質としては、半導体膜作製時に必要とされる温度において変形、歪みが少なく、所望の強度を有し、また、導電性を有するものであることが好ましく、具体的にはステンレススチール、アルミニウム及びその合金、鉄及びその合金、銅及びその合金等の金属の薄板及びその複合体、及びそれらの表面に異種材質の金属薄膜及び／またはＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ΑｌＮ等の絶縁性薄膜をスパッタ法、蒸着法、鍍金法等により表面コーティング処理を行ったもの。又、ポリイミド、ポリアミド、ポリエチレンテレフタレート、エポキシ等の耐熱性樹脂製シート又はこれらとガラスファイバー、カーボンファイバー、ホウ素ファイバー、金属繊維等との複合体の表面に金属単体または合金、及び透明導電性酸化物（ＴＣＯ）等を鍍金、蒸着、スパッタ、塗布等の方法で導電性処理を行ったものが挙げられる。
【００４８】
また、前記帯状部材の厚さとしては、前記搬送手段による搬送時に作製される湾曲形状が維持される強度を発揮する範囲内であれば、コスト、収納スペース等を考慮して可能な限り薄い方が望ましい。具体的には、好ましくは０．０１ｍｍ乃至５ｍｍ、より好ましくは０．０２ｍｍ乃至２ｍｍ、最適には０．０５ｍｍ乃至１ｍｍであることが望ましいが、金属等の薄板を用いる場合、厚さを比較的薄くしても所望の強度が得られやすい。
【００４９】
前記帯状部材の幅については、特に制限されることはなく、半導体膜作製手段、あるいはその容器等のサイズによって決定される。
【００５０】
前記帯状部材の長さについては、特に制限されることはなく、ロール状に巻き取られる程度の長さであっても良く、長尺のものを溶接等によって更に長尺化したものであっても良い。
【００５１】
前記帯状部材が金属等の電気導電性である場合には直接電流取り出し用の電極としても良いし、合成樹脂等の電気絶縁性である場合には半導体膜の作製される鯛の表面にＡｌ、Ａｇ、Ｐｔ、Ａｕ、Ｎｉ、Ｔｉ、Ｍｏ、Ｗ、Ｆｅ、Ｖ、Ｃｒ、Ｃｕ、ステンレス、真ちゅう、ニクロム、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ、ＳｎＯ2−Ｉｎ2Ｏ3（ＩＴＯ）等のいわゆる金属単体又は合金、及ぴ透明導電性酸化物（ＴＣＯ）を鍍金、蒸着、スパッタ等の方法であらかじめ表面処理を行って電流取り出し用の電極を作製しておくことが望ましい。
【００５２】
前記帯状部材が金属等の非透光性のものである場合、長波長光の基板表面上での反射率を向上させるための反射性導電膜を該帯状部材上に作製することが揃述のように好ましい。該反射性導電膜の材質として好適に用いられるものとしてＡｇ、Ａｌ、Ｃｒ等が挙げられる。
【００５３】
また、基板材質と半導体膜との間での構成元素の相互拡散を防止したり短絡防止用の緩衝層とする等の目的で金属層等を反射性導電膜として、前記基板上の半導体膜が作製される側に設けることが好ましい。該緩衝層の材質として好適に用いられるものとして、ＺｎＯが挙げられる。
【００５４】
また、前記帯状部材が比較的透明であって、該帯状部材の側から光入射を行う層構成の太陽電池とする場合には前記透明導電性酸化物や金属薄膜等の導電性薄膜をあらかじめ堆積作製しておくことが望ましい。
【００５５】
また、前記帯状部材の表面性としてはいわゆる平滑面であっても、微小の凹凸面が有っても良い。微小の凹凸面とする場合には球状、円錐状、角錐状等であって、且つその最大高さ（Ｒｍａｘ）は好ましくは５００Å乃至５０００Åとすることにより、該表面での光反射が乱反射となり、該表面での反射光の光路長の増大をもたらす。
（３）光起電力素子
図７は、本発明で作製される光起電力素子の構成を示す模式図である。
【００５６】
同図に示す例は、バンドギャップ及び／又は層厚の異なる２種の半導体層をｉ型層として用いた光起電力素子を２素子積層して構成された、いわゆるダブル型光起電力素子であり、帯状部材４００１（１０４）、下部電極４００３、第１のｎ型層４００４、第１のｉ型層４００５、第１のｐ型層４００６、第２のｎ型層４００７、第２のｉ型層４００８、第２のｐ型層４００９、上部電極４０１０、集電電極４０１１から構成されている。
【００５７】
図８に示す例は、バンドギャップ及び／又は層厚の異なる３種の半導体層をｉ型層として用いた光起電力素子を３素子積層して構成された、いわゆるトリプル型光起電力素子であり、帯状部材５００１（１０４）、下部電極５００３、第１のｎ型層５００４、第１のｉ型層５００５、第１のｐ型層５００６、第２のｎ型層５００７、第２のｉ型層５００８、第２のｐ型層５００９、第３のｎ型層５０１０、第３のｉ型層５０１１、第３のｐ型層５０１２、上部電極５０１３、集電電極５０１４から構成されている。
【００５８】
以下では、上記光起電力素子を構成する各層に関して説明する。
（３−１）ｎ型及びｐ型の各導電型層（すなわち、第１及び第２の導電型層）
本発明の光起電力素子における第１及び第２の導電型層に用いられる材料としては、周期律表第III族又は、Ｖ族の原子を１種または複数種から成る、非単結晶半導体が適す。また更に、光照射側の導電型層は、微結晶化した半導体が最適である。該微結晶の粒径は、好ましくは３ｎｍ〜２０ｎｍで有り、最適には３ｎｍ〜１０ｎｍである。
【００５９】
導電型がｎ型の場合、含有される添加物としては、周期律表第Ｖ族の元素が適している。その中で特にリン（Ｐ）、窒素（Ｎ）、ひ素（Ａｓ）、アンチモン（Ｓｂ）が最適である。
【００６０】
導電型がｐ型の場合、含有される添加物としては、周期律表第III族の元素が適している。その中で特にホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）が最適である。
【００６１】
各導電型の層厚は、好ましくは１ｎｍ〜５０ｎｍ、最適には３ｎｍ〜１０ｎｍである。
【００６２】
更に、光照射側の導電型層での光吸収をより少なくするためには、ｉ型層を構成する半導体のバンドギャップより大きなバンドギャップを有する半導体層を用いることが好ましい。例えば、ｉ型層がアモルファスシリコンの場合に光照射側の導電型層に非単結晶炭化シリコンを用いるのが最適である。
（３−２）ｉ型層
本発明の光起電力素子におけるｉ型層に用いられる半導体材料としては周期律表第IV族の原子を１種または、複数種から成る、Ｓｉ，Ｇｅ、Ｃ、ＳｉＣ、ＧｅＣ、ＳｉＳｎ、ＧｅＳｎ、ＳｎＣ等の半導体が挙げられる。III−Ｖ族化合物半導体として、ＧａＡｓ、ＧａＰ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、II−ＶＩ族化合物半導体としてＺｎＳｅ、ＺｎＳ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｉ−III‐ＶＩ族化合物半導体として、ＣｕＡｌＳ2、ＣｕＡｌＳｅ2ＣｕＡｌＴｅ2、ＣｕＩｎＳ2、ＣｕＩｎＳｅ2、ＣｕＩｎＴｅ2、ＣｕＧＡＳ2、ＣｕＧａＳｅ2、ＣｕＧａＴｅ、ＡｇＩｎＳｅ2、ＡｇＩｎＴｅ2、II−ＩＶ−Ｖ族化合物半導体としては、ＺｎＳｉＰ2、ＺｎＧｅＡｓ2、ＣｄＳｉＡｓ2、ＣｄＳｎＰ2、酸化物半導体として、Ｃｕ2Ｏ、ＴｉＯ2、Ｉｎ2Ｏ3、ＳｎＯ2、ＺｎＯ、ＣｄＯ、Ｂｉ2Ｏ3、ＣｄＳｎＯ4がそれぞれ挙げられる。
【００６３】
【実施例】
以下では、本発明に係る半導体薄膜及び光起電力素子の作製装置を用い、光起電力素子を形成し、得られた光起電力素子の諸特性を評価した。しかし、本発明はこれらの実施例によって何ら限定されるものではない。
【００６４】
（実施例１）
本例では、図６に示すようなロール・ツー・ロール（Roll to  Roll）方式を採用した連続プラズマＣＶＤ装置を用い、図７に示したダブルセル型の光起電力素子を作製した。
【００６５】
特に、ダブルセルを作製するため、各導電型層を作製する真空容器を増設した装置を用いた。すなわち、不図示ではあるが、第１ｎ型層作製用の真空容器６０１、ｉ型層作製用の真空容器１００、第１ｐ型層作製用の真空容器６０２をガスゲートを介して接続した装置をワンセットとして、これをさらに１セット増設し、計２セット繰り返して直列に配置した恰好の装置を用いた。
【００６６】
上記ダブルセル型の光起電力素子を作製するとき、第２ｎ型層の作製温度を３００℃に固定し、第１ｐ型層の作製温度を１００〜３５０℃の範囲で変化させた。
【００６７】
また、各ｐ型層を作製する真空容器のカソード電極の形状は、図３（ａ）に示した仕切り板形状とした。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を２．１倍とした。
【００６８】
なお、各ｎ型層形成容器および各ｉ型層形成容器としては、平行平板型のＲＦ電極を有する形成容器を用いた。
【００６９】
本例で用いた装置は、図６と同様に、帯状部材１０１の送り出し及び巻き取り用の真空容器３０１及び３０２を有し、この２つの真空容器の間に、第１ｎ型層作製用真空容器６０１、第１ｉ型層作製用真空容器１００、第１ｐ型層作製用真空容器６０２、第２ｎ型層作製用真空容器６０１、第２ｉ型層作製用真空容器１００、第２ｐ型層作製用真空容器６０２、をガスゲートを介して接続した構成からなる。
【００７０】
各真空容器６０１、１００、６０２の中に配置した各カソード電極の構造は、上述したカソード電極構造とした。
【００７１】
このような製造装置を用い、表１−１に示す作製条件で、下部電極上に、第１ｎ型層、第１ｉ型層、第１ｐ型層、第２ｎ型層、第２ｉ型層および第２ｐ型層を、以下に示すような作製手順により連続的に形成し、ダブルセル型の光起電力素子（素子−実１と呼ぶ）を作製した。
（１）まず、基板送り出し機構を有する真空容器３０１に、帯状部材１０１が巻きつけられたボビン３０３をセットした。帯状部材１０１としては、十分に脱脂、洗浄を行い、下部電極として、スパッタリング法により、銀薄膜を１００ｎｍ、ＺｎＯ薄膜を１μｍ蒸着してあるＳＵＳ４３０ＢＡ製の帯状部材（幅１２０ｍｍ×長さ２００ｍ×厚さ０．１３ｍｍ）を用いた。
（２）帯状部材１０１をガスゲート、各非単結晶層作製用真空容器を介して、帯状部材巻き取り機構を有する真空容器３０２まで通し、たるみのない程度に張力調整を行った。
（３）各真空容器３０１、６０１、１００、６０２、６０１、１００、６０２、３０２を不図示の真空ボンプで真空引きした。
（４）各ガスゲートに、各ゲートガス導入管から、ゲートガスとしてＨ2を各々７００ｓｃｃｍ流し、ランプヒータ１２４ｎ、１２４、１２４ｐ、１２４ｎ、１２４、１２４ｐにより、帯状部材１０１を、各々３５０℃、３５０℃、１００〜３５０℃、３００℃、２００℃、２００℃に加熱した。
（５）各ガス導入管から、表１に示した条件で所定のガスを導入した。
（６）各真空容器内の圧力は、表１に示した圧力値となるように、各コンダクタンスバルブで調整した。
（７）工程（６）に示した圧力調整の後、各カソード電極には表１に示した各ＲＦ電力を、それぞれ導入した。
（８）帯状部材１０１を図中の矢印の方向に搬送させ、帯状部材上に、第１ｎ型層、第１ｉ型層、第１ｐ型層、第２ｎ型層、第２ｉ型層および第２ｐ型層を、順次作製した。
（９）工程（８）で作製した第２ｐ型層の上に、透明電極として、ＩＴＯ（Ｉｎ2Ｏ3＋ＳｎＯ2） を真空蒸着にて８０ｎｍ蒸着した後、さらに集電電極として、Ａｌを真空蒸着にて２μｍ蒸着し、光起電力素子（素子−実１と呼ぶ）の作製を終えた。
【００７２】
表１−１には、本例に係る光起電力素子の作製条件を示した。
【００７３】
【表１−１】
0003684012.tif 000002
0003684012.tif 000003
（比較例１）
本例では、各ｐ型層を形成する真空容器のカソード電極の形状を平行平板型の構造とし、図４及び図５に示したカソード電極構造とした点が実施例１と異なる。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を０．６倍とした。
【００７４】
但し、光起電力素子の作製条件は、実施例１と同じ条件（表１−１）とした。
【００７５】
他の点は実施例１と同様として、ダブルセル型の光起電力素子（素子−比１と呼ぶ）を作製した。
【００７６】
以下では、実施例１及び比較例１で作製した光起電力素子、すなわち（素子−実１）と（素子−比１）に対して、特性均一性、欠陥密度、光劣化、及びシリーズ抵抗の評価を行なった結果について述べる。
【００７７】
特性均一性とは、実施例１及び比較例１で作製した帯状部材上の光起電力素子、すなわち（素子−実１）と（素子−比１）を、１０ｍおきに５ｃｍ角の面積で切出し、ＡＭ−１．５（１００ｍＷ／ｃｍ2）光照射下に設置し、光電変換効率を測定し、その光電変換効率のバラツキを評価した結果である。第１ｐ層の作製温度が第２ｎ層の作製温度以上のときの（素子−実１）の光電変換効率のバラツキの値を１．００として、相対比較を行なった。
【００７８】
欠陥密度とは、実施例１及び比較例１で作製した帯状部材上の光起電力素子、すなわち（素子−実１）と（素子−比１）、の中央部５ｍの範囲を、５ｃｍ角の面積１００個切出し、逆方向電流を測定することにより、各光起電力素子の欠陥の有無を検出して、欠陥密度を評価した結果である。第１ｐ層の作製温度が第２ｎ層の作製温度以上のときの（素子−実１）の欠陥密度のバラツキの値を１．００として、相対比較を行なった。
【００７９】
光劣化特性とは、実施例１及び比較例１で作製した帯状部材上の光起電力素子、すなわち（素子−実１）と（素子−比１）、の中央部５ｍの範囲を、５ｃｍ角の面積１００個切出し、ＡＭ−１．５（１００ｍＷ／ｃｍ2）光照射下に設置し、１００００時間放置し、光電変換効率を測定して、その光電変換効率の低下率を評価した結果である。第１ｐ層の作製温度が第２ｎ層の作製温度以上のときの（素子−実１）の低下率のバラツキの値を１．００として、相対比較を行なった。
【００８０】
シリーズ抵抗とは、実施例１及び比較例１で作製した帯状部材上の光起電力素子、すなわち（素子−実１）と（素子−比１）、を１０ｍおきに５ｃｍ角の面積で切出し、ＡＭ−１．５（１００ｍＷ／ｃｍ2）光照射下に設置し、Ｉ−Ｖ特性の開放電圧値近傍の傾きより算出した。第１ｐ層の作製温度が第２ｎ層の作製温度以上のときの（素子−実１）のシリーズ抵抗の値を１．００として、相対比較を行なった。
【００８１】
表１−２は、実施例１で作製した光起電力素子、すなわち（素子−実１）に対して、上述した光電変換効率のバラツキ、欠陥密度、及び光劣化率を調べた結果である。また、表１−３は、比較例１で作製した光起電力素子、すなわち（素子−比１）に対する各評価結果である。
【００８２】
【表１−２】
0003684012.tif 000004
【００８３】
【表１−３】
0003684012.tif 000005
表１−２から、実施例１の光起電力素子（素子−実１）は、第１ｐ層の作製温度が第２ｎ層の作製温度より低い場合、変換効率のバラツキ、欠陥密度、光劣化率、シリーズ抵抗において優れており、本発明の作製方法により作製した光起電力素子が、優れた特性を有することが分かった。
【００８４】
また、表１−２と表１−３の比較から、従来の装置より本発明の装置を用いて作製した光起電力素子の方が、全ての評価項目で優れていた。
【００８５】
即ち、ダブルセル型の光起電力素子を形成する際は、少なくとも、第１ｐ層のカソード電極面積を大きくし、かつ、第１ｐ層の作製温度が第２ｎ層の作製温度より低い場合の光起電力素子（素子−実１）の特性が最良であることが分かった。
【００８６】
（実施例２）
本例では、図６に示すようなロール・ツー・ロール（Roll to  Roll）方式を採用した連続プラズマＣＶＤ装置を用い、図８に示したトリプルセル型の光起電力素子を作製した点が実施例１と異なる。
【００８７】
特に、トリプルセルを作製するため、各導電型層を作製する真空容器を増設した装置を用いた。すなわち、不図示ではあるが、第１ｎ型層作製用の真空容器６０１、ｉ型層作製用の真空容器１００、第１ｐ型層作製用の真空容器６０２をガスゲートを介して接続した装置をワンセットとして、これをさらに２セット増設し、計３セット繰り返して直列に配置した恰好の装置を用いた。
【００８８】
上記トリプルセル型の光起電力素子を作製するとき、第２ｐ型層の作製温度を２５０℃に固定し、第３ｎ型層の作製温度を１００〜３５０℃の範囲で変化させた。
【００８９】
また、各ｐ型層を作製する真空容器のカソード電極の形状は、図３（ｂ）に示した仕切り板形状とした。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を２．９倍とした。
【００９０】
なお、各ｎ型層形成容器および各ｉ型層形成容器としては、平行平板型のＲＦ電極を有する形成容器を用いた。
【００９１】
このような製造装置を用い、表２−１に示す作製条件で、下部電極上に、第１ｎ型層、第１ｉ型層、第１ｐ型層、第２ｎ型層、第２ｉ型層、第２ｐ型層、第３ｎ型層、第３ｉ型層および第３ｐ型層を、順次積み重ねて堆積し、トリプルセル型の光起電力素子（素子−実２と呼ぶ）を作製した。
【００９２】
表２−１には、本例に係る光起電力素子の作製条件を示した。
【００９３】
【表２−１】
0003684012.tif 000006
0003684012.tif 000007
（比較例２）
本例では、各ｐ型層を形成する真空容器のカソード電極の形状を平行平板型の構造とし、図４及び図５に示したカソード電極構造とした点が実施例１と異なる。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を０．６倍とした。
【００９４】
但し、光起電力素子の作製条件は、実施例２と同じ条件（表２−１）とした。
【００９５】
他の点は実施例２と同様として、トリプルセル型の光起電力素子（素子−比２と呼ぶ）を作製した。
以下では、実施例２及び比較例２で作製した光起電力素子、すなわち（素子−実２）と（素子−比２）に対して、特性均一性、欠陥密度、光劣化、及びシリーズ抵抗の評価を行なった結果について述べる。
【００９６】
これらの評価方法は、実施例１と全く同様とした。すなわち、実施例２の光起電力素子（素子−実２）の特性均一性、欠陥密度、光劣化、シリーズ抵抗について、第２ｐ層の作製温度が第３ｎ層作製温度以上の場合の値をそれぞれ１．００とし、第２ｐ層の作製温度が第３ｎ層作製温度より低い場合、及び、比較例２の光起電力素子（素子−比２）の各特性結果の比較を行なった。
【００９７】
表２−２は、実施例２で作製した光起電力素子、すなわち（素子−実２）に対して、上記諸特性を調べた結果である。また、表２−３は、比較例２で作製した光起電力素子、すなわち（素子−比２）に対する各評価結果である。
【００９８】
【表２−２】
0003684012.tif 000008
【００９９】
【表１−３】
0003684012.tif 000009
表２−２から、実施例２の光起電力素子（素子−実２）は、第２ｐ層の作製温度が第３ｎ層の作製温度より低い場合、変換効率のバラツキ、欠陥密度、光劣化率、シリーズ抵抗において優れており、本発明の作製方法により作製した光起電力素子が、優れた特性を有することが分かった。
【０１００】
また、表２−２と表２−３の比較から、従来の装置より本発明の装置を用いて作製した光起電力素子の方が、全ての評価項目で優れていた。
【０１０１】
即ち、トリプルセル型の光起電力素子を形成する際は、少なくとも、第１ｐ層および第２ｐ層のカソード電極面積を大きくし、第１ｐ層の作製温度が第２ｎ層の作製温度より低く、かつ、第２ｐ層の作製温度が第３ｎ層の作製温度より低い場合の光起電力素子（素子−実２）の特性が最良であることが分かった。
【０１０２】
（実施例３）
本例では、ダブルセル型の光起電力素子を作製する際に、各ｐ型層を作製する真空容器のカソード電極の形状を、図３（ｃ）に示した仕切り板形状とした点が実施例１と異なる。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を２．９倍とした。
【０１０３】
なお、各ｎ型層形成容器および各ｉ型層形成容器としては、平行平板型のＲＦ電極を有する形成容器を用いた。
【０１０４】
このような製造装置を用い、表１−１に示す作製条件で、下部電極上に、第１ｎ型層、第１ｉ型層、第１ｐ型層、第２ｎ型層、第２ｉ型層および第２ｐ型層を、以下に示すような作製手順により連続的に形成し、ダブルセル型の光起電力素子（素子−実３と呼ぶ）を作製した。
【０１０５】
他の点は、実施例１と同様とした。
【０１０６】
以下では、実施例３で作製した光起電力素子、すなわち（素子−実３）に対して、特性均一性、欠陥密度、光劣化、及びシリーズ抵抗の評価を行なった結果について述べる。
【０１０７】
これらの評価方法は、実施例１と全く同様とした。すなわち、実施例３の光起電力素子（素子−実３）の特性均一性、欠陥密度、光劣化、シリーズ抵抗について、第１ｐ層の作製温度が第２ｎ層作製温度以上の場合の値をそれぞれ１．００とし、第１ｐ層の作製温度が第２ｎ層作製温度より低い場合の各特性結果の比較を行なった。
【０１０８】
表３は、実施例３で作製した光起電力素子、すなわち（素子−実３）に対して、上記諸特性を調べた結果である。
【０１０９】
【表３】
0003684012.tif 000010
表３から、実施例３の光起電力素子（素子−実３）は、第１ｐ層の作製温度が第２ｎ層の作製温度より低い場合、変換効率のバラツキ、欠陥密度、光劣化率、シリーズ抵抗において優れており、本発明の作製方法により作製したダブルセル型の光起電力素子が、優れた特性を有することが分かった。
【０１１０】
即ち、ダブルセル型の光起電力素子を形成する際は、少なくとも、第１ｐ層のカソード電極面積を大きくし、かつ、第１ｐ層の作製温度が第２ｎ層の作製温度より低い場合の光起電力素子（素子−実３）の特性が最良であることが分かった。
【０１１１】
（実施例４）
本例では、トリプルセル型の光起電力素子を作製する際に、各ｐ型層を作製する真空容器のカソード電極の形状を、図３（ｄ）に示した仕切り板形状とした点が実施例２と異なる。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を２．９倍とした。
【０１１２】
なお、各ｎ型層形成容器および各ｉ型層形成容器としては、平行平板型のＲＦ電極を有する形成容器を用いた。
【０１１３】
このような製造装置を用い、表２−１に示す作製条件で、下部電極上に、第１ｎ型層、第１ｉ型層、第１ｐ型層、第２ｎ型層、第２ｉ型層および第２ｐ型層を、以下に示すような作製手順により連続的に形成し、ダブルセル型の光起電力素子（素子−実４と呼ぶ）を作製した。
【０１１４】
他の点は、実施例２と同様とした。
【０１１５】
以下では、実施例４で作製した光起電力素子、すなわち（素子−実４）に対して、特性均一性、欠陥密度、光劣化、及びシリーズ抵抗の評価を行なった結果について述べる。
【０１１６】
これらの評価方法は、実施例１と全く同様とした。すなわち、実施例４の光起電力素子（素子−実４）の特性均一性、欠陥密度、光劣化、シリーズ抵抗について、第２ｐ層の作製温度が第３ｎ層作製温度以上の場合の値をそれぞれ１．００とし、第２ｐ層の作製温度が第３ｎ層作製温度より低い場合、及び、比較例２の光起電力素子（素子−比２）の各特性結果の比較を行なった。
【０１１７】
表４は、実施例４で作製した光起電力素子、すなわち（素子−実４）に対して、上記諸特性を調べた結果である。
【０１１８】
【表４】
0003684012.tif 000011
表４から、実施例４の光起電力素子（素子−実４）は、第２ｐ層の作製温度が第３ｎ層の作製温度より低い場合、及び、比較例２の光起電力素子（素子−比２）より、変換効率のバラツキ、欠陥密度、光劣化率、シリーズ抵抗において優れており、本発明の作製方法により作製したトリプルセル型の光起電力素子が、優れた特性を有することが分かった。
【０１１９】
即ち、トリプルセル型の光起電力素子を形成する際は、少なくとも、第１ｐ層および第２ｐ層のカソード電極面積を大きくし、第１ｐ層の作製温度が第２ｎ層の作製温度より低く、かつ、第２ｐ層の作製温度が第３ｎ層の作製温度より低い場合の光起電力素子（素子−実４）の特性が最良であることが分かった。
【０１２０】
（実施例５）
本例では、ダブルセル型の光起電力素子を作製する際に、各ｐ型層を作製する真空容器のカソード電極の形状を、図３（ｅ）に示した仕切り板形状とした点が実施例１と異なる。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を３．１倍とした。
【０１２１】
また、第１ｉ型層作製用の真空容器１００では、マイクロ波ＣＶＤ法により成膜を行い、第２ｉ型層の形成容器としては平行平板型のＲＦ電極を有する形成容器を用いた。
【０１２２】
なお、各ｎ型層形成容器および各ｉ型層形成容器としては、平行平板型のＲＦ電極を有する形成容器を用いた。
【０１２３】
このような製造装置を用い、表５−１に示す作製条件で、下部電極上に、第１ｎ型層、第１ｉ型層、第１ｐ型層、第２ｎ型層、第２ｉ型層および第２ｐ型層を、順次積み重ねて堆積し、ダブルセル型の光起電力素子（素子−実５と呼ぶ）を作製した。
【０１２４】
他の点は、実施例１と同様とした。
【０１２５】
表５−１には、本例に係る光起電力素子の作製条件を示した。
【０１２６】
【表５−１】
0003684012.tif 000012
0003684012.tif 000013
（比較例３）
本例では、第１ｉ型層を形成する真空容器１００のカソード電極の形状を平行平板型の構造とし、図４及び図５に示したカソード電極構造とした点が実施例５と異なる。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を０．６倍とした。
【０１２７】
但し、光起電力素子の作製条件は、実施例１と同じ条件（表１−１）とした。
【０１２８】
他の点は実施例１と同様として、ダブルセル型の光起電力素子（素子−比３と呼ぶ）を作製した。
【０１２９】
以下では、実施例５及び比較例３で作製した光起電力素子、すなわち（素子−実５）と（素子−比３）に対して、特性均一性、欠陥密度、光劣化、及びシリーズ抵抗の評価を行なった結果について述べる。
【０１３０】
これらの評価方法は、実施例１と全く同様とした。すなわち、実施例５の光起電力素子（素子−実５）の特性均一性、欠陥密度、光劣化、シリーズ抵抗について、第１ｐ層の作製温度が第２ｎ層作製温度以上の場合の値をそれぞれ１．００とし、第１ｐ層の作製温度が第２ｎ層作製温度より低い場合、及び、比較例３の光起電力素子（素子−比３）の各特性結果の比較を行なった。
【０１３１】
表５−２は、実施例５で作製した光起電力素子、すなわち（素子−実５）に対して、上記諸特性を調べた結果である。また、表５−３は、比較例３で作製した光起電力素子、すなわち（素子−比３）に対する各評価結果である。
【０１３２】
【表５−２】
0003684012.tif 000014
【０１３３】
【表５−３】
0003684012.tif 000015
表５−２から、実施例５の光起電力素子（素子−実５）は、第１ｐ層の作製温度が第２ｎ層の作製温度より低い場合、変換効率のバラツキ、欠陥密度、光劣化率、シリーズ抵抗において優れており、本発明の作製方法により作製したダブルセル型の光起電力素子が、優れた特性を有することが分かった。
【０１３４】
また、表５−２と表５−３の比較から、従来の装置より本発明の装置を用いて作製した光起電力素子の方が、全ての評価項目で優れていた。
【０１３５】
即ち、ダブルセル型の光起電力素子を形成する際は、少なくとも、第１ｐ層のカソード電極面積を大きくし、第１ｐ層の作製温度が第２ｎ層の作製温度より低い場合の光起電力素子（素子−実５）の特性が最良であることが分かった。
【０１３６】
（実施例６）
本例では、トリプルセル型の光起電力素子を作製する際に、各ｐ型層を作製する真空容器のカソード電極の形状を、図３（ｆ）に示した仕切り板形状とした点が実施例２と異なる。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を２．６倍とした。
【０１３７】
また、第１ｉ型層および第２ｉ型層作製用の真空容器では、マイクロ波ＣＶＤ法により成膜を行い、第３ｉ型層の形成容器としては平行平板型のＲＦ電極を有する形成容器を用いた。
【０１３８】
なお、各ｎ型層形成容器および各ｉ型層形成容器としては、平行平板型のＲＦ電極を有する形成容器を用いた。
【０１３９】
このような製造装置を用い、表６−１に示す作製条件で、下部電極上に、第１ｎ型層、第１ｉ型層、第１ｐ型層、第２ｎ型層、第２ｉ型層、第２ｐ型層、第３ｎ型層、第３ｉ型層および第３ｐ型層を、順次積み重ねて堆積し、トリプルセル型の光起電力素子（素子−実６と呼ぶ）を作製した。
【０１４０】
他の点は、実施例２と同様とした。
【０１４１】
表６−１には、本例に係る光起電力素子の作製条件を示した。
【０１４２】
【表６−１】
0003684012.tif 000016
0003684012.tif 000017
（比較例４）
本例では、第１ｉ型層および第２ｉ型層を形成する真空容器のカソード電極の形状を平行平板型の構造とし、図４及び図５に示したカソード電極構造とした点が実施例６と異なる。このカソード電極構造では、導電性帯状部材及びアノード電極の表面積の和に対するカソード電極の表面積の比率を０．６倍とした。
【０１４３】
但し、光起電力素子の作製条件は、実施例２と同じ条件（表２−１）とした。
【０１４４】
他の点は実施例２と同様として、トリプルセル型の光起電力素子（素子−比４と呼ぶ）を作製した。
【０１４５】
以下では、実施例６及び比較例４で作製した光起電力素子、すなわち（素子−実６）と（素子−比４）に対して、特性均一性、欠陥密度、光劣化、及びシリーズ抵抗の評価を行なった結果について述べる。
【０１４６】
これらの評価方法は、実施例１と全く同様とした。すなわち、実施例６の光起電力素子（素子−実６）の特性均一性、欠陥密度、光劣化、シリーズ抵抗について、第２ｐ層の作製温度が第３ｎ層作製温度以上の場合の値をそれぞれ１．００とし、第２ｐ層の作製温度が第３ｎ層作製温度より低い場合、及び、比較例４の光起電力素子（素子−比４）の各特性結果の比較を行なった。
【０１４７】
表６−２は、実施例６で作製した光起電力素子、すなわち（素子−実６）に対して、上記諸特性を調べた結果である。また、表６−３は、比較例４で作製した光起電力素子、すなわち（素子−比４）に対する各評価結果である。
【０１４８】
【表６−２】
0003684012.tif 000018
【０１４９】
【表６−３】
0003684012.tif 000019
表６−２から、実施例６の光起電力素子（素子−実６）は、第２ｐ層の作製温度が第３ｎ層の作製温度より低い場合、変換効率のバラツキ、欠陥密度、光劣化率、シリーズ抵抗において優れており、本発明の作製方法により作製した光起電力素子が、優れた特性を有することが分かった。
【０１５０】
また、表６−２と表６−３の比較から、従来の装置より本発明の装置を用いて作製した光起電力素子の方が、全ての評価項目で優れていた。
【０１５１】
即ち、トリプルセル型の光起電力素子を形成する際は、少なくとも、第１ｐ層および第２ｐ層のカソード電極面積を大きくし、第１ｐ層の作製温度が第２ｎ層の作製温度より低く、かつ、第２ｐ層の作製温度が第３ｎ層の作製温度より低い場合の光起電力素子（素子−実６）の特性が最良であることが分かった。
【０１５２】
【発明の効果】
以上説明したように、本発明によれば、大面積にわたって、高品質で優れた均一性を有し、欠陥の少ない、光劣化特性の優れた、シリーズ抵抗の改善された光起電力素子を、高いスループットで大量に再現良く生産することが可能な、光起電力素子の作製方法がえられる。
【図面の簡単な説明】
【図１】図１は、本発明に係るカソード電極を用いた半導体薄膜の作製装置の模式的な断面図であり、作製装置における放電空間の一例を説明するために用いた概念的模式図である。
【図２】図２は、本発明に係る第１ｐ型層の作製温度とシリーズ抵抗との関係を示すグラフである。
【図３】図３は、本発明に係るカソード電極の一例を示した模式図である。
【図４】図４は、従来のカソード電極を用いた半導体薄膜の作製装置の模式的な断面図である。
【図５】図５は、作製装置における放電空間の一例を説明するために用いた概念的模式図である。
【図６】図６は、本発明に係る半導体薄膜の作製装置を用いた、光起電力素子の作製装置の模式的な断面図である。
【図７】図７は、本発明に係るダブルセル型の光起電力素子の概念的な断面図である。
【図８】図８は、本発明に係るトリプルセル型の光起電力素子の概念的な断面図である。
【符号の説明】
１００  真空容器、
１０１  帯状部材、
１０３ａ、１０３ｂ、１０３ｃ  加熱ヒーター、
１０４ａ、１０４ｂ、１０４ｃ  ガス導入管、
１０７  カソード電極、
１２４ｎ、１２４、１２４ｐ  ランプヒーター、
１２９ｎ、１２９、１２９ｐ、１３０  ガスゲート、
１３１ｎ、１３１、１３１ｐ、１３２  ガスゲート導入管、
３０１、３０２  真空容器、
３０３、３０４  ボビン、
３０５、３０６  アイドリングローラ、
３０７、３０８  コンダクタンスバルブ、
３１０、３１１  排気管、
３１４、３１５  圧力計、
５１３  排気管、
６０１、６０２  真空容器、
６０３、６０４  カソード電極、
６０５、６０６  ガス導入管、
６０７、６０８  排気管、
１０００  導電性帯状部材、
１００１  真空容器、
１００２  カソード電極、
１００３  しきり状電極、
１００４  アノード電極、
１００５  ランプヒーター、
１００６  排気口、
１００７  ガス導入管、
１００８  ガスゲート、
１００９  絶縁ガイシ、
２０００  導電性帯状部材、
２００１  真空容器
２００２  カソード電極、
２００４  アノード電極、
２００５  ランプヒーター、
２００６  排気口、
２００７  ガス導入管、
２００８  ガスゲート、
２００９  絶縁ガイシ、
４００１  ＳＵＳ基板、
４００２  Ａｇ薄膜、
４００３  ＺｎＯ薄膜、
４００４  第１ｎ型層、
４００５  第１ｉ型層、
４００６  第１ｐ型層、
４００７  第２ｎ型層、
４００８  第２ｉ型層、
４００９  第２ｐ型層、
４０１０  ＩＴＯ、
４０１１  集電電極、
５００１  ＳＵＳ基板、
５００２  Ａｇ薄膜、
５００３  ＺｎＯ薄膜、
５００４  第１ｎ型層、
５００５  第１ｉ型層、
５００６  第１ｐ型層、
５００７  第２ｎ型層、
５００８  第２ｉ型層、
５００９  第２ｐ型層、
５０１０  第３ｎ型層、
５０１１  第３ｉ型層、
５０１２  第３ｐ型層、
５０１３  ＩＴＯ、
５０１４  集電電極。
【図１】
0003684012.tif 000020
【図２】
0003684012.tif 000021
【図３】
0003684012.tif 000022
【図４】
0003684012.tif 000023
【図５】
0003684012.tif 000024
【図６】
0003684012.tif 000025
【図７】
0003684012.tif 000026
【図８】
0003684012.tif 000027