(57)【特許請求の範囲】
【請求項１】
パルス列の出力制御の１サイクルを、基準クロックの２周期で実行する可変周波数パルス発生装置において、
前記基準クロックによって規定された第１の基準値を反転する反転手段と、
オーバーフロー状態となった場合に、反転後の第１の基準値を選択し、それ以外の場合に、設定速度によって変化する所定の値を選択する選択手段と、
前記基準クロックの第２周期およびオーバーフロー防止信号の所定タイミングで現在の加算値である前段の出力をラッチするデータ保持手段と、
前記選択結果とラッチ後のデータとを加算する加算手段と、
前記加算結果と前記第１の基準値とを比較する第１の比較手段と、
前記加算結果と「第１の基準値／２」となる第２の基準値とを比較する第２の比較手段と、
「０≦加算結果＜第２の基準値」が成立するか、「第２の基準値≦加算結果＜第１の基準値」が成立するか、または「第１の基準値≦加算結果」が成立するか、を判定し、当該判定結果に応じた特定信号を出力する判定手段と、
前記基準クロックの第２周期の所定タイミングで前記特定信号をラッチし、所望周波数のパルス列を出力するパルス列出力手段と、
前記データ保持手段にてラッチ後のデータと前記第１の基準値とを比較し、「ラッチ後のデータ≧第１の基準値」が成立する場合に、オーバーフロー状態であると判断する第３の比較手段と、
オーバーフロー状態であると判断された場合に、前記基準クロックの第１周期の所定タイミングで、オーバーフロー防止信号を出力するオーバーフロー防止手段と、
を備えることを特徴とする可変周波数パルス発生装置。
【請求項２】
パルス列の出力制御の１サイクルを、基準クロックの２周期で実行する可変周波数パルス発生装置において、
設定速度によって変化する所定の値と前記基準クロックの第２周期の所定タイミングでラッチされたデータとを加算する加算手段と、
前記加算結果から前記基準クロックによって規定された第１の基準値を減算する減算手段と、
前記加算結果と前記第１の基準値とを比較し、「加算結果≧第１の基準値」が成立する場合に、オーバーフロー状態であると判断する第１の比較手段と、
前記加算結果と「第１の基準値／２」となる第２の基準値とを比較する第２の比較手段と、
オーバーフロー状態となった場合に前記減算結果を選択し、それ以外の場合に前記加算結果を選択する選択手段と、
前記基準クロックの第２周期の所定タイミングで前記選択結果をラッチするデータ保持手段と、
前記各比較結果に基づいて、「０≦加算結果＜第２の基準値」が成立するか、「第２の基準値≦加算結果＜第１の基準値」が成立するか、または「第１の基準値≦加算結果」が成立するか、を判定し、当該判定結果に応じた特定信号を出力する判定手段と、
前記基準クロックの第２周期の所定タイミングで前記特定信号をラッチし、所望周波数のパルス列を出力するパルス列出力手段と、
を備えることを特徴とする可変周波数パルス発生装置。
【請求項３】
パルス列の出力制御の１サイクルを、基準クロックの２周期で実行する可変周波数パルス発生装置において、
前記基準クロックによって規定された基準値を反転する反転手段と、
オーバーフロー状態となった場合に、反転後の基準値を選択し、それ以外の場合に、設定速度によって変化する所定の値を選択する選択手段と、
前記基準クロックの第２周期およびオーバーフロー防止信号の所定タイミングで現在の加算値である前段の出力をラッチするデータ保持手段と、
前記選択結果とラッチ後のデータとを加算する加算手段と、
前記加算結果と前記基準値とを比較する第１の比較手段と、
「オーバーフローの回数が偶数」かつ「０≦加算結果＜基準値」が成立するか、「オーバーフローの回数が偶数」かつ「基準値≦加算結果」が成立するか、「オーバーフローの回数が奇数」かつ「０≦加算結果＜基準値」が成立するか、または「オーバーフローの回数が奇数」かつ「基準値≦加算結果」が成立するか、を判定し、当該判定結果に応じた特定信号を出力する判定手段と、
前記基準クロックの第２周期の所定タイミングで前記特定信号をラッチし、所望周波数のパルス列を出力するパルス列出力手段と、
前記データ保持手段にてラッチ後のデータと前記基準値とを比較し、「ラッチ後のデータ≧基準値」が成立する場合に、オーバーフロー状態であると判断する第２の比較手段と、
オーバーフロー状態であると判断された場合に、前記基準クロックの第１周期の所定タイミングで、オーバーフロー防止信号を出力するオーバーフロー防止手段と、
を備えることを特徴とする可変周波数パルス発生装置。
【請求項４】
パルス列の出力制御の１サイクルを、基準クロックの２周期で実行する可変周波数パルス発生装置において、
前記基準クロックによって規定された第１の基準値を反転する反転手段と、
オーバーフロー状態となった場合に、反転後の第１の基準値を選択し、それ以外の場合に、設定速度によって変化する所定の値を選択する選択手段と、
前記基準クロックの第２周期およびオーバーフロー防止信号の所定タイミングで現在の加算値である前段の出力をラッチするデータ保持手段と、
前記選択結果とラッチ後のデータとを加算する加算手段と、
前記加算結果と前記第１の基準値とを比較する第１の比較手段と、
前記加算結果と「第１の基準値／２」となる第２の基準値とを比較する第２の比較手段と、
「０≦加算結果＜第２の基準値」が成立するか、「第２の基準値≦加算結果＜第１の基準値」が成立するか、「第１の基準値≦加算結果＜（第２の基準値×３）」が成立するか、または「（第２の基準値×３）≦加算結果」が成立するか、を判定し、当該判定結果に応じた特定信号を出力する判定手段と、
前記基準クロックの第２周期の所定タイミングで前記特定信号をラッチし、所望周波数のパルス列を出力するパルス列出力手段と、
前記データ保持手段にてラッチ後のデータと前記第１の基準値とを比較し、「ラッチ後のデータ＞第１の基準値」が成立する場合に、オーバーフロー状態であると判断する第３の比較手段と、
オーバーフロー状態であると判断された場合に、前記基準クロックの第１周期の所定タイミングで、オーバーフロー防止信号を出力するオーバーフロー防止手段と、
を備えることを特徴とする可変周波数パルス発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所望の周波数のパルスを生成可能な可変周波数パルス発生装置に関するものである。
【０００２】
【従来の技術】
以下、従来の可変周波数パルス発生装置について説明する。従来の可変周波数パルス発生装置の一例としては、特開平１１−２２０３６４号公報に記載のものである。図１２は、上記公報に記載の可変周波数パルス発生装置の構成を示す図である。
【０００３】
図１２において、１００は従来の可変周波数パルス発生回路であり、１０１は第１の基準値Ｄ１を反転するビット反転器であり、１０２は反転器１０１出力とパルス数設定値Ｐｓとのいずれか一方を選択するデータセレクタであり、１０３は後述する第１のデータ保持回路１０４出力のθ１とデータセレクタ１０２出力とを加算するディジタル加算器であり、１０４は基準クロックｆｂのＴ２のタイミングでディジタル加算器１０３出力のθ２をラッチする第１のデータ保持回路であり、１０５は第１のデータ保持回路１０４出力のθ１と第１の基準値Ｄ１とを比較する第１のデータ比較器であり、１０６は第１のデータ保持回路１０４出力のθ１と第２の基準値Ｄ２とを比較する第２のデータ比較器であり、１０７は２つの比較結果に基づいて出力値（ＨｉｇｈまたはＬｏｗ）を判定するパルス発生回路であり、１０８はパルス発生回路１０７出力のｆｄを基準クロックｆｂのＴ３のタイミングでラッチしてパルス列ｆｏｕｔを出力する第２のデータ保持回路であり、１０９は第１のデータ比較器１０５の比較結果に基づいて基準クロックｆｂのＴ４に同期したオーバーフロー防止信号ｆｏｂを出力するオーバーフロー防止回路である。
【０００４】
なお、制御クロック周波数ｆｃは「ｆｂ／４」であり、第１の基準値Ｄ１は「ｆｃ×ｎ」であり、第２の基準値Ｄ２は「（ｆｃ／２）×ｎ」である。また、ｎ秒時間当りのパルス数設定値Ｐｓは「Ｖｐ×ｎ」であり、その値は「０≦Ｐｓ≦｛（ｆｃ／２）×ｎ｝」の範囲で１単位に設定可能である。ただし、ｎは出力パルスの最大周期であり、Ｖｐは速度設定値である。
【０００５】
ここで、従来の可変周波数パルス発生装置の動作について説明する。反転器１０１では、２６ビット表記された基準値Ｄ１のビット反転値を出力する。データセレクタ１０２では、Ｓ端子が０の場合（θ１≦Ｄ１）に、端子Ａのパルス数設定値Ｐｓ（２６ビット表記）を端子Ｙに出力し、Ｓ端子が１の場合（θ１＞Ｄ１）に、端子Ｂの基準値Ｄ１のビット反転値を端子Ｙに出力する。
【０００６】
ディジタル加算器１０３では、ＣＩＮ端子が０の場合（θ１≦Ｄ１）に、データセレクタ１０２出力のパルス数設定値Ｐｓと第１のデータ保持回路１０４出力のθ１とを加算し、ＣＩＮ端子が１の場合（θ１＞Ｄ１）に、データセレクタ１０２出力とＣＩＮ＝１との和である−（ｆｃ×ｎ）と第１のデータ保持回路１０４出力のθ１とを加算し、それぞれの場合について加算結果θ２（２６ビット表記）を出力する。第１のデータ保持回路１０４では、基準クロックｆｂのＴ２およびオーバーフロー防止信号ｆｏｂのタイミングで、上記加算結果θ２をラッチし、データθ１（２６ビット表記）を出力する。
【０００７】
第１のデータ比較器１０５では、第１のデータ保持回路１０４出力のθ１と第１の基準値Ｄ１とを比較する。そして、θ１＞Ｄ１の場合に、オーバーフロー信号として１を出力する。第２のデータ比較器１０６では、第１のデータ保持回路１０４出力のθ１と第２の基準値Ｄ２とを比較する。パルス発生回路１０７では、両方の比較結果を判定し、たとえば、両比較器による比較結果が０≦θ２＜Ｄ２（＝（ｆｃ／２）×ｎ）の場合に、判定結果ｆｄとして０を出力し、Ｄ２≦θ２＜Ｄ１（＝ｆｃ×ｎ）の場合に１を出力し、Ｄ１≦θ２の場合に０を出力する。第２のデータ保持回路１０８では、基準クロックｆｂのＴ３のタイミングで、上記判定結果ｆｄをラッチし、パルス列ｆｏｕｔを出力する。
【０００８】
オーバーフロー防止回路１０９では、基準クロックｆｂのＴ４のタイミングで上記第１のデータ比較器１０５出力のオーバーフロー信号を受け取り、オーバーフロー防止信号ｆｏｂを出力する。
【０００９】
図１３は、従来の可変周波数パルス発生装置の動作を示すタイミングチャートである。まず、速度変化タイミングΔｔが、基準クロックｆｂのＴ１のタイミングと速度の変化時期に同期して変化し、さらに、当該基準クロックｆｂのＴ１のタイミングで、加減速速度がラッチされる。なお、この動作は、図１２に記載の構成以外の部分で実行される。
【００１０】
つぎに、第１のデータ保持回路１０４では、基準クロックｆｂのＴ２のタイミングで、ディジタル加算器１０３出力のθ２をラッチする。つぎに、第２のデータ保持回路１０８では、基準クロックｆｂのＴ３のタイミングで、パルス発生回路１０７出力のｆｄをラッチし、パルス列ｆｏｕｔを出力する。
【００１１】
つぎに、オーバーフロー防止回路１０９では、基準クロックｆｂのＴ４のタイミングで、第１のデータ保持回路１０４出力のθ１に対してオーバーフロー防止処理を行う。すなわち、オーバーフローしている場合（θ１＞Ｄ１、かつｆｂ＝Ｈｉｇｈ）に、オーバーフロー防止信号ｆｏｂ（＝Ｈｉｇｈ）を出力する。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記、従来の可変周波数パルス発生装置においては、速度の設定からオーバーフロー防止処理を完了するまでに、すなわち、パルス列ｆｏｕｔ出力制御の１サイクルに、基準クロック４周期分の制御が必要となり、実際に所望周波数のパルス列を得るためには、８倍以上の周波数の基準クロックが必要になる（図１３参照）。そのため、従来の可変周波数パルス発生装置では、基準クロックの高速化に伴って、装置全体のノイズ、消費電流および発熱が大幅に増大する、という問題があった。
【００１３】
本発明は、上記に鑑みてなされたものであって、従来よりも、ノイズ、消費電流および発熱を削減可能な可変周波数パルス発生装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる可変周波数パルス発生装置にあっては、パルス列の出力制御の１サイクルを、基準クロックの２周期で実行する構成とし、たとえば、前記基準クロックによって規定された第１の基準値を反転する反転手段（後述する実施の形態の反転器１１に相当）と、オーバーフロー状態となった場合に、反転後の第１の基準値を選択し、それ以外の場合に、設定速度によって変化する所定の値を選択する選択手段（データセレクタ１２に相当）と、前記基準クロックの第２周期およびオーバーフロー防止信号の所定タイミングで現在の加算値である前段の出力をラッチするデータ保持手段（第１のデータ保持回路１４に相当）と、前記選択結果とラッチ後のデータとを加算する加算手段（ディジタル加算器１３に相当）と、前記加算結果と前記第１の基準値とを比較する第１の比較手段（第１のデータ比較器１５に相当）と、前記加算結果と「第１の基準値／２」となる第２の基準値とを比較する第２の比較手段（第２のデータ比較器１６に相当）と、「０≦加算結果＜第２の基準値」が成立するか、「第２の基準値≦加算結果＜第１の基準値」が成立するか、または「第１の基準値≦加算結果」が成立するか、を判定し、当該判定結果に応じた特定信号を出力する判定手段（パルス発生回路１７に相当）と、前記基準クロックの第２周期の所定タイミングで前記特定信号をラッチし、所望周波数のパルス列を出力するパルス列出力手段（第２のデータ保持回路１８に相当）と、前記データ保持手段にてラッチ後のデータと前記第１の基準値とを比較し、「ラッチ後のデータ≧第１の基準値」が成立する場合に、オーバーフロー状態であると判断する第３の比較手段（第３のデータ比較器１９に相当）と、オーバーフロー状態であると判断された場合に、前記基準クロックの第１周期の所定タイミングで、オーバーフロー防止信号を出力するオーバーフロー防止手段（オーバーフロー防止回路２０に相当）と、を備えることを特徴とする。
【００１５】
つぎの発明にかかる可変周波数パルス発生装置にあっては、パルス列の出力制御の１サイクルを、基準クロックの２周期で実行する構成とし、たとえば、設定速度によって変化する所定の値と前記基準クロックの第２周期の所定タイミングでラッチされたデータとを加算する加算手段（ディジタル加算器２１に相当）と、前記加算結果から前記基準クロックによって規定された第１の基準値を減算する減算手段（ディジタル減算器２２に相当）と、前記加算結果と前記第１の基準値とを比較し、「加算結果≧第１の基準値」が成立する場合に、オーバーフロー状態であると判断する第１の比較手段（第１のデータ比較器２５に相当）と、前記加算結果と「第１の基準値／２」となる第２の基準値とを比較する第２の比較手段（第２のデータ比較器２６に相当）と、オーバーフロー状態となった場合に前記減算結果を選択し、それ以外の場合に前記加算結果を選択する選択手段（データセレクタ２３に相当）と、前記基準クロックの第２周期の所定タイミングで前記選択結果をラッチするデータ保持手段（第１のデータ保持回路２４に相当）と、前記各比較結果に基づいて、「０≦加算結果＜第２の基準値」が成立するか、「第２の基準値≦加算結果＜第１の基準値」が成立するか、または「第１の基準値≦加算結果」が成立するか、を判定し、当該判定結果に応じた特定信号を出力する判定手段（パルス発生回路２７に相当）と、前記基準クロックの第２周期の所定タイミングで前記特定信号をラッチし、所望周波数のパルス列を出力するパルス列出力手段（第２のデータ保持回路２８に相当）と、を備えることを特徴とする。
【００１６】
つぎの発明にかかる可変周波数パルス発生装置にあっては、パルス列の出力制御の１サイクルを、基準クロックの２周期で実行する構成とし、たとえば、前記基準クロックによって規定された基準値を反転する反転手段と、オーバーフロー状態となった場合に、反転後の基準値を選択し、それ以外の場合に、設定速度によって変化する所定の値を選択する選択手段と、前記基準クロックの第２周期およびオーバーフロー防止信号の所定タイミングで現在の加算値である前段の出力をラッチするデータ保持手段と、前記選択結果とラッチ後のデータとを加算する加算手段と、前記加算結果と前記基準値とを比較する第１の比較手段と、「オーバーフローの回数が偶数」かつ「０≦加算結果＜基準値」が成立するか、「オーバーフローの回数が偶数」かつ「基準値≦加算結果」が成立するか、「オーバーフローの回数が奇数」かつ「０≦加算結果＜基準値」が成立するか、または「オーバーフローの回数が奇数」かつ「基準値≦加算結果」が成立するか、を判定し、当該判定結果に応じた特定信号を出力する判定手段（パルス発生回路１７ｃに相当）と、前記基準クロックの第２周期の所定タイミングで前記特定信号をラッチし、所望周波数のパルス列を出力するパルス列出力手段と、前記データ保持手段にてラッチ後のデータと前記基準値とを比較し、「ラッチ後のデータ≧基準値」が成立する場合に、オーバーフロー状態であると判断する第２の比較手段と、オーバーフロー状態であると判断された場合に、前記基準クロックの第１周期の所定タイミングで、オーバーフロー防止信号を出力するオーバーフロー防止手段と、を備えることを特徴とする。
【００１７】
つぎの発明にかかる可変周波数パルス発生装置にあっては、パルス列の出力制御の１サイクルを、基準クロックの２周期で実行する構成とし、たとえば、前記基準クロックによって規定された第１の基準値を反転する反転手段と、オーバーフロー状態となった場合に、反転後の第１の基準値を選択し、それ以外の場合に、設定速度によって変化する所定の値を選択する選択手段と、前記基準クロックの第２周期およびオーバーフロー防止信号の所定タイミングで現在の加算値である前段の出力をラッチするデータ保持手段と、前記選択結果とラッチ後のデータとを加算する加算手段と、前記加算結果と前記第１の基準値とを比較する第１の比較手段と、前記加算結果と「第１の基準値／２」となる第２の基準値とを比較する第２の比較手段と、「０≦加算結果＜第２の基準値」が成立するか、「第２の基準値≦加算結果＜第１の基準値」が成立するか、「第１の基準値≦加算結果＜（第２の基準値×３）」が成立するか、または「（第２の基準値×３）≦加算結果」が成立するか、を判定し、当該判定結果に応じた特定信号を出力する判定手段（パルス発生回路１７ｄに相当）と、前記基準クロックの第２周期の所定タイミングで前記特定信号をラッチし、所望周波数のパルス列を出力するパルス列出力手段と、前記データ保持手段にてラッチ後のデータと前記第１の基準値とを比較し、「ラッチ後のデータ＞第１の基準値」が成立する場合に、オーバーフロー状態であると判断する第３の比較手段（第３のデータ比較器１９ｄに相当）と、オーバーフロー状態であると判断された場合に、前記基準クロックの第１周期の所定タイミングで、オーバーフロー防止信号を出力するオーバーフロー防止手段と、を備えることを特徴とする。
【００１８】
【発明の実施の形態】
以下に、本発明にかかる可変周波数パルス発生装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１９】
実施の形態１．
図１は、本発明にかかる可変周波数パルス発生装置の実施の形態１の構成を示す図である。図１において、１ａは本実施の形態の可変周波数パルス発生回路であり、１１は第１の基準値Ｄ１を反転するビット反転器であり、１２は反転器１１出力とパルス数設定値Ｐｓとのいずれか一方を選択するデータセレクタであり、１３は後述する第１のデータ保持回路１４出力のθ１とデータセレクタ１２出力とを加算するディジタル加算器であり、１４は基準クロックｆｂのＴ２のタイミングでディジタル加算器１３出力のθ２をラッチする第１のデータ保持回路であり、１５はディジタル加算器１３出力のθ２と第１の基準値Ｄ１とを比較する第１のデータ比較器であり、１６はディジタル加算器１３出力のθ２と第２の基準値Ｄ２とを比較する第２のデータ比較器であり、１７は２つの比較結果に基づいて出力値（ＨｉｇｈまたはＬｏｗ）を判定するパルス発生回路であり、１８はパルス発生回路１７出力のｆｄを基準クロックｆｂのＴ２のタイミングでラッチしてパルス列ｆｏｕｔを出力する第２のデータ保持回路であり、１９は第１のデータ保持回路１４出力のθ１と第１の基準値Ｄ１とを比較する第３のデータ比較器であり、２０は第３のデータ比較器１９の比較結果に基づいてオーバーフロー防止信号ｆｏｂを出力するオーバーフロー防止回路である。
【００２０】
なお、本実施の形態において、制御クロック周波数ｆｃは「ｆｂ／２」であり、第１の基準値Ｄ１は「ｆｃ×ｎ」であり、第２の基準値Ｄ２は「（ｆｃ／２）×ｎ」である。また、ｎ秒時間当りのパルス数設定値Ｐｓは「Ｖｐ×ｎ」であり、その値は「０≦Ｐｓ≦｛（ｆｃ／２）×ｎ｝」の範囲で１単位に設定可能である。ただし、ｎは出力パルスの最大周期であり、Ｖｐは速度設定値である。
【００２１】
また、本実施の形態では、一例として、基準クロック周波数ｆｂをｆｂ＝３２ＭＨｚとし、出力パルスの最大周期ｎをｎ＝２秒として説明する。この場合、制御クロック周波数ｆｃはｆｃ＝ｆｂ／２＝３２ＭＨｚ／２＝１６ＭＨｚとなり、第１の基準値Ｄ１はＤ１＝ｆｃ×ｎ＝１６ＭＨｚ×２＝３２Ｍとなり、第２の基準Ｄ２はＤ２＝（ｆｃ／２）×ｎ＝（１６ＭＨｚ／２）×２＝１６Ｍとなり、ｎ秒時間当りのパルス数設定値（以降、パルス数設定値と呼ぶ）Ｐｓは０≦Ｐｓ≦１６ＭＨｚとなる。したがって、速度設定値Ｖｐは０≦Ｖｐ≦８ＭＨｚとなる。
【００２２】
ここで、上記本実施の形態の可変周波数パルス発生装置の動作について説明する。反転器１１では、２６ビット表記された基準値Ｄ１のビット反転値を出力する。データセレクタ１２では、Ｓ端子が０の場合（θ１＜Ｄ１）に、端子Ａのパルス数設定値Ｐｓ（２６ビット表記）を端子Ｙに出力し、Ｓ端子が１の場合（θ１≧Ｄ１）に、端子Ｂの基準値Ｄ１のビット反転値を端子Ｙに出力する。
【００２３】
ディジタル加算器１３では、ＣＩＮ端子が０の場合（θ１＜Ｄ１）に、データセレクタ１２出力のパルス数設定値Ｐｓと第１のデータ保持回路１４出力のθ１とを加算し、ＣＩＮ端子が１の場合（θ１≧Ｄ１）に、データセレクタ１２出力とＣＩＮ＝１との和である−（ｆｃ×ｎ）と第１のデータ保持回路１４出力のθ１とを加算し、それぞれの場合について加算結果θ２（２６ビット表記）を出力する。第１のデータ保持回路１４では、基準クロックｆｂのＴ２およびオーバーフロー防止信号ｆｏｂのタイミングで、上記加算結果θ２をラッチし、データθ１（２６ビット表記）を出力する。
【００２４】
第１のデータ比較器１５では、ディジタル加算器１３出力のθ２と第１の基準値Ｄ１とを比較する。第２のデータ比較器１６では、ディジタル加算器１３出力のθ２と第２の基準値Ｄ２とを比較する。パルス発生回路１７では、両方の比較結果を判定し、たとえば、両比較器による比較結果が０≦θ２＜Ｄ２（＝（ｆｃ／２）×ｎ）の場合に、判定結果ｆｄとして０を出力し、Ｄ２≦θ２＜Ｄ１（＝ｆｃ×ｎ）の場合に１を出力し、Ｄ１≦θ２の場合に０を出力する。第２のデータ保持回路１８では、基準クロックｆｂのＴ２のタイミングで、上記判定結果ｆｄをラッチし、パルス列ｆｏｕｔを出力する。
【００２５】
第３のデータ比較器１９では、第１のデータ保持回路１４出力のθ１と第１の基準値Ｄ１とを比較し、θ１＜Ｄ１の場合に０を出力し、θ１≧Ｄ１の場合に１を出力する。オーバーフロー防止回路２０では、基準クロックｆｂのＴ１のタイミングで上記第３のデータ比較器１９出力を受け取り、オーバーフロー防止信号ｆｏｂを出力する。
【００２６】
図２は、実施の形態１の可変周波数パルス発生装置の動作を示すタイミングチャートである。まず、速度変化タイミングΔｔが、基準クロックｆｂのＴ１のタイミングと速度の変化時期に同期して変化し、さらに、当該基準クロックｆｂのＴ１のタイミングで、加減速速度がラッチされる。なお、この動作は、図１に記載の構成以外の部分で実行される。
【００２７】
つぎに、第１のデータ保持回路１４では、基準クロックｆｂのＴ２のタイミングで、ディジタル加算器１３出力のθ２をラッチする。同時に、第２のデータ保持回路１８では、パルス発生回路１７出力のｆｄをラッチし、パルス列ｆｏｕｔを出力する。
【００２８】
つぎに、オーバーフロー防止回路２０では、基準クロックｆｂのＴ１のタイミングで、第１のデータ保持回路１４出力のθ１に対してオーバーフロー防止処理を行う。すなわち、オーバーフローしている場合（θ１≧Ｄ１、かつｆｂ＝Ｈｉｇｈ）に、オーバーフロー防止信号ｆｏｂ（＝Ｈｉｇｈ）を出力する。なお、本実施の形態では、上記処理を、基準クロックｆｂのＴ１およびＴ２のタイミングで繰り返し実行する。
【００２９】
図３は、実施の形態１の可変周波数パルス発生装置を動作させた場合の各部の出力結果を示す図である。なお、ここでは、基準クロックをｆｂ＝３２ＭＨｚとし、出力パルスの最大周期をｎ＝２秒とし、パルス数設定値をＰｓ＝８→１６ＭＨｚとし（すなわち、速度設定値Ｖｐを４→８ＭＨｚとし）た場合を想定する。したがって、制御クロック周波数はｆｃ＝１６ＭＨｚとなり、第１の基準値はＤ１＝３２Ｍとなり、第２の基準値はＤ２＝１６Ｍとなる。
【００３０】
図３において、たとえば、経過時間０秒（初期状態：０／３２ＭＨｚ）の時点では、パルス数設定値Ｐｓ（Ｖｐ×ｎ），第１のデータ保持回路１４の出力値θ１，オーバーフロー信号，ディジタル加算器１３の出力値θ２，ｆｄの値，ｆｏｕｔの値，がいずれも０（初期値）である。
【００３１】
経過時間１／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓがＶｐ×ｎ＝４ＭＨｚ×２＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間０秒）の出力値θ１（＝０）を保持する。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝０＋８ＭＨｚ＝８ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、０≦θ２＜Ｄ２であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔの値を保持し、ｆｏｕｔ＝０となる。
【００３２】
経過時間２／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間１／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝８ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝０）の値をラッチし、ｆｏｕｔ＝０となる。
【００３３】
経過時間３／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間２／３２ＭＨｚ）の出力値θ１（＝８ＭＨｚ）を保持する。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝０）の値を保持し、ｆｏｕｔ＝０となる。
【００３４】
経過時間４／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間３／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝１６ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝１６ＭＨｚ＋８ＭＨｚ＝２４ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【００３５】
経過時間５／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間４／３２ＭＨｚ）の出力値θ１（＝１６ＭＨｚ）を保持する。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝１６ＭＨｚ＋８ＭＨｚ＝２４ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝１）の値を保持し、ｆｏｕｔ＝１となる。
【００３６】
経過時間６／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間５／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝２４ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝２４ＭＨｚ＋８ＭＨｚ＝３２ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、Ｄ１≦θ２であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【００３７】
経過時間７／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間６／３２ＭＨｚ）の出力値θ１（＝２４ＭＨｚ）を保持する。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝２４ＭＨｚ＋８ＭＨｚ＝３２ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、Ｄ１≦θ２であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝１）の値を保持し、ｆｏｕｔ＝１となる。
【００３８】
経過時間８／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間７／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝３２ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として１（θ１≧Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が１であるため、θ２＝θ１−Ｄ１＝３２ＭＨｚ−３２ＭＨｚ＝０ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、０≦θ２＜Ｄ２であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝０）の値をラッチし、ｆｏｕｔ＝０となる。
【００３９】
経過時間９／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓをＶｐ×ｎ＝１６ＭＨｚに変更し、第１のデータ保持回路１４の出力値θ１は、直前（経過時間８／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝０ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝０ＭＨｚ＋１６ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝０）の値を保持し、ｆｏｕｔ＝０となる。
【００４０】
経過時間１０／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝１６ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間９／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝１６ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝１６ＭＨｚ＋１６ＭＨｚ＝３２ＭＨｚとなる。また、パルス発生回路１７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【００４１】
以降、本実施の形態においては、経過時間１１／３２ＭＨｚ，経過時間１２／３２ＭＨｚ，…についても上記と同様に動作し、図３に示すような出力が得られる。
【００４２】
図４は、実施の形態１の可変周波数パルス発生装置の出力波形を示す図である。上記可変周波数パルス発生装置では、経過時間０〜８［３１．２５ｎｓ単位］の間、すなわち、３１．２５×８＝２５０ｎｓの間、速度設定値がＶｐ＝４ＭＨｚであり、出力パルスｆｏｕｔも４ＭＨｚとなっており、速度設定値Ｖｐどおりのパルスが出力されていることがわかる。一方、経過時間８〜１６［３１．２５ｎｓ単位］の間、すなわち、３１．２５×８＝２５０ｎｓの間は、速度設定値Ｖｐ＝８ＭＨｚであり、出力パルスｆｏｕｔも８ＭＨｚとなっており、ここでも、速度設定値Ｖｐどおりのパルスが出力されていることがわかる。このように、本実施の形態の可変周波数パルス発生装置では、速度設定値の変化に対応して出力パルスも変化する。
【００４３】
このように、本実施の形態においては、第１のデータ保持回路１４に保持される前のディジタル加算器１３の出力θ２と第１の基準値Ｄ１および第２の基準値Ｄ２とをそれぞれ第１のデータ比較器１５および第２のデータ比較器１６で比較することで、パルス列ｆｏｕｔ出力制御の１サイクルを、基準クロックの４周期（Ｔ１〜Ｔ４）から２周期（Ｔ１〜Ｔ２）に変更した。また、第１のデータ保持回路１４の出力θ１と第１の基準値Ｄ１とを第３のデータ比較器１９で比較することで、オーバーフロー信号のラッチタイミングを基準クロックｆｂのＴ４からＴ１に変更した。これにより、制御サイクルを短縮できるため、従来技術と比較して、ノイズ、消費電流および発熱を低減することができる。
【００４４】
実施の形態２．
図５は、本発明にかかる可変周波数パルス発生装置の実施の形態２の構成を示す図である。図５において、１ｂは本実施の形態の可変周波数パルス発生回路であり、２１は後述する第１のデータ保持回路２４出力のθ１とパルス数設定値Ｐｓとを加算するディジタル加算器であり、２２はディジタル加算器２１出力のθ２から第１の基準値Ｄ１を減算するディジタル減算器であり、２３はディジタル加算器２１出力のθ２とディジタル減算器２２出力のθ３とのいずれか一方を選択するデータセレクタであり、２４はデータセレクタ２３の出力を基準クロックｆｂのＴ２のタイミングでラッチする第１のデータ保持回路であり、２５はディジタル加算器２１出力のθ２と第１の基準値Ｄ１とを比較する第１のデータ比較器であり、２６はディジタル加算器２１出力のθ２と第２の基準値Ｄ２とを比較する第２のデータ比較器であり、２７は２つの比較結果に基づいて出力値（ＨｉｇｈまたはＬｏｗ）を判定するパルス発生回路であり、２８はパルス発生回路２７出力のｆｄを基準クロックｆｂのＴ２のタイミングでラッチしてパルス列ｆｏｕｔを出力する第２のデータ保持回路である。
【００４５】
なお、本実施の形態において、制御クロック周波数ｆｃは「ｆｂ／２」であり、第１の基準値Ｄ１は「ｆｃ×ｎ」であり、第２の基準値Ｄ２は「（ｆｃ／２）×ｎ」である。また、ｎ秒時間当りのパルス数設定値Ｐｓは「Ｖｐ×ｎ」であり、その値は「０≦Ｐｓ≦｛（ｆｃ／２）×ｎ｝」の範囲で１単位に設定可能である。ただし、ｎは出力パルスの最大周期であり、Ｖｐは速度設定値である。
【００４６】
また、本実施の形態では、一例として、基準クロック周波数ｆｂをｆｂ＝３２ＭＨｚとし、出力パルスの最大周期ｎをｎ＝２秒として説明する。この場合、制御クロック周波数ｆｃはｆｃ＝ｆｂ／２＝３２ＭＨｚ／２＝１６ＭＨｚとなり、第１の基準値Ｄ１はＤ１＝ｆｃ×ｎ＝１６ＭＨｚ×２＝３２Ｍとなり、第２の基準Ｄ２はＤ２＝（ｆｃ／２）×ｎ＝（１６ＭＨｚ／２）×２＝１６Ｍとなり、ｎ秒時間当りのパルス数設定値（以降、パルス数設定値と呼ぶ）Ｐｓは０≦Ｐｓ≦１６ＭＨｚとなる。したがって、速度設定値Ｖｐは０≦Ｖｐ≦８ＭＨｚとなる。
【００４７】
ここで、上記本実施の形態の可変周波数パルス発生装置の動作について説明する。ディジタル加算器２１では、パルス数設定値Ｐｓ（２６ビット表記）と第１のデータ保持回路２４出力のθ１（２６ビット表記）とを加算し、加算結果θ２（２６ビット表記）を出力する。ただし、０≦θ２＜（（ｆｃ／２）×ｎ＋ｆｃ×ｎ）となる。ディジタル減算器２２では、ディジタル加算器２１の出力θ２から第１の基準値Ｄ１を減算し、減算結果θ３（２６ビット表記）を出力する。ただし、−（ｆｃ×ｎ）≦θ３＜（（ｆｃ／２）×ｎ）となる。
【００４８】
データセレクタ２３では、Ｓ端子が１の場合（θ２＜Ｄ１）に、端子Ｂのデータθ２を端子Ｙに出力し、Ｓ端子が０の場合（θ２≧Ｄ１）に、端子Ａのデータθ３を端子Ｙに出力する。第１のデータ保持回路２４では、基準クロックｆｂのＴ２のタイミングで、データセレクタ２３出力をラッチし、データθ１（２６ビット表記）を出力する。ただし、０≦θ１＜（ｆｃ×ｎ）となる。
【００４９】
第１のデータ比較器２５では、ディジタル加算器２１出力のθ２と第１の基準値Ｄ１とを比較する。第２のデータ比較器２６では、ディジタル加算器２１出力のθ２と第２の基準値Ｄ２とを比較する。パルス発生回路２７では、両方の比較結果を判定し、たとえば、両比較器による比較結果が０≦θ２＜Ｄ２（＝（ｆｃ／２）×ｎ）の場合に、判定結果ｆｄとして０を出力し、Ｄ２≦θ２＜Ｄ１（＝ｆｃ×ｎ）の場合に１を出力し、Ｄ１≦θ２の場合に０を出力する。第２のデータ保持回路２８では、基準クロックｆｂのＴ２のタイミングで、上記判定結果ｆｄをラッチし、パルス列ｆｏｕｔを出力する。
【００５０】
図６は、実施の形態２の可変周波数パルス発生装置の動作を示すタイミングチャートである。まず、速度変化タイミングΔｔが、基準クロックｆｂのＴ１のタイミングと速度の変化時期に同期して変化し、さらに、当該基準クロックｆｂのＴ１のタイミングで、加減速速度がラッチされる。なお、この動作は、図５に記載の構成以外の部分で実行される。
【００５１】
つぎに、第１のデータ保持回路２４では、基準クロックｆｂのＴ２のタイミングで、データセレクタ２３の出力をラッチする。同時に、第２のデータ保持回路２８では、パルス発生回路２７出力のｆｄをラッチし、パルス列ｆｏｕｔを出力する。
【００５２】
図７は、実施の形態２の可変周波数パルス発生装置を動作させた場合の各部の出力結果を示す図である。なお、ここでは、基準クロックをｆｂ＝３２ＭＨｚとし、出力パルスの最大周期をｎ＝２秒とし、パルス数設定値をＰｓ＝８→１６ＭＨｚとし（すなわち、速度設定値Ｖｐを４→８ＭＨｚとし）た場合を想定する。したがって、制御クロック周波数はｆｃ＝１６ＭＨｚとなり、第１の基準値はＤ１＝３２Ｍとなり、第２の基準値はＤ２＝１６Ｍとなる。
【００５３】
図７において、たとえば、経過時間０秒（初期状態：０／３２ＭＨｚ）の時点では、パルス数設定値Ｐｓ（Ｖｐ×ｎ），第１のデータ保持回路２４の出力値θ１，ディジタル加算器２１の出力値θ２，ディジタル減算器２２の出力値θ３，Ｐｉｎの値，ｆｄの値，ｆｏｕｔの値，がいずれも０（初期値）である。
【００５４】
経過時間１／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓがＶｐ×ｎ＝４ＭＨｚ×２＝８ＭＨｚであり、第１のデータ保持回路２４は、前（経過時間０秒）の出力値θ１（＝０）を保持する。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝０＋８ＭＨｚ＝８ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝８ＭＨｚ−３２ＭＨｚ＝−２４ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ２となる。また、パルス発生回路２７の出力値ｆｄは、０≦θ２＜Ｄ２であるため、ｆｄ＝０となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、前のｆｏｕｔの値を保持し、ｆｏｕｔ＝０となる。
【００５５】
経過時間２／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路２４の出力値θ１は、直前（経過時間１／３２ＭＨｚ）の出力値Ｐｉｎ＝θ２をラッチし、θ１＝８ＭＨｚとなる。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝１６ＭＨｚ−３２ＭＨｚ＝−１６ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ２となる。また、パルス発生回路２７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、直前のｆｄ（＝０）の値をラッチし、ｆｏｕｔ＝０となる。
【００５６】
経過時間３／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓがＶｐ×ｎ＝４ＭＨｚ×２＝８ＭＨｚであり、第１のデータ保持回路２４は、前（経過時間２／３２ＭＨｚ）の出力値θ１（＝８ＭＨｚ）を保持する。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝１６ＭＨｚ−３２ＭＨｚ＝−１６ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ２となる。また、パルス発生回路２７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、前のｆｏｕｔの値を保持し、ｆｏｕｔ＝０となる。
【００５７】
経過時間４／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路２４の出力値θ１は、直前（経過時間３／３２ＭＨｚ）の出力値Ｐｉｎ＝θ２をラッチし、θ１＝１６ＭＨｚとなる。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝１６ＭＨｚ＋８ＭＨｚ＝２４ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝２４ＭＨｚ−３２ＭＨｚ＝−８ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ２となる。また、パルス発生回路２７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【００５８】
経過時間５／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓがＶｐ×ｎ＝４ＭＨｚ×２＝８ＭＨｚであり、第１のデータ保持回路２４は、前（経過時間４／３２ＭＨｚ）の出力値θ１（＝１６ＭＨｚ）を保持する。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝１６ＭＨｚ＋８ＭＨｚ＝２４ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝２４ＭＨｚ−３２ＭＨｚ＝−８ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ２となる。また、パルス発生回路２７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、前のｆｏｕｔの値を保持し、ｆｏｕｔ＝１となる。
【００５９】
経過時間６／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路２４の出力値θ１は、直前（経過時間５／３２ＭＨｚ）の出力値Ｐｉｎ＝θ２をラッチし、θ１＝２４ＭＨｚとなる。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝２４ＭＨｚ＋８ＭＨｚ＝３２ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝３２ＭＨｚ−３２ＭＨｚ＝０ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ３となる。また、パルス発生回路２７の出力値ｆｄは、Ｄ１≦θ２であるため、ｆｄ＝０となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【００６０】
経過時間７／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓがＶｐ×ｎ＝４ＭＨｚ×２＝８ＭＨｚであり、第１のデータ保持回路２４は、前（経過時間６／３２ＭＨｚ）の出力値θ１（＝２４ＭＨｚ）を保持する。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝２４ＭＨｚ＋８ＭＨｚ＝３２ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝３２ＭＨｚ−３２ＭＨｚ＝０ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ３となる。また、パルス発生回路２７の出力値ｆｄは、Ｄ１≦θ２であるため、ｆｄ＝０となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、前のｆｏｕｔの値を保持し、ｆｏｕｔ＝１となる。
【００６１】
経過時間８／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路２４の出力値θ１は、直前（経過時間７／３２ＭＨｚ）の出力値Ｐｉｎ＝θ３をラッチし、θ１＝０ＭＨｚとなる。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝０ＭＨｚ＋８ＭＨｚ＝８ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝８ＭＨｚ−３２ＭＨｚ＝−２４ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ２となる。また、パルス発生回路２７の出力値ｆｄは、０≦θ２＜Ｄ２であるため、ｆｄ＝０となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、直前のｆｄ（＝０）の値をラッチし、ｆｏｕｔ＝０となる。
【００６２】
経過時間９／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓをＶｐ×ｎ＝１６ＭＨｚに変更し、第１のデータ保持回路２４は、前（経過時間８／３２ＭＨｚ）の出力値θ１（＝０ＭＨｚ）を保持する。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝０ＭＨｚ＋１６ＭＨｚ＝１６ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝１６ＭＨｚ−３２ＭＨｚ＝−１６ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ２となる。また、パルス発生回路２７の出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、前のｆｏｕｔの値を保持し、ｆｏｕｔ＝０となる。
【００６３】
経過時間１０／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝１６ＭＨｚであり、第１のデータ保持回路２４の出力値θ１は、直前（経過時間９／３２ＭＨｚ）の出力値Ｐｉｎ＝θ２をラッチし、θ１＝１６ＭＨｚとなる。また、ディジタル加算器２１の出力値θ２は、θ２＝θ１＋Ｐｓ＝１６ＭＨｚ＋１６ＭＨｚ＝３２ＭＨｚとなり、ディジタル減算器２２の出力値θ３は、θ３＝θ２−Ｄ１＝３２ＭＨｚ−３２ＭＨｚ＝０ＭＨｚとなり、このとき、データセレクタ２３の出力Ｐｉｎはθ３となる。また、パルス発生回路２７の出力値ｆｄは、Ｄ１≦θ２であるため、ｆｄ＝０となり、第２のデータ保持回路２８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【００６４】
以降、本実施の形態においては、経過時間１１／３２ＭＨｚ，経過時間１２／３２ＭＨｚ，…についても上記と同様に動作し、図７に示すような出力が得られる。なお、実施の形態２の可変周波数パルス発生装置の出力波形については、先に説明した図４と同様に、速度設定値の変化に対応して変化する。
【００６５】
このように、本実施の形態においては、第１のデータ保持回路２４に保持される前のディジタル加算器２１の出力θ２と第１の基準値Ｄ１および第２の基準値Ｄ２とをそれぞれ第１のデータ比較器２５および第２のデータ比較器２６で比較することで、パルス列ｆｏｕｔ出力制御の１サイクルを、基準クロックの４周期（Ｔ１〜Ｔ４）から２周期（Ｔ１〜Ｔ２）に変更した。また、ディジタル減算器２２がディジタル加算器２１の出力値θ２から第１の基準値Ｄ１を減算し、第１のデータ比較器２５による比較結果がθ２≧Ｄ１を満たす場合に、データセレクタ２３が減算結果であるθ３を選択／出力することで、ディジタル加算器２１のオーバーフローを防止した。これにより、制御サイクルを短縮できるため、従来技術と比較して、ノイズ、消費電流および発熱を低減することができる。
【００６６】
実施の形態３．
図８は、本発明にかかる可変周波数パルス発生装置の実施の形態３の構成を示す図である。なお、先に説明した実施の形態１と同様の構成については同一の符号を付してその説明を省略する。ここでは、実施の形態１と異なる動作についてのみ説明する。
【００６７】
図８において、１ｃは本実施の形態の可変周波数パルス発生回路であり、１７ｃは第２のデータ比較器１６の比較結果に基づいて出力値（ＨｉｇｈまたはＬｏｗ）を判定するパルス発生回路である。なお、実施の形態１と同様に、制御クロック周波数ｆｃは「ｆｂ／２」であり、第２の基準値Ｄ２は「（ｆｃ／２）×ｎ」である。また、本実施の形態では、一例として、基準クロック周波数ｆｂをｆｂ＝３２ＭＨｚとし、出力パルスの最大周期ｎをｎ＝２秒として説明する。
【００６８】
ここで、上記本実施の形態の可変周波数パルス発生装置の動作について説明する。反転器１１では、２５ビット表記された基準値Ｄ２のビット反転値を出力する。データセレクタ１２では、Ｓ端子が０の場合（θ１＜Ｄ２）に、端子Ａのパルス数設定値Ｐｓ（２５ビット表記）を端子Ｙに出力し、Ｓ端子が１の場合（θ１≧Ｄ２）に、端子Ｂの基準値Ｄ２のビット反転値を端子Ｙに出力する。
【００６９】
ディジタル加算器１３では、ＣＩＮ端子が０の場合（θ１＜Ｄ２）に、データセレクタ１２出力のパルス数設定値Ｐｓと第１のデータ保持回路１４出力のθ１とを加算し、ＣＩＮ端子が１の場合（θ１≧Ｄ２）に、データセレクタ１２出力とＣＩＮ＝１との和である−（（ｆｃ／２）×ｎ）と第１のデータ保持回路１４出力のθ１とを加算し、それぞれの場合について加算結果θ２（２５ビット表記）を出力する。第１のデータ保持回路１４では、基準クロックｆｂのＴ２およびオーバーフロー防止信号ｆｏｂのタイミングで、上記加算結果θ２をラッチし、データθ１（２５ビット表記）を出力する。
【００７０】
第２のデータ比較器１６では、ディジタル加算器１３出力のθ２と第２の基準値Ｄ２とを比較する。パルス発生回路１７ｃでは、第２のデータ比較器１６の比較結果を判定し、たとえば、比較結果が０≦θ２＜Ｄ２（＝（ｆｃ／２）×ｎ）でかつオーバーフローが偶数回の場合に判定結果ｆｄとして０を出力し、Ｄ２≦θ２かつオーバーフローが偶数回の場合に１を出力し、０≦θ２＜Ｄ２（＝（ｆｃ／２）×ｎ）かつオーバーフローが奇数回の場合に１を出力し、Ｄ２≦θ２かつオーバーフローが奇数回の場合に０を出力する。第２のデータ保持回路１８では、基準クロックｆｂのＴ２のタイミングで、上記判定結果ｆｄをラッチし、パルス列ｆｏｕｔを出力する。
【００７１】
第３のデータ比較器１９では、第１のデータ保持回路１４出力のθ１と第２の基準値Ｄ２とを比較し、θ１＜Ｄ２の場合に０を出力し、θ１≧Ｄ２の場合に１を出力する。オーバーフロー防止回路２０では、基準クロックｆｂのＴ１のタイミングで上記第３のデータ比較器１９出力を受け取り、オーバーフロー防止信号ｆｏｂを出力する。
【００７２】
なお、実施の形態３の可変周波数パルス発生装置のラッチタイミングについては、先に説明した図２と同様であるためその説明を省略する。
【００７３】
図９は、実施の形態３の可変周波数パルス発生装置を動作させた場合の各部の出力結果を示す図である。なお、ここでは、基準クロックをｆｂ＝３２ＭＨｚとし、出力パルスの最大周期をｎ＝２秒とし、パルス数設定値をＰｓ＝８→１６ＭＨｚとし（すなわち、速度設定値Ｖｐを４→８ＭＨｚとし）た場合を想定する。したがって、制御クロック周波数はｆｃ＝１６Ｍとなり、第２の基準値はＤ２＝１６Ｍとなる。
【００７４】
図９において、たとえば、経過時間０秒（初期状態：０／３２ＭＨｚ）の時点では、パルス数設定値Ｐｓ（Ｖｐ×ｎ），第１のデータ保持回路１４の出力値θ１，オーバーフロー信号，ディジタル加算器１３の出力値θ２，ｆｄの値，ｆｏｕｔの値，がいずれも０（初期値）である。
【００７５】
経過時間１／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓがＶｐ×ｎ＝４ＭＨｚ×２＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間０秒）の出力値θ１（＝０）を保持する。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝０＋８ＭＨｚ＝８ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が０（０は偶数とする）かつ０≦θ２＜Ｄ２であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔの値を保持し、ｆｏｕｔ＝０となる。
【００７６】
経過時間２／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間１／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝８ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が０かつＤ２≦θ２であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝０）の値をラッチし、ｆｏｕｔ＝０となる。
【００７７】
経過時間３／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間２／３２ＭＨｚ）の出力値θ１（＝８ＭＨｚ）を保持する。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が０かつＤ２≦θ２であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝０）の値を保持し、ｆｏｕｔ＝０となる。
【００７８】
経過時間４／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間３／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝１６ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として１（θ１≧Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が１であるため、θ２＝θ１−Ｄ２＝１６ＭＨｚ−１６ＭＨｚ＝０ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が１かつ０≦θ２＜Ｄ２であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【００７９】
経過時間５／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間４／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝０ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝０ＭＨｚ＋８ＭＨｚ＝８ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が１かつ０≦θ２＜Ｄ２であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝１）の値を保持し、ｆｏｕｔ＝１となる。
【００８０】
経過時間６／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間５／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝８ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が１かつＤ２≦θ２であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【００８１】
経過時間７／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間６／３２ＭＨｚ）の出力値θ１（＝８ＭＨｚ）を保持する。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が１かつＤ２≦θ２であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝１）の値を保持し、ｆｏｕｔ＝１となる。
【００８２】
経過時間８／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間７／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝１６ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として１（θ１≧Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が１であるため、θ２＝θ１−Ｄ２＝１６ＭＨｚ−１６ＭＨｚ＝０ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が２かつ０≦θ２＜Ｄ２であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝０）の値をラッチし、ｆｏｕｔ＝０となる。
【００８３】
経過時間９／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓをＶｐ×ｎ＝１６ＭＨｚに変更し、第１のデータ保持回路１４の出力値θ１は、直前（経過時間８／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝０ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として０（θ１＜Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝０ＭＨｚ＋１６ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が２かつＤ２≦θ２であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝０）の値を保持し、ｆｏｕｔ＝０となる。
【００８４】
経過時間１０／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝１６ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間９／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝１６ＭＨｚとなる。また、第３のデータ比較器１９では、オーバーフロー信号として１（θ１≧Ｄ２）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が１であるため、θ２＝θ１−Ｄ２＝１６ＭＨｚ−１６ＭＨｚ＝０ＭＨｚとなる。また、パルス発生回路１７ｃの出力値ｆｄは、オーバーフロー回数が３かつ０≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【００８５】
以降、本実施の形態においては、経過時間１１／３２ＭＨｚ，経過時間１２／３２ＭＨｚ，…についても上記と同様に動作し、図９に示すような出力が得られる。なお、実施の形態３の可変周波数パルス発生装置の出力波形については、先に説明した図４と同様に、速度設定値の変化に対応して変化する。
【００８６】
このように、本実施の形態においては、第１のデータ保持回路１４に保持される前のディジタル加算器１３の出力θ２と第２の基準値Ｄ２とを第２のデータ比較器１６で比較することで、パルス列ｆｏｕｔ出力制御の１サイクルを、基準クロックの４周期（Ｔ１〜Ｔ４）から２周期（Ｔ１〜Ｔ２）に変更した。また、第１のデータ保持回路１４の出力θ１と第２の基準値Ｄ２とを第３のデータ比較器１９で比較することで、オーバーフロー信号のラッチタイミングを基準クロックｆｂのＴ４からＴ１に変更した。これにより、制御サイクルを短縮できるため、従来技術と比較して、ノイズ、消費電流および発熱を低減することができる。
【００８７】
また、本実施の形態においては、オーバーフロー回数が偶数回か奇数回かを判定し、当該判定結果と第２のデータ比較器１６による比較結果に基づいてパルスを発生することとした。これにより、前述の実施の形態１よりもゲート数を削減できる。
【００８８】
実施の形態４．
図１０は、本発明にかかる可変周波数パルス発生装置の実施の形態４の構成を示す図である。なお、先に説明した実施の形態１と同様の構成については同一の符号を付してその説明を省略する。ここでは、実施の形態１と異なる動作についてのみ説明する。
【００８９】
図１０において、１ｄは本実施の形態の可変周波数パルス発生回路であり、１７ｄは２つの比較結果に基づいて出力値（ＨｉｇｈまたはＬｏｗ）を判定するパルス発生回路であり、１９ｄは第１のデータ保持回路１４出力のθ１と第１の基準値Ｄ１とを比較する第３のデータ比較器である。なお、本実施の形態では、一例として、基準クロック周波数ｆｂをｆｂ＝３２ＭＨｚとし、出力パルスの最大周期ｎをｎ＝２秒として説明する。
【００９０】
ここで、上記本実施の形態の可変周波数パルス発生装置の動作について説明する。データセレクタ１２では、Ｓ端子が０の場合（θ１≦Ｄ１）に、端子Ａのパルス数設定値Ｐｓ（２６ビット表記）を端子Ｙに出力し、Ｓ端子が１の場合（θ１＞Ｄ１）に、端子Ｂの基準値Ｄ１のビット反転値を端子Ｙに出力する。
【００９１】
ディジタル加算器１３では、ＣＩＮ端子が０の場合（θ１≦Ｄ１）に、データセレクタ１２出力のパルス数設定値Ｐｓと第１のデータ保持回路１４出力のθ１とを加算し、ＣＩＮ端子が１の場合（θ１＞Ｄ１）に、データセレクタ１２出力とＣＩＮ＝１との和である−（ｆｃ×ｎ）と第１のデータ保持回路１４出力のθ１とを加算し、それぞれの場合について加算結果θ２（２６ビット表記）を出力する。
【００９２】
パルス発生回路１７ｄでは、第１および第２のデータ比較器の比較結果を判定し、たとえば、両比較器による比較結果が０≦θ２＜Ｄ２（＝（ｆｃ／２）×ｎ）の場合に判定結果ｆｄとして０を出力し、Ｄ２≦θ２＜Ｄ１（＝ｆｃ×ｎ）の場合に１を出力し、Ｄ１≦θ２＜（Ｄ２×３）の場合に０を出力し、（Ｄ２×３）≦θ２の場合に１を出力する。
【００９３】
第３のデータ比較器１９ｄでは、第１のデータ保持回路１４出力のθ１と第１の基準値Ｄ１とを比較し、θ１≦Ｄ１の場合に０を出力し、θ１＞Ｄ１の場合に１を出力する。
【００９４】
なお、実施の形態４の可変周波数パルス発生装置のラッチタイミングについては、先に説明した図２と同様であるためその説明を省略する。
【００９５】
図１１は、実施の形態４の可変周波数パルス発生装置を動作させた場合の各部の出力結果を示す図である。なお、ここでは、基準クロックをｆｂ＝３２ＭＨｚとし、出力パルスの最大周期をｎ＝２秒とし、パルス数設定値をＰｓ＝８→１６ＭＨｚとし（すなわち、速度設定値Ｖｐを４→８ＭＨｚとし）た場合を想定する。したがって、制御クロック周波数はｆｃ＝１６ＭＨｚとなり、第１の基準値はＤ１＝３２ＭＨｚとなり、第２の基準値はＤ２＝１６ＭＨｚとなる。
【００９６】
図１１において、たとえば、経過時間０秒（初期状態：０／３２ＭＨｚ）の時点では、パルス数設定値Ｐｓ（Ｖｐ×ｎ），第１のデータ保持回路１４の出力値θ１，オーバーフロー信号，ディジタル加算器１３の出力値θ２，ｆｄの値，ｆｏｕｔの値，がいずれも０（初期値）である。
【００９７】
経過時間１／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓがＶｐ×ｎ＝４ＭＨｚ×２＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間０秒）の出力値θ１（＝０）を保持する。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として０（θ１≦Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝０＋８ＭＨｚ＝８ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、０≦θ２＜Ｄ２であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔの値を保持し、ｆｏｕｔ＝０となる。
【００９８】
経過時間２／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間１／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝８ＭＨｚとなる。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として０（θ１≦Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝０）の値をラッチし、ｆｏｕｔ＝０となる。
【００９９】
経過時間３／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間２／３２ＭＨｚ）の出力値θ１（＝８ＭＨｚ）を保持する。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として０（θ１≦Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝８ＭＨｚ＋８ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝０）の値を保持し、ｆｏｕｔ＝０となる。
【０１００】
経過時間４／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間３／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝１６ＭＨｚとなる。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として０（θ１≦Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝１６ＭＨｚ＋８ＭＨｚ＝２４ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【０１０１】
経過時間５／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間４／３２ＭＨｚ）の出力値θ１（＝１６ＭＨｚ）を保持する。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として０（θ１≦Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝１６ＭＨｚ＋８ＭＨｚ＝２４ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝１）の値を保持し、ｆｏｕｔ＝１となる。
【０１０２】
経過時間６／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間５／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝２４ＭＨｚとなる。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として０（θ１≦Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝２４ＭＨｚ＋８ＭＨｚ＝３２ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、Ｄ１≦θ２＜（Ｄ２×３）であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【０１０３】
経過時間７／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４は、前（経過時間６／３２ＭＨｚ）の出力値θ１（＝２４ＭＨｚ）を保持する。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として０（θ１≦Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝２４ＭＨｚ＋８ＭＨｚ＝３２ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、Ｄ１≦θ２＜（Ｄ２×３）であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝１）の値を保持し、ｆｏｕｔ＝１となる。
【０１０４】
経過時間８／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝８ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間７／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝３２ＭＨｚとなる。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として０（θ１≦Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が１であるため、θ２＝θ１＋Ｐｓ＝３２ＭＨｚ＋８ＭＨｚ＝４０ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、Ｄ１≦θ２＜（Ｄ２×３）であるため、ｆｄ＝０となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝０）の値をラッチし、ｆｏｕｔ＝０となる。
【０１０５】
経過時間９／３２ＭＨｚ（ｆｂのＴ１のタイミング）では、パルス数設定値ＰｓをＶｐ×ｎ＝１６ＭＨｚに変更し、第１のデータ保持回路１４は、前（経過時間８／３２ＭＨｚ）の出力値θ１（＝３２ＭＨｚ）を保持する。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として０（θ１≦Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が０であるため、θ２＝θ１＋Ｐｓ＝３２ＭＨｚ＋１６ＭＨｚ＝４８ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、（Ｄ２×３）≦θ２であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、前のｆｏｕｔ（＝０）の値を保持し、ｆｏｕｔ＝０となる。
【０１０６】
経過時間１０／３２ＭＨｚ（ｆｂのＴ２のタイミング）では、パルス数設定値Ｐｓが前の経過時間と同様にＶｐ×ｎ＝１６ＭＨｚであり、第１のデータ保持回路１４の出力値θ１は、直前（経過時間９／３２ＭＨｚ）の出力値θ２をラッチし、θ１＝４８ＭＨｚとなる。また、第３のデータ比較器１９ｄでは、オーバーフロー信号として１（θ１＞Ｄ１）を出力し、ディジタル加算器１３の出力値θ２は、オーバーフロー信号が１であるため、θ２＝θ１−Ｄ１＝４８ＭＨｚ−３２ＭＨｚ＝１６ＭＨｚとなる。また、パルス発生回路１７ｄの出力値ｆｄは、Ｄ２≦θ２＜Ｄ１であるため、ｆｄ＝１となり、第２のデータ保持回路１８の出力値ｆｏｕｔは、直前のｆｄ（＝１）の値をラッチし、ｆｏｕｔ＝１となる。
【０１０７】
以降、本実施の形態においては、経過時間１１／３２ＭＨｚ，経過時間１２／３２ＭＨｚ，…についても上記と同様に動作し、図１１に示すような出力が得られる。なお、実施の形態４の可変周波数パルス発生装置の出力波形については、先に説明した図４と同様に、速度設定値の変化に対応して変化する。
【０１０８】
このように、本実施の形態においては、第１のデータ保持回路１４に保持される前のディジタル加算器１３の出力θ２と第１の基準値Ｄ１および第２の基準値Ｄ２とをそれぞれ第１のデータ比較器１５および第２のデータ比較器１６で比較することで、パルス列ｆｏｕｔ出力制御の１サイクルを、基準クロックの４周期（Ｔ１〜Ｔ４）から２周期（Ｔ１〜Ｔ２）に変更した。また、第１のデータ保持回路１４の出力θ１と第１の基準値Ｄ１とを第３のデータ比較器１９ｄで比較することで、オーバーフロー信号のラッチタイミングを基準クロックｆｂのＴ４からＴ１に変更した。これにより、制御サイクルを短縮できるため、従来技術と比較して、ノイズ、消費電流および発熱を低減することができる。
【０１０９】
【発明の効果】
以上、説明したとおり、本発明によれば、データ保持手段に保持される前の加算手段の出力と、第１の基準値および第２の基準値と、をそれぞれ第１の比較手段および第２の比較手段で比較することにより、パルス列の出力制御の１サイクルを、基準クロックの４周期（Ｔ１〜Ｔ４）から２周期（Ｔ１〜Ｔ２）に変更した。また、データ保持手段の出力と第１の基準値とを第３の比較手段で比較することにより、オーバーフロー信号のラッチタイミングを基準クロックの第４周期（Ｔ４）から第１周期（Ｔ１）に変更した。これにより、制御サイクルを短縮できるため、従来技術と比較して、ノイズ、消費電流および発熱を低減することができる、という効果を奏する。
【０１１０】
つぎの発明によれば、データ保持手段に保持される前の加算手段の出力と、第１の基準値および第２の基準値と、をそれぞれ第１の比較手段および第２の比較手段で比較することにより、パルス列の出力制御の１サイクルを、基準クロックの４周期（Ｔ１〜Ｔ４）から２周期（Ｔ１〜Ｔ２）に変更した。また、減算手段が、加算手段の出力値から第１の基準値を減算し、第１の比較手段による比較結果が「加算結果≧第１の基準値」を満たす場合に、選択手段が、当該減算結果を選択／出力することにより、加算手段のオーバーフローを防止した。これにより、制御サイクルを短縮できるため、従来技術と比較して、ノイズ、消費電流および発熱を低減することができる、という効果を奏する。
【０１１１】
つぎの発明によれば、さらに、オーバーフロー回数が偶数回か奇数回かを判定し、当該判定結果と第２の比較手段による比較結果に基づいてパルスを発生することとした。これにより、ゲート数を大幅に削減できる、という効果を奏する。
【０１１２】
つぎの発明によれば、データ保持手段に保持される前の加算手段の出力と、第１の基準値および第２の基準値と、をそれぞれ第１の比較手段および第２の比較手段で比較することにより、パルス列の出力制御の１サイクルを、基準クロックの４周期（Ｔ１〜Ｔ４）から２周期（Ｔ１〜Ｔ２）に変更した。また、データ保持手段の出力と第１の基準値とを第３の比較手段で比較することにより、オーバーフロー信号のラッチタイミングを基準クロックの第４周期（Ｔ４）から第１周期（Ｔ１）に変更した。これにより、制御サイクルを短縮できるため、従来技術と比較して、ノイズ、消費電流および発熱を低減することができる、という効果を奏する。
【図面の簡単な説明】
【図１】  本発明にかかる可変周波数パルス発生装置の実施の形態１の構成を示す図である。
【図２】  実施の形態１の可変周波数パルス発生装置の動作を示すタイミングチャートである。
【図３】  実施の形態１の可変周波数パルス発生装置を動作させた場合の各部の出力結果を示す図である。
【図４】  実施の形態１の可変周波数パルス発生装置の出力波形を示す図である。
【図５】  本発明にかかる可変周波数パルス発生装置の実施の形態２の構成を示す図である。
【図６】  実施の形態２の可変周波数パルス発生装置の動作を示すタイミングチャートである。
【図７】  実施の形態２の可変周波数パルス発生装置を動作させた場合の各部の出力結果を示す図である。
【図８】  本発明にかかる可変周波数パルス発生装置の実施の形態３の構成を示す図である。
【図９】  実施の形態３の可変周波数パルス発生装置を動作させた場合の各部の出力結果を示す図である。
【図１０】  本発明にかかる可変周波数パルス発生装置の実施の形態４の構成を示す図である。
【図１１】  実施の形態４の可変周波数パルス発生装置を動作させた場合の各部の出力結果を示す図である。
【図１２】  従来の可変周波数パルス発生装置の構成を示す図である。
【図１３】  従来の可変周波数パルス発生装置の動作を示すタイミングチャートである。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ  可変周波数パルス発生回路、１１  ビット反転器、１２，２３  データセレクタ、１３，２１  ディジタル加算器、１４，２４  第１のデータ保持回路、１５，２５  第１のデータ比較器、１６，２６  第２のデータ比較器、１７，１７ｃ，１７ｄ，２７  パルス発生回路、１８，２８  第２のデータ保持回路、１９，１９ｄ  第３のデータ比較器、２０  オーバーフロー防止回路、２２  ディジタル減算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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