(57)【特許請求の範囲】
【請求項１】
複数の昇圧電圧を発生する昇圧回路を備えたＭＯＳ集積回路において、昇圧電圧を扱う回路のウェル領域の電位を、最も高い昇圧電圧を扱う回路のウェル電位と同一の電位にするように構成するとともに、必要な時にのみ昇圧回路を動作させるようにしかつその場合に最も高い昇圧電圧を発生する昇圧回路を最初に動作させてウェル電位が安定してから他の昇圧電圧を発生する昇圧回路の動作を開始させ、昇圧電圧を扱う回路の動作が停止するときは最も高い昇圧電圧を発生する昇圧回路の動作を最後に停止させるようにしたことを特徴とするＭＯＳ集積回路。
【請求項２】
複数の不揮発性メモリセルからなるメモリアレーと、前記メモリセルへのデータの書込み、消去に必要な複数の昇圧電圧を発生する昇圧回路とを備えた不揮発性メモリにおいて、上記メモリアレー内のワード線に動作モードに応じた昇圧電圧を供給する電圧分配回路のウェル領域の電位を、最も高い昇圧電圧を供給する電圧分配回路のウェル電位と同一の電位にするように構成したことを特徴とする不揮発性メモリ。
【請求項３】
上記昇圧回路は必要な時にのみ動作させるようにしかつその場合に最も高い昇圧電圧を発生する昇圧回路を最初に動作させてウェル電位が安定してから他の昇圧電圧を発生する昇圧回路の動作を開始させ、上記電圧分配回路の動作が停止するときは最も高い昇圧電圧を発生する昇圧回路の動作を最後に停止させるようにしたことを特徴とする請求項２に記載の不揮発性メモリ。
【請求項４】
上記複数のメモリセルの各々は、しきい値電圧が高い状態のとき消去状態とされ、しきい値が低い状態のとき書込み状態とされ、書込みによってしきい値が低くなり過ぎたメモリセルのしきい値を戻す消し戻し動作モードを有し、該消し戻し動作は消去動作時に選択ワード線に印加される昇圧電圧よりも低い他の昇圧電圧をワード線に印加して行なうように構成されてなることを特徴とする請求項２もしくは３に記載の不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置さらには内部昇圧回路を有するＭＯＳ半導体集積回路におけるウェル電位の逆転による順方向電流の防止に適用して特に有効な技術に関し、例えば記憶情報を電気的に消去可能な不揮発性メモリに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有するＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセルに使用しており、１個のＭＯＳＦＥＴでしきい値電圧を情報として記憶するメモリセルを構成することができる。かかるフラッシュメモリにおいては、書き込み動作では、不揮発性記憶素子のドレイン電圧を例えば５Ｖ（ボルト）にし、コントロールゲートが接続されたワード線を例えば−１１Ｖにすることにより、フローティングゲートから電荷をドレイン領域へ引き抜いて、しきい値電圧を低い状態（論理“０”）にする。消去動作では、ウェル領域を例えば−１１Ｖにし、コントローゲート（ワード線）を１２Ｖのような高電圧にしてフローティングゲートに負電荷を注入してしきい値を高い状態（論理“１”）にする。これにより、１つのメモリセルに１ビットのデータを記憶させるようにしている。
【０００３】
【発明が解決しようとする課題】
上記のようなフラッシュメモリにおいては、書込み動作によりメモリセルのしきい値が低くなり過ぎることがあり、そのようなメモリセルをそのままにしておくと次の消去の際に時間がかかり過ぎたりそのビットだけ消去ができなくなるといった不具合が生じる。そこで、本発明者らは、しきい値が低くなり過ぎたメモリセルのしきい値を高くする消し戻し機能をフラッシュメモリに持たせることについて検討した。その結果、消し戻し動作では、しきい値を少しだけ変化させれば良く逆に大きなしきい値変化は回避したいので消去動作のときよりも低い昇圧電圧を用いることが望ましいが、そのようにすると以下に述べるような不具合が生じることが明らかとなった。
【０００４】
すなわち、従来のフラッシュメモリでは正の昇圧電源が１つであったため、昇圧電源をワード線に分配する回路を構成するＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳと記す）のＮウェル領域を昇圧電源に接続しておけば、ウェルとＰＭＯＳのソース・ドレインのＰＮ接合が常に逆バイアス状態にされ、順方向電流が流れるのを防止することができた。
【０００５】
これに対し、消し戻し機能等を付加すると、２種類以上の昇圧電源が必要となり、各昇圧電圧をワード線に分配する回路を構成するＰＭＯＳを、異なる昇圧電圧を分配する回路ごとに別個のＮウェル領域上に形成したとしても、出力側の配線（昇圧電圧供給用配線）を介して最も高い昇圧電圧を分配する回路から出力された電圧がそれよりも低い昇圧電圧を分配する回路を構成するＰＭＯＳのソース・ドレインに回り込んで、その回路のＮウェル領域とソース・ドレイン領域との間のＰＮ接合に順方向電圧が印加されて順方向電流が流れてしまい、不所望な消費電流が増加するとともに昇圧回路による昇圧が充分に行なえなくなるというものである。
【０００６】
この発明の目的は、複数の昇圧電源を必要とするフラッシュメモリのようなＭＯＳ集積回路において、昇圧電圧を分配する回路を構成するＰＭＯＳのウェル領域における順方向電流を防止し、これによって不要な消費電流を減らすとともに昇圧回路において充分な昇圧動作が行なえるようにすることにある。
【０００７】
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものを概要を簡単に説明すれば、下記のとおりである。
【０００９】
すなわち、複数の昇圧電圧を発生する昇圧回路を備えたＭＯＳ集積回路において、例えば電圧分配回路のような昇圧電圧を扱う回路のウェル領域の電位を最も高い昇圧電圧を扱う回路のウェル電位と同一になるように構成するとともに、必要な時にのみ昇圧回路を動作させるようにしかつその場合に最も高い昇圧電圧を発生する昇圧回路を最初に動作させてウェル電位が安定してから他の昇圧電圧を発生する昇圧回路の動作を開始させ、昇圧電圧を扱う回路の動作が停止するときは最も高い昇圧電圧を発生する昇圧回路の動作を最後に停止させるようにしたものである。
【００１０】
上記した手段によれば、異なる昇圧電圧を扱う回路を構成するＭＯＳＦＥＴのソース・ドレイン領域とそのウェル領域との間のＰＮ接合が順方向にバイアスされるのを回避して順方向電流が流れるのを防止することができ、これによって昇圧回路が充分に高くかつ安定した昇圧電圧を発生することができるようになる。また、必要なとき以外は昇圧回路を停止させるようにしているため、回路全体としての消費電流を低減することができる。
【００１１】
また、複数の不揮発性メモリセルからなるメモリアレーと、前記メモリセルへのデータの書込み、消去に必要な複数の昇圧電圧を発生する昇圧回路とを備えた不揮発性メモリにおいて、上記複数のメモリセルの各々は、しきい値電圧が高い状態のとき消去状態とされ、しきい値が低い状態のとき書込み状態とされ、書込みによってしきい値が低くなり過ぎたメモリセルのしきい値を戻す消し戻し動作モードを有し、該消し戻し動作は消去動作時に選択ワード線に印加される昇圧電圧よりも低い他の昇圧電圧をワード線に印加して行なうように構成する。
【００１２】
これにより、低い昇圧電圧を選択ワード線等に供給する電圧分配回路を構成するＭＯＳＦＥＴのソース・ドレイン領域とそのウェル領域との間のＰＮ接合が順方向にバイアスされるのを回避して順方向電流が流れるのを防止することができ、昇圧回路が充分に高くかつ安定した昇圧電圧を発生することができるようになり、消費電流が少なくかつ効率良く書込み消去を行なえる信頼性の高い不揮発性メモリを得ることができる。
【００１３】
【発明の実施の形態】
以下、本発明をフラッシュメモリに適用した場合の実施例を図面を用いて説明する。
【００１４】
図１には、本発明を適用したフラッシュメモリの一実施例が示されている。特に制限されないが、図１に示されている各回路ブロックは、単結晶シリコンのような１個の半導体チップ１上に形成されている。
【００１５】
図１において、１１はフローティングゲートを有するＭＯＳＦＥＴからなるメモリセルがマトリックス状に配置されたメモリアレー、１２はメモリアレー１１から読み出されたデータを増幅するセンスアンプ回路、１３はセンスアンプ１２により増幅された読出しデータを外部へ出力したり外部から入力された書込みデータ信号を内部に適した信号に変換したりするデータ入出力回路、１４は外部から入力されたアドレス信号をデコードして上記メモリアレー１１内のワード線を指定する選択信号やメモリアレー１１内のビット線を指定する選択信号を形成するアドレス入力＆デコーダ回路である。
【００１６】
また、１５は上記アドレス入力＆デコーダ回路１４で形成されたワード線やビット線等の選択信号に基づいて上記メモリアレー１１内の指定されたワード線やビット線等に所望の電位を印加したりする電圧分配回路、１６は外部から供給される例えば３Ｖのような電源電圧Ｖｃｃからメモリ内部で必要とされる複数の昇圧電圧（正および負の昇圧電圧）を発生する電源回路、１７はこの電源回路１６で必要とされる基準電圧を発生する基準電圧発生回路、１８は外部から入力されるコマンドコードおよびチップイネーブル信号ＣＥやアウトイネーブル信号ＯＥ、ライトイネーブル信号ＷＥなどに基づいてデータの読出しや書込み、消去等の動作モードを判定し、判定した動作モードに応じて上記各回路をそれぞれ所定の順序で動作させるタイミング制御信号を形成する制御回路である。
【００１７】
上記電圧分配回路１５は、上記アドレス入力＆デコーダ回路１４で形成されたワード系の選択信号に基づいて上記メモリアレー１１内の指定されたワード線に所望の電位を印加したりサブビット線（後述）をビット線に接続するためのセレクトゲート線を駆動したりするワード線電圧分配回路５１と、外部から入力された書込みデータを保持し上記アドレス入力＆デコーダ回路１４で形成されたビット線の選択信号に基づいて上記メモリアレー１１内の指定されたビット線に所望の電位を印加するビット線電圧分配回路５２、上記制御回路１８で判定された読出し、書込み、消去等の動作モードに応じて上記メモリアレー１１内のソース線とウェル領域にそれぞれ所定の電位を印加するソース線ドライバ回路５３とウェルドライバ回路５４とから構成されている。
【００１８】
上記電源回路１６は、正の昇圧電圧を発生する正昇圧電源回路６１と、負の昇圧電圧を発生する負昇圧電源回路６２と、電源電圧を分圧して書込みや消去動作の後のベリファイ動作のときに用いられる２．０Ｖや０．８Ｖのような電圧を発生するベリファイ電源回路６３とから構成されている。
【００１９】
また、上記制御回路１８は、特に制限されないが、公知のマイクロプログラム方式のＣＰＵの制御部と同様な構成とされている。すなわち、制御回路１８は、外部から入力されるコマンドコードに対応した複数の制御コード（マイクロ命令群）が格納されたＲＯＭ（リード・オンリ・メモリ）と、このＲＯＭから読み出された制御コードを解読して内部回路を動作モードに応じてそれぞれ所定の順序で動作させるタイミング制御信号を形成するプロセッサ部とにより構成されている。しかも、この制御回路１８は、外部からコマンドが与えられるとそのコマンドに対応した制御コードが順次読み出されて自動的に対応する処理を開始するように構成されている。また、この実施例では、上記コマンドはリードデータおよびライトデータの入出力用端子Ｉ／Ｏから入力されるように構成されている。
【００２０】
図２には、メモリアレー１１の具体例が示されている。この実施例のメモリアレー１１は、図２に示すように、列方向（メインビット線ＭＢＬ方向）に配列され各々ソースおよびドレインが共通接続された並列形態のｎ＋１個のメモリセル（フローティングゲートを有するＭＯＳＦＥＴ）ＭＣ０〜ＭＣｎからなるメモリ列ＭＣＣを基本単位とし、このメモリ列ＭＣＣが行方向（ワード線ＷＬ方向）および列方向（メインビット線ＭＢＬ方向）にそれぞれ複数個配設されて構成される。
【００２１】
各メモリ列ＭＣＣのメモリセルＭＣ０〜ＭＣｎのゲート端子はそれぞれ異なるワード線ＷＬ０，ＷＬ１，ＷＬ２‥‥‥‥ＷＬｎに接続されている。これとともに、各メモリ列ＭＣＣはｎ＋１個のメモリセルＭＣ０〜ＭＣｎのドレインがそれぞれ共通のサブビット線ＳＢＬに、またソースがそれぞれ共通のソース線ＳＬに接続され、サブビット線ＳＢＬは選択ＭＯＳＦＥＴ  Ｑsgを介してメインビット線ＭＢＬに接続可能に構成され、またソース線ＳＬには接地電位または負電圧が印加可能に構成されている。
【００２２】
そして、上記選択ＭＯＳＦＥＴ  Ｑsgのゲート端子が、前述のワード系のアドレス信号をデコードすることにより形成されるセレクトゲート駆動信号が印加されるセレクトゲート線ＳＧに接続されており、メモリ列ＭＣＣ内のメモリセルＭＣ０〜ＭＣｎが接続されたワード線ＷＬ０〜ＷＬｎのうち１本が選択レベルにされるときはこのメモリ列のセレクトゲート線ＳＧもほぼ同時に選択レベルにされて、選択スイッチＱsgがオンされてサブビット線ＳＢＬがメインビット線ＭＢＬに接続されるように制御される。
【００２３】
なお、特に制限されないが、上記複数のメモリ列ＭＣＣのうちワード線方向に配設されているものは半導体基板上の同一のＰウェル領域内に形成され、このウェル領域には接地電位または負電圧が印加可能に構成されている。さらに、メモリアレー１１全体がＰ型半導体基板上に形成されたＮウェル領域内に形成され、周辺回路が形成されるウェル領域と分離されている。
【００２４】
ここで、上記メモリセルＭＣへデータを書き込んだり、データを消去したり、データを読み出したりするときにセレクトゲート線ＳＧ、ワード線ＷＬ、メインビット線ＭＢＬ、共通ソース線ＳＬおよびウェル領域ＷＥＬＬにそれぞれ印加される電圧の関係を表１に示す。
【００２５】
【表１】
0003705925.tif 000002
表１において、「プレライト」とは、メモリセルの消去を行なう前にしきい値のばらばらなメモリセルの中でしきい値の高いセルのしきい値を下げて全部のメモリセルのしきい値を揃える動作である。また、「消し戻し」とは、書込み動作によってしきい値が下がり過ぎたメモリセルのしきい値を書込みの期待値レベルまで戻してやる動作である。なお、表１には示されていないが、その他に通常の読出し動作や書込み後に行われる書込みベリファイ動作がある。また、必要に応じて、経時変化でしきい値が下がった場合に行なうリフレッシュ動作およびリフレッシュベリファイ動作などが設けられることもある。
【００２６】
さらに、表１において、「ＧＮＤ」は接地電位、「Ｆｌｏａｔ」は電位的にフローティング状態にされることを、また「書込み」動作モードにおいて、メインビット線ＭＢＬの欄に記されている「３．９−８．１」なる数字は３．９Ｖから８．１Ｖまでの電圧が段階的に印加されることを意味している。すなわち、初めに３．９Ｖのような低い電圧をメインビット線ＭＢＬに印加して書込みを行なっても充分にしきい値が下がらなかったメモリセルに対しては再度書込みが行われるが、そのときにメインビット線ＭＢＬには３．９Ｖよりも高い所定の電圧が段階的に印加されることとなる。
【００２７】
図３には、図１に示されている回路ブロックのうち、正昇圧電源回路６１と、ワード線電圧分配回路５１の具体的な回路例が示されている。このうち、正昇圧電源回路６１は、ワード線電位のうち最も高い書込み用電圧ＶＰ１２を発生する第１昇圧回路６１Ａと、ワード線電位のうち最も低い消去ベリファイ用電圧ＶＰ８を発生する第２昇圧回路６１Ｂと、中間電位の消し戻し用電圧ＶＰ６を発生する第３昇圧回路６１Ｃとから構成される。
【００２８】
さらに、上記各昇圧回路６１Ａ，６１Ｂ，６１Ｃは、第１昇圧回路６１Ａについて代表的に示されているように、クロック信号ＣＬＫによって電荷を徐々に容量にチャージアップすることで昇圧電圧を発生するチャージポンプ回路６１１と、該チャージポンプ回路６１１で昇圧された電圧ＶＰ１２（ＶＰ８，ＶＰ６）が基準電圧発生回路１７から供給される基準電圧Ｖｒｐと比較し所望の電圧になったことを検出する電圧検出回路６１２と、昇圧電圧ＶＰ１２（ＶＰ８，ＶＰ６）が所望の電圧に達すると電圧検出回路６１２からの信号によって上記クロック信号ＣＬＫの供給を遮断するＮＡＮＤゲート６１３などから構成され、基準電圧Ｖｒｐを変えることによって任意の昇圧電圧を発生させることができる。
【００２９】
また、電圧検出回路６１２は制御回路１８から供給されるイネーブル信号ＶＰ１２Ｅ（ＶＰ８Ｅ，ＶＰ６Ｅ）によって制御され、このイネーブル信号ＶＰ１２Ｅが非動作状態を指示しているときはＮＡＮＤゲート６１３を遮断してチャージポンプ６１１の昇圧動作を停止させる機能を有する。
【００３０】
一方、ワード線電圧分配回路５１は、メモリアレー１１内の各ワード線ＷＬ０〜ＷＬｎに対応して設けられたワードドライバ回路ＷＤＲ０〜ＷＤＲｎと、上記第１昇圧回路６１Ａで発生された昇圧電圧ＶＰ１２を制御回路１８から供給される選択信号ＳＥＬＶＰ１２に従って供給したり遮断したりする第１電圧スイッチ回路５１Ａと、上記第２昇圧回路６１Ｂで発生された昇圧電圧ＶＰ８を制御回路１８から供給される選択信号ＳＥＬＶＰ８に従って供給したり遮断したりする電圧第２スイッチ回路５１Ｂと、上記第３昇圧回路６１Ｃで発生された昇圧電圧ＶＰ６を制御回路１８から供給される選択信号ＳＥＬＶＰ６に従って供給したり遮断したりする第３電圧スイッチ回路５１Ｃとから構成される。
【００３１】
さらに、上記各電圧スイッチ回路５１Ａ〜５１Ｃは、第１電圧スイッチ回路５１Ａについて代表的に示されているように、制御回路１８から供給される選択信号ＳＥＬＶＰ１２（ＳＥＬＶＰ８，ＳＥＬＶＰ６）を反転するインバータＩＮＶと、このインバータの出力信号と上記選択信号ＳＥＬＶＰ１２（ＳＥＬＶＰ８，ＳＥＬＶＰ６）がゲート端子にそれぞれ印加されたＮチャネルＭＯＳＦＥＴ  ＭＮ１，ＭＮ２と、これらのＭＯＳＦＥＴ  ＭＮ１，ＭＮ２と昇圧電圧供給ラインＶＤＲとの間にそれぞれ直列に接続され互いのドレイン電圧が印加されたＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２と、ＭＯＳＦＥＴ  ＭＰ２のドレイン電圧がゲート端子に印加され前記チャージポンプ回路６１１とワードドライバ回路ＷＤＲ０〜ＷＤＲｎとの間を接続する昇圧電源ラインＶＤＲをスイッチングするＰチャネルＭＯＳＦＥＴ  ＭＰ３とから構成されている。
【００３２】
上記ＭＯＳＦＥＴ  ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２は一種のレベルシフト回路を構成しており、制御回路１８から供給される選択信号ＳＥＬＶＰ１２のハイレベルが例えば電源電圧Ｖｃｃでロウレベルが接地電位ＧＮＤであるような場合にも、これをＶＰ１２−ＧＮＤ（ＳＥＬＶＰ８−ＧＮＤ，ＳＥＬＶＰ６−ＧＮＤ）で振幅する信号に変換することでスイッチングＭＯＳＦＥＴ  ＭＰ３を確実にオン、オフできるようにされている。また、上記昇圧電圧ＶＰ１２，ＶＰ８，ＶＰ６の供給を受けるワードドライバ回路ＷＤＲ０〜ＷＤＲｎは、前記アドレス入力＆デコーダ回路１４から供給されるワード線選択信号ＡＷ０〜ＡＷｎによっていずれか一つが活性化されて対応するワード線ＷＬを昇圧電圧のレベルまで駆動するように構成されている。
【００３３】
さらに、本実施例においては、昇圧回路６１Ａ〜６１Ｃで発生された昇圧電圧のうち最も高い電圧ＶＰ１２が、上記第１電圧スイッチ回路５１Ａを構成するＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２，ＭＰ３はもちろんのこと、上記第２電圧スイッチ回路５１Ｂを構成するＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２，ＭＰ３が形成されたＮウェル領域および第３電圧スイッチ回路５１Ｃを構成するＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２，ＭＰ３が形成されたＮウェル領域に印加されるように構成されている。
【００３４】
これによって、第１電圧スイッチ回路５１Ａがオンされた状態のときに、昇圧電圧供給ラインＶＤＲを介して最も高い昇圧電圧ＶＰ１２を供給する電圧スイッチ回路５１Ａから出力された電圧ＶＰ１２がそれよりも低い昇圧電圧を分配する第２電圧スイッチ回路５１Ｂおよび第３電圧スイッチ回路５１Ｃを構成するＰＭＯＳ  ＭＰ３のソース・ドレインに回り込んでその回路のＮウェル領域とソース・ドレイン領域との間のＰＮ接合に順方向電圧が印加されて順方向電流が流れるのを防止することができる。
【００３５】
従来の一般的な回路設計手法に従うと、ウェルの給電ラインＶＤＲは図３に×印で示されているような箇所で切断され、第２電圧スイッチ回路５１Ｂおよび第３電圧スイッチ回路５１Ｃはそれぞれ自己の扱う昇圧電圧ＶＰ８，ＶＰ６がそのＰＭＯＳのウェル領域に対するバイアス電圧とされることが多い。その場合、昇圧電圧供給ラインＶＤＲを介して最も高い昇圧電圧ＶＰ１２がそれよりも低い昇圧電圧を分配する第２電圧スイッチ回路５１Ｂおよび第３電圧スイッチ回路５１Ｃを構成するＰＭＯＳ  ＭＰ３のソース・ドレインに回り込んで、その回路のＮウェル領域とソース・ドレイン領域（Ｐ型拡散領域）との間のＰＮ接合に順方向電圧が印加されて順方向電流が流れるおそれがあった。また、それによって、昇圧回路６１Ａにおいて発生される昇圧電圧が目標とする電圧ＶＰ１２（１２Ｖ）まで充分に達しなくなるおそれがあった。
【００３６】
これに対し、本実施例では、上述のように、昇圧回路６１Ａで発生された最も高い電圧ＶＰ１２が、上記第２電圧スイッチ回路５１Ｂを構成するＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２，ＭＰ３および第３電圧スイッチ回路５１Ｃを構成するＰチャネルＭＯＳＦＥＴ  ＭＰ１，ＭＰ２，ＭＰ３が形成されたＮウェル領域に印加されるように構成されているため、その回路のＮウェル領域とソース・ドレイン領域との間のＰＮ接合に順方向電圧が印加されて順方向電流が流れるのを防止することができる。その結果、不所望な消費電流が減少されるとともに昇圧回路６１Ａによる昇圧が充分に行なわれるようになる。
【００３７】
なお、図１にはメモリアレー１１内のワード線ＷＬ０〜ＷＬｎに電圧を分配する回路の実施例を示したが、メインビット線ＭＢＬとサブビット線ＳＢＬを接続する選択スイッチＱsgを制御するセレクトゲート線ＳＧに電圧を分配する回路やメインビット線ＭＢＬに電圧を分配する回路も同様に、最も高い昇圧電圧が＜それよりも低い電圧を分配する回路を構成するＰＭＯＳのウェル領域に印加されるように構成されている。
【００３８】
さらに、本実施例においては、第２昇圧回路６１Ｂまたは第３昇圧回路６１Ｃが動作されるときに、図４および図５に示されているように、最も電圧の高い第１昇圧回路６１Ａをまっ先にオンさせるとともに、動作終了時には最も電圧の高い第１昇圧回路６１Ａを最後にオフさせるように構成されている。これによって、電圧分配回路５１Ｂ，５１Ｃを構成するＰＭＯＳ  ＭＰ１〜ＭＰ３のウェル領域に最も高い昇圧電圧が印加されるため、ウェルとソース・ドレイン領域との間のＰＮ接合に順方向電流が流れるのを防止し、安定しかつ所望のレベルの昇圧電圧が得られるようになる。
【００３９】
なお、図４および図５に示すような制御は、制御回路１８から出力される制御信号ＶＰ１２Ｅ，ＳＥＬＶＰ１２，ＶＰ８Ｅ，ＳＥＬＶＰ８，ＶＰ６Ｅ，ＳＥＬＶＰ６等によって行なわれる。図４には、ソフトウェアすなわち制御回路１８のＲＯＭ内のマイクロプログラムで行なう場合の手順が示されているが、このような順序で各昇圧回路を活性化させる制御信号は制御回路１８のハードウェアで形成することも可能である。
【００４０】
図５には、一例として消し戻し動作の際の各信号のタイミングが示されている。消去ベリファイ動作の際のタイミングは、ＶＰ６とＶＰ８の波形が入れ替わるとともに発生される電圧が異なるだけで、タイミングは図５と同様である。また、ワード線に最も高い昇圧電圧ＶＰ１２を供給するときには第１昇圧回路６１Ａのみ動作させればよく、第２昇圧回路６１Ｂおよび第３昇圧回路６１Ｃはオフさせておくことができる。
【００４１】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、メモリセルのしきい値の高い状態を書込み状態に対応させ、しきい値の低い状態を消去状態に対応させたが、逆にすることももちろん可能である。
【００４２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である一括消去型フラッシュメモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、不揮発性メモリ一般さらには複数の昇圧電圧を必要としＭＯＳＦＥＴからなる回路を有する半導体集積回路に広く利用することができる。
【００４３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００４４】
すなわち、この発明は、複数の昇圧電源を必要とするＭＯＳ集積回路において、昇圧電圧を扱う回路を構成するＰＭＯＳのウェル領域における順方向電流を防止し、これによって不要な消費電流を減らすとともに昇圧回路において充分な昇圧動作を行なわせることができる。フラッシュメモリのような不揮発性メモリに適用した場合には、消費電流が少なくかつ効率良く書込みおよび消去を行なえる信頼性の高いメモリが得られる。
【図面の簡単な説明】
【図１】本発明を適用したフラッシュメモリの一実施例の概略を示す全体ブロック図である。
【図２】本発明を適用したフラッシュメモリのメモリアレーの構成例を示す回路図である。
【図３】図１に示されている回路ブロックのうち正昇圧電源回路とワード線電圧分配回路の具体的な回路例を示す回路構成図である。
【図４】発生する電圧の低い昇圧回路を動作させるときの動作手順を示すフローチャートである。
【図５】消し戻し動作の際の昇圧回路を動作順序を示すタイミングチャートである。
【符号の説明】
１１  メモリアレー
１２  センスアンプ回路
１３  データ入出力回路
１４  アドレス入力＆デコーダ回路
１５  電圧分配回路
１６  電源回路
１７  基準電圧発生回路
１８  制御回路
５１  ワード線電圧分配回路
５２  カラムラッチ回路
５３  ソース線ドライバ回路
５４  ウェルドライバ回路
６１  正昇圧電源回路
６２  負昇圧電源回路
６３  ベリファイ電源回路
５１Ａ  第１電圧スイッチ回路
５１Ｂ  第２電圧スイッチ回路
５１Ｃ  第３電圧スイッチ回路
５２  ビット線電圧分配回路
５３  ソース線ドライバ回路
５４  ウェルドライバ回路
６１Ａ  第１昇圧回路
６１Ｂ  第２昇圧回路
６１Ｃ  第３昇圧回路
６１１  チャージポンプ回路
６１２  電圧検出回路
６１３  ＮＡＮＤゲート
ＭＣ  メモリセル
ＷＬ  ワード線
ＳＬ  共通ソース線
ＭＢＬ  メインビット線
ＳＢＬ  サブビット線
【図１】
0003705925.tif 000003
【図２】
0003705925.tif 000004
【図３】
0003705925.tif 000005
【図４】
0003705925.tif 000006
【図５】
0003705925.tif 000007