(57)【特許請求の範囲】
【請求項１】
基板の半導体領域における第１の活性領域および第２の活性領域に半導体素子を形成した後、前記基板の上に絶縁膜を形成した後、前記絶縁膜の選択的な領域にコンタクトホールを形成する工程と、
前記第１の活性領域におけるコンタクトホールにより表面が露出している半導体領域の表面にシリコンを含有しているバリア膜を形成する工程と、
前記第１の活性領域におけるコンタクトホールにより表面が露出しているバリア膜の表層部に形成されているシリコンリッチ膜および前記第２の活性領域におけるコンタクトホールにより表面が露出している半導体領域に形成されているダメージ領域を酸化シリコン膜に変化させる酸化処理工程と、
前記第１の活性領域におけるコンタクトホールにより表面が露出している酸化シリコン膜および前記第２の活性領域におけるコンタクトホールにより表面が露出している酸化シリコン膜を取り除く工程と、
前記第１の活性領域におけるコンタクトホールにより表面が露出しているバリア膜および前記第２の活性領域におけるコンタクトホールにより表面が露出している半導体領域の表面にコンタクト電極を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記シリコンを含有しているバリア膜は、高融点金属とシリコンとからなる高融点金属シリサイド膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法において、前記酸化処理工程は、酸素ガスを用いたアッシャ処理であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法において、前記酸化処理工程は、フォトレジスト膜を取り除く工程と同時に行うことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記酸化処理工程は、他の工程により使用している製造装置によりウエハ処理を行った後、前記製造装置に酸素ガスを流すことによりその製造装置を使用した酸化処理であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１または２記載の半導体集積回路装置の製造方法において、前記酸化処理工程は、拡散工程におけるライト酸化処理であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関する。
【０００２】
【従来の技術】
近年、ＬＳＩ（Large Scale Integrated Circuit）などの半導体集積回路装置は、高集積化、微細加工化および高性能化が推進されており、それに伴い半導体素子およびその配線構造も微細なものが要求されてきている。
【０００３】
ところで、本発明者は、半導体集積回路装置について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００４】
すなわち、近年の半導体集積回路装置は、単結晶シリコンなどの半導体基板上にＭＯＳＦＥＴにおけるゲート電極およびソース／ドレインとなる半導体領域を形成し、そのＭＯＳＦＥＴを被覆するように半導体基板の上に酸化シリコン膜などの絶縁膜を形成した後、その絶縁膜にフォトリソグラフィ技術と選択エッチング技術を使用してゲート電極やソース・ドレイン用の半導体領域に達するようなコンタクトホールを形成している。
【０００５】
この場合、絶縁膜にコンタクトホールを形成する工程などにより、そのコンタクトホールの下部における半導体領域に種々の衝撃が与えられてダメージ領域が形成されることにより、コンタクトホールを形成するためのエッチング用マスクとなっているフォトレジスト膜を酸素ガスを用いたアッシャ処理により取り除いた後、そのダメージ領域を取り除くためにＣＦ4 またはＣＨＦ3 などのフッ素系ガスと酸素ガスとを用いた低ダメージアッシャ処理を行っている。
【０００６】
なお、フォトレジスト膜のアッシャ処理について記載されている文献としては、例えば平成元年１１月２日、（株）プレスジャーナル発行の「’９０最新半導体プロセス技術」ｐ２０７〜ｐ２１１に記載されているものがある。
【０００７】
【発明が解決しようとする課題】
ところが、前述した半導体集積回路装置において、コンタクトホールの下部の半導体領域におけるダメージ領域を取り除くためにＣＦ4 またはＣＨＦ3 などのフッ素系ガスと酸素ガスとを用いた低ダメージアッシャ処理を行うと、他の領域のコンタクトホールにより表面が露出しているコンタクト電極のバリア膜としてのタングステンシリサイド膜のコンタクト抵抗値が高くなってしまい、半導体集積回路装置の電気特性を低下させてしまうという問題点が発生していることを本発明者が見い出した。
【０００８】
すなわち、前述した半導体集積回路装置において、ＣＦ4 またはＣＨＦ3 などのフッ素系ガスと酸素ガスとを用いた低ダメージアッシャ処理により、コンタクトホールにより表面が露出しているタングステンシリサイド膜の表層部にシリコンが多く析出されてしまい、その領域のタングステンシリサイド膜におけるタングステンが減少してしまうことにより、その領域にシリコンリッチ膜が形成されてしまい、その領域のコンタクト抵抗値が高くなってしまうという問題点が発生している。
【０００９】
本発明の目的は、高性能でしかも高信頼度のコンタクト領域を有する半導体集積回路装置およびその製造技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、本発明の半導体集積回路装置の製造方法は、ＭＯＳＦＥＴなどの半導体素子が形成されている半導体基板などの基板の活性領域におけるコンタクトホールにより表面が露出している半導体領域の表面にコンタクト電極のシリコンを含有しているバリア膜を形成する工程と、バリア膜の表層部に形成されているシリコンリッチ膜および他の活性領域におけるコンタクトホールにより表面が露出している半導体領域に形成されているダメージ領域を酸化処理により酸化シリコン膜に変化させる酸化処理工程と、その酸化シリコン膜を取り除いた後、コンタクト電極を形成する工程とを有するものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００１４】
図１〜図７は、本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。同図を用いて、本発明の半導体集積回路装置およびそのその具体的な製造技術について説明する。
【００１５】
まず、図１に示すように、例えば単結晶シリコンからなるｐ型の半導体基板１の表面の選択的な領域を熱酸化してＬＯＣＯＳ（Local Oxidation of Silicon）構造の酸化シリコン膜を形成し、半導体素子が形成される各活性領域の間に素子分離用のフィールド絶縁膜２を形成する。
【００１６】
次に、図２に示すように、半導体基板１の表面に例えば酸化シリコン膜などからなるゲート絶縁膜３を形成した後、半導体基板１の上にＣＶＤ（Chemical Vapor Deposition)法により導電性不純物を含有している多結晶シリコン膜からなるゲート電極４を形成し、そのゲート電極４の上に酸化シリコン膜からなる絶縁膜５を形成する。
【００１７】
次に、半導体基板１の表面が露出している領域にｎ型の不純物をイオン注入し、拡散してＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半導体領域６を形成する。
【００１８】
次に、ゲート電極４の側壁に例えば酸化シリコン膜などからなる側壁絶縁膜７を形成する。
【００１９】
前述した本実施例の製造工程は、先行技術を流用して行うことができることにより、種々の態様を採用することができる。
【００２０】
具体的には、前述した本実施例の製造工程において半導体基板１をスターティングマテリアルとしているが、他の態様として、半導体基板１とは別の基板であるＳＯＩ（Silicon on Insulator）構造の基板を用いることができる。このＳＯＩ構造の基板は、絶縁性領域の上にシリコンの単結晶薄膜が形成されて構成されている。
【００２１】
また、ＭＯＳＦＥＴのソースおよびドレインとなっている半導体領域６を必要に応じてＬＤＤ（Lighly Doped Drain Structure）構造のものとすることができる。
【００２２】
次に、図３に示すように、例えばＣＶＤ法により形成できる酸化シリコン膜、リンを含んでいる酸化シリコン膜であるＰＳＧ（Phospho Silicate Glass）膜またはホウ素およびリンを含んでいる酸化シリコン膜であるＢＰＳＧ（Boro Phospho Silicate Glass)膜あるいは回転塗布法により形成できるＳＯＧ（Spin On Glass)膜を形成した後、必要に応じて表面研磨を行いその表面を平坦化処理することにより、半導体基板１の上に絶縁膜８を形成する。
【００２３】
平坦化処理は、絶縁膜８の表面を例えばエッチバック法または化学機械研磨（ＣＭＰ）法により平坦にする態様を採用することができる。
【００２４】
また、平坦化処理は、高濃度のリンを含有しているＰＳＧ膜またはＢＰＳＧ膜を高温状態で熱処理することによりリフローさせて行うことができる。
【００２５】
次に、絶縁膜８の上にフォトレジスト膜９を形成した後、フォトリソグラフィ技術および選択エッチング技術を用いて、絶縁膜８の選択的な領域にコンタクトホール１０およびコンタクトホール１１を同時に形成する。
【００２６】
この場合、選択エッチング技術として、低圧力のドライエッチングを行った後、高圧力のドライエッチングを行うことにより、コンタクトホール１０，１１の微細加工ができると共にそれらのコンタクトホール１０，１１の下部の半導体領域６に与えるダメージを低減できる。
【００２７】
すなわち、ドライエッチングにおいて、圧力が低圧であれば下地へのダメージが増すけれども加工の安定性がよく微細加工ができる。また、ドライエッチングにおいて、圧力が高圧であれば下地へのダメージが低減するけれども加工の安定性が低下し微細加工ができ難い状態となる。したがって、低圧力のドライエッチングと高圧力のドライエッチングとを組み合わせることにより、それらの長所を有効に活用することができる。
【００２８】
次に、図４に示すように、コンタクトホール１０により表面が露出している半導体領域６の上にコンタクト電極のバリア膜１２を形成する。このバリア膜１２は、例えばタングステンシリサイド膜からなる。その形成方法は、例えば次のとおりである。まず、半導体基板１上にタングステン膜を形成した後、半導体基板１に対して熱処理等を施すことにより、タングステン膜と半導体領域６のシリコンとを反応させタングステン膜と半導体領域６との接触部分にシリサイド膜を形成する。続いて、非反応領域のタングステン膜を取り除く。
【００２９】
本実施の形態のコンタクト電極のバリア膜１２は、シリコンを含有しているバリア膜を使用しているものであり、タングステンシリサイド膜、チタンシリサイド膜またはモリブデンシリサイド膜などのような高融点金属シリサイド膜を使用することにより、薄膜状態の半導体領域６における抵抗を下げることができ、コンタクト電極および半導体素子の性能を高めることができる。
【００３０】
特に、ＭＯＳＦＥＴにおけるソース／ドレインとしての半導体領域６は、微細加工をもって浅接合構造としているので抵抗が高くなりがちだが、コンタクト電極の下部にバリア膜１２を設けることにより、コンタクト電極およびＭＯＳＦＥＴの性能を高めることができる。
【００３１】
また、半導体集積回路装置の設計仕様に応じて、コンタクト電極の下部にバリア膜１２を設ける必要がある半導体素子とコンタクト電極の下部にバリア膜１２を設ける必要がない半導体素子との組み合わせ構造が半導体集積回路の高性能化および高集積化を行う際に有効となる。
【００３２】
また、前述したコンタクトホール１０，１１の形成工程ではコンタクトホール１０とコンタクトホール１１とを同一工程により形成しているが、半導体集積回路装置の設計仕様に応じて、絶縁膜８にバリア膜１２を設ける領域のコンタクトホール１０を形成した後、その領域にバリア膜１２を形成し、その後に絶縁膜８にバリア膜１２を設ける必要がない領域のコンタクトホール１１を形成することもできる。
【００３３】
この場合、前述した種々の製造工程により、コンタクトホール１０におけるシリコンを含有しているバリア膜１２の表層部にはシリコンが多く存在するシリコンリッチ膜１３が形成される。
【００３４】
また、前述した種々の製造工程により、コンタクトホール１１により表面が露出している半導体領域６の表層部には半導体領域６の結晶構造などにダメージが与えられているダメージ領域１４が形成される。
【００３５】
シリコンリッチ膜１３およびダメージ領域１４は、抵抗が大きくしかも半導体素子の電気特性を劣化させる原因となるものである。
【００３６】
次に、図５に示すように、コンタクトホール１０におけるシリコンリッチ膜１３およびコンタクトホール１１により表面が露出しているダメージ領域１４を酸化処理することにより、シリコンリッチ膜１３を酸化シリコン膜１５に変化させると共にダメージ領域１４を酸化シリコン膜１６に変化させる。
【００３７】
前述した酸化処理工程は、多用されている熱酸化処理などの種々の酸化処理法を採用することができるが、簡単でしかも容易な製造工程で設計仕様により他の製造工程と同時に行うことができる下記する酸化処理法により行うのが有効である。
【００３８】
すなわち、酸化処理工程は、酸素ガスを用いたアッシャ処理により行うことができる。
【００３９】
この場合、プラズマアッシャ装置を使用し、酸素ガスを含有している反応性ガスのプラズマを発生させ、そのプラズマを利用してシリコンを酸化して酸化シリコンに変化させることが有効である。
【００４０】
酸素ガスを用いたアッシャ処理によれば、低ダメージ処理であり半導体基板１などの領域に対して不良を発生させる刺激を与えることがないので、それらの特性を劣化させることなく行うことができる。
【００４１】
また、コンタクトホール１０におけるシリコンを含有しているバリア膜１２の表層部に形成されているシリコンが多く存在するシリコンリッチ膜１３およびコンタクトホール１１により表面が露出しているダメージ領域１４が浅いことにより、それらの酸化処理を容易にしかも簡単な製造工程をもって行うことができる。
【００４２】
また、酸化処理工程は、プラズマアッシャ装置などを使用することにより、シリコンリッチ膜１３およびダメージ領域１４の酸化処理をフォトレジスト膜を取り除く工程と同時に行うことができる。
【００４３】
この場合、フォトリソグラフィ技術および選択エッチング技術を用いて絶縁膜または配線層などの種々のパターンを形成する際のエッチング用マスクとしてのフォトレジスト膜を取り除くことができると共に薄膜のシリコンを含有している領域を酸化して酸化シリコン膜に変化させることができる。
【００４４】
また、エッチング用マスクとしてのフォトレジスト膜を取り除く工程として、複数のプロセスに分割してその工程をステップ化して行い、最後のプロセスにおいてシリコンリッチ膜１３とダメージ領域１４を酸化処理する態様とすることができる。
【００４５】
この場合、酸素ガスを用いたアッシャ処理を行った後、フォトレジスト膜を取り除くことができると共にダメージ領域１４をも取り除くことができるＣＦ4 またはＣＨＦ3 などのフッ素系ガスと酸素ガスとを用いた低ダメージアッシャ処理を行い、その後、酸素ガスを用いたアッシャ処理を行うことにより、フォトレジスト膜を取り除く工程の最終工程を活用して酸化処理を行うことができる。
【００４６】
なお、フォトレジスト膜を取り除くことができると共にダメージ領域１４をも取り除くことができるＣＦ4 またはＣＨＦ3 などのフッ素系ガスと酸素ガスとを用いた低ダメージアッシャ処理は、バリア膜１２の表層部にシリコンリッチ膜を形成させてしまう欠点があることにより、フォトレジスト膜を取り除く工程を複数回に分けて、その中間工程においてこの処理を行うのが有効となる。
【００４７】
また、酸化処理工程は、他の工程により使用している製造装置によりウエハ処理を行った後、製造装置に酸素ガスを流すことによりその製造装置を用いた酸化処理により行うことができる。
【００４８】
この場合、酸化シリコン膜などの絶縁膜をＣＶＤ法により形成する際に使用しているＣＶＤ装置または配線層としてのアルミニウムなどをスパッタリング法により形成する際に使用しているスパッタ装置などの製造装置を使用することが有効であり、層間絶縁膜などの絶縁膜または配線層を形成した後、それらの製造装置に酸素ガスを流すことにより、簡単な製造工程によりシリコンリッチ膜１３およびダメージ領域１４を酸化シリコン膜化することができる。
【００４９】
また、酸化処理工程は、拡散工程におけるライト酸化処理により行うことができる。
【００５０】
この場合、コンタクトホール１０におけるバリア膜１２の表層部に形成されているシリコンリッチ膜１３およびコンタクトホール１１により表面が露出しているダメージ領域１４が浅いことにより、拡散工程におけるライト酸化処理を採用してそれらの酸化処理を行うことができると共に酸化処理により形成された酸化シリコン膜１５および酸化シリコン膜１６を取り除く工程として、拡散工程におけるライト酸化処理後のウエットエッチングなどのエッチング技術を活用できるので、酸化処理およびその後の酸化シリコン膜を取り除く工程を容易にしかも簡単な製造工程をもって行うことができる。
【００５１】
次に、図６に示すように、コンタクトホール１０により表面が露出している酸化シリコン膜１５とコンタクトホール１１により表面が露出している酸化シリコン膜１６をウエットエッチングなどの種々のエッチング法により取り除く作業を行う。
【００５２】
次に、図７に示すように、半導体基板１の上に例えばアルミニウムなどの導電性材料からなる導電膜をスパッタリング法などにより形成した後、フォトリソグラフィ技術および選択エッチング技術を用いて、導電膜を選択的に取り除くことにより、コンタクト電極１７としてのパターンを形成する。
【００５３】
次に、図示していないが、必要に応じて上層配線層などの多層配線層を形成した後、パッシベーション膜を形成することにより、半導体集積回路装置の製造工程を終了する。
【００５４】
前述した本実施の形態の半導体集積回路装置の製造技術によれば、コンタクト電極のバリア膜としてのシリコンを含有しているバリア膜１２の表層部に形成されているシリコンリッチ膜１３とコンタクトホール１１により表面が露出している半導体領域６に形成されているダメージ領域１４を酸化処理により酸化シリコン膜１５および酸化シリコン膜１６にした後、それらを取り除いた後にその領域にコンタクト電極１７を形成することにより、コンタクト電極１７の下部とのバリア膜１２および半導体領域６との間にはシリコンリッチ膜１３およびダメージ領域１４が存在しないので、コンタクト抵抗が小さくなって高性能でしかも高信頼度のコンタクト領域とすることができ、半導体集積回路装置の性能および信頼性を向上させることができる。
【００５５】
また、本実施の形態の半導体集積回路装置の製造技術によれば、シリコンリッチ膜１３とダメージ領域１４を酸化シリコン膜１５および酸化シリコン膜１６にする酸化処理工程とその後のそれらを取り除く工程は、エッチング用マスクとして使用するフォトレジスト膜を取り除く工程、層間絶縁膜などの絶縁膜を形成する際に使用するＣＶＤ装置、配線層を形成する際に使用するスパッタ装置または拡散工程におけるライト酸化処理工程などの種々のウエハ処理工程を使用して行うことにより、容易にしかも簡単な製造工程をもって行うことができる。
【００５６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５７】
例えば、本発明の半導体集積回路装置は、半導体素子としてＭＯＳＦＥＴに限定されず、ＣＭＯＳＦＥＴまたはバイポーラトランジスタあるいはそれらを組み合わせた半導体素子とすることにより、ＭＯＳ型、ＣＭＯＳ型またはＢｉＣＭＯＳ型の半導体集積回路装置に適用できる。
【００５８】
また、本発明の半導体集積回路装置は、ＤＲＡＭ、論理回路またはマイコンなどの種々の半導体集積回路装置に適用できる。
【００５９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００６０】
（１）．本発明の半導体集積回路装置の製造技術によれば、コンタクト電極のバリア膜としてのシリサイド膜などのシリコンを含有しているバリア膜の表層部に形成されているシリコンリッチ膜とコンタクトホールにより表面が露出している半導体領域に形成されているダメージ領域を酸化処理により酸化シリコン膜にした後、その酸化シリコン膜を取り除いた後にその領域にコンタクト電極を形成するものであることにより、コンタクト抵抗が小さくなって高性能でしかも高信頼度のコンタクト領域とすることができ、半導体集積回路装置の性能および信頼性を向上させることができる。
【００６１】
（２）．本発明の半導体集積回路装置の製造技術によれば、シリコンリッチ膜とダメージ領域を酸化シリコン膜にする酸化処理工程とその後のその酸化シリコン膜を取り除く工程は、エッチング用マスクとして使用するフォトレジスト膜を取り除く工程、層間絶縁膜などの絶縁膜を形成する際に使用するＣＶＤ装置、配線層を形成する際に使用するスパッタ装置または拡散工程におけるライト酸化処理工程などの種々のウエハ処理工程を使用して行うことができることにより、容易にしかも簡単な製造工程をもって行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【符号の説明】
１  半導体基板
２  フィールド絶縁膜
３  ゲート絶縁膜
４  ゲート電極
５  絶縁膜
６  半導体領域
７  側壁絶縁膜
８  絶縁膜
９  フォトレジスト膜
１０  コンタクトホール
１１  コンタクトホール
１２  バリア膜
１３  シリコンリッチ膜
１４  ダメージ領域
１５  酸化シリコン膜
１６  酸化シリコン膜
１７  コンタクト電極
【図１】
0003686470.tif 000002
【図２】
0003686470.tif 000003
【図３】
0003686470.tif 000004
【図４】
0003686470.tif 000005
【図５】
0003686470.tif 000006
【図６】
0003686470.tif 000007
【図７】
0003686470.tif 000008