(57)【特許請求の範囲】
【請求項１】
第１の電極、第２の電極、及び前記第１の電極と前記第２の電極との間に介在する強誘電体膜を有する強誘電体キャパシタと、
前記第１の電極に電圧を印加する第１の入力端子と、
入力部及び出力部を有し、前記入力部が前記強誘電体キャパシタの第２の電極に接続されているインバータ素子と、
前記第２の電極に電圧を印加する第２の入力端子と、
前記第２の電極と第２の入力端子との間に接続され、前記第２の電極に印加される電圧を切り換えるスイッチング素子と、
前記スイッチング素子に、オン・オフを切り換えるための電圧を印加する第３の入力端子と
を備え、
前記インバータ素子は、当該インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が前記入力部に印加されると前記出力部にＨｉｇｈを出力し、そのしきい値よりも高いＨｉｇｈレベルの電圧が前記入力部に印加されると前記出力部にＬｏｗを出力し、
前記第１の入力端子に電圧を印加し、かつ前記スイッチング素子をオフにした際に前記強誘電体膜に残留する分極によって前記第２の電極に生じる電圧が、前記インバータ素子のしきい値電圧よりも高い、不揮発性ラッチ回路。
【請求項２】
前記インバータ素子は、第１のＭＩＳＦＥＴと、第２のＭＩＳＦＥＴとからなる相補型ＭＯＳインバータからなり、
前記第１のＭＩＳＦＥＴは、第１のゲート電極、第１のゲート絶縁膜、第１のソース領域、及び第１のドレイン領域を有し、
前記第２のＭＩＳＦＥＴは、第２のゲート電極、第２のゲート絶縁膜、第２のソース領域、及び第２のドレイン領域を有し、
前記第１のゲート電極と前記第２のゲート電極とが前記入力部に接続されており、
前記第１のドレイン電極と前記第２のドレイン電極とが前記出力部に接続されており、
前記第１のソース領域には前記第１のソース領域が高電位となる電圧が印加され、
前記第２のソース領域には前記第２のソース領域が低電位となる電圧が印加され、
前記第１のＭＩＳＦＥＴは、前記入力部に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が印加されるとオンになり、前記入力部に前記インバータ素子のしきい値よりも高いＨｉｇｈレベルの電圧が印加されるとオフになり、
前記第２のＭＩＳＦＥＴは、前記入力部に前記インバータ素子のしきい値よりも高いＨｉｇｈレベルの電圧が印加されるとオンになり、前記入力部に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が印加されるとオフになる、請求項１に記載の不揮発性ラッチ回路。
【請求項３】
前記第２のＭＩＳＦＥＴのしきい値電圧が、前記インバータ素子のしきい値電圧となっている、請求項２に記載の不揮発性ラッチ回路。
【請求項４】
前記第１のＭＩＳＦＥＴがｐ型であり、前記第２のＭＩＳＦＥＴがｎ型である、請求項２に記載の不揮発性ラッチ回路。
【請求項５】
前記第１のソース領域を高電位とさせる電圧が正の電源電圧である、請求項２に記載の不揮発性ラッチ回路。
【請求項６】
前記第２のソース領域を低電位とさせる電圧が接地電圧である、請求項２に記載の不揮発性ラッチ回路。
【請求項７】
前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が接地電圧である、請求項１に記載の不揮発性ラッチ回路。
【請求項８】
前記強誘電体膜は、タンタル酸ストロンチウムビスマスで構成されている、請求項１に記載の不揮発性ラッチ回路。
【請求項９】
第１の電極、第２の電極、及び前記第１の電極と前記第２の電極との間に介在する強誘電体膜を有する強誘電体キャパシタと、
前記第１の電極に電圧を印加する第１の入力端子と、
入力部及び出力部を有し、前記入力部が前記強誘電体キャパシタの第２の電極に接続されているインバータ素子と、
前記第２の電極に電圧を印加する第２の入力端子と、
前記第２の電極と第２の入力端子との間に接続され、前記第２の電極に印加される電圧を切り換えるスイッチング素子と、
前記スイッチング素子に、オン・オフを切り換えるための電圧を印加する第３の入力端子と
を備え、
前記インバータ素子は、前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が前記入力部に印加されると前記出力部にＨｉｇｈを出力し、そのしきい値よりも高いＨｉｇｈレベルの電圧が前記入力部に印加されると前記出力部にＬｏｗを出力し、
前記スイッチング素子をオフにした状態で前記第１の入力端子にＨｉｇｈレベルの電圧を印加し、次いでＬｏｗレベルの電圧を印加した際に前記強誘電体膜に残留する分極によって前記第２の電極に生じる電圧が、前記インバータ素子のしきい値電圧よりも高い、不揮発性ラッチ回路の駆動方法であって、
前記不揮発性ラッチ回路の駆動方法は、Ｈｉｇｈレベルラッチステップ、Ｌｏｗレベルラッチステップ、およびリセットステップを有し、
前記Ｈｉｇｈレベルラッチステップは、第１の書き込みサブステップと前記第１の書き込みサブステップに続く第１の読み出しサブステップとを有し、
前記第１の書き込みサブステップでは、前記第２の入力端子に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧を印加するとともに、前記第３の入力端子にＨｉｇｈレベルの電圧を印加して前記スイッチング素子をオンにすることにより、前記入力部に印加される電圧を前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧にし、
前記第１の読み出しサブステップでは、前記前記入力部に印加される電圧を前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧に維持し、
前記Ｌｏｗレベルラッチステップは、第２の書き込みサブステップと前記第２の書き込みサブステップに続く第２の読み出しサブステップとを有し、
前記第２の書き込みサブステップでは、前記第３の入力端子にＬｏｗレベルの電圧を印加することにより前記スイッチング素子をオフにした状態で、前記第１の入力端子にＨｉｇｈレベルの電圧を印加して、前記入力部に前記インバータ素子のしきい値よりも高いＨｉｇｈレベルの電圧を生じさせ、
前記第２の読み出しサブステップでは、前記スイッチング素子をオフにした状態で、前記入力部に前記インバータ素子のしきい値よりも高いＨｉｇｈレベルの電圧を維持させ、
前記リセットステップでは、前記第２の入力端子に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧を印加するとともに、前記スイッチング素子をオンにする、不揮発性ラッチ回路の駆動方法。
【請求項１０】
前記第２の書き込みサブステップでは、
前記第２の入力端子に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧を印加するとともに、前記スイッチング素子をオンにし、
次いで前記スイッチング素子をオンにした状態で第１の入力端子にＨｉｇｈレベルの電圧を印加し、
そして前記第１の入力端子にＨｉｇｈレベルの電圧を印加した状態で前記スイッチング素子をオフにする、
請求項９に記載の不揮発性ラッチ回路の駆動方法。
【請求項１１】
前記第１の書き込みサブステップでは、
前記第２の入力端子に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧を印加すると共に、前記第３の入力端子にＨｉｇｈレベルの電圧を印加して前記スイッチング素子をオンにすると共に、
次いで前記スイッチング素子をオンにした状態を維持したまま、前記第２の入力端子に前記インバータ素子のしきい値よりも高いＨｉｇｈレベルの電圧を印加し、
そして前記スイッチング素子をオンにした状態を維持したまま、前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧を印加する、
請求項１０に記載の不揮発性ラッチ回路の駆動方法。
【請求項１２】
前記インバータ素子は、第１のＭＩＳＦＥＴと、第２のＭＩＳＦＥＴとからなる相補型ＭＯＳインバータからなり、
前記第１のＭＩＳＦＥＴは、第１のゲート電極、第１のゲート絶縁膜、第１のソース領域、及び第１のドレイン領域を有し、
前記第２のＭＩＳＦＥＴは、第２のゲート電極、第２のゲート絶縁膜、第２のソース領域、及び第２のドレイン領域を有し、
前記第１のゲート電極と前記第２のゲート電極とが前記入力部に接続されており、
前記第１のドレイン電極と前記第２のドレイン電極とが前記出力部に接続されており、
前記第１のソース領域には前記第１のソース領域が高電位となる電圧が印加され、
前記第２のソース領域には前記第２のソース領域が低電位となる電圧が印加され、
前記第１のＭＩＳＦＥＴは、前記入力部に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が印加されるとオンになり、前記入力部に前記インバータ素子のしきい値よりも高いＨｉｇｈレベルの電圧が印加されるとオフになり、
前記第２のＭＩＳＦＥＴは、前記入力部に前記インバータ素子のしきい値よりも高いＨｉｇｈレベルの電圧が印加されるとオンになり、前記入力部に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が印加されるとオフになる、請求項９に記載の不揮発性ラッチ回路の駆動方法。
【請求項１３】
前記第２のＭＩＳＦＥＴのしきい値電圧が、前記インバータ素子のしきい値電圧となっている、請求項１２に記載の不揮発性ラッチ回路の駆動方法。
【請求項１４】
前記第１のＭＩＳＦＥＴがｐ型であり、前記第２のＭＩＳＦＥＴがｎ型である、請求項１２に記載の不揮発性ラッチ回路の駆動方法。
【請求項１５】
前記第１のソース領域を高電位とさせる電圧が正の電源電圧である、請求項１２に記載の不揮発性ラッチ回路の駆動方法。
【請求項１６】
前記第２のソース領域を低電位とさせる電圧が接地電圧である、請求項１２に記載の不揮発性ラッチ回路の駆動方法。
【請求項１７】
前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が接地電圧である、請求項９に記載の不揮発性ラッチ回路の駆動方法。
【請求項１８】
前記強誘電体膜は、タンタル酸ストロンチウムビスマスで構成されている、請求項９に記載の不揮発性ラッチ回路の駆動方法。
【請求項１９】
前記第１の入力端子に印加されるＨｉｇｈレベルの電圧は、前記第３の入力端子に印加されるＨｉｇｈレベルの電圧よりも高い、請求項９に記載の不揮発性ラッチ回路の駆動方法。
【請求項２０】
前記第１の読み出しサブステップでは、前記第１の入力端子に、前記インバータ素子のしきい値よりも低い電圧が印加されている、請求項９に記載の不揮発性ラッチ回路の駆動方法。
【請求項２１】
前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が接地電圧である、請求項２０に記載の不揮発性ラッチ回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体を用いた不揮発性メモリ機能を有するラッチ回路、及びその駆動方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路を構成するＭＩＳトランジスタの微細化とともに、半導体集積回路自体の大規模な集積化が進んでいる。しかしながら、ＭＩＳトランジスタ等を微細化すると、リーク電流が増大するため、消費電力が増大するという問題が生じている。特に、メモリセルにＭＩＳトランジスタを用いるＤＲＡＭやＳＲＡＭなどにおいては、消費電力の増大は深刻な問題となっている。
【０００３】
このため、最近では、電源を切っても情報が保持される不揮発性メモリが注目されている。このような特性から、不揮発性メモリは、電源切断時の状態に復帰するための動作が不要となるため、消費電力の低減が可能となる。そこで、この不揮発性メモリを利用して、不揮発性記憶機能を有する容量部と、情報の書き込み、読み出し等を制御するトランジスタとを一体化したＭＦＭＩＳ（Metal Ferroelectrics Metal Insulator Semiconductor）が提案されている。ＭＦＭＩＳは、フローティングゲート型のトランジスタ構造を有するものであり、トランジスタのフローティングゲートとその上部電極であるコントロール電極との間に、容量絶縁膜として強誘電体膜を配置したものである。ＭＦＭＩＳは、強誘電体膜に生じる自発分極に応じてトランジスタのしきい値が実効的に変化することを利用したものであり、これによって強誘電体膜中の情報の読み出しを行っている。ＭＦＭＩＳを利用したメモリは、一のトランジスタで構成されるため、究極のメモリとして注目されている。
【０００４】
このようなＭＦＭＩＳを用いた半導体装置としては、例えば、特開２０００−７７９８６号公報（米国特許第６３１４０１６号公報と内容同一）に開示されたものがある。この公報に記載の半導体装置は、ラッチ回路などの順序回路を構成するゲート部の出力端に、強誘電体記憶部を結合したものであり、この強誘電体記憶部は、出力端に現れる信号を、この出力信号に対応した分極状態の形で保持するように構成されている。この構成によれば、電源が遮断されても、強誘電体記憶部によってデータを保持することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、ＭＦＭＩＳ構造においては、情報の書き込み時と同様に、情報の読み出し時にもＭＦＭＩＳのコントロール電極に電圧を印加することが必要であった。このため、書き込んだ情報を読み出すのに伴って、強誘電体膜へ電圧を印加する回数が増大し、強誘電体膜の特性が劣化するという問題があった。
【０００６】
本発明は、上記問題を解決するためになされたものであり、情報の書き込み及び読み出しに伴う強誘電体膜への電圧の印加回数を低減することができ、強誘電体特性の劣化を防止することができる不揮発性ラッチ回路及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る不揮発性ラッチ回路は、第１の電極、第２の電極、及び前記第１の電極と前記第２の電極との間に介在する強誘電体膜を有する強誘電体キャパシタと、前記第１の電極に電圧を印加する第１の入力端子と、入力部及び出力部を有し、前記入力部が前記強誘電体キャパシタの第２の電極に接続されているインバータ素子と、前記第２の電極に電圧を印加する第２の入力端子と、前記第２の電極と第２の入力端子との間に接続され、前記第２の電極に印加される電圧を切り換えるスイッチング素子と、前記スイッチング素子にオン・オフを切り換えるための電圧を印加する第３の入力端子とを備え、前記インバータ素子は、当該インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が前記入力部に印加されると前記出力部にＨｉｇｈを出力し、そのしきい値よりも高いＨｉｇｈレベルの電圧が前記入力部に印加されると前記出力部にＬｏｗを出力し、前記第１の入力端子に電圧を印加し、かつ前記スイッチング素子をオフにした際に前記強誘電体膜に残留する分極によって前記第２の電極に生じる電圧が、前記インバータ素子のしきい値電圧よりも高くなっている。
【０００８】
また、本発明に係る不揮発性ラッチ回路の駆動方法は、第１の電極、第２の電極、及び前記第１の電極と前記第２の電極との間に介在する強誘電体膜を有する強誘電体キャパシタと、前記第１の電極に電圧を印加する第１の入力端子と、  入力部及び出力部を有し、前記入力部が前記強誘電体キャパシタの第２の電極に接続されているインバータ素子と、前記第２の電極に電圧を印加する第２の入力端子と、前記第２の電極と第２の入力端子との間に接続され、前記第２の電極に印加される電圧を切り換えるスイッチング素子と、前記スイッチング素子にオン・オフを切り換えるための電圧を印加する第３の入力端子とを備え、前記インバータ素子は、前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧が前記入力部に印加されると前記出力部にＨｉｇｈを出力し、そのしきい値よりも高いＨｉｇｈレベルの電圧が前記入力部に印加されると前記出力部にＬｏｗを出力し、前記スイッチング素子をオフにした状態で前記第１の入力端子にＨｉｇｈレベルの電圧を印加し、次いでＬｏｗレベルの電圧を印加した際に前記強誘電体膜に残留する分極によって前記第２の電極に生じる電圧が、前記インバータ素子のしきい値電圧よりも高い、不揮発性ラッチ回路の駆動方法であって、前記不揮発性ラッチ回路の駆動方法は、Ｈｉｇｈレベルラッチステップ、Ｌｏｗレベルラッチステップ、およびリセットステップを有し、前記Ｈｉｇｈレベルラッチステップは、第１の書き込みサブステップと前記第１の書き込みサブステップに続く第１の読み出しサブステップとを有し、前記第１の書き込みサブステップでは、前記第２の入力端子に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧を印加するとともに、前記第３の入力端子にＨｉｇｈレベルの電圧を印加して前記スイッチング素子をオンにすることにより、前記入力部に印加される電圧を前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧にし、前記第１の読み出しサブステップでは、前記前記入力部に印加される電圧を前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧に維持し、前記Ｌｏｗレベルラッチステップは、第２の書き込みサブステップと前記第２の書き込みサブステップに続く第２の読み出しサブステップとを有し、前記第２の書き込みサブステップでは、前記第３の入力端子にＬｏｗレベルの電圧を印加することにより前記スイッチング素子をオフにした状態で、前記第１の入力端子にＨｉｇｈレベルの電圧を印加して、前記入力部に前記インバータ素子のしきい値よりも高いＨｉｇｈレベルの電圧を生じさせ、前記第２の読み出しサブステップでは、前記スイッチング素子をオフにした状態で、前記入力部に前記インバータ素子のしきい値よりも高いＨｉｇｈレベルの電圧を維持させ、前記リセットステップでは、前記第２の入力端子に前記インバータ素子のしきい値よりも低いＬｏｗレベルの電圧を印加するとともに、前記スイッチング素子をオンにするものである。
【０００９】
（第１実施形態）
以下、本発明に係る不揮発性ラッチ回路の第１実施形態について図面を参照しつつ説明する。図１は、本実施形態に係る不揮発性ラッチ回路の概略構成を示す電気回路図である。
【００１０】
図１に示すように、この不揮発性ラッチ回路１０は、強誘電体キャパシタ１、ＰＭＩＳＦＥＴ３とＮＭＩＳＦＥＴ４とからなるＣＭＯＳインバータ素子２、及びリセット用ＮＭＩＳＦＥＴ５を備えている。
【００１１】
強誘電体キャパシタ１は、第１及び第２の電極１ａ，１ｂと、これらの電極１ａ，１ｂの間に介挿された強誘電体膜１ｃとで構成されている。第１の電極１ａは、リセット端子（第１の入力端子）Ｔreに接続される一方、第２の電極１ｂは、プラグ、配線等の導電部材を介して、ＰＭＩＳＦＥＴ３のゲート電極３ｇ及びＮＭＩＳＦＥＴ４のゲート電極４ｇに接続されている。強誘電体膜１ｃを構成する強誘電体材料としては、種々のものを挙げることができるが、例えば、タンタル酸ストロンチウムビスマス（Ｙ１：ＳｒＢｉ２ＴａＯ９）を挙げることができる。このとき、タンタル酸ストロンチウムビスマスの結晶性を向上させると、強誘電体のヒステリシスループの角型比を良好にすることができる。
【００１２】
インバータ素子２は入力部Ａおよび出力部Ｂを有している。このインバータ素子２はしきい値を有している。このインバータ素子２は、そのしきい値よりも高いＨｉｇｈレベルの電圧が入力部Ａに印加されると、出力部ＢにＬｏｗが出力される。一方、インバータ素子２は、そのしきい値よりも低いＬｏｗレベルの電圧が入力部Ａに印加されると、出力部ＢにＨｉｇｈが出力される。
【００１３】
このようなインバータ素子２としては、図１に示すような、ＣＭＯＳインバータ素子２を挙げることができる。このＣＭＯＳインバータ素子２を以下、詳細に説明する。
【００１４】
ＣＭＯＳインバータ素子２を構成するＰＭＩＳＦＥＴ３及びＮＭＩＳＦＥＴ４は、電源電圧Ｖddを供給する電源端子Ｔddと接地電圧Ｖssを供給する接地端子Ｔssとの間に直列に接続されている。ＰＭＩＳＦＥＴ３は、基板３ｂと、この基板３ｂにおけるチャネル領域上に設けられたゲート絶縁膜３ｉ及びゲート電極３ｇとを備えており、チャネル領域の両側にはソース領域３ｓとドレイン領域３ｄとがそれぞれ形成されている。また、ソース領域３ｓは、上記した電源端子Ｔddに接続され、ドレイン領域３ｄは、出力端子Ｔoutに接続されている。
【００１５】
ＮＭＩＳＦＥＴ４もＰＭＩＳＦＥＴ３と同様の構成を有しており、基板４ｂ、ゲート絶縁膜４ｉ、及びゲート電極４ｇを備え、基板４ｂのチャネル領域の両側に、ソース領域４ｓとドレイン領域４ｄとがそれぞれ形成されている。また、このＮＭＩＳＦＥＴ４のソース領域４ｓは、上記した接地端子Ｔssに接続され、ドレイン領域４ｄは、ＰＭＩＳＦＥＴ３のドレイン領域３ｄと同じ出力端子Ｔoutに接続されている。本実施形態では、ＰＭＩＳＦＥＴ３のゲート電極３ｇと、ＮＭＩＳＦＥＴ４のゲート電極４ｇとが、例えばポリシリコン膜からなる共通の導体膜によって一体的に構成されている。そして、これら２つのゲート電極３ｇ，４ｇが、このラッチ回路１０における共通のフローティングゲートＦＧを構成している。２つのゲート電極３ｇ，４ｇは、必ずしも一体的に形成する必要はなく、電気的に接続されていればよい。なお、図１に示すように、ＣＭＯＳインバータ２において、信号が入力される部分Ａが本発明の入力部に相当し、信号が出力される部分Ｂが本発明の出力部に相当する。
【００１６】
リセット用ＮＭＩＳＦＥＴ５は、フローティングＦＧと電圧切り換え用端子（第２の入力端子）Ｔplとの間に接続されており、フローティングゲートＦＧに印加する電圧を切り換えるためのスイッチング素子を構成している。また、このリセット用ＮＭＩＳＦＥＴ５のゲート電極５ｇは、セット端子（第３の入力端子）Ｔseに接続されており、このセット端子Ｔseからの入力信号によってリセット用ＮＭＩＳＦＥＴ５がオン・オフされるようになっている。なお、このリセット用ＮＭＩＳＦＥＴ５はセット端子Ｔｓｅからの入力信号に基づいてオン・オフができればよく、ＮＭＩＳＦＥＴに代えてＰＭＩＳＦＥＴなど、他のスイッチング素子を用いても良い。
【００１７】
このように構成されたラッチ回路１０では、リセット端子Ｔre及びセット端子Ｔseにそれぞれ印加される電圧と、各ＭＩＳＦＥＴ３，４の基板３ｂ，４ｂに印加される電圧との高低関係に応じて、強誘電体キャパシタ１の強誘電体膜１ｃの分極状態が制御される。そして、この強誘電体膜１ｃの分極に応じて各ＭＩＳＦＥＴ３，４のオン・オフ状態、さらには出力端子Ｔoutから出力される出力信号Ｓoutの論理値を制御することが可能となっている。すなわち、強誘電体膜の分極状態に応じて、出力信号Ｓoutを高論理値“１(High)”又は低論理値“０(Low)”に保持することが可能となっている。以下、この点について詳述する。
【００１８】
図２（ａ），（ｂ）は、それぞれ順に、この不揮発性ラッチ回路における強誘電体キャパシタ及びＭＩＳキャパシタ（常誘電体キャパシタ）の直列構造を示す回路図、及び強誘電体膜のヒステリシス特性を示す図である。図２（ａ）に示すように、この不揮発性ラッチ回路１０におけるＭＦＭＩＳ構造は、ＭＦＭ−ＭＩＭ（Metal  Ferroelectrics Metal - Metal Insulator Metal）構造として表される。このＭＦＭ−ＭＩＭ構造は、強誘電体キャパシタ１の各電極１ａ，１ｂ及び強誘電体膜１ｃと、２つのＭＩＳＦＥＴ３，４の各ＭＩＳキャパシタ（ゲート電極３ｇ，４ｇ、基板３ｂ，４ｂ、ゲート絶縁膜３ｉ，４ｉ）とによって構成されている。すなわち、ＭＦＭ−ＭＩＭ構造は、各ＭＩＳＦＥＴ３，４における各基板３ｂ，４ｂとリセット端子Ｔreとの間に、強誘電体キャパシタ１と、２つのＭＩＳＦＥＴ３，４の各ＭＩＳキャパシタとが直列に接続されたものである。なお、図２（ａ）では、２つのＭＩＳＦＥＴ３，４の各ゲート絶縁膜３ｉ，４ｉは、１つのＭＩＳキャパシタにおける絶縁膜として表示されている。また、強誘電体キャパシタ１の容量はＣｆで表され、常誘電体キャパシタの容量はＣｃで表されている。
【００１９】
ここで、リセット端子Ｔreに正の電圧Ｖppを印加し、各ＭＩＳＦＥＴの基板３ｂ，４ｂを接地すると、強誘電体キャパシタ１には電圧Ｖｆが分配され、常誘電体キャパシタには電圧Ｖｃが印加される。そして、各キャパシタには、印加された電圧に応じて、電荷Ｑｆ，Ｑｃがそれぞれ誘起される。このとき、強誘電体キャパシタ１の電荷Ｑｆは、電圧Ｖｆに応じて図２（ｂ）に示すようなヒステリシス特性を示す。ここでは、強誘電体膜１ｃ内に、電極１ａ側がプラスで電極１ｂ側がマイナスの分極が生じている状態を正の分極と定義する。
【００２０】
一方、常誘電キャパシタの電荷Ｑｃは、電圧Ｖｆに応じて、下記の式（I）
0003692450.tif 000002
で表される変化を示す。したがって、図２（ｂ）に示すように、式（I）であわをされる直線Ｌ１とヒステリシス特性との交点Ａが、このときの動作点である。
【００２１】
次に、リセット端子Ｔreの電圧をＶppから０に戻すと、常誘電体キャパシタにおける電荷Ｑｃと分配電圧Ｖｃとの関係は、以下の式（II）のようになる。
【００２２】
0003692450.tif 000003
したがって、図２（ｂ）に示すように、式（II）で表される直線Ｌ２とヒステリシス特性との交点Ｂが、このときの動作点である。このように、強誘電体キャパシタ１の強誘電体膜１ｃに分極が保持されている状態では、リセット端子Ｔreの電圧が０Ｖになると、強誘電体膜１ｃには、−Ｖαの電位が現れる。ここで、強誘電体膜１ｃの電圧は、第１の電極１ａが正で第２の電極１ｂが負のときを正の電圧としているのでフローティングゲートＦＧの電位は、正の電位である保持電位Ｖαになる。
【００２３】
図３（ａ），（ｂ）は、それぞれ順に、この不揮発性ラッチ回路中のインバータ素子部分のみを抜き出した回路図、及び入力信号の電圧変化に対する出力信号の変化特性を示す図である。以下では、本実施形態のインバータ素子の特性について説明する。
【００２４】
ここでは、図３（ａ）に示すように、ＰＭＩＳＦＥＴ３とＮＭＩＳＦＥＴ４との共通ゲートであるフローティングゲートＦＧに、入力信号Ｓinが入力されたときに、出力端子Ｔoutから出力信号Ｓoutが出力されるものとする。図３（ｂ）に示すように、入力信号Ｓinの電圧がＰＭＩＳＦＥＴ４のしきい値電圧Ｖtp以下の範囲においては、出力信号は高論理値“１(High)”であり、入力信号Ｓinの電圧がＮＭＩＳＦＥＴ４のしきい値Ｖtn以上の範囲においては、出力信号Ｓoutは低論理値“０(Low)”になる。そして、入力信号Ｓinの電圧がＰＭＩＳＦＥＴ３のしきい値電圧Ｖtpを超えてＮＭＩＳＦＥＴ４のしきい値Ｖtnよりも低い範囲では、出力信号Ｓoutは高論理値“１”から低論理値“０”までの間の中間の値となる。このような特性は、一般的なインバータの入出力特性と同じである。そこで、本実施形態においては、フローティングゲートＦＧにおける保持電位Ｖαがしきい値電圧Ｖtn以上になるように構成し、保持電位Ｖαによってインバータ素子からの出力信号Ｓoutが低論理値“０”になるようにしている。
【００２５】
次に、上記のように構成された不揮発性ラッチ回路の駆動方法について説明する。
【００２６】
（Ａ．第１の駆動方法）
図４（ａ），（ｂ）は、それぞれ順に、第１の駆動方法を示すタイミングチャート、及び強誘電体膜の電圧−分極特性図である。図４（ａ）において、期間(1)は高論理値“１”の書き込み期間、期間(2)は高論理値“１”の読み出し期間、期間(3)は低論理値“０”の書き込み期間、期間(4)は低論理値“０”の読み出し期間、期間(5)はリセット期間をそれぞれ示している。
【００２７】
期間(1)および期間(2)から「Ｈｉｇｈレベルラッチステップ」が構成されている。
【００２８】
期間(3)および期間(4)から「Ｌｏｗレベルラッチステップ」が構成されている。
【００２９】
期間(5)から「リセットステップ」が構成されている。なお、一般的に、ＮＭＩＳＦＥＴ４の基板４ｂは接地電位Ｖssに、ＰＭＩＳＦＥＴ３の基板３ｂは電源電圧Ｖddにそれぞれ保持されている。以下、図４（ａ）を参照しつつ第１の駆動方法における各期間の動作を説明する。
【００３０】
(1)高論理値“１”の書き込み期間
この期間(1)は「第１の書き込みサブステップ」に相当する。
【００３１】
ここでは、まず、リセット端子Ｔre及び電圧切り換え用端子Ｔplの電圧を０Ｖ(Low)にする。そして、セット端子Ｔseに正の電圧Ｖdd(High)を印加して、リセット用ＮＭＩＳＦＥＴ５をオン状態にする。これにより、フローティングゲートＦＧおよび入力部Ａの電位が０Ｖになる。その結果、ＰＭＩＳＦＥＴ３がオンとなる一方、ＮＭＩＳＦＥＴ４がオフとなり、インバータ素子２の出力端子Ｔoutからの出力信号Ｓoutは“１”、すなわちHigh（Ｖdd）となる。つまり、出力部ＢにＨｉｇｈが出力されることになる。このとき、リセット端子Ｔreに印加される電圧は０Ｖであるため、強誘電体キャパシタ１に印加される電圧は０Ｖであり、分極量も０であるので、図４（ｂ）に示すように、点０がこの期間(1)の動作点になる。なお、ここでは、電圧切り換え用端子Ｔｐｌに印加される電圧を０Ｖとして説明したが、インバータ素子２のしきい値以下の電圧であればよい。但し、インバータ素子２の動作を確実にするという観点からは、電圧切り換え用端子Ｔｐｌに印加される電圧は０Ｖであることが好ましい。以下、この(1)高論理値“１”の書き込み期間において電圧切り換え用端子Ｔｐｌに印加された電圧が０Ｖであったとして説明する。
【００３２】
(2)高論理値“１”の読み出し期間
この期間(2)は「第１の読み出しサブステップ」に相当する。
【００３３】
ここでは、期間(1)の終了後、セット端子Ｔseの電圧を０Ｖに戻す。このように、セット端子Ｔseの電圧を０Ｖにし、リセット用ＮＭＩＳＦＥＴ５をオフ状態にしても、リセット端子Ｔreの電圧が０ＶのままであるのでフローティングゲートＦＧの電位は０Ｖのまま（すなわち、インバータ素子２のしきい値電圧よりも低い電位のまま）である。
【００３４】
したがって、ＰＭＩＳＦＥＴ３，ＮＭＩＳＦＥＴ４はそれぞれオン、オフのままであり、出力信号Ｓoutも高論理値“１”のままである。このとき、期間(2)におけるフローティングゲートＦＧの電位は期間(1)と同じであるので、図４（ｂ）に示す点０が期間(2)の動作点になる。
【００３５】
(3)低論理値“０”の書き込み期間
この期間(3)は「第２の書き込みサブステップ」に相当する。
【００３６】
期間(2)の終了に続いて、セット端子Ｔseの電圧を０Ｖのまま、リセット端子Ｔreの電圧を正の電圧Ｖpp(High)とする。このとき、リセット用ＮＭＩＳＦＥＴ５はオフのままであるため、正の電圧Ｖppは、強誘電体キャパシタ１と、各ＭＩＳＦＥＴ３，４の各ＭＩＳキャパシタとの容量比に応じて、強誘電体キャパシタ１と常誘電体キャパシタ（ＭＩＳキャパシタ）とにそれぞれ電圧Ｖｆ，Ｖoxが印加される。そのため、フローティングゲートＦＧおよび入力部Ａの電位は、正の電位Ｖoxになる。この正の電位Ｖoxは、ＰＭＩＳＦＥＴ３のしきい値電圧Ｖtp以上で、且つＮＭＩＳＦＥＴ４のしきい値電圧Ｖtn以上であるため、ＰＭＩＳＦＥＴ３はオフとなる一方、ＮＭＩＳＦＥＴ４はオンとなり、インバータ２の出力信号Ｓoutは、低論理値“０”すなわち、Low（０Ｖ）となる。つまり、出力部ＢにＬｏｗが出力される。このとき、電圧Ｖppが強誘電体キャパシタ１と常誘電体キャパシタとに分配されて、強誘電体キャパシタ１に印加される電圧Ｖｆが十分に高くなると、強誘電体膜１ｃの分極は十分に飽和されるため、図４（ｂ）に示す点Ａが期間(3)の動作点になる。このように強誘電体膜１ｃの分極を十分に飽和するには、電圧Ｖppをセット端子Ｔseに印加する電圧Ｖddよりも大きくしておくことが好ましい。
【００３７】
(4)低論理値“０”の読み出し期間
この期間(4)は「第２の読み出しサブステップ」に相当する。
【００３８】
期間(3)の終了後、セット端子Ｔseの電圧を０Ｖのまま、リセット端子Ｔreの電圧を０Ｖに戻す。上述したように、強誘電体キャパシタ１と２つのＭＩＳＦＥＴ３，４の各ＭＩＳキャパシタとのカップリングにより、フローティングゲートＦＧおよび入力部Ａには正の電圧Ｖαが保持される。この保持電圧Ｖαは、ＰＭＩＳＦＥＴ３及びＮＭＩＳＦＥＴ４のしきい値電圧Ｖtp，Ｖtn以上であるため、ＰＭＩＳＦＥＴ３のオフと、ＮＭＩＳＦＥＴ４のオンが維持されて、インバータ素子２の出力信号Ｓoutは、低論理値“０”となる。このとき、強誘電体キャパシタ１に保持される電圧はＶαであるため、図４（ｂ）に示す点Ｂがこの期間の動作点になる。
【００３９】
(5)リセット期間
最後に、セット端子Ｔseに正の電圧Ｖddを印加して、リセット用ＮＭＩＳＦＥＴ５をオン状態にする。このとき、電圧切り換え用端子Ｔplの電圧は０Ｖであるため、フローティングゲートＦＧの電位は０Ｖになる。その結果、ＰＭＩＳＦＥＴ３がオン、ＮＭＩＳＦＥＴ４がオフとなり、出力信号は、高理論値“１”、つまりHigh(Vdd)となる。このとき、リセット端子Ｔreの電圧は０Ｖであるため、強誘電体膜キャパシタ１に蓄積される電荷が除去され、動作状態は点０に戻る。
【００４０】
以上のような駆動を行うことにより、高論理値“１(High)”及び低論理値“０(Low)”の書き込み及びそれに続く読み出しをそれぞれ実現することができ、ラッチ回路として機能する。すなわち、本実施形態では、セット端子Ｔreの入力が、次の期間で読み出されるように構成されている。例えば、図４（ａ）に示すように、期間(1)でのセット端子Ｔreの入力がHighのとき、次の期間(2)ではHighが読み出される。一方、期間(3)でのセット端子Ｔseの入力がLowのときは、次の期間(4)でLowが読み出される。そして、これに続く期間(5)でセット端子ＴseにHighを入力すると、初期状態に戻る。
【００４１】
このようにして、図１に示す回路は不揮発性のラッチ回路として動作する。つまり、図１に示す回路は強誘電体キャパシタ１により不揮発性となる。ＨｉｇｈレベルラッチステップおよびＬｏｗレベルラッチステップについては、以下の通りである。
【００４２】
すなわち、期間(1)および期間(2)からなるＨｉｇｈレベルラッチステップでは、まず期間(1)において電圧切り換え端子Ｔｐｌに０Ｖ（Ｌｏｗ）が、セット端子Ｔｓｅに正の電圧Ｖｄｄ（Ｈｉｇｈ）が入力される。このセット端子Ｔｓｅに入力された「Ｈｉｇｈ」の信号は、その後の期間(2)において出力部Ｂに「Ｈｉｇｈ」として出力される。なお、期間(1)では、リセット端子Ｔｒｅは任意であるが、インバータ素子２に影響を与えないという観点から、リセット端子Ｔｒｅに印加される電圧は、電圧切り換え端子Ｔｐｌと同電圧（好ましくは０ｖ）を印加しておくことが好ましい。
【００４３】
期間(3)および期間(4)からなるＬｏｗレベルラッチステップでは、期間(3)においてセット端子Ｔｓｅに０ｖ（Ｌｏｗ）が入力される。このセット端子Ｔｓｅに入力された「Ｌｏｗ」の信号は、その後の期間(4)において出力部Ｂに「Ｌｏｗ」として出力される。このようにして、図１に示す回路は不揮発性のラッチ回路として動作する。本発明においては、リセット端子Ｔｒｅに正の電圧Ｖｐｐ（Ｈｉｇｈ）が入力される期間(3)におけるフローティングゲートＦＧおよび入力部Ａの電位が、インバータ素子２のしきい値よりも大きくなければならないが、リセット端子Ｔｒｅに０ｖ（Ｌｏｗ）が入力される期間(4)においても、フローティングゲートＦＧおよび入力部Ａの電位が、インバータ素子２のしきい値よりも大きくなければならない。このためには、スイッチング素子５をオフにした状態（期間(2)〜期間(4)）で、リセット端子ＴｒｅにＶｐｐ（Ｈｉｇｈ）が印加された後にＬｏｗ（０ｖ）が印加された際に、強誘電体膜１ｃに残留する分極によって第２の電極１ｂ、フローティングゲートＦＧ、および入力部Ａに生じる電圧が、インバータ素子２のしきい値よりも高いことが必要である。
【００４４】
図４（ａ）では、セット端子ＴseにHigh、Lowの順で入力があった場合、つまり期間(1)から(5)の駆動がこの順で行われる場合について説明したが、これ以外の駆動が可能なのは勿論である。例えば、セット端子ＴseにHighが連続して入力される場合には、このスイッチング素子は、期間(1)及び(2)の駆動を繰り返すことになる。一方、セット端子ＴseにLowが連続して入力されると、期間(3)から(5)の駆動を繰り返す。また、セット端子ＴseにLow、Highの順で入力がなされると、期間(3)から(5)の駆動の後に期間(1)及び(2)の駆動が行われる。
【００４５】
また、本実施形態によれば、期間(2)及び期間(4)に示すように、新たに電圧を印加せずに、高論理値“１”及び低論理値“０”の読み出しを行うことできるため、強誘電体膜１ｃに電圧を印加する回数が減少し、強誘電体特性の劣化を抑制することができる。しかも、この駆動方法では、強誘電体キャパシタ１のヒステリシスループの上側（正の分極）のみを用いており、分極反転をしていないため、強誘電体膜１ｃの疲労特性を良好にすることができる。さらに、この駆動方法では、高論理値“１”及び低論理値“０の判別をインバータの出力電位によって検出することができるため、センスアップによる検出より簡便になっている。
【００４６】
（Ｂ．第２の駆動方法）
図５（ａ），（ｂ）は、それぞれ順に、第２の駆動方法を示すタイミングチャート、及び強誘電体膜の電圧−分極特性図である。図５（ａ）において、期間(1)は高論理値“１”の書き込み期間、期間(2)は高論理値“１”の読み出し期間、期間(3)は低論理値“０”の書き込み期間、期間(4)は低論理値“０”の読み出し期間、期間(5)はリセット期間をそれぞれ示している。以下、図５（ａ）を参照しつつ第２の駆動方法における各期間の動作を説明する。
【００４７】
(1)高論理値“１”の書き込み期間
まず、第１の駆動方法と同様に、セット端子Ｔseに正の電圧Ｖdd(High)を印加して、リセット用ＮＭＩＳＦＥＴ５をオン状態にする。これにより、電圧切り換え用端子Ｔplの電圧が０Ｖであるため、フローティングゲートＦＧの電位が０Ｖになる。その結果、ＰＭＩＳＦＥＴ３がオンになる一方、ＮＭＩＳＦＥＴ４がオフとなり、インバータ素子の出力端子Ｔoutからの出力信号Ｓoutは“１”、すなわちHigh(Vdd)となる。このとき、強誘電体キャパシタ１に印加される電圧は０Ｖであり、分極量も０であるので、図５（ｂ）に示すように、点０がこの期間(1)の動作点になる。
【００４８】
(2)高論理値“１”の読み出し期間
次に、セット端子Ｔseの電圧を０Ｖ(Low)に戻してセット用ＮＭＩＳＦＥＴ５をオフ状態にする。このとき、リセット端子Ｔreの電圧が０Ｖのままであるので、フローティングゲートＦＧの電位は０Ｖである。したがって、ＰＭＩＳＦＥＴ３、ＮＭＩＳＦＥＴ４はそれぞれオン、オフのままであり、出力信号Ｓoutも高論理値“１”のままである。このとき、期間(2)におけるフローティングゲートＦＧの電位は期間(1)と同じであるので、図５（ｂ）に示す点０が期間(2)の動作点になる。
【００４９】
(3)低論理値“０”の書き込み期間
まず、セット端子Ｔseの電圧を正の電圧Ｖdd(High)とし、リセット用ＮＭＩＳＦＥＴ５をオン状態にする（期間(3)−ａ）。これにより、フローティングゲートＦＧの電位が０Ｖになる。そして、セット端子Ｔseに正の電圧Ｖddを印加してから時間ｔ１が経過したときに、リセット端子Ｔreの電圧を電圧Ｖddよりも高い正の電圧Ｖppとする（期間(3)−ｂ）。このとき、電圧切り換え端子Ｔplの電圧が０Ｖで、リセット用ＮＭＩＳＦＥＴ５がオンであるため、フローティングゲートＦＧの電位が０Ｖとなる。そのため、リセット端子Ｔreの電圧Ｖppが、強誘電体キャパシタ１に印加される電圧となる。この場合、上記第１の駆動方法とは異なり、電圧切り換え端子Ｔplの電圧が０Ｖで、リセット用ＮＭＩＳＦＥＴ５がオンであるため、インバータ素子のゲート絶縁膜３ｉ，４ｉに電圧が印加されない。このように、インバータ素子のゲート絶縁膜３ｉ，４ｉに電圧が分配されないことから、強誘電体キャパシタ１に印加される電圧が比較的低くても、強誘電体膜１ｃの分極は十分に飽和される。このときの動作点は、図５（ｂ）に示す点Ａ’になる。ここまでの期間(3)−ａ，(3)−ｂでは、フローティングゲートＦＧの電位が０Ｖであるため、ＰＭＩＳＦＥＴ３がオン、ＮＭＩＳＦＥＴ４がオフとなり、インバータ素子の出力信号Ｓoutは高論理値“１”、すなわちHigh(Vdd)である。
【００５０】
そして、リセット端子Ｔreに正の電圧Ｖppを印加してから時間ｔ２が経過したときに、セット端子Ｔseの電圧を０Ｖに戻す。これにより、リセット用ＮＭＩＳＦＥＴ５がオフになるため、フローティングゲートＦＧの電位は正の電位Ｖoxになる。この正の電位Ｖoxは、ＰＭＩＳＦＥＴ３及びＮＭＩＳＦＥＴ４のしきい値電圧Ｖtp，Ｖtn以上であるため、ＰＭＩＳＦＥＴ３がオフ、ＮＭＩＳＦＥＴ４がオンとなり、インバータの出力信号Ｓoutは低論理値“０”、つまりLow(０Ｖ)となる（期間(3)−ｃ）。このときの動作点は、上記期間(3)−ｂと同じであり、点Ｅである。
【００５１】
(4)低論理値“０”の読み出し期間
次に、リセット端子Ｔreの電圧を０Ｖに戻す。上述したように、強誘電体キャパシタ１と２つのＭＩＳＦＥＴ３，４の各ＭＩＳキャパシタとのカップリングにより、フローティングゲートＦＧには正の電圧Ｖαが保持される。この保持電圧Ｖαは、ＰＭＩＳＦＥＴ３及びＮＭＩＳＦＥＴ４のしきい値電圧Ｖtp，Ｖtn以上であるため、ＰＭＩＳＦＥＴ３がオフ、ＮＭＩＳＦＥＴ４がオンとなり、インバータ素子の出力信号Ｓoutは、低論理値“０”となる。このとき、強誘電体キャパシタ１に保持される電圧はＶαであるため、図５（ｂ）に示す点Ｂ’がこの期間の動作点になる。
【００５２】
(5)リセット期間
最後に、セット端子Ｔseに正の電圧Ｖddを印加して、リセット用ＮＭＩＳＦＥＴ５をオン状態にする。これにより、電圧切り換え用端子Ｔplの電圧が０Ｖであるため、フローティングゲートＦＧの電位が０Ｖになる。その結果、ＰＭＩＳＦＥＴ３がオン、ＮＭＩＳＦＥＴ４がオフとなり、出力信号は、高理論値“１”、つまりHigh(Vdd)となる。このとき、リセット端子Ｔreの電圧は０Ｖであるため、強誘電体膜キャパシタ１に蓄積される電荷が除去され、図５（ｂ）に示すように、動作状態は点０に戻る。
【００５３】
以上のような駆動を行うことにより、第１の駆動方法と同様に、高論理値“１”及び低論理値“０”の書き込み及びそれに続く読み出しを行うことができ、ラッチ回路として機能する。つまり、期間(1)でセット端子Ｔseの入力がHighの場合は期間(2)でHighが読み出され、期間(3)−ｃでセット端子Ｔseの入力がLowの場合は期間(4)でLowが読み出される。また、期間(2)及び(3)で、新たな電圧を印加せずに読み出しができるため、強誘電体膜１ｃに電圧を印加する回数が減少し、強誘電体特性の劣化を抑制することができる。
【００５４】
さらに、第１の駆動方法と異なり、期間(3)−ｂにおいて強誘電体キャパシタ１に電圧を印加するとき、フローティングゲートＦＧの電位を０Ｖにし、常誘電体キャパシタに電圧が印加されないようにしているため、リセット端子Ｔreに印加された電圧がそのまま強誘電体膜１ｃに印加される。そのため、インバータ素子の各ＭＩＳＦＥＴキャパシタに電圧が分配されないため、第１の駆動方法に比べて、書き込み時の電圧を低くできるという利点がある。
【００５５】
（Ｃ．第３の駆動方法）
図６（ａ），（ｂ）は、それぞれ順に、第３の駆動方法を示すタイミングチャート、及び強誘電体膜の電圧−分極特性図である。図６（ａ）において、期間(1)は高論理値“１”の書き込み期間、期間(2)は高論理値“１”の読み出し期間、期間(3)は低論理値“０”の書き込み期間、期間(4)は低論理値“０”の読み出し期間、期間(5)はリセット期間をそれぞれ示している。以下、図６（ａ）を参照しつつ第３の駆動方法における各期間の動作を説明する。
【００５６】
(1)高論理値“１”の書き込み期間
まず、セット端子Ｔseに正の電圧Ｖddを印加して、リセット用ＮＭＩＳＦＥＴ５をオン状態にする。これにより、電圧切り換え用端子Ｔplの電圧が０Ｖであるため、フローティングゲートＦＧの電位が０Ｖになる。その結果、ＰＭＩＳＦＥＴ３がオン、ＮＭＩＳＦＥＴ４がオフとなり、インバータ素子の出力端子Ｔoutからの出力信号Ｓoutは“１”、つまりHigh(Vdd)となる（期間(1)−ａ）。このとき、強誘電体キャパシタ１に印加される電圧は０Ｖであり、分極量も０であるので、図６（ｂ）に示すように、点０がこの期間(1)の動作点になる。
【００５７】
続いて、セット端子Ｔseに正の電圧Ｖddを印加してから時間ｔ３が経過したときに、電圧切り換え用端子Ｔplの電圧を０Ｖ(Low)から正の電圧Ｖpp(High)にする。リセット端子Ｔreの電圧は、はじめから０Ｖ(Low)に保持されているため、強誘電体膜１ｃに印加される電圧は０Ｖから−Ｖppに変化し、負の方向の分極が誘起される。したがって、図６（ｂ）に示す動作点は、点０から点Ｃへ移動する。このとき、フローティングゲートＦＧの電位は正の電位Ｖppになり、ＰＭＩＳＦＥＴ３及びＮＭＩＳＦＥＴ４のしきい値電圧Ｖtp、Ｖtn以上であるため、ＰＭＩＳＦＥＴ３がオフ、ＮＭＩＳＦＥＴ４がオンになり、インバータの出力信号Ｓoutは低論理値“０”、つまりLow(０Ｖ)となる（期間(1)−ｂ）。
【００５８】
次に、電圧切り換え用端子Ｔplに正の電圧Ｖppを印加してから時間ｔ４が経過したときに、印加電圧を０Ｖに戻す。これにより、フローティングゲートＦＧの電位が０Ｖになるため、ＰＭＩＳＦＥＴ３がオン、ＮＭＩＳＦＥＴ４がオフになり、インバータ素子の出力端子Ｔoutからの出力信号Ｓoutは“１”となる。このとき、強誘電体膜１ｃに印加される電圧は−Ｖppから０Ｖに変化するため、動作点は、図６（ｂ）に示す点Ｃから点Ｄへ移動する（期間(1)−ｃ）。
【００５９】
(2)高論理値“１”の読み出し期間
次に、セット端子Ｔseの電圧を０Ｖに戻す。このように、セット端子Ｔseの電圧を０Ｖにし、リセット用ＮＭＩＳＦＥＴ５をオフ状態にしても、リセット端子Ｔreの電圧が０ＶのままであるのでフローティングゲートＦＧの電位は０Ｖである。したがって、ＰＭＩＳＦＥＴ３がオン、ＮＭＩＳＦＥＴ４がオフに維持されるため、出力信号Ｓoutも高論理値“１”、つまりHigh(Vdd)のままである。このとき、期間(2)におけるフローティングゲートＦＧの電位は期間(1)−ｃと同じであるので、図６（ｂ）に示す点０が期間(2)の動作点になる。
【００６０】
(3)低論理値“０”の書き込み期間
ここでの駆動は、第２の駆動方法の期間(3)と同じである。まず、セット端子Ｔseの電圧を正の電圧Ｖddし、リセット用ＮＭＩＳＦＥＴをオン状態にする（期間(3)−ａ）。これにより、フローティングゲートＦＧの電位が０Ｖになる。このときの動作点は、図６（ｂ）に示す点Ｄのままである。
【００６１】
そして、セット端子Ｔseに正の電圧Ｖddを印加してから時間ｔ５が経過したときに、リセット端子Ｔreの電圧を電圧Ｖddよりも高い正の電圧Ｖppとする（期間(3)−ｂ）。このとき、フローティングゲートＦＧの電位が０Ｖであるため、強誘電体キャパシタ１に印加される電圧はＶppとなり、図６（ｂ）に示すように、動作点は点Ｄから点Ｅに移動する。この場合、電圧切り換え用端子Ｔplが０Ｖでリセット用ＮＭＩＳＦＥＴ５がオンであり、インバータ素子のゲート絶縁膜３ｉ，４ｉに電圧が分配されないので、強誘電体キャパシタ１に印加される電圧が比較的低くても、強誘電体膜１ｃの分極は十分に飽和される。ここまでの期間(3)−ａ，(3)−ｂでは、フローティングゲートＦＧの電位が０Ｖであるため、ＰＭＩＳＦＥＴ３がオン、ＮＭＩＳＦＥＴ４がオフとなり、インバータ素子の出力信号Ｓoutは高論理値“１”である。
【００６２】
そして、リセット端子Ｔreに正の電圧Ｖppを印加してから時間ｔ６が経過したときに、セット端子Ｔseの電圧を０Ｖに戻す。これにより、フローティングゲートＦＧの電位は正の電位Ｖoxになる。この正の電位Ｖoxは、ＰＭＩＳＦＥＴ３及びＮＭＩＳＦＥＴ４のしきい値電圧Ｖtp，Ｖtn以上であるため、ＰＭＩＳＦＥＴ３がオフ、ＮＭＩＳＦＥＴ４がオンとなり、インバータの出力信号Ｓoutは低論理値“０”、つまりLow（０Ｖ）となる（期間(3)−ｃ）。このときの動作点は、上記期間(3)−ｂと同じであり、点Ｅである。
【００６３】
(4)低論理値“０”の読み出し期間
次に、リセット端子Ｔreの電圧を０Ｖに戻す。上述したように、強誘電体キャパシタ１と２つのＭＩＳＦＥＴ３，４の各ＭＩＳキャパシタとのカップリングにより、フローティングゲートＦＧには正の電圧Ｖαが保持される。この保持電圧Ｖαは、ＰＭＩＳＦＥＴ３及びＮＭＩＳＦＥＴ４のしきい値電圧Ｖtp，Ｖtn以上であるため、ＰＭＩＳＦＥＴ３がオフ、ＮＭＩＳＦＥＴ４がオンとなり、インバータ素子の出力信号Ｓoutは、低論理値“０(Low)”となる。このとき、強誘電体キャパシタ１に保持される電圧はＶαであるため、図６（ｂ）に示す点Ｆがこの期間の動作点になる。
【００６４】
(5)リセット期間
最後に、セット端子Ｔseに正の電圧Ｖddを印加して、リセット用ＮＭＩＳＦＥＴ５をオン状態にする。これにより、電圧切り換え用端子Ｔplの電圧が０Ｖであるため、フローティングゲートＦＧの電位が０Ｖになる。その結果、強誘電体膜キャパシタ１に蓄積される電荷が除去されるため、図６（ｂ）に示すように、動作状態は点０に戻る。このとき、ＰＭＩＳＦＥＴ３がオン、ＮＭＩＳＦＥＴ４がオフとなるため、出力信号Ｓoutは、低論理値“１(High)”となる。
【００６５】
以上のような駆動を行うことにより、第１及び第２の駆動方法で示した効果を得ることができる。さらに、この第３の駆動方法では、期間(1)の高論理値“１”の書き込み時において、低論理値“０”の書き込み時とは逆方向の分極を誘起させており、強誘電体キャパシタのヒステリシスループの上側のみならず下側も用いている。このように、強誘電体膜１ｃの分極反転を行うステップを設けると、フローティングゲートＦＧに蓄積される電荷を除去するため、保持電圧を安定に保つことができる。また、ヒステリシス特性がずれるのを防止することができ、正常な動作を維持することができる。なお、本駆動方法においても、セット端子Ｔseの入力と同じ論理値が次の期間で読み出されるようになっており、スイッチング素子をラッチ回路として機能させることができる。
【００６６】
以上のように、本実施形態に係る不揮発性ラッチ回路によれば、上記のような
駆動方法を行うことで、高論理値及び低論理値の書き込み及びそれに続く読み出しを行うことができ、ラッチ回路として機能する。しかも、新たに電圧を印加せずに、高論理値“１”及び低論理値“０”の読み出しを行うことできるため、強誘電体膜１ｃに電圧を印加する回数が減少し、強誘電体特性の劣化を抑制することが可能となる。
【００６７】
また、本実施形態に係る不揮発性ラッチ回路では、インバータ素子としてＣＭＯＳインバータを用いているため、次のような利点がある。すなわち、本実施形態においては、常誘電体キャパシタの容量Ｃｃが、互いに並列に接続されたＰＭＩＳＦＥＴ３及びＮＭＩＳＦＥＴ４のゲート絶縁膜３ｉ，４ｉの合計面積によって定まるので、従来のＭＦＭＩＳ構造に比べると、常誘電体キャパシタの容量Ｃｃが大きくなる。したがって、各ＭＩＳＦＥＴ３，４の各基板３ｂ，４ｂとリセット端子Ｔreとの間に印加される電圧の強誘電体キャパシタ１への分配比が、従来のＭＦＭＩＳ構造に比べると大きくなる。その結果、ラッチ回路を低電圧によって駆動することが可能となる。また、保持電圧Ｖαを高くすることが容易になり、読み出しの精度を向上することができる。
【００６８】
次に、上記不揮発性ラッチ回路１０を用いた半導体集積回路の例を説明する。
【００６９】
（第２実施形態）
図７は、本発明の第２実施形態に係る半導体集積回路の構成を示すブロック回路図である。
【００７０】
同図に示すように、本実施形態の半導体集積回路は、多数のロジックトランジスタなどを集積してなる２つの論理ブロック（Logic block）１１，１２を備えており、これら論理ブロック１１，１２は、パストランジスタ１４（ＮＭＩＳＦＥＴ）を介して配線１３によって互いに接続されている。また、このパストランジスタ１４には、上記第１実施形態で説明した不揮発性ラッチ回路１０が接続されている。そして、この不揮発性ラッチ回路１０の出力信号Ｓout がパストランジスタ１４のゲートに印加され、パストランジスタ１４のオン・オフが制御されるようになっている。
【００７１】
以上の構成によれば、論理ブロック１１，１２間に介設されたパストランジスタ１４のオン・オフが、不揮発性ラッチ回路１０の出力信号Ｓout によって制御されるので、半導体集積回路全体の電源を切断した後、電源を復帰させたときに、不揮発性ラッチ回路１０の出力信号Ｓout の論理値を、電源の切断直前の状態のまま維持することができる。
【００７２】
すなわち、電源の切断直前において不揮発性ラッチ回路１０の出力信号Ｓoutが低論理値“０”であった場合には、電源の復帰後も、不揮発性ラッチ回路１０の出力信号Ｓout が低論理値“０”であり、論理ブロック１１，１２間に信号は伝達されない。一方、電源の切断直前において不揮発性ラッチ回路１０の出力信号Ｓout が高論理値“１”であった場合には、電源の復帰後も、不揮発性ラッチ回路１０の出力信号Ｓout が高論理値“１”であり、論理ブロック１１，１２間に信号が伝達される。したがって、消費電力の低減と回路動作の高速化とを図ることができる。
【００７３】
本実施形態の半導体集積回路は、リコンフィグラブル回路への応用が可能である。リコンフィグラブル回路とは、半導体集積回路（ＬＳＩ）の製造後においても回路の仕様の変更を伴う書き換えを可能にする回路である。この回路では、回路設計から動作確認までの期間を短縮することができ、動作確認を回路設計に短期間かつ容易に反映することが可能となる。その一例として、ＦＰＧＡ（Filed Programmable Gate Array）がある。ＦＰＧＡは、プログラム素子として、マルチプレクサやルックアップテーブルを用いて論理を切り換えるのに用いられる。また、ＦＰＧＡには、プログラムを格納する素子として、ＥＰＲＯＭ又はＥＥＰＲＯＭを用いたＲＡＭタイプ、ＦｕｓｅまたはＡｎｔｉ−Ｆｕｓｅを用いた高速タイプがある。
【００７４】
近年は、書き換え可能で高速なＳＲＡＭ型ラッチ回路を用いたものが使用されている。従来のＳＲＡＭ型ラッチ回路では、電源が投入されている間、出力をある値に保持し、書き換えをすることが可能であるが、電源を切った場合、揮発性のため情報を保持することはできない。また、少なくとも５個のトランジスタを使用しているため面積が大きい。さらに、従来のＳＲＡＭベースのＦＰＧＡでは、電源切断の前にＳＲＡＭ型ラッチ回路の記憶情報をＥＥＰＲＯＭ等の不揮発性記憶回路に伝達し、電源復帰時に不揮発性記憶回路から各ＳＲＡＭ型ラッチ回路に記憶情報を伝達していた。そのため、電源復帰後において、ＳＲＡＭ型ラッチ回路の電源切断前の状態への復帰が遅いという難点があった。
【００７５】
これに対し、本実施形態の半導体集積回路においては、各ラッチ回路が不揮発性を有しているため、電源切断後に電源を復帰したときに、別の記憶回路から記憶情報を伝達する必要がないため、電源投入後における回路の復帰は速いという利点がある。
【００７６】
ところで、上記半導体集積回路では、不揮発性ラッチ回路を１つ用いているが、これを複数用いて図８に示すような半導体集積回路を構成することもできる。同図に示すように、この半導体集積回路は、論理ブロック１５と、これ以外の他の論理ブロックやメモリ回路（いずれも図示せず）に接続される多数の配線１６と、これら各配線１６と論理ブック１５とを接続するための分岐配線１７とを備えており、各分岐配線１７には、パストランジスタ１８が設けられている。また、各パストランジスタ１８には、第１実施形態で示した不揮発性ラッチ回路１０が接続されている。そして、不揮発性ラッチ回路１０の出力信号Ｓoutは、各パストランジスタ１８のゲートに印加されており、パストランジスタ１８のオン・オフが制御されるようになっている。
【００７７】
上記の例では、メモリのデコーダ回路のように、論理ブロック１５からの出力信号が供給される配線を切り換えることが可能な半導体集積回路に、不揮発性ラッチ回路１０を適用している。この構成により、半導体集積回路全体の電源を切断した後、電源を復帰させたときに、不揮発性ラッチ回路１０の出力信号Ｓoutの論理値を、電源の切断直前の状態のまま維持することができる。したがって、消費電力の低減と回路動作の高速化とを図ることができる。
【００７８】
（第３の実施形態）
図９は、本発明の第３実施形態における半導体集積回路の構成を示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、４入力型のマルチプレクサ回路であって、４つの入力端子Ｔin１〜Ｔin４と、１つの出力端子Ｔout'とを備え、２段のセレクト回路３０Ａ，３０Ｂによって、各入力端子Ｔin１〜Ｔin４の入力信号のうちいずれか１つを選択して出力端子Ｔout'から出力するように構成されている。前段のセレクト回路３０Ａには、第１実施形態の不揮発性ラッチ回路１０Ａと、各入力端子Ｔin１〜Ｔin４の入力信号をそれぞれ受ける４つのパストランジスタ２０Ａ〜２０Ｄと、不揮発性ラッチ回路１０Ａの出力を反転するためのインバータ２１とが配置されている。
【００７９】
そして、２つの入力端子Ｔin１，Ｔin２の入力を受ける２つのパストランジスタ２０Ａ，２０Ｂのうち一方のパストランジスタ２０Ａのゲートは、不揮発性ラッチ回路１０Ａの出力信号Ｓout1を受け、他方のパストランジスタ２０Ｂのゲートは、インバータ２１を介して出力信号Ｓout1の反転信号を受ける。また、２つの入力端子Ｔin３，Ｔin４の入力を受ける２つのパストランジスタ２０Ｃ，２０Ｄのうち一方のパストランジスタ２０Ｃのゲートは、不揮発性ラッチ回路１０Ａの出力信号Ｓout1を受け、他方のパストランジスタ２０Ｄのゲートは、インバータ２１を介して出力信号Ｓout1の反転信号を受ける。
【００８０】
後段のセレクト回路３０Ｂには、第１実施形態の不揮発性ラッチ回路１０Ｂと、各パストランジスタ２０Ａ，２０Ｂからの出力を受けるパストランジスタ２２Ａと、各パストランジスタ２０Ｃ，２０Ｄからの出力を受けるパストランジスタ２２Ｂと、不揮発性ラッチ回路１０Ｂの出力を反転するためのインバータ２３とが配置されている。そして、２つのパストランジスタ２２Ａ，２２Ｂのうち一方のパストランジスタ２２Ａのゲートは、不揮発性ラッチ回路１０Ｂの出力信号Ｓout2を受け、他方のパストランジスタ２２Ｂのゲートは、インバータ２３を介して出力信号Ｓout2の反転信号を受ける。
【００８１】
本実施形態においても、マルチプレクサ回路の入出力関係が、不揮発性ラッチ回路１０Ａ，１０Ｂの出力信号Ｓout1，Ｓout2によって制御され、半導体集積回路全体の電源を切断した後、電源を復帰させたときに、不揮発性ラッチ回路１０Ａ，１０Ｂの出力信号Ｓout1，Ｓout2の論理値が電源の切断直前の状態のまま維持される。したがって、消費電力の低減と回路動作の高速化とを図ることができる。
【００８２】
（第４実施形態）
図１０は、本発明の第４実施形態における半導体集積回路の構成を示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、２入力型のルックアップテーブル回路であって、２つの入力端子Ｔin１，Ｔin２と、第１実施形態の構成を有する４つの不揮発性ラッチ回路１０Ａ〜１０Ｄと、１つの出力端子Ｔout'とを備えている。そして、２段のセレクト回路３１Ａ，３１Ｂによって、各不揮発性ラッチ回路１０Ａ〜１０Ｄの出力信号Ｓout1〜Ｓout4のうちいずれか１つを選択して出力端子Ｔout'から出力するように構成されている。前段のセレクト回路３１Ａには、各不揮発性ラッチ回路１０Ａ〜１０Ｄの出力信号Ｓout1〜Ｓout4をそれぞれ受ける４つのパストランジスタ２５Ａ〜２５Ｄと、入力端子Ｔin１からの入力信号を反転するためのインバータ２４とが配置されている。
【００８３】
そして、２つの不揮発性ラッチ回路１０Ａ，１０Ｂの出力信号Ｓout1，Ｓout2を受ける２つのパストランジスタ２５Ａ，２５Ｂのうち一方のパストランジスタ２５Ａのゲートは、入力端子Ｔin１からの入力信号を受け、他方のパストランジスタ２５Ｂのゲートは、インバータ２４を介して入力信号の反転信号を受ける。また、２つの不揮発性ラッチ回路１０Ｃ，１０Ｄの出力信号Ｓout3，Ｓout4を受ける２つのパストランジスタ２５Ｃ，２５Ｄのうち一方のパストランジスタ２５Ｃのゲートは、入力端子Ｔin１からの入力信号を受け、他方のパストランジスタ２５Ｄのゲートは、インバータ２４を介して入力信号の反転信号を受ける。
【００８４】
後段のセレクト回路３１Ｂには、入力端子Ｔin２と、各パストランジスタ２５Ａ，２５Ｂからの出力を受けるパストランジスタ２７Ａと、各パストランジスタ２５Ｃ，２５Ｄからの出力を受けるパストランジスタ２７Ｂと、入力端子Ｔin２からの入力信号を反転するためのインバータ２６とが配置されている。そして、２つのパストランジスタ２７Ａ，２７Ｂのうち一方のパストランジスタ２７Ａのゲートは、入力端子Ｔin２からの入力信号を受け、他方のパストランジスタ２７Ｂのゲートは、インバータ２６を介して入力信号の反転信号を受ける。
【００８５】
本実施形態のルックアップテーブル回路においては、不揮発性ラッチ回路１０Ａ〜１０Ｄの出力信号Ｓout1〜Ｓout4によって、１６種類のブール代数の論理の切換が可能である。そして、半導体集積回路全体の電源を切断した後、電源を復帰させたときに、不揮発性ラッチ回路１０Ａ〜１０Ｄの出力信号Ｓout1〜Ｓout4の論理値が電源の切断直前の状態のまま維持されるので、ルックアップテーブル回路の切断直前の記憶情報がそのまま保持されている。したがって、第２，第３実施形態と同様に、消費電力の低減と回路動作の高速化とを図ることができる。
【００８６】
以上、本発明の実施形態について説明したが、本発明はこれら実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。例えば、上記各実施形態では、ＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴからなるＣＭＯＳによってインバータ素子を構成しているが、これに限定されるものではない。入力部ＡがＨｉｇｈとなった際にオフになり、Ｌｏｗになった際にオンになるのであれば、ＰＭＩＳＦＥＴ３に代えて他のスイッチング素子を用いても良い。同様に、入力部ＡがＨｉｇｈとなった際にオンになり、Ｌｏｗになった際にオフになるのであれば、ＰＭＩＳＦＥＴ４に代えて他のスイッチング素子を用いても良い。また、インバータ素子としては、公知のインバータ素子を用いることができる。例えばトランジスタに抵抗を接続することで、本発明のインバータ素子を構成することもできる。
【００８７】
また、上記実施形態では、リセット用ＮＭＩＳＦＥＴ５をスイッチング素子として用いているが、本発明のスイッチング素子としては、これ以外のものを用いることもでき、強誘電体キャパシタの第２の電極に印加される電圧を切り換えることができるものであれば、特には限定されない。
【００８８】
さらに、上記実施形態では、強誘電体キャパシタの材料としてＹ１を用いたが、分極においてヒステリシス特性を有する材料であれば他の強誘電体材料、例えば、チタン酸ビスマス、チタン酸鉛等を用いることができる。また、電荷の偏りを利用してデータを保持するポリフッ化ビニデン三フッ化エチレン共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））などの高分子化合物を用いることもできる。
【産業上の利用可能性】
【００８９】
本発明により、情報の書き込み及び読み出しに伴う強誘電体膜への電圧の印加回数を低減することができ、強誘電体特性の劣化を防止することができる不揮発性ラッチ回路及びその駆動方法が提供される。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態に係る不揮発性ラッチ回路の構成を示す電気回路である。
【図２】図１の不揮発性ラッチ回路における強誘電体キャパシタ及び常誘電体キャパシタの直列構造を示す回路図、図２（ｂ）は強誘電体膜のヒステリシス特性を示す図である。
【図３】図１の不揮発性ラッチ回路中のインバータ素子を抜き出した回路図、図３（ｂ）は入力信号の電圧変化に対する出力信号の変化特性を示す図である。
【図４】第１の駆動方法を示すタイミングチャート、図４（ｂ）はこのときの強誘電体膜の分極特性図である。
【図５】第２の駆動方法を示すタイミングチャート、図５（ｂ）はこのときの強誘電体膜の分極特性図である。
【図６】第３の駆動方法を示すタイミングチャート、図６（ｂ）はこのときの強誘電体膜の分極特性図である。
【図７】本発明の第２実施形態に係る半導体集積回路の構成を示すブロック回路図である。
【図８】本発明の第２実施形態に係る半導体集積回路の他の構成を示すブロック回路図である。
【図９】本発明の第３実施形態に係る半導体集積回路の構成を示すブロック回路図である。
【図１０】本発明の第４実施形態に係る半導体集積回路の構成を示すブロック回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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