(57)【特許請求の範囲】
【請求項１】
半導体基板（１）上に、形成すべきコンデンサ電極の幾何学的形状をほぼ有する隆起形基本構造体（８）を作成する工程と、基本構造体（８）の上面での膜厚（ａ）が基本構造体（８）の側面での膜厚（ｂ）および半導体基板（１）の表面での膜厚（ｃ）より大きくなるようにスパッタプロセスで導電性電極材料（９）を設ける工程と、半導体基板（１）の表面上の導電性電極材料（９）が除去され基本構造体（８）の上面及び側面上の導電性電極材料（９）が残されるように異方性エッチングプロセスを実施する工程とを有する半導体集積回路におけるコンデンサ電極の製造方法において、
導電性電極材料（９）は基本構造体（８）を貫通する導電性接続構造体（７）を介して半導体基板（１）内の導電性領域（２）又は導体路（１２）に接続され、
基本構造体（８）は非導電性材料から形成され、
導電性接続構造体（７）と導電性電極材料（９）との間に酸素拡散障壁（１３）が設けられ、
異方性エッチングプロセスとしてスパッタエッチングプロセスが使用される
ことを特徴とするコンデンサ電極の製造方法。
【請求項２】
導電性電極材料（９）として白金が使用されることを特徴とする請求項１記載の方法。
【請求項３】
形成されたコンデンサ電極上に強誘電体又は常誘電体（１０）が設けられ、強誘電体又は常誘電体（１０）上に第２のコンデンサ電極（１１）が設けられることを特徴とする請求項１又は２記載の方法。
【請求項４】
メモリセルを製造する際に使用されることを特徴とする請求項１乃至３の１つに記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路におけるコンデンサ電極の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路は、製造プロセス中に隆起形の、即ちほぼ水平な面上に形成されるコンデンサをしばしば有する。これに関する例はいわゆるスタックド・キャパシタ・メモリセル、特にＤＲＡＭデバイスである。このようなコンデンサの所要スペースへの重要な影響はコンデンサ誘電体の選択である。
【０００３】
従来のコンデンサは、メモリ誘電体として一般に最大約８の誘電率を持つ酸化シリコン膜もしくは窒化シリコン膜を利用している。例えばＢＳＴ（バリウム−ストロンチウム−チタン酸塩、ＢａＳｒＴｉＯ3 ）等のような新しい常誘電体材料は誘電率ε＞１５０を持ち、従ってより小さなコンデンサを可能にする。
【０００４】
コンデンサ誘電体として常誘電体材料を備えたこの種のメモリ素子（ＤＲＡＭ）は給電の供給が停止されるとその電荷を失い、それによりその記憶した情報を失う。その他に従来のメモリ素子は残留漏れ電流のために常に新たに書込む必要がある（リフレッシュ・タイム）。メモリ誘電体として強誘電体材料を使用すると、種々の分極方向に基づいて、給電の供給が停止されても情報を失わずしかも常に新たに書込む必要のない不揮発性メモリを構成することが可能になる。セルの残留漏れ電流は記憶された信号に悪影響を与えない。この種の強誘電体材料に関する例はＰＺＴ（鉛−ジルコニウム−チタン酸塩、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）である。
【０００５】
この新しい強誘電体及び常誘電体の製造は一般に酸化雰囲気内で高温度下にて行われる。それゆえ、特に第１のコンデンサ電極に対しては、これらの条件に適合する材料が必要である。これに適した材料としては白金から成る電極が考えられる。しかしながら白金の構造化、特に比較的厚い白金膜の構造化は今まで十分に解決されていない問題である。というのは、適当なエッチングプロセスが開発されておらず、しかも揮発性白金化合物はＲＩＥプロセスに適していないように考えられるからである。従来のエッチングプロセスはレジストマスクの設置及びアルゴン、酸素又は塩素プラズマ内でのエッチングに基づいている。その際プロセスの物理的条件のためにマスク材料及び基台に対しては僅かな選択性しか得られない。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、特に白金から成るコンデンサ電極の製造方法を改良することにある。さらに、この製造方法はメモリ誘電体として高ε常誘電体又は強誘電体を備えたＤＲＡＭセルの製造プロセスに組込むことができるようにする必要がある。
【０００７】
【課題を解決するための手段】
この課題は本発明によれば、半導体基板上に、形成すべきコンデンサ電極の幾何学的形状をほぼ有する隆起形基本構造体を作成する工程と、基本構造体の上面での膜厚が基本構造体の側面での膜厚および半導体基板の表面での膜厚より大きくなるようにスパッタプロセスで導電性電極材料を設ける工程と、半導体基板の表面上の導電性電極材料が除去され基本構造体の上面及び側面上の導電性電極材料が残されるように異方性エッチングプロセスを実施する工程とを有する半導体集積回路におけるコンデンサ電極の製造方法において、導電性電極材料は基本構造体を貫通する導電性接続構造体を介して半導体基板内の導電性領域又は導体路に接続され、基本構造体は非導電性材料から形成され、導電性接続構造体と導電性電極材料との間に酸素拡散障壁が設けられ、異方性エッチングプロセスとしてスパッタエッチングプロセスが使用されることによって解決される。
なお、本発明の実施態様は次の通り規定される。
・導電性電極材料として白金が使用される（請求項２）
・形成されたコンデンサ電極上に強誘電体又は常誘電体が設けられ、強誘電体又は常誘電体上に第２のコンデンサ電極が設けられる（請求項３）。
・メモリセルを製造する際に使用される（請求項４）。
【０００８】
本発明は、先ず、形成すべきコンデンサ電極の幾何学的形状を、より簡単に構造化可能な補充材料からいわゆる基本構造体として形成することに基づいている。この基本構造体は担持体上に隆起して配置され、露出した上面及び露出した側面を有する。その後、導電性電極材料がスパッタプロセスで施される。このプロセスでは、基本構造体の上面上には側面及び底部（即ち隣接の自由担持体表面）における膜厚より厚い膜厚が生ずる。その後異方性エッチングプロセスによるエッチバックが行われる。このエッチングでは、水平な表面、即ち上面と底部（担持体）とにおけるエッチング率は同じであるが、側面におけるエッチング率は無視できるような値にする。担持体表面はフリーエッチングされる、即ち電極材料はここでは完全に除去されるが、基本構造体の側面及び上面では電極材料の膜が残されたままである。このようにして、例えば隣接のメモリセルの同時に形成されたコンデンサ電極から隔離された絶縁コンデンサ電極が得られる。
【０００９】
本発明では、電極材料（即ち例えば白金）をプラズマ化学的に構造化することを必要とせず、その代わりにエッチングが比較的容易な補充材料を構造化して基本構造体とする。電極材料のエッチングはレジストマスクを用いることなく行われる。第２（上側）の電極は例えばリフトオフプロセスによって構造化され、それゆえここでもプラズマエッチングプロセスを省略することができる。
【００１０】
他の利点は、電極材料の析出と電極以外の個所での電極材料の除去との間に装置の交換を必要としない点である。
【００１１】
基本構造体は導電性又は非導電性材料から形成することができる。上述の新しいメモリ誘電体の１つをＤＲＡＭ製造プロセスに組込む場合、後で行われる高温プロセス時に酸素拡散障壁として作用ししかも深部に位置する構造体の酸化を阻止する材料から基本構造体を形成すると有利である。コンデンサ電極が接続構造体を介してしかも基本構造体（この場合導電性である）又は電極材料によって導体路又は導電性領域に接続されると好ましい。
【００１２】
本発明は特にＤＲＡＭメモリのセル領域内で使用されると有利である。というのは、多数のコンデンサが間隔狭く隣接して設けられることによって、担持体表面上へは（基本構造体の上面に対して相対的に）電極材料の薄い膜のみがスパッタされ、それゆえ異方性エッチングプロセスにおいてその薄い膜のみが除去されればよいからである。
【００１３】
【実施例】
次に、本発明を図面に示した実施例に基づいて詳細に説明する。
【００１４】
図１に基づき本発明による方法をＤＲＡＭメモリセルを例として説明する。シリコン半導体基板１にはドープされた領域２、４とゲート３とを持つＭＯＳトランジスタが作られており、このＭＯＳトランジスタは絶縁領域５によって隣接するメモリセルのトランジスタから隔離されている。この装置は絶縁層６、例えば酸化シリコンで覆われており、このようにしてコンデンサの担持体を構成している。例えばタングステン又はポリシリコンから成る接続構造体７を介して、ドープされた領域２は絶縁層６を通って接続可能である。好ましくは平坦化された表面を有する担持体上には、基本構造体を形成するための補充材料として窒化チタン又は他の導電性障壁材料が設けられ、従来のエッチングプロセスによって構造化される。このようにして、接続構造体７と十分な大きさの面積でオーバーラップする基本構造体８が形成される。その場合、完全に覆うことは必ずしも必要という訳ではない。基本構造体８の幾何学的寸法はとりわけ所望の容量値に依存する。高さ（膜厚）に関する標準的な値は５００ｎｍである。装置上には電極材料９として白金がスパッタされる。このスパッタ条件は出来るだけ良好に縁部が覆われしかも単結晶膜が得られるように使用器具に応じて選定される。シャドー効果のために、基本構造体８に隣接する担持体表面上の膜厚ｃと基本構造体８の側面における膜厚ｂとは基本構造体の上面上の膜厚ａより薄い。この実施例において、窒化チタン上に１００ｎｍの厚さの白金薄膜を析出させると、基本構造体８の上面、担持体表面、基本構造体８の側面における膜厚比ａ：ｃ：ｂは約３：１．５：１となる。基本構造体８の上面上の膜厚は同じ条件下で平坦状基板上に得られる膜厚に一致する。
【００１５】
図２に示すように、この装置に対してスパッタエッチングが行われる。このスパッタエッチングはイオン流によって指向性をもって行われるので、水平面上のエッチング率は同一であるが、ほぼ垂直な側面でのエッチング率は無視し得る。エッチング時間は、基本構造体に隣接する担持体表面上の白金膜が除去され、しかしながら基本構造体自体の上の白金膜は薄くされるだけで除去されないように設定される。これはＤＲＡＭセルフィールドの実施例においては、コンデンサ電極が隣接の電極から隔離されていることを意味する。基本構造体８の上面と側面とには約１．５：１の割合で電極材料９の膜厚比ａ´：ｂが構成されている。これによってコンデンサ電極が完成する。
【００１６】
図３に示すように、メモリ電極を完成させるために、コンデンサ誘電体１０、好ましくは高ε誘電体が全面に設けられる。ＦＲＡＭの場合その代わりに強誘電体が析出させられる。このための適当な方法は当業者に良く知られている（例えばＣ．Ｈｗａｎｇの論文「Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．」第６７巻、１９９５年発行、第２８１９頁以降参照）。基本構造体８は酸素拡散障壁から形成されるので、接続構造体７の表面は酸化されない。（そうでない場合には接続構造体７と誘電体１０との間に適当な障壁を組込む必要がある。）その後、上側電極１１が例えば同様に白金から作られる。
【００１７】
図４及び図５に示す本発明の第２の実施例においては、基本構造体８は非導電性補充材料、例えば酸化シリコン又は窒化シリコンから形成される。この補充材料は第１の実施例と同様に好ましくは平坦化された担持体上に設けられ、構造化されて基本構造体８になる。プロセスを簡単にするために、基本構造体８は基台になっている構造体の被覆膜もしくは平坦化に使われる膜６と同じ材料から形成することもできる。即ち膜６は十分大きい膜厚で設けられ、この膜６から担持体ならびに基本構造体８が形成されている。換言すれば、基本構造体は担持体の材料から形成されている。電極材料９のスパッタ（図４参照）及び異方性エッチング（図５参照）は上記において説明したのと同じように行われる。非導電性補充材料の場合、電極材料９の接続が必要であり、この実施例ではトランジスタのドープされた領域２から電極材料９への導電性接触が作られている。これは接続構造体７が電極材料９まで達して例えば基本構造体８の上面まで延びることによって行われる。後で行われる酸素の豊富な熱処理のためにこの接続構造体７と電極材料９との間に障壁１３が必要であるならば、この障壁１３は同様に例えば図示のように組込む必要がある。タングステン（Ｗ）から成る接続構造体の場合、障壁１３は窒化タングステン（ＷＮ）から構成することができる。コンデンサは上述のようにして完成させることができる。
【００１８】
図６に示すように、基本構造体８のために非導電性補充材料が使用される場合、電極材料９の接続は基本構造体８の位置をずらすことによっても達成することができる。例えばタングステン又はポリシリコンから成る接続構造体７は基本構造体８の側面に電極材料への接触部を有する。この実施例においてはさらに絶縁膜１´上に載置された深部に位置する導体路１２への接続が示されている。その他の方法は第１の実施例の場合と同じように実施することができる。
【図面の簡単な説明】
【図１】本発明による方法の第１の実施例を説明するための半導体装置の断面図。
【図２】本発明による方法の第１の実施例を説明するための半導体装置の断面図。
【図３】本発明による方法の第１の実施例を説明するための半導体装置の断面図。
【図４】本発明による方法の第２の実施例を説明するための半導体装置の断面図。
【図５】本発明による方法の第２の実施例を説明するための半導体装置の断面図。
【図６】本発明による方法の第３の実施例を説明するための半導体装置の断面図。
【符号の説明】
１  シリコン半導体基板
１´  絶縁膜
２、４  ドープされた領域
３  ゲート
５  絶縁領域
６  絶縁膜
７  接続構造体
８  基本構造体
９  電極材料
１０  誘電体
１１  上側電極
１２  導体路
１３  障壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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