(57)【特許請求の範囲】
【請求項１】
電源入力端子に与えられる電圧を指令された電圧値に変換して電源出力端子から出力する電圧レギュレータにおいて、
出力電圧を検出する電圧検出回路と、
出力電流を検出する電流検出回路と、
前記出力電圧の目標値を示す指令出力電圧と前記電圧検出回路により検出された検出出力電圧とに基づいて電圧誤差信号を出力する第１の増幅回路と、
前記出力電流の制限値を示す指令制限電流と前記電流検出回路により検出された検出出力電流とに基づいて電流制限信号を出力する第２の増幅回路と、
前記出力電圧を制御するための制御電流が流れる通電経路に設けられ、前記電圧誤差信号に従って駆動される第１のトランジスタと、
前記通電経路において前記第１のトランジスタに対し直列に設けられ、前記電流制限信号に従って駆動される第２のトランジスタとを備えて構成されていることを特徴とする電圧レギュレータ。
【請求項２】
前記電源入力端子から前記電源出力端子への通電経路に出力トランジスタが設けられ、
前記第１および第２のトランジスタは、前記出力トランジスタのベース電流が流れる通電経路に設けられていることを特徴とする請求項１記載の電圧レギュレータ。
【請求項３】
前記電源入力端子から前記電源出力端子への通電経路に出力トランジスタが設けられるとともに、この出力トランジスタを駆動する駆動用トランジスタが設けられ、
前記第１および第２のトランジスタは、前記駆動用トランジスタのベース電流が流れる通電経路に設けられていることを特徴とする請求項１記載の電圧レギュレータ。
【請求項４】
前記電流検出回路は、前記出力トランジスタに対し直列に設けられた電流検出抵抗を備えて構成されていることを特徴とする請求項２または３記載の電圧レギュレータ。
【請求項５】
前記電源入力端子と前記電源出力端子との間に前記電流検出抵抗と前記出力トランジスタとが順に接続され、
前記第２の増幅回路は、差動増幅回路であって、前記指令制限電流に対応した基準電圧と前記電流検出抵抗により検出された電圧とが入力されるように構成されていることを特徴とする請求項４記載の電圧レギュレータ。
【請求項６】
前記電圧検出回路は、前記電源出力端子とグランド端子との間に接続された抵抗分圧回路から構成され、
前記第１の増幅回路は、差動増幅回路であって、前記指令出力電圧に対応した基準電圧と前記抵抗分圧回路により検出された電圧とが入力されるように構成されていることを特徴とする請求項１ないし５の何れかに記載の電圧レギュレータ。
【請求項７】
前記第１のトランジスタにより前記出力電圧が制御されている状態において前記第１のトランジスタはソース接地の態様で動作し、前記第２のトランジスタにより前記出力電流が制限されている状態において前記第２のトランジスタはソース接地の態様で動作するように構成されていることを特徴とする請求項１ないし６の何れかに記載の電圧レギュレータ。
【請求項８】
前記第１および第２のトランジスタは、同じ導電型を有していることを特徴とする請求項１ないし７の何れかに記載の電圧レギュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、過電流保護回路を備えた電圧レギュレータに関する。
【０００２】
【従来の技術】
電圧レギュレータに接続された負荷の抵抗値が低下するなどして過負荷状態が生じた場合、電圧レギュレータの出力電流が過大となって、電圧レギュレータや負荷が故障する虞がある。このような事態の発生を防止するため、一般に電圧レギュレータには過電流保護回路が付加されている。この過電流保護回路には、保護動作中における出力電流と出力電圧との関係により、定電流型、低減型、電流遮断型などがある。定電流型は過負荷時に出力電流を定電流制御するもので、低減型は過負荷時に出力電流をフの字特性などに従って低減するもので、電流遮断型は過負荷時に出力電流を遮断するものである。
【０００３】
図１０は、定電流型の過電流保護回路を備えた電圧レギュレータの電気的構成を示している。この図１０において、電圧レギュレータ１の電源入力端子２と電源出力端子３との間には出力トランジスタＱ１が接続され、そのベースとグランド端子４との間にはトランジスタＱ２が接続されている。差動増幅回路５は、抵抗Ｒ１、Ｒ２からなる分圧回路により検出された出力電圧と指令出力電圧に対応した基準電圧Ｖr1とを入力して出力電圧の誤差増幅を行うものである。また、差動増幅回路６は、抵抗Ｒ３および増幅回路７により検出された出力電流と指令制限電流に対応した基準電圧Ｖr2とを入力して出力電流の誤差増幅を行うものである。ここで、基準電圧Ｖr1、Ｖr2は、それぞれ入力端子８、９から入力されている。
【０００４】
この場合、差動増幅回路５および６は、それぞれ定電圧制御および定電流制御という互いに相反する制御を行う一方で、ともにトランジスタＱ２のゲートに対し誤差増幅電圧を出力する構成となっている。そこで、これら差動増幅回路５、６の各出力端子とトランジスタＱ２のゲートとの間にモード切替回路１０を設け、このモード切替回路１０により、定電圧制御モード（通常時）と定電流制御モード（過負荷時）とを切り替えるようになっている。
【０００５】
しかしながら、モード切替回路１０は、出力電流が指令制限電流に近い場合であっても両制御モードの切り替えが安定して行われるように構成されていなければならず、その回路構成が複雑化してしまう。しかも、フィードバックループ内に複数のトランジスタからなるモード切替回路１０が介在するために、モード切替回路１０において位相の遅れが発生し、電圧レギュレータ１の安定性が低下するといった問題も生じる。
【０００６】
【発明が解決しようとする課題】
そこで、上記問題を回避するため、図１１に示した電気的構成を持つ電圧レギュレータ１１が用いられる。この図１１において、トランジスタＱ３〜Ｑ８から構成されるオペアンプ１２およびトランジスタＱ９〜Ｑ１４から構成されるオペアンプ１３は、それぞれ図１０における差動増幅回路５および６に対応するものである。そして、制御電源端子１４とトランジスタＱ１のベースとの間には、オペアンプ１２内のトランジスタＱ８とオペアンプ１３内のトランジスタＱ１４とが並列に接続され、トランジスタＱ２、Ｑ７、Ｑ１３の各ベースには端子１５を介してバイアス電圧ＶBSが与えられている。なお、図１１において、オペアンプ１２、１３の位相補償回路は省略されている。
【０００７】
この電圧レギュレータ１１において、トランジスタＱ２には、バイアス電圧ＶBSで決定される一定のドレイン電流が流れる。また、このトランジスタＱ２のドレイン電流は、トランジスタＱ１のベース電流、トランジスタＱ８のドレイン電流およびトランジスタＱ１４のドレイン電流を加算した電流となる。従って、トランジスタＱ８またはＱ１４のドレイン電流が増減すると、トランジスタＱ１のベース電流はその増減電流分だけ変化する特性を示す。なお、バイアス電圧ＶBSは、トランジスタＱ２のドレイン電流（一定値）がトランジスタＱ１の駆動に必要なベース電流の最大値（以下、最大ベース電流と称す）以上となるように設定されている。
【０００８】
図１２は、電圧レギュレータ１１の負荷の抵抗値ＲＬに対する出力電圧Ｖｏ、トランジスタＱ２、Ｑ８、Ｑ１４の各ドレイン電流ＩD 、およびトランジスタＱ８、Ｑ１４のゲートの電圧を示している。ここで、抵抗値Ｒ１は、（指令出力電圧／指令制限電流）により計算される値である。
【０００９】
抵抗値ＲＬがＲ１より大きい場合、すなわち出力電流が指令制限電流よりも小さい場合には、差動増幅回路７の出力電圧は基準電圧Ｖr2よりも低くなるため、オペアンプ１３のトランジスタＱ１４はオフ状態となる。この時、オペアンプ１２は、抵抗Ｒ１、Ｒ２による分圧電圧が基準電圧Ｖr1と等しくなるようにトランジスタＱ８のドレイン電流つまりトランジスタＱ１のベース電流を制御する。その結果、電圧レギュレータ１１は定電圧動作を行うようになる。
【００１０】
これに対し、抵抗値ＲＬがＲ１より小さい場合、すなわち出力電流が指令制限電流を超えようとする過負荷状態の場合には、オペアンプ１３は、差動増幅回路７の出力電圧が基準電圧Ｖr2と等しくなるようにトランジスタＱ１４のドレイン電流つまりトランジスタＱ１のベース電流を制御する。その結果、トランジスタＱ１に流れる出力電流が抑制され、電圧レギュレータ１１は定電流動作を行うようになる。この時、オペアンプ１３による定電流動作によって出力電圧は指令出力電圧よりも低くなるので、オペアンプ１２のトランジスタＱ８はオフ状態となる。
【００１１】
しかしながら、この電圧レギュレータ１１においては、その負荷状態にかかわらず常にトランジスタＱ２に最大ベース電流以上の電流を流し続ける必要がある。このため、特に出力電流が小さい場合、トランジスタＱ２に流れる電流のほとんどは、制御電源端子１４からトランジスタＱ８、Ｑ２を介してグランド端子４に流れることになり、この無駄な電流によって電圧レギュレータ１１の効率が低下するという問題がある。
【００１２】
また、図示しないが、ＩＣ化された電圧レギュレータのように出力電流が比較的小さい場合には、電源入力端子２と電源出力端子３との間に、出力トランジスタとして一定電流を流すトランジスタと、定電圧制御により電源出力端子３から不要な電流を引き抜くトランジスタと、定電流制御により電源出力端子３から不要な電流を引き抜くトランジスタとを備えた回路構成が用いられる場合もある。しかし、このような回路構成の電圧レギュレータであっても、上述の電圧レギュレータ１１と同様に、定電圧制御または定電流制御する上で不要な電流が引き抜かれ無駄になるので効率が悪いという問題があった。
【００１３】
本発明は、上記事情に鑑みてなされたもので、その目的は、過負荷に対して定電流保護特性を有するものであって、高い安定性と高い効率とを兼ね備えた電圧レギュレータを提供することにある。
【００１４】
【課題を解決するための手段】
請求項１に記載した手段によれば、出力電圧を制御するための制御電流が流れる通電経路に第１のトランジスタと第２のトランジスタとが直列に接続され、それぞれのトランジスタが互いに独立して動作する。すなわち、過負荷状態でない場合、第１のトランジスタは、第１の増幅回路からの電圧誤差信号に従って、電圧レギュレータの出力電圧を指令出力電圧に一致させるように定電圧制御する。この時、出力電流は指令制限電流よりも小さいので、第２の増幅回路により制御される第２のトランジスタは十分なオン状態となり、上記定電圧制御を妨げることはない。
【００１５】
一方、過負荷状態となった場合、第２のトランジスタは、第２の増幅回路からの電流制限信号に従って、電圧レギュレータの出力電流を指令制限電流に一致させるように定電流制御する。この時、出力電圧は指令出力電圧よりも低下するので、第１の増幅回路により制御される第１のトランジスタは十分なオン状態となり、上記定電流制御を妨げることはない。
【００１６】
すなわち、本手段によれば、直列に接続された第１および第２のトランジスタは、互いに制御動作を妨げることなく上記制御電流を独立して制御することができるので、従来構成に存在した制御モードの切替回路（トランジスタを含んで構成される）が不要となり、安定性が向上する。また、制御電流が流れる通電経路に、指令出力電圧に等しい出力電圧あるいは指令制限電流に等しい出力電流を得るために必要且つ十分な電流のみが流れるので、無駄な電流が流れることがなく、従来構成のものに比べ効率を高めることができる。
【００１７】
請求項２に記載した手段によれば、出力電流を流し出す出力トランジスタのベース電流が、第１および第２のトランジスタによって制御されるので、この出力トランジスタの許容電流値に応じた比較的大きな出力電流を得られる。
【００１８】
請求項３に記載した手段によれば、出力電流を流し出す出力トランジスタに加え、その出力トランジスタを駆動するための駆動用トランジスタが設けられる。そして、その駆動用トランジスタのベース電流が、第１および第２のトランジスタによって制御されるので、請求項２に記載した手段よりも、一層大きな出力電流を得ることができる。また、所定の出力電流を得る場合に、第１および第２のトランジスタに流れる電流が小さくなるので、例えばＩＣ内に作り込まれる第１および第２のトランジスタのトランジスタサイズを小さくできる。
【００１９】
請求項４に記載した手段によれば、電流検出抵抗の両端には出力電流に比例した電圧が生成されるので、その検出電圧に基づいて直接的にあるいは検出用増幅回路などを介して出力電流を検出することができる。
【００２０】
請求項５に記載した手段によれば、電流検出回路としての電流検出抵抗は、電源入力端子と出力トランジスタとの間に接続され、第２の増幅回路は差動増幅回路として構成されている。その結果、電流検出抵抗による検出電圧を直接的に  （検出用増幅回路などを付加することなく）第２の増幅回路に入力することが可能となる。これにより、電流検出回路における位相遅れをなくすことができ、過負荷時における定電流制御の安定性を高めることができる。
【００２６】
請求項６に記載した手段によれば、第１の増幅回路は、指令出力電圧に対応した基準電圧と抵抗分圧回路により検出された出力電圧との差に応じた電圧誤差信号を出力する。
【００２７】
請求項８に記載した手段によれば、第１および第２のトランジスタは同じ導電型を有しているので、上述した各請求項に記載した手段において接続順序を指定した場合を除き、第１および第２のトランジスタの接続順序を任意に設定できる。
【００２８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について、図１ないし図４を参照しながら説明する。
図１は、定電流型の過電流保護機能を備えた電圧レギュレータの電気的構成を示している。この図１に示す電圧レギュレータ２１は、例えばエンジンを制御する電子制御装置（ＥＣＵ）内に設けられる電源ＩＣとして構成されている。電源入力端子２２と電源出力端子２３との間には、ＰＮＰ型の出力トランジスタＱ２１のエミッタ・コレクタ間と抵抗Ｒ２１（電流検出抵抗に相当）とが直列に接続されている。
【００２９】
出力トランジスタＱ２１のエミッタ・ベース間には抵抗Ｒ２２が接続され、抵抗Ｒ２１の両端電圧は増幅回路２４に入力されるようになっている。この増幅回路２４は、上記抵抗Ｒ２１とともに電流検出回路を構成するもので、図２に示すように差動増幅回路２５と抵抗Ｒ２３〜Ｒ２６とから構成されている。なお、出力トランジスタＱ２１および抵抗Ｒ２１、Ｒ２２は上記ＩＣに内蔵せず外付けする構成としても良い。
【００３０】
電圧レギュレータ２１は、出力トランジスタＱ２１を制御するために、オペアンプ２６とオペアンプ２７とを備えている。オペアンプ２６は、トランジスタＱ２２〜Ｑ３０からなる差動増幅回路２８（第１の増幅回路に相当）と、この差動増幅回路２８により制御されるトランジスタＱ３１（第１のトランジスタに相当）とから構成されている。また、オペアンプ２７は、トランジスタＱ３２〜Ｑ３６からなる差動増幅回路２９（第２の増幅回路に相当）と、この差動増幅回路２９により制御されるトランジスタＱ３７（第２のトランジスタに相当）とから構成されている。これらオペアンプ２６、２７は、正側、負側の電源端子３０、３１にそれぞれ接続された電源線３２、３３から電源電圧ＶDDの供給を得て動作するようになっている。なお、図１において、オペアンプ２６、２７の位相補償回路は省略されている。
【００３１】
本実施形態においては、トランジスタＱ２２〜Ｑ３７はＭＯＳトランジスタから構成されている。このうちトランジスタＱ３１とＱ３７とは同じ導電型（ここではＮチャネル型）であって、出力トランジスタＱ２１のベースと電源線３３との間（ベースライン）に直列に接続されている。
【００３２】
差動増幅回路２８において、Ｎチャネル型のトランジスタＱ２２、Ｑ２３は差動対を構成している。ここで、トランジスタＱ２２のゲートは、指令出力電圧Ｖ１に相当する基準電圧Ｖref1が与えられる端子３４に接続されている。また、電源出力端子２３と電源端子３１との間には、抵抗Ｒ２７、Ｒ２８の直列回路からなる分圧回路３５（電圧検出回路および抵抗分圧回路に相当）が接続されており、上記トランジスタＱ２３のゲートは、この分圧回路３５の分圧点に接続されている。
【００３３】
Ｎチャネル型のトランジスタＱ２８、Ｑ２９は、上記差動対に対する能動負荷を構成している。電源線３２とトランジスタＱ２２、Ｑ２８との間には、それぞれＰチャネル型のトランジスタＱ２４、Ｑ２６が接続され、電源線３２とトランジスタＱ２３、Ｑ２９との間には、それぞれＰチャネル型のトランジスタＱ２５、Ｑ２７が接続されている。これらトランジスタＱ２４、Ｑ２６およびトランジスタＱ２５、Ｑ２７は、それぞれカレントミラー回路を構成している。
【００３４】
また、トランジスタＱ２２、Ｑ２３の共通ソース線と電源線３３との間には、Ｎチャネル型のトランジスタＱ３０が接続されており、このトランジスタＱ３０のゲートは、バイアス電圧ＶBIAS1 が与えられる端子３６に接続されている。上述のトランジスタＱ３１のゲートは、差動増幅回路２８の出力ノードつまりトランジスタＱ２６とＱ２８の各ドレインの共通接続点に接続されている。
【００３５】
一方、差動増幅回路２９において、Ｐチャネル型のトランジスタＱ３２、Ｑ３３は差動対を構成している。ここで、トランジスタＱ３２のゲートは、指令制限電流Ｉ１に相当する基準電圧Ｖref2が与えられる端子３７に接続され、トランジスタＱ３３のゲートは、増幅回路２４の出力端子に接続されている。
【００３６】
トランジスタＱ３２、Ｑ３３と電源線３３との間には、それぞれ上記差動対に対する能動負荷を構成するＮチャネル型のトランジスタＱ３４、Ｑ３５が接続され、電源線３２とトランジスタＱ３２、Ｑ３３の共通ソース線との間には、Ｐチャネル型のトランジスタＱ３６が接続されている。このトランジスタＱ３６のゲートは、バイアス電圧ＶBIAS2 が与えられる端子３８に接続されている。上述のトランジスタＱ３７のゲートは、差動増幅回路２９の出力ノードつまりトランジスタＱ３３とＱ３５の各ドレインの共通接続点に接続されている。
【００３７】
次に、電圧レギュレータ２１の動作について図３および図４も参照しながら説明する。
電源入力端子２２と電源端子３１（グランド端子に相当）との間にバッテリ電圧Ｖｂ（例えば１２Ｖ）を印加し、電源端子３０と３１との間に電源電圧ＶDD  （例えば５Ｖ）を印加し、さらに端子３４、３６、３７、３８と電源端子３１との間にそれぞれ所定の電圧を印加することにより、電圧レギュレータ２１が動作を開始する。
【００３８】
図３は、電圧レギュレータ２１の出力電圧−出力電流特性を示している。ここで、縦軸は電源出力端子２３における出力電圧Ｖｏを示し、横軸は電源出力端子２３から出力される出力電流Ｉｏを示している。出力電流Ｉｏが基準電圧Ｖref2により指令される指令制限電流Ｉ１よりも小さい場合、電圧レギュレータ２１は、出力電圧Ｖｏが基準電圧Ｖref1により指令される指令出力電圧Ｖ１（例えば５Ｖ）に等しくなるように定電圧制御を行う。また、電源出力端子２３に接続された負荷の等価的な抵抗値ＲＬが低下するなどして出力電流Ｉｏが指令制限電流Ｉ１を超えようとする場合（過負荷状態の場合）、電圧レギュレータ２１は、出力電流Ｉｏが指令制限電流Ｉ１に等しくなるように定電流制御を行う。
【００３９】
図４は、負荷の抵抗値ＲＬに対する出力電圧ＶｏおよびトランジスタＱ３１、Ｑ３７のゲートの電圧を示している。この図４において、抵抗値Ｒ１は、（指令出力電圧Ｖ１／指令制限電流Ｉ１）により計算される値である。以下、図４を参照しながら、電圧レギュレータ２１の具体的な動作について説明する。
【００４０】
（１）ＲＬ＞Ｒ１の場合
電圧レギュレータ２１の通常動作モードである。抵抗Ｒ２１の両端子間には出力電流Ｉｏに比例した電圧が発生し、この電圧は増幅回路２４によって増幅されて検出電圧としてトランジスタＱ３３のゲートに与えられる。検出出力電流に相当する検出電圧は指令制限電流Ｉ１に対応する基準電圧Ｖref2よりも低いので、差動増幅回路２９の出力電圧（電流制限信号に相当）つまりトランジスタＱ３７のゲート電圧が当該トランジスタＱ３７のしきい値電圧Ｖｔよりも十分に高くなる（図４参照）。その結果、トランジスタＱ３７は線形領域で動作するようになり、そのドレイン・ソース間電圧は十分に低くなる。
【００４１】
一方、出力電圧Ｖｏは分圧回路３５により検出され、その検出電圧はトランジスタＱ２３のゲートに与えられる。検出出力電圧に相当する検出電圧が指令出力電圧Ｖ１に対応する基準電圧Ｖref1よりも高い場合、差動増幅回路２８の出力電圧（電圧誤差信号に相当）つまりトランジスタＱ３１のゲート電圧は上がり、検出電圧が基準電圧Ｖref1よりも低い場合、トランジスタＱ３１のゲート電圧は下がる。この場合、トランジスタＱ３１は飽和領域で動作する。
【００４２】
このように、出力トランジスタＱ２１のベースラインに直列に接続されたトランジスタＱ３１、Ｑ３７のうちトランジスタＱ３７は十分にオンした状態を保つため、トランジスタＱ３１はソース接地の態様で動作し、出力トランジスタＱ２１のベース電流はトランジスタＱ３１により制御される。その結果、電圧レギュレータ２１において、抵抗Ｒ２１、増幅回路２４、差動増幅回路２９、トランジスタＱ３７およびＱ２１からなる電流フィードバックループによる定電流制御は実質的に機能せず、分圧回路３５、差動増幅回路２８、トランジスタＱ３１およびＱ２１からなる電圧フィードバックループによる定電圧制御だけが機能するようになる。これにより、電圧レギュレータ２１の出力電圧Ｖｏは、以下の（１）式により計算される指令出力電圧Ｖ１に等しくなる。この（１）式において、Ｒ２７、Ｒ２８は、それぞれ抵抗Ｒ２７、Ｒ２８の抵抗値を表している。
Ｖｏ＝Ｖ１＝Ｖref1×（Ｒ２７＋Ｒ２８）／Ｒ２８              …（１）
【００４３】
（２）ＲＬ＜Ｒ１の場合
電圧レギュレータ２１の過電流保護動作モードである。分圧回路３５による出力電圧Ｖｏの検出電圧は基準電圧Ｖref1よりも低いので、差動増幅回路２８においてトランジスタＱ３１のゲート電圧はそのしきい値電圧Ｖｔよりも十分に高くなる（図４参照）。その結果、トランジスタＱ３１は線形領域で動作するようになり、そのドレイン・ソース間電圧は十分に低くなる。
【００４４】
一方、差動増幅回路２９において、抵抗Ｒ２１および増幅回路２４により検出された出力電流Ｉｏに比例する電圧（検出電圧）が基準電圧Ｖref2よりも高い場合、トランジスタＱ３７のゲート電圧が下がり、上記検出電圧が基準電圧Ｖref2よりも低い場合、トランジスタＱ３７のゲート電圧が上がる。この場合、トランジスタＱ３７は飽和領域で動作する。
【００４５】
その結果、出力トランジスタＱ２１のベース電流はソース接地されたトランジスタＱ３７により制御され、電圧レギュレータ２１において電圧フィードバックループによる定電圧制御が機能を停止し、電流フィードバックループによる定電流制御だけが機能するようになる。これにより、電圧レギュレータ２１の出力電流Ｉｏは、以下の（２）式により計算される指令制限電流Ｉ１に等しくなる。この（２）式において、Ａｖは増幅回路２４の電圧ゲインを表し、Ｒ２１は抵抗Ｒ２１の抵抗値を表している。
Ｉｏ＝Ｉ１＝Ｖref2／（Ａｖ×Ｒ２１）                        …（２）
【００４６】
また、出力電流Ｉｏが指令制限電流Ｉ１に等しい場合（あるいは極めて近い場合）には、トランジスタＱ３１、Ｑ３７はともに飽和領域で動作する。この場合、トランジスタＱ３１とＱ３７とは直列に接続されているので、定電圧制御を行う差動増幅回路２８と定電流制御を行う差動増幅回路２９のうちベース電流をより制限する方の制御が支配的となる。
【００４７】
以上述べたように、本実施形態によれば、出力トランジスタＱ２１のベースラインに、定電圧制御するためのトランジスタＱ３１と定電流制御するためのトランジスタＱ３７とが直列に接続され、これら２つのトランジスタＱ３１、Ｑ３７は、互いに相手の制御を妨げることなく出力トランジスタＱ２１のベース電流を直接制御する。従って、出力トランジスタＱ２１のベース電流を制御する上で、無駄な電流（例えば図１１に示す電圧レギュレータ１１におけるトランジスタＱ２のドレイン電流とトランジスタＱ１のベース電流との差電流）を流す必要がなくなり、電圧レギュレータ２１の効率を高めることができる。
【００４８】
また、２つのトランジスタＱ３１、Ｑ３７は、それぞれ差動増幅回路２８から出力される電圧誤差信号、差動増幅回路２９から出力される電流制限信号により独立して制御されるので、これら電圧誤差信号と電流制限信号とを合成する回路（例えば図１０に示すモード切替回路１０）が不要となる。これにより、電圧または電流のフィードバックループ内に存在するトランジスタを減らすことができるので、位相遅れが小さくなり、電圧レギュレータ２１の安定性を高めることができる。
【００４９】
さらに、電圧レギュレータ２１は、オペアンプ２６、２７とは別に出力トランジスタＱ２１を備えているので、この出力トランジスタＱ２１のサイズに応じて比較的大きな出力電流Ｉｏを流し出すことができる。特に、出力トランジスタＱ２１をＩＣの外部に設ける構成とすることにより、電圧レギュレータ２１は、より大きな出力電流Ｉｏを流し出すことが可能となる。
【００５０】
（第２の実施形態）
次に、上述した第１の実施形態を変形した第２の実施形態について、電圧レギュレータの電気的構成を示す図５を参照しながら説明する。なお、図５において図１と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００５１】
図５に示す電圧レギュレータ３９おいて、電源入力端子２２と出力トランジスタＱ２１のエミッタとの間に電流検出抵抗に相当する抵抗Ｒ２９が接続され、出力トランジスタＱ２１のコレクタは電源出力端子２３に接続されている。また、バッテリ電圧Ｖｂが印加される電源入力端子２２と電源端子３１との間には、抵抗Ｒ３０、Ｒ３１からなる分圧回路４０（抵抗分圧回路に相当）が接続されている。この分圧回路４０の分圧点には、指令制限電流Ｉ１に相当する基準電圧Ｖref3が生成される。
【００５２】
過負荷時に定電流制御を行うためのオペアンプ４１は、トランジスタＱ３８〜Ｑ４６からなる差動増幅回路４２（第２の増幅回路に相当）と、この差動増幅回路４２により制御されるトランジスタＱ３７とから構成されている。ここで、差動増幅回路４２を構成するトランジスタＱ３８〜Ｑ４６は、それぞれ差動増幅回路２８を構成するトランジスタＱ２２〜Ｑ３０に対応しており、両者は同じ構成となっている。この図５においても、オペアンプ２６、４１の位相補償回路は省略されている。
【００５３】
トランジスタＱ３８のゲートは、上記分圧回路４０の分圧点に接続され、トランジスタＱ３９のゲートは、抵抗Ｒ２９と出力トランジスタＱ２１のエミッタとの共通接続点に接続されている。また、トランジスタＱ４６のゲートは、バイアス電圧ＶBIAS1 が与えられる端子３６に接続されている。これらオペアンプ２６、４１の正側の電源線４３は電源入力端子２２に接続されており、オペアンプ２６、４１はバッテリ電圧Ｖｂの供給を受けて動作するようになっている。
【００５４】
上記構成を持つ電圧レギュレータ３９は、第１の実施形態で説明した電圧レギュレータ２１と同様にして動作し、第１の実施形態と同様の効果を得ることができる。この他、電圧レギュレータ３９は以下のような特徴を有している。すなわち、差動増幅回路４２は電源入力端子２２を正側の基準電位として動作し、抵抗Ｒ２９には電源入力端子２２を基準電位として出力電流Ｉｏに比例した電圧が検出される。このため、抵抗Ｒ２９による検出電圧をトランジスタＱ３９のゲートに直接入力することができ、電圧レギュレータ２１において必要とされた増幅回路２４を省くことができる。これにより、増幅回路２４により生じる位相遅れがなくなり、過負荷時における定電流制御の安定性を高めることができる。
【００５５】
また、トランジスタＱ３８のゲートには、電源入力端子２２の電圧を分圧回路４０により分圧して得られる基準電圧Ｖref3が与えられている。この場合、指令制限電流Ｉ１は、次の（３）式に示すようになる。ここで、Ｒ２９、Ｒ３０、Ｒ３１は、それぞれ抵抗Ｒ２９、Ｒ３０、Ｒ３１の抵抗値を表している。
Ｉ１＝Ｖｂ／Ｒ２９×（Ｒ３０／（Ｒ３０＋Ｒ３１））          …（３）
【００５６】
この（３）式から分かるように、バッテリ電圧Ｖｂが変動した場合における指令制限電流Ｉ１の変動分は、トランジスタＱ３８のゲートに一定の基準電圧Ｖref3を与えた場合と比較して、Ｒ３０／（Ｒ３０＋Ｒ３１）倍に低減される。これにより、バッテリ電圧Ｖｂが変動しても、過電流保護レベルをほぼ一定に保つことができる。
【００５７】
（第３の実施形態）
次に、本発明の第３の実施形態について、電圧レギュレータの電気的構成を示す図６を参照しながら説明する。なお、図６において図１と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００５８】
図６に示す電圧レギュレータ４４おいて、ＮＰＮ型のトランジスタＱ４７（駆動用トランジスタに相当）は、出力トランジスタＱ２１を駆動するためのものである。そのコレクタとエミッタは、それぞれ出力トランジスタＱ２１のベースと電源線３３に接続されており、そのベース・エミッタ間には抵抗Ｒ３２が接続されている。トランジスタＱ２１、Ｑ４７および抵抗Ｒ２１、Ｒ３２は、電源ＩＣに対して外付けする構成となっている。
【００５９】
電圧レギュレータ４４は、出力トランジスタＱ２１を制御するために、定電圧制御用のオペアンプ４５と定電流制御用のオペアンプ４６とを備えている。オペアンプ４５は、トランジスタＱ４８〜Ｑ５６からなる差動増幅回路４７（第１の増幅回路に相当）と、この差動増幅回路４７により制御されるトランジスタＱ５７（第１のトランジスタに相当）とから構成されている。また、オペアンプ４６は、トランジスタＱ５８〜Ｑ６６からなる差動増幅回路４８（第２の増幅回路に相当）と、この差動増幅回路４８により制御されるトランジスタＱ６７（第２のトランジスタに相当）とから構成されている。
【００６０】
トランジスタＱ５７とＱ６７とは同じ導電型（ここではＰチャネル型）であって、電源線３２とトランジスタＱ４７のベースとの間に直列に接続されている。トランジスタＱ４８〜Ｑ５６からなる差動増幅回路４７は、第１の実施形態に示す差動増幅回路２８において各トランジスタＱ２２〜Ｑ３０の導電型を反転させるとともに電源線３２と３３に対する接続関係を反転させた構成となっている。差動増幅回路４８も差動増幅回路４７と同一の構成となっている。
【００６１】
オペアンプ４５において、トランジスタＱ４８のゲートは、指令出力電圧Ｖ１に相当する基準電圧Ｖref4が与えられる端子４９に接続され、トランジスタＱ４９のゲートは、分圧回路３５の分圧点に接続されている。また、トランジスタＱ５７のゲートは、差動増幅回路４７の出力ノードつまりトランジスタＱ５３とＱ５５の各ドレインの共通接続点に接続されているとともに、位相補償回路を構成するコンデンサＣ２１と抵抗Ｒ３３との直列回路を介して電源出力端子２３に接続されている。
【００６２】
同様に、オペアンプ４６において、トランジスタＱ５８のゲートは、指令制限電圧Ｉ１に相当する基準電圧Ｖref2が与えられる端子３７に接続され、トランジスタＱ５９のゲートは、増幅回路２４の出力端子に接続されている。また、トランジスタＱ６７のゲートは、差動増幅回路４８の出力ノードつまりトランジスタＱ６３とＱ６５の各ドレインの共通接続点に接続されているとともに、位相補償回路を構成するコンデンサＣ２２と抵抗Ｒ３４との直列回路を介して電源出力端子２３に接続されている。なお、トランジスタＱ５６とＱ６６の各ゲートは、バイアス電圧ＶBIAS2 が与えられる端子３８に接続されている。
【００６３】
上記構成を持つ電圧レギュレータ４４は、第１の実施形態で説明した電圧レギュレータ２１と同様にして動作し、第１の実施形態と同様の効果を得ることができる。また、トランジスタＱ５７とＱ６７には、出力トランジスタＱ２１のベース電流（Ｑ４７のコレクタ電流）ではなく、さらにその１／ｈFEの大きさを持つトランジスタＱ４７のベース電流が流れるので、これらトランジスタＱ５７とＱ６７とに流れる電流はより小さくなる。その結果、ＩＣ化された電圧レギュレータ４４は、トランジスタＱ５７とＱ６７のトランジスタサイズが小さくても、大きな出力電流Ｉｏを流し出すことができる。
【００６４】
また、上述した第１または第２の各実施形態とは異なり、トランジスタＱ５７のドレインの電圧は、電源入力端子２２に印加される電圧にかかわらず常にトランジスタＱ４７のベース・エミッタ間電圧（約０．７Ｖ）となる。従って、トランジスタＱ５７、Ｑ６７を高耐圧化する必要がなくなり、通常のＣＭＯＳＬＳＩ工程での製造が可能となるため、製造コストを上げることなくＩＣ化が可能となる。
【００６５】
（第４の実施形態）
次に、上述した第３の実施形態を変形した第４の実施形態について、電圧レギュレータの電気的構成を示す図７を参照しながら説明する。この変形は、第１の実施形態を変形して第２の実施形態を得た場合と同様にして行われるもので、図７において図５または図６と同一構成部分には同一符号を付して示す。
【００６６】
図７に示す電圧レギュレータ５０おいて、電源入力端子２２と出力トランジスタＱ２１のエミッタとの間に抵抗Ｒ２９が接続され、出力トランジスタＱ２１のコレクタは電源出力端子２３に接続されている。また、電源入力端子２２と電源端子３１との間には分圧回路４０が接続され、その分圧点には指令制限電流Ｉ１に相当する基準電圧Ｖref3が生成される。
【００６７】
過負荷時に定電流制御を行うためのオペアンプ５１は、トランジスタＱ６８〜Ｑ７２からなる差動増幅回路５２（第２の増幅回路に相当）と、この差動増幅回路５２により制御されるトランジスタＱ６７とから構成されている。差動増幅回路５２は、第１の実施形態に示す差動増幅回路２９において各トランジスタＱ３２〜Ｑ３６の導電型を反転させるとともに電源線３２と３３に対する接続関係を反転させた構成となっている。
【００６８】
ここで、トランジスタＱ６８のゲートは、分圧回路４０の分圧点に接続され、トランジスタＱ６９のゲートは、抵抗Ｒ２９と出力トランジスタＱ２１のエミッタとの共通接続点に接続されている。また、トランジスタＱ７２のゲートは、バイアス電圧ＶBIAS1 が与えられる端子３６に接続されている。
【００６９】
本実施形態の電圧レギュレータ５０は、第３の実施形態で説明した電圧レギュレータ４４と同様にして動作し、第３の実施形態と同様の効果を得ることができる。また、抵抗Ｒ２９および分圧回路４０について第２の実施形態で説明した電圧レギュレータ３９と同様の構成を備えているので、第２の実施形態に特徴的な効果も併せて得ることができる。
【００７０】
（関連技術を示す実施形態）
次に、本発明に関連する技術を示す実施形態について、電圧レギュレータの電気的構成を示す図８を参照しながら説明する。
この図８に示す電圧レギュレータ５３は、定電流型の過電流保護機能を備えており、例えばエンジンを制御する電子制御装置内に設けられる電源ＩＣとして構成されている。電源入力端子５４と電源出力端子５５との間には、同じ導電型（ここではＰチャネル型）であってＭＯＳトランジスタＱ７３、Ｑ７４と抵抗Ｒ３５（電流検出抵抗に相当）とが直列に接続されている。抵抗Ｒ３５の両端電圧は、この抵抗Ｒ３５とともに電流検出回路を構成する増幅回路５６に入力されるようになっている。
【００７１】
電圧レギュレータ５３は、定電圧制御用のオペアンプ５７と定電流制御用のオペアンプ５８とを備えている。オペアンプ５７は、トランジスタＱ７５〜Ｑ８３からなる差動増幅回路５９（第１の増幅回路に相当）と、この差動増幅回路５９により制御される上記トランジスタＱ７３（第１のトランジスタに相当）とから構成されている。また、オペアンプ５８は、トランジスタＱ８４〜Ｑ９２からなる差動増幅回路６０（第２の増幅回路に相当）と、この差動増幅回路６０により制御される上記トランジスタＱ７４（第２のトランジスタに相当）とから構成されている。これらオペアンプ５７、５８は、電源入力端子５４、電源端子６１  （グランド端子に相当）にそれぞれ接続された電源線６２、６３から電源電圧ＶDD（例えば５Ｖ）を得て動作するようになっている。
【００７２】
差動増幅回路５９、６０は、それぞれ図６に示す差動増幅回路４７、４８と同様の構成を有している。そして、トランジスタＱ７５のゲートは、指令出力電圧Ｖ１に相当する基準電圧Ｖref5が与えられる端子６４に接続されている。また、電源出力端子５５と電源線６３との間には、抵抗Ｒ３６、Ｒ３７の直列回路からなる分圧回路６５（電圧検出回路および抵抗分圧回路に相当）が接続されており、上記トランジスタＱ７６のゲートは、この分圧回路６５の分圧点に接続されている。さらに、トランジスタＱ８４のゲートは、指令制限電流Ｉ１に相当する基準電圧Ｖref6が与えられる端子６６に接続され、トランジスタＱ８５のゲートは増幅回路５６の出力端子に接続されている。
【００７３】
なお、トランジスタＱ８３、Ｑ９２のゲートは、バイアス電圧ＶBIAS3 が与えられる端子６７に接続されており、トランジスタＱ７３、Ｑ７４のドレイン・ゲート間には、それぞれ抵抗Ｒ３８とコンデンサＣ２３とからなる位相補償回路、抵抗Ｒ３９とコンデンサＣ２４とからなる位相補償回路が接続されている。
【００７４】
この電圧レギュレータ５３では、トランジスタＱ７３、Ｑ７４自体が出力トランジスタとして機能する。すなわち、電源出力端子５５から出力される出力電流Ｉｏは、電源入力端子５４からトランジスタＱ７３、Ｑ７４を介して流れる。
【００７５】
電源出力端子５５に接続された負荷の抵抗値ＲＬが抵抗値Ｒ１よりも大きい場合（通常動作の場合）、差動増幅回路５９は、トランジスタＱ７３を制御することによって、出力電圧Ｖｏが指令出力電圧Ｖ１に等しくなるように定電圧制御を行う。この時、出力電流Ｉｏが指令制限電流Ｉ１よりも小さくなるので、トランジスタＱ７４は十分なオン状態となっている。
【００７６】
一方、負荷の抵抗値ＲＬが抵抗値Ｒ１よりも小さい場合（過負荷状態の場合）、差動増幅回路６０は、トランジスタＱ７４を制御することによって、出力電流Ｉｏが指令制限電圧Ｉ１に等しくなるように定電流制御を行う。この時、出力電圧Ｖｏが指令出力電圧Ｖ１よりも小さくなるのでトランジスタＱ７３は十分なオン状態となっている。
【００７８】
（関連技術を示す実施形態）
次に、上述した関連技術を変形した実施形態について、電圧レギュレータの電気的構成を示す図９を参照しながら説明する。なお、図９において図８と同一構成部分には同一符号を付して示し、ここでは異なる構成部分について説明する。
【００７９】
図９に示す電圧レギュレータ６８おいて、電源入力端子５４と電源出力端子５５との間には、抵抗Ｒ４０（電流検出抵抗に相当）と、互いに同じ導電型（ここではＰチャネル型）であってＭＯＳトランジスタＱ９３、Ｑ９４とが直列に接続されている。
【００８０】
電圧レギュレータ６８は、定電圧制御用のオペアンプ６９と定電流制御用のオペアンプ７０とを備えている。オペアンプ６９は、差動増幅回路５９と、この差動増幅回路５９により制御される上記トランジスタＱ９４（第１のトランジスタに相当）とから構成されている。ここで、トランジスタＱ７６のゲートは、電源出力端子５５に接続され、トランジスタＱ９４のドレイン・ゲート間には、抵抗Ｒ４１とコンデンサＣ２５とからなる位相補償回路が接続されている。
【００８１】
一方、オペアンプ７０は、トランジスタＱ９５〜Ｑ９９からなる差動増幅回路７１（第２の増幅回路に相当）と、この差動増幅回路７１により制御される上記トランジスタＱ９３（第２のトランジスタに相当）とから構成されている。差動増幅回路７１は、図７に示す差動増幅回路５２と同様の構成を備えている。ここで、トランジスタＱ９５のゲートは端子６６に接続され、トランジスタＱ９６のゲートは抵抗Ｒ４０とトランジスタＱ９３のソースとの共通接続点に接続されている。また、トランジスタＱ９９のゲートは、バイアス電圧ＶBIAS4 が与えられる端子７２に接続され、トランジスタＱ９３のドレイン・ゲート間には、抵抗Ｒ４２とコンデンサＣ２６とからなる位相補償回路が接続されている。
【００８２】
本実施形態の電圧レギュレータ６８は、上述の実施形態で説明した電圧レギュレータ５３と同様に動作し、その実施形態と同様の効果を得ることができる。また、差動増幅回路７１は電源入力端子５４を正側の基準電位として動作し、抵抗Ｒ４０には電源入力端子５４を基準電位として出力電流Ｉｏに比例した電圧が検出される。このため、抵抗Ｒ４０による検出電圧をトランジスタＱ９６のゲートに直接入力することができ、電圧レギュレータ５３において必要とされた増幅回路５６を省くことができる。その結果、増幅回路５６により生じる位相遅れがなくなり、過負荷時における定電流制御の安定性を高めることができる。
【００８３】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
各実施形態においてオペアンプ２６、２７、４１、４５、４６、５１、５７、５８、６９、７０をＭＯＳトランジスタにより構成したが、バイポーラトランジスタにより構成しても良い。また、位相補償回路は、各実施形態に示した回路構成以外のものであっても良い。
【００８４】
第１および第２の実施形態において、トランジスタＱ３１とＱ３７の接続順序を入れ替えた構成、つまり出力トランジスタＱ２１のベースにトランジスタＱ３７のドレインを接続した構成としても良い。同様に、第３および第４の実施形態において、トランジスタＱ５７とＱ６７の接続順序を入れ替えた構成としても良い。さらに、関連する実施形態において、トランジスタＱ７３とＱ７４の接続順序を入れ替えた構成としても良い。
【００８５】
第１および第３の実施形態において、電源端子３０と端子３７との間および端子３７と電源端子３１との間にそれぞれ抵抗を接続して抵抗分圧回路を構成し、この抵抗分圧回路により基準電圧Ｖref2を生成するようにしても良い。同様に、関連する実施形態において、電源入力端子５４と端子６６との間および端子６６と電源端子６１との間にそれぞれ抵抗を接続して抵抗分圧回路を構成し、この抵抗分圧回路により基準電圧Ｖref6を生成するようにしても良い。
【００８６】
各実施形態において、指令制限電流Ｉ１に相当する基準電圧Ｖref2、Ｖref3、Ｖref6を生成する場合、定電圧回路を用いることが好ましい。この定電圧回路は、例えば第２または第４の実施形態において、抵抗Ｒ３０に替えて定電圧ダイオードを接続することにより構成される。この構成によれば、電源入力端子２２と分圧回路４０の分圧点との間の電圧が一定になるので、バッテリ電圧Ｖｂの変動にかかわらず指令制限電流Ｉ１を一定に保つことができる。
【００８７】
各差動増幅回路２８、２９、４２、４７、４８、５２、５９、６０、７１において、本発明でいう第１または第２のトランジスタを十分に駆動するために、適宜レベルシフト回路を付加することが好ましい。例えば、第４の実施形態において、分圧回路４０の分圧点とトランジスタＱ６８のゲートとの間、抵抗Ｒ２９と出力トランジスタＱ２１のエミッタとの共通接続点とトランジスタＱ６９のゲートとの間に、それぞれソースフォロアを設ける構成とすれば良い。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電圧レギュレータの電気的構成図
【図２】電流検出回路を構成する増幅回路の電気的構成図
【図３】電圧レギュレータの出力電圧−出力電流特性を示す図
【図４】負荷の抵抗値ＲＬに対する出力電圧ＶｏおよびトランジスタＱ３１、Ｑ３７のゲートの電圧を示す図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】本発明の第３の実施形態を示す図１相当図
【図７】本発明の第４の実施形態を示す図１相当図
【図８】  本発明に関連する技術の実施形態を示す図１相当図
【図９】  本発明に関連する技術の実施形態を示す図１相当図
【図１０】従来構成を示す電圧レギュレータの概略的な電気的構成図
【図１１】他の従来構成を示す電圧レギュレータの電気的構成図
【図１２】負荷の抵抗値ＲＬに対する出力電圧Ｖｏ、トランジスタＱ２、Ｑ８、Ｑ１４のドレイン電流ＩD およびトランジスタＱ８、Ｑ１４のゲートの電圧を示す図
【符号の説明】
２１、３９、４４、５０、５３、６８は電圧レギュレータ、２２、５４は電源入力端子、２３、５５は電源出力端子、２８、４７、５９は差動増幅回路（第１の増幅回路）、２９、４２、４８、５２、６０、７１は差動増幅回路（第２の増幅回路）、３１、６１は電源端子（グランド端子）、３５、６５は分圧回路（電圧検出回路、抵抗分圧回路）、４０は分圧回路（抵抗分圧回路）、Ｑ２１は出力トランジスタ、Ｑ３１、Ｑ５７、Ｑ７３、Ｑ９４はトランジスタ（第１のトランジスタ）、Ｑ３７、Ｑ６７、Ｑ７４、Ｑ９３はトランジスタ（第２のトランジスタ）、Ｑ４７はトランジスタ（駆動用トランジスタ）、Ｒ２１、Ｒ２９、Ｒ３５、Ｒ４０は抵抗（電流検出抵抗）である。
【図１】
0003666383.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003666383.tif 000009
【図９】
0003666383.tif 000010
【図１０】
0003666383.tif 000011
【図１１】
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【図１２】
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