(57)【特許請求の範囲】
【請求項１】
電源線と接地線との間に第１、第２の抵抗を直列に接続し、これら第１、第２の抵抗の接続点を電圧出力ノードとして、前記電源線が供給する電源電圧を前記第１、第２の抵抗で分圧した所定の電圧を前記電圧出力ノードから出力するようにされた電圧発生回路と、
前記電圧出力ノードの電圧が許容下限値よりも低電圧になると、前記電圧出力ノード側に対してプルアップ動作を行い、前記電圧出力ノードの電圧を許容下限値に上昇させ、前記電圧出力ノードの電圧が許容上限値よりも高電圧になると、前記電圧出力ノード側に対してプルダウン動作を行い、前記電圧出力ノードの電圧を許容上限値に下降させるバックアップ回路を備える半導体装置において、
前記バックアップ回路は、
ドレインを前記電源線に接続され、ソースを前記電圧出力ノードに接続されたプルアップ用の第１のｎチャネル絶縁ゲート型電界効果トランジスタと、
ソースを前記電圧出力ノードに接続され、ドレインを前記接地線に接続されたプルダウン用の第１のｐチャネル絶縁ゲート型電界効果トランジスタと、
前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は、前記第１のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに前記電圧出力ノードの電圧の許容下限値に前記第１のｎチャネル絶縁ゲート型電界効果トランジスタのスレッショルド電圧を加算した電圧を印加すると共に、前記第１のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに前記電圧出力ノードの電圧の許容上限値に前記第１のｐチャネル絶縁ゲート型電界効果トランジスタのスレッショルド電圧の絶対値を減算した電圧を印加し、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は、前記第１のｎチャネル絶縁ゲート型電界効果トランジスタのゲート及び前記第１のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに前記電圧出力ノードの電圧を印加するプルアップ・プルダウン制御回路を備え、
前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間のみ活性状態とされ、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非活性状態とされるように構成されていることを特徴とする半導体装置。
【請求項２】
前記プルアップ・プルダウン制御回路は、
一端を前記電源線に接続され、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は導通状態とされ、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非導通状態とされる第１のスイッチ素子と、
一端を前記接地線に接続され、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は導通状態とされ、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非導通状態とされる第２のスイッチ素子と、
前記第１のスイッチ素子の他端と前記第２のスイッチ素子の他端との間に直列に接続された第１、第２、第３の抵抗素子と、
一端を前記第１のスイッチ素子の他端に接続され、他端を前記第１のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続された第４の抵抗素子と、
ドレイン及びゲートを前記第１のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続され、ソースを前記第２、第３の抵抗の接続点に接続された第２のｎチャネル絶縁ゲート型電界効果トランジスタと、
ソースを前記第１、第２の抵抗の接続点に接続され、ゲート及びドレインを前記第１のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに接続された第２のｐチャネル絶縁ゲート型電界効果トランジスタと、
一端を前記第１のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに接続され、他端を前記第２のスイッチ素子の他端に接続された第５の抵抗素子とを
備えて構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、シンクロナスＤＲＡＭであり、
前記所定の電圧は、前記電源線が供給する電源電圧の２分の１の電圧、かつ、セルのデータが出力されるビット線をプリチャージするための電圧であり、
前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は、前記電源電圧が立ち上がった時からモード・レジスタ・セット・コマンドのモード・レジスタに対する書込みを指示するモード・レジスタ・セット・コマンド書込み指示信号が発生されるまでの期間及びクロック・イネーブル信号が高論理レベルとされている期間であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電源電圧が立ち上がった後は、第１の論理レベルを固定的に出力するか又は第２の論理レベルを固定的に出力するかを設定することができるバックアップ制御回路を備え、
前記バックアップ回路は、前記バックアップ制御回路が前記第１の論理レベルを出力する場合には、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間のみ活性状態となり、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非活性状態となるように制御され、前記バックアップ制御回路が前記第２の論理レベルを出力する場合には、常に活性状態となるように制御されることを特徴とする請求項３記載の半導体装置。
【請求項５】
電源線と接地線との間に第１、第２の抵抗を直列に接続し、これら第１、第２の抵抗の接続点を電圧出力ノードとして、前記電源線が供給する電源電圧を前記第１、第２の抵抗で分圧した所定の電圧を前記電圧出力ノードから出力するようにされた電圧発生回路と、
前記電圧出力ノードの電圧が許容下限値よりも低電圧になると、前記電圧出力ノード側に対してプルアップ動作を行い、前記電圧出力ノードの電圧を許容下限値に上昇させ、前記電圧出力ノードの電圧が許容上限値よりも高電圧になると、前記電圧出力ノード側に対してプルダウン動作を行い、前記電圧出力ノードの電圧を許容上限値に下降させるバックアップ回路を備え、
前記バックアップ回路は、
前記電源線と前記電圧出力ノードとの間に順不同に直列接続されたプルアップ用の第１のｎチャネル絶縁ゲート型電界効果トランジスタ及び前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は導通状態、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非導通状態とされる第１のスイッチ素子と、
前記電圧出力ノードと前記接地線との間に順不同に直列接続されたプルダウン用の第２のｎチャネル絶縁ゲート型電界効果トランジスタ及び前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は導通状態、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非導通状態とされる第２のスイッチ素子と、
前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間においては、前記電圧出力ノードの電圧が許容下限値よりも低電圧になると、前記第１のｎチャネル絶縁ゲート型電界効果トランジスタを導通状態とする電圧を前記第１のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに印加すると共に、前記第２のｎチャネル絶縁ゲート型電界効果トランジスタを非導通状態に維持させる電圧を前記第２のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに印加し、前記電圧出力ノードの電圧が許容上限値よりも高電圧になると、前記第１のｎチャネル絶縁ゲート型電界効果トランジスタを非導通状態に維持させる電圧を前記第１のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに印加すると共に、前記第２のｎチャネル絶縁ゲート型電界効果トランジスタを導通状態とする電圧を前記第２のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに印加するプルアップ・プルダウン制御回路を備え、
前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間のみ活性状態とされ、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非活性状態とされ、
前記プルアップ・プルダウン制御回路は、
一端を前記電源線に接続され、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は導通状態、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非導通状態とされる第３のスイッチ素子と、
一端を前記接地線に接続され、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は導通状態、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非導通状態とされる第４のスイッチ素子と、
前記第３のスイッチ素子の他端と前記第４のスイッチ素子の他端との間に直列に接続された第１、第２、第３、第４の抵抗素子と、
非反転入力端子を前記第３、第４の抵抗の接続点に接続され、反転入力端子を前記電圧出力ノードに接続され、非反転出力端子を前記第１のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続され、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は活性状態、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非活性状態とされる第１の差動アンプと、
非反転入力端子を前記電圧出力ノードに接続され、反転入力端子を前記第１、第２の抵抗の接続点に接続され、非反転出力端子を前記第２のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに接続され、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は活性状態、前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非活性状態とされる第２の差動アンプを備える半導体装置において、
前記半導体装置は、シンクロナスＤＲＡＭであり、
前記所定の電圧は、前記電源線が供給する電源電圧の２分の１の電圧よりも低電圧、かつ、外部端子にデータを出力するデータ出力バッファにデータを伝送するデータバスをプリチャージするための電圧であり、
前記電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は、前記電源電圧が立ち上がった時からモード・レジスタ・セット・コマンドのモード・レジスタに対する書込みを指示するモード・レジスタ・セット・コマンド書込み指示信号が発生されるまでの期間、クロック・イネーブル信号が高論理レベルの状態でワード線が立ち上げられる場合、及び、クロック・サスペンド時であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧を分圧してなる電圧を発生する電圧発生回路と、この電圧発生回路をバックアップするバックアップ回路を備える半導体装置に関する。
【０００２】
【従来の技術】
半導体装置、例えば、シンクロナスＤＲＡＭは、一般に、外部から電源電圧ＶＣＣとして３.３［Ｖ］が与えられるが、内部には、電源電圧ＶＣＣの１／２の電圧である１.６５［Ｖ］を発生する電圧発生回路や、電源電圧ＶＣＣの１／２よりも低い電圧、例えば、１.０［Ｖ］を発生する電圧発生回路などが設けられる。
【０００３】
例えば、電源電圧ＶＣＣの１／２の電圧である１.６５［Ｖ］は、セルキャパシタの対向電極に印加する電圧や、セルからデータが出力されるビット線をプリチャージする電圧として使用され、電源電圧ＶＣＣの１／２よりも低い電圧である１.０［Ｖ］は、外部端子にデータを出力する出力バッファに接続されているデータバスをプリチャージする電圧として使用される。
【０００４】
ここに、これら電圧発生回路の負荷に対する充放電能力は、負荷の電圧変動がそれほど問題とならないパワーダウン時を基準として設定されるため、負荷の電圧変動が問題となる、いつ、コマンドが入力されるか分からないアイドル状態や、アクティブ状態時などのパワーアップ時に対応するために、これら電圧発生回路に付随して、負荷充放電能力の大きいバックアップ回路が設けられるのが一般的である。
【０００５】
また、シンクロナスＤＲＡＭの中には、ＬＶＴＴＬ（low voltage transistor transistor logic）データ伝送方式を採用するシステムに使用する場合には、内部の基準電圧発生回路で発生させた基準電圧１.４［Ｖ］を内部回路に供給し、ＳＳＴＬ(stub series terminated transceiver logic)データ伝送方式を採用するシステムに使用する場合には、外部から供給される基準電圧１.４［Ｖ］を内部回路に供給する基準電圧回路を備えているものがある。
【０００６】
【発明が解決しようとする課題】
ここに、電圧発生回路に付随して設けられるバックアップ回路における電力消費を無駄なく効率的に行うことができれば、消費電力の低減化を図ることができる。
【０００７】
本発明は、かかる点に鑑み、電源電圧を分圧した電圧を発生する電圧発生回路を備える半導体装置であって、電圧発生回路に付随して設けられるバックアップ回路における電力消費を無駄なく効率的に行い、消費電力の低減化を図ることができるようにした半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、電源線と接地線との間に第１、第２の抵抗を直列に接続し、これら第１、第２の抵抗の接続点を電圧出力ノードとして、電源線が供給する電源電圧を第１、第２の抵抗で分圧した所定の電圧を電圧出力ノードから出力するようにされた電圧発生回路と、電圧出力ノードの電圧が許容下限値よりも低電圧になると、電圧出力ノード側に対してプルアップ動作を行い、電圧出力ノードの電圧を許容下限値に上昇させ、電圧出力ノードの電圧が許容上限値よりも高電圧になると、電圧出力ノード側に対してプルダウン動作を行い、電圧出力ノードの電圧を許容上限値に下降させるバックアップ回路を備える半導体装置において、バックアップ回路は、ドレインを電源線に接続され、ソースを電圧出力ノードに接続されたプルアップ用の第１のｎチャネル絶縁ゲート型電界効果トランジスタと、ソースを電圧出力ノードに接続され、ドレインを接地線に接続されたプルダウン用の第１のｐチャネル絶縁ゲート型電界効果トランジスタと、電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間は、第１のｎチャネル絶縁ゲート型電界効果トランジスタのゲートに電圧出力ノードの電圧の許容下限値に第１のｎチャネル絶縁ゲート型電界効果トランジスタのスレッショルド電圧を加算した電圧を印加すると共に、第１のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに電圧出力ノードの電圧の許容上限値に第１のｐチャネル絶縁ゲート型電界効果トランジスタのスレッショルド電圧の絶対値を減算した電圧を印加し、電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は、第１のｎチャネル絶縁ゲート型電界効果トランジスタのゲート及び第１のｐチャネル絶縁ゲート型電界効果トランジスタのゲートに電圧出力ノードの電圧を印加するプルアップ・プルダウン制御回路を備え、電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間のみ活性状態とされ、電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非活性状態とされるように構成されるというものである。
【０００９】
本発明においては、バックアップ回路は、電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求される期間のみ活性状態とされ、電圧発生回路に負荷充放電能力を越える負荷充放電能力が要求されない期間は非活性状態とされるので、電力消費を無駄なく効率的に行うことができる。
【００１０】
【発明の実施の形態】
以下、図１〜図１０を参照して、本発明の実施の第１形態及び第２形態について、本発明をシンクロナスＤＲＡＭに適用した場合を例にして説明する。
【００１１】
（第１形態・・図１〜図９）
図１は本発明の実施の第１形態であるシンクロナスＤＲＡＭの要部を示す回路図であり、本発明の実施の第１形態は、ＶＰＲ回路１と、ＶＰＲバックアップ回路２と、ＶＤＰ回路３と、ＶＤＰバックアップ回路４と、基準電圧回路５と、制御回路６とを備え、その他については、従来周知のように構成される。
【００１２】
図２はＶＰＲ回路１及びＶＰＲバックアップ回路２の構成を示す回路図であり、ＶＰＲ回路１は、セルキャパシタの対向電極に印加するための電圧や、セルからデータが出力されるビット線をプリチャージするための電圧として使用するための電圧ＶＰＲとしてＶＣＣ／２を発生する回路である。
【００１３】
ＶＰＲ回路１において、８は電源電圧ＶＣＣ（例えば、３.３［Ｖ］）を供給するＶＣＣ電源線、９、１０はＶＣＣ電源線８と接地線との間に直列に接続された抵抗値を高抵抗値、例えば、５３０［ＫΩ］とする抵抗である。
【００１４】
このＶＰＲ回路１は、抵抗９、１０の接続点であるノードＮ１に電圧ＶＰＲとしてＶＣＣ／２を得るとするものであり、ノードＮ１は、配線１１を介してセルキャパシタの対向電極やビット線プリチャージ回路に接続されている。
【００１５】
ＶＰＲバックアップ回路２は、ＶＰＲ回路１に付随して設けられるものであり、ＶＰＲ回路１のノードＮ１の電圧ＶＰＲがＶＣＣ／２±α［Ｖ］の範囲に維持されるように、ノードＮ１側に対して充放電動作を行うものである。なお、αは、例えば、０.１［Ｖ］である。
【００１６】
このＶＰＲバックアップ回路２において、Ｎ２は制御回路６から出力される制御信号Ｓ１が印加されるノード、１２は制御信号Ｓ１を反転するインバータ、１３はインバータ１２の出力を反転するインバータである。
【００１７】
制御信号Ｓ１は、後述するように、電源電圧ＶＣＣが立ち上がった時からＣＡＳレイテンシやバースト長の設定内容などを指示するモード・レジスタ・セット・コマンドの内容のモード・レジスタに対する書込みを指示するモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰが発生されるまでの期間及び外部クロックＣＬＫを有効に扱うか否かを指示するクロック・イネーブル信号ＣＫＥが高論理レベル（以下、Ｈレベルという）とされている期間はＨレベルとされ、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰが発生されるまでの期間を除き、クロック・イネーブル信号ＣＫＥが低論理レベル（以下、Ｌレベルという）にある期間はＬレベルとされる。
【００１８】
なお、以下の記載においては、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとなった状態をモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰが発生された状態とし、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｌレベルとなった状態をモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰが発生されていない状態とする。
【００１９】
また、Ｎ３はＶＰＲ回路１から出力される電圧ＶＰＲが印加されるノード、１４はインバータ１２の出力により導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるｎＭＯＳトランジスタ１５と、インバータ１３の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１６とからなるアナログ・スイッチである。
【００２０】
また、１７はインバータ１２の出力によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１８と、インバータ１３の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１９からなるアナログ・スイッチである。
【００２１】
これらアナログ・スイッチ１４、１７は、制御信号Ｓ１＝Ｈレベルの場合、即ち、インバータ１２の出力＝Ｌレベル、インバータ１３の出力＝Ｈレベルの場合にはＯＦＦとされ、制御信号Ｓ１＝Ｌレベルの場合、即ち、インバータ１２の出力＝Ｈレベル、インバータ１３の出力＝Ｌレベルの場合にはＯＮとされる。
【００２２】
また、２０はソースをＶＣＣ電源線８に接続され、ゲートをインバータ１２の出力端に接続され、スイッチ素子として機能するｐＭＯＳトランジスタであり、制御信号Ｓ１＝Ｈレベルの場合、即ち、インバータ１２の出力＝Ｌレベルの場合にはＯＮとされ、制御信号Ｓ１＝Ｌレベルの場合、即ち、インバータ１２の出力＝Ｈレベルの場合にはＯＦＦとされる。
【００２３】
また、２１はソースを接地線に接続され、ゲートをインバータ１３の出力端に接続され、スイッチ素子として機能するｎＭＯＳトランジスタであり、制御信号Ｓ１＝Ｈレベルの場合、即ち、インバータ１３の出力＝Ｈレベルの場合にはＯＮとされ、制御信号Ｓ１＝Ｌレベルの場合、即ち、インバータ１３の出力＝Ｌレベルの場合にはＯＦＦとされる。
【００２４】
また、２２、２３、２４はｐＭＯＳトランジスタ２０のドレインとｎＭＯＳトランジスタ２１のドレインとの間に直列接続された抵抗であり、これら抵抗２２、２３、２４は、ｐＭＯＳトランジスタ２０＝ＯＮ、ｎＭＯＳトランジスタ２１＝ＯＮとされる場合には、抵抗２２、２３の接続点であるノードＮ４にＶＣＣ／２＋α［Ｖ］を得、抵抗２３、２４の接続点であるノードＮ５にＶＣＣ／２−α［Ｖ］を得ることができる抵抗値とされている。
【００２５】
また、２５はソースをｐＭＯＳトランジスタ２０のドレインに接続され、ゲートを接地線に接続された抵抗素子として機能するｐＭＯＳトランジスタ、２６はドレイン及びゲートをｐＭＯＳトランジスタ２５のドレインに接続され、ソースをノードＮ５に接続されたダイオードとして機能するｎＭＯＳトランジスタである。
【００２６】
また、２７はソースをノードＮ４に接続され、ゲートをドレインに接続されたダイオードとして機能するｐＭＯＳトランジスタ、２８はドレインをｐＭＯＳトランジスタ２７のドレインに接続され、ゲートをＶＣＣ電源線８に接続され、ソースをｎＭＯＳトランジスタ２１のドレインに接続された抵抗素子として機能するｎＭＯＳトランジスタである。
【００２７】
また、２９はドレインをＶＣＣ電源線８に接続され、ゲートをｐＭＯＳトランジスタ２５のドレインとｎＭＯＳトランジスタ２６のドレインとの接続点であるノードＮ６に接続され、ソースをノードＮ１に接続されたプルアップ素子として機能するｎＭＯＳトランジスタである。
【００２８】
また、３０はソースをノードＮ１に接続され、ゲートをｐＭＯＳトランジスタ２７のドレインとｎＭＯＳトランジスタ２８のドレインとの接続点であるノードＮ７に接続され、ドレインを接地線に接続されたプルダウン素子として機能するｐＭＯＳトランジスタである。
【００２９】
なお、ｎＭＯＳトランジスタ２９とｐＭＯＳトランジスタ３０とでプルアップ・プルダウン回路が構成されており、インバータ１２、１３と、アナログ・スイッチ１４、１７と、ｐＭＯＳトランジスタ２０、２５、２７と、ｎＭＯＳトランジスタ２１、２６、２８と、抵抗２２、２３、２４とで、ｎＭＯＳトランジスタ２９及びｐＭＯＳトランジスタ３０を制御するプルアップ・プルダウン制御回路が構成されている。
【００３０】
このように構成されたＶＰＲバックアップ回路２においては、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの期間及びクロック・イネーブル信号ＣＫＥがＨレベルとされている期間、即ち、制御信号Ｓ１＝Ｈレベルとされる場合、インバータ１２の出力＝Ｌレベル、インバータ１３の出力＝Ｈレベル、アナログ・スイッチ１４＝ＯＦＦ、アナログ・スイッチ１７＝ＯＦＦ、ｐＭＯＳトランジスタ２０＝ＯＮ、ｎＭＯＳトランジスタ２１＝ＯＮとされる。
【００３１】
したがって、ノードＮ６の電圧は、ノードＮ５の電圧（＝ＶＣＣ／２−α）＋ｎＭＯＳトランジスタ２６のスレッショルド電圧（＝ＶＴＨｎ）＝ＶＣＣ／２−α＋ＶＴＨｎとなり、ノードＮ７の電圧は、ノードＮ４の電圧（＝ＶＣＣ／２＋α）−ｐＭＯＳトランジスタ２１のスレッショルド電圧（＝ＶＴＨｐ）の絶対値＝ＶＣＣ／２＋α−｜ＶＴＨｐ｜となる。
【００３２】
この結果、ＶＣＣ／２−α＜ノードＮ１の電圧ＶＰＲ＜ＶＣＣ／２＋αの場合には、ｎＭＯＳトランジスタ２９のゲート・ソース間電圧＝−α＋ＶＴＨｎ＜ＶＴＨｎとなり、ｎＭＯＳトランジスタ２９＝ＯＦＦとなると共に、ｐＭＯＳトランジスタ３０のゲート・ソース間電圧＝α−｜ＶＴＨｐ｜＞−｜ＶＴＨｐ｜となり、ｐＭＯＳトランジスタ３０＝ＯＦＦとなる。
【００３３】
ここに、ノードＮ１の電圧ＶＰＲ≦ＶＣＣ／２−αになると、ｎＭＯＳトランジスタ２９のゲート・ソース間電圧≧ＶＴＨｎとなり、ｎＭＯＳトランジスタ２９＝ＯＮとなるとともに、ｐＭＯＳトランジスタ３０のゲート・ソース間電圧≧２α−｜ＶＴＨｐ｜となり、ｐＭＯＳトランジスタ３０＝ＯＦＦが維持される。
【００３４】
この結果、ノードＮ１の電圧ＶＰＲ＜ＶＣＣ／２−αになると、ｎＭＯＳトランジスタ２９は、ノードＮ１側に対してプルアップ動作を行い、ＶＣＣ電源線８からｎＭＯＳトランジスタ２９を介してノードＮ１側に電流が流れ、ノードＮ１の電圧ＶＰＲが上昇し、ノードＮ１の電圧ＶＰＲ＝ＶＣＣ／２−αになると、ｎＭＯＳトランジスタ２９はプルアップ動作を止め、ノードＮ１の電圧ＶＰＲ＞ＶＣＣ／２−αになると、ｎＭＯＳトランジスタ２９はＯＦＦとなる。
【００３５】
これに対して、ノードＮ１の電圧ＶＰＲ≧ＶＣＣ／２＋αになると、ｎＭＯＳトランジスタ２９のゲート・ソース間電圧≦−２α＋ＶＴＨｎとなり、ｎＭＯＳトランジスタ２９＝ＯＦＦが維持されると共に、ｐＭＯＳトランジスタ３０のゲート・ソース間電圧≦−｜ＶＴＨｐ｜となり、ｐＭＯＳトランジスタ３０＝ＯＮとなる。
【００３６】
この結果、ノードＮ１の電圧ＶＰＲ＞ＶＣＣ／２＋αになると、ｐＭＯＳトランジスタ３０は、ノードＮ１側に対してプルダウン動作を行い、ノードＮ１側からｐＭＯＳトランジスタ３０を介して接地線に電流が流れ、ノードＮ１の電圧ＶＰＲは下降し、ノードＮ１の電圧ＶＰＲ＝ＶＣＣ／２＋αになると、ｐＭＯＳトランジスタ３０はプルダウン動作を止め、ノードＮ１の電圧ＶＰＲ＜ＶＣＣ／２になると、ｐＭＯＳトランジスタ３０はＯＦＦとなる。
【００３７】
このように、制御信号Ｓ１＝Ｈレベルとされる場合、即ち、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの期間及びクロック・イネーブル信号ＣＫＥがＨレベルとされている期間においては、ＶＰＲバックアップ回路２は活性状態とされ、ノードＮ１の電圧ＶＰＲは、ＶＣＣ／２±α［Ｖ］の範囲に維持されることになる。
【００３８】
また、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの期間を除き、クロック・イネーブル信号ＣＫＥがＬレベルとされる期間においては、制御信号Ｓ１＝Ｌレベルとされるので、アナログ・スイッチ１４、１７＝ＯＮ、ｐＭＯＳトランジスタ２０＝ＯＦＦ、ｎＭＯＳトランジスタ２１＝ＯＦＦとされる。
【００３９】
この結果、この場合には、ｎＭＯＳトランジスタ２９のゲート電圧＝ＶＰＲ、ｐＭＯＳトランジスタ３０のゲート電圧＝ＶＰＲとされるので、ｎＭＯＳトランジスタ２９＝ＯＦＦ、ｐＭＯＳトランジスタ３０＝ＯＦＦが維持され、ＶＰＲバックアップ回路２は非活性状態とされる。
【００４０】
図３はＶＤＰ回路３及びＶＤＰバックアップ回路４の構成を示す回路図であり、ＶＤＰ回路３は、外部端子であるデータ入出力端子にデータを出力するための出力バッファにデータを伝送するデータバスをプリチャージするための電圧として使用する電圧ＶＤＰとして、例えば、１.０［Ｖ］を発生するものである。
【００４１】
ＶＤＰ回路３において、３２は電源電圧ＶＣＣを供給するＶＣＣ電源線、３３、３４はＶＣＣ電源線３２と接地線との間に直列に接続された高抵抗値の抵抗である。
【００４２】
このＶＤＰ回路３は、抵抗３３、３４の接続点であるノードＮ８に電圧ＶＤＰとして１.０［Ｖ］を得るとするものであり、ノードＮ８は、配線３５を介してデータバス・プリチャージ回路に接続されている。
【００４３】
また、ＶＤＰバックアップ回路４は、ＶＤＰ回路３に付随して設けられるものであり、制御信号Ｓ２、Ｓ３により制御され、ＶＤＰ回路３のノードＮ８の電圧が１.０±β［Ｖ］の範囲に維持されるようにノードＮ８側に対して充放電動作を行うものである。但し、βは、例えば、０.１［Ｖ］である。
【００４４】
ここに、制御信号Ｓ２は、後述するように、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの間はＨレベルとされ、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされた後はＬレベルとされる信号である。
【００４５】
また、制御信号Ｓ３は、後述するように、クロック・イネーブル信号ＣＫＥと、内部ロウアドレス・ストローブ信号raszとに基づいて生成される制御信号であり、内部ロウアドレス・ストローブ信号raszは、ワード線を立ち上げる場合にはＨレベル、ワード線を立ち上げない場合にはＬレベルとされる信号である。
【００４６】
ここに、制御信号Ｓ３は、クロック・イネーブル信号ＣＫＥ＝Ｈレベル、かつ、内部ロウアドレス・ストローブ信号rasz＝Ｈレベルの場合、即ち、クロック・イネーブル信号ＣＫＥ＝Ｈレベルの状態でワード線が立ち上げられる場合、及び、クロック・サスペンド時にはＨレベルとされ、その他の場合にはＬレベルとされる。
【００４７】
このＶＤＰバックアップ回路４において、Ｎ９は制御信号Ｓ２が印加されるノード、Ｎ１０は制御信号Ｓ３が印加されるノード、３６は制御信号Ｓ２と制御信号Ｓ３とをＯＲ処理するＯＲ回路、３７はＯＲ回路３６の出力を反転するインバータ、３８はインバータ３７の出力を反転するインバータである。
【００４８】
また、Ｎ１２はＶＤＰ回路３から出力される電圧ＶＤＰが印加されるノード、３９はインバータ３７の出力によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ４０と、インバータ３８の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ４１からなるアナログ・スイッチである。
【００４９】
このアナログ・スイッチ３９は、制御信号Ｓ２、Ｓ３のいずれかがＨレベルの場合、即ち、ＯＲ回路３６の出力＝Ｈレベル、インバータ３７の出力＝Ｌレベル、インバータ３８の出力＝Ｈレベルとなる場合にはＯＦＦとされ、制御信号Ｓ２、Ｓ３のいずれもがＬレベルの場合、即ち、ＯＲ回路３６の出力＝Ｌレベル、インバータ３７の出力＝Ｈレベル、インバータ３８の出力＝Ｌレベルとなる場合にはＯＮとされる。
【００５０】
また、４２はソースをＶＣＣ電源線３２に接続され、ゲートをインバータ３７の出力端に接続されたスイッチ素子として機能するｐＭＯＳトランジスタであり、制御信号Ｓ２、Ｓ３のいずれかがＨレベルの場合、即ち、ＯＲ回路３６の出力＝Ｈレベル、インバータ３７の出力＝Ｌレベルとなる場合にはＯＮとされ、制御信号Ｓ２、Ｓ３のいずれもがＬレベルの場合、即ち、ＯＲ回路３６の出力＝Ｌレベル、インバータ３７の出力＝Ｈレベルとなる場合にはＯＦＦとされる。
【００５１】
また、４３はソースを接地線に接続され、ゲートをインバータ３８の出力端に接続されたスイッチ素子として機能するｎＭＯＳトランジスタであり、制御信号Ｓ２、Ｓ３のいずれかがＨレベルの場合、即ち、ＯＲ回路３６の出力＝Ｈレベル、インバータ３８の出力＝Ｈレベルとなる場合にはＯＮとされ、制御信号Ｓ２、Ｓ３のいずれもがＬレベルの場合、即ち、ＯＲ回路３６の出力＝Ｌレベル、インバータ３８の出力＝Ｌレベルとなる場合にはＯＦＦとされる。
【００５２】
また、４４、４５、４６、４７はｐＭＯＳトランジスタ４２のドレインとｎＭＯＳトランジスタ４３のドレインとの間に直列に接続された抵抗であり、これら抵抗４４、４５、４６、４７は、ｐＭＯＳトランジスタ４２＝ＯＮ、ｎＭＯＳトランジスタ４３＝ＯＮとされる場合には、抵抗４４、４５の接続点であるノードＮ１３に１.０＋β［Ｖ］を得、抵抗４６、４７の接続点であるノードＮ１４に１.０−β［Ｖ］を得ることができる抵抗値とされている。
【００５３】
また、４９は非反転入力端子をノードＮ１４に接続され、反転入力端子をノードＮ８に接続され、ＯＲ回路３６の出力により活性、非活性が制御される差動アンプである。
【００５４】
この差動アンプ４９は、ＯＲ回路３６の出力＝Ｈレベルとされる場合、即ち、制御信号Ｓ２、Ｓ３のいずれかがＨレベルの場合には活性状態とされ、ＯＲ回路３６の出力＝Ｌレベルとされる場合、即ち、制御信号Ｓ２、Ｓ３のいずれもがＬレベルの場合には非活性状態とされる。
【００５５】
また、この差動アンプ４９は、活性状態とされる場合において、１.０−β＞反転入力端子の電圧の場合、即ち、１.０−β＞ノードＮ８の電圧ＶＤＰの場合には、出力レベル＝Ｈレベルとし、１.０−β≦反転入力端子の電圧の場合、即ち、１.０−β≦ノードＮ８の電圧ＶＤＰの場合には、出力レベル＝Ｌレベルとするものである。
【００５６】
また、５０は非反転入力端子をノードＮ８に接続され、反転入力端子をノードＮ１３に接続され、ＯＲ回路３６の出力により活性、非活性が制御される差動アンプである。
【００５７】
この差動アンプ５０は、ＯＲ回路３６の出力＝Ｈレベルとされる場合、即ち、制御信号Ｓ２、Ｓ３のいずれかがＨレベルの場合には活性状態とされ、ＯＲ回路３６の出力＝Ｌレベルとされる場合、即ち、制御信号Ｓ２、Ｓ３のいずれもがＬレベルの場合には非活性状態とされる。
【００５８】
また、この差動アンプ５０は、活性状態とされる場合において、１.０＋β＜非反転入力端子の電圧、即ち、１.０＋β＜ノードＮ８の電圧ＶＤＰの場合には、出力レベル＝Ｈレベルとし、１.０＋β≧非反転入力端子の電圧、即ち、１.０−β≧ノードＮ８の電圧ＶＤＰの場合には、出力レベル＝Ｌレベルとするものである。
【００５９】
また、５１はドレインをＶＣＣ電源線３２に接続され、ゲートを差動アンプ４９の出力端子に接続されたプルアップ素子として機能するｎＭＯＳトランジスタである。
【００６０】
また、５２はドレインをｎＭＯＳトランジスタ５１のソースに接続され、ゲートをＯＲ回路３６の出力端に接続され、ソースをノードＮ８に接続され、ＯＲ回路３６の出力によりＯＮ、ＯＦＦが制御されるスイッチ素子として機能するｎＭＯＳトランジスタである。
【００６１】
また、５３はソースを接地線に接続され、ゲートを差動アンプ５０の出力端に接続されたプルダウン素子として機能するｎＭＯＳトランジスタである。
【００６２】
また、５４はドレインをノードＮ８に接続され、ゲートをＯＲ回路３６の出力端に接続され、ソースをｎＭＯＳトランジスタ５３のドレインに接続され、ＯＲ回路３６の出力によりＯＮ、ＯＦＦが制御されるスイッチ素子として機能するｎＭＯＳトランジスタである。
【００６３】
なお、ｎＭＯＳトランジスタ５１、５２、５３、５４でプルアップ・プルダウン回路が構成されており、ＯＲ回路３６と、インバータ３７、３８と、アナログ・スイッチ３９と、ｐＭＯＳトランジスタ４２と、ｎＭＯＳトランジスタ４３と、抵抗４４、４５、４６、４７と、差動アンプ４９、５０とでｎＭＯＳトランジスタ５１、５３を制御するプルアップ・プルダウン制御回路が構成されている。
【００６４】
このように構成されたＶＤＰバックアップ回路４においては、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの期間、即ち、制御信号Ｓ２＝Ｈレベルとされる場合、あるいは、クロック・イネーブル信号ＣＫＥ＝Ｈレベルの状態でワード線が立ち上げられる場合、及び、クロック・サスペンド時、即ち、制御信号Ｓ３＝Ｈレベルとされる場合には、ＯＲ回路３６の出力＝Ｈレベル、インバータ３７の出力＝Ｌレベル、インバータ３８の出力＝Ｈレベル、アナログ・スイッチ３９＝ＯＦＦ、ｐＭＯＳトランジスタ４２＝ＯＮ、ｎＭＯＳトランジスタ４３＝ＯＮとなる。
【００６５】
この結果、ノードＮ１３の電圧は、１.０＋β［Ｖ］となり、ノードＮ１４の電圧は、１.０−β［Ｖ］、差動アンプ４９＝活性状態、差動アンプ５０＝活性状態、ｎＭＯＳトランジスタ５２＝ＯＮ、ｎＭＯＳトランジスタ５４＝ＯＮとなる。
【００６６】
この場合において、１.０−β＜ノードＮ８の電圧ＶＤＰ＜１.０＋βにある場合には、差動アンプ４９の出力＝Ｌレベル、差動アンプ５０の出力＝Ｌレベルとなり、ｎＭＯＳトランジスタ５１＝ＯＦＦ、ｎＭＯＳトランジスタ５３＝ＯＦＦを維持することになる。
【００６７】
ここに、１.０−β≧ノードＮ８の電圧ＶＤＰになると、差動アンプ４９の出力＝Ｈレベル、ｎＭＯＳトランジスタ５１＝ＯＮとなると共に、差動アンプ５０の出力＝Ｌレベル、ｎＭＯＳトランジスタ５３＝ＯＦＦが維持される。
【００６８】
この結果、ｎＭＯＳトランジスタ５１は、ノードＮ８側に対してプルアップ動作を行い、ＶＣＣ電源線３２からｎＭＯＳトランジスタ５１、５２を介してノードＮ８側に電流が流れ、ノードＮ８の電圧ＶＤＰが上昇し、ノードＮ８の電圧＝１.０−βとなると、ｎＭＯＳトランジスタ５１はＯＦＦとなる。
【００６９】
また、１.０＋β≦ノードＮ８の電圧ＶＤＰになると、差動アンプ４９の出力＝Ｌレベル、ｎＭＯＳトランジスタ５１＝ＯＦＦが維持されると共に、差動アンプ５０の出力＝Ｈレベル、ｎＭＯＳトランジスタ５３＝ＯＮとなる。
【００７０】
この結果、ｎＭＯＳトランジスタ５３は、ノードＮ８側に対してプルダウン動作を行い、ノードＮ８側からｎＭＯＳトランジスタ５４、５３を介して接地線側に電流が流れ、ノードＮ８の電圧が下降し、ノードＮ８の電圧ＶＤＰ＝１.０＋βになると、ｎＭＯＳトランジスタ５３はＯＦＦとなる。
【００７１】
このように、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの期間、クロック・イネーブル信号ＣＫＥ＝Ｈレベルの状態でワード線が立ち上げられる場合、及び、クロック・サスペンド時には、即ち、制御信号Ｓ２、Ｓ３のいずれもがＨレベルとされる場合には、ＶＤＰバックアップ回路４は活性状態とされ、ノードＮ８の電圧は、１.０±β［Ｖ］の範囲に維持されることになる。
【００７２】
これに対して、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの期間及びクロック・サスペンド時を除き、クロック・イネーブル信号ＣＫＥ＝Ｌレベルとされる場合、及び、クロック・イネーブル信号ＣＫＥ＝Ｈレベルであるが、ワード線が立ち上げられない場合、即ち、制御信号Ｓ２、Ｓ３のいずれもがＬレベルとされる場合には、ＯＲ回路３６の出力＝Ｌレベル、インバータ３７の出力＝Ｈレベル、インバータ３８の出力＝Ｌレベル、アナログ・スイッチ３９＝ＯＮ、ｐＭＯＳトランジスタ４２＝ＯＦＦ、ｎＭＯＳトランジスタ４３＝ＯＦＦ、差動アンプ４９＝非活性状態、差動アンプ５０＝非活性状態、ｎＭＯＳトランジスタ５２＝ＯＦＦ、ｎＭＯＳトランジスタ５４＝ＯＦＦとされ、ＶＤＰバックアップ回路４は非活性状態となる。
【００７３】
図４は基準電圧回路５の構成を示す回路図であり、この基準電圧回路５は、システムがＬＶＴＴＬデータ伝送方式を採用している場合には、内部で発生させた基準電圧Ｖref-Ａを基準電圧Ｖrefとして内部回路に供給し、システムがＳＳＴＬデータ伝送方式を採用している場合には、外部から供給される基準電圧Ｖref-Ｂを基準電圧Ｖrefとして内部回路に供給するというものである。
【００７４】
図４中、５６は基準電圧用外部端子であり、システムがＬＶＴＴＬデータ伝送方式を採用している場合には、非接続状態とされ、システムがＳＳＴＬデータ伝送方式を採用している場合には、基準電圧Ｖref-Ｂとして１.４［Ｖ］が印加される。
【００７５】
また、Ｎ１５は制御回路６から出力される制御信号Ｓ２が印加されるノード、５７は制御信号Ｓ２を反転するインバータ、５８はソースをＶＣＣ電源線５９に接続され、ゲートをインバータ５７の出力端に接続されたｐＭＯＳトランジスタ、６０は一端をｐＭＯＳトランジスタ５８のドレインに接続された高抵抗値の抵抗である。
【００７６】
また、６１、６２、６３はＶＣＣ電源線５９と接地線との間に直列接続された抵抗であり、これら抵抗６１、６２、６３の抵抗値は、抵抗６１、６２の接続点であるノードＮ１６に１.４［Ｖ］より高電圧、かつ、３.３［Ｖ］より低電圧の電圧であるＶｎ［Ｖ］を得、抵抗６２、６３の接続点であるノードＮ１７に基準電圧Ｖref-Ａとして１.４［Ｖ］を得ることができる値とされている。
【００７７】
また、６４は非反転入力端子を基準電圧用外部端子５６及び抵抗６０の他端に接続され、反転入力端子をノードＮ１６に接続された比較器をなす差動アンプであり、この差動アンプ６４は、制御信号Ｓ２＝Ｈレベルの場合には活性状態とされ、制御信号Ｓ２＝Ｌレベルの場合には非活性状態とされる。
【００７８】
また、６５は制御信号Ｓ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ６６と、インバータ５７の出力によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ６７とからなるアナログ・スイッチであり、このアナログ・スイッチ６５は、制御信号Ｓ２＝Ｈレベルの場合にはＯＮ、制御信号Ｓ２＝Ｌレベルの場合にはＯＦＦとされる。
【００７９】
また、６８はインバータ６９、７０からなるラッチ回路、７１はアナログ・スイッチ６５の出力端とラッチ回路６８の入力端との接続点であるノードＮ１８の電圧によりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタ、７２はラッチ回路６８の出力端であるノードＮ１９の電圧によりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタである。
【００８０】
このように構成された基準電圧回路５においては、基準電圧用外部端子５６が非接続状態とされている場合、即ち、システムがＬＶＴＴＬデータ伝送方式を採用している場合において、制御信号Ｓ２＝Ｈレベルとされる場合、即ち、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの間は、インバータ５７の出力＝Ｌレベル、ｐＭＯＳトランジスタ５８＝ＯＮとなる。
【００８１】
この結果、差動アンプ６４の非反転入力端子の電圧（＝３.３［Ｖ］）＞差動アンプ６４の反転入力端子の電圧（＝Ｖｎ）となり、差動アンプ６４の出力＝Ｈレベルとなる。
【００８２】
また、この場合、アナログ・スイッチ６５＝ＯＮとなるので、ノードＮ１８のレベル＝Ｈレベルとなり、ｎＭＯＳトランジスタ７１＝ＯＮとなると共に、差動アンプ６４の出力であるＨレベルがラッチ回路６８にラッチされ、ノードＮ１９のレベル＝Ｌレベルとなり、ｎＭＯＳトランジスタ７２＝ＯＦＦとなる。
【００８３】
そして、その後、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルにされると、制御信号Ｓ２＝Ｌレベルとされ、インバータ５７の出力＝Ｈレベル、ｐＭＯＳトランジスタ５８＝ＯＦＦ、差動アンプ６４＝非活性状態となる。
【００８４】
また、この場合には、アナログ・スイッチ６５＝ＯＦＦとなるが、ラッチ回路６８により、ノードＮ１８のレベル＝Ｈレベル、ノードＮ１９のレベル＝Ｌレベルに維持されるので、ｎＭＯＳトランジスタ７１＝ＯＮ、ｎＭＯＳトランジスタ７２＝ＯＦＦが維持される。
【００８５】
したがって、システムがＬＶＴＴＬデータ伝送方式を採用している場合には、ノードＮ１７に得られる基準電圧Ｖref-Ａが基準電圧Ｖrefとして内部回路に供給されることになる。
【００８６】
これに対して、基準電圧用外部端子５６に基準電圧Ｖref-Ｂが印加されている場合、即ち、システムがＳＳＴＬデータ伝送方式を採用している場合において、制御信号Ｓ２＝Ｈレベルとされる場合、即ち、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰが出力されるまでの間は、インバータ５７の出力＝Ｌレベルとなる。
【００８７】
この場合、ｐＭＯＳトランジスタ５８＝ＯＮとされるが、抵抗６０は高抵抗であるから、差動アンプ６４の非反転入力端子の電圧（＝Ｖref-Ｂ）＜差動アンプ６４の反転入力端子の電圧（＝Ｖｎ）となり、差動アンプ６４の出力＝Ｌレベルとなる。
【００８８】
また、この場合、アナログ・スイッチ６５＝ＯＮとなるので、ノードＮ１８のレベル＝Ｌレベルとなり、ｎＭＯＳトランジスタ７１＝ＯＦＦとなると共に、差動アンプ６４の出力であるＬレベルがラッチ回路６８にラッチされ、ノードＮ１９のレベル＝Ｈレベルとなり、ｎＭＯＳトランジスタ７２＝ＯＮとなる。
【００８９】
そして、その後、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルにされると、制御信号Ｓ２＝Ｌレベルとされ、インバータ５７の出力＝Ｈレベル、ｐＭＯＳトランジスタ５８＝ＯＦＦ、差動アンプ６４＝非活性状態となる。
【００９０】
また、この場合には、アナログ・スイッチ６５＝ＯＦＦとなるが、ラッチ回路６８により、ノードＮ１８のレベル＝Ｌレベル、ノードＮ１９のレベル＝Ｈレベルに維持されるので、ｎＭＯＳトランジスタ７１＝ＯＦＦ、ｎＭＯＳトランジスタ７２＝ＯＮが維持される。
【００９１】
したがって、システムがＳＳＴＬデータ伝送方式を採用している場合には、基準電圧用外部端子５６に印加される基準電圧Ｖref-Ｂが基準電圧Ｖrefとして内部回路に供給されることになる。
【００９２】
図５は制御回路６の一部分の構成を示す回路図であり、図５中、７４は電源電圧ＶＣＣの立ち上がりを検出する電源電圧立ち上がり検出回路、７５は制御信号Ｓ２を発生するＳ２発生回路、７６は制御信号Ｓ１を発生するＳ１発生回路である。
【００９３】
電源電圧立ち上がり検出回路７４において、７７、７８はＶＣＣ電源線７９と接地線との間に直列接続された高抵抗値の抵抗、８０は一端をＶＣＣ電源線７９に接続された抵抗、８１はドレインを抵抗８０の他端に接続され、ゲートを抵抗７７、７８の接続点であるノードＮ２０に接続され、ソースを接地線に接続されたｎＭＯＳトランジスタである。
【００９４】
なお、抵抗７７、７８は、電源電圧ＶＣＣが充分に立ち上がった時に、ノードＮ２０にｎＭＯＳトランジスタ８２をＯＮとする電圧を得ることができる抵抗値とされている。
【００９５】
また、８２はソースをＶＣＣ電源線７９に接続され、ゲート及びドレインをノードＮ２０に接続されたｎＭＯＳトランジスタであり、このｎＭＯＳトランジスタ８２は、電源電圧ＶＣＣが立ち下げられた場合に、ノードＮ２０の電圧を高速に立ち下げるためのものである。
【００９６】
また、８３、８４、８５、８６は縦列接続されたインバータであり、初段のインバータ８３の入力端を抵抗８０とｎＭＯＳトランジスタ８１のドレインとの接続点であるノードＮ２１に接続され、最終段のインバータ８６の出力端に電源電圧立ち上がり検出信号Ｓ４を得ることができるようにされている。
【００９７】
また、Ｓ２発生回路７５において、８７は電源電圧立ち上がり検出信号Ｓ４を反転するインバータ、Ｎ２２はモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰが印加されるノード、８８はモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰを反転するインバータ、８９、９０はフリップフロップ回路を構成するＮＡＮＤ回路であり、ＮＡＮＤ回路８９の出力端に制御信号Ｓ２が得られるようにされている。
【００９８】
また、Ｓ１発生回路７６において、Ｎ２３はクロック・イネーブル信号ＣＫＥが印加されるノード、９１はクロック・イネーブル信号ＣＫＥと制御信号Ｓ２とをＯＲ処理して制御信号Ｓ１を出力するＯＲ回路である。
【００９９】
図６は電源電圧立ち上がり検出回路７４、Ｓ２発生回路７５及びＳ１発生回路７６の動作の一例を示す波形図であり、電源電圧ＶＣＣの立ち上がり時における電源電圧ＶＣＣ、クロック・イネーブル信号ＣＫＥ、電源電圧立ち上がり検出信号Ｓ４、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ、制御信号Ｓ２及び制御信号Ｓ１を示している。
【０１００】
この動作例は、電源電圧ＶＣＣの立ち上がり時にクロック・イネーブル信号ＣＫＥがＬレベルにあった場合を示しており、電源電圧ＶＣＣが０［Ｖ］から立ち上がりを開始すると、ノードＮ２０の電圧がｎＭＯＳトランジスタ８１をＯＮとする電圧に上昇するまでは、ノードＮ２１の電圧は、電源電圧ＶＣＣの上昇に追従して上昇し、この結果、電源電圧立ち上がり検出信号Ｓ４も電源電圧ＶＣＣに追従して上昇する。
【０１０１】
そして、電源電圧立ち上がり検出信号Ｓ４がＨレベルになると、インバータ８７の出力＝Ｌレベル、制御信号Ｓ２＝Ｈレベルとなり、制御信号Ｓ１＝Ｈレベルとなる。
【０１０２】
なお、この場合、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｌレベル、インバータ８８の出力＝Ｈレベルの状態にあり、ＮＡＮＤ回路９０の出力＝Ｈレベルとなる。
【０１０３】
この結果、ＶＰＲバックアップ回路２においては、アナログ・スイッチ１４＝ＯＦＦ、アナログ・スイッチ１７＝ＯＦＦ、ｐＭＯＳトランジスタ２０＝ＯＮ、ｎＭＯＳトランジスタ２１＝ＯＮとなり、ＶＰＲバックアップ回路２は活性状態となる。
【０１０４】
また、基準電圧回路５においては、ｐＭＯＳトランジスタ５８＝ＯＮ、差動アンプ６４＝活性状態、アナログ・スイッチ６５＝ＯＮとなる。
【０１０５】
そして、ノードＮ２０の電圧がｎＭＯＳトランジスタ８１をＯＮとする電圧に上昇し、ｎＭＯＳトランジスタ８１がＯＮとされると、ノードＮ２１の電圧は０［Ｖ］に下降し、電源電圧立ち上がり検出信号Ｓ４も０［Ｖ］に下降する。
【０１０６】
ここに、電源電圧立ち上がり検出信号Ｓ４＝Ｌレベルとなると、インバータ８７の出力＝Ｈレベルとなるが、ＮＡＮＤ回路９０の出力はＬレベルとされているので、制御信号Ｓ２＝Ｈレベル、制御信号Ｓ１＝Ｌレベルが維持される。
【０１０７】
その後、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルにされると、インバータ８８の出力＝Ｌレベル、ＮＡＮＤ回路９０の出力＝Ｈレベルとなるが、この場合、インバータ８７の出力＝Ｈレベルとされているので、制御信号Ｓ２＝Ｌレベルとなる。
【０１０８】
しかし、モード・レジスタ・セット・コマンドが取り込まれる時には、クロック・イネーブル信号ＣＫＥ＝Ｈレベルとされるので、制御信号Ｓ１＝Ｈレベルが維持されることになる。
【０１０９】
そして、その後、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｌレベルになると、インバータ８８の出力＝Ｈレベルとなるが、制御信号Ｓ２＝Ｌレベルとなっているので、ＮＡＮＤ回路９０の出力＝Ｈレベルが維持され、制御信号Ｓ２＝Ｌレベルが維持される。
【０１１０】
そして、その後、クロック・イネーブル信号ＣＫＥ＝Ｌレベルとされると、制御信号Ｓ１＝Ｌレベルとなり、ＶＰＲバックアップ回路２＝非活性状態、基準電圧回路５においては、ｐＭＯＳトランジスタ５８＝ＯＦＦ、差動アンプ６４＝非活性状態となる。
【０１１１】
そして、その後、図示は省略するが、クロック・イネーブル信号ＣＫＥ＝Ｈレベルの状態でワード線が立ち上げられる場合、即ち、制御信号Ｓ１＝Ｈレベル、内部ロウアドレス・ストローブ信号rasz＝Ｈレベルとされる場合には、ＶＤＰバックアップ回路４においては、アナログ・スイッチ３９＝ＯＦＦ、ｐＭＯＳトランジスタ４２＝ＯＮ、ｎＭＯＳトランジスタ４３＝ＯＮとなり、ＶＤＰバックアップ回路４＝活性状態となる。
【０１１２】
また、図７は制御回路６が備えるＳ３発生回路の構成を示す回路図である。図７中、９３は外部クロックＣＬＫが入力されるバッファ、９４、９５はクロック・イネーブル信号ＣＫＥが入力されるバッファ、９６、９７はＤフリップフロップ、９８〜１０１はインバータ、１０２〜１０６はＮＡＮＤ回路である。
【０１１３】
ここに、図８は図７に示すＳ３発生回路のパワーダウン／セルフリフレッシュ時の動作を示すタイミングチャート、図９は図７に示すＳ３発生回路のクロック・サスペンド時の動作を示すタイミングチャートである。
【０１１４】
なお、図８（Ａ）及び図９（Ａ）は外部クロックＣＬＫ、図８（Ｂ）及び図９（Ｂ）はクロック・イネーブル信号ＣＫＥ、図８（Ｃ）及び図９（Ｃ）はＤフリップフロップ９６の出力Ｓ５、図８（Ｄ）及び図９（Ｄ）はＤフリップフロップ９７の出力Ｓ６、図８（Ｅ）及び図９（Ｅ）はＮＡＮＤ回路１０２の出力Ｓ７を示している。
【０１１５】
また、図８（Ｆ）及び図９（Ｆ）はＮＡＮＤ回路１０４の出力Ｓ８、図８（Ｇ）及び図９（Ｇ）はＮＡＮＤ回路１０６の出力Ｓ９、図８（Ｈ）及び図９（Ｈ）はバッファ９５の出力Ｓ１０、図８（Ｉ）及び図９（Ｉ）は内部ロウアドレス・ストローブ信号rasz、図８（Ｊ）及び図９（Ｊ）は制御信号Ｓ３を示している。
【０１１６】
このように、本発明の実施の第１形態においては、ＶＰＲ回路１に付随して設けるべきＶＰＲバックアップ回路として、電源電圧ＶＣＣの立ち上がり時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの期間及びクロック・イネーブル信号ＣＫＥ＝Ｈレベルとされる期間、即ち、ＶＰＲ回路１に負荷充放電能力を越える負荷充放電能力が要求される期間は活性状態とされ、クロック・イネーブル信号ＣＫＥ＝Ｌレベルとされる場合、即ち、ＶＰＲ回路１に負荷充放電能力を越える負荷充放電能力が要求されない期間は非活性状態とされるＶＰＲバックアップ回路２を設けるようにしているので、ＶＰＲバックアップ回路２における電力消費を効率的に行うことができる。
【０１１７】
また、本発明の実施の第１形態においては、ＶＤＰ回路３に付随して設けるべきＶＤＰバックアップ回路として、電源電圧ＶＣＣが立ち上がった時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの期間、クロック・イネーブル信号ＣＫＥ＝Ｈレベルの状態でワード線が立ち上げられる場合、及び、クロック・サスペンド時、即ち、ＶＤＰ回路３に負荷充放電能力を越える負荷充放電能力が要求される期間は活性状態とされ、それ以外の期間、即ち、ＶＤＰ回路３に負荷充放電能力を越える負荷充放電能力が要求されない期間は非活性状態とされるＶＤＰバックアップ回路４を設けるようにしているので、ＶＤＰバックアップ回路４における電力消費を効率的に行うことができる。
【０１１８】
また、本発明の実施の第１形態においては、基準電圧回路として、電源電圧ＶＣＣの立ち上がり時からモード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰ＝Ｈレベルとされるまでの期間のみ、ｐＭＯＳトランジスタ５８＝ＯＮ、差動アンプ６４＝活性状態となり、それ以外の期間は、ｐＭＯＳトランジスタ５８＝ＯＦＦ、差動アンプ６４＝非活性状態とする基準電圧回路５を設けるようにしているので、基準電圧回路５における電力消費を効率的に行うことができる。
【０１１９】
このように、本発明の実施の第１形態によれば、ＶＰＲバックアップ回路２、ＶＤＰバックアップ回路４及び基準電圧回路５における電力消費を効率的に行うことができるので、消費電力の低減化を図ることができる。
【０１２０】
（第２形態・・図１０）
図１０は本発明の実施の第２形態であるシンクロナスＤＲＡＭの要部を示す回路図であり、本発明の実施の第２形態は、ＶＰＲバックアップ回路２のノードＮ２に制御信号Ｓ１を印加する代わりに、図１０に示すバックアップ制御回路１０８を設け、このバックアップ制御回路１０８の出力Ｓ１１をＶＰＲバックアップ回路２のノードＮ２に印加するように構成し、その他については、図１に示す本発明の実施の第１形態と同様に構成したものである。
【０１２１】
ここに、バックアップ制御回路１０８は、プロセス欠陥によりＶＰＲ回路１の負荷にリーク電流があり、このリーク電流がＶＰＲ回路１から供給される電流を越える場合には、ＶＰＲバックアップ回路２を常に活性状態とし、ノードＮ１の電圧ＶＰＲをＶＣＣ／２±α［Ｖ］の範囲に維持させるというものである。
【０１２２】
図１０中、１０９は電源電圧立ち上がり検出信号Ｓ４を反転するインバータ、１１０はソースをＶＣＣ電源線１１１に接続され、ゲートをインバータ１０９の出力に接続されたｐＭＯＳトランジスタ、１１２はゲートをインバータ１０９の出力に接続され、ソースを接地線に接続されたｎＭＯＳトランジスタである。
【０１２３】
また、１１３は一端をｐＭＯＳトランジスタ１１０のドレインに接続されたヒューズ、１１４は一端をヒューズ１１３の他端に接続され、他端をｎＭＯＳトランジスタ１１２のドレインに接続されたヒューズであり、ヒューズ１１３は切断の対象とされるが、ヒューズ１１４は切断の対象とはされず、ヒューズ１１３とのバランスを取るために設けられるものである。
【０１２４】
また、１１５はヒューズ１１３、１１４の接続点であるノードＮ２５の論理レベルを反転するインバータ、１１６はソースをＶＣＣ電源線１１１に接続され、ドレインをノードＮ２５に接続され、ゲートをインバータ１１５の出力端に接続されたｐＭＯＳトランジスタである。
【０１２５】
また、１１７は制御信号Ｓ２を反転するインバータ、１１８はインバータ１１７の出力によってＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ１１９と、制御信号Ｓ２によってＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ１２０からなるアナログ・スイッチ、１２１はインバータ１２２、１２３からなるラッチ回路である。
【０１２６】
また、１２４は制御信号Ｓ１を反転するインバータ、１２５はラッチ回路１２１の出力とインバータ１２４の出力とをＮＡＮＤ処理して制御信号Ｓ１１を出力するＮＡＮＤ回路である。
【０１２７】
ここに、プロセス欠陥があり、ＶＰＲ回路１の負荷にリーク電流がない場合、あるいは、ＶＰＲ回路１の負荷にリーク電流があったとしても、そのリーク電流がＶＰＲ回路１から供給される電流を越えない場合には、ヒューズ１１３は非切断とする。
【０１２８】
このようにする場合には、電源電圧ＶＣＣが立ち上がり、電源電圧立ち上がり検出信号Ｓ４がＨレベルになると、インバータ１０９の出力＝Ｌレベル、ｐＭＯＳトランジスタ１１０＝ＯＮ、ｎＭＯＳトランジスタ１１２＝ＯＦＦとなると共に、制御信号Ｓ２＝Ｈレベルとなり、アナログ・スイッチ１１８＝ＯＮとなる。
【０１２９】
この結果、ノードＮ２５の論理レベル＝Ｈレベル、インバータ１１５の出力＝Ｌレベルとなり、ラッチ回路１２１は、アナログ・スイッチ１１８を介して、インバータ１１５の出力であるＬレベルをラッチし、ラッチ回路１２１の出力＝Ｈレベルとなる。
【０１３０】
その後、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰがＨレベルになると、制御信号Ｓ２はＬレベルとなり、アナログ・スイッチ１１８はＯＦＦとなると共に、ラッチ回路１２１の出力＝Ｈレベルの状態が維持される。
【０１３１】
したがって、この場合には、ＮＡＮＤ回路１２５は、インバータ１２４の出力に対してインバータとして動作し、制御信号Ｓ１がＨレベルとなる場合にのみ、制御信号Ｓ１１＝Ｈレベルとなり、その他の期間は、制御信号Ｓ１１＝Ｌレベルとなり、ＶＰＲバックアップ回路２は、本発明の実施の第１形態の場合と同様に動作することになる。
【０１３２】
これに対して、ＶＰＲ回路１の負荷にリーク電流があり、このリーク電流がＶＰＲ回路１から供給される電流を越えてしまう場合には、ヒューズ１１３を切断する。
【０１３３】
このようにする場合には、電源電圧ＶＣＣが立ち上がり、電源電圧立ち上がり検出信号Ｓ４がＨレベルになると、インバータ１０９の出力＝Ｌレベル、ｐＭＯＳトランジスタ１１０＝ＯＮ、ｎＭＯＳトランジスタ１１２＝ＯＦＦとなると共に、制御信号Ｓ２＝Ｈレベル、アナログ・スイッチ１１８＝ＯＮとなる。
【０１３４】
その後、電源電圧立ち上がり検出信号Ｓ４が立ち下がると、インバータ１０９の出力＝Ｈレベル、ｐＭＯＳトランジスタ１１０＝ＯＦＦ、ｎＭＯＳトランジスタ１１２＝ＯＮとなる。
【０１３５】
この結果、ノードＮ２５の論理レベル＝Ｌレベル、インバータ１１５の出力＝Ｈレベルとなり、ラッチ回路１２１は、アナログ・スイッチ１１８を介して、インバータ１１５の出力であるＨレベルをラッチし、ラッチ回路１２１の出力＝Ｌレベルとなる。
【０１３６】
その後、モード・レジスタ・セット・コマンド書込み指示信号ＭＲＳＰがＨレベルになると、制御信号Ｓ２はＬレベルとなり、アナログ・スイッチ１１８はＯＦＦとなると共に、ラッチ回路１２１の出力＝Ｌレベルの状態が維持される。
【０１３７】
したがって、この場合には、制御信号Ｓ１に関係なく、制御信号Ｓ１１＝Ｈレベルとなり、ＶＰＲバックアップ回路２は、常に活性状態として動作し、リーク電流を補給し、ノードＮ１の電圧ＶＰＲをＶＣＣ／２±α［Ｖ］の範囲に維持させることになる。
【０１３８】
本発明の実施の第２形態によれば、本発明の実施の第１形態と同様の効果を得ることができると共に、プロセス欠陥によりＶＰＲ回路１の負荷にリーク電流があり、このリーク電流がＶＰＲ回路１から供給される電流を越える場合においては、ＶＰＲバックアップ回路２を常に活性状態とし、ノードＮ１の電圧ＶＰＲをＶＣＣ／２±α［Ｖ］の範囲に維持させることができ、プロセス欠陥によりＶＰＲ回路１の負荷にリーク電流があり、このリーク電流がＶＰＲ回路１から供給される電流を越える製品を不良品として除外する必要がないので、歩止まりの向上を図ることができる。
【０１３９】
【発明の効果】
本発明によれば、電圧発生回路に付随して設けられるバックアップ回路における電力消費を無駄なく効率的に行うことができるので、消費電力の低減化を図ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の第１形態であるシンクロナスＤＲＡＭの要部を示す回路図である。
【図２】  本発明の実施の第１形態であるシンクロナスＤＲＡＭが備えるＶＰＲ回路及びＶＰＲバックアップ回路の構成を示す回路図である。
【図３】  本発明の実施の第１形態であるシンクロナスＤＲＡＭが備えるＶＤＰ回路及びＶＤＰバックアップ回路の構成を示す回路図である。
【図４】  本発明の実施の第１形態であるシンクロナスＤＲＡＭが備える基準電圧回路の構成を示す回路図である。
【図５】  本発明の実施の第１形態であるシンクロナスＤＲＡＭが備える制御回路の一部分の構成を示す回路図である。
【図６】  本発明の実施の第１形態であるシンクロナスＤＲＡＭが備える制御回路が備える電源電圧立ち上がり検出回路、Ｓ２発生回路及びＳ１発生回路の動作の一例を示す波形図である。
【図７】  本発明の実施の第１形態であるシンクロナスＤＲＡＭが備える制御回路が備えるＳ３発生回路の構成を示す回路図である。
【図８】  本発明の実施の第１形態であるシンクロナスＤＲＡＭが備える制御回路が備えるＳ３発生回路のパワーダウン／セルフリフレッシュ時の動作を示すタイミングチャートである。
【図９】  本発明の実施の第１形態であるシンクロナスＤＲＡＭが備える制御回路が備えるＳ３発生回路のクロック・サスペンド時の動作を示すタイミングチャートである。
【図１０】  本発明の実施の第２形態であるシンクロナスＤＲＡＭの要部を示す回路図である。
【符号の説明】
１  ＶＰＲ回路
２  ＶＰＲバックアップ回路
３  ＶＤＰ回路
４  ＶＤＰバックアップ回路
５  基準電圧回路
６  制御回路
【図１】
0003680462.tif 000002
【図２】
0003680462.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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