(57)【特許請求の範囲】
【請求項１】
第１及び第２入力の反転値を生成し、前記第１及び第２入力並びに前記第１及び第２入力の反転値を用いて排他的論理和処理を行う演算回路であって、
前記第１入力を受けてこれを保持する第１保持部と、
前記第２入力を受けてこれを保持する第２保持部と、
を備え、
前記第１及び第２保持部のそれぞれは、第１及び第２インバータからなる閉ループを備え、
前記第１保持部内の第１インバータの出力は前記第１入力の反転値であり、
前記第２保持部内の第１インバータの出力は前記第２入力の反転値である演算回路。
【請求項２】
前記第１保持部の出力に応じて前記第２保持部内の第１インバータの出力又は第２インバータの出力のどちらか一方を選択して前記排他的論理和の演算結果として出力する選択部をさらに備えた請求項１記載の演算回路。
【請求項３】
第１電位に連結された出力部をさらに備え、
前記第１及び第２保持部のそれぞれは、
制御電極が前記閉ループの出力を受ける複数のトランジスタを備え、
前記第１及び第２保持部内の前記複数のトランジスタは、
前記出力部及び第２電位間に接続され、前記第１及び第２保持部内の第１及び第２インバータの出力を受けて、これらの出力から前記排他的論理和の演算結果を生成するデコーダを構成し、
前記出力部の出力が前記排他的論理和の演算結果である請求項１記載の演算回路。
【請求項４】
前記第２保持部は複数であり、
前記複数の第２保持部のうちの１つを選択する選択部をさらに備え、
前記選択部によって選択された第２保持部の前記複数のトランジスタが前記出力部及び前記第２電位間に接続される請求項３記載の演算回路。
【請求項５】
前記出力部は複数であり、
前記第２保持部は複数である請求項３記載の演算回路。
【請求項６】
第１〜第３入力の反転値を生成し、前記第１〜第３入力並びに前記第１〜第３入力の反転値を用いて全加算処理を行う演算回路であって、
前記第１入力を受けてこれを保持する第１保持部と、
前記第２入力を受けてこれを保持する第２保持部と、
前記第３入力を受けてこれを保持する第３保持部と、
を備え、
前記第１〜第３保持部のそれぞれは、第１及び第２インバータからなる閉ループを備え、
前記第１保持部内の第１インバータの出力は前記第１入力の反転値であり、
前記第２保持部内の第１インバータの出力は前記第２入力の反転値であり、
前記第３保持部内の第１インバータの出力は前記第３入力の反転値である演算回路。
【請求項７】
前記第１保持部の出力に応じて、前記第２保持部内の第１インバータの出力又は第２インバータの出力のどちらか一方を選択して出力する第１選択部と、
前記第１選択部の出力に応じて、前記第３保持部内の第１インバータの出力又は第２インバータの出力のどちらか一方を選択して前記全加算の加算出力として出力する第２選択部と、
前記第１選択部の出力に応じて、前記第２保持部の出力又は第３保持部の出力のどちらか一方を選択して前記全加算の桁上げ出力として出力する第２選択部と、
をさらに備えた請求項６記載の演算回路。
【請求項８】
第１電位にそれぞれ連結された第１及び第２出力部をさらに備え、
前記第１〜第３保持部のそれぞれは、
制御電極が前記閉ループの出力を受ける複数のトランジスタを備え、
前記第１〜第３保持部の前記複数のトランジスタは、
前記第１、第２出力部及び第２電位間に接続され、前記第１〜第３保持部内の第１及び第２インバータの出力を受けて、これらの出力から前記全加算の演算結果を生成するデコーダを構成し、
前記第１及び第２出力部の出力のそれぞれが前記全加算の加算出力及び桁上げ出力である請求項６記載の演算回路。
【請求項９】
前記第２及び第３保持部はそれぞれ複数であり、
前記複数の第２保持部のうちの１つと前記複数の第３保持部のうちの１つとを選択する選択部をさらに備え、
前記選択部によって選択された第２及び第３保持部の前記複数のトランジスタが前記第１、第２出力部及び前記第２電位間に接続される請求項８記載の演算回路。
【請求項１０】
前記第１及び第２出力部のそれぞれは複数であり、
前記第２及び第３保持部のそれぞれは複数である請求項８記載の演算回路。
【請求項１１】
前記第２出力部を省略した請求項８乃至１０のいずれかに記載の演算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、排他的論理和回路や加（減）算回路等の演算回路に関し、特に動きベクトル検出装置等に用いるのに好適な演算回路に関する。
【０００２】
【従来の技術】
演算回路が多数用いられる装置には、例えば動きベクトル検出装置がある。動きベクトル検出装置は、動き補償を用いた動画像データの圧縮装置において必要不可欠な装置であり、それを用いた代表的なアルゴリズムとしてＭＰＥＧ（Moving Picture Experts Group）等があげられる。動きベクトル検出装置の機能は図１５に示すように、現在の絵（テンプレートデータＴＢ）に似た絵柄を、過去の絵（サーチウィンドウデータＳＷ）から探索し、その場所を動きベクトルＭＶとして出力する。ところで動画像データの圧縮装置を開発する場合、この動きベクトル検出装置の性能が動画像データの圧縮装置の性能に大きな影響を与える。例えば動きベクトル検出装置の性能としては、より広範囲（広いサーチウィンドウ）な探索での動きベクトルＭＶの検出が高画質化の鍵の一つとなる。
【０００３】
図１６はブロックマッチング手法によって最適動きベクトルを検出する動きベクトル検出装置の構成を示すブロック図である。キャッシュメモリ４０はサーチウィンドウデータＳＷを格納する。キャッシュメモリ５０はテンプレートデータＴＢを格納する。シストリックアレイ１０はサーチウィンドウデータＳＷの特定の領域とテンプレートデータＴＢとの画素単位（図１５では例として８画素×８画素）の差分絶対値を算出する。加算回路２０はこの差分絶対値の和を生成する。最小値検出回路３０はこの差分絶対値和を格納する。ベクトル生成部７０はサーチウィンドウデータＳＷの特定の領域とテンプレートデータＴＢとの動きベクトルを生成してこれを格納する。サーチウィンドウデータＳＷの特定の領域を変えて繰り返すことによって、最小値検出回路３０には複数の差分絶対値和が格納され、ベクトル生成部７０には複数の動きベクトルが格納される。そして、最小値検出回路３０は、ベクトル生成部７０に格納されている動きベクトルのうち、最小値検出回路３０に格納されている最も小さい差分絶対値和に対応する動きベクトルを選択して最適動きベクトルＭＶとして出力する。
【０００４】
図１７は差分絶対値和と最小値検出とを演算する部分を示すブロック図である。図１７内の符号は図１６内の符号に対応している。図１７に示すようにシストリックアレイ１０は差分絶対値を算出する６４個（８×８画素分）のプロセッサエレメントＰＥと８個のサイドレジスタＳＲとによって構成される。このプロセッサエレメントＰＥは一次元のシストリックアレイ状に接続される。各プロセッサエレメントＰＥは、テンプレートデータＴＢの各画素に対応する。テンプレートデータＴＢは、まず、シストリックアレイ１０内にロードされ、各画素が各プロセッサエレメントＰＥ内のレジスタに保存される。一方、サーチウィンドウデータＳＷは、８個のサイドレジスタＳＲ内に格納され、８個のサイドレジスタＳＲのそれぞれから８個のプロセッサエレメントＰＥへ８画素がシフトされてロードされ、各プロセッサエレメントＰＥは画素のデータを保持する。そして、各プロセッサエレメントＰＥは内部に格納しているサーチウィンドウデータＳＷの１画素とテンプレートデータＴＢの１画素の差分絶対値を演算する。以上のロード、保持、演算を繰り返して、サーチウィンドデータＳＷの特定の領域を変える。
【０００５】
以上説明したように、プロセッサエレメントＰＥはデータのロード（シフト）機能とデータ保持機能とを有するものである。
【０００６】
図１８〜図２０はプロセッサエレメントＰＥを示す図である。プロセッサエレメントＰＥの内部は、クロックＣＫに同期してテンプレートデータＴＢとサーチウィンドウデータＳＷとのデータをロードするためのデータシフト部ＴＧと、一時的にデータを保持するためのレジスタＲと、排他的論理和回路ＥＯＲ又は加算回路ＡＤＤの少なくとも一方とで構成される。図２０に示すように、排他的論理和回路ＥＯＲと加算回路ＡＤＤとがプロセッサエレメントＰＥに含まれるものもあるが、排他的論理和ＥＯＲ及び加算回路ＡＤＤのそれぞれが実際の機能の最小単位で使用されることが多いので図１８及び図１９のように分割した場合で、以下説明する。
【０００７】
従来の排他的論理和回路ＥＯＲは図２１に示す回路構成であり、従来の加算回路は図２２に示す回路構成である。加算回路は入力の一方に反転入力することで差分演算機能を得る。なお、図２１及び図２２は、データシフト部ＴＧを省略している。以下に説明する回路ではＴＧは省略する。
【０００８】
図２１及び図２２に示す従来の排他的論理和回路ＥＯＲは、レジスタＲと独立して構成されている。
【０００９】
【発明が解決しようとする課題】
従来の排他的論理和回路ＥＯＲ、加算回路の演算回路は回路及び機能面からみても回路規模（Ｈ／Ｗ）が大きいという問題点がある。この従来の排他的論理和回路ＥＯＲあるいは加算回路をプロセッサエレメントＰＥに適用すると、プロセッサエレメントＰＥの数がテンプレートデータＴＢの画素数に対応し、さらに量子化方向（画素単位の必要ビット数）に対応して存在するため、シストリックアレイ１０は巨大なものとなる。例えば、８×８画素で１画素が８ビット必要であれば、プロセッサエレメントＰＥは５１２個となる。
【００１０】
本発明は、このような問題点を解決するためになされたものであり、回路規模の低減が図れる演算回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係る課題解決手段は、第１及び第２入力の反転値を生成し、前記第１及び第２入力並びに前記第１及び第２入力の反転値を用いて排他的論理和処理を行う演算回路であって、前記第１入力を受けてこれを保持する第１保持部と、前記第２入力を受けてこれを保持する第２保持部とを備え、前記第１及び第２保持部のそれぞれは、第１及び第２インバータからなる閉ループを備え、前記第１保持部内の第１インバータの出力は前記第１入力の反転値であり、前記第２保持部内の第１インバータの出力は前記第２入力の反転値である。
【００１２】
本発明の請求項２に係る課題解決手段は、前記第１保持部の出力に応じて前記第２保持部内の第１インバータの出力又は第２インバータの出力のどちらか一方を選択して前記排他的論理和の演算結果として出力する選択部をさらに備える。
【００１３】
本発明の請求項３に係る課題解決手段は、第１電位に連結された出力部をさらに備え、前記第１及び第２保持部のそれぞれは、制御電極が前記閉ループの出力を受ける複数のトランジスタを備え、前記第１及び第２保持部内の前記複数のトランジスタは、前記出力部及び第２電位間に接続され、前記第１及び第２保持部内の第１及び第２インバータの出力を受けて、これらの出力から前記排他的論理和の演算結果を生成するデコーダを構成し、前記出力部の出力が前記排他的論理和の演算結果である。
【００１４】
本発明の請求項４に係る課題解決手段において、前記第２保持部は複数であり、前記複数の第２保持部のうちの１つを選択する選択部をさらに備え、前記選択部によって選択された第２保持部の前記複数のトランジスタが前記出力部及び前記第２電位間に接続される。
【００１５】
本発明の請求項５に係る課題解決手段において、前記出力部は複数であり、前記第２保持部は複数である。
【００１６】
本発明の請求項６に係る課題解決手段は、第１〜第３入力の反転値を生成し、前記第１〜第３入力並びに前記第１〜第３入力の反転値を用いて全加算処理を行う演算回路であって、前記第１入力を受けてこれを保持する第１保持部と、前記第２入力を受けてこれを保持する第２保持部と、前記第３入力を受けてこれを保持する第３保持部とを備え、前記第１〜第３保持部のそれぞれは、第１及び第２インバータからなる閉ループを備え、前記第１保持部内の第１インバータの出力は前記第１入力の反転値であり、前記第２保持部内の第１インバータの出力は前記第２入力の反転値であり、前記第３保持部内の第１インバータの出力は前記第３入力の反転値である。
【００１７】
本発明の請求項７に係る課題解決手段は、前記第１保持部の出力に応じて、前記第２保持部内の第１インバータの出力又は第２インバータの出力のどちらか一方を選択して出力する第１選択部と、前記第１選択部の出力に応じて、前記第３保持部内の第１インバータの出力又は第２インバータの出力のどちらか一方を選択して前記全加算の加算出力として出力する第２選択部と、前記第１選択部の出力に応じて、前記第２保持部の出力又は第３保持部の出力のどちらか一方を選択して前記全加算の桁上げ出力として出力する第２選択部とをさらに備える。
【００１８】
本発明の請求項８に係る課題解決手段は、第１電位にそれぞれ連結された第１及び第２出力部をさらに備え、前記第１〜第３保持部のそれぞれは、制御電極が前記閉ループの出力を受ける複数のトランジスタを備え、前記第１〜第３保持部の前記複数のトランジスタは、前記第１、第２出力部及び第２電位間に接続され、前記第１〜第３保持部内の第１及び第２インバータの出力を受けて、これらの出力から前記全加算の演算結果を生成するデコーダを構成し、前記第１及び第２出力部の出力のそれぞれが前記全加算の加算出力及び桁上げ出力である。
【００１９】
本発明の請求項９に係る課題解決手段において、前記第２及び第３保持部はそれぞれ複数であり、前記複数の第２保持部のうちの１つと前記複数の第３保持部のうちの１つとを選択する選択部をさらに備え、前記選択部によって選択された第２及び第３保持部の前記複数のトランジスタが前記第１、第２出力部及び前記第２電位間に接続される。
【００２０】
本発明の請求項１０に係る課題解決手段において、前記第１及び第２出力部のそれぞれは複数であり、前記第２及び第３保持部のそれぞれは複数である。
【００２１】
本発明の請求項１１に係る課題解決手段において、前記第２出力部を省略する。
【００２２】
【発明の実施の形態】
以下に説明する全ての実施の形態の演算回路は、好ましくは従来の技術で説明した動きベクトル検出装置のシストリックアレイ１０に適用する。
【００２３】
実施の形態１．
図１は本発明の実施の形態１における演算回路を示す回路図である。図１に示す演算回路は正論理出力の排他的論理和回路（ＥＸ−ＯＲ）である。図１において、ＡＩは第１入力、ＢＩは第２入力、Ｒ１は第１入力ＡＩを受けてこれを保持する第１保持部、Ｒ２は第２入力ＢＩを受けてこれを保持する第２保持部、ＳＥＬは排他的論理和の演算結果Ｅ１を出力する選択部である。
【００２４】
次に実施の形態１の演算回路の構成について説明する。実施の形態１では、第１保持部Ｒ１及び第２保持部Ｒ２のそれぞれは、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループからなり、選択部ＳＥＬはトランスファゲート１１及び１２からなる。
【００２５】
第１保持部Ｒ１内の第１インバータＩＶ１の出力はトランスファゲート１１の正論理制御端子とトランスファゲート１２の負論理制御端子に接続されている。第１保持部Ｒ１内の第２インバータＩＶ２の出力はトランスファゲート１１の負論理制御端子とトランスファゲート１２の正論理制御端子に接続されている。
【００２６】
第２保持部Ｒ２内の第１インバータＩＶ１の出力はトランスファゲート１２の入力端子に接続されている。第２保持部Ｒ２内の第２インバータＩＶ２の出力はトランスファゲート１１の入力端子に接続されている。
【００２７】
トランスファゲート１１及びトランスファゲート１２の出力端子同士は接続され、この接続点の電位が演算結果Ｅ１として出力される。
【００２８】
次に実施の形態１の演算回路の動作について説明する。第１保持部Ｒ１では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタであるため、第１入力ＡＩを保持する。第２インバータＩＶ２の出力は第１入力ＡＩの値であり、第１インバータＩＶ１の出力は第１入力ＡＩを反転した値である。
【００２９】
第２保持部Ｒ２は第１保持部Ｒ１と同様である。すなわち、第２保持部Ｒ２では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタであるため、第２入力ＢＩを保持する。第２インバータＩＶ２の出力は第２入力ＢＩの値であり、第１インバータＩＶ１の出力は第２入力ＢＩを反転した値である。
【００３０】
選択部ＳＥＬは、出力ＡＯが”０”（第１入力ＡＩが”１”）のとき、第２保持部Ｒ２内の第１インバータＩＶ１の出力（第２入力ＢＩの反転）を選択して演算結果Ｅ１として出力する。すなわち、第１入力ＡＩ＝”１”及び第２入力ＢＩ＝”０”のときは、演算結果Ｅ１＝”１”であり、第１入力ＡＩ＝”１”及び第２入力ＢＩ＝”１”のときは、演算結果Ｅ１＝”０”である。また、選択部ＳＥＬは、出力ＡＯが”１”（第１入力ＡＩが”０”）のとき、第２保持部Ｒ２内の第２インバータＩＶ２の出力（第２入力ＢＩ）を選択して演算結果Ｅ１として出力する。すなわち、第１入力ＡＩ＝”０”、第２入力ＢＩ＝”０”のとき、演算結果Ｅ１＝”０”であり、第１入力ＡＩ＝”０”、第２入力ＢＩ＝”１”のとき、演算結果Ｅ１＝”１”である。この第１入力ＡＩ、第２入力ＢＩ及び演算結果Ｅ１の関係は排他的論理和である。
【００３１】
これらのことから、実施の形態１の演算回路は、第１入力ＡＩ及び第２入力ＢＩを保持する機能と排他的論理和を行う機能とを有する。
【００３２】
実施の形態１の効果は次の通りである。すなわち、実施の形態１の演算回路は、従来の保持部Ｒの機能と排他的論理和回路ＥＯＲの機能とを有し、かつ、従来と比較してインバータが２つ少ないため回路規模及び消費電力の低減が図れる。また、実施の形態１の演算回路を従来の技術で説明したシストリックアレイ１０内の全てのプロセッサエレメントＰＥに適用すれば、従来と比較して非常に多数の数のインバータが少なくなるため、回路規模及び消費電力が大幅に低減できる。
【００３３】
実施の形態２．
図２は本発明の実施の形態２における演算回路を示す回路図である。図２に示す演算回路は正論理出力の排他的論理和回路（ＥＸ−ＯＲ）である。図２において、ＡＩは第１入力、ＢＩは第２入力、Ｒ１は第１入力ＡＩを受けてこれを保持する第１保持部、Ｒ２は第２入力ＢＩを受けてこれを保持する第２保持部、Ｅ１は排他的論理和の演算結果、ＰＴは出力部であるＰＭＯＳのトランジスタ、ＰＣは制御線である。
【００３４】
次に実施の形態２の演算回路の構成について説明する。実施の形態１では、第１保持部Ｒ１及び第２保持部Ｒ２のそれぞれは、２つのＮＭＯＳのトランジスタ（パストランジスタ）と第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループとを備えている。
【００３５】
第１保持部Ｒ１内の第１インバータＩＶ１の出力には１つのトランジスタのゲートが接続されている。第１保持部Ｒ１内の第２インバータＩＶ２の出力には１つのトランジスタのゲートが接続されている。
【００３６】
第２保持部Ｒ２内の第１インバータＩＶ１の出力には１つのトランジスタのゲートが接続されている。第２保持部Ｒ２内の第２インバータＩＶ２の出力には１つのトランジスタのゲートが接続されている。
【００３７】
トランジスタＰＴは、ドレインが電源に接続され、ゲートが制御線ＰＣに接続されている。トランジスタＰＴのソースとグランドとの間には、２種類の経路がある。すなわち、第１保持部Ｒ１内の第１インバータＩＶ１の出力に接続されたトランジスタと、第２保持部Ｒ２内の第１インバータＩＶ１の出力に接続されたトランジスタとを経由する経路、第１保持部Ｒ１内の第２インバータＩＶ２の出力に接続されたトランジスタと、第２保持部Ｒ２内の第２インバータＩＶ２の出力に接続されたトランジスタとを経由する経路がある。
【００３８】
第１保持部Ｒ１及び第２保持部Ｒ２内の全てのトランジスタは、電源側がドレインで、グランド側がソースである。トランジスタＰＴのソースの電位が演算結果Ｅ１として出力される。
【００３９】
なお、トランジスタＰＴは第１保持部Ｒ１及び第２保持部Ｒ２内のトランジスタより電流駆動能力が弱いものとする。
【００４０】
次に実施の形態２の演算回路の動作について説明する。第１保持部Ｒ１では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタによって、第１入力ＡＩを保持する。第２インバータＩＶ２の出力は第１入力ＡＩの値であり、第１インバータＩＶ１の出力は第１入力ＡＩを反転した値である。
【００４１】
第２保持部Ｒ２は第１保持部Ｒ１と同様である。すなわち、第２保持部Ｒ２では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタによって、第２入力ＢＩを保持する。第２インバータＩＶ２の出力は第２入力ＢＩの値であり、第１インバータＩＶ１の出力は第２入力ＢＩを反転した値である。
【００４２】
第１保持部Ｒ１及び第２保持部Ｒ２内の全てのトランジスタは、第１インバータＩＶ１及び第２インバータＩＶ２の出力の組み合わせに応じた排他的論理和の演算結果を出力するデコーダを構成する。なお、トランジスタＰＴの電流駆動能力が弱いことによって、第１保持部Ｒ１及び第２保持部Ｒ２内のトランジスタが導通したとき、トランジスタＰＴのソースの電位が”０”へ引き込まれる。
【００４３】
実施の形態２の効果は次の通りである。すなわち、実施の形態２の演算回路は、従来の保持部Ｒの機能と排他的論理和回路ＥＯＲの機能とを有し、かつ、インバータが２つのトランジスタで構成されているとすると、従来と比較してトランジスタが３つ少ないため回路規模の低減が図れる。また、実施の形態２の演算回路を従来の技術で説明したシストリックアレイ１０内の全てのプロセッサエレメントＰＥに適用すれば、従来と比較して非常に多数の数のトランジスタが少なくなるため、回路規模及び消費電力が大幅に低減できる。
【００４４】
実施の形態３．
図３は本発明の実施の形態３における演算回路を示す回路図である。図３に示す演算回路は負論理出力の排他的論理和回路（ＥＸ−ＮＯＲ）である。図３において、Ｅ１Ｃは排他的論理和の演算結果、ＮＴは出力部であるＮＭＯＳのトランジスタ、ＮＣは制御線、その他の符号は図２の符号に対応している。
【００４５】
実施の形態３の演算回路の構成は実施の形態２の演算回路の論理を反転させたものである。すなわち、実施の形態３の演算回路の構成は、実施の形態２の演算回路において、第１保持部Ｒ１及び第２保持部Ｒ２内のＮＭＯＳのトランジスタをＰＭＯＳのトランジスタに置き換え、トランジスタＰＴをトランジスタＮＴに置き換え、制御線ＰＣを制御線ＮＣに置き換え、グランドを電源に置き換え、電源をグランドに置き換えたものである。
【００４６】
実施の形態３の演算回路の動作及び効果は実施の形態２と同様である。
【００４７】
実施の形態４．
図４は本発明の実施の形態４における演算回路を示す回路図である。図４に示す演算回路は時分割処理機能を有する正論理出力の排他的論理和回路（ＥＸ−ＯＲ）である。図４において、ＳＥＬは選択部、Ｓ及びＳＣは互いに相補的な選択信号、ＤＩは第３入力、その他の符号は図２の符号に対応している。
【００４８】
実施の形態４の演算回路の構成は実施の形態２の演算回路に別の第２保持部Ｒ２と選択部ＳＥＬとを加えたものである。選択部ＳＥＬは第１保持部Ｒ１と２つの第２保持部Ｒ２との間に介在する。
【００４９】
実施の形態４の演算回路の動作は、主として実施の形態２と同様であり、時分割処理機能を有する。すなわち、選択信号Ｓを”１”にして、第１入力ＡＩ及び第２入力ＢＩの排他的論理和の演算結果Ｅ１を後段の回路に出力する（データの演算）と同時に、別の第２保持部Ｒ２に第３入力ＤＩを与えてこれを保持させる（データのロード及び保持）。次に、選択信号ＳＣを”１”にして、第１入力ＡＩ及び第３入力ＤＩの排他的論理和の演算結果Ｅ１を後段の回路に出力すると同時に、第２保持部Ｒ２に第２入力ＢＩを与えてこれを保持させる。このように、排他的論理和の演算結果の出力とデータの入力とを同時に行うことができる。
【００５０】
実施の形態４の効果は、次の通りである。すなわち、時分割処理機能によって処理時間を削減できる。また、実施の形態４の演算回路を従来の技術で説明したシストリックアレイ１０内の全てのプロセッサエレメントＰＥに適用すれば、従来の技術で説明したロード、保持、演算の繰り返しにおいて、ロード及び保持と演算とを同時に行うことができるため、処理時間が速くなる。
【００５１】
実施の形態５．
図５は本発明の実施の形態５における演算回路を示す回路図である。図５に示す演算回路は時分割処理機能を有する負論理出力の排他的論理和回路（ＥＸ−ＮＯＲ）である。図５において、Ｅ１Ｃは排他的論理和の演算結果、ＮＴは出力部であるＮＭＯＳのトランジスタ、ＮＣは制御線、その他の符号は図４の符号に対応している。
【００５２】
実施の形態５の演算回路の構成は実施の形態４の演算回路の論理を反転させたものである。すなわち、実施の形態５の演算回路の構成は、実施の形態４の演算回路において、第１保持部Ｒ１及び２つの第２保持部Ｒ２内のＮＭＯＳのトランジスタをＰＭＯＳのトランジスタに置き換え、トランジスタＰＴをトランジスタＮＴに置き換え、制御線ＰＣを制御線ＮＣに置き換え、グランドを電源に置き換え、電源をグランドに置き換えたものである。
【００５３】
実施の形態５の演算回路の動作及び効果は実施の形態４と同様である。但し、選択信号Ｓを”０”にすると第１入力ＡＩ及び第２入力ＢＩの排他的論理和の演算結果が得られ、選択信号ＳＣを”０”にすると第１入力ＡＩ及び第３入力ＤＩの排他的論理和の演算結果が得られる。
【００５４】
実施の形態６．
図６は本発明の実施の形態６における演算回路を示す回路図である。図６に示す演算回路は並列処理機能を有する正論理出力の排他的論理和回路（ＥＸ−ＯＲ）である。図６において、ＤＩは第３入力、その他の符号は図２の各符号に対応している。
【００５５】
実施の形態６の演算回路の構成は実施の形態２の演算回路に別の第２保持部Ｒ２と別のトランジスタＰＴと、第１保持部Ｒ１内にさらに２つのＮＭＯＳのトランジスタを加えたものである。１つの第１保持部Ｒ１は、２つのトランジスタＰＴと２つの第２保持部Ｒ２との間に介在する。演算結果Ｅ１は２つである。
【００５６】
実施の形態６の演算回路の動作は、主として実施の形態２と同様であり、並列処理機能を有する。すなわち、２つの第２保持部Ｒ２のそれぞれに第２入力ＢＩ及び第３入力ＤＩを同時に与えてこれを保持させ、第１入力ＡＩ及び第２入力ＢＩの排他的論理和の演算結果Ｅ１と第１入力ＡＩ及び第３入力ＤＩの排他的論理和の演算結果Ｅ１とを同時に出力する。
【００５７】
実施の形態６の効果は、次の通りである。すなわち、並列処理機能によって処理時間を削減できる。また、実施の形態６の演算回路を従来の技術で説明したシストリックアレイ１０内の全てのプロセッサエレメントＰＥに適用すれば、サーチウィンドデータＳＷの２つの特定の領域それぞれに対してロード、保持、演算を同時に行うことができるため、処理時間が速くなる。
【００５８】
実施の形態７．
図７は本発明の実施の形態７における演算回路を示す回路図である。図７に示す演算回路は並列処理機能を有する負論理出力の排他的論理和回路（ＥＸ−ＮＯＲ）である。図７において、Ｅ１Ｃは排他的論理和の演算結果、ＮＴは出力部であるＮＭＯＳのトランジスタ、ＮＣは制御線、その他の符号は図６の符号に対応している。
【００５９】
実施の形態７の演算回路の構成は実施の形態６の演算回路の論理を反転させたものである。すなわち、実施の形態７の演算回路の構成は、実施の形態６の演算回路において、第１保持部Ｒ１及び２つの第２保持部Ｒ２内のＮＭＯＳのトランジスタをＰＭＯＳのトランジスタに置き換え、トランジスタＰＴをトランジスタＮＴに置き換え、制御線ＰＣを制御線ＮＣに置き換え、グランドを電源に置き換え、電源をグランドに置き換えたものである。
【００６０】
実施の形態７の演算回路の動作及び効果は実施の形態６と同様である。
【００６１】
実施の形態８．
図８は本発明の実施の形態８における演算回路を示す回路図である。図８に示す演算回路は正論理出力の全加算回路である。図８において、ＡＩは第１入力、ＢＩは第２入力、ＤＩは第３入力、Ｒ１は第１入力ＡＩを受けてこれを保持する第１保持部、Ｒ２は第２入力ＢＩを受けてこれを保持する第２保持部、Ｒ３は第３入力ＤＩを受けてこれを保持する第３保持部、Ｓ１は全加算の演算結果のうちの１つである加算出力、Ｃ１は全加算の演算結果のうちの１つである桁上げ出力、ＳＥＬ１は第１選択部、ＳＥＬ２は加算出力Ｓ１を出力する第２選択部、ＳＥＬ３は桁上げ出力Ｃ１を出力する第３選択部、ＩＶはインバータである。
【００６２】
次に実施の形態８の演算回路の構成について説明する。実施の形態８では、第１保持部Ｒ１、第２保持部Ｒ２及び第３保持部Ｒ３のそれぞれは第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループからなり、第１選択部ＳＥＬ１、第２選択部ＳＥＬ２及び第３選択部ＳＥＬ３のそれぞれはトランスファゲート１１及び１２からなる。
【００６３】
第１保持部Ｒ１内の第１インバータＩＶ１の出力は第１選択部ＳＥＬ１内のトランスファゲート１１の正論理制御端子と第１選択部ＳＥＬ１内のトランスファゲート１２の負論理制御端子とに接続されている。第１保持部Ｒ１内の第２インバータＩＶ２の出力は第１選択部ＳＥＬ１内のトランスファゲート１１の負論理制御端子と第１選択部ＳＥＬ１内のトランスファゲート１２の正論理制御端子とに接続されている。
【００６４】
第２保持部Ｒ２内の第１インバータＩＶ１の出力は第１選択部ＳＥＬ１内のトランスファゲート１２の入力端子に接続されている。第２保持部Ｒ２内の第２インバータＩＶ２の出力は第１選択部ＳＥＬ１内のトランスファゲート１１の入力端子と第３選択部ＳＥＬ３内のトランスファゲート１１の入力端子とに接続されている。
【００６５】
第３保持部Ｒ３内の第１インバータＩＶ１の出力は第２選択部ＳＥＬ２内のトランスファゲート１２の入力端子に接続されている。第３保持部Ｒ３内の第２インバータＩＶ２の出力は第２選択部ＳＥＬ２内のトランスファゲート１１の入力端子と第３選択部ＳＥＬ３内のトランスファゲート１２の入力端子とに接続されている。
【００６６】
第１選択部ＳＥＬ１内のトランスファゲート１１及びトランスファゲート１２の出力端子同士は接続されている。第２選択部ＳＥＬ２内のトランスファゲート１１及びトランスファゲート１２の出力端子同士は接続され、この接続点の電位が加算出力Ｓ１として出力される。第３選択部ＳＥＬ３内のトランスファゲート１１及びトランスファゲート１２の出力端子同士は接続され、この接続点の電位が桁上げ出力Ｃ１として出力される。
【００６７】
第１選択部ＳＥＬ１の出力は、インバータＩＶの入力端子と第２選択部ＳＥＬ２内のトランスファゲート１１の負論理制御端子と第２選択部ＳＥＬ２内のトランスファゲート１２の正論理制御端子と第３選択部ＳＥＬ３のトランスファゲート１１の負論理制御端子と第３選択部ＳＥＬ３内のトランスファゲート１２の正論理制御端子とに接続されている。
【００６８】
インバータＩＶの出力端子は、第２選択部ＳＥＬ２内のトランスファゲート１１の正論理制御端子と第２選択部ＳＥＬ２内のトランスファゲート１２の負論理制御端子と第３選択部ＳＥＬ３のトランスファゲート１１の正論理制御端子と第３選択部ＳＥＬ３内のトランスファゲート１２の負論理制御端子とに接続されている。
【００６９】
次に実施の形態８の演算回路の動作について説明する。第１保持部Ｒ１では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタであるため、第１入力ＡＩを保持する。第２インバータＩＶ２の出力は第１入力ＡＩの値であり、第１インバータＩＶ１の出力は第１入力ＡＩを反転した値である。
【００７０】
第２保持部Ｒ２は第１保持部Ｒ１と同様である。すなわち、第２保持部Ｒ２では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタであるため、第２入力ＢＩを保持する。第２インバータＩＶ２の出力は第２入力ＢＩの値であり、第１インバータＩＶ１の出力は第２入力ＢＩを反転した値である。
【００７１】
第３保持部Ｒ３は第１保持部Ｒ１と同様である。すなわち、第３保持部Ｒ３では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタであるため、第３入力ＤＩを保持する。第２インバータＩＶ２の出力は第３入力ＤＩの値であり、第１インバータＩＶ１の出力は第３入力ＤＩを反転した値である。
【００７２】
第１選択部ＳＥＬ１の動作は実施の形態１の選択部ＳＥＬと同様であり、第１選択部ＳＥＬ１の出力は第１入力ＡＩ及び第２入力ＢＩの排他的論理和である。
【００７３】
第２選択部ＳＥＬ２の動作は第１選択部ＳＥＬ１と同様に考えることができ、加算出力Ｓ１は第１選択部ＳＥＬ１の出力及び第３入力ＤＩの排他的論理和である。すなわち、
第１入力ＡＩ＝”０”、第２入力ＢＩ＝”０”、第３入力ＤＩ＝”０”のとき、加算出力Ｓ１＝”０”であり、
第１入力ＡＩ＝”１”、第２入力ＢＩ＝”０”、第３入力ＤＩ＝”０”のとき、加算出力Ｓ１＝”１”であり、
第１入力ＡＩ＝”０”、第２入力ＢＩ＝”１”、第３入力ＤＩ＝”０”のとき、加算出力Ｓ１＝”１”であり、
第１入力ＡＩ＝”１”、第２入力ＢＩ＝”１”、第３入力ＤＩ＝”０”のとき、加算出力Ｓ１＝”０”であり、
第１入力ＡＩ＝”０”、第２入力ＢＩ＝”０”、第３入力ＤＩ＝”１”のとき、加算出力Ｓ１＝”１”であり、
第１入力ＡＩ＝”１”、第２入力ＢＩ＝”０”、第３入力ＤＩ＝”１”のとき、加算出力Ｓ１＝”０”であり、
第１入力ＡＩ＝”０”、第２入力ＢＩ＝”１”、第３入力ＤＩ＝”１”のとき、加算出力Ｓ１＝”０”であり、
第１入力ＡＩ＝”１”、第２入力ＢＩ＝”１”、第３入力ＤＩ＝”１”のとき、加算出力Ｓ１＝”１”である。
【００７４】
第３選択部ＳＥＬ３は、第１選択部ＳＥＬ１の出力が”０”のとき、第２保持部Ｒ２内の第２インバータＩＶ２の出力（第２入力ＢＩ）を選択して桁上げ出力Ｃ１として出力する。また、第３選択部ＳＥＬ３は、第１選択部ＳＥＬ１の出力が”１”のとき、第３保持部Ｒ３内の第２インバータＩＶ２の出力（第３入力ＤＩ）を選択して桁上げ出力Ｃ１として出力する。すなわち、
第１入力ＡＩ＝”０”、第２入力ＢＩ＝”０”、第３入力ＤＩ＝”０”のとき、桁上げ出力Ｃ１＝”０”であり、
第１入力ＡＩ＝”１”、第２入力ＢＩ＝”０”、第３入力ＤＩ＝”０”のとき、桁上げ出力Ｃ１＝”０”であり、
第１入力ＡＩ＝”０”、第２入力ＢＩ＝”１”、第３入力ＤＩ＝”０”のとき、桁上げ出力Ｃ１＝”０”であり、
第１入力ＡＩ＝”１”、第２入力ＢＩ＝”１”、第３入力ＤＩ＝”０”のとき、桁上げ出力Ｃ１＝”１”であり、
第１入力ＡＩ＝”０”、第２入力ＢＩ＝”０”、第３入力ＤＩ＝”１”のとき、桁上げ出力Ｃ１＝”０”であり、
第１入力ＡＩ＝”１”、第２入力ＢＩ＝”０”、第３入力ＤＩ＝”１”のとき、桁上げ出力Ｃ１＝”１”であり、
第１入力ＡＩ＝”０”、第２入力ＢＩ＝”１”、第３入力ＤＩ＝”１”のとき、桁上げ出力Ｃ１＝”１”であり、
第１入力ＡＩ＝”１”、第２入力ＢＩ＝”１”、第３入力ＤＩ＝”１”のとき、桁上げ出力Ｃ１＝”１”である。
【００７５】
これらのことから、実施の形態８の演算回路は、第１入力ＡＩ、第２入力ＢＩ及び第３入力ＤＩを保持する機能と全加算を行う機能とを有する。
【００７６】
実施の形態８の効果は次の通りである。すなわち、実施の形態８の演算回路は、図２２の従来の保持部Ｒの機能と２つの排他的論理和回路ＥＯＲ及び選択部ＳＥＬ１０からなる全加算回路の機能とを有し、かつ、従来と比較してインバータが４つ少ないため回路規模の低減が図れる。また、実施の形態８の演算回路を従来の技術で説明したシストリックアレイ１０内の全てのプロセッサエレメントＰＥに適用すれば、従来と比較して非常に多数の数のインバータが少なくなるため、回路規模及び消費電力が大幅に低減できる。
【００７７】
実施の形態９．
図９は本発明の実施の形態９における演算回路を示す回路図である。図９に示す演算回路は全加算回路である。図９において、ＡＩは第１入力、ＢＩは第２入力、ＤＩは第３入力、Ｒ１は第１入力ＡＩを受けてこれを保持する第１保持部、Ｒ２は第２入力ＢＩを受けてこれを保持する第２保持部、Ｒ３は第３入力ＤＩを受けてこれを保持する第３保持部、Ｓ１は全加算の演算結果のうちの１つである加算出力、Ｃ１は全加算の演算結果のうちの１つである桁上げ出力、ＰＴＳは第１出力部であるＰＭＯＳのトランジスタ、ＰＴＣは第２出力部であるＰＭＯＳのトランジスタ、ＰＣは制御線である。
【００７８】
次に実施の形態９の演算回路の構成について説明する。実施の形態１では、第１保持部Ｒ１、第２保持部Ｒ２及び第３保持部Ｒ３はそれぞれ４つ、６つ、４つのＮＭＯＳのトランジスタと、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループとを備えている。
【００７９】
第１保持部Ｒ１内の第１インバータＩＶ１の出力には３つのトランジスタのゲートが接続されている。第１保持部Ｒ１内の第２インバータＩＶ２の出力には１つのトランジスタのゲートが接続されている。
【００８０】
第２保持部Ｒ２内の第１インバータＩＶ１の出力には４つのトランジスタのゲートが接続されている。第２保持部Ｒ２内の第２インバータＩＶ２の出力には２つのトランジスタのゲートが接続されている。
【００８１】
第３保持部Ｒ３内の第１インバータＩＶ１の出力には３つのトランジスタのゲートが接続されている。第３保持部Ｒ３内の第２インバータＩＶ２の出力には１つのトランジスタのゲートが接続されている。
【００８２】
トランジスタＰＴＳは、ドレインが電源に接続され、ゲートが制御線ＰＣに接続されている。トランジスタＰＴＳのソースとグランドとの間には、４種類の経路がある。すなわち、第１保持部Ｒ１内の第２インバータＩＶ２の出力に接続されたトランジスタと、第２保持部Ｒ２内の第２インバータＩＶ２の出力に接続されたトランジスタと、第３保持部Ｒ３内の第１インバータＩＶ１の出力に接続されたトランジスタとを経由する経路、第１保持部Ｒ１内の第２インバータＩＶ２の出力に接続されたトランジスタと、第２保持部Ｒ２内の第１インバータＩＶ１の出力に接続されたトランジスタと、第３保持部Ｒ３内の第２インバータＩＶ２の出力に接続されたトランジスタとを経由する経路、第１保持部Ｒ１内の第１インバータＩＶ１の出力に接続されたトランジスタと、第２保持部Ｒ２内の第２インバータＩＶ２の出力に接続されたトランジスタと、第３保持部Ｒ３内の第２インバータＩＶ２の出力に接続されたトランジスタとを経由する経路、第１保持部Ｒ１内の第１インバータＩＶ１の出力に接続されたトランジスタと、第２保持部Ｒ２内の第１インバータＩＶ１の出力に接続されたトランジスタと、第３保持部Ｒ３内の第１インバータＩＶ１の出力に接続されたトランジスタとを経由する経路がある。
【００８３】
トランジスタＰＴＣは、ドレインが電源に接続され、ゲートが制御線ＰＣに接続されている。トランジスタＰＴＣのソースとグランドの間には、３種類の経路がある。すなわち、第１保持部Ｒ１内の第１インバータＩＶ１の出力に接続されたトランジスタと、第２保持部Ｒ２内の第１インバータＩＶ１の出力に接続されたトランジスタとを経由する経路、第２保持部Ｒ２内の第１インバータＩＶ１の出力に接続されたトランジスタと、第３保持部Ｒ３内の第１インバータＩＶ１の出力に接続されたトランジスタとを経由する経路、第１保持部Ｒ１内の第１インバータＩＶ１の出力に接続されたトランジスタと、第３保持部Ｒ３内の第１インバータＩＶ１の出力に接続されたトランジスタとを経由する経路がある。
【００８４】
第１保持部Ｒ１、第２保持部Ｒ２及び第３保持部Ｒ３内の全てのトランジスタは、電源側がドレインで、グランド側がソースである。トランジスタＰＴＳのソースの電位が第１選択部ＳＥＬ１として出力される。トランジスタＰＴＣのソースの電位が桁上げ出力Ｃ１として出力される。
【００８５】
なお、トランジスタＰＴＳ及びトランジスタＰＴＣはそれぞれ第１保持部Ｒ１、第２保持部Ｒ２及び第３保持部Ｒ３内のトランジスタより電流駆動能力が弱いものとする。
【００８６】
次に実施の形態９の演算回路の動作について説明する。第１保持部Ｒ１では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタによって、第１入力ＡＩを保持する。第２インバータＩＶ２の出力は第１入力ＡＩの値であり、第１インバータＩＶ１の出力は第１入力ＡＩを反転した値である。
【００８７】
第２保持部Ｒ２は第１保持部Ｒ１と同様である。すなわち、第２保持部Ｒ２では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタによって、第２入力ＢＩを保持する。第２インバータＩＶ２の出力は第２入力ＢＩの値であり、第１インバータＩＶ１の出力は第２入力ＢＩを反転した値である。
【００８８】
第３保持部Ｒ３は第１保持部Ｒ１と同様である。すなわち、第３保持部Ｒ３では、第１インバータＩＶ１及び第２インバータＩＶ２からなる閉ループによって構成されるレジスタによって、第３入力ＤＩを保持する。第２インバータＩＶ２の出力は第３入力ＤＩの値であり、第１インバータＩＶ１の出力は第３入力ＤＩを反転した値である。
【００８９】
第１保持部Ｒ１、第２保持部Ｒ２及び第３保持部Ｒ３内の全てのトランジスタは、第１インバータＩＶ１及び第２インバータＩＶ２の出力の組み合わせに応じた全加算の演算結果を出力するデコーダを構成する。なお、トランジスタＰＴＳ、トランジスタＰＴＣの電流駆動能力が弱いことによって、第１保持部Ｒ１、第２保持部Ｒ２及び第３保持部Ｒ３内のトランジスタが導通したとき、トランジスタＰＴＳ、トランジスタＰＴＣのソースの電位が”０”へ引き込まれる。
【００９０】
実施の形態９の効果は次の通りである。実施の形態９の演算回路は、図２２の従来の保持部Ｒの機能と排他的論理和回路ＥＯＲの機能とを有し、かつ、インバータが２つのトランジスタで構成されているとすると、図２２の従来と比較してトランジスタが６つ少ないため回路規模の低減が図れる。また、実施の形態９の演算回路を従来の技術で説明したシストリックアレイ１０内の全てのプロセッサエレメントＰＥに適用すれば、従来と比較して非常に多数の数のトランジスタが少なくなるため、回路規模及び消費電力が大幅に低減できる。
【００９１】
実施の形態１０．
図１０は本発明の実施の形態１０における演算回路を示す回路図である。図１０に示す演算回路は負論理出力の全加算回路である。図１０において、Ｓ１Ｃは全加算の演算結果のうちの１つである加算出力、Ｃ１Ｃは全加算の演算結果のうちの１つである桁上げ出力、ＮＴＳは第１出力部であるＮＭＯＳのトランジスタ、ＮＴＣは第２出力部であるＮＭＯＳのトランジスタ、ＮＣは制御線、その他の符号は図９の符号に対応している。
【００９２】
実施の形態１０の演算回路の構成は実施の形態９の演算回路の論理を反転させたものである。すなわち、実施の形態１０の演算回路の構成は、実施の形態９の演算回路において、第１保持部Ｒ１、第２保持部Ｒ２及び第３保持部Ｒ３内のＮＭＯＳのトランジスタをＰＭＯＳのトランジスタに置き換え、トランジスタＰＴＳをトランジスタＮＴＳに置き換え、トランジスタＰＴＣをトランジスタＮＴＣに置き換え、グランドを電源に置き換え、電源をグランドに置き換えたものである。
【００９３】
実施の形態１０の演算回路の動作及び効果は実施の形態９と同様である。
【００９４】
実施の形態１１．
図１１は本発明の実施の形態１１における演算回路を示す回路図である。図１１に示す演算回路は時分割処理機能を有する正論理出力の全加算回路である。図１１において、ＳＥＬは選択部、Ｓ及びＳＣは互いに相補的な選択信号、ＥＩはＢＩとは別の第２入力、ＦＩはＤＩとは別の第３入力、その他の符号は図９の符号に対応している。
【００９５】
実施の形態１１の演算回路の構成は実施の形態９の演算回路に別の第２保持部Ｒ２及び第３保持部Ｒ３と選択部ＳＥＬとを加えたものである。選択部ＳＥＬは第１保持部Ｒ１と２つの第２保持部Ｒ２及び２つの第３保持部Ｒ３との間に介在する。
【００９６】
実施の形態１１の演算回路の動作は、主として実施の形態９と同様であり、時分割処理機能を有する。すなわち、選択信号Ｓを”１”にして、第１入力ＡＩ、第２入力ＢＩ及び第３入力ＤＩの全加算の加算出力Ｓ１及び桁上げ出力Ｃ１を後段の回路に出力する（データの演算）と同時に、別の第２保持部Ｒ２及び第３保持部Ｒ３にそれぞれ演算結果Ｅ１及び第３入力ＦＩを与えてこれを保持させる（データのロード及び保持）。次に、選択信号ＳＣを”１”にして、第１入力ＡＩ、演算結果Ｅ１及び第３入力ＦＩの全加算の加算出力Ｓ１及び桁上げ出力Ｃ１を後段の回路に出力すると同時に、第２保持部Ｒ２及び第３保持部Ｒ３にそれぞれ第２入力ＢＩ及び第３入力ＤＩを与えてこれを保持させる。このように、全加算の演算結果の出力とデータの入力とを同時に行うことができる。
【００９７】
実施の形態１１の効果は、次の通りである。すなわち、時分割処理機能によって処理時間を削減できる。また、実施の形態１１の演算回路を従来の技術で説明したシストリックアレイ１０内の全てのプロセッサエレメントＰＥに適用すれば、従来の技術で説明したロード、保持、演算の繰り返しにおいて、ロード及び保持と演算とを同時に行うことができるため、処理時間が速くなる。
【００９８】
実施の形態１２．
図１２は本発明の実施の形態１２における演算回路を示す回路図である。図１２に示す演算回路は時分割処理機能を有する負論理出力の全加算回路である。図１２において、Ｓ１Ｃは全加算の演算結果のうちの１つである加算出力、Ｃ１Ｃは全加算の演算結果のうちの１つである桁上げ出力、ＮＴＳは第１出力部であるＮＭＯＳのトランジスタ、ＮＴＣは第２出力部であるＮＭＯＳのトランジスタ、ＮＣは制御線、その他の符号は図１１の符号に対応している。
【００９９】
実施の形態１２の演算回路の構成は実施の形態１１の演算回路の論理を反転させたものである。すなわち、実施の形態１２の演算回路の構成は、実施の形態１１の演算回路において、第１保持部Ｒ１、２つの第２保持部Ｒ２及び２つの第３保持部Ｒ３内のＮＭＯＳのトランジスタをＰＭＯＳのトランジスタに置き換え、トランジスタＰＴＳをトランジスタＮＴＳに置き換え、トランジスタＰＴＣをトランジスタＮＴＣに置き換え、制御線ＰＣを制御線ＮＣに置き換え、グランドを電源に置き換え、電源をグランドに置き換えたものである。
【０１００】
実施の形態１２の演算回路の動作及び効果は実施の形態１１と同様である。但し、選択信号Ｓを”０”にすると第１入力ＡＩ、第２入力ＢＩ及び第３入力ＤＩの全加算の演算結果が得られ、選択信号ＳＣを”０”にすると第１入力ＡＩ、第２入力ＥＩ及び第３入力ＦＩの全加算の演算結果が得られる。
【０１０１】
実施の形態１３．
図１３は本発明の実施の形態１３における演算回路を示す回路図である。図１３に示す演算回路は並列処理機能を有する正論理出力の全加算回路である。図１３において、ＥＩはＢＩとは別の第２入力、ＦＩはＤＩとは別の第３入力、その他の符号は図９の符号に対応している。
【０１０２】
実施の形態１３の演算回路の構成は実施の形態９の演算回路にそれぞれ別の第２保持部Ｒ２、第３保持部Ｒ３、トランジスタＰＴＳ及びトランジスタＰＴＣと、第１保持部Ｒ１内にさらに２つのＮＭＯＳのトランジスタを加えたものである。１つの第１保持部Ｒ１は、２つのトランジスタＰＴＳ及び２つのトランジスタＰＴＣと２つの第２保持部Ｒ２及び第３保持部Ｒ３との間に介在する。第１選択部ＳＥＬ１及び桁上げ出力Ｃ１はそれぞれ２つである。
【０１０３】
実施の形態１３の演算回路の動作は、主として実施の形態９と同様であり、並列処理機能を有する。すなわち、２つの第２保持部Ｒ２並びに２つの第３保持部Ｒ３のそれぞれに第２入力ＢＩ及び第３入力ＤＩ並びに演算結果Ｅ１及び第３入力ＦＩを同時に与えてこれを保持させ、第１入力ＡＩ、第２入力ＢＩ及び第３入力ＤＩの全加算の第１選択部ＳＥＬ１及び桁上げ出力Ｃ１と第１入力ＡＩ、演算結果Ｅ１及び第３入力ＦＩの全加算の第１選択部ＳＥＬ１及び桁上げ出力Ｃ１とを同時に出力する。
【０１０４】
実施の形態１３の効果は、次の通りである。並列処理機能によって処理時間を削減できる。また、実施の形態１３の演算回路を従来の技術で説明したシストリックアレイ１０内の全てのプロセッサエレメントＰＥに適用すれば、サーチウィンドデータＳＷの２つの特定の領域それぞれに対してロード、保持、演算を同時に行うことができるため、処理時間が速くなる。
【０１０５】
実施の形態１４．
図１４は本発明の実施の形態１４における演算回路を示す回路図である。図１４に示す演算回路は並列処理機能を有する負論理出力の全加算回路である。図１４において、Ｓ１Ｃは全加算の演算結果のうちの１つである加算出力、Ｃ１Ｃは全加算の演算結果のうちの１つである桁上げ出力、ＮＴＳは第１出力部であるＮＭＯＳのトランジスタ、ＮＴＣは第２出力部であるＮＭＯＳのトランジスタ、ＮＣは制御線、その他の符号は図１３の符号に対応している。
【０１０６】
実施の形態１４の演算回路の構成は実施の形態１３の演算回路の論理を反転させたものである。すなわち、実施の形態１４の演算回路の構成は、実施の形態１３の演算回路において、第１保持部Ｒ１、２つの第２保持部Ｒ２及び２つの第３保持部Ｒ３内のＮＭＯＳのトランジスタをＰＭＯＳのトランジスタに置き換え、トランジスタＰＴＳをトランジスタＮＴＳに置き換え、トランジスタＰＴＣをトランジスタＮＴＣに置き換え、制御線ＰＣを制御線ＮＣに置き換え、グランドを電源に置き換え、電源をグランドに置き換えたものである。
【０１０７】
実施の形態１４の演算回路の動作及び効果は実施の形態１３と同様である。
【０１０８】
変形例．
実施の形態１では、第１保持部Ｒ１内の第１インバータＩＶ１の出力及び第２インバータＩＶ２の出力と第２保持部Ｒ２内の第１インバータＩＶ１の出力及び第２インバータＩＶ２の出力とを入れ替えてもよい。第１入力ＡＩ及び第２入力ＢＩを保持する負論理出力の排他的論理和回路（ＥＸ−ＮＯＲ）を得る場合、選択部ＳＥＬへ入力される第１保持部Ｒ１内の第１インバータＩＶ１及び第２インバータＩＶ２の出力を入れ換えたり、選択部ＳＥＬへ入力される第２保持部Ｒ２内の第１インバータＩＶ１及び第２インバータＩＶ２の出力を入れ換えたりすればよい。
【０１０９】
実施の形態２では、制御線ＰＣの電位を常に”Ｌ”にしてトランジスタＰＴを常にオンさせてもよいし、必要なタイミングに応じて制御線ＰＣの電位を”Ｌ”にしてトランジスタＰＴをオンさせてもよい。トランジスタＰＴはＮＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＰＣの電位の論理は反転させる。
【０１１０】
実施の形態３では、制御線ＮＣの電位を常に”Ｈ”にしてトランジスタＮＴを常にオンさせてもよいし、必要なタイミングに応じて制御線ＮＣの電位を”Ｈ”にしてトランジスタＮＴをオンさせてもよい。トランジスタＮＴはＰＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＮＣの電位の論理は反転させる。
【０１１１】
実施の形態４では、制御線ＰＣの電位を常に”Ｌ”にしてトランジスタＰＴを常にオンさせてもよいし、必要なタイミングに応じて制御線ＰＣの電位を”Ｌ”にしてトランジスタＰＴをオンさせてもよい。トランジスタＰＴはＮＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＰＣの電位の論理は反転させる。第２保持部Ｒ２を３つ以上にしてもよい。この場合、選択部ＳＥＬには３つ以上の第２保持部Ｒ２のうち１つだけを選択する選択信号を与える。
【０１１２】
実施の形態５では、制御線ＮＣの電位を常に”Ｈ”にしてトランジスタＮＴを常にオンさせてもよいし、必要なタイミングに応じて制御線ＮＣの電位を”Ｈ”にしてトランジスタＮＴをオンさせてもよい。トランジスタＮＴはＰＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＮＣの電位の論理は反転させる。第２保持部Ｒ２を３つ以上にしてもよい。この場合、選択部ＳＥＬには３つ以上の第２保持部Ｒ２のうち１つだけを選択する選択信号を与える。
【０１１３】
実施の形態６では、制御線ＰＣの電位を常に”Ｌ”にしてトランジスタＰＴを常にオンさせてもよいし、必要なタイミングに応じて制御線ＰＣの電位を”Ｌ”にしてトランジスタＰＴをオンさせてもよい。トランジスタＰＴはＮＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＰＣの電位の論理は反転させる。第２保持部Ｒ２及びトランジスタＰＴを３つ以上にしてもよい。
【０１１４】
実施の形態７では、制御線ＮＣの電位を常に”Ｈ”にしてトランジスタＮＴを常にオンさせてもよいし、必要なタイミングに応じて制御線ＮＣの電位を”Ｈ”にしてトランジスタＮＴをオンさせてもよい。トランジスタＮＴはＰＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＮＣの電位の論理は反転させる。第２保持部Ｒ２及びトランジスタＮＴを３つ以上にしてもよい。
【０１１５】
実施の形態８では、第１保持部Ｒ１内の第１インバータＩＶ１の出力及び第２インバータＩＶ２の出力と第２保持部Ｒ２内の第１インバータＩＶ１の出力及び第２インバータＩＶ２の出力とを入れ替えてもよい。第１入力ＡＩ及び第２入力ＢＩを保持する負論理出力の全加算回路を得る場合、第１選択部ＳＥＬ１へ入力される第１保持部Ｒ１内の第１インバータＩＶ１及び第２インバータＩＶ２の出力、第２選択部ＳＥＬ２へ入力されるインバータＩＶの入力及び出力、第３選択部ＳＥＬ３へ入力されるインバータＩＶの入力及び出力のそれぞれを入れ換えたり、第１選択部ＳＥＬ１へ入力される第２保持部Ｒ２内の第１インバータＩＶ１及び第２インバータＩＶ２の出力、第２選択部ＳＥＬ２へ入力される第３保持部Ｒ３内の第１インバータＩＶ１及び第２インバータＩＶ２の出力、第３選択部ＳＥＬ３へ入力される第２保持部Ｒ２内の第２インバータＩＶ２の出力及び第３保持部Ｒ３内の第２インバータＩＶ２内の出力をそれぞれ入れ換えたりすればよい。
【０１１６】
実施の形態９では、制御線ＰＣの電位を常に”Ｌ”にしてトランジスタＰＴＳ及びトランジスタＰＴＣを常にオンさせてもよいし、必要なタイミングに応じて制御線ＰＣの電位を”Ｌ”にしてトランジスタＰＴＳ及びトランジスタＰＴＣをオンさせてもよい。トランジスタＰＴＳ及びトランジスタＰＴＣはそれぞれＮＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＰＣの電位の論理は反転させる。
【０１１７】
実施の形態１０では、制御線ＮＣの電位を常に”Ｈ”にしてトランジスタＮＴＳ及びトランジスタＮＴＣを常にオンさせてもよいし、必要なタイミングに応じて制御線ＮＣの電位を”Ｈ”にしてトランジスタＮＴＳ及びトランジスタＮＴＣをオンさせてもよい。トランジスタＮＴＳ及びトランジスタＮＴＣはＰＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＮＣの電位の論理は反転させる。
【０１１８】
実施の形態１１では、制御線ＰＣの電位を常に”Ｌ”にしてトランジスタＰＴＳ及びトランジスタＰＴＣを常にオンさせてもよいし、必要なタイミングに応じて制御線ＰＣの電位を”Ｌ”にしてトランジスタＰＴＳ及びトランジスタＰＴＣをオンさせてもよい。トランジスタＰＴＳ及びトランジスタＰＴＣはそれぞれＮＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＰＣの電位の論理は反転させる。第２保持部Ｒ２及び第３保持部Ｒ３を３つ以上にしてもよい。この場合、選択部ＳＥＬには３つ以上の第２保持部Ｒ２のうち１つだけを選択する選択信号を与える。
【０１１９】
実施の形態１２では、制御線ＮＣの電位を常に”Ｈ”にしてトランジスタＮＴＳ及びトランジスタＮＴＣを常にオンさせてもよいし、必要なタイミングに応じて制御線ＮＣの電位を”Ｈ”にしてトランジスタＮＴＳ及びトランジスタＮＴＣをオンさせてもよい。トランジスタＮＴＳ及びトランジスタＮＴＣはＰＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＮＣの電位の論理は反転させる。第２保持部Ｒ２及び第３保持部Ｒ３を３つ以上にしてもよい。この場合、選択部ＳＥＬには３つ以上の第２保持部Ｒ２のうち１つだけを選択する選択信号を与える。
【０１２０】
実施の形態１３では、制御線ＰＣの電位を常に”Ｌ”にしてトランジスタＰＴＳ及びトランジスタＰＴＣを常にオンさせてもよいし、必要なタイミングに応じて制御線ＰＣの電位を”Ｌ”にしてトランジスタＰＴＳ及びトランジスタＰＴＣをオンさせてもよい。トランジスタＰＴＳ及びトランジスタＰＴＣはそれぞれＮＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＰＣの電位の論理は反転させる。第２保持部Ｒ２、第３保持部Ｒ３、トランジスタＰＴＳ及びトランジスタＰＴＣを３つ以上にしてもよい。
【０１２１】
実施の形態１４では、制御線ＮＣの電位を常に”Ｈ”にしてトランジスタＮＴＳ及びトランジスタＮＴＣを常にオンさせてもよいし、必要なタイミングに応じて制御線ＮＣの電位を”Ｈ”にしてトランジスタＮＴＳ及びトランジスタＮＴＣをオンさせてもよい。トランジスタＮＴＳ及びトランジスタＮＴＣはＰＭＯＳのトランジスタに置き換えてもよく、この場合は制御線ＮＣの電位の論理は反転させる。第２保持部Ｒ２、第３保持部Ｒ３、トランジスタＮＴＳ及びトランジスタＮＴＣを３つ以上にしてもよい。
【０１２２】
また、実施の形態９〜実施の形態１４では、すなわち、第２出力部（トランジスタＰＴＣあるいはトランジスタＮＴＣ）及びこれに接続された第１保持部Ｒ１、第２保持部Ｒ２及び第３保持部内のトランジスタを省略することによって、桁上げ出力に係る部分を省略してもよい。
【０１２３】
【発明の効果】
本発明請求項１によると、第１入力及び第２入力を保持しつつ、第１入力及び第２入力の排他的論理和を演算して出力するため、回路規模の低減が図れるという効果を奏す。
【０１２４】
本発明請求項２によると、選択部を用いることによって回路構成を簡単にできるという効果を奏す。
【０１２５】
本発明請求項３によると、デコーダを構成することによって回路構成を簡単にできるという効果を奏す。
【０１２６】
本発明請求項４によると、第１入力及び第２入力の排他的論理和の演算と別の第２入力の入力とを同時に処理できるという効果を奏す。
【０１２７】
本発明請求項５によると、第１入力及び一の第２入力の保持及び排他的論理和の演算と、第１入力及び別の第２入力の保持及び排他的論理和の演算とを同時に処理できるという効果を奏す。
【０１２８】
本発明請求項６によると、第１入力、第２入力及び第３入力を保持しつつ、第１入力、第２入力及び第３入力の全加算を演算して出力するため、回路規模の低減が図れるという効果を奏す。
【０１２９】
本発明請求項７によると、選択部を用いることによって回路構成を簡単にできるという効果を奏す。
【０１３０】
本発明請求項８によると、デコーダを構成することによって回路構成を簡単にできるという効果を奏す。
【０１３１】
本発明請求項９によると、第１入力、第２入力及び第３入力の排他的論理和の演算と別の第２入力及び別の第３入力の入力とを同時に処理できるという効果を奏す。
【０１３２】
本発明請求項１０によると、第１入力、第２入力及び第３入力の入力及び排他的論理和の演算と、第１入力、別の第２入力及び別の第３入力の入力及び排他的論理和の演算とを同時に処理できるという効果を奏す。
【０１３３】
本発明請求項１１によると、桁上げ出力のない演算回路の回路規模の低減が図れるという効果を奏す。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における演算回路を示す回路図である。
【図２】  本発明の実施の形態２における演算回路を示す回路図である。
【図３】  本発明の実施の形態３における演算回路を示す回路図である。
【図４】  本発明の実施の形態４における演算回路を示す回路図である。
【図５】  本発明の実施の形態５における演算回路を示す回路図である。
【図６】  本発明の実施の形態６における演算回路を示す回路図である。
【図７】  本発明の実施の形態７における演算回路を示す回路図である。
【図８】  本発明の実施の形態８における演算回路を示す回路図である。
【図９】  本発明の実施の形態９における演算回路を示す回路図である。
【図１０】  本発明の実施の形態１０における演算回路を示す回路図である。
【図１１】  本発明の実施の形態１１における演算回路を示す回路図である。
【図１２】  本発明の実施の形態１２における演算回路を示す回路図である。
【図１３】  本発明の実施の形態１３における演算回路を示す回路図である。
【図１４】  本発明の実施の形態１４における演算回路を示す回路図である。
【図１５】  動きベクトルの検出を説明するための図である。
【図１６】  動きベクトル検出装置の構成を示すブロック図である。
【図１７】  動きベクトル検出装置を構成する最小値検出ブロックを示す図である。
【図１８】  最小値検出ブロックに用いられる差分絶対値演算回路を示す図である。
【図１９】  最小値検出ブロックに用いられる差分絶対値演算回路を示す図である。
【図２０】  最小値検出ブロックに用いられる差分絶対値演算回路を示す図である。
【図２１】  従来の演算回路を示す回路図である。
【図２２】  従来の演算回路を示す回路図である。
【符号の説明】
ＡＩ  第１入力、ＢＩ  第２入力、ＤＩ  第３入力、Ｒ１  第１保持部、Ｒ２第２保持部、Ｒ３  第３保持部、ＳＥＬ  選択部、ＳＥＬ１  第１選択部、ＳＥＬ２  第２選択部、ＳＥＬ３  第３選択部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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