(57)【特許請求の範囲】
【請求項１】
位相同期ループを構成する電圧制御発振器、高周波分周器、周波数位相比較器、および低域通過フィルタと、前記高周波分周器に分周数を与える分周数制御回路と、
前記電圧制御発振器の出力周波数を切り換える際は、前記位相同期ループのループ帯域幅を広げ、切り換え後の出力信号周波数がほぼ安定する所定時間の経過に伴って前記ループ帯域幅を狭めるように前記位相同期ループを制御する手段を備え、
前記分周数制御回路は、位相加算器と位相レジスタからなるアキュムレータを備え、前記電圧制御発振器の出力周波数を切り換える際に、前記位相レジスタの値が初期化され、前記位相加算器は入力値と前記位相レジスタの出力とを加算してその結果を前記位相レジスタに戻し、前記位相レジスタは前記高周波分周器の出力信号の変化とほぼ同期して入力値を取り込み、前記分周数制御回路は前記アキュムレータがオーバーフローしたときのみ前記分周数に１を加えることにより分周数を周期的に大きくし、前記高周波分周器がこの分周数に従って前記電圧制御発振器の出力信号を分周し、前記周波数位相比較器は前記高周波分周器の出力信号と基準信号の位相差を検出して出力し、この位相差検出信号が前記低域通過フィルタによって平均化されて前記電圧制御発振器に与えられることにより、前記電圧制御発振器の出力周波数が前記基準信号の周波数と前記高周波分周器の分周数の平均値の積に等しくなるように周波数が切り換えられ、切り換え後の出力信号周波数がほぼ安定する所定時間の経過に伴って前記位相レジスタの値が所定値になるタイミングで前記ループ帯域幅を狭める周波数シンセサイザ。
【請求項２】
前記アキュムレータが高周波分周器の出力信号をクロックとして動作する請求項１記載の周波数シンセサイザ。
【請求項３】
前記アキュムレータはｎビット構成であり、前記電圧制御発振器の出力周波数を切り換える際、前記位相同期ループのループ帯域幅が広い状態で高速に周波数を切り換え、切り換え後の出力周波数がほぼ安定した後、前記位相レジスタの値が２の（ｎ−１）乗となるタイミングで前記ループ帯域幅を狭くする請求項２記載の周波数シンセサイザ。
【請求項４】
前記位相同期ループを制御する手段が、前記低域通過フィルタの通過帯域幅を広くすることにより前記位相同期ループのループ帯域幅を広げ、前記低域通過フィルタの通過帯域幅を狭くすることにより前記ループ帯域幅を狭めるように構成されている請求項１〜３のいずれかに記載の周波数シンセサイザ。
【請求項５】
信号源の出力を分周して基準信号を出力する基準分周器を備え、前記電圧制御発振器の出力周波数を切り換える際は前記高周波分周器の分周数を小さくして周期的に変化させるとともに、前記基準分周器の分周数を小さくして基準周波数を高くし、切り換え後の出力周波数がほぼ安定した後、前記高周波分周器の分周数を大きくして一定の整数値とするとともに、前記基準分周器の分周数を大きくすることにより基準周波数を低くし、切り換え時の高周波分周器の平均の分周数と切り換え後の高周波分周器の分周数との比が、切り換え時の基準分周器の分周数と切り換え後の基準分周器の分周数との比に等しくなるようにした請求項１〜４のいずれかに記載の周波数シンセサイザ。
【請求項６】
前記電圧制御発振器の出力周波数を切り換える際に、切り換え後の出力周波数がほぼ安定するまでの所定時間だけ前記位相同期ループをループ帯域幅が広い状態に保ち、前記所定時間が経過した後に初めて前記位相レジスタの値が所定値になるタイミングで前記ループ帯域幅を狭くするためのタイマ回路を備えている請求項１〜５のいずれかに記載の周波数シンセサイザ。
【請求項７】
前記アキュムレータの入力値が０の場合のみ、電圧制御発振器の出力周波数を切り換える際に、所定時間だけ前記位相同期ループをループ帯域幅が広い状態に保ち、一定の時間が経過した後、初めてのクロックで前記ループ帯域幅を狭くする請求項１〜６のいずれかに記載の周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、携帯電話等の高周波無線通信システムに用いられる周波数シンセサイザに関し、詳しくは、出力信号周波数の高速切り換え及びスプリアスの低減についての改善に関する。
【０００２】
【従来の技術】
出力信号周波数を高速に切り換えることができる周波数シンセサイザの方式として分数分周方式がある。これは、高周波分周器の分周数を周期的に大きくすることにより平均値として小数点以下の精度の分周数を実現し、その結果、位相比較周波数を所望の出力信号周波数間隔よりも高くする方式である。位相比較周波数が高いので出力信号周波数を高速に切り換えることができる。
【０００３】
図６に従来の分数分周方式の周波数シンセサイザの構成図を示す。周波数シンセサイザは位相同期ループを構成する電圧制御発振器９０１、高周波分周器９０２、周波数位相比較器９０４、および低域通過フィルタ９０５と、分周数制御回路９０３とを備えている。分周数制御回路９０３は、位相加算器９０６と位相レジスタ９０７からなるアキュムレータ９０８、分周数加算器９０９、そしてデ−タレジスタ９１０を含んでいる。
【０００４】
分周数制御回路９０３のアキュムレータ９０８を構成する位相加算器９０６は、データレジスタ９１０から与えられる値と位相レジスタ９０７の出力とを加算して、加算結果を位相レジスタ９０７に戻す。分周数加算器９０９はアキュムレータ９０８がオーバーフローしたときのみ、データレジスタ９１０から与えられる分周数に１を加算し、それ以外のときはデータレジスタ９１０から与えられる分周数をそのまま出力して高周波分周器９０２に与える。
【０００５】
高周波分周器９０２は、分周数制御回路９０３の分周数加算器９０９から与えられた分周数に従って電圧制御発振器９０１の出力信号を分周し、その出力を周波数位相比較器９０４に与える。周波数位相比較器９０４は高周波分周器９０２の出力信号と基準信号の位相とを比較して位相差信号を出力する。この位相差信号は低域通過フィルタ９０５を通って電圧制御発振器９０１に入力される。電圧制御発振器９０１は、入力された位相差信号に従って出力周波数を調整する。
【０００６】
上記のように、分周数制御回路９０３は所定時間ごとに定常分周数より分母が１だけ大きい分周数を高周波分周器９０２に与えるので、分周数の平均値は定常分周数より少し大きい値となる。そして、電圧制御発振器９０１の出力信号周波数は、基準信号の周波数に高周波分周器９０２の分周数の平均値を乗じた値となる。
【０００７】
【発明が解決しようとする課題】
しかしながら上記のような分数分周方式の周波数シンセサイザは、高周波分周器の分周数が周期的に変化するため、周波数位相比較器の出力信号が低域通過フィルタを介して電圧制御発振器の制御電圧を周期的に変化させる。この周期的な周波数変動は好ましくないスプリアスとなって電圧制御発振器の出力信号に現れる。一方、スプリアスを抑えるべくループ帯域幅を狭くすると、周波数を切り換えたときに、電圧制御発振器の制御電圧が安定するまでの時間が長くなる。
【０００８】
本発明はこのような従来の課題を解決すべく、出力信号周波数を高速に切り換えることができ、かつ、出力信号のスプリアスが低い周波数シンセサイザを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の周波数シンセサイザは、位相同期ループを構成する電圧制御発振器と、高周波分周器と、周波数位相比較器と、低域通過フィルタと、前記高周波分周器に分周数を与える分周数制御回路と、前記電圧制御発振器の出力周波数を切り換える際は、前記位相同期ループのループ帯域幅を広げ、切り換え後の出力信号周波数がほぼ安定する所定時間の経過に伴って前記ループ帯域幅を狭めるように前記位相同期ループを制御する手段とを備え、前記分周数制御回路は、位相加算器と位相レジスタからなるアキュムレータを備え、前記電圧制御発振器の出力周波数を切り換える際に、前記位相レジスタの値が初期化され、前記位相加算器は入力値と前記位相レジスタの出力とを加算してその結果を前記位相レジスタに戻し、前記位相レジスタは前記高周波分周器の出力信号の変化とほぼ同期して入力値を取り込み、前記分周数制御回路は前記アキュムレータがオーバーフローしたときのみ前記分周数に１を加えることにより分周数を周期的に大きくし、前記高周波分周器がこの分周数に従って前記電圧制御発振器の出力信号を分周し、前記周波数位相比較器は前記高周波分周器の出力信号と基準信号の位相差を検出して出力し、この位相差検出信号が前記低域通過フィルタによって平均化されて前記電圧制御発振器に与えられることにより、前記電圧制御発振器の出力周波数が前記基準信号の周波数と前記高周波分周器の分周数の平均値の積に等しくなるように周波数が切り換えられ、切り換え後の出力信号周波数がほぼ安定する所定時間の経過に伴って前記位相レジスタの値が所定値になるタイミングで前記ループ帯域幅を狭めることを特徴とする。このような構成によれば、出力信号周波数の切り換え時はループ帯域幅を広げて出力周波数を高速に切り換え、切り換え後の出力信号周波数がほぼ安定した後はループ帯域幅を狭くしてスプリアスを抑えることができる。
【００１１】
前記アキュムレータは、高周波分周器の出力信号をクロックとして動作させることができる。また、前記アキュムレータをｎビット構成とし、前記電圧制御発振器の出力周波数を切り換える際、前記位相同期ループのループ帯域幅が広い状態で高速に周波数を切り換え、切り換え後の出力周波数がほぼ安定した後、前記位相レジスタの値が２の（ｎ−１）乗となるタイミングで前記ループ帯域幅を狭くすることが好ましい。
【００１２】
前記位相同期ループを制御する手段は、例えば、前記低域通過フィルタの通過帯域幅を広くすることにより前記位相同期ループのループ帯域幅を広げ、前記低域通過フィルタの通過帯域幅を狭くすることにより前記ループ帯域幅を狭めるように構成することができる。
【００１３】
さらに好ましい構成として、信号源の出力を分周して基準信号を出力する基準分周器を備え、前記電圧制御発振器の出力周波数を切り換える際は前記高周波分周器の分周数を小さくして周期的に変化させるとともに、前記基準分周器の分周数を小さくして基準周波数を高くし、切り換え後の出力周波数がほぼ安定した後、前記高周波分周器の分周数を大きくして一定の整数値とするとともに、前記基準分周器の分周数を大きくすることにより基準周波数を低くすることができる。このとき、切り換え時の高周波分周器の平均の分周数と切り換え後の高周波分周器の分周数との比が、切り換え時の基準分周器の分周数と切り換え後の基準分周器の分周数との比に等しくなるようにする。そして、前記電圧制御発振器の出力周波数を切り換える際に、切り換え後の出力周波数がほぼ安定するまでの所定時間だけ前記位相同期ループをループ帯域幅が広い状態に保ち、前記所定時間が経過した後に初めて前記位相レジスタの値が所定値になるタイミングで前記ループ帯域幅を狭くするためのタイマ回路を備えさせることも好ましい。
【００１４】
また、前記アキュムレータの入力値が０の場合のみ、電圧制御発振器の出力周波数を切り換える際に、所定時間だけ前記位相同期ループをループ帯域幅が広い状態に保ち、一定の時間が経過した後、初めてのクロックで前記ループ帯域幅を狭くするようにしてもよい。
【００１５】
【発明の実施の形態】
以下、本発明による周波数シンセサイザの実施形態を図面に基づいて説明する。
【００１６】
図１に本発明の第１の実施形態に係る周波数シンセサイザの回路ブロック図を示す。この周波数シンセサイザは、位相同期ループを構成する電圧制御発振器１０１、高周波分周器１０２、基準分周器１０３、周波数位相比較器１０４、及び低域通過フィルタ１０５と、分周数制御回路１０６とを備えている。分周数制御回路１０６は、位相加算器１０７及び位相レジスタ１０８からなるアキュムレータ１０９、分周数加算器１１０、位相レジスタ検出器１１１、タイマ回路１１２、及びデータレジスタ１１３を含む。
【００１７】
高周波分周器１０２は分周数制御回路１０６の分周数加算器１１０から与えられる値に従って電圧制御発振器１０１の出力信号周波数を分周する。基準分周器１０３は分周数制御回路１０６のデータレジスタ１１３から直接与えられる値に従って、信号源１１４の出力を分周して基準信号を出力する。周波数位相比較器１０４は高周波分周器１０２の出力信号と基準分周器１０３の出力信号（基準信号）の位相とを比較して位相差信号を出力する。この位相差信号は低域通過フィルタ１０５を通って電圧制御発振器１０１に入力される。電圧制御発振器１０１は入力された位相差信号に基づいて出力信号の周波数を制御する。
【００１８】
分周数制御回路１０６のアキュムレータ１０９を構成する位相加算器１０７はデータレジスタ１１３から与えられるｎビットのデータＫと位相レジスタ１０８の出力とを加算して、その結果を位相レジスタ１０８に戻す。位相レジスタ１０８は高周波分周器１０２の出力をクロックとして、１クロックごとに出力を更新する。
【００１９】
２のｎ乗をＬとすると、位相加算器１０７は加算結果がＬを超えるとオーバーフローしてキャリー信号を発生する。このキャリー信号は分周数加算器１１０に入力される。分周数加算器１１０はキャリー信号がないときはデータレジスタ１１３から与えられるデータＭをそのまま出力し（分周比１／Ｍ）、キャリー信号があるときはＭ＋１を出力する（分周比１／（Ｍ＋１））。従って、Ｌクロックの間では、Ｋ回はＭ＋１を出力し、Ｌ−Ｋ回はＭを出力することになり、この間の平均出力値はＭ＋Ｋ／Ｌとなる（分周比１／（Ｍ＋Ｋ／Ｌ））。Ｋの値を０から（Ｌ−１）の間の整数値とすることにより１／Ｌステップで分周数を作ることができる。これが分数分周動作である。
【００２０】
電圧制御発振器１０１の出力周波数を切り換えるとき、位相レジスタ１０８の値が初期化されて０になり、タイマ回路１１２は低域通過フィルタ１０５の通過帯域幅を広く設定する信号を出力する。位相レジスタ検出器１１１は位相レジスタ１０８の値が２の（ｎ―１）乗となるごとにタイマ回路１１２に信号を出力する。タイマ回路１１２は、電圧制御発振器１０１の出力周波数がほぼ切り換わる時間に相当する値が予め設定されている。この時間が経過した後、最初に発生する位相レジスタ検出器１１１の出力のタイミングに合わせてタイマ回路１１２の出力が変化して低域通過フィルタ１０５の通過帯域幅が狭くなる。ループ帯域幅を狭くすることにより電圧制御発振器１０１の出力に発生するスプリアスを低くすることができる。図２に低域通過フィルタの回路例を示す。スイッチがオンのときは並列に接続される抵抗によって通過帯域幅が広くなり、スイッチがオフのときは通過帯域幅が狭くなる。
【００２１】
図３に、Ｌ＝８、Ｋ＝１の場合において、出力周波数がほぼ切り換わってループ帯域幅を狭くするときのタイミングチャートを示す。位相レジスタ１０８の値は８でオーバーフローし、そのたびに高周波分周器１０２の分周数がＭからＭ＋１へ変化する。また、位相レジスタ１０８の値が４になるたびに位相レジスタ検出器１１１の出力が発生する。高周波分周器１０２の分周数の変化によって、電圧制御発振器１０１の制御電圧は位相レジスタ１０８の値の変化を反転したようなのこぎり波状の変化をする。位相レジスタ検出器１１１の出力はのこぎり波状の制御電圧がもっとも平均値に近い状態で発生するので、このタイミングに合わせてループ帯域幅を狭くすれば、切り換え時の制御電圧のずれを最小にすることができ、周波数切り換え時間を短くできる。
【００２２】
図４はＬ＝８において、Ｋ＝１〜７の場合の位相レジスタ１０８の値の変化を示した図である。いずれの場合も値が４になるときが最も変化の中心値に近い。従って、いずれの場合も位相レジスタ１０８の値が４となるタイミングでループ帯域幅を切り換えることにより、切り換え時の制御電圧のずれを最小にすることができ、周波数切り換え時間を短くできる。なお、Ｋ＝０の場合は位相検出器１１１がクロックを出力とすることによりタイマ回路１１２がループ帯域幅を狭くするタイミングを実現する。
【００２３】
以上のように本実施形態によれば、出力周波数を切り換える場合、低域通過フィルタの通過帯域幅を広くしてループ帯域幅の広い分数分周動作をして高速に周波数を切り換える。切り換え後の出力信号周波数がほぼ安定した後に、アキュムレータを構成するｎビットの位相レジスタの値が２の（ｎ−１）乗の値となるタイミングで低域通過フィルタの通過帯域幅を狭くしてループ帯域幅を狭くする。これにより、スプリアスを低くし、かつ、切り換え時の電圧制御発振器の制御電圧のずれを最小にして周波数切り換え時間を短くできる。
【００２４】
次に、本発明の第２の実施形態に係る周波数シンセサイザの回路ブロック図を図５に示す。図５において、図１と同じ構成要素には同じ番号を付している。この実施形態では、高周波分周器データセレクタ２１５と基準分周器データセレクタ２１６とが付加されている。
【００２５】
高周波分周器１０２は分周数制御回路１０６の高周波分周器データセレクタ２１５から与えられる値に従って電圧制御発振器１０１の出力信号周波数を分周する。基準分周器１０３は基準分周器データセレクタ２１６から与えられる値に従って、基準信号源１１４の出力を分周して基準信号を出力する。高周波分周器データセレクタ２１５及び基準分周器データセレクタ２１６はタイマ回路１１２の出力に応じて周波数切り換え時と通常時とで出力データを切り換える。
【００２６】
基準分周器データセレクタ２１６はデータレジスタ１１３から与えられる基準分周器１０３の分周数データを通常時はそのまま出力し、周波数切り換え時は下位から（ｎ＋１）ビット目を最下位ビットとする上位ビットのデータを出力する。高周波分周器データセレクタ２１５は通常時はデータレジスタ１１３から入力されるデータをそのまま出力し、周波数切り換え時は分周数加算器１１０から与えられる値を選択して出力する。高周波分周器１０２のためにデータレジスタ１１３から出力されるデータは、下位ｎビットがアキュムレータ１０９の位相加算器１０７に入力し、残りの上位ビットが分周数加算器１１０に入力する。
【００２７】
電圧制御発振器１０１の出力周波数を切り換えるとき、位相レジスタ１０８の値は初期化されて０になり、タイマ回路１１２の出力は低域通過フィルタ１０５の通過帯域幅を広く設定するとともに高周波分周器データセレクタ２１５及び基準分周器データセレクタ２１６を周波数切り換え時の動作に設定する。位相レジスタ検出器１１１は位相レジスタ１０８の値が２の（ｎ―１）乗となるごとにタイマ回路１１２に信号を出力する。
【００２８】
タイマ回路１１２は、電圧制御発振器１０１の切り換え後の出力周波数がほぼ安定するまでの時間に相当する値が予め設定されている。この時間が経過した後、最初に発生する位相レジスタ検出器１１１の出力のタイミングに合わせて、タイマ回路１１２から信号が出力される。この信号が低域通過フィルタ１０５の通過帯域幅を狭くするとともに、高周波分周器データセレクタ２１５及び基準分周器データセレクタ２１６を通常時の動作に切り換える。周波数切り換え時に行われる分数分周動作は、整数分周動作に比べて基準周波数が２のｎ乗倍であるので、周波数を高速に切り換えることができる。また、周波数切り換え後は分周数が一定の整数分周動作となるので、スプリアスが小さい。
【００２９】
上述のように本実施形態によれば、出力周波数を切り換える際は、低域通過フィルタの通過帯域幅を広くし、ループ帯域幅が広い分数分周動作を行うことにより、高速に周波数を切り換える。そして、切り換え後の出力信号周波数がほぼ安定した後に、アキュムレータを構成するｎビットの位相レジスタの値が２の（ｎ−１）乗の値となるタイミングで低域通過フィルタの通過帯域幅を狭くして、整数分周動作とする。その結果、スプリアスを抑えながら、切り換え時の電圧制御発振器の制御電圧のずれを最小にして周波数切り換え時間を短くすることができる。
【００３０】
【発明の効果】
以上のように本発明によれば、出力信号周波数の切り換え時はループ帯域幅を広げて出力周波数を高速に切り換え、切り換え後の出力信号周波数がほぼ安定した後はループ帯域幅を狭くしてスプリアスを抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る周波数シンセサイザの回路ブロック図
【図２】図１の周波数シンセサイザの低域通過フィルタの回路図
【図３】図１の周波数シンセサイザのループ帯域幅を狭くするときのタイミングチャート
【図４】図１の周波数シンセサイザの位相レジスタの値の変化を示す図
【図５】本発明の第２の実施形態に係る周波数シンセサイザの回路ブロック図
【図６】従来の周波数シンセサイザの回路ブロック図
【符号の説明】
１０１  電圧制御発振器
１０２  高周波分周器
１０３  基準分周器
１０４  周波数位相比較器
１０５  低域通過フィルタ
１０６  分周数制御回路
１０７  位相加算器
１０８  位相レジスタ
１０９  アキュムレータ
１１０  分周数加算器
１１１  位相レジスタ検出器
１１２  タイマ回路
１１３  データレジスタ
１１４  基準信号源
２１５  高周波分周器データセレクタ
２１６  基準分周器データセレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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