(57)【特許請求の範囲】
【請求項１】
平面上に配置された第１の入力電極と、
前記平面上で並行に配列され、一端が前記第１の入力電極に接続されるストライプ状の複数の信号線路と、
前記第１の入力電極に対向して前記複数の信号線路の他端が接続される第１の出力電極と、
前記平面に対向する他の平面で前記第１の入力電極の近傍に配置される第２の入力電極と、
前記平面上で前記複数の信号線路各々の間と外側に交互に配列され、一端が前記第２の入力電極に接続されるストライプ状の複数のグランド線路と、
前記他の平面で前記第１の出力電極の近傍に配置され、前記複数のグランド線路の他端が接続される第２の出力電極
とを備えることを特徴とする伝送線路。
【請求項２】
前記信号線路の線路厚さに対して、前記信号線路及び前記グランド線路の線路幅を前記線路厚さの２倍以下にし、前記信号線路及び前記グランド線路間の線路スペース幅を前記線路厚さ以下にすることを特徴とする請求項１に記載の伝送線路。
【請求項３】
端末の回路に供給する信号が入力されるルートドライバセルからルート中継バッファセルに接続するマイクロストリップ型伝送線路からなるルート線路と、
前記ルート中継バッファセルから分岐して第１の中継バッファセルに接続する前記マイクロストリップ型伝送線路からなるルート分岐線路と、
前記第１の中継バッファセルから分岐して、前記信号を前記回路に供給する第２の中継バッファセルに接続するコプレーナ型伝送線路からなる中継分岐線路とを備え、
前記中継分岐線路が、前記ルート分岐線路の第１の信号線路が配置された平面上に配置され、前記第１の信号線路が電気的に接続される第１の入力電極と、
前記平面上で並行に配列され、一端が前記第１の入力電極に接続されるストライプ状の複数の第２の信号線路と、
前記第１の入力電極に対向して前記複数の第２の信号線路の他端が接続される第１の出力電極と、
前記平面に対向する他の平面で前記第１の入力電極の近傍に配置され、前記他の平面上に前記第１の信号線路と対向して並行に配置された前記ルート分岐線路の第１のグランド線路が電気的に接続される第２の入力電極と、
前記平面上で前記複数の第２の信号線路各々の間と外側に交互に配列され、一端が前記第２の入力電極に接続されるストライプ状の複数の第２のグランド線路と、
前記他の平面で前記第１の出力電極の近傍に配置され、前記複数の第２のグランド線路の他端が接続される第２の出力電極
とを備えることを特徴とする半導体装置。
【請求項４】
前記第１のグランド線路が、少なくとも一部に分断された領域を有し、前記平面上で前記分断された領域に重ねて前記第１の信号線路の両側に配置され、前記第１のグランド線路の分断された一方と他方とにそれぞれ接続される跨線グランド線路を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のグランド線路の線路幅が、前記第１の信号線路の線路幅より大きく、前記第１の信号線路と前記第１のグランド線路間の層間距離を２０倍した値と前記第１の信号線路の線路幅との和以下とされることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第１のグランド線路の分断された領域の長さが、前記第１の信号線路の長さの２０％以下であることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の信号線路の線路厚さに対して、前記第２の信号線路及び前記第２のグランド線路の線路幅を前記線路厚さの２倍以下にし、前記第２の信号線路及び前記第２のグランド線路間の線路スペース幅を前記線路厚さ以下にすることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における高速信号用の伝送線路及びその伝送線路を用いた半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高速化が進められ、数ＧＨｚのクロック速度で動作するマイクロプロセッサや数ＧＨｚで動作する高周波回路が実現されている。半導体集積回路においてＧＨｚ級の信号伝送をするには、配線クロストークの対策や、配線インダクタンスを含めた高周波信号応答に対する配慮が必要となる。このような配慮をした代表的な伝送線路としては、コプレナ線路やマイクロストリップ線路がある。
【０００３】
コプレナ線路を半導体集積回路のクロック配線に適用した例が報告されている（例えば、非特許文献１参照)。
【０００４】
また、マイクロストリップ線路は、一般的には実装基板等に使用されている。半導体集積回路においては、容量を低減した構造の適用例がある（例えば、非特許文献２参照）。
【０００５】
【非特許文献１】
エフ・イシハラ等、プロシーディング・オブ・エー・エス・ピー−ディ・エー・シー２０００（ASP-DAC2000）、２０００年、Ｐ６４７−６５２
【０００６】
【非特許文献２】
エム・ミズノ等、アイ・イー・イー・イー（IEEE）アイ・エス・エス・シー・シー２０００（ISSCC2000）、２００２年、Ｐ３６６−３６７
【０００７】
【発明が解決しようとする課題】
超高速信号伝送のために配線インピーダンスを下げるには線幅を太くすればよい。そうすると、上下層配線とのカップリング効果が相対的に増大し、クロストークノイズの影響が問題となる。また、他信号配線の配線処理前におけるインピーダンスの予測誤差が増大する、という問題もある。
【０００８】
マイクロストリップ線路では、リターンパスを形成するグランドプレーンが、配線リソースを多く消費してしまうこと、および一般信号配線の大きな障害物となってしまう、という問題がある。
【０００９】
本発明は、このような課題を解決し、電気的特性の劣化を抑え、配線のリソースを節約することができる伝送線路を提供することを目的とする。
【００１０】
本発明の他の目的は、電気的特性の劣化を抑え、配線のリソースを節約することができる伝送線路を用いた半導体装置を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の特徴は、（イ）平面上に配置された第１の入力電極と、（ロ）平面上で並行に配列され、一端が第１の入力電極に接続されるストライプ状の複数の信号線路と、（ハ）第１の入力電極に対向して複数の信号線路の他端が接続される第１の出力電極と、（ニ）平面に対向する他の平面で第１の入力電極の近傍に配置される第２の入力電極と、（ホ）平面上で複数の信号線路各々の間と外側に交互に配列され、一端が第２の入力電極に接続されるストライプ状の複数のグランド線路と、（ヘ）他の平面で第１の出力電極の近傍に配置され、複数のグランド線路の他端が接続される第２の出力電極とを備える伝送線路であることを要旨とする。
【００１２】
本発明の第１の特徴によれば、電気的特性の劣化を抑え、且つ、配線のリソースが節約できる伝送線路提供することができる。
【００１３】
本発明の第１の特徴において、信号線路の線路厚さに対して、信号線路及びグランド線路の線路幅を線路厚さの２倍以下にし、信号線路及びグランド線路間の線路スペース幅を線路厚さ以下にすると、更に効果的である。
【００１４】
本発明の第２の特徴は、（イ）平面上に配置された第１の信号線路と、（ロ）平面と対向する他の平面上に、第１の信号線路と対向して並行に配置され、少なくとも一部に分断された領域を有する第１のグランド線路と、（ハ）平面上で分断された領域に重ねて第１の信号線路の両側に配置され、第１のグランド線路の分断された一方と他方とにそれぞれ接続される跨線グランド線路とを備える伝送線路であることを要旨とする。
【００１５】
本発明の第２の特徴によれば、電気的特性の劣化を抑え、且つ、配線のリソースが節約できる伝送線路提供することができる。
【００１６】
本発明の第２の特徴において、第１のグランド線路の線路幅が、第１の信号線路の線路幅より大きく、第１の信号線路と第１のグランド線路間の層間距離を２０倍した値と第１の信号線路の線路幅との和以下とされることが好ましい。また、第１のグランド線路の分断された領域の長さが、第１の信号線路の長さの２０％以下であることが好ましい。更に、平面上に配置され、第１の信号線路が電気的に接続される第１の入力電極、平面上で並行に配列され、一端が第１の入力電極に接続されるストライプ状の複数の第２の信号線路、第１の入力電極に対向して複数の第２の信号線路の他端が接続される第１の出力電極、平面に対向する他の平面で第１の入力電極の近傍に配置され、第１のグランド線路に電気的に接続される第２の入力電極、平面上で複数の第２の信号線路各々の間と外側に交互に配列され、一端が第２の入力電極に接続されるストライプ状の複数の第２のグランド線路、他の平面で第１の出力電極の近傍に配置され、複数の第２のグランド線路の他端が接続される第２の出力電極とを有する伝送線路を、更に備えてもよい。
【００１７】
本発明の第３の特徴は、（イ）端末の回路に供給する信号が入力されるルートドライバセルからルート中継バッファセルに接続するマイクロストリップ型伝送線路からなるルート線路と、（ロ）ルート中継バッファセルから分岐して第１の中継バッファセルに接続するマイクロストリップ型伝送線路からなるルート分岐線路と、（ハ）第１の中継バッファセルから分岐して、信号を回路に供給する第２の中継バッファセルに接続するコプレーナ型伝送線路からなる中継分岐線路とを備える半導体装置であることを要旨とする。
【００１８】
本発明の第３の特徴によれば、電気的特性の劣化を抑え、且つ、配線のリソースが節約できる伝送線路を備えた半導体装置を提供することができる。
【００１９】
本発明の第３の特徴において、マイクロストリップ型伝送線路は、平面上に配置された第１の信号線路、平面と対向する他の平面上に、第１の信号線路と対向して並行に配置され、少なくとも一部に分断された領域を有する第１のグランド線路、平面上で分断された領域に重ねて第１の信号線路の両側に配置され、第１のグランド線路の分断された一方と他方とにそれぞれ接続される跨線グランド線路とを備える。また、コプレーナ型伝送線路は、平面上に配置され、第１の信号線路が電気的に接続される第１の入力電極、平面上で並行に配列され、一端が第１の入力電極に接続されるストライプ状の複数の第２の信号線路、第１の入力電極に対向して複数の第２の信号線路の他端が接続される第１の出力電極、平面に対向する他の平面で第１の入力電極の近傍に配置され、第１のグランド線路に電気的に接続される第２の入力電極、平面上で複数の第２の信号線路各々の間と外側に交互に配列され、一端が第２の入力電極に接続されるストライプ状の複数の第２のグランド線路、他の平面で第１の出力電極の近傍に配置され、複数の第２のグランド線路の他端が接続される第２の出力電極とを備える。
【００２０】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態に係るコプレーナ型伝送線路は、図１に示すように、複数の信号線路２１ａ〜２１ｄが、複数のグランド線路２２ａ〜２２ｅの間に、同一平面上で並行してストライプ状に配置されている。信号線路２１ａ〜２１ｄは、同一平面上において、例えば図１の紙面に向かって左側の一端で第１の入力電極２３に接続され、紙面に向かって右側の他端で第１の出力電極２５に接続されている。グランド線路２２ａ〜２２ｅは、信号線路２１ａ〜２１ｄ及びグランド線路２２ａ〜２２ｅが配置されている平面に対向する他の平面上において、一端で第１の入力電極２３の近傍に配置されている第２の入力電極２４、及び、他端で第１の出力電極２５の近傍に配置されている第２の出力電極２６に、それぞれ第１のプラグ３２ａ〜３２ｅ及び第２のプラグ３４ａ〜３４ｅを介して接続されている。また、第１及び第２の入力電極２３、２４には、第１及び第２の入力端子２７、２８が、第１及び第２の出力電極２５、２６には第１及び第２の出力端子２９、３０が設けられている。第１及び第２の入力端子２７、２８は、信号送信側の回路に接続され、また、第１及び第２の出力端子２９、３０は、信号受信側の回路に接続される。
【００２２】
本発明の第１の実施の形態に係るコプレーナ型伝送線路の構造を、図１のＡ−Ａ断面及びＢ−Ｂ断面である図２（ａ）及び図２（ｂ）を用いて説明する。説明の便宜上、図２（ａ）及び図２（ｂ）に示すように、第２の層間絶縁膜１５を、半導体基板１１上に設けられた複数の層間絶縁膜の最上層としているが、第２の層間絶縁膜１５上に、更に層間絶縁膜が設けられてもよい。また、第２の入力電極２４及び第２の出力電極２６は、第２の層間絶縁膜１５と隣接する下層の第１の層間絶縁膜１３表面に設けられているが、第１の層間絶縁膜１３の更に下層の他の層間絶縁膜表面上に設けられてもよく、また、第２の層間絶縁膜１５の上層に設けられる層間絶縁膜表面であってもよいことは、勿論である。
【００２３】
図２（ｂ）に示すように、半導体基板１１上のシリコン酸化膜（ＳｉＯ２）等の絶縁膜からなる第１の層間絶縁膜１３に堆積された第２の層間絶縁膜１５表面に、線路幅ｗｃ、線路厚さｔの複数の信号線路２１ａ〜２１ｄが、グランド線路２２ａ〜２２ｅと線路スペース幅ｓの間隔で交互に配置されている。信号線路２１ａ〜２１ｄは、第２の層間絶縁膜１５表面で第１の入力電極２３及び第１の出力電極２５に接続される。一方、グランド線路２２ａ〜２２ｅは、信号線路２１ａ〜２１ｄとの短絡を避けるため、第２の層間絶縁膜１５表面に対向する他の面、例えば第１の層間絶縁膜１３上に設けられた第２の入力電極２４及び第２の出力電極２６に接続される。例えば、図２（ｂ）に示すように、グランド線路２２ａ〜２２ｅは、第１の層間絶縁膜１３表面に配置された第２の入力電極２４に対して、第２の層間絶縁膜１５中に設けられたコンタクトホールに埋め込まれた第１のプラグ３２ａ〜３２ｅを介して接続される。
【００２４】
本発明の第１の実施の形態に係るコプレーナ型伝送線路よれば、並行して延在する信号線路２１ａ〜２１ｄとグランド線路２２ａ〜２２ｅとの電磁的結合が相対的に強くなる。したがって、第２の層間絶縁膜１５の下層に設けられた配線層や、第２の層間絶縁膜１５の上に、更に積層して設けられる配線層からのクロストークによるノイズの影響を受けにくくできる。また、３線式コプレナー線路では高周波領域において、表皮効果により電流流路が表面に集中し配線抵抗が急激に上昇するが、本発明の第１の実施の形態に係るコプレーナ型伝送線路では、信号線路２１ａ〜２１ｄ及びグランド線路２２ａ〜２２ｅが複数の伝送線路に分割され並行して延在しているため、配線抵抗の増加を抑制できる。また、これらの利点を最大限に活かし、かつ配線リソースをなるべく節約するには、信号線路２１ａ〜２１ｄの線路厚さｔに対して、信号線路２１ａ〜２１ｄ及びグランド線路２２ａ〜２２ｅの線路幅ｗｃを線路厚さｔの２倍以下にし、かつ線路スペース幅ｓを線路厚さｔ以下にするとよい。
【００２５】
（第２の実施の形態）
本発明の第２の実施の形態に係るマイクロストリップ型伝送線路は、図３に示すように、第１の信号線路４１が配置された表面と対向する平面に分断された第１のグランド線路４２ａ及び４２ｂが配置されている。第１の信号線路４１と同一の平面で、第１の信号線路４１の両側に設けられた跨線グランド線路４３ａ、４３ｂが、第１のグランド線路４２ａ、４２ｂと１部が対向して重なるように配置されている。跨線グランド線路４３ａは、第１のグランド線路４２ａ、及び４２ｂと対向して重なる部分に設けられたプラグ４４ａ、４４ｂ、及び４４ｅ、４４ｆを介して第１のグランド線路４２ａ、及び４２ｂと接続されている。また、跨線グランド線路４３ｂは、第１のグランド線路４２ａ、及び４２ｂと対向して重なる部分に設けられたプラグ４４ｃ、４４ｄ、及び４４ｇ、４４ｈを介して第１のグランド線路４２ａ、及び４２ｂと接続されている。したがって、跨線グランド線路４３ａ、４３ｂ下部の第１のグランド線路４２ａ、４２ｂ間に第１の信号配線４７や第２の信号配線４８等を配設することができる。
【００２６】
本発明の第２の実施の形態に係るマイクロストリップ型伝送線路の構造を、図３のＣ−Ｃ断面である図４を用いて説明する。説明の便宜上、図４に示すように、第２の層間絶縁膜１５を、半導体基板１１上に設けられた複数の層間絶縁膜の最上層としているが、第２の層間絶縁膜１５上に、更に層間絶縁膜が設けられてもよいことは、勿論である。
【００２７】
図４に示すように、半導体基板１１上の第１の層間絶縁膜１３に堆積された第２の層間絶縁膜１５表面に、線路幅ｗの第１の信号線路４１と、第１の信号線路４１の両側に跨線グランド線路４３ａ、４３ｂが配置されている。跨線グランド線路４３ａ、及び４３ｂは、第１の層間絶縁膜１３上に設けられた第１のグランド線路４２ａと、第２の層間絶縁膜１５中に設けられたコンタクトホールに埋め込まれたプラグ４４ａ、４４ｂ及びプラグ４４ｃ、４４ｄを介して接続されている。第１の信号線路４１は、第１のグランド線路４２ａと層間距離ｈで隔てられている。また、第１の層間絶縁膜１３表面には、第１及び第２の信号配線４７、４８も設けられている。
【００２８】
本発明の第２の実施の携帯に係るマイクロストリップ型伝送線路において、第２の層間絶縁膜１５表面に延在する第１の信号線路４１に対向する分断された第１のグランド線路４２ａ、４２ｂは第１の信号線路４１と同一の第２の層間絶縁膜１５表面に配置された跨線グランド線路４３ａ、４３ｂにより接続されている。したがって、第１のグランド線路４２ａ、４２ｂを挟んで配置されている回路間の第１及び第２の信号配線４７、４８を迂回させることなく第１のグランド線路４２ａ、４２ｂ間に短距離で配線することができる。なお、第１の信号線路４１と跨線グランド線路４３ａ、４３ｂはコプレーナ線路構造となっている。
【００２９】
本発明の第２の実施の形態に係るマイクロストリップ型伝送線路のグランドは、一般に用いられるマイクロストリップ線路でのグランドプレーンではなく、第１のグランド線路４２ａ、４２ｂが使用されている。第１のグランド線路４２ａ、４２ｂの線路幅は、第１の信号線路４１の線路幅ｗ以上で、（ｗ＋２０×ｈ）以下としている。上記の第１のグランド線路４２ａ、４２ｂの線路幅は、リターン電流の７５〜９５％程度を確保するように設定したものである。このため、伝送線路の特性インピーダンス等の電気的特性の変動を１０％以下にして配線リソースの節約を図ることができる。また、跨線グランド線路４３ａ、４３ｂによる接続部については、第１のグランド線路４２ａ、４２ｂ長の２０％以下とするように布設すると、伝送線路の長さ方向の特性インピーダンス変動を±５％以内に抑えることができる。
【００３０】
本発明の第２の実施の形態では、第１の信号線路４１の下層に第１のグランド線路４２ａ、４２ｂがある例を示したが、第１のグランド線路が上層にある場合や、あるいは、上下層ともに第１のグランド線路で挟んだマイクロストリップ線路であってもよいことは、勿論である。
【００３１】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置に用いる伝送線路は、第１及び第２の実施の形態において説明したコプレーナ型及びマイクロストリップ型伝送線路を組み合わせて用いることに特徴があり、他は第１及び第２の実施の形態と同様であるので、重複した記載を省略する。
【００３２】
本発明の第３の実施の形態に係る半導体装置に用いる伝送線路は、図５に示すように、例えば論理回路等のクロック信号配線に用いられる。クロック信号は、クロック信号源から、まずルートドライバセル６０に印加され、一端、マイクロストリップ型伝送線路からなるルート線路７１を介してルート中継バッファセル６１に中継される。クロック信号は、更に、ルート中継バッファセル６１から第１の中継バッファセル６２ａ〜６２ｄへとマイクロスリップ方伝送線路からなるルート分岐線路７２ａ〜７２ｄを介して伝搬される。そして、分岐されたクロック信号は、各第１の中継バッファセル６２ａ〜６２ｄから、更にコプレーナ型伝送線路からなる中継分岐線路７４ａ〜７４ｐを介して各第２の中継バッファセル６４ａ〜６４ｐに伝搬される。
【００３３】
論理回路等のクロック信号配線のように信号の供給先が非常に多い場合には、クロック信号配線経路の途中に中継用のバッファーセルが挿入されて、クロック信号が分配される。本発明の第１の実施の形態に係るコプレーナ型伝送線路では、信号線路とグランド線路が細分化されて並行に配列された構造のため、寄生容量が増加し、また、配線抵抗も増加しやすい。したがって、ＧＨｚ級の高速のクロック信号を伝播させるために、本発明の第２の実施の形態に係るマイクロストリップ型伝送線路が有利である。しかし、マイクロストリップ型伝送線路のような構造の配線を多用すると、配線リソースを十分に確保できない。
【００３４】
本発明の第３の実施の形態に係る半導体装置においては、例えば図６に示すように、クロック信号の供給元に近く、信号配線１０７ａの比較的少ない領域では、マイクロストリップ型伝送線路１０４を用い、一方、クロック信号の供給先で信号配線１０７ｂ〜１０７ｆが密集している領域ではコプレーナ型伝送線路１０２を用いる。マイクロストリップ型伝送線路１０４は、第１の信号線路１４１の一端にクロック信号が入力されるクロック入力バッファセル１００を備えている。第１の信号線路１４１が配置された表面と対向する平面に配置された第１のグランド線路１４２ａ、１４２ｂが分断されて、跨線グランド線路１４３ａ、１４３ｂが第１の信号線路と同一の表面に設けられている。跨線グランド線路１４３ａ、１４３ｂの下部に、信号配線１０７ａが配置される。
【００３５】
第１の信号線路１４１の他端は、中継バッファセル１０３を介して、コプレーナ型伝送線路１０２の第１の入力電極１２３に接続される。また、第１のグランド線路１４２ｂは第２の入力電極１２４に接続される。コプレーナ型伝送線路１０２の第２の信号線路１２１ａ〜１２１ｄ及び第２のグランド線路１２２ａ〜１２２ｅは、第１の信号線路１４１と同一表面に形成されている。したがって、多数の信号配線１０７ｂ〜１０７ｆを、コプレーナ型伝送線路１０２の下部に配設することができる。第２の信号線路１２１ａ〜１２１ｄ及び第２のグランド線路１２２ａ〜１２２ｅは、マイクロストリップ型伝送線路１０４側と対向する他端で第１の出力電極１２５及び第２の出力電極１２６に接続される。第１の出力電極１２５は、更にクロック出力バッファセル１０１に接続され、近傍の回路にクロック信号を供給する。
【００３６】
本発明の第３の実施の形態に係る半導体装置の伝送線路によれば、信号伝播特性の劣化を抑制して、且つ配線リソース消費を抑えることができる。ここで、第１の実施の形態に係るコプレーナ型伝送線路の特性インピーダンスと単位長あたりの配線抵抗をそれぞれＺｃ及びＲｏとすると、コプレーナ型伝送線路の長さを（２×Ｚｃ／Ｒｏ）以下になるように決定するとよい。コプレーナ型伝送線路が（２×Ｚｃ／Ｒｏ）以上に長くなると、伝搬する信号が急激に減衰するためである。
【００３７】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３８】
本発明の第１〜第３の実施の形態においては、第２の層間絶縁膜としてＳｉＯ２等の絶縁膜について示したが、例えば、窒化シリコン（Ｓｉ３Ｎ４）膜やアルミナ（Ａｌ２Ｏ３）膜等の絶縁膜を用いてもよいし、あるいはポリシリコン膜、アモルファスシリコン膜や、金属膜等の導電層からなる配線構造を有する層でも、同様の効果が得られることは、勿論である。
【００３９】
また、本発明の第１の実施の形態に係るコプレーナ型伝送線路は、差動信号配線に適用することができる。即ち、コプレーナ型伝送線路の一方にパルス信号を印加し、コプレーナ型伝送線路の他方に差動パルス信号を印加する。隣接する線路間で互いに逆極性の信号が伝送されているため、電磁的結合が相対的に強くなり、他の配線層からのクロストークによるノイズを受けにくくできる。
【００４０】
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
【００４１】
【発明の効果】
本発明によれば、電気的特性の劣化を抑え、配線のリソースを節約することができる伝送線路、及びその伝送線路を用いた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るコプレーナ型伝送線路の概略構成図である。
【図２】本発明の実施の形態に係るコプレーナ型伝送線路の断面図である。
【図３】本発明の第２の実施の形態に係るマイクロストリップ型伝送線路の概略構成図である。
【図４】本発明の第２の実施の形態に係るマイクロストリップ型伝送線路の断面図である。
【図５】本発明の第3の実施の形態に係る半導体装置の伝送線路を説明する概略構成図である。
【図６】本発明の第３の実施の形態に係る半導体装置の伝送線路の一例を示す概略構成図である。
【符号の説明】
１１  半導体基板
１３  第１の層間絶縁膜
１５  第２の層間絶縁膜
２１ａ〜２１ｄ  信号線路
２２ａ〜２２ｅ  グランド線路
２３、１２３  第１の入力電極
２４、１２４  第２の入力電極
２５、１２５  第１の出力電極
２６、１２６  第２の出力電極
２７  第１の入力端子
２８  第２の入力端子
２９  第１の出力端子
３０  第２の出力端子
３２ａ〜３２ｅ  第１のプラグ
３４ａ〜３４ｅ  第２のプラグ
４１、１４１  第１の信号線路
４２ａ、４２ｂ、１４２ａ、１４２ｂ  第１のグランド線路
４３ａ、４３ｂ、１４３ａ、１４３ｂ  跨線グランド線路
４４ａ〜４４ｈ  プラグ
４７  第１の信号配線
４８  第２の信号配線
６０  ルートドライバセル
６１  ルート中継バッファセル
６２ａ〜６２ｄ  第１の中継バッファセル
６４ａ〜６４ｐ  第２の中継バッファセル
７１  ルート線路
７２ａ〜７２ｄ  ルート分岐線路
７４ａ〜７４ｐ  中継分岐線路
１００  クロック入力バッファセル
１０１  クロック出力バッファセル
１０２  コプレーナ型伝送線路
１０３  中継バッファセル
１０４  マイクロストリップ型伝送線路
１０７ａ〜１０７ｆ  信号配線
１２１ａ〜１２１ｄ  第２の信号線路
１２２ａ〜１２２ｅ  第２のグランド線路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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