(57)【特許請求の範囲】
【請求項１】
第１段回路であって、振幅の小さいディファレンシャル信号を受信する差動トランスコンダクタと、この差動トランスコンダクタに接続されてそれの出力信号を増幅する増幅回路とを含んでいて、上記振幅の小さいディファレンシャル信号をシングル・エンディッド信号に変換する第１段回路を備え、この第１段回路において電源ノイズが実質的に除去され、上記差動トランスコンダクタの使用によって同相入力信号が実質的に除去され、
上記第１段回路に接続されて、上記シングル・エンディッド信号をディジタル論理信号レベルに増幅する第２段増幅回路を備える
ことを特徴とする、振幅の小さいディファレンシャル信号を、ディジタル論理回路において使用するのに適したシングル・エンディッド信号に変換する装置。
【請求項２】
請求項１記載の装置において、上記第１段回路の上記増幅回路には、上記差動コンダクタに接続された第１インバータが含まれ、その第１インバータではそれの出力はそれの入力へと自己バイアスのために接続されており、
上記第１インバータの出力に接続された第２インバータが含まれ、その第２インバータによって上記第１インバータに現れる電源ノイズの除去がされる
ことを特徴とする装置。
【請求項３】
請求項２記載の装置において、上記第１インバータおよび第２インバータは、同じサイズのトランジスタで構成されていることを特徴とする装置。
【請求項４】
振幅の小さいディファレンシャル信号を、ディジタル論理回路において使用するのに適したシングル・エンディッド信号に変換する方法において、
上記振幅の小さいディファレンシャル信号を差動折返しカスコード・トランスコンダクタで受信する過程を備え、そのカスコード・トランスコンダクタから第１結果信号を生じさせ、
上記第１結果信号を自己バイアス・インバータに送る過程を備え、その自己バイアス・インバータから第２結果信号を生じさせ、
上記第２結果信号を次のインバータに送る過程であって、その次のインバータから、上記振幅の小さいディファレンシャル信号から全ての同相入力と電源ノイズが除去されたシングル・エンディッド信号である第３結果信号を生じさせる、過程を備え、
上記第３結果信号をディジタル論理レベルまで増幅する過程を備える、
ことを特徴とする方法。
【請求項５】
振幅の小さいディファレンシャル信号を、ディジタル論理回路において使用するのに適したシングル・エンディッド信号に変換する装置において、
上記振幅の小さいディファレンシャル信号を受信し、かつそれとともに受信された同相入力を除去し、上記振幅の小さいディファレンシャル信号をシングル・エンディッド信号に変換する差動トランスコンダクタを第１段回路に備え、
上記差動トランスコンダクタに接続され、入力と、自己バイアスするよう上記入力に接続した出力とを有する第１インバータを第１段回路に備え、
上記第１インバータの出力に接続した第２インバータを備え、上記第１段回路により処理された信号は回路に存在する電源ノイズを除去され、
上記第２インバータに接続され、それから得られた信号をディジタル論理レベルまで増幅する増幅回路を備える
ことを特徴とする装置。
【請求項６】
請求項５記載の装置において、前記増幅器には、一連の複数のインバータ回路が含まれ、ディジタル論理レベルに増幅された信号を生じることを特徴とする装置。
【発明の詳細な説明】
発明の背景
1.発明の分野
本発明は、データ通信の分野に関する。さらに詳細には、本発明は、高速ディファレンシャル直列伝送信号からシングル・エンディッド（single−ended）CMOS論理回路レベル信号への変換に関する。
2.関連分野の説明
高ビット・レートのデータ信号の伝送に関し、小さいディファレンシャル信号には多くの利点があることは、データ通信の分野では周知のことである。ディファレンシャル・チャネルは、電源ノイズのような送信および受信ノード間に存在する同相ノイズの除去を行なう。ディファレンシャル信号は、より線対ケーブルで伝送することができ、このケーブルは、同軸または光ファイバ・ケーブルより値段が高くなく、またシールドされている場合、外部ノイズ源からの影響を非常に有効に除去することができる。シールドされたより線対ケーブルにおいて小さい信号レベルのディファレンシャル信号を用いた場合、EMIの放出は減少し、送信器の設計は簡単化でき、しかも電力消費も低減する。
ディファレンシャル通信チャネルの最も重要な特徴の１つは、不整合な立上がりおよび立下がり時間と受信器の閾値とによるオフセットすなわちタイミング歪を減少することである。ディジタル通信システムにおいて、データは時間および振幅に関し符号化されるので、タイミング歪は最小限度でなければならない。図１（ａ）は、立上がりおよび立下がり時間が不整合で閾値がVTのシングル・エンディッド・システムを示している。図示のように、立上がりおよび立下がり時間が不整合であると、デューティ・サイクルに歪が生じる（受信されたパルス幅Tpulseは、ビット・セル幅Tbcに等しくない）。シングル・エンディッド通信システムにおいて、立上がりおよび立下がり時間を整合することは非常に難しく、データ・レートが高くなると（50Mbaudまたはそれ以上）、この不整合が問題になってくる。
その一方、ディファレンシャル・システムは、立上がりおよび立下がり時間の不整合によるデューティ・サイクルの歪に影響されない。図１（ｂ）に示すように、信号ＡおよびＢが同じ立上がり時間と同じ立下がり時間を有している限り、信号のパルス幅は保持される。この種の整合により、集積回路の設計は、ＡおよびＢ信号に関して対称的な配置となり、かなり簡単化される。また、差動受信器における閾値は、図１（ａ）のVT基準により設定されたシングル・エンディッド・システムのように、外部的に設定されることはない。言い換えれば、差動受信器における閾値は、受信信号の関数で、Ａ＝Ｂの場合（信号交差点）に相当する受信信号に関し追従する。
CMOSディジタル論理回路は、５または３ボルト、通常、＋５ボルトと０ボルトの間、または＋３〜０ボルトの範囲の信号スイングを必要とする。CMOS回路が振幅の小さいディファレンシャル２進信号を受信する場合、２進ディファレンシャル信号を、CMOS論理回路で使用できるCMOSディジタル電圧レベルにまで増幅したシングル・エンディッド信号に変換する必要がある。データ伝送速度が増すと、信号変換回路は、入力ディファレンシャル信号をディジタル・レベルに非常に速く変換処理できなければならない。
信号受信器を、多くの他のディジタル論理回路と同じ集積回路チップに直接的に設置できることが、多くの用途において望まれている。大規模ディジタル・チップに設置された回路は、一般には共通電源により作動され、したがって、激しい電源ノイズの影響を受けることになる。大規模集積回路では、電源ノイズは、入力伝送信号の信号レベルの強さの何倍にもなる。この電源ノイズは、受信信号における有効な情報を低下させるか、または完全に消してしまう。
別の技術分野において、ある領域から別の領域に信号を変換しなければならない場合があり、米国特許第4,437,171号には、ECレベル信号を、MOSメモリが使用するのに適した信号に変換する回路が示されている。
発明の概要
以上のことから、高速ディファレンシャル信号を受信し、それをシングル・エンディッド信号に変換する直列データ伝送受信器が必要とされていることがわかる。また、このような受信器は、広い帯域幅を有し、かつ幅広い同相領域にわたって確実に同相入力信号の除去を行ない、しかもタイミング歪またはオフセットがほとんどないことが望ましい。さらに、このような受信器は、わずかなシリコン・ダイ領域しか必要なく、かつ確実に同相入力信号除去を行ないながら、低消費電力で、3V程度の低電源電圧で動作できなければならない。
本発明のこれらおよび他の目的は、振幅の小さい２進ディファレンシャル入力信号を受信するディファレンシャル−CMOSレベル信号変換装置により達成される。受信器は、２つの段で動作するよう示されている。第１段は、受信されたディファレンシャル信号が差動折返しカスコード・トランスコンダクタに入力されるディファレンシャル−シングル・エンディッド変換段である。トランスコンダクタは、ＰチャネルおよびＮチャネル・カスコード回路と、入力トランジスタ対をバイアスするのに使用されるテイル（tail）電流トランジスタを内蔵している。バイアス電圧は、外部基準電流を必要とするバイアス回路により供給される。トランスコンダクタは、ディファレンシャル電圧入力を、タイドバック（tied−back:戻し接続）インバータと次の増幅インバータに出力されるシングル・エンディッド電流に変換する。差動折返しカスコード・トランスコンダクタと、タイドバック・インバータと、次の増幅インバータとを組合わすことにより、電源ノイズは同相信号入力として結合されかつ等価回路差動トランスコンダクタにより除去されるので、非常に優れた電源ノイズ除去が行なわれる。
差動受信器回路の第２段は、まず第１段の出力の信号レベルを目標のCMOSディジタル論理レベルに上げる一連のCMOS増幅器である。信号は、また一連の増幅器により強められる。インバータ増幅器は、AB級増幅器と考えることができ、また信号上昇および下降時間が速い望ましいスルーレートを有している。最後に、第２段の出力は、受信器をバスに設置している用途ではトライステート・バス・ドライバにより駆動される。
受信器の他の特徴は、ディスエーブル受信器を、状況に応じて高論理レベルまたは低論理レベルのいずれかに置くことができるオン／オフ・スイッチを含んでいる。本発明の高速差動受信器回路は、３ボルトの電源で駆動される場合、３ボルトのディジタルCMOS論理レベルを生じるように動作し、かつ５ボルトの電源で駆動される場合は、５ボルトの論理レベルを生じる。
【図面の簡単な説明】
本発明の目的、特徴、利点は、以下の詳細な説明から明白であろう。
図１（ａ）、１（ｂ）は、デューティ・サイクルすなわちタイミング歪の特性を比較した、シングル・エンディッド信号とディファレンシャル信号を示している。
図２は、本発明によるディファレンシャル−CMOS変換器および増幅器のブロック等価回路を示している。
図３（ａ）、３（ｂ）、３（ｃ）は、本発明の設計の有利な特徴のいくつかを説明している等価回路図を示している。
図４は、本発明の実施形態における差動受信器回路の一部のトランジスタ・レベル図を示している。
図５は、本発明の差動受信器を駆動するのに使用されるバイアス回路のトランジスタ・レベル回路図である。
発明の詳細な説明
広い帯域幅で、振幅が小さい２進ディファレンシャル直列データ伝送信号をシングル・エンディッド・ディジタルCMOSレベル信号に変換し、かつこれら信号を増幅する方法および装置について説明する。以下の説明において、たとえば、相対的な電圧レベルやトランジスタのサイズなど様々な特定の記載は、本発明を十分に説明するためのもので、本発明はこのような特定な記載がなくても実施できることは、当業者には明白であろう。また、周知の構成や技術は、本発明を不明瞭にしないよう記載されていない。
本発明の実施形態は、情報を直列２進形式で非常に速く伝送するデータ通信装置において使用されるデータ・バス受信モジュールに組み込まれることを予定している。特に、本発明の実施形態は、送信器の一方のノードから受信器の他方のノードに、より線対ケーブルでデータを直列伝送するIEEE標準規格P1394「高性能直列バス」に従ったデータ通信装置に組み込まれることを予定している。しかし、当分野における一般の当業者には、本発明は、もっと広い分野において使用できることは明白である。
前述した理由により、高速直列伝送装置は、タイミング歪を有効に制限し、かつシングル・エンディッド信号を伝送する時に生じる他の悪影響を減少するためディファレンシャル信号を用いることが望ましいことが分かる。したがって、ディジタル回路において使用できるようにするため、低電圧ディファレンシャル信号をディジタル論理レベルのシングル・エンディッド信号に変換する装置を備えていなければならない。非常に高速でしかも低電圧では、直列受信器は、ほとんどタイミング歪を受けずに、幅広い同相範囲にわたって同相入力信号を十分に除去することが必要である。また、受信器は、電源ノイズを十分に除去しながら、低電力でしかもわずかなシリコン・ダイ領域しか必要としないことが望ましい。
図２は本発明の受信器の等価回路を示している。実施形態の受信器は、IEEEP1394「高性能直列バス」標準規格を満たしている装置において実施することを予定している。この標準規格は、より線対ケーブルで300ミリボルトのピーク−ピーク・スウイングを呈するディファレンシャル信号による直列データの伝送を規定する。ディジタル論理回路において有効に動作するために、振幅の小さいディファレンシャル信号は、標準的なCMOS用途では０〜３ボルト・レンジまたは０〜５ボルト・レンジに増幅しなければならない。図２に示すように、本発明の差動受信器は２つの特徴的な段を有している。第１段５は、より線対ケーブルから振幅の小さいディファレンシャル信号を受信し、それをいくらか増幅したシングル・エンディッド信号に変換する。第２段10は、第21段の出力を受信し、信号レベルをCMOSディジタル論理レベルにさらに引上げ、信号の強さをさらに増加する。２つの段からの出力は、CMOSディジタル信号として直接的に使用してもよいし、またはシングル・エンディッド信号を目標の場所まで運ぶバス15に受信器を接続するトライステート・バス・ドライバ12を通過させてもよい。
本発明の優れたところは、差動受信器の第１段５の設計に見ることができる。受信器が低振幅ディファレンシャル信号に対して高速で作動する場合、受信器は、電源ノイズも良好に除去しながら、広い同相範囲にわたって同相分入力信号を確実に除去しなければならない。したがって、受信器の入力には、差動折返しカスコード・トランスコンダクタ20が設けられている。トランスコンダクタ20から受信された入力信号は、２つの成分、すなわち送信器により送信されかつケーブルの他端において電圧がいくらかバイアスされたディファレンシャル信号と、それ自身に生じかつより線対ケーブルにおける妨害と考えられる同相成分とから成る。ディファレンシャル信号は、より線対ケーブルの２つの構成部材において正反対の値を有する。すなわち、トランスコンダクタの２つの入力に入る信号のディファレンシャル成分は、正反対の値を有する。より線対によりピックアップされた同相信号は、受信器に入る両方のケーブルとも等しい値を有している。受信器は差動トランスコンダクタであるので、等価信号は相殺され、ディファレンシャル信号だけが受信器回路により処理される。受信器として差動トランスコンダクタ20を使用することにより、同相分入力信号を確実に除去することができる。トランスコンダクタを実施するのに使用される特定の回路に関して後述する理由により、本発明の受信器は、３ボルトのCMOSを使えば約1.2〜3.0ボルト、また５ボルトのCMOSを使えば約1.2〜5.0ボルトの同相範囲にわたって同相分を確実に除去することができる。
トランスコンダクタ20の出力は、自己バイアスするためタイドバックされた第１インバータ22に送られる。その後、信号は、インバータ24により反転され、さらに増幅され、本発明の差動受信器の第１段５が実行する信号処理が完了する。本実施形態では、インバータ22,24は同じサイズである。
本発明の差動受信器は、高集積回路において使用するよう設計されているので、受信器が電源ノイズを十分に除去できることが重要である。電源ノイズは、高集積半導体回路に固有に存在している。実際、電源ノイズは、受信器が検出するはずの信号の大きさの数倍もになることがある。したがって、第１段５の回路設計は、電源ノイズを除去するのに必要な優れた構成を備えていなければならない。図３（ａ）−３（ｃ）について説明する。図３（ａ）において、インバータ24は、一方の入力に接続されたタイドバックすなわち自己バイアス・インバータ27を有する差動トランスコンダクタ25であってもよい。注意深く考察することにより、これらは、インバータを、同じトランジスタ・サイズ比を有するインバータの閾値に等しい閾値を有する理想的トランスコンダクタとみなした等価回路表示であることは、当業者には明白であろう。図３（ｂ）に示すように、ディファレンシャル入力信号を受信する差動折返しカスコード・トランスコンダクタ20は、電流を供給しまたは引き込むことができる電流源21としてさらに簡単に表すことができる。図３（ｃ）は、本発明の差動受信器の第１段５の等価回路を示している。
図３（ｃ）の等価回路は、インバータ27と同じサイズで図２において述べられたタイドバックすなわち自己バイアス・インバータ22の他に、タイドバックすなわち自己バイアス・インバータを一方の入力に有する差動トランスコンダクタ25を示している。電流源21は、これら２つの入力の一方を介して電流を供給しまたは引き込み、自己バイアス・インバータ22に送られる。前述したように、差動トランスコンダクタのディファレンシャル入力のみが処理され、一方、同相入力信号は除去される。したがって、電源ノイズは、２つの自己バイアス・インバータを通過する同相入力信号として結合されかつ差動トランスコンダクタにより除去されるので、本発明の差動受信器の第１段５の部分により、電源ノイズを確実に除去できることが、図３（ｃ）の等価回路から分かる。このことは、たとえインバータだけでは十分には電源ノイズが除去されないとしても真実である。この場合、電流源21から送られた電流であるディファレンシャル信号だけが、差動受信器の第１段５から生じる。なお、同相入力信号として電源ノイズを結合させることを容易にするため、インバータ22,24に使用されるトランジスタのサイズは同じでなければならない。
図２において、差動受信器の第１段５の回路設計は、電源ノイズを十分に除去できる他、広い同相領域にわたって同相入力信号を確実に除去できることがわかった。次に、第１段５からの第２シングル・エンディッド出力信号は、差動受信器の第２段、増幅段10に送られる。シングル・エンディッド信号は、この段における一連のインバータを通過し、CMOS論理レベルまで高められかつ有効な強さまで増幅される。大きいインバータ１つ使用すると、ノードをスローダウンする影響があるので、一連のインバータを使用する方が速いことがわかる。これらインバータは、それぞれ周知の技術により有効に構成される２つのトランジスタから成る代表的なCMOSインバータである。本実施形態では、インバータ26,28は、インバータ22,24と同じサイズのトランジスタを用いており、一方、インバータ30は、上記サイズの２〜３倍程度で、インバータ32は、インバータ30のトランジスタの２倍のサイズのトランジスタを有している。本発明を実施する上で、少なくとも本実施形態を具体化する上で重要なことは、前述したように信号を強めるため、インバータ30,32は複数のトランジスタを有しているが、インバータ22,24,26,28,30,32は全て、同じサイズと比のトランジスタを使用していることである。インバータは、一旦レールが切り替えられると、全く電力を使用しない真性AB級増幅器であることがわかる。これにより、本発明にしたがった低電力受信器の設計が容易になる。同様に、この設計では、信号立上がりおよび立下がり時間が非常に速い望ましいスルーレートが得られ、直列データを伝送する超高速受信器を提供する。
受信器の第１段からの出力を増幅するのに別の回路を使用し得ることは、当業者には明白であろう。図２に示された受信器回路の第２段からの出力は、ディジタルCMOS論理回路を駆動するのに直接的に使用されるか、または受信器をバスに接続するトライステート・バス・ドライバ12を通過してもよい。
図４は、本発明の差動受信器の詳細な回路図である。この図では、差動折返しカスコード・トランスコンダクタ20の回路は、トランジスタ・レベルで示されている。図示のように、ディファレンシャル信号は、差動NMOS入力トランジスタ50,51を介してトランスコンダクタに入力される。２つのNMOS差動トランジスタ50,51のソースはテイル（tail）電流源トランジスタ52のドレインに接続し、トランジスタ52のゲートは、図５に関して後述するようにバイアス回路に接続している。テイル電流トランジスタ52は、差動入力トランジスタ対に電流を流すのに使用される。
差動折返しカスコード・トランスコンダクタ20は、Ｐチャネル折返しカスコード回路を形成するよう接続されたPMOSトランジスタ53,54,55,56をさらに含んでいる。これらトランジスタも、図５に関して後述するバイアス回路からのゲート・バイアス電圧を受け取る。最後に、NMOSトランジスタ57,58,59,60は、Ｎチャネル・カスコード電流ミラー回路を形成するよう接続されている。Ｎチャネル・カスコード回路のバイアス電圧Vbnも、図５に関して後述するバイアス回路から得られる。ＮチャネルおよびＰチャネル・カスコード回路は、差動入力トランジスタ50,51を流れる電流がこの回路により折返されかつ自己バイアス・インバータ22に強制的に送られるように配置に接続されている。トランジスタ50〜60は、飽和領域にバイアスされている。トランジスタ53,54の電流は、等しく、かつトランジスタ52の電流より代表的には約25％高い。前述したトランジスタの極性は、本実施形態の同相領域に適合するよう選択される。異なる同相領域では、差動折返しカスコード・トランスコンダクタ20は、反転した極性のトランジスタ（すなわち、ｐ形トランジスタは、ｎ形トランジスタに切り替えられ、逆も同様である）を使用してもよいことは、当業者には明白であろう。
さらに、図４の回路図は、タイドバック・インバータ22の回路に挿入されているスイッチ61を示している。スイッチ61の相互コンダクタンスgmは、タイドバック・インバータ22のgmよりかなり大きくなければならない。このスイッチは、それに供給されるイネーブル信号に基づいて受信器を制御可能にディスエーブルするのに使用される。インバータは、一旦完全にオン状態または完全にオフ状態になると、電力を使用しない真性AB級インバータであるので、受信器は、オフの時一定の論理低信号または一定の論理高信号を示すように構成されなければならない。図４には、Vccに接続したソースを備えたPMOSトランジスタ62とアースに接続したソースを備えたNMOSトランジスタ63の２つのスイッチイング・トランジスタが示されている。なお、これらは、一方が低状態の出力を生じ、他方が高状態の出力を生じる別のトランジスタであってもよい。PMOSスイッチイング・トランジスタ62を装備しかつこれをオンにすることにより、受信器回路がディスエーブルされている場合、タイドバック・インバータ22からの出力はCMOSを低にし、インバータの数が偶数なので、Voutは低くなる。または、NMOSスイッチイング・トランジスタ63を備えかつこれをオンにすることにより、受信器回路がディスエーブルされている場合、タイドバック・インバータ22からの出力はCMOSを高にし、インバータが偶数なので高出力になる。トランジスタ62または63は、段20の出力電流に打ち勝つよう十分に強くなければならず、かつインバータ22の出力を適切なCMOSレベルにしなければならない。
本発明の実施形態において、回路におけるミクロン単位のトランジスタのサイズさは、次のとおりである。差動入力トランジスタ対のNMOSトランジスタのサイズは、２×120/1.2である。Ｐチャネル・カスコード回路のトランジスタ53,54,55,56は全て60/1で、Ｎチャネル・カスコード回路のNMOSトランジスタ57,58,59,60は30/1である。トランジスタ52は４×32/2.4である。最後に、PMOSスイッチ62が設けられている場合、そのサイズは、8/0.8で、一方、NMOSスイッチ63が設けられている場合、5/0.8である。インバータ22,24,26,28のＮチャネル・トランジスタは3/0.8で、Ｐチャネル・トランジスタは6/0.8である。インバータ30は他のインバータの何倍かのサイズで、Ｎチャネル・トランジスタは２×3/0.8で、Ｐチャネル・トランジスタは２×6/0.8である。同様に、インバータ32のＮチャネル・トランジスタは４×3/0.8、Ｐチャネル・トランジスタは４×6/0.8である。
図５には、差動折返しカスコード・トランスコンダクタ20をバイアス・アップする回路が示されている。バイアス回路は、本実施形態のNMOSトランジスタ71に25μampを供給する独立した電流源70を必要とする。NMOSトランジスタ71は、受信器の立上がりにより制御されるスイッチとして働き、開放している場合、電流がバイアス回路の残りの部分に流れるのを阻止し、また図４に関して述べたようにトランスコンダクタ回路段20に電流が流れるのを遮断する。
スイッチング・トランジスタ71が閉じている場合、電流源からの電流は、残りの回路によりミラーされる。電流は、PMOSトランジスタ72,73によりミラーされ、かつダイオード接続したＮチャネル・トランジスタ74に流れて、ゲート電圧をＮチャネル・カスコード回路に供給する。電流は、PMOSトランジスタ75でもミラーされ、かつダイオード接続したＮチャネル・トランジスタ76に流れて、図４のテイル電流トランジスタ52にバイアス電圧を供給する。その後、電流は、NMOSトランジスタ78,77によりミラーされ、これらトランジスタは、ダイオード接続したPMOSトランジスタ79,80,81にそれぞれ電流を供給する。これにより、図４に関して述べたＰチャネル・カスコード回路にバイアス電圧が供給される。トランジスタ81,82,84は、デカプリング・キャパシタとして用いられている。本実施形態におけるミクロン単位のトランジスタは、当業者には明白な規定を用いて図５に示されている。
以上のように、振幅の小さい高速ディファレンシャル信号を受信しかつこれら信号をシングル・エンディッド・ディジタル論理レベルに変換する方法および装置に関して説明してきた。本発明は、実施形態に関して述べてきたが、本発明の思想から離れることなく様々に改変および変更することができることは、当業者には明白であろう。したがって、本発明は、以下の請求の範囲により定義される。
【図１（ａ）】
0003626988.tif 000002
【図３（ａ）】
0003626988.tif 000003
【図１（ｂ）】
0003626988.tif 000004
【図３（ｂ）】
0003626988.tif 000005
【図３（ｃ）】
0003626988.tif 000006
【図２】
0003626988.tif 000007
【図４】
0003626988.tif 000008
【図５】
0003626988.tif 000009