(57)【特許請求の範囲】
【請求項１】
チャネル層となるｎ型半導体層とコンタクト層となるｎ型半導体層との間に、該チャネル層及び該コンタクト層より電子親和力の小さい半導体層が形成され、前記コンタクト層を除去して設けられたリセスの両側において前記コンタクト層の上にそれぞれオーミック電極が設けられ、前記リセスの底に露出した前記電子親和力の小さい半導体層にショットキー電極が設けられた電界効果型半導体装置において、
前記電子親和力の小さい半導体層はノンドープのＡｌＧａＡｓ層を２つのｎ型ＡｌＧａＡｓ層で挟んだ３層の積層構造になっており、
前記ショットキー電極は前記電子親和力の小さい半導体層に埋め込まれることによって、その底面が前記ノンドープのＡｌＧａＡｓ層に接触しており、
前記電子親和力の小さい半導体層のうち前記チャネル層と接するｎ型ＡｌＧａＡｓ層と前記チャネル層との関係及び前記コンタクト層と接するｎ型ＡｌＧａＡｓ層と前記コンタクト層との関係が、いずれもイソ型ヘテロ接合となっていることを特徴とする電界効果型半導体装置。
【請求項２】
前記チャネル層と接するｎ型ＡｌＧａＡｓ層と前記チャネル層がいずれもｎ型高不純物濃度層からなり、前記コンタクト層と接するｎ型ＡｌＧａＡｓ層と前記コンタクト層がいずれもｎ型高不純物濃度層からなることを特徴とする請求項１の電界効果型半導体装置。
【請求項３】
前記チャネル層と接するｎ型ＡｌＧａＡｓ層と前記チャネル層の不純物濃度がいずれも１×１０18ｃｍ−３以上で、前記コンタクト層と接するｎ型ＡｌＧａＡｓ層と前記コンタクト層の不純物濃度がいずれも１×１０18ｃｍ−３以上であることを特徴とする請求項１又は２に記載の電界効果型半導体装置。
【請求項４】
前記チャネル層は、ＩｎＧａＡｓによって構成されていることを特徴とする請求項１、２又は３に記載の電界効果型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電界効果型半導体装置に関し、特にＨＥＭＴ構造やＤＣＨＦＥＴ構造等のヘテロ接合構造を有する電界効果型の半導体装置に関する。
【０００２】
【従来の技術】
従来からマイクロ波帯〜ミリ波帯の領域で動作するトランジスタ素子としては、ヘテロ接合構造の電界効果トランジスタ（以下、ヘテロ接合ＦＥＴという）が用いられている。このヘテロ接合ＦＥＴは、そのドーピング構造によって、変調ドープ構造を用いたＨＥＭＴ（高電子移動度トランジスタ）と、チャネルドープ構造を用いたＤＣＨＦＥＴ（ドープチャネルヘテロＦＥＴ）とに大別される。なお、後者のＤＣＨＦＥＴは、別称としてＤＭＴ、ＭＩＳＦＥＴ、ＨＩＧＦＥＴなどと呼ばれている。
【０００３】
図１は従来のＨＥＭＴの積層構造を模式的に示す断面図である。このＨＥＭＴ１においては、半絶縁性ＧａＡｓ基板２の上にバッファ層３が形成され、バッファ層３の上にノンドープＩｎＧａＡｓのチャネル層４が形成され、チャネル層４の上には障壁層５が積層されている。障壁層５は、図１ではｎ型ＡｌＧａＡｓ層（電子供給層）５ａとノンドープＡｌＧａＡｓ層５ｂの２層構造となっているが、ノンドープＡｌＧａＡｓ層／ｎ型ＡｌＧａＡｓ層／ノンドープＡｌＧａＡｓ層などの多層構造の場合もあり、ｎ型ＡｌＧａＡｓ層のみの場合もある。障壁層５の上には、ドレイン電極９及びソース電極８と良好なオーミック接合を得るため、ｎ型ＧａＡｓからなるコンタクト層６が形成されている。コンタクト層６の上面には、ドレイン電極９及びソース電極８が形成されており、熱処理によってコンタクト層６とオーミック接合されている。
【０００４】
ソース電極８及びドレイン電極９間においては、コンタクト層６をリセスエッチングすることによって障壁層５を露出させている。このリセスエッチングは、ＡｌＧａＡｓをエッチングしないが、ＧａＡｓをエッチングするエッチャントを用いてコンタクト層６を選択的にエッチング除去し、ＡｌＧａＡｓからなる障壁層５でエッチング停止させることにより行われる。ゲート電極１０は、リセス７内においてコンタクト層６から露出した障壁層５の上面に形成され、障壁層５とショットキー接合している。また、ＨＥＭＴ１の表面は、ＳｉＮ保護膜１１によって覆われる。
【０００５】
このようなＨＥＭＴ構造においては、ｎ型障壁層５の電子はＡｌＧａＡｓとＩｎＧａＡｓの間のヘテロ接合を越えてエネルギー的に低いチャネル層４側へ移動する。こうして障壁層５から高純度のチャネル層４へ供給された電子（２次元電子ガス）は、障壁層５のドナーによって散乱されることなくドリフトできるので、大きな移動度を持つことになる。すなわち、チャネル層４は電子が走行するチャネルとして働き、障壁層５はチャネル層４に電子を供給する供給源として働き、ソース電極８とドレイン電極９の間に電位差が与えられると、チャネル層４にドレイン電流が流れる。
【０００６】
図２は従来のＤＭＴの積層構造を模式的に示す断面図である。このようなＤＭＴ２１においては、ＧａＡｓ基板２２の上にバッファ層２３が形成され、バッファ層２３の上にｎ型ＩｎＧａＡｓのチャネル層２４が形成され、チャネル層２４の上には障壁層２５が積層されている。障壁層２５は、ＤＭＴ構造では、ノンドープＡｌＧａＡｓ層によって形成されている。障壁層２５の上には、ドレイン電極２９及びソース電極２８と良好なオーミック接合を得るため、ｎ型ＧａＡｓからなるコンタクト層２６が形成されている。コンタクト層２６の上面には、ドレイン電極２９及びソース電極２８が形成されており、熱処理によってコンタクト層２６とオーミック接合されている。
【０００７】
ソース電極２８及びドレイン電極２９間においては、コンタクト層２６を選択的にリセスエッチングすることによって障壁層２５を露出させている。ゲート電極３０は、リセス２７内においてコンタクト層２６から露出した障壁層２５の上面に形成され、障壁層２５にショットキー接合している。また、ＤＭＴ２１の表面は、ＳｉＮ保護膜３１によって覆われる。
【０００８】
このようなＤＭＴ構造においては、ゲート電極３０に電圧を印加しない状態では、ｎ型のチャネル層２４に電子が蓄積されており、この状態でソース電極２８とドレイン電極２９間に電位差を与えると、キャリアである電子がソース電極２８からドレイン電極２９に移動しドレイン電流が流れる。
【０００９】
上記ＨＥＭＴ１においては、チャネル層４と障壁層５との接合面では、チャネル層４がノンドープ、障壁層５がｎ型の組合わせとなっており、コンタクト層６と障壁層５との接合面では、コンタクト層６がｎ型、障壁層５がノンドープの組合わせとなっており、いずれの接合面もアニソ型ヘテロ接合となっている。また、上記ＤＭＴ２１においては、チャネル層２４と障壁層２５との接合面では、チャネル層２４がｎ型、障壁層２５がノンドープとなっており、コンタクト層２６と障壁層２５との接合面では、コンタクト層２６がｎ型、障壁層２５がノンドープとなっており、いずれの接合面もアニソ型ヘテロ接合となっている。このように、従来のヘテロ接合ＦＥＴでは、チャネル層と障壁層の接合面、あるいは障壁層とコンタクト層の接合面のいずれか一方はアニソ型ヘテロ接合となっていた。
【００１０】
ここで、アニソ型ヘテロ接合とは、導電型の異なる半導体どうしの接合、あるいは電気伝導度の大幅に異なる材料どうしの接合のことである。例えば、ｎ型半導体とｐ型半導体の接合、ｎ型半導体とノンドープ半導体の接合、ｐ型半導体とノンドープ半導体の接合、あるいは高不純物濃度層（ｎ＋、ｐ＋）と低不純物濃度層（ｎ−、ｐ−）といったものである。なお、ヘテロ接合とは、電子親和力もしくはバンドギャップその他物性定数の異なる材料どうしの接合をいう。そして、アニソ型ヘテロ接合以外のヘテロ接合をイソ型ヘテロ接合という。
【００１１】
【発明が解決しようとする課題】
図３（ａ）（ｂ）は熱平衡状態におけるアニソ型ヘテロ接合近傍での伝導帯のエネルギーバンド構造を示す。図３（ａ）はｎ型ＧａＡｓ層３６（又は、ｎ型ＩｎＧａＡｓ）／ノンドープＡｌＧａＡｓ層３７からなるヘテロ接合面におけるエネルギー準位を表わしている。また、図３（ｂ）は、図３（ａ）のヘテロ接合とは上下の導電型を入れ替えてノンドープＧａＡｓ３８（又は、ノンドープＩｎＧａＡｓ）／ｎ型ＡｌＧａＡｓ層３９としたヘテロ接合面におけるエネルギー準位を表わしている。
【００１２】
障壁層と該障壁層に隣接する半導体層の間のヘテロ接合がアニソ型の導電型対になっていると、伝導帯の底がフェルミレベルＥＦの片側へ偏り、また空乏層の配分もノンドープ層側へ偏ってしまう。例えば、図３（ａ）に示す例、すなわちｎ型ＧａＡｓ層３６（又は、ｎ型ＩｎＧａＡｓ）／ノンドープＡｌＧａＡｓ層３７のアニソ型ヘテロ接合を考えた場合には、ノンドープ層が電子親和力の小さいＡｌＧａＡｓであるためヘテロ接合界面に形成される障壁（フェルミレベルＥＦより上方のエネルギー障壁）の高さＨＢが高くなり、ヘテロ接合の通過抵抗が増加する。また、図３（ｂ）のように、ｎ型ＡｌＧａＡｓ層３９／ノンドープＧａＡｓ層３８（又は、ノンドープＩｎＧａＡｓ）のようにノンドープ層が電子親和力の小さいＧａＡｓ（又は、ＩｎＧａＡｓ）であると、ｎ型ＡｌＧａＡｓ層３９の側に形成される空乏層幅ＷＶが大きくなり、この場合もヘテロ接合を横切る通過抵抗が増加する。
【００１３】
このため、従来構造のＨＥＭＴ１におけるコンタクト層６（ｎ型ＧａＡｓ）と障壁層５（ノンドープＡｌＧａＡｓ）の間のアニソ接合では、障壁層側の障壁高さが高くなる（図３（ａ）参照）。また、従来のＨＥＭＴ１における障壁層５（ｎ型ＡｌＧａＡｓ）とチャネル層４（ノンドープＩｎＧａＡｓ）の間のアニソ接合では、障壁層に生じる空乏層の幅が大きくなる（図３（ｂ）参照）とともにノンドープのチャネル層の抵抗も増加する。そのため、ソース、ドレイン領域からゲート電極直下のチャネル領域にいたる直列抵抗が増大する。
【００１４】
一方、従来のＤＭＴ２１においては、コンタクト層２６（ｎ型ＧａＡｓ）と障壁層２５（ノンドープＡｌＧａＡｓ）の間のアニソ接合でも、チャネル層２４（ｎ型ＩｎＧａＡｓ）と障壁層２５（ノンドープＡｌＧａＡｓ）の間のアニソ接合でも、障壁層２５がノンドープとなっているので、伝導帯のバンドギャップ差がほとんどフェルミレベル上方に配分されて障壁高さが高くなり（図３（ａ）参照）、そのためＨＥＭＴ構造以上に直列抵抗が増大する。
【００１５】
また、熱平衡状態で障壁層の高さが高いと、印加電圧を増減させたときの障壁高さの昇降量が大きくなるので、ある印加電圧値で突然ドレイン電流が増大するドレイン電流キンク（図６（ｂ）参照）等の現象が発生する問題があった。
【００１６】
本発明は上述の技術的問題点を解決するためになされたものであり、その目的とするところは、ヘテロ接合を有する電界効果型半導体装置において、オーミック電極を設けられたコンタクト層とチャネル層との間の半導体層を通過する直列抵抗を低減することにある。
【００１７】
本発明に係る電界効果型半導体装置は、チャネル層となるｎ型半導体層とコンタクト層となるｎ型半導体層との間に、該チャネル層及び該コンタクト層より電子親和力の小さい半導体層が形成され、前記コンタクト層を除去して設けられたリセスの両側において前記コンタクト層の上にそれぞれオーミック電極が設けられ、前記リセスの底に露出した前記電子親和力の小さい半導体層にショットキー電極が設けられた電界効果型半導体装置において、前記電子親和力の小さい半導体層はノンドープのＡｌＧａＡｓ層を２つのｎ型ＡｌＧａＡｓ層で挟んだ３層の積層構造になっており、前記ショットキー電極は前記電子親和力の小さい半導体層に埋め込まれることによって、その底面が前記ノンドープのＡｌＧａＡｓ層に接触しており、前記電子親和力の小さい半導体層のうち前記チャネル層と接するｎ型ＡｌＧａＡｓ層と前記チャネル層との関係及び前記コンタクト層と接するｎ型ＡｌＧａＡｓ層と前記コンタクト層との関係が、いずれもイソ型ヘテロ接合となったものである。
【００１８】
イソ型ヘテロ接合とは、アニソ型ヘテロ接合以外のヘテロ接合である。アニソ型ヘテロ接合とは、前記のように、導電型の異なる半導体どうしの接合、あるいは電気伝導度の大幅に異なる材料どうしの接合のことである。例えば、ｎ型半導体とｐ型半導体の接合、ｎ型半導体とノンドープ半導体の接合、ｐ型半導体とノンドープ半導体の接合、あるいは高不純物濃度層（ｎ＋、ｐ＋）と低不純物濃度層（ｎ−、ｐ−）といったものである。アニソ型ヘテロ接合の代表的な例を示すと、ｎ型半導体で電子親和力の小さな材料としては、ｎ−ＡｌＧａＡｓ／ｉ−ＧａＡｓ、ｎ−ＡｌＧａＡｓ／ｉ−ＩｎＧａＡｓ、ｎ−ＩｎＧａＰ／ｉ−ＧａＡｓ、ｎ−ＩｎＧａＰ／ｉ−ＩｎＧａＡｓ、ｎ−ＩｎＡｌＡｓ／ｉ−ｌｎＧａＡｓ、ｎ−ＧａＡｓ／ｉ−ＩｎＧａＡｓなどがある。また、ｎ型半導体で電子親和力の大きな材料としては、ｉ−ＡｌＧａＡｓ／ｎ−ＧａＡｓ、ｉ−ＡｌＧａＡｓ／ｎ−ＩｎＧａＡｓ、ｉ−ＩｎＧａＰ／ｎ−ＧａＡｓ、ｉ−ＩｎＧａＰ／ｎ−ＩｎＧａＡｓ、ｉ−ＩｎＡｌＡｓ／ｎ−ＩｎＧａＡｓ、ｉ−ＧａＡｓ／ｎ−ＩｎＧａＡｓなどがアニソ型ヘテロ接合である。
【００１９】
イソ型ヘテロ接合とは、アニソ型ヘテロ接合以外のヘテロ接合であるから、導電型が同じ半導体どうしの接合で、かつ電気伝導度が大きく異ならない材料どうしの接合のことである。また、イソ型ヘテロ接合の代表的な例としては、ｎ−ＡｌＧａＡｓ／ｎ−ＧａＡｓ、ｎ−ＡｌＧａＡｓ／ｎ−ＩｎＧａＡｓ、ｎ−ＩｎＧａＰ／ｎ−ＧａＡｓ，ｎ−ＩｎＧａＰ／ｎ−ＩｎＧａＡｓ，ｎ−ＩｎＡｌＡｓ／ｎ−ＩｎＧａＡｓ、ｎ−ＧａＡｓ／ｎ−ＩｎＧａＡｓ（いずれも電気伝導度は大きく異ならないものとする）などがある。また、ｎ型／ｎ＋型、ｎ型／ｎ−型、ｐ型／ｐ＋型、ｐ型／ｐ−型もイソ型ヘテロ接合となる。
【００２０】
本願発明の電界効果型半導体装置のように、チャネル層となるｎ型半導体層とコンタクト層となるｎ型半導体層との間に設けられた、チャネル層及びコンタクト層より電子親和力の小さい半導体層のうち、チャネル層と接するｎ型ＡｌＧａＡｓ層とチャネル層との関係及びコンタクト層と接するｎ型ＡｌＧａＡｓ層とコンタクト層との関係が、いずれも電子親和力の異なるイソ型ヘテロ接合であると、両ヘテロ接合面において伝導帯の底がフェルミレベルの上下に大きく偏らなくなるので、コンタクト層からゲート電極直下のチャネル層にいたるヘテロ接合部の通過抵抗を小さくできる。よって、障壁層の機能を損なうことなく、電界効果型半導体装置の直列抵抗成分を低減することができる。
【００２１】
特に、前記チャネル層と接するｎ型ＡｌＧａＡｓ層と前記チャネル層をいずれもｎ型高不純物濃度層とし、前記コンタクト層と接するｎ型ＡｌＧａＡｓ層と前記コンタクト層をいずれもｎ型高不純物濃度層とすれば、キャリア移動度を高くすることができ、高周波対応の電界効果型半導体装置を得ることができる。
【００２２】
また、本発明の電界効果型半導体装置においては、チャネル層としては例えばＩｎＧａＡｓを用いることができ、チャネル層とコンタクト層の間の半導体層にはチャネル層及びコンタクト層よりも電子親和力が小さい単一材料であるＡｌＧａＡｓを用いている。
【００２３】
さらに、イソ型ヘテロ接合における障壁高さおよび実効障壁厚は、接合を形成する材料双方の不純物濃度差と電子親和力差で一義的に決定されるので、前記チャネル層と前記半導体層の接合面における両材料の不純物濃度をいずれも１×１０１８ｃｍ−３以上とし、前記コンタクト層と前記半導体層の接合面における両材料の不純物濃度もいずれも１×１０１８ｃｍ−３以上とすることにより、全体の抵抗成分を低減することができる。
【００２４】
【発明の実施の形態】
（第１の実施形態）
図４は本発明の一実施形態によるヘテロ接合ＦＥＴ４１の構造を模式的に示す断面図である。このヘテロ接合ＦＥＴ４１にあっては、バッファ層４３、膜厚１０ｎｍのｎ型ＩｎＧａＡｓ（不純物濃度２×１０１８ｃｍ−３）からなるチャネル層４４、障壁層４５、膜厚５０ｎｍのｎ＋型ＧａＡｓ（不純物濃度５×１０１８ｃｍ−３）からなるコンタクト層４６が、ＭＢＥ、ＭＯＣＶＤ等を用いたエピタキシャル成長法により、この順序で半絶縁性ＧａＡｓ基板４２上に形成される。障壁層４５は、下から順次、膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層４５ａ（不純物濃度３×１０１８ｃｍ−３）、膜厚１０ｎｍのノンドープＡｌＧａＡｓ層４５ｂ、膜厚１０ｎｍのｎ型ＡｌＧａＡｓ層４５ｃ（不純物濃度３×１０１８ｃｍ−３）によって構成されている。
【００２５】
コンタクト層４６の上にはソース電極４８及びドレイン電極４９となるオーミック電極が形成されている。ソース、ドレイン電極４８、４９間において、コンタクト層４６はリセスエッチングによって除去されており、ゲート電極５０はリセス４７内でコンタクト層４６から露出しているｎ型ＡｌＧａＡｓ障壁層４５ｃの上に形成された後、熱拡散によってその底面がノンドープＡｌＧａＡｓ層４５ｂにショットキー接触させられる。この結果、ゲート電極５０の下端部がｎ型ＡｌＧａＡｓ層４５ｃ内に埋め込まれる。なお、ゲート電極５０をｎ型ＡｌＧａＡｓ障壁層４５ｃ内に埋め込む場合には、コンタクト層４６をリセスエッチングした後、再度異方性リセスエッチングによってｎ型ＡｌＧａＡｓ障壁層４５ｃを一部除去し、露出したノンドープＡｌＧａＡｓ層４５ｂの上にゲート電極５０を直接に形成するようにしてもよい。ヘテロ接合ＦＥＴ４１は、最終的にはＳｉＮ等の絶縁膜５１で保護される。
【００２６】
ここで、障壁層４５とコンタクト層４６の間のヘテロ接合は、ｎ型ＡｌＧａＡｓ／ｎ＋型ＧａＡｓのイソ型ヘテロ接合となっており、チャネル層４４と障壁層４５の間もｎ型ＩｎＧａＡｓ／ｎ型ＡｌＧａＡｓのイソ型ヘテロ接合となっている。
【００２７】
チャネル層材料と障壁層材料は、その間に電子親和力差が生じていればよく、上記組み合わせ以外にも同じ導電型のＩｎＧａＡｓ／ＩｎＧａＰなどの組み合わせによるイソ型ヘテロ接合でも有効である。また、チャネル層４４には、ｎ型ＩｎＧａＡｓの代わりにｎ型ＧａＡｓを用いてもよい。なお、チャネル層４４の下には、電子供給層として高不純物濃度層を設けてダブルドープ構造としてもよい。
【００２８】
障壁層４５内の積層構造は、多層イソ型ヘテロ構造でもよいが、本実施形態のＡ１ＧａＡｓのように単一材料（ホモ接合）からなる方が好ましい。
【００２９】
この実施形態にあっては、チャネル層４４とコンタクト層４６の問に該チャネル層４４およびコンタクト層４６と電子親和力の異なる障壁層４５が形成されており、チャネル層４４と障壁層４５との間の接合面はイソ型ヘテロ接合となっており、コンタクト層４６と障壁層４５との間の接合面もイソ型ヘテロ接合となっている。このように少なくともチャネル層４４と障壁層４５の間のヘテロ接合面、コンタクト層４６と障壁層４５の間のヘテロ接合面の両者がイソ型の伝導型接合となっている場合には、図５のエネルギーバンド構造に示すように（図５にはｎ型ＧａＡｓ／ｎ型ＡｌＧａＡｓの場合を示しているが、ｎ型ＩｎＧａＡｓ／ｎ型ＡｌＧａＡｓの場合も同様である）、当該ヘテロ接合領域において伝導帯の底がフェルミレベルの上下にほぼ均等に配分される結果、障壁層４５の上層と下層における電子に対する障壁高さＨＢと空乏層幅（実効障壁厚）ＷＶが小さくなり、障壁層４５の機能を損なうことなく、コンタクト層４６からゲート電極５０直下のチャネル層４４にいたるヘテロ接合部の通過抵抗、すなわちヘテロ接合ＦＥＴ４１の直列抵抗成分を低減できる。
【００３０】
このようなイソ型ヘテロ接合における障壁高さＨＢおよび実効障壁厚ＷＶは、接合を形成する材料双方の不純物濃度差と電子親和力差で一義的に決定されるので、全体の抵抗成分を低減するためにも、チャネル層４４、障壁層４５及びコンタクト層４６の不純物濃度はいずれも１×１０１８ｃｍ−３以上が好ましい。
【００３１】
図６（ａ）は図４に示したような構造を有する本発明の実施例における電流電圧特性を示す図であり、図６（ｂ）は図２に示したような構造を有する従来のＤＭＴにおける電流電圧特性を示す図である。いずれもドレイン電圧に対するドレイン電流の変化を示している。従来例による図６（ｂ）の電流電圧特性ではドレイン電流キンクが見られるが、本発明の実施例による図６（ａ）の電流電圧特性ではキンクが見られず、高い電流値の得られることがわかる。
【００３２】
【発明の効果】
本発明によれば、チャネル層とその上の半導体層との間のヘテロ接合部分における通過抵抗を低減でき、またコンタクト層とその下の半導体層との間のヘテロ接合部分における通過抵抗も低減できるので、低い直列抵抗を持つ電界効果型半導体装置を実現できる。また、熱平衡状態におけるショットキー障壁高さを低くすることができるので、印加電圧に依存した電流増減（ドレイン電流キンク）現象などが抑制される。よって、素子特性の最大ドレイン電流、相互コンダクタンスが向上し、オン抵抗の低減した素子を製作することができる。
【図面の簡単な説明】
【図１】従来のＨＥＭＴの構造を模式的に示す断面図である。
【図２】従来のＤＭＴの構造を模式的に示す断面図である。
【図３】（ａ）（ｂ）は熱平衡状態におけるアニソ型ヘテロ接合近傍での伝導帯のエネルギーバンド構造を示す図である。
【図４】本発明の一実施形態によるヘテロ接合ＦＥＴを模式的に示す断面図である。
【図５】（ａ）（ｂ）は熱平衡状態における障壁層とコンタクト層の間での伝導帯のエネルギーバンド構造を示す図である。
【図６】（ａ）は本発明の実施例によるＨＥＭＴの電流電圧特性を示す図、（ｂ）は従来例のＤＭＴの電流電圧特性を示す図である。
【符号の説明】
４２  半絶縁性ＧａＡｓ基板
４４  チャネル層
４５  障壁層
４６  コンタクト層
４８  ソース電極
４９  ドレイン電極
５０  ゲート電極
【図１】
0003707766.tif 000002
【図２】
0003707766.tif 000003
【図３】
0003707766.tif 000004
【図４】
0003707766.tif 000005
【図５】
0003707766.tif 000006
【図６】
0003707766.tif 000007