(57)【特許請求の範囲】
【請求項１】
第１のキャパシタ、
該第１のキャパシタに直列に接続された強誘電体キャパシタである第２のキャパシタ、
出力端子、
該出力端子を接地する第３のキャパシタ、
電源電圧供給端子、
前記第１のキャパシタ及び第２のキャパシタの接続ノードと前記電源電圧供給端子とを接続する第１のスイッチ、及び
前記接続ノードと前記出力端子とを接続する第２のスイッチを備え、
第１の期間において、前記第１のスイッチ及び前記第２のスイッチがオフ状態にされた状態で、前記第１のキャパシタの前記接続ノードに対向する第１の端子が接地されると共に前記第２のキャパシタの前記接続ノードに対向する第２の端子に電源電圧が供給され、
前記第１の期間に続く第２の期間において、前記第１の端子に電源電圧が供給され、且つ前記第２のスイッチがオン状態にされ、
前記第２の期間に続く第３の期間において、前記第１のスイッチがオン状態にされ、前記第２のスイッチがオフ状態にされ、且つ前記第２の端子が接地され、
前記第３の期間に続く第４の期間において、前記第２の端子に電源電圧が供給され、
前記第１の期間から前記第４の期間までが繰り返される、電圧発生回路。
【請求項２】
前記第１のスイッチ及び前記第２のスイッチの各々がｐチャネル型ＭＩＳＦＥＴにより構成され、
前記第１のスイッチ及び前記第２のスイッチを構成する前記ｐチャネルＭＩＳＦＥＴの基板が前記電源電圧供給端子に接続されている請求項１に記載の電圧発生回路。
【請求項３】
第１のキャパシタ、
該第１のキャパシタに直列に接続された強誘電体キャパシタである第２のキャパシタ、
出力端子、
該出力端子を接地する第３のキャパシタ、
電源電圧供給端子、
前記第１のキャパシタ及び第２のキャパシタの接続ノードと前記電源電圧供給端子とを接続する第１のスイッチ、及び
前記接続ノードと前記出力端子とを接続する第２のスイッチを備えている電圧発生回路の駆動方法であって、
前記第１のキャパシタの前記接続ノードに対向する第１の端子を接地し、前記第２のキャパシタの前記接続ノードに対向する第２の端子に電源電圧を供給し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする第１の期間と、
該第１の期間の後に、前記第１の端子に電源電圧を供給し、且つ前記第２のスイッチをオン状態にする第２の期間と、
該第２の期間の後に、前記第１のスイッチをオン状態にし、前記第２のスイッチをオフ状態にし、且つ前記第２の端子を接地する第３の期間と、
該第３の期間の後に、前記第２の端子に電源電圧を供給する第４の期間とを含み、
前記第１の期間から前記第４の期間までを繰り返す電圧発生回路の駆動方法。
【請求項４】
請求項１に記載の電圧発生回路を２つ備え、
一方の前記電圧発生回路の出力端子が、他方の前記電圧発生回路の電源電圧供給端子に接続されている電圧発生回路。
【請求項５】
請求項１に記載の電圧発生回路と、
前記第１のスイッチ及び前記第２のスイッチをオフ状態にし、前記第１の端子を接地し、且つ前記第２の端子に電源電圧を供給した後に、前記第１の端子に電源電圧を供給し、且つ第２のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオン、オフ状態にし、且つ前記第２の端子を接地し、さらにその後に前記第２の端子に電源電圧を供給する駆動信号を前記電圧発生回路に供給する制御部と、
前記出力端子の出力電圧を検知する電圧検知部とを備え、
前記電圧検知部が、検知した前記出力電圧に応じた制御信号を前記制御部に出力し、
前記制御部が、前記制御信号に応じて前記駆動信号を出力又は停止する電圧発生装置。
【請求項６】
前記電圧検知部が、
前記出力電圧が第１の値以下の場合、前記駆動信号を出力させる許可信号を前記制御部に出力し、
前記出力電圧が第２の値以上になるまで前記許可信号の出力を維持し、
前記出力電圧が前記第２の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御部に出力し、
前記出力電圧が前記第１の値以下になるまで前記停止信号の出力を維持する請求項５に記載の電圧発生装置。
【請求項７】
請求項１に記載の電圧発生回路と、該電圧発生回路に駆動信号を供給する制御部と、該制御部に制御信号を供給する電圧検知部とを備えた電圧発生装置の駆動方法であって、
前記電圧検知部が、前記電圧発生回路の前記出力端子の出力電圧を検知する検知ステップと、
前記電圧検知部が、前記出力電圧が第１の値以下の場合、前記駆動信号を出力させる許可信号を前記制御部に出力し、前記出力電圧が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、
前記制御部が、前記許可信号を受信した場合、前記電圧発生回路に前記駆動信号を出力する駆動ステップと、
前記電圧検知部が、前記出力電圧が前記第２の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御部に出力し、前記出力電圧が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、
前記制御部が、前記停止信号を受信した場合、前記電圧発生回路への前記駆動信号の出力を停止する停止ステップとを含む電圧発生装置の駆動方法。
【請求項８】
請求項１に記載の電圧発生回路と、
前記第１のスイッチ及び前記第２のスイッチをオフ状態にし、前記第１の端子を接地し、且つ前記第２の端子に電源電圧を供給した後に、前記第１の端子に電源電圧を供給し、且つ第２のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオン、オフ状態にし、且つ前記第２の端子を接地し、さらにその後に前記第２の端子に電源電圧を供給する駆動信号を前記電圧発生回路に供給する制御部と、
前記出力端子の出力電圧を検知する電圧検知部とを備え、
前記電圧検知部が、検知した前記出力電圧が所定値以下の場合に所定の信号を出力し、
前記制御部が、前記第１の端子及び前記第２の端子に電源電圧を供給し、且つ前記第１のスイッチをオン状態にする電圧及び前記第２のスイッチをオフ状態にする電圧を供給する駆動信号を出力している状態で、前記所定の信号を入力された場合、前記第１の端子を接地し、前記第２の端子に電源電圧を供給し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする電圧を供給する駆動信号を出力する電圧発生装置。
【請求項９】
請求項１に記載の第１の電圧発生回路と、
第４のキャパシタ、該第４のキャパシタに直列に接続された強誘電体キャパシタである第５のキャパシタ、前記出力端子を接地する第６のキャパシタ、前記第４のキャパシタ及び第５のキャパシタの第２の接続ノードと前記電源電圧供給端子とを接続する第３のスイッチ、及び前記第２の接続ノードと前記出力端子とを接続する第４のスイッチを備えて構成された第２の電圧発生回路と、
前記第１のスイッチ及び前記第２のスイッチをオフ状態にし、前記第１の端子を接地し、且つ前記第２の端子に電源電圧を供給した後に、前記第１の端子に電源電圧を供給し、且つ第２のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオン、オフ状態にし、且つ前記第２の端子を接地し、さらにその後に前記第２の端子に電源電圧を供給する第１の駆動信号を前記第１の電圧発生回路に供給する第１の制御部と、
前記第３のスイッチ及び前記第４のスイッチをオフ状態にし、前記第４のキャパシタの前記第２の接続ノードに対向する第３の端子を接地し、且つ前記第５のキャパシタの前記第２の接続ノードに対向する第４の端子に電源電圧を供給した後に、前記第３の端子に電源電圧を供給し、且つ第４のスイッチをオン状態にし、その後に前記第３のスイッチ及び前記第４のスイッチをそれぞれオン、オフ状態にし、且つ前記第４の端子を接地し、さらにその後に前記第４の端子に電源電圧を供給する第２の駆動信号を前記第２の電圧発生回路に供給する第２の制御部と、
前記出力端子の出力電圧を検知する電圧検知部とを備え、
前記第１の駆動信号の出力タイミングと前記第２の駆動信号の出力タイミングとが半周期ずれており、
前記電圧検知部が、検知した前記出力電圧に応じた制御信号を前記第１の制御部及び第２の制御部に出力し、
前記第１の制御部が、前記制御信号に応じて前記第１の駆動信号を出力又は停止し、
前記第２の制御部が、前記制御信号に応じて前記第２の駆動信号を出力又は停止する電圧発生装置。
【請求項１０】
前記電圧検知部が、
前記出力電圧が第１の値以下の場合、前記第１の駆動信号及び前記第２の駆動信号を出力させる許可信号を前記第１の制御部及び前記第２の制御部に出力し、
前記出力電圧が第２の値以上になるまで前記許可信号の出力を維持し、
前記出力電圧が前記第２の値以上の場合、前記第１の駆動信号及び前記第２の駆動信号の出力を停止させる停止信号を前記第１の制御部及び前記第２の制御部に出力し、
前記出力電圧が前記第１の値以下になるまで前記停止信号の出力を維持する請求項９に記載の電圧発生装置。
【請求項１１】
請求項１に記載の第１の電圧発生回路と、
第４のキャパシタ、該第４のキャパシタに直列に接続された強誘電体キャパシタである第５のキャパシタ、前記出力端子を接地する第６のキャパシタ、前記第４のキャパシタ及び第５のキャパシタの第２の接続ノードと前記電源電圧供給端子とを接続する第３のスイッチ、及び前記第２の接続ノードと前記出力端子とを接続する第４のスイッチを備えて構成された第２の電圧発生回路と、
前記第１のスイッチ及び前記第２のスイッチをオフ状態にし、前記第１の端子を接地し、且つ前記第２の端子に電源電圧を供給した後に、前記第１の端子に電源電圧を供給し、且つ第２のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオン、オフ状態にし、且つ前記第２の端子を接地し、さらにその後に前記第２の端子に電源電圧を供給する第１の駆動信号を前記第１の電圧発生回路に供給する第１の制御部と、
前記第３のスイッチ及び前記第４のスイッチをオフ状態にし、前記第４のキャパシタの前記第２の接続ノードに対向する第３の端子を接地し、且つ前記第５のキャパシタの前記第２の接続ノードに対向する第４の端子に電源電圧を供給した後に、前記第３の端子に電源電圧を供給し、且つ第４のスイッチをオン状態にし、その後に前記第３のスイッチ及び前記第４のスイッチをそれぞれオン、オフ状態にし、且つ前記第４の端子を接地し、さらにその後に前記第４の端子に電源電圧を供給する第２の駆動信号を前記第２の電圧発生回路に供給する第２の制御部と、
前記出力端子の出力電圧を検知する電圧検知部とを備えている電圧発生装置の駆動方法であって、
前記電圧検知部が、前記出力端子の出力電圧を検知する検知ステップと、
前記電圧検知部が、検知した前記出力電圧が第１の値以下の場合、前記第１の駆動信号及び第２の駆動信号を出力させる許可信号を前記第１の制御部及び第２の制御部に出力し、前記出力電圧が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、
前記電圧検知部が、前記出力電圧が前記第２の値以上の場合、前記第１の駆動信号及び第２の駆動信号の出力を停止させる停止信号を前記第１の制御部及び第２の制御部に出力し、前記出力電圧が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、
前記第１の制御部が、前記許可信号を受信した場合、前記第１の電圧発生回路に前記第１の駆動信号を出力する第１の駆動ステップと、
前記第１の制御部が、前記停止信号を受信した場合、前記第１の電圧発生回路への前記第１の駆動信号の出力を停止する第１の停止ステップと、
前記第２の制御部が、前記許可信号を受信した場合、前記第１の駆動信号の出力タイミングと半周期ずれたタイミングで、前記第２の電圧発生回路に前記第２の駆動信号を出力する第２の駆動ステップと、
前記第２の制御部が、前記停止信号を受信した場合、前記第２の電圧発生回路への前記第２の駆動信号の出力を停止する第２の停止ステップとを含む電圧発生装置の駆動方法。
【請求項１２】
請求項１に記載の電圧発生回路を備えた電圧発生装置、
第１のパストランジスタ、及び
前記電圧発生装置の出力端子を前記第１のパストランジスタの第１のゲートに接続する第５のスイッチを備え、
前記第５のスイッチがオン状態になることによって、前記電圧発生装置の前記出力端子から前記第１のゲートに電圧が供給され、前記第１のパストランジスタがオン状態となって入力信号を出力信号として出力する半導体装置。
【請求項１３】
前記第１のパストランジスタへの入力信号を供給するロジック回路、又は
前記第１のパストランジスタからの出力信号を伝送する配線をさらに備えている請求項１２に記載の半導体装置。
【請求項１４】
第２のパストランジスタ、
前記第１のパストランジスタの前記第１のゲートと前記第２のパストランジスタの第２のゲートとの間に接続されるインバータとを備え、
前記第１のパストランジスタの出力端子と前記第２のパストランジスタの出力端子とが接続され、
前記インバータが、前記第１のゲートに供給される電圧を反転させて、前記第２のゲートに供給し、
前記第５のスイッチのオン状態又はオフ状態に応じて、前記第１のパストランジスタへの入力信号又は前記第２のパストランジスタへの入力信号の何れかを出力信号として出力する請求項１２に記載の半導体装置。
【請求項１５】
メモリセルと、
第６のスイッチと、
該第６のスイッチを介して前記メモリセルのワード線に接続された、請求項１に記載の電圧発生回路を備えた電圧発生装置とを備え、
前記メモリセルの読み出し時に、前記第６のスイッチがオン状態になる半導体装置。
【請求項１６】
前記メモリセルが第３のパストランジスタと第７のキャパシタとによって構成される請求項１５に記載の半導体装置。
【請求項１７】
請求項１に記載の電圧発生回路を備えた電圧発生装置、
ＭＩＳトランジスタによって構成されるロジック回路、
該ロジック回路と所定の電圧とを接続する、前記ＭＩＳトランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のｎチャネル型ＭＩＳＦＥＴ、及び
該高しきい値のｎチャネル型ＭＩＳＦＥＴのゲートと前記電圧発生装置とを接続する第７のスイッチを備え、
該第７のスイッチが、前記ロジック回路の動作時にオン状態になり、前記ロジック回路の待機時にオフ状態になる半導体装置。
【請求項１８】
請求項１に記載の電圧発生回路を備えた電圧発生装置、
ＭＩＳトランジスタによって構成されるロジック回路、
該ロジック回路と所定の電圧とを接続する、前記ＭＩＳトランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のｐチャネル型ＭＩＳＦＥＴ、及び
該高しきい値のｐチャネル型ＭＩＳＦＥＴのゲートと前記電圧発生装置とを接続する第８のスイッチを備え、
該第８のスイッチが、前記ロジック回路の待機時にオン状態になり、前記ロジック回路の動作時にオフ状態になる半導体装置。
【請求項１９】
請求項１に記載の電圧発生回路を備えた電圧発生装置、
ＭＩＳトランジスタによって構成されるロジック回路、
該ロジック回路と所定の電圧とを接続する、前記ＭＩＳトランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のｎチャネル型ＭＩＳＦＥＴ、及び
該高しきい値のｎチャネル型ＭＩＳＦＥＴのゲートと前記電圧発生装置とを接続する第７のスイッチを備えている半導体装置を駆動する方法であって、
前記ロジック回路の動作時に、前記第７のスイッチをオン状態にし、前記高しきい値のｎチャネル型ＭＩＳＦＥＴのゲートに前記電圧発生装置から高電圧を供給する動作ステップと、
前記ロジック回路の待機時に、前記第７のスイッチをオフ状態にし、前記高しきい値のｎチャネル型ＭＩＳＦＥＴのゲートにしきい電圧よりも低い電圧を供給する待機ステップとを含む半導体装置の駆動方法。
【請求項２０】
請求項１に記載の電圧発生回路を備えた電圧発生装置、
ＭＩＳトランジスタによって構成されるロジック回路、
該ロジック回路と所定の電圧とを接続する、前記ＭＩＳトランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のｐチャネル型ＭＩＳＦＥＴ、及び
該高しきい値のｐチャネル型ＭＩＳＦＥＴのゲートと前記電圧発生装置とを接続する第８のスイッチを備えている半導体装置を駆動する方法であって、
前記ロジック回路の待機時に、前記第８のスイッチをオン状態にし、前記高しきい値のｐチャネル型ＭＩＳＦＥＴのゲートに前記電圧発生装置から高電圧を供給する待機ステップと、
前記ロジック回路の動作時に、前記第８のスイッチをオフ状態にし、前記高しきい値のｐチャネル型ＭＩＳＦＥＴのゲートにしきい値電圧よりも低い電圧を供給する動作ステップとを含む半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される電圧を昇圧する機能を有する電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法に関する。
【背景技術】
【０００２】
近年、多数のＭＩＳトランジスタを集積して構成されるＬＳＩの微細化が進んでいる。ＭＩＳトランジスタでは、スケーリング則にほぼ従って微細化が進展しており、それに伴ってゲート酸化膜が極薄になってきている。そのため、ゲート酸化膜を通過するリーク電流の増加や信頼性低下を防止するために、電源電圧の低電圧化が要求されている。例えば、最小ゲート長が０．１３μｍのルールでは、ゲート酸化膜の厚みは１．５〜１．９ｎｍと薄く、電源電圧は１．２〜１．５Ｖと低い。ＭＩＳトランジスタのゲートの電位とソースの電位が等しい場合、ドレインの電位がソースの電位よりもしきい値分だけ低下して、しきい値ロスが発生する。これによって、信号の論理振幅が小さくなり、信頼性の低下を招くおそれがある。
【０００３】
このような信頼性の低下を抑制するために、昇圧電圧を供給する手段を用いることが有効である。昇圧手段を用いて、ＭＩＳトランジスタのゲートに電源電圧よりも高い電圧を供給することによって、しきい値ロスを防ぐことが可能である。しかし、１つのシステムへの電力供給は、単一電源で済ませることが望ましく、独立する複数種類の電源を用意するのは非効率的である。この問題を解決する従来技術として、電源電圧から昇圧電圧を生成するブートストラップ回路がある。
【０００４】
第１４図は、従来のブートストラップ回路の構成を示す電気回路図である。第１４図に示したブートストラップ回路は、入力端子１１０から入力信号Ｖinを印加されるゲートを有するｎチャネル型ＭＩＳＦＥＴである第１のＭＩＳトランジスタ１０１と、電源電圧Ｖddを供給する電源ラインＮ１０１と第１のＭＩＳトランジスタ１０１のドレインとの間に接続されたｎチャネル型ＭＩＳＦＥＴである第２のＭＩＳトランジスタ１０２とを備え、第１のＭＩＳトランジスタ１０１と第２のＭＩＳトランジスタ１０２との接続部であるノードＮ１０２（第１ＭＩＳトランジスタ１０１のドレインと第２のＭＩＳトランジスタのソースとに接続されるノード）が出力電圧Ｖoutを出力するための出力端子１１１に接続されている。そして、第２のＭＩＳトランジスタ１０２のゲートと電源ラインＮ１０１との間に、ゲートに電源電圧Ｖddが印加されるｎチャネル型ＭＩＳＦＥＴである第３のＭＩＳトランジスタ１０３を備えるとともに、第２のＭＩＳトランジスタ１０２のゲート及び第３のＭＩＳトランジスタ１０３のソースの接続部であるノードＮ１０３とノードＮ１０２との間にブートストラップ用のキャパシタ１０４を備えている。また、出力端子１１１と接地との間には、負荷キャパシタ１０５が接続されている。このように、第２のＭＩＳトランジスタ１０２のゲートが高電圧でフローティングとなるように、キャパシタ１０４及び第３のＭＩＳトランジスタ１０３を設けることによって、第２のＭＩＳトランジスタ１０２のゲート電圧を電源電圧以上に上昇させることが可能である。そして、以下に説明するように、ノードＮ１０２の電圧、即ち出力端子１１１から出力される出力電圧Ｖoutを電源電圧Ｖddに保持することが可能になる。
【０００５】
第１５図は、入力電圧Ｖin、出力電圧Ｖout、接続ノードＮ１０３の電圧Ｖbtの時間変化を示す図である。入力電圧Ｖinが５Ｖのとき、第１のＭＩＳトランジスタ１０１はオン状態であるので、出力電圧Ｖoutは０Ｖとなる。このとき、接続ノードＮ１０３の電圧Ｖbtは、電源電圧Ｖddから第３のＭＩＳトランジスタ１０３のしきい値Ｖt3分だけ低下した値（Ｖdd−Ｖt3）である。つぎに、入力電圧Ｖinを５Ｖから０Ｖに変化させると、第１のＭＩＳトランジスタ１０１がオフ状態に移行するため、出力電圧Ｖoutが上昇する。出力電圧Ｖoutの上昇に伴い、キャパシタ１０４により接続ノードＮ１０３の電圧Ｖbtも上昇する。そして、電圧Ｖbtが（Ｖdd−Ｖt3）以上に上昇すると、第３のＭＩＳトランジスタ１０３はオフ状態となり、第２のＭＩＳトランジスタ１０２のゲートはフローティングとなる。最終的に、接続ノードＮ１０３の電圧Ｖbtは（２Ｖdd−Ｖt3）まで上昇する。そして、第２のＭＩＳトランジスタ１０２のゲートに十分高い電圧が印加されるため、出力電圧Ｖoutはしきい値ロスなしに電源電圧Ｖdd（＝５Ｖ）まで上昇する。
【０００６】
しかし、上記した従来のブートストラップ回路においては、キャパシタ１０４の電荷がリークによって減少するために、長時間の間、接続ノードＮ１０３の電圧を電源電圧以上の昇圧状態に保持することが困難であるという問題がある。さらに、接続ノードＮ１０３の電圧Ｖbtの上昇中に電圧Ｖbtがフローティングになると、第２及び第３のＭＩＳトランジスタ１０２、１０３の各部に存在する寄生容量や寄生抵抗の影響により、電圧Ｖbtが不安定になるという問題がある。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明の目的は、上記した従来の昇圧回路とは異なる昇圧機構を利用することにより、昇圧状態を長時間安定に保持することが可能な電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法を提供することにある。
【０００８】
上記目的を達成する第１の本発明に係る電圧発生回路は、第１のキャパシタ、該第１のキャパシタに直列に接続された強誘電体キャパシタである第２のキャパシタ、出力端子、該出力端子を接地する第３のキャパシタ、電源電圧供給端子、前記第１のキャパシタ及び第２のキャパシタの接続ノードと前記電源電圧供給端子とを接続する第１のスイッチ、及び前記接続ノードと前記出力端子とを接続する第２のスイッチを備え、第１の期間において、前記第１のスイッチ及び前記第２のスイッチがオフ状態にされた状態で、前記第１のキャパシタの前記接続ノードに対向する第１の端子が接地されると共に前記第２のキャパシタの前記接続ノードに対向する第２の端子に電源電圧が供給され、前記第１の期間に続く第２の期間において、前記第１の端子に電源電圧が供給され、且つ前記第２のスイッチがオン状態にされ、前記第２の期間に続く第３の期間において、前記第１のスイッチがオン状態にされ、前記第２のスイッチがオフ状態にされ、且つ前記第２の端子が接地され、前記第３の期間に続く第４の期間において、前記第２の端子に電源電圧が供給され、前記第１の期間から前記第４の期間までが繰り返される。
【０００９】
上記目的を達成する第１の本発明に係る電圧発生回路の駆動方法は、上記した第１の本発明に係る電圧発生回路において、前記第１の端子を接地し、前記第２の端子に電源電圧を供給し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする第１の期間と、該第１の期間の後に、前記第１の端子に電源電圧を供給し、且つ前記第２のスイッチをオン状態にする第２の期間と、該第２の期間の後に、前記第１のスイッチをオン状態にし、前記第２のスイッチをオフ状態にし、且つ前記第２の端子を接地する第３の期間と、該第３の期間の後に、前記第２の端子に電源電圧を供給する第４の期間とを含み、前記第１の期間から前記第４の期間までを繰り返す。
【００１０】
上記目的を達成する第１の本発明に係る電圧発生装置は、上記した第１の本発明に係る電圧発生回路と、前記第１のスイッチ及び前記第２のスイッチをオフ状態にし、前記第１の端子を接地し、且つ前記第２の端子に電源電圧を供給した後に、前記第１の端子に電源電圧を供給し、且つ第２のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオン、オフ状態にし、且つ前記第２の端子を接地し、さらにその後に前記第２の端子に電源電圧を供給する駆動信号を前記電圧発生回路に供給する制御部と、前記出力端子の出力電圧を検知する電圧検知部とを備え、前記電圧検知部が、検知した前記出力電圧に応じた制御信号を前記制御部に出力し、前記制御部が、前記制御信号に応じて前記駆動信号を出力又は停止する。
【００１１】
上記目的を達成する第１の本発明に係る電圧発生装置の駆動方法は、上記した第１の本発明に係る電圧発生回路と、該電圧発生回路に駆動信号を供給する制御部と、該制御部に制御信号を供給する電圧検知部とを備えた電圧発生装置の駆動方法であって、前記電圧検知部が、前記電圧発生回路の前記出力端子の出力電圧を検知する検知ステップと、前記電圧検知部が、前記出力電圧が第１の値以下の場合、前記駆動信号を出力させる許可信号を前記制御部に出力し、前記出力電圧が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、前記制御部が、前記許可信号を受信した場合、前記電圧発生回路に前記駆動信号を出力する駆動ステップと、前記電圧検知部が、前記出力電圧が前記第２の値以上の場合、前記駆動信号の出力を停止させる停止信号を前記制御部に出力し、前記出力電圧が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、前記制御部が、前記停止信号を受信した場合、前記電圧発生回路への前記駆動信号の出力を停止する停止ステップとを含む。
【００１２】
上記目的を達成する第２の本発明に係る電圧発生装置は、上記した第１の本発明に係る電圧発生回路と、前記第１のスイッチ及び前記第２のスイッチをオフ状態にし、前記第１の端子を接地し、且つ前記第２の端子に電源電圧を供給した後に、前記第１の端子に電源電圧を供給し、且つ第２のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオン、オフ状態にし、且つ前記第２の端子を接地し、さらにその後に前記第２の端子に電源電圧を供給する駆動信号を前記電圧発生回路に供給する制御部と、前記出力端子の出力電圧を検知する電圧検知部とを備え、前記電圧検知部が、検知した前記出力電圧が所定値以下の場合に所定の信号を出力し、前記制御部が、前記第１の端子及び前記第２の端子に電源電圧を供給し、且つ前記第１のスイッチをオン状態にする電圧及び前記第２のスイッチをオフ状態にする電圧を供給する駆動信号を出力している状態で、前記所定の信号を入力された場合、前記第１の端子を接地し、前記第２の端子に電源電圧を供給し、且つ前記第１のスイッチ及び前記第２のスイッチをオフ状態にする電圧を供給する駆動信号を出力する。
【００１３】
上記目的を達成する第３の本発明に係る電圧発生装置は、上記した第１の本発明に係る電圧発生回路と、第４のキャパシタ、該第４のキャパシタに直列に接続された強誘電体キャパシタである第５のキャパシタ、前記出力端子を接地する第６のキャパシタ、前記第４のキャパシタ及び第５のキャパシタの第２の接続ノードと前記電源電圧供給端子とを接続する第３のスイッチ、及び前記第２の接続ノードと前記出力端子とを接続する第４のスイッチを備えて構成された第２の電圧発生回路と、前記第１のスイッチ及び前記第２のスイッチをオフ状態にし、前記第１の端子を接地し、且つ前記第２の端子に電源電圧を供給した後に、前記第１の端子に電源電圧を供給し、且つ第２のスイッチをオン状態にし、その後に前記第１のスイッチ及び前記第２のスイッチをそれぞれオン、オフ状態にし、且つ前記第２の端子を接地し、さらにその後に前記第２の端子に電源電圧を供給する第１の駆動信号を前記第１の電圧発生回路に供給する第１の制御部と、前記第３のスイッチ及び前記第４のスイッチをオフ状態にし、前記第４のキャパシタの前記第２の接続ノードに対向する第３の端子を接地し、且つ前記第５のキャパシタの前記第２の接続ノードに対向する第４の端子に電源電圧を供給した後に、前記第３の端子に電源電圧を供給し、且つ第４のスイッチをオン状態にし、その後に前記第３のスイッチ及び前記第４のスイッチをそれぞれオン、オフ状態にし、且つ前記第４の端子を接地し、さらにその後に前記第４の端子に電源電圧を供給する第２の駆動信号を前記第２の電圧発生回路に供給する第２の制御部と、前記出力端子の出力電圧を検知する電圧検知部とを備え、前記第１の駆動信号の出力タイミングと前記第２の駆動信号の出力タイミングとが半周期ずれており、前記電圧検知部が、検知した前記出力電圧に応じた制御信号を前記第１の制御部及び第２の制御部に出力し、前記第１の制御部が、前記制御信号に応じて前記第１の駆動信号を出力又は停止し、前記第２の制御部が、前記制御信号に応じて前記第２の駆動信号を出力又は停止する。
【００１４】
上記目的を達成する第２の本発明に係る電圧発生装置の駆動方法は、上記した第３の本発明に係る電圧発生装置の駆動方法であって、前記電圧検知部が、前記出力端子の出力電圧を検知する検知ステップと、前記電圧検知部が、検知した前記出力電圧が第１の値以下の場合、前記第１の駆動信号及び第２の駆動信号を出力させる許可信号を前記第１の制御部及び第２の制御部に出力し、前記出力電圧が第２の値以上になるまで前記許可信号の出力を維持する許可ステップと、前記電圧検知部が、前記出力電圧が前記第２の値以上の場合、前記第１の駆動信号及び第２の駆動信号の出力を停止させる停止信号を前記第１の制御部及び第２の制御部に出力し、前記出力電圧が前記第１の値以下になるまで前記停止信号の出力を維持する禁止ステップと、前記第１の制御部が、前記許可信号を受信した場合、前記第１の電圧発生回路に前記第１の駆動信号を出力する第１の駆動ステップと、前記第１の制御部が、前記停止信号を受信した場合、前記第１の電圧発生回路への前記第１の駆動信号の出力を停止する第１の停止ステップと、前記第２の制御部が、前記許可信号を受信した場合、前記第１の駆動信号の出力タイミングと半周期ずれたタイミングで、前記第２の電圧発生回路に前記第２の駆動信号を出力する第２の駆動ステップと、前記第２の制御部が、前記停止信号を受信した場合、前記第２の電圧発生回路への前記第２の駆動信号の出力を停止する第２の停止ステップとを含む。
【００１５】
上記目的を達成する第１の本発明に係る半導体装置は、上記した第１の本発明に係る電圧発生回路を備えた電圧発生装置、第１のパストランジスタ、及び前記電圧発生装置の出力端子を前記第１のパストランジスタの第１のゲートに接続する第５のスイッチを備え、前記第５のスイッチがオン状態になることによって、前記電圧発生装置の前記出力端子から前記第１のゲートに電圧が供給され、前記第１のパストランジスタがオン状態となって入力信号を出力信号として出力する。
【００１６】
上記目的を達成する第２の本発明に係る半導体装置は、メモリセルと、第６のスイッチと、該第６のスイッチを介して前記メモリセルのワード線に接続された、上記した第１の本発明に係る電圧発生回路を備えた電圧発生装置とを備え、前記メモリセルの読み出し時に、前記第６のスイッチがオン状態になる。
【００１７】
上記目的を達成する第３の本発明に係る半導体装置は、上記した第１の本発明に係る電圧発生回路を備えた電圧発生装置、ＭＩＳトランジスタによって構成されるロジック回路、該ロジック回路と所定の電圧とを接続する、前記ＭＩＳトランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のｎチャネル型ＭＩＳＦＥＴ、及び該高しきい値のｎチャネル型ＭＩＳＦＥＴのゲートと前記電圧発生装置とを接続する第７のスイッチを備え、該第７のスイッチが、前記ロジック回路の動作時にオン状態になり、前記ロジック回路の待機時にオフ状態になる。
【００１８】
上記目的を達成する第４の本発明に係る半導体装置は、上記した第１の本発明に係る電圧発生回路を備えた電圧発生装置、ＭＩＳトランジスタによって構成されるロジック回路、該ロジック回路と所定の電圧とを接続する、前記ＭＩＳトランジスタのしきい値電圧よりも大きいしきい値電圧を有する高しきい値のｐチャネル型ＭＩＳＦＥＴ、及び該高しきい値のｐチャネル型ＭＩＳＦＥＴのゲートと前記電圧発生装置とを接続する第８のスイッチを備え、該第８のスイッチが、前記ロジック回路の待機時にオン状態になり、前記ロジック回路の動作時にオフ状態になる。
【００１９】
上記目的を達成する第１の本発明に係る半導体装置の駆動方法は、上記した第３の本発明に係る半導体装置を駆動する方法であって、前記ロジック回路の動作時に、前記第７のスイッチをオン状態にし、前記高しきい値のｎチャネル型ＭＩＳＦＥＴのゲートに前記電圧発生装置から高電圧を供給する動作ステップと、前記ロジック回路の待機時に、前記第７のスイッチをオフ状態にし、前記高しきい値のｎチャネル型ＭＩＳＦＥＴのゲートにしきい電圧よりも低い電圧を供給する待機ステップとを含む。
【００２０】
上記目的を達成する第２の本発明に係る半導体装置の駆動方法は、上記した第４の本発明に係る半導体装置を駆動する方法であって、前記ロジック回路の待機時に、前記第８のスイッチをオン状態にし、前記高しきい値のｐチャネル型ＭＩＳＦＥＴのゲートに前記電圧発生装置から高電圧を供給する待機ステップと、前記ロジック回路の動作時に、前記第８のスイッチをオフ状態にし、前記高しきい値のｐチャネル型ＭＩＳＦＥＴのゲートにしきい値電圧よりも低い電圧を供給する動作ステップとを含む。
【発明を実施するための最良の形態】
【００２１】
（第１の実施の形態）
−電圧発生回路の構成−
第１図は、本発明の第１の実施形態に係る電圧発生回路の構成を概略的に示す電気回路図である。第１図に示すように、本実施の形態に係る電圧発生回路は、常誘電体膜及びこれを挟む２つの電極４ａ、４ｂを有する常誘電体キャパシタである第１のキャパシタ４と、強誘電体膜及びこれを挟む２つの電極６ａ、６ｂを有する強誘電体キャパシタである第２のキャパシタ６とを備えている。常誘電体キャパシタ４及び強誘電体キャパシタ６の各々の一方の電極４ａ、６ａは、接続ノードＮ１によって互いに接続されている。また、常誘電体キャパシタ４の他方の電極４ｂは書込端子３に接続され、強誘電体キャパシタ６の他方の電極６ｂはリセット端子７に接続されている。
【００２２】
また、本電圧発生回路は、接続ノードＮ１を挟んで互いに直列に接続され、各々ｐチャネル型ＭＩＳＦＥＴである第１のスイッチ（リセット制御用トランジスタ）１及び第２のスイッチ（出力制御用トランジスタ）９を備えている。リセット制御用トランジスタ１のゲートはリセット制御用端子２に接続され、出力制御用トランジスタ９のゲートは出力制御用端子８に接続されている。そして、電源電圧Ｖddが、電源電圧供給端子１３を介してリセット制御用トランジスタ１のソースに供給され、出力制御用トランジスタ９のドレインにつながる出力ノードＮ２から出力端子１１を介して出力電圧Ｖbbが出力される構成となっている。電源電圧供給端子１３は、リセット制御用トランジスタ１及び出力制御用トランジスタ９の各基板領域に接続されており、各トランジスタ１、９の基板電圧はほぼ電源電圧Ｖddに等しい電圧となっている。これは、ソース及びドレイン領域と基板との間に形成されるｐｎ接合が順方向にバイアスされることを回避するためである。
【００２３】
また、出力制御用トランジスタ９のドレインに接続されている出力ノードＮ２と接地との間には負荷キャパシタ１０が接続され、出力端子１１は、本電圧発生回路の出力電圧を供給する対象を表す負荷抵抗１２に接続されている。
【００２４】
後述するように、本電圧発生回路は、各端子２、３、７、８に所定の電圧を所定のタイミングで供給されて、出力端子１１から所定の電圧Ｖbbを出力する。
【００２５】
なお、本実施の形態では、第１のキャパシタ４を常誘電体キャパシタとしたが、第１及び第２のキャパシタ４、６のいずれもが強誘電体キャパシタであってもよい。
【００２６】
本実施の形態では、一例として、材料がタンタル酸ストロンチウムビスマス（ＳｒＢｉ２Ｔａ２Ｏ９：Ｙ１）であり、面積が５００μｍ２である強誘電体キャパシタ６と、容量値が１００ｐＦである常誘電体キャパシタ４とを使用している。以下に、第１図に示した電圧発生回路の動作を説明する。強誘電体キャパシタ６の電気特性に関する詳細は後述することとして、まず概略動作を説明する。
【００２７】
−電圧発生回路の概略動作−
待機状態においては、書込端子３、リセット端子７、リセット制御用端子２、出力制御用端子８には、いずれも電源電圧Ｖddが印加されている。この状態では、リセット制御用トランジスタ１、出力制御用トランジスタ９は、いずれもオフ状態にある。そして、各端子２、３、７、８に所定のタイミングでパルス状の接地電圧０Ｖを加えることによって本電圧発生回路を動作状態にする。本電圧発生回路の動作状態は、以下の４つの期間に区分できる。
【００２８】
(1)  第１の期間（書込期間）
リセット端子７に電源電圧Ｖddを印加したままで、書込端子３の電圧Ｖwpに接地電圧０Ｖを印加して、強誘電体キャパシタ６を分極させる。なお、この第１の期間においては、リセット制御用トランジスタ１および出力制御用トランジスタ９のいずれもがオフ状態である。この分極状態、即ち強誘電体キャパシタ６の電極６ｂに正の電荷が、電極６ａに負の電荷がそれぞれ誘起された状態を、正の分極と定義する。この第１の期間を書込期間と呼ぶ。
【００２９】
(2)  第２の期間（出力期間）
次に、書込端子３にリセット端子７の電圧Ｖrpと同じ電圧、即ち電源電圧Ｖddが印加されると、接続ノードＮ１の電圧は、強誘電体キャパシタ６の分極による電圧と電源電圧Ｖddとを加算した電圧値に昇圧される。その後、出力制御用端子８に接地電圧０Ｖを印加してｐチャネル型ＭＩＳＦＥＴである出力制御用トランジスタ９をオン状態にすることによって、接続ノードＮ１で保持されている昇圧された電圧が出力端子１１から出力される。なお、この第２の期間においても、リセット制御用トランジスタ１はオフ状態である。この第２の期間では、強誘電体キャパシタ６の分極による電圧を電源電圧Ｖddに加算した電圧を出力しているので、この第２の期間を出力期間と呼ぶ。本実の施形態では、出力ノードＮ２には、負荷として、容量値１００ｐＦの負荷キャパシタ１０と抵抗値１ＭΩの負荷抵抗１２とが接続されている。
【００３０】
(3)  第３の期間（逆反転期間）
上記した出力期間においては、負荷電流が出力ノードＮ２から接続ノードＮ１に流入することにより、接続ノードＮ１に電子が蓄積されたり、強誘電体キャパシタ６の分極が不安定になったりして、出力電圧が低下する。そこで、このような出力低下を防ぐために、強誘電体キャパシタ６の分極を書込期間における正の分極とは逆向きに反転させ、接続ノードＮ１に蓄積された電子を引き出す期間を設けた。
【００３１】
まず、出力制御用端子８に印加する電圧を電源電圧Ｖddに戻して出力制御用トランジスタ９をオフ状態に戻すと共に、リセット制御用端子２に接地電圧０Ｖを印加し、ｐチャネル型ＭＩＳＦＥＴであるリセット制御用トランジスタ１をオン状態にして、接続ノードＮ１の電圧を電源電圧Ｖddにする。次に、リセット端子７に接地電圧０Ｖを印加すると、強誘電体キャパシタ６の電極６ａには電源電圧Ｖddが印加され、電極６ｂには接地電圧０Ｖが印加されるので、強誘電体キャパシタ６の分極が書込期間における正の分極とは逆向きに反転する。これによって、強誘電体キャパシタ６の分極状態をリセットする。この第３の期間を逆反転期間と呼ぶ。
【００３２】
(4)  第４の期間（電荷引出期間）
リセット制御用トランジスタ１をオン状態にしたまま、すなわち接続ノードＮ１の電圧を電源電圧Ｖddにしたままで、リセット端子７に電源電圧Ｖddを印加する。これによって、強誘電体キャパシタ６の電極６ａと電極６ｂとが短絡状態になり、接続ノードＮ１に蓄積された電子を引き抜くことができる。この第４の期間を電荷引出期間と呼ぶ。電荷引出期間と上記した逆反転期間とを合わせたものが、リセット期間になる。
【００３３】
−直列接続されたキャパシタの分極状態と電圧との関係−
第２図の（ａ）、（ｂ）は、それぞれ、第１図から強誘電体キャパシタ６と常誘電体キャパシタ４との直列接続回路を抜き出して示す回路図、及び強誘電体キャパシタ６のヒステリシス特性を示す図である。
【００３４】
第２図の（ａ）に示すように、本実施の形態においては、強誘電体キャパシタ６と容量値がＣcである常誘電体キャパシタ４とが互いに直列に接続されている。ここで、常誘電体キャパシタ４の電極４ｂに接続された書込端子３に接地電圧０Ｖが印加され、強誘電体キャパシタ６の電極６ｂに接続されたリセット端子７に正の電源電圧Ｖddが印加されたとする。このとき、書込端子３とリセット端子７との間の電圧Ｖddは、各キャパシタ４、６に分配される。ここで、強誘電体キャパシタ６に印加される電圧をＶfとし、常誘電体キャパシタ４に印加される電圧をＶcとすると、式（１）
Ｖdd＝Ｖf＋Ｖc    ・・・（１）
の関係が成り立つ。
【００３５】
また、強誘電体キャパシタ６の分極によって誘起される電荷量をＱとする。即ち、強誘電体キャパシタ６の電極６ｂには正の電荷＋Ｑが、電極６ａには負の電荷−Ｑが誘起されるとする。電荷保存則によって、強誘電体キャパシタ６と常誘電体キャパシタ４との接続部である接続ノードＮ１の全電荷は０であることから、常誘電体キャパシタ４の電極４ａには電荷＋Ｑが、電極４ｂには電荷−Ｑが誘起される。従って、式（２）
Ｑ＝Ｃc・Ｖc    ・・・（２）
の関係が成り立つ。式（１）を式（２）に代入すると、式（３）
Ｑ＝Ｃc（Ｖdd−Ｖf）    ・・・（３）
の関係が成り立つ。
【００３６】
第２図の（ｂ）は、強誘電体キャパシタ６の分極状態を表すヒステリシス曲線に、式（３）で表される直線を重ねて示した図である。第２図の（ｂ）において、ヒステリシス曲線と式（３）で表される直線Ｌvdとの交点Ａが、強誘電体キャパシタ６に印加される電圧および電荷量を表している。ここで、電圧は、リセット端子７の電位を基準として表している。即ち、端子３の電位がリセット端子７の電位よりも低いことから、強誘電体キャパシタ６において、電極６ａの電位は電極６ｂの電位よりも低く（Ｖf＜０）なっている。
【００３７】
上記したように、書込端子３とリセット端子７との間に負の電圧−Ｖddを印加（書込端子３の電位が０Ｖ、リセット端子７の電位がＶdd）した後、書込端子３を電位Ｖddに設定して両者間の電圧を０Ｖに戻したときには、直線Ｌv0とヒステリシス曲線との交点Ｂが強誘電体キャパシタ６の分極状態を表す。このとき、強誘電体キャパシタ６の電極６ａの電位は、電極６ｂの電位よりも高くなり、それらの間の電圧ＶｆはＶhとなる（第２図の（ｂ）参照）。即ち、接続ノードＮ１の電位は、リセット端子７の電位よりもＶhだけ高くなる。その結果、書込端子３に電源電圧Ｖddを印加したとき、出力電圧はＶdd＋Ｖhとなり、入力電圧（電源電圧Ｖdd）以上の電圧、即ち昇圧電圧が得られる。
【００３８】
−動作の具体例−
第３図は、本実施の形態に係る電圧発生回路の各端子に印加される電圧の時間変化を示すタイムチャートである。第４図は出力端子１１から出力される出力電圧Ｖbbの立ち上がり特性を示す図である。第５図の（ａ）、（ｂ）は、それぞれ順に、本実施の形態に係る電圧発生回路の第１〜第４の期間における出力電圧Ｖbb及び接続ノードＮ１の電圧Ｖcpの時間変化を示すタイムチャートである。また、第３図、第５図において、ｔ１〜ｔ４は、それぞれ上記した第１〜第４の期間に対応する。以下、第３図〜第５図を参照しながら、本実施の形態に係る電圧発生回路の動作の具体例について説明する。
【００３９】
待機状態では、第３図に示すように、書込端子３、出力制御用端子８、リセット端子７、リセット制御用端子２の各電圧Ｖwp、Ｖog、Ｖrp、Ｖrgをいずれも電源電圧Ｖddに、例えば１Ｖに設定する。
【００４０】
(1)  書込期間
第３図に示したように、書込期間ｔ１において、書込端子３の電圧Ｖwpのみを接地電圧（本具体例では０Ｖ）に設定し、約０．４５μsecの間この状態を保持する。この期間においては、第５図の（ｂ）の期間ｔ１に示すように、接続ノードＮ１の電圧Ｖcpは約０．６Ｖになり、強誘電体キャパシタ６は正に分極する。しかし、この期間においては、出力制御用端子８の電圧がＶddであって出力制御用トランジスタ９がオフ状態であるために、接続ノードＮ１の電圧は出力端子１１には出力されない。また、この書込期間においては、リセット制御用端子２の電圧もＶddであって、リセット制御用トランジスタ１もオフ状態である。
【００４１】
(2)  出力期間
出力期間ｔ２において、書込端子３の電圧Ｖwpをリセット端子７の電圧Ｖrpと同じ電圧、即ち電源電圧Ｖddに設定して、接続ノードＮ１の電圧を、強誘電体キャパシタ６の分極による電圧と電源電圧Ｖddとを加算した電圧値に昇圧する。本具体例においては、接続ノードＮ１の電圧Ｖcpは約１．３Ｖとなる（第５図の（ｂ）の期間ｔ２を参照）。また、出力制御用端子８の電圧Ｖogを接地電圧（０Ｖ）に設定し、約４．５μsecの間この状態を保持する。これによって、出力制御用トランジスタ９がオン状態になるため、接続ノードＮ１に保持されている昇圧電圧が出力ノードＮ２を介して出力端子１１から出力される。なお、この出力期間においても、リセット制御用端子２の電圧はＶddであって、リセット制御用トランジスタ１がオフ状態であることが維持される。
【００４２】
(3)  逆反転期間
逆反転期間ｔ３においては、まず出力制御用端子８に印加される電圧を電源電圧Ｖddに戻して出力制御用トランジスタ９をオフ状態にすると共に、リセット端子７の電圧Ｖrp及びリセット制御用端子２の電圧Ｖrgを、接地電圧（０Ｖ）に設定し、約０．４５μsecこの状態を保持する。このとき、リセット制御用トランジスタ１がオン状態になって接続ノードＮ１の電圧Ｖcpが電源電圧Ｖddになり、リセット端子７の電圧Ｖrpは接地電圧（０Ｖ）に設定されるので、強誘電体キャパシタ６には書込期間ｔ１における電圧と逆の電圧が印加され、強誘電体キャパシタ６の分極は、書込期間における分極とは逆の方向に反転する。
【００４３】
(4)  電荷引出期間
電荷引出期間ｔ４においては、リセット制御端子２の電圧Ｖrgを接地電圧（０Ｖ）に保持してリセット制御用トランジスタ１をオン状態に維持したまま、即ち接続ノードＮ１の電圧Ｖcpを電源電圧Ｖddに維持したままで、リセット端子７の電圧Ｖrpを０Ｖから電源電圧Ｖddに変化させ、約４．５μsecの間この状態を保持する。これによって、強誘電体キャパシタ６の電極６ａと電極６ｂとが短絡状態になり、接続ノードＮ１に蓄積された電子が引き抜かれる。
【００４４】
以上の書込期間ｔ１、出力期間ｔ２、逆反転期間ｔ３、及び電荷引出期間ｔ４を一周期とし、各期間における各端子への電圧の印加を繰り返し行うことによって、出力端子１１に昇圧電圧を連続して安定に供給することが可能となる。
【００４５】
第３図に示したタイムチャートのように電圧発生回路の各端子に電圧が印加されることによって、第４図に示したように、出力ノードＮ２、即ち出力端子１１の電圧Ｖbbは、出力制御用トランジスタ９がオンになってから約５０μsecで出力が安定になり、そのときの電圧は約１．３Ｖとなった。
【００４６】
また、第５図の（ａ）に示すように、出力ノードＮ２、即ち出力端子１１の電圧である出力電圧Ｖbbは、書込期間ｔ１においては、出力ノードＮ２が接続ノードＮ１と電気的に切り離されているので、約１．３１Ｖと低下している。しかし、出力期間ｔ２になると、接続ノードＮ１から昇圧電圧が供給されるので、出力電圧Ｖbbが回復して約１．３３Ｖとなる。逆反転期間ｔ３及び電荷引出期間ｔ４においては、出力ノードＮ２の電圧Ｖbbは、約１．３３Ｖから約１．３１Ｖまで単調に減少する。従って、リップル（電圧変動）は約０．０２Ｖと小さく、出力電圧Ｖbbは安定である。
【００４７】
一方、第５図の（ｂ）に示すように、書込期間ｔ１においては書込端子３に接地電圧を印加しているので、接続ノードＮ１の電圧Ｖcpは約０．６Ｖになる。出力期間ｔ２においては、接続ノードＮ１に約１．３Ｖの昇圧電圧が保持されている。逆反転期間ｔ３においては、強誘電体キャパシタ６の分極が逆向きに反転されるため、接続ノードＮ１の電圧Ｖcpは約０．９Ｖとなる。その後、電荷引出期間ｔ４において、強誘電体キャパシタ６の電極６ａと電極６ｂとが短絡状態になるので、接続ノードＮ１の電圧Ｖcpは１Ｖとなる。
【００４８】
以上のように、本実施の形態に係る電圧発生回路は、強誘電体キャパシタ６の分極反転を利用して昇圧電圧を発生させているので、強誘電体キャパシタ６と常誘電体キャパシタ４との接続部（接続ノードＮ１）に昇圧電圧を安定に保持することができ、その昇圧電圧を出力端子１１から連続的に出力することが可能である。
【００４９】
なお、本実施の形態では、強誘電体キャパシタ６の誘電体膜を構成する材料としてＹ１を使用したが、これに限定されず、電極間の電圧とそれによって誘起される電荷との間にヒステリシス特性を有する誘電体材料であれば、上記した作用効果を得ることができる。例えば、強誘電体チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ0.45Ｔｉ0.55）Ｏ3：ＰＺＴ）でもよく、また、ポリフッ化ビニリデン三フッ化エチレン共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））などの高分子化合物であってもよい。
【００５０】
（第２の実施の形態）
第６図は、本発明の第２の実施形態に係る電圧発生装置の概略構成を示すブロック図である。第６図に示した電圧発生装置は、第１の制御部２１及び第１の電圧発生回路２２と、第２の制御部２３及び第２の電圧発生回路２４とを備えている。ここで、第１及び第２の電圧発生回路２２、２４は、第１の実施の形態において説明した、昇圧機能を備えた電圧発生回路である。即ち、本実施の形態に係る電圧発生装置は、２つの電圧発生回路２２、２４を直列に接続して構成されている。また、第１及び第２の制御部２１、２３は、第１の実施の形態において説明したように、それぞれ第１及び第２の電圧発生回路２２、２４に対して、各端子２、３、７、８に印加する電圧を制御する（第１図、第３図参照）。１段目の第１の電圧発生回路２２が、供給される電源電圧Ｖddから昇圧された第１の出力電圧Ｖout1を出力し、２段目の第２の電圧発生回路２４が、第１の出力電圧Ｖout1からさらに昇圧された第２の出力電圧Ｖout2を出力する。
【００５１】
上記では、２つの電圧発生回路２２、２４を直列に接続した場合を説明したが、３つ以上の電圧発生回路を直列に接続してもよい。また、各々の電圧発生回路に対して制御部を設けずに、１つの制御部で複数の電圧発生回路を制御するように構成してもよい。
【００５２】
このように、複数の電圧発生回路を直列に接続することによって、電源電圧Ｖddよりも任意の電圧値だけ昇圧された電圧を容易に生成することができる。
【００５３】
（第３の実施の形態）
第７図の（ａ）、（ｂ）は、それぞれ本発明の第３の実施の形態に係る電圧発生装置の概略構成を示すブロック図、及び出力電圧の時間変化を示す図である。第７図の（ａ）に示すように、本実施の形態に係る電圧発生装置は、第１の実施の形態において説明した昇圧機能を有する電圧発生回路２６と、電圧発生回路２６の動作を制御する制御部２５と、電圧発生回路２６からの出力電圧Ｖbbを検知する電圧検知部２７とを備えている。
【００５４】
制御部２５は、第１の実施の形態において説明したように、各端子２、３、７、８に印加する電圧を制御する（第１図、第３図参照）。第７図に示した記号φは、電圧発生回路２６の各々の端子２、３、７、８に供給される電圧Ｖrg、Ｖwp、Ｖrp、Ｖogを表している。また、制御部２５は、電圧検知部２７から供給される信号に応じて、以下に説明するように動作状態を変化させる。
【００５５】
まず、制御部２５が、電圧検知部２７からの出力信号に応じて、動作または停止する場合について説明する。第１の所定値Ｖ1及び第２の所定値Ｖ2が、０＜Ｖ1＜Ｖ2の関係にあるとする。電圧検知部２７は、電圧発生回路２６の出力電圧Ｖbbを検知し、ＶbbがＶ1以下であれば制御部２５を動作させる信号を出力し、ＶbbがＶ2以上になるまでその状態を維持し、その後ＶbbがＶ2以上になれば制御部２５を停止させる信号を出力し、再びＶbbがＶ1以下になるまでその状態を維持する。
【００５６】
具体的には、第７図の（ｂ）に示すように、第１の所定値Ｖ1＝１．２５（Ｖ）、第２の所定値Ｖ2＝１．３５（Ｖ）とすると、制御部２５が動作中であって電圧発生回路２６の出力電圧Ｖbbが、１．２５＜Ｖbb＜１．３５である状態から、上昇してＶbb≧１．３５の状態になった場合、電圧検知部２７は制御部２５を停止させる信号を出力する。その後、Ｖbbが低下してＶbb≦１．２５になるまで、電圧検知部２７は制御部２５を停止させる信号の出力を維持し、Ｖbb≦１．２５になれば、電圧検知部２７は制御部２５を動作させる信号を出力する。Ｖbbが上昇してＶbb≧１．３５になるまで、電圧検知部２７は制御部２５を動作させる信号の出力を維持し、Ｖbb≧１．３５になれば、電圧検知部２７は制御部２５を停止させる信号を出力する。
【００５７】
なお、電圧発生装置の動作安定のため、２つの動作しきい値電圧Ｖ1、Ｖ2に０．１Ｖの差を設けたが、この値は本発明の概念を何ら拘束するものではない。即ち、２つの動作しきい値電圧Ｖ1、Ｖ2の差を０．１Ｖ以外の値に設定してもよく、１つのしきい値を使用することもできる。例えば、電圧検知部２７が、電圧発生回路２６の出力電圧Ｖbbを検知し、所定のしきい値Ｖ3以下であれば、制御部２５を動作させる信号を出力し、しきい値Ｖ3を超えれば、制御部２５を停止させる信号を出力するようにしてもよい。
【００５８】
次に、制御部２５が、電圧検知部２７から入力される信号に応じて、電圧発生回路２６に電圧を供給するタイミングを変更する場合について説明する。これは、出力端子１１の電圧Ｖbbが、第５図の（ａ）に示したように、書込期間ｔ１の最後の瞬間で最小値となり、続く出力期間ｔ２に入った直後に最大値となることから、電圧Ｖbbを観測し、この最小値、最大値の幅（リップル）が小さくなるように、制御部２５が電圧発生回路２６に制御用の電圧を供給するタイミングを調節するものである。即ち、電圧検知部２７は、電圧発生回路２６から出力される電圧Ｖbbを検知し、Ｖbbが所定の値Ｖ4以下になれば、制御部２５に対して電荷引出期間ｔ４を終了して書込期間ｔ１を開始させる信号を出力する。例えば、Ｖ4を、出力電圧Ｖbbが電荷引出期間ｔ４中に取り得る範囲（第５図の（ａ）では、約１．３０７Ｖ以上約１．３２Ｖ以下）内の値であり、且つ下限値（約１．３０７Ｖ）に近い値に設定しておけば、出力電圧Ｖbbが単調に減少し、電荷引出期間ｔ４が終了する前に設定値Ｖ4になれば、電圧検知部２７がこれを検知し、制御部２５に対して電荷引出期間ｔ４を終了して書込期間ｔ１を開始させる信号を出力する。これを受けて、制御部２５が書込期間ｔ１に対応する電圧を電圧発生回路２６の各端子に供給し、所定の時間ｔ１の後に出力期間ｔ２に移行すれば、Ｖbbは、第５図の（ａ）に示したように約１．３０５Ｖ（書込期間ｔ１の最小値）まで減少することはなく、Ｖ4から少しだけ減少した値が最小となる。これによって、出力電圧Ｖbbのリップルが減少する。
【００５９】
以上のように、本電圧発生装置では、電圧発生回路２６、制御部２５に加えて電圧検知部２７を設けたことによって、電圧発生回路２６の出力電圧Ｖbbを安定化させるとともに、電圧発生回路２６の消費電力を抑制することが可能となった。なお、本実施の形態では、出力電圧Ｖbbを安定化させるために、動作、停止の切り換え用基準値として０．１Ｖのディファレンシャル（しきい値電圧Ｖ1、Ｖ2の差）を設けたが、このディファレンシャルの値は本電圧発生装置が適用される装置の種類などに応じて適切な値を設定することができる。また、本実施の形態の電圧発生装置を、第２の実施の形態のごとく多段に直列接続することも可能であり、その場合には、本実施の形態の効果に加えて、昇圧機能をより高めることができるという効果を奏することができる。
【００６０】
（第４の実施の形態）
第８図は、本発明の第４の実施の形態に係る電圧発生装置の概略構成を示すブロック図である。本実施の形態に係る電圧発生装置は、第１及び第２の制御部３１、３４と、第１の実施の形態において説明した昇圧機能を有する電圧発生回路である第１及び第２の電圧発生回路３２、３５と、第１及び第２の電圧検知部３３、３６とを備えている。
【００６１】
ここで、第１及び第２の制御部３１、３４、第１及び第２の電圧検知部３３、３６の動作は、第３の実施の形態において説明した制御部２５及び電圧検知部２７の動作とは、以下の２つの点で異なっている。
【００６２】
第１の相違は、第３の実施の形態に係る電圧発生装置を２つ並列に配置、即ちそれらの出力端子を共通の出力端子部に接続するように配置して、出力電圧Ｖbbを出力することである。
【００６３】
第２の相違は、第１の制御部３１と第２の制御部３４とでは、それぞれに対応する第１及び第２の電圧発生回路３２、３５を動作させる信号φ、／φのタイミングが半周期ずれていることである。
【００６４】
例えば、前半の半周期中に、第１の制御部３１が第１の電圧発生回路３２に対して、出力期間ｔ２における電圧供給を行い、後半の半周期中には、第２の制御部３４が第２の電圧発生回路３５に対して、出力期間ｔ２における電圧供給を行う。この場合、前半の半周期中は、第２の電圧発生回路３５が出力期間ｔ２に該当する状態にならず、出力制御用トランジスタ９（第１図参照）がオフ状態であり、第２の電圧発生回路３５は出力端子部から開放されている。また、後半の半周期中は、第１の電圧発生回路３２が出力期間ｔ２に該当する状態にならず、出力端子部から開放されている。従って、前半の半周期中には、第１の電圧発生回路３２のみが出力端子部に電圧を供給し、後半の半周期中には、第２の電圧発生回路３５のみが出力端子部に電圧を供給する。
【００６５】
これによって、第３の実施の形態の電圧発生装置では、第１の実施の形態の説明において示したように、出力期間ｔ２（第３図参照）の間のみ、接続ノードＮ１（第１図参照）から出力端子に昇圧電圧が供給されるのに対して、本実施の形態では、２つの電圧発生回路３２、３５内の各接続ノードＮ１（第１図参照）に生成された昇圧電圧が交互に出力端子部に供給されるので、第３の実施の形態に比べて出力端子部から昇圧電圧が供給される期間が長くなり、よって、出力電圧Ｖbbのリップル（電圧変動）が小さくなる。また、２つの電圧発生回路３２、３５によって電圧を出力しているため、負荷電流も大きくすることが可能となる。例えば、第１の電圧発生回路３２及び第２の電圧発生回路３５の各々が備えている負荷キャパシタの容量値を、第１図に示した負荷キャパシタ１０の容量値の１／２に設定し、第１の電圧発生回路３２及び第２の電圧発生回路３５の動作周期を半周期だけずらすことによって、第４図に示したグラフと同様の時定数で安定化し、且つリップルが第４図に示したリップルよりも小さい出力電圧を得ることができた。
【００６６】
以上のように、本実施の形態に係る電圧発生装置によれば、第３の実施の形態に係る電圧発生装置を２つ並列に配置し、各電圧発生装置の電圧発生回路３２、３５の動作周期を半周期ずらせることでリップルを抑制し、負荷電流を大きくすることが可能となる。
【００６７】
なお、本実施の形態に係る電圧発生装置を、第２の実施の形態のごとく多段に直列に配置することも可能であり、その場合には、本実施の形態の効果に加えて、昇圧機能をより高めることができるという効果を奏することができる。
【００６８】
また、上記した本実施の形態では、電圧発生装置が２つの電圧検知部３２、３５を備えている場合を説明したが、１つの電圧検出部を備え、電圧検出部からの出力信号を制御部３１、３４の各々に入力するようにしてもよい。さらに、電圧検知部３３、３６を備えていなくてもよい。
【００６９】
（第５の実施の形態）
第９図は、本発明の第５の実施の形態に係る半導体装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、本発明の電圧発生回路を備えた電圧発生装置４２と、電圧発生装置４２の出力がスイッチ素子４３を介してゲートに印加されるパストランジスタ４４と、パストランジスタ４４を挟んで配置されたロジック回路４１、４５とを備えている。
【００７０】
本実施の形態に係る半導体装置の特徴は、ロジック回路４１、４５同士を接続しているパストランジスタ４４のゲートに昇圧電圧を印加することによって、ロジック回路４１から出力されるロジック信号の電圧降下を防ぐことにある。
【００７１】
ロジック回路４１の出力をパストランジスタ４４を介してロジック回路４５に入力する際には、パストランジスタ４４のゲートに電源電圧を印加してパストランジスタ４４をオン状態にする。しかし、その際、ロジック回路４５に入力されるロジック信号の信号レベルは、パストランジスタ４４のしきい値ロスによって低下する。
【００７２】
それに対し、本実施の形態に係る半導体装置では、パストランジスタ４４のゲートに、スイッチ素子４３を介して、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置４２を接続しているので、ロジック回路４１から出力されるロジック信号をロジック回路４５に入力する際に、スイッチ素子４３をオン状態にすれば、電圧発生装置４２によって電源電圧よりも高く昇圧された電圧をパストランジスタ４４のゲートに印加することができる。従って、電圧発生装置４２の出力が電源電圧Ｖddよりも高いために、パストランジスタ４４のしきい値ロスによるロジック回路４５に入力されるロジック信号のレベルの低下を抑制することができる。即ち、半導体装置中の信号配線をロジック信号が伝達する際の論理振幅の低下を抑制することが可能になり、信頼性の高い半導体装置を実現することができる。
【００７３】
−第１の変形例−
第１０図は、第５の実施の形態の第１の変形例に係る半導体装置の概略構成を示すブロック図である。本変形例に係る半導体装置は、ロジック回路５１と、ロジック回路５１から出力されるロジック信号が伝送される配線５６、５７と、ロジック回路５１と各配線５６、５７との間に接続されたパストランジスタ５８、５９と、パストランジスタ５８、５９の各ゲートにそれぞれスイッチ素子５２、５４を介して接続された電圧発生装置５３、５５とを備えている。電圧発生装置５３、５５は、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置である。
【００７４】
本変形例に係る半導体装置は、ロジック回路５１から配線５６、５７を介して、配線５６、５７に接続された回路等（図示せず）にロジック信号を供給する。例えば、ロジック回路５１から配線５６にロジック信号を出力する場合には、スイッチ素子５２をオンして、配線５６に接続されているパストランジスタ５８のゲートに電圧発生装置５３から昇圧された電圧を印加する。電圧発生装置５３の出力電圧は電源電圧よりも高いために、上述のように、ロジック回路５１から出力されるロジック信号のレベルの低下を抑制することができる。ロジック回路５１から配線５７にロジック信号を出力する場合には、スイッチ素子５４をオンすることによって、上記と同様の効果を奏することができる。
【００７５】
なお、本変形例において、ロジック回路５１からロジック信号を供給する配線の数は、第１０図に示した２本に限定されるものではなく、配線が３本以上であってもよく、１本であってもよい。
【００７６】
−第２の変形例−
第１１図は、第５の実施の形態の第２の変形例に係る半導体装置の概略構成を示すブロック図である。本変形例に係る半導体装置は、マルチプレクサの機能を実現する２段の選択ゲート部６０、７０を備えている。前段の選択ゲート部６０は、入力信号Ｉn1〜Ｉn4がそれぞれ入力されるパストランジスタ６４〜６７と、パストランジスタ６４〜６７の各ゲートにスイッチ素子６２を介して接続された電圧発生装置６１とを備えている。ここで、パストランジスタ６５、６７のゲートとスイッチ素子６２との間にはインバータ６３が接続されており、電圧発生装置６１は、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置である。後段の選択ゲート部７０は、２つのパストランジスタ６４、６５によって選択された入力信号Ｉn1又はＩn2が入力されるパストランジスタ７４と、２つのパストランジスタ６６、６７によって選択された入力信号Ｉn3又は１n4が入力されるパストランジスタ７５と、パストランジスタ７４、７５の各ゲートにスイッチ素子７２を介して接続された電圧発生装置７１とを備えている。ここで、パストランジスタ７５のゲートとスイッチ素子７２との間にはインバータ７３が接続されており、電圧発生装置７１は、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置である。
【００７７】
本変形例に係る半導体装置（マルチプレクサ）は、電圧発生装置６１、７１によって、マルチプレクサの機能を実現するための複数のパストランジスタ６４〜６７、７４、７５のゲートに、電源電圧よりも高い昇圧電圧が供給されるので、ロジック信号である入力信号Ｉn1〜Ｉn4の信号レベルの低下を抑制しつつ、入力信号Ｉn1〜Ｉn4の中から選択された１つの信号を出力信号Ｏutとして出力することができる。
【００７８】
なお、本変形例に係る半導体装置は、２つの入力信号のうち何れか一方のみを通過させる選択回路として機能すればよく、第１１図に示したパストランジスタ６４〜６７、７４、７５のうち、出力側が接続された少なくとも１対のパストランジスタ（例えば、パストランジスタ６４、６５）を有していれば、上記した効果を得ることができる。
【００７９】
本実施の形態及びその変形例（第１、第２の変形例）に係る半導体装置によれば、パストランジスタのゲートに、電圧発生装置からの昇圧電圧を印加することによって、ロジック回路から出力されるロジック信号のレベルの低下を抑制することができる。従って、信号レベルの低下を回復させるための増幅器などを設ける必要がなく、半導体装置の低消費電力化を実現することができる。
【００８０】
なお、本実施の形態に係る半導体装置を、ＦＰＧＡ（Field Programmable Gate Array）などの製造後に回路変更が可能なＬＳＩに適用することによって、ＬＳＩの低消費電力化が可能となる。
【００８１】
（第６の実施の形態）
第１２図は、本発明の第６の実施の形態に係る半導体装置の概略構成を示すブロック図である。本実施の形態に係る半導体装置は、本発明の電圧発生回路を備えた電圧発生装置を、ＤＲＡＭ（Dynamic Random Access Memory）のワード線駆動回路に適用するものである。第１２図に示すように、本実施の形態に係る半導体装置は、メモリセルアレイに設けられた複数のビットライン８３及びワードライン８４と、各ワードライン８４にスイッチ素子８２を介して接続される電圧発生装置８１とを備えている。各メモリセルは、ドレインがビットライン８３に接続され、ゲートがワードライン８４に接続されるパストランジスタ８５と、一方の電極がパストランジスタのソースに接続され、他方の電極が基板電圧Ｖppを供給する端子に接続されるキャパシタ８６とを備えている。本実施の形態において、省面積のためには電圧発生装置８１として、例えば、第４の実施の形態よりも第３の実施の形態に係る電圧発生装置を用いる。
【００８２】
本実施の形態に係る半導体装置によれば、ＤＲＡＭのワード線駆動回路に本発明の電圧発生装置８１を配置することによって、各メモリセルのパストランジスタ８５のゲートに電源電圧よりも高い昇圧電圧を印加することができるので、キャパシタ８６に保持されている電圧の低下を抑制しつつ、メモリの読み出しを行うことが可能になる。このように、読み出し時のキャパシタ８６の電圧低下を抑制することによって、ＤＲＡＭの信頼性の向上を実現することができる。
【００８３】
また、本実施の形態に係る半導体装置（ＤＲＡＭ）のメモリセル中の記憶を担うキャパシタ８６の誘電材料として強誘電体を用いれば、本半導体装置をＦｅＲＡＭとして機能させることも可能である。
【００８４】
また、メモリセルをアクセスするためにパストランジスタを用いるように構成された半導体装置であれば、ＤＲＡＭ以外の半導体装置に本発明の電圧発生装置を配置することが可能である。例えば、電界効果型トランジスタとフリップフロップによって構成されるＳＲＡＭのメモリセルや、電界効果型トランジスタと抵抗素子によって構成されるメモリ（例えば、抵抗素子がＧｅＳｂＴｅなどの相変化材料によって構成される相変化メモリや、抵抗素子が磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子によって構成されるＭＲＡＭ（Magnetoresistive Random Access Memory）など）のメモリセルをアクセスするための配線、特にワード線を駆動する回路に、本発明の電圧発生回路を備えた電圧発生装置を設けることにより、本実施の形態（ＤＲＡＭ）と同様の効果が得られる。
【００８５】
（第７の実施の形態）
第１３図は、本発明の第７の実施の形態に係る半導体装置の構成を示すブロック図である。本実施の形態に係る半導体装置は、電源端子から電源電圧Ｖddを印加されてロジック回路に高レベル電圧Ｖdd1を供給するための電源ライン９９ａと、接地端子から接地電圧Ｖssを印加されてロジック回路に低レベル電圧Ｖss1を供給する接地ライン９９ｂとを備えている。また、本半導体装置は、電源端子及び電源ライン９９ａの間に接続されたｐチャネル型ＭＩＳＦＥＴである高しきい値ＭＩＳトランジスタ９３と、高しきい値ＭＩＳトランジスタ９３のゲートにスイッチ素子９２を介して接続された電圧発生装置９１と、接地端子と接地ライン９９ｂとの間に接続されたｎチャネル型ＭＩＳＦＥＴである高しきい値ＭＩＳトランジスタ９６と、高しきい値ＭＩＳトランジスタ９６のゲートにスイッチ素子９７を介して接続された電圧発生装置９８とを備えている。また、ロジック回路には、低しきい値ｐ型ＭＩＳトランジスタ９４と、低しきい値ｎ型ＭＩＳトランジスタ９５とからなるインバータ回路が複数設けられている。ここで、電圧発生装置９１、９８は、本発明の昇圧機能を有する電圧発生回路を備えた電圧発生装置である。
【００８６】
第１３図に示したように、ロジック回路には、インバータ回路の駆動電流を増大させるために、低しきい値ＭＩＳトランジスタ９４、９５を用い、リーク電流が問題となる部分には高しきい値ＭＩＳトランジスタ９３、９６を用いている。さらに、本実施の形態では、電源ライン９９ａと電源端子との間に高しきい値ｐ型ＭＩＳトランジスタ９３を接続し、接地ライン９９ｂと接地端子との間に、高しきい値ｎ型ＭＩＳトランジスタを接続している。このように、異なるしきい値電圧のＭＩＳトランジスタを用いる回路をＭＴＣＭＯＳ（Multi Threshold CMOS）と呼ぶ。
【００８７】
本実施の形態に係る半導体装置においては、ロジック回路の動作時に、スイッチ素子９７をオン状態にし、電圧発生装置９８から出力される昇圧電圧を高しきい値ＭＩＳトランジスタ９６（ｎチャネル型ＭＩＳＦＥＴ）のゲートに供給する。即ち、ロジック回路を駆動するために、高しきい値ＭＩＳトランジスタ９３のゲートに、ゲート制御ライン（図示せず）から高しきい値ＭＩＳトランジスタ９３のしきい値電圧よりも低い電圧（例えば０Ｖ）を印加すると同時に、スイッチ素子９７をオン状態にする。これによって、高しきい値ＭＩＳトランジスタ９６のゲートに電源電圧Ｖddよりも高い電圧が印加されるので、高しきい値ＭＩＳトランジスタ９６がオーバードライブ状態になり、ロジック回路を駆動する機能を高めることができる。このように、本実施の形態によって、従来のＭＴＣＭＯＳよりも高駆動力のＭＴＣＭＯＳを実現することができる。
【００８８】
また、ロジック回路の待機時には、高しきい値ＭＩＳトランジスタ９６のゲートに、ゲート制御ライン（図示せず）から高しきい値ＭＩＳトランジスタ９６のしきい値電圧よりも低い電圧（例えば０Ｖ）を印加すると同時に、スイッチ素子９２をオン状態にし、高しきい値ＭＩＳトランジスタ９３のゲートと電圧発生装置９１とを互いに接続する。このことによって、高しきい値ＭＩＳトランジスタ９３のゲートに電源電圧Ｖddよりも高い電圧が印加されるので、高しきい値ＭＩＳトランジスタ９３（ｐチャネル型ＭＩＳＦＥＴ）のサブスレッショルド領域における電源端子から接地端子へのリーク電流を低減することができる。即ち、本実施の形態によって、従来のＭＴＣＭＯＳよりも、回路待機時におけるオフリーク電流を抑制する機能の高いＭＴＣＭＯＳを実現することができる。
【００８９】
第１３図では、電圧発生装置を電源ライン側と接地ライン側との双方に配置しているが、いずれか一方にだけ配置してもよい。接地ラインと接地端子との間にｎチャネル型の高しきい値ＭＩＳトランジスタを配置し、そのゲートに、本発明の電圧発生装置によって昇圧された電圧を供給することによって、従来のＭＴＣＭＯＳよりも高駆動力のＭＴＣＭＯＳを実現することができる。また、電源ラインと電源端子との間にｐチャネル型の高しきい値ＭＩＳトランジスタを配置し、そのゲートに、本発明の電圧発生装置によって昇圧された電圧を供給することによって、従来のＭＴＣＭＯＳよりもオフリーク抑制機能の高いＭＴＣＭＯＳを実現することができる。
【００９０】
なお、低消費電力化が要求される機器、特に、携帯電話（ＰＤＣ：Personal Digital Cellular）や、携帯情報端末（ＰＤＡ：Personal Digital Assistance）などのベースバンド部の信号処理用ＬＳＩに、本実施の形態に係る半導体装置を用いることによって、より低消費電力化かつ高性能化が可能となり、省エネルギーで環境にやさしい携帯機器を提供することができる。
【００９１】
（産業上の利用の可能性）
本発明によれば、強誘電体キャパシタと常誘電体キャパシタとを直列に接続し、強誘電体キャパシタの分極による電圧を利用して昇圧機能をもたせるようにしたので、安定した昇圧電圧を供給可能な電圧発生回路、電圧発生装置及びこれを用いた半導体装置、並びにその駆動方法を実現することができる。また、これらを各種のデバイスに適用することによって、高機能デバイスを提供することができる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施の形態に係る電圧発生回路を示す回路図である。
【図２】第１図に示した電圧発生回路の動作を説明するための説明図であり、（ａ）は強誘電体キャパシタと常誘電体キャパシタとの直列接続回路図であり、（ｂ）は強誘電体キャパシタのヒステリシス特性を示す図である。
【図３】第１図に示した電圧発生回路の各端子に印加する電圧の時間変化を示すタイムチャートである。
【図４】第１図に示した電圧発生回路の出力電圧の立ち上がり特性を示す図である。
【図５】（ａ）、（ｂ）は、それぞれ第１図に示した電圧発生回路の出力電圧及び接続ノードの電圧の時間変化を示す図である。
【図６】本発明の第２の実施の形態に係る電圧発生装置の構成を示すブロック図である。
【図７】（ａ）は、本発明の第３の実施の形態に係る電圧発生装置の構成を示すブロック図であり、（ｂ）は、出力電圧の時間変化と制御動作との関係を説明するための図である。
【図８】本発明の第４の実施の形態に係る電圧発生装置の構成を示すブロック図である。
【図９】本発明の第５の実施の形態に係る半導体装置の構成を示すブロック図である。
【図１０】本発明の第５の実施の形態における第１の変形例に係る半導体装置の構成を示すブロック図である。
【図１１】本発明の第５の実施の形態における第２の変形例に係る半導体装置の構成を示すブロック図である。
【図１２】本発明の第６の実施の形態に係る半導体装置の構成を示すブロック図である。
【図１３】本発明の第７の実施の形態に係る半導体装置の構成を示すブロック図である。
【図１４】従来のブートストラップ回路の構成を示す回路図である。
【図１５】第１４図に示したブートストラップ回路における入力電圧、出力電圧、接続ノードの電圧の時間変化を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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