(57)【特許請求の範囲】
【請求項１】
電気配線層上に光配線層を備えている光電気混載配線基板であって、ベースプレートを備え、該電気配線層と電気的に接続される光電子集積素子を有し、
該光配線層は該電気配線層が露出するように凹部を備え、該凹部の周辺の該光配線層上面には光の入出射端が設けられており、
該光電子集積素子の底面中央部には、底面周辺部よりも飛び出た構造になるように設けられた電極パッドプレートを介して電気的接触部を備えており、
該光電子集積素子の該底面周辺部には光素子を備えており、且つ
該光配線層の凹部で、該光電子集積素子の該電気的接触部と該光電気混載配線基板の該電気配線層とが電気的に接続され、該凹部の周辺で、該光電子集積素子の底面周辺部にある該光素子と該光配線層の該入出射端とが該光電気混載配線基板に対して垂直方向に光学的に接続されていることを特徴とする光電気混載配線基板。
【請求項２】
前記光素子が面発光レーザーである請求項１記載の光電気混載配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子機器を構成する光電子集積素子に関し、特には、信号のやり取りを光インターコネクションを含む電気・光混在或は光で行なうための光素子と電子集積素子の光電子集積素子、その駆動方法、光電気混載基板と該素子間の配線方法等に関する。
【０００２】
【従来の技術】
近年、情報処理、ディスプレイ、プリンタなどを含めたコンピュータ環境の高速化に伴い、高速ＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）の開発が進んでいる。それに連れて、ＬＳＩチップ内、ＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）ボード内、ＭＣＭ（ｍｕｌｔｉ−ｃｈｉｐ−ｍｏｄｕｌｅ）内、スーパーコンピュータにおけるバックプレインなどの高速接続から、ボード間、コンピュー夕間、周辺機器やＡＶ（ａｕｄｉｏ−ｖｉｓｕａｌ）装置との間などの電子機器の接続において、電気配線による信号遅延、発熱、ＥＭＩ（電磁放射ノイズ）の発生などの問題が表面化している。しかし、その対策は難しく、近い将来、電気配線の限界が見えてくるのは明らかである。
【０００３】
電気配線で発生する問題を解決するために、ボード内においてランバス方式のマイクロストリップラインを用いた基板や、ボード間において振幅の小さい差動信号（ＬＶＤＳ：ｌｏｗ  ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）をシールド線で伝送する方法が開発されつつある。前者のランバス方式では４００ＭＨｚオーバーの信号伝送が達成されており、次期ＰＣ（ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）に導入することになっている。しかし、配線の仕方、ＬＳＩ側の実装やピン配置などに制約がある。よって、チップのコストアップ、長い配線には向かない、多ビット配線ではクロストークを避けるために高密度化に限度があり基板が大きくなるなどの問題がある。また、後者ではＬＶＤＳを用いた高速シリアル伝送（〜１Ｇｂｐｓ）が実用化されているが、インタフェースＩＣやケーブルが高価なことから使用範囲は限られている。
【０００４】
一方、これら電気配線の限界をクリアする方法として、光インターコネクション技術が開発されつつある。光インターコネクションは、ＩＣなどからの電気信号をＥ（電気）／Ｏ（光）変換し、変換された光信号をボード内に形成された光配線（光導波路など）を通じて他のＩＣあるいはボードの受光器に伝送し、今度はＯ／Ｅ変換をして電気信号に戻して信号のやり取りをするものである。この方式は、電気配線の場合のような寄生容量による信号遅延、グランドの不安定性からくる信号劣化、配線から放射されるＥＭＩの放射などがないため、次世代配線技術として期待されている。この光インターコネクションにおいては、Ｏ／Ｅ及びＥ／Ｏ変換の部分、光導波路の部分が重要であり、如何に効率良くまたコストを低減して電気配線の一部を光配線で代替できるかが課題になっている。
【０００５】
光配線の例としては、特開平５−６７７７０号公報に開示されたもののように、ＩＣチップのピンの代わりに発光素子が実装された光電子ＩＣチップを光導波路と反射ミラーを備えた光配線基板に実装するものがある。これを図１３に示す。光電子ＩＣチップ１００４の裏側に発光素子１０１１が備えられ、光配線基板１００１には傾斜部１００５があって反射ミラーとし、発光素子１０１１からの光信号が光導波路（コア）１００８に結合されて他のチップ１００４の受光素子１０１２で受光されることを通して信号のやり取りを行なう。しかし、この例では、光素子１０１１、１０１２と光導波路（コア）１００８間の光結合の仕方についての記述はあるが、電子回路部１０１０と光素子１０１１、１０１２との具体的な集積方法あるいは駆動方法は記載されていない。尚、１００２は反射膜、１００６は凸部、１００７はシリコン酸化膜である。
【０００６】
一方、光配線のための光素子の駆動方法についての例としては、特開平９−９６７４６号公報に記載があるように、レーザからの出力を平面光導波路で形成したカップラで信号線の数だけ分けて、電界吸収型の光変調器やマッハツェンダ型の光スイッチなどでＥ／Ｏ変換する方法が公知である。この例を図１４に示す。この場合では、図１４（ｂ）の説明のように電気配線部と光配線部を独立に設計するので基板が複雑化せず、光素子の駆動用の特別なＩＣを用意する必要がない。よって、従来の電気プリント基板などに光配線部を付加するだけでよいので、電子機器に導入しやすい方式になっている。
【０００７】
【発明が解決しようとしている課題】
しかしながら、図１４の方式では、光配線部を電気回路とは別個に設ければよい反面、厚みが増すために、図１３の光電子混載基板に比べると、大型化してしまう。また、多チャネルの場合には、光変調器や光スイッチという高機能素子を複数用意するために、コスト高になり、電気信号から変調器への電極コンタクトの信頼性、実装上の制約、変調器間のクロストークの問題などが生ずる。また、カップラで光を分岐してさらに光変調器等に結合するので、光損失が大きく、レーザの出力パワーを確保するために消費電力が問題になってくる。
【０００８】
他方、図１３の方式では具体的な素子構成や実装方法は不明であるが、光素子と電気素子が同一パッケージ化されており、高集積化により小型化でき、配線などの信頼性も向上すると思われる。しかし、通常の発光素子、例えばＬＥＤ  や半導体レーザを電流駆動するために消費電力が増大する、光素子用駆動ＩＣ付加により集積回路が複雑化するなどの問題を招いてしまうので、実用的ではない。
【０００９】
そこで、本発明の目的は、光インターコネクションに対応し、低消費電力化、低コスト化が可能で実用的な光電子集積素子の形態、およびその駆動方式、光配線方式などを提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成する本発明の光電気混載配線基板は、電気配線層上に光配線層を備えている光電気混載配線基板であって、ベースプレートを備え、該電気配線層と電気的に接続される光電子集積素子を有し、
該光配線層は該電気配線層が露出するように凹部を備え、該凹部の周辺の該光配線層上面には光の入出射端が設けられており、
該光電子集積素子の底面中央部には、底面周辺部よりも飛び出た構造になるように設けられた電極パッドプレートを介して電気的接触部を備えており、
該光電子集積素子の該底面周辺部には光素子を備えており、且つ
該光配線層の凹部で、該光電子集積素子の該電気的接触部と該光電気混載配線基板の該電気配線層とが電気的に接続され、該凹部の周辺で、該光電子集積素子の底面周辺部にある該光素子と該光配線層の該入出射端とが該光電気混載配線基板に対して垂直方向に光学的に接続されていることを特徴とする。これにより、ＬＳＩなどの電子集積素子、Ｏ／Ｅ、Ｅ／Ｏ変換を行なうための光素子およびその駆動電子回路を同一パッケージ内に収めて、光配線と電気配線を行なう上で小型化、低消費電力化、低コスト化を同時に達成できる光電子集積素子が実現できる。また、配線手段の長さも短くできて、信号遅延、スキューなどの問題を回避できる。
【００１１】
以上の基本構成に基づいて以下の如き好適な形態が可能である。
光素子を面型光素子とし、特に、光素子のうち発光素子を面発光レーザとすれば、同一パッケージ内での配置や配線が容易にできる。光素子のアレイ化も容易である。また、電気配線基板と光導波路を形成した層を積層した光電気混載配線基板に実装するときに、光素子の光入出射端面部と該光導波路の光入出射端面が容易に正確にアラインする構成を簡単に実現できる。特に、Ｅ／Ｏ変換を行なうための発光素子を低しきい値の面発光レーザにすることで、低消費電力駆動が可能で光導波路との光結合やアレイ化が容易な光電子集積素子を実現できる。
【００１２】
各素子の配置形態としては次のようなものが可能である。
ベースプレート上に電子集積素子ベアチップを固定し、それに近接して配線手段を挟んで光素子を固設する。
【００１３】
この配置形態で、更に具体的には、ベースプレートの中央部上に電子集積素子ベアチップを固定し、それの周りに近接して配線手段を挟んで光素子を固設する形態が可能である。この場合、光素子はベースプレート面に平行な方向で光入出力を行なう様な姿勢で固設できる。この際、光素子と電子集積素子ベアチップの間の領域に、外部電気配線と繋がる為の導電部が露出して設けられ得る。
【００１４】
この場合、光素子をベースプレート面に垂直な方向で光入出力を行なう様な姿勢で固設することもできる。この際、電子集積素子ベアチップの外面領域に、外部電気配線と繋がる為の導電部が露出して設けられ得る。
【００１５】
また、ベースプレート上に電子集積素子ベアチップが固定され、電子集積素子ベアチップの素子が形成されていない領域上に、配線手段を挟んで、光素子がベースプレート面に垂直な方向で光入出力を行なう様な姿勢で固設されている配置形態も可能である。この場合、電子集積素子ベアチップの素子が形成されている領域上に、外部電気配線と繋がる為の導電部が露出して設けられ得る。
【００１６】
更により具体的には、光素子は、アレイ状に並べられて、各素子の独立電極がフリップチップ実装で配線基板に貼り付けられ、該同一パッケージに設けられた構造体に固定して電子集積素子ベアチップと一体化されており、光入出射用の窓が該配線基板または該構造体に設けられている形態も可能である。この形態では、フリップチップ実装により同一基板上にＬＳＩなどと光素子がハイブリッド集積された、より小型で低コストな光電子集積素子を提供できる。この形態は、光素子が低しきい値の面発光レーザなどの面型光素子である場合に好適な形態である。
【００１７】
また、更により具体的には、配線基板は電子集積素子ベアチップを形成した基板と同一のものであり、該基板上において素子が形成されていない領域に光素子との配線用のパターンと電極が形成され、光素子は該同一基板上にフリップチップ実装されている形態も採り得る。この形態では、光素子をＬＳＩなどを作製した同一基板上にフリップチップ実装することで、より小型で低コストなＥ／Ｏ、Ｏ／Ｅ変換部を持つ光電子集積素子を実現できる。この場合、ＬＳＩなどを作製した基板上で電子回路が形成されていない領域に、電子回路の出力段と光素子を接続するための電極配線および電極パッドを形成して、その電極パッドに光素子をフリップチップ実装することで、より小型で低コストな光電子集積素子を実現できる。
【００１８】
また、光素子は面発光レーザであり、該面発光レーザは、前記構造体と配線基板との間にサンドイッチされる形で実装されており、多層膜反射ミラーと活性層を含む共振器層のみを残して半導体が除去されている構造を有し得る。この形態では、化合物半導体基板が含まれないので、より小型で、しかもＡｓやＰの含有量が少ない環境安全性の高い光電子集積素子を提供できる。この場合、上記面発光レーザをフリップチップ実装等で配線基板またはパッケージに接着するための構造体に接着した後に、面発光レーザを構成したＧａＡｓ、ＩｎＰなどの化合物半導体基板をを除去して、現れた表面にも再び加工と接着を行い、レーザの機能層を他の物質で挟むような構成にすることで、より小型で、環境安全性の高い光電子集積素子を実現できる。
【００１９】
また、パッケージは、電子集積素子ベアチップをベースプレートに接着して、該ベースプレートにおいて該電子集積素子ベアチップの周囲に接着した構造体にはんだボールアレイを配置したＢＧＡ（Ｂａ１ｌ  Ｇｒｉｄ  Ａｒｒａｙ）型であり、前記構造体側面に光素子を接着して該パッケージの側方において光の入出射を行なう形態も採り得る。ここでは、上記パッケージの電気接続部分をＢＧＡ型にして、光素子の実装をパッケージの側面とすることで、光・電気接続の両方を行なえる光電子集積素子の好適なパッケージ構造を提供できる。この場合、ＢＧＡの電気接続のためのはんだのリフロー工程でパッケージを光電気混載配線基板に実装すれば、光素子と光導波路との光結合もセルフアラインで垂直光入出射が可能であり、光・電気接続の両方を同時に好適に行なえる。
【００２０】
また、更により具体的には、パッケージは、電子集積素子ベアチップをベースプレートに接着して該ベアチップの表面に形成した樹脂層上にはんだボールアレイを配置したＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）型であり、該ベースプレートの周囲に接着した構造体において、光素子をはんだボールアレイを配置した面と同じ側の面に接着して、該パッケージの上下方向に沿って光の入出射を行なう形態も採り得る。ここでは、上記パッケージの電気接続部分をＣＳＰ型にして、光電気混載配線基板への光素子の実装も電気接続と同じ側にすることで、光・電気接続の両方を好適に行なえる光電子集積素子のパッケージ構造を提供できる。この場合、ＣＳＰの電気接続のためのはんだのリフロー工程でパッケージを光電気混載配線基板へ実装すれば、光素子と光導波路との光結合は、セルフアラインで光導波路の光入出射端に垂直入出射させてミラーを介して平面光導波路に結合できる。
【００２１】
また、パッケージは、電子集積素子ベアチップをベースプレートに接着して該ベアチップの表面に形成した樹脂層上にはんだボールアレイを配置したＣＳＰ型であり、該電子集積素子ベアチップの基板上に光素子をフリップチップ実装して、該パッケージの上下方向に沿って光の入出射を行なう形態も採り得る。ここでも、上記パッケージの電気接続部分をＣＳＰ型にして、光素子の実装も電気接続と同じ側にすることで、光・電気接続の両方を好適に行なえる光電子集積素子のパッケージ構造を提供できる。この場合も、ＣＳＰの電気接続のためのはんだのリフロー工程でパッケージを実装すれば、光素子と光導波路との結合は、セルフアラインで光入出射端に垂直入出射させてミラーを介して平面光導波路に結合でき、光・電気接続の両方を同時に好適に行なえる。
【００２２】
上記目的を達成する光素子に面発光レーザを含む上記の光電子集積素子の本発明の駆動方法は、面発光レーザの駆動は前記駆動回路の出力段のＣＭＯＳバッファのオン・オフで直接行ない、レーザの駆動電流の調整は直列に挿入した抵抗で行なうことを特徴とする。ここでは、上記面発光レーザのオン・オフ駆動をＬＳＩなどの出力段のトランジスタでスイッチングすることで行い、電源電圧に対して抵抗と面発光レーザが直列に接続されて、その抵抗値で面発光レーザの電流量を決定する。従って、特別な回路上の変更がなく、低コスト、低消費電力の光電子集積素子の駆動方法を提供できる。
【００２３】
上記目的を達成する光電気混載配線基板に上記のＢＧＡ型のパッケージの光電子集積素子を実装する光配線方法は、両者間の電気接続ははんだボールを介して行ない、光接続は、該光電子集積素子の光素子のある位置に合わせて該光電気混載配線基板の光導波路側面に設けられた光入出射端における垂直入出射で行ない、該光電子集積素子と該光電気混載配線基板間での信号の授受を電気と光混在で行なうことを特徴とする。電気配線用の多層配線基板と光導波路を積層して一体化させ、この光配線方法で電気・光の接続・配線を行い、低コストな光電気混載配線基板への光電子集積素子の実装を行なうことができる。そして、高速信号を低ＥＭＩで伝達できる電子機器用のＭＣＭ（マルチチップモジュール）等を提供できる。
【００２４】
また、上記目的を達成する光電気混載配線基板に上記のＣＳＰ型のパッケージの光電子集積素子を実装する光配線方法は、両者間の電気接続ははんだボールを介して行ない、光接続は、該光電子集積素子の光素子のある位置に合わせて該光電気混載配線基板の光導波路上面に設けられた光入出射端において垂直入出射し、その下部に設けられたミラーを用いて該光導波路の導波と結合することで行ない、該光電子集積素子と該光電気混載配線基板間での信号の授受を電気と光混在で行なうことを特徴とする。これによっても、電気配線用の多層配線基板と光導波路を積層して一体化させ、上記の光配線方法で電気・光の接続・配線を行い、低コストな光電気混載配線基板への実装を行なうことができ、高速信号を低ＥＭＩで伝達できる電子機器用のＭＣＭ等を提供できる。
【００２５】
また、上記目的を達成する、電気配線基板の両面に光導波路を形成した層を積層した光電気混載配線基板の両面に、上記のＢＧＡ型あるいはＣＳＰ型のパッケージの光電子集積素子を複数実装する光配線方法は、両者間の電気接続ははんだボールを介して行ない、光接続は、該光電子集積素子のある位置に合わせて該光電気混載配線基板の光導波路上面に設けられた光入出射端における垂直入出射で行なう場合にはその下部に設けられたミラーを用いて該光導波路の導波と結合することで行ない、該光電気混載配線基板の導波路側面に設けられた光入出射端における垂直入出射で行なう場合にはそのまま導波させるともに、該電気配線基板の一部に光が透過できるスルーホールを設けておいて該光電気混載配線基板の両面の光導波路間での光信号の接続をも行ない、該光電子集積素子と該光電気混載配線基板間での信号の授受を電気と光混在で行なうことを特徴とする。これによっても、電気配線用の多層配線基板と光導波路を積層して一体化させ、上記の光配線方法で電気・光の接続・配線を行い、低コストな実装を行なうことができ、高速信号を低ＥＭＩで伝達できる電子機器用のＭＣＭ等を提供できる。
【００２６】
また、上記目的を達成する演算処理装置は、上記の光電子集積素子が大規模中央演算装置（ＭＰＵ）、ランダムアクセスメモリなどの集積素子であり、該集積素子と光電気混載配線基板との間を上記の光配線方法を用いて配線して構成したことを特徴とする。これにより、上記光電子集積素子、駆動方法、光配線方法を用いた高速、低ＥＭＩの演算処理装置を提供できる。
【００２７】
ここで、本発明の特徴を一具体例を用いて説明する。低消費電力で簡単な駆動系で発光できる面発光レーザをＳｉ−ＬＳＩと同一パッケージ内に収め、電気の接続と光の接続を同時に実現できる図１のような光電子集積素子６および光配線層２と電気配線用の多層基板１が一体化した光電気混載基板の例を用いて説明する。光電子集積素子６の実装はＢＧＡ型パッケージにおけるはんだボール１０で行い、このときパッケージの側面に配置された光素子アレイ８および９は光配線層２の入出射端１２との位置合わせが同時にできるようになっている。ここでは、導波路４の側面から光の入出射を行なうので、反射ミラーが必要のない構造になっている。
【００２８】
面発光レーザは、動作電流３ｍＡで１００μＷ程度の出力が得られ、図７（ａ）、（ｂ）に示したようなＣＭＯＳバッファによりオン／オフするという簡単な回路構成で十分駆動できる。従って、今までのＬＳＩの出力段のＭＯＳトランジスタに抵抗と面発光レーザを直列に同一パッケージ内で接続することで構成できるので、ＬＳＩの回路構成の変更などは殆どなく、非常に低コストで光電気混載の配線が実現できる。ここで、レーザが１００μＷの出力で受光器の最低受信感度が−２５ｄＢｍとすれば、１５ｄＢの光損失まで許されることになり、ボード内の近距離の接続においては十分なマージンであると考えられる。その他に、図８のように光の入出射を基板に対して垂直に行なう方法や、図１１のように両面に実装する方法もある。
【００２９】
【発明の実施の形態】
以下に、本発明の実施の形態を図面を参照しつつ説明する。
【００３０】
［第１実施例］
本発明は、典型的には、ＶＬＳＩベアチップなどのＩＣチップとその信号伝達のための光素子を同一パッケージ内に収めて、光導波路と電気配線基板が一体化したボードにこのパッケージを装着し、光／電気の混合配線を行なって信号伝達の高速化、低ＥＭＩ化、低消費電力化を図るものである。その実施例を図１に第１実施例として示す。
【００３１】
図１の構成は、多層配線プリント基板上１に多層光配線層２が積層されて光電気混載配線基板が形成されており、カバー１１に光を透過できるような窓を設けてＢＧＡ型のパッケージの側面に発光素子９と受光素子８をアレイ状に一体化した光電子集積素子６を、上記光電気混載配線基板の光配線層２を一部除いて形成された凹部に装着して用いるものである。従って、この素子６は電気的接触を凹部下側で垂直方向に取り、光学的結合を凹部側面で水平方向に取るようになっている。図１において、７は、光素子８、９の駆動回路を含むＩＣチップを載せるためのベースとなる熱伝導性のよいプレートであって、例えばＡｌやＣｕが用いられ、必要であればその上部にフィン（図４参照）などの放熱手段を設ける。
【００３２】
この光電子集積素子６をプリント基板１に装着するには、素子６の下方の電極部にアレイ状に並べたハンダボール１０と基板１の対応する電極５をアライメントして、フリップチップ実装を行なう。この際、ハンダボール１０のリフロー時のセルフアライン効果で、歩留まり良く位置決めできる。より位置決め精度を上げたい場合には、光電子混載素子６の下方にピンを設けてプリント基板１側に設けたガイド（不図示）に差し込む様にしてもよいし、ＢＧＡの代わりにＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）型のパッケージにして、基板１側にソケットを設けて差し込む様にしてもよい。
【００３３】
この様にして電気的接触を得ながら光電子集積素子６をプリント基板１上に装着すると、セルフアライン的に基板１上部に設けた光配線となる光導波路４の入出射端面１２（上記凹部の側面に現れている）と発光素子９と受光素子８の対応する光入出射端面部が対向して面実装態様の位置決めができ、光結合を水平方向に行なえる。電気信号は多層配線基板１に設けられた電気配線３を通して、他の素子や電源と接続される。光信号も光導波路４による光配線を通して他の素子との間でやり取りされる。
【００３４】
このように電気と光を混合した配線では、例えば、素子への給電ラインや比較的遅いロジック信号やアナログ信号を電気配線３で行い、高速のクロックパルスやロジック信号を光配線４で行なうなどの割り振りにすればよい。図１におけるボール１０の数および光素子８、９の数は一例であり、これより多くても少なくてもよい。
【００３５】
電気配線用の多層配線基板１は、汎用的なＰＣＢ基板以外に、ポリイミド基板、ＡｌＮなどのセラミック基板でもよい。一方、光配線用の光導波路層２は、フッ素化ＰＭＭＡやエポキシ樹脂、ポリイミドなどの樹脂で形成するのが簡便でよい。その作製方法を図２に沿って簡単に説明する。
【００３６】
図２（ａ）に示す様に、電気配線用基板１上にまずクラッドとなる樹脂２１をスピナーなどで塗布後に硬化させる。その後、図２（ｂ）に示す様に、コアとなる屈折率の若干高い層２２を塗布して、ホトリソグラフィとエッチングを用いて導波路の形状（例えば、断面３０μｍ×３０μｍ）にして配線パターンを形成し、さらにクラッド２３で埋め込む。多層にする場合には、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）による平坦化工程を経て、図２（ｃ）に示す様に、さらに同様に光導波路２４を形成してクラッド２５で埋め込む。このとき、２列のアレイ状にする場合には、図２（ｃ）のように互い違いの位置にすることによりクラッド２３が薄くできてスペース効率が上がる。２層の場合、全体の光導波路層２１〜２５の厚さは約２００μｍとなった。
【００３７】
導波路の材料としては他にも色々あり、低損失材料としてシリカガラスを用いてもよい。この場合、Ｐをドープしたシリカガラス（ＰＳＧ）を用いると、加熱することでマストランスポートが起きて表面平坦化できるので、多層光配線層２として作製しやすい。この場合、コア層としてＧｅをさらにドープしたＧＰＳＧで屈折率制御を行なえば光導波路２２、２４を構成できる。加熱平坦化（リフロー）の温度は通常８００℃程度と高いので、Ｓｉなどの基板に加熱平坦化過程等を経て導波路を形成した後に、導波路層２１〜２５を電気配線基板１に貼り合わせて該Ｓｉ基板を除去することで、問題なく光電気混載基板１、２が作製できる。図１では、光配線層２は２層になっているが、それ以上の多層にしてもよいし、１層でもよい。
【００３８】
この様にして構成した光電気混載ボードの全体イメージの例を図３に示す。図３において、３０は上記で説明した光電気混載基板としてのマザーボード、３２は大規模中央演算処理装置（ＭＰＵ）、３１は１次キャシュメモリ、３３はＤＲＡＭ３９が搭載されたＭＣＭがドーターボード（これも上記で説明した光電気混載基板として構成し得る）としてマザーボード３０に装着されているものである。ＭＰＵ３１や１次キャシュメモリ３１やＤＲＡＭ３９が図１の光電子集積素子６に該当する様に構成し得る。
【００３９】
高速ロジックおよびクロック信号は、マザーボード３０およびドーターボード３３に形成された光導波路３４を介して信号伝送されている。電源ラインや低速の信号は、同一ボード３０内に構成された電気配線で接続される。光コネクタ３５および光導波路シート３６を用いて他のボードと光信号の状態で接続することもできる。光導波路シート３６はバスラインとしてパラレルに信号転送するために用いている。
【００４０】
また、マザーボード３０とドーターボード３３の光接続は、マザーボード３０のドーターボード用差込口に４５°ミラー（不図示）を形成することで行なっている。光配線をバスとして使用する場合には、光減衰を補うために接続部に光アンプを挿入するか、ボードにリピータとして機能する発光素子を設置するかすればよい。
【００４１】
ハードディスクドライブのような外部記憶装置との信号のやり取りは、コネクタ３８およびケーブル３７を用いてシリアル高速転送することがケーブルの低コスト化につながってよい。そこで、コネクタ部３８には、パラレル−シリアル変換して１０Ｇｂｐｓ程度のレートを可能とする光ファイバ通信に用いる様な送信部を装着している。図３にはボードの主要な部分しか書かれていないが必要な回路構成にすることで、クロックレートが１ＧＨｚオーバーの次世代コンピュータを構成することがきる。
【００４２】
このとき、ランバス方式を用いることに比べて配線やピンの制約が少なく、さらに高速で小型化、低消費電力化が可能で、ＥＭＩ対策が容易なボードを提供することができる。また、コンピュータに限らず、最近の電子機器、例えば携帯電話、デジタルカメラなどではより高速化、小型化が要求されており、同時に低ＥＭＩ化が必須となっているために、本発明による光電気混載方式がこれらの機器にも非常に有効になる。
【００４３】
次に、本実施例による光電子集積素子６の構造を図４を元に説明する。図４（ａ）は断面図を表し、図４（ｂ）は光素子部の部品を分解して構成を説明する斜視図である。基本的にはＢＧＡタイプのパッケージになっており、Ｃｕ板でできたベースプレート４０の中央部にＳｉ−ＬＳＩ４１の裏面が接着されている。また、ハンダボール１０を載せる電極をプレート４５に形成し、Ｓｉ−ＬＳＩ４１の表面電極との配線はインナーリード４３で行なっている（図４（ｂ）の断面ではインナーリード４３は光素子４６、４７の電極と繋がっているが、適当なインナーリードはプレート４５を貫いてハンダボール１０と繋がっている）。４２はＢＧＡ電極を構成するプレート４５やインナーリード４３を支持するための台座であるが、熱伝導性の良いＡｌ２Ｏ３、ＡｌＮなどのセラミックか金属を用いており、ベースプレート４０とインナーリード４３に接着している（インナーリード４３は密に或は間隔を置いて並んでいたり、適当な支持平板上に配列されていたりする）。このときベースプレート４０ヘの接着には熱伝導性の良い接着剤を用いている。Ｓｉ−ＬＳＩ４１と台座４２との間は図４（ａ）では空間になっているが、ここに樹脂などを埋め込んで固めてもよい。また、ＬＳＩ表面保護のために樹脂４４でその表面を固めている。Ｓｉ−ＬＳＩ４１および光素子４６、４７からの熱はベースプレート４０を介して空気中に放熱できるようになっており、必要であれば放熱フィン５９をベースプレート４０上に接着すればよい。
【００４４】
サイズは、例えば、Ｓｉ−ＬＳＩ４１の部分が１ｃｍ程度、Ｓｉ−ＬＳＩ４１と光素子４６、４７の間の距離が１ｃｍ程度であり、取り扱う電気信号の周波数（波長）を考えて、遅延やスキューなどの問題が起きない数値となっている。
【００４５】
一方、光素子４６、４７の部分であるが、台座プレート４９、面型発光素子４７、表面カバープレート５１および配線用フレキシブルテープ（ＴＡＢテープなど）５０が図４（ｂ）のような順番でスタックされている。受光素子４６も同じ構成になっている。
【００４６】
この台座プレート４９が台座４２の側壁に接着されるとともに、ＴＡＢテープ５０の電極５５および台座プレート４９表面の共通電極が、はんだ４８等で対応するインナーリード４３と電気的に結合されている。ＴＡＢテープ５０およびカバープレート５１の各面型光素子にあたる部分には窓５７が設けられており、光の入出射ができるようになっている。この窓５７は、単なる穴でもよいし、光の集光作用を持つレンズあるいは光素子保護用の透明プレートが嵌め込まれたものでもよい。光素子４６、４７への電流注入或は電圧印加は、発光部５２（受光素子４６の場合は受光部）側のリング状電極５３とＴＡＢテープ５０のリング状電極５４を貼り合わせ、配線５６を介して各発光部５２（或は受光部）に対して独立に行なうことができる。
【００４７】
ここで、プレート４９、５１およびＴＡＢテープ５０の素材は光素子の熱放散のために熱伝導性が高いものが望ましく、プレート４９、５１は金属かＡｌ２Ｏ３セラミック薄膜、ＴＡＢテープ５０はＡｌ２Ｏ３粉末入りのポリイミドフィルムなどを用いる。面型発光素子４７としては発光効率の良い面発光レーザを用いた。また、面発光レーザでは光の放射角が１０°以下と小さいので、レンズなしでも低損失で光導波路４との光結合が可能である。
【００４８】
通常、面発光レーザは、活性層を含む共振器をＤＢＲ（Ｄｉｓｔｒｉｂｕｔｅｄ  Ｂｒａｇｇ  Ｒｅｆｌｅｃｔｏｒ）ミラーでサンドイッチした構造をｎ基板上にエピタキシャル成長し、発光部だけに電流が流せるような狭窄構造を形成したものであり、図４（ｂ）の符号４７で示すように簡単に２次元アレイ化できる。ここでは、ＧａＡｓ基板上にＡｌＡｓ／ＡｌＧａＡｓ多層膜エピミラーを成長し、ＧａＡｓ／ＡｌＧａＡｓの多重量子井戸活性層を持つ８３０ｎｍ帯の面発光レーザを使用した。
【００４９】
この場合、共通電極はカソードになり、独立駆動するための電極５３はアノードになっている。この面発光レーザを駆動するためのＥ／Ｏ変換部の概念図を図７（ｂ）に示す。ＬＳＩ４１の最終段の電極につながる部分には、通常、ピンからの電流駆動ができるようにＣＭＯＳバッファインバータ７１が構成されている。しかし、本発明では、この最終段の構成を変えることなしに、ピンを出すかわりに面発光レーザ７２でＥ／Ｏ変換して光出力にしてしまうものである。ＣＭＯＳバッファの駆動電流能力は通常１０ｍＡ以下であるが、ここで使用した面発光レーザはしきい値が約１ｍＡ、１００μＷ出力時の動作電流は３ｍＡと非常に低いので、十分この能力で駆動することができる。面発光レーザ７２に３ｍＡの電流を流すときの動作電圧は約２．５Ｖであるため、３．３Ｖ−ＣＭＯＳ７１の場合には直列抵抗Ｒとして、（３．３−２．５）／３×１０−３＝２６７Ωの抵抗を挿入すればよい。この抵抗Ｒは、図４（ｂ）におけるＴＡＢテープ５０の配線５６中に挿入（５８で示す）するか、インナーリード４３中に挿入（不図示）すればよい。しかし、この系ではカソードコモンで動作させるためにＣＭＯＳ７１のｐチャネルのスイッチング時間が効いてきて、高速化には限界がある。
【００５０】
これに対して、図７（ａ）のようにアノードコモンタイプにすればＣＭＯＳ７１のｎチャネルのスイッチング時間が効いてきて、更なる高速化が図れるメリットがある。そのため、本発明では、面発光レーザのｎ基板を除去してｎ側を電極分離することでアノードコモン化する技術も開発している。その作製方法を図５に示す。
【００５１】
図５は、簡略化のため、２個のみの面発光レーザのアレイの断面を示している。図５（ａ）において、ｎ−ＧａＡｓ基板６０上に、エッチストップ層となるｎ−ＡｌＡｓ層（不図示）、コンタクト層となるｎ−ＧａＡｓ（不図示）を成長してから、ｎ−ＡｌＡｓ／ＡｌＧａＡｓ多層膜ミラー６１、アンドープのＧａＡｓ／ＡｌＧａＡｓ多重量子井戸活性層とＡｌＧａＡｓ層からなる１波長共振器層６２、ｐ−ＡｌＡｓ／ＡｌＧａＡｓ多層膜ミラー６３を有機金属気相成長法などでエピタキシャル成長する。その後、電流狭窄層６６を形成するためにリング状にエッチングを行なって凹部６７を形成してから、ＳｉＮｘなどの絶縁膜６４を発光領域部を除いて成膜して電極６５を形成する。
【００５２】
次に、図５（ｂ）において、台座プレート４９の全面電極（不図示）に、ｐ側の電極６５全体をＡｕＳｎハンダによってに接着してから、ＧａＡｓ基板６０を研磨および化学的エッチングにより除去する。このとき、エッチャントはＨ２０２とＮＨ３の混合液を用いており、ＧａＡｓ基板６０上に成長してあるＡｌＡｓ層でエッチングを止めることができる。その後、すぐにＨＣｌによってＡｌＡｓ層を除去してミラー６１最下面に成長しているＧａＡｓ層を露出させる。続いて、図５（ｃ）において、表面に露出しているミラー層６１の素子間部分を硫酸系のエッチャント等でウエットエッチングして分離溝６８を形成し、ｎ側の電極５３を窓部５２を形成しながら成膜する。
【００５３】
次に、表面カバープレート５１に電極５４付きＴＡＢテープ５０を貼り付けて穴５７を開けたものの電極５４と面発光レーザ４７の電極５３同志をやはりＡｕＳｎはんだなどで接着する。すると、窓部５７から光を取り出せるアノードコモン型面発光レーザが作製できる。
【００５４】
また、作製方法の若干の違いで、図６のような形態も作製できる。この場合、図４の構成と若干構成が異なって、配線用のＴＡＢテープ５０が台座プレート４９側から出る構造になっている。図６（ａ）において、図５（ａ）の場合と同様に面発光レーザ構造を作製するが、光をｐミラー層６３側から取り出すために、電極６５には光取り出し用の窓７０を開けておく。また、ｐ側を石英ガラス板６９にエレクトロンワックスなどで貼り付けておく。
【００５５】
図６（ｂ）において、図５（ｂ）の場合と同様にＧａＡｓ基板６０を除去して電極５３を形成する。そして、台座プレート４９にＴＡＢテープ５０を貼り付けてＴＡＢテープ上の電極５４とレーザの電極５３を接着する。このとき、こちら側から光は取り出さないために窓を開ける必要はない。これらの作業をやり易くする為に、ｐ側を上記石英ガラス板６９に貼り付けるのである。
【００５６】
図６（ｃ）において、石英ガラス板６９を取り外し、ここに表面プレート５１を取り付ける。このように、ＧａＡｓ基板６０を除去した構成では、レーザ光を発振させる機能層が２つの構造体４９、５１にサンドイッチされている。これら構造体に熱伝導性の高い物質を用いれば、よりレーザ特性を向上できる。また、Ａｓ含有率を大幅に下げられるので環境安全性も高くなる。
【００５７】
ところで、面型発光素子として発光ダイオードを使用することもできるが、動作電流は３０ｍＡ程度と１桁大きくなり、消費電力が高くなるとともにドライバ部分の工夫が必要になる。また、面型受光素子については詳しく触れなかったが、構成や作製方法は類似している。エピタキシャル成長および拡散プロセスを実行してＧａＡｓのｐｉｎ構造を作製している。材料はＳｉやＩｎＧａＡｓでもよい。
【００５８】
また、以上では８３０ｎｍ帯の例を示したが、他の波長帯、すなわちＩｎＧａＡｓによる０．９８μｍ帯やＩｎＧａＡｓＰによる１．３μｍ帯などでも勿論よい。
【００５９】
［第２実施例］
本発明による第２の実施例は、図８のように光電子集積素子８１の光素子８２、８３の光入出力を光電気混載配線基板に対して垂直方向に行なうものである。そのため、光導波路８６には図８（ｂ）のように４５度ミラー８８を設けて、光電気混載配線基板に入出射端８７から結合した光は水平方向に光導波路８６を伝播し、水平方向に光導波路８６を伝播して入出射端８７から光電子集積素子８１に結合する光は垂直方向に出るようになっている。導波路８６の構成は第１実施例と同様で良いが、本実施例では１層の光配線層８０としている。
【００６０】
一方、ベースプレート７上に形成された光電子集積素子８１は、図８（ａ）のように中央部に電気接触のためのボールアレイ１０があるμ−ＢＧＡ（またはＣＳＰ：Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）型になっており、周辺部に発光素子８２および受光素子８３を下向きにアレイ化した構造を有している。光素子８２、８３には、光入出力のための窓を持つカバープレート８４が被せられていて、表面保護をしている。実装の仕方は第１実施例と同様であり、セルフアラインで光素子８２、８３と光配線層８０の入出射端８７との位置合わせができるようになっている。配線３を持つ電気配線基板１の電極５とボールアレイ１０で接触させる光電子集積素子８１の領域は、光配線層８０の厚さ（約１００μｍ）の分だけベースとなる部分８５が光素子８２、８３の面より飛び出した構造になっている。はんだボールの大きさが約５０μｍでリフロー接着後のハンダ部の厚みが約２０μｍになるので、この突起領域８５の高さを１００μｍとすると光素子８２、８３と入出射端８７の距離は２０μｍになる。
【００６１】
このような光電子集積素子の具体的な２つの構造を、図９および図１０の断面図に示す。図９の構造では、第１実施例と同様に、面発光レーザ９８および面型受光素子９７は、台座プレート９２上に共通電極（これはインナーリード等の適当な配線でＳｉ−ＬＳＩ９０に接続される）を接着して配置され、光入出射が垂直にできるようにベースプレート９１に貼り付けられている。インナーリード９３で光素子９７、９８の分離電極とＳｉ−ＬＳＩ９０との配線を行い、カバープレート９９には窓部１００を設けてある。配線基板１との電気接続を行なうはんだボール９５は、ポリイミドなどの絶縁層９６で形成した台座の上に配置され、絶縁層９６中に形成されたスルーホール電極１０１を介してＬＳＩ９０とはんだボール９５の配線が行なわれている。また、インナーリード９３の保護のために絶縁層９６の周りが樹脂９４で固められている。
【００６２】
一方、図１０の構造では、Ｓｉ−ＬＳＩ１０２に電子回路のない領域を周辺部に設けておき、ＬＳＩ１０２のベアチップ（ダイス）上に直接光素子９７、９８を実装して、インナーリードをなくしている。図１０（ａ）において、図９と同じ符号で示すものは同一機能部であることを表す。図１０の構成でも、カバープレート９９の縁は、ベースプレート９１に貼り付けられた構造体１０３で保護され、絶縁層９６の周りは樹脂１０４で固められている。
【００６３】
この場合、図１０（ｂ）に示した拡大図のように、Ｓｉ−ＬＳＩ１０２上に光素子駆動用の電極配線１０５を形成しておき、光素子を独立駆動できるように光素子電極５４と電極配線１０５がフリップチップ実装してある。ここで、面発光レーザ９８は第１実施例の図６で示した方法で作製されている（図１０（ｂ）において、図６と同じ符号で示すものは同一機能部あることを表す）。ただし、図１０（ｂ）では、共通電極６５も光素子中にスルーホール配線１０８を形成して同じ面に取り出して、電極１０７を形成してある。こうして、カソード１０５、アノード１０６の両方の接続を行いながら光素子をＳｉ基板１０２上に実装することで、インナーリード等が一切不要になり、構造やプロセスが簡単で低コスト化が図れるとともに、光素子の高速駆動が可能になる。
【００６４】
ここでは、面発光レーザの機能層となる部分９８は、ＧａＡｓ基板を除去しているので５〜７μｍ程度と薄くなっている。そこで、表面カバープレート９９には厚さ数１０μｍの金属膜あるいはＡ１２Ｏ３などの熱伝導性の良い誘電体を貼り付けている。ただし、集積度が大きく光素子のアレイ数が多い素子の場合には、ＬＳＩ１０２との熱干渉の問題から、図９の構造か第１実施例のように光素子とＬＳＩは分けて近接配置するのがよい。
【００６５】
［第３実施例］
本発明による第３の実施例は、図１１のように電気配線３を持つ多層電気配線基板１の両面に光導波路８６を持つ光配線層１９３、１９４を設けて、光電子集積素子８１を両面実装するものであり、これによって基板上への実装密度を上げることができる。配線基板１や光電子集積素子８１の構成は第１実施例や第２実施例と同様であり、同じ機能を持つ部分には同じ記号を付すか、あるいは記号を省略してある。
【００６６】
本実施例で特徴的なことは、表面と裏面の光配線が図１２のように電気配線基板１に開けられたスルーホール光導波路１９１を介して行なえることである。光電子混載素子８１から出射された光が上部光配線層１９３の導波路１９２を介して該スルーホール１９１を抜けて、下部光配線層１９４に設けられた４５度ミラー１９０によって光導波路８６に結合することができる。受光の場合も同様である。スルーホール１９１は単なる空間でもよいし、導波路１９２のコア層と同じ材料を埋め込んだものでもよい。スルーホール１９１の径を１００μｍ程度にしておけば、電気配線基板１の厚さが５ｍｍ程度であるとき回折や反射による光損失は殆どない。
【００６７】
このような構造にすることにより、配線の自由度が増し、小型、高密度でＥＭＩ対策が容易な電子機器用のＭＣＭ（Ｍｕｌｔｉ−Ｃｈｉｐ−Ｍｏｄｕｌｅ）ボードを提供することができる。
【００６８】
上記の実施例では、電気配線基板を光配線層でサンドイッチした構造になっているが、光配線層の上にさらに多層電気配線層があるという、電気配線層と光配線層が多層に積層された構造でもよい。
【００６９】
また、光電子集積素子の光素子の光の入出射は上下方向あるいは側方であつたが、斜め方向にして、空間伝播あるいは光導波路チューブ、光導波路フィルム等で他の素子や他のボードとの接続を行なってもよい。
【００７０】
また、光電子集積素子のパッケージの形態については、上記実施例に限られたものではなく、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、ＤＩＰ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）などあらゆる形態が適用可能である。また、パッケージ内には１つのＬＳＩ基板のみ搭載した例を示したが、ＣＳＰ実装で３次元スタック化したＬＳＩを用いたり、Ｓｉ基板上の多層配線技術を用いて３次元ＬＳＩを構成したものであってもよい。
【００７１】
【発明の効果】
以上説明した様に、本発明によって、光インターコネクションを小型、低消費電力、低コストで行なうためのＬＳＩなどとＯ／Ｅ、Ｅ／Ｏ変換部が同一パッケージ化された光電子集積素子を提供することができる。また、光電子集積素子パッケージの配線基板への光・電気接続をセルフアラインで同時に歩留まり高く行なうことができる。また、ＬＳＩなどの特別な回路上の変更がなく、低コスト、低消費電力の光電子集積素子の駆動方法を提供することができる。更に、小型、高速動作が可能で低ＥＭＩの電子機器用のＭＣＭ、高速、低ＥＭＩの次世代演算処理装置などを提供できる。
【図面の簡単な説明】
【図１】図１は本発明による第１実施例の光電子集積素子と光電気混載配線基板の分離した状態の斜視図である。
【図２】図２は多層光配線層の作製方法を説明する断面図である。
【図３】図３は本発明による光電子集積素子と光電気混載配線基板を用いて構成したＭＣＭの一例を示す斜視図である。
【図４】図４は本発明による第１実施例の光電子集積素子の断面（ａ）および光素子部分の構成（ｂ）を示す図である。
【図５】図５は機能層のみを残した面発光レーザの作製プロセスの一例を説明する断面図である。
【図６】図６は機能層のみを残した面発光レーザの作製プロセスの他の例を説明する断面図である。
【図７】図７は本発明による光電子集積素子の発光素子を駆動する方法を説明する図である。
【図８】図８は本発明による第２実施例の光電子集積素子と光電気混載配線基板の分離した状態の斜視図および光導波路の拡大断面図である。
【図９】図９は本発明による第２実施例の光電子集積素子の第１の構成例の断面図である。
【図１０】図１０は本発明による第２実施例の光電子集積素子の第２の構成例である面発光レーザとＬＳＩを同一基板上に配置した構成の断面図および面発光レーザ部分の拡大断面図である。
【図１１】図１１は本発明による第３実施例の光電子集積素子と光電気混載配線基板の分離した状態の斜視図である。
【図１２】図１２は本発明による第３実施例の光電気混載基板の光配線の例を説明するための断面図である。
【図１３】図１３は第１の従来例を説明する図である。
【図１４】図１４は第２の従来例を説明する図である。
【符号の説明】
１    電気配線基板
２、８０、１９３、１９４    光配線層
３、５６、１０５、１０６    電気配線
４、３４、８６、１９２、１００３    光導波路
５    電気配線基板の電極パッド
６、３１、３２、３９、８１    光電子集積素子
７、４０、９１    ベースプレート
８、４６、８３、９７、１０１２    受光素子
９、４７、８２、９８、１０１１    発光素子
１０、４８、９５    はんだボール
１１、５１、８４、９９    カバープレート
１２、８７    光導波路入出射端
２１、２３、２５    クラッド
２２、２４、１００８    コア
３０、３３    光電気混載基板
３５、３８    光コネクタ
３６    光導波路シート
３７    光導波路ケーブル
４１、９０、１０２    ＬＳＩチップ
４２、９２    台座用構造体
４３、９３    インナーリード
４４、９４、１０４    樹脂カバー層
４５、８５、９６    電極パッド用プレート
４９    台座プレート
５０    フレキシブル配線基板
５２、６６    発光部
５３、６５、１０７    素子電極
５４    配線基板電極
５５    電極パッド
５７、７０、１００    光透過用窓
５８    抵抗体
５９    放熱フィン
６０    半導体基板
６１、６３    反射ミラー層
６２    活性層および共振器層
６４    絶縁層
６７    エッチング部
６８    素子分離溝
６９    基板
７１    ＣＭＯＳインバータ
７２    レーザダイオード
８８、１９０、１００２    反射ミラー
１０１、１０８    スルーホール配線
１０３    保護用構造体
１９１    スルーホール光導波路
１００１    光配線基板
１００４    光電子ＩＣチップ
１００５    傾斜面
１００６    凸部
１００７    シリコン酸化膜
１０１０    電子回路部
【図１】
0003728147.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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