(57)【特許請求の範囲】
【請求項１】
絶縁表面上に、スイッチング用トランジスタと、駆動用トランジスタと、消去用トランジスタと、発光素子と、第１の方向に設けられた第１のゲート配線及び第２のゲート配線と、前記第１の方向に垂直な第２の方向に設けられたソース配線及び電流供給線とを有し、
前記スイッチング用トランジスタと前記消去用トランジスタは、第１の半導体層を有し、
前記駆動用トランジスタは、第２の半導体層を有し、
前記スイッチング用トランジスタと前記消去用トランジスタは、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つを共有し、
前記第１の半導体層と前記第２の半導体層は、チャネル長方向が同一方向になるように、前記第１の方向と平行に設けられ、
前記第１のゲート配線は、前記スイッチング用トランジスタのゲート電極に接続し、
前記第２のゲート配線は、前記消去用トランジスタのゲート電極に接続し、
前記ソース配線は、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つに接続し、
前記電流供給線は、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つと、前記第２の半導体層が含む少なくとも２つの不純物領域のうちの１つに接続することを特徴とする発光装置。
【請求項２】
絶縁表面上に、スイッチング用トランジスタと、駆動用トランジスタと、消去用トランジスタと、発光素子と、第１の方向に設けられた第１のゲート配線及び第２のゲート配線と、前記第１の方向に垂直な第２の方向に設けられたソース配線及び電流供給線とを有し、
前記スイッチング用トランジスタと前記消去用トランジスタは、第１の半導体層を有し、
前記駆動用トランジスタは、第２の半導体層を有し、
前記スイッチング用トランジスタと前記消去用トランジスタは、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つを共有し、
前記第１の半導体層と前記第２の半導体層は、チャネル長方向が同一方向になるように、前記第１の方向と平行に設けられ、
前記スイッチング用トランジスタと、前記駆動用トランジスタと、前記消去用トランジスタはそれぞれ、前記第１の半導体層又は前記第２の半導体層を間に挟んで重なる２つのゲート電極を有し、
前記第１のゲート配線は、前記スイッチング用トランジスタの前記２つのゲート電極のうちの上方のゲート電極に接続し、
前記第２のゲート配線は、前記消去用トランジスタの前記２つのゲート電極のうちの上方のゲート電極に接続し、
前記ソース配線は、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つに接続し、
前記電流供給線は、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つと、前記第２の半導体層が含む少なくとも２つの不純物領域のうちの１つに接続することを特徴とする発光装置。
【請求項３】
絶縁表面上に、スイッチング用トランジスタと、駆動用トランジスタと、消去用トランジスタと、発光素子と、第１の方向に設けられた第１のゲート配線及び第２のゲート配線と、前記第１の方向に垂直な第２の方向に設けられたソース配線及び電流供給線とを有し、
前記スイッチング用トランジスタと前記消去用トランジスタは、第１の半導体層を有し、
前記駆動用トランジスタは、第２の半導体層を有し、
前記スイッチング用トランジスタと前記消去用トランジスタは、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つを共有し、
前記第１の半導体層と前記第２の半導体層は、チャネル長方向が同一方向になるように、前記第１の方向と平行に設けられ、
前記スイッチング用トランジスタと、前記駆動用トランジスタと、前記消去用トランジスタはそれぞれ、前記第１の半導体層又は前記第２の半導体層を間に挟んで重なる２つのゲート電極と、前記２つのゲート電極のうちの下方のゲート電極と前記第１の半導体層及び前記第２の半導体層との間に挟まれた第１の絶縁膜と、前記２つのゲート電極のうちの上方のゲート電極と前記第１の半導体層及び前記第２の半導体層との間に挟まれた第２の絶縁膜とを有し、
前記第１のゲート配線は、前記スイッチング用トランジスタの前記２つのゲート電極のうちの上方のゲート電極に接続し、
前記第２のゲート配線は、前記消去用トランジスタの前記２つのゲート電極のうちの上方のゲート電極に接続し、
前記ソース配線は、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つに接続し、
前記電流供給線は、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つと、前記第２の半導体層が含む少なくとも２つの不純物領域のうちの１つに接続し、
前記第１の絶縁膜は、化学的機械研磨により平坦化されていることを特徴とする発光装置。
【請求項４】
請求項２または請求項３において、前記２つのゲート電極は互いに接続することを特徴とする発光装置。
【請求項５】
請求項２または請求項３において、前記２つのゲート電極のうち、下方のゲート電極は固定電位に接続することを特徴とする発光装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、前記絶縁表面上に複数の薄膜トランジスタを含む駆動回路を有し、前記複数の薄膜トランジスタの半導体層と、前記第１の半導体層と前記第２の半導体層は、前記チャネル長方向が同一方向となるように設けられることを特徴とする発光装置。
【請求項７】
請求項１乃至請求項５のいずれか一項において、前記絶縁表面上に複数の薄膜トランジスタを含むバッファ回路を有し、前記複数の薄膜トランジスタの半導体層と、前記第１の半導体層と前記第２の半導体層は、前記チャネル長方向が同一方向となるように設けられることを特徴とする発光装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、前記チャネル長方向は、前記第１の半導体層と前記第２の半導体層に照射されたレーザー光の照射方向と同一方向であることを特徴とする発光装置。
【請求項９】
請求項８において、前記レーザー光の発振形態は、連続発振であることを特徴とする発光装置。
【請求項１０】
請求項８において、前記レーザー光の発振形態は、パルス発振であることを特徴とする発光装置。
【請求項１１】
請求項８乃至請求項１０のいずれか一項において、前記レーザー光は、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイアレーザーから選ばれた一種または複数種から出射された光であることを特徴とする発光装置。
【請求項１２】
請求項８乃至請求項１０のいずれか一項において、前記レーザー光は、エキシマレーザ、Ａｒレーザ、Ｋｒレーザから選ばれた一種または複数種から出射された光であることを特徴とする発光装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一項において、前記発光装置は、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーション、パーソナルコンピュータまたは携帯情報端末であることを特徴とする発光装置。
【請求項１４】
絶縁表面上に第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁膜を形成し、
前記第１の絶縁膜の表面に平坦化処理を行い、
前記第１の絶縁膜上に、連続発振のレーザー光の照射方向とチャネル長方向とが同一となるように前記レーザー光を照射した第１の半導体層と第２の半導体層を形成し、
前記第１の半導体層と前記第２の半導体層上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、前記第１の半導体層及び前記第２の半導体層の一部と重なる第２のゲート電極と、前記チャネル長方向と平行な第１の方向に第１のゲート配線及び第２のゲート配線とを形成し、
前記第１の方向と垂直な第２の方向にソース配線及び電流供給線を形成して、前記第１の半導体層を有するスイッチング用トランジスタ及び消去用トランジスタと、前記第２の半導体層を有する駆動用トランジスタとを形成し、
前記スイッチング用トランジスタと前記消去用トランジスタは、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つを共有することを特徴とする半導体装置の作製方法。
【請求項１５】
絶縁表面上に第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁膜を形成し、
前記第１の絶縁膜の表面に平坦化処理を行い、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、連続発振のレーザー光の照射方向とチャネル長方向とが同一となるように前記レーザー光を照射した第１の半導体層と第２の半導体層を形成し、
前記第１の半導体層と前記第２の半導体層上に第３の絶縁膜を形成し、
前記第３の絶縁膜上に、前記第１の半導体層及び前記第２の半導体層の一部と重なる第２のゲート電極と、前記チャネル長方向と平行な第１の方向に第１のゲート配線及び第２のゲート配線を形成し、
前記第１の方向と垂直な第２の方向にソース配線及び電流供給線を形成して、前記第１の半導体層を有するスイッチング用トランジスタ及び消去用トランジスタと、前記第２の半導体層を有する駆動用トランジスタとを形成し、
前記スイッチング用トランジスタと前記消去用トランジスタは、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つを共有することを特徴とする半導体装置の作製方法。
【請求項１６】
絶縁表面上に第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁膜を形成し、
前記第１の絶縁膜の表面に平坦化処理を行い、
前記第１の絶縁膜上に、連続発振のレーザー光の照射方向とチャネル長方向とが同一となるように前記レーザー光を照射した第１の半導体層と第２の半導体層を形成し、
前記第１の半導体層と前記第２の半導体層上に第２の絶縁膜を形成し、
前記第１の絶縁膜及び前記第２の絶縁膜に選択的なエッチング処理を行って、前記第１のゲート電極に達するコンタクトホールを形成し、
前記第２の絶縁膜表面上の不純物を低減し、
前記コンタクトホールを通じて前記第１のゲート電極と電気的に接続し且つ前記第１の半導体層及び前記第２の半導体層の一部と重なる第２のゲート電極と、前記チャネル長方向と平行な第１の方向に第１のゲート配線及び第２のゲート配線を形成し、
前記第１の方向と垂直な第２の方向にソース配線及び電流供給線を形成して、前記第１の半導体層を有するスイッチング用トランジスタ及び消去用トランジスタと、前記第２の半導体層を有する駆動用トランジスタとを形成し、
前記スイッチング用トランジスタと前記消去用トランジスタは、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つを共有することを特徴とする半導体装置の作製方法。
【請求項１７】
絶縁表面上に第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁膜を形成し、
前記第１の絶縁膜の表面に平坦化処理を行い、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、連続発振のレーザー光の照射方向とチャネル長方向とが同一となるように前記レーザー光を照射した第１の半導体層と第２の半導体層を形成し、
前記第１の半導体層と前記第２の半導体層上に第３の絶縁膜を形成し、
前記第１乃至前記第３の絶縁膜に選択的なエッチング処理を行って、前記第１のゲート電極に達するコンタクトホールを形成し、
前記第３の絶縁膜表面上の不純物を低減し、
前記コンタクトホールを通じて前記第１のゲート電極と電気的に接続し且つ前記第１の半導体層及び前記第２の半導体層の一部と重なる第２のゲート電極と、前記チャネル長方向と平行な第１の方向に第１のゲート配線及び第２のゲート配線を形成し、
前記第１の方向と垂直な第２の方向にソース配線及び電流供給線を形成して、前記第１の半導体層を有するスイッチング用トランジスタ及び消去用トランジスタと、前記第２の半導体層を有する駆動用トランジスタとを形成し、
前記スイッチング用トランジスタと前記消去用トランジスタは、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つを共有することを特徴とする半導体装置の作製方法。
【請求項１８】
絶縁表面上に第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁膜を形成し、
前記第１の絶縁膜の表面に平坦化処理を行い、
前記第１の絶縁膜上に、連続発振のレーザー光の照射方向とチャネル長方向とが同一となるように前記レーザー光を照射した第１の半導体層と第２の半導体層を形成し、
前記第１の半導体層と前記第２の半導体層上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に前記第１の半導体層及び前記第２の半導体層の一部と重なる第２のゲート電極と、前記チャネル長方向と平行な第１の方向に第１のゲート配線及び第２のゲート配線を形成し、
前記第２のゲート電極上に第３の絶縁膜を形成し、
前記第１乃至前記第３の絶縁膜に選択的なエッチング処理を行って、前記第１のゲート電極に達する第１のコンタクトホールと、前記第２のゲート電極に達する第２のコンタクトホールとを形成し、
前記第１のコンタクトホール及び第２のコンタクトホールを通じて前記第１のゲート電極及び前記第２のゲート電極と電気的に接続する配線と、前記第１の方向と垂直な第２の方向にソース配線及び電流供給線を形成して、前記第１の半導体層を有するスイッチング用トランジスタ及び消去用トランジスタと、前記第２の半導体層を有する駆動用トランジスタとを形成し、
前記スイッチング用トランジスタと前記消去用トランジスタは、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つを共有することを特徴とする半導体装置の作製方法。
【請求項１９】
絶縁表面上に第１のゲート電極を形成し、
前記第１のゲート電極上に第１の絶縁膜を形成し、
前記第１の絶縁膜の表面に平坦化処理を行い、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に、連続発振のレーザー光の照射方向とチャネル長方向とが同一となるように前記レーザー光を照射した第１の半導体層と第２の半導体層を形成し、
前記第１の半導体層と前記第２の半導体層上に第３の絶縁膜を形成し、
前記第３の絶縁膜上に、前記第１の半導体層及び前記第２の半導体層の一部と重なる第２のゲート電極と、前記チャネル長方向と平行な第１の方向に第１のゲート配線及び第２のゲート配線を形成し、
前記第２のゲート電極上に第４の絶縁膜を形成し、
前記第１乃至前記第４の絶縁膜に選択的なエッチング処理を行って、前記第１のゲート電極に達する第１のコンタクトホールと、前記第２のゲート電極に達する第２のコンタクトホールとを形成し、
前記第１のコンタクトホール及び第２のコンタクトホールを通じて前記第１のゲート電極及び前記第２のゲート電極と電気的に接続する配線と、前記第１の方向と垂直な第２の方向にソース配線及び電流供給線を形成して、前記第１の半導体層を有するスイッチング用トランジスタ及び消去用トランジスタと、前記第２の半導体層を有する駆動用トランジスタとを形成し、
前記スイッチング用トランジスタと前記消去用トランジスタは、前記第１の半導体層が含む少なくとも３つの不純物領域のうちの１つを共有することを特徴とする半導体装置の作製方法。
【請求項２０】
請求項１４乃至請求項１９のいずれか一項において、前記平坦化処理は、化学的機械研磨であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
半導体装置の作製方法に関し、特に、プラスチック基板上に形成された有機発光素子を有する発光装置に関する。また、ＥＬパネルにコントローラを含むＩＣ等を実装した、ＥＬモジュールに関する。なお本明細書において、ＥＬパネル及びＥＬモジュールを共に発光装置と総称する。本発明はさらに、該発光装置を用いた電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、発光装置、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、基板上にＴＦＴ（薄膜トランジスタ）を形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、ポリシリコン膜を用いたＴＦＴからなる駆動回路を画素と同一の基板上に設け、各画素の制御を行うための開発が盛んに行われている。同一基板上に画素と駆動回路とを組み込んだアクティブマトリクス型表示装置は、製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られると予想される。
【０００４】
また、自発光型素子として有機化合物を含む層を発光層とするＥＬ素子を有したアクティブマトリクス型発光装置（以下、単に発光装置と呼ぶ）の研究が活発化している。発光装置は有機発光装置（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Light Emitting Diode）とも呼ばれている。
【０００５】
ＥＬ素子は自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、ＥＬ素子を用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００６】
【発明が解決しようとする課題】
ＥＬ素子を用いた発光装置の一つの形態として、各画素毎に複数のＴＦＴを設け、ビデオ信号を順次書き込むことにより画像を表示するアクティブマトリクス駆動方式が知られている。ＴＦＴはアクティブマトリクス駆動方式を実現する上で、必須の素子となっている。
【０００７】
従来のＴＦＴは非晶質シリコンを用いて作製されるものがほとんどであったが、非晶質シリコンを用いたＴＦＴは電界効果移動度が低く、ビデオ信号を処理するために必要な周波数で動作させることが不可能であったので、もっぱら画素毎に設けるスイッチング素子としてのみ使用されていた。データ線にビデオ信号を出力するデータ線側駆動回路や、走査線に走査信号を出力する走査線側駆動回路はＴＡＢ(Tape Automated Bonding)やＣＯＧ(Chip on Glass)により実装する外付けのＩＣ（ドライバＩＣ）で賄っていた。
【０００８】
しかしながら、画素密度が増加すると画素ピッチが狭くなるので、ドライバＩＣを実装する方式には限界があると考えられている。例えば、ＵＸＧＡ（画素数１２００×１６００個）を想定した場合、ＲＧＢカラー方式では単純に見積もっても６０００個の接続端子が必要になる。接続端子数の増加は接点不良の発生確率を増加させる原因となる。また、画素部の周辺部分の領域（額縁領域）が増大し、これをディスプレイとする半導体装置の小型化や外観のデザインを損なう要因となる。このような背景から、駆動回路一体型の表示装置の必要性が明瞭になっている。画素部と走査線側及びデータ線側駆動回路を同一の基板に一体形成することで接続端子の数は激減し、また額縁領域の面積も縮小させることができる。
【０００９】
同一基板上に画素と駆動回路とを組み込んだアクティブマトリクス型表示装置を実現する手段として、結晶構造を有する半導体膜、代表的にはポリシリコン膜でＴＦＴを形成する方法が提案されている。しかし、ポリシリコンを用いてＴＦＴを形成しても、その電気的特性は所詮単結晶シリコン基板に形成されるＭＯＳトランジスタの特性に匹敵するものではない。例えば、従来のＴＦＴの電界効果移動度は単結晶シリコンの１／１０以下である。また、ポリシリコンを用いたＴＦＴは、結晶粒界に形成される欠陥に起因して、その特性にばらつきが生じやすいといった問題点を有している。
【００１０】
一般的に発光装置は、少なくとも、スイッチング素子として機能するＴＦＴと、ＥＬ素子に電流を供給するＴＦＴとが、各画素に設けられている。スイッチング素子として機能するＴＦＴには低いオフ電流（Ｉoff）が求められている一方、ＥＬ素子に電流を供給するＴＦＴには、高い駆動能力（オン電流、Ｉon）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められている。また、データ線側駆動回路のＴＦＴも、高い駆動能力（オン電流、Ｉon）及びホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められている。
【００１１】
また、駆動方法によらず、ＥＬ素子と電気的に接続され、且つ、ＥＬ素子に電流を供給するＴＦＴのオン電流（Ｉon）で画素の輝度が決定されるため、全面白表示とした場合、オン電流が一定でなければ輝度にバラツキが生じてしまうという問題がある。例えば、発光時間によって輝度を調節する場合、６４階調の表示を行った場合、ＥＬ素子と電気的に接続され、且つ、ＥＬ素子に電流を供給するＴＦＴのオン電流がある基準値から１．５６％（＝１／６４）ばらつくと１階調ずれることになってしまう。
【００１２】
本発明は、上記問題点を鑑みてなされたものであり、さらにＴＦＴの特性を向上（具体的には、オン電流の増加やオフ電流の低減）させ、且つ、各ＴＦＴの特性バラツキを低減することを課題としている。少なくとも画素において、ＥＬ素子と電気的に接続され、且つ、ＥＬ素子に電流を供給するＴＦＴのオン電流（Ｉon）のバラツキを低減することを課題としている。
【００１３】
【課題を解決するための手段】
本発明は、ＴＦＴの特性を向上させるため、ＥＬ素子を用いた発光装置において、画素に配置される複数の薄膜トランジスタのチャネルとして機能する領域（チャネル形成領域と呼ばれる）のチャネル長方向を全て同一方向に配置し、該チャネル長方向と同一方向に走査するレーザー光の照射を行い、結晶の成長方向とキャリアの移動方向とを揃えて高い電界効果移動度を得ることを特徴としている。
【００１４】
レーザー光としては、エキシマレーザ、Ａｒレーザ、Ｋｒレーザ等の気体レーザーや、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどの固体レーザーや、半導体レーザーを用いればよい。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザが適用される。当該レーザの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。また、レーザー発振の形態は、連続発振、パルス発振のいずれでもよく、レーザービームの形状も線状または矩形状でもよい。非晶質構造を有する半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。
【００１５】
連続発振するレーザービームを非単結晶半導体膜に照射して結晶化させる場合には、固液界面が保持され、レーザービームの走査方向に連続的な結晶成長を行わせることが可能である。
【００１６】
本明細書で開示する発明の構成は、
絶縁表面上に設けられた画素部に複数の薄膜トランジスタを有する発光装置であって、
前記画素部には、有機発光素子が有する画素電極に接続されている第１の薄膜トランジスタと、第２の薄膜トランジスタとが設けられ、チャネル長方向が全て同一方向となるように前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタが配置されたことを特徴とする発光装置である。
【００１７】
また、画素部の一つの画素を駆動するＴＦＴが２つの場合（例えば、スイッチング用ＴＦＴと駆動用ＴＦＴ）だけでなく、３つの場合（例えば、スイッチング用ＴＦＴと駆動用ＴＦＴと消去用ＴＦＴ）にも本発明を適用することができ、本発明の他の発明は、
絶縁表面上に設けられた画素部に複数の薄膜トランジスタを有する発光装置であって、
前記画素部には、有機発光素子が有する画素電極に接続されている第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタとが設けられ、チャネル長方向が全て同一方向となるように前記第１の薄膜トランジスタ、前記第２の薄膜トランジスタ、及び前記第３の薄膜トランジスタが配置されたことを特徴とする発光装置である。
【００１８】
また、画素部の一つの画素を駆動するＴＦＴが３つ以上のＴＦＴにも適用することができる。また、上記各構成において、同一基板上に画素部と駆動回路を設けた場合にも適用することができ、前記絶縁表面上には、複数の薄膜トランジスタを含む駆動回路が設けられ、該駆動回路の薄膜トランジスタにおけるチャネル長方向が全て同一方向となるように配置されたことを特徴としている。
【００１９】
また、駆動回路の一つの回路であるバッファ回路に適用することができ、前記絶縁表面上には、複数の薄膜トランジスタを含むバッファ回路が設けられ、該バッファ回路の薄膜トランジスタにおけるチャネル長方向は、同一方向となるように配置されたことを特徴としている。
【００２０】
また、上記各構成において、前記チャネル長方向は、前記薄膜トランジスタの半導体層に照射されたレーザー光の走査方向と同一方向であることを特徴としている。
【００２１】
また、本発明は、上記各発光装置における画素または駆動回路の薄膜トランジスタとして、活性層として機能する半導体膜と、第１の電極と、前記半導体膜と前記第１の電極の間に挟まれた第１の絶縁膜とを有しており、さらに、ゲート電極として機能する第２の電極と、前記半導体膜と前記第２の電極の間に挟まれた第２の絶縁膜（ゲート絶縁膜）とを有し、前記第１の電極と前記第２の電極が、半導体膜が有するチャネル形成領域を間に挟んで重なっている構成とする。なお、前記半導体膜は２つの不純物領域（ソース領域またはドレイン領域）と、該２つの不純物領域に挟まれたチャネル形成領域とを有している。
【００２２】
また、本発明において、第１の電極は、常に一定の電圧（コモン電圧）を印加するか、第２の電極と電気的に接続して同電位とする。こうすることで、各ＴＦＴのオン電流（Ｉon）のバラツキを低減することができる。
【００２３】
オン電流の増加よりもオフ電流の低減が重要視されるＴＦＴ、例えばスイッチング素子として用いるＴＦＴの場合、第１の電極に一定の電圧（コモン電圧）を印加することが好ましい。第１の電極に一定の電圧（コモン電圧）を印加する場合、一定の電圧は、薄膜トランジスタがｎチャネル型ＴＦＴの場合はその薄膜トランジスタの閾値電圧よりも小さくすればよく、薄膜トランジスタがｐチャネル型ＴＦＴの場合はその薄膜トランジスタの閾値電圧よりも大きくすればよい。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【００２４】
また、オフ電流の低減よりもオン電流の増加が重要視されるＴＦＴ、例えば駆動回路のバッファ等が有するＴＦＴの場合、第１の電極と第２の電極とを電気的に接続して同電位とすることが好ましい。第１の電極と第２の電極とを電気的に接続して同電位とする場合、第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数（Ｓ値）を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【００２５】
また、上記薄膜トランジスタにおいて、半導体膜が形成される第１の絶縁膜の表面が第１の電極により凸部が形成された場合、その影響を受けて半導体膜表面にも凹凸が形成され、半導体膜の結晶化工程で結晶粒径のバラツキが生じる恐れがあるため、前記第１の絶縁膜は、化学的機械研磨により平坦化されていることが好ましい。
【００２６】
また、上記構造を実現するための発明の構成は、
絶縁表面を有する基板上に第１の電極を形成する第１工程と、
前記第１の電極上に第１の絶縁膜を形成する第２工程と、
前記第１の絶縁膜の表面に平坦化処理を行う第３工程と、
前記第１の絶縁膜上に半導体膜を形成する第４工程と、
前記半導体膜に連続発振のレーザー光を照射する第５工程と、
前記半導体膜上に第２の絶縁膜を形成する第６工程と、
前記第１の絶縁膜及び前記第２の絶縁膜に選択的なエッチング処理を行って、前記第１の電極に達するコンタクトホールを形成する第７工程と、
前記第２の絶縁膜表面上の不純物を低減する第８工程と、
前記コンタクトホールを通じて前記第１の電極と電気的に接続し、且つ、前記第２の絶縁膜上に前記半導体膜の一部と重なる第２の電極を形成する第９工程とを有する半導体装置の作製方法である。
【００２７】
また、他の発明の構成は、
絶縁表面を有する基板上に第１の電極を形成する第１工程と、
前記第１の電極上に第１の絶縁膜を形成する第２工程と、
前記第１の絶縁膜の表面に平坦化処理を行う第３工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する第４工程と、
前記第２の絶縁膜上に半導体膜を形成する第５工程と、
前記半導体膜に連続発振のレーザー光を照射する第６工程と、
前記半導体膜上に第３の絶縁膜を形成する第７工程と、
前記第１の絶縁膜、前記第２の絶縁膜、及び前記第３の絶縁膜に選択的なエッチング処理を行って、前記第１の電極に達するコンタクトホールを形成する第８工程と、
前記第３の絶縁膜表面上の不純物を低減する第９工程と、
前記コンタクトホールを通じて前記第１の電極と電気的に接続し、且つ、前記第３の絶縁膜上に前記半導体膜の一部と重なる第２の電極を形成する第１０工程とを有する半導体装置の作製方法である。
【００２８】
また、他の発明の構成は、
絶縁表面を有する基板上に第１の電極を形成する第１工程と、
前記第１の電極上に第１の絶縁膜を形成する第２工程と、
前記第１の絶縁膜の表面に平坦化処理を行う第３工程と、
前記第１の絶縁膜上に半導体膜を形成する第４工程と、
前記半導体膜に連続発振のレーザー光を照射する第５工程と、
前記半導体膜上に第２の絶縁膜を形成する第６工程と、
前記第２の絶縁膜上に前記半導体膜の一部と重なる第２の電極を形成する第７工程と、
前記第２の電極上に第３の絶縁膜を形成する第８工程と、
前記第１の絶縁膜、前記第２の絶縁膜、及び前記第３の絶縁膜に選択的なエッチング処理を行って、前記第１の電極に達する第１のコンタクトホールと、前記第２の電極に達する第２のコンタクトホールとを形成する第９工程と、
前記第１のコンタクトホール及び第２のコンタクトホールを通じて前記第１の電極及び前記第２の電極と電気的に接続する第３の電極を形成する第１０工程とを有する半導体装置の作製方法である。
【００２９】
また、他の発明の構成は、
絶縁表面を有する基板上に第１の電極を形成する第１工程と、
前記第１の電極上に第１の絶縁膜を形成する第２工程と、
前記第１の絶縁膜の表面に平坦化処理を行う第３工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する第４工程と、
前記第２の絶縁膜上に半導体膜を形成する第５工程と、
前記半導体膜に連続発振のレーザー光を照射する第６工程と、
前記半導体膜上に第３の絶縁膜を形成する第７工程と、
前記第３の絶縁膜上に前記半導体膜の一部と重なる第２の電極を形成する第８工程と、
前記第２の電極上に第４の絶縁膜を形成する第９工程と、
前記第１の絶縁膜、前記第２の絶縁膜、前記第３の絶縁膜、及び第４の絶縁膜に選択的なエッチング処理を行って、前記第１の電極に達する第１のコンタクトホールと、前記第２の電極に達する第２のコンタクトホールとを形成する第１０工程と、
前記第１のコンタクトホール及び第２のコンタクトホールを通じて前記第１の電極及び前記第２の電極と電気的に接続する第３の電極を形成する第１１工程とを有する半導体装置の作製方法である。
【００３０】
また、上記半導体装置の作製方法における各構成において、前記平坦化処理は、ＣＭＰと呼ばれる化学的機械研磨であることを特徴としている。
【００３１】
また、本発明はＣＰＵを備えた半導体装置を完成させることができ、本発明の他の構成は、
絶縁表面を有する基板上に複数の薄膜トランジスタを有する半導体装置であって、
前記基板上に制御部と演算部とからなる中央処理部（ＣＰＵとも呼ぶ）を有し、該中央処理部には、少なくとも第１の薄膜トランジスタと、第２の薄膜トランジスタとが設けられ、前記第１の薄膜トランジスタのチャネル長方向と、前記第２の薄膜トランジスタのチャネル長方向が同一方向であることを特徴とする半導体装置である。こうすることにより、さらなる集積化が可能となって装置全体として小型化、製造コスト削減を実現することができる。
【００３２】
また、同一基板上にＣＰＵとメモリーとを備えた半導体装置を完成させることができ、本発明の他の構成は、
絶縁表面を有する基板上に複数の薄膜トランジスタを有する半導体装置であって、
前記基板上に制御部と演算部とからなる中央処理部と、記憶部（メモリーとも呼ぶ）とを有し、該記憶部には、少なくとも第１の薄膜トランジスタと、第２の薄膜トランジスタとが設けられ、前記第１の薄膜トランジスタのチャネル長方向と、前記第２の薄膜トランジスタのチャネル長方向が同一方向であることを特徴とする半導体装置である。
【００３３】
また、同一基板上にＣＰＵと表示部（画素部を含む）とを形成してもよいし、同一基板上にＣＰＵとメモリーと表示部（画素部を含む）とを形成してもよい。
【００３４】
上記半導体装置の各構成において、前記チャネル長方向は、前記薄膜トランジスタの半導体層に照射されたレーザー光の走査方向と同一方向であることを特徴としている。
【００３５】
なお、本明細書では、ＥＬ素子の陽極と陰極の間に形成された全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【００３６】
ＥＬ素子は、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極と、陰極とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。なお、有機発光層は無機材料を含んでいてもよい。
【００３７】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【００３８】
（実施の形態１）
以下に代表的なＴＦＴの作製手順を簡略に図１を用いて示す。
【００３９】
図１（Ａ）中、１０は、絶縁表面を有する基板、１１は第１の電極、１２は第１の絶縁膜である。
【００４０】
まず、基板１０上に導電膜を形成し、パターニングを施すことにより金属または合金からなる第１の電極１１を形成する。代表的には、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種からなる合金又はシリコンとの合金で形成することができる。また何層かの導電性の膜を積層したものを、第１の電極として用いても良い。第１の電極１１は、１５０〜４００nmの厚さを有している。
【００４１】
この第１の電極１１は後に形成されるゲート電極と接続される走査線である。なお、この第１の電極１１は、後に形成される活性層を光から保護する遮光層として機能させることも可能である。ここでは、基板１０として石英基板を用い、第１の電極１１としてリンを含むポリシリコン膜（膜厚５０ｎｍ）とタングステンシリサイド（Ｗ−Ｓｉ）膜（膜厚１００ｎｍ）の積層構造を用いる。また、ポリシリコン膜はタングステンシリサイドから基板への汚染を保護するものである。
【００４２】
次いで、第１の電極１１を覆う第１の絶縁膜１２（酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜）を膜厚１００〜１０００ｎｍ（代表的には３００〜５００ｎｍ）で形成する。ここではＣＶＤ法を用いた膜厚１００ｎｍの酸化シリコン膜からなる第１の絶縁膜Ａ（１２ａ）とＬＰＣＶＤ法を用いた膜厚２８０ｎｍの酸化シリコン膜からなる第１の絶縁膜Ｂ（１２ｂ）を積層させる。（図１（Ａ））
【００４３】
次いで、第１の絶縁膜１２の表面には、先に形成した第１の電極１１に起因する凹凸を有しているため、第１の絶縁膜１２に平坦化処理を行う。（図１（Ｂ））第１の絶縁膜を複数の絶縁膜を積層して形成している場合、第１の電極１１上において最上層の絶縁膜のみ研磨するようにしても良いし、下層の絶縁膜が露出するように研磨しても良い。
【００４４】
平坦化処理としては、平坦性を向上させる公知の技術、例えば化学的機械研磨（Chemical-Mechanical Polishing：以下、ＣＭＰと記す）と呼ばれる研磨工程を用いればよい。ＣＭＰを用いる場合、第１の絶縁膜１２に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより第１の絶縁膜を０．１〜０．５μm程度除去して、表面を平坦化する。なお、第１の絶縁膜の表面は必ずしも研磨する必要はない。前記平坦化された第１の絶縁膜は、表面における凹凸の高低差が５ｎｍ以下であることが好ましく、より望ましくは、１ｎｍ以下であるのが良い。平坦性の向上によって、後に形成されるゲート絶縁膜として用いる第１の絶縁膜を薄くすることが可能となり、ＴＦＴの移動度を向上させることができる。また、平坦性の向上によって、ＴＦＴを作製した場合、オフ電流を低減することができる。
【００４５】
次いで、ＣＭＰで用いたＫ（カリウム）などの不純物を除去するため、フッ酸を含むエッチャントで第１の絶縁膜の表面を洗浄した後、結晶構造を有する半導体膜（膜厚１０〜１００ｎｍ）を形成する。
【００４６】
結晶構造を有する半導体膜は、ＬＰＣＶＤ法などにより成膜することも可能であるが、非晶質構造を有する半導体膜を成膜した後、結晶化処理を行って形成することが望ましい。非晶質構造を有する半導体膜としては、シリコンを主成分とする半導体材料を用い、代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で形成する。
【００４７】
ここでは、結晶構造を有する半導体膜を得るため、図５に示したレーザー処理装置を用いて、図６に示す半導体層の配置とし、図７に示す走査方法で結晶化を行う。
【００４８】
図示したレーザー処理装置は、連続発振又はパルス発振が可能な固体レーザー５１、レーザービームを集光するためのコリメータレンズ又はシリンドリカルレンズなどのレンズ５２、レーザービームの光路を変える固定ミラー５３、レーザービームを２次元方向に放射状にスキャンするガルバノミラー５４、ガルバノミラー５４からのレーザービームを受けて載置台５６の被照射面にレーザービームを向ける可動ミラー５５から成っている。ガルバノミラー５４と可動ミラー５５の光軸を交差させ、それぞれ図示するθ方向にミラーを回転させることにより、載置台５６上に置かれた基板５７の全面にわたってレーザービームを走査させることができる。可動ミラー５５はｆθミラーとして、光路差を補正して被照射面におけるビーム形状を補正することもできる。図５に示したレーザー処理装置は、ガルバノミラー５４と、可動ミラー５５により載置台５６上に置かれた基板５７の一軸方向にレーザービームを走査することができる。さらに、図５に示したレーザー処理装置には、ハーフミラー５８、固定ミラー５９、ガルバノミラー６０、可動ミラー６１を加えて二軸方向（ＸとＹ方向）同時にレーザービームを走査することができる。このような構成にすることにより処理時間を短縮することができる。尚、ガルバノミラー５４、６０はポリゴンミラーと置き換えても良い。
【００４９】
レーザーとして好ましいものは固体レーザーであり、ＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌ5Ｏ12などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使ったレーザーが適用される。発振波長の基本波はドープする材料によっても異なるが、１μmから２μmの波長で発振する。非晶質構造を有する半導体膜の結晶化には、レーザービームを半導体膜で選択的に吸収させるために、当該発振波長の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用する。出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により変換してこれらの高調波を得る。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、０．５〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。なお、入射光と基板の裏面における反射光とが干渉しないように半導体膜表面に対して斜めに照射することが好ましく、その場合、レーザ光の入射角度の変化に対して、反射率は著しく変化するため、レーザ光の反射率の変化が５％以内となる角度以内にするのが望ましい。
【００５０】
その他に、アルゴンレーザー、クリプトンレーザー、エキシマレーザーなどの気体レーザーを適用することもできる。
【００５１】
発振はパルス発振、連続発振のいずれの形態でも良いが、半導体膜の溶融状態を保って連続的に結晶成長させて大きな粒径の結晶粒を得るためには、連続発振のモードを選択することが望ましい。
【００５２】
また、基板上にレーザーアニールにより結晶化させて結晶構造を有する半導体膜でＴＦＴを形成する場合、結晶の成長方向とキャリアの移動方向とを揃えると高い電界効果移動度を得ることができる。即ち、結晶成長方向とチャネル長方向とを一致させることで電界効果移動度を実質的に高くすることができる。連続発振するレーザービームを非晶質構造を有する半導体膜に照射して結晶化させる場合には、固液界面が保持され、レーザービームの走査方向に連続的な結晶成長を行わせることが可能である。レーザービームを走査する方向は一方向に限定されず、往復走査をしても良い。
【００５３】
図６は、後にＴＦＴが形成される基板６２と、レーザービームの照射方向との関係を詳細に示すものである。後にＴＦＴが形成される基板６２には、画素部６３、駆動回路部６４、６５が形成される領域を点線で示している。ここでは、結晶化の段階で非晶質構造を有する半導体膜に図６に示したようにパターニングを行いアイランド状にした後、レーザー光の照射で結晶化を行い、その後に再度パターニングを行って点線で示した形状とする。こうして、図１（Ｃ）中の半導体膜１３を形成する。
【００５４】
例えば、駆動回路部６４は走査線駆動回路を形成する領域であり、その部分拡大図７７（鎖線で囲まれた領域）にはＴＦＴの半導体領域７４とレーザービーム７１の走査方向を示している。半導体領域７４の形状は任意なものを適用することができるが、いずれにしてもチャネル長方向とレーザービームの走査方向（図中矢印方向）とを揃えている。また、駆動回路部６４と交差する方向に延在する駆動回路部６５はデータ線駆動回路を形成する領域であり、半導体領域７５の配列と、レーザービーム７２の走査方向を一致させる（拡大図７８）。また、画素部６３も同様であり、拡大図７９に示す如く半導体領域７６の配列を揃えて、チャネル長方向にレーザービーム７３を走査させる。また、レーザービームを照射する前に絶縁膜を形成してもよい。
【００５５】
なお、パターニングを行わず、基板全面に非晶質構造を有する半導体膜が形成されている状態でレーザー光による結晶化を行ってもよい。全面に非晶質構造を有する半導体膜が形成されている場合には、ＴＦＴを形成するための半導体領域は基板端に形成されたアライメントマーカー等により特定することができる。
【００５６】
図７を参照して基板全面に非晶質構造を有する半導体膜を結晶化させ、形成された結晶構造を有する半導体膜からＴＦＴの活性層を形成する工程の様子を説明する。図７（１−Ｂ）は断面図であり、基板８１上に設けられた絶縁膜８２上に第１の電極８７が形成され、第１の電極を覆う第１の絶縁膜８６ａ、８６ｂ上に非晶質構造を有する半導体膜８３が形成されている。なお、絶縁膜８２は、基板８１としてガラス基板を用いた場合、基板からアルカリ金属などの不純物が半導体膜中へ拡散しないために設けられた絶縁膜である。レーザービーム８０の照射によって結晶化が成され、結晶構造を有する半導体膜８４を形成することができる。レーザービームは図５に示したレーザー処理装置を用いて得られる。レーザービーム８０は図７（１−Ａ）に示すように、想定されるＴＦＴの半導体領域８５の位置に合わせて走査するものである。ビーム形状は矩形、線形、楕円形など任意なものとすることができる。非晶質構造を有する半導体膜の結晶化に用いる場合、ビーム形状は楕円形が好ましい。光学系にて集光したレーザービームは、中央部と端部で必ずしもエネルギー強度が一定ではないので、半導体領域８５がビームの端部にかからないようにすることが望ましい。
【００５７】
レーザービームの走査は一方向のみの走査でなく、往復走査をしても良い。その場合には１回の走査毎にレーザーエネルギー密度を変え、段階的に結晶成長をさせることも可能である。また、アモルファスシリコンを結晶化させる場合にしばしば必要となる水素出しの処理を兼ねることも可能であり、最初に低エネルギー密度で走査し、水素を放出した後、エネルギー密度を上げて２回目に走査で結晶化を完遂させても良い。
【００５８】
このようなレーザービームの照射方法において、連続発振のレーザービームを照射することにより大粒径の結晶成長を可能とする。勿論、それはレーザービームの走査速度やエネルギー密度等の詳細なパラメータを適宜設定する必要があるが、走査速度を１０〜８０cm/secとすることによりそれを実現することができる。パルスレーザーを用いた溶融−固化を経た結晶成長速度は１m/secとも言われているが、それよりも遅い速度でレーザービームを走査して、徐冷することにより固液界面における連続的な結晶成長が可能となり、結晶の大粒径化を実現することができる。
【００５９】
その後、図７（２−Ａ）及びその断面図である図７（２−Ｂ）に示すように、形成された結晶半導体膜をエッチングして、島状に分割された半導体領域８９を形成する。その後、必要に応じて配線や層間絶縁膜等を形成して素子を形成すれば良い。
【００６０】
なお、ＥＬモジュールを作製する場合において、画素部には、機能の異なるＴＦＴが複数設けられる。例えば、画素電極と接続し、ＥＬ素子に流れる電流を制御する駆動用ＴＦＴと、スイッチング用ＴＦＴとを設けた場合においても全てのＴＦＴのチャネル長方向を同一方向とし、レーザービームの走査方向と一致させることが望ましい。
【００６１】
また、本発明は、上記レーザー光による結晶化方法に限定されず、他のレーザー結晶化法や、シリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術や、固相成長法などの結晶化技術を適宜組み合わせて用いてもよい。
【００６２】
上記レーザー光の結晶化によって半導体膜１３を得た後、次に半導体膜の表面をフッ酸を含むエッチャントで洗浄し、酸化膜または不純物を除去した後、ゲート絶縁膜となる珪素を主成分とする第２の絶縁膜１４を形成する。（図１（Ｃ））この表面洗浄と第２の絶縁膜１４の形成は、大気にふれさせずに連続的に行うことが望ましい。
【００６３】
次いで、第１の電極１１に達するコンタクトホールを形成する。ここでは、公知のフォトリソグラフィー法を用いてレジストからなるマスクを形成し、選択的にエッチングを行ってコンタクトホールを形成する。バッファーフッ酸（ＨＦ）でレジストからなるマスクを除去する際、レジストと同時に第２の絶縁膜１４表面におけるＮａ等の不純物を除去する。（図１（Ｄ））
【００６４】
次いで、コンタクトホールを通じて第１の電極１１と電気的に接続する第２の電極１５を形成する。第１の電極１１と第２の電極１５とが電気的に接続されている場合、第１の絶縁膜１２と第２の絶縁膜１４の誘電率が近ければ近いほど、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。
【００６５】
次いで、半導体にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、ここではリンを適宜添加して、ソース領域またはドレイン領域となる不純物領域１３ｂを形成する。半導体膜は、チャネル形成領域１３ａと、チャネル形成領域１３ａを挟んでいる不純物領域１３ｂとを有している。リンを添加した後、不純物元素を活性化するために加熱処理、強光の照射、またはレーザー光の照射を行う。また、活性化と同時に第２の絶縁膜（ゲート絶縁膜）へのプラズマダメージや第２の絶縁膜（ゲート絶縁膜）と半導体層との界面へのプラズマダメージを回復することができる。特に、室温〜３００℃の雰囲気中において、表面または裏面からＹＡＧレーザーの第２高調波を照射して不純物元素を活性化させることは非常に有効である。ＹＡＧレーザーはメンテナンスが少ないため好ましい活性化手段である。
【００６６】
以降の工程は、第３の絶縁膜１６を形成し、水素化を行って、不純物領域１３ｂに達するコンタクトホールを形成し、ソース電極またはドレイン電極となる配線１７を形成してＴＦＴを完成させる。（図１（Ｅ））
【００６７】
また、第１の電極１１とチャネル形成領域１３ａとが重なっている部分において、第１の絶縁膜１２膜の厚さが均一であるときのその膜厚と、第２の電極１５とチャネル形成領域とが重なっている部分において、第２の絶縁膜１４の厚さが均一であるときのその膜厚は、近ければ近いほど、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。第１の電極１１と重なる部分における第１の絶縁膜の膜厚をｄ１、第２の電極１５と重なる部分における第２の絶縁膜の膜厚をｄ２とすると、｜ｄ１−ｄ２｜／ｄ１≦０．１であり、なおかつ、｜ｄ１−ｄ２｜／ｄ２≦０．１を満たすのが望ましい。より好ましくは、｜ｄ１−ｄ２｜／ｄ１≦０．０５であり、なおかつ、｜ｄ１−ｄ２｜／ｄ２≦０．０５を満たすのが良い。
【００６８】
最も好ましいのは、第１の電極１１と第２の電極１５とが電気的に接続されていない状態において、第１の電極１１にグラウンドの電圧を印加したときの薄膜トランジスタの閾値と、第２の電極１５にグラウンドの電圧を印加したときの薄膜トランジスタの閾値がほぼ同じになるようにしたうえで、第１の電極１１と第２の電極１５とを電気的に接続することである。そうすることで、電界効果移動度やサブスレッショルド係数をより小さくし、オン電流をより大きくすることができる。
【００６９】
この様な構成を取ることによって、半導体膜の上下にチャネル（デュアルチャネル）を形成でき、ＴＦＴの特性を向上させることができる。
【００７０】
また、第１の電極１１と同時に各種信号又は電力を伝達する配線を形成することができる。また、ＣＭＰによる平坦化処理と組み合わせると、その上層に形成する半導体膜などに何ら影響を与えることはない。また、多層配線により配線の高密度化を実現できる。
【００７１】
また、図１（Ｅ）における左側の断面図において、Ａ−Ａ’の断面図を右側の断面図に示す。ここでは、第１の電極１１と第２の電極１５とが直接接続されている場合の例を示したが、どちらか一方の電極にコモン電圧を印加しても良い。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【００７２】
ＴＦＴは半導体膜とゲート絶縁膜とゲート電極との配置により、トップゲート型（プレーナー型）とボトムゲート型（逆スタガ型）などが知られている。いずれにしても、サブスレッショルド係数を小さくするには半導体膜の膜厚を薄くする必要がある。ＴＦＴで用いられるように非晶質半導体膜を結晶化した半導体膜を適用する場合には、その非晶質半導体膜が薄くなると共に結晶性が悪くなり、純粋に膜厚を薄くした効果を得ることができない。しかし、第１の電極と第２の電極を電気的に接続し、図１において示すように半導体膜の上下に該２つの電極を重ねることにより、実質的に半導体膜の厚さを薄くしたのと同様、電圧の印加と共に早く空乏化し、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。
【００７３】
また、本発明は図１（Ｅ）のＴＦＴ構造に限定されず、必要があればチャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域を有する低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造としてもよい。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。さらにゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造としてもよい。
【００７４】
また、ここではｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。
【００７５】
（実施の形態２）
ここでは、上記実施の形態１とは異なる手順でＴＦＴを作製する例を図２に示す。
【００７６】
図２（Ａ）は、図１（Ａ）と同一であり、図２（Ｂ）は、図１（Ｂ）と同一であり、図２（Ｂ）の状態までは実施の形態１に従って得ればよい。
【００７７】
図２（Ｂ）の状態を得たら、第２の絶縁膜２８を形成する。この第２の絶縁膜２８としてはシリコンを主成分とする絶縁膜を用いればよい。次いで、この第２の絶縁膜２８上に上記実施の形態１と同様の手順で半導体膜２３を設ける。
【００７８】
次いで、半導体膜の表面をフッ酸を含むエッチャントで洗浄し、酸化膜または不純物を除去した後、ゲート絶縁膜となる珪素を主成分とする第３の絶縁膜２４を形成する。（図２（Ｃ））この表面洗浄と第２の絶縁膜２４の形成は、大気にふれさせずに連続的に行うことが望ましい。
【００７９】
次いで、第１の電極２１に達するコンタクトホールを形成する。ここでは、公知のフォトリソグラフィー法を用いてレジストからなるマスクを形成し、選択的にエッチングを行ってコンタクトホールを形成する。バッファーフッ酸（ＨＦ）でレジストからなるマスクを除去する際、レジストと同時に第３の絶縁膜２４表面におけるＮａ等の不純物を除去する。（図２（Ｄ））
【００８０】
次いで、コンタクトホールを通じて第１の電極２１と電気的に接続する第２の電極２５を形成する。第１の電極２１と第２の電極２５とが電気的に接続されている場合、第２の絶縁膜２２と第２の絶縁膜２８と第３の絶縁膜２４の誘電率が近ければ近いほど、電界効果移動度やサブスレッショルド係数を小さくし、オン電流を大きくすることができる。
【００８１】
次いで、半導体にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、ここではリンを適宜添加して、ソース領域またはドレイン領域となる不純物領域２３ｂを形成する。半導体膜は、チャネル形成領域２３ａと、チャネル形成領域２３ａを挟んでいる不純物領域２３ｂとを有している。リンを添加した後、不純物元素を活性化するために加熱処理、強光の照射、またはレーザー光の照射を行う。
【００８２】
以降の工程は、第４の絶縁膜２６を形成し、水素化を行って、不純物領域２３ｂに達するコンタクトホールを形成し、ソース電極またはドレイン電極となる配線２７を形成してＴＦＴを完成させる。（図２（Ｅ））
【００８３】
なお、図２（Ｅ）における左側の断面図において、Ａ−Ａ’の断面図を右側の断面図に示している。
【００８４】
（実施の形態３）
ここでは、上記実施の形態１とは異なる手順でＴＦＴを作製する例を図３に示す。
【００８５】
図３（Ａ）は、図１（Ａ）と同一であり、図３（Ｂ）は、図１（Ｂ）と同一であり、図３（Ｃ）は、図１（Ｃ）と同一であり、図３（Ｃ）の状態までは実施の形態１に従って得ればよい。
【００８６】
図３（Ｃ）の状態を得たら、次いで、第２の絶縁膜（ゲート絶縁膜）３４表面を洗浄した後、ゲート電極となる第２の電極３５を形成する。次いで、半導体にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、ここではリンを適宜添加して、ソース領域またはドレイン領域となる不純物領域３３ｂを形成する。添加した後、不純物元素を活性化するために加熱処理、強光の照射、またはレーザー光の照射を行う。次いで、第２の電極３５を覆って第３の絶縁膜３６を形成し、水素化を行う。（図３（Ｄ））
【００８７】
次いで、不純物領域３３ｂに達するコンタクトホールと、第１の電極３１に達するコンタクトホールと、第２の電極に達するコンタクトホールを形成する。これらのコンタクトホールは同時に形成してもよいし、別々に形成してもよい。ソース電極またはドレイン電極となる配線３７と、第１の電極３１と第２の電極３５を接続する配線３９を形成してＴＦＴを完成させる。（図３（Ｅ））また、配線３７と配線３９は同一材料で形成してもよいし、別々に形成してもよい。
【００８８】
なお、図３（Ｅ）における左側の断面図において、Ａ−Ａ’の断面図を右側の断面図に示している。
【００８９】
（実施の形態４）
ここでは、上記実施の形態２とは異なる手順でＴＦＴを作製する例を図４に示す。
【００９０】
図４（Ａ）は、図２（Ａ）と同一であり、図４（Ｂ）は、図２（Ｂ）と同一であり、図４（Ｃ）は、図２（Ｃ）と同一であり、図２（Ｂ）の状態までは実施の形態１及び実施の形態２に従って得ればよい。
【００９１】
図４（Ｃ）の状態を得たら、次いで、第３の絶縁膜（ゲート絶縁膜）４４表面を洗浄した後、ゲート電極となる第２の電極４５を形成する。次いで、半導体にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、ここではリンを適宜添加して、ソース領域またはドレイン領域となる不純物領域４３ｂを形成する。添加した後、不純物元素を活性化するために加熱処理、強光の照射、またはレーザー光の照射を行う。次いで、第２の電極４５を覆って第４の絶縁膜４６を形成し、水素化を行う。（図４（Ｄ））
【００９２】
次いで、不純物領域４３ｂに達するコンタクトホールと、第１の電極４１に達するコンタクトホールと、第２の電極に達するコンタクトホールを形成する。これらのコンタクトホールは同時に形成してもよいし、別々に形成してもよい。ソース電極またはドレイン電極となる配線４７と、第１の電極４１と第２の電極４５を接続する配線４９を形成してＴＦＴを完成させる。（図４（Ｅ））また、配線４７と配線４９は同一材料で形成してもよいし、別々に形成してもよい。
【００９３】
なお、図４（Ｅ）における左側の断面図において、Ａ−Ａ’の断面図を右側の断面図に示している。
【００９４】
（実施の形態５）
ここで、ＥＬモジュールにおける具体的な回路構成の一例を図２５〜図２７に示す。
【００９５】
図２５（Ａ）中、６２０は画素部であり、複数の画素６２１がマトリクス状に形成されている。また６２２は信号線駆動回路、６２３は走査線駆動回路である。
【００９６】
なお図２５（Ａ）では信号線駆動回路６２２と走査線駆動回路６２３が、画素部６２０と同じ基板上に形成されているが、本発明はこの構成に限定されない。信号線駆動回路６２２と走査線駆動回路６２３とが画素部６２０と異なる基板上に一部形成され、ＦＰＣ等のコネクターを介して、画素部６２０と接続されていても良い。また、図２５（Ａ）では信号線駆動回路６２２と走査線駆動回路６２３は１つづつ設けられているが、本発明はこの構成に限定されない。信号線駆動回路６２２と走査線駆動回路６２３の数は設計者が任意に設定することができる。
【００９７】
なお本明細書において接続とは、電気的な接続を意味する。
【００９８】
また、図２５（Ａ）では、画素部６２０に信号線Ｓ１〜Ｓｘと、電源線Ｖ１〜Ｖｘと、走査線Ｇ１〜Ｇｙと、コモン電位（Ｖcom）或いは任意の電圧（ＶY）が印加される配線とが設けられている。なお信号線と電源線の数は必ずしも同じであるとは限らない。またこれらの配線の他に、別の異なる配線が設けられていても良い。
【００９９】
電源線Ｖ１〜Ｖｘは所定の電位に保たれている。なお図２５（Ａ）ではモノクロの画像を表示する発光装置の構成を示しているが、本発明はカラーの画像を表示する発光装置であっても良い。その場合、電源線Ｖ１〜Ｖｘの電位の高さを全て同じに保たなくても良く、対応する色毎に変えるようにしても良い。
【０１００】
また、コモン電位（Ｖcom）或いは任意の電圧（ＶY）が印加される配線は、信号線駆動回路６２２の定電流回路６２２ｄにも接続されている。
【０１０１】
図２５（Ｂ）に図２５（Ａ）で示した信号線駆動回路６２２の詳しい構成の一例をブロック図で示す。６２２ａはシフトレジスタ、６２２ｂは記憶回路Ａ、６２２ｃは記憶回路Ｂ、６２２ｄは定電流回路である。
【０１０２】
シフトレジスタ６２２ａにはクロック信号ＣＬＫと、スタートパルス信号ＳＰが入力されている。また記憶回路Ａ６２２ｂにはデジタルビデオ信号（Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｓｉｇｎａｌｓ）が入力されており、記憶回路Ｂ６２２ｃにはラッチ信号（Ｌａｔｃｈ  Ｓｉｇｎａｌｓ）が入力されている。定電流回路６２２ｄから出力される一定の信号電流Ｉｃは信号線へ入力される。
【０１０３】
シフトレジスタ６２２ａに所定の配線からクロック信号ＣＬＫとスタートパルス信号ＳＰとが入力されることによって、タイミング信号が生成される。タイミング信号は記憶回路Ａ６２２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力される。なおこのときシフトレジスタ６２２ａにおいて生成されたタイミング信号を、バッファ等で緩衝増幅してから、記憶回路Ａ６２２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するような構成にしても良い。
【０１０４】
記憶回路Ａ６２２ｂにタイミング信号が入力されると、該タイミング信号に同期して、ビデオ信号線に入力される１ビット分のデジタルビデオ信号が、順に複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそれぞれに書き込まれ、保持される。
【０１０５】
なお、ここでは記憶回路Ａ６２２ｂにデジタルビデオ信号を取り込む際に、記憶回路Ａ６２２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に、順にデジタルビデオ信号を入力しているが、本発明はこの構成に限定されない。記憶回路Ａ６２２ｂが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０１０６】
記憶回路Ａ６２２ｂの全てのステージのラッチへの、デジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１０７】
１ライン期間が終了すると、記憶回路Ｂ６２２ｃが有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に、ラッチ信号線を介してラッチシグナル（Latch Signal）が供給される。この瞬間、記憶回路Ａ６２２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に保持されているデジタルビデオ信号は、記憶回路Ｂ６２２ｃが有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に一斉に書き込まれ、保持される。
【０１０８】
デジタルビデオ信号を記憶回路Ｂ６２２ｃに送出し終えた記憶回路Ａ６２２ｂには、シフトレジスタ６２２ａからのタイミング信号に基づき、次の１ビット分のデジタルビデオ信号の書き込みが順次行われる。
【０１０９】
この２順目の１ライン期間中には、記憶回路Ｂ６２２ｃに書き込まれ、保持されているデジタルビデオ信号が定電流回路６２２ｄに入力される。
【０１１０】
また、図２７（Ａ）に電流設定回路Ｃ１のより詳しい構成を示す。なお、電流設定回路Ｃ２〜Ｃｘも同じ構成を有する。また、図２７（Ｂ）に図２７（Ａ）中におけるＳＷとＩｎｂの等価回路を示す。図２７（Ｂ）では、半導体膜の上下にチャネル（デュアルチャネル）を形成するための配線をゲート電極と直接接続し、Ｖｘ＝ＶYとした例を示したが、一部または全ての配線をコモン電圧（Ｖｃｏｍ）としてもよいし、グラウンドとしてもよい。こうすることによってゲート電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１１１】
電流設定回路Ｃ１は定電流源６３１と、４つのトランスミッションゲートＳＷ１〜ＳＷ４と、２つのインバーターＩｎｂ１、Ｉｎｂ２とを有している。なお、定電流源６３１が有するトランジスタ６３０の極性は、画素が有するトランジスタＴｒ１及びＴｒ２の極性と同じである。
【０１１２】
記憶回路Ｂ６２２ｃが有するＬＡＴＢ＿１から出力されたデジタルビデオ信号によって、ＳＷ１〜ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳＷ３に入力されるデジタルビデオ信号と、ＳＷ２及びＳＷ４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉｎｂ２によって反転している。そのためＳＷ１及びＳＷ３がオンのときはＳＷ２及びＳＷ４はオフ、ＳＷ１及びＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなっている。
【０１１３】
ＳＷ１及びＳＷ３がオンのとき、定電流源６３１から０ではない所定の値の電流ＩｃがＳＷ１及びＳＷ３を介して信号線Ｓ１に入力される。
【０１１４】
逆にＳＷ２及びＳＷ４がオンのときは、定電流源６３１からの電流ＩｃはＳＷ２を介してグラウンドに落とされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘの電源電位が信号線Ｓ１に与えられ、Ｉｃ≒０となる。
【０１１５】
再び図２５（Ｂ）を参照して、前記の動作が、１ライン期間内に、定電流回路６２２ｄが有する全ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よって、デジタルビデオ信号により、全ての信号線に入力される信号電流Ｉｃの値が選択される。
【０１１６】
次に、走査線駆動回路の構成について説明する。
【０１１７】
走査線駆動回路は、それぞれシフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。
【０１１８】
走査線駆動回路において、シフトレジスタにクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。
【０１１９】
走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０１２０】
なお、シフトレジスタの代わりに、例えばデコーダ回路のような走査線の選択ができる別の回路を用いても良い。
【０１２１】
なお、各走査線の電圧を、各走査線にそれぞれ対応する複数の走査線駆動回路で制御しても良いし、いくつかの走査線または全ての走査線の電圧を１つの走査線駆動回路で制御しても良い。
【０１２２】
なお、本発明の発光装置を駆動する信号線駆動回路及び走査線駆動回路は、ここで示す構成に限定されないことは言うまでもない。
【０１２３】
図２６に、図２５（Ａ）で示した画素６２１の詳しい構成の一例を示す。図２６に示す画素２１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）、電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）、及び、コモン電圧（Ｖｃｏｍ）または任意の電圧（ＶY）が印加されている配線を有している。
【０１２４】
また、画素６２１は、トランジスタＴｒ１（第１駆動用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（第２駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第３駆動用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第１スイッチング用トランジスタまたは第４のトランジスタ）、トランジスタＴｒ５（第２スイッチング用トランジスタまたは第５のトランジスタ）、有機化合物を含む発光素子６２４及び保持容量６２５を少なくとも有している。図２６に示す画素構成とすることでＴＦＴの特性に左右されずに発光素子に流れる電流の大きさを制御できる。加えて、図２６に示す画素構成とすることでＴＦＴの特性の違いに起因する、画素間における発光素子の輝度のばらつきをより抑えることができ、なおかつ残像が視認されにくい、電流駆動型の発光装置を提供することができる。
【０１２５】
これらのトランジスタ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５）は全てコモン電圧（Ｖｃｏｍ）または任意の電圧（ＶY）が印加される配線により、半導体膜の上下にチャネル（デュアルチャネル）を形成している。こうすることによってゲート電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。ここでは、全て配線をゲート電極と直接接続し、Ｖｘ＝ＶYとした例を示したが、一部または全ての配線をコモン電圧（Ｖｃｏｍ）としてもよいし、グラウンドとしてもよい。
【０１２６】
また、トランジスタＴｒ４とトランジスタＴｒ５のゲート電極は、共に走査線Ｇｊに接続されている。
【０１２７】
トランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。またトランジスタＴｒ５のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ３のゲート電極に接続されている。
【０１２８】
トランジスタＴｒ１とトランジスタＴｒ２のゲート電極は互いに接続されている。また、トランジスタＴｒ１とトランジスタＴｒ２のソース領域は、共に電源線Ｖｉに接続されている。
【０１２９】
トランジスタＴｒ２は、ゲート電極とドレイン領域が接続されており、なおかつドレイン領域はトランジスタＴｒ３のソース領域に接続されている。
【０１３０】
トランジスタＴｒ３のドレイン領域は、発光素子６２４が有する画素電極に接続されている。有機化合物を含む発光素子６２４は陽極と陰極を有しており、本明細書では、陽極を画素電極として用いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【０１３１】
電源線Ｖｉの電位（電源電位）は一定の高さに保たれている。また対向電極の電位も、一定の高さに保たれている。
【０１３２】
なお、トランジスタＴｒ４とトランジスタＴｒ５は、ｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ４とトランジスタＴｒ５の極性は同じである。
【０１３３】
また、トランジスタＴｒ１、Ｔｒ２及びＴｒ３はｎチャネル型トランジスタとｐチャネル型トランジスタのどちらでも良い。ただし、トランジスタＴｒ１、Ｔｒ２及びＴｒ３の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１、Ｔｒ２及びＴｒ３はｐチャネル型トランジスタである。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１、Ｔｒ２及びＴｒ３はｎチャネル型トランジスタである。
【０１３４】
保持容量６２５はトランジスタＴｒ３のゲート電極と電源線Ｖｉとの間に形成されている。保持容量６２５はトランジスタＴｒ３のゲート電極とソース領域の間の電圧（ゲート電圧）をより確実に維持するために設けられている。
【０１３５】
また、トランジスタＴｒ１及びＴｒ２のゲート電極と電源線の間に保持容量を形成し、トランジスタＴｒ１及びＴｒ２のゲート電圧をより確実に維持するようにしても良い。
【０１３６】
上述した画素部のＴＦＴ（Ｔｒ１〜Ｔｒ５）または駆動回路のＴＦＴ（ＳＷ１〜４、Ｉｎｂ１、Ｉｎｂ２）のうち、どちらか一方のみのチャネル長方向を同一方向とし、レーザービームの走査方向と一致させてもよいが、これらの全てのＴＦＴのチャネル長方向を同一方向とし、レーザービームの走査方向と一致させることが望ましい。
【０１３７】
また、本発明は、上記レーザー光による結晶化方法に限定されず、他のレーザー結晶化法や、シリコンの結晶化を助長する金属元素としてニッケルを用いた結晶化技術や、固相成長法などの結晶化技術を適宜組み合わせて用いてもよい。
【０１３８】
また、本実施の形態は、実施の形態１乃至４のいずれか一と自由に組み合わせることができる。
【０１３９】
（実施の形態６）
ここでは、絶縁表面を有する基板上にＣＰＵやメモリーを形成する例を図３２を用いて説明する。
【０１４０】
１００１は中央処理部（ＣＰＵと呼ばれる）、１００２は制御部、１００３は演算部、１００４は記憶部（メモリーと呼ばれる）、１００５は入力部、１００６は出力部（表示部など）である。
【０１４１】
演算部１００３と制御部１００２とを合わせたものが、中央処理部１００１であり、演算部１００３は、加算、減算の算術演算やＡＮＤ、ＯＲ、ＮＯＴなどの論理演算を行う算術論理演算部（arithmetic logic unit，ＡＬＵ）、演算のデータや結果を一時格納する種々のレジスタ、入力される１の個数を数え上げるカウンタなどから成り立っている。演算部１００３を構成する回路、例えば、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、バッファ回路、またはレジスタ回路などはＴＦＴで構成することができ、高い電界効果移動度を得るため、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。本実施例においても演算部１００３を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。
【０１４２】
また、制御部１００２は記憶部１００４に格納された命令を実行して、全体の動作を制御する役割を担っている。制御部１００２はプログラムカウンタ、命令レジスタ、制御信号生成部からなる。また、制御部１００２もＴＦＴで構成することができ、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。本実施例においても制御部１００２を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。
【０１４３】
また、記憶部１００４は、計算を行うためのデータと命令を格納する場所であり、ＣＰＵで頻繁に実行されるデータやプログラムが格納されている。記憶部１００４は、主メモリ、アドレスレジスタ、データレジスタからなる。さらに主メモリに加えてキャッシュメモリを用いてもよい。これらのメモリは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリなどで形成すればよい。また、記憶部１００４もＴＦＴで構成する場合には、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製することができる。本実施例においても記憶部１００４を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。
【０１４４】
また、入力部１００５は外部からデータやプログラムを取り込む装置である。また、出力部１００６は結果を表示するための装置、代表的には表示装置である。
【０１４５】
ＴＦＴのチャネル長方向とレーザービームの走査方向を揃えることによってバラツキの少ないＣＰＵを絶縁基板上に作り込むことができる。また、同一基板上にＣＰＵと表示部とを作り込むことができる。表示部においても各画素に配置される複数のＴＦＴのチャネル長方向とレーザービームの走査方向を揃えることが好ましい。
【０１４６】
また、回路設計や作製工程が複雑になるが、同一基板上にＣＰＵと表示部とメモリとを作り込むこともできる。
【０１４７】
本発明により、絶縁基板上に電気特性バラツキの少ない半導体装置を完成することができる。
【０１４８】
また、本実施の形態は、実施の形態１乃至５のいずれか一と自由に組み合わせることができる。例えば、実施の形態１乃至５に示したＴＦＴや画素構造やＥＬ素子を備えた表示部とＣＰＵとを同一基板上に作製することができる。
【０１４９】
以上の構成でなる本発明について、以下に示す実施例でもってアクティブマトリクス型の発光装置で代表される半導体装置に適用する具体例を示し、さらに詳細な説明を行うこととする。
【０１５０】
（実施例）
［実施例１］
本発明の半導体装置の作製工程について説明する。ここでは、画素部のＴＦＴの作製方法について詳細に説明する。なお、本実施例では、スイッチング素子として用いるＴＦＴ（スイッチング用ＴＦＴ）は、第１電極にコモン電圧（Ｖｃｏｍ）または任意の電圧Ｖｘが印加されており、有機発光素子に流れる電流を制御するＴＦＴ（駆動用ＴＦＴ）は第１電極と第２電極とが接続されている例を示している。なお、本実施例は画素部のＴＦＴの作製方法についてのみ説明するが、駆動回路のＴＦＴも同時に作製することが可能である。
【０１５１】
本実施例で説明に用いる図８乃至図１１は、その作製工程を説明する断面図であり、図１２乃至図１４はそれに対応する上面図を示し、説明の便宜上、共通する符号を用いて説明する。
【０１５２】
図８（Ａ）において、基板１０１は絶縁表面を有し、後の工程の処理温度に耐えうるものであれば、どのような材料の基板でも用いることが可能である。代表的には、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０１５３】
この基板１０１の絶縁表面上に第１の配線１０５と第１の電極１０３、１０４、１０６を形成する。第１の配線及び第１の電極はＡｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は複数種からなる導電性の材料で形成する。本実施例ではＷを用いたが、ＴａＮの上にＷを積層したものを第１の配線及び第１の電極として用いても良い。
【０１５４】
第１の配線１０５と第１の電極１０３、１０４、１０６を形成した後、第１の絶縁膜１０２を形成する。本実施例では、第１の絶縁膜１０２は、２つの絶縁膜（第１の絶縁膜Ａ（１０２ａ）、第１の絶縁膜Ｂ（１０２ｂ））を積層することで形成されている。第１の絶縁膜Ａ（１０２ａ）は酸化窒化シリコン膜を用い、１０〜５０nmの厚さで形成する。第１の絶縁膜Ｂ（１０２ｂ）は酸化シリコン膜又は酸化窒化シリコン膜を用い、０．５〜１μmの厚さで形成する。
【０１５５】
図１２（Ａ）は、図８（Ａ）における画素部の上面図を示している。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図１２（Ａ）に相当する。なお、第１の電極１０３、１０４は、コモン配線２００の一部である。また、第１の電極１０６は、第１の配線１０５の一部である。
【０１５６】
第１の絶縁膜１０２の表面は、先に形成した第１の配線及び第１の電極に起因する凹凸を有している。好ましくは、この凹凸を平坦化することが望ましい。平坦化の手法としてはＣＭＰを用いる。第１の絶縁膜１０２に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより第１の絶縁膜を０．１〜０．５μm程度除去して、表面を平坦化する。
【０１５７】
こうして、図８（Ｂ）に示すように平坦化された第１の絶縁膜１０８が形成され、その上に半導体層を形成する。半導体層は結晶構造を有する半導体で形成する。これは、第１の絶縁膜１０８上に形成した非晶質半導体層を結晶化して得る。非晶質半導体層は堆積した後、加熱処理やレーザー光の照射により結晶化させる。非晶質半導体層の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（Ｓｉ1-xＧｅx；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成する。
【０１５８】
本実施例では、図５に示したレーザー処理装置を用い、実施の形態１に示した方法によって結晶構造を有する半導体膜を形成する。実施の形態１に示したように配置し、半導体層のチャネル長方向とレーザー光の走査方向とを一致させる。
【０１５９】
その後、半導体層をエッチングにより島状に分割し、図８（Ｃ）に示すように半導体膜１０９〜１１１を形成する。
【０１６０】
図１２（Ｂ）は図８（Ｃ）における上面図を示している。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図１２（Ｂ）に相当する。なお、図１２（Ｂ）にはレーザービームと、レーザービームを走査した方向（図中矢印方向）を示した。
【０１６１】
第１の電極１０３、１０４は、平坦化された第１の絶縁膜１０８を間に挟んで半導体膜１０９と重なっている。また、第１の電極１０６は、第１の絶縁膜１０８を間に挟んで半導体膜１１０と重なっている。なお、半導体膜１１１は容量を形成するための半導体膜であり、第１の絶縁膜１０８を間に挟んで第１の配線１０５と重なっている。
【０１６２】
次いで、半導体膜１０９〜１１１を覆う第２の絶縁膜１１２を形成する。第２の絶縁膜１１２は、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁物で形成する。その厚さは４０〜１５０nmとする。
【０１６３】
そして、第１の絶縁膜１０８及び第２の絶縁膜１１２にコンタクトホール１１３を形成し、第１の配線１０５を一部露出させる（図８（Ｄ））。
【０１６４】
次に図９（Ａ）に示すように、第２の絶縁膜１１２上に、第２のゲート電極や第２の配線を形成するために導電膜を形成する。本発明において第２のゲート電極は２層又はそれ以上の導電膜を積層して形成する。第２の絶縁膜１１２上に形成する第１の導電膜１２０はモリブデン、タングステンなどの高融点金属の窒化物で形成し、その上に形成する第２の導電膜１２１は高融点金属又はアルミニウムや銅などの低抵抗金属、或いはポリシリコンなどで形成する。具体的には、第１の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれ一種又は複数種の窒化物を選択し、第２の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれ一種又は複数種の合金、或いはｎ型多結晶シリコンを用いる。例えば、第１の導電膜１２０をＴａＮで形成し、第２の導電膜１２１をＷで形成しても良い。また第２のゲート電極や第２の配線を３層の導電膜で形成する場合、１層目をＭｏ、２層目をＡｌ、３層目をＴｉＮとしても良い。また１層目をＷ、２層目をＡｌ、３層目をＴｉＮとしても良い。配線を多層にすることで、配線自体の厚さが増すので配線抵抗を抑えることができる。
【０１６５】
次に図９（Ｂ）に示すように、この第１の導電膜１２０及び第２の導電膜１２１を、マスク１２２を用いて第１のエッチング処理を行う。第１のエッチング処理により、端部にテーパーを有する第１の形状の電極１２３〜１２９を形成する（第１の導電膜１２３ａ〜１２９ａと第２の導電膜１２３ｂ〜１２９ｂで成る）。第２の絶縁膜１１２は、第１の形状の電極１２３〜１２９で覆われない部分において、表面が２０〜５０nm程度エッチングされ薄くなった状態になっている。
【０１６６】
第１のドーピング処理は、イオン注入法または質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１の形状の電極１２４、１２５、１２６、１２９をマスクとして用い、半導体膜１０９〜１１１に第１濃度の一導電型不純物領域１５１〜１５３を形成する。第１濃度は１×１０20〜１．５×１０21/cm3とする。
【０１６７】
次に、レジストからなるマスクを除去せずに図９（Ｃ）に示すように第２のエッチング処理を行う。このエッチング処理では、第２の導電膜を異方性エッチングして第２の形状の電極１３４〜１４０を形成する（第１の導電膜１３４ａ〜１４０ａと第２の導電膜１３４ｂ〜１４０ｂで成る）。第２の形状の電極１３４〜１４０はこのエッチング処理により幅を縮小させ、その端部が第１濃度の一導電型不純物領域１５１〜１５３（第２の不純物領域）の内側に位置するように形成する。次の工程で示すように、この後退幅によりＬＤＤの長さを決める。第２の形状の電極１３４〜１４０は第２の電極として機能する。
【０１６８】
図１３（Ａ）に図９（Ｃ）の上面図を示す。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図１３（Ａ）に相当する。第２の形状の電極１３５、１３６は、ゲート配線として機能する電極１３８、１３９の一部である。第２の形状の電極１３５、１３６と、第１の電極１０３、１０４は、第１の絶縁膜１０８、半導体膜１０９、第２の絶縁膜１１２を間に挟んでそれぞれ重なっている。また、第２の形状の電極１４０と、第１の電極１０６は、第１の絶縁膜１０８、半導体膜１１０、第２の絶縁膜１１２を間に挟んでそれぞれ重なっている。
【０１６９】
さらに、第２の形状の電極１４０は第２の配線として機能する電極１３７の一部である。そして、第２の配線１３７は第２の絶縁膜１１２、半導体膜１１１、第１の絶縁膜１０８を間に挟んで、第１の配線１０５と重なっている。第２の配線１３７は、コンタクトホール１１３を介して第１の配線１０５と接続されている。また、電極１３４はソース配線として機能する。
【０１７０】
そして、この状態で一導電型の不純物を第２のドーピング処理を行い一導電型の不純物を半導体膜１０９〜１１１に添加する（図９（Ｃ））。このドーピング処理で形成される第２濃度の一導電型不純物領域（第１の不純物領域）１５５、１５６、１５８、１５９、１６１、１６２、１６４、１６５、１６８、１６９、１７１、１７２、１７５、１７６が形成される。第１の不純物領域１５６、１５８、１６２、１６４、１６９、１７１、１７５は、第２の形状の電極１３５、１３６、１３７、１４０を構成する第１の導電膜１３５ａ、１３６ａ、１３７ａ、１４０ａと重なるように自己整合的に形成される。イオンドープ法で添加される不純物は、第１の導電膜１３５ａ、１３６ａ、１３７ａ、１４０ａを通過させて添加するため、半導体膜に達するイオンの数は減少し、必然的に低濃度となる。その濃度は１×１０17〜１×１０19/cm3となる。また、第１の不純物領域１５５、１５９、１６１、１６５、１６８、１７２、１７６は、第２の形状の電極１３５、１３６、１３７、１４０を構成する第１の導電膜１３５ａ、１３６ａ、１３７ａ、１４０ａと重ならないように自己整合的に形成される。
【０１７１】
また、この第２のドーピング処理により、チャネル形成領域１５７、１６３、１７０、１７４と、第１濃度の一導電型不純物領域１５１〜１５３よりも、高い不純物濃度の第２不純物領域１５４、１６０、１６６、１６７、１７３、１７７とが形成される。
【０１７２】
次いで、図１０（Ａ）で示すように、レジストからなるマスク１４３を形成し、第３のドーピング処理を行う。この第３のドーピング処理により、半導体膜１１０に第３濃度の一導電型とは反対の導電型の第３の不純物領域１４４〜１５０を形成する。第３の不純物領域は第２の形状の電極１４０と重なる領域１４６、１４８と、重ならない領域１４４、１４５、１４９、１５０とに分けられ、１．５×１０20〜５×１０21/cm3の濃度範囲で当該不純物元素が添加される。
【０１７３】
以上までの工程でそれぞれの半導体膜に価電子制御を目的とした不純物を添加した領域が形成される。第１の電極１０３、１０４、１０６と、第２の形状の電極１３５、１３６、１４０は半導体膜と重なる位置においてゲート電極として機能する。
【０１７４】
その後、それぞれの半導体膜に添加された不純物元素を活性化処理する工程を行う。この活性化はガス加熱型の瞬間熱アニール法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用いこの光を半導体膜に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は片面からランプ光源の輻射により半導体膜を加熱する。
【０１７５】
その後、図１１（Ｂ）に示すように、プラズマＣＶＤ法で窒化シリコンから成るパッシベーション膜１８０を５０〜１００nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【０１７６】
次いで、パッシベーション膜１８０上に有機絶縁物材料から成る第３の絶縁膜１８１を形成する。有機絶縁物材料を用いる理由は第３の絶縁膜１８１の表面を平坦化するためのものである。より完全な平坦面を得るためには、この表面をＣＭＰ法により平坦化処理することが望ましい。ＣＭＰ法を併用する場合には、第３の絶縁膜をプラズマＣＶＤ法で形成される酸化シリコン膜、塗布法で形成されるＳＯＧ(Spin on Glass)やＰＳＧなどを用いることもできる。なお、パッシベーション膜１８０は第３の絶縁膜１８１の一部とみなしても良い。
【０１７７】
次に、図１０（Ｃ）に示すように、第２の絶縁膜１１２、パッシベーション膜１８０、第３の絶縁膜１８１にコンタクトホールを形成し、配線１８２〜１８６を形成する。この配線はチタン膜とアルミニウム膜を積層して形成する。
【０１７８】
図１３（Ｂ）に、図１０（Ｃ）における上面図を示す。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図１３（Ｂ）に相当する。
【０１７９】
配線１８２は、ソース配線１３４及び第２の不純物領域１５４に接続されている。配線１８３は、第２の不純物領域１５４及び第１の配線１３７に接続されている。配線１８４は、ゲート配線１３８及び１３９に接続されている。配線１８５は電源線として機能しており、第３の不純物領域１６７及び第２の不純物領域１７７と接続されている。配線１８６は第３の不純物領域１７３と接続されている。
【０１８０】
以上までの工程において、一導電型不純物領域をｎ型、一導電型とは反対の不純物領域をｐ型とすると、スイッチング用ＴＦＴであるｎチャネル型ＴＦＴ２０２、駆動用ＴＦＴであるｐチャネル型ＴＦＴ２０３が形成される。なお、本実施例では、スイッチング用ＴＦＴにｎチャネル型ＴＦＴを用い、駆動用ＴＦＴにｐチャネル型ＴＦＴを用いたが、本発明はこの構成に限定されない。スイッチング用ＴＦＴと駆動用ＴＦＴはｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも良い。ただし、ＥＬ素子の陽極を画素電極として用いる場合、駆動用ＴＦＴはｐチャネル型ＴＦＴであることが望ましく、ＥＬ素子の陰極を画素電極として用いる場合、駆動用ＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
【０１８１】
次に、図１１に示すように、平坦化された第３の絶縁膜１８１の表面に酸化インジウム・スズを主成分とする透明導電膜を６０〜１２０nmの厚さで形成する。その後、透明導電膜をエッチング処理して、配線１８６に接続する画素電極（第３の電極）１８８を形成する。図１４に、図１１の画素電極１８８を形成した直後における上面図を示す。Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図が図１１に相当する。
【０１８２】
ｎチャネル型ＴＦＴ２０２において、第１不純物領域１５６、１５８、１６２、１６４はＬＤＤとして、第２不純物領域１６４、１６６はソース又はドレイン領域として機能する。このｎチャネル型ＴＦＴ２０２は第２不純物領域１６０を挿んで２つのＴＦＴが直列接続した形となっている。ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤの構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。ｐチャネル型ＴＦＴ２０３において、第３不純物領域１６７、１６３はソース又はドレイン領域として機能する。
【０１８３】
本実施例では、コモン配線２００に常に一定の電圧（コモン電圧）を印加することで、第１の電極１０３、１０４にコモン電圧を印加する。なお、この一定の電圧は、ｎチャネル型ＴＦＴの場合は閾値よりも小さく、ｐチャネル型ＴＦＴの場合は閾値よりも大きくする。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。半導体装置の画素部にスイッチング素子として形成されたＴＦＴは、オン電流の増加よりもオフ電流の低減が重要視されるので、上記構成は有用である
【０１８４】
また、本実施例では、駆動用ＴＦＴ２０３において、半導体膜を挿んで電気的に接続された一対の電極１０６、１４０を形成することにより、実質的に半導体膜の厚さが半分となり、ゲート電圧の印加に伴って空乏化が早く進んで電界効果移動度を増加させ、サブスレッショルド係数を低下させることが可能となる。その結果、この構造のＴＦＴを駆動用ＴＦＴに使用することにより、駆動電圧を低下させることができる。また、電流駆動能力が向上し、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０１８５】
また、第１の配線１０５と、第１の絶縁膜１０８と、半導体膜１１１とが重なり合っている部分において容量が形成されている。また、第２の配線１３７と、第２の絶縁膜１１２と、半導体膜１１１とが重なり合っている部分において容量が形成されている。
【０１８６】
次に、図１１に示すように、第３の絶縁膜１８１上に、ｎチャネル型ＴＦＴ２０２、ｐチャネル型ＴＦＴ２０３を覆う隔壁層１９０が形成される。有機化合物層や陰極はウエット処理（薬液によるエッチングや水洗などの処理）を行うことが困難であるので、画素電極１８８の位置に合わせて、第３の絶縁膜上に感光性樹脂材料で形成される隔壁層１９０を設ける。隔壁層１９０はポリイミド、ポリアミド、ポリイミドアミド、アクリルなど有機樹脂材料を用いて形成する。この隔壁層１９０は画素電極の端部を覆うように形成する。また、隔壁層１９０の端部は４５〜６０度のテーパー角が付くように形成する。
【０１８７】
ここで示す、アクティブマトリクス駆動方式の発光装置は有機発光素子をマトリクス状に配列させて構成するものである。有機発光素子１９５は陽極と陰極とその間に形成された有機化合物層とから成る。画素電極１８８は透明導電膜で形成した場合陽極となる。有機化合物層１９２は、正孔移動度が相対的に高い正孔輸送性材料、その逆の電子輸送性材料、発光性材料などを組み合わせて形成する。それらは層状に形成しても良いし、混合して形成しても良い。
【０１８８】
有機化合物材料は合計しても１００nm程度の薄膜層として形成する。そのため、陽極として形成するＩＴＯの表面は平坦性を高めておく必要がある。平坦性が悪い場合は、最悪有機化合物層の上に形成する陰極とショートしてしまう。それを防ぐための他の手段として、１〜５nmの絶縁膜を形成する方法を採用することもできる。絶縁膜としては、ポリイミド、ポリイミドアミド、ポリアミド、アクリルなどを用いることができる。対向電極（第４の電極）１９３はＭｇＡｇやＬｉＦなどのアルカリ金属またはアルカリ土類金属などの材料を用いて形成することにより陰極とすることができる。
【０１８９】
対向電極１９３は、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。さらにその上層には、窒化シリコン、ＡｌＮｘＯｙで示される窒化酸化アルミニウム膜、酸化アルミニウム膜、またはＤＬＣ膜から選ばれた単層またはこれらの積層からなる絶縁膜１９４を２〜３０nm、好ましくは５〜１０nmの厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可能であり、１００℃以下の温度で形成しても、被覆性良く隔壁層１９０の端部を覆って形成することができる。ＤＬＣ膜の内部応力は、アルゴンを微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。そして、ＤＬＣ膜は酸素をはじめＣＯ、ＣＯ2、Ｈ2Ｏなどのガスバリア性が高いので、バリア膜として用いる絶縁膜１９４として適している。
【０１９０】
なお本実施例では、ソース配線とゲート配線を同時に形成し、その後に、駆動用ＴＦＴのドレイン電流を画素電極に供給するための配線と電源線とを同時に形成している。配線の厚さが厚くなればなるほど、配線によって生じる段差が大きくなる。段差が大きくなると、後の工程で作製される配線が断線したり、素子の特性が劣化したりする可能性を高めてしまう。よって、先の工程で作成される配線ほど、配線の厚さは薄い方が望ましい。電源線は有機発光素子に流れる電流を供給するための配線なので、膜厚を厚くして抵抗が低くするのが望ましい。本実施例の発光装置は、ソース配線とゲート配線を形成した後に電源線を形成しているので、電源線の厚さをより厚くすることができ、抵抗を低くすることができる。
【０１９１】
また、本実施例ではソース配線をゲート配線と同時に第３の絶縁膜の下に形成し、画素電極を第３の絶縁膜の上に形成しているため、新たに絶縁膜を設けなくとも、ソース配線と画素電極を直接接続させることなく重ねることができる。よって、有機発光素子の発光する面積をより広げることができる。
【０１９２】
なお、本実施例では、スイッチング用ＴＦＴ２０２において、第１電極にコモン電圧が印加されており、駆動用ＴＦＴ２０３は第１電極と第２電極とが接続されている例を示している。しかし本発明はこの構成に限定されない。スイッチング用ＴＦＴ２０２において第１電極と第２電極を接続するようにしても良いし、駆動用ＴＦＴ２０３において第１電極にコモン電圧を印加するようにしても良い。
【０１９３】
また、本実施例の発光装置は、スイッチング用ＴＦＴがダブルゲート構造（直列に接続された２つのチャネル形成領域を有する活性層を含む構造）を有しているが、本実施例はこの構成に限定されない。スイッチング用ＴＦＴがシングルゲート構造であっても良いし、トリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。また、駆動用ＴＦＴに関しても、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。
【０１９４】
また、本実施例では、画素に配置される複数の薄膜トランジスタのチャネルとして機能する領域（チャネル形成領域と呼ばれる）のチャネル長方向を全て同一方向に配置し、該チャネル長方向と同一方向に走査するレーザー光の照射を行うため、結晶の成長方向とキャリアの移動方向とを揃えて高い電界効果移動度を得ることができる。
【０１９５】
パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０１９６】
図１８を用いて、本実施例の薄膜トランジスタの回路図について説明する。ここでは代表的に、ｐチャネル型ＴＦＴのみ示す。ｎチャネル型ＴＦＴの場合は、矢印の方向が、ｐチャネル型ＴＦＴの場合と逆になる。図１８（Ａ）は、電極が１つのみの一般的な薄膜トランジスタの回路図である。図１８（Ｂ）は、半導体膜を間に挟んだ２つの電極を有し、なおかつ一方の電極に一定の電圧（コモン電圧Ｖｃｏｍまたは任意の電圧Ｖｘ）が印加されている、本実施例の薄膜トランジスタの回路図である。図１８（Ｃ）は、半導体膜を間に挟んだ２つの電極を有し、なおかつ２つの電極が互いに電気的に接続されている、本実施例の薄膜トランジスタの回路図である。
【０１９７】
また、本実施例は、実施の形態１乃至実施の形態６と自由に組み合わせることが可能である。
【０１９８】
［実施例２］
本実施例では、本発明の発光装置の、実施例１とは異なる画素の構成について説明する。
【０１９９】
図１５に本実施例の発光装置の画素の上面図を示す。図１５のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における断面図を図１６に示す。なお、図１５において画素の構成をわかりやすくするため、画素電極が形成されたの後の工程において作製された、隔壁層、有機発光層、陰極、保護膜は省略して示した。
【０２００】
３０１はスイッチング用ＴＦＴであり、本実施例ではｎチャネル型ＴＦＴを用いている。３０２は駆動用ＴＦＴであり、本実施例ではｐチャネル型ＴＦＴを用いている。なお、スイッチング用ＴＦＴと駆動用ＴＦＴはｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも良い。
【０２０１】
スイッチング用ＴＦＴ３０１は、第１の電極３０６、３０７と、第１の電極３０６、３０７に接している第１の絶縁膜３５０と、第１の絶縁膜３５０に接している半導体膜３０３と、半導体膜３０３に接している第２の絶縁膜３５１と、第２の絶縁膜３５１に接している第２の電極３０８、３０９とを有している。
【０２０２】
半導体膜３０３が有するソース領域とドレイン領域３０４、３０５は、一方は配線３１０を介してソース配線３１１に接続されており、もう一方は配線３１２を介して第２の配線３１３に接続されている。第２の配線３１３はコンタクトホールを介して第１の配線３１４に接続されている。
【０２０３】
第１の電極３０６、３０７は、第１の絶縁膜３５０、半導体膜３０３、第２の絶縁膜３５１とを間に挟んで、第２の電極３０８、３０９と重なっている。
【０２０４】
駆動用ＴＦＴ３０２は、第１の電極３２１と、第１の電極３２１に接している第１の絶縁膜３５０と、第１の絶縁膜３５０に接している半導体膜３２２と、半導体膜３２２に接している第２の絶縁膜３５１と、第２の絶縁膜３５１に接している第２の電極３２０とを有している。
【０２０５】
第１の電極３２１は第１の配線３１４の一部であり、第２の電極３２０は第２の配線３１３の一部である。
【０２０６】
半導体膜３２２が有するソース領域とドレイン領域３２３、３２４は、一方は配線３２５を介して電源線３２６に接続されており、もう一方は配線３２７を介して画素電極３２８に接続されている。
【０２０７】
第１の電極３２１は、第１の絶縁膜３５０、半導体膜３２２、第２の絶縁膜３５１とを間に挟んで、第２の電極３２０と重なっている。
【０２０８】
電源線３２６と第１の配線３１４とが、間に第１の絶縁膜３５０及び第２の絶縁膜３５１を挟んで重なっている部分において、保持容量が形成されている。
【０２０９】
３３０はコモン配線であり、一定の電圧が印加されている。配線３３２は第２の電極３０８、３０９を一部に有しており、第１の絶縁膜３５０及び第２の絶縁膜３５１に形成されたコンタクトホールを介して、ゲート配線３３１と接続されている。
【０２１０】
本実施例では、同じ画素内のＴＦＴでも、スイッチング用ＴＦＴ３０１は、第１の電極にコモン電圧を印加している。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０２１１】
また、スイッチング用ＴＦＴよりも大きな電流を流す駆動用ＴＦＴ３０２は、第１の電極と第２の電極とを電気的に接続している。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０２１２】
なお、本発明はこの構成に限定されない。スイッチング用ＴＦＴにおいて第１電極と第２電極を接続するようにしても良いし、駆動用ＴＦＴにおいて第１電極にコモン電圧を印加するようにしても良い。
【０２１３】
また、本実施例の発光装置は、スイッチング用ＴＦＴがダブルゲート構造（直列に接続された２つのチャネル形成領域を有する活性層を含む構造）を有しているが、本実施例はこの構成に限定されない。スイッチング用ＴＦＴがシングルゲート構造であっても良いし、トリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。また、駆動用ＴＦＴに関しても、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）を有していても良い。
【０２１４】
なお本実施例では、ソース配線と電源線を同時に形成し、その後に、駆動用ＴＦＴのドレイン電流を画素電極に供給するための配線とゲート配線とを同時に形成している。ソース配線及び電源線を第３の絶縁膜３７０の下に形成し、画素電極を第３の絶縁膜の上に形成しているため、新たに絶縁膜を設けなくとも、ソース配線及び電源線と画素電極を直接接続させることなく重ねることができる。よって、有機発光素子の発光する面積をより広げることができる。
【０２１５】
また、本実施例では、画素に配置される複数の薄膜トランジスタのチャネルとして機能する領域（チャネル形成領域と呼ばれる）のチャネル長方向を全て同一方向に配置し、該チャネル長方向と同一方向に走査するレーザー光の照射を行うため、結晶の成長方向とキャリアの移動方向とを揃えて高い電界効果移動度を得ることができる。
【０２１６】
また、本実施例は、実施の形態１乃至実施の形態６と自由に組み合わせることが可能である。
【０２１７】
［実施例３］
本実施例では、実施例１に対応する半導体装置の回路構成について説明する。なお、実施例１のスイッチング用ＴＦＴはダブルゲート構造であったが、ここでは簡略化のため、スイッチング用ＴＦＴをシングルゲート構造として等価回路を示す。
【０２１８】
図１７に本発明の発光装置のブロック図を示す。図１７ではデジタルのビデオ信号を用いて画像を表示する発光装置の駆動回路を例に説明する。図１７に示した発光装置は、データ線駆動回路８００、走査線駆動回路８０１、画素部８０２を有している。
【０２１９】
画素部８０２には、複数のソース配線と、複数のゲート配線と、複数の電源線が形成されており、ソース配線とゲート配線と電源線とで囲まれた領域が画素に相当する。なお、図１７では複数の画素のうち、１つのソース配線８０７と、１つのゲート配線８０９と、１つの電源線８０８を有する画素のみを代表的に示した。各画素はスイッチング素子となるスイッチング用ＴＦＴ８０３と、駆動用ＴＦＴ８０４と、保持容量８０５と、有機発光素子８０６を有している。
【０２２０】
スイッチング用ＴＦＴ８０３のゲート電極はゲート配線８０９に接続されている。そしてスイッチング用ＴＦＴ８０３のソース領域とドレイン領域は、一方はソース配線８０７に、もう一方は駆動用ＴＦＴ８０４のゲート電極に接続されている。
【０２２１】
駆動用ＴＦＴ８０４のソース領域とドレイン領域は、一方は電源線８０８に、もう一方は有機発光素子８０６に接続されている。そして、駆動用ＴＦＴ８０４のゲート電極と電源線８０８とで保持容量８０５が形成されている。
【０２２２】
データ線駆動回路８００は、シフトレジスタ８１０、第１ラッチ８１１、第２ラッチ８１２を有している。シフトレジスタ８１０にはデータ線駆動回路用のクロック信号（Ｓ−ＣＬＫ）とスタートパルス信号（Ｓ−ＳＰ）が与えられている。第１ラッチ８１１にはラッチのタイミングを決定するラッチ信号（Ｌａｔｃｈｓｉｇｎａｌｓ）とビデオ信号（Ｖｉｄｅｏ  ｓｉｇｎａｌｓ）が与えられている。
【０２２３】
シフトレジスタ８１０にクロック信号（Ｓ−ＣＬＫ）とスタートパルス信号（Ｓ−ＳＰ）が入力されると、ビデオ信号のサンプリングのタイミングを決定するサンプリング信号が生成され、第１ラッチ８１１に入力される。
【０２２４】
なお、シフトレジスタ８１０からのサンプリング信号を、バッファ等によって緩衝増幅してから、第１ラッチ８１１に入力するようにしても良い。サンプリング信号が入力される配線には、多くの回路あるいは回路素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファは有効である。
【０２２５】
第１ラッチ８１１は複数のステージのラッチを有している。第１ラッチ８１１では、入力されたサンプリング信号に同期して、入力されたビデオ信号をサンプリングし、各ステージのラッチに順に記憶していく。
【０２２６】
第１ラッチ８１１の全てのステージのラッチにビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０２２７】
１ライン期間が終了すると、第２ラッチ８１２にラッチ信号が入力される。この瞬間、第１ラッチ８１１に書き込まれ保持されているビデオ信号は、第２ラッチ８１２に一斉に送出され、第２ラッチ８１２の全ステージのラッチに書き込まれ、保持される。
【０２２８】
ビデオ信号を第２ラッチ８１２に送出し終えた第１ラッチ８１１には、シフトレジスタ８１０からのサンプリング信号に基づき、ビデオ信号の書き込みが順次行われる。
【０２２９】
この２順目の１ライン期間中には、第２ラッチ８１２に書き込まれ、保持されているビデオ信号がソースソース配線に入力される。
【０２３０】
一方、走査線駆動回路は、シフトレジスタ８２１と、バッファ８２２を有している。シフトレジスタ８２１には走査線駆動回路用のクロック信号（Ｇ−ＣＬＫ）とスタートパルス信号（Ｇ−ＳＰ）が与えられている。
【０２３１】
シフトレジスタ８２１にクロック信号（Ｇ−ＣＬＫ）とスタートパルス信号（Ｇ−ＳＰ）が入力されると、ゲート配線の選択のタイミングを決定する選択信号が生成され、バッファ８２２に入力される。バッファ８２２に入力された選択信号は、緩衝増幅されてゲート配線８０９に入力される。
【０２３２】
ゲート配線８０９が選択されると、選択されたゲート配線８０９にゲート電極が接続されたスイッチング用ＴＦＴ８０３がオンになる。そして、ソース配線に入力されたビデオ信号が、オンになっているスイッチング用ＴＦＴ８０３を介して、駆動用ＴＦＴ８０４のゲート電極に入力される。
【０２３３】
駆動用ＴＦＴ８０４は、ゲート電極に入力されたビデオ信号の有する１または０の情報に基づいて、そのスイッチングが制御される。駆動用ＴＦＴ８０４がオンのときに、電源線の電位が有機発光素子８０６の画素電極に与えられ、有機発光素子８０６が発光する。駆動用ＴＦＴ８０４がオフのとき、電源線の電位が有機発光素子８０６の画素電極に与えらず、有機発光素子８０６は発光しない。
【０２３４】
図１７に示した発光装置の、データ線駆動回路８００と、走査線駆動回路８０１が有する回路において、ＴＦＴの第１の電極と第２の電極とを電気的に接続する。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０２３５】
また、画素部８０２において、スイッチング素子として用いられているスイッチング用ＴＦＴ８０３の、第１の電極と第２の電極のいずれか一方にコモン電圧（Ｖｃｏｍ）を印加する。或いは、第１の電極と第２の電極のいずれか一方にある電圧Ｖｘを印加してもよい。これにより、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０２３６】
そして、有機発光素子８０６に電流を供給するための駆動用ＴＦＴ８０４は、第１の電極と第２の電極を電気的に接続している。これにより、電極が１つの場合に比べてオン電流を大きくすることができる。なお、駆動用ＴＦＴはこの構成に限定されず、第１の電極と第２の電極を電気的に接続せずに、第１の電極と第２の電極のいずれか一方にコモン電圧（Ｖｃｏｍ）を印加するようにしても良い。また電極を１つしか有さない、一般的な構成の薄膜トランジスタを有していても良い。
【０２３７】
［実施例４］
本実施例では実施例１とは異なる画素構造の例を図１９、図２０を用いて説明する。実施例１は画素に２つのＴＦＴ（駆動用ＴＦＴ、スイッチング用ＴＦＴ）を用いた例であったが、本実施例は画素に３つのＴＦＴ（駆動用ＴＦＴ、スイッチング用ＴＦＴ、消去用ＴＦＴ）を用いた例である。
【０２３８】
本実施例の発光装置の画素部の詳細な上面構造を図１９（Ａ）に、回路図を図１９（Ｂ）に示す。図１９（Ａ）及び図１９（Ｂ）は共通の符号を用いるので互いに参照すればよい。
【０２３９】
図１９において、基板上に設けられたスイッチング用ＴＦＴ９００は図１０のスイッチング用（ｎチャネル型）ＴＦＴ２０２を用いて形成される。従って、構造及び作製方法の説明はスイッチング用（ｎチャネル型）ＴＦＴ２０２の説明を参照すれば良いのでここでは省略する。また、９０２で示される配線は、半導体層の下側に配置される第１のゲート電極であり、コモン電圧（Ｖｃｏｍ）に接続されている。半導体層の上側に配置される第２のゲート電極９０１（９０１ａ、９０１ｂ）は、スイッチング用ＴＦＴ９００のゲート配線である。
【０２４０】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０２４１】
また、スイッチング用ＴＦＴ９００のソースはソース配線９０３に接続され、ドレインはドレイン配線９０４に接続される。また、ドレイン配線９０４は駆動用ＴＦＴ９０５の第２のゲート電極９０６に電気的に接続される。また、駆動用ＴＦＴ９０５は、半導体層の下側に配置される第１のゲート電極が、第２のゲート電極９０６に接続されている。
【０２４２】
なお、駆動用ＴＦＴ９０５は図１０の駆動用（ｐチャネル型）ＴＦＴ２０３を用いて形成される。従って、構造及び作製方法の説明は駆動用（ｐチャネル型）ＴＦＴ２０３の説明を参照すれば良いのでここでは説明を省略する。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０２４３】
また、電流制御用ＴＦＴ９０５のソースは電流供給線９０７に電気的に接続され、ドレインはドレイン配線９０８に電気的に接続される。また、ドレイン配線９０８は点線で示される陰極９０９に電気的に接続される。
【０２４４】
また、９１０で示される配線（第１のゲート電極）は、消去用ＴＦＴ９１１の第３のゲート電極９１２と電気的に接続するゲート配線である。なお、接続部は図示しないが、半導体層の下側に配置される第１のゲート電極９１０が、第３のゲート電極９１２に接続されている。なお、消去用ＴＦＴ９１１のソースは、電流供給線９０７に電気的に接続され、ドレインはドレイン配線９０４に電気的に接続される。
【０２４５】
なお、消去用ＴＦＴ９１１は図１０のスイッチング用（ｎチャネル型）ＴＦＴ２０２と同様にして形成される。従って、構造の説明はスイッチング用（ｎチャネル型）ＴＦＴ２０２の説明を参照すれば良い。
【０２４６】
なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０２４７】
また、９１３で示される領域には保持容量（コンデンサ）が形成される。コンデンサ９１３は、電流供給線９０７と電気的に接続された半導体膜９１４、ゲート絶縁膜と同一層の絶縁膜（図示せず）及び第２のゲート電極９０６との間で形成される。また、ゲート電極９０６、第１層間絶縁膜と同一の層（図示せず）及び電流供給線９０７で形成される容量も保持容量として用いることが可能である。
【０２４８】
なお、図１９（Ｂ）の回路図で示す発光素子９１５は、陽極９０９と、陽極９０９上に形成される有機化合物層（図示せず）と有機化合物層上に形成される陰極（図示せず）からなる。本発明において、陽極９０９は、駆動用ＴＦＴ９０５のソース領域またはドレイン領域と接続している。
【０２４９】
発光素子９１５の陰極には対向電位が与えられている。また電流供給線Ｖは電源電位が与えられている。そして対向電位と電源電位の電位差は、電源電位が陽極に与えられたときに発光素子が発光する程度の電位差に常に保たれている。電源電位と対向電位は、本発明の発光装置に、外付けのＩＣ等により設けられた電源によって与えられる。なお対向電位を与える電源を、本明細書では特に対向電源９１６と呼ぶ。
【０２５０】
また、図１９に対応する図２０には画素の半導体層の配置と画素にレーザー光を照射する際のレーザービームと、レーザービームを走査した方向（図中矢印方向）を示した。こうすることによって、結晶の成長方向とキャリアの移動方向とを揃えて高い電界効果移動度を得ることができる。
【０２５１】
また、本実施例では３つのＴＦＴを用いた画素に本発明を適用した例を示したが、さらに４つ以上のＴＦＴを用いた画素にも本発明を適用することができることは言うまでもない。
【０２５２】
また、本実施例は、実施の形態１乃至実施の形態６と自由に組み合わせることが可能である。
【０２５３】
［実施例５］
本実施例では、本発明のＴＦＴにおいて、第１の電極と第２の電極とを電気的に接続した場合の、ＴＦＴの特性について説明する。
【０２５４】
図２１（Ａ）に、本発明の第１の電極と第２の電極とを電気的に接続したＴＦＴの断面図を示す。また比較のため、電極を１つだけ有するＴＦＴの断面図を図２１（Ｂ）に示す。また、図２１（Ａ）、図２１（Ｂ）に示したＴＦＴにおける、シミュレーションによって求めたゲート電圧とドレイン電流の関係を図２２に示す。
【０２５５】
図２１（Ａ）に示したＴＦＴは、第１の電極２８０１と、第１の電極２８０１に接する第１の絶縁膜２８０２と、第１の絶縁膜２８０２に接する半導体膜２８０８と、半導体膜２８０８に接する第２の絶縁膜２８０６と、第２の絶縁膜に接する第２の電極２８０７を有している。半導体膜２８０８は、チャネル形成領域２８０３と、チャネル形成領域２８０３に接する第１の不純物領域２８０４と、第１の不純物領域２８０４に接する第２の不純物領域２８０５を有している。
【０２５６】
第１の電極２８０１と第２の電極２８０７は、チャネル形成領域２８０３を間に挟んで重なり合っている。そして、第１の電極２８０１と第２の電極２８０７には同じ電圧が印加されている。
【０２５７】
第１の絶縁膜２８０２及び第２の絶縁膜２８０６は酸化珪素で形成されている。また第１の電極、第２の電極はＡｌで形成されている。チャネル長は７μm、チャネル幅は４μｍ、第１のゲート電極とチャネル形成領域が重なっている部分における第１の絶縁膜の厚さは１１０μm、第２のゲート電極とチャネル形成領域が重なっている部分における第２の絶縁膜の厚さは１１０μmである。またチャネル形成領域の厚さは５０ｎｍであり、チャネル長方向における第１の不純物領域の長さは１．５μmである。
【０２５８】
そして、チャネル形成領域２８０３には１×１０17／ｃｍ3のｐ型を付与する不純物がドープされており、第１の不純物領域には３×１０17／ｃｍ3のｎ型を付与する不純物がドープされており、第２の不純物領域には５×１０19／ｃｍ3のｎ型を付与する不純物がドープされている。
【０２５９】
図２１（Ｂ）に示したＴＦＴは、第１の絶縁膜２９０２と、第２の絶縁膜２９０６と、第２の絶縁膜に接する第２の電極２９０７とを有している。半導体膜２９０８は、チャネル形成領域２９０３と、チャネル形成領域２９０３に接する第１の不純物領域２９０４と、第１の不純物領域２９０４に接する第２の不純物領域２９０５を有している。
【０２６０】
第２の電極２９０７は、チャネル形成領域２９０３と重なっている。
【０２６１】
第１の絶縁膜２９０２及び第２の絶縁膜２９０６は酸化珪素で形成されている。また第２の電極はＡｌで形成されている。チャネル長は７μm、チャネル幅は４μｍ、第２のゲート電極とチャネル形成領域が重なっている部分における第２の絶縁膜の厚さは１１０μmである。またチャネル形成領域の厚さは５０ｎｍであり、チャネル長方向における第１の不純物領域の長さは１．５μmである。
【０２６２】
そして、チャネル形成領域２９０３には１×１０17／ｃｍ3のｐ型を付与する不純物がドープされており、第１の不純物領域には３×１０17／ｃｍ3のｎ型を付与する不純物がドープされており、第２の不純物領域には５×１０19／ｃｍ3のｎ型を付与する不純物がドープされている。
【０２６３】
図２２は、横軸がゲート電圧を意味しており、縦軸がドレイン電流を意味している。図２１（Ａ）のＴＦＴのゲート電圧に対するドレイン電流の値を実線で示し、図２１（Ｂ）のＴＦＴのゲート電圧に対するドレイン電流の値を破線で示した。
【０２６４】
図２２から、図２１（Ａ）においてＴＦＴの移動度１３９ｃｍ2／Ｖ・ｓ、Ｓ値０．１１８Ｖ／ｄｅｃが得られた。また、図２１（Ｂ）においてＴＦＴの移動度８６．３ｃｍ2／Ｖ・ｓ、Ｓ値０．１６０Ｖ／ｄｅｃが得られた。このことから、第１の電極と第２の電極を設け、第２つの電極を電気的に接続した場合、電極を１つしか設けない場合に比べて移動度が高くなり、Ｓ値が小さくなる。
【０２６５】
［実施例６］
実施例１では、図５に示すレーザー処理装置を用い、実施の形態１に示した方法によって結晶構造を有する半導体膜を形成した例を示したが、本実施例では、さらに結晶化の際用いたレーザー光により形成される半導体膜表面の凹凸（リッジとも呼ばれる）を低減させ、さらに平坦性を向上させる第２のレーザー光照射処理の一例を示す。
【０２６６】
酸素を含む雰囲気下で半導体膜に第１のレーザー光の照射を行って結晶化させた後、第１のレーザー光の照射で形成された酸化膜を除去し、その後に酸素を含まない（或いは酸素量が低減された）雰囲気下で第２のレーザー光の照射（第１のレーザー光の照射におけるエネルギー密度より高い）を行うことで半導体膜の平坦性を向上させることができる。第２のレーザー光の照射は、不活性雰囲気（例えば窒素、アルゴン）または真空中にて行えばよい。
【０２６７】
具体的には、実施例１に示したレーザー照射処理（図５に示した装置での処理）を酸素を含む雰囲気下で行い、結晶構造を有する半導体膜を形成した後、表面の酸化膜を除去し、さらに窒素雰囲気下で２回目のレーザー照射処理（図５に示した装置での処理）を行って半導体膜表面の平坦化を行えばよい。２回目のレーザー照射処理を行う場合においても、レーザー光をチャネル長方向と同一方向に走査することが望ましい。
【０２６８】
また、第２のレーザー光としては、エキシマレーザ、Ａｒレーザ、Ｋｒレーザ等の気体レーザーや、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイアレーザなどの固体レーザーや、半導体レーザーを用いればよい。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザが適用できる。また、レーザー発振の形態は、連続発振、パルス発振のいずれでもよく、レーザービームの形状も線状、矩形状、円状、楕円状のいずれでもよい。また、使用する波長は、基本波、第２高調波、第３高調波のいずれでもよく、適宜選択すればよい。また、走査方法は、縦方向、横方向、斜め方向のいずれでもよく、さらに往復させてもよい。
【０２６９】
また、本実施例では、第１のレーザー光と第２のレーザー光とを図５に示したレーザ照射処理装置を用いた例を示したが、特に限定されず、第１のレーザー光として図５に示したレーザ照射処理装置から出射される光を用い、第２のレーザー光としてエキシマレーザ照射処理装置から出射される光を用いてもよい。また、第１のレーザー光としてエキシマレーザ照射処理装置から出射される光を用い、第２のレーザー光として図５に示したレーザ照射処理装置から出射される光を用いてもよい。
【０２７０】
また、上記本実施例の構成においては、特に限定されず、第２のレーザー光による半導体膜の平坦化に加えて、さらに他の半導体膜の平坦化手段を組み合わせて行ってもよい。例えば、エッチャント液、反応ガスを用いたエッチング（代表的にはドライエッチング）、還元雰囲気（代表的には水素）での高温（９００〜１２００℃）の熱処理、化学的及び機械的に研磨する処理（代表的にはＣＭＰ）等）により平坦化する。
【０２７１】
本実施例に示した複数のレーザー光を照射して平坦化させる技術により、さらに平坦化が行われ、後に形成されるゲート絶縁膜として用いる第１の絶縁膜を薄くすることが可能となり、ＴＦＴの移動度を向上させることができる。また、平坦性が向上したことによって、ＴＦＴを作製した場合、オフ電流を低減することができる。
【０２７２】
また、本実施例は、実施の形態１乃至実施の形態６、及び実施例１乃至５のいずれか一と自由に組み合わせることが可能である。
【０２７３】
［実施例７］
本発明を実施して形成されたＥＬモジュールは、例えば表示部に用いて様々な電子機器を完成させることができる。即ち、ＥＬモジュールを組み込んだ電子機器全てを完成させる。また、本発明を実施して同一基板上にＣＰＵなども表示部と同時に作製することができ、さらに装置の小型化、製造コストの低減を行うことができる。
【０２７４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２３、図２４に示す。
【０２７５】
図２３（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。また、コンピュータを構成するＣＰＵを絶縁基板上に形成することができ、絶縁基板上に形成された表示部２００３と同一基板上に作製することができる。
【０２７６】
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【０２７７】
図２３（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。また、コンピュータを構成するＣＰＵを絶縁基板上に形成することができ、絶縁基板上に形成された表示部２２０５と同一基板上に作製することができる。
【０２７８】
図２３（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【０２７９】
図２３（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０２８０】
図２３（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【０２８１】
図２４（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７等を含む。また、コンピュータを構成するＣＰＵを絶縁基板上に形成することができ、絶縁基板上に形成された表示部２９０４と同一基板上に作製してＣＰＵ内蔵の携帯電話を完成させることができる。
【０２８２】
図２４（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。
【０２８３】
図２４（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。
【０２８４】
ちなみに図２４（Ｃ）に示すディスプレイは中小型または大型のもの、例えば５〜２０インチの画面サイズのものである。また、このようなサイズの表示部を形成するためには、基板の一辺が１ｍのものを用い、多面取りを行って量産することが好ましい。
【０２８５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施の形態１乃至６、実施例１乃至６のいずれか一と自由に組み合わせることができる。
【０２８６】
［実施例８］
本実施例では、実施例７に記載の表示部として電気泳動表示装置を用いる例を示す。代表的には図２４（Ｂ）に示す携帯書籍（電子書籍）の表示部３００２、または表示部３００３に適用する。
【０２８７】
電気泳動表示装置（電気泳動ディスプレイ）は、電子ペーパーとも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
【０２８８】
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
【０２８９】
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。
【０２９０】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【０２９１】
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。
【０２９２】
例えば、本発明を適用し、画素の一方の電極と接続する薄膜トランジスタのチャネル長方向を同一として配置したアクティブマトリクス基板を用いることができる。また、チャネル長方向と同一方向に走査するレーザー光の照射を行い、結晶の成長方向とキャリアの移動方向とを揃えて高い電界効果移動度を得てもよい。
【０２９３】
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。
【０２９４】
また、本実施例は実施の形態１、実施例１、または実施例７のいずれとも自由に組み合わせることができる。
【０２９５】
［実施例９］
ここでは実施の形態５に示した回路図（図２６）に対応する画素上面図の一例を図２８、図２９を用いて説明する。
【０２９６】
一つの画素は、トランジスタＴｒ１（第１駆動用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（第２駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第３駆動用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第１スイッチング用トランジスタまたは第４のトランジスタ）、トランジスタＴｒ５（第２スイッチング用トランジスタまたは第５のトランジスタ）、発光素子及び保持容量を少なくとも有している。なお、これらのＴＦＴ（Ｔｒ１〜Ｔｒ５）は、実施の形態１または実施例１に従って得ることができる。
【０２９７】
また、図２８の等価回路である図２６に示したように、トランジスタＴｒ１〜Ｔｒ５は全て、半導体膜の上下にチャネル（デュアルチャネル）を形成するための配線（７７７を含む）をゲート電極と直接接続している。即ち、２つのゲート電極で半導体膜を挟む構成とある。こうすることによってゲート電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０２９８】
トランジスタＴｒ４は、走査線７７４の一部であるゲート電極７７５を有しており、ゲート電極７７５はトランジスタＴｒ５のゲート電極７２０とも接続されている。また、トランジスタＴｒ４の半導体層の不純物領域は、一方は信号線Ｓｉとして機能する接続配線７４２に接続され、もう一方は、接続配線７７１に接続されている。
【０２９９】
トランジスタＴｒ１は、ゲート電極７７６を有しており、ゲート電極７７６はトランジスタＴｒ２のゲート電極７２２とも接続されている。また、トランジスタＴｒ１の半導体層の不純物領域は、一方は接続配線７７１に接続され、もう一方は、電源線Ｖｉとして機能する接続配線７４３に接続されている。
【０３００】
接続配線７４３は、トランジスタＴｒ２とトランジスタＴｒ３の共通の不純物領域と、トランジスタＴｒ２のゲート電極７２２とに接続されている。
【０３０１】
また、７７０は保持容量であり、半導体層７７２と、ゲート絶縁膜７０６と、容量配線７７３を有している。半導体層７７２が有する不純物領域は、電源線として機能する接続配線７４７に接続されている。
【０３０２】
また、画素電極７４８は、接続配線７４６と接して重ねて形成することによってトランジスタＴｒ３のドレイン領域と電気的な接続が形成されている。
【０３０３】
また、図２９に各トランジスタの活性層となる半導体層を形成した直後の図を示す。各トランジスタの半導体層は一方向に配置されている。この半導体層を同一方向に配置し、チャネル長方向とレーザー光の走査方向を同一とすることで結晶の成長方向とキャリアの移動方向とを揃えて高い電界効果移動度を得る。なお、図２９にはレーザービーム７７８やレーザーの走査方向７７９も図示している。
【０３０４】
また、本実施例は、実施の形態１乃至６、実施例１乃至８のいずれか一と自由に組み合わせることができる。
【０３０５】
［実施例１０］
本実施例では、アナログ駆動法で駆動する本発明の発光装置が有する駆動回路（信号線駆動回路及び走査線駆動回路）の構成について説明する。
【０３０６】
図３０（Ａ）に本実施例の信号線駆動回路４０１のブロック図を示す。４０２はシフトレジスタ、４０３はバッファ、４０４はサンプリング回路、４０５は電流変換回路を示している。ここでも、半導体膜の上下にチャネル（デュアルチャネル）を形成するための配線をゲート電極と直接接続し、Ｖｘ＝ＶYとし、図２７（Ｂ）に示すスイッチ（ＳＷ）とインバーター（Ｉｎｂ）を用いる。ここでは図２７（Ｂ）に示すＳＷやＩｎｂを用いた例を示したが、一部または全ての配線をコモン電圧（Ｖｃｏｍ）としてもよいし、グラウンドとしてもよい。
【０３０７】
シフトレジスタ４０２には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。シフトレジスタ４０２にクロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、タイミング信号が生成される。
【０３０８】
生成されたタイミング信号は、バッファ４０３において増幅または緩衝増幅されて、サンプリング回路４０４に入力される。バッファ４０３においても、半導体膜の上下にチャネル（デュアルチャネル）を形成するための配線を設けてもよい。また、バッファ４０３に配置される複数の薄膜トランジスタのチャネルとして機能する領域（チャネル形成領域と呼ばれる）のチャネル長方向を同一方向に配置し、該チャネル長方向と同一方向に走査するレーザー光の照射を行い、結晶の成長方向とキャリアの移動方向とを揃えて高い電界効果移動度を得てもよい。なお、バッファの代わりにレベルシフタを設けて、タイミング信号を増幅しても良い。また、バッファとレベルシフタを両方設けていても良い。
【０３０９】
図３０（Ｂ）にサンプリング回路４０４、電流変換回路４０５の具体的な構成を示す。なおサンプリング回路４０４は、端子４１０においてバッファ４０３と接続されている。
【０３１０】
サンプリング回路４０４には、複数のスイッチ４１１が設けられている。そしてサンプリング回路４０４には、ビデオ信号線４０６からアナログビデオ信号が入力されており、スイッチ４１１はタイミング信号に同期して、該アナログビデオ信号をサンプリングし、後段の電流変換回路４０５に入力する。なお図３０（Ｂ）では、電流変換回路４０５はサンプリング回路４０４が有するスイッチ４１１の１つに接続されている電流変換回路だけを示しているが、各スイッチ４１１の後段に、図３０（Ｂ）に示したような電流変換回路４０５が接続されているものとする。
【０３１１】
なお本実施例では、スイッチ４１１にトランジスタを１つだけ用いているが、スイッチ４１１はタイミング信号に同期してアナログビデオ信号をサンプリングできるスイッチであれば良く、本実施例の構成に限定されない。
【０３１２】
サンプリングされたアナログビデオ信号は、電流変換回路４０５が有する電流出力回路４１２に入力される。電流出力回路４１２は、入力されたビデオ信号の電圧に見合った値の電流（信号電流）を出力する。なお図３０ではアンプ及びトランジスタを用いて電流出力回路を形成しているが、本発明はこの構成に限定されず、入力された信号の電圧に見合った値の電流を出力することができる回路であれば良い。
【０３１３】
該信号電流は、同じく電流変換回路４０５が有するリセット回路４１７に入力される。リセット回路４１７は、２つのアナログスイッチ４１３、４１４と、インバーター４１６と、電源４１５を有している。
【０３１４】
アナログスイッチ４１４にはリセット信号（Ｒｅｓ）が入力されており、アナログスイッチ４１３には、インバーター４１６によって反転されたリセット信号（Ｒｅｓ）が入力されている。そしてアナログスイッチ４１３とアナログスイッチ４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作しており、一方がオンのとき片一方がオフになっている。
【０３１５】
そして、アナログスイッチ４１３がオンのときに信号電流は対応する信号線に入力される。逆に、アナログスイッチ４１４がオンのときに電源４１５の電圧が信号線に与えられ、信号線がリセットされる。なお、電源４１５の電圧は、画素に設けられた電源線の電圧とほぼ同じ高さであることが望ましく、信号線がリセットされているときに信号線にながれる電流が０に近ければ近いほど良い。
【０３１６】
なお信号線は、帰線期間中にリセットするのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線期間以外の期間にリセットすることも可能である。
【０３１７】
なお、シフトレジスタの代わりに、例えばデコーダ回路のような信号線の選択ができる別の回路を用いても良い。
【０３１８】
次に、走査線駆動回路の構成について説明する。
【０３１９】
走査線駆動回路は、それぞれシフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。
【０３２０】
走査線駆動回路において、シフトレジスタにクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。
【０３２１】
走査線には、１ライン分の画素のトランジスタのゲートが接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０３２２】
なお、シフトレジスタの代わりに、例えばデコーダ回路のような走査線の選択ができる別の回路を用いても良い。
【０３２３】
なお、各走査線の電圧を、各走査線にそれぞれ対応する複数の走査線駆動回路で制御しても良いし、いくつかの走査線または全ての走査線の電圧を１つの走査線駆動回路で制御しても良い。
【０３２４】
本発明の発光装置を駆動する信号線駆動回路及び走査線駆動回路は、本実施例で示す構成に限定されない。本実施例の構成は、実施の形態１乃至６、実施例８、または実施例９に示した構成と自由に組み合わせて実施することが可能である。
【０３２５】
［実施例１１］
本実施例は、実施の形態５とは異なる電流入力型の画素の構成を図３１に示す。
【０３２６】
図３１（Ａ）に記載の画素は、第１のゲート電極と第２のゲート電極とで半導体膜の上下にチャネル（デュアルチャネル）を有するＴＦＴ５１１、５１２、５１３、５１４と、保持容量５１５と、発光素子５１６とを有している。これらのＴＦＴ５１１、５１２、５１３、５１４は、実施の形態５または実施例１に従って得ることができる。また、実施の形態５に示したように、これらのＴＦＴ５１１、５１２、５１３、５１４のチャネルとして機能する領域のチャネル長方向を同一方向に配置し、該チャネル長方向と同一方向に走査するレーザー光の照射を行い、結晶の成長方向とキャリアの移動方向とを揃えることで高い電界効果移動度を得ることができる。
【０３２７】
ＴＦＴ５１１は、ゲートが端子５１８に接続され、ソースとドレインが一方は電流源５１７に、他方はＴＦＴ５１３のドレインに接続されている。ＴＦＴ５１２は、ゲートが端子５１９に、ソースとドレインが一方はＴＦＴ５１３のドレインに、他方はＴＦＴ５１３のゲートに接続されている。ＴＦＴ５１３とＴＦＴ１４は、ゲートが互いに接続されており、ソースが共に端子５２０に接続されている。ＴＦＴ５１４のドレインは発光素子５１６の陽極に接続されており、発光素子５１６の陰極は端子５２１に接続されている。保持容量５１５はＴＦＴ５１３及び５１４のゲートとソース間の電圧を保持するように設けられている。端子５２０、５２１には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【０３２８】
端子５１８、５１９に与えられる電圧によりＴＦＴ５１１、５１２がオンになった後、電流源５１７によってＴＦＴ５１３のドレイン電流が制御される。ここで、ＴＦＴ５１３はゲートとドレインが接続されているため飽和領域で動作しており、そのドレイン電流は、Ｉ＝μＣ0Ｗ／Ｌ（ＶGS−ＶTH）2／２で表される。なお、ＶGSはゲート電圧、μを移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌをチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比、ＶTHを閾値、ドレイン電流をＩとする。
【０３２９】
上記式においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値である。上記式から、ＴＦＴ５１３のドレイン電流はゲート電圧ＶGSによって変化することがわかる。よって、上記式に従うと、ドレイン電流に見合った値のゲート電圧ＶGSが、ＴＦＴ５１３において発生する。
【０３３０】
このとき、ＴＦＴ５１３とＴＦＴ５１４はそのゲートとソースが互いに接続されているため、ＴＦＴ５１４のゲート電圧がＴＦＴ５１３のゲート電圧と同じ大きさに保たれる。
【０３３１】
よって、ＴＦＴ５１３とＴＦＴ５１４はドレイン電流が比例関係にある。特に、μ、Ｃ0、Ｗ／Ｌ、ＶTHの値が同じであれば、ＴＦＴ５１３とＴＦＴ５１４はドレイン電流が同じになる。ＴＦＴ５１４に流れるドレイン電流は発光素子５１６に供給され、該ドレイン電流の大きさに見合った輝度で発光素子５１６は発光する。
【０３３２】
そして、端子５１８、５１９に与えられる電圧によりＴＦＴ５１１、５１２がオフになった後も、ＴＦＴ５１４のゲート電圧が保持容量５１５によって保持されている限り、発光素子５１６は発光し続ける。
【０３３３】
このように、図３１（Ａ）に示した画素は、画素に供給された電流を電圧に変換して保持する手段と、該保持された電圧に応じた大きさの電流を発光素子に流す手段とを有している。画素は、画素に供給された電流を電圧に変換して保持する手段である変換部と、該保持された電圧に応じた大きさの電流を発光素子に流す手段である駆動部と、発光素子とを有する。画素に供給された電流は変換部において電圧に変換され、該電圧は駆動部に与えられる。駆動部では与えられた電圧に見合った大きさの電流を発光素子に供給する。
【０３３４】
具体的に図３１（Ａ）では、ＴＦＴ５１２、ＴＦＴ５１３及び保持容量５１５が、供給された電流を電圧に変換して保持する手段に相当する。また、ＴＦＴ５１４が保持された電圧に応じた大きさの電流を発光素子に流す手段に相当する。
【０３３５】
また、他の画素構成を図３１（Ｂ）に示す。
【０３３６】
図３１（Ｂ）に記載の画素は、第１のゲート電極と第２のゲート電極とで半導体膜の上下にチャネル（デュアルチャネル）を有するＴＦＴ５３１、５３２、５３３、５３４と、保持容量５３５と、発光素子５３６とを有している。これらのＴＦＴ５３１、５３２、５３３、５３４は、実施の形態１または実施例１に従って得ることができる。また、実施の形態１に示したように、これらのＴＦＴ５３１、５３２、５３３、５３４のチャネルとして機能する領域のチャネル長方向を同一方向に配置し、該チャネル長方向と同一方向に走査するレーザー光の照射を行い、結晶の成長方向とキャリアの移動方向とを揃えることで高い電界効果移動度を得ることができる。
【０３３７】
ＴＦＴ５３１はゲートが端子５３８に接続され、ソースとドレインが一方は電流源５３７に、他方はＴＦＴ５３３のソースに接続されている。また、ＴＦＴ５３４はゲートが端子５３８に接続され、ソースとドレインが一方はＴＦＴ５３３のゲートに、他方はＴＦＴ５３３のドレインに接続されている。ＴＦＴ５３２は、ゲートが端子５３９に、ソースとドレインが、一方は端子５４０に、他方はＴＦＴ５３３のソースに接続されている。ＴＦＴ５３４のドレインは発光素子５３６の陽極に接続されており、発光素子５３６の陰極は端子５４１に接続されている。保持容量５３５はＴＦＴ５３３のゲートとソース間の電圧を保持するように設けられている。端子５４０、５４１には、電源からそれぞれ所定の電圧が印加されており、互いに電圧差を有している。
【０３３８】
端子５３８に与えられる電圧によりＴＦＴ５３１及び５３４がオンになり、かつ端子５３９に与えられる電圧によりＴＦＴ５３２がオフとなった後、電流源５３７によってＴＦＴ５３３のドレイン電流が制御される。ここで、ＴＦＴ５３３はゲートとドレインが接続されているため飽和領域で動作しており、そのドレイン電流は上記式で表される。上記式から、ＴＦＴ５３３のドレイン電流はゲート電圧ＶGSによって変化することがわかる。よって、上記に従うと、ドレイン電流に見合った値のゲート電圧ＶGSが、ＴＦＴ５３３において発生する。
【０３３９】
ＴＦＴ５３３に流れるドレイン電流は発光素子５３６に供給され、該ドレイン電流の大きさに見合った輝度で発光素子５３６は発光する。
【０３４０】
そして、端子５３８に与えられる電圧によりＴＦＴ５３１、５３４がオフになった後、端子５３９に与えられる電圧によりＴＦＴ５３２がオンになる。このとき、ＴＦＴ５３３のゲート電圧が保持容量５３５によって保持されている限り、ＴＦＴ５３１、５３４がオンであったときと同じ輝度で発光素子５３６は発光し続ける。
【０３４１】
このように、図３１（Ｂ）に示した画素は、画素に供給された電流を電圧に変換して保持し、該保持された電圧に応じた大きさの電流を発光素子に流す手段を有している。つまり、図３１（Ｂ）に示した画素の場合は、図３１（Ａ）に備えられた２つの手段が有する機能を１つの手段で賄っていることになる。図３１（Ｂ）では、変換部の有する機能と、駆動部の有する機能とを１つの手段で賄っている。つまり、画素に供給された電流は、変換部でありなおかつ駆動部である手段によって電圧に変換された後、該電圧に見合った大きさの電流を発光素子に供給している。
【０３４２】
具体的に図３１（Ｂ）では、ＴＦＴ５３３、ＴＦＴ５３４及び保持容量５３５が、供給された電流を電圧に変換して保持し、該保持された電圧に応じた大きさの電流を発光素子に流す手段に相当する。
【０３４３】
上述した図３１（Ａ）、（Ｂ）に示す画素は、ＴＦＴの閾値やオン電流等の特性が画素毎にばらついていても、電流源により発光素子に流れる電流の大きさを制御するので、画素間で発光素子の輝度にばらつきが生じるのを防ぐことができる。
【０３４４】
また一般的に発光素子は、電極間の電圧を一定に保って発光させた場合と、電極間の電流を一定に保って発光させた場合とでは、後者の方が、有機発光材料の劣化による輝度の低下を抑えることができる。したがって、図３１（Ａ）、（Ｂ）に２つ例示した電流入力型の画素の場合、有機発光材料の劣化の影響を受けずに、発光素子に流れる電流を常に所望の値に保つことができるので、発光素子の劣化による輝度の低下を抑えることができる。
【０３４５】
また、発光素子の輝度と、有機発光層に流れる電流の大きさは比例関係にある。有機発光層の温度が外気温や発光パネル自身が発する熱等に左右されても、電流入力型の発光装置では発光素子に流れる電流を一定に保つことができるので、発光素子の輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。
【０３４６】
また、図３１（Ａ）、図３１（Ｂ）においては、第１のゲート電極と第２のゲート電極とを直接接続し、Ｖｘ＝ＶYとした例を示したが、一部または全ての配線をコモン電圧（Ｖｃｏｍ）としてもよいし、グラウンドとしてもよい。
【０３４７】
また、本実施例の構成は、実施の形態１乃至６、実施例１乃至１０に示した構成と自由に組み合わせて実施することが可能である。
【０３４８】
【発明の効果】
本発明は、画素に配置される複数の薄膜トランジスタのチャネルとして機能する領域（チャネル形成領域と呼ばれる）のチャネル長方向を全て同一方向に配置し、該チャネル長方向と同一方向に走査するレーザー光の照射を行うため、結晶の成長方向とキャリアの移動方向とを揃えて高い電界効果移動度を得ることができる。
【０３４９】
また、本発明によりＴＦＴの特性を向上（具体的には、オン電流の増加やオフ電流の低減）させ、且つ、各ＴＦＴの特性バラツキを低減することができる。特に画素において、ＥＬ素子と電気的に接続され、且つ、ＥＬ素子に電流を供給するＴＦＴのオン電流（Ｉon）のバラツキを低減することができる。
【図面の簡単な説明】
【図１】    ＴＦＴの作製工程を説明する断面図。（実施の形態１）
【図２】    ＴＦＴの作製工程を説明する断面図。（実施の形態２）
【図３】    ＴＦＴの作製工程を説明する断面図。（実施の形態３）
【図４】    ＴＦＴの作製工程を説明する断面図。（実施の形態４）
【図５】    レーザー処理装置を説明する斜視図。（実施の形態１）
【図６】    半導体層の配置とレーザー光の走査方向を説明する上面図。（実施の形態１）
【図７】    半導体層の配置とレーザー光の走査方向を説明する断面図。（実施の形態１）
【図８】    発光装置の作製工程を説明する断面図。（実施例１）
【図９】    発光装置の作製工程を説明する断面図。（実施例１）
【図１０】  発光装置の作製工程を説明する断面図。（実施例１）
【図１１】  発光装置の作製工程を説明する断面図。（実施例１）
【図１２】  発光装置の作製工程を説明する上面図。（実施例１）
【図１３】  発光装置の作製工程を説明する上面図。（実施例１）
【図１４】  発光装置の画素の上面図。（実施例１）
【図１５】  発光装置の画素の上面図。（実施例２）
【図１６】  発光装置の画素の断面図。（実施例２）
【図１７】  発光装置の等価回路図。（実施例３）
【図１８】  本発明のＴＦＴの等価回路図。
【図１９】  発光装置の画素の上面図。（実施例４）
【図２０】  半導体層の配置とレーザー光の走査方向を説明する上面図及び回路図。（実施例４）
【図２１】  シミュレーションに用いたＴＦＴの構造を示す図。（実施例５）
【図２２】  シミュレーションにより得られたＴＦＴの特性を示す図。（実施例５）
【図２３】  電子機器の一例を示す図。
【図２４】  電子機器の一例を示す図。
【図２５】  発光装置の等価回路図。（実施の形態５）
【図２６】  画素の等価回路図。（実施の形態５）
【図２７】  電流設定回路の等価回路図。（実施の形態５）
【図２８】  発光装置の画素の上面図。（実施例９）
【図２９】  半導体層の配置とレーザー光の走査方向を説明する上面図。（実施例９）
【図３０】  アナログ駆動法における信号線駆動回路の詳細図（実施例１０）
【図３１】  画素の等価回路図。（実施例１１）
【図３２】  実施の形態６を示すブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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