(57)【特許請求の範囲】
【請求項１】
固体撮像素子と、
順次走査同期信号を発生する順次走査同期信号発生回路と、
前記順次走査同期信号と同じ周波数の垂直同期信号と前記順次走査同期信号の半分の周波数の水平同期信号とを有するインターレース同期信号を発生するインターレース同期信号発生回路と、
前記順次走査同期信号に同期して前記固体撮像素子を走査する駆動信号を発生する撮像素子駆動回路と、
前記駆動信号に含まれる前記固体撮像素子に蓄積された電荷を転送する読み出しパルスを、順次走査の１垂直走査期間に１つにするモード１と２垂直走査期間に１つにするモード２とを切り換える電荷読み出し制御回路と、
前記固体撮像素子の出力信号を記憶するメモリーと、
前記固体撮像素子に蓄積された電荷が読み出されたときのみ前記固体撮像素子から得られる出力信号を前記メモリーに書き込むよう制御する書き込み制御回路と、
前記モード１のときは前記順次走査同期信号に同期して読み出し、前記モード２のときは前記インターレース同期信号に同期して奇数フィールドでは奇数ラインを、偶数フィールドでは偶数ラインをメモリーから読み出すよう制御する読み出し制御回路とを備えた撮像装置。
【請求項２】
モード１のときは順次走査同期信号に同期してメモリーの出力信号を、モード２のときはインターレース同期信号に同期してメモリーの出力信号を記録する記録部を備えたことを特徴とする請求項１記載の撮像装置。
【請求項３】
モード１のとき、メモリーの出力信号の２ラインを加算し、この加算信号を１ラインごとに間引き、時間軸を２倍に引き伸ばしてインターレース走査信号を得るＰ／Ｉ変換回路を備えたことを特徴とする請求項１記載の撮像装置。
【請求項４】
順次走査同期信号に同期したモード１におけるメモリーの出力信号、インターレス同期信号に同期したモード２におけるメモリーの出力信号、またはＰ／Ｉ変換回路の出力信号のいずれかを記録する記録部を備えたことを特徴とする請求項３記載の撮像装置。
【請求項５】
順次走査同期信号を発生する順次走査同期信号発生回路と、
前記順次走査同期信号と同じ周波数の垂直同期信号と前記順次走査同期信号の半分の周波数の水平同期信号とを有するインターレース同期信号を発生するインターレース同期信号発生回路と、
前記順次同期信号で走査され、かつ垂直走査の前半に全ての奇数ラインを読み出し、後半に全ての偶数ラインを読み出す、あるいは垂直走査期間の前半に全ての偶数ラインを読み出し、後半に奇数ラインを読み出す固体撮像素子と、
前記順次走査同期信号に同期して前記固体撮像素子を走査する駆動信号を発生する撮像素子駆動回路と、
前記駆動信号に含まれる前記固体撮像素子に蓄積された電荷を転送する読み出しパルスを、順次走査の１垂直走査期間に１つにするモード１と２垂直走査期間に１つにするモード２とを切り換える電荷読み出し制御回路と、
前記固体撮像素子の出力信号を記憶するメモリーと、
前記固体撮像素子に蓄積された電荷が読み出されたときのみ前記固体撮像素子から得られる出力信号を前記メモリーに書き込むよう制御する書き込み制御回路と、
前記インターレース同期信号に同期して２つのインターレース信号として、前記メモリーから信号を読み出すよう制御する読み出し制御回路とを備えた撮像装置。
【請求項６】
モード１のときは２つのインターレース信号を、モード２のときはいずれか一方のインターレース信号を記録する記録部を備えたことを特徴とする請求項５記載の撮像装置。
【請求項７】
メモリーの出力信号の２ラインを加算し、この加算信号を１ラインごとに間引き、時間軸を２倍に引き伸ばしてインターレース走査信号を得るＰ／Ｉ変換回路を備えたことを特徴とする請求項５記載の撮像装置。
【請求項８】
モード１におけるメモリーの出力の２つのインターレース信号、モード２におけるメモリーの出力のいずれか一方のインターレース信号、またはＰ／Ｉ変換回路の出力信号のいずれかを記録する記録部を備えたことを特徴とする請求項７記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子の駆動と映像信号処理により、順次走査を含む複数の走査方式を撮像できる撮像装置に関するものである。
【０００２】
【従来の技術】
従来、順次走査の撮像装置は、例えば、図１１に示すような構成を有している。図１１において、撮像装置は、固体撮像素子として順次走査方式のＣＣＤ（charge coupled device）撮像素子１、ＣＣＤ撮像素子１を駆動すための撮像素子駆動回路２（以下、ＣＣＤ駆動回路２と称す。）、ＣＣＤ撮像素子１の出力信号からＳＮ比の良い映像信号を得るためのプリアンプ３、プリアンプ３の出力をデジタルに変換するためのＡＤ変換器４、映像に対して各種処理を施すデジタルプロセス回路５、デジタルプロセス回路５の出力信号を順次走査ＶＴＲに記録できる信号に変換するＶＴＲＩ／Ｆ回路６、映像信号を記録するための順次走査ＶＴＲ７、全ての回路の同期をとる順次走査同期信号発生回路８とから構成されている。
【０００３】
ＣＣＤ撮像素子１から順次走査の同期信号に従って順次走査された出力信号に含まれる低周波ノイズ（一般的に１／ｆノイズと呼ばれる）は、相関２重サンプリングで構成されるプリアンプ３において除去される。プリアンプ３の出力信号はＡＤ変換器４でＡＤ変換され、デジタルプロセス回路５でガンマ処理、エンハンサ処理、マトリクス処理など映像信号に関する種々の信号処理がなされる。ＶＴＲＩ／Ｆ回路６では、デジタルプロセス回路５の出力信号をＶＴＲ入力信号に合致させるための処理を行い、ＶＴＲ７において５２５／６０Ｐ方式（水平ライン数が５２５本で水平周波数３３．５ｋＨｚ、垂直周波数は５９．９４Ｈｚの方式）の順次映像信号が記録される。
【０００４】
この５２５／６０Ｐに加えて、水平ライン数が５２５本で水平周波数１５．７５ｋＨｚ、垂直周波数は２９．９７Ｈｚの順次走査方式（５２５／３０Ｐ方式と呼ぶ）も撮像できるようにするためには、順次走査同期信号からＣＣＤ撮像素子１を含む処理回路へ供給されている全ての同期信号の周波数を１／２にすることで実現できる。
【０００５】
【発明が解決しようとする課題】
このような、５２５／６０Ｐ方式と５２５／３０Ｐ方式の兼用撮像装置では、全ての処理回路の処理周波数を２つの周波数で動作させることが必要となるため、ＣＣＤ撮像素子１およびプリアンプ３の性能を最大限引き出すことは極めて困難である。特に、ＣＣＤ受像素子１を水平転送させるための位相の異なる２つの水平駆動パルスとＣＣＤ撮像素子１の出力部のリセットパルスは、周波数（ＣＣＤ撮像素子１の画素数によって異なるが、一般的には５２５／６０Ｐでは３０〜５０ＭＨｚ、５２５／３０Ｐでは１５〜２５ＭＨｚ）が高く、それぞれの位相関係と波形の形状がＣＣＤ撮像素子１の性能（感度、周波数特性等）を決めているため、周波数の異なる３つのパルスの位相関係と波形を最適に保つことは極めて困難である。
【０００６】
また、ＣＣＤ出力信号を位相のことなる２つのパルスでサンプリングし、サンプリングされた信号の差をとることによって１／ｆノイズを除去してＳＮ比の良い映像信号を作り出すプリアンプ３においも、ＣＣＤ駆動パルスと同様にパルスの位相関係と波形がＳＮ改善の改善度を決めているために処理周波数の異なる２方式の両方で最適にすることは極めて難しく、かつ回路が複雑になる欠点を有しており、また、ＡＤ変換器４の前処理としてアナログ処理するときに前記ＣＣＤ駆動パルスとプリアンプ３のサンプリングパルスの影響を除去するためにパルスの周波数を遮断するフィルタが挿入されているが、異なるサンプリング周波数を除去するためには２系統のフィルタが必要になり、回路が複雑になる欠点も有していた。
【０００７】
本発明は、このような問題点を解決するものであり、簡単な回路でかつ性能の良い５２５／６０Ｐ方式と５２５／３０Ｐの２方式あるいは５２５ｉ方式を含めた３方式の撮像ができる撮像装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、固体撮像素子に蓄積された電荷を転送する読み出しパルスを、順次走査の１垂直走査期間に１つにするモード１と２垂直走査期間に１つにするモード２とを切り換える電荷読み出しパルス制御回路と、固体撮像素子に蓄積された電荷が読み出されたときのみ固体撮像素子から得られる出力信号をメモリーに書き込むよう制御する書き込み制御回路と、モード１のときは順次同期信号に同期して読み出し、モード２のときは奇数フィールドでは奇数ラインを、偶数フィールドでは偶数ラインをメモリーから読み出すよう制御する読み出し制御回路とを備えるものである。
【０００９】
これによって、簡単な回路で、かつ性能の良い５２５／６０Ｐと５２５／３０Ｐの２方式に対応できる撮像装置が得られる。
【００１０】
【発明の実施の形態】
本発明の第１の発明は、固体撮像素子と、順次走査同期信号を発生する順次走査同期信号発生回路と、前記順次走査同期信号と同じ周波数の垂直同期信号と前記順次走査同期信号の半分の周波数の水平同期信号とを有するインターレース同期信号を発生するインターレース同期信号発生回路と、前記順次走査同期信号に同期して前記固体撮像素子を走査する駆動信号を発生する撮像素子駆動回路と、前記駆動信号に含まれる前記固体撮像素子に蓄積された電荷を転送する読み出しパルスを、順次走査の１垂直走査期間に１つにするモード１と２垂直走査期間に１つにするモード２とを切り換える電荷読み出し制御回路と、前記固体撮像素子の出力信号を記憶するメモリーと、前記固体撮像素子に蓄積された電荷が読み出されたときのみ前記固体撮像素子から得られる出力信号を前記メモリーに書き込むよう制御する書き込み制御回路と、前記モード１のときは前記順次走査同期信号に同期して読み出し、前記モード２のときは前記インターレース同期信号に同期して奇数フィールドでは奇数ラインを、偶数フィールドでは偶数ラインをメモリーから読み出すよう制御する読み出し制御回路とを備えたものである。
【００１１】
これにより、モード１の場合は、順次走査同期信号に基づいて、例えば５２５／６０Ｐが得られる。また、モード２の場合は、ＣＣＤ撮像素子からは電荷信号が読み出される垂直走査期間と電荷信号が読み出されない垂直走査期間が交互になった信号（この信号は、例えば１／３０ｓｅｃ毎に得られる順次信号である。）が出力され、メモリーに２垂直走査期間に１度電荷信号が読み出されたときのみ書き込み、インターレース同期信号に同期して最初の垂直走査期間では奇数ラインを、２度目の垂直走査期間では偶数ラインを読み出すことによって５２５ｉ方式と同じ形式の５２５／３０Ｐ方式の信号を得て、簡単な回路でかつ性能の良い５２５／６０Ｐと５２５／３０Ｐの２方式の撮像装置が得られるという作用を有する。
【００１２】
また、本発明の第２の発明は、上記第１の発明に５２５／６０Ｐと５２５ｉ方式を記録できる記録部（以下、記録部としてＶＴＲを用いて説明する。）を加え、モード１のときは５２５／６０Ｐ方式の信号を、モード２のときは５２５／３０Ｐ方式の信号を記録することができるという作用を有する。
【００１３】
また、本発明の第３の発明は、上記第１の発明に５２５／６０Ｐから５２５ｉ信号を生成するＰ／Ｉ変換回路を加えて５２５ｉ信号を得ることによって、５２５／６０Ｐ、５２５／３０Ｐと５２５ｉ方式の３方式に対応できる撮像装置が得られるという作用を有する。
【００１４】
また、本発明の第４の発明は、上記第３の発明に５２５／６０Ｐと５２５ｉ方式を記録できるＶＴＲを加え、ＶＴＲが５２５／６０Ｐモードのときに５２５／６０Ｐ方式、ＶＴＲが５２５ｉモードのときに５２５／３０Ｐ方式あるいは５２５ｉ方式の３方式の信号を記録するできるという作用を有する。
【００１５】
また、本発明の第５の発明は、順次走査同期信号を発生する順次走査同期信号発生回路と、前記順次走査同期信号と同じ周波数の垂直同期信号と前記順次走査同期信号の半分の周波数の水平同期信号とを有するインターレース同期信号を発生するインターレース同期信号発生回路と、前記順次同期信号で走査され、かつ垂直走査の前半に全ての奇数ラインを読み出し、後半に全ての偶数ラインを読み出す、あるいは垂直走査期間の前半に全ての偶数ラインを読み出し、後半に奇数ラインを読み出す固体撮像素子と、前記順次走査同期信号に同期して前記固体撮像素子を走査する駆動信号を発生する撮像素子駆動回路と、前記駆動信号に含まれる前記固体撮像素子に蓄積された電荷を転送する読み出しパルスを、順次走査の１垂直走査期間に１つにするモード１と２垂直走査期間に１つにするモード２とを切り換える電荷読み出し制御回路と、前記固体撮像素子の出力信号を記憶するメモリーと、前記固体撮像素子に蓄積された電荷が読み出されたときのみ前記固体撮像素子から得られる出力信号を前記メモリーに書き込むよう制御する書き込み制御回路と、前記インターレース同期信号に同期して２つのインターレース信号として、前記メモリーから信号を読み出すよう制御する読み出し制御回路とを備えたものである。
【００１６】
これにより、モード１のときに得られる２つのインターレース信号を利用することによって２系統から成る５２５／６０Ｐ方式の信号を得、モード２のときに得られるいずれか一方のインターレース信号を利用することによって５２５／３０Ｐを得るという作用を有する。
【００１７】
また、本発明の第６の発明は、上記第５の発明に５２５／６０Ｐと５２５ｉ方式を記録できる記録部を加え、モード１のときは５２５／６０Ｐ方式の信号を、モード２のときは５２５／３０Ｐ方式の信号を記録するできるという作用を有する。
【００１８】
また、本発明の第７の発明は、上記第５の発明に２つのインターレース信号から５２５ｉ信号を生成するＰ／Ｉ変換回路を加えて５２５ｉ信号を得ることによって、５２５／６０Ｐ、５２５／３０Ｐと５２５ｉ方式の３方式に対応できる撮像装置が得られるという作用を有する。
【００１９】
また、本発明の第８の発明は、上記第７の発明に５２５／６０Ｐと５２５ｉ方式を記録できるＶＴＲを加え、ＶＴＲが５２５／６０Ｐモードのときに５２５／６０Ｐ方式、ＶＴＲが５２５ｉモードのときに５２５／３０Ｐ方式あるいは５２５ｉ方式の３方式の信号を記録するできるという作用を有する。
【００２０】
以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１による撮像装置の構成を示すブロック図である。図１において、１はＣＣＤ撮像素子（２次元ＣＣＤ受光素子）、２はＣＣＤ撮像素子１を駆動するためのＣＣＤ駆動回路、３はＣＣＤ撮像素子１の出力信号からＳＮ比の良い映像信号を取り出すためのプリアンプ、４はプリアンプ３の出力をデジタルに変換するためのＡＤ変換器、５は映像信号処理するためのデジタルプロセス部、８は５２５／６０Ｐの順次走査同期信号を生成する順次走査同期信号発生回路、１０は５２５／６０Ｐに同期する５２５ｉの同期信号を発生するインターレース走査同期信号発生回路、１１はＣＣＤ撮像素子１に蓄積された電荷を転送する読み出しパルスを、５２５／６０Ｐの１垂直走査期間（以下、フィールドと呼ぶ。）に１つにするモード１（垂直毎に電荷信号を読み出すモード）と２フィールドに１つにするモード２（２垂直期間に１回電荷信号を読み出すモード）かを切り換える電荷読み出し制御回路、１２はＡＤ変換された信号を記憶するメモリー、１３はモード１のときは常に信号を書き込み、モード２のとき即ち電荷信号がＣＣＤ撮像素子１から読み出されたときのみ信号を書き込むようメモリー１２を制御する書き込み制御回路、１４はモード１のときは５２５／６０Ｐに同期してメモリー１２に書き込まれた信号を読み出し、モード２のときは５２５ｉに同期して奇数フィールドでは奇数ラインを、偶数フィールドでは偶数ラインをメモリーから書き込まれた信号を読み出すようメモリー１２を制御する読み出し制御回路、１５は他の映像機器とのシリアルデジタルインターフェース（以下、ＳＤＩと称す）を可能にするＳＤＩ信号を生成するデジタル出力回路、１６はモード１の場合は５２５／６０Ｐの同期信号、モード２の場合は５２５ｉの同期信号をデジタル出力回路１５に供給するＩ／Ｐ切り換え回路である。
【００２１】
図２に示す各部の信号波形を用いて、実施の形態１による撮像装置の動作を説明する。図２において、２−ａは５２５／６０Ｐおよび５２５ｉの垂直同期信号、２−ｂ〜２−ｅはモード１（５２５／６０Ｐ）における各部波形図であり、２−ｂはＣＣＤ撮像素子１に蓄積された電荷を毎フィールド転送するために電荷読み出し制御回路１１の出力の制御によって、ＣＣＤ駆動回路２からＣＣＤ撮像素子１へ供給される電荷読み出しパルス、２−ｃはＣＣＤ撮像素子１から毎フィールド新たに出力されるＣＣＤ撮像素子１の出力信号、２−ｄはハイレベルのときにメモリー１２にＣＣＤ撮像素子１の出力信号の書き込みを許可するために書き込み制御回路１３から出力される書き込みパルス、２−ｅはメモリー１２に書き込まれた信号が読み出し制御回路１４の制御によって、書き込まれたときと同じ信号が読み出されたことを示すメモリー１２出力信号を示している。
【００２２】
また、２−ｆ〜２−ｉはモード２（５２５／３０Ｐ）における各部波形図であり、２−ｆはＣＣＤ撮像素子１に蓄積された電荷を２フィールドに一度転送するために電荷読み出し制御回路１１の出力の制御によってＣＣＤ駆動回路２からＣＣＤ撮像素子１へ供給される電荷読み出しパルス、２−ｇはＣＣＤ撮像素子１から奇数フィールドのときのみ新たな映像信号が出力され、偶数フィールドのときには映像信号が出力されないことを示すＣＣＤ撮像素子１の出力信号、２−ｈはハイレベルのときにメモリー１２にＣＣＤ撮像素子１の出力信号の書き込みを許可（ＣＣＤ撮像素子１から映像信号が出力される奇数フィールドのみ）するために書き込み制御回路１３から出力される書き込みパルス、２−ｉはメモリー１２に書き込まれた信号が読み出し制御回路１４の制御によって、奇数フィールドでは奇数ラインを、偶数フィールドでは偶数ラインをそれぞれ５２５ｉの同期信号にしたがって配置するよう出力されたメモリー１２の出力波形を示すものである。
【００２３】
図１のメモリー１２の出力として得られる２−ｅ（５２５／６０Ｐ）、２−ｉ（５２５／３０Ｐ）の信号は、デジタル出力回路１５において、モード１のときには５２５／６０Ｐの標準ＳＤＩ信号へ、モード２のときには実質上５２５／３０Ｐの信号であるにもかかわらず５２５ｉの標準ＳＤＩへ変換されて、他の機器へ伝送される。
【００２４】
以上のように本実施の形態によれば、メモリー１２の書き込みまでの処理が、信号形態によらずに、順次走査同期信号に同期して行われるので、従来の撮像装置での課題を解決しつつ、簡単な回路構成で、５２５／６０Ｐ方式と５２５／３０Ｐ方式の２方式の映像信号を出力することができる。
【００２５】
なお、モード情報（モード１，モード２）の制御等については、特に説明しなかったが、図示しないマイコンなどの制御手段により、適宜実現可能なものである。
【００２６】
（実施の形態２）
図３は本発明の実施の形態２による撮像装置の構成を示すブロック図である。図３において、図１に示した構成要素と同じものには、同一符号を付し、その説明は省略する。図１との相違点である１７は、Ｉ／Ｐ切り換え回路１６の指示にもとづいて、５２５／６０Ｐと５２５ｉの信号を記録することができる記録部としてのＶＴＲである。この結果、スタジオ標準規格として規格化されている５２５／６０Ｐはもちろんのこと、規格化されていない５２５／３０Ｐもスタジオ標準規格されている５２５ｉの標準規格の形式でＶＴＲへ記録することができる。
【００２７】
なお、本実施の形態では、記録部をＶＴＲとしたが、５２５／６０Ｐと５２５ｉの信号を記録可能なものであれば、この限りではない。
【００２８】
（実施の形態３）
図４は本発明の実施の形態３による撮像装置の構成を示すブロック図である。図４において、１８はメモリー１２から５２５／６０Ｐ信号が得られたときにメモリー１２の出力信号の２ラインを加算し、この加算信号を１ライン毎に間引き、時間軸を２倍に引き伸ばして、インターレース走査信号を得るＰ／Ｉ変換回路である。これ以外の構成要件は、図１に示したものと同一であるので、その説明は省略する。
【００２９】
以下、Ｐ／Ｉ変換の動作について述べる。Ｐ／Ｉ変換回路１８において、１Ｈ（１水平走査期間）メモリーを使用して２ラインの加算処理（インターレースの奇数フィールドでは１＋２、３＋４、５＋６、……、偶数フィルドでは２＋３、４＋５、６＋７、……、と言うようなライン番号での加算処理）と、時間軸を２倍にする処理（水平走査周波数を３３．５ｋＨｚから１５．７５ｋＨｚへ時間伸長）することによって５２５ｉ出力信号を得ることができる。このＰ／Ｉ変換回路１８を実施形態１の構成に加えることによって、５２５／６０Ｐ、５２５／３０Ｐ、５２５ｉの３方式に使用できる。
【００３０】
よって、３方式の映像信号が出力可能な撮像装置とすることができる。
（実施の形態４）
図５は本発明の実施の形態４による撮像装置の構成を示すブロック図である。図５は、言うなれば、実施の形態２，３の組み合わせであり、図３，４に示した構成要件を備えている。よって、詳細な説明は省略する。
【００３１】
図５において、ＶＴＲ１７は、Ｉ／Ｐ切り換え回路１６の指示にもとづいて、５２５／６０Ｐと５２５ｉの信号を記録することができるＶＴＲであり、また、Ｐ／Ｉ変換回路１８は、５２５／６０Ｐを５２５ｉに変換する回路であるので、この結果、スタジオ標準規格として規格化されている５２５／６０Ｐと５２５ｉはもちろんのこと、規格化されていない５２５／３０Ｐもスタジオ標準規格されている５２５ｉの標準規格の形式で前記ＶＴＲへ１７記録することができ、５２５／６０Ｐ、５２５／３０Ｐ、５２５ｉの３方式にの記録ができる。
【００３２】
（実施の形態５）
図６は本発明の実施の形態５による撮像装置の構成を示すブロック図である。図６において、図１に示した構成要件と同じものには、同一符号を付し、その説明を省略する。
【００３３】
図６において、１９は順次走査同期信号で走査され、フィールドの前半に全ての奇数ラインを読み出し、後半に全ての偶数ラインを読み出す、あるいはフィールドの前半に全ての偶数ラインを読み出し、後半に奇数ラインを読み出すＣＣＤ撮像素子、２０はインターレス同期信号に同期して、メモリー１２に書き込まれた順次走査信号を、２つのインターレース信号に分離してメモリー１２から読み出すための読み出し制御回路、２１，２２はメモリー１２から読み出された２つのインターレース信号の映像処理をするデジタルプロセス部、２３，２４はデジタルプロセス２１，２２の出力から各々ＳＤＩ信号を生成するデジタル出力回路である。
【００３４】
図７に示す各部の信号波形を用いて、第５の実施の形態の動作を説明する。図７において、７−ａは５２５／６０Ｐおよび５２５ｉの垂直同期信号、７−ｂ〜７−ｅはモード１（５２５／６０Ｐ）における各部波形図であり、７−ｂはＣＣＤ撮像素子１９に蓄積された電荷を毎フィールド転送するために電荷読み出し制御回路１１の出力の制御によってＣＣＤ駆動回路２からＣＣＤ撮像素子１９へ供給される電荷読み出しパルス、７−ｃはモード１の時のＣＣＤ撮像素子１９の出力波形、７−ｄ，７−ｅはモード１の時に２つのインターレース形式信号に変換されたメモリー１２の出力波形である。
【００３５】
図７において、７−ｆ〜７−ｈはモード２（５２５／３０Ｐ）における各部波形図であり、７−ｆはＣＣＤ撮像素子１９に蓄積された電荷を２フィールドに一度転送するために電荷読み出し制御回路１１の出力の制御によってＣＣＤ駆動回路２からＣＣＤ撮像素子１９へ供給される電荷読み出しパルス、７−ｇはＣＣＤ撮像素子１９の出力波形、７−ｈはモード２において１フィールド期間に得られたＣＣＤ撮像素子１９の出力信号を２フィールド期間にまたがってインターレース形式の信号に変換されたメモリー１２の出力波形である。
【００３６】
従って、モード１では、メモリー１２から得られる２つのインターレース信号をそれぞれのデジタルプロセス２１，２２で映像処理して、それぞれのインターレース信号をインターレース用のデジタル出力回路２３，２４でＳＤＩ信号に変換することによって２本のＳＤＩを用いたＢＴＡ  Ｔ１００４規格に記載された４：２：２ｐスタジオ規格に合致したＳＤＩ信号が得られる。また、モード２では５２５／３０Ｐの信号がメモリー１２で１つのインターレース形式の信号に変換され、デジタルプロセス２１とデジタル出力回路２３から５２５ｉ形式のスタジオ標準規格のＳＤＩ信号（ＳＭＰＴＥ２５９Ｍ）として出力される。
【００３７】
なお、この実施の形態に用いられるＣＣＤ撮像素子１９としては、テレビジョン学会における論文「２／３インチ５２万画素１６：９イメージセンサ：ＶＯＬ．１７、Ｎｏ．１６  Ｍａｒ．１９９３」に掲載されたのものが代表的なものである。このようなＣＣＤ撮像素子は、性能は良いが、順次走査の信号を得るためにはメモリーによる走査変換（図７の７−ｃから７−ｄ，７−ｅの変換）が必要となる。しかし、この走査変換に必要なメモリーを、５２５／３０Ｐの信号を５２５ｉ形式の出力に変換する場合にも活用することができる。
【００３８】
さらに、本実施の形態のような出力形式とすることで、現在最も普及しているインターレース方式に使用されているデジタルプロセス、ＳＤＩが使用できるという利点をもっている。
【００３９】
（実施の形態６）
図８は本発明の実施の形態６による撮像装置の構成を示すブロック図である。図８において、図６に示した構成要件と同じものについては、同一符号を付し、その説明は省略する。
【００４０】
図８において、２５はモードの切り換えに対応して５２５／６０Ｐと５２５ｉの信号を記録することができるＶＴＲである。この結果、スタジオ標準規格として規格化されている５２５／６０Ｐはもちろんのこと、規格化されていない５２５／３０Ｐもスタジオ標準規格されている５２５ｉの標準規格の形式でＶＴＲへ記録することができる。
【００４１】
（実施の形態７）
図９は本発明の実施の形態７による撮像装置の構成を示すブロック図である。図９において、図６に示した構成要件と同じものについては、同一符号を付し、その説明は省略する。
【００４２】
図９において、２６はモード１のときに、デジタル信号処理回路部５から出力される２つのインターレース形式の信号から１つのインターレース信号を生成するためのＰ／Ｉ変換回路である。このＰ／Ｉ変換２６では、実施の形態５と同様にして得られる図７の７−ｄ、７−ｅに示す構造を持ったデジタルプロセス２１，２２の出力信号を加算することによって７−ｉに示す５２５ｉ信号を得る。この５２５ｉの信号はデジタル出力回路２３で５２５ｉの標準ＳＤＩに変換される。
【００４３】
この結果、実施の形態５で得られた５２５／６０Ｐ、５２５／３０Ｐに加えて５２５ｉの３方式のスタジオ標準規格されたＳＤＩ出力を得ることができる。５２５／６０Ｐ動作をさせているときのデジタルプロセス２１の出力信号は５２５ｉの信号の形態をしているが、垂直周波数特性の高域成分が多くて映像としてはラインフリッカが多くなり、５２５ｉの信号としては画質が落ちる。そのためにＰ／Ｉ変換回路を使って垂直周波数特性の最適化をはかり、ラインフリッカの少ない５２５ｉ信号を得ている。
【００４４】
また、２つのインターレース信号に分離して処理しているために、単に２つのインターレース信号を加算するだけでＰ／Ｉ変換回路が構成される。
【００４５】
（実施の形態８）
図１０は本発明の実施の形態８による撮像装置の構成を示すブロック図である。図１０において、図６，８または９に示した構成要件と同じものについては、同一符号を付し、その説明は省略する。
【００４６】
図１０において、２６は実施形態７に用いたＰ／Ｉ変換回路と構成も機能も同じものであり、２５は実施形態６に用いた記録部としてのＶＴＲと構成も機能も同じものである。この構成によって５２５／６０Ｐと５２５ｉ信号を記録できるＶＴＲ２５に実施の形態７で得られた５２５／６０Ｐ、５２５／３０P、５２５ｉ信号が記録できる。
【００４７】
なお、以上の説明では記録部をＶＴＲとして記述したが、映像信号を記録できる装置であれ同様に実施可能である。
【００４８】
【発明の効果】
以上のように本発明によれば、ＣＣＤ受光素子の電荷を読み出すパルス以外の駆動パルスは、５２５／６０Ｐ、５２５／３０Ｐ、５２５ｉのどの方式にもかかわらず、すべて全く同じパルスで駆動し、また、プリアンプも同様におなじパルスで動作させることで、ＣＣＤの駆動回路とプリアンプの回路が簡単になり、またＣＣＤ駆動パルスの影響を除去するＡ／Ｄ変換前のフィルタも少なくでき、ＣＣＤの性能を最大限引き出すことができ、５２５／６０Ｐ、５２５／３０Ｐさらに５２５ｉの方式に対応できる性能の良い撮像装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による撮像装置の構成を示すブロック図
【図２】同撮像装置における各部の信号波形図
【図３】本発明の実施の形態２による撮像装置の構成を示すブロック図
【図４】同実施の形態３による撮像装置の構成を示すブロック図
【図５】同実施の形態４による撮像装置の構成を示すブロック図
【図６】同実施の形態５による撮像装置の構成を示すブロック図
【図７】同撮像装置における各部の信号波形図
【図８】同実施の形態６による撮像装置の構成を示すブロック図
【図９】同実施の形態７による撮像装置の構成を示すブロック図
【図１０】同実施の形態８による撮像装置の構成を示すブロック図
【図１１】従来の撮像装置の構成を示すブロック図
【符号の説明】
１  ＣＣＤ撮像素子
２  ＣＣＤ駆動回路
３  プリアンプ
４  Ａ／Ｄ変換器
５  デジタル信号処理回路部
８  順次走査同期信号発生回路
１０  インターレース同期信号発生回路
１１  電荷読み出し制御回路
１２  メモリー
１３  書き込み制御回路
１４  読み出し制御回路
１５  デジタル出力回路
１６  Ｉ／Ｐ切換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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