(57)【特許請求の範囲】
【請求項１】
半導体基板上にチャネル層を形成する工程と、
前記チャネル層の上にショットキー接合層を形成する工程と、
前記ショットキー接合層の上にコンタクト層を形成する工程と、
前記コンタクト層の上にソース電極およびドレイン電極を形成する工程と、
前記コンタクト層の上の前記ソース電極とドレイン電極の間に絶縁膜を形成する工程と、
前記絶縁膜にゲート開口部およびこのゲート開口部の前記ドレイン電極が配置された側に配置されてゲート長方向の開口寸法が前記絶縁膜の膜厚より小さい非対称リセス形成用開口部を形成する工程と、
前記ゲート開口部および非対称リセス形成用開口部を備えた絶縁膜をマスクとして前記コンタクト層をエッチングし、前記ゲート開口部および非対称リセス形成用開口部下の領域に、前記ショットキー接合層表面が連続して露出したリセス領域を形成する工程と、
前記リセス領域を形成する工程に引き続き、前記絶縁膜上の前記ゲート開口部及び非対称リセス形成用開口部を含む領域に金属を堆積して金属膜を形成し、この金属膜の一部が前記ゲート開口部のみより前記リセス領域に嵌入して前記ショットキー接合層にショットキー接続した状態とする工程と、
前記金属膜を加工して、前記絶縁膜上に配置されて一部が前記ゲート開口部より前記リセス領域に嵌入して前記ショットキー接合層にショットキー接続したゲート電極を形成する工程と
を備え、
前記エッチングでは、前記コンタクト層を等方的にエッチングする
ことを特徴とする電界効果トランジスタの製造方法。
【請求項２】
半導体基板上にチャネル層を形成する工程と、
前記チャネル層の上にショットキー接合層を形成する工程と、
前記ショットキー接合層の上にコンタクト層を形成する工程と、
前記コンタクト層の上にソース電極およびドレイン電極を形成する工程と、
前記コンタクト層の上の前記ソース電極とドレイン電極の間に絶縁膜を形成する工程と、
前記絶縁膜にゲート開口部およびこのゲート開口部の前記ドレイン電極が配置された側に配置されてゲート長方向の開口寸法が前記絶縁膜の膜厚より小さい非対称リセス形成用開口部を形成する工程と、
前記ゲート開口部および非対称リセス形成用開口部を備えた絶縁膜をマスクとして前記コンタクト層をエッチングし、前記ゲート開口部および非対称リセス形成用開口部下の領域に、前記ショットキー接合層表面が連続して露出したリセス領域を形成する工程と、
前記リセス領域を形成する工程に引き続き、前記絶縁膜の上の前記ゲート開口部及び非対称リセス形成用開口部を含む領域が開口してこれ以外の前記ソース電極及び前記ドレイン電極を含む領域が被覆されたマスク層を形成し、前記マスク層の上より金属を堆積した後、前記マスク層を除去することで、前記絶縁膜上の前記ゲート開口部及び非対称リセス形成用開口部を含む領域に金属膜を形成し、この金属膜の一部が前記ゲート開口部のみより前記リセス領域に嵌入して前記ショットキー接合層にショットキー接続した状態とする工程と、
前記金属膜を加工して、前記絶縁膜上に配置されて一部が前記ゲート開口部より前記リセス領域に嵌入して前記ショットキー接合層にショットキー接続したゲート電極を形成する工程と
を備え、
前記エッチングでは、前記コンタクト層を等方的にエッチングする
ことを特徴とする電界効果トランジスタの製造方法。
【請求項３】
請求項１または２記載の電界効果トランジスタの製造方法において、
前記ゲート電極を形成した後、前記絶縁膜を除去することを特徴とする電界効果トランジスタの製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の電界効果トランジスタの製造方法において、
前記半導体基板上に電子走行層を形成する工程と、
前記電子走行層にヘテロ接合する電子供給層を形成する工程と
により前記チャネル層を形成する
ことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リセスゲート構造を備えた電界効果トランジスタおよびこの製造方法に関する。
【０００２】
【従来の技術】
ＭＥＳ構造の電界効果トランジスタ（ＦＥＴ）において、ソース・ドレイン間に電圧を印加すると、ソース・ドレイン間のチャネル中を電子などのキャリアが移動する。このとき、チャネルを構成している半導体層に存在するイオン化したドナーの存在により、キャリアとしての電子の移動度は影響を受ける。
これに対し、ヘテロ構造型電界効果トランジスタ（ＨＦＥＴ）は、キャリアとしての電子が走行する層と、電子を供給する層とをヘテロ接合により空間的に分離し、電子がドナーによって散乱されるのを抑制し、電子移動度を増大させて高速性を向上させたトランジスタである。
【０００３】
このＨＦＥＴの代表的な構造の一例を図６に示す。このＨＦＥＴは、まず、半絶縁性のＩｎＰからなる基板６０１上に、ＩｎＡｌＡｓからなる膜厚２００ｎｍのバッファ層６０２，ＩｎＧａＡｓからなる膜厚１５ｎｍのチャネル層６０３，ＩｎＡｌＡｓからなる膜厚３ｎｍのスペーサ層６０４，不純物としてＳｉが１×１０19ｃｍ-3ドープされたＩｎＡｌＡｓからなる膜厚５ｎｍのキャリア供給層６０５，ＩｎＡｌＡｓからなる膜厚１０ｎｍのショットキー接合形成層６０６，Ｓｉが高濃度（２×１０19ｃｍ-3）にドープされたＩｎＧａＡｓからなるコンタクト層６０７が、有機金属気相成長法などにより結晶成長されて順次積層されている。
【０００４】
また、コンタクト層６０７上には、ＡｕＧｅ合金などの金属からなるソース電極６０８，ドレイン電極６０９が形成され、各々コンタクト層６０７とオーミック接合されている。
一方、コンタクト層６０７上のソース電極６０８とドレイン電極６０９との間には、図６の紙面の法線方向に延在するストライプ状の開口部６１１を備えた絶縁膜６１０を備え、コンタクト層６０７を開口部６１１よりエッチング除去して空間を形成し、また、開口部６１１より上記空間に進入してショットキー接合形成層６０６にショットキー接続するＷＳｉなどの金属からなるゲート電極６１２を備え、リセスゲート構造としている。
【０００５】
上記空間を形成するためのコンタクト層６０７のエッチングを再現性よく行うために、選択エッチングがしばしば用いられる。選択エッチングは、コンタクト層とショットキー接合形成層とを別材料とすることで、各々異なるエッチング特性を持たせ、コンタクト層がよりエッチングされやすい条件とするものである。あるいは、コンタクト層とショットキー接合形成層との間に、これらとは別材料でエッチング停止層を形成して挿入し、コンタクト層のエッチングでは、ショットキー接合層がエッチングされないようにするものである。
【０００６】
以上のようにして作製されたＨＦＥＴは、ゲート電極６１２に印加した電圧により、チャネル層６０３の２次元電子ガスの濃度を変化させ、ソース電極６０８とドレイン電極６０９との間に流れる電流を制御することにより、トランジスタ動作を得る。また、図６に示すＨＦＥＴは、リセスゲート構造とすることで寄生抵抗を低減させ、また、断面視「Ｔ」字形のゲート電極とすることで、ゲート電極の抵抗を低減させたものである。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来のＨＦＥＴでは、つぎに示すような問題がある。ゲート電極を形成するためのコンタクト層除去の際、ゲート電極の両脇にはショットキー接合形成層の表面が露出する領域、すなわち、リセス領域６１３ａ，６１３ｂが形成される。このリセス領域の大きさは、トランジスタ特性に大きな影響を与える。リセス領域が広くなると、トランジスタの寄生抵抗を大きくする。特に、ソース・ゲート間の寄生抵抗が大きくなると、トランジスタの相互コンダクタンスを低下させることになり、これを用いた回路の増幅特性や周波数特定を律速する要因となる。
【０００８】
一方、リセス領域が小さくなると、ゲート・ドレイン間に電界集中を起こしやすくなり、僅かなドレイン電圧でトランジスタを破壊に至らしめる。また、電界集中により生じるホットキャリアが、ゲート・ドレイン間の電流経路にダメージを与え、トランジスタの劣化の要因となりうる。
以上のことから、リセス領域の広がりについては、ソース側とドレイン側で異なる要求があることが判る。ソース側では寄生抵抗を押さえるためにリセス広がりは小さくし、ドレイン側では電界集中を押さえるために、ある程度リセス広がりを大きめにするのが理想である。
【０００９】
このような、ソース・ドレイン非対称構造は、シリコン半導体を用いたＭＯＳＦＥＴなど、イオン注入によりソースおよびドレインのオーミック領域を形成するトランジスタでは、ＬＤＤ（Lightly-Doped Drain）構造として知られている。ところが、ＬＤＤ構造のように不純物濃度のプロファイル制御によって非対称構造を形成することは、結晶成長により活性層を形成するＨＦＥＴには適用できない。
【００１０】
リセス形成によるゲート構造で非対称構造を実現する手法として考えられるのは、まず１回目の露光工程によりリセス領域を形成した後、２回目の露光工程によりゲート電極を形成するものである。しかしながら、リセス領域の大きさは、通常０．０５〜０．５μｍ程度であり、非対称構造を再現性よく実現するためには、この２回の露光の位置合わせ精度として０．０１μｍオーダーという極めて厳しい値が要求され、実現的ではない。
【００１１】
本発明は、以上のような問題点を解消するためになされたものであり、より容易にリセス形成によるゲート構造で非対称構造を実現できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
本発明の一形態における電界効果トランジスタの製造方法は、半導体基板の上にチャネル層を形成する工程と、チャネル層の上にショットキー接合層を形成する工程と、ショットキー接合層上にコンタクト層を形成する工程と、コンタクト層の上にソース電極およびドレイン電極を形成する工程と、コンタクト層の上のソース電極とドレイン電極の間に絶縁膜を形成する工程と、絶縁膜にゲート開口部およびこのゲート開口部のドレイン電極が配置された側に配置されてゲート長方向の開口寸法が絶縁膜の膜厚より小さい非対称リセス形成用開口部を形成する工程と、ゲート開口部および非対称リセス形成用開口部を備えた絶縁膜をマスクとしてコンタクト層をエッチングし、ゲート開口部および非対称リセス形成用開口部下の領域に、ショットキー接合層表面が連続して露出したリセス領域を形成する工程と、このリセス領域を形成する工程に引き続き、絶縁膜上のゲート開口部及び非対称リセス形成用開口部を含む領域に金属を堆積して金属膜を形成し、この金属膜の一部がゲート開口部のみよりリセス領域に嵌入してショットキー接合層にショットキー接続した状態とする工程と、金属膜を加工して、絶縁膜上に配置されて一部がゲート開口部よりリセス領域に嵌入してショットキー接合層にショットキー接続したゲート電極を形成する工程とを備え、コンタクト層のエッチングでは、コンタクト層を等方的にエッチングするようにしたものである。
この発明によれば、ドレイン側のリセス領域がソース側のリセス領域より広く形成されるようになる。
【００１５】
また、本発明の一形態における電界効果トランジスタの製造方法は、半導体基板上にチャネル層を形成する工程と、チャネル層の上にショットキー接合層を形成する工程と、ショットキー接合層の上にコンタクト層を形成する工程と、コンタクト層の上にソース電極およびドレイン電極を形成する工程と、コンタクト層の上のソース電極とドレイン電極の間に絶縁膜を形成する工程と、絶縁膜にゲート開口部およびこのゲート開口部のドレイン電極が配置された側に配置されてゲート長方向の開口寸法が絶縁膜の膜厚より小さい非対称リセス形成用開口部を形成する工程と、ゲート開口部および非対称リセス形成用開口部を備えた絶縁膜をマスクとしてコンタクト層をエッチングし、ゲート開口部および非対称リセス形成用開口部下の領域に、ショットキー接合層表面が連続して露出したリセス領域を形成する工程と、リセス領域を形成する工程に引き続き、絶縁膜の上のゲート開口部及び非対称リセス形成用開口部を含む領域が開口してこれ以外のソース電極及びドレイン電極を含む領域が被覆されたマスク層を形成し、マスク層の上より金属を堆積した後、マスク層を除去することで、絶縁膜上のゲート開口部及び非対称リセス形成用開口部を含む領域に金属膜を形成し、この金属膜の一部がゲート開口部のみよりリセス領域に嵌入してショットキー接合層にショットキー接続した状態とする工程と、金属膜を加工して、絶縁膜上に配置されて一部がゲート開口部よりリセス領域に嵌入してショットキー接合層にショットキー接続したゲート電極を形成する工程とを備え、エッチングでは、コンタクト層を等方的にエッチングするようにしたものである。
上記電界効果トランジスタの製造方法において、ゲート電極を形成した後、絶縁膜を除去するようにしても良い。また、上記電界効果トランジスタの製造方法において、半導体基板上に電子走行層を形成する工程と、電子走行層にヘテロ接合する電子供給層を形成する工程とによりチャネル層を形成するようにしてもよい。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照して説明する。
＜実施の形態１＞
はじめに、本発明の第１の実施の形態について説明する。図１は、第１の実施の形態における電界効果トランジスタの一例である、ヘテロ構造型電界効果トランジスタ（ＨＦＥＴ）の構成例を示す模式的な断面図である。このＨＦＥＴの形成では、まず、半絶縁性のＩｎＰからなる基板１０１上に、ＩｎＡｌＡｓからなる膜厚２００ｎｍのバッファ層１０２，ＩｎＧａＡｓからなる膜厚１５ｎｍのチャネル層１０３，ＩｎＡｌＡｓからなる膜厚３ｎｍのスペーサ層１０４，不純物としてＳｉが１×１０19ｃｍ-3ドープされたＩｎＡｌＡｓからなる膜厚５ｎｍのキャリア供給層１０５，ＩｎＡｌＡｓからなる膜厚１０ｎｍのショットキー接合形成層１０６，Ｓｉが高濃度（２×１０19ｃｍ-3）にドープされたＩｎＧａＡｓからなるコンタクト層１０７を、有機金属気相成長法などにより結晶成長することで順次積層する。
【００１７】
この後、コンタクト層１０７上に、Ｔｉ／Ｐｔ／Ａｕを堆積して金属膜を形成した後、この金属膜を公知のフォトリソグラフィ技術とエッチング技術とによりパターニングし、図２（ａ）に示すように、ソース電極１０８とドレイン電極１０９とが形成された状態とする。コンタクト層１０７が存在するので、ソース電極１０８，ドレイン電極１０９は、オーミック接合する。
【００１８】
次いで、ソース電極１０８，ドレイン電極１０９の形成により露出したショットキー接合形成層１０６表面に、酸化シリコンからなる膜厚５０ｎｍの絶縁膜１１０を形成し、これに、公知の電子線リソグラフィ技術とエッチング技術とにより、図２（ｂ）の紙面の法線方向に延在するストライプ状のゲート開口部１１１ａ，非対称リセス形成用開口部１１１ｂを形成する。ゲート開口部１１１ａは、幅１００ｎｍに形成し、非対称リセス形成用開口部１１１ｂは、ゲート開口部１１１ａよりドレイン側１００ｎｍ離れて幅２０ｎｍに形成する。
【００１９】
絶縁膜１１０を形成したら、図２（ｃ）に示すように、ゲート開口部１１１ａ，非対称リセス形成用開口部１１１ｂをリセス形成用の開口領域とし、この開口領域よりコンタクト層１０７を、クエン酸などのエッチング液を用いたウエットエッチングで等方的にエッチングする。このエッチングで、エッチング種であるクエン酸（エッチング液）は、２つの開口部からコンタクト層１０７を浸食し、エッチングの横方向の広がりによって１つのつながった空間を形成し、ゲート開口部１１１ａを堺に異なる広さのリセス領域１１３ａ，リセス領域１１３ｂを形成する。
【００２０】
このとき、ゲート開口部１１１ａを中心にゲート長方向を見ると、ゲート開口部１１１ａからドレイン側に形成されている空間は、ゲート開口部１１１ａからソース側に側に形成されているより広く形成される。従って、本実施の形態によれば、ゲート開口部を形成するときに、新たな工程を追加することなく、ゲート開口部を中心にした非対称なリセス領域が形成されることになる。
【００２１】
この後、絶縁膜１１０の所定領域が開口してこれ以外のソース電極１０８，ドレイン電極１０９を含む領域が被覆されたマスク層を形成し、このマスク層上よりＴｉ／Ｐｔ／Ａｕを堆積して金属膜を形成した後、マスク層を除去することで、図２（ｄ）に示すように、ゲート電極１１２を形成する。金属膜の形成において、堆積した金属の一部が、ゲート開口部１１１ａより望めるショットキー接合形成層１０６の露出面にショットキー接合する。従って、形成したゲート電極１１２は、一部がゲート開口部１１１ａを通過してショットキー接続形成層１０６に到達してショットキー接合する。
【００２２】
一方、非対称リセス形成用開口部１１１ｂは、開口寸法が狭いので、金属を堆積するときにこの一部が空間内部にあまり進入することが無く、この領域において、ゲート電極１１２の一部がショットキー接合形成層１０６に接触する部分が形成されることがない。また、非対称リセス形成用開口部１１１ｂを通過してショットキー接合形成層１０６上に形成された金属部分は、ゲート電極とは絶縁分離された状態となっている。
【００２３】
従って、ゲート電極１１２に印加された電圧は、ゲート開口部１１１ａ直下のショットキー接合形成層１０６にのみ印加されるので、ゲート長はゲート開口部１１１ａの、図１の紙面横方向の寸法によって定義される。また、非対称リセス形成用開口部１１１ｂの存在により、ゲート開口部１１１ａを堺に分けられたリセス領域１１３ａ，リセス領域１１３ｂは、ドレイン側のリセス領域１１３ｂの方が広く形成され、非対称のリセス領域が形成される。
【００２４】
ここで、非対称リセス形成用開口部１１１ｂは、ゲート開口部１１１ａよりドレイン側に配置する。かつ、前述した金属の堆積時に、非対称リセス形成用開口部１１１ｂより進入する金属の堆積量を抑制し、この堆積部分がゲート電極１１２に接触しないように、非対称リセス形成用開口部１１１ｂの開口広さを小さくする。
図３（ａ）に示すように、開口部の寸法が絶縁膜１１０ａの厚さ相当、あるいは絶縁膜１１０ａの厚さより大きい場合、開口部より見込めるショットキー接合形成層１０６上に堆積する金属部分３０１の上部は、絶縁膜１１０ａに堆積する金属部分３０２に接触した状態となる。
【００２５】
これに対し、図３（ｂ）に示すように、開口部の寸法が絶縁膜１１０の厚さに比べて十分に小さい場合、金属部分３１１が大きく成長する前に、開口部側部への横方向の金属の成長により、開口部が塞がれる。この結果、絶縁膜１１０下への金属の供給が無くなり、ショットキー接合形成層１０６上に堆積する金属部分３１１の成長が停止する。
このため、図３（ｂ）の場合、金属部分３１１は、金属部分３１２、すなわちゲート電極に接触することがない。
【００２６】
ところで、前述した実施の形態においては、図４（ａ）の断面図に示すように、絶縁膜１１０に対してゲート開口部１１１ａ，非対称リセス形成用開口部１１１ｂを形成した。従って、形成したゲート開口部１１１ａと非対称リセス形成用開口部１１１ｂの間の部分は、図４（ｂ）の平面図に示すように、リセス領域上では何ら支持されている部分が無く、リセス領域端部の絶縁膜１１０に連続している部分で支持されているのみである。
この場合、トランジスタの最大許容電流を増加させるために、ゲート幅Ｗｇを増加させると、ゲート開口部１１１ａと非対称リセス形成用開口部１１１ｂの間の部分の強度が不十分となる可能性がある。
【００２７】
これを解消するため、ゲート幅方向に連続した非対称リセス形成用開口部１１１ｂではなく、図４（ｃ），図４（ｄ）に示すように、絶縁膜１１０に、部分的に開口した複数の非対称リセス形成用開口部４１０ｂ，４２０ｂを備えるようにしても良い。
非対称リセス形成用開口部４１０ｂは、ゲート長方向の幅が２０ｎｍ，ゲート幅方向の長さが１００ｎｍであり、ゲート開口部１１１ａより１００ｎｍドレイン側に、ゲート幅方向に１００ｎｍ毎に周期的に配置されている。
【００２８】
また、非対称リセス形成用開口部４２０ｂは、ゲート長方向の幅が１０ｎｍ，ゲート幅方向の長さが１００ｎｍであり、まずこれが、ゲート開口部１１１ａより１００ｎｍドレイン側にゲート幅方向に１００ｎｍ毎に周期的に配置されて第１の列を構成している。加えて、非対称リセス形成用開口部４２０ｂは、第１の列より５０ｎｍドレイン側に、第１の列の周期より５０ｎｍずれて１００ｎｍ毎に周期的に配置されて第２の列を構成している。このように非対称リセス形成用開口部４２０ｂを配列することで、非対称リセス形成用開口部４１０ｂの配列に比較して、ドレイン側のリセス領域の広がりを、ゲート幅方向により均一に形成することができる。
【００２９】
＜実施の形態２＞
つぎに、本発明の他の形態について説明する。
本実施の形態におけるＨＦＥＴの製造方法について説明すると、まず、図１にも示したように、半絶縁性のＩｎＰからなる基板１０１上に、ＩｎＡｌＡｓからなる膜厚２００ｎｍのバッファ層１０２，ＩｎＧａＡｓからなる膜厚１５ｎｍのチャネル層１０３，ＩｎＡｌＡｓからなる膜厚３ｎｍのスペーサ層１０４，不純物としてＳｉが１×１０19ｃｍ-3ドープされたＩｎＡｌＡｓからなる膜厚５ｎｍのキャリア供給層１０５，ＩｎＡｌＡｓからなる膜厚１０ｎｍのショットキー接合形成層１０６，Ｓｉが高濃度（２×１０19ｃｍ-3）にドープされたＩｎＧａＡｓからなるコンタクト層１０７を、有機金属気相成長法などにより結晶成長することで順次積層する。
【００３０】
この後、図５（ａ）に示すように、コンタクト層１０７上に、前述した実施の形態と同様にしてソース電極１０８，ドレイン電極１０９を形成した後、これらを含むコンタクト層１０７上に、ポリメタクリル酸メチル（ＰＭＭＡ）からなる電子線レジスト層５０１と、ＰＭＧＩからなる電子線レジスト層５０２とを、塗布することで順次形成する。
【００３１】
塗布した電子線レジストを、加熱して溶媒などを除去した後、ゲート電極形成領域が開口するように、電子線レジスト層５０２に電子線を露光して潜像を形成し、これを現像することで、図５（ｂ）に示すように、電子線レジスト層５０２に開口部５０２ａを形成する。
つぎに、電子線レジスト層５０１に電子線を露光して所定のパターンの潜像を形成し、これを現像することで、図５（ｃ）に示すように、ゲート開口部５０１ａと、非対称リセス形成用開口部５０１ｂとを、電子線レジスト層５０１に形成する。この後、電子線レジスト層５０１をマスクパターンとし、クエン酸溶液を用いてコンタクト層１０７をエッチングしてリセス領域を形成する。
【００３２】
この後、電子線レジスト層５０１，電子線レジスト層５０２上に、例えば蒸着法などによりＴｉ／Ｐｔ／Ａｕを堆積し、図５（ｄ）に示すように、ゲート電極１１２および金属層５０３を形成する。次いで、電子線レジスト層５０２および電子線レジスト層５０１を、レジスト剥離液によって除去し、図５（ｅ）に示すように、コンタクト素１０７のリセス領域内に露出するショットキー接合形成層１０６にショットキー接合するゲート電極１１２が形成された状態とする。このようにリセスゲート構造を形成した場合、ゲート電極１１２を形成した後、半導体層の露出している表面に、改めて保護膜を形成することができるようになる。
【００３３】
なお、上述した実施の形態では、ヘテロ構造型電界効果トランジスタを例に説明したが、これに限るものではなく、ゲートリセス構造を備えた他の電界効果トランジスタに対しても、本発明が適用できることは言うまでもない。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、新たな工程を付加することなく、ドレイン側のリセス領域がソース側のリセス領域より広く形成されるようになるので、より容易にリセス形成によるゲート構造で非対称構造を実現できるというすぐれた効果が得られる。
【図面の簡単な説明】
【図１】  本発明の実施の形態における電界効果トランジスタ（ヘテロ構造型電界効果トランジスタ）の構成例を示す模式的な断面図である。
【図２】  本発明の実施の形態における電界効果トランジスタの製造方法を説明するための工程図である。
【図３】  開口部の開口寸法と進入する金属の状態との関係を示す説明図である。
【図４】  本発明の電界効果トランジスタの一部構成を示す断面図と平面図である。
【図５】  本発明の他の形態における電界効果トランジスタの製造方法を説明するための工程図である。
【図６】  従来よりあるヘテロ構造型電界効果トランジスタの構成例を示す模式的な断面図である。
【符号の説明】
１０１…基板、１０２…バッファ層、１０３…チャネル層、１０４…スペーサ層、１０５…キャリア供給層、１０６…ショットキー接合形成層、１０７…コンタクト層、１０８…ソース電極、１０９…ドレイン電極、１１０…絶縁膜、１１１ａ…ゲート開口部、１１１ｂ…非対称リセス形成用開口部、１１２…ゲート電極、１１３ａ，１１３ｂ…リセス領域。
【図１】
0003715557.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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