(57)【特許請求の範囲】
【請求項１】
複数のメモリセルから成るメモリセルアレイと；
前記各メモリセルへの所定のデータの書き込みの際に，前記各メモリセルを構成するメモリセルトランジスタの第１電極に印加されるデータ書き込み電位を発生させる第１電極電位発生回路と；
前記第１電極電位発生回路から出力された前記データ書き込み電位を前記各メモリセルトランジスタに供給する第１電極電位供給トランジスタと；
前記第１電極電位供給トランジスタを制御する制御回路と；
を備えたデータ書き込み回路において：
前記第１電極電位発生回路は，前記データ書き込み電位の立ち上がり時間を遅延させる第１遅延回路を備え，
前記制御回路は，前記第１電極電位供給トランジスタの動作を制御する制御電位の出力を遅延させる第２遅延回路を備え，
前記第１遅延回路による前記データ書き込み電位の立ち上がり制御が開始された後に前記第２遅延回路による前記制御電位の出力制御が開始されることを特徴とするデータ書き込み回路。
【請求項２】
前記第１電極電位発生回路は，前記メモリセルへ所定のデータを書き込む際に前記データ書き込み電位を出力するトランジスタを備え，前記第１遅延回路は，前記トランジスタを制御する制御信号を遅延させることを特徴とする請求項１に記載のデータ書き込み回路。
【請求項３】
前記第１電極電位発生回路は，前記メモリセルへ所定のデータを書き込む際に前記データ書き込み電位を出力するトランジスタを備え，前記第１遅延回路は，前記トランジスタから出力される前記データ書き込み電位の立ち上がり時間を遅延させることを特徴とする請求項１に記載のデータ書き込み回路。
【請求項４】
前記制御回路は，所定の信号によって前記制御電位を所定のレベルに固定する電位レベル固定手段を備えたことを特徴とする請求項１〜３のいずれかに記載のデータ書き込み回路。
【請求項５】
前記所定の信号は，前記複数のメモリセルへの所定のデータの書き込みの際にアクティブとなるワンショットパルス信号であることを特徴とする請求項４に記載のデータ書き込み回路。
【請求項６】
前記所定の信号は，前記複数のメモリセルへの所定のデータの書き込みが禁止されている間アクティブとなることを特徴とする請求項４に記載のデータ書き込み回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体記憶装置，特にＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）またはＯＴＰＲＯＭ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等のデータ書き込み回路に関するものである。
【０００２】
【従来の技術】
ＥＰＲＯＭ，ＯＴＰＲＯＭ（以下，「ＲＯＭ」という。）に備えられた従来のデータ書き込み回路１０１を図１２に示す。このデータ書き込み回路１０１は，ｍ＋１本のセルドレイン線ＤＬ０〜ＤＬｍから一のセルドレイン線を選択するためのｍ＋１個のセルドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍを備えたサブアレイをｎ＋１個有する，いわゆるサブアレイ方式のＲＯＭに適用されるものである。
【０００３】
ｎ＋１個のサブアレイＳＡ０〜ＳＡｎは，相互に略同一の構成を有しており，それぞれｍ＋１個のセルドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍおよび（ｍ＋１）×（ｎ＋１）個のメモリセルＭＣ００〜ＭＣｍｎから構成されている。
【０００４】
セルドレイン電位発生回路１０３は，セルドレイン電位Ｖｍｃｄを各サブアレイＳＡ０〜ＳＡｎに備えられたｍ＋１個のセルドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍのドレイン電極に対して供給するように構成されている。
【０００５】
また，各サブアレイＳＡ０〜ＳＡｎにはサブアレイドライバ１０４−０〜１０４−ｎが接続されており，各サブアレイドライバ１０４−０〜１０４−ｎは，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬｎに対して所定の電位を出力可能なように構成されている。
【０００６】
各サブアレイＳＡ０〜ＳＡｎに備えられたメモリセルＭＣ００〜ＭＣｎｍは，マトリクス状に配置されており，これらのメモリセルＭＣ００〜ＭＣｎｍを構成するトランジスタの各ゲート電極は，行毎に電気的に共通化されワード線ＷＬ０〜ＷＬｎに接続されている。また，これらの各ドレイン電極は，列毎に電気的に共通化されセルドレイン線ＤＬ０〜ＤＬｍに接続されている。さらに，各ソース電極は，列毎に電気的に共通化されセルソース線ＳＬ０〜ＳＬｍに接続されている。
【０００７】
各セルソース線ＳＬ０〜ＳＬｍの終端は，セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍのドレイン電極に接続されている。また，セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍのソース電極は，電気的に共通化されトランジスタ１０５のドレイン電極に接続されている。このトランジスタ１０５は，インバータゲート１０７を介して入力される制御信号Ｄｉｎによってオン／オフ制御可能とされている。そして，セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍは，各ゲート電極に入力されるカラム選択信号Ｙ０〜Ｙｍによって所定の一が選択される。
【０００８】
次に，セルドレイン電位発生回路１０３の回路構成について説明する。このセルドレイン電位発生回路１０３は，図１３に示すように，１個のＰチャネル型トランジスタ１１１，および６個のＮチャネル型トランジスタ１１２，１１３，１１４，１１５，１１６，１１７から構成されている。
【０００９】
Ｐチャネル型トランジスタ１１１のソース電極には，書き込み電位Ｖｐｐ（例えば，１０Ｖ）が印加され，ゲート電極には，グランド電位ＧＮＤが印加されており，ドレイン電極はノードＮ１０１に接続されている。Ｎチャネル型トランジスタ１１２，１１３，１１４は，直列３段のダイオード結合を構成しており，１段目のカソードにはノードＮ１０１が接続され，３段目のアノードには電源電位Ｖｃｃ（例えば，４Ｖ）が印加されている。すなわち，Ｎチャネル型トランジスタ１１２，１１３，１１４は，基準電位発生回路としての役割を果たすものである。また，Ｎチャネル型トランジスタ１１５は，ダイオード構成を成すものであり，カソードとなるドレイン電極およびゲート電極には書き込み電位Ｖｐｐが印加され，アノードとなるソース電極には，Ｎチャネル型トランジスタ１１６のドレイン電極が接続されている。また，Ｎチャネル型トランジスタ１１７は，そのドレイン電極がノードＮ１０１に接続され，ソース電極にはグランド電位ＧＮＤが印加され，ゲート電極に入力される書き込み制御信号／ＰＧＭによってオン／オフ制御される。そして，Ｎチャネル型トランジスタ１１６のゲート電極は，ノードＮ１０１が接続されており，セルドレイン電位発生回路１０３の出力であるセルドレイン電位Ｖｍｃｄは，このＮチャネル型トランジスタ１１６のソース電極から出力されることになる。
【００１０】
次に，サブアレイドライバ１０４−０〜１０４−ｎの回路構成について説明する。このサブアレイドライバ１０４−０〜１０４−ｎは，相互に略同一の回路構成を有しており，ここでは代表的にサブアレイドライバ１０４−ｎを用いて説明する。サブアレイドライバ１０４−ｎは，図１４に示すように，２個のインバータゲート１２１，１２２，および２個の二重拡散型トランジスタ（以下，「Ｄトランジスタ」という。）１２３，１２４から構成されている。インバータ１２１およびインバータ１２２は，直列に接続されており，アドレス信号ＡｎをＤトランジスタ１２３のドレイン電極に供給するものである。
【００１１】
そして，Ｄトランジスタ１２３は，書き込み制御信号／ＰＧＭによって制御され，インバータ１２１およびインバータ１２２を介して入力されたアドレス信号ＡｎをノードＮ１０２へ供給するように構成されている。また，Ｄトランジスタ１２４は，ダイオード構成を成すものであり，カソードとしてのドレイン電極およびゲート電極には，書き込み電位Ｖｐｐが印加されており，アノードとしてのソース電極は，ノードＮ１０２に接続されている。そして，ノードＮ１０２からサブアレイ選択信号線ＡＳＬｎに対して所定の電位が印加されるように構成されている。
【００１２】
以上のような構成を有する従来のデータ書き込み回路１０１の動作について，図１５を参照しつつ説明する。まず，所定のメモリセルに対して所定のデータを書き込む場合，アドレス信号Ａ０〜Ａｎに従い，サブアレイドライバ１０４−０〜１０４−ｎは，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬｎに対して所定の電位を出力し，これによってｎ＋１個のサブアレイＳＡ０〜ＳＡｎの中から一のサブアレイ，例えばサブアレイＳＡ０が選択されることになる。また，所定のデータを書き込むためにセルドレイン電位発生回路１０３は，セルドレイン電位Ｖｍｃｄとして，（電源電位Ｖｃｃ）＋２×（Ｎチャネル型トランジスタのスレショルド電圧Ｖｔｎ）を出力する。そして，このように選択されたサブアレイＳＡ０に備えられた複数のメモリセルＭＣ００〜ＭＣｎｍの中の一，例えばメモリセルＭＣ００にデータを書き込むために，対応するワード線ＷＬ０をアクティブとし，カラム選択信号Ｙ０をアクティブとする。
【００１３】
具体的に説明すると，サブアレイＳＡ０に属するメモリセルＭＣ００を選択しデータを書き込む場合には，サブアレイＳＡ０に対応するサブアレイ選択信号線ＡＳＬ０を書き込み電位Ｖｐｐとし，メモリセルＭＣ００に対応するワード線ＷＬ０を書き込み電位Ｖｐｐとし，さらにカラム選択信号Ｙ０を電源電位Ｖｃｃとする。そして，選択されたメモリセルＭＣ００が属するサブアレイＳＡ０以外のサブアレイＳＡ１〜ＳＡｎに対応するサブアレイ選択信号線ＡＳＬ１〜ＡＳＬｎ，選択されたメモリセルＭＣ００に対応するワード線ＷＬ０以外のワード線ＷＬ１〜ＷＬｎ，および対応するカラム選択信号Ｙ０以外のカラム選択信号Ｙ１〜Ｙｎに対してグランド電位ＧＮＤを印加する。なお，データの読み出し時においては，サブアレイＳＡ０〜ＳＡｎの一を選択するためのサブアレイ選択信号線ＡＳＬ１〜ＡＳＬｎの一は，電源電位Ｖｃｃとされ，その他は，グランド電位ＧＮＤとされる。
【００１４】
選択されたメモリセルＭＣ００に対して，Ｌレベルのデータを書き込む場合，制御信号Ｄｉｎによってトランジスタ１０５がオン状態とされ，これによってメモリセルＭＣ００を構成するトランジスタのソース電極にはグランド電位ＧＮＤが印加されることになる。また，ゲート電極には書き込み電位Ｖｐｐ（１０Ｖ）が印加され，ドレイン電極には，（書き込み電位Ｖｐｐ）＋２×（Ｎチャネル型トランジスタのスレショルド電圧Ｖｔｎ）≒６Ｖが印加される。なお，ここではＮチャネル型トランジスタのスレショルド電圧Ｖｔｎは，１Ｖとする。以上のように所定の電位が印加されたメモリセルＭＣ００を構成するトランジスタのフローティングゲートには，アバランシェ降伏により発生するホットエレクトロンが注入され，結果的にメモリセルＭＣ００に対してＬレベルのデータが書き込まれることになる。これに対して，制御信号Ｄｉｎによってトランジスタ１０５がオフ状態とされると，メモリセルＭＣ００を構成するトランジスタのソース電極は，フローティング状態とされるために，アバランシェ降伏が生じることはなく，フローティングゲートには，ホットエレクトロンが注入されず，結果的にメモリセルＭＣ００に対してＨレベルのデータが書き込まれることになる。
【００１５】
【発明が解決しようとする課題】
ところで，近年，半導体記憶装置の大容量化を目的として，一つのサブアレイに属するメモリセルを増加させるとともに，サブアレイの数をも増加させる傾向にある。これに伴い各セルソース線ＳＬ０〜ＳＬｍが延長されることになり，かかるセルソース線ＳＬ０〜ＳＬｍの容量成分の増加につながることになる。このように，セルソース線ＳＬ０〜ＳＬｍによって生じる容量成分は，以下の問題をもたらすおそれがあった。
【００１６】
所定のメモリセル，例えば，サブアレイＳＡ０に属するメモリセルＭＣ００に対してＨレベルのデータが書き込まれる際，そのメモリセルＭＣ００に対応するワード線ＷＬ０に接続されている他のメモリセルＭＣ０１〜ＭＣ０ｍに対して本来書き込まれるべきでないＬレベルのデータが書き込まれる場合があった。詳述すれば，メモリセルＭＣ０１〜ＭＣ０ｍに対応するセルソース線選択トランジスタＳＴｒ１〜ＳＴｒｍがオフでありセルソース線ＳＬ１〜ＳＬｍがフローティング状態とされているものの，セルソース線ＳＬ１〜ＳＬｍの容量成分が大きいためにメモリセルＭＣ０１〜ＭＣ０ｍを構成する各トランジスタに過渡的な電流が流れてしまう。この電流によって，アバランシェ降伏が生じ，メモリセルＭＣ０１〜ＭＣ０ｍを構成するトランジスタのフローティングゲートに対してホットエレクトロンが注入され，スレショルド電圧が上昇し，また動作最低電源電圧Ｖｃｃｍｉｎが上昇するなどして，結果的にメモリセルＭＣ０１〜ＭＣ０ｍに対して書き込まれるべきではないＬレベルのデータが書き込まれるおそれがあった。
【００１７】
以上のような現象は，所定のメモリセル，例えばメモりセルＭＣ００に対してＨレベルのデータを書き込場合であっても同様に起こり得た。すなわち，この場合，制御信号Ｄｉｎによってトランジスタ１０５は，オフ状態とされており，全てのセルソース線ＳＬ０〜ＳＬｍがフローティング状態とされているものの，セルソース線ＳＬ０〜ＳＬｍの容量成分が大きいためにメモリセルＭＣ００〜ＭＣ０ｍを構成する各トランジスタに過渡的な電流が流れてしまう。この電流によって，本来，Ｈレベルのデータが書き込まれるメモリセルＭＣ００に対して，Ｌレベルのデータが書き込まれてしまい，さらにその他のメモリセルＭＣ０１〜ＭＣ０ｍに対して書き込まれるべきではないＬレベルのデータが書き込まれるおそれがあった。
【００１８】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は半導体記憶装置の大容量化を目的としてメモリセルの増加があった場合であっても，選択されるメモリセルに対して所定のデータを安定的に書き込むとともに，選択されていないメモリセルに対して誤ったデータが書き込まれることのない新規かつ改良されたデータ書き込み回路を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために，メモリセルへの所定のデータの書き込みの際に，メモリセルを構成するトランジスタの第１電極に対して所定の電位を供給する第１電極電位発生回路を備えたデータ書き込み回路が提供される。そして，このデータ書き込み回路に備えられた第１電極電位発生回路は，所定の電位の立ち上がり時間を遅延させる遅延回路を備えたことを特徴とする。かかる構成によれば，メモリセルを構成するトランジスタの第２電極側に寄生的に容量成分が形成された場合であっても，第１電極に所定の電位が急激に印加されることはなく，メモリセルに対する過渡的な電流の流れ込みを防止することが可能となる。この過渡的な電流は，データの書き込みがなされないメモリセルに対してデータの誤書込を生じさせるものであるために，本発明によれば，誤書込の少ないデータ書き込み回路が実現されることになる。
【００２０】
そして，第１電極電位発生回路は，メモリセルへ所定のデータを書き込む際にデータ書き込み電位を出力するトランジスタを備え，遅延回路は，このトランジスタを制御する制御信号を遅延させるよう構成することが可能である。また，第１電極電位発生回路は，メモリセルへ所定のデータを書き込む際にデータ書き込み電位を出力するトランジスタを備え，遅延回路は，トランジスタから出力される前記データ書き込み電位の立ち上がり時間を遅延させるように構成することも可能である。かかる構成によれば，遅延回路を簡易な回路構成，例えば抵抗素子，容量素子などで構成することが可能となり，データ書き込み回路の規模増大を抑えることが可能である。
【００２１】
さらに，上記の課題を解決するために，複数のメモリセルから成るメモリセルアレイと，複数のメモリセルへの所定のデータの書き込みの際に，複数のメモリセルを構成するトランジスタの第１電極に対して所定の電位を供給する第１電極電位供給トランジスタと，第１電極電位供給トランジスタを制御する制御回路とを備えたデータ書き込み回路が提供される。そして，このデータ書き込み回路に備えられた制御回路は，第１電極電位供給トランジスタの動作を制御する制御電位の出力を遅延させる遅延回路を備えたことを特徴とする。かかる構成によれば，メモリセルを構成するトランジスタの第２電極側に寄生的に容量成分が形成された場合であっても，第１電極電位供給トランジスタの動作によって第１電極に対して所定の電位を漸次印加することが可能となり，メモリセルへの過渡的な電流の流れ込みの防止が可能となる。この過渡的な電流は，データの書き込みがなされないメモリセルに対して，データの誤書込を生じさせるものであるために，本発明によれば，誤書込の少ないデータ書き込み回路が実現されることになる。
【００２２】
さらに，データ書き込み回路に備えられた制御回路に対して，所定の信号によって制御電位を所定のレベルに固定する電位レベル固定手段を設けるようにしてもよい。かかる構成によれば，第１電極電位供給トランジスタの動作を制御する制御電位の初期レベルが一定とされるため，制御電位による第１電極電位供給トランジスタの動作が安定化され，メモリセルを構成するトランジスタの第１電極への所定の電位の印加にかかる時間を任意の値に調整することが可能となる。そして，所定の信号は，複数のメモリセルへの所定のデータの書き込みの際にアクティブとなるワンショットパルス信号としてもよく，また，複数のメモリセルへの所定のデータの書き込みが禁止されている間アクティブとなる信号とすることも可能である。
【００２３】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるの好適な実施の形態について詳細に説明する。なお，以下の説明において，略同一の機能および構成を有する構成要素については，同一符号を付することにより，重複説明を省略することにする。
【００２４】
（第１の実施の形態）
本発明の第１の実施の形態にかかるデータ書き込み回路１を図１に示す。このデータ書き込み回路１は，従来のデータ書き込み回路１０１に対して，セルドレイン電位発生回路１０３がセルドレイン電位発生回路３に置き換えられた構成を有するものである。
【００２５】
セルドレイン電位発生回路３は，セルドレイン電位Ｖｍｃｄを各サブアレイＳＡ０〜ＳＡｎに備えられたｍ＋１個のセルドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍのドレイン電極に対して供給するように構成されている。
【００２６】
また，各サブアレイＳＡ０〜ＳＡｎにはサブアレイドライバ１０４−０〜１０４−ｎが接続されており，各サブアレイドライバ１０４−０〜１０４−ｎは，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬｎの電位を所定の値に調整する機能を有するものである。
【００２７】
各サブアレイＳＡ０〜ＳＡｎに備えられたメモリセルＭＣ００〜ＭＣｎｍは，マトリクス状に配置されており，メモリセルＭＣ００〜ＭＣｎｍを構成するトランジスタの各ゲート電極は，行毎に電気的に共通化されワード線ＷＬ０〜ＷＬｎに接続されている。また，これらの各ドレイン電極は，列毎に電気的に共通化されセルドレイン線ＤＬ０〜ＤＬｍに接続されている。さらに，各ソース電極は，列毎に電気的に共通化されセルソース線ＳＬ０〜ＳＬｍに接続されている。
【００２８】
各セルソース線ＳＬ０〜ＳＬｍの終端は，セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍのドレイン電極に接続されている。また，セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍのソース電極は，電気的に共通化されトランジスタ１０５のドレイン電極に接続されている。このトランジスタ１０５は，インバータゲート１０７を介して入力される制御信号Ｄｉｎによってオン／オフ制御可能とされている。そして，セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍは，各ゲート電極に入力されるカラム選択信号Ｙ０〜Ｙｍによって所定の一が選択される。
【００２９】
次に，セルドレイン電位発生回路３の回路構成について説明する。このセルドレイン電位発生回路３は，図２に示すように，従来のセルドレイン電位発生回路１０３に対して，遅延回路５が追加された構成を有するものである。すなわち，１個のＰチャネル型トランジスタ１１１，６個のＮチャネル型トランジスタ１１２，１１３，１１４，１１５，１１６，１１７，および遅延回路５から構成されている。
【００３０】
Ｐチャネル型トランジスタ１１１のソース電極には書き込み電位Ｖｐｐ（例えば，１０Ｖ）が印加され，ゲート電極にはグランド電位ＧＮＤが印加され，ドレイン電極は，ノードＮ１に接続されている。一方，Ｎチャネル型トランジスタ１１２，１１３，１１４は，直列３段のダイオード結合を構成しており，１段目のカソードにはノードＮ１が接続され，３段目のアノードには電源電位Ｖｃｃ（例えば，４Ｖ）が印加されている。すなわち，Ｎチャネル型トランジスタ１１２，１１３，１１４は，基準電位発生回路としての役割を果たすものである。
【００３１】
ノードＮ１には，遅延回路５の入力側が接続されており，ノードＮ１に発生する電位を所定の時間遅延させて出力側のノードＮ２に供給する。この遅延回路５については，抵抗素子や容量素子，またはそれらの組み合わせで実現されるいわゆるＣＲ回路により構成される。
【００３２】
Ｎチャネル型トランジスタ１１５は，ダイオード構成を成すものであり，カソードとなるドレイン電極およびゲート電極には書き込み電位Ｖｐｐが印加されている。また，Ｎチャネル型トランジスタ１１７のドレイン電極は，ノードＮ２に接続されており，ソース電極にはグランド電位ＧＮＤが印加され，ゲート電極に入力される書き込み制御信号／ＰＧＭによって制御可能とされている。Ｎチャネル型トランジスタ１１６のゲート電極にはノードＮ２が接続され，ドレイン電極には，ダイオードのアノードとしてのＮチャネル型トランジスタ１１５のソース電極が接続されている。そして，このセルドレイン電位発生回路１０３の出力であるセルドレイン電位Ｖｍｃｄは，Ｎチャネル型トランジスタ１１６のソース電極から出力されることになる。
【００３３】
ここで，第１の実施の形態にかかるデータ書き込み回路１に備えられたセルドレイン電位発生回路３から出力されるセルドレイン電位Ｖｍｃｄおよびサブアレイドライバ１０４−０〜１０４−ｎから出力されサブアレイ選択信号線ＡＳＬｎに印加される電位について図３を用いて説明する。なお，図３中，実線は第１の実施の形態にかかるデータ書き込み回路１におけるセルドレイン電位Ｖｍｃｄ，およびサブアレイ選択信号線ＡＳＬｎの電位を示し，破線は従来のデータ書き込み回路１０１におけるセルドレイン電位Ｖｍｃｄを示す。
【００３４】
書き込み制御信号／ＰＧＭがＨレベルの時，すなわちデータ書き込み禁止状態の時，Ｎチャネル型トランジスタ１１７は，オン状態とされ，これによってＮチャネル型トランジスタ１１６はオフ状態とされ，セルドレイン電位Ｖｍｃｄは，フローティング状態とされる。
【００３５】
その後，書き込み制御信号／ＰＧＭがＬレベル，すなわちデータ書き込み状態となった時，ノードＮ１には，（電源電位Ｖｃｃ）＋２×（Ｎチャネル型トランジスタのスレショルド電圧Ｖｔｎ）が印加されることになる。そして，ノードＮ１における電位の上昇は，遅延回路５によって所定の時間後，Ｎチャネル型トランジスタ１１６のゲートに伝達されることになる。このため，セルドレイン電位Ｖｍｃｄ（実線）は，従来（点線）に比べて緩やかに立ち上がることになる。
【００３６】
このように，第１の実施の形態にかかるデータ書き込み回路１によれば，データの書き込み動作開始時において，セルドレイン電位Ｖｍｃｄが従来のそれよりも緩慢に立ち上がるため，セルソース線ＳＬ０〜ＳＬｍの容量成分に対して充電が緩やかに行われることになる。したがって，充電開始時に発生する過渡電流のピーク値が低減され，選択されていないメモリセルにおけるホットエレクトロンの発生を抑制し，結果的に非選択メモリセルへのデータの誤書込が防止されることになる。
【００３７】
（第２の実施の形態）
第２の実施の形態にかかるデータ書き込み回路は，従来のデータ書き込み回路１０１に対してサブアレイドライバ１０４−０〜１０４−ｎがサブアレイドライバ４−０〜４−ｎに置き換えられた構成を有するものであり，その他の構成は，略同一とされている。
【００３８】
また，サブアレイドライバ４−０〜４−ｎは，相互に略同一の構成を有しており，ここでは，サブアレイドライバ４−ｎを用いて説明する。このサブアレイドライバ４−ｎは，図４に示すように，従来のデータ書き込み回路１０１に備えられたサブアレイドライバ１０４−ｎに対して，遅延回路７が追加された構成を有するものである。すなわち，サブアレイドライバ４−ｎは，２個のインバータゲート１２１，１２２，２個のＤトランジスタ１２３，１２４，および遅延回路７から構成されている。インバータ１２１およびインバータ１２２は，直列に接続されており，アドレス信号ＡｎをＤトランジスタ１２３のドレイン電極に供給するものである。なお，遅延回路７については，抵抗素子や容量素子，またはそれらの組み合わせであるいわゆるＣＲ回路により構成される。
【００３９】
そして，Ｄトランジスタ１２３は，書き込み制御信号／ＰＧＭによって制御されインバータ１２１およびインバータ１２２を介して入力されたアドレス信号ＡｎをノードＮ３へ供給するように構成されている。また，Ｄトランジスタ１２４は，ダイオード構成を成すものであり，カソードとしてのドレイン電極およびゲート電極には，書き込み電位Ｖｐｐが印加されており，アノードとしてのソース電極は，遅延回路７の入力側に接続されている。この遅延回路７の出力側は，ノードＮ３に接続されている。そして，ノードＮ３からは，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬｎに対して所定の電位が出力されるように構成されている。
【００４０】
以上の構成を有する第２の実施の形態にかかるデータ書き込み回路の動作，特に特徴的なサブアレイドライバ４−ｎについて図５に基づいて説明する。このサブアレイドライバ４−ｎは，データ書き込み開始時において，書き込み電位Ｖｐｐをサブアレイ選択信号線ＡＳＬｎに対して印加するように構成されている。したがって，サブアレイ選択信号線ＡＳＬｎ（実線）の電位は，従来（点線）に比べて緩やかに立ち上がることになる。ところで，セルドレイン線ＤＬｎの電位（実線）は，（サブアレイ選択信号線ＡＳＬｎの電位）−（セルドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍのスレショルド電圧）以上にはならないため,図５に示すようにサブアレイ選択信号線ＳＡＬｎの電位の立ち上がに応じて，従来（点線）に比べて緩やかに立ち上がることになる。
【００４１】
以上のように，第２の実施の形態にかかるデータ書き込み回路によれば，データ書き込み開始直後のサブアレイ選択信号線ＡＳＬｎの電位の立ち上がりとセルドレイン線ＤＬｎの立ち上がりがともに緩やかに立ち上がるため，第１の実施の形態にかかるデータ書き込み回路１と同様な効果が得られるとともに以下に示す他の効果が得られることになる。従来，データの書き込み開始直後には，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬｎの電位は，比較的急峻に立ち上がっていたため，その際書き込み電位Ｖｐｐからグランド電位ＧＮＤに対する電流の流れ込みが生じていた。この電流は，全てのメモリセルＭＣ００〜ＭＣｎｍのフローティングゲートに対してホットエレクトロンが注入される原因となり得るものであり，これによるデータの誤書込が生じるおそれがあった。かかる問題に関して，第２の実施の形態にかかるデータ書き込み回路によれば，データの書き込み直後のサブアレイ選択信号線ＡＳＬｎの電位は緩やかに立ち上がるようになるため，選択されていないサブアレイにおける書き込み電位Ｖｐｐからグランド電位ＧＮＤに対する電流の流れ込みは低減され，結果的にデータの誤書込防止が可能となる。
【００４２】
ところで，第２の実施の形態にかかるデータ書き込み回路に対して，第１の実施の形態にかかるデータ書き込み回路１に備えられたセルドレイン電位発生回路３を適用することが可能である。この場合のデータ書き込み回路の動作について図６に基づいて説明する。
【００４３】
ここで，セルドレイン電位発生回路３に備えられた遅延回路５およびサブアレイドライバ４−ｎに備えられた遅延回路７によって，データ書き込み直後のセルドレイン電位Ｖｍｃｄの立ち上がり時間をサブアレイ選択信号線ＡＳＬｎの電位の立ち上がり時間に比べて短くなるように設定する。この調整によって以下の効果がもたらされる。
【００４４】
かかる調整がなされた場合のサブアレイ選択信号線ＡＳＬｎの電位およびセルドレイン線ＤＬｎの電位の特性を図６に示す。セルドレイン線ＤＬｎの電位は，セルドレイン電位Ｖｍｃｄが（選択信号線ＡＳＬｎの電位）−（セルドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍのスレショルド電圧）に達するまでセルドレイン電位発生回路３によって制御され，それを以上になるとサブアレイドライバ４−ｎによって制御されることになる。すなわち，セルドレイン線ＤＬｎの電位の立ち上がり時間を２段階に調整することが可能となる。具体的には，まずメモリセルＭＣ００〜ＭＣｎｍにおいてホットエレクトロンが生成されずフローティングゲートへの注入が起きるまではセルドレインＤＬｎの電位の立ち上がりを時間を短くし，その後アバランシェ降伏が生じる直前から緩やかに立ち上げることとする。かかる調整によれば，メモリセルＭＣ００〜ＭＣｎｍに対して，データの誤書込が防止されるとともに，データの書き込み速度の高速化にも貢献することになる。
【００４５】
（第３の実施の形態）
第３の実施の形態にかかるデータ書き込み回路は，従来のデータ書き込み回路１０１に対してサブアレイドライバ１０４−０〜１０４−ｎがサブアレイドライバ８−０〜８−ｎに置き換えられた構成を有するものであり，その他の構成は，略同一とされている。
【００４６】
また，サブアレイドライバ８−０〜８−ｎは，相互に略同一の構成を有しており，ここでは，これらの構成・機能についてサブアレイドライバ８−ｎを用いて説明する。このサブアレイドライバ８−ｎは，サブアレイドライバ４−ｎに対して，インバータゲート１２１がＮＡＮＤゲート９に置き換えられた構成を有するものである。すなわち，サブアレイドライバ８−ｎは，図７に示すように，ＮＡＮＤゲート９，インバータゲート１２２，２個のＤトランジスタ１２３，１２４，および遅延回路７から構成されている。
【００４７】
ＮＡＮＤゲート９の一方の入力端子には，アドレス信号Ａｎが入力され，他方の入力端子には，プリセット信号ＰＲＳＴが入力されるように構成されている。なお，そして，このプリセット信号ＰＲＳＴは，データの書き込み動作開始時に出力がアクティブとなるワンショットパルス発生回路（図示せず。）から出力されるものである。ＮＡＮＤゲート９の出力端子は，インバータゲート１２２の入力端子に接続されており，インバータゲート１２２の出力端子は，Ｄトランジスタ１２３のドレイン電極に接続されている。Ｄトランジスタ１２３のソース電極は，ノードＮ３に接続されている。
【００４８】
Ｄトランジスタ１２４は，ダイオード構成を成すものであり，カソードとしてのドレイン電極およびゲート電極には，書き込み電位Ｖｐｐが印加されており，アノードとしてのソース電極は，遅延回路７の入力側に接続されている。この遅延回路７の出力側は，ノードＮ３に接続されている。そして，ノードＮ３からは，サブアレイ選択信号線ＡＳＬｎに対して所定の電位が出力されるように構成されている。
【００４９】
以上の構成を有するサブアレイドライバ８−０〜８−ｎを備えた第３の実施の形態にかかるデータ書き込み回路の動作について図８に基づいて説明する。データ書き込み開始時におけるサブアレイドライバ８−ｎに備えられたＮＡＮＤゲート９には，Ｈレベルのプリセット信号ＰＲＳＴがワンショット入力される。そして，書き込み制御信号／ＰＧＭがＬレベルとなりサブアレイ選択信号線ＡＳＬｎに対して書き込み電位Ｖｐｐが遅延回路７を介して供給されるとき，サブアレイ選択信号線ＡＳＬｎの電位は，一旦グランド電位ＧＮＤまで低下することになる。このため，サブアレイ選択信号線ＡＳＬｎへの書き込み電位Ｖｐｐの供給は，遅延回路７の効果に相乗されさらに遅延することになり，サブアレイ選択信号線ＡＳＬｎの電位（実線）は，従来（点線）に比べて緩やかに立ち上がることになる。また，セルドレイン線ＤＬｎの電位（実線）については，サブアレイ選択信号線ＡＳＬｎの電位の影響を受け，従来（点線）に比べて緩やかに立ち上がることになる。
【００５０】
以上のように，第３の実施の形態にかかるデータ書き込み回路によれば，データ書き込み開始直後のサブアレイ選択信号線ＡＳＬｎの電位の立ち上がりとセルドレイン線ＤＬｎの立ち上がりがともに緩やかに立ち上がるため，第１，２の実施の形態にかかるデータ書き込み回路１と同様な効果が得られることになる。しかも，その立ち上がりにかかる時間は，サブアレイドライバ８−ｎにおけるサブアレイ選択信号線ＡＳＬｎの電位をグランド電位ＧＮＤとするいわゆるプリセット動作によって，第１，２の実施の形態にかかるデータ書き込み回路に比べて一層遅延されることになる。したがって，メモリセルの増加に伴うセルソース線ＳＬｍの容量成分の更なる増加があった場合でも，データ書き込み開始時の各メモリセルＭＣ００〜ＭＣｎｍへの過渡電流の流れ込みは，より確実に防止され，データの誤書込が防止されることになる。
【００５１】
ところで，上述のサブアレイドライバ８−０〜８−ｎにおいて，ＮＡＮＤゲート９に入力されるプリセット信号ＰＲＳＴに代えて，図９に示すように，書き込み禁止信号／ＰＩＮＨを用いるようにしてもよい。この書き込み禁止信号／ＰＩＮＨは，半導体記憶装置に対してデータの書き込みが禁止されている間は，Ｌレベルとされる信号であり，これによってサブアレイ選択信号線ＡＳＬｎの電位は，データの書き込みが禁止されている間グランド電位ＧＮＤに保持されることになる。その後，データの書き込みが開始されたときにサブアレイ選択信号線ＡＳＬｎの電位，およびそれに伴ってセルドレイン線ＤＬｎの電位は，緩やかに立ち上がっていくことになる。したがって，選択されていないメモリセルへのデータの誤書き込みは防止されることになる。また，サブアレイドライバ８−ｎに対して，書き込み禁止信号／ＰＩＮＨを適用することによって，サブアレイ選択信号線ＡＳＬｎの電位の立ち上がり開始がデータ書き込み開始に一致することになるため，データ書き込みに割り当てられる時間を有効に利用することが可能となる。
【００５２】
（第４の実施の形態）
第４の実施の形態にかかるデータ書き込み回路は，従来のデータ書き込み回路１０１に対して，セルドレイン電位発生回路１０３がセルドレイン電位発生回路１１に置き換えられた構成を有するものである。
【００５３】
以下，セルドレイン電位発生回路１１について，図１１を参照しつつ説明する。セルドレイン電位発生回路１１は，従来のデータ書き込み回路１０１に備えられたセルドレイン電位発生回路１０３に対して，遅延回路１３が追加された構成とされている。すなわち，１個のＰチャネル型トランジスタ１１１，６個のＮチャネル型トランジスタ１１２，１１３，１１４，１１５，１１６，１１７，および遅延回路１３から構成されている。なお，セルドレイン電位発生回路１１に備えられた遅延回路１３については，抵抗素子や容量素子，またはそれらの組み合わせであるいわゆるＣＲ回路により構成される。
【００５４】
Ｐチャネル型トランジスタ１１１のソース電極には書き込み電位Ｖｐｐ（例えば，１０Ｖ）が印加され，ゲート電極にはグランド電位ＧＮＤが印加され，ドレイン電極は，ノードＮ１１に接続されている。一方，Ｎチャネル型トランジスタ１１２，１１３，１１４は，直列３段のダイオード結合を構成しており，１段目のカソードにはノードＮ１１が接続され，３段目のアノードには電源電位Ｖｃｃ（例えば，４Ｖ）が印加されている。すなわち，Ｎチャネル型トランジスタ１１２，１１３，１１４は，基準電位発生回路としての役割を果たすものである。
【００５５】
Ｎチャネル型トランジスタ１１５は，ダイオード構成を成すものであり，カソードとなるドレイン電極およびゲート電極には書き込み電位Ｖｐｐが印加されている。また，Ｎチャネル型トランジスタ１１７のドレイン電極は，ノードＮ１１に接続されており，ソース電極にはグランド電位が印加され，ゲート電極に入力される書き込み制御信号／ＰＧＭによって制御可能とされている。Ｎチャネル型トランジスタ１１６のゲート電極にはノードＮ１１が接続され，ドレイン電極には，ダイオードのアノードとしてのＮチャネル型トランジスタ１１５のソース電極が接続され，ソース電極には，遅延回路１３の入力側が接続されている。そして，このセルドレイン電位発生回路１１の出力，すなわちセルドレイン電位Ｖｍｃｄは，遅延回路１３の出力側から出力されることになる。
【００５６】
以上の構成から成る第４の実施の形態にかかるデータ書き込み回路は，第１の実施の形態にかかるデータ書き込み回路１が有する効果の他，次の効果を有する。第１の実施の形態にかかるデータ書き込み回路１に備えられたセルドレイン電位発生回路３の場合，遅延回路５がＮチャネル型トランジスタ１１６のゲート電極に接続されているが，第４の実施の形態にかかるデータ書き込み回路に備えられたセルドレイン電位発生回路１１の遅延回路１３は，Ｎチャネル型トランジスタ１３のソース電極に接続されている。したがって，第４の実施の形態にかかるデータ書き込み回路によれば，Ｎチャネル型トランジスタ１１は，データの書き込み動作が終了するタイミングに同期して書き込み電位Ｖｐｐにあるセルドレイン電位Ｖｍｃｄをフローティング状態とすることになる。かかる動作によって，書き込み電位Ｖｐｐから各サブアレイＳＡ０〜ＳＡｎに対する貫通電流を低減させることが可能となり，第４の実施の形態にかかる形態にかかる消費電力の低減に寄与することになる。
【００５７】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５８】
例えば，第１の実施の形態にかかるデータ書き込み回路に対して，サブアレイドライバ４−０〜４−ｎ，またはサブアレイドライバ８−０〜８−ｎを用いることも可能であり，また第４の実施の形態にかかるデータ書き込み回路において，セルドレイン電位発生回路１１に対して，ブアレイドライバ４−０〜４−ｎ，またはサブアレイドライバ８−０〜８−ｎを適用することも可能である。
【００５９】
【発明の効果】
以上説明したように，本発明によれば，メモリセルに対するデータの書き込み開始時において，所定のデータを書き込むメモリセル以外のメモリセルおけるアバランシェ降伏現象を防止することが可能となり，かかるメモリセルに対するデータの誤書込が防止される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるデータ書き込み回路の回路図である。
【図２】図１のデータ書き込み回路に備えられたセルドレイン電位発生回路の回路図である。
【図３】図１のデータ書き込み回路の動作を示す波形図である。
【図４】本発明の第２の実施の形態にかかるデータ書き込み回路に備えられたサブアレイドライバの回路図である。
【図５】本発明の第２の実施の形態にかかるデータ書き込み回路の動作を示す波形図である。
【図６】本発明の第２の実施の形態にかかるデータ書き込み回路の他の動作を示す波形図である。
【図７】本発明の第３の実施の形態にかかるデータ書き込み回路に備えられたサブアレイドライバの回路図である。
【図８】本発明の第３の実施の形態にかかるデータ書き込み回路の動作を示す波形図である。
【図９】本発明の第３の実施の形態にかかるデータ書き込み回路に備えられたサブアレイドライバの回路図である。
【図１０】本発明の第３の実施の形態にかかるデータ書き込み回路の他の動作を示す波形図である。
【図１１】本発明の第４の実施の形態にかかるデータ書き込み回路に備えられたサブアレイドライバの回路図である。
【図１２】従来のデータ書き込み回路の回路図である。
【図１３】図１２のデータ書き込み回路に備えられたセルドレイン電位発生回路の回路図である。
【図１４】図１２のデータ書き込み回路に備えられたサブアレイドライバの回路図である。
【図１５】図１２のデータ書き込み回路の動作を示す波形図である。
【符号の説明】
１  データ書き込み回路
３  セルドレイン電位発生回路
４−ｎ  サブアレイドライバ
８−ｎ  サブアレイドライバ
１１  セルドレイン電位発生回路
Ｖｍｃｄ  セルドレイン電位
ＡＳＬｎ  サブアレイ選択信号線
ＤＬｍ  セルドレイン線
ＳＬｍ  セルソース線
ＤＴｒｍ  セルドレイン線選択トランジスタ
ＳＴｒｍ  セルソース線選択トランジスタ
Ｄｉｎ  制御信号
Ａｎ  アドレス信号
【図１】
0003638211.tif 000002
【図２】
0003638211.tif 000003
【図３】
0003638211.tif 000004
【図４】
0003638211.tif 000005
【図５】
0003638211.tif 000006
【図６】
0003638211.tif 000007
【図７】
0003638211.tif 000008
【図８】
0003638211.tif 000009
【図９】
0003638211.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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