(57)【特許請求の範囲】
【請求項１】
互いに異なる第１の電位（Ｖｃｃ）、第２の電位（Ｖｐｐ）および第３の電位（接地）にそれぞれ設定された第１の基準電位ライン（５０）、第２の基準電位ライン（５４）および第３の基準電位ライン（５５）と、少なくとも前もって設定した動作条件において、前記第３の基準電位ライン（５５）に接続される第４の基準電位ライン（６５）と、前記第１および第３の電位間でスイッチングが可能な制御信号を受ける制御入力（４１ａ）と、前記第２の基準電位ライン（５４）と前記第４の基準電位ライン（６５）との間に接続され、かつ、入力ノードおよび出力ノード（７０）を有する駆動インバータ段（４４）とを具備するスイッチ回路（４０、４０′）であって、
前記第２の基準電位ライン（５４）と前記第３の基準電位ライン（５５）との間に接続される帰還インバータ段（４３）は、中間ノード（５８）を規定すると共に、それぞれ制御端子を有する第１の上部トランジスタ（５１）、第１の下部トランジスタ（５３）および第１の電流能力調整手段（５２）を備えており、
前記第１の電流能力調整手段（５２）は前記第１の上部トランジスタ（５１）および前記第１の下部トランジスタ（５３）の間に接続され、前記第１の上部トランジスタ（５１）の前記制御端子は前記出力ノード（７０）に接続され、前記第１の下部トランジスタ（５３）および前記第１の電流能力調整手段（５２）の前記制御端子は前記制御入力（４１ａ）に入力する前記制御信号によって制御され、前記中間ノード（５８）は前記第１の電流能力調整手段（５２）および前記第１の下部トランジスタ（５３）の間に位置し、前記駆動インバータ段（４４）の前記入力ノードに接続され、起動要素（８０、７１）によって、前記第３の電位から前記第２の電位への前記中間ノード（５８）のスイッチングを助けることを特徴とするスイッチ回路。
【請求項２】
前記第１の電流能力調整手段は、前記中間ノードが前記第２の電位から前記第３の電位へのスイッチングを行う段階で動作する第１の電流制限要素（５２）を具備する請求項１に記載のスイッチ回路。
【請求項３】
前記第１の上部トランジスタ（５１）は第１の伝導形を有し、前記第１の下部トランジスタ（５３）は第２の伝導形を有し、前記第１の電流制限要素は前記第１の伝導形を有すると共に、前記制御入力（４１ａ）に入力する前記制御信号によって制御される制御端子を有している請求項２に記載のスイッチ回路。
【請求項４】
前記駆動インバータ段（４４）は、第２の電流能力調整手段（６２）を具備する請求項３に記載のスイッチ回路。
【請求項５】
前記第２の電流能力調整手段は、前記中間ノード（５８）が前記第３の電位から前記第２の電位へのスイッチングを行う段階で動作する第２の電流制限要素（６２）を具備する請求項４に記載のスイッチ回路。
【請求項６】
インバータ要素（４２）が、前記制御入力（４１ａ）と前記第１の下部トランジスタ（５３）の前記制御端子との間に接続されており、前記駆動インバータ段（４４）は、互いに直列に接続され、かつ、前記出力ノード７０を形成する中間ノードを有する前記第１の伝導形の第２の上部トランジスタ（６１）と前記第２の伝導形の第２の下部トランジスタ（６３）とを具備しており、前記第２の電流制限要素は、前記第２の上部トランジスタと前記出力ノードとの間に接続されると共に、前記制御入力（４１ａ）に接続された制御端子を有する第２の補助トランジスタ（６２）を具備する請求項５に記載のスイッチ回路。
【請求項７】
前記起動要素は、前記第１の基準電位ライン（５０）と前記中間ノード（５８）との間に結合され、前記制御入力（４１ａ）に接続される制御端子を有するプッシュトランジスタ（８０）を具備する請求項１から６のいずれか一項に記載のスイッチ回路。
【請求項８】
前記起動要素は、前記第２の基準電位ライン（５４）と前記中間ノード（５８）との間に結合されると共に、前記制御入力（４１ａ）に接続される制御端子を有するプッシュトランジスタ（８０）を具備する請求項１から６のいずれか一項に記載のスイッチ回路。
【請求項９】
前記起動要素は、前記出力ノード（７０）と前記第４の基準電位ライン（６５）との間に結合されると共に、前記制御入力（４１ａ）に接続される制御端子を有する出力トランジスタ（７１）を具備する請求項１から６のいずれか一項に記載のスイッチ回路。
【請求項１０】
前記第４の基準電位ライン（６５）は、前記第３の電位（接地）、および、第１、第２および第３の電位とは異なる第４の電位（ＶNEG ）に選択的に接続される請求項１から９のいずれか一項に記載のスイッチ回路。
【請求項１１】
前記第２の基準電位ライン（５４）と前記第３の基準電位ライン（５５）との間に接続される最終インバータ段（８１）が、第３の上部トランジスタ（８２）と、少なくとも第３の補助トランジスタ（８３）および第３の下部トランジスタ（８４）とを具備しており、前記第３の上部トランジスタおよび前記第３の下部トランジスタは、前記出力ノード（７０）に接続される制御端子を有し、前記第３の補助トランジスタは、前記制御入力（４１ａ）に入力する前記制御信号によって制御される制御端子を有する請求項３から１０のいずれか一項に記載のスイッチ回路。
【請求項１２】
前記第３の上部トランジスタ（８２）は、前記第１の伝導形を有し、前記第３の補助トランジスタ（８３）および前記第３の下部トランジスタ（８４）は、前記第２の伝導形を有する請求項１１に記載のスイッチ回路。
【請求項１３】
前記第１の伝導形のトランジスタはＰＭＯＳトランジスタであり、前記第２の伝導形のトランジスタはＮＭＯＳトランジスタである請求項３から１２のいずれか一項に記載のスイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高電圧転送用ＣＭＯＳ型のスイッチ回路に関する。特に、本発明は、供給電圧よりも高い電圧（昇圧した読み取り電圧）でもってセルを読み取るような、不揮発性メモリの行デコーダまたは列デコーダの最終段に関するものである。
【０００２】
一般に知られているように、ますます高密度の入手可能な不揮発性メモリへの必要性が、多重レベルメモリ（multilevel memories ）の研究につながっている。この多重レベルメモリでは、複数のセル（すなわち、メモリセル）のフローティングゲート領域に記憶された情報が、多くの論理レベルを介してコード化され、各々のセルに記憶される電荷量を細分することになる。
【０００３】
図１は、２レベルのメモリ用のフラッシュセルに関するゲート−ソース間電圧Ｖｇｓと、ドレイン−ソース電流Ｉｄｓとの関係を示す特性曲線である。すなわち、このメモリでは、各々のメモリセルにおいて、セルのオン状態およびセルのオフ状態にそれぞれ関連した二つの可能な値を有するビットを介して情報がコード化される。ここで、上記のオン状態またはオフ状態は、セルの状態がプログラムされているかまたはプログラムされていないかに依存する。特に、図１において、ＶｔｖおよびＶｔｗは、フラッシュセルがそれぞれ未使用（消去済み）セルおよび書き込み済みセルである場合に、上記フラッシュセルが電流の伝導を開始するゲート−ソース間電圧Ｖｇｓの値を表す。この種のメモリでは一般に、論理値“１”は、通常０．５Ｖと２．５Ｖとの間に含まれる閾値電圧（スレッショールド電圧）Ｖｔｖを有する特性に関連し、論理値“０”は、５Ｖより高い閾値電圧Ｖｔｗを有する特性に関連する。
【０００４】
さらに、メモリセルの読み取り動作が、所定のゲート−ソース間電圧Ｖｇｓにおいてメモリセルにより吸収された電流を、出力ＣＭＯＳレベルに変換された電圧に変換する動作を含むことは、一般に知られている。
多重レベルのセルの場合、平面（Ｖｇｓ−Ｉｄｓ平面）は、四つの論理値“１１”、“１０”、“０１”および“００”に対応する幾つかの特性曲線によって分割される（例えば、図２に示すように、セル当たり２ビットを記憶する場合が例示されている）。この場合、四つの論理値は、四つの異なる閾値Ｖｔ１、Ｖｔ２、Ｖｔ３およびＶｔ４にそれぞれ対応する。さらに、これらの閾値は、メモリセルのフローティングゲート領域に記憶された異なる電荷量に関連する。
【０００５】
セルのプログラミングは、不確定性（uncertainty ）の影響を受ける。そして、図１および図２の特性曲線は、両者とも実際に得られる分布の中央の値を表している。実際に、各々の閾値は、セルの正確な読み取りを充分可能にする方法によって得られる、先の分布の最大値および／または次の分布の最小値とは別に、最小値と最大値との間に含まれる値のそれぞれの分布に関連している。さらに、各々の閾値電圧の分布は、例えば図３に示すように、異なる振幅を示す。この図３は、各々のセルが２ビットを記憶するようなメモリセルに関連する分布を描いているが、そのスケールは一様ではない。
【０００６】
この場合の読み取り動作もまた、セルを流れる電流を電圧に変換する動作を含んでいる。さらに、このようにして得られた電圧は、上記の閾値電圧の分布間の中間にある異なる電圧値と比較される。
多重レベルのセルを読み取る際に生じる問題の一つは、読み取りの対象となるセルのゲート端子に印加される読み取り電圧に関係する。事実、選択された読み取り電圧において、全ての読み取りセル（できる限り、最も高い閾値でプログラムされたセルを除く）をオン状態にして、変換された電圧を異なる電圧レベルと比較することができるようにしなければならない。それゆえに、読み取り電圧は、最後の閾値電圧より少なくとも一つ前の閾値電圧よりも高くなければならない（例えば、図２のＶｔ３（閾値電圧）；  図３のＶＲ（読み取り電圧）、ここではＶＲ＝６Ｖ（ボルト））。
【０００７】
このような高い読み取り電圧は、公称電圧値が代表的に３Ｖであるような単一の供給電圧（すなわち、電源電圧）Ｖｃｃしか持っていない装置を取り扱う場合に特に問題となる。事実、このような高い電圧は、ブースタまたはチャージポンプといったような特殊な装置を使用することによって不揮発性メモリの内部で生成される。この目的のために使用され得るチャージポンプ１０のテブナン（Thevenin）の等価回路を図４に示す。この等価回路は、電圧Ｖ1 を生成する理想電圧源１１と、この理想電圧源１１に直列に接続される等価抵抗１２とを有している。この等価抵抗１２は、電流源として表されている負荷１３にさらに接続されている。図５はチャージポンプ１０の出力特性を示す。この図から明らかなように、チャージポンプ１０の出力電圧Ｖｏは、負荷１３が電流を吸収しないときに最大となり、負荷１３により吸収される電流が増加するにつれて直線的に減少する。
【０００８】
特に、図５からは、Ｖｐよりも低くない出力電圧を所望する場合、負荷１３はＩｐｍａｘより大きい電流を吸収することが不可能であることが推論され得る。通常、ＣＭＯＳ技術によって集積化されたチャージポンプは、１ｍＡ（ミリアンペア）より小さい電流を供給する働きをする。ワードラインを読み取るには、最大リップル５０ｍＡの６Ｖが必要である。こうした理由から、チャージポンプの出力は電圧調整器に接続される。この電圧調整器は、チャージポンプ１０から電圧供給を受けて、充分な値の一定電圧を生成することが可能になる。読み取り対象のセルのゲート端子にて６Ｖの読み取り電圧を充分な精度で保持するためには、セルのアドレス指定を行っている期間において、電流による消費をできる限り少なくする必要がある。
【０００９】
しかしながら、６Ｖの読み取り電圧を供給することによって行駆動回路のスイッチングを決定するような、セルのアドレス指定を行う段階は、幾つかの問題を生じさせる。事実、スイッチング制御信号は、供給電圧に等しい高論理レベルを有しており、このスイッチング制御信号の電圧は最悪の場合、２．５Ｖになる可能性がある。それゆえに、以下に詳しく説明するように、非常に異なる値の複数種の電圧を一つの駆動回路および同じ駆動回路に共存させるという問題が起こる。
【００１０】
行デコーダは、組み合せ回路により制御される多数のインバータ（１行当たり１インバータ）として概略的に表すことができる。この組み合せ回路は、入力アドレスを受け取って、各々の入力アドレス毎に、上記インバータの中の一つだけが高電圧の出力を持つようにインバータを駆動する機能を有している。さらに詳しくいえば、この組み合せ回路は、選択した行（この行が高電圧の出力を呈示するように）に接続されたインバータには低論理信号を送り、その他の全てのインバータには高論理信号を送る。この点については、複数の駆動インバータ２１の一つを示す図６を参照されたい。この一つのインバータ２１は、プルアップＰＭＯＳトランジスタ２２と、プルダウンＮＭＯＳトランジスタ２３とを具備する。さらに、これらのプルアップＰＭＯＳトランジスタ２２およびプルダウンＮＭＯＳトランジスタ２３は、結合ゲート端子（入力ノード２４）および結合ドレイン端子（出力ノード２５）を有すると共に、電圧（すなわち、読み取り電圧）Ｖｐｐに設定された第１の供給ライン２６、および、接地ライン（アースライン）にそれぞれ接続されるソース端子を有している。
【００１１】
【発明が課題しようとする課題】
上記の簡略化された構成は、Ｖｐｐ＝Ｖｃｃの場合には正確に作動するが、前述のように、読み取り電圧Ｖｐｐをチャージポンプによって生成する場合には作動しない。事実、後者の場合、組み合せ回路は非選択行のインバータの入力ノード２４に高論理レベルとして、電圧Ｖｃｃの読み取り電圧を供給するが、第１の供給ライン２６は電圧Ｖｐｐ（＞Ｖｃｃ）に設定されている。この状況では、非選択行の駆動インバータ２１のプルアップＰＭＯＳトランジスタ２２のゲート端子とソース端子の間には、非ゼロの電圧降下がある。もし、この電圧降下に相当する電圧がトランジスタ２２の閾値電圧に達すれば、トランジスタ２２はスイッチオンの状態になり、インバータの出力ノード２５はゼロ電圧値になることができず、その代わりに、読み取りの正確さを保証する必要が生じる。
【００１２】
このような問題を解決するための第１の解決策を図７に示す。この第１の解決策は、ＰＭＯＳ型のフィードバックトランジスタ２７を用いる正帰還インバータの使用を含んでいる。このフィードバックトランジスタ２７は、駆動インバータ２１の第１の供給ライン２６と入力ノード２４との間に接続され、そのゲート端子は出力ノード２５に接続されている。さらに、図７は、行選択組み合せ回路に属し、第２の供給ライン３１を介して電圧Ｖｃｃの読み取り電圧の供給を受けるＮＡＮＤゲート３０を示している。
【００１３】
この場合、出力ノード２５の電圧が減少すると、フィードバックトランジスタ２７はスイッチオンの状態になり、入力ノード２４を第１の供給ラインの電圧Ｖｐｐに連結し、プルアップトランジスタ２２の完全なスイッチオフの状態、および出力電圧がゼロになることを保証する。
しかし、上記の解決策も欠点を持たないわけではない。これらの欠点の主なものの一つとして次のような事実がある。すなわち、仮にＮＡＮＤゲート３０の複数のＰＭＯＳトランジスタが、Ｖｃｃでバイアスされたソース領域と、Ｖｐｐでバイアスされたドレイン領域（出力に接続）およびバルク領域とを有していれば、ＮＡＮＤゲート３０のＰＭＯＳトランジスタのソ−ス−バルク接合が直接バイアスされ、電流損失を引き起こす。この問題を解決するため、低電圧部分（プリデコーディング）を高電圧部分（デコーディング）から分離するためにＮＭＯＳ型パストランジスタまたはＣＭＯＳ型パススイッチを挿入することが可能である。
【００１４】
この解決策（第２の解決策）を図８に示す。図において、ＮＡＮＤゲート３０は、Ｖｃｃでバイアスされたゲート端子を有するＮＭＯＳパストランジスタ３２を介して、駆動インバータ２１を駆動する。
図８に図示の解決策において、ＮＡＮＤゲート３０の出力が高い（Ｖｃｃ）とき、パストランジスタ３２は、同じ電圧に設定された二つの端子（ゲート端子およびＮＡＮＤゲートの出力端子に接続された端子）を有しているので、ダイオードとして動作する。この結果、パストランジスタ３２は、ＮＡＮＤゲートの出力とノード２４との間に、それ自身の閾値電圧に等しい電圧降下を発生させる。
【００１５】
この結果、図８に図示の解決策もまた、さらなる回路の複雑化を伴うほか、供給電圧が低い場合には最適な解決策とはいい難い。より詳しくいえば、この条件では、パストランジスタ３２による電圧降下は、ノード２４がプルアップトランジスタ２２を完全にスイッチオフの状態にするのに必要な高い電圧に達するのを不可能にし、それゆえに、電流消費のレベルが高くなる。
【００１６】
また一方で、ＣＭＯＳパススイッチの使用は、アレイの行のピッチで行われるデコーディングに関して、受け入れがたい余分なものを残すほか、回路の他の部分を望ましくない状態でバイアスする問題を変えているにすぎない。
さらに、図８の回路は、スイッチング動作の期間に高い電流消費を有する。このことは、前述のように、上記多重レベルのセルの読み取りに必要な６Ｖのオーダーの読み取り電圧Ｖｐｐにとって特に負担となり、そしてスイッチング動作が遅ければ、上記の電流消費に関する問題をさらに悪くする。
【００１７】
本発明は上記問題点に鑑みてなされたものであり、低い電圧の入力信号が存在する場合に、後段の負荷または回路に対して、スイッチング動作の期間における電流損失を少なくして、高い電圧を転送することができるようなスイッチ回路を提供することを目的とするものである。
【００１８】
【課題を解決するための手段】
上記問題点を解決するために、本発明によれば、互いに異なる第１の電位（Ｖｃｃ）、第２の電位（Ｖｐｐ）および第３の電位（接地）にそれぞれ設定された第１の基準電位ライン、第２の基準電位ラインおよび第３の基準電位ラインと、少なくとも前もって設定した動作条件において、上記第３の基準電位ラインに接続される第４の基準電位ラインと、上記第１および第３の電位間でスイッチングが可能な制御信号を受ける制御入力と、上記第２の基準電位ラインと上記第４の基準電位ラインとの間に接続され、かつ、入力ノードおよび出力ノードを有する駆動インバータ段とを具備するスイッチ回路であって、上記第２の基準電位ラインと上記第３の基準電位ラインとの間に接続される帰還インバータ段は、中間ノードを規定すると共に、それぞれ制御端子を有する第１の上部トランジスタ、第１の下部トランジスタおよび第１の電流能力調整手段を備えており、上記第１の電流能力調整手段は上記第１の上部トランジスタおよび上記第１の下部トランジスタの間に接続され、上記第１の上部トランジスタの上記制御端子は上記出力ノードに接続され、上記第１の下部トランジスタおよび上記第１の電流能力調整手段の上記制御端子は上記制御入力に入力する上記制御信号によって制御され、上記中間ノードは上記第１の電流能力調整手段および上記第１の下部トランジスタの間に位置し、上記駆動インバータ段の上記入力ノードに接続され、起動要素（activation element）によって、上記第３の電位から上記第２の電位への上記中間ノードのスイッチングを助けるような構成のスイッチ回路が提供される。
【００１９】
実際に、本発明のスイッチ回路は、昇圧した供給ラインに接続される第１のインバータ段および第２のインバータ段、すなわち、帰還インバータ段および駆動インバータ段（帰還分岐部（feedback branch ）および駆動分岐部（driving branch））を具備している。この第１のインバータ段（帰還分岐部）は、帰還制御される上部トランジスタ（第１のメインＰＭＯＳトランジスタ）、および入力信号によって制御される下部トランジスタ（第１のＮＭＯＳトランジスタ）および電流能力調整手段（第１の補助ＰＭＯＳトランジスタ）を有しており、第２のインバータ段は、中間ノードを介して第１のインバータ段によって制御される。第１のスイッチング（出力の選択解除状態（deselected state）から選択状態へのスイッチング）は入力信号によって直接起動され、第２のスイッチング（出力の選択状態から選択解除状態へのスイッチング）は、中間ノードを昇圧するかまたは出力を降下させる起動要素（後述のプッシュＮＭＯＳトランジスタおよび出力ＮＭＯＳトランジスタ）を介して起動される。このようにすれば、どの構成要素も、二つの供給電圧ＶｃｃおよびＶｐｐを受ける二つの異なる端子を有していないので、従来の回路が持っていた問題は解決される。
【００２０】
【発明の実施の形態】
本発明の理解のため、添付図面（図８および図９）を参照しながら、非限定例を用いて本発明の好適な実施例を以下に説明する。
図９は、本発明に係るスイッチ回路の第１の実施例を示す回路図である。図９において、スイッチ回路４０は、メモリ１００に属する行デコーダ３９の内部で使用される。特に、このメモリ１００は、前述したように、多重レベル記憶が可能な不揮発性メモリである。
【００２１】
一般に、スイッチ回路４０は、２論理レベルの入力信号（または予め設定された信号の組み合せ）による二つの基準電位ラインの一つに、出力を接続するために使用される。特に、スイッチ回路４０は次のように作動する。すなわち、二つの入力論理レベルの少なくとも一つの電位が、対応する基準電位ラインの電位に等しくない場合、特に、出力の高レベル（ハイレベル（high level）、すなわち、“Ｈ”レベル）に対応する電位が、入力信号の“Ｈ”レベルに対応する電位よりもずっと高い（例えば、上記の多重レベルメモリの場合のように、入力信号の２．５Ｖに対する出力６Ｖ）場合に作動する。
【００２２】
図９において、スイッチ回路４０は、制御信号ＩＮ１およびＩＮ２を受信しかつ前段のデコーディング段（図示せず）に属する２入力のＮＡＮＤゲート４１に接続される。このＮＡＮＤゲート４１は出力４１ａを有しており、この出力４１ａは、インバータ４２を介して帰還インバータ段４３および駆動インバータ段４４に接続される。各インバータ段４３、４４は、それぞれ三つのＭＯＳトランジスタを含んでいる。ＮＡＮＤゲート４１およびインバータ４２の両方共、電圧Ｖｃｃに設定された第１の供給ライン５０に接続されている。
【００２３】
ＮＡＮＤゲート４１の出力４１ａおよびインバータ４２の出力は、制御信号および反転制御信号をそれぞれ受けるスイッチ回路４０の制御入力を規定する。
帰還インバータ段４３は、第２の供給ライン５４（Ｖｃｃより高い電圧Ｖｐｐに設定）と参照番号５５で示す接地（アース）との間に、互いに直列に接続される第１のメインＰＭＯＳトランジスタ５１、第１の補助ＰＭＯＳトランジスタ５２、および、第１のＮＭＯＳトランジスタ５３を含んでいる。
【００２４】
より詳しくいえば、帰還インバータ段の第１のＮＭＯＳトランジスタ５３は、インバータ４２の出力に接続されるゲート端子、接地５５に接続されるソース端子、および、中間ノード５８に接続されるドレイン端子を有している。第１の補助ＰＭＯＳトランジスタ５２は、インバータ４２の出力に接続されるゲート端子、中間ノード５８に接続されるドレイン端子、および、第１のメインＰＭＯＳトランジスタ５１のドレイン端子に接続されるソース端子を有している。第１のメインＰＭＯＳトランジスタ５１は、第２の供給ライン５４に接続されるソース端子、および、スイッチ回路４０の出力ノード７０に接続されるゲート端子を有している。ＰＭＯＳトランジスタ５１、５２の両方共、第２の供給ライン５４に接続されるバルク領域を有している。
【００２５】
駆動インバータ段４４は、第２の供給ライン５４と基準ライン６５との間に直列に接続される第２のメインＰＭＯＳトランジスタ６１、第２の補助ＰＭＯＳトランジスタ６２、および、第２のＮＭＯＳトランジスタ６３を含んでいる。
より詳しくいえば、駆動インバータ段４４の第２のＮＭＯＳトランジスタ６３は、中間ノード５８に接続されるゲート端子、低レベル（ロウレベル（low level ）、すなわち、“Ｌ”レベル）ノード６５に接続されるソース端子、および、出力ノード７０に接続されるドレイン端子を有している。第２の補助ＰＭＯＳトランジスタ６２は、制御入力４１ａに接続されるゲート端子、出力ノード７０に接続されるドレイン端子、および、第２のメインＰＭＯＳトランジスタ６１のドレイン端子に接続されるソース端子を有している。第２のメインＰＭＯＳトランジスタ６１は、中間ノード５８に接続されるゲート端子、および、第２の供給ライン５４に接続されるソース端子を有している。
【００２６】
出力ノード７０は、メモリ１００に属する多数のメモリセル（図示せず）に接続されたワードライン７２に接続される。
出力ＮＭＯＳトランジスタ７１は、出力ノード７０と低レベルノード６５との間に結合されており、制御入力４１ａに接続されるゲート端子を有している。通常、低レベルノード６５は接地５５に接続される。メモリ１００がゲート端子を介してメモリセル（図示せず）を消去する場合、低レベルノード６５は、二位式スイッチ（two-position switch ）７６を用いて、図９に示す電圧ＶNEG に設定された負の供給ライン７５に接続される。さらに、この場合、第２のＮＭＯＳトランジスタ６３および出力ＮＭＯＳトランジスタ７１は、ソース領域に接続されるそれぞれのバルク領域を有し、三重ウェル（triple well ）の形に形成される。
【００２７】
プッシュＮＭＯＳトランジスタ８０は、中間ノード５８に接続されるソース端子、制御入力４１ａに接続されるゲート端子、および、図９に破線でその概略を示し、以下に詳しく説明する第１の供給ライン５０または第２の供給ライン５４に接続されるドレイン端子を有している。
図９に図示のスイッチ回路４０において、第２のメインＰＭＯＳトランジスタ６１の寸法は、対応する第２の補助ＰＭＯＳトランジスタ６２が、全電流能力を低減させることを考慮し、ワードライン７２に必要な電流に応じて設定される。したがって、第２のメインＰＭＯＳトランジスタ６１の寸法は極めて大きく、負荷（ワードライン７２）を駆動する機能を持たない第１のメインＰＭＯＳトランジスタ５１の寸法よりも大きくなる。これらのメインＰＭＯＳトランジスタ５１、６１は、対応する補助ＰＭＯＳトランジスタ５２、６２の寸法より大きいか、または上記補助ＰＭＯＳトランジスタ５２、６２の寸法に等しい。これらの補助ＰＭＯＳトランジスタ５２、６２は、電流能力を調整し、かつ、それぞれのインバータ段４３、４４の安定性を調整する機能しか持っていない。この点については、以下に詳しく述べる。さらに、プッシュトランジスタ８０は、選択解除状態へのスイッチング動作の期間で、中間ノード５８の電位上昇を容易にしなければならないのみであるから、小さい寸法を有している。また一方で、出力ＮＭＯＳトランジスタ７１は以下に述べるように、選択解除状態への同様なスイッチング動作の期間で、ワードライン７２の電圧低減に寄与しなければならないから、その寸法は大きくなる。例えば、ＰＭＯＳトランジスタ５１、５２は４スクエア（squares ）の寸法（幅対長さの比）を有し、ＰＭＯＳトランジスタ６１、６２は２０スクエアの寸法（幅対長さの比）を有し、ＮＭＯＳトランジスタ５３、６３は１５スクエアの寸法（幅対長さの比）を有し、出力トランジスタ７１は３０スクエアの寸法（幅対長さの比）を有し、プッシュトランジスタ８０は１５スクエアの寸法（幅対長さの比）を有している。
【００２８】
つぎに、図９の回路の動作を以下に説明する。ただし、この説明ではプッシュトランジスタ８０は第１の供給ライン５０に接続され、低レベルノード６５は接地５５に接続されていると仮定する。二つの入力信号ＩＮ１、ＩＮ２は、プリデコーディング回路（図示せず）から送られてくる信号を表しており、これらの入力信号ＩＮ１、ＩＮ２の両方共、高論理レベル（供給電圧Ｖｃｃのレベル）になっているときにワードライン７２のアドレス指定を行う。
【００２９】
ワードライン７２の非選択状態において、二つの入力信号ＩＮ１、ＩＮ２の少なくとも一つは“Ｌ”レベル（ロウレベル）になっており、したがって、ＮＡＮＤゲート４１の出力４１ａは“Ｈ”レベル（電圧Ｖｃｃ）となる。そして、インバータ４２の出力は“Ｌ”レベル（接地）となる。この状態で、帰還インバータ段４３の第１のＮＭＯＳトランジスタ５３はオフ状態になり、第１のＰＭＯＳトランジスタ５１、５２はオン状態になり（以下、もっと明確になる）、そして、中間ノード５８は“Ｈ”レベル（電圧Ｖｐｐ）になる。したがって、駆動インバータ段４４の第１のＮＭＯＳトランジスタ６３はオン状態になり、そして、第２のメインＰＭＯＳトランジスタ６１は、ソースとゲートの端子間に電圧降下を持たないので、確実にオフ状態になる。このため、第２の補助ＰＭＯＳトランジスタ６２はオフ状態にされ、出力ノード７０は“Ｌ”レベルとなり、ワードライン７２もまた“Ｌ”レベルとなる。さらに、出力トランジスタ７１はオン状態になる。プッシュＮＭＯＳトランジスタ８０は、逆バイアスを掛けられたダイオードと等価であるから、オフ状態になる。事実、プッシュＮＭＯＳトランジスタ８０のドレイン端子とゲート（アノード）端子は同じ電圧Ｖｃｃに設定され、そのソース（カソード）端子は電圧Ｖｐｐにてバイアスされる。
【００３０】
ワードライン７２を選択しなければならない場合、信号ＩＮ１、ＩＮ２は共に“Ｈ”レベルに切り替えられる。この結果、ＮＡＮＤゲート４１の出力４１ａは“Ｌ”レベルに切り替えられ、直ちに出力ＮＭＯＳトランジスタ７１およびプッシュＮＭＯＳトランジスタ８０をスイッチオフの状態にする。さらに、第２の補助ＰＭＯＳトランジスタ６２のゲート端子は“Ｌ”レベル（接地）に切り替えられる。したがって、第２の補助ＰＭＯＳトランジスタ６２はそれ自身をオン状態に設定するが、第２のメインＰＭＯＳトランジスタ６１が依然としてオフ状態にあるため、導通状態となることができない。インバータ４２の出力は高論理状態（Ｖｃｃ）に切り替えられ、帰還インバータ段４３の第１のＮＭＯＳトランジスタ５３をスイッチオンの状態にし、第１の補助ＰＭＯＳトランジスタ５２のゲート端子を高電圧（Ｖｃｃ）に押し上げる。この結果、降下電圧（電圧Ｖｐｐと電圧Ｖｃｃとの差に対応）が、第１の補助ＰＭＯＳトランジスタ５２のソース端子とゲート端子との間に現れる。この降下電圧は、第１の補助ＰＭＯＳトランジスタ５２のスイッチオフの状態を開始し、かつ、第１のメインＰＭＯＳトランジスタ５１を流れる電流を制限する。中間ノード５８の電圧は、第１のＮＭＯＳトランジスタ５３による放電によって下降し、駆動インバータ段４４の第２のＮＭＯＳトランジスタ６３をスイッチオフの状態にし始め、そして、第２のメインＰＭＯＳトランジスタ６１をスイッチオンの状態にし始める。出力ノード７０は電位上昇を開始し、さらに帰還インバータ段４３の第１のメインＰＭＯＳトランジスタ５１をスイッチオフの状態にし、中間ノード５８が接地電位（アース電位）に近い電位に到達できるようにする。したがって、第２のメインＰＭＯＳトランジスタ６１は完全にスイッチオンがなされた状態に達し、出力ノード７０を電圧Ｖｐｐまで引き寄せる。
【００３１】
それゆえに、ワードライン７２はここで電圧Ｖｐｐに接続される。さらに、この状態で、異なる供給電圧にてバイアスされた二つの端子（ソースおよびドレイン、またはソースおよびゲート）を持つ構成要素はない。それゆえに、中間状態（完全にスイッチオフがなされた状態でもなく、完全にスイッチオンがなされた状態でもない状態）にある構成要素もなく、また一方で、直接バイアスされた望ましくない接合を与える構成要素もない。この結果、定常状態下にあっては、スイッチ回路４０はいかなる電流消費もしない。
【００３２】
ワード行（word row）７２を非選択状態にしなければならない場合、入力信号ＩＮ１、ＩＮ２は“Ｌ”レベルに切り替えられ、この結果、ＮＡＮＤゲート４１の出力４１ａが“Ｈ”レベルに切り替えられると共に、インバータ４２の出力が“Ｌ”レベルに切り替えられる。プッシュＮＭＯＳトランジスタ８０および出力ＮＭＯＳトランジスタ７１はスイッチオンの状態になり、中間ノード５８を第１の供給ライン５０の電圧Ｖｃｃの方向に引き寄せると共に、出力ノード７０を接地電位の方向に引き寄せる。これと同時に、第２の補助ＰＭＯＳトランジスタ６２のゲート−ソース間の電圧降下（電圧Ｖｐｐと電圧Ｖｃｃとの差に対応）は減少し、この第２の補助ＰＭＯＳトランジスタ６２は、選択段階における帰還分岐部の第１の補助ＰＭＯＳトランジスタ５２と同様に、電流制限状態に入る。
【００３３】
さらに、第２の補助ＰＭＯＳトランジスタ６２によって決定された電流制限によって、帰還インバータ段４３の第１のＮＭＯＳトランジスタ５３はスイッチオフの状態になり、中間ノード５８を上昇させ、駆動インバータ４４の第２のＮＭＯＳトランジスタ６３をスイッチオンの状態にする。そして、第２のメインＰＭＯＳトランジスタ６１をスイッチオフの状態にすることができる。ついで、出力ノード７０はさらに下降し、第１のメインＰＭＯＳトランジスタ５１のスイッチオンの状態を決定し、中間ノード５８を電圧Ｖｐｐまで上昇させる。駆動インバータ段４４と、帰還インバータ段４３との間の帰還によって決定される過渡状態の終段において、出力ノード７０は接地電圧に等しい電圧となり、帰還インバータ段４３の第１のＰＭＯＳトランジスタ（メイン、補助）５１、５２は完全にスイッチオンの状態になる。そして、駆動インバータ段４４の第２のＰＭＯＳトランジスタ（メイン、補助）６１、６２は完全にスイッチオフの状態になる。ここで、プッシュＮＭＯＳトランジスタ８０は再びオフ状態になる。
【００３４】
選択スイッチング段階において、制御入力４１ａの信号が“Ｌ”レベルに切り替えられると、前述したように、帰還インバータ段４３の第１のメインＰＭＯＳトランジスタ５１のスイッチオフの状態は、第１の補助ＰＭＯＳトランジスタ５２の電流調節効果（current throttling effect ）によって保証され、加速される。さらに、ＮＭＯＳトランジスタ５３の寸法は、駆動インバータ段４４のＮＭＯＳトランジスタ６３より大きいので、ＮＭＯＳトランジスタ６３は大きい電流を急速に吸収し、中間ノード５８を急速に下降させ、ＮＭＯＳトランジスタ６３をスイッチオフの状態にする。ＮＭＯＳトランジスタ６３の寸法はより小さいので、殆ど慣性を与えない。このようにして、過渡状態は短時間で終了する。
【００３５】
前述の選択解除スイッチング段階において、出力ノード７０のスイッチング動作は、プッシュＮＭＯＳトランジスタ８０または出力ＮＭＯＳトランジスタ７１が一つでも存在すれば、可能である。なぜならば、上記のＮＭＯＳトランジスタによって、中間ノード５８の電圧が上昇するか、または出力ノード７０の電圧が下降するからである。いかなる場合でも、ＮＭＯＳトランジスタ８０、７１が同時に存在することによって、スイッチング速度が増加する。このスイッチング速度は、先に示した第２のメインＰＭＯＳトランジスタ６１のスイッチオフの状態や、この第２のメインＰＭＯＳトランジスタ６１の電流制限を助ける第２の補助ＰＭＯＳトランジスタ６２によって、さらに増加する。
【００３６】
第１の補助ＰＭＯＳトランジスタ５２は、前述したような第１のメインＰＭＯＳトランジスタ５１における電流制限によって、第１のメインＰＭＯＳトランジスタ５１（ソース−ゲート端子間に高い電圧降下を有する）がスイッチオフの状態になることを困難にするような高い供給電圧Ｖｐｐが存在する場合でも、出力選択解除状態から出力選択状態へのスイッチング動作をさらに保証する。
【００３７】
スイッチ回路４０は、スイッチング動作の期間におけるスイッチング速度の増加、および、起動分岐部（active branches ）を流れる電流の減少の両方によって、スイッチング段階における電流消費を低減させる。事実、出力ノード７０の選択の期間では、帰還インバータ段４３の第１のメインＰＭＯＳトランジスタ５１がまだスイッチオフの状態にされておらず、そして、第１のＮＭＯＳトランジスタ５３がスイッチオンの状態を開始しているとき、前述のように、帰還インバータ段４３を流れる電流は、第１の補助ＰＭＯＳトランジスタ５２によって制限される。同様に、選択解除の期間では、第２のメインＰＭＯＳトランジスタ６１が依然としてスイッチオンの状態にあって、出力ＮＭＯＳトランジスタ７１が既にスイッチオンの状態になっているとき、前述のように、駆動インバータ段４４を流れる電流は、第２の補助ＰＭＯＳトランジスタ６２によって制限される。
【００３８】
駆動インバータ段４４の上部ＰＭＯＳトランジスタを二つの別々のトランジスタに分離すること、すなわち、同じ極性ではあるが、同じ論理状態（“Ｈ”レベル）において異なる値と異なるタイミングを有する信号によって制御されるメイントランジスタ６１および補助トランジスタ６２に分離すること、同様に帰還インバータ段４３の上部ＰＭＯＳトランジスタを二つの別々のトランジスタに分離すること、すなわち同じ極性ではあるが、異なる値と異なるタイミングを有する信号によって制御されるメイントランジスタ５１および補助トランジスタ５２に分離することによって、スイッチ回路の動作段階に応じて、二つのインバータ段のフォース（force ）（電流伝導能力および安定性）、すなわち、帰還インバータ段４３および駆動インバータ段４４のフォースを調整することができる。特に、定常動作状態（選択状態または選択解除状態）にあっては、帰還インバータ段４３および駆動インバータ段４４に所望の電気特性を持たせ、過渡状態にあっては、スイッチングを助ける目的で、各々の分岐部のフォースを低減させ、そして、電流消費を低減させることが可能である。さらに、スイッチ回路４０の動作状態を保ちつつ、ＶｐｐとＶｃｃとの差を増大させることも可能である。
【００３９】
このようにすれば、メインＰＭＯＳトランジスタ６１の寸法を大きくして、過渡状態の間に大きな電流を流しても、前述のような補助ＰＭＯＳトランジスタ６２によって達成される電流制限、およびスイッチング時間の短縮によって、いかなる場合にも電流消費の低減が保証される。
プッシュＮＭＯＳトランジスタ８０を電圧Ｖｃｃに設定された第１の供給ライン５０に接続する代わりに、電圧Ｖｐｐに設定された第２の供給ライン５４に接続することが可能なことは、特定の動作状態、例えばメモり１００の消去動作の期間において第２の供給ライン５４の電圧Ｖｐｐが第１の供給ライン５０の電圧Ｖｃｃ以下に下降したときに有利である。事実、この場合、ワードライン７２は同じメモリセクタに属する他のワードライン（図示せず）と共に、非選択状態にならなければならず、そして、ＮＡＮＤゲート４１の出力４１ａは“Ｈ”レベル（Ｖｃｃ）になる。この結果、プッシュＮＭＯＳトランジスタ８０のドレイン端子を第１の供給ライン５０に接続すれば、プッシュＮＭＯＳトランジスタ５０は、第１の供給ライン５０と中間ノード５８との間で直接バイアスされたダイオードと等価になり、中間ノード５８自身に向かって電流を流す。さらに、中間ノード５８の電位は電圧（Ｖｐｐ−Ｖｔｈ）以下に下がることはできない。ここで、Ｖｔｈはダイオード形式で接続されたプッシュＮＭＯＳトランジスタ８０による電圧降下である。これに代わって、プッシュＮＭＯＳトランジスタ８０のドレイン端子を第２の供給ライン５４に接続すれば、このプッシュＮＭＯＳトランジスタを前述の条件、すなわち、Ｖｐｐ＞Ｖｃｃという条件でも動作させることができる。
【００４０】
メモリ１００がメモリセル（図示せず）のゲート端子を介して消去状態に入ると、低レベルノード６５は負の供給ライン７５に接続される。このようにして、出力ノード７０は、三重ウェルの形に形成された通常の行デコーダと同じ方法で負の電位にすることが可能になる。
図１０は、本発明に係るスイッチ回路の異なる実施例（第２の実施例）を示す回路図である。このスイッチ回路の全体を参照番号４０′で示す。このスイッチ回路では、行デコーダに属するＮＡＮＤゲート４１はもはや存在せず、出力ノード７０は、出力インバータ（すなわち、最終インバータ段）８１を介して出力ライン８６に接続されている。
【００４１】
図１０に図示のスイッチ回路４０′は、高い電流出力能力が必要な場合、例えば、ラインを駆動しなければならない場合に有利に使用される。この目的のために、図示の例では、出力インバータ８１は、第２の供給ライン５４と接地５５との間に直列に接続される上部ＰＭＯＳトランジスタ８２、補助下部ＮＭＯＳトランジスタ８３、および、メイン下部ＮＭＯＳトランジスタ８４を含んでいる。
【００４２】
トップＰＭＯＳトランジスタ８２は、第２の供給ライン５４に接続されるソース端子およびバルク端子と、出力ノード７０に接続されるゲート端子と、出力８５に接続されるドレインとを有している。この出力８５は出力ライン８６に接続されている。補助下部ＮＭＯＳトランジスタ８３は、出力８５に接続されるドレイン端子と、インバータ４２の出力に接続されるゲート端子と、メイン下部ＮＭＯＳトランジスタ８４のドレイン端子に接続されるソース端子とを有している。このメイン下部ＮＭＯＳトランジスタ８４は、出力ノード７０に接続されるゲート端子と、接地５５に接続されるソース端子とを有している。
【００４３】
スイッチ回路４０′の残りの部分は以下の点を除いて、図９の回路４０と同じである。すなわち、このスイッチ回路４０′では、駆動インバータ段４４の第２のＮＭＯＳトランジスタ６３のソース端子および出力トランジスタ７１のソース端子は、共に接地５５に直接接続され、プッシュトランジスタ８０は、第１の供給ライン５０に接続されるドレイン端子を有している。この場合、上記の構成に代えて、プッシュトランジスタ８０を第２の供給ライン５４に接続することも可能である。さらに、出力ライン８６を負の電圧にしなければならない場合には、下部ＮＭＯＳトランジスタ８３、８４を三重ウェルの形に形成することもできる。
【００４４】
仮に、出力インバータ８１が、駆動インバータ段４４および帰還インバータ段４３を含む帰還ループの外部にある場合、出力インバータ８１の上部ＰＭＯＳトランジスタ８２は、スイッチ回路４０′の動作を抑止するための出力ライン８５に関連した能力を持たない状態で、出力ライン８６を駆動するのに適した大きい寸法を有している。
【００４５】
補助下部トランジスタ８３は、帰還インバータ段４３および駆動インバータ段４４を含む帰還回路段の上流部（前段部）にあるインバータ４２の出力信号によって直接制御される。この結果、補助下部ＮＭＯＳトランジスタ８３は、補助ＰＭＯＳトランジスタ５２、６２に関して図９を参照しながら述べたのと同様な方法で、出力８５が“Ｌ”レベルの状態から“Ｈ”レベルの状態へ移行するスイッチング過渡状態時に出力インバータ８１を流れる電流を制限する。また、同様に（図示せず）、上部ＰＭＯＳトランジスタ８２は二つのトランジスタに分離することができる。すなわち、その一つは出力ノード７０に接続されるメイントランジスタであって、他の一つは、出力８５が“Ｌ”レベルの状態から“Ｈ”レベルの状態へ移行するスイッチング過渡状態時に、出力インバータ８１を流れる電流を制限することを目的として、制御入力４１ａに接続される補助トランジスタである。
【００４６】
最後に、ここに図面を参照して述べてきたスイッチ回路の変形および変更は、これらの全てが添付の特許請求の範囲に記載の本発明の範囲に属するものである限り可能であることは明らかである。特に、本発明に係るスイッチ回路は、本明細書で述べた行デコーディング段のほかに、少なくともその一つが後段のノードに供給される電圧とは異なる複数の電圧間でスイッチングが可能な制御信号に従って、二つの異なる電圧レベルの間でノードのスイッチングを行うことが必要な全ての場合に適用できることを強調しておく。さらに、図１０に示すように、出力に負の電圧を供給する必要がない場合は、２位式スイッチ７６は省略してもよい。最後に、スイッチ回路の構成要素は、所望の論理レベルに従って、他の補足的な構成要素（complementary components）に置き換えることができる。
【図面の簡単な説明】
【図１】一つのメモリセルに１ビットを記憶するために用いられる電流−電圧特性を示す図である。
【図２】一つのメモリセルに２ビットを記憶するために用いられる電流−電圧特性を示す図である。
【図３】一つのメモリセルに２ビットを記憶する場合の、有効閾値電圧の分布を示す図である。
【図４】不揮発性メモリに使用されるチャージポンプ回路の等価回路を示す図である。
【図５】図４のチャージポンプ回路の出力特性を示す図である。
【図６】公知のタイプのデコーディング回路の一部を示す概略的な回路図である。
【図７】公知のタイプの他のデコーディング回路を簡略化して示す回路図である。
【図８】公知のタイプのさらに他のデコーディング回路を簡略化して示す回路図である。
【図９】本発明に係るスイッチ回路の第１の実施例を示す回路図である。
【図１０】本発明に係るスイッチ回路の第２の実施例を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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