(57)【特許請求の範囲】
【請求項１】
データ処理機能を有する内部回路に併せてＡ／Ｄ変換回路を内蔵し、当該Ａ／Ｄ変換回路に対する入力端子と共用される入出力用の外部端子を、第１の分岐配線および所定の入出力回路を介して前記内部回路に接続し、前記外部端子を第２の分岐配線を介して前記Ａ／Ｄ変換回路に接続して構成されるマイクロコンピュータにおいて、
前記外部端子と前記入出力回路との間の第１の分岐配線上に、当該第１の分岐配線における寄生抵抗値よりも十分に高い抵抗値の特定の抵抗を挿入接続することを特徴とするマイクロコンピュータ。
【請求項２】
前記第１および第２の分岐配線の分岐点と、前記外部端子との間に主配線が設けられている請求項１記載のマイクロコンピュータ。
【請求項３】
前記入出力回路が、ソースが高電位電源に接続され、ゲートに前記内部回路からの第１の制御信号が入力されて、ドレインが前記特定の抵抗の内部回路側の端末に接続される第１種導電型電界効果トランジスタと、
ドレインが前記第１種導電型電界効果トランジスタのドレインに接続され、ゲートに前記内部回路からの第２の制御信号が入力されて、ソースが低電位電源に接続される第２種導電型電界効果トランジスタと、
第１の入力端が前記特定の抵抗の内部回路側の端末に接続され、第２の入力端に前記内部回路からの入力制御信号が入力されて、出力端が前記内部回路に接続されるＮＡＮＤ回路とを備えて構成される請求項１または請求項２記載のマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロコンピュータに関し、特にＡ／Ｄ変換回路を内蔵するマイクロコンピュータに関する。
【０００２】
【従来の技術】
従来の、この種のマイクロコンピュータの構成の概要を示すブロック図を図５に示す。図５に示されるように、本従来例は、内部回路を形成するデータ処理回路部２およびＡ／Ｄ変換回路部３と、ＰチャネルＭＯＳトランジスタ８、ＮチャネルＭＯＳトランジスタ９およびＮＡＮＤ回路１０を含む入出力回路１と、外部端子１１とを備えて構成されており、外部端子１１より、入出力回路１およびＡ／Ｄ変換回路部３に接続される配線の寄生抵抗４、５および７が、それぞれの配線上に付随して明示されている。なお、本従来例は、マイクロコンピュータの通常動作時に使用される外部端子と、Ａ／Ｄ変換動作時におけるＡ／Ｄ入力端子とを共用化することにより、端子数の低減を図って構成されたマイクロコンピュータの１例である。
【０００３】
図５において、当該マイクロコンピュータを、外部端子１１からのデータ信号入力に対応して、マイクロコンピュータ自体としての通常の処理動作を行う場合には、データ処理回路部２より出力される制御信号１０１および１０２は、それぞれ“Ｈ”レベルまたは“Ｌ”レベルにて出力され、対応するＰチャネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトランジスタ９のゲートに入力される。また、同じくデータ処理回路部２より出力される入力制御信号１０３は“Ｌ”レベルにてＮＡＮＤ回路１０に入力される。この状態においては、外部端子１１より入力されるデータ信号は、ＰチャネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトランジスタ９におけるＯＮ／ＯＦＦ動作状態による影響下において、ＮＡＮＤ回路１０に入力され、“Ｌ”レベルの入力制御信号１０３との論理積がとられて、ＬＳＩ入力信号１０４としてデータ処理回路部２に入力され、外部端子１１より入力される前記データ信号に対応する所定のデータ処理作用が行われる。
【０００４】
また、当該マイクロコンピュータにおいてＡ／Ｄ変換作用を行う場合には、データ処理回路部２より出力される制御信号１０１は“Ｈ”レベルにて出力され、制御信号１０２は“Ｌ”レベルにて出力される。これらの制御信号１０１および１０２の入力を受けて、ＰチャネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトランジスタ９は共にＯＦＦ状態となる。またデータ処理回路部２より出力される入力制御信号１０３は“Ｈ”レベルにて出力されて、ＮＡＮＤ回路１０４に入力される。この状態においては、外部端子１１より入力されるＡ／Ｄ変換対象のデータ信号は、ＰチャネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトランジスタ９により形成される回路において遮断されており、またＮＡＮＤ回路１０の入力インピーダンスは開放状態となっているために、外部端子１１より入力されるＡ／Ｄ変換対象のデータ信号は、寄生抵抗４および７を経由して、そのままＡ／Ｄ変換回路部３に入力されて、所定のＡ／Ｄ変換作用が行われる。この際には、上述のように、データ処理回路部２より出力される入力制御信号１０３が“Ｈ”レベルにてＮＡＮＤ回路１０４に入力されるために、寄生抵抗４および５を経由して入力されるデータ信号は、ＮＡＮＤ回路１０において論理積がとられて、出力されるＬＳＩ入力信号１０４は、常時“Ｌ”レベルにてデータ処理回路部２に入力される。なお、このＡ／Ｄ変換動作時において、入出力回路１においてオフリーク電流が生じない場合には、Ａ／Ｄ変換回路部３の入力側には、図示されてはいないが、Ａ／Ｄ変換切替用のトランスファゲートを介して容量が接続されており、これによりＡ／Ｄ変換回路部３の入力側においてもリーク電流が生じないために、寄生抵抗４および７の抵抗値に関係なく、図５における節点Ｂにおけるデータ信号の電位レベルは、外部端子１１に入力された電位レベルと等しいレベルとなっており、寄生抵抗の存在の有無に関係なくデータ信号のレベルはロスなくＡ／Ｄ変換回路部３に印加される。
【０００５】
【発明が解決しようとする課題】
上述した従来の外部端子の共用化を図ったマイクロコンピュータにおいては、当該マイクロコンピュータを形成する半導体集積回路の高集積化に伴ない、入出力回路１を、不特定ノイズ源より十分に距離を置いて配置することができないために、当該ノイズ源より発生されるノイズを要因として、ＰチャネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトランジスタ９のゲートにレベル変動が生じ、これにより入出力回路１において発生するオフリーク電流によって、外部端子１１よりＡ／Ｄ変換回路部３に入力されるデータ信号のレベル値が、寄生抵抗４により変動する。今、外部端子１１に入力されるデータ信号の電圧レベルをＶi として表わし、寄生抵抗４および５の抵抗値をそれぞれｒ4 およびｒ5 とし、入出力回路１のオフリーク電流により、節点Ａに発生する電圧変動値をαとすると、外部端子１１に入力されるデータ信号の電圧レベルＶi に対応して、Ａ／Ｄ変換回路部３の入力端の節点Ｂにおけるデータ信号の電位レベルＶB は、次式により表わされる。
【０００６】
ＶB ＝Ｖi ＋α〔ｒ4 ／（ｒ4 ＋ｒ5 ）〕…………（１）
従って、Ａ／Ｄ変換回路部３に入力されるデータ信号の電位レベルＶB は、上記（１）式に示されるように、入出力回路１におけるオフリーク電流に起因する電圧変動値αと、寄生抵抗４および５の抵抗値により変動し、Ａ／Ｄ変換精度が劣化するという欠点がある。
【０００７】
本発明の目的は、外部端子とＡ／Ｄ入力端子を共用化して端子数を低減し、半導体集積回路の小型軽量化を図ることができるとともに、当該端子数の低減に伴ない発生するＡ／Ｄ変換精度の劣化を排除することのできる、Ａ／Ｄ変換回路を内蔵するマイクロコンピュータを実現することにある。
【０００８】
【課題を解決するための手段】
本発明のマイクロコンピュータは、データ処理機能を有する内部回路に併せてＡ／Ｄ変換回路を内蔵し、当該Ａ／Ｄ変換回路に対する入力端子と共用される入出力用の外部端子を、第１の分岐配線および所定の入出力回路を介して前記内部回路に接続し、前記外部端子を第２の分岐配線を介して前記Ａ／Ｄ変換回路に接続して構成されるマイクロコンピュータにおいて、前記外部端子と前記入出力回路との間の第１の分岐配線上に、当該第１の分岐配線における寄生抵抗値よりも十分に高い抵抗値の特定の抵抗を挿入接続することを特徴としている。なお、前記第１および第２の分岐配線の分岐点と、前記外部端子との間に主配線を設けるようにしてもよい。
【０００９】
また、前記入出力回路は、ソースが高電位電源に接続され、ゲートに前記内部回路からの第１の制御信号が入力されて、ドレインが前記特定の抵抗の内部回路側の端末に接続される第１種導電型電界効果トランジスタと、ドレインが前記第１種導電型電界効果トランジスタのドレインに接続され、ゲートに前記内部回路からの第２の制御信号が入力されて、ソースが低電位電源に接続される第２種導電型電界効果トランジスタと、第１の入力端が前記特定の抵抗の内部回路側の端末に接続され、第２の入力端に前記内部回路からの入力制御信号が入力されて、出力端が前記内部回路に接続されるＮＡＮＤ回路とを備えて構成するようにしてもよい。
【００１０】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００１１】
図１は本発明の第１の実施形態を示すブロック図である。図１に示されるように、本実施形態は、内部回路を形成するデータ処理回路部２およびＡ／Ｄ変換回路部３と、ＰチャネルＭＯＳトランジスタ８、ＮチャネルＭＯＳトランジスタ９およびＮＡＮＤ回路１０を含む入出力回路１と、共用化された外部端子１１と、当該外部端子１１と入出力回路１とを接続する配線上に、寄生抵抗の抵抗値よりも比較的抵抗値の高い抵抗６とを備えて構成されており、外部端子１１より、入出力回路１およびＡ／Ｄ変換回路部３に接続される配線の寄生抵抗４、５および７が、それぞれの当該配線上に付随して明示されている。
【００１２】
図１において、当該マイクロコンピュータを、外部端子１１からのデータ信号入力に対応して、マイクロコンピュータ自体としての通常の処理動作を行う場合には、前述の従来例の場合と同様に、データ処理回路部２より出力される制御信号１０１および１０２は、それぞれ“Ｈ”レベルまたは“Ｌ”レベルにて出力され、対応するＰチャネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトランジスタ９のゲートに入力され、これらのＰチャネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトランジスタ９は、共にＯＦＦ状態に設定される。また、同じくデータ処理回路部２より出力される入力制御信号１０３は“Ｌ”レベルにてＮＡＮＤ回路１０に入力され、外部端子１１より入力されるデータ信号は、ＰチャネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトランジスタ９におけるＯＮ／ＯＦＦ動作状態による影響下において、ＮＡＮＤ回路１０に入力され、“Ｌ”レベルの入力制御信号１０３との論理積がとられて、ＬＳＩ入力信号１０４としてデータ処理回路部２に入力され、外部端子１１より入力される前記データ信号に対応する所定のデータ処理作用が行われる。
【００１３】
また、当該マイクロコンピュータにおいてＡ／Ｄ変換作用を行う場合には、従来例と同様に、データ処理回路部２からの“Ｈ”レベルの制御信号１０１、および“Ｌ”レベルの制御信号１０２の入力を受けて、ＰチャネルＭＯＳトランジスタ８およびＮチャネルＭＯＳトランジスタ９は共にＯＦＦ状態となり、これらのＭＯＳトランジスタ回路は遮断状態となる。またＮＡＮＤ回路１０の入力インピーダンスは開放状態となっているために、外部端子１１より入力されるＡ／Ｄ変換対象のデータ信号は、寄生抵抗４および７を経由して、そのままＡ／Ｄ変換回路部３に入力されて、所定のＡ／Ｄ変換作用が行われる。その際には、データ処理回路部２より出力される入力制御信号１０３が“Ｈ”レベルにてＮＡＮＤ回路１０４に入力されるために、寄生抵抗４および５と、抵抗６を経由して入力されるデータ信号は、ＮＡＮＤ回路１０において論理積がとられて、出力されるＬＳＩ入力信号１０４は、常時“Ｌ”レベルにてデータ処理回路部２に入力される。前述したように、半導体集積回路の高集積化に伴ない、ノイズ源より発生されるノイズを要因とする入出力回路１におけるオフリーク電流によって、外部端子１１よりＡ／Ｄ変換回路部３に入力されるデータ信号のレベル値が、寄生抵抗４および５と、抵抗６により変動する。前述の場合と同様に、外部端子１１に入力されるデータ信号の電圧レベルをＶi とし、寄生抵抗４および５の抵抗値をそれぞれｒ4 およびｒ5 とし、抵抗６の抵抗値をＲ6 として、入出力回路１のオフリーク電流により、節点Ａに発生する電圧変動値をαとすると、外部端子１１に入力されるデータ信号の電圧レベルＶi に対応して、Ａ／Ｄ変換回路部３の入力端の節点Ｂにおけるデータ信号の電位レベルＶB は、次式により表わされる。
【００１４】
ＶB ＝Ｖi ＋α〔ｒ4 ／（ｒ4 ＋ｒ5 ＋Ｒ6 ）〕…………（２）
上記（２）式において、抵抗６の抵抗値Ｒ6 は、寄生抵抗の抵抗値ｒ4 およびｒ5 に比較して十分に高い抵抗値に設定されているために、上式は、近似的に下式により表わされる。
【００１５】
0003694710.tif 000002
例えば、Ｒ６ ：ｒ４ ＝Ｒ６ ：ｒ６ ＝１００とすると、従来例においては、前記（１）式より、変動電圧はα／２であるのに対して、本実施形態においては、上記（２）式より、変動電圧はα／１０２となり、（３）の近似式によればα／１０２となる。
【００１６】
即ち、上記（２）式、（３）式および（４）式より明らかなように、外部端子１１から入出力回路１に接続される配線上に、寄生抵抗よりも十分に抵抗値の高い抵抗を挿入接続することにより、Ａ／Ｄ変換動作時において、外部端子１１に入力されるデータ信号の電位レベルに対する、寄生抵抗の存在による電位変動の影響が、実用面においては回避することが可能となり、当該データ信号に対応するＡ／Ｄ変換精度の劣化を防止することができる。
【００１７】
本実施形態の１実施例において、図１における節点Ａにおけるオフリーク電流による変動電位が１００ｍＶの場合に、寄生抵抗４および５が、ｒ4 ＝ｒ5 ＝１０Ωであり、抵抗６が、Ｒ6 ＝１ｋΩの状態においては、（３）式より、Ａ／Ｄ変換回路部３の入力端において、データ信号の電位レベルに重畳される変動電圧は、α／１００＝１ｍＶとなる。これに対して、従来例の場合について、同一条件のもとに数値例を引用してみると、Ａ／Ｄ変換回路部３の入力端における変動電圧は、（１）より、α／２＝５０ｍＶとなり、明らかに、Ａ／Ｄ変換回路部３に入力される電圧レベルには５０ｍＶの偏移が生じて、高精度のＡ／Ｄ変換特性を実現することができない状態となる。
【００１８】
次に、本発明の第２の実施形態について説明する。図２は、当該第２の実施形態を示すブロック図である。図２に示されるように、本実施形態は、内部回路を形成するデータ処理回路部２およびＡ／Ｄ変換回路部３と、ＰチャネルＭＯＳトランジスタ８、ＮチャネルＭＯＳトランジスタ９およびＮＡＮＤ回路１０を含む入出力回路１と、共用化された外部端子１１と、当該外部端子１１と入出力回路１とを接続する配線上に、寄生抵抗の抵抗値よりも比較的抵抗値の高い抵抗６とを備えて構成されている。なお、本実施形態においては、外部端子１１より、入出力回路１およびＡ／Ｄ変換回路部３に接続される配線の寄生抵抗５および７が、それぞれの当該配線上に付随して明示されており、第１の実施形態の場合とは異なり、外部端子１１が、当該マイクロコンピュータを形成する半導体集積回路に直結されていて、図１に示される寄生抵抗４は無視される。従って、外部端子１１より、入出力回路１およびＡ／Ｄ変換回路部３に接続される配線は、直接、外部端子１１において分岐されている。本実施形態においては、当該半導体集積回路内の寄生抵抗は、寄生抵抗４と７のみであり（図１において、ｒ４ ≒０）、抵抗６の挿入接続によって、前記（３）式を参照しても明らかなように、第１の実施形態において得られる効果を更に上回る効果を実現することができる。なお、当該マイクロコンピュータを、マイクロコンピュータ自体としての通常の処理動作を行う場合における動作、およびＡ／Ｄ変換時における動作については、第１の実施形態の場合と同様である。
【００１９】
図３（ａ）、（ｂ）、（ｃ）および（ｄ）は、それぞれ本発明における、制御信号１０１、１０２、節点Ａの電位および節点Ｂの電位を示しており、図４（ａ）、（ｂ）、（ｃ）および（ｄ）は、それぞれ従来例における、制御信号１０１、１０２、節点Ａの電位および節点Ｂの電位を示している。図３（ｄ）と、図４（ｄ）との対比により明らかなように、本発明においては、節点Ａにおける電位の変動による、Ａ／Ｄ変換回路部３の入力端（節点Ｂ）におけるレベル変動は、従来例に比較して格段に小レベルに抑制されている。
【００２０】
【発明の効果】
以上説明したように、本発明は、Ａ／Ｄ変換回路を内蔵するマイクロコンピュータに適用されて、Ａ／Ｄ変換用入力端子を、マイクロコンピュータ固有の入出力用の外部端子と共用化し、当該外部端子と、マイクロコンピュータの内部回路に対応する入出力回路とを接続する配線上に、当該配線の寄生抵抗値よりも十分に大きい抵抗値を有する抵抗を挿入接続することにより、ノイズの影響により生じる前記入出力回路のオフリーク電流に起因するＡ／Ｄ変換入力電圧の変動を抑制することが可能となり、Ａ／Ｄ変換精度を向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す構成図である。
【図２】本発明の第２の実施形態を示す構成図である。
【図３】本発明における動作タイミング図である。
【図４】従来例における動作タイミング図である。
【図５】従来例を示す構成図である。
【符号の説明】
１    入出力回路
２    データ処理回路部
３    Ａ／Ｄ変換回路部
４、５、７    寄生抵抗
６    抵抗
８    ＰチャネルＭＯＳトランジスタ
９    ＮチャネルＭＯＳトランジスタ
１０    ＮＡＮＤ回路
１１    外部端子
【図１】
0003694710.tif 000003
【図２】
0003694710.tif 000004
【図３】
0003694710.tif 000005
【図４】
0003694710.tif 000006
【図５】
0003694710.tif 000007