(57)【特許請求の範囲】
【請求項１】
入力データを含むデータ信号と、該データ信号を積分した信号が入力される電圧制御発振器から出力されるクロック信号の位相を比較する位相比較器を含み、かつ、該位相比較器による比較結果に基づいて前記データ信号に同期したクロック信号を抽出生成するＰＬＬ部と、
前記データ信号、および、該ＰＬＬ部から抽出生成される当該クロック信号に基づき、ロック状態であることを検出するロック検出部とを有するＰＬＬ回路のロック検出回路において、
前記ロック検出部は、前記データ信号の１ビット内の２点の信号レベルを、前記電圧制御発振器の発振周期毎に順次抽出比較する手段を備えており、
前記データ信号の１ビット内の２点の信号レベルを、前記電圧制御発振器の発振周期毎に順次抽出比較する手段は、
前記電圧制御発振器から出力されるクロック信号の立ち上がりエッジまたは立ち下がりエッジの位相を遅らせて前記データ信号のある位置に移動する第１の遅延回路部と、
前記第１の遅延回路部を通過した信号の立ち上がりエッジまたは立ち下がりエッジにより前記データ信号の信号レベルを検出する第１のデータ保持手段と、
前記第１の遅延回路部を通過した信号の位相をさらに遅らせる第２の遅延回路部と、
該第２の遅延回路部を通過した信号の立ち上がりエッジまたは立ち下がりエッジにより前記データ信号の信号レベルを検出する第２のデータ保持手段とを含み、
前記データ信号の１ビット内の２点の信号レベルを、前記電圧制御発振器の発振周期毎に順次抽出比較する手段により、前記信号レベルの各々にて同じ状態が所定の期間続いたことが判別されたときのみロック状態とするように構成されることを特徴とするＰＬＬ回路のロック検出回路。
【請求項２】
前記ロック検出部が、
前記第１および第２のデータ保持手段の出力信号が同じであるか否かを判定する手段として、前記第１および第２のデータ保持手段の出力の後段に、該第１および第２のデータ保持手段の両方の出力信号を受ける排他論理和回路を設ける請求項１記載のＰＬＬ回路のロック検出回路。
【請求項３】
前記ロック検出部が、
前記排他論理和回路の後段に、該排他論理和回路の出力信号をＤ入力として、かつ、前記電圧制御発振器から出力されるクロック信号をクロック入力として受ける第３のデータ保持手段を設け、該第３のデータ保持手段の出力レベルが、所定の期間だけ予め定められた値になっているときのみロック状態とする請求項２記載のＰＬＬ回路のロック検出回路。
【請求項４】
前記第３のデータ保持手段の出力レベルが前記の予め定められた値になっているときのみ、前記電圧制御発振器の発振周期に対応する発振周波数を増加させるためのパルス信号、または、該発振周波数を減少させるためのパルス信号のいずれか一方の前記位相比較器への入力を遮断する請求項３記載のＰＬＬ回路のロック検出回路。
【請求項５】
前記ＰＬＬ部から抽出生成され、かつ、前記データ信号に同期したクロック信号を用いて入力データの取り込みを行う直並列変換部をさらに有するＰＬＬ回路のロック検出回路において、
該直並列変換部の直前に前記ロック検出部を設け、該ロック検出部により、前記入力データの取り込みに用いる前記電圧制御発振器の出力信号の位相を、前記第２のデータ保持手段に用いるために前記電圧制御発振器の出力信号に与える遅延量の略半分だけ遅らせる請求項１または２記載のＰＬＬ回路のロック検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路のロック検出回路に関するものであり、さらに詳しくは次段の回路においても正確にかつ安定的にロック状態の判断を行うことのできるＰＬＬ回路のロック検出回路に関する。
さらに特定的にいえば、本発明は、入力される基準信号またはデータ信号から、この信号に同期したクロック信号を抽出生成する機能（例えば、直並列変換部）、および、上記のクロック信号に基づきロック状態になっているか否かを検出する機能（例えば、ロック検出部）を有するＰＬＬ回路のロック検出回路に関するものである。
【０００２】
【従来の技術】
図２４は、従来におけるＰＬＬ回路のロック検出回路の構成の一例を示すブロック図であり、また、図２５は、図２４に示す従来のＰＬＬ回路のロック検出回路における動作を説明するためのタイミングチャートを示すものである。
すなわち、図２４に示すように、従来におけるＰＬＬ回路のロック検出回路１においては、基本的には、基準信号入力手段２と、比較信号入力手段３と、比較回路４および次段の回路６に対してロック検出信号ＬＤを出力するロック検出信号検出手段５とから構成されたものである。さらに、図２４において、基準信号入力手段２から出力される基準信号ａと、比較信号入力手段３から入力される比較信号ｙとを、例えば排他論理和（ＥＸ−ＯＲ）回路で構成された比較回路４で排他論理和を取り、その結果に基づいて生成される出力信号ｚに基づき、ロック検出信号検出手段５においてＰＬＬロック状態かＰＬＬアンロック状態かを判断するロック検出信号ＬＤとして出力し、次段の回路６に供給するように構成されている。
【０００３】
つまり、例えば、図２５に示すように、基準信号ａと比較信号ｙとが同期している状態においては、当該ロック検出信号ＬＤ（比較回路４からの出力信号ｚ）の出力レベルが“Ｌ（Low ）”レベルのままである場合（Ｌ）には、当該ＰＬＬ回路がロック状態になっていると判断し、また、交互に“Ｈ（High）”レベルもしくは“Ｌ”レベルになる場合（ＨＬ）には、当該ＰＬＬ回路がアンロック状態になっていると判断するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、係る従来のＰＬＬ回路のロック検出回路においては、次のような問題が発生している。すなわち、ロック状態を検出する必要のある所定の回路において、この回路のアンロック状態においては、当該比較回路４の出力信号の出力レベルが“Ｈ”レベルもしくは“Ｌ”レベルのいずれかに固定されているのではなく、ＨＬの状態にあるので、次段に接続されている他の回路において、アンロック状態を判断することが困難であり、誤動作をする原因ともなっている。
【０００５】
さらに、上記従来のＰＬＬ回路のロック検出回路においては、このロック状態に至る過程において、偶然にあるタイミングで基準信号と比較信号のそれぞれの周波数あるいは位相が一致する場合があり、係る状態の場合には、当該回路が本来、未だロック状態になっていないにもかかわらず当該ロック検出信号出力手段からは、“Ｌ”レベルのロック検出信号ＬＤが出力され、次段の回路６において、ロック状態となったと誤って判断されてしまうおそれが多かった。
【０００６】
さらにまた、基準信号として入力されるデータ信号に対しジッタ等が入り込んだ場合、このジッタに起因するデータ信号の立ち上がりエッジ（または、立ち下がりエッジ）のゆらぎにより、当該ロック検出信号の出力レベルは、ＨＬ状態となってしまうので、ロック状態にあるにもかかわらず次段の回路において、アンロック状態と判断されてしまうおそれが多く、したがって、安定なロック検出を実行することが不可能であった。
本発明は上記問題点に鑑みてなされたものであり、基準信号として入力されるデータ信号に対しジッタ等が入り込んだ場合でもデータ信号に同期したクロック信号が安定に抽出されるＰＬＬ回路のロック検出回路を実現すると共に、次段に接続された他の回路において、ロック状態あるいはアンロック状態を誤って判断することのないようなＰＬＬ回路のロック検出回路を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
上記問題点を解決するために、本発明に係るＰＬＬ回路のロック検出回路は、基本的には、以下に記載されたような技術構成を採用するものである。すなわち、本発明に係るＰＬＬ回路のロック検出回路は、基準信号入力手段と、比較信号入力手段と、基準信号入力手段の出力信号と比較信号入力手段からの出力信号とを比較する比較回路と、この比較回路の出力信号からロック検出信号を出力するロック検出信号検出手段とから構成されるＰＬＬ回路のロック検出回路において、上記比較回路は、基準信号入力手段に接続されたウインド生成手段、このウインド生成手段の出力信号と比較信号入力手段の出力信号とが入力されるエッジ検出手段、および、このエッジ検出手段の出力信号が入力され、かつ、その出力信号が上記ロック検出信号検出手段に接続されている時定数手段を備えている。
【０００８】
二者択一的に、本発明に係るＰＬＬ回路のロック検出回路は、以下に記載されたような技術構成を採用する。すなわち、本発明に係るＰＬＬ回路のロック検出回路は、データ信号入力手段と、クロック信号入力手段と、データ信号入力手段から出力されるデータ信号とクロック信号入力手段からのクロック信号とを比較する比較回路と、この比較回路の出力信号からロック検出信号を出力するロック検出信号検出手段とから構成されるＰＬＬ回路のロック検出回路において、上記比較回路は、データ信号入力手段に接続されたウインド生成手段、このウインド生成手段の出力信号とクロック信号入力手段の出力信号とが入力されるエッジ検出手段、および、このエッジ検出手段の出力信号が入力され、かつ、その出力信号が上記ロック検出信号検出手段に接続されている時定数手段を備えている。
【０００９】
好ましくは、本発明のＰＬＬ回路のロック検出回路では、上記時定数手段の出力端子と上記ロック検出信号検出手段との間にヒステリシス手段が設けられている。
【００１０】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路におけるウインド生成手段が、遅延手段を含んでいる。
【００１１】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路におけるウインド生成手段内の遅延手段として、第１の遅延手段と第２の遅延手段からなる多段の遅延手段が設けられている。
【００１２】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路における比較信号入力手段とエッジ検出手段との間に第３の遅延手段が設けられている。
【００１３】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路におけるクロック信号入力手段とエッジ検出手段との間に第３の遅延手段が設けられている。
【００１４】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路における第３の遅延手段は、第２の遅延手段の略半分の遅延時間を有する。
【００１５】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路におけるエッジ検出手段は、ウインド生成手段が形成したウインド内に、比較信号入力手段もしくはクロック信号入力手段に入力される入力信号のエッジが存在するか否かを判別する機能を有する。
【００１６】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路における時定数手段は、エッジ検出手段から出力される所定の信号レベルが、少なくとも所定の時間一定の信号レベルに維持されている場合に、所定の論理を出力する機能を有するものである。
【００１７】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路における時定数手段から出力される所定の論理が、ロック状態もしくはアンロック状態のいずれか１つである。
【００１８】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路におけるエッジ検出手段は、比較信号入力手段もしくはクロック信号入力手段が形成する入力信号のエッジが上記ウインド内に存在しない場合は、アンロック状態の論理を出力し、所定の期間、上記ウインド内に、上記エッジが存在している場合にロック状態の論理を出力する。
【００１９】
さらに、本発明の好ましい実施態様によれば、基準信号入力手段と、比較信号入力手段と、この基準信号入力手段から出力される基準信号と比較信号入力手段から出力される比較信号とを比較する比較回路と、この比較回路の出力信号からロック検出信号を出力するロック検出信号検出手段とから構成されるＰＬＬ回路のロック検出回路において、上記比較回路には、上記基準信号により生成されるウインド内に上記比較信号のエッジがあるかどうかを判断し、このエッジが検出されなかった場合には、直ちにアンロック状態とし、このエッジが検出された後、所定の時間の間、常にエッジが検出され続けている場合にのみ、ロック状態であると判断して、ロック状態の出力を行う時定数手段と、この時定数手段の出力端子と前記ロック検出信号検出手段との間に接続され、かつ、複数種のエッジ検出のレベルを設定することが可能なヒステリシス手段とが設けられている。
【００２０】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路は、入力データを含むデータ信号と、このデータ信号を積分した信号が入力される電圧制御発振器から出力されるクロック信号の位相を比較する位相比較器を含み、かつ、この位相比較器による比較結果に基づいて上記データ信号に同期したクロック信号を抽出生成するＰＬＬ部と、上記データ信号、および、ＰＬＬ部から抽出生成される当該クロック信号に基づき、ロック状態であることを検出するロック検出部とを有している。さらに、上記ロック検出部は、上記データ信号の１ビット内の２点の信号レベルを、電圧制御発振器の発振周期毎に順次抽出比較する手段を備えており、上記データ信号の１ビット内の２点の信号レベルを電圧制御発振器の発振周期毎に順次抽出比較する手段により、上記信号レベルの各々にて同じ状態が所定の期間続いたことが判別されたときのみロック状態とするように構成される。
【００２１】
さらに、好ましくは、上記データ信号の１ビット内の２点の信号レベルを電圧制御発振器の発振周期毎に順次抽出比較する手段は、電圧制御発振器から出力されるクロック信号の立ち上がりエッジの位相を遅らせて上記データ信号のある位置に移動する第１の遅延回路部と、この第１の遅延回路部を通過した信号の立ち上がりエッジにより上記データ信号の信号レベルを検出する第１のデータ保持手段と、上記第１の遅延回路部を通過した信号の位相をさらに遅らせる第２の遅延回路部と、この第２の遅延回路部を通過した信号の立ち上がりエッジにより上記データ信号の信号レベルを検出する第２のデータ保持手段とを備える。
【００２２】
さらに、好ましくは、上記ロック検出部は、第１および第２のデータ保持手段の出力信号が同じであるか否かを判定する手段として、第１および第２のデータ保持手段の出力の後段に、これらの第１および第２のデータ保持手段の両方の出力信号を受ける排他論理和回路を設ける。
【００２３】
さらに好ましくは、上記ロック検出部は、排他論理和回路の後段に、この排他論理和回路の出力信号をＤ入力（データ入力）として、かつ、電圧制御発振器から出力されるクロック信号をクロック入力として受ける第３のデータ保持手段を設け、この第３のデータ保持手段の出力レベルが、所定の期間だけ予め定められた値になっているときのみロック状態とする。
【００２４】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路では、上記第３のデータ保持手段の出力レベルが予め定められた値になっているときのみ、電圧制御発振器の発振周期に対応する発振周波数を増加させるためのパルス信号、または、この発振周波数を減少させるためのパルス信号のいずれか一方の位相比較器への入力を遮断する。
【００２５】
さらに、好ましくは、本発明のＰＬＬ回路のロック検出回路は、上記ＰＬＬ部から抽出生成され、かつ、上記データ信号に同期したクロック信号を用いて入力データの取り込みを行う直並列変換部を有している。さらに、この直並列変換部の直前に上記ロック検出部を設け、このロック検出部により、上記入力データの取り込みに用いる電圧制御発振器の出力信号の位相を、第２のデータ保持手段に用いるために電圧制御発振器の出力信号に与える遅延量の略半分だけ遅らせるようにしている。
【００２６】
【作用】
本発明に係るＰＬＬ回路のロック検出回路においては、上記したような構成を採用しているので、基準信号からウインドを作成し、係るウインド内に比較信号の立ち上がりのエッジもしくは立ち下がりのエッジが存在するか否かを判断するので、当該比較信号のエッジの検出操作そのものが正確に行われると同時に、当該回路における周波数のロック状態に関して、当該ロック状態が変化した場合には、所定の時間の間、当該変化の状態が固定的に継続されるか否かを判断し、当該変化の状態が固定的に継続された場合に限り、当該ロック状態についての状態が変化したと判断するように構成したものであるから、次段に接続された他の回路において、ロック状態あるいはアンロック状態を誤って判断することが有効に防止できる。この結果、当該回路における誤動作を回避することが可能になる。
【００２７】
さらに、本発明に係るＰＬＬ回路のロック検出回路においては、データ信号に同期したクロック信号を抽出生成し、かつ、この抽出生成されたクロック信号に基づきロック状態であることを検出する場合、上記データ信号の１ビット内の２点の信号レベルを電圧制御発振器の発振周期毎に順次抽出比較するときに、複数（例えば、３つ以上）のＤ−フリップフロップ（ＤＦＦ）等のデータ保持手段と、対応する遅延手段とを適切に組み合わせることにより、電圧制御発振器からの出力信号の立ち上がりもしくは立ち下がりのエッジを適切なタイミングで誤りなく検出することができる。
【００２８】
さらにまた、本発明によれば、複数のデータ保持手段にて検出された各信号のレベルにおいて、同じ状態が比較的長く続いたことが判別されたときのみロック状態とするようにしているので、データ信号に対し一時的にジッタ等が入り込んだ場合でも、ジッタによる立ち上がりエッジもしくは立ち下がりエッジのゆらぎに関係なく安定にロック状態を検出することができ、入力データに許容されるジッタ量が大きくなる。
【００２９】
【実施例】
以下に、本発明に係るＰＬＬ回路のロック検出回路の実施例を図面を参照しながら詳細に説明する。
図１は、本発明に係るＰＬＬ回路のロック検出回路の基本的な構成の一例を示すブロック図である。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００３０】
図中、基準信号入力手段２、比較信号入力手段３、この基準信号入力手段２の出力信号と比較信号入力手段３からの出力信号とを比較する比較回路４、およびこの比較回路４の出力信号からロック検出信号ＬＤを出力するロック検出信号検出手段５から構成されるＰＬＬ回路のロック検出回路１において、当該比較回路４は、基準信号入力手段２に接続されたウインド生成手段４１、このウインド生成手段４１の出力信号と比較信号入力手段３の出力信号とが入力されるエッジ検出手段４２とから構成され、かつ、ロック検出信号ＬＤを示すエッジ検出手段４２の出力信号が入力され、かつその出力信号がロック検出信号検出手段５に接続されている時定数手段４３が設けられている。
【００３１】
つまり、本発明における特徴的事項としては、基準信号よりウインドを生成するウインド生成手段４１と上記ウインド内に比較信号のエッジがあるかどうかを判断するエッジ検出手段４２が設けられており、さらに、このエッジ検出手段４２が、エッジを検出しなかった場合には、直ちにアンロック状態とし、またエッジを検出した後、ある程度の時間の間、常にエッジを検出し続けている場合にのみ、ロック状態であると判断して、ロック状態の出力を行う時定数手段４３を設けたことにより、安定なＰＬＬのロック検出回路を実現することが可能となったものである。
【００３２】
図２は、本発明に係るＰＬＬ回路のロック検出回路１の第１の具体例における構成の概略を示すブロック図である。
図２において、ウインド生成手段４１は、基準信号ａが入力される第１の入力端子部５１と、当該基準信号ａを所定の遅延時間遅らせた遅延信号ｂを出力する第１の遅延回路５０等の第１の遅延手段の出力信号が入力される第２の入力端子部５２とを有する否定的排他論理和回路｛あるいは一致回路（ＥＸ−ＮＯＲ）｝５３とで構成されている。さらに、図２において、エッジ検出手段４２は、データ保持機能を有する第１のフリップフロップ（ＦＦ１）と、第２のフリップフロップ（ＦＦ２）と、ＯＲゲート回路（ＯＲ１）５４とが、図示のように接続された構成からなるものである。
【００３３】
すなわち、上記第１と第２のフリップフロップ（ＦＦ１、ＦＦ２）のＤ入力端子（データ入力端子）Ｄには、前述した否定的排他論理和回路（ＥＸ−ＮＯＲ）５３の出力信号ｃが入力され、また第１のフリップフロップＦＦ１のクロック入力端子Ｃには、比較信号ｄが入力され、また第２のＤ−フリップフロップ（ＦＦ２）のＤ入力端子Ｄには、この比較信号ｄの反転信号が入力されるように構成されており、さらに、この第１と第２のフリップフロップ（ＦＦ１、ＦＦ２）のそれぞれのＱ出力端子Ｑが、２入力のＯＲゲート回路５４のそれぞれの入力端子部に接続されている。
【００３４】
また、図２に示した本発明の第１の具体例においては、エッジ検出手段４２の出力信号は、時定数手段４３の入力端子部に接続されているものであって、当該時定数手段４３は、第１のトランジスタＴ1 と、第２のトランジスタＴ2 と、コンデンサＣ1 と、第２のトランジスタＴ2 のエミッタに接続される電流源ＣＳとで構成され、この第１のトランジスタＴ1 の制御端子部にエッジ検出手段４２の出力（エッジ検出信号Ｅが生成される部分）が接続されている。
【００３５】
また、本発明における該具体例の該時定数手段４３の出力信号Ｆは、ロック検出信号検出手段５に入力される。さらに、当該ロック検出信号検出手段５において、予め定められた適宜のしきい値Ｖｔｈと該時定数手段４３の出力値とを比較して、所定のしきい値Ｖｔｈを越えるかあるいは所定のしきい値Ｖｔｈから低下した時点を検出してロック検出信号ＬＤを生成し、次段に設けられた適宜の回路（次段の回路）６に出力する。
【００３６】
なお、好ましくは、本発明の第１の具体例においては、時定数手段４３とロック検出信号検出手段５との間にヒステリシス手段４４が設けられていることが望ましい。
上記した具体例における各回路手段における動作は、図３のタイミングチャートに示されているように、まず、基準信号ａとこの基準信号ａを第１の遅延回路５０により所定の時間だけ遅延された遅延信号ｂとが、否定的排他論理和回路（ＥＸ−ＮＯＲ）５３の第１と第２の入力端子部５１、５２にそれぞれ個別に入力されると、この否定的排他論理和回路（ＥＸ−ＮＯＲ）５３によりウインドに相当する出力信号ｃが生成される。
【００３７】
ついで、エッジ検出手段４２において、比較信号ｄのエッジ部分が、ウインドを示す出力信号ｃの中に含まれているか否かをこのエッジ検出手段４２で判断するものであって、すなわち、本発明においては、このウインド生成手段４１において、入力される基準信号ａのエッジ毎にウインドを示す出力信号ｃを生成して、このエッジ部の存在を検出するようにしている。
【００３８】
そして、本発明においては、ロック状態となった時に、この比較信号ｄのエッジが、このウインドの中心に来るようにこのＰＬＬ回路のタイミングを設定することが好ましい。
かかる設定をすることによって、ロック状態時においては、この比較信号のエッジが、ウインドを示す出力信号ｃの略中心の位置に来るようにしておけば、ロック時には、このエッジ検出手段４２のエッジ検出信号Ｅは図３のＥの波形で示されるように、当該エッジ検出手段４２の出力レベルは“Ｌ”レベルとなる。
【００３９】
その結果、ロック検出信号Ｇは、“Ｌ”レベルを継続する。
また、当該周波数が、比較信号との同期が取れない場合には、つまり、図３における時刻ｔ1 において、比較信号ｄのエッジ部分が、このウインド４１内に入らない状態になった場合、すなわち、アンロック状態になった場合においては、このエッジ検出手段４２の出力信号（エッジ検出信号）Ｅは、出力信号ｃにより表されるウインド内に入らないので、このエッジ検出手段４２の出力信号Ｅは“Ｈ”レベルとなる。
【００４０】
しかしながら、このままの状態で、当該エッジ検出手段４２のロック状態検出結果を出力すると、ロック状態に至るまでの過程で、偶然にウインド信号ｃ内に、この比較信号ｄのエッジが来た場合に、例えば、時刻ｔ2 において、たまたま偶然に出力信号ｃにより表されるウインド内に、この比較信号ｄのエッジが入った場合に、このエッジ検出手段４２のエッジ検出信号Ｅは、“Ｌ”レベルとなり、その結果ロック検出信号Ｇも“Ｌ”レベルとなりアンロック状態を出力することになる。
【００４１】
つまり、実際には、アンロック状態にもかかわらず、ロック状態として出力してしまうという従来と同様の欠点を有することになる。
そのため、本発明においては、上記構成に加えて、このエッジ検出手段４２とロック検出信号検出手段５との間に、時定数手段４３が設けられるものであって、この時定数手段４３は、上記図２の回路構成からわかるように、当該時定数手段４２への入力が“Ｈ”レベルになった場合には、すぐにその出力信号Ｆを“Ｈ”レベルとするが、当該入力が“Ｈ”レベルから“Ｌ”レベルになった場合には、当該時定数手段４３の出力信号Ｆは、予め定められた一定の時間が経過して、容量に蓄積された電荷が放電しない限り、“Ｌ”レベルにならないように構成されるものである。
【００４２】
すなわち、ロックするまでの過程で、偶然にウインド内に比較信号のエッジが来ても、これは単なる単発である場合には、その検出信号は、無視し、一定時間検出信号を監視して、測定された出力信号のいずれもが“Ｌ”レベルになってない場合には、当該時定数手段４３の出力信号Ｆが切り替わることはないように構成するものである。
【００４３】
上記の一定時間とは、この時定数手段４３が、最後に充電された時点、つまり時刻ｔ1 からカウントして、少なくとも複数個のウインドが形成されるに十分な期間を設定するようにすればよい。
つまり、時刻ｔ2 で、一旦何らかの原因で、ロック状態でないにもかかわらず、比較信号のエッジが、このウインド内で検出され、ロック状態を誤認させるような状態が発生した場合でも、この時定数手段４３の出力信号は、予め定められた時定数に従って、徐々に低下するように構成されており、当該時定数手段４３の出力信号Ｆが、予め定められたしきい値Ｖｔｈ以下となる時刻ｔ3 において、“Ｌ”レベルとなるように構成しておくものである。
【００４４】
係る時定数手段４３における時定数は、特に特定されるものではないが、少なくとも複数個の比較信号が入力されるように設定されることが望ましい。
上記具体例においては、時刻ｔ3 において、この時定数手段４３の出力信号Ｆが、設定されたしきい値Ｖｔｈを切ることにより、ロック検出信号５の出力信号Ｇが“Ｈ”レベルとなり、ロック状態となったことが次段の回路に伝達される。
【００４５】
つまり、上記具体例においては、安定したＰＬＬ回路のロック検出を行うことが可能となる。
またこの時定数回路の出力変化も非常に緩やかである為、次段において、ロック状態かアンロック状態かの判断も容易に行うことが可能である。
なお、上記方法を採用した場合でも、このロック検出信号検出手段５からの出力信号は、変動していることが多く、したがって、例えば適宜のヒステリシス手段４４をこのロック検出信号検出手段５とこの時定数手段４３との間に設けることも好ましい。
【００４６】
係るヒステリシス手段４４としては、特にその構成を特定するものではないが、例えば、少なくとも複数種のしきい値レベルを設定でき、一方のしきい値を所定の出力データが横切った場合に、他のしきい値が目標しきい値として切り替わるような構成を有するものであることが望ましい。
また、本発明における上記具体例においては、当該ロック検出信号検出手段５は、ロック状態時に“Ｌ”レベルの出力信号を出すように構成するものとしたが、係る出力信号の極性は、反転させることも可能であることはいうまでもない。
【００４７】
次に、本発明に係る第２の具体例を図４および図５を参照しながら説明する。図４は、本発明に係る第２の具体例におけるＰＬＬ回路のロック検出回路１の構成の概略を説明するブロック図であり、また、図５は、図４の動作を説明するためのタイミングチャートである。
前述の第１の具体例においては、例えば、入力される基準信号にジッタ等の大きい信号が入力されると、このウインドの位置がリアルタイムに変動する為、エッジ検出手段４２においてうまくウインドが捕らえられないことが多く、ロック状態であるにもかかわらずエッジ検出手段４２の出力となるエッジ検出信号Ｅが“Ｈ”レベルとなってしまい、最終的にアンロック状態として出力してしまうという問題があった。
【００４８】
図４の具体例は、係る問題を解決するものであって、基本的な方法としては、このウインド生成手段４１内に、さらに別の遅延手段、つまり前述した第１の遅延回路５０からなる第１の遅延手段に対して第２の遅延回路５５からなる第２の遅延手段を設け、ウインドの幅をより拡大するようにしたものである。
つまり、本発明における第２の具体例においては、当該ウインド生成手段４１の遅延手段として、第１の遅延手段（第１の遅延回路５０）と第２の遅延手段（第１の遅延回路５５）からなる多段の遅延手段が設けられているものである。
【００４９】
かかる構成を採用することによって、次段のエッジ検出手段４２において比較的容易にウインドを捕らえることが可能となるので、より正確で正常なＰＬＬ回路のロック検出動作を実行させることが可能となる。
ただし、上記した第２の具体例においては、当該ウインド生成手段４１においてのみ、この遅延手段を設けた状態にすると、この基準入力信号と比較入力信号との位相関係が異なってくるので、係る位相を調整する必要から、比較信号入力手段３とエッジ検出手段４２との間に、第３の遅延回路５７からなる第３の遅延手段を設けるものである。
【００５０】
本発明に係る第２の具体例におけるこの第３の遅延回路５７は、第２の遅延回路５５の略半分の遅延時間を有するものであることが望ましい。
なお、本発明においては、この第１と第２の遅延回路は、必ずしも２つに分割されている必要はなく、一つの遅延回路で構成され、上記したウインドの幅を大きくするようにしたものであれば、いずれの遅延手段を採用したものであってもよい。
【００５１】
つまり、本具体例においては、今、ロックした時点で、この比較入力信号のエッジが、係るウインドの中心に来るように、ＰＬＬのタイミングを設定しているとすると、この第３の遅延回路５７の遅延時間ｔｐｄ３を第２の遅延回路５５の遅延時間ｔｐｄ２の約半分（１／２）とすれば、前記した第１の具体例におけると同様の位相関係を維持させることが可能となる。
【００５２】
つまり、本発明に係る第２の具体例においては、図５に示すように、仮に時刻ｔ4 において、瞬間的にジッタが発生して、比較信号ｄのエッジが、出力信号ｃにより表されるウインドから外れてしまった場合でも、この第３の遅延回路５７の出力信号ｄ′のエッジが、このウインド内で捕捉されるので、時刻ｔ4 においては、エッジ検出手段４２の出力となるエッジ検出信号Ｅは、何らの変化もせず、したがって、時定数手段４３の出力信号Ｆおよびロック検出信号検出手段５の出力信号Ｇも共に変化を示すことがなく、ロック状態を維持することができる。
【００５３】
そして、時刻ｔ5 において、第３の遅延回路５７の出力信号ｄ′のエッジが、出力信号ｃにより表されるウインドから外れた時点において、初めてエッジ検出手段４２からのエッジ検出信号Ｅが“Ｈ”レベルとなり、その結果、時定数手段４３の出力信号Ｆおよびロック検出信号検出手段５の出力信号Ｇも共に変化してアンロック状態を検出することになる。
【００５４】
なお、本発明において使用されるエッジ検出手段４２の構成は、特に特定されるものではなく、ウインド生成手段４１が形成したウインド内に、当該比較信号入力手段に入力される比較信号のエッジが存在するか否かを判別する機能を有するものであれば如何なる構成のものでも使用することが可能である。
【００５５】
また、本発明において使用されるこの時定数手段４３は、当該エッジ検出手段４２から出力される所定の信号レベルが、少なくとも所定の時間一定の信号レベルに維持されている場合に、所定の論理を出力する機能を有するものであれば、如何なる構成のものでも使用することが可能である。
【００５６】
さらに、このロック検出信号検出手段５における出力論理は、所定の回路における周波数がロック状態もしくはアンロック状態のいずれか１つを表すものであればよく、その極性も“Ｈ”レベル、“Ｌ”レベルのいずれを採用するものであってもよい。
【００５７】
また、このロック検出信号検出手段５は、当該エッジ検出手段４２が、当該ウインド内に、当該比較信号入力手段３が形成するエッジが存在しない場合は、アンロック状態の論理を出力し、所定の期間、当該ウインド内に、当該エッジが存在している場合にロック状態の論理を出力するように構成されていることが望ましい。
次に、本発明に係るＰＬＬ回路のロック検出回路１の第３の具体例について図６および図７を参照しながら詳細に説明する。
【００５８】
すなわち、本発明に係る第３の具体例は、前記した第１および第２の具体例と基本的な構成は同じであるが、入力される信号が、前記した第１および第２の具体例では、基準信号と比較信号であったのに対し、第３の具体例においては、データ信号とクロック信号とが使用されるものである。
したがって、この第３の具体例においては、基準信号入力手段２と比較信号入力手段３との代わりに、データ信号入力手段２′とクロック信号入力手段３′とが使用されることになる。
【００５９】
さらに、第３の具体例においては、入力データ信号よりウインドを生成するウインド生成手段４１と、このウインド内に入力されるクロック信号のエッジが存在するか否かを判断するエッジ検出手段４２と、さらには、このエッジ検出手段４２において、エッジが検出されなかった場合に、直ちにアンロック状態とすると共に、ある程度の時間の間、常に当該エッジを検出し続けているときのみロック状態を出力する時定数手段４３およびヒステリシス手段４４を設けたものである。
【００６０】
本発明に係る第３の具体例におけるエッジ検出手段４２は、前述した第１および第２の具体例におけるエッジ検出手段４２とは、機能は同一であるが、その構成が異なっている。
すなわち、本発明に係る第３の具体例におけるＰＬＬ回路のロック検出回路としては、データ信号入力手段２′、クロック信号入力手段３′、このデータ信号入力手段２′の出力信号とクロック信号入力手段３′からの出力信号とを比較する比較回路４、および、この比較回路４の出力信号からロック検出信号を出力するロック検出信号検出手段５から構成されており、当該比較回路４は、該データ信号入力手段２′に接続されたウインド生成手段４１と、このウインド生成手段４１の出力信号とクロック信号入力手段３′の出力信号とが入力されるエッジ検出手段４２と、このエッジ検出手段４２の出力が入力され、かつその出力がロック検出信号検出手段５に接続されている時定数手段４３とが設けられているようなＰＬＬ回路のロック検出回路が提供される。
【００６１】
すなわち、図６に示すように、エッジ検出手段４２は、Ｄ入力端子Ｄとクロック入力端子Ｃを有し、反転Ｑ出力端子ＸＱを有する第３のフリップフロップＦＦ３と、Ｄ入力端子Ｄ、クロック入力端子Ｃ、セット端子Ｓとを有し、反転Ｑ出力端子ＸＱを有する第４のフリップフロップＦＦ４および第５のフリップフロップＦＦ５と、第２〜第４のＯＲゲート回路ＯＲ２、ＯＲ３およびＯＲ４とが、図６に示されているように接続配線された回路構成を採用するものである。
【００６２】
つまり、このウインド生成手段４１の出力信号ｃは、第３のフリップフロップＦＦ３のＤ入力端子Ｄと、第２および第３のＯＲゲート回路ＯＲ２、ＯＲ３の一方の入力端子とに接続されている。また一方で、クロック信号（比較信号）ｄは、第３のフリップフロップＦＦ３のクロック入力端子Ｃと、第２および第３のＯＲゲート回路ＯＲ２、ＯＲ３の他方の入力端子とに接続されている。
【００６３】
なお、このクロック信号ｄは、第３のＯＲゲート回路ＯＲ３の他方の入力端子に反転回路を介して接続されている。
また一方で、第３のフリップフロップＦＦ３の反転Ｑ出力端子ＸＱの出力は、反転回路を介して第４および第５のフリップフロップＦＦ４、ＦＦ５のセット端子Ｓに接続されている。さらに、第２のＯＲゲート回路ＯＲ２の出力は、第４のフリップフロップＦＦ４のクロック入力端子Ｃに接続されている、さらにまた、第３のＯＲゲート回路ＯＲ３の出力は、第５のフリップフロップＦＦ５のクロック入力端子Ｃに接続されている。
【００６４】
また、第４および第５のフリップフロップＦＦ４、ＦＦ５の反転Ｑ出力端子ＸＱの出力は、反転回路を介して第４のＯＲゲート回路ＯＲ４の入力端子にそれぞれ接続されていると共に、この第４のフリップフロップＦＦ４の反転出力端子ＸＱの出力は、反転回路を介してこの第５のフリップフロップＦＦ５のＤ入力端子Ｄに接続されている。第５のフリップフロップＦＦ５の反転出力端子ＸＱの出力は、反転回路を介して第４のフリップフロップＦＦ４のＤ入力端子Ｄに接続されている。
【００６５】
係るエッジ検出手段４２の動作を図７のタイミングチャートに従って説明するならば、入力されるデータ信号（基準信号）ａと、第１の遅延回路５０により所定の時間遅延された遅延信号ｂとが、否定的排他論理和回路（ＥＸ−ＮＯＲ）５３に入力され、出力信号ｃにより表されるウインドの波形が形成される。
また一方で、クロック信号入力手段３′からクロック信号ｄが入力されると、第３のフリップフロップＦＦ３の反転Ｑ出力端子ＸＱから出力される出力信号を反転させたエッジ検出信号Ｅは、“Ｈ”レベルを示し、また、第２のＯＲゲート回路ＯＲ２の出力信号Ｆと第３のＯＲゲート回路ＯＲ３の出力信号Ｇは、当該クロック信号ｄのエッジが、出力信号ｃにより表されるウインド内にある間だけそれぞれ“Ｌ”レベルを示し、その他の期間には“Ｈ”レベルを呈するものである。
【００６６】
また、第３のフリップフロップＦＦ３の出力信号Ｅをセット端子Ｓに入力し、第２のＯＲゲート回路ＯＲ２の出力信号Ｆをクロック入力端子Ｃに入力する第４のフリップフロップＦＦ４においては、その反転Ｑ出力端子ＸＱの出力信号Ｈは“Ｈ”レベルとなるが、反転回路でインバートされるので、“Ｌ”レベルの信号が出力される。また、この第３のフリップフロップＦＦ３の出力信号Ｅをセット端子Ｓに入力し、この第２のＯＲゲート回路ＯＲ２の出力信号Ｆをクロック入力端子ｃに入力する第５のフリップフロップＦＦ５においては、その反転Ｑ出力端子ＸＱの出力信号Ｉは“Ｈ”レベルとなるが、反転回路でインバートされるので、“Ｌ”レベルの信号が出力されることになる。
【００６７】
その結果、この第４のフリップフロップＦＦ４の反転出力信号Ｈと第５のフリップフロップＦＦ５の反転出力信号Ｉは、図７のような出力波形を描くことになる。
そして、第４のフリップフロップＦＦ４の反転出力信号Ｈと第５のフリップフロップＦＦ５の反転出力信号Ｉは、共に第４のＯＲゲート回路ＯＲ４に入力されて、この第４のＯＲゲート回路ＯＲ４から“Ｌ”レベルの出力信号Ｊが出力され、ロック状態が検出されることになる。
【００６８】
次に、時刻ｔn （ｎは任意の正の整数）において、出力信号ｃにより表されるウインド内に、クロック信号ｄのエッジが存在しない場合には、第４のフリップフロップＦＦ４の反転出力信号Ｈが“Ｈ”レベルに変化して第４のＯＲゲート回路ＯＲ４の出力信号Ｊを“Ｈ”レベルに変化させるので、アンロック状態が検出されることになる。
本発明に係る第３の具体例においては、特に、入力されるデータ信号が、ランダムなパターンである場合が多く、したがって規則的でない場合には、上記のウインドは、規則的な周期で生成されないが、係る状況においても、前述した具体例と同様に、より安定した、正確なＰＬＬ回路のロック状態の検出を正常に行うために、時定数手段４３が設けられているものであって、係る時定数手段４３の構成およびその機能は、前述の具体例におけるものと同一であるので、詳細な説明は省略する。
【００６９】
次に、図８は、本発明の第３の具体例において使用されるエッジ検出手段４２の変形例を示すブロック図である。図８のＰＬＬ回路のロック回路は、データ信号入力手段２′に接続されるウインド生成手段４１に遅延手段を設けるものであって、当該遅延手段は、第１の遅延回路５０からなる第１の遅延手段と第２の遅延手段５５からなる第２の遅延手段とに分割して設けるものであってもよく、また、一体的に設けたものであってもよい。
【００７０】
さらに、クロック信号入力手段３′とエッジ検出手段４２との間に、第３の遅延回路５７からなる第３の遅延手段を設けることもでき、係る具体例における各遅延手段の作用、構成および目的は、前記した第１および第２の具体例における遅延手段と実質的に同一であるので、その詳細な説明は省略する。
【００７１】
図９は、本発明に係るＰＬＬ回路のロック検出回路の別の具体例の構成を示すブロック図であり、上記した各具体例に比べて、極めて簡易な構成を有する、経済的かつ正確であって安定性のあるＰＬＬ回路のロック検出回路１を得るものである。
【００７２】
すなわち、図９に示すように、本発明におけるＰＬＬ回路のロック検出回路の第４の具体例においては、基準信号入力手段２、比較信号入力手段３、基準信号入力手段２の出力信号と比較信号入力手段３からの出力信号とを比較する比較回路４、およびこの比較回路４の出力信号からロック検出信号を出力するロック検出信号検出手段５から構成されたＰＬＬ回路のロック検出回路１において、当該比較回路４に、時定数手段４３およびヒステリシス手段４４が設けられているＰＬＬ回路のロック検出回路１が提供される。
【００７３】
上記具体例におけるこの比較回路４の構成は、従来のＰＬＬ回路のロック検出回路において使用されている比較回路と同一のもので差し支えない。
【００７４】
つまり、上記の具体例においては、この比較回路４において、基準信号入力手段２からの基準信号と比較信号入力手段３からの比較信号とを比較して、その結果が一致していない場合には、直ちにアンロック状態を出力し、ある程度の時間の間、常に一致状態が継続される場合にのみ、ロック状態を出力するようにし、さらに、ジッタ、あるいは出力電圧の変動等による誤動作を有効に防止するものである。
【００７５】
以下に、上記した本発明に係る第３の具体例において使用し得るエッジ検出手段４２の他の構成例について説明する。
【００７６】
図１０は、本発明における第３の具体例におけるエッジ検出手段４２の他の構成例を示すブロック図であって、図６におけるエッジ検出手段４２との違いは、図６中の第３のフリップフロップＦＦ３に対応するフリップフロップＦＦ３′のクロック入力端子Ｃが反転入力端子に構成されているものであって、係る構成により、当該ウインド内にクロック信号の立ち下がりエッジがあるときにエッジありと判断し、立ち下がりエッジがないときには、エッジなしと判断するように構成されているものである。
【００７７】
当該エッジ検出手段４２の動作は、極性が異なるだけで図６のエッジ検出手段４２の動作と同じである。
【００７８】
図１１は、本発明における第３の具体例におけるエッジ検出手段４２のさらに他の構成例を示すブロック図である。図中、ウインド生成手段４１の出力信号がクロック入力端子Ｃに入力され、クロック信号入力手段３′からのクロック信号がＤ入力端子Ｄに入力される第６のフリップフロップＦＦ６と、このウインド生成手段４１の出力信号が、反転回路を介してクロック端子Ｃに入力され、クロック信号入力手段３′からのクロック信号がＤ入力端子Ｄに入力される第７のフリップフロップＦＦ７と、第６および第７のフリップフロップＦＦ６、ＦＦ７のＱ出力端子Ｑが、それぞれ入力端子に接続された否定的論理和回路｛あるいは一致回路（ＥＸ−ＮＯＲ）｝６０とで構成されており、当該ウインド内にクロック信号の立ち上がりエッジもしくは立ち下がりエッジがあるときにエッジがあると判断し、またクロック信号の立ち上がりエッジもしくは立ち下がりエッジがないときにエッジがないと判断する回路構成を採っている。
【００７９】
つまり、２個のフリップフロップＦＦ６、ＦＦ７によって入力されるウインドの両エッジでクロック信号を捕らえクロック信号の状態を判断することが可能となる。
本具体例において、入力されるデータがランダムなパターンの場合、すなわち規則的でない場合に、当該ウインドが規則的な周期で生成されないが、係る場合でも正常な動作を行わせることが可能となる。
【００８０】
図１２は、本発明における第３の具体例におけるエッジ検出手段４２の別の構成例を示すブロック図である。図中、ウインド生成手段４１の出力信号がクロック入力端子Ｃに入力され、クロック信号入力手段３′からのクロック信号がデータ端子Ｄに入力される第８のフリップフロップＦＦ８と、このウインド生成手段４１の出力信号が、反転回路を介してクロック端子Ｃに入力され、クロック信号入力手段３′からの出力クロック信号がＤ入力端子Ｄに入力される第９のフリップフロップＦＦ９と、第８のフリップフロップＦＦ８のＱ出力端子Ｑが、一方の入力端子に接続され、かつ、第９のフリップフロップＦＦ９の反転Ｑ出力端子ＸＱが、反転回路を介して他方の入力端子に接続されたＮＡＮＤゲート回路６１とで構成されており、当該ウインド内にクロック信号の立ち上がりエッジがあるときにエッジがあると判断し、またクロック信号の立ち上がりエッジがないときにエッジがないと判断する回路構成を採っている。
【００８１】
つまり、２個のフリップフロップＦＦ８、ＦＦ９によって入力されるウインドの両エッジでクロック信号を捕らえクロック信号の状態を判断することが可能となる。
【００８２】
図１３は、本発明における第３の具体例におけるエッジ検出手段４２のさらに別の構成例を示すブロック図である。図中、ウインド生成手段４１の出力信号がクロック入力端子Ｃに入力され、クロック信号入力手段３′からのクロック信号がＤ入力端子Ｄに入力される第１０のフリップフロップＦＦ１０と、ウインド生成手段４１の出力信号が、反転回路を介してクロック入力端子Ｃに入力され、クロック信号入力手段３′からのクロック信号がＤ入力端子Ｄに入力される第１１のフリップフロップＦＦ１１と、第１０のフリップフロップＦＦ１０の反転Ｑ出力端子ＸＱが反転回路を介して、一方の入力端子に接続され、かつ、第１１のフリップフロップＦＦ１１のＱ出力端子Ｑが、他方の入力端子に接続されたＮＡＮＤゲート回路６２とで構成されており、当該ウインド内にクロック信号の立ち下がりエッジがあるときにエッジがあると判断し、またクロック信号の立ち下がりエッジがないときにエッジがないと判断する回路構成を採っている。
【００８３】
つまり、２個のフリップフロップＦＦ１０、ＦＦ１１によって入力されるウインドの両エッジでクロック信号を捕らえクロック信号の状態を判断することが可能となる。
【００８４】
ついで、入力データＤＡＴＡを含むデータ信号に同期したクロック信号を抽出生成する機能を備えた本発明のＰＬＬ回路のロック検出回路の具体例に対し改良を施した実施例を説明する。この実施例との違いを明確にするため、まず、図１４および図１５を参照しながら、クロック信号を抽出生成する機能を備えた本発明のＰＬＬ回路のロック検出回路の具体例を詳しく説明する。
【００８５】
図１４および図１５は、クロック抽出生成機能を有する本発明のＰＬＬ回路のロック検出回路の一例を示す回路ブロック図（その１およびその２）である。これらの図１４および図１５の回路は、基本的に、前述の図２のロック検出回路に相当するＰＬＬ部７およびロック検出部４０に直並列変換部９を付加したものである。さらに、図１６は、図１４に示すＰＬＬ回路のロック検出回路における動作を説明するためのタイミングチャートである。
【００８６】
図１４において、ＰＬＬ部７は、入力データＤＡＴＡを含むデータ信号と、このデータ信号をチャージポンプ部７２およびフィルタ部７３により積分した信号が入力される電圧制御発振器（ＶＣＯ）７４と、この電圧制御発振器７４から出力されるクロック信号（図１４ではＶＣＯ出力信号Ｓvco ）との位相を比較する位相比較器７１とを具備している。さらに、上記ＰＬＬ部７においては、位相比較器７１による位相比較結果に基づいて上記データ信号に同期したクロック信号を抽出生成することができる。
【００８７】
さらに、図１４において、ロック検出部４０は、入力データＤＡＴＡを含むデータ信号が入力されるＤ入力端子Ｄと、ＰＬＬ部７から抽出生成されたクロック信号が入力されるクロック入力端子Ｃとを有する２つのフリップフロップ１４３、１４４を具備している。ここで、ＰＬＬ部７から抽出生成されたクロック信号は、遅延回路素子７５（遅延回路０：後述の第１の遅延回路素子に対応する）を通してクロック入力端子Ｃに入力される。また、データ信号は、１つの遅延回路素子１４０を通して一方のフリップフロップ１４３のＤ入力端子Ｄに入力される。別の経路として、データ信号は、直列に接続された２つの遅延回路素子１４１、１４２を通して他方のフリップフロップ１４４のＤ入力端子Ｄに入力される。
【００８８】
さらに、図１４においては、上記の２つのフリップフロップ１４３、１４４の各々のＱ出力端子Ｑを入力とする否定的排他論理和回路１４８が、２つのフリップフロップ１４３、１４４の後段に接続される。さらに、否定的排他論理和回路１４８の出力側には、時定数回路１４５、ヒステリシス回路１４６およびインバータ回路１４７が設けられている。
【００８９】
これらのフリップフロップ１４３、１４４、および否定的排他論理和回路１４８は、それぞれ、前述の図２におけるフリップフロップＦＦ１、ＦＦ２、および否定的排他論理和回路５３とほぼ同じ機能を有する。さらに、否定的排他論理和回路５３の出力側に接続される時定数回路１４５およびヒステリシス回路１４６は、それぞれ、前述の図２における時定数手段４３およびヒステリシス手段４４とほぼ同じ機能を有する。
【００９０】
さらに詳しく説明すると、図１４の時定数回路１４５は、前述の図２の場合と同じように、第１のトランジスタＴ1 ′と、第２のトランジスタＴ2 ′と、コンデンサＣ1 ′と、第２のトランジスタＴ2 ′のエミッタに接続される電流源ＣＳ′とで構成され、第１のトランジスタＴ1 ′の制御端子部にエッジ検出機能を有する否定的排他論理和回路１４８が接続されている。
【００９１】
上記のような構成のロック検出部４０は、データ信号の１ビット内の２点の信号レベルの“Ｈ”レベルまたは“Ｌ”レベルを、電圧制御発振器７４の発振周期の複数倍毎（Ｎ倍毎：Ｎは任意の正の整数）に順次抽出比較するような構成になっている。
ここでは、上記１ビット内の２点の信号レベルを電圧制御発振器７４の発振周期毎に順次抽出比較することにより、上記信号レベルの各々にて同じ状態が比較的長く続いたことが判別されたときのみロック状態とするようにしている。
【００９２】
さらに、図１５において、直並列変換部９は、入力データＤＡＴＡを含むデータ信号に同期したクロック信号をクロック入力として、直列形式のデータ信号を抽出するための４つのフリップフロップ９１、９２、９３および９４が設けられている。さらに、これらのフリップフロップ９１〜９４から出力される直列形式のデータ信号を、１／４分周器９５により４倍の周期にされたクロック信号をクロック入力として、並列形式のデータ信号に変換し、入力データの取り込みを行う４つの他のフリップフロップ９６、９７、９８および９９が設けられている。
【００９３】
図１４および図１５に示したロック検出回路では、入力データＤＡＴＡを含むデータ信号を、互いに遅延量の異なる２種の遅延回路（第１の遅延回路素子１４０からなる遅延回路１、第２の遅延回路素子１４１、１４２からなる遅延回路２）に通すことによってタイミングの異なる２つのデータ信号を生成する。さらに、これらのデータ信号の立ち上がりエッジにおいて、電圧制御発振器７４からのＶＣＯ出力信号（クロック信号）Ｓvco の“Ｈ”レベルまたは“Ｌ”レベルを検出し、それらが異なる場合にはロック状態、同じ場合にはアンロック状態としている。
【００９４】
この場合、データ信号から抽出されたクロック信号（図１４ではＶＣＯ出力信号Ｓvco ）は、直並列変換部９で入力データの取り込みに使用されるため、クロック信号の立ち上がりがデータ信号の変化点になければ正しい入力データを取り込むことができる。したがって、ロック検出部４０のクロック信号の立ち上がりがデータ信号の変化点にないときにロックしていると判断すればよい。
【００９５】
しかしながら、この種のロック検出部では、図１６のタイミングチャートに示すように、入力データＤＡＴＡにジッタ（図１６の斜線部）があるときに、遅延回路７５を通してデータ信号（ａ）を遅延させた信号（ア）、および、２つの遅延回路１４１、１４２を通してデータ信号（ａ）を遅延させた信号（イ）もジッタの影響を受ける。それゆえに、遅延回路７５を通してクロック信号（ｂ）を遅延させた信号（ウ）の立ち上がりにおいて、入力データＤＡＴＡの変化点にないにもかかわらずロックしていないと判断してしまうことがある（ロック検出信号（ｃ）により最終判断される）。
【００９６】
このような状態では、遅延量の異なる２種の遅延回路を通して得られる２つのデータ信号は、それぞれ、フリップフロップ１４３、１４４に入力された後に、互いに異なる“Ｌ”レベルの信号（エ）と“Ｈ”レベルの信号（オ）として出力されることはなくなる。この結果、否定的排他論理和回路１４８の出力信号（カ）のレベルも“Ｌ”レベルまたは“Ｈ”レベルになり、アンロック状態になっているとみなされてしまう。
【００９７】
このような現象は、遅延回路２の遅延時間と遅延回路１の遅延時間との差がデータの１ビットの間隔の半分、すなわち、ＰＬＬ部をロックさせようとする周期の１／２のときに起こりにくくなる。このときに許される入力データのジッタの最大値は、データの１ビットの間隔の約半分（１／２）となる。したがって、入力データのビットレートが高くなるにつれて、ロック検出部に許されるジッタの最大値は小さくなり、その許容範囲が制限される。例えば、入力データのビットレートが１２５Ｍｂｐｓ（ビット／秒）のときには４ｎｓｅｃ（ナノ秒）、２５０Ｍｂｐｓのときには２ｎｓｅｃとなる。つまり、上記のロック検出部では、２５０Ｍｂｐｓのデータが２ｎｓｅｃ以上のジッタをもつと、正確なロック検出ができなくなる可能性もある。
【００９８】
ついで、図１７および図１８を参照しながら、上記の不都合な点を解消するために考え出された本発明の実施例の構成を説明する。
図１７および図１８は、図１４の回路を改良した構成を有する本発明のＰＬＬ回路のロック検出回路の構成を示す回路ブロック図（その１およびその２）である。さらに、図１９は、図１７のＰＬＬ回路のロック検出回路のＰＬＬロック時における各部の動作を示すタイミングチャートであり、図２０は、図１７のＰＬＬ回路のロック検出回路のＰＬＬアンロック時における各部の動作を示すタイミングチャートである。
【００９９】
図１７におけるＰＬＬ回路のロック検出回路は、入力データＤＡＴＡを含むデータ信号から、これに同期したクロック信号を抽出生成するＰＬＬ部７と、上記データ信号、および、ＰＬＬ部７から抽出生成される当該クロック信号に基づき、ロック状態であることを検出するロック検出部１５０と、ＰＬＬ部７から抽出生成され、かつ、上記データ信号に同期したクロック信号を用いて入力データの取り込みを行う直並列変換部１００とを備えている。
【０１００】
上記のＰＬＬ部７の回路構成は、前述の図１４のＰＬＬ部７の回路構成と同じじなので、ここでは、その説明を省略することとする。
【０１０１】
図１７に示すロック検出部１５０の構成をより詳しく説明すると、このロック検出部１５０は、上記データ信号の１ビット内の２点の信号レベルを、電圧制御発振器７４の発振周期の複数倍毎に順次抽出比較する手段を備えており、上記１ビット内の２点の信号レベルを電圧制御発振器７４の発振周期毎に順次抽出比較する手段により、上記信号レベルの各々にて同じ状態が所定の期間続いたことが判別されたときのみロック状態とするように構成される。
【０１０２】
さらに、図１７に示すように、上記１ビット内の２点の信号レベルを電圧制御発振器７４の発振周期毎に順次抽出比較する手段は、電圧制御発振器７４から出力されるクロック信号（ＶＣＯ出力信号Ｓvco ）の立ち上がりエッジまたは立ち下がりエッジの位相を遅らせてデータ信号のある位置に移動する第１の遅延回路素子７５（第１の遅延回路部）と、この第１の遅延回路素子７５を通過した信号の立ち上がりエッジまたは立ち下がりエッジによりデータ信号の信号レベル（“Ｈ”レベルまたは“Ｌ”レベル）を検出する第１のＤ−フリップフロップ（ＤＦＦ）１５２等の第１のデータ保持手段と、第１の遅延回路素子７５を通過した信号の位相をさらに遅らせる第２の遅延回路素子１５０、１５１（第２の遅延回路部）と、この第２の遅延回路素子１５０、１５１を通過した信号の立ち上がりエッジまたは立ち下がりエッジによりデータ信号の信号レベル（“Ｈ”レベルまたは“Ｌ”レベル）を検出する第１のＤ−フリップフロップ１５３等の第２のデータ保持手段とを具備している。
【０１０３】
さらに、図１７に示すように、上記１ビット内の２点の信号レベルを電圧制御発振器７４の発振周期毎に順次抽出比較する手段は、上記２つのＤ−フリップフロップ１５２、１５３の出力を受ける排他論理和回路（ＥＸＯＲ回路）１５４と、この排他論理和回路１５４の出力をＤ入力として、かつ、電圧制御発振器７４の出力をクロック入力として受ける第３のＤ−フリップフロップ１５５等の第３のデータ保持手段と、この第３のＤ−フリップフロップ１５５の出力が一定期間“Ｌ”レベルのときのみロック状態として出力する時定数回路１５６と、この時定数回路１５６の出力を受けるヒステリシス回路１５７と、インバータ回路１５８とを具備している。
【０１０４】
上記の排他論理和回路１５４の出力側に接続される時定数回路１５６およびヒステリシス回路１５７は、それぞれ、上記の図１４の場合のように、前述の図２における時定数手段４３およびヒステリシス手段４４とほぼ同じ機能を有する。
【０１０５】
さらに詳しく説明すると、図１７の時定数回路１５６は、前述の図２の場合と同じように、第１のトランジスタＴ1 ′と、第２のトランジスタＴ2 ′と、コンデンサＣ1 ′と、第２のトランジスタＴ2 ′のエミッタに接続される電流源ＣＳ′とで構成され、第１のトランジスタＴ1 ′の制御端子部にエッジ検出機能を有する排他論理和回路１５４および第３のＤ−フリップフロップ１５５が接続されている。
【０１０６】
さらに、図１８において、直並列変換器１００は、前述の図１５の直並列変換器９０の場合と同じように、入力データＤＡＴＡを含むデータ信号に同期したクロック信号をクロック入力として、直列形式のデータ信号を抽出するための４つのフリップフロップ１０１、１０２、１０３および１０４が設けられている。さらに、これらのフリップフロップ１０１〜１０４から出力される直列形式のデータ信号を、１／４分周器１０５により４倍の周期にされたクロック信号をクロック入力として、並列形式のデータ信号に変換し、入力データの取り込みを行う４つの他のフリップフロップ１０６、１０７、１０８および１０９が設けられている。さらに、これらのフリップフロップ１０６、１０７、１０８および１０９の出力信号は、それぞれ、バッファ回路１１０、１１１、１１２および１１３を介して外部の回路等に伝送される。
【０１０７】
ここで、図１７および図１８に示すように、上記直並列変換器１００の直前に、第３の遅延回路素子１５９（第３の遅延回路部）を介してロック検出部１５０を設け、このロック検出部１５０により、入力データＤＡＴＡの取り込みに用いる電圧制御発振器７４の出力信号の位相を、第２のＤ−フリップフロップ１５３に用いるために電圧制御発振器７４の出力信号に与える遅延量の略半分だけ遅らせるようにしている。すなわち、第２の遅延回路部の半分の遅延量を持つ第３の遅延回路部を通過した電圧制御発振器の出力信号の立ち上がりエッジにより、データの取り込みが正しく行われているときだけロック検出出力のレベルを“Ｈ”レベルにしている。
【０１０８】
ついで、図１９および図２０を参照しながら、図１７のＰＬＬ回路のロック検出回路のＰＬＬロック時およびＰＬＬアンロック時における各部の動作を説明する。
【０１０９】
図１９に示すように、ＰＬＬ部のＶＣＯ出力信号Ｓvco の位相は、第１の遅延回路素子７５によって入力データＤＡＴＡの中心付近に移される（図１７および図１９の信号（ア））。そして、第２の遅延回路素子１５０、１５１は、第１の遅延回路素子７５の出力信号の位相をさらに遅らせ、この出力信号は、データの中心よりさらに後ろに移される（図１７および図１９の信号（イ））。これらの遅延回路素子を通過したＶＣＯ出力信号は、それぞれ、第１および第２のＤ−フリップフロップ１５２、１５３に送られ、立ち上がりエッジ位置での入力データＤＡＴＡの“Ｈ”レベルまたは“Ｌ”レベルの検出を行う。
【０１１０】
これらの第１および第２のＤ−フリップフロップ１５２、１５３の出力信号が、図１９の信号（ウ）、（エ）に対応している。これらの信号（ウ）、（エ）は、次段の排他論理和回路１５４に入力される。ＰＬＬロック時には、信号（ウ）と信号（エ）は、信号（ア）と信号（イ）の位相差の時間を除けば同じになるため、排他論理和回路１５４の出力信号（オ）のレベルは広い範囲で“Ｌ”レベルになる。したがって、排他論理和回路１５４の出力信号（オ）をＶＣＯ出力信号Ｓvco の立ち上がりでたたくと、第３のＤ−フリップフロップ１５５の出力信号（カ）のレベルは“Ｌ”レベルとなる。
【０１１１】
この“Ｌ”レベルの出力信号（カ）を時定数回路１５６に入力すると、時定数回路内のトランジスタＴ1 ′が非導通状態（オフ状態）になり、コンデンサＣ1 ′の電荷がトランジスタＴ2 ′のベース電流により徐々に放電して、その出力電圧は低くなる。そして、時定数回路１５６の出力に対応する信号（キ）の電圧があるレベルより小さくなると、ヒステリシス回路の出力レベルが“Ｌ”レベルとなり、次段のインバータ回路１５８で反転されてロック検出出力のレベルが“Ｈ”レベルになる。
【０１１２】
逆に、ＰＬＬアンロック時には、信号（ウ）と信号（エ）との間で異なる時間が長いため、排他論理和回路１５４の出力信号（オ）は“Ｈ”レベルになったり“Ｌ”レベルになったりする。このため、出力信号（カ）の出力も“Ｈ”になったり“Ｌ”になったりする。第３のＤ−フリップフロップの出力信号（カ）の出力レベルが“Ｈ”レベルになると、時定数回路１５６内のトランジスタＴ1 ′が導通状態（オン状態）になって瞬時にコンデンサＣ1 ′が充電され、信号（キ）の電圧が高くなり、ロック検出出力のレベルは“Ｌ”レベルになる。
【０１１３】
このように、ロック検出出力のレベルが“Ｈ”レベルになっているときは、直並列変換回路１００で入力データＤＡＴＡを取り込むＶＣＯ出力信号は、第３の遅延回路素子の遅延時間が第２の遅延回路素子の遅延時間の約１／２であれば、その位相が信号（ア）と信号（イ）の中間に来るため、正確に入力データＤＡＴＡのＨＬレベル（“Ｈ”レベルまたは“Ｌ”レベル）の検出を行うことができる。
【０１１４】
次に、ロック検出部１５０に許されるジッタの最大値について述べる。第２の遅延回路素子の遅延量を、データの１ビットの間隔の１／４にすると、許されるジッタの最大値はデータの１ビットの３／４となる。例えばビットレートが２５０Ｍｂｐｓの場合、許されるジッタの最大値は３ｎｓｅｃとなり、入力に許されるジッタの最大値が顕著に大きくなる。
【０１１５】
図２１は、図１７のＰＬＬ回路のロック検出回路における特徴的な部分を示す回路ブロック図であり、図２２は、図２１の各部の動作を示すタイミングチャートである。
【０１１６】
図２１においては、図１７の実施例において図１４と異なる部分を抜き出した回路部分が示されている。図２１では、第１の遅延回路素子等からなる第１の遅延回路部１６０を用いてＰＬＬ部のＶＣＯ出力信号Ｓvco （すなわち、クロック信号）の位相を入力データＤＡＴＡの中心付近に移動させる。さらに、第２の遅延回路素子１５０、１５１は、第１の遅延回路素子等からなる第２の遅延回路部１６１を用いてＶＣＯ出力信号の位相をさらに遅らせ、データの中心よりさらに後ろに移す。これらの異なる遅延回路素子等を通過したＶＣＯ出力信号は、それぞれ、第１および第２のＤ−フリップフロップ１５２、１５３等のデータ保持手段に送られる。遅延回路素子等の遅延時間を適切な値に設定することにより、ジッタの影響を受けることなく上記のＶＣＯ出力信号の立ち上がりエッジ位置での入力データＤＡＴＡの“Ｈ”レベルまたは“Ｌ”レベルの検出を誤りなく行うことができる。
【０１１７】
図２２においては、図２１の各部における代表的な信号波形が示されている。図２２に示すように、本発明の実施例では、電圧制御発振器７４からのＶＣＯ出力信号（図２１および図２２の信号▲１▼）は、第１の遅延回路部によりデータの１ビットの間隔の１／２近傍まで遅延させ（図２１および図２２の信号▲２▼）、さらに、第２の遅延回路部によりデータの１ビットの間隔の約１／４遅延させている（図２１および図２２の信号▲３▼）。このように遅延回路部を構成すれば、信号▲２▼と信号▲３▼との位相ずれが適切な値に設定されるので、第１および第２のＤ−フリップフロップ１５２、１５３等のデータ保持手段により、ＶＣＯ出力信号の立ち上がりエッジ位置での入力データＤＡＴＡの“Ｈ”レベルまたは“Ｌ”レベルの検出が確実に遂行され、第１および第２のＤ−フリップフロップ１５２、１５３のＱ出力端子Ｑから、それぞれ、信号▲４▼および信号▲５▼が誤りなく出力される。
【０１１８】
図２３は、図１７のＰＬＬ回路のロック検出回路において入力データをＰＬＬロック状態またはＰＬＬアンロック状態にしたときの入力データの変化の様子を示す概念図である。
図２３において、入力データＤＡＴＡを含むデータ信号の１ビット内の２点（図２３中の（１）、（２））の“Ｈ”レベルまたは“Ｌ”レベルを、電圧制御発振器の発振周期のＮ倍毎に順次抽出する場合、ＰＬＬロック時では、入力データＤＡＴＡに同期した信号、すなわち、入力データＤＡＴＡと同じ周期のＶＣＯ出力信号がクロック信号として生成される。
【０１１９】
また一方で、ＰＬＬアンロック時では、入力データＤＡＴＡの約２倍の周期のＶＣＯ出力信号が生成される。すなわち、このようにして生成されたＶＣＯ出力信号の周期は、入力データＤＡＴＡの周期と一致しておらず、入力データＤＡＴＡとＶＣＯ出力信号との関係は非同期になっている。
【０１２０】
したがって、例えばＶＣＯ出力信号の立ち上がりエッジ位置で、ある程度長い期間入力データの変化の様子を検知すれば、ロック状態にあるかアンロック状態にあるかを確実に検出することができる。
【０１２１】
【発明の効果】
以上説明したように、本発明のＰＬＬ回路のロック検出回路によれば、第１に、基準信号からウインドを作成し、係るウインド内に比較信号の立ち上がりもしくは立ち下がりのエッジが存在するか否かを判断するので、当該比較信号のエッジの検出操作そのものが正確に行われると同時に、当該回路における周波数のロック状態に関して、当該ロック状態が変化した場合には、所定の時間の間、当該変化の状態が固定的に継続されるか否かを判断し、当該変化の状態が固定的に継続された場合に限り、当該ロック状態についての状態が変化したと判断するようにするものであるから、次段に接続された他の回路において、ロック状態あるいはアンロック状態を誤って判断することが有効に防止できる。
【０１２２】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第２に、データ信号からウインドを作成し、係るウインド内にクロック信号の立ち上がりもしくは立ち下がりのエッジが存在するか否かを判断するので、当該クロック信号のエッジの検出操作そのものが正確に行われると同時に、当該回路における周波数のロック状態に関して、当該ロック状態が変化した場合には、所定の時間の間、当該変化の状態が固定的に継続されるか否かを判断し、当該変化の状態が固定的に継続された場合に限り、当該ロック状態についての状態が変化したと判断するようにしているものであるから、データ信号に同期したクロック信号を誤りなく出力することができる。
【０１２３】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第３に、時定数手段の出力端子と上記ロック検出信号検出手段との間にヒステリシス手段を設けているので、ロック状態の検出レベルを任意にかつ安定に設定することができる。
【０１２４】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第４に、ロック検出回路内のウインド生成手段が遅延手段を有しているので、ウインドの値を任意にかつ安定に設定することができる。
【０１２５】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第５に、ウインド生成手段内の遅延手段として、多段の遅延手段を使用しているので、ウインドの値を比較的広範囲に変化させることができる。
【０１２６】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第６に、比較信号入力手段とエッジ検出手段との間に第３の遅延手段を設けているので、基準信号を遅延させても比較信号との位相ずれを適宜補正することができる。
【０１２７】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第７に、比較信号入力手段とエッジ検出手段との間に第３の遅延手段を設けているので、データ信号を遅延させてもクロック信号との位相関係のずれを適宜補正することができる。
【０１２８】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第８に、一方の遅延手段の遅延時間を他方の遅延手段の遅延時間の略半分に設定しているので、ロック状態検出用のウィンドを安定に確保することができる。
【０１２９】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第９に、ウインド生成手段が形成したウインド内に、比較信号入力手段もしくはクロック信号入力手段に入力される入力信号のエッジが存在するか否かを判別するようにしているので、ＰＬＬがロック状態になっていることを瞬時にかつ確実に検出することができる。
【０１３０】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第１０に、時定数手段は、エッジ検出手段から出力される信号レベルが、ある程度長い時間“Ｈ”レベルまたは“Ｌ”レベルを維持している場合に、ロック状態であることを示す論理出力を生成するようにしているので、入力信号のジッタ等により一時的に入力信号レベルが変動した場合でも、ロック状態またはアンロック状態を誤って判断することが防止できる。
【０１３１】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第１１に、比較信号入力手段もしくはクロック信号入力手段が形成する入力信号のエッジが、所定の期間、ウインド内に存在している場合にのみロック状態の論理を出力するようにしたいるので、入力信号のジッタ等により一時的に入力信号レベルが変動した場合でも、ロック状態であることを確実に判別することができる。
【０１３２】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第１２に、基準信号と比較信号とを比較する比較回路において、基準信号により生成されるウインド内に比較信号のエッジが検出されなかった場合には、直ちにアンロック状態とし、このエッジが検出された後、所定の時間の間エッジが検出され続けている場合にのみ、ロック状態であると判断する時定数手段と、複数種のエッジ検出のレベルを設定することが可能なヒステリシス手段とを設けているので、当該比較信号のエッジの検出操作そのものが正確に行われると同時に、当該回路における周波数のロック状態に関して、当該ロック状態が変化した場合には、所定の時間の間、当該変化の状態が固定的に継続されるか否かを判断しているので、簡単な回路構成により、ロック状態あるいはアンロック状態を誤って判断することが有効に防止できる。
【０１３３】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第１３に、電圧制御発振器から出力されるクロック信号の位相を比較する位相比較器による比較結果に基づいてデータ信号に同期したクロック信号を抽出生成する場合、上記データ信号の１ビット内の２点の信号レベルを電圧制御発振器の発振周期毎に順次抽出比較するときに、上記信号レベルの各々にて同じ状態が所定の期間続いたことが判別されたときのみロック状態とするようにしているので、入力データにジッタ等が入り込んでも、ロック状態あるいはアンロック状態を誤って判断することなくデータ信号に同期したクロック信号を確実に抽出生成することができる。
【０１３４】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第１４に、データ信号の１ビット内の２点の信号レベルを電圧制御発振器の発振周期毎に順次抽出比較する場合に、第１の遅延回路部によりクロック信号の立ち上がりエッジの位相を遅らせると共に、第２の遅延回路部により上記の遅延されたクロック信号の位相をさらに遅らせ、両方の遅延回路部により設定された間隔内でデータ信号の変化の様子を検知しているので、２種の遅延回路部の遅延時間の差を適切な値に設定することにより、ＰＬＬがロック状態になっていることを瞬時にかつ確実に検出することができる。
【０１３５】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第１５に、２つのＤ−フリップフロップ等のデータ保持手段の出力の後段に、両方の出力信号を受ける排他論理和回路を設けているので、ある程度長い時間ＰＬＬがロック状態になっていることを検出することができ、入力データにジッタ等が入り込んだことに起因するロック状態の判別の誤りを防止することができる。
【０１３６】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第１６に、上記２つのＤ−フリップフロップの後段に、上記排他論理和回路の出力信号をＤ入力として、かつ、電圧制御発振器からのクロック信号をクロック入力として受ける第３のＤ−フリップフロップを設けているので、簡単な回路構成により、ある程度長い時間ＰＬＬがロック状態になっていることを安定に検出することができ、入力に許されるジッタの最大値が大きくなる。
【０１３７】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第１７に、上記第３のＤ−フリップフロップの出力レベルが予め定められた値になっているときのみ、電圧制御発振器の発振周期に対応する発振周波数を増加させるためのパルス信号、または、この発振周波数を減少させるためのパルス信号のいずれか一方の位相比較器への入力を遮断するようにしているので、Ｄ−フリップフロップの出力レベルを適切な値に設定することにより、データ信号に対し一時的にジッタ等が入り込んだ場合でも、ジッタによる立ち上がりエッジもしくは立ち下がりエッジのゆらぎにより誤ってロック状態を検出することが防止できる。
【０１３８】
さらに、本発明のＰＬＬ回路のロック検出回路によれば、第１８に、データ信号に同期したクロック信号を用いて入力データの取り込みを行う直並列変換器の直前にロック検出部を設け、このロック検出部により、上記入力データの取り込みに用いる電圧制御発振器の出力信号の位相を、第２のデータ保持手段に用いるために電圧制御発振器の出力信号に与える遅延量の略半分だけ遅らせるようにしているので、データ信号に対し一時的にジッタ等が入り込んだ場合でも、ジッタによる立ち上がりエッジもしくは立ち下がりエッジのゆらぎに関係なく安定にロック状態を検出することができ、入力データに許容されるジッタ量が大きくなる。
【図面の簡単な説明】
【図１】  本発明に係るＰＬＬ回路のロック検出回路の基本的な構成の一例を示すブロック図である。
【図２】  本発明に係るＰＬＬ回路のロック検出回路における第１の具体例の構成を示すブロック図である。
【図３】  図２に示されるＰＬＬ回路のロック検出回路の動作を示すタイミングチャートである。
【図４】  本発明に係るＰＬＬ回路のロック検出回路における第２の具体例の構成を示すブロックダイアグラムである。
【図５】  図４に示されるＰＬＬ回路のロック検出回路の動作を示すタイミングチャートである。
【図６】  本発明に係るＰＬＬ回路のロック検出回路における第３の具体例の構成を示すブロック図である。
【図７】  図６に示されるＰＬＬ回路のロック検出回路の動作を示すタイミングチャートである。
【図８】  本発明の第３の具体例において使用されるエッジ検出手段の変形例を示すブロック図である。
【図９】  本発明に係るＰＬＬ回路のロック検出回路における第４の具体例の構成を示すブロック図である。
【図１０】  本発明に係る第３の具体例におけるエッジ検出手段の他の構成例を示すブロック図である。
【図１１】  本発明に係る第３の具体例におけるエッジ検出手段のさらに他の構成例を示すブロック図である。
【図１２】  本発明に係る第３の具体例におけるエッジ検出手段の別の構成例を示すブロック図である。
【図１３】  本発明における第３の具体例におけるエッジ検出手段のさらに別の構成例を示すブロック図である。
【図１４】  クロック抽出生成機能を有する本発明のＰＬＬ回路のロック検出回路の一例を示す回路ブロック図（その１）である。
【図１５】  クロック抽出生成機能を有する本発明のＰＬＬ回路のロック検出回路の一例を示す回路ブロック図（その２）である。
【図１６】  図１４に示すＰＬＬ回路のロック検出回路における動作を説明するためのタイミングチャートである。
【図１７】  図１４の回路を改良した構成を有する本発明のＰＬＬ回路のロック検出回路の構成を示す回路ブロック図（その１）である。
【図１８】  図１４の回路を改良した構成を有する本発明のＰＬＬ回路のロック検出回路の構成を示す回路ブロック図（その２）である。
【図１９】  図１７のＰＬＬ回路のロック検出回路のＰＬＬロック時における各部の動作を説明するためのタイミングチャートである。
【図２０】  図１７のＰＬＬ回路のロック検出回路のＰＬＬアンロック時における各部の動作を説明するためのタイミングチャートである。
【図２１】  図１７のＰＬＬ回路のロック検出回路における特徴的な部分を示す回路ブロック図である。
【図２２】  図２１の各部の動作を示すタイミングチャートである。
【図２３】  図１７のＰＬＬ回路のロック検出回路において入力データをＰＬＬロック状態またはＰＬＬアンロック状態にしたときの入力データの変化の様子を示す概念図である。
【図２４】  従来のＰＬＬ回路のロック検出回路の一例を示すブロック図である。
【図２５】  図２４に示すＰＬＬ回路のロック検出回路における動作を説明するためのタイミングチャートである。
【符号の説明】
１…ＰＬＬ回路のロック検出回路
２…基準信号入力手段
２′…データ信号入力手段
３…比較信号入力手段
３′…クロック信号入力手段
４…比較回路
５…ロック検出信号検出手段
６…次段の回路
７…ＰＬＬ部
９…直並列変換部
４０…ロック検出部
４１…ウインド生成手段
４２…エッジ検出手段
４３…時定数手段
４４…ヒステリシス手段
５０…第１の遅延回路
５３、６０…否定的排他論理和回路（ＥＸ−ＮＯＲ）
５４…ＯＲゲート回路
５５…第２の遅延回路
５６…遅延手段
５７…第３の遅延回路
６１、６２…ＮＡＮＤゲート回路
７１…位相比較器
７４…電圧制御発振器（ＶＣＯ）
１００…直並列変換部
１４５…時定数回路
１５０…ロック検出部
１５６…時定数回路
１５２…第１のＤ−フリップフロップ（ＤＦＦ）
１５３…第２のＤ−フリップフロップ
１５４…排他論理和回路（ＥＸ−ＯＲ）
１５５…第３のＤ−フリップフロップ
１６０…第１の遅延回路部
１６１…第２の遅延回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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