(57)【特許請求の範囲】
【請求項１】
複数の絶縁層と配線層とが順次積層されて成り、表面の中央部に半導体素子が搭載され、該半導体素子の周囲にキャパシタが配置されるとともに、該キャパシタと前記半導体素子とが表面直下の１層目の配線層を介して電気的に接続される多層配線基板であって、
前記半導体素子を中心とする前記絶縁層の４つの象限領域において、表面直下の前記１層目の配線層がそれぞれ中心側に向かうとともに隣接する象限領域の配線層と象限領域の境界部で直交して接続され、隣接する象限領域にわたって直交する接続部が中心側を向いたL字状をなすように形成されている平行配線群で構成され、２層目の配線層がそれぞれ前記１層目の平行配線群と直交する方向に配されるとともに隣接する象限領域の配線層と象限領域の境界部で直交して接続され、４つの象限領域にわたって環状をなすように形成されている平行配線群で構成され、
かつ前記１層目の配線層と貫通導体群で電気的に接続されてるとともに、前記キャパシタが前記半導体素子に向かう前記１層目の平行配線群上に配置されることを特徴とする多層配線基板。
【請求項２】
前記１層目および２層目の平行配線群は、それぞれ複数の信号配線と、各信号配線に隣接する電源配線または接地配線とを有することを特徴とする請求項１記載の多層配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子回路基板等に使用される多層配線基板に関し、より詳細には高速で作動する半導体素子を搭載する多層配線基板における配線構造に関するものである。
【０００２】
【従来の技術】
従来、半導体集積回路素子等の半導体素子が搭載され、電子回路基板等に使用される多層配線基板においては、内部配線用の配線導体の形成にあたって、アルミナ等のセラミックスから成る絶縁層とタングステン（Ｗ）等の高融点金属から成る配線導体とを交互に積層して多層配線基板を形成していた。
【０００３】
従来の多層配線基板においては、内部配線用配線導体のうち信号配線は通常はストリップ線路構造とされており、信号配線として形成された配線導体の上下に絶縁層を介していわゆるベタパターン形状の広面積の接地（グランド）層または電源層が形成されていた。
【０００４】
また、多層配線基板が取り扱う電気信号の高速化に伴い、絶縁層を比誘電率が10程度であるアルミナセラミックスに代えて比誘電率が3.5 〜５と比較的小さいポリイミド樹脂やエポキシ樹脂を用いて形成し、この絶縁層上に蒸着法やスパッタリング法等の気相成長法による薄膜形成技術を用いて銅（Ｃｕ）からなる内部配線用導体層を形成し、フォトリソグラフィ法により微細なパターンの配線導体を形成して、この絶縁層と配線導体とを多層化することにより、高密度・高機能でかつ半導体素子の高速作動が可能となる多層配線基板を得ることも行なわれていた。
【０００５】
一方、多層配線基板の内部配線の配線構造として、配線のインピーダンスの低減や信号配線間のクロストークの低減等を図り、しかも高密度配線を実現するために、各絶縁層の上面に平行配線群を形成し、これを多層化して各層の配線群のうち所定の配線同士をビア導体やスルーホール導体等の貫通導体を介して電気的に接続する構造が提案されている。
【０００６】
例えば、特開昭63−129655号公報には、第１の方向に延びる複数の第１の信号線およびそれと交互に配置された第１の電力線を含む第１の導電層と、第１の方向と交差する第２の方向に延びる第２の信号線およびそれと交互に配置された第２の電力線とを含む第２の導体層とが、絶縁層と交互に積層され、対応する電圧を受け取る第１および第２の電力線が相互接続されている多層配線構造体が開示されている。これによれば、実装される半導体チップのチップ面積を有効に利用して集積密度を高め、消費電力を減らし、動作速度を高めることが可能になるというものである。
【０００７】
また、特開平１−96953 号公報には、各組が少なくとも第１および第２の配線面を含み、各配線面が主配線方向に向いた導電性配線および直交線の交点に配置された複数の接続部位を有し、第１の配線面の主配線方向が第２の配線面の主配線方向に対して鋭角をなす複数組の配線面を備えた配線構造体が開示されている。これによれば、標準化された１組または数組の配線面を用いて、配線の長さを短縮し、最適化または最小にすることができるというものである。
【０００８】
また、特開平５−343601号公報には、２層以下の平行導体パターンからなるコンダクター（配線導体）層を導体パターン同士を直交させて積層し、コンダクター層のうち一部のコンダクターを信号用とし、残りを電源用として用い、電源用コンダクターにより信号用コンダクター相互間をシールドするように、コンダクター層の各コンダクター同士を接続した集積回路の接続システムが開示されている。これによれば、信号パターンを一対の電源パターンで挟むように導体コンダクターの格子を形成したため、信号パターン間の間隔を小さくすることができるとともに信号パターンを並列して長く形成することができ、キャリア表面が有効に利用され、また、クロストークが減少しＳ／Ｎ比が良好になるというものである。
【０００９】
さらに、特開平７−94666 号公報には、少なくとも第１および第２の相互接続層から成り、相互接続層のそれぞれは複数の平行導電性領域から成り、第２相互接続層の導電性領域は第１相互接続層の導電性領域に対して直交して配置されており、第１および第２の相互接続層の導電性領域は、少なくとも２つの導電性平面が本質的に各相互接続層と相互に組み合わされ、各導電性平面が両方の相互接続層上に表れるように、またさらに、選択された導電性領域は少なくとも１つの信号回路を形成するように２つの導電性平面から電気的に隔離が可能なように、電気的に相互に接続されている電気的相互接続媒体が開示されている。これによれば、平行電力および接地平面の特質である低インダクタンス電力配分、および光学的リソグラフィ製造技術の特質である信号相互接続配線の高配線密度の利点を失うことなしに、相互配線数を低減した相互配線媒体となるというものである。
【００１０】
さらにまた、特開平９−18156 号公報には、第１の信号配線部と第１の電源配線部と複数の第１のグランド配線部とを有する第１層と、第２の信号配線部と第２の電源配線部と第１層における複数の第１のグランド配線部のそれぞれに接続される複数の第２のグランド配線部とを有し第１層に積層する第２層とから構成され、第１層における第１の信号配線部と第２層における第２の信号配線部とがねじれの位置にある、すなわち直交する位置にある多層プリント配線板が開示されている。これによれば、配線層総数の削減が可能になり、さらに、グランド配線部の配線幅を狭くしても合成コンダクタンス値および合成抵抗値を低くコントロールできることからＩＣ等の素子の高密度の配置が可能になり、伝送信号に対する雑音を低く抑えることができるというものである。また、グランド配線部および電源配線部のシールド効果により、信号配線部の特性インピーダンスによるノイズを抑えることができ、第１の信号配線部と第２の信号配線部とがねじれの位置にあることから、２本の信号配線部間の電磁結合および静電結合によって発生するクロストークノイズの影響をコントロールすることが可能となるというものである。
【００１１】
以上のような平行配線群を有する多層配線基板においては、この多層配線基板に搭載される半導体素子等の電子部品とこの多層配線基板が実装される実装ボードとを電気的に接続するために、多層配線基板内で各平行配線群のうちから適当な配線を選択し、異なる配線層間における配線同士の接続はビア導体等の貫通導体を介して行なわれる。
【００１２】
【発明が解決しようとする課題】
以上のような半導体素子が搭載される多層配線基板やそれを用いた半導体収納用パッケージにおいては、半導体素子に接続される電源配線や接地配線からのノイズを低減するために、電源配線と半導体素子との間に複数のキャパシタ、例えばチップコンデンサを接続することが行なわれている。
【００１３】
このキャパシタは通常は半導体素子の近傍に配置され、半導体素子の電源電極に最短距離で電気的に接続してキャパシタと半導体素子間の配線によるインダクタンスおよび抵抗を最小とすることによって、そのノイズ抑制機能が最大限に引き出されることとなる。この理由は、半導体素子と電源配線との間にキャパシタを介在させると電荷は一旦キャパシタに蓄えられてから半導体素子へ供給されることとなり、このときに電源配線からのノイズが緩衝作用を受けて抑制されるので安定した電源供給が行なえるものであるが、キャパシタから半導体素子までの経路が長くなると、その分だけインダクタンスと抵抗が増加して新たなノイズの影響を受けやすくなるからである。
【００１４】
しかしながら、上記のような従来の平行配線群を用いた多層配線基板においては、その各配線層における平行配線群の配線方向はいわゆるＸ方向またはＹ方向の一方向のみであることから、半導体素子が搭載される表面直下の１層目の配線層にこのＸ方向またはＹ方向の一方向のみの平行配線群を配置した場合は、半導体素子に対して最短距離でキャパシタを配置できる位置は、半導体素子に対して左右（Ｘ方向）または前後（Ｙ方向）のみの領域にしか設定できないという問題点があった。
【００１５】
すなわち、キャパシタを半導体素子の周囲の４方向に配置したとしても、そのうち表面直下の１層目の平行配線群の平行方向と一致する２方向に配置したキャパシタについてはこの平行配線群を介して半導体素子とキャパシタとを最短距離で接続することができるが、残りの２方向については１層目の平行配線群では接続できないため、一旦その下の２層目の平行配線群に接続した後、これから１層目の平行配線群を経由して半導体素子と接続する必要がある。従って、２層目の平行配線群および１層目の平行配線群ならびにこれらと接続するための貫通導体の分だけキャパシタと半導体素子間の配線のインダクタンスと抵抗が増加することとなり、１層目の平行配線群を介して最短距離で接続される２方向に配置されたキャパシタに比べて電源供給の配線におけるノイズの影響が大きくなってしまい、安定した電源供給が困難となってしまうという問題点があった。
【００１６】
本発明は上記問題点に鑑み案出されたものであり、その目的は、半導体素子への安定した電源供給のためにその周囲に配置されるキャパシタについて、効果的にノイズを抑制できる配置領域を半導体素子の周囲４方向に確保することができ、ノイズの影響を抑制しつつキャパシタ配置の高密度化ができて小型化を図ることができる、高速で作動する半導体素子を搭載する電子回路基板や半導体素子収納用パッケージ等に好適な多層配線基板を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の多層配線基板は、複数の絶縁層と配線層とが順次積層されて成り、表面の中央部に半導体素子が搭載され、該半導体素子の周囲にキャパシタが配置されるとともに、該キャパシタと前記半導体素子とが表面直下の１層目の配線層を介して電気的に接続される多層配線基板であって、前記半導体素子を中心とする前記絶縁層の４つの象限領域において、表面直下の前記１層目の配線層がそれぞれ中心側に向かうとともに隣接する象限領域の配線層と象限領域の境界部で直交して接続され、隣接する象限領域にわたって直交する接続部が中心側を向いたL字状をなすように形成されている平行配線群で構成され、２層目の配線層がそれぞれ前記１層目の平行配線群と直交する方向に配されるとともに隣接する象限領域の配線層と象限領域の境界部で直交して接続され、４つの象限領域にわたって環状をなすように形成されている平行配線群で構成され、かつ前記１層目の配線層と貫通導体群で電気的に接続されてるとともに、前記キャパシタが前記半導体素子に向かう前記１層目の平行配線群上に配置されることを特徴とするものである。
【００１８】
また本発明の多層配線基板は、上記構成において、前記１層目および２層目の平行配線群は、それぞれ複数の信号配線と、各信号配線に隣接する電源配線または接地配線とを有することを特徴とするものである。
【００１９】
本発明の多層回路基板によれば、表面に搭載される半導体素子とその周囲に配置されるキャパシタとを電気的に接続する表面直下の１層目の配線層を、半導体素子を中心とする４つの象限領域、すなわち半導体素子を中心として配線層の面上で直交する２直線によって仕切られた平面の４つの部分の各々の区分領域において、それぞれ中心側に向かう平行配線群で構成し、それらのうち半導体素子に向かう平行配線群上、すなわち半導体素子からこれら平行配線群と平行な延長方向の範囲内に位置する配線上にキャパシタを配置したことから、半導体素子に対して最短距離でキャパシタを接続できるキャパシタの配置領域を半導体素子の周囲４方向に確保することができる。
【００２０】
また、１層目の平行配線群の直下に位置する２層目の配線層を、４つの象限領域においてそれぞれ１層目の平行配線群と直交する平行配線群で構成したことから、これら上下配線層間でクロストークノイズの発生を低減させることができ、電源の安定供給というキャパシタの効果をさらに高めることができる。
【００２１】
その結果、本発明の多層配線基板によれば、効果的にノイズを抑制できるキャパシタの配置領域を半導体素子の周囲４方向に確保することができ、ノイズの影響を抑制しつつキャパシタ配置の高密度化ができて小型化を図ることができるものとなる。
【００２２】
【発明の実施の形態】
以下、本発明の多層配線基板について添付図面に示す実施例に基づき詳細に説明する。
【００２３】
図１は本発明の多層配線基板の実施の形態の一例を示す分解平面図であり、同図（ａ）は多層配線基板の表面となる第１の絶縁層の、（ｂ）は表面直下の１層目の配線層が配設される第２の絶縁層の、（ｃ）は２層目の配線層が配設される第３の絶縁層の平面図をそれぞれ示している。また、図２はこれらを積層した状態の断面図を示している。
【００２４】
これらの図において、Ｉ１〜Ｉ４はそれぞれ第１〜第４の絶縁層であり、Ｌ１〜Ｌ３はそれぞれ第２〜第４の絶縁層Ｉ２〜Ｉ４の上面に配設された１層目〜３層目の配線層である。ただし、図１においては第１〜第３の絶縁層のみの平面図を示し、図２においては第５の絶縁層以降の詳細な図示は省略している。
【００２５】
Ｐ１〜Ｐ３はそれぞれ１層目〜３層目の配線層Ｌ１〜Ｌ３中の電源配線、Ｇ１〜Ｇ３はそれぞれ１層目〜３層目の配線層Ｌ１〜Ｌ３中の接地配線、Ｓ１〜Ｓ３はそれぞれ１層目〜３層目の配線層Ｌ１〜Ｌ３中の信号配線を示している。
【００２６】
なお、同じ平面に配設された複数の信号配線Ｓ１〜Ｓ３はそれぞれ異なる信号を伝送するものとしてもよく、同じ平面に配設された複数の電源配線Ｐ１〜Ｐ３はそれぞれ異なる電源を供給するものとしてもよいことは言うまでもない。
【００２７】
Ｄは多層配線基板の表面の中央部に搭載される半導体素子であり、例えば通常はＭＰＵ（Micro Processing Unit ）・ＡＳＩＣ（Application Specific Integrated Circuit ）・ＤＳＰ（Digital Signal Processor）のような半導体素子が搭載される。この半導体素子Ｄは、例えば図２に示すようにいわゆるバンプ電極Ｂ１等によりこの多層配線基板の表面に実装されて、あるいは接着剤・ろう材等により搭載部に取着されるとともにボンディングワイヤ等を介して、第１の配線層Ｌ１と電気的に接続される。
【００２８】
Ｃは多層配線基板の表面において半導体素子Ｄの周囲に配置される電源供給用のキャパシタである。このキャパシタＣは、貫通導体群Ｔ１を介して１層目の配線層Ｌ１のうちの電源配線Ｐ１に電気的に接続されるとともに、１層目の電源配線Ｐ１や第１の絶縁層Ｉ１の表面に形成した配線等を介して半導体素子Ｄの電源電極に電気的に接続される。
【００２９】
ここではキャパシタＣとして複数のチップコンデンサを用いた例を示しているが、このキャパシタＣには、第１の絶縁層Ｉ１の表面に配線層を形成して、それと１層目の電源配線Ｐ１との間に第１の絶縁層Ｉ１を挟んで形成した内層型のコンデンサを用いるようにしてもよい。あるいは、タンタル焼結体等を用いた電解コンデンサ等を用いてもよい。
【００３０】
Ｔ１〜Ｔ４はそれぞれ第１〜第４の絶縁層Ｉ１〜Ｉ４に形成された貫通導体群であり、各絶縁層Ｉ１〜Ｉ４を貫通して上下の配線層同士あるいは配線層と半導体素子ＤもしくはキャパシタＣまたは多層配線基板の表面に取着された外部接続端子Ｂ２等とを電気的に接続するものである。これら貫通導体群Ｔ１〜Ｔ４は、通常は、スルーホール導体やビア導体等が用いられ、接続に必要な複数の箇所に形成される。
【００３１】
本発明の多層配線基板においては、第２の絶縁層Ｉ２上に配設された表面直下の１層目の配線層Ｌ１は、第２の絶縁層Ｉ２上において半導体素子Ｄを中心とする、図１中に一点鎖線で示した直交する２直線で仕切られた４つの象限領域において、それぞれ中心側に向かう方向に略平行に配設された平行配線群で構成されている。この例では、半導体素子Ｄを中心とする直交する２直線として、略正方形の絶縁層Ｉ１〜Ｉ３の対角線とほぼ一致するように設定している。
【００３２】
また、第３の絶縁層Ｉ３上に配設された２層目の配線層Ｌ２は、同じ４つの象限領域において、それぞれ１層目の配線層Ｌ１の平行配線群と直交する方向に略平行に配設された平行配線群で構成されている。
【００３３】
そして、第１の配線層Ｌ１と第２の配線層Ｌ２とは、各象限領域のそれぞれ所望の箇所において、貫通導体群Ｔ２により電気的に接続されている。これにより、各象限領域において、平行配線群を直交させて積層した従来の多層配線基板と同様に、上下配線層間でクロストークノイズの発生を低減させることができるものとなっている。
【００３４】
また、本発明では１層目および２層目の配線層Ｌ１・Ｌ２の各平行配線群は、信号配線Ｓ１・Ｓ２に電源配線Ｐ１・Ｐ２または接地配線Ｇ１・Ｇ２がそれぞれ隣接するように配設されている。これにより、同じ絶縁層Ｉ２・Ｉ３上の信号配線Ｓ１・Ｓ２間を電磁的に遮断して、同じ平面上の左右の信号配線Ｓ１・Ｓ２間のクロストークノイズを良好に低減することができる。
【００３５】
さらに、信号配線Ｓ１・Ｓ２に必ず電源配線Ｐ１・Ｐ２または接地配線Ｇ１・Ｇ２を隣接させることで、同じ平面上の電源配線Ｐ１・Ｐ２と信号配線Ｓ１・Ｓ２および接地配線Ｇ１・Ｇ２と信号配線Ｓ１・Ｓ２との相互作用が最大となり、電源配線Ｐ１・Ｐ２および接地配線Ｇ１・Ｇ２のインダクタンスを減少させることができる。このインダクタンスの減少により、電源ノイズおよび接地ノイズを効果的に低減することができる。
【００３６】
そして、本発明の多層配線基板においては、表面において半導体素子Ｄの周囲に配置されるキャパシタＣを、表面直下でそれぞれの象限領域において中心側に向かう平行配線群で構成された１層目の配線層Ｌ１のうち、図１中に点線で囲んで示した領域内にある、半導体素子Ｄに向かう平行配線群上に配置している。
【００３７】
これにより、半導体素子Ｄに対して最短距離でキャパシタＣを接続できるキャパシタの配置領域を半導体素子Ｄの周囲４方向に確保することができ、キャパシタＣにより電源供給に対するノイズの影響を抑制しつつキャパシタＣ配置の高密度化ができて、多層配線基板の小型化を図ることができる。
【００３８】
なお、外部接続端子Ｂ２は、図２に示すようなボール状のバンプ電極の他にも、この多層配線基板が接続される外部電気回路の形態に応じて、電極パッドや線路導体等の種々の形態のものとしてもよい。
【００３９】
次に、本発明の多層配線基板の実施の形態の他の例を図３（ａ）〜（ｃ）に、それぞれ図１（ａ）〜（ｃ）と同様の平面図で示す。
【００４０】
図３において図１と同様の箇所には同じ符号を付してあり、図１に示す例では略正方形状の第２および第３の絶縁層Ｉ２・Ｉ３に対して４つの象限領域を仕切る２直線を対角線方向に設定したのに対して、この例ではこれら２直線（図３中に一点鎖線で示す）を第２および第３の絶縁層Ｉ２・Ｉ３の辺の略中央を通る辺に平行な方向に設定している。
【００４１】
そして、半導体素子Ｄの周囲に配置されるキャパシタＣを、表面直下でそれぞれの象限領域において中心側に向かう平行配線群で構成された１層目の配線層Ｌ１のうち、図３中に点線で囲んで示した絶縁層の対角線方向に沿った領域内にある、半導体素子Ｄに向かう平行配線群上に配置している。
【００４２】
このように、本発明の多層配線基板によれば、表面に搭載される半導体素子Ｄの周囲に複数のキャパシタＣが配置される多層配線基板において、従来の平行配線基板群を直交させて積層した多層配線基板では、半導体素子に対して表面直下の１層目の平行配線群の配線方向に沿った２方向のみにしか半導体素子と最短距離で接続できるキャパシタの配置領域を確保できなかったのに対し、半導体素子Ｄを中心とする４つの象限領域のそれぞれの４方向において配置領域を確保することができ、半導体素子Ｄへの電源供給のための配線に対するノイズの影響を低減させつつ多層配線基板の小型化を図ることができる。しかも、各象限領域においては１層目の配線層Ｌ１と２層目の配線層Ｌ２とがそれぞれ直交する平行配線群で構成されていることから、配線間のクロストークも効果的に低減させることができ、これらが相まって半導体素子Ｄへの電源供給に対するノイズの影響を抑制しつつキャパシタＣの配置の高密度化ができて小型化を図ることができる多層配線基板となる。
【００４３】
なお、図１および図３に示したような本発明の多層配線基板に対しては、その下側にさらに積層される第４の絶縁層Ｉ４以下と第３の配線層Ｌ３以下とから成る多層配線部として、種々の配線構造を採ることができる。例えば、平行配線群を交互に直交させて積層した構成の配線構造、あるいはストリップ線路構造の配線構造、その他、マイクロストリップ線路構造やコプレーナ線路構造等を多層配線基板に要求される仕様等に応じて適宜選択して用いることができる。
【００４４】
また、例えば、ポリイミド絶縁層と銅蒸着による導体層といったものを積層して、電子回路を構成してもよい。また、チップ抵抗・薄膜抵抗・コイルインダクタ・クロスインダクタといったものを取着して、半導体素子収納用パッケージを構成してもよい。
【００４５】
また、第１〜第３の絶縁層Ｉ１〜Ｉ３を始めとする各絶縁層の形状は、図示したような略正方形状のものに限られるものではなく、長方形状や菱形状等の形状であってもよい。
【００４６】
さらにまた、第１および第２の配線層Ｌ１・Ｌ２を始めとする配線層は、それぞれ第２および第３の絶縁層Ｉ２・Ｉ３を始めとする絶縁層の表面に形成するものに限られず、第１の絶縁層Ｉ１も含めてそれぞれの絶縁層の内部に形成したものであってもよい。
【００４７】
本発明の多層配線基板において、第１〜第３の絶縁層Ｉ１〜Ｉ３を始めとする各絶縁層は、例えばセラミックグリーンシート積層法によって、酸化アルミニウム質焼結体や窒化アルミニウム質焼結体・炭化珪素質焼結体・窒化珪素質焼結体・ムライト質焼結体・ガラスセラミックス等の無機絶縁材料を使用して、あるいはポリイミド・エポキシ樹脂・フッ素樹脂・ポリノルボルネン・ベンゾシクロブテン等の有機絶縁材料を使用して、あるいはセラミックス粉末等の無機絶縁物粉末をエポキシ系樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料などの電気絶縁材料を使用して形成される。
【００４８】
これら絶縁層は、例えば酸化アルミニウム質焼結体から成る場合であれば、酸化アルミニウム・酸化珪素・酸化カルシウム・酸化マグネシウム等の原料粉末に適当な有機バインダ・溶剤等を添加混合して泥漿状となすとともに、これを従来周知のドクターブレード法を採用してシート状となすことによってセラミックグリーンシートを得、しかる後、これらのセラミックグリーンシートに適当な打ち抜き加工を施すとともに各平行配線群および各貫通導体群ならびに導体層となる金属ペーストを所定のパターンに印刷塗布して上下に積層し、最後にこの積層体を還元雰囲気中、約1600℃の温度で焼成することによって製作される。
【００４９】
これら絶縁層の厚みとしては、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性・貫通導体群の形成の容易さ等の条件を満たすように適宜設定される。
【００５０】
また、１層目および２層目の配線層Ｌ１・Ｌ２を構成する平行配線群やその他の配線層ならびに貫通導体群は、例えばタングステンやモリブデン・モリブデン−マンガン・銅・銀・銀−パラジウム等の金属粉末メタライズ、あるいは銅・銀・ニッケル・クロム・チタン・金・ニオブやそれらの合金等の金属材料の薄膜などから成る。
【００５１】
例えば、タングステンの金属粉末メタライズから成る場合であれば、タングステン粉末に適当な有機バインダ・溶剤等を添加混合して得た金属ペーストを絶縁層となるセラミックグリーンシートに所定のパターンに印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって、各絶縁層の上面や内部に配設される。
【００５２】
また，金属材料の薄膜から成る場合であれば、例えばスパッタリング法・真空蒸着法またはメッキ法により金属層を形成した後、フォトリソグラフィ法により所定の配線パターンに形成される。
１層目および２層目の配線層Ｌ１・Ｌ２の平行配線群を構成する各配線の幅および配線間の間隔は、使用する材料の特性に応じて、要求される仕様に対応する電気的特性や絶縁層Ｉ２・Ｉ３への配設の容易さ等の条件を満たすように適宜設定される。
【００５３】
なお、各配線層Ｌ１・Ｌ２の厚みは１〜10μｍ程度とすることが好ましい。この厚みが１μｍ未満となると配線の抵抗が大きくなるため、配線群による半導体素子への良好な電源供給や安定したグランドの確保・良好な信号の伝搬が困難となる傾向が見られる。他方、10μｍを超えるとその上に積層される絶縁層による被覆が不十分となって絶縁不良となる場合がある。
【００５４】
各貫通導体群の各貫通導体は、横断面形状が円形のものの他にも楕円形や正方形・長方形等の矩形、その他の異形状のものを用いてもよい。その位置や大きさは、使用する材料の特性に応じて、要求される仕様に対応する電気的特性や絶縁層への形成・配設の容易さ等の条件を満たすように適宜設定される。
【００５５】
例えば、絶縁層に酸化アルミニウム質焼結体を用い、平行配線群にタングステンの金属メタライズを用いた場合であれば、絶縁層の厚みを200 μｍとし、配線の線幅を100 μｍ、配線間の間隔を150 μｍ、貫通導体の大きさを100 μｍとすることによって、信号配線のインピーダンスを50Ωとし、上下の平行配線群間を高周波信号の反射を抑えつつ電気的に接続することができる。
【００５６】
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、放熱を考慮した窒化アルミニウム質焼結体・炭化珪素質焼結体や、低誘電率を考慮したガラスセラミックス質焼結体を用いたものとしてもよい。
【００５７】
【発明の効果】
本発明の多層回路基板によれば、表面に搭載される半導体素子とその周囲に配置されるキャパシタとを電気的に接続する表面直下の１層目の配線層を、半導体素子を中心とする４つの象限領域においてそれぞれ中心側に向かう平行配線群で構成し、それらのうち半導体素子に向かう平行配線群上にキャパシタを配置したことから、半導体素子に対して最短距離で接続できるキャパシタの配置領域を半導体素子の周囲４方向に確保することができる。また、２層目の配線層を４つの象限領域においてそれぞれ１層目の平行配線群と直交する平行配線群で構成したことから、これら上下配線層間でクロストークノイズの発生を低減させることができ、電源の安定供給というキャパシタの効果をさらに高めることができる。
【００５８】
以上の結果、本発明によれば、ノイズの影響を効果的に抑制しつつキャパシタ配置の高密度化ができて小型化を図ることができる、高速で作動する半導体素子を搭載する電子回路基板や半導体素子収納用パッケージ等に好適な多層配線基板を提供することができた。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、それぞれ本発明の多層配線基板の実施の形態の一例を示す第１〜第３の絶縁層の平面図である。
【図２】図１に示す多層配線基板の積層状態における断面図である。
【図３】（ａ）〜（ｃ）は、それぞれ本発明の多層配線基板の実施の形態の他の例を示す第１〜第３の絶縁層の平面図である。
【符号の説明】
Ｉ１〜Ｉ４・・・・絶縁層
Ｌ１〜Ｌ４・・・・配線層
Ｐ１〜Ｐ３・・・・電源配線
Ｇ１〜Ｇ３・・・・接地配線
Ｓ１〜Ｓ３・・・・信号配線
Ｔ１〜Ｔ４・・・・貫通導体群
【図１】
0003692254.tif 000002
【図２】
0003692254.tif 000003
【図３】
0003692254.tif 000004