(57)【特許請求の範囲】
【請求項１】
デュアルビットフラッシュＥＥＰＲＯＭセル構造であって、
１つの導電型の表面領域を有する半導体サブストレートと、
上記表面領域内に形成され、上記１つの導電型とは反対の第２の導電型である第１のドレイン領域及び第２のドレイン領域と、
上記第１のドレイン領域と上記第２のドレイン領域との間の上記表面領域上に形成され、互いに離間している第１のスタックされた浮動ゲート及び制御ゲートと第２のスタックされた浮動ゲート及び制御ゲートと、
上記第１のスタックされた浮動ゲート及び制御ゲートと上記第２のスタックされた浮動ゲートと制御ゲートとの間の上記表面領域上に形成されている選択ゲートと、
上記第１のドレイン領域と接触している第１のビット線と、
上記第２のドレイン領域と接触している第２のビット線と、
上記第１のビット線及び上記第２のビット線に対してほぼ直角に配向されている語線と、を備え、
上記選択ゲートは、上記第１のドレイン領域、上記第２のドレイン領域、上記第１のスタックされた浮動ゲート及び制御ゲート、及び上記第２のスタックされた浮動ゲート及び制御ゲートにわたって伸び、且つ、メモリアレイの１行の中の選択トランジスタのゲートをそのようなセル構造によって直列に接続するとともにビット線に対して直角に走っている語線の一部であることを特徴とするデュアルビットフラッシュＥＥＰＲＯＭセル構造。
【請求項２】
上記選択ゲートは、上記第１のスタックされた浮動ゲート及び制御ゲートと上記第２のスタックされた浮動ゲート及び制御ゲートとによって共用される請求項(1)に記載のデュアルビットフラッシュＥＥＰＲＯＭセル構造。
【請求項３】
上記浮動ゲートは第１のポリシリコン層で形成され、上記制御ゲートは第２のポリシリコン層で形成され、そして上記選択ゲートは第３のポリシリコン層で形成されている請求項(1)又は(2)に記載のデュアルビットフラッシュＥＥＰＲＯＭセル構造。
【請求項４】
上記語線は、ポリサイドの層を含む請求項(3)に記載のデュアルビットフラッシュＥＥＰＲＯＭセル構造。
【請求項５】
上記表面領域上に形成され、上記第１の浮動ゲート及び上記第２の浮動ゲートを上記サブストレートから分離している第１の誘電体層と、
上記浮動ゲート上に形成され、上記制御ゲートを上記浮動ゲートから分離している第２の誘電体層と、
上記制御ゲート上に、及び上記第１のスタックされた浮動ゲート及び制御ゲートと上記第２のスタックされた浮動ゲート及び制御ゲートとの間の上記サブストレート上に形成され、上記語線及び上記選択ゲートを上記サブストレートから分離している第３の誘電体層をも含む請求項(3)に記載のデュアルビットフラッシュＥＥＰＲＯＭセル構造。
【請求項６】
行及び列に配列されている複数のデュアルビットフラッシュＥＥＰＲＯＭセル構造を備えたフラッシュＥＥＰＲＯＭアレイであって、
垂直に整列しているセル構造の浮動ゲートトランジスタのドレインを相互接続している複数のビット線と、
水平に整列しているセル構造の選択ゲートを相互接続している複数の語線とを備える請求項(3)乃至(5)のいずれかに記載のフラッシュＥＥＰＲＯＭアレイ。
【請求項７】
請求項１に記載されたフラッシュＥＥＰＲＯＭセル構造を製造する方法であって、
ａ）第１の導電型の表面領域を有する半導体サブストレートを準備する段階と、
ｂ）上記表面領域上に第１の誘電体層を形成させる段階と、
ｃ）上記第１の誘電体層上に第１のドープされたポリシリコン層を形成させる段階と、
ｄ）上記第１のドープされたポリシリコン層を選択的にエッチングする段階と、
ｅ）上記第１のドープされたポリシリコン層上に第２の誘電体層を形成させる段階と、
ｆ）上記第２の誘電体層上に第２のドープされたポリシリコン層を形成させる段階と、
ｇ）上記第２のドープされたポリシリコン層、上記第２の誘電体層、上記第１のドープされたポリシリコン層、及び上記第１の誘電体層を選択的にエッチングし、上記第２のドープされたポリシリコン層及び上記第１のドープされたポリシリコン層から第１のスタックされた浮動ゲート及び制御ゲートと第２のスタックされた浮動ゲート及び制御ゲートとを形成させ、上記第１のスタックされた浮動ゲート及び制御ゲートと上記第２のスタックされた浮動ゲート及び制御ゲートとを互いに離間させる段階と、
ｈ）フォトレジスト、上記第１のスタックされた制御ゲート及び浮動ゲート、及び上記第２のスタックされた制御ゲート及び浮動ゲートをマスクとして使用し、上記第１の導電型とは反対の第２の導電型のドーパントを上記表面領域内へ選択的に注入し、上記ドーパントにより第１及び第２の浮動ゲートトランジスタの、各々が上記第１のスタックされた制御ゲート及び浮動ゲート、及び上記第２のスタックされた制御ゲート及び浮動ゲートの一方に自己整列した第１及び第２のドレインを形成させる段階と、
ｉ）上記制御ゲート上に、及び上記第１のスタックされた制御ゲート及び浮動ゲートと上記第２のスタックされた制御ゲート及び浮動ゲートとの間の上記サブストレート上に、第３の誘電体層を形成させる段階と、
ｊ）上記第３の誘電体層上に第３のドープされたポリシリコン層を形成させる段階と、
ｋ）上記第３のドープされたポリシリコン層を選択的にエッチングして、上記第１のドレイン、上記第２のドレイン、上記第１のスタックされた制御ゲート及び浮動ゲート、及び上記第２のスタックされた制御ゲート及び浮動ゲートにわたって伸び、且つ、上記第１のスタックされた制御ゲート及び浮動ゲートと上記第２のスタックされた制御ゲート及び浮動ゲートとの間に選択ゲート(24)を形成する語線を形成する段階とからなることを特徴とする方法。
【請求項８】
上記段階ｇ）は、上記第１のスタックされた制御ゲート及び浮動ゲートと上記第２のスタックされた制御ゲート及び浮動ゲートに自己整列した選択トランジスタのチャネルを限定する請求項(7)に記載の方法。
【請求項９】
上記段階ｊ）は、上記語線上にポリサイド層を形成される段階をも含む請求項(7)に記載の方法。
【発明の詳細な説明】
発明の背景
本発明は、1990年９月20日に同時出願された一連番号07/585,811号“Triple Polysilicon Flash EPROM Device”に関連する。
本発明は、一般的には半導体メモリデバイスに関し、より詳しくは三重ポリシリコン自己整列分割ゲートフラッシュＥＥＰＲＯＭセルに関する。
５Ｖ電源を専用する分割ゲート構造を有する三重ポリフラッシュＥＥＰＲＯＭセルがNaruke, et al.,“A New Flash-Erase EEPROM Cell With a Sidewall Select-Gate On Its Source Side”Technical Digest of IEEE Electron Device Meeting 1988に記述されている。この論文に述べられているセル構造は、普通の処理を使用してポリシリコンの第１及び第２の層によって二重ポリシリコン浮動ゲートトランジスタを形成させ、ポリシリコンの第３の層を堆積させた後にエッチングバック技術を使用することによって選択ゲートトランジスタを形成させる。選択ゲートトランジスタの長さは、二重ポリシリコン浮動ゲートトランジスタの高さ（約0.4μｍ）によって限定される。
図１に、上述したフラッシュＥＥＰＲＯＭセルを示す。このフラッシュＥＥＰＲＯＭセルは、Ｎ＋ソース領域１１Ａと、チャネル領域１２によって分離されているＮ＋／Ｎ−ドレイン領域１１Ｂとを備えている。チャネル領域１２は、浮動ゲート１３の下の部分１２Ａと、選択ゲート１４の下の部分１２Ｂとからなる。チャネル領域１２の上にはゲート誘電体１６Ａが位置しており、ゲート誘電体１６Ａの上には浮動ゲート１３及び選択ゲート１４が形成されている。浮動ゲート１３の上には絶縁体１６Ｂが配置されている。絶縁体１６Ｂは、典型的には、熱的に成長させた酸化物、堆積させたシリコン窒化物、及び熱的に成長させた酸化物及び窒化物の合成層である。制御ゲート１７が絶縁体１６Ｂの上に形成されている。典型的には、浮動ゲート１３及び制御ゲート１７は共にポリシリコンで形成される。絶縁体１６Ｃが、浮動ゲート１３及び制御ゲート１７の側壁上に形成されている。ポリシリコンの第３の層を堆積させることによって選択ゲート１４が形成され、次いでこのポリシリコンをエッチングバックすることによってポリシリコンスペーサが形成される。セルのプログラミング（高しきい値電圧）は、制御ゲートを約17Ｖに上昇させ、選択ゲートを選択ゲートトランジスタのしきい値電圧（約1.5Ｖ）よりやゝ高めに、ドレインを５Ｖに、そしてソースを接地することによって達成される。チャネル電子は選択ゲートトランジスタと浮動ゲートトランジスタの中間の電位降下によって加速される。この方法を使用すると熱い電子の注入効率を普通の横方向加速方法よりも1000倍も高め得ることが知られている。プログラミング効率が高いために、このフラッシュセルは低いドレイン電圧（５Ｖ）、及び極めて小さいプログラミング電流（数μＡ）でプログラミングすることができる。セルの消去は、ドレイン領域１１Ｂを14Ｖに上昇させ、制御ゲートを接地し、そしてソースを開放する（浮かせる）ことによって達成される。この高い消去電圧は、５Ｖの電源からチャージポンプ技術を使用することによって得られることができる。これらの特色により、単一の５Ｖ電源だけでこのセルを動作させることができる。
図１の従来のフラッシュＥＥＰＲＯＭの幾つかの主要な欠点は、選択ゲートトランジスタの形成に関係がある。第１に、従来技術の分割ゲートセルは、２つのトランジスタ（浮動ゲートトランジスタ及び選択ゲートトランジスタ）からなっている。これを１つのメモリアレイ内に実現しようとすると、単一のメモリを形成するのに２つのトランジスタの空間が占有されることになる。これは普通の分割ゲート構造の共通の欠点であり、高密度メモリアレイを実現する際に大きい制約になる。第２に、選択ゲートは、ポリシリコンエッチングバック技術によって形成されたポリシリコンスペーサであり、選択ゲートの長さは浮動ゲート及び制御ゲートの組合せ高さ（約0.4μｍ）によって決定される。特に浮動ゲートが負しきい値まで過消去される場合には、この小さいチャネル長でこのトランジスタのパンチスルーを防ぐことは極めて困難である。第３に、選択ゲートはポリシリコンで形成されており、ポリシリコンスペーサ上にポリサイド(polycide)を堆積させることは極めて困難である。従って、従来の技術では、20乃至30Ω／平方程度の抵抗を有するポリシリコンしか選択ゲートに使用できなかった。その結果、メモリ回路の語線のＲＣ遅延は、２乃至４Ω／平方の範囲の抵抗を有するポリサイドを使用している普通のメモリ回路のＲＣ遅延よりもかなり長くなる。第４に、従来技術におけるエッチングバック方法のために、選択ゲートは、制御ゲートに対して平行にしか走ることができなかった。しかしながら、高密度仮想接地アレイでは、選択ゲートは制御ゲートに対して直角でなければならない。従って、図１の従来技術のフラッシュＥＥＰＲＯＭセルを使用したのでは、より高密度の仮想接地アレイ構造を実現することはできない。
前記1990年９月20日に同時出願された一連番号07/585,811号“Triple Polysilicon Flash EPROM Device”に記載されているように、普通の仮想接地メモリアレイは、図１Ｂに示すフラッシュＥＰＲＯＭセルを使用することによって形成される。選択ゲートトランジスタのチャネル長は自己整列ではなく、図１Ｃに示すようにフォトレジストをビット線マスクとして使用することによって限定されている。ビット線マスクと、スタックされた浮動及び制御ゲートとの間の整列ずれのために、自己整列してない選択ゲートチャネル長は、浮動ゲート縁寸法１９Ｂへのフォトレジストと、整列ずれ許容差（ＭＡ）とによって決定される。典型的には整列ずれ許容差は0.3乃至0.5μｍの範囲内にあり、これが高密度メモリアレイにとっての主要な制約である。図１Ｂに示すように、各メモリビットは１ビット線分の拡散１８、１浮動ゲート長１９Ａ、及び自己整列してない１選択ゲート長１９Ｂ＋ＭＡを必要とするから、メモリビット当たりの合計寸法は１８＋１９Ａ＋１９Ｂ＋ＭＡに等しい。図１Ｂに示すような普通の分割ゲート仮想接地アレイでは、各浮動ゲートトランジスタが１つの選択ゲートトランジスタ（この選択ゲートトランジスタは浮動ゲートの縁と自己整列していない）を必要とすることは明白であろう。これは、超高密度メモリアレイを実現する上で、従来の分割ゲート仮想接地が隘路になっていることを意味している。
発明の概要
本発明の目的は、１つのセル内に２つのメモリビットを形成するために、１つの選択ゲートトランジスタと２つの浮動ゲートトランジスタとを使用するデュアルビット分割ゲートフラッシュＥＥＰＲＯＭセル構造を提供することである。本発明の別の目的は、選択ゲートトランジスタのチャネル長を正確に限定する自己整列エッチング段階を使用することによって、完全に自己整列した分割ゲートフラッシュＥＥＰＲＯＭセルを製造する方法を提供することである。
本発明の更に別の目的は、デュアルビット分割ゲートフラッシュＥＥＰＲＯＭセルを使用した高密度デュアルビットフラッシュＥＥＰＲＯＭアレイを提供することである。
本発明の特色は、デュアルビット分割ゲートフラッシュＥＥＰＲＯＭセルにおいて、隣接する２つの浮動ゲートトランジスタが単一の選択ゲートトランジスタを共用すること、即ち単一の選択ゲートトランジスタを２つのメモリビットのために使用することである。
本発明の別の特色は、デュアルビット分割ゲートフラッシュＥＥＰＲＯＭセルにおいて、分割ゲート構造内の選択ゲートトランジスタが完全に自己整列であることである。
本発明の更に別の特色は、デュアルビットフラッシュＥＥＰＲＯＭアレイにおいて、２つの浮動ゲートトランジスタが２つのビット線の間に配置されていることである。
本発明の更に別の特色は、デュアルビットフラッシュＥＥＰＲＯＭセルにおいて、２つの浮動ゲートトランジスタの一方のアクセスが、選択ゲートトランジスタ及び他方の浮動ゲートトランジスタをターンオンさせることによって行われることである。
本発明の別の特色は、分割ゲート構造内の選択トランジスタが完全に自己整列であることである。
本発明は、三重ポリシリコンプロセスによって製造され、分割ゲート構造と４つの端子（制御ゲート、選択ゲート、ドレイン、及びソース）とを有し、１つの選択ゲートトランジスタを２つの浮動ゲートトランジスタが共用する高密度フラッシュＥＥＰＲＯＭセルに関する。各浮動ゲートトランジスタが１つの選択ゲートトランジスタを必要とする従来の分割ゲート構造、及び前記同時出願に開示されている普通の分割ゲート仮想接地アレイとは異なり、本デュアルビット分割ゲートセルは各浮動ゲートトランジスタ毎に半分の選択ゲートトランジスタしか必要としない。更に、選択ゲートトランジスタのチャネル長が浮動ゲートトランジスタの縁に自己整列していない普通の分割ゲートセルとは異なり、本デュアルビット分割ゲートセル内の選択ゲートトランジスタのチャネル長は、自己整列ポリシリコンエッチング段階によって形成された２つの浮動ゲートトランジスタの間隔によって正確に限定され、完全に自己整列される。
好ましい実施例においては、三重ポリシリコンプロセスを使用して、各セル毎に１つの分割ゲート構造と４つの端子（制御ゲート、選択ゲート、ドレイン、及びソース）とを有する高密度５Ｖ仮想接地フラッシュＥＥＰＲＯＭセルが製造される。１つの選択トランジスタを、２つの浮動ゲートトランジスタセルが共用する。選択トランジスタのチャネル長は浮動ゲートトランジスタに完全に整列し、２つの各浮動ゲートトランジスタの制御ゲート及び浮動ゲートを形成する際の自己整列エッチングプロセスで限定される。
有利なことには、仮想接地フラッシュＥＥＰＲＯＭに要求されているように、選択ゲートがビット線に対して直角に走っている。語線の抵抗及びＲＣ遅延を減少させるために、選択ゲートの上にポリサイド層を形成させることができる。
本発明の目的及び特色は、以下の添付図面に基づく詳細な説明、及び請求の範囲からより一層明白になるであろう。
【図面の簡単な説明】
図１Ａは従来技術による三重ポリシリコンＥＥＰＲＯＭセルの断面図であり、図１Ｂ及び１Ｃは同時出願による三重ポリシリコンフラッシュＥＥＰＲＯＭデバイスの断面図である。
図２Ａ、２Ｂ、及び２Ｃは、本発明の一実施例による三重ポリシリコンＥＥＰＲＯＭセルの断面図、平面図、および回路図である。
図３は、図２Ａ−２ＣのＥＥＰＲＯＭセルを使用したメモリアレイの一部の平面図である。
図４Ａ−４Ｃは、図２Ａ−２Ｃのセル構造を製造する方法の諸段階を示す断面図である。
図５Ａは、本発明の２つのセル構造のトランジスタしきい値電圧対プログラミング時間のプロットである。
図５Ｂは、本発明のセル構造をプログラミングする際のしきい値電圧対選択ゲート電圧のプロットである。
図６は、本発明のセル構造の制御電圧対読み出し電流のプロットである。
図７は、本発明の構造のセルを消去する際のトランジスタしきい値電圧対消去時間のプロットである。
実施例の詳細な説明
添付した図２Ａ、２Ｂ、及び２Ｃは、本発明の一実施例によるデュアルビットフラッシュＥＥＰＲＯＭセルの断面図、平面図、及び回路図である。このセル構造は、第１の浮動ゲート記憶トランジスタ２０、第２の浮動ゲート記憶トランジスタ２２、及びトランジスタ２０、２２を直列に接続する選択ゲートトランジスタ２４からなる。図２Ｃに回路図で示すように、第１のビット線ＢＬ１はトランジスタ２０のドレインに接続され、第２のビット線ＢＬ２はトランジスタ２２のドレインに接続され、そしてこれら２つのトランジスタのソースは選択ゲート２４を通して直列に接続されている。後述するように、記憶トランジスタ２０を読み出す時にはトランジスタ２２及び２４がターンオンされ、トランジスタ２２のドレインが実効的にトランジスタ２０のソースになる。反対に、トランジスタ２２を読み出す時にはトランジスタ２０及び２４がターンオンされ、トランジスタ２０のドレインが実効的にトランジスタ２２のソースになる。
図２Ａに断面図で示すように、セル構造はＰ−ドープされたサブストレート２６内に形成され、トランジスタ２０のドレイン２０Ａ及びトランジスタ２２のドレイン２２Ａは、サブストレート２６の表面内のＮ＋／Ｎ−ドープされた領域を構成している。これらのドレインは共通する行内のトランジスタのドレインと相互接続されてセルのビット線を形成している。トランジスタ２０は、浮動ゲート２０Ｂと、その上の制御ゲート２０Ｃとを含む。浮動ゲート２０Ｂは薄い（例えば、100Å）ゲート酸化物２０Ｄによってサブストレート２６の表面から分離されており、制御ゲート２０Ｃは誘電体２０Ｅ（シリコン酸化物、シリコン窒化物、またはそれらの組合せからなることができる）によって浮動ゲート２０Ｂから分離されている。同様に、トランジスタ２２は、浮動ゲート２２Ｂと、制御ゲート２２Ｃとを含み、誘電体２２Ｄ及び２２Ｅが浮動ゲート及び制御ゲートを互いに、そしてサブストレートから電気的に絶縁している。誘電体２０Ｆ及び２２Ｆは、制御ゲート及びサブストレート２６の表面上に位置する誘電体層の一部を形成している。この誘電体層の上に語線２８が伸びていて、浮動ゲートトランジスタ２０、２２の間の選択トランジスタの制御ゲート２４Ａを形成している。語線２８はメモリアレイの１行の中の選択トランジスタのゲートを直列に接続し、ドレイン２０Ａ及び２２Ａのような列の中のトランジスタのドレインに接続されているビット線に対して直角に走っている。この様子を、フラッシュＥＥＰＲＯＭアレイの一部の平面図である図３に示してある。
図２Ａに断面図で示してあるように、本発明のデュアルビット分割ゲートフラッシュＥＥＰＲＯＭセルは２つのメモリビットを含んでいる。各浮動ゲートトランジスタが１つの選択ゲートトランジスタを必要とする従来の分割ゲート構造、及び前記同時出願の普通の分割ゲート仮想接地アレイとは異なり、本発明によるデュアルビット分割ゲートセルは、各浮動ゲートトランジスタ毎に選択ゲートトランジスタの半分しか必要としない。更に、選択ゲートトランジスタのチャネル長が浮動ゲートトランジスタの縁に自己整列していない普通の分割ゲートセルとは異なり、本発明ではデュアルビット分割ゲートセル内の選択ゲートトランジスタのチャネル長は、２つの浮動ゲートトランジスタの間隔（これ自体が、自己整列ポリシリコンエッチング段階によって形成されている）によって正確に限定され、また完全に自己整列している。図２Ａに示すように、各メモリビットは、半分の拡散２０Ａ、１つの浮動ゲート長２０Ｇ、及び半分の選択ゲート長２４Ｇからなり、１メモリビットの合計寸法は２０Ａの半分＋２０Ｇ＋２４Ｇの半分に等しい。各メモリビット毎に選択ゲートが半分であり、選択ゲートチャネル長が完全に自己整列しているという特色を有する本デュアルビット分割ゲートを最大限に利用して、ソリッドステートディスクドライブ及びＩＣメモリカードのような応用の超高密度メモリアレイを実現することができる。更に、ポリサイドを使用することによって選択ゲートを実現し、従来技術と比較して語線ＲＣ遅延を減少させることができる。
図２Ａ−２Ｃのセル構造の製造方法の諸段階を図４Ａ−４Ｃに示す。同一要素に対しては同一の参照番号を付してある。初めに、10−25Ω／ｃｍの固有抵抗を有するＰ−ドープされた半導体サブストレート２６上に、約100Åの薄いゲート酸化物を熱成長させる。次いでドープされたポリシリコンの第１の層を上記薄い酸化物の上に堆積させ、一方向にパターン化して浮動ゲート層を部分的に形成させる。次に、シリコン酸化物、シリコン窒化物、またはそれらの組合せの絶縁層を浮動ゲート層の上に形成し、次いで第２のドープされたポリシリコン層を堆積させ、制御ゲートのために一方向にパターン化する。そのようにしてから、この二重ポリシリコンスタックをエッチングして制御ゲート２０Ｃ、２２Ｃ及び浮動ゲート２０Ｂ、２２Ｂを形成する。図示のように、これらのゲートはそれらの間の絶縁体に自己整列している。番号３０及び３２で示すように、隣接トランジスタのための同様の構造が形成されている。
次に、図４Ｂに示すように、フォトレジスト層３４を形成してパターン化し、二重ポリシリコンスタックの一部を部分的に覆い、イオン注入段階によってビット線領域２０Ａ及び２２Ａを形成させる。砒素及び燐のような異なる２つのｎ型ドーパントを注入し、次いで構造を焼きなますことによってＮ＋／Ｎ−ドーパントプロファイルを形成させる。このプロセスは、前記同時出願第07/585,811号に記載されている。スタックされた制御ゲート／浮動ゲート構造の、フォトレジストによって覆われたサブストレート領域にはイオンは注入されず、選択ゲートトランジスタのチャネル長を限定するのに使用される。
フォトレジストを剥がし、二重ポリシリコンスタックの上面及び側壁上にシリコン酸化物絶縁層を形成させる。次に図４Ｃに示すように、ドープされたポリシリコンの第３の層を堆積させ、パターン化して語線及び選択ゲート２４を形成させる。語線は制御ゲートに対して直角であり、語線に沿って隣の選択ゲートまで走っている。選択ゲートは、自己整列エッチング段階によって形成された２つの浮動ゲートトランジスタの間隔によって正確に限定される。選択トランジスタのチャネル長は約0.6乃至0.8ミクロンであり、浮動ゲートトランジスタと完全に整列している。図２Ａに示すように選択トランジスタのチャネル２４Ｇが、浮動ゲートトランジスタ２０のチャネル２０Ｇと、浮動ゲートトランジスタ２２のチャネル２２Ｇとの間に位置していることに注目されたい。語線ＲＣ遅延を少なくするために、選択ゲート及び語線をポリサイドで被膜することができる。更に選択ゲートを制御ゲートに対して直角に走らせることによって、フラッシュＥＥＰＲＯＭセルを高密度仮想接地アレイ内に実現することができる。
浮動ゲートトランジスタ２０のプログラミングは、制御ゲート２０Ｃ及び２２Ｃを12Ｖまで上昇させ、選択ゲート２４Ａを選択ゲートトランジスタのしきい値電圧（約２Ｖ）より僅かに高くし、ビット線（ドレイン）２０Ａを５Ｖにし、そしてビット線ドレイン２０Ａを接地することによって達成する。浮動ゲートトランジスタは、その制御ゲートが12Ｖにされるために完全にターンオンし、選択ゲートトランジスタは僅かにターンオンする。この状態の下では、プログラミング中のチャネル電流は選択ゲートトランジスタによって制御され、10−20μＡの範囲内にある。チャネル電子は、選択ゲート領域２４Ｇと浮動ゲート領域２０Ａとの間の電位降下によって加速され、薄いゲート酸化物２０Ｄの障壁を通る熱い電子注入によって浮動ゲート２０Ｂ内へ注入される。
浮動ゲートトランジスタ２０の読み出し操作は、トランジスタ２２の制御ゲートに12Ｖを印加して該トランジスタ２２をターンオンさせ、選択ゲート２４及び制御ゲート２０Ｃに５Ｖを印加し、ビット線２０Ａに１〜２Ｖを印加し、そしてビット線２２Ａを接地することによって達成される。浮動ゲートトランジスタ２２からのバックバイアス効果は、そのしきい値電圧がそれぞれ−0.25Ｖ及び6.6Ｖである時に、約0.17Ｖ乃至0.24Ｖである。
浮動ゲートトランジスタ２０の消去操作は、ビット線２０Ａに12Ｖを印加し、制御ゲート２０Ｃ及び２２Ｃを接地し、そしてビット線２２Ａを開放（浮動）することによって達成される。電子は、ファウラ・ノルトハイムトンネル効果によって浮動ゲート２０Ｂからビット線２０Ａへ放出される。
フラッシュＥＥＰＲＯＭセルの読み出し、プログラム、及び消去動作条件を要約すると、以下の表のようになる。
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上表は、セルが５Ｖ電源で作動しているものと仮定している。その場合、セルのプログラミング、読み出し、及び消去に必要な12Ｖを生成するためのチャージポンプが必要である。しかしながらも、もし12Ｖ電源が使用可能であればチャージポンプは不要であり、プログラミング中のビット線１上の電圧を6.5Ｖまで増加させることによりプログラミングの速度を高めることができる。
図５Ａは、プログラミング中のしきい値電圧変化対プログラミング時間を示すプロットであり、トランジスタのしきい値電圧は10μ秒以下の時間で4.5Ｖ以上変化させ得ることが理解されよう。図５Ｂは、選択ゲート電圧の効果を示すプロットであり、一方の浮動ゲートトランジスタをプログラミングするためのＶＳＧに10μ秒のパルスを使用している。他方の浮動ゲートトランジスタのしきい値電圧の状態を高にしようが、低にしようが殆ど差はないことが分かる。
図６は、浮動ゲートトランジスタのしきい値電圧を高または低状態にした時の制御ゲート電圧対読み出し電流のプロットである。
図７は、消去動作中のトランジスタの消去時間対しきい値電圧を示すプロットである。セルは、約100ミリ秒以内に０まで消去することができる。
以上に、１対の浮動ゲート記憶トランジスタが単一の選択ゲートトランジスタを共用する新しいデュアルビットフラッシュＥＥＰＲＯＭセル構造を説明した。選択ゲートを相互接続する語線は制御ゲート線に対して直角に走っており、従って仮想接地フラッシュアレイを可能にする。更に、語線にシリサイド被膜を施して、語線に関連する抵抗及びＲＣ遅延を減少させることができる。従来技術のスペーサ選択ゲートとは異なり、本選択ゲートトランジスタのチャネル長は浮動ゲートトランジスタの自己整列エッチングによって容易に限定され、それにより選択ゲートトランジスタのパンチスルー特性の最適化が促進される。本選択ゲートトランジスタが完全に自己整列構造であるので、このセルを分割ゲート構造に最大限に利用することができる。
以上に本発明をその特定実施例に関して説明したが、以上の説明は単なる例示に過ぎず本発明を限定するものではない。当業者ならば、請求の範囲に限定されている本発明の思想及び範囲から逸脱することなく多くの変更及び用途を考案できよう。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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