(57)【特許請求の範囲】
【請求項１】
ｎ状態有限状態機械であって、ｎ＞２であり、該ｎ状態有限状態機械は、
各々が第１出力端子および第２出力端子を備えたｎ個の双安定素子を備え、各々の該双安定素子は、
前記第１出力端子が第１信号レベルにあり、前記第２出力端子が第２信号レベルにある場合の１状態と、
前記第１出力端子が前記第２信号レベルにあり、前記第２出力端子が前記第１信号レベルにある場合の０状態と、において存在し、
前記双安定素子の少なくとも１つが前記１状態にあり、前記ｎ状態有限状態機械は、
前記双安定素子のうち識別したものの状態を選択的に変化させるための、少なくとも１つのパルス信号入力を受信するよう適合された、少なくとも１つの遷移回路を備え、該遷移回路は、
前記第２信号レベルを有する信号を、前記双安定素子のうち前記識別したものの各々の前記第２出力端子に印加するための第１手段と、
前記第２信号レベルを有する信号を、前記双安定素子のうち前記識別したものの前記第１出力端子に印加するための第２手段と、を備えることを特徴とするｎ状態有限状態機械。
【請求項２】
請求項１に記載の有限状態機械において、前記双安定素子はラッチであることを特徴とする有限状態機械。
【請求項３】
請求項２に記載の有限状態機械において、前記ラッチは、第１および第２電力供給線電圧とほぼ等しい相補的な出力を有することを特徴とする有限状態機械。
【請求項４】
請求項３に記載の有限状態機械において、前記ラッチは交差結合インバータ回路から成ることを特徴とする有限状態機械。
【請求項５】
ｎ状態有限状態機械であって、該ｎ状態有限状態機械は、
各々が第１出力端子および第２出力端子を備えたｎ個の双安定ラッチを備え、各々の該双安定ラッチは、
前記第１出力端子が第１信号レベルにあり、前記第２出力端子が第２信号レベルにある場合の１状態と、
前記第１出力端子が前記第２信号レベルにあり、前記第２出力端子が前記第１信号レベルにある場合の０状態と、において存在し、
前記第１および第２の信号レベルは第１および第２の供給線電圧にほぼ等しく、前記双安定ラッチの少なくとも１つの前記双安定ラッチは前記１状態にあり、前記ｎ状態有限状態機械は、
前記双安定ラッチのうち識別したものの状態を選択的に変化させる少なくとも１つのパルス入力信号を受信するようになっている少なくとも１つの遷移回路を備え、該遷移回路は、
前記第２信号レベルを有する信号を、前記双安定ラッチのうち前記識別したものの各々の前記第２出力ラッチに印加するための第１手段と、
前記第２信号レベルを有する信号を、前記双安定ラッチのうち前記識別したものの前記第１出力端子に印加するための第２手段とを備え、
前記少なくとも１つのパルス入力信号は、スパイキング・パルス入力信号から成り、前記第１手段は、
前記識別した双安定ラッチの前記第２出力端子と前記第２供給線電圧との間の経路に接続された第１トランジスタと、
前記第１トランジスタのゲートに、前記スパイキング・パルス入力信号における第１極性の遷移を結合し、これによって、前記識別した双安定ラッチの前記第２出力の電圧を前記第２供給線電圧に近づけ、前記識別した双安定ラッチの前記第１出力端子の電圧を前記第１供給線電圧に近づく電圧へと急速に変化させるための第１コンデンサと、を備えることを特徴とする有限状態機械。
【請求項６】
請求項５に記載の有限状態機械において、前記第２手段は、
前記１状態の前記双安定ラッチの前記第１出力端子と前記第２供給線電圧との間の経路に接続された第２トランジスタと、
前記第２トランジスタのゲートに、前記識別した双安定ラッチの前記第１出力上の前記急速に変化する信号を結合し、これによって、前記１状態の前記双安定ラッチの前記第１出力端子の電圧を前記第２供給線電圧に近づけ、前記１状態の前記双安定ラッチの前記第２出力を前記第１供給線電圧に近づけるための第２コンデンサと、を備えることを特徴とする有限状態機械。
【請求項７】
請求項６に記載の有限状態機械において、前記遷移回路は、更に、前記識別した双安定ラッチの前記第１出力端子上の前記急速に変化する電圧に応答して、前記第１トランジスタをディゼーブルし、これによって、前記識別した双安定ラッチの第２出力端子と前記第２供給線電圧との間の前記第１トランジスタを含む前記経路を開放するための手段を備えることを特徴とする有限状態機械。
【請求項８】
請求項７に記載の有限状態機械において、前記遷移回路は、更に、前記第１コンデンサを前記第２供給線電圧に接続して、前記第１極性以外の前記スパイキング入力信号の変化の影響を抑える、順方向にバイアスがかけられたトランジスタを備えることを特徴とする有限状態機械。
【請求項９】
ｎ状態有限状態機械であって、該ｎ状態有限状態機械は、
各々が第１出力端子および第２出力端子を備えたｎ個の双安定素子を備え、各々の該双安定素子は、
前記第１出力端子が第１信号レベルにあり、前記第２出力端子が第２信号レベルにある場合の１状態と、
前記第１出力端子が前記第２信号レベルにあり、前記第２出力端子が前記第１信号レベルにある場合の０状態と、において存在し、
前記双安定素子の１つが前記１状態にある、前記ｎ個の双安定素子と、
前記１状態の前記双安定素子を前記０状態に変化させ、前記双安定素子のうち他の識別したものを１状態に変化させるための、少なくとも１つのスパイキング入力信号を受信するよう適合された、少なくとも１つの遷移回路であって、
前記スパイキング入力信号が不活性化状態である場合に前記１状態の前記双安定素子の前記第１出力端子上の電圧を追跡する電圧を格納するコンデンサであって、前記スパイキング入力信号がアクティブであり続ける間に第１極性のスパイキング入力信号遷移が起こった時に存在する電圧を維持する、前記コンデンサと、
前記コンデンサ上の前記電圧および前記スパイキング入力信号に応答して、前記第２信号レベルを有する信号を、前記双安定素子のうち前記識別したものの前記第２出力端子に印加するための第１手段と、
前記スパイキング入力信号に応答して、前記第２信号レベルを有する信号を、前記１状態の前記双安定素子の前記第１出力端子に印加するための第２手段と、を備えることを特徴とするｎ状態有限状態機械。
【請求項１０】
請求項９に記載のｎ状態有限状態機械において、前記遷移回路は、更に、前記スパイキング入力信号が不活性化状態にある場合に、前記１状態の前記双安定素子の前記第１出力端子を前記コンデンサに接続するスイッチを備えることを特徴とするｎ状態有限状態機械。
【発明の詳細な説明】
【０００１】
【関連出願】
本出願の主題に関連する主題は、本出願と同一日に出願された、Ｒ．Ｓａｒｐｅｓｈｋａｒによる米国特許出願「Ｓｐｉｋｉｎｇ  Ｎｅｕｒｏｎ  Ｃｉｒｃｕｉｔ（スパイキング・ニューロン回路）」、ならびにＲ．ＨｅｒｒｅｒａおよびＲ．Ｓａｒｐｅｓｈｋａｒによる「Ｅｄｇｅ−ｔｒｉｇｇｅｒｅｄ  Ｔｏｇｇｌｅ  Ｆｌｉｐ−Ｆｌｏｐ  Ｃｉｒｃｕｉｔ（エッジ・トリガ・トグル・フリップ・フロップ回路）」に表されている。これらの出願は、本出願の譲受人に譲渡されており、この言及により本出願にも含まれるものとする。
【０００２】
【発明の属する技術分野】
本発明は、有限状態機械として、コンピュータを含む、（通常、複雑な）論理機能を実現するための電子回路に関する。更に特定すれば、本発明は、非同期有限状態機械に関する。更に特定すれば、本発明は、その様々な実施形態において、スパイクによってトリガされる非同期有限状態機械に関する。
【０００３】
【従来の技術、及び、発明が解決しようとする課題】
有限状態機械は、デジタル演算のあらゆる側面にとって基本的なものである。今日用いられるコンピュータは全て、メモリからの入力で動作する極めて複雑な有限状態機械に過ぎないものと見なすことができる。更に一般的には、有限状態機械（または順序機械）は、入力および出力と共に多数の状態を有する機械と見なすことができ、状態間の遷移は現在の状態および入力によって決定される。例えば、Ｄｉｃｔｉｏｎａｒｙ  ｏｆ  Ｃｏｍｐｕｔｉｎｇ、Ｏｘｆｏｒｄ  Ｕｎｉｖｅｒｓｉｔｙ  Ｐｒｅｓｓ、Ｏｘｆｏｒｄ、第３版（１９９０年）を参照のこと。
【０００４】
有限状態機械は多くの特定の用途向けに設計されているが、ほとんどは、同期信号すなわちクロック入力および状態遷移に対応するように設計されている。非同期入力が受信される場合、当分野において既知の有限状態機械のいくつかは、主に同期の状況でかかる入力に対処するための固有の調整または補償技法を施す。非同期の動作に対するかかる対処によって、設計の柔軟性に制約が加えられ、例えば複雑度の増大の点で不利となる。動物の感覚および脳の機能をモデル化したものを含む多くのシステム・アプリケーションは、それらの処理活動の全てまたは大部分において本質的に非同期であり、このため、標準的な同期式の有限状態機械技法を用いて表現するのは容易ではない。
【０００５】
一般的な方法として、ｎ−状態の有限状態機械は、現状態を符号化し周期的な（同期）トリガ信号を受信するｌｏｇ2ｎ個の双安定素子を用いて実現される。次の状態への変化をトリガするには、現状態の復号化表現を、ゼロまたはそれ以上の論理入力と論理的に組み合わせる。従って、従来技術の有限状態機械におけるｌｏｇ2ｎ個の二進素子の使用は効率的な符号化方式を提供するが、状態ｎの数に比例して、状態情報の復号の複雑度が増す。
【０００６】
ｌｏｇ2ｎ個の双安定素子を用いた従来技術のｎ−状態有限状態機械における状態符号化によって、一度に正確に１つの安定状態が存在することができる。しかしながら、いくつかの論理手法およびアプリケーションでは、１つ以上の初期状態（現状態）が可能ないわゆる平行進化処理から利点が得られる。例えば、Ｚｈａｎｇ  Ｊ．およびＫｕｍａｒ  Ｓ．（１９９７）、Ｄｅｔｅｃｔｉｏｎ  ｏｆ  ｃｏｎｖｅｒｇｅｎｔ  ａｎｄ  ｐａｒａｌｌｅｌ  ｅｖｏｌｕｔｉｏｎ  ａｔ  ｔｈｅ  ａｍｉｎｏ  ａｃｉｄ  ｓｅｑｕｅｎｃｅ  ｌｅｖｅｌ（アミノ酸配列順序レベルにおける収束進化および平行進化の検出）、Ｍｏｌ．Ｂｉｏｌ．Ｅｖｏｌ．１４：５２７−５３６を参照のこと。他の平行進化アプリケーションには、ニューラル・ネットワーク・アプリケーションにおける重さまたは組織の処理が含まれる。平行進化処理では、遷移は、後続の小数の状態へ行われる（収束進化）か、または後続のより多数の状態へ行われる（分岐進化）可能性がある。容易に認められるように、従来技術のｌｏｇ2ｎ個の二進素子を用いた状態符号化は、重要な種類のアプリケーション用の平行進化処理には向いていない。
【０００７】
本発明によれば、従来技術における制約は克服され、有限状態機械の設計および使用における技術的な進展が達成される。本発明の例示的な実施形態について以下で説明する。
【０００８】
要約すると、本発明の実施形態が特徴とする有限状態機械は、機械のｎ個の個別の状態を、ｎ個の双安定素子の集合を用いて符号化する。従来のｌｏｇ2（ｎ）個の素子による二進状態符号化の使用は、複雑度の点で利点を提供するようであるが、本発明の教示に従ったｎ−素子状態符号化では、機械において状態の復号を簡略化することが可能となる。状態の復号において節約されるリソースは、従来の機械におけるｎに比例した大きさであり、ｎ−素子状態符号化に用いられるリソースを補って余りある。
【０００９】
更に、ｎ−素子符号化によって、機械において多数の初期状態を平行して同時進化させることを可能とする。このため、例えば、ｎ個の双安定素子（ｎ＝８）は、例示的に００１０００００として表す状態情報を生成する（任意に選択した状態２について）。しかしながら、平行進化に基づく他の状況では、後続の状態は、例示的に、００００００１０、００１１００００、１１０００１００、００００１０００として、または他のいずれかの規定された状態表現として表される。この例示的な状態シーケンス表現では、最初の２つの遷移は、分岐平行進化（１状態から２状態へ、および２状態から３状態へ）を反映し、第３の遷移は、収束（３状態から１状態へ）平行進化を反映する。
【００１０】
本発明の例示的な実施形態の別の態様によれば、有限状態機械の個別の状態間の遷移は、有限状態機械に対する非同期スパイキング入力の正のエッジ上で実行すると有利である。このため、従来の同期式の機械とは異なり、機械の動作に外部クロックは必要ない。遷移は、かかる非同期スパイキング入力によってタイミングを自己調節する。更に、任意の数のスパイキング入力を同時に印可することができる。
【００１１】
本発明の例示的な実施形態の更に別の態様によれば、均一な遷移回路が、有限状態機械の状態間の遷移を指示する。このため、多くの状態を有する有限状態機械は、各々が固有の入力集合を有するこの遷移回路の多くのコピーを用いて、従来通りに実施される。
【００１２】
【発明の実施の形態】
添付図面と共に以下の詳細な説明を考慮することによって、本発明のより十分な理解が得られよう。
【００１３】
本明細書中に提示する例示的な実施形態による有限状態機械は、ビルディング・ブロック回路集合として実施すると有利である。本発明の例示的な実施形態において用いるための、または本発明の例示的な実施形態と共に用いるための例示的なビルディング・ブロック回路は、（ｉ）スパイク発生回路、（ｉｉ）双安定素子回路、および（ｉｉｉ）１つ以上のスパイキング入力に応答して、有限状態機械において１つの状態から別の状態への遷移を実行するための回路を含む。また、この種の回路の１つ以上の部分は、特に平行進化アプリケーションにおいて、具体的な実施形態において有用であることがわかるであろう。これについては、以下の説明から明らかとなろう。
【００１４】
スパイキング信号は、あるニューロン回路に特徴的なものであり、当技術分野においては周知である。一般的には、Ｍｅａｄ，Ｃ．「Ａｎａｌｏｇ  ＶＬＳＩａｎｄ  Ｎｅｕｒａｌ  Ｓｙｓｔｅｍｓ（アナログＶＬＳＩおよびニューラル・システム）」、Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ、Ｒｅａｄｉｎｇ（１９８９年）を参照のこと。Ｒ．Ｓａｒｐｅｓｈｋａｒによる、「Ｓｐｉｋｉｎｇ  Ｎｅｕｒｏｎ  Ｃｉｒｃｕｉｔ（スパイキング・ニューロン回路）」と題する、本出願に含まれるものとした同時出願特許は、「スパイキング信号」（およびそれらを発生するための回路）の例を含み、Ｒ．ＨｅｒｒｅｒａおよびＲ．Ｓａｒｐｅｓｈｋａｒによる「Ｅｄｇｅ−Ｔｒｉｇｇｅｒｅｄ  Ｔｏｇｇｌｅ  Ｆｌｉｐ−Ｆｌｏｐ  Ｃｉｒｃｕｉｔ（エッジ・トリガ・トグル・フリップ・フロップ回路）」と題する、本出願に含まれるものとした特許出願は、スパイキング信号に応答する双安定素子回路を含む他の回路例を与える。
【００１５】
図１Ａは、交差結合インバータ１０１−ｉおよび１０２−ｉ（ｉ＝１、２、．．．、ｎ）等の複数の双安定素子を備えた有限状態機械において、どのように遷移を実行するかを示す。図１Ａの回路において用いるのに適した例示的なインバータ回路を図１Ｂに示す。これらの交差結合インバータは、現在の状態を符号化し、遷移はその状態から行われる。交差結合インバータ１０１−ｉおよび１０２−ｉは、各出力ＶiおよびＶi￣を与える。有限状態機械が状態ｉである場合、Ｖiは、供給線電圧（例示の目的のためにＶDDとする）の１つであるか、またはその付近であるが、Ｖi￣は、例示的に、接地または接地付近である。このため、状態ｐから状態ｎへ遷移するには、Ｖpを接地にセットし、ＶnをＶDDにセットする。遷移回路１０５は、かかる状態遷移を達成するために用いる例示的な回路素子を便宜的に集合化したものである。この遷移回路１０５の動作について、以下で更に完全に説明する。
【００１６】
交差結合インバータ１０１−ｉおよび１０２−ｉの構成によって、信号Ｖp￣およびＶn￣が、それぞれＶpおよびＶnに対して反転した値を取ることが保証される。図１Ａの回路では、例示の目的のために、Ｖpは最初にＶDDであり、Ｖnは最初に接地レベルであると仮定する。状態ｎへの遷移を実行するために、スパイキング入力Ｖspの正エッジの到着に応答して、Ｖpを接地にセットし、ＶnをＶDDにセットする。図１Ｃに、例示的なスパイキング入力信号列を示すが、ここに記載する有限状態機械の動作には、特定の系列は必要ない。すなわち、一般に、スパイキング入力信号は、非同期に発生するだけでなく、各遷移回路ごとに異なるものであり、いずれにしても、時間と共に変化する。
【００１７】
図１Ａの回路では、Ｖlkは、Ｍ7に極めて弱いバイアスをかけるよう設定されている。ＶpはＶDDであり、Ｖp￣は接地レベルと想定されているので、スパイキング入力Ｖspの正エッジは、Ｃspを介してトランジスタＭ1のゲートに容量的に結合され、このためＭ1をオン状態に合わせる。トランジスタＭ6およびＭ7は、スパイキング入力Ｖspの容量的に結合したエッジに影響を与える目的で、オフであると見なすことができる。ＶpはＶDDであり、Ｍ2はオンであるので、Ｍ2およびＭ1の直列の組み合わせによって、Ｖn￣は、Ｖn−Ｖn￣ラッチ（交差結合インバータ１０１−（ｉ＋１）および１０２−（ｉ＋１））において接地にセットされる。結果として、ＶnはＶDDにセットされる。トランジスタＭ1およびＭ2のＷ／Ｌ比は、ラッチの状態に対して圧倒的となるために十分に大きな値に設定する必要があることがわかる。このため、例えば、遷移回路内の他のトランジスタの比の５倍程度のＷ／Ｌ比が有利であることがわかる。ＶnがＶDDに達すると、Ｍ3がオンとなり、これによって、トランジスタＭ1のゲートを接地に接続し、Ｍ1をオフとする。
【００１８】
Ｖp￣は最初に接地レベルであるので、Ｍ5はオフである。Ｍ8はＶlkによって弱いバイアスがかけられているので、Ｖnの立ち上がり端は、ＣCを介して容量的に結合され、Ｍ4のゲートを活性化してＶDD付近の値とする。（ＶnからＣCへの経路は、トランジスタＭ3を通過する標準的なものとして示してある。）次いで、トランジスタＭ4は、Ｖp−Ｖp￣ラッチ（交差結合されたイバータ１０１−ｉおよび１０２−ｉ）の状態をリセットして、Ｖpを接地とし、結果としてＶp￣はＶDDとなる。Ｖp￣がＶDDに達すると、Ｍ5はＭ4のゲートを接地にリセットし、遷移は完了する。
【００１９】
トランジスタＭ7およびＭ8は、ＣspおよびＣCからの負電圧パルス・エッジによってＭ1およびＭ4トランジスタのゲート電圧に負側への大きな逸脱が生じるのを防ぐという利点がある。これらの後者の電圧があまりにも大きく負側である場合、これらのトランジスタはオンとなり、電圧を接地に回復させる。望ましくは、これらのゲートに接続されたＭＯＳＦＥＴのソースおよびドレインに発生する寄生ｐｎ接合が、負側への大きな逸脱を防ぐのに役立つ。
【００２０】
コンデンサＣCは、スパイキング信号Ｖspによって開始した遷移の間のみＶp−Ｖp￣ラッチのリセットが行われることを保証する。この代わりに、ＶnノードからＭ4トランジスタへ直流結合を用いてこのラッチのリセットを行う場合は、Ｖn状態から何らかの他の状態への遷移が起こるまで、Ｖp状態に再び入ることは不可能であろう。かかる直流結合は、ＶnがＶDDにセットされている限り、トランジスタＭ4をアクティブとし、Ｖpを接地のままとする。Ｖnを接地にセットする唯一の方法は、Ｖn状態を何らかの他の状態とすることであろう。図１Ａの容量的に結合したトポロジでは、ＶnがＶDDに遷移した後の限られた時間だけ、Ｍ4はアクティブとなる。このため、Ｖn状態から再びＶp状態となることは可能である。むろん、１つの状態から別の状態への再度の遷移を必要としない有限状態機械では、直流結合を使用可能であり、ＣCおよびＭ5を除去することができる。
【００２１】
ラッチの一方側でラッチをセットする入力の不活性化は全て、ラッチの逆側からのこの入力の不活性化によって行われることを注記しておく。例えばＭ1のゲートをＶnおよびＭ3によって、またはＭ4のゲートをＶp￣およびＭ5によって不活性化する。かかる不活性化により、ラッチの一方側の入力が不活性化されるのは、ラッチの伝搬遅延によってラッチの他方側の電圧が十分な量だけ変化した後のみであることが保証される。このため、ラッチは、入力がイナクティブであっても、入力によって開始する遷移を完了することができる。
【００２２】
弱い不活性化トランジスタ（Ｍ3およびＭ5のＷ／Ｌ比が小さい）によって、ラッチ遷移を更にロバストとすることができる。なぜなら、ラッチの逆側の電圧は、不活性化が有効となる前に大きく変化しなければならないからである。しかしながら、極めて弱い不活性化トランジスタは、ラッチの逆側に大きな容量性負荷を生成し（それらのチャネル長が大きいため）、遷移に悪影響を与え、その速度を不活性化よりも遅くする可能性がある。Ｍ3およびＭ5に対する例示的なＷ／Ｌ値は、回路内の他のトランジスタのＷ／Ｌ値の約半分で、控えめであり、典型的な実施態様において十分に機能する。更に、弱い不活性化トランジスタは、不活性化の間、それを活性化した入力における容量性キックバックを最小限に抑える。例えば、弱いＭ5トランジスタは、ＣCを介してＶnノードにおける容量性キックバックを最小限に抑え、弱いＭ7トランジスタは、Ｃspを介してＶsp入力における容量性キックバックを最小限に抑える。
【００２３】
トランジスタＭ2は、Ｖpによってゲート制御され、ＶpがＶDDでない限り遷移が起こらないことを保証する。トランジスタＭ6は、ＶpがＶDDでない限り入力スパイクＶspがトランジスタＭ1のゲートに結合されないことを保証する。このため、ＶpがＶDDでない限り、遷移は起こらない。このように、双方のトランジスタは同じ機能を実行する。この冗長性によって、ある電圧がＣspによってＭ1のゲートに結合されたとしても、Ｍ2が遷移の発生を防ぐことを保証する。
【００２４】
トランジスタＭ6およびＭ1は、図１Ａの状態機械が、１つのみの遷移を行うように意図された状況において、２つの連続的な状態遷移を実行することを防ぐ。２つの状態Ｓ1およびＳ2が存在する特定の有限状態機械において、同一の入力スパイクＶspで遷移がトリガされると仮定する。更に、これらの遷移の１つは、Ｓ1からＳ2へと有限状態機械を移動させ、他の遷移はＳ2から何らかの他の状態Ｓ3へと有限状態機械を移動させるよう意図されていると仮定する。スパイクＶspが到着した場合に有限状態機械がＳ1であると、Ｍ6は、Ｓ1→Ｓ2への遷移が発生することを保証し、多数遷移Ｓ1→Ｓ2→Ｓ3が起こらないことを保証する。具体的には、Ｓ1→Ｓ2の場合の遷移期間の間、Ｓ2→Ｓ3遷移回路のＭ6は、この回路内のＭ1トランジスタのゲートが接地付近にあることを保証し、更に、入力スパイクが首尾良く結合されないことを保証する。Ｍ6のＷ／Ｌ比は大きいが、小さい寄生ドレイン容量を有すると有利である。（従って、Ｍ6には、リング・トランジスタ・トポロジが好ましい。）一旦、Ｓ2が活性化されると、Ｓ3への遷移は行うことができない。なぜなら、Ｖspの正エッジが終了している（または終了に近い）からである。
【００２５】
一般に、Ｍ1のＷ／Ｌ比は、Ｖn−Ｖn￣ラッチの状態を変化させるために必要な最小値からあまり大きくないレベルであると有利である。比が大きいと、Ｍ1のゲート上の容量的に結合された小さい電圧が、ラッチの状態を誤って変化させる可能性がある。かかる状況が起こり得るのは、Ｖp状態への遷移をトリガしたスパイクの立ち上がり端の一部がＭ1のゲートに首尾良く結合した場合である。立ち上がり端の持続期間の間にＶpがＶDDに状態を変化させるので、部分的な結合が起こる可能性がある。Ｍ1において中程度のＷ／Ｌ比（Ｍには２が典型的であり、Ｍには３が典型的である）を有することにより、ラッチの状態が変化するのは、Ｖspにおける大きな電圧変化がＭ1のゲートに首尾良く結合した場合のみとなる。なぜなら、Ｖp￣は接地レベルにあるからである。
【００２６】
図２は、状態間で入力−スパイク−調整遷移を行う例示的な４状態非同期スパイク・トリガ有限状態機械の状態図を示す。このブロック図における各ノードの回路の実施態様は、例示的に図１Ａに示すタイプの交差結合インバータ集合に相当し、この状態図における各矢印（遷移）の回路の実施態様は、例示的に図１Ｂに示すタイプの遷移回路に相当する。
【００２７】
図２において、各状態からの遷移を起こす特定のスパイキング入力は、矢印に沿って標示されている。２つ以上のスパイキング入力によってトリガされる遷移を達成するには、例示的に、単にその遷移をトリガするスパイキング入力の論理和演算を行う。このため、図２において、状態Ｓ1から状態Ｓ2への遷移を行うには、図１Ａの遷移回路におけるＶspを、スパイキング入力２、３、および４による論理ＯＲゲートの出力とする。他の論理動作、およびかかる論理動作を実現するのに適した実施技法は、当技術分野では周知である。
【００２８】
図３ＡないしＧは、図２の状態図に基づく有限状態機械において発生する例示的な波形を示し、例示的な入力Ｐ2（Ｖ）、Ｐ3（Ｖ）およびＰ4（Ｖ）の集合が各遷移回路に印可されている。有限状態機械を実現するための回路は、図１Ａおよび１Ｂの回路構成に基づくと有利であり、例示的に、０．５μｍ、３．３Ｖプロセスを用い、Ｖlk＝１．２Ｖ、ＣC＝０．１ｐＦ、およびスパイクの立ち上がり時間および立ち下がり時間は約１ｎＳである。
【００２９】
このため、最初にＳ1がハイである有限状態機械では、Ｐ2によって最初にＳ2がハイとなり、Ｓ1はローとなる。次いで、Ｐ2パルスの連続的な発生によって、Ｓ1およびＳ2は、交互にハイ状態を達成する。３つのＰ3パルスの最初のものによって、Ｓ2はハイ状態を達成し、次のものがＳ3をハイ状態とする。最後に第３のＰ3パルスがＳ1を再びハイとする。パルスＰ4によってＳ2がハイとなり、次いでＳ3、Ｓ4およびＳ1がハイとなる。これらのスパイキング入力シーケンスを続けることによって、これらの状態パターンが繰り返し、異なる入力によって異なる状態遷移が発生することになる。
【００３０】
すでに説明した図１Ａの例示的な回路の実施形態では、結合コンデンサＣspおよびＣCは、時に、回路の寄生容量に対してはるかに大きいレベルとなるために、望ましくない程度に大きい場合がある。このため、時に、これに応じて、図１Ａの回路の切り替え電力損失が増大する。図４に関連付けて、以下で、低電力動作に更に適した本発明の代替的な例示の回路の実施形態について説明する。この代替的な例示の実施形態は、多くの場合、ある製造状況において、より面積効率が高いことがわかる。
【００３１】
図４は、図１Ａの回路におけると同様に、以前の状態および次の状態をそれぞれ符号化する交差結合ラッチ４０１−ｉおよび４０２−ｉ（および４０１−（ｉ＋１）および４０２−（ｉ＋１））を示す。トランジスタＭ5およびＭ6は、スパイキング入力信号（およびその補足的な信号）に応答するスイッチとして動作するパストランジスタ構成を形成して、双安定デバイス（例示的に以前の状態の双安定デバイス４０１−ｉおよび４０２−ｉ）の出力端子をコンデンサＣ1に接続する。パストランジスタ構成に関しては、一般に、Ｊ．Ｍ．Ｒａｂａｅｙ、Ｄｉｇｉｔａｌ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ（デジタル集積回路）、Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ、１９９６年、ｐｐ．４１０−４２２を参照のこと。相補的な信号Ｖsp￣は、単純ＣＭＯＳインバータ（図示せず）にＶspを通過させることによって容易に得ることができる。これは、当業者によって容易に認められよう。
【００３２】
Ｖspがローである場合、パストランジスタ・スイッチはオンとなり、Ｃ1上の電圧であるＶintは電圧Ｖpを追跡する。Ｖspがハイである場合、Ｖintはその以前の値を保持する。通常、Ｃ1は、明示の容量ではないが、デバイス製造において寄生容量として発生する。スパイクの到着前、Ｃ1上の電圧Ｖintは、Ｖpの値であり、これは、スパイクの持続時間の間維持される電圧である。ハイのＶpからハイのＶnへの遷移は、次のように実施される。Ｖpはハイであるので、Ｖintは、先に示したように、スパイクＶspの前およびスパイクＶspの間、ハイである。Ｖspのアクティブなハイ段階の間、トランジスタＭ3およびＭ4はＶpを接地へとリセットし、トランジスタＭ1およびＭ2はＶnbを接地へとリセットし、結果としてＶnをＶDDへとリセットする。
【００３３】
図１Ａの回路構成の場合と同様に、図４の回路に従って実施される有限状態機械は、この機械において各状態を実現するために、１つのラッチを用いる。また、図４の構成は、各遷移を実現するために、上述の発明に関わる原理に従って動作するトランジスタＭ1ないしＭ6から成る１つの回路を用いる。この場合も、周知の方法に従って論理パルス入力を組み合わせて、Ｖspスパイキング入力信号を達成する。双安定装置の出力（およびそれらの時間シーケンス）は、周知の原理に従って、他の特定の出力を発生するために用いられる。このため、例えば特定の第１の状態から特定の第２の状態への遷移の結果得られる出力を選択して、遷移を完了した後に格納した最後の状態を現在の状態と組み合わせることによって、所望の出力を発生することができる。
【００３４】
図５ＡないしＧは、図４の回路構成によって実現される図２の有限状態機械の例示的な波形を示す。図３Ａないし３Ｇについて先に与えた入力および状態変化の説明は、図５ＥないしＧに示す入力を用いた図４の回路の動作に当てはまる。
【００３５】
図１Ａおよび４の回路構成に関して上述した本発明の成果に基づく有限状態機械の挙動は、各々に同一の入力を印可した場合、極めて類似している。図５の波形においてみられる小さいグリッチは、パストランジスタ構成が保持モードから追跡モードに遷移する際の出力ラッチ電圧の一時的な低下によるものである。この遷移は、これらのラッチ内のインバータに対する容量性負荷を変化させ、結果として、図示される小さいグリッチが生じる。
【００３６】
この記載は、各々の状態が単一の双安定素子によって表される１つの単一の状態から別の単一の状態への遷移に焦点を当てているが、本発明のより広い教示は、各々が単一の双安定素子によって表されるあらゆる数の状態から他のあらゆる数の状態への遷移にも関連する。かかる多数状態遷移は、平行進化の技法を用いたアプリケーションにおいて特に有用である。これについては、図６の考察から容易に明らかとなろう。
【００３７】
図６は、図４の回路（例示的に、図４からトランジスタＭ3およびＭ4を含む）のリセット回路（６１０−ｉとして示し、例示の場合ｉ＝０である）を用いて多数の双安定素子をリセットする単純な例である。この場合、リセット回路６１０−ｋ（例示的に６１０−０）の入力において所望の状態遷移によって決定される適切な入力によって、および他の入力信号によってイネーブルされる適切なスイッチ６２０−ｊによって、いかなる数の双安定素子６０１−ｉもリセットすることができる。むろん、いずれの数のリセット回路６１０−ｋも使用可能であり、入力信号は、必要なリセット条件を規定するいかなる論理関数も含み、反映することができる。図４に示す遷移回路の、トランジスタＭ3およびＭ4以外の部分は、双安定素子６０１−ｉとして簡略化して表す回路内に含まれていると有利である。
【００３８】
同様に、図６の回路と同様に動作するために、当業者によって図１Ａのリセット回路が採用されよう。このため、例えば図１Ａに示すリセット回路１１０を、図６に示す６１０−ｋの代わりに用いるように適合させることができる（図６に示す双安定素子６０１−ｉに含まれる図１Ａの遷移回路１０５の残りの回路素子を適切に適合させる）。本発明の精神および範囲内に該当する双安定素子６０１−ｉをリセット（およびセット）するための他の特定の回路構成は、本発明の教示によって、当業者には明らかであろう。
【００３９】
図６におけるリセット回路６１０−ｋおよびスイッチ６２０−ｊへの入力の具体化は、場合によっては、現場でプログラム可能なゲート・アレイまたは制御アレイを入力として用いて達成すると有利である。他の用途では、既知のニューロン・スパイク論理技法を用いて、ニューロン回路のスパイクを論理的に操作すると有利である。状態のリセット時に特定の状態をセットすることは、スイッチ６２０−ｊ等のステアリング制御を用いて行うと好都合であり、更に、適切な場合には、複線信号を用いて図６に双安定素子６０１−ｉとして示す回路に適用して達成すると好都合である。
【００４０】
本発明の上述の実施形態において用いたデバイスの種類、製造プロセス、極性およびパラメータ値は単に例示的なものに過ぎないことは、当業者によって理解されよう。本発明の精神に該当する他の実施形態、変更および使用は、本発明の教示によって当業者に明らかとなろう。
【図面の簡単な説明】
【図１Ａ】有限状態機械において双安定素子を制御することによって状態変化を実行する遷移回路の第１の例示的な実施形態の概略図を示す。
【図１Ｂ】２つずつ交差接続して図１Ａに示す双安定素子を形成すると有用な、例示的なインバータ構成の概略図を示す。
【図１Ｃ】例示的なスパイキング入力信号列を示し、一般に、各々の遷移回路が異なるパルス入力列を受信する。
【図２】図１Ａの回路の動作を理解するために有用な例示的な状態遷移図を示す。
【図３Ａ】図１Ａの回路の例示的な動作の波形特性を示す。
【図３Ｂ】図１Ａの回路の例示的な動作の波形特性を示す。
【図３Ｃ】図１Ａの回路の例示的な動作の波形特性を示す。
【図３Ｄ】図１Ａの回路の例示的な動作の波形特性を示す。
【図３Ｅ】図１Ａの回路の例示的な動作の波形特性を示す。
【図３Ｆ】図１Ａの回路の例示的な動作の波形特性を示す。
【図３Ｇ】図１Ａの回路の例示的な動作の波形特性を示す。
【図４】状態変化を実行するのに有用な異なる遷移回路を用いた有限状態機械の代替的な例示的実施形態の概略図を示す。
【図５Ａ】図４の回路の例示的な動作の波形特性を示す。
【図５Ｂ】図４の回路の例示的な動作の波形特性を示す。
【図５Ｃ】図４の回路の例示的な動作の波形特性を示す。
【図５Ｄ】図４の回路の例示的な動作の波形特性を示す。
【図５Ｅ】図４の回路の例示的な動作の波形特性を示す。
【図５Ｆ】図４の回路の例示的な動作の波形特性を示す。
【図５Ｇ】図４の回路の例示的な動作の波形特性を示す。
【図６】スパイキング入力に応答して多数の双安定素子にリセット信号を同時に印可するための例示的なリセット回路を示す。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６】
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