(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型電界効果トランジスタを評価する半導体素子評価装置であって、
電位、電子濃度及び正孔濃度の関係式であるポアソン方程式を解く手段と、
前記ポアソン方程式を解く手段によって一時的に求めた電位、電子濃度及び正孔濃度を用いて、電位をψ、単位素電荷をｑ，ｈ２／（２４π２ｑｍ＊）（ただしｈはプランク定数，ｍ＊は有効質量，ｑは単位素電荷）で表される量子補正電位係数をβ、電子濃度をｎとし、Δψｑ＝β∇・∇√ｎ／√ｎの関係式で表される量子補正電位Δψｑを計算する手段と、
前記量子補正電位Δψｑを計算する手段によって一時的に求めた量子補正電位Δψｑを用いて、前記ポアソン方程式、電子濃度と正孔濃度の電流連続式、及び電流連続式の補助方程式である電流密度式を解き、自己無撞着な電位、電子濃度及び正孔濃度を求める手段を有し、
前記量子補正電位Δψｑの関係式中のｎが、シュレディンガー方程式を満たす関数であり、単位素電荷ｑ，有効質量ｍ＊，誘電率ε，プランク定数ｈ，半導体基板に形成される空乏層中の不純物電荷の面密度Ｎｄｅｐｌ，及び半導体基板で反転した電子の面密度Ｎｉｎｖの関数であるｂをｂ＝［４８π２ｑ２ｍ＊／（εｈ２）［Ｎｄｅｐｌ＋（１１／３２）Ｎｉｎｖ］］１／３と表したとき、前記シュレディンガー方程式を満たす関数は、比例係数をＡ，半導体基板の表面から深さ方向への距離をｚとした場合に、Ａｚ２ｅｘｐ（−ｂｚ）で表され、前記量子補正電位がΔψｑ（ｚ）＝βｂ（ｂ／４−１／ｚ）と表されることを特徴とする半導体素子評価装置。
【請求項２】
絶縁ゲート型電界効果トランジスタを評価する半導体素子評価方法であって、
電位、電子濃度及び正孔濃度の関係式であるポアソン方程式を解き、
前記ポアソン方程式を解くことによって、一時的に求めた電位、電子濃度及び正孔濃度を用いて、電位をψ，単位素電荷をｑ，ｈ２／（２４π２ｑｍ＊）（ただしｈはプランク定数，ｍ＊は有効質量，ｑは単位素電荷）で表される量子補正電位係数をβ，電子濃度をｎとしたとき、Δψｑ＝β∇・∇√ｎ／√ｎの関係式で表される量子補正電位Δψｑを計算し、
前記量子補正電位Δψｑを計算することによって一時的に求めた量子補正電位Δψｑを用いて、前記ポアソン方程式、電子濃度と正孔濃度の電流連続式、及び電流連続式の補助方程式である電流密度式を解き、自己無撞着な電位、電子濃度及び正孔濃度を求める方法であって、
前記量子補正電位Δψｑの関係式中のｎが、シュレディンガー方程式を満たす関数であり、単位素電荷ｑ，有効質量ｍ＊，誘電率ε，プランク定数ｈ，半導体基板に形成される空乏層中の不純物電荷の面密度Ｎｄｅｐｌ，及び半導体基板で反転した電子の面密度Ｎｉｎｖの関数であるｂをｂ＝［４８π２ｑ２ｍ＊／（εｈ２）［Ｎｄｅｐｌ＋（１１／３２）Ｎｉｎｖ］］１／３と表したとき、前記シュレディンガー方程式を満たす関数は、比例係数をＡ，半導体基板の表面から深さ方向への距離をｚとした場合に、Ａｚ２ｅｘｐ（−ｂｚ）で表され、前記量子補正電位はΔψｑ（ｚ）＝βｂ（ｂ／４−１／ｚ）と表されることを特徴とする半導体素子評価方法。
【請求項３】
絶縁ゲート型電界効果トランジスタを評価する半導体素子評価プログラムを記録したコンピュータ読み取り可能な記録媒体であって、
電位、電子濃度及び正孔濃度の関係式であるポアソン方程式を解く手順と、
前記ポアソン方程式を解く手順によって一時的に求めた電位、電子濃度及び正孔濃度を用いて、電位をψ，単位素電荷をｑ，ｈ２／（２４π２ｑｍ＊）（ただしｈはプランク定数，ｍ＊は有効質量，ｑは単位素電荷）で表される量子補正電位係数をβ，電子濃度をｎとし、Δψｑ＝β∇・∇√ｎ／√ｎの関係式で表される量子補正電位Δψｑを計算する手順と、
前記量子補正電位Δψｑを計算する手順によって一時的に求めた量子補正電位Δψｑを用いて、前記ポアソン方程式、電子濃度と正孔濃度の電流連続式、及び電流連続式の補助方程式である電流密度式を解き、自己無撞着な電位、電子濃度及び正孔濃度を求める手順を有し、
前記量子補正電位Δψｑの関係式中のｎが、シュレディンガー方程式を満たす関数であり、
単位素電荷ｑ，有効質量ｍ＊，誘電率ε，プランク定数ｈ，半導体基板に形成される空乏層中の不純物電荷の面密度Ｎｄｅｐｌ，及び半導体基板で反転した電子の面密度Ｎｉｎｖの関数であるｂをｂ＝［４８π２ｑ２ｍ＊／（εｈ２）［Ｎｄｅｐｌ＋（１１／３２）Ｎｉｎｖ］］１／３と表したとき、前記シュレディンガー方程式を満たす関数は、比例係数をＡ，半導体基板の表面から深さ方向への距離をｚとした場合に、Ａｚ２ｅｘｐ（−ｂｚ）で表され、前記量子補正電位はΔψｑ（ｚ）＝βｂ（ｂ／４−１／ｚ）と表されることを特徴とする半導体素子評価プログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタの電気的特性を評価する半導体素子評価装置であるシミュレータに関する。
【０００２】
【従来の技術】
近年、LSIの微細化と高機能化に伴い、デバイス構造が複雑化している。それゆえ、製品として最適な構造を開発するために、試作だけに頼っていては開発期間の長期化とコスト増大を招く。そこで、試作回数を削減し、最適構造のソリューションを提供する手段として、半導体素子評価装置であるシミュレータが大きな役割を果たしている。特にLSIの中心的デバイスであるＭＩＳ型トランジスタに対するシミュレーション技術は、最も精度と計算速度を要求されるものの一つである。
【０００３】
ＭＩＳ型電界効果トランジスタを微細化すると、ゲート電圧のしきい値（以下、しきい値電圧という）が低下する短チャネル効果が発生する。短チャネル効果とは、トランジスタのチャネル長が短くなるとしきい値電圧が急峻に低下する現象である。しきい値電圧が低下すると、オフ状態でもトランジスタに流れるリーク電流が増えて携帯情報機器などの待機電力を増やすので好ましくない。また、チャネル長に対するしきい値電圧の変化が大きいことは、製造時のチャネル長の僅かな揺らぎがしきい値電圧の変動につながるので、最終的なLSIの歩留まりの悪化を招く。短チャネル効果とは、チャネル長が短くなることにより、ドレイン領域の空乏層がチャネル領域や基板領域に広がることによって発生する。この空乏層の広がりを抑制するには、基板不純物濃度やチャネル不純物濃度を増加させる必要がある。
【０００４】
ところが、十分に短チャネル効果を抑制するようにこれらの不純物濃度を増加させると、しきい値電圧が高くなり過ぎる場合がある。これはオン状態とオフ状態の電圧差を減少させ、安定な回路動作を困難にする。このしきい値電圧上昇を抑制するために、ゲート絶縁膜を薄膜化させることが有効である。これにより、ゲート電極とチャネル領域間の容量（ゲート容量）が増加するので、チャネル領域にキャリアが湧き始める電圧が低下し、基板濃度増加によるしきい値電圧の上昇を相殺する。このようにして、しきい値電圧は電源電圧の２０％程度になるように調整される。例えば、電源電圧が１.５Ｖならば、しきい値電圧は０.３Ｖになる。
【０００５】
上述した基板不純物濃度やチャネル不純物濃度の増加とゲート絶縁膜の薄膜化は、ゲート絶縁膜に接するチャネル領域の界面でゲート電極方向の垂直電界を増大させる。このことは、界面での量子化の効果を顕在化させる。つまり、キャリアの波動関数が界面で局在して、キャリア濃度分布の最大値が界面から１０Å前後の離れた位置にずれる。それゆえ、実効的にゲート絶縁膜が厚くなるので、しきい値電圧が増大する。この効果をデバイス・シミュレーションに内蔵することは、シミュレーション技術の精度を保証するために必須である。
【０００６】
量子効果を正確に計算するためには、シュレディンガー方程式を解く必要がある(例えば、F. Stern and W. E. Howard, "Properties of semiconductor surface inversion layers in the electric quantum limit," Phys. Rev., vol. 163, p. 816, 1967.)。しかし、この方法は単純な一次元構造（例えば、ゲート電極からゲート絶縁膜を通りチャネル領域へ延びる方向）において有効であり、実際のデバイスに適用するには無理がある。
【０００７】
量子効果を効果的にデバイス・シミュレーションに内蔵する手段として知られているのは、量子補正電位を利用する方法である(例えば、M. G. Ancona, Z. Yu,  W.-C. Lee, R. W. Dutton, and P. V. Voorde, "Density-gradient simulation of quantum effects in ultra-thin-oxide MOS structures," p. 97, SISPAD '97.)。例えば、電子について記述すると以下のようになる。
【０００８】
qnve=μ[qn∇(ψ+Δψq)-kB∇nT]    (1)
Δψq=β∇・∇√n／√n    (2)
β=h2/(24π2qm*)      (3)
ここで、(1)式は電流密度の式、qは単位素電荷、nは電子濃度、veは電子速度ベクトル、μは電子移動度、∇は空間微分ベクトル、ψは電位、Δψqは量子補正電位、kBはボルツマン定数、Tは電子温度、hはプランク定数、m*は有効質量である。尚、（１）〜（３）式を用いた方法を説明の便宜上、アンコナの方法と呼ぶ。
【０００９】
このアンコナの方法は、(1)式の電流密度式中のΔψqによって、ゲート絶縁膜とチャネル領域界面の電子濃度を減少させる電位を生成させ、実効的に量子効果を導入する試みである。ところが、この方法では収束解を得ることが困難であることが知られている。つまり、デバイス・シミュレーションにおいては、ポアソン方程式と電流連続式を反復計算によって自己無撞着に解き、電子濃度nや電位ψの分布を求める。(1)式の電流密度式は、電流連続式の補助式として用いられる。その際に(2)式も反復計算の中で用いられるが、式中の電子濃度nはあくまで収束途中の値である。収束途中のキャリア濃度分布は不安定である場合が多く、その微分値は非常に不安定になる。そのため、不自然なΔψqが計算され反復計算が発散して解が得られない場合が多い。
【００１０】
さらに、量子効果を考慮しない古典論的なデバイス・シミュレーションで収束解を得てから、その結果を前述したアンコナの方法の初期値として、用いる方法も考えられる(例えば、ATLAS User's Manual, vol. 1, p. 3-88, Nov, 1998.)。しかし、その場合はΔψqの前に制動係数を掛け、その制動係数を0から1へ向けて次第に変化させる。この方法では、古典論的なシミュレーションに比べて5〜10倍の計算時間がかかる上、必ずしも収束する保証はない。尚、古典論的なシミュレーションとはΔψq＝０として（１）式を解くことである。
【００１１】
【発明が解決しようとする課題】
本発明は、半導体素子評価装置であるデバイス・シミュレータに量子効果を導入する際に収束性の悪さと計算速度の遅さを改善することを目的とする。
【００１３】
本発明は、絶縁ゲート型電界効果トランジスタを評価する半導体素子評価装置であって、
電位、電子濃度及び正孔濃度の関係式であるポアソン方程式を解く手段と、
前記ポアソン方程式を解く手段によって一時的に求めた電位、電子濃度及び正孔濃度を用いて、電位をψ、単位素電荷をｑ，ｈ２／（２４π２ｑｍ＊）（ただしｈはプランク定数，ｍ＊は有効質量，ｑは単位素電荷）で表される量子補正電位係数をβ、電子濃度をｎとし、Δψｑ＝β∇・∇√ｎ／√ｎの関係式で表される量子補正電位Δψｑを計算する手段と、
前記量子補正電位Δψｑを計算する手段によって一時的に求めた量子補正電位Δψｑを用いて、前記ポアソン方程式、電子濃度と正孔濃度の電流連続式、及び電流連続式の補助方程式である電流密度式を解き、自己無撞着な電位、電子濃度及び正孔濃度を求める手段を有し、
前記量子補正電位Δψｑの関係式中のｎが、シュレディンガー方程式を満たす関数であり、単位素電荷ｑ，有効質量ｍ＊，誘電率ε，プランク定数ｈ，半導体基板に形成される空乏層中の不純物電荷の面密度Ｎｄｅｐｌ，及び半導体基板で反転した電子の面密度Ｎｉｎｖの関数であるｂをｂ＝［４８π２ｑ２ｍ＊／（εｈ２）［Ｎｄｅｐｌ＋（１１／３２）Ｎｉｎｖ］］１／３と表したとき、前記シュレディンガー方程式を満たす関数は、比例係数をＡ，半導体基板の表面から深さ方向への距離をｚとした場合に、Ａｚ２ｅｘｐ（−ｂｚ）で表され、前記量子補正電位がΔψｑ（ｚ）＝βｂ（ｂ／４−１／ｚ）と表されることを特徴とする半導体素子評価装置である。
【００１５】
本発明は、絶縁ゲート型電界効果トランジスタを評価する半導体素子評価方法であって、
電位、電子濃度及び正孔濃度の関係式であるポアソン方程式を解き、
前記ポアソン方程式を解くことによって、一時的に求めた電位、電子濃度及び正孔濃度を用いて、電位をψ，単位素電荷をｑ，ｈ２／（２４π２ｑｍ＊）（ただしｈはプランク定数，ｍ＊は有効質量，ｑは単位素電荷）で表される量子補正電位係数をβ，電子濃度をｎとしたとき、Δψｑ＝β∇・∇√ｎ／√ｎの関係式で表される量子補正電位Δψｑを計算し、
前記量子補正電位Δψｑを計算することによって一時的に求めた量子補正電位Δψｑを用いて、前記ポアソン方程式、電子濃度と正孔濃度の電流連続式、及び電流連続式の補助方程式である電流密度式を解き、自己無撞着な電位、電子濃度及び正孔濃度を求める方法であって、
前記量子補正電位Δψｑの関係式中のｎが、シュレディンガー方程式を満たす関数であり、単位素電荷ｑ，有効質量ｍ＊，誘電率ε，プランク定数ｈ，半導体基板に形成される空乏層中の不純物電荷の面密度Ｎｄｅｐｌ，及び半導体基板で反転した電子の面密度Ｎｉｎｖの関数であるｂをｂ＝［４８π２ｑ２ｍ＊／（εｈ２）［Ｎｄｅｐｌ＋（１１／３２）Ｎｉｎｖ］］１／３と表したとき、前記シュレディンガー方程式を満たす関数は、比例係数をＡ，半導体基板の表面から深さ方向への距離をｚとした場合に、Ａｚ２ｅｘｐ（−ｂｚ）で表され、前記量子補正電位はΔψｑ（ｚ）＝βｂ（ｂ／４−１／ｚ）と表されることを特徴とする半導体素子評価方法である。
【００１６】
本発明は、絶縁ゲート型電界効果トランジスタを評価する半導体素子評価プログラムを記録したコンピュータ読み取り可能な記録媒体であって、
電位、電子濃度及び正孔濃度の関係式であるポアソン方程式を解く手順と、
前記ポアソン方程式を解く手順によって一時的に求めた電位、電子濃度及び正孔濃度を用いて、電位をψ，単位素電荷をｑ，ｈ２／（２４π２ｑｍ＊）（ただしｈはプランク定数，ｍ＊は有効質量，ｑは単位素電荷）で表される量子補正電位係数をβ，電子濃度をｎとし、Δψｑ＝β∇・∇√ｎ／√ｎの関係式で表される量子補正電位Δψｑを計算する手順と、
前記量子補正電位Δψｑを計算する手順によって一時的に求めた量子補正電位Δψｑを用いて、前記ポアソン方程式、電子濃度と正孔濃度の電流連続式、及び電流連続式の補助方程式である電流密度式を解き、自己無撞着な電位、電子濃度及び正孔濃度を求める手順を有し、
前記量子補正電位Δψｑの関係式中のｎが、シュレディンガー方程式を満たす関数であり、
単位素電荷ｑ，有効質量ｍ＊，誘電率ε，プランク定数ｈ，半導体基板に形成される空乏層中の不純物電荷の面密度Ｎｄｅｐｌ，及び半導体基板で反転した電子の面密度Ｎｉｎｖの関数であるｂをｂ＝［４８π２ｑ２ｍ＊／（εｈ２）［Ｎｄｅｐｌ＋（１１／３２）Ｎｉｎｖ］］１／３と表したとき、前記シュレディンガー方程式を満たす関数は、比例係数をＡ，半導体基板の表面から深さ方向への距離をｚとした場合に、Ａｚ２ｅｘｐ（−ｂｚ）で表され、前記量子補正電位はΔψｑ（ｚ）＝βｂ（ｂ／４−１／ｚ）と表されることを特徴とする半導体素子評価プログラムを記録したコンピュータ読み取り可能な記録媒体である。
【００１７】
本発明によれば、量子補正電位を単純なゲート絶縁膜と半導体基板の界面からの距離関数として導入するため、計算が容易である。また、量子補正電位を計算する際に、従来のように局所的なキャリア濃度分布の微分値を計算するのではなく、界面からの積分値を用いるので、局所的なキャリア濃度の揺らぎによって計算が不安定になる事も無い。これらの効果により、収束性が良くかつ高速な計算が可能となる。
【００１８】
【発明の実施の形態】
図１は、本発明の実施形態により得られた量子補正電位の空間分布を示すグラフである。これは、図２に模式的に示す電子伝導型の絶縁ゲート型電界効果トランジスタのチャネル中央部において、Ａ−Ａ’深さ方向のシリコン基板１内の分布である。電子伝導型であるのでチャネル領域には電子が誘起される。図１のようにチャネル表面部分で負の量子補正電位が発生すると、誘起した電子は負電荷であるのでチャネル表面から遠ざけられる。これにより、電子の存在確率である波動関数がチャネル表面で減少する効果が実効的に導入される。
【００１９】
以下、図１で示された量子補正電位の空間分布の求め方について説明する。
【００２０】
シリコン基板１の不純物濃度はアクセプタ型（ｐ型）の１×１０18ｃｍ-3、ゲート酸化膜２の厚さは５ｎｍ、ゲート電極３は多結晶シリコンで不純物濃度はドナー型（ｎ型）の１×１０20ｃｍ-3、ソースｎ+拡散層４とドレインｎ+拡散層５の不純物はドナー型で基板表面の濃度は１×１０20ｃｍ-3で深さは５０ｎｍである。
【００２１】
ソース電極６とドレイン電極７はアルミニウムで、保護用絶縁膜８と９はシリコン酸化膜である。バイアス条件は、ゲート電圧がＶg＝３Ｖ、ドレイン電圧がＶd＝５０ｍＶである。図１に示した量子補正電位Δψqは、(2)式中の電子濃度ｎにシュレディンガー方程式を満たす関数である試行関数(4)式を代入して、単純なΔψq(z)についての(6)式を得る。
【００２２】
n(z)=Az2exp(-bz)    (4)
b=[48π2q2m*/(εh2)[Ndepl+(11/32)Ninv)]1/3    (5)
Δψq(z)=βb(b/4-1/z)    (6)
ここで、Aは比例係数、zはシリコン基板１の表面から深さ方向への距離、εは誘電率、Ndeplは表面近傍の空乏層中の不純物電荷の面密度、Ninvは反転した電子の面密度である。正孔濃度ｐに関しても、正孔の有効質量を用いて、（４）式から同様にして、p(z)の関数によって量子補正電位を計算する。ここで、「面密度」とは、単位面積当たりのキャリア数をいう。また、単に「濃度」という場合は、単位体積当たりのキャリア数をいう。
【００２３】
図３に本発明の実施形態に係る計算実行部のアルゴリズムを示す。まず、ステップ１（Ｓ１）で不純物濃度や前回のシミュレーション結果をもとに電位やキャリア濃度分布の初期値を設定する。すなわち計算実行部が初めて呼ばれる場合には、次式の電荷中性条件とnp積一定条件を連立させて解くことにより、電子濃度nと正孔濃度pの初期値を得る。
【００２４】
p-n+Nd-Na=0       (電荷中性条件)    (7)
np=ni2    (np積一定条件)    (8)
ここで、Ｎdはドナー型不純物濃度、Ｎaはアクセプタ型不純物濃度、niは真性キャリア濃度である。Siの場合はni=１×１０10ｃｍ-3程度となる。また、電位ψに関しては、例えばある電極に連続する同型の半導体領域をその電極の電位に等しくする。すなわち、ソースｎ+拡散層４中の電位はソース電極６と同電位、ドレインｎ+拡散層５中の電位はドレイン電極７と同電位、ｐ型のシリコン基板１中の電位は基板電極（本実施形態では接地している）と同電位とする。酸化膜中の電子濃度、正孔濃度及び電位は零とする。また、２回目に計算実行部が呼ばれる場合には、前回の計算結果を初期値として用い、３回目以降に呼ばれる場合には、前回と前々回の計算結果をもとに外挿予測した値を初期値として用いる。
【００２５】
次いで、ステップ２（Ｓ２）で、後述するポアソン方程式のみを解く。この際、キャリア濃度分布はボルツマン統計などのエネルギー分布関数を仮定して、電位分布から見積もってもよい。また、Ｓ２のポアソン方程式の計算を電位分布がある程度収束するまで繰り返してもよい。エネルギー分布関数としては、例えばボルツマン統計を仮定して次式によって、電子濃度nと正孔濃度pを更新する。
【００２６】
n=n0exp(δψ/(kBTe))    (9)
p=p0exp(-δψ/(kBTh))    (10)
ここで、n0とp0は修正前の電子濃度と正孔濃度、δψは電位の修正量、Teは電子温度、Thは正孔温度である。
【００２７】
次いで、ステップ３（Ｓ３）で量子補正ポテンシャルである量子補正電位を計算する。この際、NdeplとNinvは、各界面の計算点から基板深さ方向に、正味の不純物濃度分布（Nd-Na）とキャリア濃度分布を積分する事によって求める。積分範囲は、空乏層幅としてもよいし、所定の値を入力可能としてもよい。空乏層幅は、界面からNinvを数値積分によって求める際、積分結果の変化が所定の値、例えば１％以下になった点としてもよい。
【００２８】
次いで、ステップ４（Ｓ４）において、以下に示すポアソン方程式（１１）と電流連続式（１２），（１３）を自己無撞着に解く。
【００２９】
∇・ε∇ψ=-q(p-n+Nd-Na)        (11)
∂n/∂t+∇・nve=GR              (12)
∂p/∂t+∇・pvh=GR              (13)
ここで、Ndはドナー不純物濃度、Naはアクセプタ不純物濃度、GRはキャリアの生成消滅項である。(12)式中のnveは前述した(1)式（qnve=μ[qn∇(ψ+Δψq)-kB∇nT]）の量子補正電位を含む電流密度の式を用いる。正孔の電流密度の式pvhは、(1)式の右辺第一項の符号を逆にする事と移動度μのモデルを正孔用に変える事によって計算される。なお、vhは正孔速度ベクトルである。自己無撞着に解く方法としては、例えば有限差分法によって偏微分方程式を離散化し代数方程式に変換し、ニュートン法を用いて解くのが一般的である(例えば、檀良編著、「プロセス・デバイス・シミュレーション技術」、3.3節、産業図書、1988年刊行)。次いで、ステップ５（Ｓ５）で収束判定を行い、十分に収束していないようであればＳ３の処理に戻る。ここで、収束判定には電位、電子濃度、正孔濃度の少なくとも一つの修正量を用いる。例えばδψ<1×１０-3、δn/n<0.01、δp/p<0.01の少なくとも一つを満たした場合に収束したと判定する。ここで、δnとδpは電子と正孔の濃度の修正量である。
【００３０】
図４は、本発明に係るデバイス・シミュレーション・システムの全体のアルゴリズムを示す。まずモジュール１（Ｍ１）において、シミュレーション構造と不純物濃度分布とバイアス条件を入力する。次いでモジュール２（Ｍ２）において、時刻（過渡解析の時間）とデバイスの各端子の電圧（ゲート，ソース，ドレイン及び基板電圧）を設定する。次いで、モジュール３（Ｍ３）において図３で説明したシミュレーションを実行する。次いでモジュール４（Ｍ４）において、全ての計算条件を終了したか否かを判定する。終了していなければＭ２の処理に戻り、次の時刻と各端子の電圧を設定する。終了すれば、モジュール５（Ｍ５）において、計算結果を出力する。
【００３１】
上述した半導体素子の評価を実現するためのプログラムは、コンピユータ読み取り可能な記録媒体に保存することができる。この記録媒体をコンピュータシステムに読み込ませ、前記プログラムを実行してコンピュータを所定の処理手順に従って制御することにより、上述した半導体素子評価を実現することができる。ここで、前記記録媒体としては、例えばメモリ装置、磁気ディスク装置、光ディスク装置、磁気テープ装置などのプログラムを記録できるような装置が含まれる。
【００３２】
図５は、これら記録媒体に格納されたプログラムを読み取り、そこに記述された手順に従って半導体素子評価の処理を実現するコンピュータシステムの一例を示す外観図である。このコンピユータシステム８０の本体前面には、フロッピーディスクドライプ８１、及びＣＤＲＯＭドライプ８２が設けられており、磁気ディスク装置としてのフロッピーディスク８３、または光ディスク装置としてのＣＤ一ＲＯＭ８４を各ドライブ入口から挿入し、所定の読み出し操作を行うことにより、これらの記憶媒体に格納されたプログラムをシステム内にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパックなどに使用されているメモリ装置としてのＲＯＭ８５や、磁気テープ装置としてのカセットテープ８６を用いることもできる。
【００３３】
図６は、本発明の実施形態を用いて計算した深さ方向の電子濃度分布を示したグラフである。点線（Classical）が量子補正を含めない場合のデバイス・シミュレーション結果である。界面において電子濃度が最大となる。破線（Schrodinger）が単純な一次元構造（図２のＡ―Ａ’方向）を仮定して、シュレディンガー方程式をポアソン方程式と自己無撞着に解いた結果である。界面において、量子効果によって電子濃度が減少している。
【００３４】
ここで、破線（Schrodinger）が単純な一次元構造（図２のＡ―Ａ’方向）を仮定して、シュレディンガー方程式をポアソン方程式と自己無撞着に解いた解法について説明する。
【００３５】
MOSFETの反転層においては、量子力学的サイズ効果によってエネルギー準位の間隔がひろがり、それらの広がった準位をサブバンドと呼ぶ。i番目サブバンドにおけるシュレディンガー方程式は次式で与えられる。
【００３６】
Pi''(z)=(8πmi*/h2)[ψ(z)-Ei]Pi(z)    (14)
ここで、Pi(z)は波動関数、Pi''(z)はz方向の二次の空間微分、Eiは固有値、mi*は有効質量である。Pi(z)は次式の性質を満たす。
【００３７】
∫Pi(z)dz=1(積分範囲は零から∞)      (15)
n(z)=ΣiNiPi2(z)      (16)
Ni=ai ln[1+exp[(Ef-Ei)/kBT]]      (17)
ai=4πnvi mi* kBT /h2      (18)
ここで、Efはフェルミエネルギー、 nviは縮退数である。n(z)をポアソン方程式に代入することにより、ψ(z)を更新する。
【００３８】
これに対して、実線が本発明の実施形態によって得られた電子濃度分布である。シュレディンガー方程式の結果と同様に量子効果を反映した結果が得られている。本発明では、当然のことながら図２の半導体素子全ての構造を含めてシミュレーションが行われている。
【００３９】
尚、Ｖdはドレイン電圧、Ｖgはゲート電圧、Ｗはゲート幅（図６の奥行方向）、Ｌはゲート長、toxはゲート絶縁膜の膜厚、Ｘjは基板表面からソース・ドレイン領域の深さ、Ｎsubはチャネル不純物またはｐ型シリコン基板中の正味の不純物の面密度である。
【００４０】
図７に本発明の実施形態によって得られた、電流電圧特性を示す。破線（Classical）が量子補正電位を含めない場合の結果で、実線が本実施形態の量子補正電位を含めた場合の結果である。基板不純物濃度が高くなるほど、量子効果によってしきい値電圧が高くなる、Ｉ−Ｖ特性がゲート電圧が高い方にシフトしている様子がシミュレーション可能である事が確認される。尚、本実施形態の計算時間は、量子補正電位を含めない場合に比べて２倍程度しかかからず、ＣＰＵ３００ＭＨｚ、メモリ２５６ＭＢで１分ぐらいである。
【００４１】
本発明によれば、サブ0.1μm世代のデバイス設計にあたり、精度の高い仮想試作が可能となるため、試作回数の削減と開発期間の短縮、ひいてはLSIの開発コストの削減に寄与する。
【００４２】
【発明の効果】
本発明によれば、半導体素子評価装置であるデバイス・シミュレータに量子効果を導入する際に収束性の悪さと計算速度の遅さを改善することができる。
【図面の簡単な説明】
【図１】  本発明の実施形態により得られた量子補正電位の空間分布を示すグラフ。
【図２】  電子伝導型の絶縁ゲート型電界効果トランジスタの概略断面図。
【図３】  本発明の実施形態に係る計算実行部のアルゴリズム。
【図４】  本発明の実施形態に係るデバイス・シミュレーション・システムの全体のアルゴリズム。
【図５】  記録媒体に格納されたプログラムを読み取り、そこに記述された手順に従ってデータ圧縮・復元の処理を実現するコンピュータシステムの一例を示す外観図。
【図６】  本発明の実施形態を用いて計算した深さ方向の電子濃度分布を示すグラフ。
【図７】  本発明の実施形態によって得られた電流電圧特性を示すグラフ。
【符号の説明】
１  ｐ型シリコン基板
２  ゲート酸化膜
３  ｎ型の多結晶シリコンゲート電極
４  ソースｎ+拡散層
５  ドレインｎ+拡散層
６  ソース電極
７  ドレイン電極
８，９  保護用シリコン酸化膜
８０  コンピユータシステム
８１  フロッピーディスクドライプ
８２  ＣＤＲＯＭドライプ
８３  磁気ディスク装置としてのフロッピーディスク
８４  光ディスク装置としてのＣＤ一ＲＯＭ
８５  メモリ装置としてのＲＯＭ
８６  磁気テープ装置としてのカセットテープ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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