(57)【特許請求の範囲】
【請求項１】
一対の入力端子間に接続された発光素子と、この発光素子から発光される光を受光可能な位置に設置された光起電力素子と、この光起電力素子に並列に接続された３端子サイリスタと、この３端子サイリスタのアノード電極にゲート電極が接続され、一対の出力端子の一方にドレイン電極が接続されたMOSFETと、このMOSFETのソース電極および前記一対の出力端子の他方との間に接続された電流検出用抵抗と、前記MOSFETのソース電極および前記３端子サイリスタのゲート電極間に接続されたダイオードと、前記３端子サイリスタのゲート電極および前記一対の出力端子の他方との間に接続されたゲート・カソード抵抗とを備えたことを特徴とする半導体スイッチング回路。
【請求項２】
前記ゲート・カソード抵抗は前記電流検出用抵抗より大きな抵抗値を有することを特徴とする請求項１記載の半導体スイッチング回路。
【請求項３】
前記ＭＯＳＦＥＴのソース電極および前記３端子サイリスタのゲート電極間に接続されたダイオードは、アノード電極がＭＯＳＦＥＴのソース電極に、カソード電極が３端子サイリスタのゲート電極にそれぞれ接続されていることを特徴とする請求項２記載の半導体スイッチング回路。
【請求項４】
一対の入力端子間に接続された発光素子と、この発光素子から発光される光を受光可能な位置に設置された光起電力素子と、一対の出力端子のそれぞれにドレイン電極が接続された第１および第２のMOSFETと、これらのMOSFETのソース電極間に直列に接続された第１および第２の電流検出用抵抗と、前記光起電力素子のアノード側にアノード電極が共通に接続され、カソード電極がそれぞれ前記第２および第１のMOSFETのソース電極にそれぞれ接続された第１および第２の３端子サイリスタと、前記第１および第２のMOSFETのソース電極および前記第１および第２の３端子サイリスタのゲート電極間にそれぞれ接続された第１および第２のダイオードと、前記第１および第２の３端子サイリスタのゲート電極およびカソード電極間に接続された第１および第２のゲート・カソード抵抗とを備え、前記第１および第２のMOSFETのゲート電極は、前記第１および第２の３端子サイリスタのアノード電極に接続され、前記光起電力素子のカソード側は前記第１および第２の電流検出用抵抗の接続点に接続されたことを特徴とする半導体スイッチング回路。
【請求項５】
一対の入力端子間に接続された発光素子と、この発光素子から発光される光を受光可能な位置に設置された光起電力素子と、一対の出力端子のそれぞれにドレイン電極が接続された第１および第２のMOSFETと、これらのMOSFETのソース電極間に直列に接続された第１および第２の電流検出用抵抗と、前記光起電力素子のアノード側にアノード電極が接続され、カソード電極が前記第１および第２の電流検出用抵抗の接続点に接続された3端子サイリスタと、この3端子サイリスタのゲート電極および前記第１のMOSFETのソース電極間に接続された第１のダイオードと、前記３端子サイリスタのゲート電極および前記第２のMOSFETのソース電極間に接続された第２のダイオードと、前記３端子サイリスタのゲート電極およびカソード電極間に接続されたゲート・カソード抵抗とを備え、前記第１および第２のMOSFETのゲート電極は、前記第１および第２の３端子サイリスタのアノード電極に接続され、前記光起電力素子のカソード側は前記第１および第２の電流検出用抵抗の接続点に接続されたことを特徴とする半導体スイッチング回路。
【請求項６】
前記光起電力素子はフォトダイオードアレーであり、このフォトダイオードアレーと並列に放電抵抗が接続されていることを特徴とする請求項１乃至５のいずれかに記載の半導体スイッチング回路。
【請求項７】
前記光起電力素子はフォトダイオードアレーであり、このフォトダイオードアレーと並列に放電回路が接続されており、この放電回路は、バイポーラトランジスタ、バイアス抵抗、ダイオードからなることを特徴とする請求項１乃至５のいずれかに記載の半導体スイッチング回路。
【請求項８】
前記光起電力素子はフォトダイオードアレーであり、このフォトダイオードアレーと並列に放電回路が接続されており、この放電回路は、ジャンクショントランジスタ、抵抗、ダイオードアレーからなることを特徴とする請求項１乃至５のいずれかに記載の半導体スイッチング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体リレーのような半導体スイッチング回路に関し、特に、半導体スイッチング素子を過電流から保護するための過電流保護機能を有する半導体スイッチング回路に関するものである。
【０００２】
【従来の技術】
半導体リレーの出力素子として用いられるＭＯＳＦＥＴは、そのゲート電極に印可されるオン・オフスイッチング制御信号により、そのソース・ドレイン電極間がオン・オフ状態にスイッチングされる。フォトリレーはゲート電極に印可されるスイッチング制御信号として、発光ダイオードと光結合させたフォトダイオードの出力を用いている。このようなフォトリレーは機械的なリレーに代わって広く用いられるようになり、高周波のスイッチング、例えば、高速メモリーや高速ロジック用のテスタや、各種の高周波測定装置に用いられている。
【０００３】
ところで、このような半導体スイッチに過電流が流れたときに、半導体スイッチング素子をオフする過電流保護機能を有する半導体スイッチング回路が従来から用いられている。図１はこのような半導体スイッチング回路の一例を示す回路図である。この回路は入力端子１Ａ、１Ｂ間には発光ダイオード２が接続されており、この発光ダイオード２から発光される光を受光可能な離間された位置には、直列接続された複数個の光起電力素子であるフォトダイオードアレー３が設けられている。このフォトダイオードアレー３と並列に放電抵抗４および３端子サイリスタ５が接続されている。他方、出力端子６Ａ、６Ｂ間にはパワーＭＯＳＦＥＴ７が電流検出用抵抗８を介して直列に接続されている。すなわち、出力端子６ＡにはＭＯＳＦＥＴ７のドレイン電極が接続され、ソース電極は電流検出用抵抗８を介して出力端子６Ｂに接続されている。ＭＯＳＦＥＴ７のゲート電極にはフォトダイオードアレー３のアノード電極が接続されている。そして、３端子サイリスタ５のゲート電極はＭＯＳＦＥＴ７のソース電極に接続されている。
【０００４】
次に、この回路の動作を説明すると、入力端子１Ａ、１Ｂ間にスイッチング入力信号が印加されると、発光ダイオード２が点弧発光する。この光がフォトダイオードアレー３により受光されると、この光起電流がＭＯＳＦＥＴ７のゲート・ソース電極間に流入する。これによりＭＯＳＦＥＴ７は導通すなわちオン状態になる。これによって、出力端子６Ａ、６Ｂ間にはＭＯＳＦＥＴ７のオン電流、すなわち、ドレイン電流が流れ、この電流は電流検出用抵抗８の両端間に電圧を生ずる。
【０００５】
出力端子６Ａ、６Ｂ間に接続される負荷回路（図示せず）の短絡等何らかの理由により、ＭＯＳＦＥＴ７のドレイン電流が正常な電流値より大きな過電流になると、電流検出用抵抗８の両端間の電圧が所定の電圧以上になるため、３端子サイリスタ５がオン状態となり、ＭＯＳＦＥＴ７はオフ状態に移行する。これによって、ＭＯＳＦＥＴ７が過電流による破壊から保護される。
【０００６】
【発明が解決しようとする課題】
このように、ＭＯＳＦＥＴ７を過電流から保護するためには、入力端子１Ａ、１Ｂ間にスイッチング入力信号が引き続き印加され、発光ダイオード２が点弧状態にある場合においてもＭＯＳＦＥＴ７をオフ状態に維持する必要がある。しかしながら、従来の半導体スイッチにおいては、オン状態に保持されるべき３端子サイリスタ５がオフ状態に復帰し、フォトダイオードアレー３からの光起電流が再びＭＯＳＦＥＴ７のゲート・ソース電極間に流入し、ＭＯＳＦＥＴ７がオン状態に復帰してしまい、過電流保護機能が十分に機能しないという問題があった。
【０００７】
この理由を検討した結果、次のような事実が判明した。３端子サイリスタ５がオン状態において、ＭＯＳＦＥＴ７のオフ状態を維持するためには、発光ダイオード２の光発生電流ＩＳＣが３端子サイリスタ５の保持電流ＩＨより大きくなければならない（ＩＳＣ>ＩＨ）。一般にＩＳＣは１０μＡ程度であるため、ＩＨはこれより小さくしなければならないが、このためには、３端子サイリスタ５のゲート・カソード間の抵抗を数１０ＫΩ〜数１０ＭΩにしなければならない。
【０００８】
他方、従来の半導体スイッチング回路に対しては、例えば、モデム内の回線スイッチとして用いる場合には、通信中の回線電流は０〜１２０ｍＡであることが電気通信事業法により定められているため、スイッチング回路としては定常的に１２０ｍＡまでの電流を流すことが要求される。そしてまた、１２０ｍＡを超える電流に対してはスイッチング素子であるＭＯＳＦＥＴをオフする過電流保護機能が要求される。
【０００９】
ところで、３端子サイリスタ５は、ゲート・カソード間の電圧ＶＧＫが約０．５〜０．６Ｖでラッチアップすなわち、オン状態になる。このため、電流検出用抵抗８の抵抗値（３端子サイリスタ５に対してはＲＧＫ）を１〜５Ω程度に設定した場合、出力端子６Ａ、６Ｂ間を流れるＭＯＳＦＥＴ７のオン電流が約５００〜１００ｍＡで３端子サイリスタ５がオンする。すなわち、ＶＧＫを０．５Ｖ、ＭＯＳＦＥＴ７のオン電流を１２０ｍＡとした場合、電流検出用抵抗８の抵抗値は、０．５Ｖ／０．１２Ａ＝４Ωとなる。しかし３端子サイリスタ５のゲート・カソード間の抵抗が１〜５Ω程度の場合、ＩＨは数１００μＡ程度となる。この結果、ＩＳＣ>ＩＨという条件が満たされなくなり、３端子サイリスタ５はオフとなり、ＭＯＳＦＥＴ７が再びオンに復帰する。このように従来の半導体スイッチング回路は、過電流保護機能を十分に発揮することができなかった。
【００１０】
したがって本発明の目的は、このような問題点を解決することにあり、半導体スイッチング回路がオン状態、すなわち、入力端子１Ａ、１Ｂ間にスイッチング入力信号が引き続き印加され、発光ダイオード２が点弧状態にある場合において出力端子間に過電流が流れた場合、スイッチング素子を確実にオフ状態に維持することができる半導体スイッチング回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体スイッチング回路は、一対の入力端子間に接続された発光素子と、この発光素子から発光される光を受光可能な位置に設置された光起電力素子と、この光起電力素子に並列に接続された３端子サイリスタと、この３端子サイリスタのアノード電極にゲート電極が接続され、一対の出力端子の一方にドレイン電極が接続されたMOSFETと、このMOSFETのソース電極および前記一対の出力端子の他方との間に接続された電流検出用抵抗と、前記MOSFETのソース電極および前記３端子サイリスタのゲート電極間に接続されたダイオードと、前記３端子サイリスタのゲート電極および前記一対の出力端子の他方との間に接続されたゲート・カソード抵抗とを備えたことを特徴とするものである。
【００１２】
また、本発明の半導体スイッチング回路においては、前記ゲート・カソード抵抗は前記電流検出用抵抗より大きな抵抗値を有することを特徴とするものである。
【００１３】
また、本発明の半導体スイッチング回路は、前記ＭＯＳＦＥＴのソース電極および前記３端子サイリスタのゲート電極間に接続されたダイオードは、アノード電極がＭＯＳＦＥＴのソース電極に、カソード電極が３端子サイリスタのゲート電極にそれぞれ接続されていることを特徴とするものである。
【００１４】
また、本発明の半導体スイッチング回路は、一対の入力端子間に接続された発光素子と、この発光素子から発光される光を受光可能な位置に設置された光起電力素子と、一対の出力端子のそれぞれにドレイン電極が接続された第１および第２のMOSFETと、これらのMOSFETのソース電極間に直列に接続された第１および第２の電流検出用抵抗と、前記光起電力素子のアノード側にアノード電極が共通に接続され、カソード電極がそれぞれ前記第２および第１のMOSFETのソース電極にそれぞれ接続された第１および第２の３端子サイリスタと、前記第１および第２のMOSFETのソース電極および前記第１および第２の３端子サイリスタのゲート電極間にそれぞれ接続された第１および第２のダイオードと、前記第１および第２の３端子サイリスタのゲート電極およびカソード電極間に接続された第１および第２のゲート・カソード抵抗とを備え、前記第１および第２のMOSFETのゲート電極は、前記第１および第２の３端子サイリスタのアノード電極に接続され、前記光起電力素子のカソード側は前記第１および第２の電流検出用抵抗の接続点に接続されたことを特徴とするものである。
【００１５】
また、本発明の半導体スイッチング回路は、一対の入力端子間に接続された発光素子と、この発光素子から発光される光を受光可能な位置に設置された光起電力素子と、一対の出力端子のそれぞれにドレイン電極が接続された第１および第２のMOSFETと、これらのMOSFETのソース電極間に直列に接続された第１および第２の電流検出用抵抗と、前記光起電力素子のアノード側にアノード電極が接続され、カソード電極が前記第１および第２の電流検出用抵抗の接続点に接続された３端子サイリスタと、この３端子サイリスタのゲート電極および前記第１のMOSFETのソース電極間に接続された第１のダイオードと、前記３端子サイリスタのゲート電極および前記第２のMOSFETのソース電極間に接続された第２のダイオードと、前記３端子サイリスタのゲート電極およびカソード電極間に接続されたゲート・カソード抵抗とを備え、前記第１および第２のMOSFETのゲート電極は、前記第１および第２の３端子サイリスタのアノード電極に接続され、前記光起電力素子のカソード側は前記第１および第２の電流検出用抵抗の接続点に接続されたことを特徴とするものである。
【００１６】
さらに、本発明の半導体スイッチング回路においては、前記光起電力素子はフォトダイオードアレーであり、このフォトダイオードアレーと並列に放電抵抗が接続されていることを特徴とするものである。
【００１７】
さらに、本発明の半導体スイッチング回路においては、前記光起電力素子はフォトダイオードアレーであり、このフォトダイオードアレーと並列に放電回路が接続されており、この放電回路は、バイポーラトランジスタ、バイアス抵抗、ダイオードからなることを特徴とするものである。
【００１８】
さらに、本発明の半導体スイッチング回路においては、前記光起電力素子はフォトダイオードアレーであり、このフォトダイオードアレーと並列に放電回路が接続されており、この放電回路は、ジャンクショントランジスタ、抵抗、ダイオードアレーからなることを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態について図２を参照して説明する。 図２は本発明の半導体スイッチング回路の構成を示す回路図である。この回路は入力端子１１Ａ、１１Ｂ間には発光ダイオード１２が接続されており、この発光ダイオード１２から発光される光を受光可能な離間された位置には、直列接続された複数個の光起電力素子であるフォトダイオードアレー１３が設けられている。このフォトダイオードアレー１３と並列に放電抵抗１４および３端子サイリスタ１５が接続されている。他方、出力端子１６Ａ、１６Ｂ間にはパワーＭＯＳＦＥＴ１７が電流検出用抵抗１８を介して直列に接続されている。すなわち、出力端子１６ＡにはＭＯＳＦＥＴ１７のドレイン電極が接続され、ソース電極は電流検出用抵抗１８を介して出力端子６Ｂに接続されている。ＭＯＳＦＥＴ１７のゲート電極にはフォトダイオードアレー１３のアノード電極が接続されている。３端子サイリスタ１５のゲート電極はＭＯＳＦＥＴ１７のソース電極にダイオード１９を介して接続されている。このダイオード１９は、そのアノード電極がＭＯＳＦＥＴ１７のソース電極に、カソード電極が３端子サイリスタ１５のゲート電極にそれぞれ接続されている。そして、３端子サイリスタ１５のゲート電極と出力端子６Ｂ間にはゲート・カソード間抵抗（以下ＲＧＫという。）２０が接続されている。このＲＧＫ２０の値は数１０ＫΩ〜数１０ＭΩに設定される。
【００２０】
次に、この回路の動作を説明すると、入力端子１１Ａ、１１Ｂ間にスイッチング入力信号が印加されると、発光ダイオード１２が点弧発光する。この光がフォトダイオードアレー１３により受光されると、この光起電力がＭＯＳＦＥＴ１７のゲート・ソース電極間に印加される。これによりＭＯＳＦＥＴ１７はオン状態になる。これによって、出力端子１６Ａ、１６Ｂ間にはＭＯＳＦＥＴ１７のオン電流が流れ、この電流は電流検出用抵抗１８の両端間に電圧を生ずる。
【００２１】
出力端子１６Ａ、１６Ｂ間に接続される負荷回路（図示せず）の短絡等何らかの理由により、ＭＯＳＦＥＴ１７に過電流が流れると、電流検出用抵抗１８の両端間の電圧が所定の電圧以上になる。この電圧はダイオード１９を介して３端子サイリスタ１５のゲート電極に印加され、サイリスタ１５がオン状態になる。これによつて、発光ダイオード１２により発生される光起電流はＭＯＳＦＥＴ１７のゲート電極には流れず、３端子サイリスタ１５を介して出力端子１６Ｂに流れるため、ＭＯＳＦＥＴ１７はオフ状態に移行する。
【００２２】
３端子サイリスタ１５のオン状態においては、３端子サイリスタ１５のゲート電極には高抵抗のＲＧＫ２０のみが接続されており、電流検出用抵抗１８はダイオード１９により分離される。すなわち、３端子サイリスタ１５のゲート・カソード間のインピーダンスは、逆方向のダイオード１９はハイインピーダンスとなるため、実質的にはＲＧＫ２０の抵抗値、数１０ＫΩ〜数１０ＭΩとなる。そして３端子サイリスタ１５がオンした後は、サイリスタ１５のゲート電流とアノードからカソードに流れる電流との合成電流は出力端子６Ｂ側には流れず、フォトダイオードアレー１３のカソード電極に流れ込み、フォトダイオードアレー１３の光起電流はこの閉回路で消費される。そして上記の合成電流の値はほぼＩＳＣに等しい。したがってこの状態においては、３端子サイリスタ１５の保持電流ＩＨはＩＳＣより小さな値となり、サイリスタ１５はオン状態に保持される。すなわち、ＭＯＳＦＥＴ１７は発光ダイオード１２がオン状態にある間は再びオン状態に移行することはないため、過電流による破壊から確実に保護される。
【００２３】
なお、放電抵抗１４はＭＯＳＦＥＴ１７がオフした場合の放電回路を形成するためのものであり、スイッチのオフ時間を短縮する機能を有する。抵抗値は数ＭΩである。この放電抵抗１４がない場合、数１００ｍＡのオン電流を制御するＭＯＳＦＥＴ１７は数秒のオフ時間が必要となる。
【００２４】
図３は本発明の他の実施形態を示す半導体スイッチング回路の回路図である。同図においては図２の構成部品と同一あるいは対応する部品には同一あるいはダッシュを付した符合を付し、以下の説明においては、重複する詳細を避け、異なる部分を中心に説明する。図２に示した回路は、出力端子１６Ａにプラスの電位を、また、出力端子１６Ｂにマイナスの電位を印加した場合に正常に動作する回路である。これらの電位極性を逆にした場合には、ダイオード１９が順バイアスとなり、オフ時の電圧ブロックができない。したがってこの回路は、いわゆる直流用のスイッチング回路である。これに対して、図３の回路は交流（ＡＣ）用の半導体スイッチング回路である。この回路においては、スイッチング素子であるＭＯＳＦＥＴ１７の他に第２のＭＯＳＦＥＴ１７´が設けられている。ＭＯＳＦＥＴ１７のソース電極およびＭＯＳＦＥＴ１７´のソース電極はそれぞれ第１の電流検出用抵抗１８および第２の電流検出用抵抗１８´を介して共通接続されている。第１および第２のＭＯＳＦＥＴ１７、１７´のドレイン電極はそれぞれ出力端子１６Ａ、１６Ｂに接続され、出力端子１６Ａ、１６Ｂ間に逆直列に接続されている。第１の電流検出用抵抗１８および第２の電流検出用抵抗１８´はそれぞれ、例えば、２Ωに選定されている。これらの電流検出用抵抗１８、１８´の接続点３１には、フォトダイオードアレー１３のカソード側が接続されている。さらに、第１および第２のＭＯＳＦＥＴ１７、１７´のゲート電極は、それぞれフォトダイオードアレー１３のアノード電極側に共通に接続されている。
【００２５】
３端子サイリスタ１５についてもさらに第２の３端子サイリスタ１５´が設けられている。これら第１および第２の３端子サイリスタ１５、１５´のアノード電極はフォトダイオードアレー１３のアノード電極側に共通に接続される。第１の３端子サイリスタ１５のカソード電極は第２のＭＯＳＦＥＴ１７´のソース電極に接続されている。また、第２の３端子サイリスタ１５´のカソード電極は第１のＭＯＳＦＥＴ１７のソース電極に接続されている。
【００２６】
第１の３端子サイリスタ１５のゲート電極と第１のＭＯＳＦＥＴ１７のソース電極間にはダイオード１９が接続されている。ダイオード１９はそのアノード電極が第１のＭＯＳＦＥＴ１７のソース電極に接続され、カソード電極が第１の３端子サイリスタ１５のゲート電極に接続される。そして第１の３端子サイリスタ１５のゲート電極とカソード電極間には、数１０ＫΩ〜数１０ＭΩの第１のＲＧＫ２０が接続されている。
【００２７】
また、第２の３端子サイリスタ１５´のゲート電極と第２のＭＯＳＦＥＴ１７´のソース電極間にはダイオード１９´が接続されている。ダイオード１９´はそのアノード電極が第２のＭＯＳＦＥＴ１７´のソース電極に接続され、カソード電極が第２の３端子サイリスタ１５´のゲート電極に接続される。そして第２の３端子サイリスタ１５´のゲート電極とカソード電極間には、数１０ＫΩ〜数１０ＭΩの第２のＲＧＫ２０´が接続されている。
【００２８】
このように構成された半導体スイッチング回路の動作を説明すると、出力端子１６Ａ、１６Ｂ間にはＡＣ電圧が印加されており、入力端子にスイッチ入力信号が印加されると、正常の動作状態においては、フォトダイオードアレー１３の光起電流が第１、第２のＭＯＳＦＥＴ１７、１７´のゲート電極に供給され、それぞれがオン状態になる。したがって出力端子１６Ａ、１６Ｂ間には所定の範囲内のＡＣ電流が流れる。
【００２９】
次に、出力端子１６Ａ、１６Ｂ間に所定範囲の電流値を超えるか電流が流れた場合の保護動作について説明する。先ず、AC電圧の極性が、出力端子１６Ａがプラス、出力端子１６Ｂがマイナスである場合、第１および第２の電流検出用抵抗１８、１８´の両端に生じた電圧により、第１の３端子サイリスタ１５がラッチアップし導通状態になる。この結果、第１のＭＯＳＦＥＴ１７がオフ状態に移行するとともに、第１のダイオード１９により、第１の３端子サイリスタ１５のＲＧＫ２０は第１および第２の電流検出用抵抗１８、１８´と分離されて高抵抗になり、サイリスタ１５のオン状態が保持される。なお、第１のＭＯＳＦＥＴ１７がオフ状態に移行する結果、第２のＭＯＳＦＥＴ１７´もオフ状態に移行するため、出力端子１６Ａ、１６Ｂ間の電流は完全に遮断される。
【００３０】
他方、ＡＣ電圧の極性が、出力端子１６Ａがマイナス、出力端子１６Ｂがプラスである場合、第１および第２の電流検出用抵抗１８、１８´の両端に生じた電圧により、第２の３端子サイリスタ１５´がラッチアップし導通状態になる。この結果、第２のＭＯＳＦＥＴ１７´がオフ状態に移行するとともに、第２のダイオード１９´により、第２の３端子サイリスタ１５´のＲＧＫ２０´は第１および第２の電流検出用抵抗１８、１８´と分離されて高抵抗になり、サイリスタ１５´のオン状態が保持される。なお同様に、第２のＭＯＳＦＥＴ１７´がオフ状態に移行する結果、第１のＭＯＳＦＥＴ１７もオフ状態に移行するため、出力端子１６Ａ、１６Ｂ間の電流は完全に遮断される。
【００３１】
図４は本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。同図においても図２あるいは図３の構成部品と同一あるいは対応する部品には同一あるいはダッシュを付した符合を付し、以下の説明においては、重複する詳細を避け、異なる部分を中心に説明する。この回路も図３の回路と同じく、AC用の半導体スイッチング回路であるが、図３の回路と異なる点は、第２の３端子サイリスタ１５´は省略され、単一の３端子サイリスタ１５が用いられている点である。３端子サイリスタ１５のアノード電極はフォトダイオードアレー１３のアノード電極側に接続され、サイリスタ１５のカソード電極は電流検出用抵抗１８、１８´の接続点３１に接続されている。そして第１および第２のダイオード１９、１９´のカソード電極はそれぞれ３端子サイリスタ１５のゲート電極に共通に接続されている。
【００３２】
この回路においては、出力端子１６Ａ、１６Ｂ間の電圧極性がいずれの場合においても、過電流が生じた場合には、第１および第２の電流検出用抵抗１８、１８´の両端に生じた電圧により、３端子サイリスタ１５がラッチアップし導通状態になる。この結果、第１のＭＯＳＦＥＴ１７あるいは第２のＭＯＳＦＥＴ１７´がオフ状態に移行するとともに、ダイオード１９により、３端子サイリスタ１５のＲＧＫ２０は第１および第２の電流検出用抵抗１８、１８´と分離されて高抵抗になり、サイリスタ１５のオン状態が保持される。
【００３３】
図５は本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。同図においても図２の構成部品と同一あるいは対応する部品には同一あるいはダッシュを付した符合を付し、以下の説明においては、重複する詳細を避け、異なる部分を中心に説明する。この回路においては、図２の放電抵抗１４に換えて、バイポーラトランジスタ５１、バイアス抵抗５２、ダイオード５３からなる放電回路が設けられている。トランジスタ５１はエミッタ電極がＭＯＳＦＥＴ１７のゲート電極に接続され、エミッタ電極は出力端子１６Ｂに接続されている。トランジスタ５１のゲート電極には、フォトダイオードアレー１３に並列に接続されたバイアス抵抗５２によりフォトダイオードアレー１３のアノード・カソード電極間の光起電圧が分圧されて印加されている。バイアス抵抗５２の抵抗値は１０数ＭΩである。
【００３４】
また、トランジスタ５１のエミッタ電極とゲート電極には、ダイオード５３が接続されている。このダイオード５３はそのアノード側がトランジスタ５１のエミッタ電極に、カソード側がトランジスタ５１のゲート電極にそれぞれ接続されている。ダイオード５３は発光ダイオード１２がオン状態のとき、トランジスタ５１がオン状態となることを防止するためのものである。
【００３５】
このようなバイポーラトランジスタ５１、バイアス抵抗５２、ダイオード５３からなる放電回路を用いることにより、スイッチング素子であるＭＯＳＦＥＴ１７のオフ時間を、図２の放電抵抗１４を用いる場合に比較して、さらに短縮できる。
【００３６】
図６および図７は本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。これらの回路は、図３および図４に示す回路において、それぞれ、放電抵抗１４の代わりに、図５において示したバイポーラトランジスタ５１、バイアス抵抗５２、ダイオード５３からなる放電回路を用いたものである。これによって、図５において説明したように、スイッチング素子であるＭＯＳＦＥＴ１７のオフ時間を、図３および図４の放電抵抗１４を用いる場合に比較して、さらに短縮できる。したがって、同図においても図２乃至図５の構成部品と同一の部品には同一の符合を付し、詳細な説明は省略する。
【００３７】
図８は本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。この回路は、図２の放電抵抗１４に換えて、ジャンクショントランジスタ８１、抵抗８２、ダイオードアレー８３からなる放電回路が設けられている。トランジスタ８１はソース電極がＭＯＳＦＥＴ１７のゲート電極に接続され、ドレイン電極は出力端子１６Ｂに接続されている。トランジスタ８１のゲート電極には、フォトダイオードアレー１３のアノード側が接続され、抵抗８２はフォトダイオードアレー１３のアノード側とトランジスタ８１のエミッタ電極間に挿入されている。この抵抗値も１０数ＭΩである。ジャンクショントランジスタ８１はそのゲート電極に電圧が印可されるとオフ状態となる。
【００３８】
また、抵抗８２と並列にダイオードアレー８３が接続されている。このダイオードアレー８３はそのアノード側がフォトダイオードアレー１３のアノード側に、また、カソード側がトランジスタ８１のエミッタ電極側にそれぞれ接続されている。フォトダイオードアレー１３の起電流により抵抗８２の両端に生ずる電圧が所定の値、たとえば１．５Ｖを超えるまでは、ダイオードアレー８３はオフであるが、超えた後はオン状態になり、起電流は抵抗８２を介することなくＭＯＳＦＥＴ１７のゲート電極に流れる。
【００３９】
このようなジャンクショントランジスタ８１、抵抗８２、ダイオードアレー８３からなる放電回路を用いることにより、スイッチング素子であるＭＯＳＦＥＴ１７のオフ時間を、図５の放電回路を用いる場合に比較して、さらに短縮できる。
同図においても図２の構成部品と同一あるいは対応する部品には同一の符合を付し、詳細な説明は省略する。
【００４０】
図９および図１０は本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。これらの回路は、図３および図４に示す回路において、それぞれ、放電抵抗１４の代わりに、図８において示したジャンクショントランジスタ８１、バイアス抵抗８２、ダイオードアレー８３からなる放電回路を用いたものである。これによって、図８において説明したように、スイッチング素子であるＭＯＳＦＥＴ１７のオフ時間を、図３および図４の放電抵抗１４を用いる場合に比較して、さらに短縮できる。したがって、同図においても図２乃至図８の構成部品と同一の部品には同一の符合を付し、詳細な説明は省略する。
【００４１】
本発明は上述した実施形態に限定されるものではなく、本発明の思想の範囲内でこれらの実施形態に対して種々の変形が可能である。例えば、図５および図７に示した放電回路の他にも同様な機能を有する回路であれば適用可能である。
【００４２】
【発明の効果】
本発明の半導体スイッチング回路によれば、回路がオン状態、すなわち、入力端子１Ａ、１Ｂ間にスイッチング入力信号が引き続き印加され、発光ダイオード２が点弧状態にある場合において出力端子間に過電流が流れた場合、スイッチング素子を確実にオフ状態に維持することができる。
【図面の簡単な説明】
【図１】従来の半導体スイッチング回路の一例を示す回路図である。
【図２】本発明の半導体スイッチング回路の構成を示す回路図である。
【図３】本発明の他の実施形態を示す半導体スイッチング回路の回路図である。
【図４】本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。
【図５】本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。
【図６】本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。
【図７】本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。
【図８】本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。
【図９】本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。
【図１０】本発明のさらに他の実施形態を示す半導体スイッチング回路の回路図である。
【符号の説明】
１１  入力端子
１２  発光ダイオード
１３  フォトダイオードアレー
１４  放電抵抗
１５  ３端子サイリスタ
１６  出力端子
１７  ＭＯＳＦＥＴ
１８  電流検出用抵抗
１９  ダイオード
２０  ゲート・カソード間抵抗（ＲＧＫ）
３１  接続点
５１  バイポーラトランジスタ
５２  バイアス抵抗
５３  ダイオード
８１  ジャンクショントランジスタ
８２  抵抗
８３  ダイオードアレー
【図１】
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【図２】
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【図３】
0003638481.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003638481.tif 000009
【図９】
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【図１０】
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