(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に絶縁膜を介して単結晶シリコン膜が形成された第１のＳＯＩ基板に、半導体素子を形成する工程と、
（ｂ）前記第１のＳＯＩ基板上に、第１の絶縁膜を形成する工程と、
（ｃ）前記第１の絶縁膜に、前記半導体素子と後に形成する配線層を接続するためのコンタクトホールを形成する工程と、
（ｄ）前記第１の絶縁膜上に、前記半導体素子間または前記半導体素子と周辺回路とを接続するための配線層を形成する工程と、
（ｅ）前記第１の絶縁膜および前記配線層上に、前記単結晶シリコン膜の熱膨張係数とほぼ等しい熱膨張係数を有する第２の絶縁膜を形成する工程と、
（ｆ）前記第２の絶縁膜の一部を除去して開口部を形成する工程と、
（ｇ）前記開口部において露出した前記配線層に動作試験装置の端子を接続して、前記半導体素子の動作試験を行う工程と、
（ｈ）前記動作試験で異常動作が確認された半導体素子が形成されている領域の前記単結晶シリコン膜から上の部分を、前記第１のＳＯＩ基板から除去する工程と、
（ｉ）前記第１のＳＯＩ基板に施された前記（ａ）工程乃至前記（ｆ）工程と同じプロセスで同じ構造が形成された第２のＳＯＩ基板から、前記第１のＳＯＩ基板で異常動作が確認された半導体素子と同じ半導体素子が形成されている領域の前記単結晶シリコン膜から上の部分を切り出す工程と、
（ｊ）前記（ｉ）工程で切り出した部分を、前記（ｈ）工程で除去された領域に装着する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、前記第２の絶縁膜の応力は、０.２〜５×１０９dyn/cm2 であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法であって、前記第２の絶縁膜は、プラズマＣＶＤ法、光ＣＶＤ法、スパッタリング法またはバイアススパッタリング法で形成される酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法であって、前記第２の絶縁膜の表面をＣＭＰ法で平坦化することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＳＯＩ（Silicon On Insulator）基板に形成された半導体集積回路装置の製造方法に関し、特に、ＳＤＩＴ（Super Device Integration Technology)技術によって半導体素子の不良部位の改修が行なわれる半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体基板上に絶縁層を介して単結晶シリコン膜が形成されたＳＯＩ基板は、半導体素子の寄生容量を低減し、放射線に対する耐性を向上できることなどから、ＳＯＩ基板を使用した半導体集積回路装置の開発研究が行なわれている。
【０００３】
ところで、ＳＯＩ基板に形成された半導体素子の一部に異常動作が生じた場合、一般に、他の半導体素子が正常に動作していても、半導体集積回路装置の全てが不良製品として処理されてしまう。
【０００４】
そこで、異常動作が確認された半導体素子が形成されている領域を第１のＳＯＩ基板から除去し、新たに、正常動作が確認された半導体素子が形成されている領域を第２のＳＯＩ基板から切り出して、第１のＳＯＩ基板において除去された領域に埋め込むことにより、半導体集積回路装置の不良部位の改修を行ない、半導体集積回路装置の製造歩留まりを向上させるＳＤＩＴ（Super Device Integration Technology)技術が検討されている。
【０００５】
以下は、公知とされた技術ではないが、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００６】
ＳＤＩＴ工程は、まず、第１のＳＯＩ基板を構成する厚さ２〜３μｍの単結晶シリコン膜に半導体素子を形成した後、第１のＳＯＩ基板上に第１絶縁層を堆積し、半導体素子と後に形成する第１配線層を接続するためのコンタクトホールを第１絶縁層に形成する。次に、第１のＳＯＩ基板上に金属膜を堆積し、この金属膜を加工して、半導体素子間または半導体素子と周辺回路とを接続するための第１配線層を形成する。
【０００７】
次に、第１のＳＯＩ基板上に第２絶縁層を形成する。このとき、初めにプラズマＣＶＤ（Chemical Vapor Deposition)法で酸化シリコン膜を堆積した後、有機ガラス（Spin On Glass ；ＳＯＧ）膜を第１のＳＯＩ基板上に塗布し、続いて、熱処理を施すことによって、ＳＯＧ膜を無機質化すると同時にＳＯＧ膜を平坦化する。
【０００８】
次に、平坦化されたＳＯＧ膜および酸化シリコン膜から成る第２絶縁層の一部を順次エッチングして、第１配線層上の第２絶縁層の一部に開口部を形成した後、第１配線層に動作試験装置の端子を接続して半導体素子の動作試験を行なう。
【０００９】
半導体素子に異常動作が確認されると、この半導体素子が形成されている領域の周囲に溝を掘り、続いて、ドライエッチングおよびウエットエッチングによって、この領域の単結晶シリコン膜から上の部分を第１のＳＯＩ基板から除去する。
【００１０】
次に、第１のＳＯＩ基板に形成された半導体素子と同じプロセスで同じ構造の半導体素子が形成された第２のＳＯＩ基板においても、第１配線層を用いて半導体素子の動作試験を行なう。
【００１１】
第２のＳＯＩ基板に形成された半導体素子のうち、第１のＳＯＩ基板で異常動作が確認された半導体素子と同じ構造の半導体素子において正常動作が確認されると、第２のＳＯＩ基板からこの半導体素子が形成されている領域の単結晶シリコン膜から上の部分を切り出し、第１のＳＯＩ基板の除去された領域にはめ込み、接着する。
【００１２】
次に、第１のＳＯＩ基板上に第３絶縁層を堆積し、第３絶縁層および第２絶縁層の一部を順次エッチングして、第１配線層および後に形成される第２配線層を接続するためのスルーホールを形成した後、第１のＳＯＩ基板上に金属膜を堆積し、この金属膜を加工して第２配線層を形成する。
【００１３】
【発明が解決しようとする課題】
本発明者は、前記ＳＤＩＴ技術を開発するにあたり、以下の問題点を見いだした。
【００１４】
すなわち、ＳＯＩ基板に半導体素子を形成した後に、ＳＯＩ基板上に絶縁層および配線層が形成されるが、半導体素子の微細化に伴う配線層の高密度化、狭間隔化のために、ステップカバレージ不良に起因する配線層の断線が生じやすくなっており、この対策として、絶縁層を平坦に加工する必要がある。
【００１５】
配線層上に堆積された高温の熱処理が行なえない絶縁層の平坦化は、従来、有機シリコン化合物であるＳＯＧ膜を塗布した後に、約４００℃の熱処理を施して行なわれている。
【００１６】
しかしながら、ＳＯＧ膜は、熱処理時に体積収縮を起こすため、第２のＳＯＩ基板から切り出された２〜３μｍの厚さの単結晶シリコン膜は反ってしまい、第１のＳＯＩ基板から剥がれたり、またはクラックを生じたりする。
【００１７】
このため、ＳＤＩＴ技術を採用しても、半導体集積回路装置の不良部位を改修することができず、従って、半導体集積回路装置の製造歩留まりを向上させることができない。
【００１８】
本発明の目的は、ＳＤＩＴ技術による半導体集積回路装置の製造歩留まりの向上を有効な技術とすることにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
すなわち、本発明の半導体集積回路装置の製造方法は、ＳＤＩＴ技術によってその不良部位が改修される半導体集積回路装置において、ＳＯＩ基板上の配線層間を絶縁するために設けられる平坦化絶縁層に、基板を構成する単結晶シリコンの熱膨張係数（約0.５×１０-6／℃）とほぼ等しい熱膨張係数を有する絶縁材料を用いる。
【００２２】
【作用】
上記した手段によれば、ＳＯＩ基板から切り出される２〜３μm の厚さの単結晶シリコン膜が応力によって反ることがないので、ＳＯＩ基板から切り出された単結晶シリコン膜は、移植されたＳＯＩ基板から剥がれず、また、クラックを生じることがない。
【００２３】
一般に、ある温度Ｔにおいて堆積された膜の応力σf は、
σf ＝（αf −αs ）・［Ｅf ／（１−νf ）］・（Ｔd −Ｔ）＋σi 
で表される。ここで、αf 、αs はそれぞれ堆積された膜と基板の熱膨張係数、Ｅf 、νf は堆積された膜の弾性定数とポアソン比、Ｔd は堆積温度、σi は真性応力である。
【００２４】
従って、堆積された膜と基板の熱膨張係数の差が小さいほど、基板に対する堆積された膜の応力は小さくなり、反りは生じにくくなる。
【００２５】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００２６】
本発明の一実施例であるＳＤＩＴ工程を図１〜図４を用いて説明する。なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
まず、図１に示すように、単結晶シリコンからなる半導体基板１上に絶縁層２を介して２〜３μｍの厚さの単結晶シリコン膜３が形成された第１のＳＯＩ基板１Ａに半導体素子（図示せず）を形成する。次に、第１のＳＯＩ基板１Ａ上に第１酸化シリコン膜４およびＢＰＳＧ（Boron Phosphorous Silicate Glass）膜５をＣＶＤ法で順次堆積した後、窒素ガス雰囲気中で８５０〜９５０℃の温度で熱処理を行ない、ＢＰＳＧ膜５の表面を平坦化する。
【００２８】
次に、ＢＰＳＧ膜５および第１酸化シリコン膜４をフォトレジストをマスクにして順次エッチングし、半導体素子と後に形成する第１配線層６を接続するためのコンタクトホール（図示せず）を形成する。
【００２９】
次に、第１のＳＯＩ基板１Ａ上に金属膜（アルミニウム合金膜またはタングステン膜）を堆積し、フォトレジストをマスクにして、この金属膜をエッチングすることにより、半導体素子間または半導体素子と周辺回路（図示せず）とを接続するための第１配線層６を形成する。
【００３０】
次に、第１のＳＯＩ基板１Ａ上にプラズマＣＶＤ法で第２酸化シリコン膜７を厚く堆積し、続いて、例えば、ＣＭＰ（Chemical Mechanical Polishing ；化学的機械研磨）法で第２酸化シリコン膜７を平坦化する。なお、第２酸化シリコン膜７の熱膨張係数は、単結晶シリコン膜３の熱膨張係数（約0.５×１０-6／℃）とほぼ等しく、室温における第２酸化シリコン膜７の応力は、0.２〜５×１０9 dyn/cm2 である。
【００３１】
次に、第１配線層６上の第２酸化シリコン膜７の一部をエッチングして、開口部８を設ける。その後、開口部８において露出した第１配線層６に動作試験装置の端子を接続して、半導体素子の動作試験を行なう。動作試験で半導体素子に異常動作が確認されると、この半導体素子が形成されている領域（ブロックＡ）の単結晶シリコン膜３から上の部分を第１のＳＯＩ基板１Ａから除去する。
【００３２】
初めに、ブロックＡの周囲にドライエッチングによって溝を掘り、続いて、図２に示すように、ドライエッチングおよびウエットエッチングにより、第１のＳＯＩ基板１ＡからブロックＡの単結晶シリコン膜３から上の部分を除去する。
【００３３】
次に、第１のＳＯＩ基板１Ａに形成された半導体素子と同じプロセスで同じ構造の半導体素子が形成された第２のＳＯＩ基板１Ｂにおいても、第１配線層を用いて第１のＳＯＩ基板１Ａで行なった動作試験と同じ試験を行なう。
【００３４】
第２のＳＯＩ基板１Ｂに形成された半導体素子のうち、第１のＳＯＩ基板１Ａで異常動作が確認された半導体素子と同じ半導体素子において正常動作が確認されると、この半導体素子が形成されている領域（ブロックＢ）の単結晶シリコン膜３から上の部分を第２のＳＯＩ基板１Ｂから切り出す。
【００３５】
まず、図３に示すように、第２のＳＯＩ基板１ＢのブロックＢの表面に支持体９をエポキシ系の接着材で接着する。次に、第２のＳＯＩ基板１Ｂを裏面からエッチングして行き、半導体基板１および絶縁層２を全て除去して単結晶シリコン膜３から上の部分を残した後、ブロックＢ以外の領域を除去することによって、ブロックＢを切り出す。
【００３６】
次に、例えば、第１のＳＯＩ基板１ＡのブロックＡが除去された部分の表面と第２のＳＯＩ基板１Ｂから切り出されたブロックＢの裏面に金（Ａｕ）を蒸着し、真空中で圧着することにより、ブロックＢを第１のＳＯＩ基板１ＡのブロックＡを除去した部分に装着する。続いて、エポキシ系の接着材を有機溶剤で除去し、ブロックＢから支持体９を離す。
【００３７】
次に、図４に示すように、第１のＳＯＩ基板１Ａ上に第３酸化シリコン膜１０を堆積した後、第３酸化シリコン膜１０および第２酸化シリコン膜７の一部を順次エッチングして、第１配線層６と後に形成する第２配線層１１を接続するためのスルーホール（図示せず）を形成する。次いで、第１のＳＯＩ基板１Ａ上に金属膜を堆積し、フォトレジストをマスクにして、この金属膜をエッチングすることにより、第２配線層１１を形成する。
【００３８】
最後に、第１のＳＯＩ基板１Ａの表面をパッシベーション膜１２で被覆することにより、半導体集積回路装置が完成する。
【００３９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４０】
例えば、前記実施例では、第１配線層の上に堆積された酸化シリコン膜は、プラズマＣＶＤ法で形成されたが、光ＣＶＤ法またはスパッタリング法で形成してもよい。
【００４１】
また、前記実施例では、第１配線層の上に堆積された酸化シリコン膜の平坦化をＣＭＰ法で行なったが、レジスト塗布エッチバック法またはスパッタエッチ法で行なってもよい。
【００４２】
また、前記実施例では、第１配線層の上に酸化シリコン膜を堆積した後に、ＣＭＰ法でこの酸化シリコン膜を平坦化したが、絶縁膜を堆積しながら平坦化できるバイアススパッタリング法で酸化シリコン膜を堆積してもよい。
【００４３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４４】
本発明によれば、ＳＯＩ基板から切り出された薄い単結晶シリコン膜は、移植されたＳＯＩ基板から剥がれず、また、クラックを生じることがないので、ＳＤＩＴ技術の信頼性が向上し、ＳＤＩＴ技術による半導体集積回路装置の製造歩留まりの向上を有効な技術とすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である第１のＳＯＩ基板に形成された半導体集積回路装置を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である第１のＳＯＩ基板に形成された半導体集積回路装置を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である第２のＳＯＩ基板に形成された半導体集積回路装置を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である第１のＳＯＩ基板に形成された半導体集積回路装置を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
１Ａ  第１のＳＯＩ基板
１Ｂ  第２のＳＯＩ基板
２  絶縁層
３  単結晶シリコン膜
４  第１酸化シリコン膜
５  ＢＰＳＧ膜
６  第１配線層
７  第２酸化シリコン膜
８  開口部
９  支持体
１０  第３酸化シリコン膜
１１  第２配線層
１２  パッシベーション膜
【図１】
0003718261.tif 000002
【図２】
0003718261.tif 000003
【図３】
0003718261.tif 000004
【図４】
0003718261.tif 000005