(57)【特許請求の範囲】
【請求項１】
データ受信側において処理時刻が定められている伝送データを、データ伝送経路を介して、所定のパケットを用いてデータ送信側とデータ受信側との間で伝送する伝送データ処理装置であって、
前記パケットの伝送に際して前記伝送経路における伝送遅延時間を測定する第１遅延時間測定用ビットおよび第２遅延時間測定用ビットを前記パケット内に収容して、前記データ伝送経路を介して前記データ受信側に送信する送信手段と、
前記パケット内の前記第１遅延時間測定用ビットが第２遅延時間測定用データに変更されて返信用第２遅延時間測定ビットとして、かつ、前記パケット内の第１遅延時間測定用ビットが前記受信側で生成されたデータに入れ換えられて返信用第１遅延時間測定用ビットとして、収容されたパケットを、前記受信側から前記伝送路を介して受信する受信手段と、
前記第１遅延時間測定用ビットの送信時間と、前記返信用第２遅延時間測定用ビットの受信時間との時間差から、前記データ伝送経路における遅延時間を測定する遅延時間測定手段とを備え、
前記送信手段は、前記処理時刻および前記遅延時間測定手段により測定した遅延時間をもとに、事前に送信すべきデータを、前記受信側に、前記データ伝送経路を介して送信する、
伝送データ処理装置。
【請求項２】
前記データ伝送経路は非同期伝送モード方式の伝送経路であり、
前記データ伝送経路で伝送されるデータは、シリアルディジタルインターフェース（ＳＤＩ）方式で処理されるデータであり、
前記データ伝送装置にはＳＤＩ方式でデータを処理するデータ処理装置が接続されており、
送信側のデータ処理装置から、前記予め定められた処理時刻および前記測定した遅延時間をもとに、事前に前記送信されたパケットデータが受信側のデータ処理装置において、予め定められた処理時刻で処理される、
請求項１に記載の伝送データ処理装置。
【請求項３】
前記データ処理装置は、音声・映像データを記録、および／または、再生する装置である、
請求項２に記載の伝送データ処理装置。
【請求項４】
受信側において処理時刻が定められている伝送データを、データ伝送経路を介して、所定のパケットを用いて送信側から受信側に伝送する伝送データ処理方法であって、
遅延時間測定用データ送信側から受信側に、前記パケットの伝送に際して前記伝送経路における伝送遅延時間を測定するための第１遅延時間測定用ビットおよび第２遅延時間測定用ビットを前記パケット内に収容して、前記データ伝送経路を介して送信する工程と、
前記受信側において、前記パケットを受信し、受信した前記第１遅延時間測定用ビットを前記パケット内の第２遅延時間測定用データとして折り返し、前記パケット内の第１遅延時間測定用ビットを当該第２データ伝送装置内で生成したデータに入れ換え、返信用第１遅延時間測定用ビットおよび返信用第２遅延時間測定用ビットをパケット内に収容して、前記データ伝送経路を介して前記第１データ伝送装置に送信する工程と、
前記遅延時間測定用データ送信側においては、前記第１遅延時間測定用ビットの送信時間と、前記返信用第２遅延時間測定用ビットの受信時間との時間差から、前記データ伝送経路における遅延時間を測定する工程と、
前記データ送信側において、前記予め定められた処理時刻および前記測定した遅延時間をもとに、事前に送信すべきデータを前記データ受信側に、前記データ伝送経路を介して送出する工程と
を有する、伝送データ処理方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、Ｄ２方式のＶＴＲ装置から得られた音声・映像データ等を、所定の伝送パケットを用い、ＡＴＭ通信回線等を介して伝送するデータ伝送方法およびその装置に関する。
【０００２】
【従来の技術】
従来から、テレビジョン放送局内等において、ディジタル形式の音声・映像データの伝送を行うためのインフラストラクチャーとして、ＳＭＰＴＥ（Society
Of Motion and Television Engineerings ）においてＳＭＰＴＥ−２５９Ｍとして規定されたシリアルディジタルインターフェース（ＳＤＩ；Serial Digital Interface）方式の伝送装置が用いられている。さらに、ＳＤＩ方式を互換性を保ちつつ改良し、可変長データおよび複数の種類のデータを１つの伝送パケットで伝送することができるようにしたシリアルディジタルデータインターフェース（ＳＤＤＩ；Serial Digital Data Interface ）方式も提案されている。
また、最近、高速ディジタルデータ伝送方式として非同期伝送モード（ＡＴＭ）方式が実用化されている。
【０００３】
【発明が解決しようとする課題】
テレビジョン放送局等の間で、ＡＴＭ通信回線を介してＳＤＩ方式またはＳＤＤＩ方式の音声・映像データを送受信したいという要請がある。しかし、上述したＳＤＩ方式の伝送パケットは１ワード１０ビット構成であり、そのままでは１ワード８ビット構成のＡＴＭセルを用いて伝送を行うＡＴＭ通信回線に適合しない。
また、ユーザーデータを伝送するために用いる伝送パケットにおいて、所定のデータパターン、例えば、ＦＦｈ，００ｈ，００ｈがフラグ等として用いられる場合には、ＡＴＭ通信回線を介して伝送するデータに、ＦＦｈ，００ｈ，００ｈとなるデータパターンが生じてはならない。
【０００４】
また、テレビジョン放送局等においては、伝送されてきた音声・映像データを実時間的（リアルタイム）に放映したい場合があり、この場合には通信回線で生じる伝送遅延時間が問題となる。つまり、伝送されてきた音声・映像データを、そのまま受信側の同期信号を用いて放映を行うと、映像の境目で映像が途切れてしまう等の不具合が生じる。
また、映像・音声データとともに、映像・音声データの編集に用いる制御データ等を伝送し、あるいは、送信側の利用者と受信側の利用者との間で音声による連絡用を行いたいという要請がある。
【０００５】
本発明は上述した従来技術の問題点に鑑みてなされたものであり、例えば、ＳＤＩ方式の伝送装置とＡＴＭ方式の伝送装置との間でデータ伝送を行うことができるデータ伝送方法およびその装置を提供することを目的とする。
また、本発明は、たとえば、ＡＴＭ通信回線において禁止されているデータパターンを生じさせることなく、ＳＤＩ方式のワード幅１０ビットのデータを、ＡＴＭ方式のワード幅８ビットのデータに変換することができるデータ伝送方法およびその装置を提供することを目的とする。
【０００６】
また、本発明は、たとえば、予め伝送遅延時間の分だけ早く音声・映像データを生成し、通信回線における伝送遅延を補償し、受信側で受信した映像・音声データを実時間的に処理することができるデータ伝送方法およびその装置を提供することを目的とする。
また、本発明は、たとえば、映像・音声データとともに、映像・音声データの編集に用いる制御データ、あるいは、送信側の利用者と受信側の利用者との間の連絡用の音声データ等を伝送することができるデータ伝送方法およびその装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の観点によれば、データ受信側において処理時刻が定められている伝送データを、データ伝送経路を介して、所定のパケットを用いてデータ送信側とデータ受信側との間で伝送する伝送データ処理装置であって、
前記パケットの伝送に際して前記伝送経路における伝送遅延時間を測定する第１遅延時間測定用ビットおよび第２遅延時間測定用ビットを前記パケット内に収容して、前記データ伝送経路を介して前記データ受信側に送信する送信手段と、
前記パケット内の前記第１遅延時間測定用ビットが第２遅延時間測定用データに変更されて返信用第２遅延時間測定ビットとして、かつ、前記パケット内の第１遅延時間測定用ビットが前記受信側で生成されたデータに入れ換えられて返信用第１遅延時間測定用ビットとして、収容されたパケットを、前記受信側から前記伝送路を介して受信する受信手段と、
前記第１遅延時間測定用ビットの送信時間と、前記返信用第２遅延時間測定用ビットの受信時間との時間差から、前記データ伝送経路における遅延時間を測定する遅延時間測定手段とを備え、
前記送信手段は、前記処理時刻および前記遅延時間測定手段により測定した遅延時間をもとに、事前に送信すべきデータを、前記受信側に、前記データ伝送経路を介して送信する
伝送データ処理装置が提供される。
【０００８】
本発明の第２の観点によれば、受信側において処理時刻が定められている伝送データを、データ伝送経路を介して、所定のパケットを用いて送信側から受信側に伝送する伝送データ処理方法であって、
遅延時間測定用データ送信側から受信側に、前記パケットの伝送に際して前記伝送経路における伝送遅延時間を測定するための第１遅延時間測定用ビットおよび第２遅延時間測定用ビットを前記パケット内に収容して、前記データ伝送経路を介して送信する工程と、
前記受信側において、前記パケットを受信し、受信した前記第１遅延時間測定用ビットを前記パケット内の第２遅延時間測定用データとして折り返し、前記パケット内の第１遅延時間測定用ビットを当該第２データ伝送装置内で生成したデータに入れ換え、返信用第１遅延時間測定用ビットおよび返信用第２遅延時間測定用ビットをパケット内に収容して、前記データ伝送経路を介して前記第１データ伝送装置に送信する工程と、
前記遅延時間測定用データ送信側においては、前記第１遅延時間測定用ビットの送信時間と、前記返信用第２遅延時間測定用ビットの受信時間との時間差から、前記データ伝送経路における遅延時間を測定する工程と、
前記データ送信側において、前記予め定められた処理時刻および前記測定した遅延時間をもとに、事前に送信すべきデータを前記データ受信側に、前記データ伝送経路を介して送出する工程と
を有する、伝送データ処理方法が提供される。
【０００９】
【実施例１】
以下、本発明の第１の実施例を説明する。
図１は、本発明に係るデータ伝送システム１の構成を示す図である。
図１に示すように、データ伝送システム１は、それぞれＶＴＲ装置１４ａ〜１４ｆが接続されたデータ伝送装置３ａ〜３ｆが、ＡＴＭ通信回線２を介して相互に接続されて構成される。
データ伝送装置３ａ〜３ｆは相互に、ＡＴＭ通信回線２を介して所定の伝送データ、例えば、番組あるいは中継用の音声・映像データを伝送する。
【００１０】
なお、ＡＴＭ通信回線２からデータ伝送装置３ａ〜３ｆにそれぞれ供給される１５５．５２ＭＨｚのクロックを８分周し、ＡＴＭセルを８ビットパラレルデータとして処理する際に用いられる回線クロックＮＣＬＫの周波数は１９．４４ＭＨｚ（１５５．５２／８）である。一方、ＳＤＩ方式で伝送を行う際にデータ伝送装置３ａ〜３ｆにおいて用いられる内部クロック４ｆscは約１４．３ＭＨｚである。それぞれ正確な場合には、これらのクロックの周波数は整数比（ＮＣＬＫ：４ｆsc＝１１８８：８７５）の関係になる。
【００１１】
ＶＴＲ１４ａ〜１４ｆは、内部クロック４ｆscに同期してＤ２規格のディジタル音声・映像データを記録・再生し、ＳＤＩ方式、または、ＳＤＤＩ方式を改良したＳＤＤＩ方式（以下、単にＳＤＩ方式と記す）により１４３Ｍｂｐｓシリアル形式でデータ伝送装置３ａ〜３ｆそれぞれに対して出力する。
【００１２】
図２は、図１に示したデータ伝送装置３ａ〜３ｆがＡＴＭ通信回線２を介して相互に伝送する伝送パケット（ＳＳＣＵ−ＰＤＵパケット、以下、「ＰＤＵパケット」と略称する）の構成を示す図である。なお、ＰＤＵパケットの左に付された数字は各データのバイト長を示し、ＰＤＵパケットの右に付された表は、対応する各データの内容を示す。
【００１３】
ＰＤＵパケットにおいて、データＴＲＳはＦＦｈ，００ｈ，００ｈを内容とし、ＰＤＵパケットの先頭位置を示す。なお、データＴＲＳ、アンシラリデータ（ＡＮＣ；ANCillary ）領域とビデオデータ（ＶＩＤＥＯ）領域とにおいて５バイト置きに挿入されるデータを除いて、ＰＤＵパケットに含まれるデータが００ｈまたはＦＦｈの値をとることは禁止される。
【００１４】
データＲＴＳ１，ＲＴＳ２には、それぞれ外部クロックＮＣＬＫを１１８８周期の間の内部クロック４ｆscの計数値から８３２を減じた６ビットの値をとる同期データＲＴＳが入れられる。但し、伝送パケットは内部クロック４ｆsc、９１０周期分の時間で伝送されるため、１つの伝送パケットを伝送する間に２つの計数値が出現する可能性がある。データＲＴＳ１，ＲＴＳ２の２つの領域を確保したのは、このような場合に対応するためである。
【００１５】
データＲＴＳ１，ＲＴＳ２は、受信側のデータ伝送装置３（以下、データ伝送装置３ａ〜３ｆ等のいずれかを特定せずに示す場合には、データ伝送装置３等と記す）において網同期の確立等に用いられる。なお、データＲＴＳ１，ＲＴＳ２の第６ビットには有効ビットＶ（Valid ）が入り、有効ビットＶの内容は、例えば、これらのデータが有効である場合には論理値１になり、有効でない場合には論理値０となる。さらに、データの値が００ｈ，ＦＦｈとなることを避けるために、有効ビットＶの論理反転値が第７ビットとして付加される。
【００１６】
データＬＮＩＤ（Line Number ID）は、同じＰＤＵパケット内のアンシラリデータ領域およびビデオデータ領域にそれぞれ含まれる伝送データの音声・映像データの識別のために用いられ、第０〜第２ビットが音声・映像データが含まれるフィールドを示すフィールド番号（ＦＮ；Field Number）を示し、０〜３１の値をとる第３〜第７ビットが音声・映像データが含まれるラインを示すライン番号（ＬＮ；Line Number ）を示す。
【００１７】
データＬＮ１は、１〜５２５の範囲の値をとり、データＬＮＩＤ１とともに、２フィールドの範囲内での音声・映像データの識別のために用いられる。データＬＮ１の第１バイトおよび第２バイト第０〜第４ビットには、それぞれ数値の第０〜第４ビットおよび第５〜第９ビットが入り、それぞれの第５ビットには、データＲＴＳ１，ＲＴＳ２の有効ビットＶと同じ理由から第４ビットの論理反転値が入る。
【００１８】
データＬＮＩＤ２，ＬＮ２は、受信側のデータ伝送装置３が伝送されてきた伝送データを処理する時刻が決められている場合、例えば、受信した伝送データを実時間的に放送中の番組に用いる場合に、送信側のデータ伝送装置３が、ＡＴＭ通信回線２等において伝送データ（伝送パケット）に生じる伝送遅延時間の補償を行う場合に用いられる。
つまり、データＬＮＩＤ２，ＬＮ２は、同じＰＤＵパケットに含まれる音声・映像データが、送信側のテレビジョン放送局等の中において伝送遅延時間の補償のために、ＶＴＲ装置１４が何ライン分早めて伝送データを再生し、データ伝送装置３がこの伝送データを送信したかを示す。なお、データＬＮＩＤ２，ＬＮ２それぞれの内容の詳細は、それぞれ上述のデータＬＮＩＤ１，ＬＮ１と同じである。
【００１９】
なお、データＬＮＩＤ２，ＬＮ２を参照することにより、受信側の伝送装置３は、アンシラリデータ領域およびビデオデータ領域に含まれる音声・映像データのでシャフリング方法等を識別することができる。つまり、音声・映像データの内、映像に係るデータの部分のシャフリングブロック（２３ラインごと等）をデータＬＮＩＤ２，ＬＮ２から判別し、このシャフリングブロックごとにデシャフリングを行う。
【００２０】
データＦｌａｇは、第０〜第３ビットにアンシラリデータ部およびビデオデータ部のデータ量を示すパケットテーブル（ＰＴ；Packet Table）データが入る。第４〜第７ビットにはビットｓｂ０〜ｓｂ３が入る。このビットｓｂ０〜ｓｂ３は、エンコーダ側のシャフリングの方式を伝えるために用いられる。
【００２１】
データＲＳ４２２−ｃｈ１，ＲＳ４２２−ｃｈ２は、例えば、送信側および受信側のデータ伝送装置３にそれぞれ接続されたコンピュータ（図示せず）の間のＲＳ４２２を用いた制御用のデータ等の伝送に用いられる。
データＲＳ４２２−ｃｈ１，ＲＳ４２２−ｃｈ２の第０〜第３ビットには、それぞれ伝送されるデータの上位４ビットまたは下位４ビットのいずれかが入り、第４ビットには、第０〜第３ビットに入っているデータが上位４ビットである場合に１となり、下位４ビットである場合に０となるビットＵＬ（Upper/Lower ）が入る。データＲＴＳ１，ＲＴＳ２の有効ビットＶと同じ理由により、第５ビットには第４ビットの論理反転値が入る。
さらに、第６ビットには、データＲＳ４２２−ｃｈ１，ＲＳ４２２−ｃｈ２がそれぞれ有効であるか否かを示す有効ビットＶが付加される。
【００２２】
データＶＯＩＣＥには、連絡用等に用いられる音声データが入る。音声データは、例えば、一般的な電話通信に用いられるＰＣＭ符号化装置のサンプリング周波数にほぼ等しいサンプリング周波数でサンプリングでき、しかも、タイミング的にＰＤＵパケットに入れやすいように、映像信号の水平同期信号（１５．７５ＫＨｚ）２周期に１つづつ８ビットずつ生成される。従って、１つの音声データは、水平同期信号の周期ごとに１つ生成されるＰＤＵパケット２つにわたって伝送されることになる。なお、図２に示した場合においては、データＶＯＩＣＥの第０〜第３ビットには、音声データの上位４ビットまたは下位４ビットが入れられる。
【００２３】
さらに、第４ビットには、データＲＳ４２２−ｃｈ１，ＲＳ４２２−ｃｈ２と同様に、第０〜第３ビットのデータが上位４ビットであるか下位４ビットであるかを示すビットＵＬが入れられ、第５ビットには、データＲＴＳ１，ＲＴＳ２の有効ビットＶと同じ理由により第４ビットの論理反転値が入れられ、さらに、音声データが有効であるか否かを示す有効ビットＶが付加される。
【００２４】
さらに、第６および第７ビットには、データ伝送装置３の内部回路、および、ＡＴＭ通信回線２がＰＤＵパケットに与える遅延時間を測定するために用いられるビット８Ｆ１，８Ｆ２（８Ｆは、８Frame の略）が入る。なお、データＬＮＩＤ２，ＬＮ２に入れられるデータは、これらのビット８Ｆ１，８Ｆ２を用いて測定された遅延時間に基づいて算出される。
【００２５】
予備データは、他の用途が生じた場合のために予備として空けられた領域であるが、データＲＴＳ１，ＲＴＳ２と同様に、値が００ｈ，ＦＦｈのいずれともならないように、第７ビットには第６ビットの論理反転値が入れられる。
データＣＲＣＣ１，ＣＲＣＣ２，ＣＲＣＣ３には、それぞれ先行するデータ領域の誤り訂正符号が入れられる。なお、データＲＴＳ１，ＲＴＳ２と同様に、値が００ｈ，ＦＦｈのいずれともならないように、第７ビットには第６ビットの論理反転値が入れられる。
【００２６】
アンシラリデータ領域のワード長は、例えば６９ワードであって、上述のワード幅変換回路４４のワード幅変換部４１０によりワード幅が変換されたＡＥＳ／ＥＢＵデータが入れられる。例えば、ワード幅変換回路４４により５５ワードのＡＥＳ／ＥＢＵデータを８ビットに変換した場合、変換の結果得られる８ビットパラレルデータは６８ビットと６ビットとなる。
このような場合には、上記の残りの２ビットには、禁止コード（００ｈ，ＦＦｈ）が発生することを防ぐために、２ビットの値０１または１０が入れられる。入れられた０１または１０は、受信側のデータ伝送装置３においてＰＤＵパケットが再生される際に破棄される。
なお、この領域において、ＡＥＳ／ＥＢＵデータはＰＤＵパケットの前方に下位ワード、後方に上位ワードの順となる。
【００２７】
ビデオデータ領域には、ＳＤＩ方式に適合した１ワード１０ビットのワード幅から、ＡＴＭ通信回線２に適合した１ワード８ビットの映像データの内、主に映像に係るデータが入れられる。なお、映像データは、ＰＤＵパケットの前方に下位バイト、後方に上位バイトの順となる。
【００２８】
なお、ＰＤＵパケットのアンシラリデータ領域およびビデオデータ領域は可変長であり、これらの領域が有効なデータを含まない場合もある。また、データＲＳ４２２−ｃｈ１，ＶＯＩＣＥ等は、有効ビットＶを有するので、例えば、データＶＩＯＣＥの有効データＶのみが１で、他のデータの有効データＶが０である場合には、データＶＯＩＣＥのみが有効であり、他のデータは全て無効であることを意味する。
【００２９】
以下、ＰＤＵパケットのアンシラリデータ領域およびビデオデータ領域に多重化される伝送データと、ＶＴＲ装置１４に入力または出力されるＤ２方式の音声・映像データとの関係を説明する。
図３は、Ｄ２方式の音声・映像データの構成を説明する図である。
５２５ライン・２９．９７フレーム／秒のシステムに対応するＤ２方式のヘッダデータのデータ量は、水平同期期間（１ライン）ごとに１６ワード×８ビットなので、そのデータレートは下式に示すように２Ｍｂｐｓとなる。
【００３０】
【数１】
１６×８ビット×５２５ライン×２９．９７フレーム
＝２Ｍｂｐｓ                                                  （１）
【００３１】
また、５２５ライン・２９．９７フレーム／秒のシステムにおいては、１ラインに含まれる画素数は９１０、１画素当たりのデータは１０ビットであるため、そのデータレートは下式に示すように１４３Ｍｂｐｓとなる。
【００３２】
【数２】
９１０画素×１０ビット×５２５ライン×２９．９７フレーム
＝１４３Ｍｂｐｓ                                                （２）
【００３３】
ただし、図３に示すように、Ｄ２方式の音声・映像データには不要な部分があり、図３において斜線で示すアンシラリデータ（音声データ）、ビデオデータ（映像データ）およびヘッダデータのみが受信側において音声再生および映像再生のために必要となる。
図３に示すアンシラリデータ、ビデオデータおよびヘッダデータのデータレートは、下式の通りとなる。
【００３４】
【数３】
アンシラリデータ部の１秒あたりのデータ量ａ
２１×１０ビット×１２ライン×２９．９７フレーム×２
＝０．１５Ｍｂｐｓ                                              （３）
【００３５】
【数４】
アンシラリデータ部の１秒あたりのデータ量ｂ
３７６×１０ビット×６ライン×２９．９７フレーム×２
＝１．３Ｍｂｐｓ                                                （４）
【００３６】
【数５】
アンシラリデータ部の１秒あたりのデータ量ｃ
５５×１０ビット×２５４ライン×２９．９７フレーム×２
＝８．４Ｍｂｐｓ                                                （５）
【００３７】
【数６】
ビデオデータ部の１秒あたりのデータ量ｄ
７６８×８ビット×（２５４＋２５３）ライン×２９．９７フレーム
＝９３．３Ｍｂｐｓ                                              （６）
【００３８】
【数７】
ビデオデータ部およびアンシラリデータ部の１秒あたりの全データ量ｅ
ａ＋ｂ＋ｃ＋ｄ
＝０．１５＋１．３＋８．４＋９３．３
＝１０３．２Ｍｂｐｓ                                            （７）
【００３９】
さらに、ヘッダデータを加えると、下式のようにアンシラリデータ、ビデオデータおよびヘッダデータのデータレートは１０５．２Ｍｂｐｓとなる。
【００４０】
【数８】
２＋１０３．２＝１０５．２Ｍｂｐｓ                            （８）
【００４１】
このように、ＰＤＵパケットのアンシラリ領域およびビデオデータには、Ｄ２方式の音声・映像データ（全１４３Ｍｂｐｓ）の内、不要な部分を除いた１０５．２Ｍｂｐｓ分のデータが多重化され、不要部分を除いたために伝送データに余裕が生じ、ＡＴＭ通信回線を介したＤ２方式の音声・映像データの伝送等が可能になっている。
【００４２】
以上述べたＰＤＵパケットに伝送データと、ＲＴＳデータ等の他のデータとを多重化して伝送を行うことにより、単に伝送データを伝送するだけでなく、併せて、受信側における伝送データの処理に有益なデータをも伝送することができる。
また、ＡＴＭ通信回線２を介して、送信側の内部クロックと受信側の内部クロックの同期をとることができる。
【００４３】
また、送信側のデータ伝送装置３において、ＰＤＵパケットがＡＴＭ通信回線２において受ける伝送遅延を予め補償して伝送することができ、受信側のデータ伝送装置３において、送られてきた伝送データを実時間的に処理することができる。
なお、第１の実施例に示した他、本発明に係るデータ伝送システム１は、データ伝送装置３の数を増減し、あるいは、ＰＤＵパケットに多重化するデータの種類をさらに増やすように構成する等、種々の構成をとることができる。
【００４４】
【実施例２】
以下、本発明の第２の実施例として、送信側のＶＴＲ装置１４がＰＤＵパケットに、ＡＴＭ通信回線２、送信側および受信側のデータ伝送装置３が与える伝送遅延時間を補償する方法を説明する。なお、第２の実施例においては、データ伝送装置３ａ，３ｂの間のデータ伝送を例に説明を行うが、データ伝送装置３ａ〜３ｆの任意の間でデータ伝送を行う場合の処理も同様じである。
【００４５】
図４は、図１に示したデータ伝送装置３ａ，３ｂの間の間の通信シーケンスを示す図である。
図５は、図４に示した範囲ａにおけるデータ伝送装置３ａ，３ｂの処理を示す図である。
図６は、図１に示すデータ伝送装置３ａから伝送されたビット８Ｆ２（ビットＢ）と、データ伝送装置３ａが折り返したビット８Ｆ２（ビットＢ）との時間差を示す図である。
図７は、図１に示すデータ伝送装置３ａ，３ｂの間の伝送遅延時間の補償（アドバンス制御）を説明する図である。
【００４６】
まず、データ伝送装置３ａは、伝送遅延時間Ｔｄを測定する。
図４の範囲ａに示すように、データ伝送装置３ａ，３ｂの間で相互にＰＤＵパケットを伝送する。
ＰＤＵパケットには、上述のようにビット８Ｆ１，８Ｆ２（図２）が含まれており、データ伝送装置３ａは、ビット８Ｆ２にデータ伝送装置３ａ自身が発生したビットＢをいれてＰＤＵパケットに多重化し、ＡＴＭ通信回線２を介してデータ伝送装置３ｂに対して伝送する。
【００４７】
データ伝送装置３ｂは、ＡＴＭ通信回線２を介してデータ伝送装置３ａからのＰＤＵパケットを受信し、ＰＤＵパケットを伝送データ（音声・映像データ）と他のデータとに分離する。さらに、データ伝送装置３ｂは、伝送データ、他のデータ、および、データ伝送装置３ａからの伝送データから分離したデータの８Ｆ２（ビットＢ）を８Ｆ１に多重化し、ビット８Ｆ２にデータ伝送装置３ｂ自身が発生したビットＡ’を多重化してＰＤＵパケットを生成し、受信したビット８Ｆ２を新たなビット８Ｆ１としてデータ伝送装置３ａに対して折り返す（図５に示すフラグビット処理）。
【００４８】
図６に示すように、データ伝送装置３ａは、データ伝送装置３ｂで折り返されたビット８Ｆ１と、データ伝送装置３ｂに対して送信したビット８Ｆ２の時間差Ｔｄ＋Ｔｄ’を検出する。この時間差Ｔｄ＋Ｔｄ’は、データ伝送装置３ａからデータ伝送装置３ｂに対してＰＤＵパケットを伝送する際の伝送遅延時間Ｔｄ（図４）と、この逆の方向に伝送を行う際の伝送遅延時間Ｔｄ’（図４）の和であるが、通常、Ｔｄ＝Ｔｄ’なので、時間差（Ｔｄ＋Ｔｄ’）／２＝伝送遅延時間Ｔｄと考えることができる。データ伝送装置３は、時間差（Ｔｄ＋Ｔｄ’）／２を伝送遅延時間Ｔｄとして算出し、伝送遅延時間Ｔｄに基づいてＶＴＲ装置１４ａを制御して、実際の時刻よりもデータＬＮＩＤ２，ＬＮ２（図２）を生成する（図６に示す遅延時間測定処理）。
【００４９】
図４に示すように、データ伝送装置３ｂからデータ伝送装置３ａに対して、ＡＴＭ通信回線２を介して先行再生要求信号が伝送されると、データ伝送装置３ａは、図７に示すように、ＶＴＲ装置１４ａを制御して、データ伝送装置３ｂにおいて時刻ｔに処理されるべき音声・映像データを、時刻ｔ−Ｔｄに再生させ、生成したデータＬＮＩＤ２，ＬＮ２等の他のデータとをＰＤＵパケットに多重化してデータ伝送装置３ｂに対して伝送する。以下、再生時間ＴVDが経過するまで、データ伝送装置３ａはアドバンス伝送制御によるデータの伝送を行う。
【００５０】
このアドバンス伝送制御は、データ伝送装置３ｂをＶＴＲ装置１４ｂの代わりにテレビジョン放送局の副調整装置に接続し、実時間的にデータ伝送装置３ａから伝送されてきた伝送データを、番組あるいは編集の素材として用いる場合に便利である。
アドバンス伝送制御は、音声・映像データの他、受信側において処理される時刻が決まっている種々のデータの伝送に適応可能である。
また、データＶＯＩＣＥ内のビット８Ｆ１，８Ｆ２を用いる他、例えは、予めデータ伝送装置３ａ，３ｂ間の伝送遅延時間Ｔｄを測定しておき、この遅延時間Ｔｄに基づいてアドバンス制御を行うように構成してもよい。
【００５１】
【実施例３】
以下、本発明の第３の実施例として、データ伝送装置３ａ〜３ｆの構成を説明する。
図８は、図１に示したデータ伝送装置３ａ〜３ｆの構成を示す図である。
図８に示すように、データ伝送装置３ａ〜３ｆはそれぞれ送信部５および受信部６から構成されており、受信部６からＶＴＲ装置１４ａ〜１４ｆには、受信部６が受信し、ＰＤＵパケットから分離したＤ２方式の伝送データ（受信データ）ＲＶＤが入力され、ＶＴＲ装置１４ａ〜１４ｆは、制御信号ＶＣを介した送信部５の制御に従って再生し、送信部５に対してＤ２方式の伝送データ（送信データ）ＰＶＤとして出力する。また、受信部６から送信部５へは、受信部６が受信したビット８Ｆ１，８Ｆ２が供給される。
【００５２】
図９は、図８に示した送信部５の構成を示す図である。
図９に示すように、送信部５は、クロック発生装置１２、ディジタルビデオテープレコーダ（ＶＴＲ）１４、ＲＴＳ生成装置１６、送信装置（ＴＸ）１８および遅延処理回路２２から構成される。
【００５３】
クロック発生装置１２は、例えば水晶発振器等を用いて送信部５において用いられる１４．３ＭＨｚの内部クロック４ｆscおよび映像信号の垂直同期信号等に対応する同期信号ＳＹＮＣを生成し、ＶＴＲ装置１４、ＲＴＳ生成装置１６および送信装置１８に供給する。
ＶＴＲ装置１４は、内部クロック４ｆscに同期してＤ２規格のディジタル音声・映像データを記録・再生し、ＳＤＩ方式またはＳＤＤＩ方式（以下、単にＳＤＩ方式と記す）により１４３Ｍｂｐｓシリアル形式で送信装置１８に対して出力する。
【００５４】
ＲＴＳ生成装置１６は、ＡＴＭ通信回線２から供給される回線クロックＮＣＬＫの周波数に対する内部クロック４ｆscの周波数の実際の整数比を示し、送信部５，３０との間の同期確立に用いられる同期データＲＴＳ（Residual Time Stamp ）を生成する。
遅延処理回路２２は、受信部６から入力されたビット８Ｆ１，８Ｆ２に基づいて、図５に示した遅延時間測定処理を行う。
【００５５】
図１０は、図９に示した送信装置１８の構成を示す図である。
図１０に示すように、送信装置１８は、内部クロック４ｆscに同期して動作する第１のブロック１８０および回線クロックＮＣＬＫに同期して動作する第２のブロック２１０から構成される。
【００５６】
第１のブロック１８０は、シリアル／パラレル変換回路（Ｓ／Ｐ回路）１８２、第１のスイッチ回路（ＳＷ１）１８４、第２のスイッチ回路（ＳＷ２）１８６、ラウンディング回路１８８、シャフリング回路１９０、第１のＦＩＦＯ回路１９２、ワード幅変換回路（１０→８）１９４、第２のＦＩＦＯ回路１９６、タイミング発生回路ａ２００、タイミング発生回路ｂ２０２、コントロール回路２０４および基準信号発生回路２０６から構成される。
第２のブロック２１０は、多重化回路（ＭＵＸ）２１２、第３のＦＩＦＯ回路２１４、コントロール回路２１６およびタイミング発生回路ｃ２１８から構成される。
【００５７】
第１のブロック１８０において、タイミング発生回路ａ２００は、他のデータ伝送装置３ａ〜３ｆからデータが送信されていない場合（デフォルト）の値のデータＲＴＳに基づいた動作タイミングで、ブラックバーストに対応する映像データ（ブラックバーストデータ）を発生する。
基準信号発生回路２０６は、第１のブロック１８０外部の回路であって、タイミング発生回路ａ２００と同様にブラックバーストデータを発生し、スイッチ回路１８４の端子ａに対して出力する。
【００５８】
Ｓ／Ｐ回路１８２は、ＶＴＲ装置１４から入力された、１ビットシリアル形式のＳＤＩ方式の送信データを１０ビットパラレル形式に変換してスイッチ回路１８４の端子ｂに対して出力する。
スイッチ回路１８４は、送信部５がデータを送信する場合には端子ｂ側を選択してＳ／Ｐ回路１８２の出力データを、これ以外の場合には端子ａ側を選択して基準信号発生回路２０６から出力されるブラックバーストデータをスイッチ回路１８６に対して出力する。
【００５９】
スイッチ回路１８６は、スイッチ回路１８４が選択したＳ／Ｐ回路１８２の出力データ（送信データ）の内、図３に示したＤ２方式の音声・映像データの内、ビデオデータ部分を選択してラウンディング回路１８８に対して出力し、アンシラリデータ部を選択してワード幅変換回路１９４に対して出力する。
ラウンディング回路１８８は、図３に示したビデオデータ部に対応するデータ（映像データ）を８ビットパラレル形式のデータに変換して（丸め（ラウンディングし）て）、シャフリング回路１９０に対して出力する。なお、図３に示したヘッダデータは、コントロール回路２０４が取り扱う。
【００６０】
シャフリング回路１９０は、ラウンディング回路１８８から入力された８ビットパラレル信号を、ＡＴＭ通信回線２においてデータ誤りが生じた場合に補間しやすい順番に並び換え、ＦＩＦＯ回路１９２に対して出力する。
ワード幅変換回路１９４は、図３に示したスイッチ回路１８６から入力されたアンシラリデータ部に対応するデータ（音声データ）を８ビットパラレル形式に変換し、ＦＩＦＯ回路１９６に対して出力する。
【００６１】
ＦＩＦＯ回路１９２，１９４は、それぞれ内部クロック４ｆscに同期してデータを読み込み、回線クロック４ｆscに同期して順次、データを出力し、第１のブロック１８０から第２のブロック２１０にデータを受け渡す。
コントロール回路２０４，２１６は、それぞれＦＩＦＯ回路１９２，１９４においてデータが書き込まれるアドレスと読み出されるアドレスと監視し、これらのアドレスの制御を行う。
さらに、第１のブロック１８０は、ビット８Ｆ１，８Ｆ２等に基づいて、データＬＮ１，ＬＮＩＤ１，ＬＮ２，ＬＮＩＤ２およびデータＦｌａｇ（図２）を生成し、第２のブロック２１０に対して出力する。
【００６２】
第２のブロック２１０において、タイミング発生回路ｃ２１８は、回線クロックＮＣＬＫに基づいて、ブロック２１０の動作タイミングを制御する。
多重化回路２１２には、検査信号印加回路１６からデータＲＴＳが入力され、第１のブロック１８０からデータデータＬＮ１，ＬＮＩＤ１，ＬＮ２，ＬＮＩＤ２，Ｆｌａｇが入力される。多重化回路２１２は、これらのデータと、ＦＩＦＯ回路１９２，１９４から入力される音声データおよび映像データとを多重化し、ＦＩＦＯ回路２１４に対して出力する。
【００６３】
ＣＲＣＣ付加回路２１３は、各データＣＲＣＣを算出して付加してＦＩＦＯ回路２１４に対して出力する。
ＦＩＦＯ回路２１４は、多重化回路２１２の出力データをバッファリングして送信データＴＸＤとしてＡＴＭ通信回線２に対して出力する。なお、図中に示すように、ＦＩＦＯ回路２１４の出力データには、さらに遅延処理回路２２からのビット８Ｆ１，８Ｆ２が付加され、送信データＴＸＤとなる。
【００６４】
図１１は、図９に示した遅延処理回路２２の構成を示す図である。
図１１に示すように、遅延処理回路２２は、測定用ビット発生回路２２０および時間差検出回路から構成される。
測定用ビット発生回路２２０は、図２に示したビット８Ｆ２を生成し、受信部６が受信したビット８Ｆ２をビット８Ｆ１に折り返す。
時間差検出回路２２２は、図６に示したように、受信部６が受信したデータＶＯＩＣＥ内のビット８Ｆ１と、測定用ビット発生回路２２０が発生したデータＶＯＩＣＥ内のビット８Ｆ２との時間差を検出し、伝送遅延時間Ｔｄを算出し、制御信号ＶＣを介してＶＴＲ装置１４を制御し、アドバンス伝送制御を行う。
【００６５】
図１２は、図８に示した受信部６の構成を示す図である。
図１２に示すように、受信部６は、受信装置（ＲＸ）３２、ＶＴＲ３４、クロック制御装置３６およびクロック発生装置３８から構成され、送信側のデータ伝送装置３から伝送されてきたＰＤＵパケットを受信し、同期データＲＴＳおよび回線クロックＮＣＬＫに基づいて、送信側のデータ伝送装置３の内部クロック４ｆscに同期した内部クロック４ｆscを再生し、ＰＤＵパケットから音声・映像データ（伝送データ）を分離して記録する。
【００６６】
図１３は、図１２に示した受信装置３２の構成を示す図である。
図１３に示すように、受信装置３２は、回線クロックＮＣＬＫに同期して動作する第１のブロック３２０および内部クロック４ｆscに同期して動作する第２のブロック３５０から構成され、ＡＴＭ通信回線２から受信データＲＸＤとして受信したＰＤＵパケットから、各データおよび伝送データを分離し、分離したデータの内、伝送データを受信データＲＶＤとしてＶＴＲ装置１４に対して出力し、ビット８Ｆ１，８Ｆ２を遅延処理回路２２に対して出力する。
【００６７】
第１のブロック３２０は、入力データ制御回路３２２、第１のレジスタ回路３２４、ＣＲＣＣ計算回路３２６、加算回路３２８ａ，３２８ｂ、第１のメモリ回路３３０、第２のメモリ回路３３２、第２のレジスタ回路３３４、第３のレジスタ回路３３６、コントロール回路３３８およびタイミング発生回路ｄ３４０から構成される。
【００６８】
第２のブロック３５０は、出力データ制御回路３５２、第４のレジスタ３５４、第１の基準信号発生回路３５６、デシャフリング回路３５８、コンシール回路３６０、第１のエラー訂正回路３６２、ＦＩＦＯ回路３６４、第２のエラー訂正回路３６６、スイッチ回路３６８、タイミング発生回路ｅ３７０、第２の基準信号発生回路３７２、スイッチ回路３７４、パラレル／シリアル変換回路（Ｐ／Ｓ回路）３７６およびコントロール回路３７８から構成される。
【００６９】
受信装置３２がＡＴＭ通信回線２から受信したＰＤＵパケットは、入力データ制御回路３２２、第１のレジスタ回路３２４およびＣＲＣＣ計算回路３２６に入力される。
第１のレジスタ回路３２４は、受信した８ビットパラレル形式のＰＤＵパケットを、６４ビットパラレル形式に変換する。
ＣＲＣＣ計算回路３２６は、ＰＤＵパケットに含まれる各データＣＲＣＣ（図２）に係る計算処理を行い、計算結果を加算回路３２８ａに対して出力する。なお、ＣＲＣＣ計算回路３２６は、伝送データＸn ＋Ｘn-1 ＋Ｘn-2 ＋…＋Ｘ＋１を、Ｇ（Ｘ）＝Ｘ14＋Ｘ2 ＋Ｘ＋１で除算し、この余りが０以外の場合にエラーを検出し、計算結果を論理値１にして出力する。
【００７０】
入力データ制御回路３２２は、入力されたＰＤＵパケットに含まれる各データに基づいて、ライトフラグデータ（ａ；全ビットが論理値０の８ビットパラレルデータであって、各ビットがＰＤＵパケットの１バイトに対応する）を生成し、加算回路３２８ｂに対して出力する。加算回路３２８ｂは、第１のレジスタ回路３２４の出力データにライトフラグデータを付加して７２ビット幅にして出力する。
【００７１】
また、入力データ制御回路３２２は、９ビット×８ワード構成のリードフラグデータ（ｂ）を生成する。入力データ制御回路３２２は、リードフラグデータを読み込んだ後、パリティビットのみを論理値１、他のビットを全て論理値０にして、ライン数（５２５）×ＰＤＵパケットのパケット長×９ビットのアドレス空間を有するメモリ回路３３２に書き込む。
このように入力データ制御回路３２２がリードフラグデータのビット操作を行うのは、読み出したデータのリードフラグデータが論理値１の場合に、必要とするデータが到着しなかったと判断するためである。なお、読み出す前に書き込まれていれば、リードフラグデータは論理値０になる。
【００７２】
レジスタ回路３３４は、受信データ８ビットと受信データに対応するフラグデータ１ビットとの計９ビットのデータを８個まとめて７２ビットのデータとしてメモリ回路３３２から回線クロックＮＣＬＫに同期して読み出し、内部クロック４ｆscに同期してレジスタ３５４に対して出力する。
【００７３】
また、入力データ制御回路３２２は、加算回路３２８ａにライトフラグデータを出力する（ｃ）。加算回路３２８ａは、ＣＲＣＣ計算回路３２６の計算結果にライトフラグデータを付加し、入力データ制御回路３２２に返す。入力データ制御回路３２２は、このライトフラグデータを付加した計算結果をメモリ回路３３０に記憶する（ｄ）。
【００７４】
レジスタ回路３３６は、メモリ回路３３２に記憶されている加算回路３２８ａの加算結果を回線クロックＮＣＬＫに同期して読み出して、内部クロック４ｆscに同期して出力する。
コントロール回路３３８，３７８は、送信装置１８のコントロール回路２０４，２１６（図１０）と同様に、レジスタ回路３３４，３３６の書き込みアドレスと読み出しアドレスとを管理する。
【００７５】
第２のブロック３５０において、タイミング発生回路ｅ３７０は、内部クロック４ｆscに基づいて、第２のブロック３５０の各部分の動作タイミングを制御する。
第２の基準信号発生回路３７２は、基準信号を生成して出力する。
第１の基準信号発生回路３５６は、基準信号を生成してスイッチ回路３７４の端子ａに対して出力する。
なお、基準信号発生回路３７２，３５６が発生する基準信号は、ビデオデータおよびアンシラリデータが入っておらず、再生した後に画面を黒色にする信号である。
【００７６】
レジスタ回路３３４から出力されたデータは、レジスタ３５４に入力される。一方、レジスタ回路３３６から出力されたデータは出力データ制御回路３５２に入力される。
レジスタ回路３５４は、図３に示したアンシラリデータ部（図２に示したアンシラリ領域に多重化された音声データ）に対応するデータの各ワードを下位２ビットおよびそのパリティビットと（ａ）、上位８ビット（ｂ）とそのパリティビットとに分解し、入力データ制御回路３２２に対して出力する。
【００７７】
出力データ制御回路３５２は、図３に示したビデオデータ部に対応するデータ（図２に示したビデオデータ領域に多重化された映像データ）とそのパリティとをデシャフリング回路３５８に対して出力し（ｃ）、図３に示したアンシラリデータ部に対応するデータ（図２に示したアンシラリデータ領域に多重化された音声データ）とそのパリティとをエラー訂正回路３６２に対して出力し（ｄ）、図２に示したデータＲＳ４２２−ｃｈ１，ＲＳ４２２−ｃｈ２，ＶＯＩＣＥ，ＲＴＳおよび予備データの部分のデータをエラー訂正回路３６６に対して出力する（ｅ）。つまり、出力データ制御回路３５２は、ＰＤＵパケットから音声データおよび映像データと、データＲＳ４２２−ｃｈ１等とを分離する分離回路としての役割も果たしている。
【００７８】
出力データ制御回路３５２は、この処理により、ａ；８ビットデータ（１）＋フラグデータ（２），ｂ；２ビット（３）＋フラグデータ（４），レジスタ２の出力＝ＣＲＣＣ１ビット＋フラグデータ（６）の各データの内、（２），（４），（５），（６）のいずれか１つが論理値１であった場合に、新たにフラグデータとして論理値１を出力する。
つまり、出力データ制御回路３５２は、ａ；（受信データ８ビット＋フラグデータ１ビット）の２ワード幅を、（アンシラリデータ１０ビット＋フラグデータ１ビット）にフラグ付きの変換を行っている。
【００７９】
デシャフリング回路３５８は、入力されたデータに含まれるデータＬＮＩＤ２，ＬＮ２に基づいて、図１０に示したシャフリング回路１９０に対応する処理を行い、元の順番に戻し、コンシール回路３６０に対して出力する。
コンシール回路３６０は、例えばデータ誤りが生じている画素のデータを、周囲の画素で補間等の方法によりデータの補間を行い、スイッチ回路３７４の端子ｂに対して出力する。
【００８０】
エラー訂正回路３６２は、入力されたエラー訂正回路３６２は、入力された音声データに対してエラー訂正を行い、ＦＩＦＯ回路３６４に対して出力する。
ＦＩＦＯ回路３６４は、コンシール回路３６０から出力される映像データとエラー訂正回路３６２から出力されるエラー訂正回路３６２とのタイミングを合わせて、スイッチ回路３７４の端子ｃに対して出力する。
【００８１】
スイッチ回路３７４は、それぞれ端子ａ〜ｃに入力された基準信号発生回路３５６からの基準信号、コンシール回路３６０の出力データおよびＦＩＦＯ回路３６４の出力信号のいずれかを、ＳＤＩ方式におけるＤ２方式の音声・映像データに適合する順番に選択し、Ｐ／Ｓ回路３７６に対して出力する。
Ｐ／Ｓ回路３７６は、スイッチ回路３７４から入力されたデータをシリアル形式のデータに変換し、内部クロック４ｆscに同期してＶＴＲ装置１４に対して出力する。
【００８２】
エラー訂正回路３６６は、入力されたデータＲＳ４２２−ｃｈ１等のデータに対して誤り訂正を行い、スイッチ回路３６８に対して出力する。
スイッチ回路３６８は、エラー訂正されたデータを分離して、それぞれデータＲＳ４２２−ｃｈ１，ＲＳ４２２−ｃｈ２，ＶＯＩＣＥ，ＲＴＳおよび予備データとして出力する。
【００８３】
ＶＴＲ装置１４（図１２）内部クロック４ｆscに同期して、Ｐ／Ｓ変換回路３３０から入力された音声・映像データＲＶＤを記録する。
クロック発生装置３８は、例えば水晶発振回路を有する電圧制御発振回路であって、クロック制御信号ＣＣを介したクロック制御装置３６の制御に応じた周波数の内部クロック４ｆscを生成し、伝送装置３０の各構成部分に供給する。
クロック制御装置３６は、受信装置３２から入力された同期データＲＴＳに基づいてクロック制御信号ＣＣを生成し、このクロック制御信号ＣＣを介してクロック発生装置３８が発生する内部クロック４ｆscの周波数を制御し、伝送装置３０の内部クロック４ｆscを伝送装置１０の内部クロック４ｆscに同期させ、さらに、水平同期信号および垂直同期信号等の同期信号ＳＹＮＣを発生してＶＴＲ装置１４等に供給する。
【００８４】
以下、再び図１を参照して、第３の実施例において示した送信部５および受信部６を用いたデータ伝送装置３ａ，３ｂの間でデータを伝送する場合を例に、データ伝送システム１の動作を説明する。
データ伝送装置３ａにおいて、送信部５のＶＴＲ装置１４ａは、Ｄ２方式の音声・映像データを再生し、１４３Ｍｂｐｓシリアルの音声・映像データＰＶＤとして送信装置１８に対して出力する。
【００８５】
一方、ＲＴＳ生成装置１６は、クロック発生装置１２が発生した内部クロック４ｆsc、および、ＡＴＭ通信回線２が供給する回線クロックＮＣＬＫに基づいて、回線クロックＮＣＬＫの１１８８周期の間に、内部クロック４ｆscが何周期入るかを示す同期データＲＴＳを生成し、順次、送信装置１８に対して出力する。
【００８６】
送信装置１８は、送信データＰＶＤおよび同期データＲＴＳを、図２に示したＰＤＵパケットに多重化し、ＡＴＭ通信回線２を介してデータ伝送装置３ｂに対して送信する。また、送信装置１８は、必要に応じて、ＶＴＲ装置１４ａに対して、図７に示したアドバンス伝送制御を行う。
ＡＴＭ通信回線２は、データ伝送装置３ａから送信されたＡＴＭセルをデータ伝送装置３ｂに対して伝送するとともに、データ伝送装置３ｂに対して回線クロックＮＣＬＫを供給する。
【００８７】
データ伝送装置３ｂにおいて、データ伝送装置３ａから伝送されてきたＰＤＵパケットは、受信部６の受信装置３２により受信される。受信装置３２は、データ伝送装置３ａの受信部６の送信データＰＶＤに対応する受信データＲＶＤをＶＴＲ１４ｂに対して出力し、ＶＴＲ１４ｂはこれを記録する。
【００８８】
クロック制御装置３６は、同期データＲＴＳ、クロック発生装置３８から供給された内部クロック４ｆsc、および、ＡＴＭ通信回線２から供給された回線クロックＮＣＬＫに基づいて、クロック発生装置３８が発生する内部クロック４ｆscの周波数を、データ伝送装置３ｂの受信部６における内部クロック４ｆscに同期させるクロック制御信号ＣＣを生成し、クロック発生装置３８に対して出力する。
クロック発生装置３８は、クロック制御信号ＣＣに応じた周波数で内部クロック信号４ｆscを生成し、データ伝送装置３ｂの受信部６の各部分に供給する。
【００８９】
以上説明したように、本発明に係るデータ伝送システム１によれば、ＶＴＲ１４のインターフェースとして、テレビジョン放送局等においてインフラストラクチャーとして広く用いられているＳＤＩ方式を用いることができるので、既存の設備をＡＴＭ通信回線に容易に接続することができる。
【００９０】
なお、上記実施例に示した送信部５および受信部６の回路構成等は例示であり、同等の機能を実現可能な回路等に置き換えることも可能である。
また、送信部５および受信部６に接続される機器としてＶＴＲ装置を例示したが、これに限らず、例えばＳＤＩ方式でデータを入出力する編集装置、中継装置あるいは伝送設備を接続するように構成してもよい。
【００９１】
また、図２に示したＰＤＵパケットは例示であり、本発明は他の形式の伝送パケットを用いる伝送方式に適応することができる。
また、本発明に係るデータ伝送システム１、送信部５および受信部６は、音声・映像データの他、これらのいずれかのデータ、あるいは、情報処理用のデータ等に適用することができる。
【００９２】
【実施例４】
以下、第４の実施例を説明する。
第２の実施例（図４〜図７）および第３の実施例（図８〜図１３）においては、送信側のデータ伝送装置３ａから送信した、図２に示すデータＶＯＩＣＥ内のビット８Ｆ２を、受信側のデータ伝送装置３ｂが、図２に示すデータＶＯＩＣＥ内のビット８Ｆ１として折り返すことによりＡＴＭ通信回線２等における伝送遅延時間を測定するように構成した。しかしながら、この方法によれば、データ伝送装置３ａからデータ伝送装置３ｂ方向の伝送遅延時間Ｔｄ（図４）と逆方向の伝送遅延時間Ｔｄ’とが異なる場合には、たとえば、ＶＴＲ装置１４ａからの映像・音声データを、データ伝送装置３ａ、ＡＴＭ通信回線２等およびデータ伝送装置３ｂを経由してＶＴＲ装置１４ｂへ、正確なタイミングで、アドバンス伝送することができない。
【００９３】
また、第２の実施例および第３の実施例に示したデータ伝送システム１においては、遅延時間を測定するデータ処理については、データ伝送装置３ａは、データＶＯＩＣＥ内のビット８Ｆ２を送信するのみの、いわばマスタ側として動作し、データ伝送装置３ｂは、受信したデータＶＯＩＣＥ内のビット８Ｆ２をビット８Ｆ１として折り返すのみの、いわばスレーブ側として動作するので、ビット８Ｆ２およびビット８Ｆ１の処理操作について、データ伝送装置３ａ，３ｂの処理内容は同一でない。
【００９４】
第４の実施例においては、第２の実施例および第３の実施例における遅延処理回路２２およびＶＴＲ装置１４等の動作を変更し、伝送遅延時間がＴｄ≠Ｔｄ’の場合であっても、映像・音声データの正確なアドバンス伝送制御が可能であり、しかも、データ伝送装置３ａ，３ｂの伝送遅延時間測定に係る処理の内容が同一となる伝送遅延時間の測定が容易なデータ伝送システム１について述べる。
なお、本実施例のデータ伝送システム１において、送信側としてのデータ伝送装置３ｂおよびＶＴＲ装置１４ｂから受信側のデータ伝送装置３ａおよびＶＴＲ装置１４ａに対して映像・音声データを含む伝送データをアドバンス伝送する場合を例に説明する。
【００９５】
図１４は、第４の実施例における送信側のＶＴＲ装置１４ｂ（図１）の構成および遅延処理回路２４との接続関係を示す図である。なお、受信側のＶＴＲ装置１４ａ，その他のＶＴＲ装置１４ｃ〜１４ｆも同じ構成である。
図１４に示すように、たとえば、送信側のＶＴＲ装置１４ｂは、それぞれ選択回路（ＳＥＬ）１４０、制御回路１４２および記録再生装置１４４から構成されている。
【００９６】
遅延処理回路２４は、データ伝送装置３ｂの送信部５において、図９に示した遅延処理回路２２の代わりに用いられるものであって、ＰＤＵパケットに含まれるデータＶＯＩＣＥ内のビット８Ｆ２を制御信号ＶＣとしてＶＴＲ装置１４ｂに対して出力する。
制御回路１４２は、例えば図２に示したデータＲＳ４２２−ｃｈ１，ＲＳ４２２−ｃｈ２、すなわち、送信側のデータ伝送装置３３ｂおよび受信側のデータ伝送装置３ａにそれぞれ接続された図示しないコンピュータの間のＲＳ４２２を用いた制御用のデータ等の伝送に用いられるデータＲＳ４２２−ｃｈ１，ＲＳ４２２−ｃｈ２、あるいは、操作端末装置１４６から入力された操作データ（図示せず）に基づいて、記録再生装置１４４および選択回路１４０を制御する。
【００９７】
具体的には、制御回路１４２は、上記ＲＳ４２２を用いた制御用のデータ等の伝送に用いられるデータＲＳ４２２−ｃｈ１、あるいは、操作端末装置１４６から入力された操作データ等が、データ伝送装置３ｂから伝送されてくる基準信号（データＶＯＩＣＥ内のビット８Ｆ２）に基づいてＶＴＲ装置１４ｂにおいて音声・映像データを再生する旨のものである場合には、選択回路１４０に対して端子ａを選択させ、遅延処理回路２４から入力される基準信号（データＶＯＩＣＥ内のビット８Ｆ２）を記録再生装置１４４に供給させるように制御し、これ以外の場合には、選択回路１４０に対して端子ｂを選択させ、データ伝送装置３ｂの受信部６（図８）のクロック発生装置３８（図１２）が発生する同期信号ＳＹＮＣを記録再生装置１４４に入力させるように制御する。
このように、ＶＴＲ装置１４ｂは、データＲＳ４２２−ｃｈ１等が示す処理内容に応じて、遅延処理回路２４から入力される基準信号に応じて再生処理を行うか、同期信号ＳＹＮＣに応じて処理を行う。
【００９８】
図１５は、図１４に示したＶＴＲ装置１４ａ〜１４ｆを適用したデータ伝送装置３ａ，３ｂ（図１）の間の通信シーケンスを示す図である。
図１６は、図１４に示した遅延処理回路２４およびＶＴＲ装置１４ａ〜１４ｆを用いた場合に各信号に生じる伝送遅延を示すタイミングチャート図であって、（Ａ）は送信側のデータ伝送装置３ｂ内部で用いられる垂直同期信号等に対応する基準信号ｂの発生タイミングと波形を示し、（Ｂ）は図２に示したデータＶＯＩＣＥ内のビット８Ｆ２としてデータ伝送装置３ｂからデータ伝送装置３ａに伝送される基準信号ｂ"'（図１５）のタイミングと波形を示し、（Ｃ）はデータ伝送装置３ｂに受信される基準信号ｂ" のタイミングと波形を示し、（Ｄ）はＶＴＲ装置１４ｂからデータ伝送装置３ｂに出力される送信データＴＸＤｂの位相（送信タイミング）を示し、（Ｅ）は受信側のデータ伝送装置３ａで受信しＶＴＲ装置１４ａに出力される受信データＲＸＤａの受信タイミングを示す。
【００９９】
図１５に示すように、受信側のデータ伝送装置３ａは、まず、図２に示したＰＤＵパケットのデータＶＯＩＣＥ内のビット８Ｆ２として、例えば、データ伝送装置３ａ内部の基準信号ａを多重化し、ＡＴＭ通信回線２を介してデータ伝送装置３ｂに対して出力する。
送信側のデータ伝送装置３ｂは、ＰＤＵパケットのデータＶＯＩＣＥからビット８Ｆ２を取り出して、データＶＯＩＣＥ内のビット８Ｆ１に折り返すとともに、データ伝送装置３ｂ自身が発生した基準信号ｂを新たなビット８Ｆ２としてデータ伝送装置３ａに対して伝送する。
【０１００】
このように、データ伝送装置３ｂにおいて、受信したデータＶＯＩＣＥ内のビット８Ｆ２をビット８Ｆ１として折り返し、データ伝送装置３ｂ自ら生成した基準信号ｂを新たなビット８Ｆ２として相手側のデータ伝送装置３ａに伝送することにより、データ伝送装置３ａにおけるデータＶＯＩＣＥ内のビット８Ｆ１に係る処理と、データ伝送装置３ｂにおけるビット８Ｆ１に係る処理の内容が同じになる。
なお、上述した処理は、下記に述べるデータ伝送装置３ａ，３ｂの間の往復遅延時間を測定するための処理であり、これ以前にデータの送受信が既に行われている場合には、図１５の最初のデータの送受信は不要である。
【０１０１】
データ伝送装置３ａの送信部５の遅延処理回路２２（または遅延処理回路２４）は、データ伝送装置３ｂから折り返されたビット８Ｆ１およびデータ伝送装置３ａにおいて生成した基準信号（ビット８Ｆ２）に基づいて、図６に示したように、これらの時間差Ｔｄ＋Ｔｄ’を検出する。
データ伝送装置３ａの遅延処理回路２２（または遅延処理回路２４）は、時間差Ｔｄ＋Ｔｄ’（＝Ｔad；図１６）だけ、データ伝送装置３ａの内部の基準信号から時間的に先行したタイミングで、図１６（Ｂ）に示す基準信号ｂ"'を生成する。さらに、遅延処理回路２４は、受信したビット８Ｆ２を新たなＰＤＵパケットのビット８Ｆ１に、基準信号ｂ"'をＰＤＵパケットのビット８Ｆ２に多重化されるデータとして送信部５に対して出力する。
【０１０２】
データ伝送装置３ａの送信部５は、遅延処理回路２４から入力された基準信号ｂ"'（データＶＯＩＣＥ内のビット８Ｆ２）と伝送データ等をＰＤＵパケットに多重化し、データ伝送装置３ｂに対して出力する。
データ伝送装置３ｂに対してデータＶＯＩＣＥ内のビット８Ｆ２として伝送された基準信号ｂ"'は、ＡＴＭ通信回線２により第１伝送遅延Ｔd1を受け、図１６（Ｃ）に示す基準信号ｂ”のタイミングでデータ伝送装置３ｂの受信部６により受信される。
【０１０３】
データ伝送装置３ｂの受信部６は、受信したＰＤＵパケットから基準信号（ビット８Ｆ２）を分離して遅延処理回路２４に対して出力する。
遅延処理回路２４は、受信部６から供給された基準信号（ビット８Ｆ２）を制御信号ＶＣとしてＶＴＲ装置１４ｂに供給する。また、遅延処理回路２４は、上述したデータＶＯＩＣＥ内のビット８Ｆ１，８Ｆ２に係るビット操作を行う。
ＶＴＲ装置１４ｂは、遅延処理回路２４から入力された基準信号（ビット８Ｆ２）が示すタイミングで音声・映像データを再生し、データ伝送装置３ｂの送信部５に対して再生した音声・映像データを送信データＰＶＤとして供給する。
【０１０４】
送信データＰＶＤは、その他のデータとともに図２に図解したようにＰＤＵパケットに多重化され、図１６（Ｄ）に示すようにデータ伝送装置３ｂ内の送信部５内部でさらに第２伝送遅延Ｔd2を受けて送信データＴＸＤｂとなり、ＡＴＭ通信回線２を介してデータ伝送装置３ａに伝送される。なお、第２伝送遅延Ｔd2は、主に、データ伝送装置３ｂ内の送信部５におけるシャフリング処理等に起因する信号処理時間である。
データ伝送装置３ｂからＡＴＭ通信回線２に送出されたＰＤＵパケットは、図１６（Ｅ）に示すようにＡＴＭ通信回線２において第３伝送遅延Ｔd3を受け、受信データＲＸＤａとしてデータ伝送装置３ａの受信部６により受信される。図１６（Ａ），（Ｅ）を比較して判るように、データ伝送装置３ａ内部の基準信号ｂと受信データＲＸＤａとは同期する。
【０１０５】
このように、データ伝送装置３ｂ内の遅延処理回路２４およびＶＴＲ装置１４ｂを構成することにより、第２の実施例および第３の実施例に示した場合と同様に、データ伝送装置３ａにおいて時刻ｔに処理されるべき伝送データを、データ伝送装置３ｂは、上記伝送遅延時間を補償して伝送し、時刻ｔにデータ伝送装置３ａおよびＶＴＲ装置１４ａに到達させることができる。
また、データ伝送装置３ａからデータ伝送装置３ｂ方向の伝送遅延と、逆方向の伝送遅延が異なる場合でも、データ伝送装置３ａの処理タイミングに正確に受信データＲＸＤａを同期させることができる。
なお、第４の実施例においては、データ伝送装置３ａ，３ｂの間のデータ伝送について説明したが、その他のデータ伝送装置３ａ〜３ｆの内の任意の２つの間で同様なアドバンス伝送制御が可能である。
【０１０６】
【実施例５】
以下、本発明の第５の実施例を説明する。
図１７は、第５の実施例における本発明に係るデータ伝送システム７の構成を示す図である。
図１７に示すように、データ伝送システム７は、データ伝送装置３ａ〜３ｃのがＡＴＭ通信回線２を介して、それぞれ他の１つのデータ伝送装置３に対してのみデータを送信するように、デイジーチェーン形式に接続されて構成されており、アドバンス伝送制御のために、図２に示したＰＤＵパケットのデータＶＯＩＣＥ内のビット８Ｆ１，８Ｆ２の他に、図２に示したＰＤＵパケットの予備データのビット０（以下、予備０と記す）を用いている。
【０１０７】
第５の実施例においては、データ伝送装置３ａ〜３ｂはそれぞれ、第４の実施例に示した場合と同様に、ビット８Ｆ１，８Ｆ２および予備０を用いて基準データの伝送および伝送遅延時間の測定を行う。
図１７に示すように、データ伝送装置３ａは内部の同期信号に同期した基準信号Ａを発生してマスタとして動作し、データ伝送装置３ｂ，３ｃは、それぞれ受信したＰＤＵパケットのビット８Ｆ１に多重化された基準信号Ｃ’，Ａ’に同期し、それぞれ独立した基準信号Ｂ，Ｃを生成する。
【０１０８】
データ伝送装置３ａ〜３ｃは、データ伝送装置３ａ〜３ｃ自身が発生した基準信号をそれぞれＰＤＵパケットのビット８Ｆ１に多重化し、受信したＰＤＵパケットのビット８Ｆ１，８Ｆ２に含まれる他のデータ伝送装置３からの基準信号を、それぞれビット８Ｆ２および予備０にシフトする。
このように、データ伝送システム７においては、データ伝送装置３ａ〜３ｃが全て同じビット処理を行うことにより、基準信号の折り返し処理を行う。
【０１０９】
データ伝送装置３ａは、発生した基準信号Ａと返ってきたデータ伝送装置３ｂからの基準信号Ａ"'に基づいて、データ伝送装置３ｃを経由したデータ伝送装置３ａとデータ伝送装置３ｂとの間の伝送遅延時間を測定することができ、また、データ伝送装置３ａとデータ伝送装置３ｃの間の伝送遅延時間を測定することができる。
【０１１０】
同様に、データ伝送装置３ｂは、発生した基準信号Ｂと返ってきた基準信号Ｂ"'に基づいて、データ伝送装置３ａとデータ伝送装置３ｂとの間のデータ伝送装置３ｃを経由した伝送遅延時間を測定することができる。
また同様に、データ伝送装置３ｃは、発生した基準信号Ｃと返ってきた基準信号Ｃ"'に基づいて、データ伝送装置３ａとデータ伝送装置３ｃとの間のデータ伝送装置３ｂを経由した伝送遅延時間を測定することができる。
【０１１１】
なお、図１７には、データ伝送システム７を構成するデータ伝送装置３が３台の場合を例示してあるが、ディジーチェーン形式に接続する限りは、さらにデータ伝送装置３の台数を増やしてデータ伝送システム７を構成することができる。ただし、台数を増やした場合、台数に応じてアドバンス制御に用いるデータビットの数を増やす必要がある。また、データ伝送装置３ａ〜３ｃのいずれをマスタとしてもよい。
【０１１２】
また、第５の実施例におけるデータ伝送システム７においては、データ伝送装置３ａをマスタとしたが、第５の実施例におけるマスタは、データ伝送装置３ａ〜３ｃの基準信号の発生につき基準となるタイミングを与えるものをいい、データ伝送装置３ａ〜３ｃそれぞれにおけるビット操作自体は同じである。
【０１１３】
【発明の効果】
以上説明したように本発明に係るデータ伝送方法およびその装置によれば、例えば、ＳＤＩ方式の伝送装置とＡＴＭ方式の伝送装置との間でデータ伝送を行うことが可能となる。
また、本発明に係るデータ伝送方法およびその装置によれば、ユーザーが用いる伝送パケットにおいて、フラグとして用いられるためにＡＴＭ通信回線上を伝送することが禁止されるデータパターンを生じさせることなく、ＳＤＩ方式のワード幅１０ビットのデータを、ＡＴＭ方式のワード幅８ビットのデータに変換することができる。
【０１１４】
また、本発明に係るデータ伝送方法およびその装置によれば、予め伝送遅延時間の分だけ早く音声・映像データを生成し、通信回線における伝送遅延を補償し、受信側で受信した映像・音声データを実時間的に処理することができる。
また、本発明に係るデータ伝送方法およびその装置によれば、映像・音声データとともに、映像・音声データの編集に用いる制御データ、あるいは、送信側の利用者と受信側の利用者との間の連絡用の音声データ等を伝送することができる。
【図面の簡単な説明】
【図１】  第１の実施例における本発明に係るデータ伝送システムの構成を示す図である。
【図２】  図１に示したデータ伝送装置がＡＴＭ通信回線を介して相互に伝送する伝送パケット（ＰＤＵパケット）の構成を示す図である。
【図３】  Ｄ２方式の音声・映像データの構成を説明する図である。
【図４】  第２の実施例における図１に示したデータ伝送装置の間の間の通信シーケンスを示す図である。
【図５】  図４に示した範囲ａにおけるデータ伝送装置の処理を示す図である。
【図６】  図１に示すデータ伝送装置（３ａ）から伝送されたビット８Ｆ２と、データ伝送装置（３ｂ）が折り返したビット８Ｆ２との時間差を示す図である。
【図７】  図１に示すデータ伝送装置の間の伝送遅延時間の補償（アドバンス制御）を説明する図である。
【図８】  第３の実施例における、図１に示したデータ伝送装置の構成を示す図である。
【図９】  図８に示した送信部の構成を示す図である。
【図１０】  図９に示した送信装置の構成を示す図である。
【図１１】  図９に示した遅延処理回路の構成を示す図である。
【図１２】  図８に示した受信部の構成を示す図である。
【図１３】  図１２に示した受信装置の構成を示す図である。
【図１４】  第４の実施例におけるＶＴＲ装置（図１）の構成を示す図である。
【図１５】  図１４に示したＶＴＲ装置を適用したデータ伝送装置の間の通信シーケンスを示す図である。
【図１６】  図１４に示した遅延処理回路およびＶＴＲ装置を用いた場合に各信号に生じる伝送遅延を示すタイミングチャート図である。
【図１７】  第５の実施例における本発明に係るデータ伝送システムの構成を示す図である。
【符号の説明】
１…データ伝送システム、２…ＡＴＭ通信回線、３，３ａ〜３ｆ…データ伝送装置３、１４，１４ａ〜１４ｆ…ＶＴＲ装置、１４０…選択回路、１４２…記録再生装置、１４４…記録再生装置、５…送信部、１２…クロック発生装置、１６…ＲＴＳ生成装置、１８…送信装置、１８０…第１のブロック、１８２…Ｓ／Ｐ回路、１８４…スイッチ回路、１８６…スイッチ回路、１８８…ラウンディング回路、１９０…シャフリング回路、１９２…ＦＩＦＯ回路、１９４…ワード幅変換回路、１９６…ＦＩＦＯ回路、２００…タイミング発生回路ａ、２０２…タイミング発生回路ｂ、２０４…コントロール回路、２０６…基準信号発生回路、２１０…第２のブロック、２１２…多重化回路、２１４…ＦＩＦＯ回路、２１６…コントロール回路、２１８…タイミング発生回路ｃ、２２…遅延処理回路、２４…遅延処理回路、２２０…測定用ビット発生回路、２２２…遅延処理回路、６…受信部、３２…受信装置、３２０…第１のブロック、３２２…入力データ制御回路、３２４…レジスタ回路、３２６…ＣＲＣＣ計算回路、３２８…加算回路、３３０…メモリ回路、３３２…メモリ回路、３３４…レジスタ回路、３３６…レジスタ回路、３３８…コントロール回路、３４０…タイミング発生回路ｄ、３５０…第２のブロック、３５２…出力データ制御回路、３５４…レジスタ回路、３５６…基準信号発生回路、３５８…デシャフリング回路、３６０…コンシール回路、３６２…エラー訂正回路、３６４…ＦＩＦＯ回路、３６６…エラー訂正回路、３６８…スイッチ回路、３７０…タイミング発生回路ｅ、３７２…基準信号発生回路、３７４…スイッチ回路、３７６…Ｐ／Ｓ回路、３７８…コントロール回路、３６…クロック制御装置、３８…クロック発生装置
【図１】
0003694926.tif 000002
【図２】
0003694926.tif 000003
【図３】
0003694926.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003694926.tif 000010
【図１０】
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【図１１】
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【図１２】
0003694926.tif 000013
【図１３】
0003694926.tif 000014
【図１４】
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【図１５】
0003694926.tif 000016
【図１６】
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【図１７】
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