(57)【特許請求の範囲】
【請求項１】
複数のワード線（ＷＬ）がまず高ポテンシャルにパワーアップされ、そのようにしてアクティブに接続され、そしてそのようにパワーアップされたアクティブワード線（ＷＬ）があらためて低いポテンシャルにパワーダウンされるマルチプルワード線ウエハテストにおける、半導体メモリーアッセンブリーのワード線（ＷＬ）のテスト方法において、
パワーアップされない、従って非アクティブワード線が、アクティブワード線（ＷＬ）のパワーダウン前に、マイナスのポテンシャル（ＶＮＷＬ）において高抵抗で浮動すること、
そして、アクティブワード線のパワーダウンのあと、全てのワード線が、再びマイナスのポテンシャル（ＶＮＷＬ）と結合されることを特徴とする方法。
【請求項２】
請求項１に記載の方法において、
非アクティブワード線は、アクティブワード線のパワーダウンの前に、マイナスのポテンシャル（ＶＮＷＬ）に結合されていることを特徴とする方法。
【請求項３】
請求項１または２に記載の方法において、
マイナスのポテンシャル（ＶＮＷＬ）には、−０．３Ｖのポテンシャルが用いられることを特徴とする方法。
【請求項４】
請求項１〜３のいずれかに記載の方法において、
マイナスのポテンシャル（ＶＮＷＬ）が、トランジスタ（Ｍ３）を通じてワード線（ＷＬ）に設けられることを特徴とする方法。
【請求項５】
半導体メモリーアッセンブリーに対するマルチプルワード線ウエハテスト方法において、
複数のワード線を高ポテンシャルにパワーアップしてアクティブワード線とする第１工程と、
非アクティブワード線をマイナスのポテンシャル（ＶＮＷＬ）から切り離す第２工程と、
アクティブワード線をマイナスのポテンシャル（ＶＮＷＬ）にパワーダウンする第３工程と、
非アクティブワード線をマイナスのポテンシャル（ＶＮＷＬ）と結合させる第４工程とを含んでいることを特徴とするマルチプルワード線ウエハテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のワード線がまず高ポテンシャルにパワーアップされ、そのようにしてアクティブに接続され、そしてそのようにパワーアップされたアクティブワード線があらためてマイナスのＶＮＷＬポテンシャルにパワーダウンされるようなマルチプルワード線（ＷＬ）ウエハテストにおける半導体メモリーアッセンブリーの多数のワード線のテスト方法に関する。
【０００２】
【従来の技術】
例えば、０．１４μｍ−ＳＤＲＡＭ世代のような最新世代の半導体メモリーアッセンブリーでは、非アクティブワード線、すなわち、メモリーセルの書き込みまたは読み出しのために活性化されていないワード線は、従来のようにマスポテンシャルないしはグラウンド・ポテンシャル、すなわち、０Ｖに設定されることはなく、ほぼ−０．３Ｖの僅かにマイナスのワード線電圧ＶＮＷＬに置かれる。このマイナスのワード線電圧ＶＮＷＬは、半導体メモリーアッセンブリーにおいて、そのための固有のジェネレータ（電源）により供給される。
【０００３】
パワーダウンの際、非アクティブワード線をややマイナスの電圧とすることは、０Ｖのグラウンド・ポテンシャルとすることに比べ大きな利点を有する。すなわち、マイナスのワード線電圧ＶＮＷＬを用いることにより、個々のメモリーセルにおけるセレクティブ・トランジスタの逆方向電流を減らせるため、そのトランジスタのデータを長持ちさせられる。言い換えれば、マイナスのワード線電圧を用いることにより、データの保存時間ないしは保持時間を向上できる。
【０００４】
しかしながら、データ保持時間を向上させるために、半導体メモリーアッセンブリーの非アクティブワード線に僅かにマイナスのワード線電圧がかかるように、半導体メモリーアッセンブリーを設計すると、複数のワード線がまず高ポテンシャルにパワーアップされ、そのようにしてアクティブに接続され、そしてそのようにパワーアップされたアクティブワード線があらためて低いポテンシャルにパワーダウンされるいわゆる「マルチプルＷＬウエハテスト」において問題が生じる。すなわち、マルチプルＷＬウエハテストでは、半導体メモリーアッセンブリーのノーマルモードにおけるよりもはるかに大きくワード線のパワーアップが起こる。
【０００５】
多数のワード線をアクティブ状態にパワーアップした後に、これらのワード線を再びパワーダウンすると、多数のアクティブワード線の非常に大きいキャパシタンスのために、これらのワード線は、パワーダウンのときＶＮＷＬ電圧のポテンシャルを引き上げる。従って、ポテンシャルは、０Ｖまたはそれ以上の値となってしまうことがある。このため、パワーアップされたワード線には位置していない非アクティブメモリーセルの保持時間が必然的に劣化し、その結果、メモリーセルの内容さえも失われることがある。
【０００６】
上述した問題は、非アクティブワード線がグラウンド・ポテンシャルに位置するような半導体メモリーアッセンブリーでは発生しない。これは、グラウンド・ポテンシャルをもたらすネットが、ＶＮＷＬポテンシャルを供給するネットよりもはるかに低オームであり、はるかに強力なキャパシタンスでバッファー状態にあることに起因する。
【０００７】
上述の問題を克服するために、これまでに考えられたことは、マルチプルＷＬウエハテストでのアクティブワード線を、一度にではなく、ゆっくりと２段階でＶＮＷＬポテンシャルに、すなわち、第１段階ではグラウンド・ポテンシャルに、そして第２段階でＶＮＷＬポテンシャルにパワーダウンすることであった。これにより、たしかに、非アクティブワード線のＶＮＷＬポテンシャルの引上げはかなり回避できる。
【０００８】
【発明が解決しようとする課題】
しかし、マルチプルＷＬウエハテストにおいて、アクティブワード線を２段階に分けてパワーダウンすることには、費用がかかり、さらに、１段階でのパワーダウンよりもはるかに時間を必要とする。
【０００９】
本発明は、上記のような従来の問題点を解決するために成されたものである。そして、その目的は、迅速に、そして多大の費用を伴わずにマルチプルＷＬウエハテストを実施できるような、マルチプルＷＬウエハテストにおける半導体メモリーアッセンブリーの多数のワード線のテスト方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明にかかる半導体メモリーアッセンブリーの多数のワード線のテスト方法（本方法）は、複数のワード線（ＷＬ）がまず高ポテンシャルにパワーアップされ、そのようにしてアクティブに接続され、そしてそのようにパワーアップされたアクティブワード線があらためてマイナスのＶＮＷＬポテンシャルにパワーダウンされるマルチプルワード線（ＷＬ）ウエハテストにおける半導体メモリーアッセンブリーの多数のワード線（ＷＬ）のテスト方法において、パワーアップされない、従って非アクティブワード線が、アクティブワード線（ＷＬ）のパワーダウン前に、マイナスのＶＮＷＬポテンシャルにおいて高抵抗で浮動すること、そして、アクティブワード線のパワーダウンのあと、全てのワード線が、再びマイナスのＶＮＷＬポテンシャルと結合されることを特徴としている。
【００１１】
すなわち、本方法では、非アクティブワード線は、マルチプルＷＬウエハテストでのアクティブワード線のパワーダウンの直前においては、マイナスのＶＮＷＬポテンシャルには結びついていない。
むしろ、この非アクティブワード線は、マイナスのＶＮＷＬポテンシャルにおいて、高オーム（高抵抗）となり、浮動（Ｆｌｏａｔｅｎ，  ｆｌｏａｔ）状態となる。そして、全てのワード線がパワーダウンされたときにはじめて、全てのワード線もマイナスのＶＮＷＬポテンシャルに結ばれる。
【００１２】
これにより、本方法によれば、アクティブワード線をパワーダウンすることでＶＮＷＬポテンシャルが引き上げられたとしても、その影響を非アクティブワード線に与えることがない。
【００１３】
また、本方法にはたいへん利点がある。なぜなら、パワーダウンするワード線は、非アクティブワード線間の容量結合によって、非アクティブワード線をますます引き下げうるからである。
【００１４】
さらに、本方法は、既存の半導体メモリーアッセンブリーを大きく変更せずに簡単な処理で実現できるものである。すなわち、ＶＮＷＬポテンシャルを供給するワード線ドライバのロジックを上記の方法の手順に合わせるか、あるいは、追加のチップ面積を必要とするが、ＶＮＷＬポテンシャルを提供するジェネレータをより強力に設計するかが要求されるだけである。
【００１５】
すなわち、本方法では、マルチプルＷＬウエハテストでのアクティブワード線のパワーダウン直前に、非アクティブワード線を、マイナスの電圧から切り離して、高抵抗とすることが肝要である。
【００１６】
また、本方法においては、非アクティブワード線は、アクティブワード線のパワーダウンの前に、マイナスのＶＮＷＬポテンシャルに結合されていることが好ましい。
【００１７】
また、本方法では、ＶＮＷＬポテンシャルとして、ほぼ−０．３Ｖのポテンシャルが用いられることが好ましい。
また、本方法では、マイナスのＶＮＷＬポテンシャルが、トランジスタ（Ｍ３）を通じてワード線（ＷＬ）に設けられる（接続可能となっている）ことが好ましい。
【００１８】
また、本方法を、半導体メモリーアッセンブリーに対するマルチプルワード線ウエハテスト方法において、複数のワード線を高ポテンシャルにパワーアップしてアクティブワード線とする第１工程と、非アクティブワード線をマイナスのＶＮＷＬポテンシャルから切り離す第２工程と、アクティブワード線をマイナスのＶＮＷＬポテンシャルにパワーダウンする第３工程と、非アクティブワード線をマイナスのＶＮＷＬポテンシャルと結合させる第４工程とを含んでいることを特徴とするマルチプルワード線ウエハテスト方法、と表現することもできる。
【００１９】
【発明の実施の形態】
本発明の一実施の形態について説明する。
図１は、０．１４μｍＳＤＲＡＭ世代用のワード線ドライバの概念的回路図である。
【００２０】
この回路では、１つのワード線ＷＬが、コンプリメンタリ電界効果トランジスタＭ１・Ｍ２から成るワード線ドライバに接続されている。トランジスタＭ１・Ｍ２は、グラウンド・ポテンシャルＧＮＤと０Ｖないしは２．９Ｖのワード線動作電圧ＷＬＤＶとの間に直列に位置していて、同様に０Ｖないしは２．９Ｖの予備充電電圧（Ｖｏｒｌａｄｅｓｐａｎｎｕｎｇ，  Ｐｒｅｃｈａｒｇｅ  ｖｏｌｔａｇｅ）ｂＰＲＣＨにより動かされる。電界効果トランジスタＭ３は、ワード線ＷＬとマイナスのＶＮＷＬポテンシャル−０．３Ｖとの間に位置し、０Ｖないしは２Ｖのワード線リセット信号ＷＬＲＳＴを介して動かされうる。
【００２１】
マルチプルＷＬウエハテストでは、ワード線ＷＬは、トランジスタＭ３を遮断した状態で、ワード線ドライバＷＬＴにより２．９Ｖにパワーアップされる（第１工程）。そして、その後、０Ｖにパワーダウンされる（第３工程）。
【００２２】
図示されたワード線ＷＬが非アクティブワード線であり、メモリーセルアレイの他のワード線（図示せず）がアクティブに接続されているとする。この場合、ワード線ＷＬは、ＯＮ状態の電界効果トランジスタＭ３によって、−０．３ＶのＶＮＷＬポテンシャルに接続されている。そして、アクティブワード線のパワーダウン直前に、ワード線ＷＬは、ＶＮＷＬポテンシャルにおいて、高抵抗な浮動（ｆｌｏａｔ  ）状態となる（第２工程）。
すなわち、このとき、トランジスタＭ３に適切なＷＬＲＳＴ信号が送られてトランジスタＭ３がＯＦＦとなるとともに、ワード線ドライバＷＬＴも同様にＯＦＦとなっている。このため、非アクティブワード線ＷＬは、ＶＮＷＬポテンシャル−０．３Ｖにおいて、高抵抗な浮動状態となる。
【００２３】
その後、半導体メモリーアッセンブリーにおけるメモリーセルアレイの全ワード線がパワーダウンされる。そして、トランジスタＭ３に適切なＷＬＲＳＴ信号が送られ、全ワード線ＷＬは、再びＶＮＷＬポテンシャルに結合される（第４工程）。
【００２４】
以上のように、上記のような手順でマルチプルワード線（ＷＬ）ウエハテストを行えば、アクティブワード線をパワーダウンすることでＶＮＷＬポテンシャルが引き上げられたとしても、その影響を非アクティブワード線に与えることがない。
【００２５】
さらに、これらのような手順は、ワード線ドライバＷＬＴのロジックを上記の方法の手順に合わせるだけで実現できる。従って、既存の半導体メモリーアッセンブリーを大きく変更する必要がない。さらにアクティブワード線を２段階に分けてパワーダウンすることを回避している。従って、迅速に、そして多大の費用を伴わずに、適切なマルチプルＷＬウエハテストを実施できる。
【００２６】
なお、本実施の形態では、０．１４μｍ−ＳＤＲＡＭ世代用のワード線ドライバについて説明している。しかしながら、本発明は、マルチプルワード線（ＷＬ）ウエハテストを行うものであれば、どのようなＲＡＭ（あるいはそのワード線ドライバ）に対しても、好適に利用できる方法である。
【００２７】
また、本実施の形態では、ＶＮＷＬポテンシャルを−０．３Ｖとしている。しかしながら、これに限らず、本発明におけるＶＮＷＬポテンシャルは、マイナスの値であって、トランジスタ等の回路構成に悪影響を与えない程度の値であれば、どのような値に設定してもよい。また、ＶＮＷＬポテンシャルは、−０．３Ｖの近似値（ほぼ−０．３Ｖ）であることが好ましい。
【００２８】
また、ワード線がアクティブに接続される、とは、そのワード線がアクティブな状態となること（図１の構成においては、ワード線ドライバＷＬＴにより２．９Ｖにパワーアップされること）を意味する。
【００２９】
また、ワード線がマイナスのＶＮＷＬポテンシャルにパワーダウンされるとは、図１の構成においては、ワード線ドライバＷＬＴの出力が０Ｖとなり、さらに、トランジスタＭ３を介して、−０．３ＶのＶＮＷＬポテンシャルが印加されることである。
【００３０】
また、電界効果トランジスタＭ３がＯＮ状態にあるとは、トランジスタＭ３のゲートに、２ボルトのＷＬＲＳＴ電圧が印加され、ソース−ドレイン間が導通状態となっていることを意味する。
【００３１】
また、ワード線がＶＮＷＬポテンシャルに接続（結合）されている、とは、ワード線にＶＮＷＬポテンシャル（電圧）が印加されていることを意味する。
【００３２】
また、ＶＮＷＬポテンシャルがトランジスタＭ３を通じてワード線ＷＬに設けられる、とは、ワード線ＷＬがトランジスタＭ３に接続されているとともに、ＶＮＷＬポテンシャルがトランジスタＭ３に印加されており、このトランジスタＭ３がＯＮ状態となった場合に、ＶＮＷＬポテンシャルがワード線ＷＬに印加される、ということを意味する。
【００３３】
また、ワード線ＷＬがＶＮＷＬポテンシャルにおいて高抵抗な状態にある、とは、トランジスタＭ３がＯＦＦ状態（遮断された状態）となり、ワード線ＷＬがこのＶＮＷＬポテンシャルから切り離されている状態にあることを意味する。
【００３４】
【発明の効果】
以上のように、本発明にかかる半導体メモリーアッセンブリーの多数のワード線のテスト方法（本方法）は、複数のワード線（ＷＬ）がまず高ポテンシャルにパワーアップされ、そのようにしてアクティブに接続され、そしてそのようにパワーアップされたアクティブワード線があらためてマイナスのＶＮＷＬポテンシャルにパワーダウンされるマルチプルワード線（ＷＬ）ウエハテストにおける半導体メモリーアッセンブリーの多数のワード線（ＷＬ）のテスト方法において、パワーアップされない、従って非アクティブワード線が、アクティブワード線（ＷＬ）のパワーダウン前に、マイナスのＶＮＷＬポテンシャルにおいて高抵抗で浮動すること、そして、アクティブワード線のパワーダウンのあと、全てのワード線が、再びマイナスのＶＮＷＬポテンシャルと結合される方法である。
【００３５】
これにより、本方法によれば、アクティブワード線をパワーダウンすることでＶＮＷＬポテンシャルが引き上げられたとしても、その影響を非アクティブワード線に与えることがない。
【００３６】
さらに、本方法は、ワード線ドライバのロジックを上記の方法の手順に合わせるだけで実現できる。従って、既存の半導体メモリーアッセンブリーを大きく変更する必要がない。さらにアクティブワード線を２段階に分けてパワーダウンすることを回避している。従って、迅速に、そして多大の費用を伴わずに、適切なマルチプルＷＬウエハテストを実施できる。
【００３７】
また、本方法においては、非アクティブワード線は、アクティブワード線のパワーダウンの前に、マイナスのＶＮＷＬポテンシャルに結合されていることが好ましい。
【００３８】
また、本方法では、ＶＮＷＬポテンシャルとして、ほぼ−０．３Ｖのポテンシャルが用いられることが好ましい。
また、本方法では、マイナスのＶＮＷＬポテンシャルが、トランジスタ（Ｍ３）を通じてワード線（ＷＬ）に設けられる（接続可能となっている）ことが好ましい。
【００３９】
また、本方法を、半導体メモリーアッセンブリーに対するマルチプルワード線ウエハテスト方法において、複数のワード線を高ポテンシャルにパワーアップしてアクティブワード線とする第１工程と、非アクティブワード線をマイナスのＶＮＷＬポテンシャルから切り離す第２工程と、アクティブワード線をマイナスのＶＮＷＬポテンシャルにパワーダウンする第３工程と、非アクティブワード線をマイナスのＶＮＷＬポテンシャルと結合させる第４工程とを含んでいることを特徴とするマルチプルワード線ウエハテスト方法、と表現することもできる。
【図面の簡単な説明】
【図１】０．１４μｍ−ＳＤＲＡＭ世代用の、ワード線ドライバの概念的回路図である。
【符号の説明】
ＷＬ        ワード線
Ｍ１・Ｍ２  コンプリメンタリ電界効果トランジスタ
Ｍ３        電界効果トランジスタ
ＷＬＴ      ワード線ドライバ
ＷＬＤＶ    ワード線動作電圧
ＷＬＲＳＴ  ワード線リセット信号
ｂＰＲＣＨ  予備充電電圧
ＧＮＤ      グラウンド・ポテンシャル
【図１】
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