(57)【特許請求の範囲】
【請求項１】
マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって記憶素子に表示データを取込み、その記憶素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、
前記記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、それら複数の記憶素子の和出力で前記電気光学素子を表示駆動し、
前記アクティブ素子を選択走査する走査手段は、一方の記憶素子に対応したアクティブ素子を時間分割階調駆動することを特徴とする表示装置。
【請求項２】
前記記憶素子ならびにアクティブ素子は２組以上として、第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、
前記第１のアクティブ素子または記憶素子の出力電位を保持して前記電気光学素子に与える電位保持手段と、
前記電位保持手段と前記第１の記憶素子との間に設けられる第３のアクティブ素子とをさらに備え、
前記第１および第３のアクティブ素子を選択走査することで、前記第１の記憶素子および電位保持手段への表示データの書込み／読出しを制御することを特徴とする請求項１記載の表示装置。
【請求項３】
前記電位保持手段に関連して、その電位を予め定める初期化電位に設定する第４のアクティブ素子をさらに備えることを特徴とする請求項２記載の表示装置。
【請求項４】
前記記憶素子ならびにアクティブ素子は２組以上として、下位ビット側となる第１番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準に、第２番目以上の記憶素子の出力による前記電気光学素子の電流駆動能力は、前記第１番目の記憶素子の出力による電流駆動能力の２の乗数倍に順次設定されることを特徴とする請求項１記載の表示装置。
【請求項５】
前記記憶素子ならびにアクティブ素子は２組として、それぞれ第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、
前記第１および第２のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第１および第２の電位保持手段と、
前記各電位保持手段と前記第１および第２の記憶素子との間にそれぞれ設けられる第３のアクティブ素子とをさらに備え、
前記第１および第２のアクティブ素子と、それらに個別に対応した第３のアクティブ素子とを選択走査することで、前記第１および第２の記憶素子ならびに第１および第２の電位保持手段への表示データの書込み／読出しを制御し、かつその制御を第１のアクティブ素子側と第２のアクティブ素子側とで、周期的に切換えることを特徴とする請求項１記載の表示装置。
【請求項６】
前記記憶素子ならびにアクティブ素子は２組以上として、そのうち２組を第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、
前記第１および第２のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第１および第２の電位保持手段と、
前記各電位保持手段と前記第１および第２の記憶素子との間にそれぞれ設けられる第３のアクティブ素子とをさらに備え、
前記第１および第２のアクティブ素子と、それらに個別に対応した第３のアクティブ素子とを選択走査することで、前記第１および第２の記憶素子ならびに第１および第２の電位保持手段への表示データの書込み／読出しを制御し、かつ下位ビットの表示データの与えられるアクティブ素子側でも、最上位ビットの表示データの書込みを行うことを特徴とする請求項１記載の表示装置。
【請求項７】
同一のデータ信号線の方向に隣接する第ｉの電気光学素子および第ｉ−１の電気光学素子の第１の組み合わせと、前記データ信号線の方向に隣接する前記第ｉの電気光学素子および第ｉ＋１の電気光学素子の第２の組み合わせとが、２つのフィールド期間で切換えられて前記同一のデータ信号線から取込んだ前記表示データを表示し、前記第１の組み合わせにおいて、前記第ｉ−１の電気光学素子が第１の表示状態で表示する一方、前記第ｉの電気光学素子が第２の表示状態で表示し、前記第２の組み合わせにおいて、前記第ｉの電気光学素子が第１の表示状態で表示する一方、前記第ｉ＋１の電気光学素子が第２の表示状態で表示することを特徴とする請求項１記載の表示装置。
【請求項８】
マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって表示データを取込み、その取込んだデータで前記電気光学素子を表示駆動するようにした表示装置において、
前記表示データを格納する電位保持手段およびこの電位保持手段へ前記表示データを取込む第１のアクティブ素子と、
前記表示データを格納する記憶素子およびこの記憶素子へ前記表示データを取込む第２のアクティブ素子とを備え、
前記各アクティブ素子を選択走査する走査手段は前記第１のアクティブ素子を時間分割階調制御し、前記電位保持手段および記憶素子の和出力で前記電気光学素子を表示駆動することを特徴とする表示装置。
【請求項９】
マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって表示データを取込み、その取込んだデータで前記電気光学素子を表示駆動するようにした表示装置において、
前記表示データを格納する第１および第２の電位保持手段およびこれら第１および第２の電位保持手段へ前記表示データをそれぞれ取込む第１および第２のアクティブ素子を備え、
前記各アクティブ素子を選択走査する走査手段は少なくとも一方のアクティブ素子を時間分割階調制御し、前記第１および第２の電位保持手段の和出力で前記電気光学素子を表示駆動することを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Electro Luminescence）素子やＦＥＤ（Field Emission Device ）素子等の電気光学素子をマトリックス状に配置して構成される表示装置に関し、特にその時間分割階調表示の手法に関する。
【０００２】
【従来の技術】
近年、前記有機ＥＬ素子やＦＥＤ素子等の自発光デバイスを用いた薄型表示装置の開発が活発に行われている。これら自発光デバイスでは、デバイスの発光輝度がデバイスを流れる電流密度に比例することが知られている。したがって、これら自発光デバイスとＴＦＴ等のアクティブ素子とを組合わせて電気光学素子を作成する場合、ＴＦＴのオン抵抗のバラッキが自発光デバイスを流れる電流値のバラツキとなり、輝度バラツキが発生することがある。
【０００３】
そこで、前記ＴＦＴのオン抵抗バラツキを抑えるアナログ階調駆動回路の開発や、オン抵抗のバラツキの少ない条件を使用するデジタル階調駆動方法の開発が盛んに行われている。このうち、デジタル階調駆動方法としては、時間分割階調表示方法、画素分割階調表示方法および複数ＴＦＴを利用する方法などがある。
【０００４】
図２０は、前記複数ＴＦＴを用いてデジタル階調表示を実現する素子回路の電気回路図であり、特開２０００−３４７６２３号公報に記載された構成である。表示パネル上にマトリクス状に配列される素子回路１０１は、有機ＥＬ素子１０２と、その駆動回路１０３とで構成されている。有機ＥＬ素子１０２は、駆動回路１０３において、相互に並列に配列される３つの駆動トランジスタｑ１〜ｑ３と、各駆動トランジスタｑ１〜ｑ３にそれぞれ直列接続されて該有機ＥＬ素子１０２の電流値を規制する抵抗ｒ１〜ｒ３とを介して供給される電流で発光する。各駆動トランジスタｑ１〜ｑ３は、そのゲート端子に接続されるコンデンサｃ１〜ｃ３に貯えられた電位でそれぞれ制御される。前記各コンデンサｃ１〜ｃ３の電位は、走査信号線ｇ１〜ｇ３の選択出力に応答して、選択トランジスタｑ４〜ｑ６がデータ信号線ｄ１〜ｄ３から供給される電位を取込むことで設定される。そして、前記駆動トランジスタｑ１〜ｑ３を選択的に導通状態とすることで、複数階調表示を可能としている。
【０００５】
また、図２１は、前記画素分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図であり、ＩＤＷ（International Display Workshops ）’９９や、特開２０００−２８４７２７号公報において、Ｍ．Ｋｉｍｕｒａ達が発表した構成である。この素子回路１１１では、１つの画素が同じサイズの有機ＥＬ素子１１２〜１１４で形成されている。有機ＥＬ素子１１２は、駆動トランジスタｑ１１から供給される電流で発光される。また、有機ＥＬ素子１１３，１１４は、駆動トランジスタｑ１２から供給される電流で発光される。各駆動トランジスタｑ１１，ｑ１２は、そのゲート端子に接続されるコンデンサｃ１１，ｃ１２に貯えられた電位で制御される。各コンデンサｃ１１，ｃ１２の電位は、走査信号線ｇ１１の選択出力に応答して、選択トランジスタｑ１３，ｑ１４がデータ信号線ｄ１１，ｄ１２から供給される電位をそれぞれ取込むことで設定される。そして、前記駆動トランジスタｑ１１，ｑ１２を選択的に導通状態とすることで、複数階調表示を可能としている。
【０００６】
さらにまた、図２２は、前記時間分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図であり、ＳＩＤ（Society of Information Display）’００で、Ｋ．Ｉｎｕｋａｉ達が発表した構成である。この素子回路１２１では、有機ＥＬ素子１２２は、駆動トランジスタｑ２１から供給される電流で発光される。前記駆動トランジスタｑ２１は、そのゲート端子に接続されるコンデンサｃ２１に貯えられた電位で制御される。コンデンサｃ２１の電位は、走査信号線ｇ２１の選択出力に応答して、選択トランジスタｑ２２がデータ信号線ｄ２１から供給される電位を取込むことで設定され、走査信号線ｇ２２の選択出力に応答して、消去トランジスタｑ２３がコンデンサｃ２１の端子間を短絡することで初期化される。
【０００７】
図２３は、上記の素子回路１２１を用いた時分割階調駆動の駆動方法の一例を示す図である。この図２３の例では、前記走査信号線ｇ２１は、Ｇ１〜Ｇ１４の１４本で１つの単位と想定されており、各走査信号線Ｇ１〜Ｇ１４の選択様態を、図２３（３）〜（１６）で示している。また、この図２３の例では、階調データは４ビットとされており、図２３（２）で、表示されいているデータの重みを示している。図２３（１）は単位時間の表示であり、図２３（１７）は通算時間の表示である。
【０００８】
１フレーム期間Ｔｆには、前記４ビット分の４つの走査期間Ｔｓ１〜Ｔｓ４が設定される。第１の走査期間Ｔｓ１（通算時間１〜１４）では、走査信号線Ｇ１〜Ｇ１４が順に選択されて、各画素のコンデンサｃ２１が、第４ｂｉｔ目の階調データに合わせてＯＮ電位かＯＦＦ電位に設定されるとともに、その設定タイミングからビットの重みに対応した３２単位時間に亘って、引続き表示が行われる。したがって、走査信号線Ｇ１で選択される素子回路では、通算時間１〜３２が第４ｂｉｔ目のサブフレーム期間ＳＦ４となる。
【０００９】
前記サブフレーム期間ＳＦ４の後には、同様に、第２の走査期間Ｔｓ２（通算時間３３〜４６）が設けられ、各画素のコンデンサｃ２１の電位が第３ｂｉｔ目の階調データに合わせてＯＮ電位かＯＦＦ電位に設定されるとともに、その設定タイミングからビットの重みに対応した１６単位時間に亘って、引続き表示が行われる。したがって、走査信号線Ｇ１で選択される素子回路では、通算時間３３〜４８が第３ｂｉｔ目のサブフレーム期間ＳＦ３となる。
【００１０】
引続き、第３の走査期間Ｔｓ３（通算時間４９〜６２）が設けられ、各画素のコンデンサｃ２１の電位が第２ｂｉｔ目の階調データに合わせてＯＮ電位かＯＦＦ電位に設定されるとともに、その設定タイミングからビットの重みに対応した８単位時間に亘って、引続き表示が行われる。しかしながら、前記ビットの重みに対応した８単位時間の表示時間は、走査期間Ｔｓ２の１４単位時間よりも短いので、前記第３の走査期間Ｔｓ３の開始から８単位時間後に、その走査を追いかけるように、前記走査信号線ｇ２２が順に選択されて（通算時間５７〜７０）、各画素のコンデンサｃ２１の電位が消去され、ブランク表示となる。このため、走査信号線Ｇ１で選択される素子回路では、通算時間４９〜５６が第２ｂｉｔ目のサブフレーム期間ＳＦ２となる。
【００１１】
同様に、第４の走査期間Ｔｓ４（通算時間６３〜７６）では、各画素のコンデンサｃ２１の電位が第１ｂｉｔ目の階調データに合わせてＯＮ電位かＯＦＦ電位に設定されるとともに、その設定タイミングからビットの重みに対応した４単位時間に亘って表示が行われた後、前記走査信号線ｇ２２が順に選択されて（通算時間６７〜次フレームの４）、各画素のコンデンサｃ２１の電位が消去され、ブランク表示となる。このため、走査信号線Ｇ１で選択される素子回路では、通算時間６３〜６６が第１ｂｉｔ目のサブフレーム期間ＳＦ１となる。
【００１２】
【発明が解決しようとする課題】
しかしながら、図２１で示す画素分割階調を用いる構成では、１つの画素領域に配置することができる部分画素数で、表示可能な階調数が制限されてしまうという問題がある。
【００１３】
また、図２０で示す複数ＴＦＴを用いる構成では、各抵抗ｒ１〜ｒ３の比を正確に１：２：４に設定することが困難であるので、結局ｒ１＝ｒ２＝ｒ３と相互に等しい抵抗を用いることになり、必要な階調数分のトランジスタを１つの画素領域に配置することができず、１つの画素領域に配置することができる駆動トランジスタの個数によって、前記画素分割階調の場合と同様に表示可能な階調数が制限されてしまうという問題がある。
【００１４】
したがって、上記何れの階調表示方法においても、必要な階調数を得るためには、前記図２２の時間分割階調表示方法と組合わせる必要がある。実際、前記図２１で示す画素分割階調を用いる構成でも、時間分割階調と組合わせることで、１６階調を得ている。しかしながら、時間分割階調を用いる構成では、動画偽輪郭が発生するという問題がある。
【００１５】
図２４には、図２３の駆動方法を用いて、８階調レベルの背景をバックに、７階調レベルの物体が画面上（Ｇ１側）から下（Ｇ１４側）に動いてゆく場合に観察される動画偽輪郭を示している。すなわち、この図２４の場合での動画偽輪郭は、７階調レベルの物体の動きに合わせて、画面上を上から下へと矢符αのように視線が移動するので、その視線上に背景の８階調目と、物体の４，２，１階調目との両方が捉えられ、１５階調レベルが見える現象である。また、画面上を上から下へと矢符βのように視線が移動するので、その視線上に物体の８階調目と、背景の４，２，１階調目との両方が捉えられ、０階調レベルが見える現象でもある。
【００１６】
図２５に、前記１５階調レベルの偽輪郭を示す。８階調レベルの一様な背景画面上を、７階調レベルの一様な物体が画面の上から下へと移動すると、物体の上側の輪郭線α１が、偽輪郭線α２となって見えてしまう。また、物体の下側の輪郭線β１が、偽輪郭線β２となって見えてしまう。
【００１７】
本発明の目的は、動画偽輪郭の目立ちにくい時分割階調表示を実現する表示装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明の表示装置は、マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって記憶素子に表示データを取込み、その記憶素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、前記記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、それら複数の記憶素子の和出力で前記電気光学素子を表示駆動し、前記アクティブ素子を選択走査する走査手段は、一方の記憶素子に対応したアクティブ素子を時間分割階調駆動することを特徴とする。
【００１９】
上記の構成によれば、相互に交差する複数の走査信号線およびデータ信号線で区画されてマトリクス状に配列された各領域に、電気光学素子、アクティブ素子および記憶素子を備え、アクティブ素子が前記走査信号線で選択されている間にデータ信号線に出力される表示データを前記記憶素子に取込み、非選択期間に亘って、その記憶素子で保持される表示データに対応した表示を行うようにした表示装置において、先ず記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、輝度レベルを設定するそれら複数の記憶素子の電圧または電流の和出力で前記電気光学素子を表示駆動するように構成する。そしてさらに、一方の記憶素子に対応したアクティブ素子を時間分割階調駆動する。
【００２０】
したがって、デジタル階調制御を時間分割階調制御で実現するにあたって、他方の記憶素子に上位ビット側の表示データを与え、一方の記憶素子に残余の下位ビット側の表示データを与えることで、たとえば２組の記憶素子を設けたとすると、それらの記憶素子の出力の重み、すなわち前記電圧または電流のレベルは相互に等しくなり、中間値（Ｍ階調レベルでＭ／２前後）以上の表示データでは、最上位ビットの表示データが「１」となって、電気光学素子は前記他方の記憶素子の出力で１フレーム期間を略発光し続け、その間に、残余の下位ビット側の表示データが「１」となったときには、前記一方の記憶素子の出力も加算されて、すなわち輝度レベルが倍となって発光することになる。
【００２１】
これによって、時間分割階調制御を行うにあたって、中間値以上の表示データと中間値未満の表示データとが存在し、その境界が移動してゆく場合にも、前記中間値以上の表示データ分の発光は略連続して行われているので、動画偽輪郭の発生を抑えることができる。
【００２２】
また、本発明の表示装置では、前記記憶素子ならびにアクティブ素子は２組以上として、第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、前記第１のアクティブ素子または記憶素子の出力電位を保持して前記電気光学素子に与える電位保持手段と、前記電位保持手段と前記第１の記憶素子との間に設けられる第３のアクティブ素子とをさらに備え、前記第１および第３のアクティブ素子を選択走査することで、前記第１の記憶素子および電位保持手段への表示データの書込み／読出しを制御することを特徴とする。
【００２３】
上記の構成によれば、前記記憶素子ならびにアクティブ素子を２組以上とし、第１のアクティブ素子側では、電位保持手段で第１のアクティブ素子または記憶素子の出力電位を保持して、電気光学素子を表示駆動する。そして、その電位保持手段と第１の記憶素子との間に第３のアクティブ素子をさらに設けることで、該第１のアクティブ素子側では、電気光学素子を表示駆動するための表示データの設定の自由度を向上する。すなわち、たとえば第１および第３のアクティブ素子を共に選択走査することで、第１の記憶素子および電位保持手段へ共通に表示データを取込み、表示を行うことができる。また、第３のアクティブ素子を非選択状態とし、第１のアクティブ素子のみを選択走査することで、第１の記憶素子の記憶内容に影響を与えることなく、電位保持手段にのみ表示データを取込み、表示を行うことができる。さらにまた、第１のアクティブ素子を非選択状態とし、第３のアクティブ素子のみを選択走査することで、第１の記憶素子の記憶内容で電位保持手段の表示データを書換え、表示を行うことができる。
【００２４】
したがって、一旦第１の記憶素子へ書込んだデータを第３のアクティブ素子の選択走査によって任意のタイミングで電位保持手段ヘ読出し、表示することができ、同じ表示データを用いて表示駆動する場合、データ信号線からのデータの再書込みを不要とすることができる。また、この走査は、他の画素領域の第１の記憶素子または電位保持手段ヘデータを書込む動作とは独立して実行できるので、１フレーム期間を短縮することができる。また、第１の記憶素子から表示データを読出して電位保持手段に設定するので、データ信号線やそれに接続される浮遊容量をチャージアップする必要はなく、低消費電力化を図ることができる。
【００２５】
さらにまた、本発明の表示装置は、前記電位保持手段に関連して、その電位を予め定める初期化電位に設定する第４のアクティブ素子をさらに備えることを特徴とする。
【００２６】
上記の構成によれば、第１のアクティブ素子の選択走査によることなく、第４のアクティブ素子を介して電位保持手段を前記予め定める初期化電位として、そのストアデータを消去することができる。
【００２７】
したがって、第２のアクティブ素子側での表示の重みを２のｎ乗レベルとし、第１のアクティブ素子側での表示の重みを（２のｎ乗−１）レベルとし、第１および第２の記憶素子による電気光学素子の電流駆動能力が相互に等しい場合、通常の２進数データをそのまま使用することができる。
【００２８】
また、本発明の表示装置は、前記記憶素子ならびにアクティブ素子は２組以上として、下位ビット側となる第１番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準に、第２番目以上の記憶素子の出力による前記電気光学素子の電流駆動能力は、前記第１番目の記憶素子の出力による電流駆動能力の２の乗数倍に順次設定されることを特徴とする。
【００２９】
上記の構成によれば、デジタル階調制御を実現するにあたって、１フレーム期間内で、下位側の所定ビット分の表示データは第１番目の記憶素子に順次与えられ、それよりも上位側ビットの表示データはそれぞれ個別に第２番目以上の記憶素子に与えられ、各記憶素子の並列の出力で前記電気光学素子が表示駆動される。このとき、第１番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準として、第２番目以上の記憶素子の出力による電流駆動能力を２の乗数倍に順次設定する。すなわち、第２番目の記憶素子の出力による電流駆動能力は２の０乗＝１倍、第３番目の記憶素子の出力による電流駆動能力は２の１乗＝２倍、第４番目の記憶素子の出力による電流駆動能力は２の２乗＝４倍、…という具合である。
【００３０】
したがって、前記１フレーム期間に前記第２番目以降の記憶素子の出力による電気光学素子の発光が続くことになるので、動画偽輪郭の発生を、一層少なくすることができる。
【００３１】
さらにまた、本発明の表示装置では、前記記憶素子ならびにアクティブ素子は２組として、それぞれ第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、前記第１および第２のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第１および第２の電位保持手段と、前記各電位保持手段と前記第１および第２の記憶素子との間にそれぞれ設けられる第３のアクティブ素子とをさらに備え、前記第１および第２のアクティブ素子と、それらに個別に対応した第３のアクティブ素子とを選択走査することで、前記第１および第２の記憶素子ならびに第１および第２の電位保持手段への表示データの書込み／読出しを制御し、かつその制御を第１のアクティブ素子側と第２のアクティブ素子側とで、周期的に切換えることを特徴とする。
【００３２】
上記の構成によれば、前記記憶素子ならびにアクティブ素子を２組とし、さらにそれぞれに電位保持手段を設け、その電位保持手段と記憶素子との間に第３のアクティブ素子をさらに設けることで、電気光学素子を表示駆動するための表示データの設定の自由度を向上しつつ、第１のアクティブ素子側と第２のアクティブ素子側とで共通の構成とし、周期的に切換えを行う。
【００３３】
すなわち、たとえば第１および第３のアクティブ素子を共に選択走査することで、第１の記憶素子および第１の電位保持手段へ共通に表示データを取込み、表示を行うことができる。また、第３のアクティブ素子を非選択状態とし、第１のアクティブ素子のみを選択走査することで、第１の記憶素子の記憶内容に影響を与えることなく、第１の電位保持手段にのみ表示データを取込み、表示を行うことができる。さらにまた、第１のアクティブ素子を非選択状態とし、第３のアクティブ素子のみを選択走査することで、第１の記憶素子の記憶内容で第１の電位保持手段の表示データを書換え、表示を行うことができる。このような駆動が、第１のアクティブ素子側と第２のアクティブ素子側とで、それぞれ行うことができ、周期的に、切換え、すなわち与えるビットデータを入換える。
【００３４】
したがって、電気光学素子側で、第１のアクティブ素子に対応した構成と第２のアクティブ素子に対応した構成とで電気光学素子の特性にバラツキがあっても、平均した輝度で観察することになるので、階調性の良い表示を得ることができる。
【００３５】
また、本発明の表示装置では、前記記憶素子ならびにアクティブ素子は２組以上として、そのうち２組を第１および第２の記憶素子ならびに第１および第２のアクティブ素子とし、前記第１および第２のアクティブ素子の出力電位をそれぞれ保持して前記電気光学素子に与える第１および第２の電位保持手段と、前記各電位保持手段と前記第１および第２の記憶素子との間にそれぞれ設けられる第３のアクティブ素子とをさらに備え、前記第１および第２のアクティブ素子と、それらに個別に対応した第３のアクティブ素子とを選択走査することで、前記第１および第２の記憶素子ならびに第１および第２の電位保持手段への表示データの書込み／読出しを制御し、かつ下位ビットの表示データの与えられるアクティブ素子側でも、最上位ビットの表示データの書込みを行うことを特徴とする。
【００３６】
２のｎ乗の階調表示を行う場合に、最上位ビットのデータの表示を、一方のアクティブ素子側のみで行うと、他方のアクティブ素子側では、最小表示期間のブランク表示が必要になる。しかしながら、上記の構成によれば、下位ビットの表示データの与えられるアクティブ素子にも、その最上位ビットのデータの表示を行わせることで、前記ブランク表示を用いることなく、したがって１フレーム期間を最小限にして、前記２のｎ乗の階調表示を行うことができる。
【００３７】
さらにまた、本発明の表示装置は、同一のデータ信号線の方向に隣接する第ｉの電気光学素子および第ｉ−１の電気光学素子の第１の組み合わせと、前記データ信号線の方向に隣接する前記第ｉの電気光学素子および第ｉ＋１の電気光学素子の第２の組み合わせとが、２つのフィールド期間で切換えられて前記同一のデータ信号線から取込んだ前記表示データを表示し、前記第１の組み合わせにおいて、前記第ｉ−１の電気光学素子が第１の表示状態で表示する一方、前記第ｉの電気光学素子が第２の表示状態で表示し、前記第２の組み合わせにおいて、前記第ｉの電気光学素子が第１の表示状態で表示する一方、前記第ｉ＋１の電気光学素子が第２の表示状態で表示することを特徴とする。
【００３８】
上記の構成によれば、入力する信号がインターレース信号の場合、たとえば奇数フィールドではｉライン目とｉ＋１ライン目との電気光学素子で対を成し、偶数フィールドではｉライン目とｉ−１ライン目との電気光学素子で対を成す。そして、たとえば奇数フィールドで、奇数ラインの電気光学素子が最上位ビットの表示を行い、偶数ラインの電気光学素子が下位側ビットの表示を行い、偶数フィールドでは、奇数ラインの電気光学素子が下位側ビットの表示を行い、偶数ラインの電気光学素子が最上位ビットの表示を行う。
【００３９】
これによって、時間分割階調制御を行うにあたって、通常のインターレース走査に対応した表示データに対して、共通のデータ信号線を用いて、隣接する奇数ラインの電気光学素子に対応したアクティブ素子と偶数ラインの電気光学素子に対応したアクティブ素子との選択走査を工夫するだけで、動画偽輪郭の発生を抑えることができる。
【００４０】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図４に基づいて説明すれば、以下のとおりである。
【００４１】
図１は、本発明の実施の第１の形態の有機ＥＬディスプレイを実現する素子回路Ａの電気回路図である。相互に交差する複数の走査信号線Ｇおよびデータ信号線Ｄ（図１では、１素子分を示しており、前記信号線Ｇ，Ｄも１本のみを示している。）で区画されてマトリクス状に配列された各領域に、該素子回路Ａが形成される。また、前記走査信号線Ｇと平行にもう１本の走査信号線Ｓが形成され、前記データ信号線Ｄと平行に電源線Ｖが形成される。
【００４２】
前記素子回路Ａには、有機ＥＬ素子１と、その有機ＥＬ素子１へ前記電源線Ｖから電流を供給する２つのｐ型のＴＦＴＱ１１，Ｑ２１とが設けられ、それら有機ＥＬ素子１およびＴＦＴＱ１１，Ｑ２１が１つの電気光学素子を形成する。前記ＴＦＴＱ１１，Ｑ２１は、第１のメモリ回路Ｍ１および第２のメモリ回路Ｍ２によってそれぞれＯＮ／ＯＦＦが制御される。本実施の形態では、前記ＴＦＴＱ１１，Ｑ２１は同一の形状のものが使用され、したがって前記メモリ回路Ｍ１，Ｍ２によって制御される電流量は、ほぼ等しく設定される。これによって、階調直線性の良い表示を得ることができる。ＴＦＴＱ１１，Ｑ２１のゲートのＯＮレベルはＧＮＤ電位であり、ＯＦＦレベルは電源線Ｖの電位である。
【００４３】
前記メモリ回路Ｍ１，Ｍ２は、相互に等しく構成され、ｐ型のＴＦＴＱ１およびｎ型のＴＦＴＱ２から成る１段目のＣＭＯＳインバータＩＮＶ１と、ｐ型のＴＦＴＱ３およびｎ型のＴＦＴＱ４から成る２段目のＣＭＯＳインバータＩＮＶ２とを備えて構成される。ＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の電源電圧は、前記電源線Ｖと接地電位との間の電圧となり、ＣＭＯＳインバータＩＮＶ２の出力がＣＭＯＳインバータＩＮＶ１の入力に帰還されて、自己保持、すなわちメモリ動作が行われる。ＣＭＯＳインバータＩＮＶ１の入力はｎ型のＴＦＴＱ１２またはＱ２２のゲートにそれぞれ接続され、ＣＭＯＳインバータＩＮＶ２の出力は前記ＴＦＴＱ１１またはＱ２１のゲートにそれぞれ接続されている。
【００４４】
前記メモリ回路Ｍ１，Ｍ２には、個別的に対応して、前記ＴＦＴＱ１２，Ｑ２２がそれぞれ設けられている。ＴＦＴＱ１２は、走査コントローラによって前記走査信号線Ｇが選択走査されると、データ信号線Ｄから表示データを取込み、メモリ回路Ｍ１に設定する。同様に、ＴＦＴＱ２２は、走査コントローラによって前記走査信号線Ｓが選択走査されると、データ信号線Ｄから表示データを取込み、メモリ回路Ｍ２に設定する。なお、以下の説明では、特に断らない限り、各素子回路ＡのＴＦＴＱ１２，Ｑ２２は非導通状態である。すなわち、メモリ回路Ｍ１，Ｍ２に記憶されている表示データに対応した電流が、有機ＥＬ素子１に供給されているものとする。
【００４５】
図２は、上述のように構成される素子回路Ａを用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。この図２の例では、４ラインを走査の単位としている。したがって、素子回路は、各ラインに対応してＡ１〜Ａ４で表されている。図２（５）〜（１２）は、それぞれのメモリ回路Ｍ１，Ｍ２での表示データのストア状態を示す。また、この図２では、各素子回路Ａで表示する階調数を４ｂｉｔ階調としており、第２のメモリ回路Ｍ２に４ｂｉｔ目のデータを取込み、第１のメモリ回路Ｍ１に残余の３〜１ｂｉｔ目のデータを取込むものとする。このため、図２（１）は各走査期間Ｔｓ１〜Ｔｓ４での単位時間表示であり、図２（２）はｂｉｔ４のデータに対する通算表示時間を示し、図２（３）はｂｉｔ３のデータに対する通算表示時間を示し、図２（４）はｂｉｔ２，１のデータに対する通算表示時間を示す。図２（１３）は、１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【００４６】
第１の走査期間Ｔｓ１（図２（１３）の通算時間で１〜８の期間）では、走査信号線Ｓ，Ｇで共通のデータ信号線Ｄを用いるので、先ず走査信号線Ｓを選択走査してＴＦＴＱ２２を導通することで、メモリ回路Ｍ２に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。次に、走査信号線Ｇを選択走査してＴＦＴＱ１２を導通することで、メモリ回路Ｍ１に３ｂｉｔ目のデータを取込むとともに、該３ｂｉｔ目のデータの表示が開始される。このような４ｂｉｔ目のデータと３ｂｉｔ目のデータとの交互の取込み走査が、素子回路Ａ１〜Ａ４に対して、順に行われる。したがって、この走査期間Ｔｓ１は４×２＝８単位時間となり、後述の残余の走査期間Ｔｓ２〜Ｔｓ４の２倍となる。
【００４７】
続いて、第２の走査期間Ｔｓ２（図２（１３）の通算時間で１３〜１６の期間）では、走査信号線Ｇのみが順に選択走査され、メモリ回路Ｍ１に２ｂｉｔ目のデータが取込まれてゆく。本実施の形態では、時間分割階調の１階調当りの表示期間を４単位時間とするので、この２ｂｉｔ目のデータの表示期間は８単位時間となる。したがって、１ｂｉｔ目のデータの走査を行う第３の走査期間Ｔｓ３は、前記第２の走査期間Ｔｓ２から８単位時間だけ遅れて走査を開始し、図２（１３）の通算時間で、２１〜２４の期間となる。
【００４８】
その後、第４の走査期間Ｔｓ４が設けられるけれども、前記１ｂｉｔ目のデータの表示期間は４単位時間であるので、該第４の走査期間Ｔｓ４は、図２（１３）の通算時間で、２５〜２８の期間となる。この走査期間Ｔｓ４では、再び第１のメモリ回路Ｍ１に３ｂｉｔ目のデータが取込まれ、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまでの５単位時間に亘って、表示を継続する。
【００４９】
したがって、４〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、２８：１１（本来のフレーム期間分）＋４（本来のフレーム期間分）＋１（次のフレーム期間分）：８：４＝２８：１６：８：４＝７：４：２：１、素子回路Ａ４について見れば、２２（本来のフレーム期間分）＋６（次のフレーム期間分）：８（本来のフレーム期間分）＋１（本来のフレーム期間分）＋７（次のフレーム期間分）：８：４＝７：４：２：１となる。したがって、各素子回路Ａでは、有機ＥＬ素子１を、メモリ回路Ｍ１からの出力で０〜７階調レベルの発光を行わせることができ、メモリ回路Ｍ２からの出力で０または７階調レベルの発光を行わせることができる。
【００５０】
ここで、有機ＥＬ素子１と接続される前記ＴＦＴＱ１１，Ｑ１２が相互に等しい形状およびサイズで形成されることで、前記２つのＴＦＴＱ１１，Ｑ１２が共に導通することで輝度レベル１４の発光が、一方のみが導通することで輝度レベル７の発光が、２つが共に遮断することで輝度レベル０の発光が、有機ＥＬ素子１においてそれぞれ行われることになる。また、有機ＥＬ素子１が単一の素子で形成されていても、メモリ回路Ｍ１，Ｍ２からの出力電流を加算することで、同様の表示を期待することができる。
【００５１】
このように、１つの有機ＥＬ素子１を０，７，１４の３つのレベルで発光させることで、図３で示すように、輝度レベル７の背景の中を輝度レベル６の物体が移動する場合、輝度レベル７の素子回路（図３ではＡ１，Ａ４に相当）は常に輝度レベル７で点灯状態なので、矢符α１１，β１１で示すように、画面上を上から下へと、すなわち走査信号線Ｇ，Ｓの走査方向に視線が動いても、その輝度レベル７の素子回路に対して、輝度レベル６の素子回路（図３ではＡ２，Ａ３に相当）は、殆ど動画偽輪郭を感じさせない表示が可能となる。図３（１）〜（１３）は、前述の図２（１）〜（１３）に、それぞれ対応している。
【００５２】
図４には、前述のように構成される素子回路Ａを用いた有機ＥＬディスプレイの駆動方法の他の例を示す。前述の図２の駆動方法では、メモリ回路Ｍ２からの出力で表示される階調レベルが７であり、４ｂｉｔデータを用いても、表示可能な階調レベルは０〜１４の１５階調レベルであり、４ｂｉｔデータで本来表示することができる１６階調レベルより少ない。そこで、この図４の駆動方法では、前記メモリ回路Ｍ１へ消去データを入力し、１階調分の表示期間を非発光状態とすることで、前記メモリ回路Ｍ２の出力で表示可能な階調レペルを８とするもである。この図４の例でも、前記図２と同様に、４ラインを走査の単位としており、図４（１）〜（１３）は、それぞれ図２（１）〜（１３）に対応している。
【００５３】
走査期間Ｔｓ１から走査期間Ｔｓ３における走査信号線Ｇの選択走査が終了するまでの期間（図４（１３）の通算時間で１〜２４の期間）は、図２の場合と同様の駆動が行われる。本駆動方法では、その後、走査信号線Ｇが通常と同様に順に選択走査されて、通算時間で２５〜２８の期間は、前記メモリ回路Ｍ１に前記消去データが入力され、ブランク表示となる。このブランク表示の後の通算時間で２８〜３２の期間が、前記走査期間Ｔｓ４となって、メモリ回路Ｍ１に再び３ｂｉｔ目のデータが取込まれ、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまでの５単位時間に亘って、表示が継続される。
【００５４】
したがって、４〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、３２：１１（本来のフレーム期間分）＋４（本来のフレーム期間分）＋１（次のフレーム期間分）：８：４＝８：４：２：１となって、４ｂｉｔデータをフルに使用した１６階調レベルの表示が可能となる。すなわち、この図４の駆動方法は、消去データを表示させるために使用した通算時間２５〜２８で１階調分表示できるのに、わざわざ表示しないで０〜１５階調レベルの１６階調を表示したとも解釈できる。しかしながら、元々、デジタルデータは２進数データとして変換されることが多いので、この２進数データをそのままデー夕変換することなく取扱うことができれば、前記の１階調分減らしても好ましいと言える。すなわち、この図４の駆動方法では、図２の駆動方法のように１６階調から１５階調へデータ変換をする必要がないので、周辺回路の変更等を伴うことなく、容易に適用することができる。
【００５５】
本発明の実施の第２の形態について、図５〜図７に基づいて説明すれば、以下のとおりである。
【００５６】
図５は、本発明の実施の第２の形態の有機ＥＬディスプレイにおける素子回路Ａａの電気回路図である。この素子回路Ａａは、前述の素子回路Ａに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。この素子回路Ａａは、前記メモリ回路Ｍ２に関する構成は素子回路Ａと同様であるけれども、注目すべきは、メモリ回路Ｍ１に関する構成において、ＴＦＴＱ１２が直接ＴＦＴＱ１１のゲートに接続され、さらにそのゲートの電位を保持するコンデンサＣ１が設けられて該コンデンサＣ１の電位でＴＦＴＱ１１がＯＮ／ＯＦＦ制御され、有機ＥＬ素子１を流れる電流量が制御されるとともに、メモリ回路Ｍ１への前記表示データの書込み／読出しがＴＦＴＱ１３を介して行われることである。このため、前記走査信号線Ｇ，Ｓと平行に、選択線Ｇａが設けられている。
【００５７】
したがって、前記コンデンサＣ１の電位は、走査信号線Ｇが選択走査されているときにデータ信号線Ｄから取込まれ、設定される。一方、メモリ回路Ｍ１には、走査信号線Ｇおよび選択線Ｇａが共に選択走査されているときにデータ信号線Ｄから表示データが書込まれる。また、走査信号線Ｇが非選択状態で、かつ選択線Ｇａが選択走査されているときにメモリ回路Ｍ１から読出された表示データで、前記コンデンサＣ１の電位は設定される。
【００５８】
このような素子回路Ａａを用いた駆動方法の一例は、図６に示すようになる。この図６の例では、５ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ５であり、図６（５）〜（１４）に、それぞれのコンデンサＣ１およびメモリ回路Ｍ２での表示データのストア状態を示す。また、５ｂｉｔ階調のデータを用いるものとし、図６（２）はｂｉｔ５のデータに対する通算表示時間を示し、図６（３）はｂｉｔ４のデータに対する通算表示時間を示し、図６（４）はｂｉｔ３，２，１のデータに対する通算表示時間を示す。図６（１）は各走査期間Ｔｓ１〜Ｔｓ４での単位時間表示であり、図６（１５）は１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【００５９】
第１の走査期間Ｔｓ１（図６（１５）の通算時間で１〜１０の期間）では、先ず走査信号線Ｓを選択走査してＴＦＴＱ２２を導通することで、メモリ回路Ｍ２に５ｂｉｔ目のデータを取込むとともに、該５ｂｉｔ目のデータの表示が開始される。次に、走査信号線Ｇおよび選択線Ｇａを選択走査してＴＦＴＱ１２，Ｑ１３を導通することで、コンデンサＣ１およびメモリ回路Ｍ１に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。このような５ｂｉｔ目のデータと４ｂｉｔ目のデータとの交互の取込み走査が、素子回路Ａ１〜Ａ５に対して、順に行われる。したがって、この走査期間Ｔｓ１は５×２＝１０単位時間となり、後述の残余の走査期間Ｔｓ２〜Ｔｓ４の２倍となる。
【００６０】
続いて、第２の走査期間Ｔｓ２（図６（１５）の通算時間で１１〜１５の期間）では、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に３ｂｉｔ目のデータが取込まれ、表示が開始される。このとき、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は４ｂｉｔ目のデータを保持し続ける。本実施の形態では、時間分割階調の１階調当りの表示期間を２単位時間とするので、この３ｂｉｔ目のデータの表示期間は８単位時間となる。
【００６１】
したがって、２ｂｉｔ目のデータの走査を行う第３の走査期間Ｔｓ３は、前記第２の走査期間Ｔｓ２から８単位時間だけ遅れて走査を開始し、図６（１５）の通算時間で１９〜２３の期間となる。このときも前記走査期間Ｔｓ２と同様に、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は４ｂｉｔ目のデータを保持し続ける。しかしながら、該走査期間Ｔｓ２が５単位時間であるのに対して、表示に必要な期間は４単位時間であるので、余分になる最後の１単位時間（図６（１５）の通算時間で２３〜２７の期間）では、選択線Ｇａのみが順に選択走査され、ＴＦＴＱ１３を導通することでコンデンサＣ１にそのメモリ回路Ｍ１にストアされていた４ｂｉｔ目のデータを読出し、表示が行われる。
【００６２】
そして、第４の走査期間Ｔｓ４（図６（１５）の通算時間で２４〜２８の期間）でも、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に１ｂｉｔ目のデータが取込まれ、表示が開始される。ここでも、前記２ｂｉｔ目の表示と同様に、余分になる後半の３単位時間（図６（１５）の通算時間で２６〜３０の期間）では、選択線Ｇａのみが順に選択走査され、再びメモリ回路Ｍ１から前記４ｂｉｔ目のデータを読出し、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまで、表示を継続する。
【００６３】
したがって、５〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、３０：９（本来のフレーム期間分）＋１（本来のフレーム期間分）＋５（本来のフレーム期間分）＋１（次のフレーム期間分）：８：４：２＝１５：８：４：２：１となる。
【００６４】
このように構成しても、動画偽輪郭を抑制する効果は、前記図１〜図４の構成と同様に有しており、さらに４ｂｉｔ階調目が３つに分割される分だけ、より動画偽輪郭抑制効果があると推測される。
【００６５】
また、前述の素子回路Ａでは、一旦メモリ回路Ｍ１へ書込んだデータを他のデータの表示後に表示させるためには、再度該メモリ回路Ｍ１へ書込む必要があるのに対して、この素子回路Ａａでは、該メモリ回路Ｍ１とコンデンサＣ１とを用い、一旦該メモリ回路Ｍ１へ書込んだデータを選択線Ｇａの選択走査によって任意のタイミングでコンデンサＣ１ヘ読出し、表示することができ、前記再書込みを不要とすることができる。
【００６６】
すなわち、この素子回路Ａａおよびその駆動方法による効果は、図２と図６とを比較すれば明白である。前記コンデンサＣ１およびＴＦＴＱ１３を持たない図２の駆動方法では４本の走査信号線Ｇ１〜Ｇ４を有する表示装置に４ｂｉｔ階調表示させるには２８単位時間が必要であったのに対して、前記コンデンサＣ１およびＴＦＴＱ１３を備える図６の駆動方法では、５本の走査信号線Ｇ１〜Ｇ５を有する表示装置に５ｂｉｔ階調表示させるのに３０通算時間しか必要とならない。これによって、選択走査に要する時間を短縮し、１フレーム期間Ｔｆを短縮することができる。
【００６７】
また、図２の駆動方法では、３ｂｉｔ目のデータを改めて書直すために、データ信号線Ｄをチャージアップしなければならず、この場合、該データ信号線Ｄに接続される各素子回路ＡのＴＦＴＱ１２，Ｑ２２等が浮遊容量として働くので、それら浮遊容量もチャージアップする必要があり、消費電力が嵩むという問題がある。これに対して、図６の駆動方法では、メモリ回路Ｍ１からＴＦＴＱ１３を通してコンデンサＣ１へ至る経路だけチャージアップすればよいので、前記データ信号線Ｄをチャージアップする必要はなく、その分、低消費電力化を図ることができる。
【００６８】
図７には、前述のように構成される素子回路Ａａを用いた有機ＥＬディスプレイの駆動方法の他の例を示す。前述の図６の駆動方法とは、１ｂｉｔ目のデータの取込みタイミングが異なるだけで、その他の点では大差はない。図７（１）〜（１５）は、それぞれ図６（１）〜（１５）に対応している。
【００６９】
この駆動方法では、第１の走査期間Ｔｓ１（図７（１５）の通算時間で１〜１５の期間）では、先ず走査信号線Ｓを選択走査してＴＦＴＱ２２を導通することで、メモリ回路Ｍ２に５ｂｉｔ目のデータを取込むとともに、該５ｂｉｔ目のデータの表示が開始される。次に、走査信号線Ｇおよび選択線Ｇａを選択走査してＴＦＴＱ１２，Ｑ１３を導通することで、コンデンサＣ１およびメモリ回路Ｍ１に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。ところが、前記４ｂｉｔ目のデータは、１単位時間表示されるだけで、直ちに、走査信号線Ｇのみが選択走査されてコンデンサＣ１に１ｂｉｔ目のデータが取込まれるとともに、該１ｂｉｔ目のデータの表示が開始される。そして、２単位時間表示された後、選択線Ｇａのみが選択走査されて、メモリ回路Ｍ１からコンデンサＣ１に４ｂｉｔ目のデータが読出されてセットされるとともに、再び該４ｂｉｔ目のデータの表示が開始される。このような５ｂｉｔ目のデータと４ｂｉｔ目のデータとのメモリ回路Ｍ２，Ｍ１へのそれぞれの取込み走査と、１ｂｉｔ目のデータのコンデンサＣ１へのセットとが、素子回路Ａ１〜Ａ５に対して、順に行われる。したがって、この走査期間Ｔｓ１は５×３＝１５単位時間となり、後述の残余の走査期間Ｔｓ２〜Ｔｓ４の３倍となる。
【００７０】
続いて、第２の走査期間Ｔｓ２（図７（１５）の通算時間で１６〜２０の期間）では、前記図６の走査期間Ｔｓ２と同様に、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に３ｂｉｔ目のデータが取込まれ、表示が開始される。そして、８単位時間に亘って表示した後、第３の走査期間Ｔｓ３（図７（１６）の通算時間で２４〜２８の期間）では、前記図６の走査期間Ｔｓ３と同様に、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に２ｂｉｔ目のデータが取込まれて表示が行われ、最後の１単位時間（図７（１５）の通算時間で２８〜次のフレームの２の期間）では、選択線Ｇａのみが順に選択走査され、コンデンサＣ１にメモリ回路Ｍ１にストアされていた４ｂｉｔ目のデータを再度読出し、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまで、表示を継続する。
【００７１】
このような駆動方法では、１フレーム期間Ｔｆに占める走査期間Ｔｓの割合は同じであるけれども（２５／３０）、走査期間の数を削減することができる。
【００７２】
本発明の実施の第３の形態について、図８〜図１０に基づいて説明すれば、以下のとおりである。
【００７３】
図８は、本発明の実施の第３の形態の有機ＥＬディスプレイにおける素子回路Ａｂの電気回路図である。この素子回路Ａｂは、前述の素子回路Ａａに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｂでは、前述の素子回路Ａａの構成に、第３のメモリ回路Ｍ３およびそれに関連するＴＦＴＱ３１ａ，Ｑ３１ｂ；Ｑ３２が設けられていることである。メモリ回路Ｍ３およびその入力端と前記データ信号線Ｄとの間に設けられるＴＦＴＱ３２は、前述のメモリ回路Ｍ１，Ｍ２およびＴＦＴＱ１２，Ｑ２２と同様に構成される。また、相互に並列に接続され、メモリ回路Ｍ３の出力で駆動され、前記電源線Ｖから有機ＥＬ素子１への電流量を制御するＴＦＴＱ３１ａ，Ｑ３１ｂも、前述のＴＦＴＱ１１，Ｑ２１と等しい面積に形成される。
【００７４】
したがって、このメモリ回路Ｍ３に関する構成は、メモリ回路Ｍ１，Ｍ２に関する構成に比べて、２倍の電流を供給することが可能となっており、同じ時間だけ有機ＥＬ素子１を点灯させた場合、該メモリ回路Ｍ３にストアされる表示データは、メモリ回路Ｍ１，Ｍ２にストアされる表示データの２倍の重みを有することになる。メモリ回路Ｍ３への前記表示データの書込みを制御するＴＦＴＱ３２は、前記走査信号線Ｇ，Ｓおよび選択線Ｇａと平行に設けられる走査信号線Ｋによって選択走査される。また、前記コンデンサＣ１の電位は、前記素子回路ＡａではＧＮＤ電位から定められていたけれども、この素子回路Ａｂでは電源線Ｖの電位から定められる。
【００７５】
このような素子回路Ａｂを用いた駆動方法の一例は、図９に示すようになる。この図９の例では、６ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ６であり、図９（６）〜（２３）に、それぞれのコンデンサＣ１およびメモリ回路Ｍ２，Ｍ３での表示データのストア状態を示す。また、５ｂｉｔ階調のデータを用いるものとし、図９（２）はｂｉｔ５のデータに対する通算表示時間を示し、図９（３）はｂｉｔ４のデータに対する通算表示時間を示し、図９（４）はｂｉｔ３のデータに対する通算表示時間を示し、図９（５）はｂｉｔ２，１のデータに対する通算表示時間を示す。図９（１）は各走査期間Ｔｓ１〜Ｔｓ３での単位時間表示であり、図９（２４）は１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【００７６】
第１の走査期間Ｔｓ１（図９（２４）の通算時間で１〜１８の期間）では、先ず走査信号線Ｋを選択走査してＴＦＴＱ３２を導通することで、メモリ回路Ｍ３に５ｂｉｔ目のデータを取込むとともに、該５ｂｉｔ目のデータの表示が開始される。次に、走査信号線Ｓを選択走査してＴＦＴＱ２２を導通することで、メモリ回路Ｍ２に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。続いて、走査信号線Ｇおよび選択線Ｇａを選択走査してＴＦＴＱ１２，Ｑ１３を導通することで、コンデンサＣ１およびメモリ回路Ｍ１に３ｂｉｔ目のデータを取込むとともに、該３ｂｉｔ目のデータの表示が開始される。このような５〜３ｂｉｔ目のデータの交互の取込み走査が、素子回路Ａ１〜Ａ６に対して、順に行われる。したがって、この走査期間Ｔｓ１は６×３＝１８単位時間となり、後述の残余の走査期間Ｔｓ２，Ｔｓ３の３倍となる。
【００７７】
続いて、第２の走査期間Ｔｓ２（図９（２４）の通算時間で１９〜２４の期間）では、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に１ｂｉｔ目のデータが取込まれ、表示が開始される。このとき、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は３ｂｉｔ目のデータを保持し続ける。本実施の形態では、時間分割階調の１階調当りの表示期間を５単位時間とするので、この１ｂｉｔ目のデータの表示期間は５単位時間となる。しかしながら、該走査期間Ｔｓ２が６単位時間であるのに対して、表示に必要な期間は前記５単位時間であるので、余分になる最後の１単位時間（図９（２４）の通算時間で２４〜２９の期間）では、選択線Ｇａのみが順に選択走査され、コンデンサＣ１にメモリ回路Ｍ１にストアされていた３ｂｉｔ目のデータを読出し、表示が行われる。
【００７８】
そして、第３の走査期間Ｔｓ３（図９（２４）の通算時間で２５〜３０の期間）では、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に２ｂｉｔ目のデータが取込まれ、表示が開始される。そして、１０単位時間に亘って表示した後に、選択線Ｇａのみが順に選択走査され、再びメモリ回路Ｍ１から前記３ｂｉｔ目のデータを読出し、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまで、表示を継続する。
【００７９】
したがって、５〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、３５×２（２倍の電流量による重み分）：３４（本来のフレーム期間分）＋１（次のフレーム期間分）：１６（本来のフレーム期間分）＋１（本来のフレーム期間分）＋１（本来のフレーム期間分）＋２（次のフレーム期間分）：１０：５＝７０：３５：２０：１０：５＝１４：７：４：２：１となる。
【００８０】
このように３組以上のメモリ回路Ｍ１〜Ｍ３ならびにそれに対応したＴＦＴＱ１２〜Ｑ３２を設け、下位ビット側となるメモリ回路Ｍ１，Ｍ２に対応したＴＦＴＱ１１，Ｑ２１の電流駆動能力を相互に等しく設定し、メモリ回路Ｍ３に対応したＴＦＴＱ３１ａ，Ｑ３１ｂの電流駆動能力もそれに等しく、すなわちメモリ回路Ｍ３による電流駆動能力をメモリ回路Ｍ１，Ｍ２の電流駆動能力の２倍に設定することで、デジタル階調制御を実現するにあたって、１フレーム期間Ｔｆ中、上位２ｂｉｔのデータを常に点灯または消灯状態とすることで、動画偽輪郭を一層抑えた表示を行うことができる。
【００８１】
ここで、本実施の形態では、発光する輝度レベルが０輝度レベルを含め、７，１４，２８の３つ以上が使用されている。この点では、従来技術で示した特開２０００−３４７６２３号公報の複数ＴＦＴでの階調表示方法と同様である。しかしながら、同時にこの点は、従来技術で示したＩＤＷ’９９の画素分割階調表示方法や、ＳＩＤ’００の時間分割階調表示方法とは異なる。ＩＤＷ’９９の画素分割階調表示方法や、ＳＩＤ’００の時間分割階調表示方法のように２つの輝度レベルを組合わせて階調表示する場合と、本発明や特開２０００−３４７６２３号のように複数ＴＦＴでの階調表示方法で複数輝度レベルを用いる場合との効果の違いについて、以下に説明する。
【００８２】
図１０は、ある有機ＥＬ素子の発光輝度と発光効率との関係を示すグラフである。この材料では、参照符γ１で示す発光輝度が３０［ｃｄ／ｍ2 ］近辺で、参照符γ２で示す発光効率は２３［ｌｍ／Ｗ］の最高効率を示す。その後、発光輝度が上昇する程、発光効率は低下する。そこで、仮に表示パネルの最高輝度が１００［ｃｄ／ｍ2 ］、有機ＥＬ素子の画素占有率が５０％と仮定し、このパネルで５０［ｃｄ／ｍ2 ］の表示を得るための条件を考える。
【００８３】
２つの輝度レベルを組合わせて階調表示する場合は、発光はパネルで最高輝度レベルである１００［ｃｄ／ｍ2 ］と０［ｃｄ／ｍ2 ］との組合せとなる。パネルで１００［ｃｄ／ｍ2 ］を得るためには、占有率で半減するので、発光部で２００［ｃｄ／ｍ2 ］を得る必要がある。したがって、上記の場合、図１０から、発光効率は約２０［ｌｍ／Ｗ］となる。
【００８４】
これに対して、本実施の形態のように（輝度０を含む）５段階で発光する場合、発光は中間輝度レベルである５０［ｃｄ／ｍ2 ］を用いれば良い。パネルで５０［ｃｄ／ｍ2 ］を得るためには、発光部で１００［ｃｄ／ｍ2 ］を得る必要がある。したがって、図１０から、発光効率は１００［ｃｄ／ｍ2 ］に対応する約２２［ｌｍ／Ｗ］となる。
【００８５】
前者の例のように、輝度レベル０％と１００％としか用いない場合の発光効率は、輝度レベル１００％の発光効率となる。したがって、この輝度レベル１００％が最高発光効率を示す場合、もしくはこの輝度レベル１００％より高い輝度レベルが最高発光効率を示す場合は、この２値の輝度レベルを用いる方法が良い。一方、後者の例のように、輝度レベル０％と５０％と１００％とのように、３つ以上の発光レベルを用いる場合は、この輝度レベル０％と１００％との間に最高発光効率がある場合に、より最高発光効率に近い輝度レベルが使用できるので、有効である。したがって、前記図１０の特性のように輝度レベル０％と１００％との間に最高発光効率がある場合に、３つ以上の発光レベルを用いる前記の各実施の形態の構成は、好適である。
【００８６】
そして、３個のＴＦＴＱ１２〜Ｑ３２を用い、下位ビット側となるＴＦＴＱ１２，Ｑ２２の出力による電流駆動能力を相互に等しく設定し、ＴＦＴＱ３２の出力による電流駆動能力を前記ＴＦＴＱ１２，Ｑ２２の２倍に設定することで、時間分割階調制御を実現するにあたって、１フレーム期間Ｔｆ中、上位２ビットのデータを、常に点灯または消灯状態とすることができ、動画偽輪郭を一層抑えることができる。４個以上のＴＦＴを用いる場合には、その出力による電流駆動能力を２の乗数倍に設定すればよい。
【００８７】
本発明の実施の第４の形態について、図１１および図１２に基づいて説明すれば、以下のとおりである。
【００８８】
図１１は、本発明の実施の第４の形態の有機ＥＬディスプレイにおける素子回路Ａｃの電気回路図である。この素子回路Ａｃは、前述の素子回路Ａａに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｃでは、前記コンデンサＣ１を電源線Ｖの電位で充電することで、そのストアデータを消去するＴＦＴＱ１４がさらに設けられるとともに、走査信号線Ｇ，Ｓおよび選択線Ｇａと平行に、もう１つの選択線Ｇｂが設けられていることである。これらの選択線Ｇａ，Ｇｂは、選択走査される際には、択一的に選択される。このような消去用のＴＦＴ１４を用いる構成は、従来技術の図２２でも示されているけれども、前記の素子回路Ａｂのように３つ目以上のメモリ回路Ｍ３〜を用いることなく、前記のような上位ｂｉｔの階調レペルを２の階乗とすることができる。
【００８９】
このような素子回路Ａｃを用いた駆動方法の一例は、図１２に示すようになる。この図１２の例では、５ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ５であり、図１２（１）〜（１５）は、前述の図６（１）〜（１５）にそれぞれ対応している。第１の走査期間Ｔｓ１〜第３の走査期間Ｔｓ３においてコンデンサＣ１に２ｂｉｔ目のデータを取込んでゆく時点までは、前述の図６の駆動方法と同一である。
【００９０】
しかしながら、図６の駆動方法の場合は、該走査期間Ｔｓ３において余分になる最後の１単位時間（図６（１５）の通算時間で２３〜２７の期間）では、選択線Ｇａのみが順に選択走査され、メモリ回路Ｍ１にストアされていた４ｂｉｔ目のデータを読出し、表示が行われるのに対して、この図１２の駆動方法の場合は、前記最後の１単位時間（同様に図１２（１５）の通算時間で２３〜２７の期間）では、選択線Ｇｂのみが順に選択走査され、前記ＴＦＴＱ１４を導通することで、コンデンサＣ１のデータが消去され、ブランク表示となる。
【００９１】
そして、そのブランク表示は後述するように１階調分あればよいので、２単位時間に亘って行った後、第４の走査期間Ｔｓ４（図１２（１５）の通算時間で２５〜２９の期間）となり、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に１ｂｉｔ目のデータが取込まれ、表示が開始される。ここでも、前記２ｂｉｔ目の表示と同様に、余分になる後半の３単位時間（図１２（１５）の通算時間で２７〜３１の期間）では、選択線Ｇａのみが順に選択走査され、再びメモリ回路Ｍ１から前記４ｂｉｔ目のデータを読出し、その後もさらに３単位時間（図１２（１５）の通算時間で３０〜３２の期間）に亘って表示を行った後、次のフレームの第１の走査期間Ｔｓ１でデータが更新されるまで、表示を継続する。
【００９２】
したがって、５〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、３２：９（本来のフレーム期間分）＋６（本来のフレーム期間分）＋１（次のフレーム期間分）：８：４：２＝１６：８：４：２：１となる。したがって、前記２単位時間のブランク表示を挿入することで、メモリ回路Ｍ１側での表示の重みを（２のｎ乗−１）レベルとし、メモリ回路Ｍ２側での表示の重みを２のｎ乗レベルとすることができる。これによって、通常の２進数データをそのまま使用することができる。
【００９３】
すなわち、前述の素子回路Ａａを用いた図６，７の駆動方法は、メモリ回路Ｍ１とコンデンサＣ１とを用いて、１，２，…，（２のｎ乗）のように（ｎ＋１）ｂｉｔ階調を表示するとき、
（２の（ｎ−１）乗）＞（１＋２＋…＋（２の（ｎ−２）乗））
であるので、各ｂｉｔの走査期間を（２の（ｎ−２）乗）階調の表示期間とほぼ等しくし、予め（２の（ｎ−１）乗）階調表示データをメモリ回路Ｍ１へ記憶させ、その後コンデンサＣ１を用いて（２の（ｎ−２）乗），…，２，１階調表示を行い、その（２の（ｎ−２）乗），…，２，１階調表示の余った時間に先のメモリ回路Ｍ１へ記憶させたデータを用いて、（２の（ｎ−１）乗）階調表示の残った表示期間を表示させるものである。
【００９４】
これに対して、この素子回路Ａｃを用いた図１２の駆動方法は、上記表示期間の合計が、
（２のｎ乗）＞（１＋２＋…＋（２の（ｎ−２）乗）＋（２の（ｎ−１）乗））
と、メモリ回路Ｍ２を用いて（２のｎ乗）階調表示を行うべき期間より１階調分足りなくなるので、前記ＴＦＴＱ１４を用いてブランク表示するだけの期間を１階調分作り、２のｎ乗のＭ階調表示を実現させたものである。
【００９５】
前述の図２，６，７等では、ＴＦＴＱ２１が導通状態となった時の発光量を、ＴＦＴＱ１１が導通状態となった時の発光量より１階調分大きくすれば、各ｂｉｔデータの重みの比を、１：２：４：８等、２の階乗の重みとできる。これに対して、この図１２では、ＴＦＴＱ１１，Ｑ１２の重みを等しくしている。それは、特性がほぼ等しいＴＦＴや電気光学素子が作成される可能性は比較的高いが、特性が１階調レベルだけずれたＴＦＴや電気光学素子が作成される可能性が比較的低いためである。
【００９６】
そこで、表示可能な階調数Ｍを２の階乗−１とする場合は、前述の図２，６，７等のように、メモリ回路Ｍ２に最上位ｂｉｔのデータを記憶させれば済むのに対して、階調数Ｍを２の階乗とする場合は、後述の図１４のように、最上位ｂｉｔのデータをメモリ回路Ｍ１へも記憶させたり、下位ｂｉｔのデータをメモリ回路Ｍ２に記憶させたり、この図１２のようにメモリ回路Ｍ１（やコンデンサＣ１）による発光に非発光期間を設ける等の処置が必要である。しかしながら、この場合、前述のように通常の２進数データをそのまま使用することができるので、余計なデータ変換回路は不要であり、好適である。
【００９７】
本発明の実施の第５の形態について、図１３および図１４に基づいて説明すれば、以下のとおりである。
【００９８】
図１３は、本発明の実施の第５の形態の有機ＥＬディスプレイにおける素子回路Ａｄの電気回路図である。この素子回路Ａｄは、前述の素子回路Ａａに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｄでは、２つのメモリ回路Ｍ１，Ｍ２に関連する構成が、相互に等しいことである。すなわち、メモリ回路Ｍ１に関連して、ＴＦＴＱ１１，Ｑ１２，Ｑ１３およびコンデンサＣ１ならびに走査信号線Ｇおよび選択線Ｇａが設けられるのと同様に、メモリ回路Ｍ２に関連して、ＴＦＴＱ２１，Ｑ２２，Ｑ２３およびコンデンサＣ２ならびに走査信号線Ｓおよび選択線Ｓａが設けられる。
【００９９】
このような素子回路Ａｄを用いた駆動方法の一例は、図１４に示すようになる。この図１４の例では、６ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ６であり、図１４（５）〜（１６）に、それぞれのコンデンサＣ１，Ｃ２での表示データのストア状態を示す。また、４ｂｉｔ階調のデータを用いるものとし、図１４（２）はｂｉｔ４のデータに対する通算表示時間を示し、図１４（３）はｂｉｔ３のデータに対する通算表示時間を示し、図１４（４）はｂｉｔ２，１のデータに対する通算表示時間を示す。図６（１）は各走査期間Ｔｓ１〜Ｔｓ４での単位時間表示であり、図６（１７）は１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【０１００】
この駆動方法は、奇数フレーム期間Ｔｆ１と偶数フレーム期間Ｔｆ２とで１組となっている。第１のフレーム期間Ｔｆ１の第１の走査期間Ｔｓ１（図１４（１７）の通算時間で１〜６の期間）では、走査信号線Ｇ，Ｓおよび選択線Ｓａのみが順に選択走査されてＴＦＴＱ１２；Ｑ２２，Ｑ２３が導通し、メモリ回路Ｍ２およびコンデンサＣ１，Ｃ２に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。
【０１０１】
ここで、４ｂｉｔのデータで１６階調表示を実現するには、１階調当りの表示期間を４単位時間とすると、４ｂｉｔ目のデータの表示期間には４×８＝３２単位時間あればよく、そのうち前記コンデンサＣ１を用いて表示した期間が既に６単位時間あるので、コンデンサＣ２を用いて表示する期間は、合計で３２−６＝２６単位時間あればよい。これは１フレーム期間Ｔｆより４単位時間短いので、余分となる期間で、３ｂｉｔ目のデータを表示することができる。そして、その３ｂｉｔ目のデータがコンデンサＣ２に保持されている時間は、４単位時間となる。
【０１０２】
このため、第２の走査期間Ｔｓ２（図１４（１７）の通算時間で７〜１２の期間）では、走査信号線Ｇ，Ｓおよび選択線Ｇａのみが順に選択走査されてＴＦＴＱ１２，Ｑ１３；Ｑ２２が導通し、メモリ回路Ｍ１およびコンデンサＣ１，Ｃ２に３ｂｉｔ目のデータを取込むとともに、該３ｂｉｔ目のデータの表示が開始される。このとき、選択線Ｓａは非選択状態であるので、ＴＦＴＱ２３は遮断し、メモリ回路Ｍ２は４ｂｉｔ目のデータを保持し続ける。その第２の走査期間Ｔｓ２の途中で、前記４単位時間が経過した時点で、選択線Ｓａのみが選択走査されてＴＦＴＱ２３が導通し、コンデンサＣ２に４ｂｉｔ目のデータが読出され、以降第１のフレーム期間Ｔｆ１の終了まで表示が行われることになる。コンデンサＣ１に関しては、第２の走査期間Ｔｓ２の終了まで、前記３ｂｉｔ目のデータの表示が行われる。
【０１０３】
続いて、第３の走査期間Ｔｓ３（図１４（１７）の通算時間で１３〜１８の期間）では、走査信号線Ｇのみが順に選択走査され、コンデンサＣ１に２ｂｉｔ目のデータが取込まれ、表示が開始される。このとき、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は３ｂｉｔ目のデータを保持し続ける。本実施の形態では、前記のように時間分割階調の１階調当りの表示期間を４単位時間とするので、この２ｂｉｔ目のデータの表示期間は８単位時間となる。
【０１０４】
したがって、１ｂｉｔ目のデータの走査を行う第４の走査期間Ｔｓ４は、前記第３の走査期間Ｔｓ３から８単位時間だけ遅れて開始され、図１４（１７）の通算時間で２１〜２６の期間となり、走査信号線Ｇのみが順に選択走査される。このときも前記走査期間Ｔｓ３と同様に、選択線Ｇａは非選択状態であるので、ＴＦＴＱ１３は遮断し、メモリ回路Ｍ１は３ｂｉｔ目のデータを保持し続ける。そして、６単位時間の該走査期間Ｔｓ４に対して、表示に必要な期間は４単位時間であるので、余分になる後半の２単位時間（図１４（１７）の通算時間で２５〜３０の期間）では、選択線Ｇａのみが順に選択走査され、メモリ回路Ｍ１にストアされていた３ｂｉｔ目のデータを読出し、表示が行われる。
【０１０５】
したがって、４〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、６×２＋２０：４＋６＋６：８：４＝８：４：２：１となる。このように下位ビット側のコンデンサＣ１にも最上位ビットのデータを取込むことで、前記のブランク表示を用いることのない３０単位時間で１フレーム期間Ｔｆを構成しても、４ｂｉｔ目のデータの表示時間を３２単位時間確保し、該４ｂｉｔのデータをフルに使用した１６階調表示を行うことができる。これによって、２のｎ乗の階調表示を行うにあたって、１フレーム期間Ｔｆを最小限にすることができる。
【０１０６】
また、第２のフレーム期間Ｔｆ２では、前記第１のフレーム期間Ｔｆ１におけるメモリ回路Ｍ１およびコンデンサＣ１の組合わせと、メモリ回路Ｍ２およびコンデンサＣ２の組合わせとにおける表示データが相互に入換えられることになる。これは、ＴＦＴＱ１１とＴＦＴＱ２１とで有機ＥＬ素子１へ供給する電流量に微妙なバラツキが発生する場合に備え、そのバラツキによる影響を４ｂｉｔ目とそれ以外のｂｉｔとへ分散させるためである。このようにすれば、前記ＴＦＴＱ１１とＴＦＴＱ２１とで特性に多少のバラツキがあっても、階調性の良い表示を得ることができる。
【０１０７】
本発明の実施の第６の形態について、図１５および図１６に基づいて説明すれば、以下のとおりである。
【０１０８】
図１５は、本発明の実施の第６の形態の有機ＥＬディスプレイにおける素子回路Ａｅの電気回路図である。この素子回路Ａｅは、前述の素子回路Ａｂに類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この素子回路Ａｅでは、前述の素子回路Ａｄと同様に、総てのメモリ回路Ｍ１〜Ｍ３およびＴＦＴＱ１２〜Ｑ３２に関して、それぞれ電位保持用のコンデンサＣ１〜Ｃ３および前記メモリ回路Ｍ１〜Ｍ３の書込み／読出し制御用のＴＦＴＱ１３〜Ｑ３３が設けられていることである。前記ＴＦＴＱ１２〜Ｑ３２は走査信号線Ｇ，Ｓ，Ｋによってそれぞれ選択走査され、前記ＴＦＴＱ１３〜Ｑ３３は選択線Ｇａ，Ｓａ，Ｋａによってそれぞれ選択走査される。
【０１０９】
このような素子回路Ａｅを用いた駆動方法の一例は、図１６に示すようになる。この図１６の例では、６ラインを走査の単位としており、したがって素子回路はＡ１〜Ａ６であり、図１６（６）〜（２３）に、それぞれのコンデンサＣ１〜Ｃ３での表示データのストア状態を示す。また、５ｂｉｔのデータを用いるものとし、図１６（２）はｂｉｔ５のデータに対する通算表示時間を示し、図１６（３）はｂｉｔ４のデータに対する通算表示時間を示し、図１６（４）はｂｉｔ３のデータに対する通算表示時間を示し、図１６（５）はｂｉｔ２，１のデータに対する通算表示時間を示す。図１６（１）は各走査期間Ｔｓ１〜Ｔｓ５での単位時間表示であり、図１６（２４）は１フレーム期間Ｔｆ内での単位選択時間の通算時間である。
【０１１０】
第１の走査期間Ｔｓ１（図１６（２４）の通算時間で１〜６の期間）では、先ず総ての走査信号線Ｋ，Ｓ，Ｇを選択走査してＴＦＴＱ１２〜Ｑ３２を導通することで、コンデンサＣ１〜Ｃ３に５ｂｉｔ目のデータを取込むとともに、該５ｂｉｔ目のデータの表示が開始される。このとき、選択線Ｋａもまた選択走査され、ＴＦＴＱ３３が導通することで、メモリ回路Ｍ３に該５ｂｉｔ目のデータが取込まれる。このような５ｂｉｔ目のデータの取込み走査が、素子回路Ａ１〜Ａ６に対して、順に行われる。したがって、この走査期間Ｔｓ１は６単位時間となる。
【０１１１】
同様に、第２の走査期間Ｔｓ２（図１６（２４）の通算時間で７〜１２の期間）でも、総ての走査信号線Ｋ，Ｓ，Ｇを選択走査してＴＦＴＱ１２〜Ｑ３２を導通することで、コンデンサＣ１〜Ｃ３に４ｂｉｔ目のデータを取込むとともに、該４ｂｉｔ目のデータの表示が開始される。このときは、選択線Ｓａが選択走査され、ＴＦＴＱ２３が導通することで、メモリ回路Ｍ２に該４ｂｉｔ目のデータが取込まれる。そして、コンデンサＣ３に関しては、５単位時間の表示を行った後、最後の１単位時間では、選択線Ｋａが選択走査され、メモリ回路Ｍ３から５ｂｉｔ目のデータが読出され、以降、１フレーム期間Ｔｆの終了まで、その５ｂｉｔ目のデータの表示が行われる。
【０１１２】
続いて、第３の走査期間Ｔｓ３（図１６（２４）の通算時間で１３〜１８の期間）では、走査信号線Ｓ，Ｇを選択走査してＴＦＴＱ２２，Ｑ３２を導通することで、コンデンサＣ２，Ｃ３に３ｂｉｔ目のデータを取込むとともに、該３ｂｉｔ目のデータの表示が開始される。その表示は、走査期間Ｔｓ３が終了しても、１単位時間だけ継続される。
【０１１３】
第４の走査期間Ｔｓ４（図１６（２４）の通算時間で２０〜２５の期間）では、走査信号線Ｇおよび選択線Ｇａを共に選択走査してＴＦＴＱ１２，Ｑ１３を導通することで、コンデンサＣ１およびメモリ回路Ｍ１に２ｂｉｔ目のデータを取込むとともに、該２ｂｉｔ目のデータの表示が開始される。一方、該走査期間Ｔｓ４の開始から２単位時間経過した後に、選択線Ｓａが選択走査され、メモリ回路Ｍ２から４ｂｉｔ目のデータが読出され、以降、１フレーム期間Ｔｆの終了まで、その４ｂｉｔ目のデータの表示が行われる。
【０１１４】
第５の走査期間Ｔｓ５（図１６（２４）の通算時間で２６〜３１の期間）では、走査信号線Ｇのみを選択走査してＴＦＴＱ１２を導通することで、コンデンサＣ１に１ｂｉｔ目のデータを取込むとともに、該２ｂｉｔ目のデータの表示が開始される。そして、１階調当りの表示時間は４単位時間であるので、該走査期間Ｔｓ５の開始から４単位時間経過した後に、選択線Ｇａが選択走査され、メモリ回路Ｍ１から２ｂｉｔ目のデータが読出され、以降の２単位時間に亘って表示される。
【０１１５】
したがって、５〜１ｂｉｔの各データの表示時間は、素子回路Ａ１について見れば、（６＋２０）×２（２倍の電流量による重み分）＋６×２：５×２（前記２倍の重み分）＋６×２＋１０：９＋７：６＋２：４＝６４：３２：１６：８：４＝１６：８：４：２：１となる。
【０１１６】
このようにしてもまた、前記のブランク表示を用いることなく、５ｂｉｔのデータをフルに利用した６４階調の表示を行うことができる。そして、１フレーム期間Ｔｆは、４（１階調当りの単位時間）×（１＋２＋４＋８＋１６）÷４（４つのＴＦＴＱ１１，２１；Ｑ３１ａ，Ｑ３１ｂで電流を供給するので４で割る）＝３１単位時間となる。
【０１１７】
本発明の実施の第７の形態について、図１７〜図１９に基づいて説明すれば、以下のとおりである。
【０１１８】
図１７は、本発明の実施の第７の形態の有機ＥＬディスプレイにおける縦方向に隣接した任意のラインの素子回路Ａｉｊ，Ａｉ＋１ｊの電気回路図である。これらの素子回路Ａｉｊ，Ａｉ＋１ｊは、相互に等しく形成される前述の素子回路Ａｅを応用したものである。ただし、コンデンサＣ１の一方の端子は前記ＴＦＴＱ１１に接続され、他方の端子はＴＦＴＱ１５を介して前記電源線Ｖに接続される。このＴＦＴＱ１５はｐ型であり、ｎ型のＴＦＴＱ１３とともに、ゲートは前記選択線Ｇａに共通に接続される。
【０１１９】
したがって、ｐ型ＴＦＴＱ１５によるコンデンサＣ１からの表示データの読出しと、ｎ型ＴＦＴＱ１３によるメモリ回路Ｍ１からの表示データの読出しとが択一的に行われ、その読出された表示データがＴＦＴＱ１１のゲートに与えられることになる。このように構成すると、メモリ回路Ｍ１でコンデンサＣ１をチャージＵＰ／ＤＯＷＮするのに比べて、消費電力のロスを防げるので、低消費電力化に効果を有する。なお、このＴＦＴＱ１５を用いることによる効果は、前述の各素子回路Ａ，Ａａ，…等の他の素子回路に関しても、同様に得ることができる。
【０１２０】
これらの素子回路Ａ１ｊ，…，Ａｉｊ，Ａｉ＋１ｊ，…，Ａｍｊは、奇数フィールドと偶数フィールドとで、前記縦方向に隣接した素子回路、たとえばＡｉｊに対して、Ａｉ＋１ｊと、Ａｉ−１ｊとが交互に組合わせられて駆動される。そして、たとえば画素数が縦４８０×横６４０のディスプレイにおいて、入力信号がインターレース信号であり、１フィールド当り２４０ライン分のデータしかない場合等に適用することができる。以下、この有機ＥＬディスプレイでは、説明の簡略化のために白黒表示として、素子回路Ａ１ｊ〜Ａｍｊの数ｍも、１１ライン分とする。
【０１２１】
前記インターレース走査において、前記の素子回路Ａ１ｊ〜Ａ１１ｊを応用した例が、図１８に示す駆動方法である。ここでは、後述するように、第１のフィールド期間Ｔｆ１において、素子回路Ａ１ｊ，Ａ３ｊ，Ａ５ｊ，Ａ７ｊ，Ａ９ｊ（図１８では列番号ｊは省略）と、素子回路Ａ２ｊ，Ａ４ｊ，Ａ６ｊ，Ａ８ｊ，Ａ１０ｊとを、あたかも１つの素子回路の如く扱って表示を行い、第２のフィールド期間Ｔｆ２において、素子回路Ａ２ｊ，Ａ４ｊ，Ａ６ｊ，Ａ８ｊ，Ａ１０ｊと素子回路Ａ３ｊ，Ａ５ｊ，Ａ７ｊ，Ａ９ｊ，Ａ１１ｊとを、あたかも１つの素子回路の如く扱って表示を行っている。そして、実際に選択走査されるのは、１１本の走査信号線Ｇ１〜Ｇ１１の内、各フィールドで１本おきの６本である。
【０１２２】
図１８では、素子回路Ａ１ｊ〜Ａ１１ｊの表示状態を、図１８（５）〜（１５）でそれぞれ示す。図１８（２）はｂｉｔ４のデータに対する通算表示時間を示し、図１８（３）はｂｉｔ３のデータに対する通算表示時間を示し、図６（４）はｂｉｔ２，１のデータに対する通算表示時間を示す。図１８（１）は各走査期間Ｔｓ１〜Ｔｓ４での単位時間表示であり、図１８（１６）は１フィールド期間Ｔｆ内での単位選択時間の通算時間である。
【０１２３】
第１フィールド期間Ｔｆ１では、素子回路Ａ２ｉｊと素子回路Ａ２ｉ−１ｊとを一対として、第１の走査期間Ｔｓ１（図１８（１６）の通算時間１〜６の期間）で、素子回路Ａ２ｉ−１ｊ（奇数ラインの素子回路）のＴＦＴＱ１３を導通状態とし、ＴＦＴＱ１５を非導通状態とし、素子回路Ａ２ｉｊ（偶数ラインの素子回路）のＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を導通状態としながら、データ信号線Ｄｊから、各素子回路Ａ２ｉ−１ｊのメモリ回路Ｍ１と、各素子回路Ａ２ｉｊのコンデンサＣ１とに、共に４ｂｉｔ目のデータを取込み、表示が開始される。表示は、あたかも走査信号線Ｇが６本分であるかの如く行うので、この走査期間Ｔｓ１は６単位時間となる。
【０１２４】
次に、第２の走査期間Ｔｓ２（図１８（１６）の通算時間７〜１２の期間）で、素子回路Ａ２ｉ−１ｊのＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を導通状態とし、素子回路Ａ２ｉｊのＴＦＴＱ１３を導通状態とし、ＴＦＴＱ１５を非導通状態としならが、データ信号線Ｄｊから、各素子回路Ａ２ｉｊのメモリ回路Ｍ１と、各素子回路Ａ２ｉ−１ｊのコンデンサＣ１とに、共に３ｂｉｔ目のデータを取込み、表示が開始される。表示は、あたかも走査信号線Ｇが６本分であるかの如く行うので、この走査期間Ｔｓ２も６単位時間となる。
【０１２５】
本実施の形態では、時間分割階調の１階調当りの表示時間を４単位時間としているので、１フィールド期間Ｔｆは、４（１階調当りの単位時間）×（１＋２＋４＋８）÷２（２つの素子回路Ａ２ｉ−１ｊ，Ａ２ｉｊを用いて表示しているので、２で割る）＝３０単位時間となる。したがって、４ｂｉｔ目のデータの表示期間の重みは４×８＝３２単位時間であり、そのうち素子回路Ａ２ｉｊを用いて表示した期間が既に６単位時間あるので、素子回路Ａ２ｉ−１ｊを用いて表示する期間は、合計３２−６＝２６単位時間あればよい。これは１フィールド期間Ｔｆよりも４単位時間だけ短いので、その分前記３ｂｉｔ目のデータを表示することとして、素子回路Ａ２ｉ−１ｊが３ｂｉｔ目のデータを表示する時間は４単位時間となる。この時間は、１走査期間Ｔｓより短いので、前記４単位時間遅れた通算時間１１〜１６の期間に、走査信号線Ｇ２ｉ−１を用いた第１の選択走査とは独立して、前記選択線Ｇａ２ｉ−１を用いた第２の選択走査が行われ、素子回路Ａ２ｉ−１ｊでは、メモリ回路Ｍ１から４ｂｉｔ目のデータが読出されて、その４ｂｉｔ目のデータの表示に復帰する。この後、第１フィールド期間Ｔｆ１の終了まで、素子回路Ａ２ｉ−１ｊでは、走査信号線Ｇ２ｉ−１は選択されず、また選択線Ｇａ２ｉ−１によっては、ＴＦＴＱ１３を導通状態とし、ＴＦＴＱ１５を非導通状態として保持される。
【０１２６】
続いて、第３の走査期間Ｔｓ３（図１８（１６）の通算時間１３〜１８の期間）では、前述のように素子回路Ａ２ｉ−１ｊのＴＦＴＱ１３を導通状態のままとし、ＴＦＴＱ１５を非導通状態のままとして、４ｂｉｔ目のデータを表示するとともに、素子回路Ａ２ｉｊのＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を導通状態とし、データ信号線Ｄｊから、各素子回路Ａ２ｉｊのコンデンサＣ１に、２ｂｉｔ目のデータを取込み、表示が開始される。この走査期間Ｔｓ３も６単位時間であるけれども、２ｂｉｔ目のデータの表示期間は８単位時間なので、該走査期間Ｔｓ３よりも２単位時間だけ長い。したがって、２単位時間待ってから次の第４の走査期間Ｔｓ４に入る。
【０１２７】
この走査期間Ｔｓ４（図１８（１６）の通算時間２１〜２６の期間）でも、素子回路Ａ２ｉ−１ｊのＴＦＴＱ１３を導通状態のままとし、ＴＦＴＱ１５を非導通状態のままとして、４ｂｉｔ目のデータを表示するとともに、素子回路Ａ２ｉｊのＴＦＴＱ１３を非導通状態とし、ＴＦＴＱ１５を導通状態とし、データ信号線Ｄｊから、各素子回路Ａ２ｉｊのコンデンサＣ１に、１ｂｉｔ目のデータを取込み、表示が開始される。この１ｂｉｔ目のデータの表示期間は４単位時間なので、該走査期間Ｔｓ４よりも２単位時間短い。そこで、走査信号線Ｇ２ｉを用いた第１の選択走査とは独立して、前記選択線Ｇａ２ｉを用いた第２の選択走査が行われ、メモリ回路Ｍ１から３ｂｉｔ目のデータが読出されて、その３ｂｉｔ目のデータの表示に復帰する。この３ｂｉｔ目のデータは、前記素子回路Ａ２ｉ−１ｊの４ｂｉｔ目のデータとともに、第１フィールド期間Ｔｆ１の終了まで表示される。
【０１２８】
第２フィールド期間Ｔｆ２では、素子回路Ａ２ｉｊと素子回路Ａ２ｉ＋１ｊとを一対として、素子回路Ａ２ｉ±１ｊと素子回路Ａ２ｉｊとの関係が第１フィールド期間Ｔｆ１とは逆になる。本発明の構成は、前述のような１つの有機ＥＬ素子１と複数の駆動用ＴＦＴＱ１２，Ｑ２２等を組合わせた場合だけでなく、本実施の形態のようにインターレース走査であたかも１つの素子回路が複数の副素子回路から構成されているように扱える場合や、ノンインターレース走査でも、実際に１つの素子回路が複数の副素子回路から構成されているような場合でも有効となる。また、本発明の構成は、素子回路Ａ，Ａａ，Ａｂ，…（以下、代表して参照符Ａで示す）を構成する有機ＥＬ素子１を複数のレベルで発光させられれば適用可能であり、上記の各実施の形態にある複数のＴＦＴを用いる場合に限定されない。
【０１２９】
このように構成することによって、時間分割階調制御を行うにあたって、通常のインターレース走査に対応した表示データに対して、共通のデータ信号線Ｄを用いて、相互に隣接する奇数ラインの素子回路Ａ２ｉ−１ｊと偶数ラインの素子回路Ａ２ｉｊとの選択走査を工夫するだけで、特別な部分画素を用いなくても、動画偽輪郭の発生を抑えることができる。たとえば、画素数が縦４８０×横６４０の表示装置の場合、入力信号がインターレース信号であれば１フィールド当たり２４０本分のデータしかないので、画面縦方向４８０本のうち飛び飛びに２４０本を点灯させるか、縦方向２画素まとめて４８０本総てを点灯させるかの選択となり、このとき縦方向２画素まとめて４８０本総てを点灯させることで、特別な部分画素を設けなくても、動画偽輪郭の発生を抑えることができる。
【０１３０】
ところで、上記の各実施の形態から理解されるとおり、本発明の構成では、素子回路Ａに配置したメモリ回路Ｍ１，Ｍ２，…の数より多いｂｉｔ数の階調表示を実現するとき、適切なタイミングで素子回路Ａ外から表示データを取込まなければならない。しかしながら、通常の映像信号では、各ｂｉｔのデータは各素子回路Ａの単位でまとめて転送される。したがって、上記各素子回路Ａ単位の表示データをｂｉｔ毎のデータに変換する必要がある。そのためのシステム構成の一例が、図１９に示す表示装置１１の構成である。この表示装置１１では、素子回路Ａは図１１で示す素子回路Ａｃで示している。
【０１３１】
すなわち、この表示装置１１では、外部の回路から前記各素子回路Ａｃの単位で送られてきた表示データは、ＲＡＭ１２に一旦貯えられる。また、その素子回路Ａｃ単位の表示データの同期信号がコントローラ１３へ入力される。そして、コントローラ１３によって前記ＲＡＭ１２を制御し、各素子回路Ａｃ単位の表示データの書込みと、ｂｉｔ単位に変換したデータの読出しとを行い、必要なタイミングでデータ変換を行い、素子回路Ａｃｉｊのデータ信号線Ｄｊへ供給する構成である。
【０１３２】
前記ＲＡＭ１２は、フレームメモリ等を実現するものであるが、どのようなフォーマットに変換したらよいかは表示装置毎に異なるので、このフレームメモリやフォーマット変換用の前記コントローラ１３を表示パネルと一体化することが好ましい。このとき、前記メモリ回路Ｍ１，Ｍ２，…をＴＦＴを用いて構成できるのであるから、同様に該フレームメモリやコントローラも、ＴＦＴを用いて一体形成することが好ましい。
【０１３３】
さらにまた、上記の素子回路Ａ，Ａａ，Ａｂ，…は、時間分割階調を用いて表示する（これを動画表示と記す）だけでなく、有機ＥＬ素子１に対応したメモリ回路Ｍ１，Ｍ２，…を用いて時間分割階調を用いてない表示（これを静止画表示と記す）を行うことも可能である。この場合、前記フレームメモリとコントローラとを表示パネルと一体化することで、前記動画表示時と静止画表示時とで各々最適なｂｉｔデータを生成することが可能となるので、好ましい。
【０１３４】
なお、前記ＲＡＭ１２はスタティックメモリから構成されていなくとも、１フレーム期間Ｔｆ以上の保持時間を持ったダイナミックメモリから構成されてもよい。特に、素子回路Ａｃに配置したメモリ回路Ｍ１，Ｍ２がスタティックメモリ構成である場合、そのメモリ回路Ｍ１，Ｍ２に対応する上位ｂｉｔデータを貯える前記ＲＡＭ１２のメモリは、ダイナミックメモリの方が、ＲＡＭサイズ等を小さくできるので好ましい。また、上記各実施の形態で示した駆動方法は、素子回路Ａに配置したメモリ回路Ｍ１，Ｍ２，…の数より多い所望とする階調数の表示を最低限の駆動で実現する手法であるけれども、必要な階調数が前記メモリ回路Ｍ１，Ｍ２，…の数以下であれば、上記手法を使わずに、各素子回路Ａに配置したメモリ回路Ｍ１，Ｍ２，…だけで表示を行うようにしてもよい。
【０１３５】
また、上記の各実施の形態では、記憶素子として２つのＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を用いたスタティックメモリ構成を取っているけれども、１フレーム期間Ｔｆ１に亘って電位を保持できるのであれば、コンデンサ等を用いたダイナミックメモリ構成であっても構わない。たとえば、素子回路Ａのメモリ回路Ｍ１，Ｍ２のうち、一方をコンデンサとしたものは、図５の素子回路Ａａにおいてメモリ回路Ｍ１を削除したものと考えることができ、この場合、コンデンサＣ１が時間分割階調制御される。また、素子回路Ａのメモリ回路Ｍ１，Ｍ２のうち、両方をコンデンサとしたものは、図１３の素子回路Ａｄにおいてメモリ回路Ｍ１，Ｍ２を削除したものと考えることができ、この場合、コンデンサＣ１，Ｃ２の少なくとも一方が時間分割階調制御される。
【０１３６】
また、記憶素子としてもコンデンサを用い、そのコンデンサによって電位保持手段として用いるコンデンサＣ１，Ｃ２のデータの書換えを行う場合には、記憶素子として用いるコンデンサの容量を、電位保持手段として用いるコンデンサの容量より大きく（概ね２倍以上、好ましくは１０倍以上で）なければならない。
【０１３７】
さらにまた、前記有機ＥＬ素子１の構造としては、たとえばガラス基板の上にＩＴＯ等の透明な陽極を形成し、その上に有機多層膜、さらにＡｌ等の陰極を形成した構成で実現することができる。また、前記有機多層膜にも幾つかの構造があるけれども、たとえば、正孔入層（または陽極バッファ層）としてＣｕＰｃを、正孔輸送層としてＴＰＤを、発光層としてＤＰＶＢｉ、Ｚｎ（ｏｘｚ）２、ＤＣＭをドーパントとしたＡｌｑ等を、電子輸送層としてはＡｌｑ等を積層した構成が好ましい。
【０１３８】
一方、上述のような有機ＥＬ素子１を駆動するためのＴＦＴＱ１１，Ｑ２１等は、電荷移動度の大きな多結晶シリコンプロセスで製作されたＴＦＴを用いる必要があり、たとえば特開平１０−３０１５３６号公報などで実現することができる。上記の工程では、プロセスの最高温度を、ゲート絶縁膜形成時の６００℃程度に抑えることができ、高耐熱性ガラスを使用することができる。
【０１３９】
【発明の効果】
本発明の表示装置は、以上のように、マトリクス状に配列された各電気光学素子に対応して設けたアクティブ素子によって記憶素子に表示データを取込み、その記憶素子の出力で前記電気光学素子を表示駆動するようにした表示装置において、記憶素子およびそれに対を成す前記アクティブ素子を複数組設けて、輝度レベルを設定するそれら複数の記憶素子の電圧または電流の和出力で前記電気光学素子を表示駆動するようにし、さらに一方の記憶素子に対応したアクティブ素子を時間分割階調駆動する。
【０１４０】
それゆえ、デジタル階調制御を時間分割階調制御で実現するにあたって、中間値以上の表示データでは他方の記憶素子は１フレーム期間を略発光し続けることになり、中間値以上の表示データと中間値未満の表示データとの境界があり、それが移動してゆく場合に、動画偽輪郭の発生を抑えることができる。
【０１４１】
また、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子を２組以上とするとともに、第１のアクティブ素子または記憶素子の出力電位を保持して前記電気光学素子に与える電位保持手段および前記電位保持手段と第１の記憶素子との間に設けられる第３のアクティブ素子をさらに設け、第１のアクティブ素子の選択走査とは独立して第３のアクティブ素子を選択走査することで、表示データを直接電位保持手段へ書込むことができるとともに、第１の記憶素子へ書込んだ表示データを読出して前記電位保持手段へ書込むことができるようにする。
【０１４２】
それゆえ、一旦第１の記憶素子へ書込んだデータを第３のアクティブ素子の選択走査によって任意のタイミングで電位保持手段ヘ読出し、表示することができ、同じ表示データを用いて表示駆動する場合、データ信号線からのデータの再書込みを不要とすることができる。また、前記選択走査に要する時間を短縮し、１フレーム期間を短縮することができる。また、第１の記憶素子から表示データを読出して電位保持手段に設定するので、データ信号線やそれに接続される浮遊容量をチャージアップする必要はなく、低消費電力化を図ることもできる。
【０１４３】
さらにまた、本発明の表示装置は、以上のように、前記電位保持手段に関連して、その電位を予め定める初期化電位に設定する第４のアクティブ素子をさらに備え、第１のアクティブ素子の選択走査によることなく、該第４のアクティブ素子を介して電位保持手段を前記予め定める初期化電位として、そのストアデータを消去する。
【０１４４】
それゆえ、第２のアクティブ素子側での表示の重みを２のｎ乗レベルとし、第１のアクティブ素子側での表示の重みを（２のｎ乗−１）レベルとし、通常の２進数データをそのまま使用することができる。
【０１４５】
また、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子は２組以上として、下位ビット側となる第１番目の記憶素子の出力による前記電気光学素子の電流駆動能力を基準に、第２番目以上の記憶素子の出力による前記電気光学素子の電流駆動能力を、前記第１番目の記憶素子の出力による電流駆動能力の２の乗数倍に順次設定する。
【０１４６】
それゆえ、１フレーム期間に前記第２番目以降の記憶素子の出力による電気光学素子の発光が続くことになるので、動画偽輪郭の発生を、一層少なくすることができる。
【０１４７】
さらにまた、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子を２組とし、さらにそれぞれに電位保持手段を設け、その電位保持手段と記憶素子との間に第３のアクティブ素子をさらに設けることで、電気光学素子を表示駆動するための表示データの設定の自由度を向上しつつ、第１のアクティブ素子側と第２のアクティブ素子側とで共通の構成とし、周期的に切換えを行う。
【０１４８】
それゆえ、電気光学素子側で、第１のアクティブ素子に対応した構成と第２のアクティブ素子に対応した構成とで電気光学素子の特性にバラツキがあっても、平均した輝度を観察することになるので、階調性の良い表示を得ることができる。
【０１４９】
また、本発明の表示装置は、以上のように、前記記憶素子ならびにアクティブ素子を２組以上として、そのうち２組のそれぞれに電位保持手段および第３のアクティブ素子をさらに備え、下位ビットの表示データの与えられるアクティブ素子側でも、最上位ビットの表示データの書込みを行う。
【０１５０】
それゆえ、２のｎ乗の階調表示を行う場合に、最上位ビットのデータの表示を、一方のアクティブ素子側のみで行うと、他方のアクティブ素子側では、最小表示期間のブランク表示が必要になるのに対して、下位ビットの表示データの与えられるアクティブ素子にも、その最上位ビットのデータの表示を行わせることで、前記ブランク表示を用いることなく、したがって１フレーム期間を最小限にして、前記２のｎ乗の階調表示を行うことができる。
【０１５１】
さらにまた、本発明の表示装置は、以上のように、同一のデータ信号線の方向に隣接する第ｉの電気光学素子および第ｉ−１の電気光学素子の第１の組み合わせと、前記データ信号線の方向に隣接する前記第ｉの電気光学素子および第ｉ＋１の電気光学素子の第２の組み合わせとが、２つのフィールド期間で切換えられて前記同一のデータ信号線から取込んだ前記表示データを表示し、前記第１の組み合わせにおいて、前記第ｉ−１の電気光学素子が第１の表示状態で表示する一方、前記第ｉの電気光学素子が第２の表示状態で表示し、前記第２の組み合わせにおいて、前記第ｉの電気光学素子が第１の表示状態で表示する一方、前記第ｉ＋１の電気光学素子が第２の表示状態で表示する。
【０１５２】
それゆえ、時間分割階調制御を行うにあたって、通常のインターレース走査に対応した表示データに対して、共通のデータ信号線を用いて、隣接する奇数ラインの電気光学素子に対応したアクティブ素子と偶数ラインの電気光学素子に対応したアクティブ素子との選択走査を工夫するだけで、動画偽輪郭の発生を抑えることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の有機ＥＬディスプレイを実現する素子回路の電気回路図である。
【図２】図１で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図３】図２で示す駆動方法によって動画偽輪郭が抑制されていることを説明するための図である。
【図４】図１で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の他の例を示す図である。
【図５】本発明の実施の第２の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図６】図５で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図７】図５で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の他の例を示す図である。
【図８】本発明の実施の第３の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図９】図８で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図１０】有機ＥＬ素子の発光輝度と発光効率との関係の一例を示すグラフである。
【図１１】本発明の実施の第４の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１２】図１１で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図１３】本発明の実施の第５の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１４】図１３で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図１５】本発明の実施の第６の形態の有機ＥＬディスプレイにおける素子回路の電気回路図である。
【図１６】図１５で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図１７】本発明の実施の第７の形態の有機ＥＬディスプレイにおける縦方向に隣接した任意のラインの素子回路の電気回路図である。
【図１８】図１７で示す素子回路を用いたインターレース走査の駆動方法の一例を示す図である。
【図１９】本発明に適用される各素子回路単位の表示データをｂｉｔ毎のデータに変換するシステム構成の一例を示す図である。
【図２０】典型的な従来技術である複数ＴＦＴを用いてデジタル階調表示を実現する素子回路の電気回路図である。
【図２１】他の従来技術である画素分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図である。
【図２２】さらに他の従来技術である時間分割階調を用いてデジタル階調表示を実現する素子回路の電気回路図である。
【図２３】図２２で示す素子回路を用いた有機ＥＬディスプレイの駆動方法の一例を示す図である。
【図２４】図２３の駆動方法によって動画偽輪郭が発生するメカニズムを説明するための図である。
【図２５】実際の表示画面での前記動画偽輪郭の様子を示す図である。
【符号の説明】
１    有機ＥＬ素子（電気光学素子）
１１    表示装置
１２    ＲＡＭ
１３    コントローラ
Ａ，Ａａ，Ａｂ，Ａｃ，Ａｄ，Ａｅ    素子回路
Ａｉｊ，Ａｉ＋１ｊ；Ａｃｉｊ    素子回路
Ｃ１〜Ｃ３    コンデンサ（電位保持手段）
Ｄ    データ信号線
Ｇ；Ｋ；Ｓ    走査信号線
Ｇａ，Ｇｂ；Ｋａ；Ｓａ    選択線
ＩＮＶ１，ＩＮＶ２    ＣＭＯＳインバータ
Ｍ１    第１のメモリ回路（第１の記憶素子）
Ｍ２    第２のメモリ回路（第２の記憶素子）
Ｍ３    第３のメモリ回路（第３の記憶素子）
Ｑ１〜Ｑ４    ＴＦＴ
Ｑ１１；Ｑ２１；Ｑ３１ａ，Ｑ３１ｂ    ＴＦＴ（電気光学素子）
Ｑ１２    ＴＦＴ（第１のアクティブ素子）
Ｑ１３，Ｑ２３，Ｑ３３    ＴＦＴ（第３のアクティブ素子）
Ｑ２２    ＴＦＴ（第２のアクティブ素子）
Ｑ３２    ＴＦＴ
Ｑ１４    ＴＦＴ（第４のアクティブ素子）
Ｑ１５    ＴＦＴ
Ｖ    電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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