(57)【特許請求の範囲】
【請求項１】
液晶表示パネルの走査線に電圧を供給する単位出力回路を備えた液晶表示パネル走査線ドライバにおいて、
上記単位出力回路は、
高電位側電圧を供給するノードがドレインに、出力ノードがソースに、第１の入力信号がゲートに接続されているｐチャネル型トランジスタと、
低電位側電圧を供給するノードがソースに、上記出力ノードがドレインに、第２の入力信号がゲートに接続されているｎチャネル型トランジスタと、
上記出力ノードと上記低電位側電圧を供給するノードとの間に設けられ、外部信号に印加する電圧によりオン・オフが切り替えられるスイッチング素子と、
上記スイッチング素子と上記出力ノードとの間に介設され、上記単位出力回路の出力ノードの立ち下がりのタイミングを調整するためのもう１つのスイッチング素子とを備えていることを特徴とする液晶表示パネル走査線ドライバ。
【請求項２】
請求項１記載の液晶表示パネル走査線ドライバにおいて、
上記もう１つのスイッチング素子は、上記ｎチャネル型トランジスタよりも電流駆動能力が小さいことを特徴とする液晶表示パネル走査線ドライバ。
【請求項３】
請求項２記載の液晶表示パネル走査線ドライバにおいて、
上記スイッチング素子は、常時オンになるように設定されていることを特徴とする液晶表示パネル走査線ドライバ。
【請求項４】
請求項３記載の液晶表示パネル走査線ドライバにおいて、
上記スイッチング素子および上記もう１つのスイッチング素子は、ともにスイッチング用ｎチャネル型トランジスタであり、上記出力ノードと上記低電位側電圧を供給するノードとの間に、上記もう１つのスイッチング素子と上記スイッチング素子の順に設けられ、上記スイッチング素子のゲートには上記外部信号が、上記もう１つのスイッチング素子のゲートには第３の入力信号が接続されていることを特徴とする液晶表示パネル走査線ドライバ。
【請求項５】
請求項４記載の液晶表示パネル走査線ドライバにおいて、
上記単位出力回路に対応して、上記出力ノードの出力信号の立下り波形を制御する制御回路を備えていることを特徴とする液晶表示パネル走査線ドライバ。
【請求項６】
請求項５記載の液晶表示パネル走査線ドライバにおいて、
上記制御回路は、上記第１の入力信号、上記第２の入力信号および上記第３の入力信号を制御することで、
上記ｐチャネル型トランジスタをオンとし、上記ｎチャネル型トランジスタおよび上記もう１つのスイッチング素子をオフとする第１の状態と、上記ｐチャネル型トランジスタをオフとし、上記ｎチャネル型トランジスタをオンとする第２の状態との間に、上記ｐチャネル型トランジスタおよび上記ｎチャネル型トランジスタをオフとし、上記もう１つのスイッチング素子をオンとする第３の状態を設けることを特徴とする液晶表示パネル走査線ドライバ。
【請求項７】
請求項６記載の液晶表示パネル走査線ドライバにおいて、
上記第３の状態から上記第２の状態に変化するタイミングは、上記外部信号に印加する電圧により上記スイッチング素子の電流駆動能力を調整することで、上記出力ノードにおける電圧が所定の電圧に達するタイミングよりも遅く設定されていることを特徴とする液晶表示パネル走査線ドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶を駆動するための液晶表示パネル走査線ドライバに係り、特に液晶表示パネルの表示電極電位の変動の低減対策に関する。
【０００２】
【従来の技術】
従来より、液晶表示パネル走査線ドライバは、通常、複数の走査電極ラインに対応して設けられた複数のフリップフロップからなるシフトレジスタと、出力回路と、最終段のシフトレジスタのデータを次段のＬＳＩに伝える為の入出力制御回路とにより構成されている。そして、液晶表示パネル走査線ドライバの動作時には、シフトレジスタの出力シフト動作により、複数の走査電極ラインを順次にアクティブにして、液晶表示パネルの表示画面を垂直方向にスキャンしていき、最終段のシフトレジスタのシフトデータを次段のＬＳＩのドライブ信号入力端子に入力して、次段のＬＳＩを動作させている。
【０００３】
図７は、従来の液晶表示パネル走査線ドライバの出力回路中の１つのユニットの構成を概略的に示す回路図である。同図に示すように、従来の液晶表示パネル走査線ドライバの出力回路は、制御回路１００と、Ｐチャネル型トランジスタＭ１０１及びＮチャネル型トランジスタＭ１０２からなる出力バッファ（インバータ）と、出力端子１０５とを備えている。この構成により、入力信号Ｓ１が”Ｈ”のときに、制御回路１００から出力バッファに信号”Ｈ”が供給され、出力バッファ（インバータ）からの出力信号Ｙｇは”Ｌ”となる。そして、出力信号Ｙｇにより液晶表示パネルの薄膜トランジスタ（図示せず）がスイッチング動作を行なう。
【０００４】
ここで、液晶表示パネル走査線ドライバにおいては、液晶表示パネルの薄膜トランジスタ（図示せず）をスイッチングさせる駆動能力をできるだけ大きくするため、一般には、出力バッファのＰチャネルトランジスタＭ１０１とＮチャネルトランジスタＭ１０２との能力をほぼ同じとして、より電流駆動能力が高くなるように構成されている。
【０００５】
図２は、液晶表示パネル中の液晶素子部の一部を示す電気回路図（等価回路図）である。同図に示すように、液晶素子は、液晶容量ＣL を有する容量素子として表される。そして、１つの液晶素子に対して表示電極電圧を与えるための薄膜トランジスタＴＦＴが配置され、各液晶素子及び薄膜トランジスタＴＦＴは、マトリクス状に配置されている。各薄膜トランジスタＴＦＴのゲート電極Ｇはゲート電圧Ｖｇを供給するゲート配線に接続され、薄膜トランジスタＴＦＴのソース電極Ｓはソース電圧ＶＳを供給するソース配線に接続されている。また、液晶素子の表示電極Ａには薄膜トランジスタＴＦＴのドレイン電極Ｄが接続され、液晶素子の共通電極Ｂは共通電圧Ｖcoを供給するための共通電極配線に接続されている。このとき、薄膜トランジスタＴＦＴのドレイン電極Ｄ−ソース電極Ｓ間には寄生容量Ｃdsが存在し、薄膜トランジスタＴＦＴのゲート電極Ｇ−ドレイン電極Ｄ間には寄生容量Ｃgdが存在している。
【０００６】
液晶表示パネル走査線ドライバの出力信号Ｙｇは、薄膜トランジスタＴＦＴのゲート配線からゲート電圧Ｖｇとして供給され、薄膜トランジスタＴＦＴのソース電極Ｓには、液晶データドライバの出力が入力される。そして、薄膜トランジスタＴＦＴのゲート電圧ＶｇがＨレベルの時に薄膜トランジスタＴＦＴがオンになり、そのソース電極Ｓの電圧が液晶素子の表示電極Ａに伝達され、共通電極Ｂの共通電圧Ｖcoとの電位差に応じて液晶素子中の液晶の状態が制御される
【０００７】
【発明が解決しようとする課題】
ここで、上記従来の液晶表示パネル走査線ドライバにおいては、以下のような不具合があった。
【０００８】
図８は、従来の薄膜トランジスタＴＦＴに関する信号の時間変化を示すタイミングチャートである。同図に示すように、時刻ｔ１０１で第１フレーム目に入り、ゲート電極Ｇにレベル”Ｈ”（オン電圧ＶＤＤ２）が入力されると、薄膜トランジスタＴＦＴ１がオンし、液晶容量ＣL と寄生容量Ｃds，Ｃgdとにソース電圧ＶＳ−供給電圧Ｖcoの電位差に応じた電荷が蓄積され、表示電極Ａの電位（表示電極電圧）はソース電圧ＶＳに近づく。続いて、時刻ｔ１０２でゲート電極Ｇの電圧がレベル”Ｌ”（オフ電圧ＶSS２）に立ち下がると、薄膜トランジスタＴＦＴ１がオフし、液晶容量ＣL と寄生容量Ｃds，Ｃgdとは蓄積された電荷を保持し、表示電極Ａの電位（表示電極電圧）はソース電圧ＶＳにほぼ等しく保持される。
【０００９】
続いて、時刻ｔ１０３で第２フレーム目に入り、再びゲート電極Ｇにレベル”Ｈ”が入力されると、薄膜トランジスタＴＦＴ１がオンし、反転されたソース電圧ＶＳと共通電圧Ｖcoとの電位差に応じて液晶容量ＣL と寄生容量Ｃds，Ｃgdとに電荷が蓄積され、表示電極Ａの電位（表示電極電圧）は反転されたソース電圧ＶＳに近づく。続いて、時刻ｔ１０４でゲート電極Ｇの電圧がレベル”Ｌ”（オフ電圧ＶSS２）に立ち下がると、薄膜トランジスタＴＦＴ１がオフし、液晶容量ＣL と寄生容量Ｃds，Ｃgdとは蓄積された電荷を保持し、表示電極Ａの電位（表示電極電圧）はソース電圧ＶＳにほぼ等しく保持される。
【００１０】
このとき、時刻ｔ１０２及び時刻ｔ１０４において、液晶表示パネル走査線ドライバの出力信号Ｙｇ（＝ゲート電圧Ｖｇ）が”Ｈ”から”Ｌ”になる際に、液晶容量ＣL と寄生容量Ｃds，Ｃgdとに蓄積された電荷が液晶データドライバの電位（ソース電圧ＶＳ）に引っ張られると、表示電極Ａの電位（表示電極電圧）の変動ΔＶが生じるおそれがあった。そして、この表示電極の電位（表示電極電圧）の変動ΔＶは、各フレームごとに異なる値になる（バラツキがある）ので、この液晶電極電圧の変動ΔＶの変動が液晶表示装置の画面のちらつき（フリッカ）となって表れるという不具合があった。
【００１１】
本発明の目的は、表示電極電圧の変動ΔＶを低減しうる手段を講ずることにより、液晶表示装置の画面のちらつき（フリッカ）の抑制を図ることにある。
【００１２】
【課題を解決するための手段】
本発明の第１の液晶表示パネル走査線ドライバは、液晶表示パネルの走査線に電圧を供給する単位出力回路を備えた液晶表示パネル走査線ドライバにおいて、上記単位出力回路は、高電位側電圧を供給するノードがドレインに、出力ノードがソースに、第１の入力信号がゲートに接続されているｐチャネル型トランジスタと、低電位側電圧を供給するノードがソースに、上記出力ノードがドレインに、第２の入力信号がゲートに接続されているｎチャネル型トランジスタと、上記出力ノードと上記低電位側電圧を供給するノードとの間に設けられ、外部信号に印加する電圧によりオン・オフが切り替えられるスイッチング素子と、上記スイッチング素子と上記出力ノードとの間に介設され、上記単位出力回路の出力ノードの立ち下がりのタイミングを調整するためのもう１つのスイッチング素子とを備えている。
【００１３】
これにより、出力ノードから出力される出力信号を走査線駆動用電圧として用いた時に、出力信号が急激に立ち下がることなく、スイッチング素子の電流駆動能力に応じた緩やかな立ち下がり波形を示すようになる。したがって、走査線を経て出力信号によって駆動される液晶素子において、走査線における電圧の急激な低下に起因する液晶素子の表示電極電圧の変動が抑制され、表示電極電圧のバラツキも低減される。よって、液晶表示装置の画面のちらつき（フリッカ）を有効に抑制することができる。
また、上記スイッチング素子と上記出力ノードとの間に介設され、単位出力回路の出力ノードの立ち下がりのタイミングを調整するためのもう１つのスイッチング素子をさらに備えることにより、立ち下がり状態を緩やかにしながら、ある時間が経過した後は、出力信号を速やかにオフ電圧まで低下させることが可能になる。例えば、一般に液晶表示パネルには、液晶素子の表示電極への電圧の供給を制御する薄膜トランジスタが配置されているので、薄膜トランジスタがオフしてから出力信号をオン電圧に立ち下げることが可能となる。
【００１４】
その場合、スイッチング素子はトランジスタによって構成されているので、スイッチング素子のゲートに与えられる外部信号の値によって電流駆動能力が定まる。つまり、外部信号の電圧値によって、出力信号の立ち下がり波形を調整することが可能になる。よって、液晶表示パネルの仕様などに応じた適正な出力信号の立ち下がり波形を得ることができる。
【００１６】
上記もう１つのスイッチング素子は、上記ｎチャネル型トランジスタよりも電流駆動能力が小さいことが好ましい。
【００１７】
また、上記スイッチング素子は、常時オンになるように設定されていることにより、制御の簡素化を図ることができる。
【００１８】
本発明の第２の液晶表示パネル走査線ドライバは、液晶表示パネルの走査線に電圧を供給する単位出力回路を備えた液晶表示パネル走査線ドライバであって、上記各単位出力回路ごとに設けられ、上記単位出力回路の出力信号の立下り波形を制御する制御回路を備えている。
【００１９】
これにより、出力信号が急激に立ち下がることなく緩やかな立ち下がり波形を示すように調整することが可能になる。したがって、走査線を経て出力信号によって駆動される液晶素子において、走査線における電圧の急激な低下に起因する液晶素子の表示電極電圧の変動が抑制され、表示電極電圧のバラツキも低減される。よって、液晶表示装置の画面のちらつき（フリッカ）を有効に抑制することができる。
【００２０】
【発明の実施形態】
本発明にかかわる液晶表示パネル走査線ドライバは、複数の液晶表示パネル走査線ドライバ出力全ての立ち下がり波形をなめらかに立ち下げるとともに、その立ち下がり波形を搭載される薄膜トランジスタや液晶素子などの特性に応じて可変できるように構成したものである。
【００２１】
以下、本発明にかかわる液晶表示パネル走査線ドライバの出力回路の具体的な実施形態について図面を参照しながら説明する。
【００２２】
図１は、本実施形態における液晶表示パネル走査線ドライバの回路構成を示す図である。同図に示すように、本実施形態の液晶表示パネル走査線ドライバ１は、多数のＤフリップフロップＦＦ０−ＦＦｎにより構成されるシフトレジスタ１０と、多数の単位出力回路ＢＦ０−ＢＦｎにより構成される出力回路３０とを備えている。シフトレジスタ１０の外部には、各フリップフロップＦＦ０−ＦＦｎのデータ端子Ｄにデータを供給するためのドライブ信号入力端子１１と、各フリップフロップＦＦ０−ＦＦｎのクロック端子ＣＫにクロックを供給するためのクロック信号入力端子１２とが設けられている。出力回路３０の外部には、各単位出力回路ＢＦ０−ＢＦｎに制御信号Ｖ４を供給するための制御信号端子２１と、各単位出力回路ＢＦ０−ＢＦｎに入力信号Ｓ３２を供給するための入力信号端子２２と、各単位出力回路ＢＦ０−ＢＦｎに入力信号Ｓ３３を供給するための入力信号端子２３と、薄膜トランジスタのゲート電極に供給される出力信号Ｙg0−Ｙgnを出力するための出力端子Ｏt1−Ｏtnとが設けられている。さらに、出力回路３０の各単位出力回路ＢＦ０−ＢＦｎには、薄膜トランジスタのオン電圧ＶDD２と、薄膜トランジスタのオフ電圧ＶSS２とが供給される。
【００２３】
ここで、本実施形態の液晶表示パネル走査線ドライバ１において使用する電圧値の１例をあげると、ロジック用電源電圧ＶDD１は２.７Ｖ〜５.５Ｖ、ロジック用接地電圧ＶSSは０Ｖ(グランドＧＮＤ)、薄膜トランジスタＴＦＴのオン電圧ＶDD２は８Ｖ〜１０Ｖ、薄膜トランジスタのオフ電圧ＶSS２は−５Ｖ〜−３Ｖである。
【００２４】
シフトレジスタ１０においては、初段のＤフリップフロップＦＦ０のデータ入力端子Ｄがドライブ信号入力端子１１に接続され、各段について、前段のＤフリップフロップＦＦj のＱ出力の出力端子Ｑが次段のＤフリップフロップＦＦj+1 のデータ入力端子Ｄに接続されている。また、各ＤフリップフロップＦＦ０−ＦＦｎの出力端子Ｙからの出力がそれぞれ対応する単位出力回路ＢＦ０−ＢＦｎに入力される。全てのＤフリップフロップＦＦ０−ＦＦｎのアクティブロウ型のクロック入力端子ＣＫは、１つのクロック信号入力端子１２に共通に接続され、同じクロック信号が各ＤフリップフロップＦＦ０−ＦＦｎに供給されている。
【００２５】
出力回路３０は、それぞれ図示しない液晶表示パネルの走査電極ラインに出力信号Ｙg0−Ｙgnを供給する。すなわち、後述する図３に示すように、出力回路３０において、シフトレジスタ１０の各フリップフロップＦＦ０−ＦＦｎからの出力信号に応じて、高電位側の液晶駆動用電源電圧であるオン電圧ＶDD２と、低電位側の液晶駆動用電源電圧であるオフ電圧ＶSS２の振幅にレベルシフトして出力する。
【００２６】
図３は、本実施形態における液晶表示パネル走査線ドライバの出力回路３０中の１つの単位出力回路ＢＦの構成を示す回路図である。単位出力回路ＢＦは、シフトレジスタ１０の出力を受ける制御回路３５と、制御回路３５の出力を受ける第１，第２，第３のレベルシフタ３１−３３と、直列に配置された第１，第２，第４のスイッチング素子Ｍ３１，Ｍ３２，Ｍ３４と、レベルシフタ３３の出力を受ける第３のスイッチング素子Ｍ３３とを備えている。
【００２７】
第１のスイッチング素子Ｍ３１はエンハンスメント型のＰチャネル型ＭＯＳＦＥＴからなる。第２のスイッチング素子Ｍ３２はエンハンスメント型のＮチャネル型ＭＯＳＦＥＴからなり電流能力が低く設定されている。第３のスイッチング素子Ｍ３３はエンハンスメント型のＮチャネル型ＭＯＳＦＥＴからなり電流能力が、第２のスイッチング素子Ｍ３２よりも高く設定されている。第４のスイッチング素子Ｍ３４はエンハンスメント型のＮチャネル型ＭＯＳＦＥＴからなる。そして、第１のスイッチング素子Ｍ３１のドレインは高電位側の液晶駆動用電源電圧（オン電圧）ＶDD２を供給するノードに接続され、第２のスイッチング素子Ｍ３２のドレインは第１のスイッチング素子Ｍ３１のソースに接続され、第２のスイッチング素子Ｍ３２のソースは第４のスイッチング素子Ｍ３４のドレインに接続され、第４のスイッチング素子Ｍ３４のソースは低電位側の液晶駆動用電源電圧（オフ電圧）ＶSS２を供給するノードに接続されている。
【００２８】
また、第１のスイッチング素子Ｍ３１のゲートは第１のレベルシフタ回路３１の出力に接続され、第２のスイッチング素子Ｍ３２のゲートは第２のレベルシフタ回路３２の出力に接続され、第１のスイッチング素子Ｍ３１のソースと第２のスイッチング素子Ｍ３２のドレインにつながる出力ノードＮｎは第３のスイッチング素子Ｍ３３のドレインに接続され、第３，第４のスイッチング素子Ｍ３３，Ｍ３４のソースはそれぞれ低電位側の液晶駆動用電源ＶSS２に接続され、第３のスイッチング素子Ｍ３３のゲートは第３のレベルシフタ回路３３の出力に接続され、出力端子Ｏｔは出力ノードＮｎに接続されている。
【００２９】
つまり、第１のスイッチング素子Ｍ３１と第３のスイッチング素子Ｍ３３とからなるインバータ（図７に示す従来の単位出力回路と同じ構造）の出力ノードＮｎに、第２のスイッチング素子Ｍ３２のドレインを接続し、さらに、第２のスイッチング素子３２と接地との間に第４のスイッチング素子Ｍ３４を介設したものに相当する。
【００３０】
また、第１のレベルシフタ回路３１、第２のレベルシフタ回路３２、第３のレベルシフタ回路３３の入力側は、それぞれ制御回路３５の出力信号端子Ｏ３１，Ｏ３２，Ｏ３３に接続され、制御回路３５の入力信号端子Ｉ３１にはシフトレジスタ１０の出力端子Ｙの出力信号Ｙｏが入力され、入力信号端子Ｉ３２，Ｉ３３には外部からの入力信号Ｓ３２，Ｓ３３が入力され、第４のスイッチング素子Ｍ３４には、外部からの入力電圧Ｖ４が入力される。なお、入力信号Ｓ３２が直接、第２のスイッチング素子Ｍ３２のオン・オフを制御しているわけでもなく、入力信号Ｓ３３が第３のスイッチング素子Ｍ３３のオン・オフを直接制御しているわけでもない。
【００３１】
本実施形態においても、液晶表示パネル中の液晶素子部の構成は、図２に示すとおりである。すなわち、同図に示すように、液晶素子は、液晶容量ＣL を有する容量素子として表される。そして、１つの液晶素子に対して表示電極電圧を与えるための薄膜トランジスタＴＦＴが配置され、各液晶素子及び薄膜トランジスタＴＦＴは、マトリクス状に配置されている。各薄膜トランジスタＴＦＴのゲート電極Ｇはゲート電圧Ｖｇを供給するゲート配線に接続され、薄膜トランジスタＴＦＴのソース電極Ｓはソース電圧ＶＳを供給するソース配線に接続されている。また、液晶素子の表示電極Ａには薄膜トランジスタＴＦＴのドレイン電極Ｄが接続され、液晶素子の共通電極Ｂは共通電圧Ｖcoを供給するための共通電極配線に接続されている。このとき、薄膜トランジスタＴＦＴのドレイン電極Ｄ−ソース電極Ｓ間には寄生容量Ｃdsが存在し、薄膜トランジスタＴＦＴのゲート電極Ｇ−ドレイン電極Ｄ間には寄生容量Ｃgdが存在している。
【００３２】
図４は、上記単位出力回路ＢＦ及び液晶素子部における各信号の時間変化を示すタイミングチャートである。
【００３３】
以下、以上のように構成された液晶表示パネル走査線ドライバの出力回路３０や液晶素子部の動作について、図２−図４を参照しながら説明する。
【００３４】
ここで、外部の入力電圧Ｖ４は、第４のスイッチング素子Ｍ３４を常時オン状態に保持するように設定されている。
【００３５】
時刻ｔ１で、第１フレーム目に入り、シフトレジスタ１０からの出力信号Ｙｏがレベル”Ｈ”で出力される。初期状態においては、外部からの入力信号Ｓ３２のレベルは”Ｈ”であり、入力信号Ｓ３３のレベルは”Ｌ”である。この状態においては、制御回路３５の出力信号端子Ｏ３１の出力レベルは”Ｈ”であり、出力信号端子Ｏ３２の出力レベルは”Ｌ”であり、出力信号端子Ｏ３３の出力レベルは”Ｌ”である。そして、第１のレベルシフタ回路３１、第２のレベルシフタ回路３２、第３のレベルシフタ回路３３により、信号の振幅がＶDD２−ＶSS２にレベルシフトされ、第１のスイッチング素子Ｍ３１がオンに、第２のスイッチング素子Ｍ３２及び第３のスイッチング素子Ｍ３３がオフになって、出力端子Ｏｔからオン電圧ＶDD２が出力される。出力端子Ｏｔは、図２の液晶素子部の等価回路における薄膜トランジスタＴＦＴ１のゲート電極Ｇに接続されているので、薄膜トランジスタＴＦＴ１はオンになり、液晶容量ＣL と寄生容量Ｃds，Ｃgdとにソース電圧ＶＳ−供給電圧Ｖcoの電位差に応じた電荷が蓄積され、表示電極Ａの電位（表示電極電圧）はソース電圧ＶＳに近づく。
【００３６】
次に、時刻ｔ２において、外部からの入力信号Ｓ３２がレベル”Ｌ”に、入力信号Ｓ３３がレベル”Ｌ”になると、第１のスイッチング素子Ｍ３１がオフになり、第２のスイッチング素子Ｍ３２がオンになり、第３のスイッチング素子Ｍ３３がオフになり、出力端子Ｏｔはオン電圧ＶDD２からオフ電圧ＶSS２に向かって徐々に変化する。このとき、特に、第２のスイッチング素子Ｍ３２は第３のスイッチング素子Ｍ３３よりも電流能力が低く設けられているので、図４の時刻ｔ２からｔ３に示すように、出力端子Ｏｔの立ち下がり波形は滑らかになる。そして、出力端子Ｏｔの滑らかな立ち下がりに従って、薄膜トランジスタＴＦＴ１はゆっくりとオン状態からオフ状態に変化する。このように、薄膜トランジスタＴＦＴ１をゆっくりとオフ状態に切り替えることにより、液晶容量ＣL および寄生容量ＣdsとＣgdはソース電位ＶＳを充電させ続けることができることから、表示電極Ａの電位（表示電極電圧）はソース電位ＶＳにほぼ等しく保持される。つまり、従来の液晶表示パネル走査線ドライバに比べて、表示電極電圧の変動ΔＶを小さくすることができる。
【００３７】
続いて、時刻ｔ３において、外部からの入力信号Ｓ３２がレベル”Ｌ”に、入力信号Ｓ３３がレベル”Ｈ”になると、クロックに同期してシフトレジスタ１０からの出力信号Ｙｏがレベル”Ｌ”で出力されるので、第１のスイッチング素子Ｍ３１がオフになり、第２のスイッチング素子Ｍ３２がオフになり、第３のスイッチング素子Ｍ３３がオンになり、出力端子Ｏｔからオフ電圧ＶSS２が出力される。第３のスイッチング素子Ｍ３３は第２のスイッチング素子Ｍ３２に比べて十分に電流能力が大きいので、出力端子Ｏｔからの出力の立ち下がり波形は非常に鋭くなる。このとき、時刻ｔ３のタイミング、すなわち入力信号Ｓ３３がレベル”Ｌ”からレベル”Ｈ”に変化するタイミングは、薄膜トランジスタＴＦＴ１がオフするタイミングよりも遅いときに設定しておく。薄膜トランジスタＴＦＴ１がオフした後は、薄膜トランジスタＴＦＴ１のゲート電圧Ｖｇを早く立ち下げても、液晶容量ＣL と寄生容量Ｃds，Ｃgdとに充電された電荷に対応するソース電位ＶＳは、リーク電流がない限り変動しないので、表示電極Ａはソース電位ＶＳに保持される。
【００３８】
そして、時刻ｔ４で入力信号Ｓ３２を立ち上げ、その後、時刻ｔ５で入力信号Ｓ３３を立ち下げることにより、初期の状態に戻す。
【００３９】
説明は省略するが、第２フレーム目においても、第１フレーム目と同じシーケンスで入力信号Ｓ３１,Ｓ３２を入力することにより、時刻ｔ６−ｔ１１において、第１フレーム目の時刻ｔ１−ｔ５とそれぞれ基本的に同じ変化（表示電極電圧は反転する）を示すので、表示電極電圧の変動ΔＶを小さくすることができる。
【００４０】
本実施形態の液晶表示パネル走査線ドライバによると、外部信号Ｖ４に応じて常時オンとなっている第４のスイッチング素子Ｍ３４を、インバータの出力ノードＮｎと低電位側電位であるオフ電位ＶSS２との間に介設することにより、薄膜トランジスタＴＦＴのゲート電極Ｇに供給される電圧の立ち下がりを緩やかにすることができる。つまり、液晶表示パネル走査線ドライバの出力Ｙｇ（＝ゲート電圧Ｖｇ）が”Ｈ”から”Ｌ”になる変化が緩やかになる（図４に示す時刻ｔ２からｔ３の間）ので、液晶容量ＣL と寄生容量Ｃds，Ｃgdとに蓄積された電荷が液晶データドライバの電位（ソース電圧ＶＳ）に引っ張られる作用が抑制され、表示電極Ａの電位（表示電極電圧）の変動ΔＶが低減される。その結果、各フレームにおける表示電極の電位（表示電極電圧）の変動ΔＶのバラツキも低減されるので、液晶表示装置の画面のちらつき（フリッカ）を有効に抑制することができる。特に、ＭＯＳＦＥＴにより構成される第４のスイッチング素子Ｍ３４を配置しているので、出力回路３０や液晶素子部の構造に応じたゲート電圧Ｖｇの適正な立ち下がり波形を得ることができる。
【００４１】
具体的には、時刻ｔ２のシーケンスにおいて、第４のスイッチング素子Ｍ３４のゲート電圧を、外部からの入力電圧Ｖ４の電圧値によって調整することにより、時刻ｔ２から時刻ｔ３までの出力端子Ｏｔの出力の立ち下がり波形を液晶表示パネルの仕様に応じて自由に調整することができる。
【００４２】
図５は、第４のスイッチング素子Ｍ３４のＩ−Ｖ特性を示す図である。ＭＯＳＦＥＴによって構成される第４のスイッチング素子Ｍ３４は、図５に示すように、ソース・ドレイン電圧Ｖdsがある値以上になると電流値Ｉdsの飽和特性を示し、その飽和値はゲート・ソース間電圧Ｖgsが大きいほど大きい。よって、このＭＯＳＦＥＴの飽和特性を利用して、外部電圧Ｖ４を高くすると、図４に示す出力信号Ｙｇの立ち下がりが急になる一方、外部電圧Ｖ４を低くすると、図４に示す出力信号Ｙｇの立ち下がりが緩やかになる。つまり、Ｉ−Ｖ特性の飽和領域を用いて立ち下がり波形を調整することができる。また、第２のスイッチング素子Ｍ３２がオンになるタイミングの設定によって、出力信号Ｙｇがオフ電圧ＶSS２になるタイミングを調整することができる。
【００４３】
なお、図３に示す単位出力回路ＢＦにおいて、第２のスイッチング素子Ｍ３２がなくても、本発明の基本的な効果を得ることは可能である。
【００４４】
図６は、第２のスイッチング素子Ｍ３２が配置されていない本実施形態の変形例における単位出力回路ＢＦ’の回路図である。つまり、第１のスイッチング素子Ｍ３１と第３のスイッチング素子Ｍ３３とからなるインバータ（図７に示す従来の単位出力回路と同じ構造）の出力ノードＮｎに第４のスイッチング素子Ｍ３４のドレインを接続したものに相当する。
【００４５】
同図に示す構造を採用した場合には、図４に示すタイミングチャートにおいて、出力信号Ｙｇがオフ電圧ＶSS２になるタイミングは、第４のスイッチング素子Ｍ３４の電流駆動能力によって調整されることになる。すなわち、第４のスイッチング素子Ｍ３４の電流駆動能力を十分大きく設定すれば、出力信号Ｙｇがオフ電圧ＶSS２になるタイミングが早くなり、第４のスイッチング素子Ｍ３４の電流駆動能力を小さめに設定すれば、出力信号Ｙｇがオフ電圧ＶSS２になるタイミングを遅くすることができる。この変形例では、従来の構造に比べて入力信号を外部から供給するラインを１つ追加するだけで済むので、コストの増大を抑制しつつフリッカの発生を抑制することができる。
【００４６】
また、図６に示す構造を採用する場合、第４のスイッチング素子Ｍ３４のゲートに入力される外部電圧Ｖ４により、第４のスイッチング素子Ｍ３４のオン・オフを切り替えるようにしてもよい。
【００４７】
【発明の効果】
本発明の液晶表示パネル走査線ドライバによれば、液晶表示パネルの走査線に供給する電圧を生成するための出力回路において、出力信号の立ち下がり波形を緩やかにするためのトランジスタをインバータの出力ノードと低電位供給ノードとの間に設けたので、液晶表示パネルの仕様に応じて、液晶表示電圧変動によるフリッカの減少の条件を自由に調整することができる。
【図面の簡単な説明】
【図１】本発明の実施形態における液晶表示パネル走査線ドライバの回路構成を示す図である。
【図２】一般的な液晶表示パネルにおける液晶素子部の一部を示す電気回路図（等価回路図）である。
【図３】本発明の実施形態における液晶表示パネル走査線ドライバの出力回路中の１つの単位出力回路の構成を示す回路図である。
【図４】本発明の実施形態の単位出力回路及び液晶素子部における信号の時間変化を示すタイミングチャートである。
【図５】本発明の実施形態における第４のスイッチング素子のＩ−Ｖ特性を示す図である。
【図６】本発明の実施形態の変形例における単位出力回路の回路図である。
【図７】従来の液晶表示パネル走査線ドライバの出力回路中の１つのユニットの構成を概略的に示す回路図である。
【図８】従来の制御電圧の時間変化を示すタイミングチャートである。
【符号の説明】
１０  シフトレジスタ
１１  ドライブ信号入力端子
１２  クロック信号入力端子
ＢＦ  単位出力回路
ＦＦ  フリップフロップ
Ｓ３１ 入力信号
Ｓ３２ 入力信号
２１  第１のレベルシフタ回路
２２  第２のレベルシフタ回路
２３  第３のレベルシフタ回路
２４  出力端子
３０  出力回路
３５  制御回路
１００  液晶表示パネル走査線ドライバ
ＴＦＴ  薄膜トランジスタ
Ｍ３１  第１のスイッチング素子
Ｍ３２  第２のスイッチング素子
Ｍ３２  第３のスイッチング素子
Ｍ３４  第４のスイッチング素子
ＦＦ０  Ｄフリップフロップ
Ｙg0，Ｙg1…Ｙgn  出力信号
ＶDD１  ロジック用電源
ＶSS１  ロジック用グランド
ＶDD２  オン電圧
ＶSS２  オフ電圧
Ｖ４    外部電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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