(57)【特許請求の範囲】
【請求項１】
上下面に各々端子が形成された複数個のチップ素子が形成されたウェーハを用意する段階と、
前記ウェーハの上下面各々に導電層を形成する段階と、
前記チップパッケージの一側面が形成されるよう前記ウェーハを１次ダイシングする段階と、
前記１次ダイシングから得られた一側面を成す前記各導電層の一側面各々に電極層を形成する段階と、
前記チップパッケージ単位で分離されるよう２次ダイシングする段階と、
を有することを特徴とするチップパッケージの製造方法。
【請求項２】
前記２次ダイシング段階後に、前記ダイシング後、前記電極層が形成された一側面を除く前記導電層の外郭面に保護層を形成する段階をさらに有することを特徴とする請求項１に記載のチップパッケージの製造方法。
【請求項３】
前記保護層は絶縁性樹脂を塗布して形成されることを特徴とする請求項２に記載のチップパッケージの製造方法。
【請求項４】
前記１次ダイシング段階は、前記ウェーハ上に形成されたチップ素子が配列されたラインが二つのライン単位で分離されるよう前記ウェーハをダイシングする段階であることを特徴とする請求項１に記載のチップパッケージの製造方法。
【請求項５】
前記導電層はメッキ法を用いて形成されることを特徴とする請求項１に記載のチップパッケージの製造方法。
【請求項６】
前記導電層は銅を含んだ金属層であることを特徴とする請求項１に記載のチップパッケージ.
【請求項７】
前記電極層は金を含んだ金属層であることを特徴とする請求項１に記載のチップパッケージ。
【請求項８】
前記導電層は、メッキ法を用いて金属層を形成した後に少なくとも一つの銅箔を積層して形成されることを特徴とする請求項１に記載のチップパッケージの製造方法。
【請求項９】
前記電極層はメッキ法を用いて形成されることを特徴とする請求項１に記載のチップパッケージの製造方法。
【請求項１０】
前記チップ素子はダイオード素子であることを特徴とする請求項１に記載のチップパッケージの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はチップパッケージに関するもので、とりわけ端子が形成されたチップ素子の両面に導電層を形成し、該導電層の側面に電極面を形成することから、より小型化され製造工程が単純となるチップパッケージとその製造方法に関するものである。
【０００２】
【従来の技術】
一般に、ダイオードなどの半導体素子はパッケージを成して印刷回路基板上に実装される。こうしたパッケージは、半導体素子の端子を印刷回路基板の信号パターンに容易に連結させ得る構造から成っており、外部の影響から素子を保護して信頼性を確保する役目を果たす。
【０００３】
こうした半導体素子パッケージは製品の小型化の流れに伴い漸次小型化されつつある。かかる小型化の代表的なパッケージ方式として、チップスケールパッケージ(chip scale package)が挙げられる。図５は従来のチップスケールパッケージの構造を示す概略断面図である。図５に示すパッケージ構造はセラミック基板を用いた方式として、二つの端子を設けたダイオードパッケージの一形態である。
【０００４】
図５によると、セラミック基板２０１には二つのバイアホール２０２ａ、２０２ｂが形成される。前記バイアホール２０２ａ、２０２ｂの内部は基板２０１の上下面が相互に電気的に連結されるよう所定の導電性物質が充填され、前記二つのバイアホール２０２ａ、２０２ｂの上部には第１及び第２上部導電性ランド２０３ａ、２０３ｂが形成され、その下部には各々第１及び第２下部導電性ランド２０４ａ、２０４ｂが形成されている。さらに、前記第２上部導電性ランド２０４ｂはダイオード２０５の実装面に形成された一側端子と連結され、前記第１上部導電性ランド２０４ａはチップの上部端子と一端が連結されたワイヤ２０７に連結される。このようにダイオード２０５が実装されたセラミック基板２０１は、その上面に外部の影響からダイオードを保護すべく通常の樹脂でモールディング部２０９を形成したパッケージ２１０に完成される。
【０００５】
こうして完成されたダイオードパッケージ２１０は図６のように、リフローはんだ付け方式により印刷回路基板２２０に実装される。前記ダイオードパッケージ２１０は、その下面に形成された第１及び第２下部導電性ランド２０４ａ、２０４ｂを信号パターンの所望の位置に配置してから各々はんだ付け２１５を形成する方法で前記印刷回路基板２２０に実装される。
【０００６】
図５及び図６において説明したとおり、一般にダイオードは対向する面に端子が各々形成されるので、ワイヤによる連結を要する。しかし、かかるワイヤはチップの上部空間をかなり占める。したがって、全体のパッケージ高が高くなってしまう問題がある。さらに、セラミック基板にチップ端子連結のため少なくとも二つのバイアホールを形成しなくてはならないので、該バイアホールの直径に応じた基板面積を要するばかりでなく、該バイアホールの上下面に形成される導電性ランドが互いに短絡しないよう最小限の間隔を保たねばならない。こうした条件を満たす程の充分な面積を有するよう基板を製造しなくてはならない。結局、全体としてのパッケージ寸法を小型化するのに大きな制約となる。
【０００７】
さらに、パッケージに用いる基板は比較的高価のセラミック基板なので製造コストが高く、従来のパッケージ製造工程はダイオードを基板に付着するダイボンディング(die bonding)工程ばかりでなく、ワイヤボンディング及びモールディング工程を伴うので製造工程が複雑であるという問題を抱えていた。したがって、当技術分野においては、かかる制約を解消させてより小型化が可能でありながらも製造工程が容易である新たなパッケージ構造が要求されてきた。
【０００８】
【発明が解決しようとする課題】
本発明は、前記諸問題を解決するために案出されたもので、その目的はチップの端子が形成された上下面に導電層を形成し、前記導電層の側面のうち同じ方向になる各側面に印刷回路基板の連結パッドに連結するための電極面を設けることにより、パッケージをより小型化できるばかりでなく、その製造工程が簡素でありながらもチップの信頼性を保障できる新たな構造のパッケージを提供することにある。
【０００９】
本発明の他の目的は、新たなチップパッケージの構造に応じた新たな実装方式を有するチップパッケージアセンブリーを提供することにある。本発明の更に異なる目的は、新たな構造から成るチップパッケージの製造方法を提供することにもある。
【００１０】
【課題を解決するための手段】
前記課題を成し遂げるべく本発明は、対向する第１面と第２面に各々一つの端子を有する素子と、前記チップ素子の第１及び第２面に各々形成された第１及び第２導電層と、前記第１及び第２導電層の側面中前記チップ素子の同じ側面に接する一側面各々に形成された電極面とを含んだチップパッケージを提供する。
【００１１】
さらに、本発明の他の実施の形態においては、対向する第１面と第２面に各々一つの端子を有すチップ素子と、前記チップ素子の第１及び第２面に各々形成された第１及び第２導電層と、前記第１及び第２導電層が形成されたチップ素子の一側面を実装面として該実装面を成す前記第１及び第２導電層の側面上に各々形成された電極面とを含んだチップパッケージ、及び少なくとも二つの連結パッドと前記連結パッドに各々連結された所定の回路パターンとを設けた印刷回路基板を含み、前記電極面が各々前記連結パッドに付着され前記チップパッケージが前記印刷回路基板に実装された構造物から成るチップパッケージアセンブリーを提供する。
【００１２】
さらに、本発明は、上下面に各々一つの端子が形成された複数個のチップ素子が形成されたウェーハを設ける第１段階と、前記ウェーハの上下面各々に導電層を形成する第２段階と、前記ウェーハを一つのチップ素子を含んだパッケージ単位でダイシングし、前記ダイシングされた一側面を成す前記二つの導電層の側面には電極面を設ける第３段階とを含んだチップパッケージの製造方法を提供する。
【００１３】
【発明の実施の形態】
以下、図面に基づき本発明を好ましき実施の形態からより詳しく説明する。図１は本発明の好ましき実施の形態によるチップパッケージの概略斜視図である。図１によると、前記チップパッケージ３０はチップ素子３５と、その上下面に形成された導電層（導電体層）３１ａ、３１ｂ及び前記二つの導電層３１ａ、３１ｂの同じ側面上に各々形成された電極面３３ａ、３３ｂとを含む。ここで用いたチップ素子３５は上下面に各々一つの端子(図示せず)を設けた素子であり、その代表例としてダイオード素子であり得る。
【００１４】
前記チップ素子３５の上下面には、導電層３１ａ、３１ｂが形成されてチップ素子３５の上下面に設けられた端子(図示せず)に各々連結される。前記導電層３１ａ、３１ｂはこれに限られはしないが、銅から成る金属層から成ることができる。さらに、前記導電層３１ａ、３１ｂは印刷回路基板に設けられた連結パッド同士の間隔を考慮して所定の厚さに形成すべきである。即ち、前記チップパッケージを印刷回路基板上に実装する際に導電層の一面に形成される電極面が各々連結パッド上に位置しなければならないので、前記導電層を充分な厚さに形成する必要がある。
【００１５】
したがって、前記導電層はメッキ工程によりメッキ層に必要な厚さに製造できるが、製造にかかる時間及び費用の消耗が大きいので、先ず、電解メッキ法を利用して導電層を形成した後、少なくとも一つの銅箔を積層することにより、所望の厚さから成る導電層を容易に形成することができる。
【００１６】
さらに、前記各導電層３１ａ、３１ｂは、同じ方向に位置する一側面に電極面３３ａ、３３ｂが形成される。前記電極面３３ａ、３３ｂは印刷回路基板上の連結パッドに電気的且つ機械的に連結すべく設けられたもので、主に所望のはんだ付け工程のために金を含んだ金属層から形成することが好ましい。
【００１７】
前述のような構造から成るチップパッケージ３０は、前記チップ素子３５の上下面に設けられた端子が前記導電層３１ａ、３１ｂを介してその一側面に形成された電極面３３ａ、３３ｂに連結される。したがって、本発明によるチップパッケージ３０は、前記電極面３３ａ、３３ｂが形成された側面が実装面となり、図１に示す構造を基準に90°回転した状態で印刷回路基板の上面に搭載される。
【００１８】
一方、本発明のチップパッケージは外部に露出される導電層３１ａ、３１ｂの酸化を防ぐため、図示のように前記導電層３１ａ、３１ｂに電極面３３ａ、３３ｂの形成された面を除いて保護層３７を形成することができる。前記保護層３７は絶縁性樹脂を塗布して形成した絶縁性被膜を用いることが好ましい。こうした保護層３７は必要に応じて外部に露出したチップ素子３５の側面にも形成することができる。
【００１９】
図２は本発明によるチップパッケージ４０が印刷回路基板５１に実装されたチップパッケージアセンブリー７０の一形態である。図２のように、前記チップパッケージアセンブリー７０はチップパッケージ４０と該チップパッケージ４０が実装された印刷回路基板５１とで成る。前記チップパッケージ４０は、チップ素子４５の端子が形成された両面に導電層４１ａ、４１ｂを設け、該導電層４１ａ、４１ｂの一面に電極面４３ａ、４３ｂを各々形成する。本発明によるチップパッケージアセンブリー７０においては、前記電極面４３ａ、４３ｂの形成された面がチップパッケージ４０の実装面となる構造的特徴がある。前記電極面４３ａ、４３ｂは各々導電層４１ａ、４１ｂを介してチップ素子４５の両端子に連結される。かかるチップパッケージ４０は、印刷回路基板５１の連結パッド５３ａ、５３ｂ上に前記チップパッケージの電極面４３ａ、４３ｂを各々配置しはんだ付けを施すことにより、図２に示すチップパッケージアセンブリー７０が完成する。
【００２０】
本実施の形態によるチップパッケージアセンブリー７０においては、印刷回路基板５１に形成された所定の回路(図示せず)は連結パッド５３ａ、５３ｂに連結されたパッケージ４０の電極面４３ａ、４３ｂを介してチップ素子４５の各端子に連結されることができる。先に説明したように、前記導電層４１ａ、４１ｂは少なくとも連結パッド５３ａ、５３ｂ同士の間隔を考慮してその厚さを設定することが好ましい。
【００２１】
さらに、本発明は前記チップパッケージの製造方法を提供する。図３（Ａ）ないし４（Ｃ）は本発明によるチップパッケージの製造方法の一例を構成する工程別断面図である。先ず、図３（Ａ）のように、上下面に各々端子を設けた複数個のチップ素子が形成されたウェーハ１２５を用意する。ここで、各チップ素子は点線により区分した領域で示される。前記ウェーハ１２５は断面で示されているが、当業者であれば図３（Ａ）に示すウェーハが行と列に沿って複数個のチップ素子が配列された構造から成る通常のウェーハであることを承知するであろう。前記チップ素子は上下面に各々一つの端子１０１ａ、１０１ｂを設ける。さらに、本実施の形態においては、通常のダイオード素子のように、上面には窓層１１８を設けその開口部を通して端子領域を形成する。
【００２２】
次いで、図３（Ｂ）のように、前記ウェーハ１２５の上下面各々に上部及び下部導電層１２１ａ、１２１ｂを形成し、続いて前記両導電層１２１ａ、１２１ｂ上に各々保護層１２７ａ、１２７ｂを形成する。前記導電層１２１ａ、１２１ｂは、上下面の端子１０１ａ、１０１ｂに各々連結され、先に説明したように、前記導電層１２１ａ、１２１ｂはメッキ工程のみで形成され得る。しかし、印刷回路基板に設けられた連結パッドの間隔にかなりの厚さができるよう形成しなくてはならない為、メッキ層１２１ａ、１２１ｂを形成してから少なくとも一つの銅箔を積層して設けることが好ましい。
【００２３】
さらに、保護層１２７ａ、１２７ｂは、前記導電層１２１ａ、１２１ｂの酸化を防いでパッケージの信頼性をより安定的に保障できる。前記導電層１２１ａ、１２１ｂ上に絶縁性樹脂を塗布して絶縁性被膜に形成することが好ましい。こうした保護層１２７ａ、１２７ｂ形成段階は、チップパッケージの使用環境と自然酸化膜でも充分な保護層の役目を働くことができる等の条件が満たされれば、省いてもよい。さらに、本工程は多様な形態で適用可能である。即ち、後述する図４（Ｃ）のように、ダイシング工程を済ませた後に導電層の外部面に保護層を一括して形成してもよいが、工程中の酸化やダイシング工程中のウェーハ一面をテープに付着することを考慮すると本段階において行われることが好ましい。
【００２４】
次に、図３（Ｃ）のように、前記チップパッケージの一側面を形成するよう前記ウェーハを１次ダイシングする。各チップパッケージの一側面のみを形成するダイシング方法の好ましき例として、各チップ素子を二列単位でダイシングする方法が考えられる。二列単位で成る結果物１３０'は一つのチップ素子を含むチップパッケージ単位から見れば、該一側面のみ露出した構造となる。
【００２５】
続いて、図４（Ａ）のように、かかる１次ダイシングから得た一側面を成す前記両導電層１２１ａ、１２１ｂの一側面各々に電極面１３３ａ、１３３ｂを形成する。前記電極面１３３ａ、１３３ｂは各チップ素子から成るパッケージの導電層１２１ａ、１２１ｂの各一側面にのみ形成される。前記電極面１３３ａ、１３３ｂは印刷回路基板の連結パッドにはんだ付けされる部分であり、メッキ層１２１ａ、１２１ｂを介してチップ素子の各端子に連結される。かかる電極面１２３ａ、１２３ｂは金を用いたメッキ方法によって、シリコン材質のチップ素子側面と絶縁性樹脂から成る保護層には形成されずに、金属のメッキ層１２１ａ、１２１ｂの側面にのみ選択的に形成され得る。
【００２６】
前記電極面１２３ａ、１２３ｂを形成した後、図４（Ｂ）のように、前記チップパッケージ１３０"単位で完全に分離されるよう２次ダイシングし、最終的に図４（Ｃ）のように、前記２次ダイシングから得られた側面を成す両導電層（各導電層）１２１ａ、１２１ｂの側面上に各々保護層１３７を形成する。こうして、図１に示す形態と同一なチップパッケージ１４０が完成する。図４（Ｃ）において形成された保護層１３７は図３（Ｂ）に示す保護層１２７ａ、１２７ｂの形成方法と同様、絶縁性樹脂を塗布する方式により形成することができる。
【００２７】
図３（Ａ）ないし４（Ｃ）に示す本発明によるチップパッケージの製造工程は、好ましき実施の形態を提供するだけであり、本発明の範囲内において多様な形態に変更することができる。とりわけ、図３（Ｃ）ないし４（Ｃ）に示す工程は多様に変更することができる。即ち、前記チップパッケージの一側面のみ除く他側面が形成されるよう前記ウェーハを１次ダイシングした後, 得られた側面を成す前記両導電層の側面に保護層を先ず形成し、続いて、前記チップパッケージ単位で分離されるよう２次ダイシングした後に、該２次ダイシングにより得られた側面を成す前記両導電層の側面各々に電極面を形成することもできる。但し、先に説明したように、ウェーハのダイシング工程のためにテープにウェーハを付着固定させるが、この際、２次ダイシング工程で分離されたウェーハが広い面積でテープに付着される場合により安定的に工程が行われるので、１次ダイシング工程により切断された結果物ができる限り広い面積で固定されるようにすることが有利である。このことから図３（Ｃ）ないし４（Ｃ）に示す工程が好ましいと言える。
【００２８】
このように、本発明によるチップパッケージの製造方法における特徴は、前記得られたウェーハを一つのチップ素子を含むパッケージに切断しながら、前記各チップパッケージの一側面を成す前記両導電層の側面には電極面を形成し、前記両導電層の他側面には保護層を形成することにある。したがって、チップパッケージの側面を形成するための各ダイシング工程は保護層または電極面を形成する工程の順序と方式を多様に変更してもよいが、そうした改良または変更された形態も本発明の範囲に含まれるものである。
【００２９】
【発明の効果】
上述のとおり、本発明によるチップパッケージは、各々一つの端子を設けたチップ素子の上下面に形成された導電層と、前記導電層の側面のうち同じ方向になる各側面に印刷回路基板の連結パッドに連結するため形成された電極面とを具備することにより、チップパッケージを画期的に小型化させると同時にチップの信頼性を保障することができる。さらに、その製造方法は複雑なワイヤ工程やバイアホール形成工程などを省かせるので、製造方法が大幅に簡素化されるばかりでなく 製造コストも画期的に節減できる効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるチップパッケージを示す斜視図である。
【図２】本発明の一 実施の形態による チップパッケージ実装を示す斜視図である。
【図３】（Ａ）ないし（Ｃ）は本発明の好ましき実施の形態によるチップパッケージの製造方法を示す工程別断面図である。
【図４】（Ａ）ないし（Ｃ）は本発明の好ましき実施の形態によるチップパッケージの製造方法を示す工程別断面図である。
【図５】従来のチップパッケージを示す断面図である。
【図６】従来のチップパッケージ実装を示す断面図である。
【符号の説明】
３０  チップパッケージ
３１ａ、３１ｂ  導電層
３３ａ、３３ｂ  電極面
３５  チップ素子
５１  印刷回路基板
５３ａ、５３ｂ  連結パッド
【図１】
0003660663.tif 000002
【図２】
0003660663.tif 000003
【図３】
0003660663.tif 000004
【図４】
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【図５】
0003660663.tif 000006
【図６】
0003660663.tif 000007