(57)【特許請求の範囲】
【請求項１】
印字データに基づいてヘッド電圧が供給されると、発熱して記録用紙上に画像を形成させる複数の発熱素子と、
前記複数の発熱素子を複数のブロックに分割し、ブロック毎に前記印字データに基づいてブロック内の複数の発熱素子への前記ヘッド電圧の供給を制御する複数の発熱素子駆動制御用集積回路と、を備えたサーマルプリントヘッドであって、
各発熱素子駆動制御用集積回路は、
ストローブクロック信号を入力するためのクロック入力端子と、
前段の発熱素子駆動制御用集積回路から出力される前記発熱素子への前記ヘッド電圧の供給時間を制御するためのパルス状のストローブ信号と前記クロック入力端子から入力された前記ストローブクロック信号に基づいて、前段からの前記ストローブ信号に続いて当該ストローブクロック信号の１周期の期間が前記ヘッド電圧の供給時間となるストローブ信号を生成するストローブ信号生成手段と、
前記印字データと前記ストローブ信号生成手段で生成されたストローブ信号とに基づいて、対応するブロック内の複数の発熱素子への前記ヘッド電圧の供給を制御する印字制御手段と、
前記ストローブ信号生成手段で生成されたストローブ信号を後段の発熱素子駆動制御用集積回路に出力するためのストローブ信号出力端子と、
を備え、
初段の発熱素子駆動制御用集積回路では、前記印字データに基づいて前記発熱素子に印字動作を行わせるためのラッチ信号と、前記クロック入力端子から入力されるストローブクロック信号とに基づいて、前記ストローブ信号生成手段により当該ストローブクロック信号の１周期の期間が前記ヘッド電圧の供給時間となる前記ストローブ信号が生成され、
２段目以降の発熱素子駆動制御用集積回路では、前段の発熱素子駆動制御用集積回路で生成されたストローブ信号と前記ストローブクロック信号とに基づいて、前記ストローブ信号生成手段により前段のストローブ信号に続いて当該ストローブ信号と同一の期間を有するストローブ信号が生成される、
ことを特徴とするサーマルプリントヘッド。
【請求項２】
前記ストローブ信号生成手段は、論理積回路と、この論理積回路の出力端がデータ入力端に接続されたフリップフロップ回路と、このフリップフロップ回路から出力される信号を反転して前記論理積回路の一方の入力端に入力するインバータとからなり、
初段の発熱素子駆動制御用集積回路においては、前記論理積回路の他方の入力端に前記ラッチ信号が入力されるとともに、前記フリップフロップ回路のクロック入力端に前記クロック入力端子から入力される前記ストローブクロック信号が入力され、前記フリップフロップ回路の出力端から初段の発熱素子駆動制御用集積回路に対する前記ストローブ信号が出力され、
２段目以降の発熱素子駆動制御用集積回路においては、前記論理積回路の他方の入力端に前段の発熱素子駆動制御用集積回路からのストローブ信号が入力されるとともに、前記フリップフロップ回路のクロック入力端に前記ストローブクロック信号が入力され、前記フリップフロップ回路の出力端から各段の発熱素子駆動制御用集積回路に対する前記ストローブ信号が出力されることを特徴とする請求項１に記載のサーマルプリントヘッド。
【請求項３】
前記発熱素子駆動制御用集積回路は、前記複数の発熱素子にそれぞれ接続される出力トランジスタとして、ＭＯＳ型の電界効果トランジスタを内蔵しており、
前記各電界効果トランジスタは、周囲をゲート電極で囲まれた複数のソース領域およびドレイン領域が、それぞれ並列に接続された構成である、請求項１または２に記載のサーマルプリントヘッド。
【請求項４】
請求項１〜３のいずれかに記載のサーマルプリントヘッドを用いたプリンタであって、
前記サーマルプリントヘッドに供給する前記ストローブクロック信号生成手段と、
前記ヘッド電圧を検出する電圧検出手段と、
前記電圧検出手段により検出された前記ヘッド電圧が低下するのに応じて前記ストローブクロック信号生成手段で生成される前記ストローブクロック信号の周期を長くする周期変更手段と、
を備えたことを特徴とするプリンタ。
【請求項５】
請求項４に記載のプリンタであって、
前記サーマルプリントヘッドにより１画素を副走査方向に複数回に分けて印字させる印字制御手段を更に備えたことを特徴とするプリンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発熱することにより記録用紙上に画像を形成させる複数の発熱素子と、これら発熱素子を駆動制御する任意数の発熱素子駆動制御用集積回路とを備えたサーマルプリントヘッドに関する。
【０００２】
【従来の技術】
近年、サーマルプリントヘッドを備えた感熱式あるいは熱転写式の携帯型プリンタや携帯型コピー機などが一般に普及している。これらの携帯型装置のように、いわゆる電池駆動型の装置においては、各種の電池が使用されており、様々な電源電圧が採用されている。
【０００３】
ところで、サーマルプリントヘッドの場合、発熱素子に供給されるヘッド電圧用の電源と、発熱素子駆動制御用集積回路に供給されるロジック電圧用の電源とを、電池により実現する必要がある。
【０００４】
このため、消費電力の低減を要求されるのは勿論のこと、低電圧での駆動を要求され、その上、使用による電源電圧の経時的な低下に耐え得ることも要求される。さらには、様々な仕様の電源電圧に対処することも要求される。
【０００５】
そこで、従来のサーマルプリントヘッドは、発熱素子の構造などに各種の工夫を凝らして、消費電力の低減を図ると同時に、低いヘッド電圧での使用を可能にしていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のサーマルプリントヘッドでは、ロジック電圧が３．３Ｖまたは５Ｖに固定されており、このため、少なくとも２種類のサーマルプリントヘッドを設計および製造する必要があり、開発コストを含む製造コストの上昇原因になっていた。また、使用による経時的なロジック電圧の低下を避けるために、電池からＤＣ−ＤＣコンバータを経由して発熱素子駆動制御用集積回路にロジック電圧を供給していたので、部品コストや組立コストの上昇原因になっていた。
【０００７】
本発明は、このような事情のもとで考え出されたものであって、製造コストを極力増加させることなく、電池を電源とする場合に想定される範囲のあらゆる電源電圧での使用を可能にするサーマルプリントヘッドを提供することをその課題としている。
【０００８】
【発明の開示】
上記の課題を解決するため、本発明では、次の技術的手段を講じている。
【０００９】
請求項１に記載の発明は、印字データに基づいてヘッド電圧が供給されると、発熱して記録用紙上に画像を形成させる複数の発熱素子と、複数の発熱素子を複数のブロックに分割し、ブロック毎に印字データに基づいてブロック内の複数の発熱素子へのヘッド電圧の供給を制御する複数の発熱素子駆動制御用集積回路とを備えたサーマルプリントヘッドであって、各発熱素子駆動制御用集積回路は、ストローブクロック信号を入力するためのクロック入力端子と、前段の発熱素子駆動制御用集積回路から出力される発熱素子へのヘッド電圧の供給時間を制御するためのパルス状のストローブ信号とクロック入力端子から入力されたストローブクロック信号に基づいて、前段からのストローブ信号に続いて当該ストローブクロック信号の１周期の期間がヘッド電圧の供給時間となるストローブ信号を生成するストローブ信号生成手段と、印字データとストローブ信号生成手段で生成されたストローブ信号とに基づいて、対応するブロック内の複数の発熱素子へのヘッド電圧の供給を制御する印字制御手段と、ストローブ信号生成手段で生成されたストローブ信号を後段の発熱素子駆動制御用集積回路に出力するためのストローブ信号出力端子と、を備え、初段の発熱素子駆動制御用集積回路では、印字データに基づいて発熱素子に印字動作を行わせるためのラッチ信号と、クロック入力端子から入力されるストローブクロック信号とに基づいて、ストローブ信号生成手段により当該ストローブクロック信号の１周期の期間がヘッド電圧の供給時間となるストローブ信号が生成され、２段目以降の発熱素子駆動制御用集積回路では、前段の発熱素子駆動制御用集積回路で生成されたストローブ信号とストローブクロック信号とに基づいて、ストローブ信号生成手段により前段のストローブ信号に続いて当該ストローブ信号と同一の期間を有するストローブ信号が生成されることを特徴とする。
【００１０】
発熱素子の発熱により記録用紙上に画像を形成させる方式は、感熱紙からなる記録用紙を用いる方式であってもよいし、インクリボンを用いた熱転写方式あるいは昇華方式であってもよい。
【００１１】
請求項２に記載の発明は、請求項１に記載のサーマルプリントヘッドにおいて、ストローブ信号生成手段は、論理積回路と、この論理積回路の出力端がデータ入力端に接続されたフリップフロップ回路と、このフリップフロップ回路から出力される信号を反転して論理積回路の一方の入力端に入力するインバータとからなり、初段の発熱素子駆動制御用集積回路においては、論理積回路の他方の入力端にラッチ信号が入力されるとともに、フリップフロップ回路のクロック入力端にクロック入力端子から入力されるストローブクロック信号が入力され、フリップフロップ回路の出力端から初段の発熱素子駆動制御用集積回路に対する前記ストローブ信号が出力され、２段目以降の発熱素子駆動制御用集積回路においては、論理積回路の他方の入力端に前段の発熱素子駆動制御用集積回路からのストローブ信号が入力されるとともに、フリップフロップ回路のクロック入力端にストローブクロック信号が入力され、フリップフロップ回路の出力端から各段の発熱素子駆動制御用集積回路に対するストローブ信号が出力されるものである。
【００１２】
請求項３に記載の発明は、請求項１または２に記載のサーマルプリントヘッドにおいて、発熱素子駆動制御用集積回路は、複数の発熱素子にそれぞれ接続される出力トランジスタとして、ＭＯＳ型の電界効果トランジスタを内蔵しており、各電界効果トランジスタは、周囲をゲート電極で囲まれた複数のソース領域およびドレイン領域が、それぞれ並列に接続された構成としたものである。
【００１３】
請求項４に記載の発明は、請求項１〜３のいずれかに記載のサーマルプリントヘッドを用いたプリンタであって、サーマルプリントヘッドに供給するストローブクロック信号生成手段と、ヘッド電圧を検出する電圧検出手段と、電圧検出手段により検出されたヘッド電圧が低下するのに応じてストローブクロック信号生成手段で生成されるストローブクロック信号の周期を長くする周期変更手段とを備えたものである。
【００１４】
請求項５に記載の発明は、請求項４に記載のプリンタであって、サーマルプリントヘッドにより１画素を副走査方向に複数回に分けて印字させる印字制御手段を更に備えたものである。
【００１５】
本発明によれば、印字データに基づいて発熱素子にヘッド電圧を供給して記録用紙上に画像を形成させる際、各発熱素子駆動制御用集積回路において、初段から順番にストローブクロック信号の１周期の期間をヘッド電圧の供給時間とするストローブ信号を発生させ、このストローブ信号と印字データとに基づいてブロック毎に順番に印字動作をさせようにしたので、ストローブクロック信号の周期を変更することにより印字時間を変更することができる。
【００１６】
特に、ヘッド電圧を検出し、ヘッド電圧が低下するのに応じてストローブクロック信号の周期を長くするようにしたので、ヘッド電圧が低下すると、発熱素子への通電時間が長くなり、印字速度は低下するものの、印字品質は一定に保つことができる。従って、ヘッド電圧を２．７Ｖから８．５Ｖの広い範囲で任意に設定でき、いずれの電圧値に設定しても良好な印字品質を確保することができる。また、電池を電源とする場合に想定される範囲のあらゆる電源電圧での使用が可能であり、各種の電池を使用できる。またこれにより、２種類のロジック電圧に応じた製品を個々に設計および製造する必要がないことから、開発コストを含む製造コストを低減できる。
【００１７】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１８】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１９】
図１は、本発明に係るサーマルプリントヘッドの概略平面図であって、基板１上には、幅方向一側寄りに多数の発熱素子２が列状に形成されており、また、幅方向他側寄りに複数（本実施形態では１８個）の発熱素子駆動制御用集積回路（以下「ドライバＩＣ」と記す）３が列状に取付けられている。また、基板１の長手方向一端部には、幅方向他側側の端面にコネクタ４が取り付けられている。このコネクタ４は、サーマルプリントヘッドの外部から発熱素子２やドライバＩＣ３に電源や各種の信号を伝送するためのケーブル（図示せず）が接続されるものである。
【００２０】
図２は、基板１の長手方向両端部の要部拡大平面図であって、基板１上には、一側縁に沿うようにして、発熱素子２を構成するための発熱抵抗体６が直線状に設けられており、発熱素子２を所定個数（本実施形態では９６個）毎に分担して駆動するためのドライバＩＣ３が、基板１上の他側縁に沿うようにして搭載されている。
【００２１】
図３は、発熱抵抗体６の一部の拡大平面図であって、発熱抵抗体６の外側には、これと平行に延びるようにして共通電極配線７が形成されている。この共通電極配線７からは、発熱抵抗体６の下層にもぐり込むようにして基板１の幅方向に櫛歯状のコモンパターン８が延ばされている。また、このコモンパターン８の各間の領域には、櫛歯状の個別電極パターン９が入り込まされている。この個別電極パターン９の基端部は、ドライバＩＣ３の一側近傍まで延ばされており、各個別電極パターン９は、ドライバＩＣ３の出力パッドに対してワイヤボンディングによって結線されている。
【００２２】
各ドライバＩＣ３は、これに入力される記録画像データにしたがって、選択した個別電極パターン９を接地する。そうすると、電池の陽極から共通電極配線７とコモンパターン８と発熱抵抗体６と個別電極パターン９とを通って電池の陰極に至る閉ループが形成され、発熱抵抗体６において、当該個別電極パターン９を挟んで両側に位置するコモンパターン８間の領域に電流が流れ、この領域が発熱する。すなわち、発熱抵抗体６は、図３に詳示するように、その下にもぐり込んでのびる櫛歯状のコモンパターン８によって、長手方向に微小領域毎に区画され、各区画された領域が発熱素子２として機能する。
【００２３】
図４は、発熱素子２による印字幅の説明図であって、各発熱素子２による副走査方向の有効印字幅Ａは、１つの印字データに基づいて印字されるべき１画素の副走査方向の幅Ｂのほぼ１／２の大きさである。したがって、副走査方向については、同一の印字データで２回の印字を行うことになる。
【００２４】
以下、ドライバＩＣ３の構成について、さらに詳しく述べる。
【００２５】
図５は、ドライバＩＣ３の回路ブロック図であって、このドライバＩＣ３のチップ１１には、シフトレジスタＳＲ、ラッチ回路ＬＴ、９７個の論理積回路ＡＮＤ1 〜ＡＮＤ97、９６個の電界効果トランジスタＦＥＴ1 〜ＦＥＴ96、インバータＩＶ、Ｄフリップフロップ回路ＤＦＦ、およびパッドＤＩ，ＳＴＲＩ，ＬＡＴ，ＣＬＫ，ＳＴＲＣＬＫ，ＧＮＤ，ＶＤＤ，ＳＴＲＯ，ＤＯ，ＤＯ1 〜ＤＯ96が形成されている。これらドライバＩＣ３の各論理回路は、ＭＯＳ型の電界効果トランジスタにより実現されている。これらドライバＩＣ３には、供給されるロジック電圧が所定値以下になったときに回路動作を停止させるための減電圧回路が設けられていない。たとえば、基本的に５Ｖのロジック電圧で動作する通常のドライバＩＣの場合、ロジック電圧が３．７Ｖ以下になれば、減電圧回路が作動して回路動作が停止するのであるが、上記ドライバＩＣ３には減電圧回路が設けられていないので、パッドＶＤＤに供給されるロジック電圧が３．７Ｖ以下になっても回路動作が停止することはない。
【００２６】
電界効果トランジスタＦＥＴ1 〜ＦＥＴ96は、ソースが全て共通にパッドＧＮＤに接続され、ドレインがパッドＤＯ1 〜ＤＯ96に接続され、ゲートが論理積回路ＡＮＤ1 〜ＡＮＤ96の出力端に接続されている。論理積回路ＡＮＤ1 〜ＡＮＤ96は、一方の入力端がラッチ回路ＬＴの出力端に接続され、他方の入力端が全て共通にパッドＳＴＲＯに接続されている。ラッチ回路ＬＴは、入力端がシフトレジスタＳＲの出力端に接続され、ラッチ信号入力端がパッドＬＡＴに接続されている。シフトレジスタＳＲは、シリアル入力端がパッドＤＩに接続され、クロック信号入力端がパッドＣＬＫに接続され、シリアル出力端がパッドＤＯに接続されている。Ｄフリップフロップ回路ＤＦＦは、入力端が論理積回路ＡＮＤ97の出力端に接続され、出力端がパッドＳＴＲＯと論理積回路ＡＮＤ1 〜ＡＮＤ96の他方の入力端との接続点およびインバータＩＶの入力端に接続され、クロック信号入力端がパッドＳＴＲＣＬＫに接続されている。論理積回路ＡＮＤ97は、一方の入力端がパッドＳＴＲＩに接続され、他方の入力端がインバータＩＶの出力端に接続されている。
【００２７】
各電界効果トランジスタＦＥＴ1 〜ＦＥＴ96は、周囲をゲート電極で囲まれた複数のソース領域およびドレイン領域が、それぞれ並列に接続された構成である。このような構成にすることによって、ソース領域とドレイン領域との並列接続数が増加することから、オン抵抗を良好に低減させることができる。もちろん、各電界効果トランジスタＦＥＴ1 〜ＦＥＴ96を、各々複数個の電界効果トランジスタ素子により実現してもよい。なお、上記のような出力用ＭＯＳ型電界効果トランジスタの構造は、特開平１０−６５１４６号公報に詳細に開示されているので、これ以上の具体的な説明は省略する。また、オン抵抗を低減させるためのＭＯＳ型電界効果トランジスタの構造としては、上記の他に、たとえば特開平７−２２１１９２号公報に開示されている。
【００２８】
図６は、各ドライバＩＣ３内部の各種信号のタイミングチャートであって、ＤＩは記録画像データ、ＣＬＫはクロック信号、ＬＡＴはラッチ信号、ＳＴＲＣＬＫはストローブクロック信号をそれぞれ表している。また、ＳＴＲ１〜ＳＴＲ１８は、初段から最終段までのドライバＩＣ３のＤフリップフロップ回路ＤＦＦの出力であるストローブ信号を表している。
【００２９】
図７は、上記サーマルプリントヘッドを備えた携帯型のプリンタの要部の回路ブロック図であって、このプリンタは、ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２３、インターフェイス回路２４、ヘッド電圧検出回路２５、および制御信号生成回路２６を備えている。
【００３０】
ＣＰＵ（central processing unit ）２１は、プリンタの全体を制御する。
【００３１】
ＲＯＭ（read only memory）２２は、制御プログラムや各種の初期値などを記憶している。
【００３２】
ＲＡＭ（random access memory）２３は、ＣＰＵ２１にワーク領域を提供し、印字データの展開などに利用される。
【００３３】
インターフェイス回路２４は、ヘッド電圧検出回路２５や制御信号生成回路２６とＣＰＵ２１との間の通信を制御する。
【００３４】
ヘッド電圧検出回路２５は、図外の電池からコネクタ４などを介して共通電極配線７に供給されるヘッド電圧を検出する。
【００３５】
制御信号生成回路２６は、ＣＰＵ２１により制御されて、クロック信号、ラッチ信号、あるいはストローブクロック信号など、サーマルプリントヘッドを制御するための各種の制御信号を生成する。これらの制御信号は、記録画像データやヘッド電圧およびロジック電圧とともに、制御信号生成回路２６からサーマルプリントヘッドに供給される。
【００３６】
次に動作を説明する。インターフェイス回路２４を介してＣＰＵ２１に供給された印字データは、ＣＰＵ２１によって展開などの各種の処理が施され、記録画像データとしてインターフェイス回路２４および制御信号生成回路２６を介してサーマルプリントヘッドの初段のドライバＩＣ３のパッドＤＩに供給される。初段のドライバＩＣ３のパッドＤＩにシリアル入力された記録画像データは、シフトレジスタＳＲの入力端に入力される。シフトレジスタＳＲは、初段のビットにシリアルに入力される記録画像データを、パッドＣＬＫを介して入力されるクロック信号に同期して順次次段のビットに転送する。シフトレジスタＳＲの最終段のビットまで転送された記録画像データは、次のクロック信号が入力されることにより、シリアル出力端からパッドＤＯに出力され、基板１上の配線パターンを介して次段のドライバＩＣ３のパッドＤＩに供給される。このようにして、９６×１８＝１７２８ビット分の記録画像データが１８個のドライバＩＣ３のシフトレジスタＳＲに格納されると、シフトレジスタＳＲの出力端は、記録画像データの各ビットに応じてハイレベルあるいはローレベルになる。
【００３７】
ここで、各ドライバＩＣ３のパッドＬＡＴを介してラッチ回路ＬＴのラッチ信号入力端にラッチ信号が入力されると、ラッチ回路ＬＴは、入力端に入力されているシフトレジスタＳＲの出力端の信号、すなわち記録画像データを取り込んで記憶する。これにより、ラッチ回路ＬＴの出力端は、記録画像データの各ビットに応じてハイレベルあるいはローレベルになる。
【００３８】
一方、ラッチ信号は初段のドライバＩＣ３のパッドＳＴＲＩを介して論理積回路ＡＮＤ97の一方の入力端にも入力される。ここで、Ｄフリップフロップ回路ＤＦＦの出力端がローレベルであったとすると、そのローレベルの信号がインバータＩＶによりハイレベルに反転されて論理積回路ＡＮＤ97の他方の入力端に入力されるので、論理積回路ＡＮＤ97の出力端がハイレベルになり、そのハイレベルの信号がＤフリップフロップ回路ＤＦＦの入力端に入力される。そして、パッドＳＴＲＣＬＫを介してＤフリップフロップ回路ＤＦＦのクロック信号入力端に入力されているストローブクロック信号がハイレベルに反転すると、その時点で、Ｄフリップフロップ回路ＤＦＦの出力であるストローブ信号がハイレベルになる。このストローブ信号は、論理積回路ＡＮＤ1 〜ＡＮＤ96の他方の入力端に入力されるとともに、パッドＳＴＲＯおよび基板１上の配線パターンを介して次段のドライバＩＣ３のパッドＳＴＲＩに入力される。
【００３９】
すなわち、初段のドライバＩＣ３においては、ラッチ信号とストローブクロック信号とに基づいてストローブ信号が生成され、第２段以降のドライバＩＣ３においては、前段のドライバＩＣ３において生成されたストローブ信号とストローブクロック信号とに基づいて新たなストローブ信号が生成される。この結果、各段のドライバＩＣ３におけるストローブ信号は、図６のＳＴＲ１〜ＳＴＲ１８のように、時間的に重なることなく、ストローブクロック信号の１周期の時間だけ順次ハイレベルになる。
【００４０】
さらに具体的に述べると、初段のドライバＩＣ３のＤフリップフロップ回路ＤＦＦにラッチ信号が入力されると、その後の最初のストローブクロック信号の立ち上がりのタイミングでＤフリップフロップ回路ＤＦＦの出力がハイレベルになる。そしてその次のストローブクロック信号の立ち上がりのタイミングでは、ラッチ信号は既にローレベルに反転しているので、Ｄフリップフロップ回路ＤＦＦの出力はハイレベルからローレベルに反転する。したがって、Ｄフリップフロップ回路ＤＦＦは、ストローブクロック信号の１周期に相当する時間だけハイレベルになるストローブ信号を出力することになる。そして、このストローブ信号が次段のドライバＩＣ３のＤフリップフロップ回路ＤＦＦに論理積回路ＡＮＤ97を介して入力されるので、次段のドライバＩＣ３のＤフリップフロップ回路ＤＦＦは、前段のドライバＩＣ３のＤフリップフロップ回路ＤＦＦにより生成されたストローブ信号の立ち下がりと同時に立ち上がってストローブクロック信号の１周期に相当する時間だけハイレベルになるストローブ信号を出力する。このように、基板１上の１８個のドライバＩＣ３のＤフリップフロップ回路ＤＦＦは、タイミングが相互に重ならないように順次新たなストローブ信号を生成するのである。
【００４１】
このとき、インバータＩＶと論理積回路ＡＮＤ97とを設けて、Ｄフリップフロップ回路ＤＦＦの出力がローレベルのときにのみＤフリップフロップ回路ＤＦＦの入力がハイレベルになり得るようにしているので、ノイズなどの影響でＤフリップフロップ回路ＤＦＦの出力すなわちストローブ信号がストローブクロック信号の２周期以上の時間にわたってハイレベルになることがない。
【００４２】
各ドライバＩＣ３において、Ｄフリップフロップ回路ＤＦＦの出力すなわちストローブ信号がハイレベルになると、このハイレベルの信号が論理積回路ＡＮＤ1 〜ＡＮＤ96の他方の入力端に入力される。したがって、論理積回路ＡＮＤ1 〜ＡＮＤ96のうち、記録画像データに応じてラッチ回路ＬＴの出力がハイレベルになっているビットに対応する論理積回路の出力端がハイレベルになり、この結果、電界効果トランジスタＦＥＴ1 〜ＦＥＴ96のうち、対応する電界効果トランジスタがオンする。電界効果トランジスタＦＥＴ1 〜ＦＥＴ96のドレインはパッドＤＯ1 〜ＤＯ96を介して図３の個別電極パターン９に接続されているので、電界効果トランジスタＦＥＴ1 〜ＦＥＴ96のうちのいずれかがオンすれば、電源の陽極から共通電極配線７、コモンパターン８、発熱抵抗体６、個別電極パターン９、電界効果トランジスタＦＥＴ1 〜ＦＥＴ96のうちの該当するもの、およびパッドＧＮＤを介して電源の陰極に至る閉ループが形成され、発熱素子２を構成する発熱抵抗体６の該当箇所に通電されて、記録用紙に記録画像が記録される。この記録は、もちろん、ストローブ信号のタイミングに従って、ドライバＩＣ３の個数である１８回に分けて順次行われることとなる。
【００４３】
以上の動作により印字されるのは、主走査方向には１ライン分の長さであるが、副走査方向には１／２ライン分である。すなわち、各発熱素子２による副走査方向の有効印字幅Ａが、１つの印字データに基づいて印字されるべき１画素の副走査方向の幅Ｂのほぼ１／２の大きさであるので、副走査方向には１画素の半分が印字されたことになる。
【００４４】
そこで、記録用紙が副走査方向と反対方向に１／２画素分の距離だけ送られ、残りの１／２ライン分の印字が実行される。すなわち、初段のドライバＩＣ３のパッドＤＩに記録画像データがシリアル入力されることなく、パッドＬＡＴにラッチ信号が入力される。これにより、上記と同様の動作によって、１／２ライン分の印字が実行される。
【００４５】
以上の動作を１組として、１組毎に１ライン分の印字が繰り返され、１頁分の印字が実行される。
【００４６】
一方、ヘッド電圧検出回路２５により検出されたヘッド電圧は、ヘッド電圧データとして、インターフェイス回路２４を介してＣＰＵ２１に供給される。これによりＣＰＵ２１は、制御信号生成回路２６を制御し、ストローブクロック信号の周期をヘッド電圧に応じて可変させる。具体的には、ヘッド電圧が低くなるに従ってストローブクロック信号の周期を長くする。したがって、ヘッド電圧が低下すると発熱素子２への通電時間が長くなり、印字速度は低下するものの、印字品質は一定に保たれる。
【００４７】
このように、印字時におけるヘッド電圧のパルス幅を可変とし、しかもドライバＩＣ３における電界効果トランジスタＦＥＴ1 〜ＦＥＴ96を、オン抵抗の小さい構成としたので、消費電力を低減できるとともに、ヘッド電圧を２．７Ｖから８．５Ｖの広い範囲で任意に設定でき、いずれの値に設定しても良好な印字品質を確保できる。
【００４８】
また、ヘッド電圧検出回路２５によりヘッド電圧を検出し、ヘッド電圧に応じて印字時におけるヘッド電圧のパルス幅を自動的に可変させるので、高価なＤＣ−ＤＣコンバータなどを設けることなく、使用によるヘッド電圧の経時的な低下に対処できる。
【００４９】
また、ドライバＩＣ３に減電圧回路を設けていないので、高価なＤＣ−ＤＣコンバータなどを設けることなく、ロジック電圧を２．７Ｖから５．５Ｖの広い範囲で任意に設定でき、いずれの値に設定してもドライバＩＣ３の動作を確保できる。
【００５０】
また、ヘッド電圧とロジック電圧とを互いに独立に設定できるので、各種設計条件に応じて、ヘッド電圧とロジック電圧とを同電圧に設定したり、あるいは互いに異ならせたりすることが可能になり、設計の自由度が向上する。
【００５１】
また、各ドライバＩＣ３毎に印字タイミングを相互に異ならせ、しかも副走査方向の２度の印字で１ライン分の印字を完成させるように構成したので、共通電極配線７やグランドラインを流れる電流を小さくできることから、電力の無駄を省くことができ、消費電力を低減できる。さらには、副走査方向の２度の印字で１ライン分の印字を完成させるように構成したことにより、ドライバＩＣ３の電界効果トランジスタＦＥＴ1 〜ＦＥＴ96を流れる電流を小さくでき、この結果、電界効果トランジスタＦＥＴ1 〜ＦＥＴ96のオン抵抗を小さくできることから、既に説明した電界効果トランジスタＦＥＴ1 〜ＦＥＴ96のオン抵抗を低減させる構造と相まって、消費電力を一層良好に低減できる。
【００５２】
なお、上記実施形態においては、発熱素子２の副走査方向の有効印字幅Ａを、１画素の副走査方向の幅Ｂのほぼ１／２倍にし、副走査方向の２度の印字で１ライン分の印字を完成させるように構成したが、発熱素子２の副走査方向の有効印字幅を、１画素の副走査方向の幅のほぼ１／３倍以下にし、副走査方向の３度以上の印字で１ライン分の印字を完成させるように構成してもよい。
【００５３】
また、上記実施形態においては、各ドライバＩＣ３毎に印字タイミングを相互に異ならせたが、必ずしもこのように構成する必要はない。
【００５４】
また、上記実施形態においては、９６個の発熱素子２を制御するドライバＩＣ３を、基板１上に１８個搭載したが、本発明はもちろんこれらの数値に限定されるものではない。
【００５５】
また、上記実施形態においては、本発明に係るサーマルプリントヘッドを携帯型のプリンタに採用したが、本発明に係るサーマルプリントヘッドは、プリンタに限らず、コピー機やファクシミリ装置などにも採用可能である。
【図面の簡単な説明】
【図１】本発明に係るサーマルプリントヘッドの概略平面図である。
【図２】図１に示すサーマルプリントヘッドの長手方向両端部の要部拡大平面図である。
【図３】図１に示すサーマルプリントヘッドに備えられた発熱素子部分の拡大平面図である。
【図４】図１に示すサーマルプリントヘッドに備えられた発熱素子の有効印字領域の大きさと１画素の大きさとの関係を説明する説明図である。
【図５】図１に示すサーマルプリントヘッドに備えられた発熱素子駆動制御用集積回路の回路ブロック図である。
【図６】図５に示す発熱素子駆動制御用集積回路のタイミングチャートである。
【図７】図１に示すサーマルプリントヘッドを採用したプリンタの要部の回路ブロック図である。
【符号の説明】
１  基板
２  発熱素子
３  ドライバＩＣ
６  発熱抵抗体
７  共通電極配線
８  コモンパターン
９  個別電極パターン
２５  ヘッド電圧検出回路
２６  制御信号生成回路
ＦＥＴ1 〜ＦＥＴ96  電界効果トランジスタ
ＳＲ  シフトレジスタ
ＬＴ  ラッチ回路
ＤＦＦ  Ｄフリップフロップ回路
ＡＮＤ1 〜ＡＮＤ97  論理積回路
ＩＶ  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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