(57)【特許請求の範囲】
【請求項１】
入力電圧が印加され、該入力電圧を分圧する複数の抵抗と、該複数の抵抗により分圧された分圧電圧に応じてハイレベル又はローレベルとなる出力信号を出力する電圧検出手段とを有する電圧検出回路において、
前記複数の抵抗の前記入力電圧が印加される側の一端で、前記複数の抵抗の該一端への電流の流入を制御することにより、前記分圧電圧を制御し、ヒステリシスを持たせるヒステリシス制御手段を有することを特徴とする電圧検出回路。
【請求項２】
前記入力電圧がヒステリシス制御用抵抗を介して前記複数の抵抗の一端に印加されており、
前記ヒステリシス制御手段は、前記電圧検出手段の出力信号に応じて前記複数の抵抗の一端と前記ヒステリシス制御用抵抗との接続点から電流を引き込むことにより、前記複数の抵抗に流入する電流を減少させる電流引き込み回路を有することを特徴とする請求項１記載の電圧検出回路。
【請求項３】
前記電流引き込み回路は、前記出力信号レベルがハイレベル又はローレベルのうちの一方のレベルのときに前記ヒステリシス制御用抵抗と前記複数の抵抗との接続点からの定電流を引き込み、他方のレベルのときに前記ヒステリシス制御用抵抗と前記複数の抵抗との接続点からの該定電流の引き込みを停止する定電流回路を有することを特徴とする請求項２記載の電圧検出回路。
【請求項４】
前記電圧検出手段は、前記分圧電圧がベースに供給され、前記分圧電圧がオン電圧のときにオンし、エミッタ電流を出力し、オフ電圧のときにオフし、エミッタ電流の出力を停止するトランジスタと、
前記トランジスタのエミッタ電流が供給されており、該エミッタ電流に応じた電圧をその両端に発生する検出用抵抗と、
前記検出用抵抗の両端に発生する電圧が所定レベルより大きいときに出力信号をハイレベル又はローレベルとし、所定レベルより小さいときに出力信号をローレベル又はハイレベルとする差動回路とを有することを特徴とする請求項１乃至３のいずれか一項記載の電圧検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電圧検出回路に係り、特に、検出電圧にヒステリシスを持たせた電圧検出回路に関する。
【０００２】
【従来の技術】
図５に従来のシステムリセット回路の一例の回路構成図を示す。
従来のシステムリセット回路１は、電源電圧Ｖccを監視し、電源電圧Ｖccが第１の検出電圧値Ｖs1以上になったときにローレベルとなり、第２の検出電圧値Ｖs2以下になったときにハイレベルとなるリセット信号を出力する構成とされていた。
【０００３】
電源電圧Ｖｃｃは、直列に接続された抵抗Ｒ１、Ｒ２、Ｒ３に印加される。電源電圧Ｖｃｃは、抵抗Ｒ１、Ｒ２、Ｒ３により分圧され、電源電圧Ｖｃｃに応じた電圧が抵抗Ｒ１と抵抗Ｒ２との接続点に発生する。
抵抗Ｒ１と抵抗Ｒ２との接続点はＮＰＮトランジスタＱ２のベースに接続されており、抵抗Ｒ１と抵抗Ｒ２との接続点に発生される電圧に応じてオンされる。
【０００４】
ＮＰＮトランジスタＱ２のコレクタにはＰＮＰトランジスタＱ７、Ｑ８、Ｑ１０とともにカレントミラー回路を構成するＰＮＰトランジスタＱ１のコレクタ及びベースが接続されている。また、ＮＰＮトランジスタＱ２のエミッタには直列に抵抗Ｒ４、Ｒ５、Ｒ６が接続される。
【０００５】
ＮＰＮトランジスタＱ２は、抵抗Ｒ１と抵抗Ｒ２との接続点に発生される電圧に応じてオンされ、ＰＮＰトランジスタＱ１のエミッタ及びベースから電流を引き込みカレントミラー回路を起動し、回路全体を起動させると共に、電源電圧Ｖｃｃに応じた電流Ｉ２  を直列接続された抵抗Ｒ４、Ｒ５、Ｒ６に供給する。
【０００６】
抵抗Ｒ４と抵抗Ｒ５との接続点は、ＰＮＰトランジスタＱ４のベースに接続され、抵抗Ｒ５と抵抗Ｒ６との接続点は、ＰＮＰトランジスタＱ３のベースに接続される。ＰＮＰトランジスタＱ３、Ｑ４のエミッタは、ＰＮＰトランジスタＱ１、Ｑ８、Ｑ１０とともにカレントミラー回路を構成するＰＮＰトランジスタＱ７のコレクタに接続され、ＰＮＰトランジスタＱ７から電流が供給される。また、ＰＮＰトランジスタＱ３のコレクタは、ＮＰＮトランジスタＱ６とともに電流源を構成するＮＰＮトランジスタＱ５のコレクタ及びベースに接続される。ＰＮＰトランジスタＱ４のコレクタはＮＰＮトランジスタＱ５とともに電流源を構成するＮＰＮトランジスタＱ６のコレクタに接続される。ＰＮＰトランジスタＱ３、Ｑ４は、ベース電圧の差に応じて一方がオンし、他方がオフする差動回路を構成している。
【０００７】
また、ＰＮＰトランジスタＱ４のコレクタは、出力用ＮＰＮトランジスタＱ９のベースに接続されている。出力用ＮＰＮトランジスタＱ９のコレクタは、ＰＮＰトランジスタＱ１、Ｑ７、Ｑ１０とともにカレントミラー回路を構成するＰＮＰトランジスタＱ８のコレクタに接続されている。ＰＮＰトランジスタＱ９は、ＰＮＰトランジスタＱ４のコレクタ電圧によりオン又はオフし、コレクタに接続された出力端子Ｔout から出力されるリセット信号をローレベル又はハイレベルとする。
【０００８】
また、出力用ＮＰＮトランジスタＱ９のコレクタは、ＮＰＮトランジスタＱ１１のベースに接続される。ＮＰＮトランジスタＱ１１は、コレクタがＰＮＰトランジスタＱ１、Ｑ７、Ｑ８とともにカレントミラー回路を構成するＰＮＰトランジスタＱ１０のコレクタに接続され、ＰＮＰトランジスタＱ１０から電流が供給される。ＮＰＮトランジスタＱ１１は、ＮＰＮトランジスタＱ９のコレクタ電圧に応じてオン・オフし、エミッタ電流Ｉ３  が制御される。
【０００９】
ＮＰＮトランジスタＱ１１のエミッタは、検出用の抵抗Ｒ１、Ｒ２、Ｒ３の抵抗Ｒ２と抵抗Ｒ３との接続点に接続されており、エミッタ電流を抵抗Ｒ３に供給する。これによって、電源電圧Ｖcc低下時にはＮＰＮトランジスタＱ１１のエミッタ電流により抵抗Ｒ２と抵抗Ｒ３との接続点の電圧が上昇し、これによって、抵抗Ｒ１と抵抗Ｒ２との接続点の電圧が上昇し、ヒステリシス特性が実現される。
【００１０】
次に、従来のシステムリセット回路１の動作を説明する。
まず、電源電圧Ｖccが第１の検出電圧値Ｖｓ1より低い値から第１の検出電圧値Ｖｓ1より高い値に変化する時の動作を説明する。
電源電圧Ｖccが第１の検出電圧値Ｖs1 より小さい時には、ＰＮＰトランジスタＱ３はオフで、ＰＮＰトランジスタＱ４だけがオンとなる。このとき、ＰＮＰトランジスタＱ３はオフ状態であるため、ＮＰＮトランジスタＱ５、Ｑ６のベースはローレベルとなるので、ＮＰＮトランジスタＱ５、Ｑ６はオフとなる。なお、第１の検出電圧値Ｖｓ1は、リセット信号をハイレベルからローレベルに遷移させるときの電源電圧Ｖccに相当する。
【００１１】
このように、ＰＮＰトランジスタＱ４がオンで、ＮＰＮトランジスタＱ６がオフとなるため、ＮＰＮトランジスタＱ９のベースはハイレベルとなる。ＮＰＮトランジスタＱ９は、ベースがハイレベルとなると、オンし、出力端子Ｔｏｕｔ  から電流を引き込み、出力リセット信号をローレベルにする。また、ＮＰＮトランジスタＱ９がオンすると、ＰＮＰトランジスタＱ１１のベースがローレベルとなり、ＰＮＰトランジスタＱ１１はオフする。
【００１２】
したがって、ＰＮＰトランジスタＱ１１のエミッタ電流Ｉ３  は０となる。
このとき、抵抗Ｒ１、Ｒ２、Ｒ３に流れる電流をＩ１  、ＮＰＮトランジスタＱ２のベース−エミッタ間電圧をＶＢＥ（Ｑ２  ）  とすると、ＮＰＮトランジスタＱ２のエミッタと抵抗Ｒ４との接続点の電位ＶＡ  は、
【００１３】
【数１】
0003610685.tif 000002
【００１４】
で表される。
ここで、抵抗Ｒ４、Ｒ５、Ｒ６に流れる電流をＩ２  とし、ＰＮＰトランジスタＱ３、Ｑ４のベース電位の差分、すなわち、抵抗Ｒ５に発生する電圧をΔＶＢＥとすると、ΔＶＢＥは、
【００１５】
【数２】
0003610685.tif 000003
【００１６】
で表せる。
ここで、式（２）に式（１）を代入すると、
【００１７】
【数３】
0003610685.tif 000004
【００１８】
となる。式（３）からＶｃｃを求めると、
【００１９】
【数４】
0003610685.tif 000005
【００２０】
で表せる。
一方、差動回路を構成するＰＮＰトランジスタＱ３、Ｑ４のエミッタ面積がＱ３：Ｑ４＝１：８に設定されているとすると、ＰＮＰトランジスタＱ３、Ｑ４ＮＰＮトランジスタＱ５、Ｑ６より構成される差動回路のスイッチングポイントは、
【００２１】
【数５】
0003610685.tif 000006
【００２２】
但し、ｈは、ボルツマン定数
ｑは、電子の素電荷
ここで、式（５）を式（４）に代入すると、
【００２３】
【数６】
0003610685.tif 000007
【００２４】
で表される。
式（６）で得られる電源電圧Ｖccが、リセット信号をハイレベルからローレベルに遷移させる時の検出電圧値である第１の検出電圧値Ｖs1となる。
次に、電源電圧Ｖccが第２の検出電圧値Ｖｓ2より高い値から第２の検出電圧値Ｖs2より低い値に変化する時の動作を説明する。
【００２５】
電源電圧Ｖccが第２の検出電圧値Ｖｓ2より大きいときには、ＰＮＰトランジスタＱ４のベース電圧はハイレベルとなり、ＰＮＰトランジスタＱ４はオフし、ＰＮＰトランジスタＱ３のベース電圧はローレベルに維持されるため、ＰＮＰトランジスタＱ３はオンする。
【００２６】
ＰＮＰトランジスタＱ３がオンすると、ＮＰＮトランジスタＱ５、トランジスタＱ６のベースがハイレベルになるため、ＮＰＮトランジスタＱ５、Ｑ６がオンする。ＮＰＮトランジスタＱ６がオンすると、ＰＮＰトランジスタＱ４はオフであるため、ＮＰＮトランジスタＱ９のベースから電流が引き込まれ、ＮＰＮトランジスタＱ９のベースはローレベルとなり、ＮＰＮトランジスタＱ９はオフする。
【００２７】
ＮＰＮトランジスタＱ９がオフであると、ＰＮＰトランジスタＱ８から供給される電流は、出力端子Ｔｏｕｔ  に流れ、出力端子Ｔｏｕｔ  から出力される出力リセット信号はハイレベルとなる。また、ＰＮＰトランジスタＱ８から供給される電流は、ＮＰＮトランジスタＱ１１のベースに供給され、ＮＰＮトランジスタＱ１１のベースがハイレベルとされ、ＮＰＮトランジスタＱ１１がオンする。
【００２８】
ＮＰＮトランジスタＱ11がオンすると、電流Ｉ3 が抵抗Ｒ２と抵抗Ｒ３との接続点に供給される。抵抗Ｒ２と抵抗Ｒ３との接続点に電流Ｉ3 が供給されると、電流Ｉ1 が減少しても抵抗Ｒ１と抵抗Ｒ２との接続点の電位が電流Ｉ1 だけのときに比べて大きい値に保持されるため、電源電圧Ｖccが検出電圧値Ｖｓに達するまでの間、抵抗Ｒ１と抵抗Ｒ２との接続点の電位を小さくできる。したがって、電源電圧Ｖccが検出電圧値Ｖsより低い値から検出電圧値Ｖsより高い値にするときに比べて小さい値で出力リセット信号を反転させることができる。
【００２９】
このとき、出力リセット信号がローレベルからハイレベルに遷移するときの電源電圧Ｖccの検出電圧値ＶsをＶcc’とし、電源電圧Ｖccを電圧値Ｖcc’より低い値から電圧値Ｖcc’より高い値に変化させた場合の動作説明と同様にＮＰＮトランジスタＱ２のエミッタと抵抗Ｒ４との接続点の電位ＶA を求めると、
【００３０】
【数７】
0003610685.tif 000008
【００３１】
で表される。
式（７）を式（２）に代入すると、
【００３２】
【数８】
0003610685.tif 000009
【００３３】
で表される。
したがって、式（８）から電源電圧Ｖｃｃ’を求めると、
【００３４】
【数９】
0003610685.tif 000010
【００３５】
で表される。
式（９）で求められる電圧Ｖcc’が、リセット信号をローレベルからハイレベルに遷移させる時の電源電圧Ｖccの値、すなわち、第２の検出電圧値Ｖs2となる。
ここで、リセット信号をハイレベルからローレベルに遷移させる時の電源電圧Ｖccである第１の検出電圧値Ｖs1とリセット信号をローレベルからハイレベルに遷移させるときの電源電圧Ｖccである第２の検出電圧値Ｖs2との差、すなわち、ヒステリシス電圧をΔＶs とすると、ヒステリシス電圧ΔＶs は式（６）と式（９）との差で表されるため、
【００３６】
【数１０】
0003610685.tif 000011
【００３７】
となる。
これは、ヒステリシス電圧ΔＶｓ  が抵抗Ｒ１  、Ｒ２  、Ｒ３  に依存していることを示す。
上記のシステムリセット回路では、各種の検出電圧Ｖｓ  に対応できるように検出電圧Ｖｓ  のランク展開が行われている。ランク展開を行う場合、マスクの交換やレーザートリミングなどの手法を用いて抵抗Ｒ１  、Ｒ２  、Ｒ３  を調整し、検出電圧をシフトさせていた。
【００３８】
図６に従来のシステムリセット回路の抵抗Ｒ1 に対する検出電圧値Ｖs の特性図を示す。
図６に示すように抵抗Ｒ1 を増加させると式（４）からもわかるように検出電圧値Ｖｓが増加する。
【００３９】
【発明が解決しようとする課題】
しかるに、図５に示すような従来のシステムリセット回路では、検出電圧値Ｖｓのランク展開を行う場合、抵抗Ｒ1 、Ｒ2 、Ｒ3 を調整することにより検出電圧を設定値に調整しており、このとき、式（１０）に示すようにヒステリシス電圧ΔＶs は抵抗Ｒ1 、Ｒ2 、Ｒ3 に依存するため、抵抗Ｒ1 、Ｒ2 、Ｒ3 のうち一つの抵抗だけを調整して検出電圧値Ｖsを調整しようとすると、ヒステリシス電圧ΔＶs が変動してしまう。
【００４０】
図７に従来の一例の検出電圧に対するヒステリシス電圧の特性図を示す。
図７に示すように従来のシステムリセット回路では式（１０）に示すようにヒステリシス電圧ΔＶs は、抵抗Ｒ1 、Ｒ2 、Ｒ3 により変動してしまうため、抵抗Ｒ1 、Ｒ2 、Ｒ3 を調整して、検出電圧値Ｖs の調整を行うと、検出電圧値Ｖs の増加に伴い、ヒステリシス電圧ΔＶs が増加していた。
【００４１】
このことは、検出電圧の調整をマスク交換により行う場合には３つの抵抗Ｒ１  、Ｒ２  、Ｒ３  を検出電圧によらずヒステリシス電圧ΔＶｓ  が一定になるように設定しておけばよいが、レーザトリミングによりランク展開する場合には、配線を直接切断するため、切断箇所を最小限にする必要があり、抵抗Ｒ１  、Ｒ２  、Ｒ３  のうちの複数の抵抗を調整するのは好ましくない。
【００４２】
本発明は上記の点に鑑みてなされたもので、検出電圧を調整するために抵抗を換えてもヒステリシス電圧が一定とすることができる電圧検出回路を提供することを目的とする。
【００４３】
【課題を解決するための手段】
本発明の請求項１は、入力電圧が印加され、入力電圧を分圧する複数の抵抗と、複数の抵抗により分圧された分圧電圧に応じてハイレベル又はローレベルとなる出力信号を出力する電圧検出手段とを有する電圧検出回路において、複数の抵抗の入力電圧が印加される側の一端で、複数の抵抗の一端への電流の流入を制御することにより、分圧電圧を制御し、ヒステリシスを持たせるヒステリシス制御手段を有することを特徴とする。
【００４４】
請求項１によれば、複数の抵抗の入力電圧が印加される側の一端で、複数の抵抗の一端への電流の流入を制御することにより、分圧電圧を制御することにより、複数の抵抗で分圧される分圧電圧に見かけ上変化をあたえずにヒステリシスを付与できるため、複数の抵抗を変化させても、ヒステリシス電圧を一定にでき、したがって、検出電圧を変化させても一定のヒステリシス電圧を得ることができ、例えば、ＩＣ化した場合等に、検出電圧のランク展開をレーザートリミングやザッピングなどの手法を用いて実施した場合でも、レーザーショット、ザッピングにより検出電圧を調整してもヒステリシス電圧が変化しないので、ヒステリシス電圧調整のためのレーザーショット、ザッピングが不要となり、レーザーショット、ザッピングの回数を低減できるため、量産時のスループットを向上させることができる。
【００４５】
また、本発明の請求項２は、入力電圧がヒステリシス制御用抵抗を介して複数の抵抗の一端に印加されており、ヒステリシス制御手段は電圧検出手段の出力信号に応じて複数の抵抗の一端とヒステリシス制御用抵抗との接続点から電流を引き込むことにより、複数の抵抗に流入する電流を減少させる電流引き込み回路を有することを特徴とする。
【００４６】
請求項２によれば、電流引き込み回路により出力信号に応じて複数の抵抗とヒステリシス制御用抵抗との接続点から電流を引き込むことにより、複数の抵抗で分圧される分圧電圧に見かけ上変化をあたえずにヒステリシスを付与できるため、複数の抵抗を変化させても、ヒステリシス電圧を一定にでき、したがって、検出電圧を変化させても一定のヒステリシス電圧を得ることができ、例えば、ＩＣ化した場合等に、検出電圧のランク展開をレーザートリミングやザッピングなどの手法を用いて実施した場合でも、レーザーショット、ザッピングにより検出電圧を調整してもヒステリシス電圧が変化しないので、ヒステリシス電圧調整のためのレーザーショット、ザッピングが不要となり、レーザーショット、ザッピングの回数を低減できるため、量産時のスループットを向上させることができる。
【００４７】
請求項３は、電流引き込み回路を、出力信号レベルがハイレベル又はローレベルのうちの一方のレベルのときにヒステリシス制御用抵抗と複数の抵抗との接続点からの定電流を引き込み、他方のレベルのときにヒステリシス制御用抵抗と複数の抵抗との接続点からの定電流の引き込みを停止する定電流回路から構成したことを特徴とする。
請求項３によれば、電流引き込み回路を出力信号に応じて定電流の供給が制御される定電流回路により構成することにより、出力信号がハイレベルのときとローレベルのときとで、複数の抵抗に印加される電圧を制御でき、検出電圧にヒステリシス特性を持たせることができる。
【００４８】
請求項４は、電圧検出手段を、分圧電圧がベースに供給され、分圧電圧がオン電圧のときにオンし、エミッタ電流を出力し、オフ電圧のときにオフし、エミッタ電流の出力を停止するトランジスタと、トランジスタのエミッタ電流が供給されており、エミッタ電流に応じた電圧をその両端に発生する検出用抵抗と、検出用抵抗の両端に発生する電圧が所定レベルより大きいときに出力信号をハイレベル又はローレベルとし、所定レベルより小さいときに出力信号をローレベル又はハイレベルとする差動回路とを有することを特徴とする。
【００４９】
請求項４によれば、トランジスタにより分圧電圧を電流に変換し、検出用抵抗により変換された電流に応じた電圧を発生させ、差動回路により発生した差電圧に応じて出力信号を生成することにより、基準電圧等が不要となり、温度等の影響を受けにくい回路を得ることができる。
【００５０】
【発明の実施の形態】
図１に本発明の第１実施例の回路構成図を示す。
本実施例のシステムリセット回路１１は、電源電圧Ｖccを監視し、電源電圧Ｖccが第１の検出電圧値Ｖs1以上になったときローレベルとなり、第２の検出電圧値Ｖs2以下になったときにハイレベルとなるリセット信号を出力する回路である。
【００５１】
電源電圧Ｖｃｃは、直列に接続された抵抗Ｒ１１、Ｒ１２、Ｒ１３に印加される。抵抗Ｒ１１、Ｒ１２、Ｒ１３は、抵抗Ｒ１３、抵抗Ｒ１１、抵抗Ｒ１２の順に直列に接続され、電源電圧Ｖｃｃを分圧する。なお、抵抗Ｒ１１、Ｒ１２は特許請求の範囲中の複数の抵抗に相当し、抵抗Ｒ１３は特許請求の範囲中のヒステリシス制御用抵抗に相当する。
【００５２】
電源電圧Ｖｃｃは、抵抗Ｒ１１、Ｒ１２、Ｒ１３により分圧され、電源電圧Ｖｃｃに応じた電圧が抵抗Ｒ１１と抵抗Ｒ１２との接続点に発生する。
抵抗Ｒ１１と抵抗Ｒ１２との接続点はＮＰＮトランジスタＱ１２のベースに接続されており、抵抗Ｒ１１と抵抗Ｒ１２との接続点に発生される電圧に応じてオンされる。
【００５３】
ＮＰＮトランジスタＱ１２のコレクタにはＰＮＰトランジスタＱ１７、Ｑ１８とともにカレントミラー回路を構成するＰＮＰトランジスタＱ２２のコレクタ及びベースが接続されている。また、ＮＰＮトランジスタＱ１２のエミッタには直列に抵抗Ｒ１４、Ｒ１５、Ｒ１６が接続される。なお、抵抗Ｒ１５は、特許請求の範囲中の検出用抵抗に相当する。
【００５４】
ＮＰＮトランジスタＱ12は、特許請求の範囲中の第１のトランジスタに相当し、抵抗Ｒ11と抵抗Ｒ12との接続点に発生される電圧に応じてオンされ、ＰＮＰトランジスタＱ22、Ｑ17、18のベース及びＰＮＰトランジスタＱ22のエミッタから電流を引き込みＰＮＰトランジスタＱ22、Ｑ17、18からなるカレントミラー回路を起動し、回路全体を起動させると共に、電源電圧Ｖccに応じた電流Ｉ12を直列接続された抵抗Ｒ14、Ｒ15、Ｒ16に供給する。
【００５５】
抵抗Ｒ１４と抵抗Ｒ１５との接続点は、ＰＮＰトランジスタＱ１４のベースに接続され、抵抗Ｒ１５と抵抗Ｒ１６との接続点は、ＰＮＰトランジスタＱ１３のベースに接続される。ＰＮＰトランジスタＱ１３、Ｑ１４のエミッタは、ＰＮＰトランジスタＱ２２、Ｑ１８とともにカレントミラー回路を構成するＰＮＰトランジスタＱ１７のコレクタに接続され、ＰＮＰトランジスタＱ１７から電流が供給される。また、ＰＮＰトランジスタＱ１３のコレクタは、ＮＰＮトランジスタＱ１５のコレクタに接続される。ＮＰＮトランジスタＱ１４のコレクタはＮＰＮトランジスタＱ１６のコレクタ及びベースに接続される。ＰＮＰトランジスタＱ１３、Ｑ１４、及び、ＮＰＮトランジスタＱ１５、Ｑ１６は、特許請求の範囲中の差動回路に相当し、ＰＮＰトランジスタＱ１３、Ｑ１４のベース電圧の差に応じて一方がオンし、他方がオフする差動回路を構成している。
【００５６】
また、ＰＮＰトランジスタＱ１３のコレクタは、出力用ＮＰＮトランジスタＱ１９のベースに接続されている。出力用ＮＰＮトランジスタＱ１９のコレクタは、ＰＮＰトランジスタＱ２２、Ｑ１７とともにカレントミラー回路を構成するＰＮＰトランジスタＱ１８のコレクタに接続されている。ＮＰＮトランジスタＱ１９は、ＰＮＰトランジスタＱ１３のコレクタ電圧に応じてＰＮＰトランジスタＱ１８から供給される電流を制御し、コレクタに接続された出力端子Ｔｏｕｔ  から出力リセット信号を出力する。
【００５７】
また、出力用ＮＰＮトランジスタＱ１９のコレクタは、ＮＰＮトランジスタＱ２１のベース及びＮＰＮトランジスタＱ２０のコレクタに接続される。ＮＰＮトランジスタＱ２１は、コレクタが抵抗Ｒ１３と抵抗Ｒ１１との接続点に接続され、ＮＰＮトランジスタＱ１９のコレクタ電圧に応じてオン・オフする。ＮＰＮトランジスタＱ２１のエミッタは、抵抗Ｒ１７の一端及びＮＰＮトランジスタＱ２０のベースに接続される。また、ＮＰＮトランジスタＱ２０のエミッタ及び抵抗Ｒ１７の他端は電源電圧Ｖｃｃの低電位側に接続される。ＮＰＮトランジスタＱ２０、Ｑ２１及び抵抗Ｒ１７は、低電流源を構成しており、ＮＰＮトランジスタＱ１９のコレクタ電圧に応じてオン・オフし、オン時には抵抗Ｒ１１と抵抗Ｒ１３との接続点からヒステリシス発生用の定電流Ｉ１３を引き込む。
【００５８】
ＮＰＮトランジスタＱ20、Ｑ21及び抵抗Ｒ17は、特許請求の範囲中の定電流回路に相当し、電源電圧Ｖccが第２の検出電圧値Ｖs2より低い値のときにオンし、抵抗Ｒ13と抵抗Ｒ11との接続点から定電流Ｉ13を引き込み、電流Ｉ11を減少させ、リセット信号をハイレベルからローレベルに遷移させるときの電圧値を上昇させ、第１の電圧検出値Ｖs1とする。また、ＮＰＮトランジスタＱ20、Ｑ21及び抵抗Ｒ17は、電源電圧Ｖccが第１の検出電圧値Ｖs1より高い値ハイレベルになると、オフして、抵抗Ｒ13と抵抗Ｒ11との接続点の定電流Ｉ13の引き込みを停止させ、リセット信号をローレベルからハイレベルに遷移させる電圧値を低下させ、第２の電圧検出値Ｖs2とする。以上によりヒステリシス特性を実現させている。
【００５９】
次に、本実施例のシステムリセット回路１１の動作を説明する。
まず、電源電圧Ｖccが第１の検出電圧値Ｖs1より低い値から第１の検出電圧値Ｖs1より高い値に変化する時の動作を説明する。
電源電圧Ｖccが第１の検出電圧値Ｖs1より小さい時には、ＰＮＰトランジスタＱ13はオフで、ＰＮＰトランジスタＱ14だけがオンとなる。このとき、ＰＮＰトランジスタＱ14はオン状態であるため、ＮＰＮトランジスタＱ15、Ｑ16のベースはハイレベルとなるので、ＮＰＮトランジスタＱ15、Ｑ16はオンとなる。
【００６０】
このとき、ＰＮＰトランジスタＱ13がオフで、ＮＰＮトランジスタＱ15がオンとなるため、ＮＰＮトランジスタＱ19のベースはローレベルとなる。ＮＰＮトランジスタＱ19は、ベースがローレベルであるため、オフし、ＰＮＰトランジスタＱ18のコレクタからＮＰＮトランジスタＱ19のコレクタに供給される電流は、出力端子Ｔout から出力され、出力リセット信号をハイレベルにする。また、ＮＰＮトランジスタＱ19がオフであるので、ＮＰＮトランジスタＱ21のベースもハイレベルとなり、ＮＰＮトランジスタＱ21がオンし、ＮＰＮトランジスタＱ20がオンし、抵抗Ｒ13と抵抗Ｒ11との接続点から定電流Ｉ13が引き込まれる。
【００６１】
このとき、抵抗Ｒ11に流れる電流をＩ11、ＮＰＮトランジスタＱ12のベース−エミッタ間電圧をＶBE(Q12) とすると、ＮＰＮトランジスタＱ12のエミッタと抵抗Ｒ14との接続点の電位ＶB は、
【００６２】
【数１１】
0003610685.tif 000012
【００６３】
で表される。
ここで、抵抗Ｒ１４、Ｒ１５、Ｒ１６に流れる電流をＩ１２とし、ＰＮＰトランジスタＱ１３、Ｑ１４のベース電位の差分、すなわち、抵抗Ｒ１５に発生する電圧をΔＶＢＥとすると、ΔＶＢＥは、
【００６４】
【数１２】
0003610685.tif 000013
【００６５】
で表せる。
ここで、式（１２）に式（１１）を代入すると、
【００６６】
【数１３】
0003610685.tif 000014
【００６７】
で表せる。式（１３）からＶｃｃを求めると、
【００６８】
【数１４】
0003610685.tif 000015
【００６９】
となる。
ここで、ΔＶＢＥは、
【００７０】
【数１５】
0003610685.tif 000016
【００７１】
但し、ｈは、ボルツマン定数
ｑは、電子の素電荷
であり、式（１４）を式（１５）に代入すると、
【００７２】
【数１６】
0003610685.tif 000017
【００７３】
で表される。
式（１６）に示す電圧Ｖccは、リセット信号がハイレベルからローレベルに遷移するときの電圧値である第１の検出電圧値Ｖs1に相当する。
次に、電源電圧Ｖccが第１の検出電圧値Ｖｓ1より低い値から高い値に変化する時の動作について説明する。
【００７４】
電源電圧Ｖccが第１の検出電圧値Ｖs1より大きくなったときには、ＰＮＰトランジスタＱ14のベース電圧はハイレベルとなり、ＰＮＰトランジスタＱ14はオフし、ＰＮＰトランジスタＱ13のベース電圧はローレベルに維持されるため、ＰＮＰトランジスタＱ13はオンする。
【００７５】
ＰＮＰトランジスタＱ１４がオフすると、ＮＰＮトランジスタＱ１５、ＮＰＮトランジスタＱ１６のベースがローレベルになるため、ＮＰＮトランジスタＱ１５、Ｑ１６がオフする。ＮＰＮトランジスタＱ１５がオフすると、ＰＮＰトランジスタＱ１３はオン状態であるため、ＮＰＮトランジスタＱ１９のベースにＰＮＰトランジスタＱ１３から電流が供給され、ＮＰＮトランジスタＱ１９のベースはハイレベルとなり、ＮＰＮトランジスタＱ１９はオンする。
【００７６】
ＮＰＮトランジスタＱ１９がオンすると、ＰＮＰトランジスタＱ１８からＮＰＮトランジスタＱ１９のコレクタに供給される電流は、ＮＰＮトランジスタＱ１９を通過して電源電圧の低電位側に流れる。このため、出力端子Ｔｏｕｔ  から出力される出力リセット信号はローレベルとなる。
【００７７】
また、ＮＰＮトランジスタＱ19がオンすることにより、ＮＰＮトランジスタＱ21のベースがローレベルとされ、ＮＰＮトランジスタＱ20、Ｑ21がオフする。
ＮＰＮトランジスタＱ20、Ｑ21がオフすると、電流Ｉ13は０となり、抵抗Ｒ13と抵抗Ｒ11との接続点からは電流Ｉ13が引き込まれない。よって、電源電圧Ｖccによる電流Ｉ11だけが抵抗Ｒ11に供給される。
【００７８】
したがって、抵抗Ｒ11と抵抗Ｒ12との接続点の電圧が大きくなる。抵抗Ｒ11と抵抗Ｒ12との接続点の電圧が大きくなると、リセット信号がローレベルからハイレベルに遷移するときの電源電圧Ｖccである第２の検出電圧値Ｖｓ2は第１の検出電圧値Ｖs1より低くなる。
リセット信号がローレベルからハイレベルに遷移するときの電源電圧Ｖccの電圧値である第２の検出電圧値Ｖｓ2をＶcc’とし、このときのＮＰＮトランジスタＱ12のエミッタと抵抗Ｒ14との接続点の電位ＶB を求めると、
【００７９】
【数１７】
0003610685.tif 000018
【００８０】
で表される。
式（１７）を式（１２）に代入すると、
【００８１】
【数１８】
0003610685.tif 000019
【００８２】
で表される。
したがって、式（１８）から電源電圧Ｖｃｃ’を求めると、
【００８３】
【数１９】
0003610685.tif 000020
【００８４】
で表される。
式（１９）で求められる電圧値Ｖcc’は、リセット信号がローレベルからハイレベルに遷移する時の電圧値であり、第２の検出電圧値Ｖs2に相当する。
ここで、リセット信号がハイレベルからローレベルに遷移するときの電源電圧Ｖccの電圧値である第１の検出電圧値Ｖs1とリセット信号がローレベルからハイレベルに遷移するときの電源電圧Ｖccの電圧値である第２の検出電圧値Ｖs2との差をヒステリシス電圧ΔＶs とすると、ヒステリシス電圧ΔＶs は式（１６）と式（１９）との差で表されるため、
【００８５】
【数２０】
0003610685.tif 000021
【００８６】
となる。
式（２０）は、ヒステリシス電圧ΔＶs が抵抗Ｒ13にのみ依存し、抵抗Ｒ11、Ｒ12には依存しないことを示している。
したがって、検出電圧値Ｖs の調整を抵抗Ｒ11、Ｒ12だけで行い、ヒステリシス電圧ΔＶs の設定を抵抗Ｒ13 により行えば、検出電圧値Ｖs を換えてもヒステリシス電圧ΔＶs を一定に保持できる。
【００８７】
図２に本発明の第１実施例の検出電圧値Ｖs に対するヒステリシス電圧ΔＶs の特性図を示す。
本実施例によれば、ヒステリシス電圧ΔＶs は、図２に示すように検出電圧値Ｖs によらず、抵抗Ｒ13と定電流Ｉ13によってのみ設定された一定のレベルになる。
【００８８】
このように、本実施例によれば、ヒステリシス電圧ΔＶs を検出電圧値Ｖs によらず一定に設定できるため、レーザートリミングなどの技術により検出電圧値Ｖｓをランク展開しても検出電圧値Ｖs を調整のため、配線を切断する際、ヒステリシス電圧ΔＶs を調整する必要がなく、ヒステリシス電圧ΔＶs の調整のための配線の切断を行う必要がなく、レーザショット回数を低減できる。したがって、量産時のスループットが向上する。
【００８９】
図３に本発明の第２実施例の回路構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
本実施例のシステムリセット回路２１は出力トランジスタの極性を第１実施例の回路とは逆の極性にしたものである。
【００９０】
本実施例のシステムリセット回路２１では、第１実施例の差動回路を構成するＰＮＰトランジスタＱ13、Ｑ14、ＮＰＮトランジスタＱ15、Ｑ16の接続、及び、出力用ＮＰＮトランジスタＱ19の極性を変更している。
本実施例の差動回路は第１実施例でＰＮＰトランジスタＱ14のコレクタとＮＰＮトランジスタＱ16のコレクタ及びＮＰＮトランジスタＱ15、Ｑ16のベースとの接続を、ＰＮＰトランジスタＱ13のコレクタとＮＰＮトランジスタＱ15のコレクタ及びＮＰＮトランジスタＱ15、Ｑ16のベースとの接続に変更し、第１実施例でのＰＮＰトランジスタＱ13のコレクタとＮＰＮトランジスタＱ15のコレクタとの接続点からＰＮＰトランジスタＱ14のコレクタとＮＰＮトランジスタＱ16のコレクタとの接続点に変更してなる。
【００９１】
また、第１実施例の出力用ＮＰＮトランジスタＱ１９をＰＮＰトランジスタＱ２３に変更してなる。ＰＮＰトランジスタＱ２３のベースはＰＮＰトランジスタＱ１４のコレクタとＮＰＮトランジスタＱ１６のコレクタとの接続点に接続され、ＰＮＰトランジスタＱ２３のエミッタは電流を供給するＮＰＮトランジスタＱ１８に接続し、ＰＮＰトランジスタＱ２３のコレクタは電源電圧Ｖｃｃの低電位側に接続される。
【００９２】
本実施例では、電源電圧Ｖccが第１の検出電圧値Ｖs1 より小さい時には、ＰＮＰトランジスタＱ13はオフで、ＰＮＰトランジスタＱ14だけがオンとなる。このとき、ＰＮＰトランジスタＱ13はオフ状態であるため、ＮＰＮトランジスタＱ15、Ｑ16のベースはローレベルとなるので、ＮＰＮトランジスタＱ15、Ｑ16はオフとなる。
【００９３】
また、ＰＮＰトランジスタＱ１４がオン状態で、ＮＰＮトランジスタＱ１６がオフとなるため、ＰＮＰトランジスタＱ２３のベースはハイレベルとなる。ＰＮＰトランジスタＱ２３は、ベースがハイレベルであるため、オフし、ＰＮＰトランジスタＱ１８のコレクタからＰＮＰトランジスタＱ２３のエミッタに供給される電流は、出力端子Ｔｏｕｔ  から出力され、出力リセット信号をハイレベルにする。また、ＮＰＮトランジスタＱ２３がオフであるので、ＮＰＮトランジスタＱ２１のベースもハイレベルとなり、ＰＮＰトランジスタＱ２１がオンし、ＰＮＰトランジスタＱ２０のオンし、抵抗Ｒ１３と抵抗Ｒ１１との接続点から定電流Ｉ１３が引き込まれる。
【００９４】
また、電源電圧Ｖccが第１の検出電圧値Ｖs1より大きくなったときには、ＰＮＰトランジスタＱ14のベース電圧はハイレベルとなり、ＰＮＰトランジスタＱ14はオフし、ＰＮＰトランジスタＱ13のベース電圧はローレベルに維持されるため、ＰＮＰトランジスタＱ13はオンする。
【００９５】
ＰＮＰトランジスタＱ１３がオンすると、ＮＰＮトランジスタＱ１５、ＮＰＮトランジスタＱ１６のベースがハイレベルになるため、ＮＰＮトランジスタＱ１５、Ｑ１６がオンする。ＮＰＮトランジスタＱ１６がオンすると、ＰＮＰトランジスタＱ１４はオフ状態であるため、ＰＮＰトランジスタＱ２３のベースから電流が引き込まれ、ＰＮＰトランジスタＱ２３のベースはローレベルとなり、ＰＮＰトランジスタＱ２３はオンする。
【００９６】
ＰＮＰトランジスタＱ２３がオンすると、ＰＮＰトランジスタＱ１８からＰＮＰトランジスタＱ２３のエミッタに供給される電流は、ＰＮＰトランジスタＱ２３を通過して電源電圧の低電位側に流れる。このため、出力端子Ｔｏｕｔ  から出力される出力リセット信号はローレベルとなる。
【００９７】
また、ＰＮＰトランジスタＱ２３がオンすることにより、ＮＰＮトランジスタＱ２１のベースがローレベルとされ、ＮＰＮトランジスタＱ２０、Ｑ２１がオフする。
ＮＰＮトランジスタＱ２０、Ｑ２１がオフすると、電流Ｉ１３は０となり、抵抗Ｒ１３と抵抗Ｒ１１との接続点には電流Ｉ１３は供給されず、電源電圧Ｖｃｃによる電流Ｉ１１だけが抵抗Ｒ１１に供給される。
【００９８】
本実施例によれば、抵抗Ｒ11、Ｒ12、Ｒ13、Ｒ14、Ｒ15、Ｒ16、ＮＰＮトランジスタＱ2 等の構成に変更ないため、検出電圧値Ｖs1及びＶs2、ヒステリシス電圧ΔＶBEは第１実施例の式（１１）〜式（２０）と同一の過程で求められるため、第１実施例と同様にヒステリシス電圧ΔＶBEを検出電圧値Ｖs によらず設定でき、レーザートリミングなどの技術により検出電圧値Ｖｓをランク展開しても検出電圧値Ｖs を調整のため、配線を切断する際、ヒステリシス電圧ΔＶs を調整する必要がなく、ヒステリシス電圧ΔＶs の調整のための配線の切断を行う必要がなく、レーザショット回数を低減でき、したがって、量産時のスループットを向上させることができる等の効果を得ることができる。
【００９９】
なお、上記第１、第２実施例では、システムリセット回路に本発明を適用した例を示したが、通常の電圧検出回路に適用することもでき、電圧検出部分は、検出電圧値Ｖsでスイッチングするものであればよい。
図４に本発明の第３実施例の回路構成図を示す。同図中、図１、図３と同一構成部分には同一符号を付し、その説明は省略する。
【０１００】
本実施例のシステムリセット回路３１は、電圧検出部分の基準電圧を生成する基準電圧生成回路３２、電源電圧Ｖccを抵抗Ｒ11、Ｒ12、Ｒ13により分圧して抵抗Ｒ11と抵抗Ｒ12との接続点から得た電圧Ｖa と基準電圧生成回路３２で生成された基準電圧Ｖz とを比較するコンパレータ３３を有してなる。
【０１０１】
基準電圧生成回路３２は、抵抗Ｒ18及びツェナーダイオードＤz を直列に接続してなり、ツェナーダイオードＤz の逆方向電圧Ｖz により基準電圧を生成する。
コンパレータ３３は、非反転入力端子が抵抗Ｒ11と抵抗Ｒ12との接続点に接続されており、反転入力端子が基準電圧生成回路３２に接続されており、抵抗Ｒ11と抵抗Ｒ12との接続点から供給される電圧Ｖa と基準電圧生成回路３２から供給される基準電圧Ｖz とを比較して、電圧Ｖa が基準電圧Ｖz より大きいときにはハイレベル、電圧Ｖa が基準電圧Ｖz より大きいときにはローレベルとなる出力信号を出力する。
【０１０２】
コンパレータ３３の出力信号は、ＮＰＮトランジスタＱ19のベースに供給される。ＮＰＮトランジスタＱ19はコレクタが定電流源３４に接続され、エミッタが電源電圧Ｖccの低電位側に接続されている。ＮＰＮトランジスタＱ19は、コンパレータ３３の出力信号がハイレベルの時にオンして定電流源３４から供給される電流を電源電圧Ｖccの低電位側に供給し、コンパレータ３３の出力信号がローレベルの時にオフして、定電流源３４から供給される電流を出力端子Ｔout に供給する。
【０１０３】
電源電圧Ｖccに応じた抵抗Ｒ11と抵抗Ｒ12との接続点の電圧Ｖａが基準電圧Ｖzより小さい時には、コンパレータ３３の出力はローレベルになるため、ＮＰＮトランジスタＱ19のベースはローレベルとなる。ＮＰＮトランジスタＱ19は、ベースがローレベルであるため、オフし、定電流源３４からＮＰＮトランジスタＱ19のコレクタに供給される電流は、出力端子Ｔout から出力され、出力リセット信号をハイレベルにする。また、ＮＰＮトランジスタＱ19がオフであるので、ＮＰＮトランジスタＱ21のベースもハイレベルとなり、ＮＰＮトランジスタＱ21がオンし、ＮＰＮトランジスタＱ20もオンし、抵抗Ｒ13と抵抗Ｒ11との接続点から定電流Ｉ13が引き込まれる。抵抗Ｒ13と抵抗Ｒ11との接続点から定電流Ｉ13が引き込まれることにより、抵抗Ｒ11に供給される電流Ｉ11が抵抗Ｒ11、Ｒ12、Ｒ13に印加されている電源電圧Ｖccにより流れる電流より小さくなり、電圧Ｖa が電源電圧Ｖccに応じた電圧値より小さくなる。
【０１０４】
また、電源電圧Ｖccに応じた抵抗Ｒ11と抵抗Ｒ12との接続点の電圧Ｖa が基準電圧Ｖz より大きくなったときには、コンパレータ３３の出力信号がハイレベルになり、ＮＰＮトランジスタＱ19のベースはハイレベルとなって、ＮＰＮトランジスタＱ19がオンする。
【０１０５】
ＮＰＮトランジスタＱ19がオンすると、定電流源３４からＮＰＮトランジスタＱ19のコレクタに供給される電流は、ＮＰＮトランジスタＱ19を通過して電源電圧Ｖccの低電位側に流れる。このため、出力端子Ｔout から出力される出力リセット信号はローレベルとなる。
【０１０６】
また、ＮＰＮトランジスタＱ19がオンすることにより、ＮＰＮトランジスタＱ21のベースがローレベルとされ、ＮＰＮトランジスタＱ20、Ｑ21がオフする。
ＮＰＮトランジスタＱ20、Ｑ21がオフすると、電流Ｉ13は０となり、抵抗Ｒ13と抵抗Ｒ11との接続点からは電流Ｉ13は引き込まれず、電源電圧Ｖcc応じた電流Ｉ11が抵抗Ｒ11に供給される。
【０１０７】
したがって、抵抗Ｒ11と抵抗Ｒ12との接続点の電圧Ｖa が電源電圧Ｖccに応じた電圧値となり、検出電圧値Ｖs が低下する。
本実施例によれば、第１、第２実施例と同様に検出電圧値Ｖs によらず電流Ｉ13及び抵抗Ｒ13によってのみヒステリシス電圧ΔＶsが決まるため、第１、第２実施例と同様にレーザートリミングなどの技術により検出電圧値Ｖｓをランク展開しても検出電圧値Ｖs を調整のため、配線を切断する際、ヒステリシス電圧ΔＶsを調整する必要がなく、ヒステリシス電圧ΔＶsの調整のための配線の切断を行う必要がなく、レーザショット回数を低減でき、したがって、量産時のスループットを向上させることができる。
【０１０８】
【発明の効果】
上述の如く、請求項１によれば、複数の抵抗の電流の一端で、複数の抵抗の一端への電流の流入を制御することにより、分圧電圧を制御することにより、複数の抵抗で分圧される分圧電圧に見かけ上変化をあたえずにヒステリシスを付与できるため、複数の抵抗を変化させても、ヒステリシス電圧を一定にでき、したがって、検出電圧を変化させても一定のヒステリシス電圧を得ることができ、例えば、ＩＣ化した場合等に、検出電圧のランク展開をレーザートリミングやザッピングなどの手法を用いて実施した場合でも、レーザーショット、ザッピングにより検出電圧を調整してもヒステリシス電圧が変化しないので、ヒステリシス電圧調整のためのレーザーショット、ザッピングが不要となり、レーザーショット、ザッピングの回数を低減できるため、量産時のスループットを向上させることができる等の特長を有する。
【０１０９】
請求項２によれば、電流引き込み回路により出力信号に応じて複数の抵抗とヒステリシス制御用抵抗との接続点から電流を引き込むことにより、複数の抵抗で分圧される分圧電圧に見かけ上変化をあたえずにヒステリシスを付与できるため、複数の抵抗を変化させても、ヒステリシス電圧を一定にでき、検出電圧を変化させても一定のヒステリシス電圧を得ることができ、したがって、ＩＣ化した場合等に、検出電圧のランク展開をレーザートリミングやザッピングなどの手法を用いて実施した場合でも、レーザーショット、ザッピングにより検出電圧を調整してもヒステリシス電圧が変化しないので、ヒステリシス電圧調整のためのレーザーショット、ザッピングが不要となり、レーザーショット、ザッピングの回数を低減できるため、量産時のスループットを向上させることができる等の特長を有する。
【０１１０】
請求項３によれば、電流引き込み回路を出力信号に応じて定電流の供給が制御される定電流回路により構成することにより、出力信号がハイレベルのときとローレベルのときとで、複数の抵抗に印加される電圧を制御でき、検出電圧にヒステリシス特性を持たせることができる等の特長を有する。
【０１１１】
請求項４によれば、トランジスタにより分圧電圧を電流に変換し、検出用抵抗により変換された電流に応じた電圧を発生させ、差動回路により発生した差電圧に応じて出力信号を生成することにより、基準電圧等が不要となり、温度等の影響を受けにくい回路を得ることができる等の特長を有する。
【図面の簡単な説明】
【図１】本発明の第１実施例の回路構成図である。
【図２】本発明の第１実施例の検出電圧に対するヒステリシス電圧の特性図である。
【図３】本発明の第２実施例の回路構成図である。
【図４】本発明の第３実施例の回路構成図である。
【図５】従来の一例の回路構成図である。
【図６】従来の一例の検出抵抗に対する検出電圧の特性図である。
【図７】従来の一例の検出電圧に対するヒステリシス電圧の特性図である。
【符号の説明】
１１、２１、３１  システムリセット回路
Ｒ11〜Ｒ17  抵抗
Ｑ12、Ｑ15、Ｑ16、Ｑ19、Ｑ20、Ｑ21  ＮＰＮトランジスタ
Ｑ13、Ｑ14、Ｑ17、Ｑ18、Ｑ22  ＰＮＰトランジスタ
Ｖcc  電源電圧
【図１】
0003610685.tif 000022
【図２】
0003610685.tif 000023
【図３】
0003610685.tif 000024
【図４】
0003610685.tif 000025
【図５】
0003610685.tif 000026
【図６】
0003610685.tif 000027
【図７】
0003610685.tif 000028