(57)【特許請求の範囲】
【請求項１】
昇圧電位を出力するための昇圧電位ノードと第１のノードとの間に接続され、ゲート電極が第２のノードに接続されたＰチャネル型ＭＯＳトランジスタ、
上記第１のノードの電位を、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第１の繰り返し電位発生手段、
上記第２のノードの電位を、上記第１の繰り返し電位発生手段の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第２の繰り返し電位発生手段を備えた昇圧電位発生回路。
【請求項２】
第１の繰り返し電位発生手段は、クロック信号を受け、このクロック信号と位相が同じ第１の信号を出力する第１のバッファ手段と、この第１のバッファ手段からの第１の信号を一方の電極に受け、他方の電極が第１のノードに接続された第１の容量性素子と、第１のノードをプリチャージ電位にプリチャージするための第１のプリチャージ電位発生部とを有し、
第２の繰り返し電位発生手段は、上記クロック信号を受け、このクロック信号と位相が反転した第２の信号を出力する第２のバッファ手段と、この第２のバッファ手段からの第２の信号を一方の電極に受け、他方の電極が第２のノードに接続された第２の容量性素子と、第２のノードをプリチャージ電位にプリチャージするための第２のプリチャージ電位発生部とを有していることを特徴とする請求項１記載の昇圧電位発生回路。
【請求項３】
昇圧電位を出力するための昇圧電位ノードと第１のノードとの間に接続され、ゲート電極が第２のノードに接続されたＰチャネル型ＭＯＳトランジスタ、
クロック信号を受け、このクロック信号と位相が同じ第１の信号を出力する第１のバッファ手段、
この第１のバッファ手段からの第１の信号を一方の電極に受け、他方の電極が上記第１のノードに接続された第１の容量性素子、
上記クロック信号を受け、このクロック信号と位相が反転した第２の信号を出力する第２のバッファ手段、
この第２のバッファ手段からの第２の信号を一方の電極に受け、他方の電極が第２のノードに接続された第２の容量性素子、
上記第１のノード及び上記第２のノードにそれぞれプリチャージ電位を供給するためのプリチャージ電位発生手段を備えた昇圧電位発生回路。
【請求項４】
Ｐチャネル型ＭＯＳトランジスタは、そのバックゲートが昇圧電位ノードに接続されていることを特徴とする請求項１または請求項３記載の昇圧電位発生回路。
【請求項５】
第１のバッファ手段は偶数段のインバータ素子によって構成され、第２のバッファ手段は奇数段のインバータ素子によって構成されていることを特徴とする請求項３または請求項４記載の昇圧電位発生回路。
【請求項６】
プリチャージ電位発生手段は、電源電位ノードと第１のノードとの間に電源電位ノードから第１のノードに順方向に接続された第１のダイオード素子と、電源電位ノードと第２のノードとの間に電源電位ノードから第２のノードに順方向に接続された第２のダイオード素子とを有していることを特徴とする請求項３ないし請求項５のいずれかに記載の昇圧電位発生回路。
【請求項７】
第１のダイオード素子はソース電極及びゲート電極が電源電位ノードに接続され、ドレイン電極が第１のノードに接続されたＮチャネル型ＭＯＳトランジスタであり、第２のダイオード素子はソース電極及びゲート電極が電源電位ノードに接続され、ドレイン電極が第２のノードに接続されたＮチャネル型ＭＯＳトランジスタであることを特徴とする請求項６記載の昇圧電位発生回路。
【請求項８】
プリチャージ電位発生手段は、
電源電位ノードと第１のノードとの間に接続された第１のＮチャネル型ＭＯＳトランジスタと、電源電位ノードと上記第１のＮチャネル型ＭＯＳトランジスタのゲート電極との間に接続され、ゲート電極が電源電位ノードに接続された第２のＮチャネル型ＭＯＳトランジスタと、クロック信号と位相が反転した信号を一方の電極に受け、他方の電極が上記第１のＮチャネル型ＭＯＳトランジスタのゲート電極に接続された第３の容量性素子とを有した第１のプリチャージ電位発生部と、
電源電位ノードと第２のノードとの間に接続された第３のＮチャネル型ＭＯＳトランジスタと、電源電位ノードと上記第３のＮチャネル型ＭＯＳトランジスタのゲート電極との間に接続され、ゲート電極が電源電位ノードに接続された第４のＮチャネル型ＭＯＳトランジスタと、クロック信号と位相が同じ信号を一方の電極に受け、他方の電極が上記第３のＮチャネル型ＭＯＳトランジスタのゲート電極に接続された第４の容量性素子とを有した第２のプリチャージ電位発生部と有していることを特徴とする請求項３ないし請求項５のいずれかに記載の昇圧電位発生回路。
【請求項９】
昇圧電位を出力する昇圧電位ノードと第１のノードとの間に接続され、ゲート電極が第２のノードに接続されたＰチャネル型ＭＯＳトランジスタ、
正のプリチャージ電位を前記第２のノードに与える為の第１のプリチャージ回路、
前記第２のノードと第１の信号を受ける第３のノードの間に接続され、前記第１の信号の立上がりに応じて前記第２のノードの電位を昇圧する為の第１の容量性素子、
正のプリチャージ電位を前記第１のノードに与える為の第２のプリチャージ回路、および
前記第１のノードと第２の信号を受ける第４のノードの間に接続され、前記第２の信号の立上がりに応じて前記第１のノードの電位を昇圧する為の第２の容量性素子を備え、
前記第１のプリチャージ回路は、
前記第２のノードと電源電位ノードとの間に接続された第１のＮチャネル型ＭＯＳトランジスタと、前記第１のＮチャネル型ＭＯＳトランジスタのゲート電極と電源電位ノードとの間に接続され、ゲート電極が電源電位ノードに接続された第２のＮチャネル型ＭＯＳトランジスタと、前記第１のＮチャネル型ＭＯＳトランジスタのゲートに接続された第３の容量性素子を含み、
前記第２のプリチャージ回路は、
前記第１のノードと電源電位ノードとの間に接続された第３のＮチャネル型ＭＯＳトランジスタと、前記第３のＮチャネル型ＭＯＳトランジスタのゲート電極と電源電位ノードとの間に接続され、ゲート電極が電源電位ノードに接続された第４のＮチャネル型ＭＯＳトランジスタと、前記第３のＮチャネル型ＭＯＳトランジスタのゲート電極に接続された第４の容量性素子を含み、
前記第１の信号は前記第２の信号と反対の位相である、昇圧電位発生回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、例えばＤＲＡＭ等の半導体記憶装置に組み込まれる、例えばワード線の電位を電源電位に対して昇圧した電位として与えるための昇圧電位発生回路に関するものである。
【０００２】
【従来の技術】
図６ないし図９は従来の昇圧電位発生回路を示すものであり、図６において、１は図８の（ａ）に示す接地電位（０）と電源電位（Ｖcc）との２値レベルを有したクロック（ＣＬＫ）信号が入力されるクロック入力ノード、２は昇圧電位を出力するための昇圧電位ノード、３はこの昇圧電位ノードと接地電位ノードとの間に存在し、上記昇圧電位ノード２に供給される昇圧電位にて駆動される負荷容量で、一般的には寄生容量である。４は上記昇圧電位ノード２と第１のノード５との間に接続され、ゲート電極が第２のノード６に接続された、昇圧電位発生回路のドライバトランジスタとしてのＮチャネル型ＭＯＳトランジスタで、バックゲート（Ｐウェル）が負の電位Ｖbbを発生する電位発生手段の出力ノードに接続されている。
【０００３】
７は上記クロック入力ノード１からのクロック信号を受け、このクロック信号と位相が同じ第１の信号を出力する第１のバッファ手段で、偶数段、この従来例においては２段のインバータ素子７ａ、７ｂによって構成されている。８はこの第１のバッファ手段からの第１の信号を一方の電極に受け、他方の電極が上記第１のノード５に接続された第１の容量性素子、９は上記クロック入力ノード１からのクロック信号を受け、このクロック信号と位相が同じ第２の信号を出力する第２のバッファ手段で、偶数段、この従来例においては２段のインバータ素子９ａ、９ｂによって構成されている。１０はこの第２のバッファ手段からの第２の信号を一方の電極に受け、他方の電極が第２のノードに接続された第２の容量性素子である。
【０００４】
なお、上記Ｎチャネル型ＭＯＳトランジスタ４は、この昇圧電位発生回路が例えばＤＲＡＭ等の半導体記憶装置に組み込まれた場合、図７に示すように、半導体基板１１の一主面に形成されたＰウェル１２内に形成された一対のソース／ドレイン領域１３、１４とゲート電極１５とによって構成されている。半導体基板には負の電位Ｖbbが与えられるので、Ｐチャネル型ＭＯＳトランジスタ４のバックゲートとして負の電位Ｖbbが与えられることになる。図７には、参考のためＮチャネル型ＭＯＳトランジスタと一体に形成されるＰチャネル型ＭＯＳトランジスタも示している。このＰチャネル型トランジスタは半導体基板１１の一主面に形成されたＮウェル１６内に形成された一対のソース／ドレイン領域１７、１８とゲート電極１９とによって構成されている。このような構造を一般にツインウェル構造と呼ばれている。図７において符号２０にて示す部分は、素子形成領域を囲んで形成され、素子間を電気的に絶縁するための素子分離用酸化膜である。
【０００５】
また、上記第１のノード５及び第２のノード６は、図示していないが、プリチャージ手段によって、昇圧電位ノード２に昇圧電位を供給する前に、電源電位Ｖcc（もしくは電源電位よりＭＯＳトランジスタのしきい値電圧分低い電位）にプリチャージされる。
【０００６】
次に、このように構成された昇圧電位発生回路の動作を、図８に示した波形図を参照して説明する。
まず、昇圧電位ノード２に昇圧電位を供給する前（図８に示す時点Ｔ０以前）は、第１のノード５及び第２のノード６はプリチャージ手段（図示せず）によって電源電位Ｖccにプリチャージされている。その結果、昇圧電位ノード２の電位は、Ｎチャネル型ＭＯＳトランジスタ４の導通によってＶcc−Ｖth4にされている。なお、Ｖth4はＮチャネル型ＭＯＳトランジスタ４のしきい値電圧である。
【０００７】
そして、時点Ｔ０において、図８の（ａ）に示すクロック信号がクロック入力ノード１に入力され、第１及び第２のバッファ手段７及び９の入力が電源電位にされると出力も接地電位（０Ｖ）から電源電位Ｖccに上昇し、第１及び第２の容量性素子８及び１０を叩き上げる。つまり、第１及び第２の容量性素子８及び１０の一方の電極が接地電位（０Ｖ）から電源電位Ｖccに上昇させられることにより、第１及び第２のノード５及び６の電位は第１及び第２の容量性素子８及び１０の容量結合によりプリチャージ電位であるＶccから２倍のＶccまで上昇する。
【０００８】
すると、Ｎチャネル型ＭＯＳトランジスタ４は、そのドレイン電位が２Ｖcc、ゲート電位が２Ｖcc、ソース電位がＶcc−Ｖth4になるため導通状態になる。その結果、第１の容量性素子８の電荷がＮチャネルＭＯＳトランジスタ４を介して昇圧電位ノード２に流れ込み、負荷容量３に蓄積されるため、昇圧電位ノード２の電位はＶcc−Ｖth4＋αに上昇する。この昇圧電位ノード２の電位の上昇分αは、第１の容量性素子８の容量値と負荷容量３の容量値との容量分割によって決定されるものである。
【０００９】
その後、時点Ｔ１において、クロック信号が接地電位に下降すると、第１及び第２のバッファ手段７及び９の電位も接地電位に下降し、第１及び第２のノード５及び６の電位は第１及び第２の容量性素子８及び１０の容量結合によりプリチャージ電位であるＶccに下降する。
この時、Ｎチャネル型ＭＯＳトランジスタ４は、そのドレイン電位がＶcc、ゲート電位がＶcc、ソース電位がＶcc−Ｖth4＋αになるため非導通状態であり、昇圧電位ノード２から第１のノード５への電荷の流れも全く生じない。
【００１０】
次に、クロック信号が再び電源電位Ｖccに上昇すると、第１及び第２のバッファ手段７及び９の出力も接地電位から電源電位Ｖccに上昇し、上記と同様に第１及び第２の容量性素子８及び１０を叩き上げ、第１及び第２のノード５及び６の電位を２倍のＶccまで上昇させる。その結果、Ｎチャネル型ＭＯＳトランジスタ４は導通状態となり、第１の容量性素子８の電荷がＮチャネルＭＯＳトランジスタ４を介して昇圧電位ノード２に流れ込み、昇圧電位ノード２の電位をさらに上昇させる。
このように、クロック信号が接地電位から電源電位Ｖccに上昇する毎に昇圧電位ノード２の電位は階段上に上昇させられ、最終的に２Ｖcc−Ｖth4の昇圧電位Ｖppが昇圧電位ノード２に得られることになる。
【００１１】
しかるに、このように構成された昇圧電位発生回路にあっては、バックゲートに印加される電位が負の電位ＶbbであるＮチャネル型ＭＯＳトランジスタ４をドライバトランジスタとして用いているため、図９に示すように、ソース電極（この場合、昇圧電位ノード２に接続される電極）から見た基板電位（Ｐウェル１２電位）（実効的な基板電位）はとても深く、しきい値電圧Ｖth4は大きくなるものである。
従って、昇圧電位ノード２に得られる昇圧電位Ｖppは、それ程高い電位まで得られないものであった。
【００１２】
このような観点から、しきい値電圧Ｖth4の影響を受けず、昇圧電位ノード２に得られる昇圧電位Ｖppをかなり高くできるものとして図１０ないし図１２に示した昇圧電位発生回路が考えられる。
この図１０に示した昇圧電位発生回路は、図６に示した昇圧電位発生回路に対して、Ｎチャネル型ＭＯＳトランジスタ４を、そのバックゲート（Ｐウェル）に電位を独立に印加できる構造にし、バックゲートをドレイン電極に電気的に接続したものである。
【００１３】
つまり、Ｎチャネル型ＭＯＳトランジスタ４は、この昇圧電位発生回路が例えばＤＲＡＭ等の半導体記憶装置に組み込まれた場合、図１１に示すように、半導体基板１１の一主面に形成されたＮウェル２１内にＰウェル１２を形成し、このＰウェル１２内に形成された一対のソース／ドレイン領域１３、１４とゲート電極１５とによって構成されている。このように、Ｐウェル１２をＮウェル２１にて囲むことにより、Ｐウェル１２は半導体基板１１と電気的に絶縁できるため、Ｐウェル１２に独立に電位を与えることができることになる。従って、このＰウェル１２、つまりバックゲートをドレイン電極と電気的に接続することによって図１０に示した回路が得られることになる。このような構造を一般にトリプルウェル構造と呼ばれている。なお、Ｐチャネル型ＭＯＳトランジスタは図７に示したものと同様に構成されるものである。
【００１４】
次に、このように構成された昇圧電位発生回路の動作を、図１２に示した波形図を参照して説明する。
まず、昇圧電位ノード２に昇圧電位を供給する前（図１２に示す時点Ｔ０以前）は、第１のノード５及び第２のノード６はプリチャージ手段（図示せず）によって電源電位Ｖccにプリチャージされている。その結果、昇圧電位ノード２の電位は、Ｎチャネル型ＭＯＳトランジスタ４の導通によってＶcc−Ｖth4にされている。
【００１５】
そして、時点Ｔ０において、図１２の（ａ）に示すクロック信号がクロック入力ノード１に入力され、第１及び第２のバッファ手段７及び９の入力が電源電位にされると出力も接地電位から電源電位Ｖccに上昇し、第１及び第２の容量性素子８及び１０を叩き上げ、第１及び第２のノード５及び６の電位を第１及び第２の容量性素子８及び１０の容量結合によりプリチャージ電位であるＶccから２倍のＶccまで上昇させる。
すると、Ｎチャネル型ＭＯＳトランジスタ４は導通状態になり、第１の容量性素子８の電荷がＮチャネルＭＯＳトランジスタ４を介して昇圧電位ノード２に流れ込み、昇圧電位ノード２の電位をＶcc−Ｖth4＋αに上昇させる。
【００１６】
その後、時点Ｔ１において、クロック信号が接地電位に下降すると、第１及び第２のバッファ手段７及び９の電位も接地電位に下降し、第１及び第２のノード５及び６の電位は第１及び第２の容量性素子８及び１０の容量結合によりプリチャージ電位であるＶccに下降する。この時、Ｎチャネル型ＭＯＳトランジスタ４は非導通状態であり、昇圧電位ノード２から第１のノード５への電荷の流れも全く生じない。
【００１７】
次に、クロック信号が再び電源電位Ｖccに上昇すると、第１及び第２のバッファ手段７及び９の出力も接地電位から電源電位Ｖccに上昇し、上記と同様に第１及び第２の容量性素子８及び１０を叩き上げ、第１及び第２のノード５及び６の電位を２倍のＶccまで上昇させる。その結果、Ｎチャネル型ＭＯＳトランジスタ４は導通状態となり、第１の容量性素子８の電荷がＮチャネルＭＯＳトランジスタ４を介して昇圧電位ノード２に流れ込み、昇圧電位ノード２の電位をさらに上昇させる。
【００１８】
このように、クロック信号が接地電位から電源電位Ｖccに上昇する毎に昇圧電位ノード２の電位は階段上に上昇させられ、最終的に２Ｖcc−Ｖjvの昇圧電位Ｖppが昇圧電位ノード２に得られることになる。なお、ＶjvはＰウェル１２とソースを構成するＮ＋拡散領域とのＰＮ接合電圧であり、一般的に約０．６Ｖである。
つまり、Ｎチャネル型ＭＯＳトランジスタ４のＰウェル１２とドレインとが電気的に接続されているため、Ｐウェル１２からソース領域（Ｎ型拡散領域にて構成されている）にＰＮ接合にて電位が伝えられるため、昇圧電位ノード２には最終的に２Ｖcc−Ｖjvの昇圧電位Ｖppが得られることになるものである。
【００１９】
従って、このように構成された昇圧電位発生回路にて得られた昇圧電位Ｖppは、２Ｖcc−Ｖjvであり、図６にて示した昇圧電位発生回路にて得られた昇圧電位Ｖpp（＝２Ｖcc−Ｖth4、Ｖth4＞Ｖjv）より高い昇圧電位が得られることにな
る。
しかるに、このように構成された昇圧電位発生回路においては、トリプルウェル構造によって形成されるＮチャネル型ＭＯＳトランジスタ４をドライバトランジスタとして用いているため、製造工程が増大し、製造コストがかさむものである。
【００２０】
一方、ソース電位をそのままドレイン電位として与えられるＰチャネル型ＭＯＳトランジスタを昇圧電位発生回路のドライバトランジスタとして用いることも考えられる。このＰチャネル型ＭＯＳトランジスタをドライバトランジスタとして用いた提案例を図１３ないし図１５に示す。
【００２１】
図１３において、図６に示した従来例と同一符号は同一または相当部分を示すものであり、２２は上記昇圧電位ノード２と第１のノード５との間に接続され、ゲート電極が第２のノード６に接続された、昇圧電位発生回路のドライバトランジスタとしてのＰチャネル型ＭＯＳトランジスタで、図７に示したツィンウェル構造におけるＰチャネル型ＭＯＳトランジスタまたは図１１に示したトリプルウェル構造におけるＰチャネル型ＭＯＳトランジスタのどちらのトランジスタ構造によって構成されても良く、バックゲート（Ｎウェル１６）がドレイン電極と電気的に接続されている。
【００２２】
２３はクロック入力ノード１からのＶcc振幅のクロック信号を受け、昇圧電位ノード２の昇圧電位Ｖppに基づいてクロック信号と位相が反転したＶpp振幅の第２の信号を第２のノード６に出力するレベル変換回路で、例えば図１４に示す回路にて構成されている。
図１４において、２４はゲート電極がクロック入力ノード１に接続され、ソース電極が接地電位ノードに接続されるＮチャネル型ＭＯＳトランジスタ、２５はクロック入力ノード１に入力されたクロック信号の位相を反転して出力するインバータ回路、２６はこのインバータ回路にて反転されたクロック信号をゲート電極に受け、ソース電極が接地電位ノードに接続されるＮチャネル型ＭＯＳトランジスタである。
【００２３】
２７はソース電極が昇圧電位ノード２に接続され、ドレイン電極がＮチャネル型ＭＯＳトランジスタ２４のドレイン電極に接続され、ゲート電極がＮチャネル型ＭＯＳトランジスタ２６のドレイン電極に接続され、バックゲートが昇圧電位ノード２に接続されるＰチャネル型ＭＯＳトランジスタ、２８はソース電極が昇圧電位ノード２に接続され、ドレイン電極がＮチャネル型ＭＯＳトランジスタ２６のドレイン電極に接続され、ゲート電極がＮチャネル型ＭＯＳトランジスタ２４のドレイン電極に接続され、バックゲートが昇圧電位ノード２に接続されるＰチャネル型ＭＯＳトランジスタで、上記Ｐチャネル型ＭＯＳトランジスタ２７とでクロスカップルの接続がなされている。
【００２４】
２９はゲート電極が上記Ｐチャネル型ＭＯＳトランジスタ２８のドレイン電極とＮチャネル型ＭＯＳトランジスタ２６のドレイン電極との接続点に接続され、ドレイン電極が第２のノード６に接続され、ソース電極が接地電位ノードに接続されるＮチャネルＭＯＳトランジスタ、３０はゲート電極が上記Ｐチャネル型ＭＯＳトランジスタ２８のドレイン電極とＮチャネル型ＭＯＳトランジスタ２６のドレイン電極との接続点に接続され、ドレイン電極が第２のノード６に接続され、ソース電極が昇圧電位ノード２に接続され、バックゲートが昇圧電位ノード２に接続されるＰチャネルＭＯＳトランジスタで、上記Ｎチャネル型ＭＯＳトランジスタ２９とでインバータ回路を構成し、Ｖcc振幅のクロック信号と位相が反転したＶpp振幅の第２の信号を第２のノード６に出力する。
【００２５】
なお、この昇圧電位発生回路が例えばＤＲＡＭ等の半導体記憶装置に組み込まれた場合、上記Ｎチャネル型ＭＯＳトランジスタ２４、２６、２９及びインバータ回路２５のＮチャネル型ＭＯＳトランジスタは、図７に示すツィンウェル構造におけるＮチャネル型ＭＯＳトランジスタまたは図１１に示すトリプルウェル構造におけるＮチャネル型ＭＯＳトランジスタのどちらのＭＯＳトランジスタを用いても良く、上記Ｐチャネル型ＭＯＳトランジスタ２７、２８、３０及びインバータ回路２５のＰチャネル型ＭＯＳトランジスタは、図７に示すツィンウェル構造におけるＮチャネル型ＭＯＳトランジスタまたは図１１に示すトリプルウェル構造におけるＮチャネル型ＭＯＳトランジスタのどちらのＭＯＳトランジスタを用いても良いものである。
【００２６】
また、上記第１のノード５及び第２のノード６と昇圧電位ノード２は、図示していないが、プリチャージ手段によって、昇圧電位ノード２に昇圧電位を供給する前に、電源電位Ｖcc（もしくは電源電位よりＭＯＳトランジスタのしきい値電圧分低い電位）にプリチャージされる。
【００２７】
次に、このように構成された昇圧電位発生回路の動作を、図１５に示した波形図を参照して説明する。
まず、昇圧電位ノード２に昇圧電位を供給する前（図８に示す時点Ｔ０以前）は、第１のノード５及び第２のノード６と昇圧電位ノード２はプリチャージ手段（図示せず）によって電源電位Ｖccにプリチャージされている。
【００２８】
そして、時点Ｔ０において、図１５の（ａ）に示すクロック信号がクロック入力ノード１に入力され、第１のバッファ手段７の入力が電源電位にされると出力も接地電位から電源電位Ｖccに上昇し、第１の容量性素子８を叩き上げる。つまり、第１の容量性素子８の一方の電極が接地電位から電源電位Ｖccに上昇させられることにより、第１のノード５の電位は第１の容量性素子８の容量結合によりプリチャージ電位であるＶccから２倍のＶccまで上昇する。
【００２９】
一方、レベル変換回路２３の入力がクロック入力ノード１に入力されたクロック信号に基づいて接地電位から電源電位に変化すると、その出力ノードは昇圧電位Ｖpp（初期状態においてはプリチャージ電位であるＶccの電位）から接地電位に変化して、第２のノード６に出力する。
【００３０】
つまり、図１４に示すレベル変換回路２３において、Ｎチャネル型トランジスタ２４は導通状態、Ｎチャネル型トランジスタ２６は非導通状態になり、Ｐチャネル型トランジスタ２８は導通状態、Ｐチャネル型トランジスタ２７は非導通状態になる。その結果、Ｐチャネル型ＭＯＳトランジスタ２８のドレイン電極とＮチャネル型ＭＯＳトランジスタ２６のドレイン電極との接続点の電位は、昇圧電位ノード２の昇圧電位Ｖppとなる。この時の昇圧電位Ｖppはプリチャージ電位であるＶccである。
したがって、Ｎチャネル型トランジスタ２９は導通状態、Ｐチャネル型トランジスタ３０は非導通状態になり、第２のノード６を接地電位とする。
【００３１】
すると、Ｐチャネル型ＭＯＳトランジスタ２２は、そのソース電位が２Ｖcc、ゲート電位が接地電位（０Ｖ）、ソース電位がＶccになるため導通状態になる。その結果、第１の容量性素子８の電荷がＰチャネルＭＯＳトランジスタ２２を介して昇圧電位ノード２に流れ込み、負荷容量３に蓄積されるため、昇圧電位ノード２の電位はＶcc＋αに上昇する。この昇圧電位ノード２の電位の上昇分αは、第１の容量性素子８の容量値と負荷容量の容量値との容量分割によって決定されるものである。
【００３２】
その後、時点Ｔ１において、クロック信号が接地電位に下降すると、第１のバッファ手段７の電位も接地電位に下降し、第１のノード５の電位は第１の容量性素子８の容量結合によりプリチャージ電位であるＶccに下降する。
一方、レベル変換回路２３の入力が接地電位に変化すると、その出力ノードは昇圧電位Ｖppに変化して、第２のノード６に出力する。
【００３３】
つまり、図１４に示すレベル変換回路２３において、Ｎチャネル型トランジスタ２４は非導通状態、Ｎチャネル型トランジスタ２６は導通状態になり、Ｐチャネル型トランジスタ２７は導通状態、Ｐチャネル型トランジスタ２８は非導通状態になる。その結果、Ｐチャネル型ＭＯＳトランジスタ２８のドレイン電極とＮチャネル型ＭＯＳトランジスタ２６のドレイン電極との接続点の電位は接地電位となる。
したがって、Ｎチャネル型トランジスタ２９は非導通状態、Ｐチャネル型トランジスタ３０は導通状態になり、第２のノード６を昇圧電位ノード２の昇圧電位Ｖppとする。この時の昇圧電位ノード２の昇圧電位ＶppはＶcc＋αである。
【００３４】
すると、Ｐチャネル型ＭＯＳトランジスタ２２は、そのソース電位がＶcc、ゲート電位がＶpp、ドレイン電位がＶcc＋αになるため非導通状態であり、昇圧電位ノード２から第１のノード５への電荷の流れも全く生じない。
【００３５】
次に、クロック信号が再び電源電位Ｖccに上昇すると、第１のバッファ手段７の出力も接地電位から電源電位Ｖccに上昇し、上記と同様に第１の容量性素子８及び１０を叩き上げ、第１のノード５の電位を２倍のＶccまで上昇させ、また、レベル変換回路２３からの出力が昇圧電位Ｖppから接地電位に下降する。その結果、Ｐチャネル型ＭＯＳトランジスタ２２は導通状態となり、第１の容量性素子８の電荷がＰチャネルＭＯＳトランジスタ２２を介して昇圧電位ノード２に流れ込み、昇圧電位ノード２の電位をさらに上昇させる。
このように、クロック信号が接地電位から電源電位Ｖccに上昇する毎に昇圧電位ノード２の電位は階段上に上昇させられ、最終的に２Ｖccの昇圧電位Ｖppが昇圧電位ノード２に得られることになる。
【００３６】
しかるに、このように構成された昇圧電位発生回路にあっては、レベル変換回路２３からの出力が、Ｖcc振幅のクロック信号に基づいて、昇圧電位ノード２から供給される昇圧電位Ｖpp（最終的に２Ｖcc）に基づいたＶpp振幅の信号であるため、消費電力が大きくなるものである。
【００３７】
【発明が解決しようとする課題】
以上に述べたように、図６に示した従来の昇圧電位発生回路においては、昇圧電位発生回路のドライバトランジスタとなるＮチャネル型ＭＯＳトランジスタ４のしきい値電圧が大きく効いて、昇圧電位ノード２に得られる昇圧電位Ｖppが、プリチャージ電位がＶccであった場合は２倍のＶcc（電源電位）レベルからＮチャネル型ＭＯＳトランジスタ４のしきい値電圧分落ちたレベルとなり、プリチャージ電位がＶccよりしきい値電圧分低ければさらに低いレベルとなり、十分な昇圧電位Ｖppが得られないものであった。
【００３８】
また、図１０に示した提案例である昇圧電位発生回路においては、昇圧電位ノード２に得られる昇圧電位Ｖppが、プリチャージ電位がＶccであった場合は２倍のＶcc（電源電位）レベルからＮチャネル型ＭＯＳトランジスタ４のＰＮ接合電位分落ちたレベルとなり、プリチャージ電位がＶccよりしきい値電圧分低くとも、ある程度の昇圧電位Ｖppが得られるものの、トリプルウェル構造にて製造しなければならず、プロセス工程が多くなり、製造コストが高くなる。
【００３９】
さらに、図１３に示した提案例である昇圧電位発生回路においては、昇圧電位ノード２に得られる昇圧電位Ｖppが、プリチャージ電位がＶccであった場合は２倍のＶcc（電源電位）レベルとなり、十分な昇圧電位Ｖppが得られるものの、ドライバトランジスタとしてのＰチャネル型ＭＯＳトランジスタ２２のゲート電極における振幅レベルが接地電位（０）から昇圧電位Ｖppであるため、消費電力が増大する。
【００４０】
この発明は、上記した点に鑑みてなされたものであり、十分な昇圧電位が得られる昇圧電位発生回路を得ることを目的とするものである。
この発明の第２の目的は、ツィンウェル構造にて製造しても十分な昇圧電位が得られる昇圧電位発生回路を得ることである。
この発明の第３の目的は、消費電力を抑えた上で、十分な昇圧電位が得られる昇圧電位発生回路を得ることである。
【００４１】
【課題を解決するための手段】
この発明の第１の発明に係わる昇圧電位発生回路は、昇圧電位を出力するための昇圧電位ノードと第１のノードとの間に接続され、ゲート電極が第２のノードに接続されたＰチャネル型ＭＯＳトランジスタと、第１のノードの電位を、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第１の繰り返し電位発生手段と、第２のノードの電位を、第１の繰り返し電位発生手段の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第２の繰り返し電位発生手段とを設けたものである。
【００４２】
また、この発明に係る昇圧電位発生回路は、昇圧電位を出力するための昇圧電位ノードと第１のノードとの間に接続され、ゲート電極が第２のノードに接続されたＰチャネル型ＭＯＳトランジスタと、クロック信号を受け、このクロック信号と位相が同じ第１の信号を出力する第１のバッファ手段と、この第１のバッファ手段からの第１の信号を一方の電極に受け、他方の電極が第１のノードに接続された第１の容量性素子と、クロック信号を受け、このクロック信号と位相が反転した第２の信号を出力する第２のバッファ手段と、この第２のバッファ手段からの第２の信号を一方の電極に受け、他方の電極が第２のノードに接続された第２の容量性素子と、第１のノード及び第２のノードにそれぞれプリチャージ電位を供給するためのプリチャージ電位発生手段とを設けたものである。
また、この発明に係る昇圧電位発生回路は、昇圧電位を出力する昇圧電位ノードと第１のノードとの間に接続され、ゲート電極が第２のノードに接続されたＰチャネル型ＭＯＳトランジスタと、正のプリチャージ電位を第２のノードに与える為の第１のプリチャージ回路と、第２のノードと第１の信号を受ける第３のノードの間に接続され、第１の信号の立上がりに応じて第２のノードの電位を昇圧する為の第１の容量性素子と、正のプリチャージ電位を第１のノードに与える為の第２のプリチャージ回路と、第１のノードと第２の信号を受ける第４のノードの間に接続され、第２の信号の立上がりに応じて第１のノードの電位を昇圧する為の第２の容量性素子を設け、さらに、第１のプリチャージ回路は、第２のノードと電源電位ノードとの間に接続された第１のＮチャネル型ＭＯＳトランジスタと、第１のＮチャネル型ＭＯＳトランジスタのゲート電極と電源電位ノードとの間に接続され、ゲート電極が電源電位ノードに接続された第２のＮチャネル型ＭＯＳトランジスタと、第１のＮチャネル型ＭＯＳトランジスタのゲートに接続された第３の容量性素子を設け、さらに、第２のプリチャージ回路は、第１のノードと電源電位ノードとの間に接続された第３のＮチャネル型ＭＯＳトランジスタと、第３のＮチャネル型ＭＯＳトランジスタのゲート電極と電源電位ノードとの間に接続され、ゲート電極が電源電位ノードに接続された第４のＮチャネル型ＭＯＳトランジスタと、第３のＮチャネル型ＭＯＳトランジスタのゲート電極に接続された第４の容量性素子を設け、さらに、第１の信号は第２の信号と反対の位相であるものである。
【００４３】
【作用】
この発明に係る昇圧電位回路は、第１の繰り返し電位発生手段が、Ｐチャネル型ＭＯＳトランジスタのソース電極に正のプリチャージ電位とこの正のプリチャージ電位より高い電位とを所定の周期にて繰り返す電位を与え、第２の繰り返し電位発生手段が、Ｐチャネル型ＭＯＳトランジスタのゲート電極に第１の繰り返し電位発生手段の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位を与えるため、Ｐチャネル型ＭＯＳトランジスタが第１の繰り返し電位発生手段からのプリチャージ電位より高い電位と同じレベルの電位を昇圧電位として昇圧電位ノードに供給せしめる。
【００４４】
また、この発明に係る昇圧電位回路は、第１のバッファ手段及び第１の容量性素子が、Ｐチャネル型ＭＯＳトランジスタのソース電極にクロック信号と位相が同じでプリチャージ電位とこのプリチャージ電位を容量結合にて昇圧した電位とを繰り返す電位を与え、第２のバッファ手段及び第２の容量性素子が、Ｐチャネル型ＭＯＳトランジスタのゲート電極にクロック信号と位相が反転し、プリチャージ電位とこのプリチャージ電位を容量結合にて昇圧した電位とを繰り返す電位を与えるため、Ｐチャネル型ＭＯＳトランジスタがプリチャージ電位を容量結合によって昇圧した電位と同じレベルの電位を昇圧電位として昇圧電位ノードに供給せしめる。
【００４５】
【実施例】
実施例１．
図１ないし図３はこの発明の実施例１を示すものであり、図１において、１０１は図３の（ａ）に示す接地電位（０）と電源電位（Ｖcc）との２値レベルを有したクロック（ＣＬＫ）信号が入力されるクロック入力ノード、１０２は昇圧電位を出力するための昇圧電位ノード、１０３はこの昇圧電位ノードと接地電位ノードとの間に存在し、上記昇圧電位ノード１０２に供給される昇圧電位にて駆動される負荷容量で、一般的には寄生容量である。
【００４６】
１０４は上記昇圧電位ノード１０２と第１のノード１０５との間に接続され、ゲート電極が第２のノード１０６に接続された、昇圧電位発生回路のドライバトランジスタとしてのＰチャネル型ＭＯＳトランジスタで、図７に示したツィンウェル構造におけるＰチャネル型ＭＯＳトランジスタまたは図１１に示したトリプルウェル構造におけるＰチャネル型ＭＯＳトランジスタのどちらのトランジスタ構造によって構成されても良く、バックゲート（Ｎウェル１６）がドレイン電極と電気的に接続されている。
【００４７】
１０７は上記クロック入力ノード１からのクロック信号を受け、このクロック信号と位相が同じ第１の信号を出力する第１のバッファ手段で、偶数段、この実施例１においては２段のインバータ素子７ａ、７ｂによって構成されている。なお、このインバータ素子１０７ａ及び１０７ｂは、例えば、図２に示すように電源電位ノードＶccと出力ノードＯＵＴとの間に接続され、ゲート電極が入力ノードＩＮに接続されたＰチャネル型ＭＯＳトランジスタと、出力ノードＯＵＴと接地電位ノードとの間に接続され、ゲート電極が入力ノードＩＮに接続されたＮチャネル型ＭＯＳトランジスタとによって構成されているものである。
【００４８】
１０８は上記第１のバッファ手段１０７からの第１の信号を一方の電極に受け、他方の電極が上記第１のノード１０５に接続された第１の容量性素子、１０９は上記クロック入力ノード１からのクロック信号を受け、このクロック信号と位相が反転した第２の信号を出力する第２のバッファ手段で、奇数段、この実施例１においては１段のインバータ素子１０９ａによって構成されている。なお、このインバータ素子１０９ａは、例えば、図２に示したものによって構成されているものである。１１０は上記第２のバッファ手段１０９からの第２の信号を一方の電極に受け、他方の電極が上記第２のノード１０５に接続された第２の容量性素子である。
【００４９】
１１１は上記第１のノード１０５を正のプリチャージ電位にプリチャージするための第１のプリチャージ電位発生部で、この実施例１では、電源電位ノードＶccと上記第１のノード１０５との間に電源電位ノードＶccから上記第１のノード１０５に順方向に接続されたダイオード素子によって構成されているものである。１１２は上記第２のノード１０６を正のプリチャージ電位にプリチャージするための第２のプリチャージ電位発生部で、この実施例１では、電源電位ノードＶccと上記第２のノード１０６との間に電源電位ノードＶccから上記第２のノード１０６に順方向に接続されたダイオード素子によって構成されているものである。
【００５０】
なお、上記第１のバッファ手段１０７、第１の容量性素子１０８及び第１のプリチャージ電位発生部１１１によって、上記第１のノード１０５の電位を、正のプリチャージ電位とこのプリチャージ電位より高い電位（昇圧電位）とを所定の周期にて繰り返す電位（図３の（ｂ）にて示す）となす第１の繰り返し電位発生手段１１３を構成し、上記第２のバッファ手段１０９、第２の容量性素子１１０及び第２のプリチャージ電位発生部１１２によって、上記第２のノード１０６の電位を、上記第１の繰り返し電位発生手段１１３の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位（昇圧電位）とを所定の周期にて繰り返す電位（図３の（ｃ）にて示す）となす第２の繰り返し電位発生手段１１４を構成している。
【００５１】
また、第１のプリチャージ電位発生部１１１及び第２のプリチャージ電位発生部１１２によって、上記第１のノード１０５及び上記第２のノード１０６にそれぞれプリチャージ電位を供給するためのプリチャージ電位発生手段１１５を構成しているものである。
【００５２】
次に、このように構成された昇圧電位発生回路の動作を、図３に示した波形図を参照して説明する。
まず、昇圧電位ノード１０２に昇圧電位を供給する前（図３に示す時点Ｔ０以前）は、第１のノード１０５は第１のプリチャージ電位発生部１１１によってほぼ電源電位Ｖcc（正確には電源電位Ｖccよりダイオード素子のＰＮ接合電位Ｖjv分低い電位）にプリチャージされ、第２のノード１０６は第２のプリチャージ電位発生部１１２によってほぼ電源電位Ｖcc（正確にはＶcc−Ｖjv）にプリチャージされて第２の容量性素子１１０の容量結合によって２倍のＶcc（正確には２Ｖcc−Ｖjv）にされているとともに、昇圧電位ノード１０２の電位も、例えば第１及び第２のプリチャージ電位発生部１１１及び１１２と同様のプリチャージ電位発生部にてほぼ電源電位Ｖccにプリチャージされている。
【００５３】
そして、時点Ｔ０において、図３の（ａ）に示すクロック信号がクロック入力ノード１０１に入力され、第１のバッファ手段１０７の入力が電源電位にされると出力も接地電位から電源電位Ｖccに上昇し、第１の容量性素子１０８を叩き上げる。つまり、第１の容量性素子１０８の一方の電極が接地電位から電源電位Ｖccに上昇させられることにより、第１のノード１０５の電位は第１の容量性素子８の容量結合によりプリチャージ電位であるＶcc（正確にはＶcc−Ｖjv）から２倍のＶcc（正確には２Ｖcc−Ｖjv）まで上昇する。
一方、クロック入力ノード１０１に入力されたクロック信号を受ける第２のバッファ手段１０９の出力は電源電位Ｖccから接地電位に下降し、第２のノード１０６の電位は第２の容量性素子１１０の容量結合によりプリチャージ電位であるほぼＶccに下降する。
【００５４】
すると、Ｐチャネル型ＭＯＳトランジスタ１０４は、そのソース電位がほぼ２Ｖcc、ゲート電位がほぼＶcc、ドレイン電位がほぼＶccになるため導通状態になる。その結果、第１の容量性素子１０８の電荷がＰチャネル型ＭＯＳトランジスタ１０４を介して昇圧電位ノード１０２に流れ込み、負荷容量１０３に蓄積されるため、昇圧電位ノード１０２の電位はＶcc＋αに上昇する。この昇圧電位ノード１０２の電位の上昇分αは、第１の容量性素子１０８の容量値と負荷容量１０３の容量値との容量分割によって決定されるものである。
【００５５】
その後、時点Ｔ１において、クロック信号が接地電位に下降すると、第１のバッファ手段１０７の出力電位も接地電位に下降し、第１のノード１０５の電位は第１の容量性素子１０８の容量結合によりプリチャージ電位であるほぼＶccに下降する。一方、第２のバッファ手段１０９の出力電位は電源電位に上昇し、第２のノード１０６の電位は第２の容量性素子１１０の容量結合により２倍のＶcc（正確には２Ｖcc−Ｖjv）まで上昇する。
この時、Ｐチャネル型ＭＯＳトランジスタ１０４は、そのソース電位がほぼＶcc、ゲート電位がほぼ２Ｖcc、ドレイン電位がＶcc＋αになるため非導通状態であり、昇圧電位ノード１０２から第１のノード１０５への電荷の流れも全く生じない。
【００５６】
次に、クロック信号が再び電源電位Ｖccに上昇すると、第１のバッファ手段１０７の出力も接地電位から電源電位Ｖccに上昇し、第２のバッファ手段１０９の出力は接地電位から電源電位Ｖccに上昇し、上記と同様に第１及び第２の容量性素子１０８及び１１０を叩き、第１のノード１０５の電位をほぼ２倍のＶccまで上昇させ、第２のノード１０６の電位をほぼＶccまで下降させる。その結果、Ｐチャネル型ＭＯＳトランジスタ１０４は導通状態となり、第１の容量性素子１０８の電荷がＰチャネル型ＭＯＳトランジスタ１０４を介して昇圧電位ノード１０２に流れ込み、昇圧電位ノード１０２の電位をさらに上昇させる。
このように、クロック信号が接地電位から電源電位Ｖccに上昇する毎に昇圧電位ノード１０２の電位は階段上に上昇させられ、最終的にほぼ２Ｖcc（正確には２Ｖcc−Ｖjv）の昇圧電位Ｖppが昇圧電位ノード１０２に得られることになる。
【００５７】
このように構成された昇圧電位発生回路にあっては、昇圧電位ノード１０２にほぼ２Ｖcc（正確には２Ｖcc−Ｖjv）の電位が得られ、十分な昇圧電位Ｖppが得られるとともに、第２のノード１０６の電位の振幅をほぼＶccであるプリチャージ電位とほぼ２Ｖccの昇圧電位との間としているため、消費電力の増大が抑えられ、低消費電力化が図れるものである。
【００５８】
また、このように構成された昇圧電位発生回路を構成するＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタを、図７に示したツィンウェル構造におけるＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタまたは図１１に示したトリプルウェル構造におけるＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタのどちらのトランジスタ構造によっても構成することができ、図７に示したツィンウェル構造におけるＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタによって構成した場合は、プロセス工程を少なくでき、製造コストを安くできるものである。
【００５９】
さらに、プリチャージ電位から昇圧電位にされる第２のノード１０６に付随する容量は、プリチャージ電位から昇圧電位にされる第１のノード１０５に付随する容量より非常に小さいため、第２のバッファ手段１０９の駆動能力は第１のバッファ手段１０７の駆動能力より小さくて良く、具体的には第２のバッファ手段１０９の少なくとも最終段のインバータ素子１０９ａの駆動能力が第１のバッファ手段１０７の少なくとも最終段のインバータ素子１０７ｂの駆動能力より小さくてすみ、第２のバッファ手段１０９及び第２の容量性素子１１０の半導体基板における占有面積を小さくでき、しかも、ここで消費される電力も非常に小さいものにできるものである。
【００６０】
実施例２．
図４はこの発明の実施例２を示すものであり、図１に示した実施例１のものに対して第１及び第２のプリチャージ電位発生部１１１及び１１２としてダイオード素子のかわりにＮチャネル型ＭＯＳトランジスタを用いたものである。
つまり、第１のプリチャージ電位発生部１１１を構成するＮチャネル型ＭＯＳトランジスタは、そのソース電極及びゲート電極が電源電位ノードＶccに接続され、ドレイン電極が第１のノード１０５に接続されており、第２のプリチャージ電位発生部１１２を構成するＮチャネル型ＭＯＳトランジスタは、そのソース電極及びゲート電極が電源電位ノードＶccに接続され、ドレイン電極が第２のノード１０６に接続されているものである。
その他の点については実施例１と同様である。
【００６１】
このように構成された実施例２の昇圧電位発生回路にあっても、Ｎチャネル型ＭＯＳトランジスタによって第１及び第２のノード１０５及び１０６に供給するプリチャージ電位が、電源電位ＶccからＮチャネル型ＭＯＳトランジスタのしきい値電圧分低い値になり、結果として昇圧電位ノード１０２に供給される昇圧電位Ｖppも２ＶccからＮチャネル型ＭＯＳトランジスタのしきい値電圧分低い値になるものの、十分な昇圧電位が昇圧電位ノード１０２に得られるものであり、その他の点については実施例１と同様な効果を奏するものである。
【００６２】
実施例３．
図５はこの発明の実施例３を示すものであり、図１に示した実施例１のものに対して第１及び第２のプリチャージ電位発生部１１１及び１１２を変更しただけであり、その他の点については実施例１と同様である。
つまり、第１のプリチャージ電位発生部１１１は、電源電位ノードＶccと第１のノード１０５との間に接続されたＮチャネル型ＭＯＳトランジスタ１１６と、電源電位ノードＶccとＮチャネル型ＭＯＳトランジスタ１１６のゲート電極との間に接続され、ゲート電極が電源電位ノードＶccに接続されたＮチャネル型ＭＯＳトランジスタ１１８と、クロック入力ノード１０１に入力されたクロック信号と位相が反転した信号、この実施例３においては第２のバッファ手段１０９からの第２の信号を一方の電極に受け、他方の電極がＮチャネル型ＭＯＳトランジスタ１１６のゲート電極に接続された容量性素子１１７とによって構成されている。
【００６３】
第２のプリチャージ電位発生部１１２は、電源電位ノードＶccと第２のノード１０６との間に接続されたＮチャネル型ＭＯＳトランジスタ１１９と、電源電位ノードＶccとＮチャネル型ＭＯＳトランジスタ１１９のゲート電極との間に接続され、ゲート電極が電源電位ノードＶccに接続されたＮチャネル型ＭＯＳトランジスタ１２１と、クロック入力ノード１０１に入力されたクロック信号と位相が同じ信号、この実施例３においては第１のバッファ手段１０７からの第１の信号を一方の電極に受け、他方の電極がＮチャネル型ＭＯＳトランジスタ１１９のゲート電極に接続された容量性素子１２０とによって構成されている。
【００６４】
このように構成された昇圧電位発生回路にあっては、第１のプリチャージ電位発生部１１１及び第２のプリチャージ電位発生部１１２が次のように動作するものである。
まず、第１のプリチャージ電位発生部１１１の動作について説明する。
プリチャジ期間において、第２のバッファ手段１０９からの出力が接地電位であると、Ｎチャネル型ＭＯＳトランジスタ１１６のゲート電極のゲート電位は、Ｎチャネル型ＭＯＳトランジスタ１１８によって電源電位ＶccからＮチャネル型ＭＯＳトランジスタ１１８のしきい値電圧分低い電位にされており、第１のノード１０５は、Ｎチャネル型ＭＯＳトランジスタ１１６を介して電源電位ノードから［電源電位Ｖcc−Ｎチャネル型ＭＯＳトランジスタ１１８のしきい値電圧−Ｎチャネル型ＭＯＳトランジスタ１１６のしきい値電圧｝の電位にされる。
【００６５】
そして、第２のバッファ手段１０９からの出力が接地電位から電源電位Ｖccに変化すると、容量性素子１１７の容量結合により、Ｎチャネル型ＭＯＳトランジスタ１１６のゲート電極のゲート電位は、２倍のＶccからＮチャネル型ＭＯＳトランジスタ１１８のしきい値電圧分低い電位になる。その結果、第１のノード１０５の電位はＮチャネル型ＭＯＳトランジスタ１１６を介して電源電位ノードＶccと同じ値になる。
【００６６】
一方、昇圧電位ノード１０２を昇圧させる時は、第１のバッファ手段１０７からの出力が電源電位Ｖccになり、第１の容量性素子１０８の容量結合により２Ｖccに第１のノード１０５の電位を上昇させるが、この時、第２のバッファ手段１０９からの出力が接地電位であるため、Ｎチャネル型ＭＯＳトランジスタ１１６のゲート電位は電源電位ＶccからＮチャネル型ＭＯＳトランジスタ１１８のしきい値電圧分低い電位にされので、Ｎチャネル型ＭＯＳトランジスタ１１６は非導通状態とされ、第１のノード１０５からＮチャネル型ＭＯＳトランジスタ１１６を介して電源電位ノードに電荷が流れることはない。
【００６７】
したがって、第１のバッファ手段１０７からの出力が接地電位である時、つまりクロック入力ノード１０１に入力されるクロック信号が接地電位である時は、第１のノード１０５の電位をＶccに、第１のバッファ手段１０７からの出力が電源電位である時、つまりクロック入力ノード１０１に入力されるクロック信号が電源電位である時は、第１のノード１０５の電位を２倍のＶccに維持しているものである。
【００６８】
また、第２のプリチャージ電位発生部１１２は、第１のプリチャージ電位発生部１１１と同様の構成になっているものであるから、同様に動作し、第２のバッファ手段１０９からの出力が接地電位である時、つまりクロック入力ノード１０１に入力されるクロック信号が電源電位である時は、第２のノード１０６の電位をＶccに、第２のバッファ手段１０９からの出力が電源電位である時、つまりクロック入力ノード１０１に入力されるクロック信号が接地電位である時は、第２のノード１０６の電位を２倍のＶccに維持しているものである。
【００６９】
よって、この実施例３の昇圧発生回路は、第１のノード１０５の電位が電源電位Ｖccと２倍のＶccとを所定の周期にて繰り返し、かつ、第２のノード１０６の電位が第１のノード１０５の繰り返しとが位相が反転しており、電源電位Ｖccと２倍のＶccとを所定の周期にて繰り返しているため、昇圧電位ノード１０２には２倍のＶccが得られるものである。
また、その他の点については実施例１と同様な効果を奏するものである。
【００７０】
【発明の効果】
この発明によれば、昇圧電位を出力するための昇圧電位ノードと第１のノードとの間に接続され、ゲート電極が第２のノードに接続されたＰチャネル型ＭＯＳトランジスタと、第１のノードの電位を、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第１の繰り返し電位発生手段と、第２のノードの電位を、第１の繰り返し電位発生手段の繰り返し電位とは位相が反転しており、正のプリチャージ電位とこのプリチャージ電位より高い電位とを所定の周期にて繰り返す電位となす第２の繰り返し電位発生手段とを設けたので、Ｐチャネル型ＭＯＳトランジスタが第１の繰り返し電位発生手段からのプリチャージ電位より高い電位と同じレベルの電位を昇圧電位として昇圧電位ノードに供給でき、十分な昇圧電位が得られるという効果がある。
【００７１】
また、この発明によれば、昇圧電位を出力するための昇圧電位ノードと第１のノードとの間に接続され、ゲート電極が第２のノードに接続されたＰチャネル型ＭＯＳトランジスタと、クロック信号を受け、このクロック信号と位相が同じ第１の信号を出力する第１のバッファ手段と、この第１のバッファ手段からの第１の信号を一方の電極に受け、他方の電極が第１のノードに接続された第１の容量性素子と、クロック信号を受け、このクロック信号と位相が反転した第２の信号を出力する第２のバッファ手段と、この第２のバッファ手段からの第２の信号を一方の電極に受け、他方の電極が第２のノードに接続された第２の容量性素子と、第１のノード及び第２のノードにそれぞれプリチャージ電位を供給するためのプリチャージ電位発生手段とを設けたので、Ｐチャネル型ＭＯＳトランジスタがプリチャージ電位を容量結合にて昇圧した電位と同じレベルの電位を昇圧電位として昇圧電位ノードに供給でき、十分な昇圧電位が得られるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施例１を示す回路図。
【図２】  この発明の実施例１におけるインバータ素子を示す回路図。
【図３】  この発明の実施例１における各部の電位を示す波形図。
【図４】  この発明の実施例２を示す回路図。
【図５】  この発明の実施例３を示す回路図。
【図６】  従来の昇圧電位発生回路を示す回路図。
【図７】  ツィンウェル構造にて製造されるＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタを概略的に示す断面図。
【図８】  図６に示した昇圧電位発生回路における各部の電位を示す波形図。
【図９】  図６に示した昇圧電位発生回路のドライバトランジスタとなるＮチャネル型ＭＯＳトランジスタの各電極における電位の関係を示す図。
【図１０】  昇圧電位発生回路の提案例を示す回路図。
【図１１】  トリプルウェル構造にて製造されるＮチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタを概略的に示す断面図。
【図１２】  図１０に示した昇圧電位発生回路における各部の電位を示す波形図。
【図１３】  昇圧電位発生回路の他の提案例を示す回路図。
【図１４】  図１３に示したレベル変換回路を示す回路図。
【図１５】  図１３に示した昇圧電位発生回路における各部の電位を示す波形図。
【符号の説明】
１０１  クロック入力ノード、１０２  昇圧電位ノード、１０４  Ｐ  チャネル型ＭＯＳトランジスタ、１０５  第１のノード、１０６  第２のノード、１０７  第１のバッファ手段、１０８  第１の容量性素子、１０９  第２のバッファ手段、１１０  第２の容量性素子、１１１  第１のプリチャージ電位発生部、１１２  第２のプリチャージ電位発生部、１１３  第１の繰り返し電位発生手段、１１４  第２の繰り返し電位発生手段、１１５  プリチャージ電位発生手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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