(57)【特許請求の範囲】
【請求項１】
複数変調器によるフラクショナルＮ分周器であって、
分数除数値を受信するための分数除数入力と、
整数除数値を受信するための整数除数入力と、
前記分数除数入力に接続されて、前記分数除数値を累算し、オーバフロー値を超えると、積分器オーバフロー信号を発生する積分器と、
前記積分器に縦続結合されて、変調器信号を発生する少なくとも１つの変調器と、
少なくとも前記整数除数値、前記積分器オーバフロー値、及び、前記変調器信号の和に等しい係数値によって第１の周波数信号を分割して、第２の周波数信号を形成するプログラマブル分周器が含まれており、
前記分数除数入力に直列に接続され、前記分数除数入力において前記分数除数値に変化値を加算する第１の総和手段を含み、
前記第１の総和手段には、
前記複数変調器によるフラクショナルＮ分周器の前記分数除数入力に直列に接続されていて、第１及び第２の入力と、和出力を備え、前記第１の入力において分数除数値を受信し、前記第２の入力において前記変化値を受信して、前記和出力において前記分数除数値と前記変化値の和を出力する働きをする第１の加算器と、
前記変化値は第１の変化値と第２の変化値に変化し、前記第１の変化値と前記第２の変化値を、繰り返し、交互に、スイッチング信号に同期して選択する、前記第１の加算器の前記第２の入力に接続されたスイッチ手段と
が含まれる、
複数変調器によるフラクショナルＮ分周器。
【請求項２】
前記第１の変化値が、−１であり、前記第２の変化値が、＋１であることを特徴とする請求項１に記載の複数変調器によるフラクショナルＮ分周器。
【請求項３】
前記第１の加算器が、オーバフロー出力を備えており、前記分数除数値と前記変化値の和が前記オーバフロー値を超えると、前記オーバフロー出力において、和のオーバフロー信号を発生する働きをすることを特徴とする、請求項１に記載の複数変調器によるフラクショナルＮ分周器。
【請求項４】
前記第１の総和手段、前記変調器、及び、前記プログラマブル分周器に結合されて、前記整数除数値、前記和のオーバフロー信号、前記積分器オーバフロー信号、及び、前記変調器信号を合計し、前記係数値が得られるようにする第２の総和手段が含まれていることを特徴とする、請求項３に記載の複数変調器によるフラクショナルＮ分周器。
【請求項５】
前記第１の加算器が、アンダーフロー出力を備えており、前記分数除数値と前記変化値の和がゼロ未満の場合に、前記アンダーフロー出力において、和のアンダーフロー信号を発生する働きをすることを特徴とする、請求項３に記載の複数変調器によるフラクショナルＮ分周器。
【請求項６】
前記第１の総和手段と前記プログラマブル分周器の間に結合されて、前記整数除数値、前記和のオーバフロー信号、前記和のアンダーフロー信号、前記積分器オーバフロー信号、及び、前記変調器信号を合計し、前記係数値が得られるようにする第２の総和手段が含まれていることを特徴とする、請求項５に記載の複数変調器によるフラクショナルＮ分周器。
【請求項７】
前記スイッチ手段及び前記複数変調器によるフラクショナルＮ分周器のクロック入力に接続されて、クロック・ラインにクロック信号の周波数の分数に等しい周波数のスイッチング信号を送り出すクロック分周器が含まれていることを特徴とする、請求項１に記載の複数変調器によるフラクショナルＮ分周器。
【請求項８】
前記分数除数入力に直列に接続された第３の総和手段が含まれることと、前記第３の総和手段が、前記分数除数値を受信するための第１の入力、オフセット値を受信する第２の入力、前記分数除数値と前記オフセット値の和を生じる総和出力、前記分数除数値と前記オフセット値の和がゼロ未満の場合、和のアンダーフロー信号を発生するアンダーフロー出力を備えていることを特徴とする、請求項１に記載の複数変調器によるフラクショナルＮ分周器。
【請求項９】
前記第１の変化値が０であり、前記第２の変化値が２であり、前記オフセット値が−１であることを特徴とする、請求項８に記載の複数変調器によるフラクショナルＮ分周器。
【請求項１０】
前記第３の総和手段の前記アンダーフロー出力によって、前記第２の総和手段に前記和のアンダーフロー信号が供給されることと、前記第３の総和手段の前記総和出力によって、前記第１の総和手段に前記合計される分数除数値が供給されることを特徴とする、請求項８に記載の複数変調器によるフラクショナルＮ分周器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に、周波数合成器に通常用いられるフラクショナルＮ（分数Ｎ）分周器に関するものであり、とりわけ、複数変調器を利用して、フラクショナルＮ周波数合成技法に関連した位相「ジッタ」を減少させるフラクショナルＮ分周器に関するものである。
【０００２】
【従来の技術】
位相ロック・ループ（ＰＬＬ）を利用して、選択可能で、精密で、安定した周波数の出力信号を発生する周波数合成器は、当該技術において周知のところである。一般に、ＰＬＬには、電圧制御発振器（ＶＣＯ）のような同調可能な発振器が含まれており、該発振器の出力は、位相比較器によって既知の基準信号にロックされている。位相比較器は、既知の基準信号とＶＣＯ出力信号の位相差に比例した出力電圧または電流を発生する。位相比較器の出力は、ＶＣＯの入力に結合して戻され、所望の周波数に対するＶＣＯの同調、及び、ロックが施される。
【０００３】
出力周波数が可変の周波数合成器を形成するため、ＶＣＯの出力と位相比較器の間に分周器回路が挿入されて、ＶＣＯ出力周波数が、基準周波数との比較前に、選択可能な除数で分割されることになる。ＶＣＯ出力周波数は、従って、基準となる周波数の正確な倍数になる。除数Ｎが整数の場合、ＶＣＯ出力周波数値における最小のインクリメントは、必然的に、基準周波数自体の大きさに等しくなる。従って、隣接する出力周波数間におけるステップ・サイズが小さい周波数合成器を得るためには、極めて低い基準周波数が必要になる。しかし、極めて低い基準周波数を用いると、周波数範囲が制限されたり、ＰＬＬの整定時間が長くなるといった、許容できない影響が生じることになる。
【０００４】
フラクショナルＮ合成として知られる技法は、周波数が基準信号の周波数の有理数倍である出力信号を合成するために用いられることが多い。一般に、分周器回路は、整数値よってしか分割しないようにして、実施される。従って、分割サイクルの過程において、除数整数値を一時的に変化させることによって分数除数のシミュレーションを行うことが必要になる。非整数分割比は、例えば、分割サイクルの比例数によるＮの代わりに、Ｎ＋１で分割して、所望の有理除数に近似した平均分割比が得られるようにすることによって実現する。例えば、所望の有理除数をＮ．１とすると、分割値は、９分割サイクルについてはＮ、１０番目のサイクルについてはＮ＋１になる。従って、１０サイクルにわたって平均化すると、分割係数は、Ｎ．１に等しくなり、ＶＣＯ出力周波数は、基準周波数のＮ．１倍になる。こうしたフラクショナルＮの技法については、１９７５年１２月２３日に、Ｃｈａｒｌｅｓ  Ａ．Ｋｉｎｇｓｆｏｒｄ  Ｓｍｉｔｈに対して発行された米国特許第３，９２８，８１３号に開示がある。
【０００５】
こうしたフラクショナルＮ分周器は、周波数合成に広く用いられているが、異なる除数間でスイッチすると、望ましくない位相エラー、すなわち、所望の搬送波周波数に近い位相「ジッタ」が生じることになる。隣接する整数分割比間においてスイッチすると、平均分割比は、正しいが、瞬時分割比は、決して正しくはならないので、位相検出器の出力に位相エラーが生じる。この位相エラーによって、ＶＣＯに位相変調を生じ、ひとまとめにして位相ジッタとして知られるスプリアス信号が発生することになる。
【０００６】
フラクショナルＮ合成器におけるジッタを減少させる技法の１つが、１９９１年８月５日に本発明の発明者に発行された「Ｍｕｌｔｉｐｌｅ  Ｍｏｄｕｌａｔｏｒ  Ｆｒａｃｔｉｏｎａｌ−Ｎ  Ｄｉｖｉｄｅｒ」と題する米国特許第５，０３８，１１７号に開示されており、その開示については、参考までに本書に組み込まれている。該技法によれば、ジッタは、周波数合成器に、プログラマブル分周器及び係数制御回路を用いることによって減少する。プログラマブル分周器は、周波数合成器の周波数出力信号を整数の係数値で割ることにより、周波数合成器の位相比較器によって比較されることになる中間周波数信号を形成する働きをする。
【０００７】
係数制御回路は、第１の変調器と、縦続配列を施された１つ以上の追加シグマ・デルタ変調器から構成される。該回路は、整数除数値、及び、所望の有理除数に対応する分数除数値を受信して、整数係数値をプログラマブル分周器に供給する。総和回路は、全ての変調器出力の重み付きの和として整数係数値を形成する。累算器として実現することが可能な第１のシグマ・デルタ変調器は、分数除数値を累算する。累算器にオーバフローが生じると、第１の変調器のオーバフロー信号が、単一クロック・サイクルに関する１の値に変化し、相応じて、整数係数値に増大する。この結果、分割サイクルの比例数に関するプログラマブル分周器の係数が変動し、上述のように、平均分割比が所望の有理除数に等しくなる。
【０００８】
追加シグマ・デルタ変調器は、第１の変調器に対して縦続接続が施されており、フラクショナルＮ分割技法に関連したジッタを減少させる働きをする。第１の変調器に後続する各変調器は、それに先行する変調器のエラーを探知する働きをする。これら変調器の条件付きの和は、第１の変調器の出力信号と合計されて、整数係数値を形成する。整数係数値のこの追加変調は、フラクショナルＮ合成に関連した位相ジッタまたはフラクショナル・スプリアス（ｆｒａｃｔｉｏｎａｌ
ｓｐｕｒ）を減少させる働きをする。
【０００９】
追加変調器は、それぞれ、その入力として、先行変調器のエラー信号（累算器の内容によって表される）を受信し、クロック・サイクル毎に先行変調器のエラー信号を累算する。これらの累算は、周期的にオーバフローを生じ、シグマ・デルタ変調器の出力信号とされるオーバフロー信号を発生する。各オーバフロー信号は、総和器を介して、微分回路に結合される。変調器によって発生する各オーバフロー信号毎に、微分回路は、正のパルスを発生し、さらに、次のクロック・サイクルにおいて負のパルスを発生する。微分回路の出力は、先行シグマ・デルタ変調器に関連した総和器に結合されている。こうして条件付けされた追加変調器の和によって、第１の変調器に生じるエラーを減少させる働きをするゼロ平均信号が発生する。
【００１０】
上述の複数変調器をベースにした周波数合成技法は、フラクショナルＮ合成に関連した位相ジッタ（フラクショナル・スプリアス）の減少に有効である。しかし、この技法は、変調器が十分にランダムである場合に限って有効である。例えば、１／２及び１／４といったいくつかの分数除数値の場合、十分にランダムにはならない。代わりに、長さの短い確定的なパターンが形成されて、この結果、合成された信号の周波数スペクトルに望ましくないスプリアスを生じることになる。これらのスプリアスは、変調器のアイドル・パターンの構造におけるランダム性の欠如または過剰によって生じるので、構造スプリアス（ｓｔｒｕｃｔｕｒｅ  ｓｐｕｒ）として知られている。
【００１１】
例えば、分数除数値として１／２が用いられる、３つの変調器によるフラクショナルＮ分周器について考察する。下記の表１には、各積分器における初期累算値を０と仮定した、３つの変調器の積分器における累算値が示されている。４クロック・サイクル毎に繰り返すパターンが形成される点に留意されたい。結果として、これらの条件下にある周波数合成器に変調器を利用すると、構造スプリアスは、周波数合成器の基準周波数の１／４及び１／２の周波数において生じることになる。
【００１２】
【表１】
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【００１３】
構造スプリアスは、いくつかの方法で処理することが可能である。第１に、単純に、過剰な構造スプリアスを有する周波数による周波数合成を避けることができる。しかし、一定の周波数による合成の回避は、システムのフレキシビリティを犠牲にしてしか実施することはできない。第２の案は、変調器の動作をランダム化するのに役立つ開始値を積分器に供給することであるが、任意の位相制御を犠牲にすることになる。第３の可能性は、周波数合成器の位相ロックループの帯域幅を狭くして、好ましくない全ての構造スプリアスにフィルタリングを施すことである。ただし、この最後のオプションは、スイッチング速度及び位相ノイズを犠牲にすることによって実施される。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、構造スプリアスを減少させるための単純な方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明によれば、複数変調器式フラクショナルＮ分周器に入力する前に、２つ以上の数（加数）が、交互に、分数除数値に加えられる。例えば、本発明の特定の実施例の場合、分数除数値に対して、数字０及び２が交互に加えられる。この結果、縦続変調器の制限サイクルが最大長になり、従って、構造スプリアスを発生するいくつかの分数除数に関連した、短期間の周期性が破壊されることになる。
交番する加数の平均が、０ではない場合、分数除数はオフセットを生じる。加数が０及び２である上述の実施例の場合、分数除数値は、１だけオフセットする。こうしたオフセットが生じる場合、複数変調器式フラクショナルＮ分周器に入力する前に、分数除数値からオフセットを減算することも必要になる。
【００１６】
加数を加算し、オフセットを減算した場合の、分数除数値のアンダフロー及びオーバフローにも、適応しなければならない。オーバフローには、整数除数値を１だけインクリメントすることによって適応することが可能である。アンダフローには、整数除数値から１だけデクリメントすることによって適応することが可能である。
構造スプリアス減少技法の実施は、単純である。複数変調器式フラクショナルＮ分周器の分数除数値入力と直列に接続された総和回路を利用して、交互加数の加算を実施することが可能である。加数の交番選択は、総和器に接続されたスイッチによって実施することが可能である。分数除数値入力に直列に接続された第２の総和回路は、オフセットの減算を実施することができる。オフセットに適応するための整数除数値のインクリメント及びデクリメントは、整数除数入力に直列に接続された第３の総和回路によって、実施することができる。
【００１７】
【実施例】
図１を参照すると、上述の米国特許第５，０３８，１１７号に開示の複数変調器式フラクショナルＮ分周器１３（今後は、複数変調器式分周器と称する）が、示されている。複数変調器式フラクショナルＮ分周器１３は、主として、周波数合成器に用いることを意図したものである。ただし、複数変調器式フラクショナルＮ分周器の利用は、周波数合成に制限されるものではない。位相ロック式構成を備えた周波数合成器の場合、複数変調器式フラクショナルＮ分周器は、一般に、同調可能な発振器と位相比較器の間に接続される。この結果、周波数合成器は、基準周波数と有理数の積である周波数を有する周波数出力信号の合成が可能になる。
【００１８】
複数変調器式フラクショナルＮ分周器１３は、同調発振器の周波数出力信号の周波数を所望の有理除数値で分割する働きをする。所望の有理除数値は、整数部分（Ｎ）と、分数部分（Ｆ）を備えている。複数変調器式フラクショナルＮ分周器１３は、周波数出力信号（ＦＯＵＴ）を整数係数で分割することによって、中間  周波数（ＦＩ）を発生する、プログラマブル分周器１４から構成される。プログ  ラマブル分周器１４は、整数によって周波数信号を分割する働きしかしないが、プログラマブル分周器の係数を変動させることが可能である。整数係数値は、複数変調器式フラクショナルＮ分周器における回路構成の残りの部分によって発生し、ライン１８でプログラマブル分周器に供給することができる。この回路構成は、プログラマブル分周器の係数制御回路とみなすことができる。
【００１９】
整数係数値は、複数変調器式フラクショナルＮ分周器１３に対する他の２つの入力に基づいて発生する。整数除数値は、複数変調器式フラクショナルＮ分周器に対する整数除数入力１９において受信される。整数除数値は、所望の有理除数値の整数部分に対応している。分数除数入力２１は、後述の２つの信号と合計される分数部分（．Ｆ）に対応する分数除数値を受信する。総和器２４は、整数除数値及びライン２６の係数制御信号の和として、整数係数値を発生し、この整数係数値をライン１８でプログラマブル分周器１４に出力する。ライン２６の係数制御信号は、総和器３０によって、ライン３２の第１の変調器の出力信号と、ライン３４の後続変調器の出力の条件付きの和を合計したものとして、形成される。
【００２０】
分数除数入力２１において受信する分数除数値によって、積分器として図１に示す、累算器として実現可能な第１のシグマ・デルタ変調器が駆動される。該累算器は、ライン４０のクロック信号によって刻時される。一般に、プログラマブル分周器によって生じる中間周波数信号は、クロック信号として利用される。第１の積分器３８は、クロック信号の各サイクル毎に、累算値に分数除数値を加算することによって、分数除数値の累算を行う。第１の積分器の累算値は、周期的に、オーバフロー値を超える。その結果、第１の積分器３８は、第１のシグマ・デルタ変調器の出力信号をライン３２に送り出す。例示の複数変調器式フラクショナルＮ分周器における積分器３８のオーバフローしきい値は、固定値である。積分器３８は、入力しきい値を受信できるように実施することによって、ユーザによるオーバフローしきい値の設定が可能になる。しかし、こうした実施態様は、さらに複雑さを増すことになる。
【００２１】
積分器３８にオーバフローがなければ、ライン３２におけるシグマ・デルタ変調器の出力信号は、値が０である。一方、オーバフローが生じると、第１のシグマ・デルタ変調器の出力信号（ライン３２）は、値が１になる。上述のように、総和器２４、３０によって形成される整数係数値は、整数除数値、第１の変調器の出力信号、及び、後続の全てのＤＳの出力の条件付き和の総和である。従って、後続の変調器からの出力を無視すると、整数係数値は、第１の積分器３８にオーバフローが生じないクロック・サイクルにおける整数除数値に等しく、オーバフローが生じる場合には、整数除数値＋１に等しくなる。第１の変調器の出力信号が発生するクロック・サイクルと全クロック・サイクルとの比は、分数除数値対オーバフロー値の比に等しい。これは、所望の有理除数値の分数部分（．Ｆ）に対応する。従って、整数係数値の平均値は、所望の有理除数値にちょうど等しくなる。
【００２２】
複数変調器式フラクショナルＮ分周器１３は、また、第１の積分器に縦続接続された一連のセル４４からも構成される。各セル４４は、動作が同じであり、シグマ・デルタ変調器５０（累算器として実施され、積分器として例示されている）、総和器５２、及び、微分器５４から構成される。例示の複数変調器式フラクショナルＮ分周器の場合、３つのセルが示されている。しかし、所望の数のセルを設けることが可能である。積分器７０と微分器７４によって構成された最後のセルの場合、総和器は、省略されている。積分器５０、６０、７０のそれぞれが、刻時式累算器として実現され、先行積分器の出力に接続されている。各積分器５０、６０、７０のオーバフロー出力は、それぞれのセルの微分器５４、６４、７４の入力に結合されている。各微分器の出力は、総和器５２、６２によって先行セルのシグマ・デルタ変調器の出力に加えられる。
【００２３】
セル４４に言及すると、積分器５０は、ライン４０のクロック信号によって刻時される。クロック信号の各サイクル毎に、積分器は、先行積分器である積分器３８からの累算値を累算する。積分器５０は、累算値がオーバフロー値を超えると、オーバフローを生じる。積分器５０のオーバフロー値は、積分器３８に関するオーバフロー値と同じであることが望ましい。オーバフローが生じると、積分器５０は、ライン５８にオーバフロー信号である正のパルスを発生する。正のパルスは、オーバフローが生じるクロック・サイクルの場合には、信号の値を１に変化させ、オーバフローが生じなければ、０の値のままにしておくことによって生じさせることができる。
【００２４】
積分器５０からのオーバフロー信号は、総和器５２を介して微分器５４に結合される。総和器５２は、後続セルの出力を積分器５０のオーバフロー信号に加算する。微分器５４は、この和を微分する。従って、例えば、積分器５０のオーバフローによって、オーバフロー信号に０から１への遷移を生じる場合のように、総和器５２からの総和信号が正の遷移を生じると、微分器５４は、その出力信号として正のパルスを発生する。総和信号の値が、後続のクロック・サイクルにおいて再び０に戻ると、微分器波、その出力信号として負のパルスを発生する。従って、微分器５４の出力は、ゼロ平均信号になる。この信号と整数除数値及び第１のシグマ・デルタ変調器の出力信号を合計して、整数係数値が得られる。追加シグマ・デルタ変調器３４の重み付きの和によって、整数係数値のゼロ平均変調が施されるので、整数係数値の平均値を変更しなくても、フラクショナルＮ分割に関連したジッタすなわちスプリアスが減少する。
【００２５】
従来の技術において解説のように、この複数変調器式フラクショナルＮ分周器は、十分なランダム性が得られない分数除数値で利用される場合には、周波数合成器に構造スプリアスを生じることになる。図２に言及すると、本発明の望ましい実施例によれば、複数変調器式フラクショナルＮ分周器１３の構造スプリアスは、分数除数入力２１における分数除数値に０及び２の値を交互に加算することによって排除される。
【００２６】
図２の場合、分数除数値に対する０及び２の値の交互加算は、スイッチ８０、２で割る分周器８２、及び、総和器８４によって実施される。スイッチ８０は、２つの値０及び２の一方を選択する。分周器８２は、複数変調器式フラクショナルＮ分周器１３のクロック・ライン４０とスイッチ８０の間に接続されている。分周器８２によって、クロック信号の周波数が１／２に分割されると、スイッチング信号が生じる。スイッチング信号によって、スイッチ８０は、クロック信号の１／２の周波数で、値０及び２の一方を選択し、次にもう一方を交互に選択することになる。
スイッチ８０によって選択された値は、総和器８４の入力によって受信される。総和器８４は、分数除数入力２１と直列に接続されており、その第２の入力において、分数除数値を受信する。総和器８４は、選択値及び分数除数値を加算し、その結果を分数除数入力２１に対して出力する。
【００２７】
分数除数値に０及び２を交互に加算することによって、分数除数入力２１に１のオフセットが生じることになる。このオフセットは、あらかじめ、分数除数入力に対する総和器８４と直列に接続された総和器９０によって補償される。総和器９０は、分数除数値から１のオフセットを減算するので、分数除数入力２１における平均値は分数除数値に等しくなる。
分数除数値によっては、総和器８４によって実施される加算の結果として、分数除数値と値０及び２の一方との和が、積分器３８のオーバフロー値を超える、オーバフロー状態を生じる場合もあり得る。分数除数値のオーバフローについては、オーバフロー状態が生じる場合には、ライン９４に、値が１のオーバフロー信号を発生し、オーバフローが生じなければ、値が０のオーバフロー信号を発生することによって適応することが可能である。整数除数入力１９に直列に接続された総和器９６は、総和器８４によって生じたオーバフロー信号を整数除数値に加算する。
【００２８】
分数除数値によっては、総和器９０によって実施される減算の結果として、分数除数値からオーバフロー値を減算した値が、０未満になる、アンダフロー状態を生じる場合もあり得る。アンダフローに適応するため、総和器９０は、アンダフロー状態が生じる場合には、ライン１００に、値が１のアンダフロー信号を発生し、アンダフローが生じなければ、値が０のアンダフロー信号を発生する。このアンダフロー信号が、総和器９６によって整数除数値から減算される。
【００２９】
本発明の代替実施例の場合、スイッチ８０によって、異なる組をなす値を選択し、総和器８４において分数除数値に加算することが可能である。例えば、値−１及び＋１を用いることが可能である。こうした場合、分数除数値のオフセットは生じない。しかし、総和器８４において分数除数値に−１を加算すると、アンダフローが生じる可能性があるので、適切なアンダフローの補償をしなければならない。図２Ａの回路の抜粋例には、適合するシステムが示されている。この構成の場合、分数除数値は、直接総和器８４ａに入力される（図２のブロック９０によって行われたように、オフセットを減算することによって、補償の必要がない）。総和器８４ａは、図２におけるようなオーバフロー出力９４を備えているが、さらに、アンダフロー出力１００ａも備えている。後者は、例えば、０の分数除数値とスイッチ８０からの−１の値を合計すると、出力信号を送り出す。ライン９４及び１００ａのオーバフロー及びアンダフローは、図２におけるように、総和器９６によって整数除数値と組み合わせられる。
【００３０】
順次選択される組をなす３つ以上の数を含む、さらに別の組をなす交互値を用いることも可能であるのは、明らかである。擬似シーケンスの利用もうまくいった。こうした別の組をなす値によって生じるオフセットは、総和器９０によって減算し、オーバフロー及びアンダフローは、総和器９６において適合しなければならない。
【００３１】
本発明のスプリアス減少システムは、複数変調器式フラクショナルＮ分周器１３に接続された外部ハードウェアを利用して、実現することが可能である。スプリアス減少ハードウェアは、単一集積回路における複数変調器式フラクショナルＮ分周器１３と一体にすることも可能である。しかし、望ましい実施例の場合、ハードウェアではなく、ソフトウェアの形をとる、図２の回路ブロックによって示されるスプリアス減少機能性の少なくとも一部を実現することになる。すなわち、総和器９０、及び、ライン１００のアンダフロー信号と整数除数値Ｎを組み合わせる総和器９６の一部は、図２に表された総和機能を実行するソフトウェア・ルーチンによって実現するのが望ましい。従って、請求項の解釈において理解しておくべきは、ハードウェア・コンポーネントとして解説の構成要素は、字義通り、ソフトウェアの相手側を含んでいるものと解釈すべきである。
【００３２】
図３は、スプリアス減少回路要素を用いない場合の、図１に示すような複数変調器式フラクショナルＮ分周器を利用した周波数合成器によって生じる合成ノイズのグラフ（ライン１０８）である。分数１／６４に対応する分数除数値が、利用された。ライン１１０は、理想の分周器を用いた周波数合成器の期待合成ノイズである。合成ノイズ１０８は、振幅の大きい、多数の構造スプリアス１１２を有している。
【００３３】
本発明の望ましい実施例によるスプリアス減少回路要素を備える複数変調器式フラクショナルＮ分周器を利用した、周波数合成器によって生じる合成ノイズ１１４のグラフを示す図４との比較を行うことにする。同じ分数除数値が用いられた。構造スプリアス１１２は、大部分が、除去された。本発明のスプリアス減少技術を用いると、複数変調器式フラクショナルＮ分周器の合成ノイズ１１４は、理想の分周器の合成ノイズによりいっそう近似することになる。
【００３４】
【発明の効果】
以上説明したように、本発明を用いることにより、単純な方法で構造スプリアスを減少させることができる。
【図面の簡単な説明】
【図１】先行技術に基づく複数変調器式フラクショナルＮ分周器のブロック図である。
【図２】本発明の望ましい実施例に従って構造スプリアスを減少させる、複数変調器式フラクショナルＮ分周器のブロック図である。
【図２Ａ】図２の回路の一部の回路に関する代替実施例を示す図である。
【図３】図１の先行技術に基づく複数変調器式フラクショナルＮ分周器に関連した構造スプリアスを表示する合成ノイズを示す図である。
【図４】図２の構造スプリアスを減少させる複数変調器式フラクショナルＮ分周器に関連した合成ノイズを示す図である。
【符号の説明】
１３：複数変調器式フラクショナルＮ分周器
１４：プログラマブル分周器
１８、３２、３４、９４、１００：ライン
１９：整数除数入力
２１：分数除数入力
２４、３０、５２、６２、８４、９０、９６：総和器
３８：第１の積分器
４４：セル
５０、６０、７０：積分器
５４、６４、７４：微分器
８０：スイッチ
８２：分周器
【図１】
0003611589.tif 000003
【図２】
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【図２Ａ】
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【図３】
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【図４】
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