(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層とを含む低耐圧素子であって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられた低耐圧素子を備え、
前記第２のドレイン層の端から延びている前記第２の電界緩和層の長さは、前記第１のドレイン層の端から延びている前記第１の電界緩和層の長さよりも短いことを特徴とする半導体装置。
【請求項２】
主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層と、前記半導体層の表面に設けられた第１導電型の第２のベース層と、前記第２のベース層内の前記半導体層の表面に設けられた前記第２導電型の第２のソース層と、前記第２の電界緩和層と前記第２のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第２のゲート電極とを含む低耐圧素子であって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられた低耐圧素子を備え、
前記第２のドレイン層の端から前記第２のソース層へ向かって延びている前記第２の電界緩和層の長さは、前記第１のドレイン層の端から前記第１のソース層へ向かって延びている前記第１の電界緩和層の長さよりも短いことを特徴とする半導体装置。
【請求項３】
主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層と、前記半導体層の表面に設けられた第１導電型の第２のベース層と、前記第２のベース層内の前記半導体層の表面に設けられた前記第２導電型の第２のソース層と、前記第２の電界緩和層と前記第２のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第２のゲート電極とを含む低耐圧素子であって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられた低耐圧素子を備え、
前記第２のドレイン層の端から前記第２のゲート電極の端までの前記第２の電界緩和層の長さは、前記第１のドレイン層の端から前記第１のゲート電極の端までの前記第１の電界緩和層の長さよりも短いことを特徴とする半導体装置。
【請求項４】
主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層とを含み、前記半導体層または前記第２のベース層と前記第２の電界緩和層とから成るダイオードであって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられたダイオードを備え、
前記第２のドレイン層の端から延びている前記第２の電界緩和層の長さは、前記第１のドレイン層の端から延びている前記第１の電界緩和層の長さよりも短いことを特徴とする半導体装置。
【請求項５】
主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層と、前記半導体層または前記第２のベース層と前記第２の電界緩和層とから成るダイオードであって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられたダイオードを備え、
前記第２のドレイン層の端から延びている前記第２の電界緩和層の長さは、前記第１のドレイン層の端から前記第１のゲート電極の端までの前記第１の電界緩和層の長さよりも短いことを特徴とする半導体装置。
【請求項６】
前記第１の埋め込み層と前記半導体基板との間に、該第１の埋め込み層と隣接して設けられた第２導電型の第２の埋め込み層と、
前記第１の接続領域の周囲に設けられ、前記半導体層の表面から前記第２の埋め込み層にまで達する第２導電型の第２の接続領域とをさらに備えたことを特徴とする請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記第１の接続領域と前記第２の接続領域とは電気的に接続されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた前記第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた前記第２導電型の第２のドレイン層と、前記第２の電界緩和層内の前記半導体層の表面に設けられ、前記第１の電界緩和層、第２の電界緩和層、前記第１のドレイン層および前記第２のドレイン層のいずれよりも深い第２導電型のディープ層とを含む低耐圧素子であって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられた低耐圧素子を備えたことを特徴とする半導体装置。
【請求項９】
前記第１の接続領域の近傍の前記スイッチング素子は、前記第１の電界緩和層内の前記半導体層の表面に設けられた第２導電型のディープ層とを含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ディープ層は、前記第１の電界緩和層および第２の電界緩和層よりも高濃度であることを特徴とする請求項８または請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関する。
【０００２】
【従来の技術】
従来から、パワー集積回路には、ＬＤＭＯＳ（Lateral Double Diffused Metal Oxide Semiconductor）が頻繁に用いられている。ＬＤＭＯＳは、大電流をスイッチングすることができる半導体装置である。
【０００３】
図８は、ＬＤＭＯＳを用いた一般的な電源スイッチング回路の回路図である。この電源スイッチング回路は、同期整流型の電源方式を採用している。高電圧Ｖccの電流源がＬＤＭＯＳ１のドレイン電極に接続されており、グランドＧＮＤがＬＤＭＯＳ２のソース電極に接続されている。ＬＤＭＯＳ１とＬＤＭＯＳ２との間のノードＮからフィルタを介して負荷へ電流が供給される。
【０００４】
入力信号が制御回路を介してＬＤＭＯＳ１およびＬＤＭＯＳ２のゲート電極に与えられる。制御回路は、ＬＤＭＯＳ１およびＬＤＭＯＳ２が同時にオン状態にならないように、ＬＤＭＯＳ１の入力ＩＮ１およびＬＤＭＯＳ２の入力ＩＮ２を制御する。
【０００５】
ＬＤＭＯＳ１がオン状態のときには、電流が電圧Ｖccの電流源から負荷へ供給されている。ＬＤＭＯＳ１がオン状態からオフ状態になったときには、インダクタンスＬが存在するので、回生電流が図８に示す矢印のようにグランドＧＮＤからショットキーダイオードＳＢＤを介して負荷へ流れる。これによって、ＬＤＭＯＳ２のドレインがグランドの電位よりも低い電位になることをある程度防止できる。
【０００６】
一方で、ＬＤＭＯＳ２のドレインに高い電圧が印加されたときには、ショットキーダイオードＳＢＤは作用しない。この場合のＬＤＭＯＳ２の動作は図９を参照して後述する。
【０００７】
図９はＬＤＭＯＳ２の拡大断面図である。ＬＤＭＯＳ２は、Ｐ型のシリコン基板９１０、Ｎ−型の半導体層９２０、Ｐ型の半導体層９３０、Ｐ型の埋め込み層９４０、Ｎ型の埋め込み層９５０、Ｐ型の接続領域９６０およびＮ型の接続領域９７０を備えている。
【０００８】
Ｐ型のベース層９８０、Ｎ＋型のソース層９８２、Ｎ＋型のドレイン層９８６およびＮ−型の電界緩和層９８４が、半導体層９３０の表面領域に形成されている。さらに、ゲート電極、ソース電極およびドレイン電極が半導体層９３０の表面上に形成されている。
【０００９】
本発明に従った他の実施形態による半導体装置は、主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層と、前記半導体層の表面に設けられた第１導電型の第２のベース層と、前記第２のベース層内の前記半導体層の表面に設けられた前記第２導電型の第２のソース層と、前記第２の電界緩和層と前記第２のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第２のゲート電極とを含む低耐圧素子であって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられた低耐圧素子を備え、
前記第２のドレイン層の端から前記第２のソース層へ向かって延びている前記第２の電界緩和層の長さは、前記第１のドレイン層の端から前記第１のソース層へ向かって延びている前記第１の電界緩和層の長さよりも短いことを特徴とする。
【００１０】
Ｎ＋型のドレイン層９８６、Ｐ型の半導体層９３０およびＮ型の埋め込み層９５０は寄生ＮＰＮバイポーラトランジスタＢＰＴを構成する。半導体層９３０は寄生バイポーラトランジスタＢＰＴのベースとして作用するので、正孔が半導体層９３０へ流れ込むことによって、寄生バイポーラトランジスタＢＰＴが活性化し得る。
【００１１】
また、高電圧がドレイン電極に印加されることによって、空乏層は半導体層９３０にも拡がる。これにより、半導体層９３０の見かけ上の厚みが薄くなる。半導体層９３０は寄生バイポーラトランジスタＢＰＴのベースとして作用するので、半導体層９３０の見かけ上の厚みが薄くなることは、寄生バイポーラトランジスタＢＰＴのベース幅が狭くなることに相当する。その結果、寄生バイポーラトランジスタＢＰＴのゲインが大きくなるので、寄生バイポーラトランジスタＢＰＴが活性化しやすくなる。
【００１２】
また、この場合、図８に示すショットキーダイオードＳＢＤは動作しないので、寄生バイポーラトランジスタＢＰＴが活性化することによって、大きな無効電流がドレインからグランドへ流れる。この無効電流は無駄な電力消費の原因となる。
【００１３】
【特許文献１】
米国特許５，１４６，２９８号
【特許文献２】
特開２００２−１５８３４８号公報
【００１４】
【発明が解決しようとする課題】
Ｐ型の埋め込み層９４０は、高電圧がドレイン電極に印加された場合の寄生バイポーラトランジスタＢＰＴの活性化をある程度防止することができる。Ｐ型の埋め込み層９４０は、半導体層９３０よりも不純物濃度が高いのでベース抵抗を低下させる。よって、寄生バイポーラトランジスタＢＰＴのゲインを下げる効果を有する。その結果、寄生バイポーラトランジスタＢＰＴが活性化しにくくなる。また、埋め込み層９４０は、埋め込み層９５０に短絡プラグによって電気的に接続されている。これにより、アバランシェ降伏により生じたホールは、埋め込み層９４０から接続領域９６０を介してグランドＧＮＤへ排出される。その結果、埋め込み層９４０と埋め込み層９５０との電位差が低減できるので、寄生バイポーラトランジスタＢＰＴが活性化しにくくなる。
【００１５】
しかし、接続領域９６０はＬＤＭＯＳ２の周辺に形成されているので、ホールが埋め込み層９４０内をドリフトする距離は長い。特に、ＬＤＭＯＳ２の中心部からの流れ込むホールのドリフト距離はその周辺部から流れ込むホールに比べて長くなる。ホールのドリフト距離が長いと、埋め込み層９４０と埋め込み層９５０との間に電位差が生じる。その結果、寄生バイポーラトランジスタＢＰＴは活性化してしまう。特に、ＬＤＭＯＳ２の素子面積が大きい場合に、ホールのドリフト距離が長くなるので、寄生バイポーラトランジスタＢＰＴが活性化する可能性が高くなる。
【００１６】
この寄生バイポーラトランジスタＢＰＴを不活性にするために、ソース電極を短絡プラグに接続することなく、埋め込み層９４０および接続領域９６０を省略してドレイン電極を短絡プラグに接続することにより、ドレイン層９８６と埋め込み層９５０とを短絡させる方策がある。しかし、ドレインの電位がソースの電位よりも低くなったときに、シリコン基板９１０および埋め込み層９５０から構成されるダイオードが順方向にバイアスされる。それにより電流がシリコン基板９１０に流れる。シリコン基板９１０に流れる電流は、基板電流と呼ばれ、図１に示す制御回路等の半導体チップ内の周辺ロジック回路に悪影響を及ぼす。
【００１７】
そこで、本発明の目的は、無効電流を低減させ、尚且つ、基板電流を抑制した半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
本発明に従った実施の形態による半導体装置は、主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層とを含む低耐圧素子であって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられた低耐圧素子を備え、
前記第２のドレイン層の端から延びている前記第２の電界緩和層の長さは、前記第１のドレイン層の端から延びている前記第１の電界緩和層の長さよりも短いことを特徴とする。
【００１９】
好ましくは、本実施の形態による半導体装置は、前記第１の埋め込み層と前記半導体基板との間に該第１の埋め込み層と隣接して設けられた第２導電型の第２の埋め込み層と、前記第１の接続領域の周囲に設けられ前記半導体層の表面から前記第２の埋め込み層にまで達する第２導電型の第２の接続領域とをさらに備えている。
【００２０】
本発明に従った実施の形態による半導体装置は、主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層と、前記半導体層の表面に設けられた第１導電型の第２のベース層と、前記第２のベース層内の前記半導体層の表面に設けられた前記第２導電型の第２のソース層と、前記第２の電界緩和層と前記第２のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第２のゲート電極とを含む低耐圧素子であって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられた低耐圧素子を備え、
前記第２のドレイン層の端から前記第２のゲート電極の端までの前記第２の電界緩和層の長さは、前記第１のドレイン層の端から前記第１のゲート電極の端までの前記第１の電界緩和層の長さよりも短いことを特徴とする。
【００２１】
本発明に従ったさらに他の実施形態による半導体装置は、主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層とを含み、前記半導体層または前記第２のベース層と前記第２の電界緩和層とから成るダイオードであって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられたダイオードを備え、
前記第２のドレイン層の端から延びている前記第２の電界緩和層の長さは、前記第１のドレイン層の端から延びている前記第１の電界緩和層の長さよりも短いことを特徴とする。
【００２２】
本発明に従ったさらに他の実施の形態による半導体装置は、主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記スイッチング素子と離間して前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた第２導電型の第２のドレイン層と、前記半導体層または前記第２のベース層と前記第２の電界緩和層とから成るダイオードであって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられたダイオードを備え、
前記第２のドレイン層の端から延びている前記第２の電界緩和層の長さは、前記第１のドレイン層の端から前記第１のゲート電極の端までの前記第１の電界緩和層の長さよりも短いことを特徴とする。
【００２３】
本発明に従ったさらに他の実施の形態による半導体装置は、主表面を有する半導体基板、
前記半導体基板の主表面上に設けられた第１導電型の半導体層、
前記半導体層と前記半導体基板との間に設けられた第１導電型の第１の埋め込み層、
前記第１の埋め込み層の周囲に設けられ、前記半導体層の表面から前記第１の埋め込み層にまで達する第１導電型の第１の接続領域、
前記半導体層の表面に設けられた第１導電型の第１のベース層と、前記第１のベース層内の前記半導体層の表面に設けられた前記第２導電型の第１のソース層と、前記半導体層の表面において前記第１のソース層と離間して設けられた第２導電型の第１の電界緩和層と、前記第１の電界緩和層内の前記半導体層の表面に設けられた第１のドレイン層と、前記第１の電界緩和層と前記第１のソース層との間の前記半導体層の表面上に絶縁膜を介して形成された第１のゲート電極とを含むスイッチング素子であって、前記第１の埋め込み層上にある前記半導体層の表面に設けられたスイッチング素子、および、
前記半導体層の表面に設けられた第２導電型の第２の電界緩和層と、前記第２の電界緩和層内の前記半導体層の表面に設けられた前記第２導電型の第２のドレイン層と、前記第２の電界緩和層内の前記半導体層の表面に設けられ、前記第１の電界緩和層、第２の電界緩和層、前記第１のドレイン層および前記第２のドレイン層のいずれよりも深い第２導電型のディープ層とを含む低耐圧素子であって、前記スイッチング素子よりも前記第１の接続領域に近く、前記第１の埋め込み層上にある前記半導体層の表面に設けられた低耐圧素子を備えたことを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。実施の形態は本発明を限定するものではない。
【００３１】
図１は、本発明に係る実施の形態に従ったＬＤＭＯＳ領域の平面図である。このＬＤＭＯＳ領域は、第１のドリフト領域と第２のドリフト領域とに分けられている。第２のドリフト領域は、第１のドリフト領域の周囲を取り囲むように設けられている。Ｐ型の接続領域１６０が第２のドリフト領域の周囲を取り囲むように設けられている。さらに、Ｎ型の接続領域１７０が接続領域１６０の周囲を取り囲むように設けられている。接続領域１７０の周辺には、ＬＤＭＯＳを制御する制御回路などの周辺ロジック回路（図示せず）が設けられている。
【００３２】
第２のドリフト領域は、図１に示すいずれの平面領域においても第１のドリフト領域と接続領域１６０との間に介在する。即ち、第２のドリフト領域は、第１のドリフト領域よりも接続領域１６０の近傍に設けられている。
【００３３】
図２から図６は、図１に示すＬＤＭＯＳ領域のＸ−Ｘ線に沿った拡大断面図である。
【００３４】
図２は、本発明に係る第１の実施の形態に従った半導体装置１００の断面図である。大電流を流すために第１のドリフト領域には多くのＬＤＭＯＳが設けられているが、図２から図６にはその一部が図示されている。第１のドリフト領域に形成されたＬＤＭＯＳ１０は、Ｐ型のシリコン基板１１０、Ｎ−型の半導体層１２０、Ｐ型の半導体層１３０、Ｐ型の埋め込み層１４０、Ｎ型の埋め込み層１５０、Ｐ型の接続領域１６０およびＮ型の接続領域１７０を備えている。
【００３５】
半導体層１２０はシリコン基板１１０上に設けられたＮ−型のエピタキシャル層である。半導体層１３０は半導体層１２０内に設けられたＰ型のウェル拡散層である。
【００３６】
埋め込み層１４０および埋め込み層１５０は半導体基板１１０と半導体層１３０との間に設けられている。接続領域１６０は半導体層１３０の表面から埋め込み層１４０までを接続するように設けられており、接続領域１７０は半導体層１３０の表面から埋め込み層１５０までを接続するように設けられている。
【００３７】
Ｐ型のベース層１８０、Ｎ＋型のソース層１８２、Ｎ−型の電界緩和層１８４およびＮ＋型のドレイン層１８６が、半導体層１３０の表面領域に設けられている。電界緩和層１８４は、半導体層１３０の表面においてソース層１８２と離間して設けられている。ドレイン層１８６は、電界緩和層１８４内の半導体層１３０の表面にベース層１８０と離間して設けられている。さらに、ゲート電極、ソース電極およびドレイン電極が半導体層１３０の表面上に設けられている。
【００３８】
一方で、第２のドリフト領域に形成されたＬＤＭＯＳ２０は、電界緩和層１８４の横方向の幅においてＬＤＭＯＳ１０と異なる。ＬＤＭＯＳ２０の他の構成要素はＬＤＭＯＳ１０の構成要素と同じである。横方向は、電荷がゲート電極直下のチャネルを流れる方向である。換言すると、横方向は、ドレイン層１８６からソース層１８２へ向かう方向またはその逆方向である。“幅”は、この横方向の長さを意味する。
【００３９】
ＬＤＭＯＳ２０の電界緩和層１８４は、ＬＤＭＯＳ１０の電界緩和層１８４よりも幅が狭い。即ち、ＬＤＭＯＳ２０においてドレイン層１８６の端からソース層１８２へ向かって延びている電界緩和層１８４の長さは、ＬＤＭＯＳ１０におけるその長さよりも短い。
【００４０】
本実施の形態によれば、第１のドリフト領域と第２のドリフト領域とにおいてゲート電極間のピッチは同じである。従って、ゲート電極をマスクとして自己整合的に電界緩和層１８４を形成した時点では、電界緩和層１８４の幅はＬＤＭＯＳ１０およびＬＤＭＯＳ２０においてほぼ等しい。
【００４１】
しかし、フォトリソグラフィ技術を用いて、ＬＤＭＯＳ２０のドレイン層１８６はＬＤＭＯＳ１０のドレイン層１８６よりも広く電界緩和層１８４内に形成される。その結果、ドレイン層１８６を形成した後の時点では、ＬＤＭＯＳ２０の電界緩和層１８４の幅はＬＤＭＯＳ１０のそれよりも狭くなる。即ち、本実施の形態によれば、電界緩和層１８４の幅は、ドレイン層１８６の幅によって制御される。
【００４２】
一般に、ＬＤＭＯＳのソース−ドレイン間の耐圧は、ドレイン層の端からゲート電極の端までの電界緩和層の長さによって決まる。例えば、ＬＤＭＯＳ１０の耐圧はＬ１の大きさによって決まる。ＬＤＭＯＳ２０の耐圧はＬ２の大きさによって決まる。Ｌ１は、ＬＤＭＯＳ１０におけるドレイン層の端からゲート電極の端までの電界緩和層の長さである。Ｌ２は、ＬＤＭＯＳ２０におけるドレイン層の端からゲート電極の端までの電界緩和層の長さである。
【００４３】
本実施の形態によれば、ドレイン層１８６の形成後におけるＬＤＭＯＳ２０の電界緩和層１８４の幅がＬＤＭＯＳ１０のそれよりも狭いので、Ｌ２はＬ１よりも小さくなる。よって、ＬＤＭＯＳ２０の耐圧はＬＤＭＯＳ１０のそれよりも低い。それによって、例えば、図８において、ＬＤＭＯＳ１０および２０が同時にオンし、ドレイン電極に高い電圧または大電流が供給された場合に、ＬＤＭＯＳ２０はＬＤＭＯＳ１０よりも早くアバランシェ降伏する。従って、電流は、ＬＤＭＯＳ１０を通過することなく、ＬＤＭＯＳ２０を通過し、さらに、埋め込み層１４０および接続領域１６０を通過してグランドＧＮＤへ流れる。図１に示したとおり、第２のドリフト領域は接続領域１６０の近傍に設けられている。よって、正孔が埋め込み層１４０をドリフトする距離が比較的短くなるので、埋め込み層１４０と埋め込み層１５０との間に生ずる電位差が従来よりも小さくなる。その結果、Ｎ＋型のドレイン層１８６、１８７、Ｐ型の半導体層１３０、Ｐ型の埋め込み層１４０およびＮ型の埋め込み層１５０から構成される寄生ＮＰＮバイポーラトランジスタは活性化され難くなる。このように寄生バイポーラトランジスタが不活性のまま維持されることによって、ＬＤＭＯＳ１０および２０に流れる無効電流は少なくなる。
【００４４】
本実施の形態は、ソース電極が短絡プラグに接続されているので、グランドの電位よりも低い電位がドレイン電極に印加された場合に、基板電流がシリコン基板１１０に流れない。よって、本実施の形態は、周辺ロジック回路に悪影響を与えない。
【００４５】
図３は、本発明に係る第２の実施の形態に従った半導体装置２００の断面図である。第１の実施の形態では、第２のドリフト領域のゲート電極間のピッチは第１のドリフト領域のゲート電極間のピッチと同じであった。しかし、本実施の形態では、第２のドリフト領域のゲート電極間のピッチＰ２が第１のドリフト領域のゲート電極間のピッチＰ１よりも狭い点で第１の実施の形態と異なる。
【００４６】
これにより、電界緩和層１８４がゲート電極を利用して自己整合的に形成された時点で、電界緩和層１８４の幅は電界緩和層１８４の幅よりも狭くなっている。その結果、ドレイン層１８６の幅を変えることなく、ＬＤＭＯＳ２０の電界緩和層１８４の幅はＬＤＭＯＳ１０のそれよりも狭くすることができる。即ち、本実施の形態では、電界緩和層１８４の幅は、ゲート電極間のピッチによって制御されている。
【００４７】
本実施の形態によれば、ピッチＰ２がピッチＰ１よりも狭いので、Ｌ２はＬ１よりも小さくなる。よって、本実施の形態は、第１の実施の形態と同様の効果を有する。
【００４８】
尚、第１および第２の実施の形態においては、電界緩和層１８４は、ゲート電極をマスクとして自己整合的に形成された。しかし、電界緩和層１８４は、フォトリソグラフィ技術によるレジストマスクを用いて形成され得る。この場合、電界緩和層１８４の幅は、レジストマスクによって制御される。
【００４９】
図４は、本発明に係る第３の実施の形態に従った半導体装置３００の断面図である。本実施の形態は、第２のドリフト領域にゲート電極が形成されていない点で第１および第２の実施の形態と異なる。従って、本実施の形態において、第２のドリフト領域には、ＬＤＭＯＳが形成されず、Ｎ−型の電界緩和層１８４およびＰ型のベース層１８０によってダイオード３０が形成されている。
【００５０】
第２のドリフト領域において、ドレイン層１８６の端から横方向へ延びている電界緩和層１８４の長さＬ３は、Ｌ１よりも短い。従って、ダイオード３０の耐圧はＬＤＭＯＳ１０のそれよりも低くなる。その結果、本実施の形態は、第１および第２の実施の形態と同様の効果を有する。
【００５１】
Ｌ３は、第２のドリフト領域におけるドレイン層１８６の幅を拡げることによって、Ｌ１よりも短くすることができる。また、Ｌ３は、ドレイン層１８６の幅を変更することなく、第２のドリフト領域における電界緩和層１８４の幅自体を狭くすることによってＬ１より短くしてもよい。
【００５２】
尚、ＬＤＭＯＳ１０の耐圧はドレイン層１８６の端からゲート電極の端までの電界緩和層１８４の長さによって決まるが、ダイオード３０の耐圧は、ゲート電極が無いので、ドレイン層１８６の端から延びている電界緩和層１８４の長さによって決まる。
【００５３】
ダイオード３０の耐圧はＬＤＭＯＳ１０のそれよりも低いので、本実施の形態は、第１および第２の実施の形態と同様の効果を有する。本実施の形態によれば、第２のドリフト領域のダイオード３０は、第１のドリフト領域のＬＤＭＯＳ１０を保護することができる。例えば、ＥＳＤ等によってドレイン電極に大きな電圧印加された場合に、第２のドリフト領域におけるドレイン層１８６、半導体層１３０、埋め込み層１４０および埋め込み層１５０から成る寄生ＮＰＮトランジスタは、第１のドリフト領域における同様の寄生ＮＰＮトランジスタよりも活性化し易くなる。よって、ダイオード３０に電流を集中させ、ＬＤＭＯＳ１０をＥＳＤ等から保護することができる。
【００５４】
図５は、本発明に係る第４の実施の形態に従った半導体装置４００の断面図である。本実施の形態は、第２のドリフト領域にディープ層１８５が設けられている点で第１の実施の形態と異なる。また、本実施の形態は、第２のドリフト層の電界緩和層１８４およびドレイン層１８６の幅が第１のドリフト層のそれらと同じである点で第１の実施の形態と異なる。
【００５５】
ディープ層１８５の下端から埋め込み層１４０までの距離ｄ２は、電界緩和層１８４またはドレイン層１８６の下端から埋め込み層１４０までの距離ｄ１よりも短い。ディープ層１８５の不純物濃度は電界緩和層１８４の不純物濃度よりも高い。よって、ディープ層１８５から半導体層１３０へ拡がる空乏層が容易に埋め込み層１４０に到達し得る。従って、ドレイン電極に高電圧が印加されたときに、ディープ層１８５と半導体層１３０との間のジャンクションが第１のドリフト領域のＬＤＭＯＳ１０よりも早く降伏する。従って、本実施の形態も、第１の実施の形態と同様の効果を得られる。
【００５６】
図６は、本発明に係る第５の実施の形態に従った半導体装置５００の断面図である。本実施の形態は、第２のドリフト領域にゲート電極が形成されていない点で第４の実施の形態と異なる。他の構成要素は、第４の実施の形態と同様である。本実施の形態は、第４の実施の形態と同様に動作する。従って、本実施の形態も第１の実施の形態と同様の効果を得ることができる。
【００５７】
第１から第５の実施の形態のＬＤＭＯＳ領域は、図１に示す平面形状を有していたが、ＬＤＭＯＳ領域はこのような平面形状に限定されない。
【００５８】
例えば、図７に示すように、ＬＤＭＯＳ領域は第１のＬＤＭＯＳ領域と第２のＬＤＭＯＳ領域とに分割されてもよい。分割されるＬＤＭＯＳ領域の数は特に限定しないが、各ＬＤＭＯＳ領域の第２のドリフト領域はそれぞれＰ型の接続領域１６０によって取り囲まれていることが好ましい。
【００５９】
図７に示すように、第２のドリフト領域の幅は、図１に示す幅Ｗよりも広い幅Ｗ´にしてもよい。また、第２のドリフト領域に形成されるＬＤＭＯＳまたはダイオードは、接続領域１６０に最も近くに１つだけ形成してもよいが、接続領域１６０の近傍に複数個形成してもよい。
【００６０】
第５の実施の形態において第２のドリフト領域に設けられるディープ層１８５は、接続領域１６０に最も近い１つのＬＤＭＯＳだけに形成してもよいが、接続領域１６０の近傍にある複数のＬＤＭＯＳに形成してもよい。
【００６１】
第１から第５の実施の形態は、Ｎ型の埋め込み層１５０およびＮ型の接続領域１７０を有するが、Ｎ型の埋め込み層１５０およびＮ型の接続領域１７０は必ずしも必須の構成要素ではない。これらの構成要素を有しない形態も上述の効果を有し得る。
【００６２】
上述の実施形態の各構成要素の導電型を交替しても、その効果は失われない。
【００６３】
【発明の効果】
本発明に従った半導体装置によれば、無効電流を低減させ、尚且つ、基板電流を抑制することができる。
【図面の簡単な説明】
【図１】  本発明に係る実施の形態に従ったＬＤＭＯＳ領域の平面図。
【図２】  本発明に係る第１の実施の形態に従った半導体装置１００の断面図。
【図３】  本発明に係る第２の実施の形態に従った半導体装置２００の断面図。
【図４】  本発明に係る第３の実施の形態に従った半導体装置３００の断面図。
【図５】  本発明に係る第４の実施の形態に従った半導体装置４００の断面図。
【図６】  本発明に係る第５の実施の形態に従った半導体装置５００の断面図。
【図７】  図１とはことなる実施の形態に従ったＬＤＭＯＳ領域の平面図。
【図８】  ＬＤＭＯＳを用いた一般的な電源スイッチング回路の回路図。
【図９】  ＬＤＭＯＳ２の拡大断面図。
【符号の説明】
１００、２００、３００、４００、５００  半導体装置
１０、２０  ＬＤＭＯＳ
１１０  シリコン基板
１２０、１３０  半導体層
１４０、１５０  埋め込み層
１７０、１６０  接続領域
１８０  ベース層
１８２  ソース層
１８４  電界緩和層
１８６  ドレイン層
Ｌ１  ＬＤＭＯＳ１０におけるドレイン層の端からゲート電極の端までの電界緩和層の長さ
Ｌ２  ＬＤＭＯＳ１０におけるドレイン層の端からゲート電極の端までの電界緩和層の長さ
【図１】
0003713490.tif 000002
【図２】
0003713490.tif 000003
【図３】
0003713490.tif 000004
【図４】
0003713490.tif 000005
【図５】
0003713490.tif 000006
【図６】
0003713490.tif 000007
【図７】
0003713490.tif 000008
【図８】
0003713490.tif 000009
【図９】
0003713490.tif 000010