(57)【特許請求の範囲】
【請求項１】
半導体層上の自然酸化膜を気化させて除去すると同時に前記半導体層上に熱窒化膜を形成する第１の工程と、
前記熱窒化膜上にＣＶＤ法により、窒化膜を形成する第２の工程と
を具備し、
前記第１の工程において、Ｈ2 ＯとＯ2 の分圧Ｐｒは
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下であることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板から自然酸化膜を気化させて除去すると同時に前記半導体基板上に酸素濃度が１．３６×１０15（atoms/cm2 ）以下でほぼ０．８×１０15（atoms/cm2 ）の熱窒化膜を形成する第１の工程と、
ＣＶＤ法により、前記前記熱窒化膜上に窒化シリコン膜を形成する第２の工程とを具備し、
前記第１の工程において、前記半導体基板は、温度８００℃乃至１２００℃のアンモニアの雰囲気内にほぼ０〜１２０分保持され、
炉内のＨ2 ＯとＯ2 の分圧Ｐｒは
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下であることを特徴とする半導体装置の製造方法。
【請求項３】
Ｈ2 ＯとＯ2 を含むアンモニアガスの雰囲気中で、前記Ｈ2 ＯとＯ2 の分圧Ｐｒを実質上
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下に設定し、シリコン半導体基板上に熱窒化膜を形成する第１の工程と、
前記熱窒化膜上にＣＶＤ法により、窒化膜を形成する第２の工程と
を具備し、前記第１の工程において、前記シリコン半導体基板上の自然酸化膜は気化させることにより除去することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の工程と前記第２の工程は炉内で連続して行われることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記窒化膜上に酸化膜を形成する第３の工程と、
前記酸化膜に電極を形成する第４の工程と
をさらに具備することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
不純物が導入された半導体基板を洗浄する第１の工程と、
前記半導体基板を炉内に挿入し、前記炉内の雰囲気を昇温して前記半導体基板上の自然酸化膜を除去すると同時に、前記半導体基板上に酸素濃度が１．３６×１０15（atoms/cm2 ）以下の熱窒化膜を形成する第２の工程と、
前記炉内で前記熱窒化膜上にＣＶＤ法により窒化シリコン膜を形成する第３の工程と、
前記窒化シリコン膜上に酸化シリコン膜を形成する第４の工程と
を具備し、前記第２の工程において、前記自然酸化膜は気化させることにより除去することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の工程は、前記炉内にアンモニアガスを導入し、このアンモニアガスの雰囲気中で行われることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２の工程と前記第３の工程は前記炉内で連続して行われることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記第２の工程において、前記炉内のＨ2 ＯとＯ2 の分圧Ｐｒは
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
前記第２の工程において、前記炉内のＨ2 ＯとＯ2 の分圧Ｐｒは、前記半導体基板の温度が８５０℃の場合、１×１０-4（Torr）であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板は、単結晶Ｓｉ又は多結晶シリコン膜により形成されていることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１２】
不純物が導入された半導体基板を洗浄する第１の工程と、
表面に自然酸化膜を有する前記半導体基板を第１の炉内に挿入し、前記第１の炉内にアンモニアガスを導入し、前記半導体基板を昇温するとともに、前記第１の炉内のＨ2 ＯとＯ2 の分圧Ｐｒを
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下とし、前記半導体基板上の自然酸化膜を気化させて除去すると同時に、前記半導体基板上に酸素濃度が１．３６×１０15（atoms/cm2 ）以下の熱窒化膜を形成する第２の工程と、
前記第１の炉内で前記熱窒化膜上に連続してＣＶＤ法により窒化シリコン膜を形成する第３の工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１３】
前記第３の工程の後、前記半導体基板を第２の炉内に挿入し、前記窒化シリコン膜上に酸化シリコン膜を形成する第４の工程と、
前記酸化シリコン膜上に電極を形成し、この電極と前記半導体基板との間に前記熱窒化膜、窒化シリコン膜及び酸化シリコン膜を有するキャパシタを形成する第５の工程と
をさらに具備することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板は、単結晶Ｓｉ又は多結晶シリコン膜により形成されていることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記第３の工程において、前記窒化シリコン膜を形成する際のインキュベーション・タイムはゼロであることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記熱窒化膜及び窒化シリコン膜はＬＯＣＯＳ用マスクを形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１７】
前記半導体基板は、ＧａＡｓにより形成されていることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１８】
半導体シリコン層を、Ｈ2 Ｏ及びＯ2 を含み、前記Ｈ2 Ｏ及びＯ2 の分圧Ｐｒが実質上
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下に設定されたアンモニアの雰囲気に晒し、前記半導体シリコン層の自然酸化膜を気化させて除去すると同時に前記半導体シリコン層上に熱窒化膜を形成する第１の工程と、
前記熱窒化膜上にＣＶＤ法により、前記熱窒化膜上に窒化シリコン膜を形成する第２の工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板を温度８００℃乃至１２００℃のアンモニアの雰囲気内にほぼ０〜１２０分保持して前記半導体基板から自然酸化膜を気化させて除去すると同時に前記半導体基板上に熱窒化膜を形成し、
温度６００℃乃至７５０℃のアンモニアの雰囲気内において、ＣＶＤ法により、前記熱窒化膜上に窒化シリコン膜を形成する
前記窒化シリコン膜を前記熱窒化膜上に形成するときインキュベーション・タイムはゼロであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体装置の製造方法に係わり、特にCVD(Chemical Vapor Deposition)法を用いた複合絶縁膜の形成に関する。
【０００２】
【従来の技術】
半導体集積回路において、例えばメモリセルのキャパシタに用いられる絶縁膜は、高集積化に伴ってキャパシタのサイズが縮小された場合においても一定の容量を確保するため、薄膜化及び高誘電率化が要求される。酸化シリコン膜に比べて誘電率が高い絶縁膜としては、窒化シリコン膜が知られている。
【０００３】
図１８は、従来の製造方法により製造された半導体装置を示す断面図である。半導体ウエハ１の表面上には絶縁膜２が設けられ、この絶縁膜２はパタ−ニングされる。前記絶縁膜２をマスクとして前記半導体ウエハ１をエッチングすることにより、前記半導体ウエハ１にはトレンチ３が設けられる。次に、このトレンチ３内の表面に不純物がド−ピングされた単結晶Ｓｉ層、即ち不純物拡散層４が形成される。この後、半導体ウエハ１は化学薬品を用いて洗浄処理される。
【０００４】
次に、前記半導体ウエハ１は図示せぬ炉内にロードされる。この炉内において、前記トレンチ３内の表面上及び絶縁膜２の上にＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法により、ＣＶＤ窒化シリコン膜６が堆積される。次に、この窒化シリコン膜６の上に酸化シリコン膜７が形成される。この結果、トレンチ３内には酸化シリコン膜７及び窒化シリコン膜６からなる複合絶縁膜９が形成される。この後、この酸化シリコン膜７の上には不純物がド−ピングされた多結晶シリコン膜８ａが堆積される。前記トレンチ３の内部はこの多結晶シリコン膜８ａにより埋められる。次に、前記多結晶シリコン膜８ａ、酸化シリコン膜７及び窒化シリコン膜６がパタ−ニングされることにより、トレンチ３内には多結晶シリコン膜８ａからなる電極８が形成される。したがって、トレンチ３において、この電極８と複合絶縁膜９と電極としての不純物拡散層４とによりキャパシタ  １０が形成される。
【０００５】
【発明が解決しようとする課題】
ところで、前記炉内においてトレンチ３の内表面上に窒化シリコン膜６を形成する際に、この窒化シリコン膜６と不純物拡散層４との間に１ｎｍ〜２ｎｍ程度の自然酸化膜５が形成される。従って、実際の複合絶縁膜９は、前記自然酸化膜５、酸化シリコン膜７及び窒化シリコン膜６から構成される。この自然酸化膜５が形成される原因は、次の３つによるものと考えられる。第１は前記洗浄処理の際の洗浄液中の溶存酸素及び洗浄液中の酸化剤によるもの、第２は大気中の酸素によるもの、第３はウエハ１を窒化シリコン膜形成用の炉に入れる時、この炉内へ巻き込まれた外気に含まれる酸素によるものである。
【０００６】
このように窒化シリコン膜６と不純物拡散層４との間に１ｎｍ〜２ｎｍ程度の自然酸化膜５が存在すると、キャパシタ絶縁膜の膜厚が所望値より１ｎｍ〜２ｎｍ程度増加し、キャパシタ絶縁膜の薄膜化を大きく阻害する。また、前記自然酸化膜５が存在すると、キャパシタ絶縁膜の膜質が劣化し、電気的耐圧の低下、絶縁膜の信頼性の低下を招く。
【０００７】
上記問題点を解決する方法としては、ＬＰＣＶＤに使用する炉内において、
Ｈ2 Ｏ分圧が低い雰囲気中で半導体ウエハ１を処理することによりトレンチ３内の自然酸化膜５を除去し、この後、ＣＶＤ窒化シリコン膜６を形成することが考えられる。
【０００８】
また、ＬＰＣＶＤに使用する炉内にＨ2 、ＳｉＨ4 、Ｓｉ2 Ｈ6 、ＨＣｌ等の還元性ガスを導入することにより前記自然酸化膜５を還元し、この後連続して、熱窒化膜を形成することも考えられる。
【０００９】
しかし、上記両方法では、炉内においてトレンチ内の自然酸化膜５を除去した後、清浄なトレンチ３の内表面が高温、減圧雰囲気に晒されるため、不純物拡散層４内の不純物が外方拡散して抜けてしまう。この結果、上記の方法で形成された複合絶縁膜をメモリセルのキャパシタ絶縁膜に用いた場合、このキャパシタ絶縁膜に電界を印加したとき、キャパシタ絶縁膜と不純物拡散層との界面が空乏化され、実効的な電荷蓄積量が得られないという問題が生じる。
【００１０】
また、上記両方法では、炉内においてトレンチ内の自然酸化膜５を除去した後、清浄なトレンチの内表面が高温、減圧雰囲気に晒されるため、Ｈ2 Ｏ、Ｏ2 等の酸化性ガスによりトレンチの内表面にエッチングピットが発生することがある。さらに、ＣＯ、ＣＯ2 、炭化水素ガス等の炭素系ガスにより、トレンチの内表面にＳｉＣが形成されることがある。したがって、これらの方法で形成された複合絶縁膜をメモリセルのキャパシタ絶縁膜に用いた場合、このキャパシタ絶縁膜の耐電圧及び信頼性がそれぞれ低下するという問題が生じる。
【００１１】
この発明は、上記課題を解決するものであり、その目的とするところは、耐電圧が高く、信頼性の低下を防止し得るとともに、薄膜化が可能であり、複合絶縁膜に適した半導体装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法の第1の態様は、半導体層上の自然酸化膜を気化させて除去すると同時に前記半導体層上に熱窒化膜を形成する第１の工程と、前記熱窒化膜上にＣＶＤ法により、窒化膜を形成する第２の工程とを具備し、
前記第１の工程において、Ｈ2 ＯとＯ2 の分圧Ｐｒは
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下であることを特徴とする。
本発明の半導体装置の製造方法の第２の態様は、半導体基板から自然酸化膜を気化させて除去すると同時に前記半導体基板上に酸素濃度が１．３６×１０15（atoms/cm2 ）以下でほぼ０．８×１０15（atoms/cm2 ）の熱窒化膜を形成する第１の工程と、ＣＶＤ法により、前記前記熱窒化膜上に窒化シリコン膜を形成する第２の工程とを具備し、前記第１の工程において、前記半導体基板は、温度８００℃乃至１２００℃のアンモニアの雰囲気内にほぼ０〜１２０分保持され、炉内のＨ2 ＯとＯ2 の分圧Ｐｒは
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下であることを特徴とする。
本発明の半導体装置の製造方法の第３の態様は、Ｈ2 ＯとＯ2 を含むアンモニアガスの雰囲気中で、前記Ｈ2 ＯとＯ2 の分圧Ｐｒを実質上
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下に設定し、シリコン半導体基板上に熱窒化膜を形成する第１の工程と、前記熱窒化膜上にＣＶＤ法により、窒化膜を形成する第２の工程とを具備し、前記第１の工程において、前記シリコン半導体基板上の自然酸化膜は気化させることにより除去することを特徴とする。
本発明の半導体装置の製造方法の第４の態様は、不純物が導入された半導体基板を洗浄する第１の工程と、前記半導体基板を炉内に挿入し、前記炉内の雰囲気を昇温して前記半導体基板上の自然酸化膜を除去すると同時に、前記半導体基板上に酸素濃度が１．３６×１０15（atoms/cm2 ）以下の熱窒化膜を形成する第２の工程と、前記炉内で前記熱窒化膜上にＣＶＤ法により窒化シリコン膜を形成する第３の工程と、前記窒化シリコン膜上に酸化シリコン膜を形成する第４の工程とを具備し、前記第２の工程において、前記自然酸化膜は気化させることにより除去することを特徴とする。
本発明の半導体装置の製造方法の第５の態様は、不純物が導入された半導体基板を洗浄する第１の工程と、表面に自然酸化膜を有する前記半導体基板を第１の炉内に挿入し、前記第１の炉内にアンモニアガスを導入し、前記半導体基板を昇温するとともに、前記第１の炉内のＨ2 ＯとＯ2 の分圧Ｐｒを
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下とし、前記半導体基板上の自然酸化膜を気化させて除去すると同時に、前記半導体基板上に酸素濃度が１．３６×１０15（atoms/cm2 ）以下の熱窒化膜を形成する第２の工程と、前記第１の炉内で前記熱窒化膜上に連続してＣＶＤ法により窒化シリコン膜を形成する第３の工程とを具備することを特徴とする。
【００１３】
本発明の半導体装置の製造方法の第６の態様は、半導体シリコン層を、Ｈ2 Ｏ及びＯ2 を含み、前記Ｈ2 Ｏ及びＯ2 の分圧Ｐｒが実質上
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下に設定されたアンモニアの雰囲気に晒し、前記半導体シリコン層の自然酸化膜を気化させて除去すると同時に前記半導体シリコン層上に熱窒化膜を形成する第１の工程と、前記熱窒化膜上にＣＶＤ法により、前記熱窒化膜上に窒化シリコン膜を形成する第２の工程とを具備する。
本発明の半導体装置の製造方法の第７の態様は、半導体基板を温度８００℃乃至１２００℃のアンモニアの雰囲気内にほぼ０〜１２０分保持して前記半導体基板から自然酸化膜を気化させて除去すると同時に前記半導体基板上に熱窒化膜を形成し、温度６００℃乃至７５０℃のアンモニアの雰囲気内において、ＣＶＤ法により、前記熱窒化膜上に窒化シリコン膜を形成する前記窒化シリコン膜を前記熱窒化膜上に形成するときインキュベーション・タイムはゼロであることを特徴とする。
【００１５】
【作用】
この発明の半導体装置の製造方法によれば、基板上に形成された自然酸化膜を気化させて除去すると同時に、前記半導体層上に熱窒化膜を形成している。このため、熱窒化膜に含まれる酸素の濃度を極めて低くできる。したがって、熱窒化膜上に平坦性の優れた窒化シリコン膜を形成できるため、耐電圧及び信頼性の低下を防止でき、薄膜化を実現できる。しかも、Ｈ2 Ｏと、Ｏ2 の分圧Ｐｒを
Ｐｒ＝Ｓ×ｅ（Ｅ・Ｃ／Ｔ）  （Torr）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
以下とすることにより、半導体層上の自然酸化膜を確実に除去することができる。さらに、減圧状態でアンモニアガスを導入することにより、自然酸化膜の除去と同時に半導体層表面に熱窒化膜を形成することができる。この後、熱窒化膜の形成と連続して窒化シリコン膜を形成することにより、熱窒化膜と窒化シリコン膜との間に自然酸化膜が形成されることがない。このようにして形成された絶縁膜は絶縁耐圧が高く、信頼性が優れているとともに薄膜化できる利点を有している。
【００１６】
【実施例】
以下、図面を参照してこの発明の実施例について説明する。
図１は、この発明の第１及び第２の実施例による製造方法により半導体装置を製造する際に用られる高真空ＬＰＣＶＤ装置を示している。一端が封止された石英からなる外管１１の内側には石英からなる内管１２が設けられており、この内管１２の内側は処理室１３とされている。これら二重構造とされた外管１１及び内管１２はＳＵＳ製マニホ−ルド１４に支持されており、このマニホ−ルド１４の一端と外管１１の他端とはＯ−リング１６又はメタルシ−ルにより気密封止されている。前記外管１１の外側には処理室１３内部を加熱するヒ−タ２４が設けられている。
【００１７】
前記マニホ−ルド１４の他端にはＳＵＳ製キャッピングフランジ１５が設けられており、このキャッピングフランジ１５とマニホ−ルド１４の他端とはＯ−リング１６又はメタルシ−ルにより接続されている。これにより、処理室１３内は気密封止されている。この処理室１３内部において、キャッピングフランジ１５の上には複数の半導体ウエハを積載できる石英ボ−ト２３が設けられている。
【００１８】
前記マニホ−ルド１４には、処理室１３内にＮＨ3 ガス、ＳｉＨ2 Ｃｌ2 ガス及びＮ2 、Ａｒ等の不活性ガスそれぞれを導入するＮＨ3 ガス導入用ノズル１７、ＳｉＨ2 Ｃｌ2 ガス導入用ノズル１８及び不活性ガス導入用ノズル１９が設けられている。図１には、各ノズルを矢印で簡略化して示している。さらに、前記マニホ−ルド１４には処理室１３内部のガスを排気するタ−ボモレキュラ−ポンプ(T.M.P）２０が接続されている。このタ−ボモレキュラ−ポンプ２０にはメカニカルブ−スタ−ポンプ(M.B.P）２１が接続されており、このメカニカルブ−スタ−ポンプ２１にはドライポンプ(D.P) ２２が接続されている。
【００１９】
図２は、この発明の第１及び第２の実施例による半導体装置の製造方法のシ−ケンスを示すものである。図３は、メモリセルのキャパシタ絶縁膜として、ＣＶＤ窒化シリコン膜を含む三層の絶縁膜により構成された複合絶縁膜が設けられた半導体装置を示す断面図である。次に、図１乃至図３を用いて、この発明の第１の実施例による半導体装置の製造方法を説明する。
【００２０】
先ず、図３に示すように、半導体ウエハ３１の表面上には絶縁膜３２が設けられ、この絶縁膜３２は選択的にパタ−ニングされる。前記絶縁膜３２をマスクとして半導体ウエハ３１をエッチングすることにより、前記半導体ウエハ３１にトレンチ３３が形成され、このトレンチ３３の内表面には単結晶Ｓｉが露出される。次に、この露出された単結晶Ｓｉに不純物がド−ピングされ、トレンチ３３の内表面には不純物がド−ピングされた単結晶Ｓｉ層、即ち不純物拡散層３４が形成される。この不純物拡散層３４はキャパシタの電極として使用される。この後、この半導体ウエハ３１は図示せぬ化学薬品を用いて洗浄処理される。具体的には、例えば塩酸と過酸化水素水を含む溶液等にウエハ３１を浸すことにより不純物を除去する洗浄処理が行われる。この洗浄処理の際又は洗浄処理後、前記トレンチ３３の内表面には図示せぬ自然酸化膜が成長する。
【００２１】
次に、図２に示すシ−ケンス従って半導体ウエハ３１が処理される。すなわち、前記半導体ウエハ３１は石英ボ−ト２３に載置され、この石英ボ−ト２３は図１に示す高真空ＬＰＣＶＤ装置の室温〜６００℃程度の低温とされた処理室１３内にロードされる。このとき、前記トレンチ３３の内表面に厚さが１ｎｍ〜２ｎｍ程度の図示せぬ自然酸化膜が成長する。石英ボ−ト２３を処理室１３内に挿入する際、処理室１３内部にはＡｒガスが１０ｓｌｍの流量で前記ノズル１９から導入されている。この後、処理室１３の内部の不活性ガスはドライポンプ２２、メカニカルブ−スタ−ポンプ２１、タ−ボモレキュラ−ポンプ２０により排気され、処理室１３の内部は１０-3Torr以下まで減圧される。このときのＨ2 Ｏ分圧、Ｏ2 分圧は例えば１×１０-4Torr以下とされる。Ｈ2 Ｏ分圧とＯ2 分圧を個々に設定することは困難であるため、便宜的には例えばＨ2 Ｏ分圧で制御すればよい。
【００２２】
この後、処理室１３の内部にノズル１７によりＮＨ3 ガスが１〜５ｓｌｍの流量で導入され、処理室１３の内部は０．１〜１００Torrの減圧雰囲気となるように圧力が制御される。次に、処理室１３に前記ＮＨ3 ガスが導入され、これとともに、前記減圧雰囲気に保持した状態で、半導体ウエハ３１の温度が例えば８００〜１２００℃になるまでヒ−タ２４により加熱される。この状態で半導体ウエハ３１は８００〜１２００℃の温度で０〜１２０ｍｉｎ間程度保持される。これにより、前記トレンチ３３の内表面に形成された前記自然酸化膜が気化して除去され、これと同時に、前記トレンチ３３の内表面に厚さが２ｎｍ〜５ｎｍ程度の熱窒化膜３５が形成される。
【００２３】
前記トレンチ３３内部の自然酸化膜が除去されるのは、処理室１３内におけるＨ2 Ｏ分圧、Ｏ2 分圧が１×１０-4Torr以下であるからである。また、トレンチ３３の内表面に熱窒化膜３５が形成されるのは、ウエハ３１の温度を８００〜１２００℃に保持した状態で、処理室１３内にＮＨ3 ガスを導入しているからである。
【００２４】
図４は、処理室内におけるＨ2 Ｏ分圧、Ｏ2 分圧と温度の関係を示すグラフである。ウエハ温度を８５０℃以上に保持し、処理室内におけるＨ2 Ｏ分圧、Ｏ2 分圧が約１０-4Torr以下の状態において、熱窒化膜中の酸素濃度は１．３６×１０15atoms/cm2 以下（酸素単原子層以下）となる。シリコン層上に形成した酸素単原子層の酸素濃度は、１．３６×１０15atoms/cm2 であるため、シリコン層上に形成された自然酸化膜の酸素濃度は、少なくともその値以上となる。一般に、シリコン酸化膜上に熱窒化膜を形成する場合、形成された熱窒化膜はシリコン酸化膜中の酸素を取り込むため、本発明のように、自然酸化膜を除去せず熱窒化を行い形成した窒化膜の酸素濃度は少なくとも１．３６×１０15atoms/cm2 以上になる。したがって、シリコン層上に形成した熱窒化膜の酸素濃度が１．３６×１０15atoms/cm2 以下である場合は、シリコン層上の自然酸化膜を除去して熱窒化膜を形成したことが分かる。
【００２５】
図４に示す温度に対する前記Ｈ2 ＯとＯ2 の分圧Ｐｒは（１）式で表せる。
Ｐｒ＝Ｓ×ｅ(E・C/T)  （Torr）                      …（１）
但し
Ｓ：傾き（１×１０8 〜１×１０9 ）
Ｅ：活性化エネルギー（−２．５〜３．５）
Ｃ：Ｊoule/molをｅＶに変換するための係数（１１６０５）
Ｔ：絶対温度
Ｈ2 ＯとＯ2 の分圧を（１）式によって求められたＰｒの値以下とすることにより、半導体層上の自然酸化膜を確実に除去することができる。図４に示す直線は、（１）式においてＳ＝８．６９×１０8 、Ｅ＝−２．８８３に設定した場合である。図４において、処理の最適温度条件は８００〜９００℃であり、このときのＨ2 Ｏ分圧、Ｏ2 分圧はほぼ２．５×１０-5〜３．５×１０-4Torrである。
【００２６】
また、半導体ウエハ３１を昇温する際、処理室１３内にＮＨ3 ガスを導入している。したがって、不純物拡散層３４から不純物が抜けることがない。
次に、引き続いてＮＨ3 ガスを導入しながら、処理室１３内部は減圧雰囲気に保持したまま、ウエハ３１の温度を７５０℃〜６００℃程度まで降温させる。この後、ノズル１８から処理室１３の内部にＳｉＨ2 Ｃｌ2 ガスを０．１ｓｌｍの流量で導入し、ノズル１７から導入されるＮＨ3 ガスを１ｓｌｍの流量とし、処理室１３内部の圧力を０．５Torrに調整する。これにより、図３に示すように、前記熱窒化膜３５及び絶縁膜３２の上にＣＶＤ窒化シリコン膜（以下、ＣＶＤ−ＳｉＮ膜と称す）３６が形成される。
【００２７】
この後、半導体ウエハ３１の温度は室温〜６００℃程度に降温される。この際、処理室１３の内部へのＳｉＨ2 Ｃｌ2 ガスの導入及びＮＨ3 ガスの導入は停止され、ノズル１９から処理室１３の内部にＡｒガスが５ｓｌｍ程度の流量で導入される。このとき、処理室１３内部の圧力は１Torr程度に調整される。
【００２８】
次に、処理室１３内部がＡｒガスにより置換された後、半導体ウエハ３１は処理室１３内部から取り出される。
この後、前記半導体ウエハ３１は、図１に示すＬＰＣＶＤ装置とは別の炉に挿入され、図３に示すように、前記ＣＶＤ−ＳｉＮ膜３６の上に厚さが１ｎｍ〜２ｎｍ程度の酸化シリコン膜３７（ＣＶＤ酸化シリコン膜又は熱酸化シリコン膜）が形成される。これにより、酸化シリコン膜３７、ＣＶＤ−ＳｉＮ膜３６及び熱窒化膜３５からなる三層構造の複合絶縁膜３８が形成される。次に、この複合絶縁膜３８の上に不純物がド−ピングされた多結晶シリコン膜３９ａが堆積され、この多結晶シリコン膜３９ａ及び複合絶縁膜３８はパタ−ニングされる。これにより、前記トレンチ３３内部には多結晶シリコン膜３９ａからなる電極３９が形成される。したがって、前記トレンチ３３において、この電極３９と複合絶縁膜３８と不純物拡散層３４とによりキャパシタ４０が形成される。
【００２９】
上記第１の実施例によれば、処理室１３内のＨ2 Ｏ分圧、Ｏ2 分圧を（１）式で示される条件以下とし、処理室１３内にＮＨ3 ガスを１〜５ｓｌｍの流量で導入した雰囲気中で、半導体ウエハ３１を処理している。この結果、トレンチ３３の内表面の自然酸化膜を除去でき、同時に厚さ２ｎｍ〜５ｎｍ程度の熱窒化膜３５を形成できる。したがって、不純物拡散層３４とＣＶＤ−ＳｉＮ膜３６との間に自然酸化膜が形成されることがなく、複合絶縁膜３８の電気的特性の低下を防止して、薄膜化を実現できる。
【００３０】
また、自然酸化膜の表面は平坦性が非常に悪く、従来のようにこの上に窒化膜を形成した場合、その表面も当然平坦性が悪くなる。このように平坦性が悪い場合、窒化膜の薄い部分に電界が集中し、リーク電流が発生する原因となる。このため、窒化膜を厚く形成する必要性が生じる。しかし、本発明はシリコン層上に直接熱窒化膜を形成しているため、その平坦性は非常によい。このため、リーク電流の発生を防止でき、熱窒化膜の膜厚も薄くすることができる。また、熱窒化膜はシリコン層上に直接形成しているため、その膜中には酸化シリコンが存在せず膜質が安定する。したがって、自然酸化膜の除去と熱窒化膜３５の形成を同時に行うことにより、熱窒化膜３５の薄膜化と劣化防止を同時に実現できる。
【００３１】
また、トレンチ３３の内表面の自然酸化膜の除去と同時に熱窒化膜３５を形成し、この後、熱窒化膜３５上に連続してＣＶＤ−ＳｉＮ膜３６を形成することにより、熱窒化膜３５の表面の酸素濃度を低くできる。したがって、ＣＶＤ−ＳｉＮ膜３６を形成する際の成膜遅れ時間、即ちインキュベーション・タイム（incubation time ）をゼロとすることができる。このため、ＣＶＤ−ＳｉＮ膜３６のモホロジ（morphology）が良好であり、ラフネス（roughness ）が少なく表面の平坦性が良好となる。したがって、ＣＶＤ−ＳｉＮ膜３６のリーク電流が少ないため、電気的耐圧の低下を防止できる。
【００３２】
また、半導体ウエハ３１の昇温時、及びトレンチ３３の内表面における自然酸化膜の除去及び熱窒化膜３５の形成時に処理室１３内にＮＨ3 ガスを導入し、これらの処理を連続して行っている。したがって、トレンチ内における自然酸化膜を除去した後、熱窒化膜を形成する従来技術のように、不純物拡散層内の不純物が抜けることがなく、エッチングピットの発生も防止できる。
【００３３】
次に、上記効果についてさらに詳細に説明する。
トレンチ３３（半導体ウエハ）の内表面の自然酸化膜の除去し、これと同時にトレンチ３３の内表面に熱窒化膜３５を形成し、この後、熱窒化膜３５上に連続してＣＶＤ−ＳｉＮ膜３６を形成した場合、熱窒化膜３５の酸素濃度を１．３６×１０15（atoms/cm2 ）以下のほぼ０．８×１０15（atoms/cm2 ）に保つことができる。このように、熱窒化膜３５の酸素濃度が低い場合、熱窒化膜３５の上にＣＶＤ−ＳｉＮ膜３６を形成する際、インキュベーション・タイムをゼロとすることができる。したがって、図５（ａ）に示すように、熱窒化膜３５の表面にＣＶＤ−ＳｉＮ膜３６が形成されるとき均一に核が生成される。
【００３４】
これに対して、従来のように、トレンチの内表面の自然酸化膜の除去が十分ではなく、熱窒化膜の形成、及びＣＶＤ−ＳｉＮ膜の形成を非連続に行った場合、熱窒化膜の酸素濃度が１．３６×１０15（atoms/cm2 ）より高くなる。このため、熱窒化膜の表面にＣＶＤ−ＳｉＮ膜を形成するとき、インキュベーション・タイムがゼロとならず、図５（ｃ）に示すように、熱窒化膜の表面に不均一な核が生成されることとなる。
【００３５】
図６は、ＣＶＤ−ＳｉＮ膜を形成する際に下地の層に含まれる酸素の濃度とインキュベーション・タイムとの関係を示している。図６は、シリコン基板上の熱窒化膜上に異なるインキュベーション・タイムでＣＶＤ−ＳｉＮ膜を形成し、これをＳＩＭＳによって熱窒化膜に含まれる酸素濃度を測定した結果を示している。同図より下地の層に含まれる酸素の濃度が１×１０15（atoms/cm2 ）以下である場合、インキュベーション・タイムがゼロであることが分かる。
【００３６】
図７は、膜厚が２０オングストロームの熱窒化膜上に形成されるＣＶＤ−ＳｉＮ膜の成膜時間と、熱窒化膜とＣＶＤ−ＳｉＮ膜のトータルの膜厚との関係を示している。ここで、Ａは熱窒化膜とＣＶＤ−ＳｉＮ膜を連続的に形成し、且つ熱窒化膜に含まれる酸素濃度が０．８×１０15（atoms/cm2 ）の場合を示し、Ｂは熱窒化膜とＣＶＤ−ＳｉＮ膜を連続的に形成し、且つ熱窒化膜に含まれる酸素濃度が１．５×１０15（atoms/cm2 ）の場合を示し、Ｃは熱窒化膜とＣＶＤ−ＳｉＮ膜とを非連続で形成し、熱窒化膜の表面が酸化され、その酸素濃度が１．８×１０15（atoms/cm2 ）の場合を示している。同図から明らかなように、熱窒化膜の酸素濃度が高い程、インキュベーション・タイムが発生し、その時間が長くなるため、同一の成膜時間の場合、トータルの膜厚は薄くなる。このように、熱窒化膜に含まれる酸素濃度が高い場合、及び熱窒化膜とＣＶＤ−ＳｉＮ膜とを非連続で形成した場合、数分のインキュベーション・タイムが発生することが分かる。
【００３７】
図８は、ＣＶＤ−ＳｉＮ膜を形成する際のインキュベーション・タイムと、形成されたＣＶＤ−ＳｉＮ膜表面のラフネスの関係を示している。図８は図６と同様に形成された膜をＡＦＭによって測定したものである。図８から明らかなように、インキュベーション・タイムが長いほどラフネスが大きくなることが分かる。即ち、インキュベーション・タイムがゼロである場合、図５（ｂ）に示すように、均一の膜厚でＣＶＤ−ＳｉＮ膜が形成される。したがって、ＣＶＤ−ＳｉＮ膜の表面は平坦化される。しかし、インキュベーション・タイムが長い場合、図５（ｄ）に示すように、ＣＶＤ−ＳｉＮ膜の膜厚が不均一となり、ＣＶＤ−ＳｉＮ膜表面のラフネスが大きくなると考えられる。このように、ＣＶＤ−ＳｉＮ膜表面のラフネスが大きい場合、膜厚の薄い部分にリークパスが発生し、絶縁耐圧が劣化する。
【００３８】
図９は、インキュベーション・タイムとＮＯ膜のリーク電流密度との関係を示し、図１０は、インキュベーション・タイムとＮＯ膜の真性破壊の関係を示している。図９、図１０はいずれも異なるインキュベーション・タイムで形成された図１１に示す構造の複合膜を使用している。図９は、図１１に示すように半導体ウエハとＳｉＯ2 膜との間に電圧±１．６５Ｖを印加した場合のリーク電流密度を測定したものである。図１０は定電流によるＴＤＤＢ（Time Dependent Dielectric Breakdown ）測定の５０％ＭＴＴＦ（Mean Time To Failure）を示したものである。５０％ＭＴＴＦは測定試料の５０％が破壊するまでの平均時間である。尚、図９、図１０において、複合絶縁膜の厚さは酸化膜の膜厚に換算した膜厚（酸化膜厚換算膜厚）であり、４５オングストロ−ムとする。図９、図１０から明らかなように、インキュベーション・タイムが短いほどリーク電流密度が少なく、絶縁耐圧が大きいことが分かる。
【００３９】
図１２は、メモリセルのキャパシタ絶縁膜として、ＣＶＤ−ＳｉＮ膜を含む三層の絶縁膜により構成された複合絶縁膜が設けられた他の半導体装置を示す断面図であり、図３と同一部分には同一符号を付す。次に、図１、図２及び図５を用いて、この発明の第２の実施例による半導体装置の製造方法を説明する。尚、第１の実施例と同一部分には同一符号を付し説明は省略する。
【００４０】
図１２に示すように、半導体ウエハ３１のトレンチ３３内の側面には酸化膜４１が形成される。この後、前記トレンチ３３の底面には不純物がド−ピングされた単結晶Ｓｉ層、即ち不純物拡散層４２が形成される。次に、トレンチ３３内の側面及び底面には多結晶シリコン膜４３が設けられ、この多結晶シリコン膜４３には不純物が導入される。この後、半導体ウエハ３１には洗浄処理が行われる。この際、前記多結晶シリコン膜４３の表面には図示せぬ自然酸化膜が成長する。
【００４１】
次に、図２に示すシ−ケンス従い、半導体ウエハ３１が処理される。すなわち、図１に示す炉において、多結晶シリコン膜４３の上には熱窒化膜３５が形成される。この熱窒化膜３５の上にはＣＶＤ−ＳｉＮ３６及び酸化シリコン膜３７が形成される。この後、複合絶縁膜３８の上には不純物がド−ピングされた多結晶シリコン膜３９ａが堆積され、トレンチ３３内部には電極３９が形成される。したがって、トレンチ３３において、この電極３９と複合絶縁膜３８と多結晶シリコン膜４３とによりキャパシタ４０が形成される。
【００４２】
上記第２の実施例によっても第１の実施例と同様の効果を得ることができる。
図１３は、窒化シリコン膜厚３６と複合絶縁膜３８を酸化膜厚に換算した膜厚との関係を示すグラフである。参照符号５１は、この発明の製造方法により製造した半導体装置の複合絶縁膜における窒化シリコン膜厚と、前記複合絶縁膜を電気的に評価した実効的な酸化膜厚換算膜厚との関係を示すものである。参照符号５２は、従来の製造方法により製造した半導体装置の複合絶縁膜における窒化シリコン膜厚と、複合絶縁膜の酸化膜厚換算膜厚との関係を示すものである。
【００４３】
同図より、厚さが同一の窒化シリコン膜の場合、この発明による複合絶縁膜を従来のそれより酸化膜厚換算膜厚を約７オングストロ−ム薄くできることがわかる。この理由は、この発明が自然酸化膜の代りに誘電率の高い熱窒化膜を形成しているため、実効的な酸化膜厚換算膜厚を向上させることが可能となるからである。したがって、この発明の半導体装置の製造方法を用いれば、キャパシタ絶縁膜を薄膜化でき、しかも、容量の増加を図ることができる。
【００４４】
図１４は、複合絶縁膜の酸化膜厚換算膜厚とリ−ク電流密度との関係を示している。参照符号６１は、この発明の製造方法により製造した半導体装置における複合絶縁膜の酸化膜厚換算膜厚と、前記半導体装置の電極に±１．６５Ｖの電圧を印加した場合の複合絶縁膜のリ−ク電流密度との関係を示すものである。参照符号６２は、従来の製造方法により製造した半導体装置における複合絶縁膜の酸化膜厚換算膜厚と、前記半導体装置の電極に±１．６５Ｖの電圧を印加した場合の複合絶縁膜のリ−ク電流密度との関係を示すものである。
【００４５】
同図より、同一の酸化膜厚換算膜厚で比較した場合、この発明による複合絶縁膜の方が、従来のそれよりリ−ク電流密度を低減できることがわかる。この理由は、従来の製造方法による複合絶縁膜には電気的にリ−クの多い自然酸化膜が含まれているが、この発明により製造した複合絶縁膜には自然酸化膜が無いためである。したがって、この発明の半導体装置の製造方法を用いれば、従来技術に比べて、リ−ク電流密度を低減させることができ、複合絶縁膜の耐電圧及び信頼性を向上させることができる。
【００４６】
図１５は、本発明及び従来の製造方法により製造した複合絶縁膜に１２００μＡの定電流を流した場合のＴＤＤＢ５０％ＭＴＴＦの測定結果を示している。尚、前記複合絶縁膜の厚さは酸化膜厚換算膜厚で４５オングストロ−ムのものとする。
【００４７】
同図において、従来方法Ａは、ＬＰＣＶＤに使用する第１の炉内において半導体ウエハにおける電極上に熱窒化膜を形成した後、この半導体ウエハを第１の炉から第２の炉に移し、この第２の炉において前記熱窒化膜上にＣＶＤ−ＳｉＮ膜を形成した半導体装置に対するＴＤＤＢ測定の結果を示すものである。本発明は、第１の炉内において半導体ウエハ上に熱窒化膜を形成した後、第１の炉内において前記熱窒化膜上にＣＶＤ−ＳｉＮ膜を連続して形成した半導体装置に対するＴＤＤＢ測定の結果を示すものである。即ち、本発明は、第１の実施例による製造方法により製造した半導体装置に対するＴＤＤＢ測定の結果を示すものである。同図における従来方法Ｂは、従来の製造方法により製造された半導体装置に対するＴＤＤＢ測定の結果を示すものである。
【００４８】
同図から明らかなように、本発明のように熱窒化膜とＣＶＤ−ＳｉＮ膜を同一の炉内で外気に晒すことなく連続して形成した場合、従来の製造方法によるものに比べて約５０倍の信頼性を向上できることがわかる。
【００４９】
図１６は、本発明と従来の製造方法により製造した各半導体装置における下部電極としての多結晶シリコン膜に含まれる不純物としてのＰの濃度及び多結晶シリコン膜のシ−ト抵抗を測定した結果を示している。参照符号８１は、多結晶シリコン膜のシ−ト抵抗を測定した結果を示すものである。参照符号８２は、多結晶シリコン膜中のＰの濃度を測定した結果を示すものである。
【００５０】
従来の製造方法は、半導体ウエハの洗浄処理後、Ｈ2 Ｏ分圧、Ｏ2 分圧が低い不活性ガスの雰囲気中で半導体ウエハを処理すること、又は還元性ガスの雰囲気中で半導体ウエハを処理することにより、トレンチ内の自然酸化膜を除去し、この後、トレンチ内に熱窒化膜を形成している。
【００５１】
同図から明らかなように、従来の製造方法では多結晶シリコン膜上に熱窒化膜を形成する際、多結晶シリコン膜中の不純物が抜けてしまう。これに対して、この発明の製造方法では、上述したように半導体ウエハを昇温する際からＣＶＤ−ＳｉＮ膜を形成した後まで、炉内にＮＨ3 ガスを導入しているため、多結晶シリコン膜中の不純物が抜けることがなく、多結晶シリコン膜上の自然酸化膜を除去すると同時に熱窒化膜を形成できることがわかる。
【００５２】
図１７は、本発明及び従来の製造方法により製造した場合におけるウエハ上の異物の数を示すものである。同図において、従来方法Ａは、半導体ウエハの電極表面の自然酸化膜を除去せずにＣＶＤ−ＳｉＮ膜を形成した場合のウエハ上の異物の数を示すものである。従来方法Ｂは、不活性ガスの雰囲気中で半導体ウエハの電極表面の自然酸化膜を除去し、引き続いてＮＨ3 ガスにより電極表面に熱窒化膜を形成し、この後、ＣＶＤ−ＳｉＮ膜を形成した場合のウエハ上の異物の数を示すものである。さらに、同図における本発明は、上記第１の実施例による方法でＣＶＤ−ＳｉＮ膜を形成した場合のウエハ上の異物の数を示すものである。参照符号９１は、径が０．１〜０．２μｍの異物の数を示すものであり、参照符号９２は、径が０．２μｍ以上の異物の数を示すものである。
【００５３】
同図によれば、上記第１の実施例による製造方法では、０．１μｍ以上の異物の数を増加させずに処理でき、さらに、エッチングピットの発生を防止できることが分かる。
【００５４】
尚、上記実施例はトレンチ構造のキャパシタにこの発明を適用した場合について説明したが、これに限定されるものではなく、スタック構造のキャパシタにこの発明を適用することも可能である。
【００５５】
また、上記両実施例はこの発明をキャパシタに適用した場合について説明したが、これに限定されるものではなく、ＬＯＣＯＳ用の耐酸化性マスクとしてこの発明を適用できる。すなわち、半導体基板上に上記方法によって熱窒化膜及びＣＶＤ−窒化シリコン膜を連続して形成し、パターニングすることにより、ＬＯＣＯＳ用のマスクを形成できる。このマスクを用いてフィールド酸化を行った場合、フィールド酸化膜にバーズビーク(birds beak)が発生することを防止できる。
さらに、この発明はシリコンを用いた半導体装置に限定されるものではなく、ＧａＡｓを用いた半導体装置に適用することも可能である。
【００５６】
【発明の効果】
以上詳述したようにこの発明によれば、耐電圧が高く、信頼性の低下を防止し得るとともに、薄膜化が可能であり、複合絶縁膜に適した半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１及び第２の実施例による製造方法により半導体装置を製造する際に用られる高真空ＬＰＣＶＤ装置を示す構成図。
【図２】この発明の第１及び第２の実施例による半導体装置の製造方法のシ−ケンスを示す図。
【図３】この発明の第１の実施例による製造方法により製造された半導体装置を示す断面図。
【図４】処理室内におけるＨ2 Ｏ分圧／Ｏ2 分圧と温度の関係を示すグラフ。
【図５】この発明と従来の半導体装置の製造方法に係わるインキュベーション・タイムとＣＶＤ−ＳｉＮ膜の様子を説明するために示す図。
【図６】ＣＶＤ−ＳｉＮ膜を形成する際に下層膜に含まれる酸素の濃度とインキュベーション・タイムとの関係を示すグラフ。
【図７】ＣＶＤ−ＳｉＮ膜の成膜時間と、熱窒化膜とＣＶＤ−ＳｉＮ膜のトータルの膜厚との関係を示すグラフ。
【図８】ＣＶＤ−ＳｉＮ膜を形成する際のインキュベーション・タイムと形成されたＣＶＤ−ＳｉＮ膜表面のラフネスの関係を示すグラフ。
【図９】インキュベーション・タイムとＮＯ膜のリーク電流密度との関係を示すグラフ。
【図１０】インキュベーション・タイムとＮＯ膜の真性破壊の関係を示すグラフ。
【図１１】図９、図１０に適用される試料の構成を示す図。
【図１２】この発明の第２の実施例による製造方法により製造された半導体装置を示す断面図。
【図１３】窒化シリコン膜厚と酸化膜厚換算膜厚との関係を示すグラフ。
【図１４】酸化膜厚換算膜厚とリ−ク電流密度との関係を示すグラフ。
【図１５】本発明と従来の製造方法により製造した半導体装置のＴＤＤＢ測定の結果を示すグラフ。
【図１６】本発明と従来の製造方法により製造した半導体装置の多結晶シリコン膜中の不純物の濃度及び多結晶シリコン膜のシ−ト抵抗を示すグラフ。
【図１７】本発明と従来の製造方法により製造した場合におけるウエハ上異物の数を示すグラフ。
【図１８】従来の製造方法により製造された半導体装置を示す断面図。
【符号の説明】
１１…外管、１２…内管、１３…処理室、３１…半導体ウエハ、３２…絶縁膜、３３…トレンチ、３４…不純物拡散層、３５…熱窒化膜、３６…ＣＶＤ窒化シリコン膜、３７…酸化シリコン膜、３８…複合絶縁膜、３９ａ…多結晶シリコン膜、４０…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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