(57)【特許請求の範囲】
【請求項１】
デジタル信号発生部が発生するデジタル信号により、デジタルデータを被試験対象に与え、被試験対象の試験を行うＩＣテスタにおいて、
前記デジタル信号発生部のデジタル信号を入力し、前記被試験対象にクロックとして出力するバンドパスフィルタを有することを特徴とするＩＣテスタ。
【請求項２】
バンドパスフィルタは、デジタル信号の基本波周波数を通過させることを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
バンドパスフィルタと被試験対象との間に、波形を調整する波形調整部を設けたことを特徴とする請求項１または２記載のＩＣテスタ。
【請求項４】
波形調整部は、少なくとも電圧レベルを上げることを特徴とする請求項３記載のＩＣテスタ。
【請求項５】
波形調整部は、少なくともコンパレータを有し、デジタル信号にすることを特徴とする請求項３または４記載のＩＣテスタ。
【請求項６】
被試験対象は、Ａ／ＤコンバータまたはＤ／Ａコンバータであることを特徴とする請求項１〜５のいずれかに記載のＩＣテスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被試験対象、例えば、Ａ／Ｄコンバータ、Ｄ／Ａコンバータに与えるクロックを発生するＩＣテスタに関し、ジッタを低減したクロックを発生するＩＣテスタに関するものである。
【０００２】
【従来の技術】
ＩＣテスタは、被試験対象（以下ＤＵＴ）、例えば、ＩＣ、ＬＳＩ等に試験信号を与え、ＤＵＴの出力により、ＤＵＴの良否の判定を行っている。このような装置は例えば特開平１１−３８１００号公報等に記載されている。以下、図５を用いて説明する。
【０００３】
図５において、ＤＵＴ１は例えばＤ／Ａコンバータである。デジタル信号発生部２は、デジタル信号を発生し、デジタルデータをＤＵＴ１に出力すると共に、クロック信号を出力する。フェーズ・ロック・ループ（以下ＰＬＬ）３は、デジタル信号発生部２のクロックを入力し、逓倍してＤＵＴ１のクロック端子に出力する。
【０００４】
このような装置の動作を、図６を用いて説明する。図６において、（ａ）はＤＵＴ１のアナログ出力、（ｂ）はＤＵＴ１のクロック入力、（ｃ）はＤＵＴ１のデジタルデータ入力である。
【０００５】
デジタル信号発生部２は、ＤＵＴ１のデジタルデータを段階的に増加させて出力すると共に、クロックを発生する。このクロック信号を、ＰＬＬ３が逓倍して、ＤＵＴ１に入力する。そして、ＤＵＴ１は、ＰＬＬ３のクロックのタイミングで、デジタルデータをアナログ信号に変化させて出力する。このアナログ信号を、図示しない測定部により測定して、ＤＵＴ１の良否の判定を行っている。
【０００６】
ここで、図７は図６の拡大図で、ｔ１時点はジッタによりクロックがずれた点、ｔ２時点は、ｔ１時点の正常なクロックの点である。ジッタのために、ｔ１時点で、ＤＵＴ１からアナログ信号が出力されると、ＤＵＴ１の出力波形の変化点に時間的影響を与え、直線性誤差を生じてしまい。良否判定のデータに幅がでて、良品のＤＵＴ１でも不良品と判定されてしまう。そこで、ＰＬＬ３を用いて、ＤＵＴ１に入力されるクロックを低ジッタにして、精度の高い試験を行っている。
【０００７】
次に他の従来例を図８に示し説明する。ここで、図５と同一のものは同一符号を付し説明を省略する。
【０００８】
図８において、クリスタル発振子４はクロックを発生する。ドライバ５は、クリスタル発振子４のクロックを、ＤＵＴ１を介して入力し、デジタル信号発生部２に出力する。
【０００９】
このような装置の動作を以下に説明する。クリスタル発振子４は、クロックをＤＵＴ１に入力する。このクロックをＤＵＴ１はドライバ５に出力し、ドライバ５は、クロックをデジタル信号発生部２に出力する。デジタル信号発生部２は、クロックに基づいて、デジタルデータを段階的に増加させてＤＵＴ１に出力する。ＤＵＴ１は、クロックのタイミングに基づいて、デジタルデータをアナログ信号に変換し出力する。このアナログ信号により、ＤＵＴ１の良否の判定を行う。
【００１０】
【発明が解決しようとする課題】
以上のように、図５に示す装置では、クロックを低ジッタにするために、ＰＬＬ３を用いているが、回路が複雑で、回路規模が大きくなってしまう。
【００１１】
また、図８に示す装置では、クリスタル発振子４により、低ジッタのクロックを発生しているが、クリスタル発振子４が出力するクロックの周波数は可変でないため、ＤＵＴ１の周波数に合わせたクリスタル発振子４を用意することは容易でない。
【００１２】
そして、クリスタル発振子４を用いる場合、ＤＵＴ１にデジタルデータを与えるタイミングを、クリスタル発振子４のクロックに合わせる必要がある。そこで、クリスタル発振子４のクロックに基づいて、デジタル信号発生器２はデジタルデータを出力している。しかし、クリスタル発振子４のクロックに基づいて、タイミングを合わせることは容易でない。
【００１３】
そこで、本発明の目的は、簡単な構成で、容易に低ジッタのクロックが出力できるＩＣテスタを実現することにある。
【００１４】
【課題を解決するための手段】
本発明は、
デジタル信号発生部が発生するデジタル信号により、デジタルデータを被試験対象に与え、被試験対象の試験を行うＩＣテスタにおいて、
前記デジタル信号発生部のデジタル信号を入力し、前記被試験対象にクロックとして出力するバンドパスフィルタを有することを特徴とするものである。
【００１５】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。
【００１６】
図１において、バンドパスフィルタ６は、デジタル信号発生部２のデジタル信号（クロック）を入力し、デジタル信号の基本波周波数を通過させる。コンパレータ７は、バンドパスフィルタ６の出力を比較電圧Ｖｒと比較する。ドライバ８は、コンパレータ７の出力を増幅し、クロックとしてＤＵＴ１に出力する。ここで、コンパレータ７、ドライバ８は波形調整部を構成する。
【００１７】
このような装置の動作を以下で説明する。図２は図１に示す装置の動作を説明する図である。図２において、（ａ）はデジタル信号、（ｂ）はバンドパスフィルタ６の出力、（ｃ）はコンパレータ７の出力である。
【００１８】
デジタル信号発生部２は、ＤＵＴ１のデジタルデータを段階的に増加させて出力すると共に、図２（ａ）に示すデジタル信号（クロック）を出力する。このデジタル信号を入力して、バンドパスフィルタ６は、基本波周波数を通過させ、図２（ｂ）に示す正弦波を出力する。この正弦波を、コンパレータ７は比較電圧Ｖｒ、つまり、０［Ｖ］と比較し、図２（ｃ）に示す比較結果を出力する。この比較結果を、ドライバ８により増幅し、クロックとして、ＤＵＴ１に与える。ＤＵＴ１は、ドライバ８のクロックのタイミングで、デジタルデータをアナログ信号に変化させて出力する。このアナログ信号を、図示しない測定部により測定して、ＤＵＴ１の良否の判定を行う。
【００１９】
つまり、デジタル信号発生部２が出力するデジタル信号は、スペクトラムアナライザーで見ると、図３に示すようになっている。矩形波を構成する基本波、奇数高周波の周辺周波数にジッタ部分が現れる。そこで、基本波周波数帯域だけをＢＰＦ６により、取り出しジッタを抑える。
【００２０】
さらに、図４を用いて説明する。Ａ，Ｂは、デジタル信号発生部２が出力するデジタル信号におけるジッタメータでの観測結果、Ｃはバンドパスフィルタ６の出力におけるジッタメータでの観測結果である。観測結果Ａ，Ｂのデジタル信号をバンドパスフィルタ６を通過させることにより、観測結果Ｃの正弦波となり、低ジッタが実現できる。実際の実験した結果では、ジッタが５１［ｐｓｒｍｓ］のものが、２６［ｐｓｒｍｓ］に改善されていた。バンドパスフィルタ６の通過させる周波数を狭めれば、さらに低ジッタが期待できる。
【００２１】
このように、デジタル信号発生部２のデジタル信号を、バンドパスフィルタ６を介して、ＤＵＴ１に与えるので、簡単な構成で容易に、低ジッタのクロックをＤＵＴ１に与えることができる。
【００２２】
また、ＩＣテスタの性能が低くても、低ジッタのクロックを、Ｄ／ＡコンバータまたはＡ／Ｄコンバータに与えることができ、Ｄ／ＡコンバータまたはＡ／Ｄコンバータの試験を正確に行うことができる。なお、デジタルデータに用いられるデジタル信号は、クロックより精度が要求されないことはいうまでもない。また、Ａ／Ｄコンバータを試験する場合は、アナログ信号を出力するアナログ信号試験部、デジタル信号を試験するデジタル試験部が必要なことをはいうまでもない。
【００２３】
なお、波形調整部として、コンパレータ７、ドライバ８から構成される例を示したが、これに限定されない。波形調整部をコンパレータ７だけで構成してもよい。また、波形調整部をオフセットアダーだけで構成してもよい。この結果、ＢＰＦ６の出力にオフセット電圧が加わり、図２（ｂ）の破線に示すように、正弦波の中心電位をグランドより高くし、ＤＵＴ１に加える構成にする。この場合、クロックが正弦波となるが、入力レベルとスレッシュレベルだけが動作上必要な仕様であることを考えれば、ＤＵＴ１が正常に動作することはいうまでもない。さらに、波形調整部に、オフセットアダーの後段に、コンパレータを設け、コンパレータの出力をクロックとして、ＤＵＴ１に与える構成でもよい。
【００２４】
その上、バンドパスフィルタ６は、デジタル信号の基本周波数を通過させる構成を示したが、奇数高周波のどれか一つを通過させる構成にしてもよい。
【００２５】
【発明の効果】
本発明によれば、デジタル信号発生部のデジタル信号を、バンドパスフィルタを介して、被試験対象に与えるので、簡単な構成で容易に、低ジッタのクロックを被試験対象に与えることができるという効果がある。
【００２６】
請求項５によれば、低ジッタのクロックを、Ｄ／ＡコンバータまたはＡ／Ｄコンバータに与えることができ、Ｄ／ＡコンバータまたはＡ／Ｄコンバータの試験を正確に行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を説明する図である。
【図３】デジタル信号発生部２のデジタル信号のスペクトラムである。
【図４】図１に示す装置の動作を説明する図である。
【図５】従来のＩＣテスタの構成を示した図である。
【図６】図５に示す装置の説明するタイミグチャートである。
【図７】図６の拡大図である。
【図８】従来のＩＣテスタの他の構成を示した図である。
【符号の説明】
１  ＤＵＴ
２  デジタル信号発生部
６  バンドパスフィルタ
７  コンパレータ
８  ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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