(57)【特許請求の範囲】
【請求項１】
スイッチング素子（２０１ａ、２０１ｂ、２０１ｃ）と、該スイッチング素子のスイッチングを制御する制御部（１５５）とが備えられた複数のスイッチング回路（Ａ、Ｂ、Ｃ）が並列接続され、前記複数のスイッチング回路を並列駆動することにより、負荷（１５９）に流す電流のスイッチングを行う負荷駆動回路において、
電源側に接続される電源端子（１５３）と、接地側に接続される接地端子（１５４）とが備えられており、
前記制御部に電圧供給を行う電圧供給ラインと、前記スイッチング素子に電圧供給を行う電圧供給ラインとは、前記電源端子に接続される電源供給ライン（１５６）によって兼用されており、
前記制御部の接地ラインと、前記スイッチング素子の接地ラインとは、前記接地端子に接続される接地ライン（１５７）によって兼用されており、
前記電源端子と前記接地端子との間には、第１のコンデンサ（１６０）が接続されていると共に、前記第１のコンデンサに対して第１の抵抗（１６１）が直列接続されていることを特徴とする負荷駆動回路。
【請求項２】
スイッチング素子（２０１ａ、２０１ｂ、２０１ｃ）と、該スイッチング素子のスイッチングを制御する制御部（１５５）とが備えられた複数のスイッチング回路（Ａ、Ｂ、Ｃ）が並列接続され、前記複数のスイッチング回路を並列駆動することにより、負荷（１５９）に流す電流のスイッチングを行う負荷駆動回路において、
電源側に接続される電源端子（１５３）と、
前記電源端子に接続され、前記スイッチング素子及び前記制御部への電圧供給を行う電圧供給ライン（１５６）と、
接地側に接続される接地端子（１５４）と、
前記接地端子と前記スイッチング素子及び前記制御部とを接続する接地ライン（１５７）とを備えており、
前記電源端子と前記接地端子との間には、第１のコンデンサ（１６０）が接続されていると共に、前記第１のコンデンサに対して第１の抵抗（１６１）が直列接続されていることを特徴とする負荷駆動回路。
【請求項３】
スイッチング素子（２０１ａ、２０１ｂ、２０１ｃ）と、該スイッチング素子のスイッチングを制御する制御部（１５５）とが備えられたスイッチング回路（Ａ、Ｂ、Ｃ）を駆動することにより、負荷（１５９）に流す電流のスイッチングを行う負荷駆動回路において、
電源側に接続される電源端子（１５３）と、接地側に接続される接地端子（１５４）とが備えられており、
前記制御部に電圧供給を行う電圧供給ラインと、前記スイッチング素子に電圧供給を行う電圧供給ラインとは、前記電源端子に接続される電源供給ライン（１５６）によって兼用されており、
前記制御部の接地ラインと、前記スイッチング素子の接地ラインとは、前記接地端子に接続される接地ライン（１５７）によって兼用されており、
前記電源端子と前記接地端子との間には、第１のコンデンサ（１６０）が接続されていると共に、前記第１のコンデンサに対して第１の抵抗（１６１）が直列接続されていることを特徴とする負荷駆動回路。
【請求項４】
スイッチング素子（２０１ａ、２０１ｂ、２０１ｃ）と、該スイッチング素子のスイッチングを制御する制御部（１５５）とが備えられたスイッチング回路（Ａ、Ｂ、Ｃ）を駆動することにより、負荷（１５９）に流す電流のスイッチングを行う負荷駆動回路において、
電源側に接続される電源端子（１５３）と、
前記電源端子に接続され、前記スイッチング素子及び前記制御部への電圧供給を行う電圧供給ライン（１５６）と、
接地側に接続される接地端子（１５４）と、
前記接地端子と前記スイッチング素子及び前記制御部とを接続する接地ライン（１５７）とを備えており、
前記電源端子と前記接地端子との間には、第１のコンデンサ（１６０）が接続されていると共に、前記第１のコンデンサに対して第１の抵抗（１６１）が直列接続されていることを特徴とする負荷駆動回路。
【請求項５】
外部からの入力信号が入力される入力端子（１５１）が備えられ、
前記スイッチング回路は、前記入力端子にかかる電位に基づいて前記スイッチング素子のオン、オフを制御するようになっていることを特徴とする請求項１乃至４のいずれか１つに記載の負荷駆動回路。
【請求項６】
前記制御部には、前記入力端子にかかる電位と前記電源の電位とによって設定される所定電圧とを大小比較する第１の比較器（２０４）が備えられており、
前記入力端子にかかる電位が前記所定電圧よりも高い場合には、前記第１の比較器から前記スイッチング素子をオフする制御信号が出力されるようになっていることを特徴とする請求項５に記載の負荷駆動回路。
【請求項７】
前記入力端子と前記電源端子との間は、第２の抵抗（１６２）を介して接続されていることを特徴とする請求項６に記載の負荷駆動回路。
【請求項８】
前記入力端子と前記接地端子との間は、第２のコンデンサ（１６４）を介して接続されており、
前記第２の抵抗と前記コンデンサの時定数は、前記スイッチング素子がオフされた際に前記電圧供給ラインに印加されるフライバック電圧によって上昇する前記所定電圧よりも、前記入力端子にかかる電位が速く立ち上がるように設定されていることを特徴とする請求項７に記載の負荷駆動回路。
【請求項９】
前記入力端子と前記電源端子との間は、第２のコンデンサ（１６４′）を介して接続されていることを特徴とする請求項６に記載の負荷駆動回路。
【請求項１０】
前記第１の比較器から前記スイッチング素子をオフする制御信号が出力されると、所定期間前記スイッチング素子のオフ状態を維持するワンショットマルチバイブレータ（４００）を備えていることを特徴とする請求項６に記載の負荷駆動回路。
【請求項１１】
前記制御部には、前記電源の電位とスレッショルド電圧とを大小比較する第２の比較器が備えられており、
前記第２の比較器の前記スレッショルド電圧は、前記スイッチング素子がオフされた際に前記電圧供給ラインに印加されるフライバック電圧よりも低い電位に設定されていることを特徴とする請求項６に記載の負荷駆動回路。
【請求項１２】
前記制御部には、前記入力端子にかかる電位と前記電源の電位変動によって変化しない所定電圧とを大小比較する比較器（２０４）が備えられており、
前記入力端子にかかる電位が前記所定電圧よりも高い場合には、前記比較器から前記スイッチング素子をオフする制御信号が出力されるようになっていることを特徴とする請求項６に記載の負荷駆動回路。
【請求項１３】
前記制御部には、
該制御部が配置されたチップの温度が過熱状態になっていることを検出する過熱検出部（２１２）と、
該過熱検出部が過熱状態であることを検出すると、前記スイッチング素子をオフにする制御信号を出力するラッチ手段（２１３）とが備えられており、
前記ラッチ手段には、前記制御信号を所定期間中維持する手段が備えられていることを特徴とする請求項１乃至１２のいずれか１つに記載の負荷駆動回路。
【請求項１４】
前記ラッチ手段は、セット端子とリセット端子、及び第１、第２のＮＯＲ回路（２１３ａ、２１３ｂ）が備えられたＲＳフリップフロップであり、
第１のＮＯＲ回路（２１３ａ）にはセット端子からの入力信号と前記第２のＮＯＲ回路からの出力信号が入力され、前記第２のＮＯＲ回路（２１３ｂ）にはリセット端子からの入力信号と前記第１のＮＯＲ回路からの出力信号が入力されるようになっており、
前記ＲＳフリップフロップには、前記第１のＮＯＲ回路の出力部と前記電源供給ラインとの間に配置された第３のコンデンサ（２１３ｄ）と、前記第２のＮＯＲ回路の出力部と前記接地ラインとの間に配置された第４のコンデンサ（２１３ｃ）とが備えられていることを特徴とする請求項１３に記載の負荷駆動回路。
【請求項１５】
前記ラッチ手段は、パワーオンリセット部（２１４）からのリセット信号に基づいてリセットされるように構成されており、
前記パワーオンリセット部は、前記電圧供給ラインの電位が、負荷ショート時における電位よりも低くなった時に前記リセット信号を出力するようになっていることを特徴とする請求項１３又は１４に記載の負荷駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、モータやソレノイド等の負荷の駆動に用いられる負荷駆動回路に関するものである。
【０００２】
【従来の技術】
近年、車両の自動制御化が進むに連れ、負荷制御技術が重要になってきている。この負荷制御を達成する一手法として、従来では、半導体スイッチング素子を用いた制御技術が採用されている。
【０００３】
しかしながら、負荷が大きくなるに連れて大電流負荷のオン、オフ時に電源ワイヤのインダクタンス成分により発生するサージノイズの影響で自己保護回路が誤動作する問題がある。
【０００４】
【発明が解決しようとする課題】
図１６に示す負荷駆動回路では、並列接続された複数のパワーＭＯＳトランジスタ５０１、５０２、５０３へは大電流用の電圧供給ライン５０４を通じて電源電圧が印加されるようになっており、パワーＭＯＳトランジスタ駆動用のマイクロコンピュータ等が配された制御部５０５には小電流用の電圧供給ライン５０６を通じて電源電圧が印加されるようになっている。すなわち、大電流が流れる電圧供給ライン５０４と、小電流が流れる電圧供給ライン５０６とを別々に構成している。
【０００５】
この場合、負荷制御回路には、図中白丸で示すようにパワーＭＯＳトランジスタ５０１〜５０３の両端に接続される端子５０８、５０９、制御部５０５の両端に接続される端子５１０、５１１、及びパワーＭＯＳトランジスタ駆動用の入力電圧を制御するＭＯＳトランジスタ５０７に接続される端子５１２の合計５つの端子が必要になると共に、端子数に応じてワイヤハーネスも必要になる。
【０００６】
しかしながら、負荷制御回路、ひいては車両のコストダウンや軽量化の観点から、端子の削減及び端子に接続されるワイヤ本数の削減が求められており、図１６に示す回路構成では端子及びワイヤ本数の削減が十分であるとは言えない。
【０００７】
なお、ここでは、複数のパワーＭＯＳトランジスタ５０１〜５０３を並列駆動する場合について説明したが、１つの場合であっても同様である。
【０００８】
本発明は上記点に鑑みて、負荷駆動回路の端子、及びこの端子に接続されるワイヤ本数の削減が図れるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明者らは、上記問題を解決するために、パワーＭＯＳトランジスタへの電圧供給ラインと制御部への電圧供給ラインを共通化させることを考えた。この回路構成を図１７に示す。
【００１０】
この図に示す負荷駆動回路は、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃが内蔵されていると共にパワーＭＯＳトランジスタ２０１ａ〜２０１ｃのオン、オフ駆動を行うＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ    Ｐｏｗｅｒ  Ｄｅｖｉｃｅ）Ａ〜Ｃを複数個（本図では３つ）並列接続した構成となっている。但し、本図では、複数個並べられたＩＰＤのうち最も左に位置するもの以外は省略して記載するが、実際にはすべてのＩＰＤが図中の最も左に位置するＩＰＤと同様の構成を有している。
【００１１】
また、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃへの電圧供給ライン及び接地ラインとＩＰＤ内に備えられた制御部への電圧供給ライン及び接地ラインとを１本の電圧供給ライン１５６及び接地ライン１５７で兼用した構成となっている。
【００１２】
そして、ＭＯＳトランジスタ１５８を介して複数個のＩＰＤＡ〜Ｃのそれぞれに入力電圧が印加されるようになっており、複数個のＩＰＤＡ〜Ｃを並列駆動することによって、各パワーＭＯＳトランジスタ２０１ａ〜２０１ｃのソース電極と接地ライン１５７間に配置された負荷１５９への電流供給のオン、オフが制御されるようになっている。
【００１３】
しかしながら、本発明者らが上記構成の負荷駆動回路について更なる検討を行ったところ、以下に示す問題が発生することが判った。
【００１４】
▲１▼図１７に示す負荷駆動回路においては、大電流が流れる電圧供給ライン１５６を介してパワーＭＯＳトランジスタ２０１ａ〜２０１ｃへの電圧供給を行っていると共に、制御部１５５への電圧供給も行っている。このような回路構成においては、通常、電源１５２として車両バッテリを用いることから、バッテリ１５２と電源端子１５３とを接続するワイヤ長さ分の配線インダクタンス１６３が存在することになる。
【００１５】
この配線インダクタンス１６３の存在により、負荷駆動回路への電流供給が遮断された際にフライバック電圧等のサージノイズが発生する。このようなサージノイズが発生すると、ＥＳＤ（静電気）サージ保護等のために備えてあるコンデンサ１６０との間でＬＣ発振が生じる。このＬＣ発振の様子を図１８に示す。なお、この図に示す電源電圧とは電圧供給ライン１５６の電位、入力信号とは入力端子１５１の電位、出力電圧とはパワーＭＯＳトランジスタ２０１ａ〜２０１ｃにかかる電位、電源電流とは電源供給ライン１５６に流れる電流を示している。
【００１６】
この図に示すように、ＬＣ発振が生じると、電圧供給ライン１５６の電位（電源電圧）が瞬間的に低下してしまう。このような状態になると、制御部１５５に備えられた出力ラッチ用の部品、つまりパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフ状態に維持する出力を発生する部品（例えばフリップフロップ等）が誤動作し、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃが破壊される等、負荷駆動回路の保護が十分に図れないという問題がある。
【００１７】
▲２▼また、近年のパワーＭＯＳトランジスタのオン抵抗の低減により、オン抵抗と車両バッテリに接続されるワイヤの抵抗とが近似しつつある。このため、ワイヤの噛み込みやショートなどが起こった場合、オン抵抗とワイヤ抵抗とによる分圧抵抗値で決定される電圧供給ラインの電位が低下し、制御部に備えられた出力ラッチ用の部品を誤作動させ、上記と同様の問題を発生させる。
【００１８】
図１７に示す負荷駆動回路のうち電源から負荷を通過する電流経路を簡略化すると、図１９に示す回路構成となる。この場合において、負荷１５９としてのモータに接続される配線がショートし、負荷ショートが生じたとすると、上記電流経路は、電源１５２の内部抵抗、電源１５２とパワーＭＯＳトランジスタ２０１ａ〜２０１ｃとを接続するワイヤ抵抗、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃのオン抵抗、及びモータ部分でのショート抵抗によって構成されることになる。
【００１９】
このような負荷ショートが生じた場合、上記電流経路に過電流が流れるため、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃが高温となり、過熱検出部によって過熱検出が成されるため、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフ状態に維持するべく、ＲＳフリップフロップ２１３の出力がラッチされる。
【００２０】
しかしながら、通常、ＲＳフリップフロップ２１３はパワーオンリセット部２１４からの初期状態設定信号に基づいてリセットされるように構成され、パワーオンリセット部２１４は電源供給ライン１５６の電位が所定のスレッショルドレベル以下になると初期状態設定信号を出力するようになっているため、負荷ショートが生じたときに電源供給ライン１５６の電位が低下し、パワーオンリセット部２１４が初期状態設定信号を出力するパワーオンリセット電圧よりも低くなって、ＲＳフリップフロップ２１３をリセットしてしまう。
【００２１】
このようにリセットされると、ＲＳフリップフロップ２１３のラッチ出力が解除され、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフ状態に維持するべきであるにも関わらずオンさせてしまい、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃが破壊される等、負荷駆動回路の保護が十分に図れないという問題がある。
【００２２】
▲３▼また、図１７に示すＩＰＤの制御部１５５には、ロジック部が含まれており、このロジック部には入力電圧と所定のしきい値電圧とを比較するコンパレータが備えられている。このコンパレータのしきい値電圧は、ＩＰＤに印加される電源電圧Ｖｃｃに基づいて設定される。
【００２３】
負荷駆動回路を簡略化して書くと図２０のような回路構成で示される。この図に示されるように、コンパレータ２０４は電源電圧Ｖｃｃを抵抗Ｒ１、Ｒ２で抵抗分割することによってしきい値電圧を設定しており、このように設定されたしきい値電圧と入力電圧Ｖ１とを比較することによって、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃのオン、オフ駆動用の信号を出力するようになっている。例えば、本実施形態のようにＬｏｗアクティブのＩＰＤＡ〜Ｃの場合、入力電圧がＬｏｗレベルであればパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオンさせ、逆にＨｉレベルであればパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフさせるよう作動する。
【００２４】
しかしながら、このような構成においては、電源投入時や上述したフライバック電圧発生時など電源電圧の急上昇に対して、入力電圧Ｖ１の上昇が遅れてしまい、以下の問題を発生させる。この問題について、図２１に示す電圧波形を参照に説明する。
【００２５】
図２１に示すように、入力電圧Ｖ１としてＨｉレベルが入力される場合、入力電圧Ｖ１が徐々に上昇していき、しきい値電圧を超える。これにより、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフさせる。このとき、フライバック電圧が発生すため、電源電圧が急上昇し、それに伴ってコンパレータ２０４のしきい値電圧も急上昇する。
【００２６】
これに対し、サージノイズ吸収用のコンデンサ１６４等の影響で入力電圧Ｖ１の立ち上がりがしきい値電圧の上昇よりも遅れる。このため、入力電圧Ｖ１がしきい値電圧よりも低下してコンパレータ２０４の出力が反転し、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオンさせてしまう。
【００２７】
そして、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃがオンすると再びしきい値電圧が低下するため、入力電圧Ｖ１がしきい値電圧を超えるが、このとき未だ入力電圧Ｖ１がしきい値電圧の急上昇分よりも小さいと再び入力電圧Ｖ１がしきい値電圧を下回り、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフさせて上記動作を繰り返す可能性がある。
【００２８】
このような場合、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃに繰り返しストレスが印加されるため、負荷駆動回路の保護を十分に図ることができない。
【００２９】
そこで、請求項１に記載の発明では、スイッチング素子（２０１ａ、２０１ｂ、２０１ｃ）と、該スイッチング素子のスイッチングを制御する制御部（１５５）とが備えられた複数のスイッチング回路（Ａ、Ｂ、Ｃ）が並列接続され、複数のスイッチング回路を並列駆動することにより、負荷（１５９）に流す電流のスイッチングを行う負荷駆動回路において、電源側に接続される電源端子（１５３）と、接地側に接続される接地端子（１５４）とが備えられており、制御部に電圧供給を行う電圧供給ラインと、スイッチング素子に電圧供給を行う電圧供給ラインとは、電源端子に接続される電源供給ライン（１５６）によって兼用されており、制御部の接地ラインと、スイッチング素子の接地ラインとは、接地端子に接続される接地ライン（１５７）によって兼用されていることを特徴としている。
【００３０】
このような構成とすることにより、制御部の電圧供給ラインや接地ラインとスイッチング素子の電圧供給ラインや接地ラインを共通化でき、電圧供給ラインが接続される電源端子やワイヤを省略でき、回路構成の簡略化を図ることができる。
さらに、請求項１に記載の発明では、電源端子と接地端子との間には、第１のコンデンサ（１６０）が接続されていると共に、第１のコンデンサに対して第１の抵抗（１６１）が直列接続されていることも特徴としている。
このように第１のコンデンサに対して第１の抵抗を直列接続することにより、電源と電源端子とを接続するワイヤに存在するインダクタンス成分と第１のコンデンサとによるＬＣ発振を抑制することができる。これにより、電圧供給ラインの電位が瞬間的に低下してしまうことを防止でき、スイッチング素子の誤作動を防止できる。
【００３１】
なお、請求項３に示すように、スイッチング素子を備えたスイッチング回路が１つの場合においても、請求項１と同様の効果を得ることができる。
【００３４】
請求項７に記載の発明においては、入力端子と電源端子との間は、第２の抵抗（１６２）を介して接続されていることを特徴としている。
【００３５】
このような構成において、入力端子と接地端子との間にコンデンサが配置されないようにすれば、コンデンサの影響による入力電圧の立ち上がり遅れを防止することができる。これにより、フライバック電圧発生時に第１の比較器（２０４）の出力が反転してしまってスイッチング素子をオンさせてしまうことを防止できる。
【００３６】
請求項８に記載の発明においては、入力端子と接地端子との間は、第２のコンデンサ（１６４）を介して接続されており、第２の抵抗とコンデンサの時定数は、スイッチング素子がオフされた際に電圧供給ラインに印加されるフライバック電圧によって上昇する所定電圧よりも、入力端子にかかる電位が速く立ち上がるように設定されていることを特徴としている。
【００３７】
このように、第２の抵抗と第２のコンデンサの時定数を設定することによっても、請求項７と同様の効果を得ることができる。
【００３８】
請求項９に記載の発明においては、入力端子と電源端子との間は、第２のコンデンサ（１６４′）を介して接続されていることを特徴としている。
【００３９】
このように、第２のコンデンサが入力端子と電源端子との間に配置されるようにすれば、コンデンサの影響による入力電圧の立ち上がり遅れをなくせるため、請求項７と同様の効果を得ることができる。
【００４０】
請求項１０に記載の発明においては、第１の比較器からスイッチング素子をオフする制御信号が出力されると、所定期間スイッチング素子のオフ状態を維持するワンショットマルチバイブレータ（４００）を備えていることを特徴としている。
【００４１】
このように、ワンショットマルチバイブレータを備えることにより、フライバック電圧が生じたか否かに関わらず、所定期間スイッチング素子のオフ状態を維持することができるため、請求項７と同様の効果を得ることができる。
【００４２】
請求項１１に記載の発明においては、制御部には、電源の電位とスレッショルド電圧とを大小比較する第２の比較器が備えられており、第２の比較器のスレッショルド電圧は、スイッチング素子がオフされた際に電圧供給ラインに印加されるフライバック電圧よりも低い電位に設定されていることを特徴としている。
【００４３】
このように、第２の比較器のスレッショルド電圧をフライバック電圧よりも低い電圧に設定しておくことにより、フライバック電圧発生時にスイッチング素子をオフ状態に維持することができ、請求項５と同様の効果を得ることができる。
【００４４】
請求項１２に記載の発明においては、制御部には、入力端子にかかる電位と電源の電位変動によって変化しない所定電圧とを大小比較する比較器（２０４）が備えられており、入力端子にかかる電位が所定電圧よりも高い場合には、比較器からスイッチング素子をオフする制御信号が出力されるようになっていることを特徴としている。
【００４５】
このように、比較器で比較されるスレッショルド電圧が電源の電位変動によって変化しない所定電圧と比較するようになっていても、請求項７と同様の効果を得ることができる。
【００４６】
請求項１３に記載の発明においては、制御部には、スイッチング素子が配置されたチップの温度が過熱状態になっていることを検出する過熱検出部（２１２）と、該過熱検出部が過熱状態であることを検出すると、スイッチング素子をオフにする制御信号を出力するラッチ手段（２１３）とが備えられており、ラッチ手段には、制御信号を所定期間中維持する手段が備えられていることを特徴としている。
【００４７】
このように、ラッチ手段が出力する制御信号が所定期間中維持されるようにすれば、電源電圧が瞬間的に低下した時にラッチ手段の出力がリセットされてしまい、スイッチング素子を誤ってオンさせないようにできる。
【００４８】
具体的には、請求項１４に示すように、ラッチ手段としては、セット端子とリセット端子、及び第１、第２のＮＯＲ回路（２１３ａ、２１３ｂ）が備えられたＲＳフリップフロップを用いることができ、ＲＳフリップフロップに対して、第１のＮＯＲ回路の出力部と電源供給ラインとの間に第３のコンデンサ（２１３ｄ）を配置すると共に、第２のＮＯＲ回路の出力部と接地ラインとの間に第４のコンデンサ（２１３ｃ）を配置すればよい。
【００４９】
請求項１５に記載の発明においては、ラッチ手段は、パワーオンリセット部（２１４）からのリセット信号に基づいてリセットされるように構成されており、パワーオンリセット部は、電圧供給ラインの電位が、負荷ショート時における電位よりも低くなった時にリセット信号を出力するようになっていることを特徴としている。
【００５０】
このようにすることで、負荷ショート時にリセット信号を出力しないようにでき、負荷ショートによって電圧供給ラインの電位が低下した場合においても過熱異常時に確実に出力をオフ状態でラッチすることができる。
【００５１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００５２】
【発明の実施の形態】
（第１実施形態）
本実施形態では、集積回路として、ＡＢＳ（アンチスキッドブレーキシステム）制御用ＥＣＵに本発明の一実施形態を適用する場合について説明する。
【００５３】
まず、図１に、ＡＢＳ制御用ＥＣＵによって制御されるＡＢＳ制御装置の概略構成図を示し、ＡＢＳ制御装置の構成について説明する。
【００５４】
図１に示すように、ＦＲ輪１、ＦＬ輪２、ＲＲ輪３及びＲＲ輪４のそれぞれには、電磁ピックアップ式、磁気抵抗効果素子（ＭＲＥ）式、若しくはホール素子式の車輪速度センサ５〜８が配置されている。これら各車輪速度センサ５〜８は各車輪１〜４の回転に応じたパルス信号を発生させる。
【００５５】
また、各車輪１〜４のそれぞれには、ホイールシリンダ１１〜１４が配設されている。マスタシリンダ１６がブレーキペダル２７の踏み込みに応じてブレーキ液圧を発生させると、２位置弁（増圧制御弁）２１〜２４及び油圧管路を介して各ホイールシリンダ１１〜１４に圧送されるようになっている。なお、ブレーキペダル２７の踏み込み状態はストップスイッチ２９によって検出されるようになっている。
【００５６】
さらに、ホイールシリンダ１１、１４は２位置弁（減圧制御弁）３１、３４を介してリザーバ３７に接続されており、ホイールシリンダ１２、１３は２位置弁（減圧制御弁）３２、３３を介してリザーバ３９に接続されている。
【００５７】
なお、２位置弁２１〜２４及び３１〜３４は、連通位置と遮断位置とを有するソレノイド駆動式２位置弁で構成されており、ソレノイドへの通電により連通位置と遮断位置とを切換えられるように構成されている。
【００５８】
一方、２位置弁２１〜２４の上下流はバイパス管路４１〜４４によって接続されている。これらのバイパス管路４１〜４４には逆止弁４１ａ〜４４ａが備えられ、ホイールシリンダ１１〜１４からマスタシリンダ１６へ向かう圧油のみがバイパス管路４１〜４４を介して流通できるようになっている。
【００５９】
リザーバ３７、３９は、図示しないモータによって駆動されるポンプ４５ａ、４５ｂ及び逆止弁４７、４９を介した油圧管路で接続されており、リザーバ３７、３９からマスタシリンダ１６へ向かう圧油の流動のみが許容されている。
【００６０】
車輪速度センサ５〜８及びストップスイッチ２９の検出信号は、ＡＢＳ制御用ＥＣＵ５０に入力されている。ＡＢＳ制御用ＥＣＵ５０は、上記検出信号に基づいて、各２位置弁２１〜２４及び３１〜３４の制御信号やポンプ４５ａ、４５ｂの駆動を行うモータの制御信号等を発生させる。この制御信号に基づいて各２位置弁２１〜２４及び３１〜３４やモータを制御し、ＡＢＳ制御等を行うようになっている。
【００６１】
図２に、ＡＢＳ制御用ＥＣＵ５０の内部構造を表すブロック図を示す。この図に示されるように、ＡＢＳ制御用ＥＣＵ５０には、マイクロコンピュータ６０、周辺ＩＣ７０、ソレノイド駆動ドライバ９０、及び半導体リレー部１００等からなる複数のチップが備えられている。
【００６２】
以下、ＡＢＳ制御用ＥＣＵ５０の各構成要素の詳細を説明するが、図２中に示した各矢印は、実線で示したものが制御系のライン、破線で示したものが監視系のライン、一点鎖線で示したものが禁止、遮断系のラインを示すものとする。なお、制御系のラインとは、矢印の先端の要素を矢印の後端の要素からの信号に基づいて制御することを意味する。また、監視系のラインとは、矢印の先端の要素が矢印の後端の要素からの信号に基づいて所定の要素が故障等していないか否か監視することを意味する。また、禁止、遮断系のラインとは、矢印の先端の要素が矢印の後端の要素からの禁止、遮断信号に基づいて所定の要素の駆動を禁止、遮断することを意味する。
【００６３】
まず、マイクロコンピュータ６０について説明する。マイクロコンピュータ６０は、入力部６１、演算部６２、出力部６３を備えており、入力部６１に車輪速信号等の各種情報が入力されると、この入力された各種情報に基づいて演算部６２がＡＢＳ制御等に用いられる各種演算を行い、出力部６３より演算結果に基づくＡＢＳ制御信号、すなわちソレノイド駆動やモータ駆動信号を発生させるように構成されている。また、マイクロコンピュータ６０にはシリアル通信部６４が備えられており、演算部６２での演算によって得られた各種信号（例えばＡＢＳ制御中を示すＡＢＳ制御信号）が入力されると、これら各種信号をシリアル化し、シリアル信号として周辺ＩＣ７０に送信している。
【００６４】
次に、周辺ＩＣ７０について説明する。周辺ＩＣ７０には、車輪速度入力バッファ７１、スイッチ（以下、ＳＷという）信号入力バッファ７２、シリアル通信バッファ７３、シリアル通信監視部７４、内部発振回路７５、ウォッチドック（以下、ＷＤという）監視部７６、リセット制御部７７、駆動禁止信号発生部７８、リレー駆動部７９、ランプ駆動回路８０、過熱保護回路８１、電源監視部８２、電源出力回路８３、信号入出力バッファ８４及び温度監視部８５が備えられている。これら各要素が１チップに集積され、周辺ＩＣ７０が構成されている。
【００６５】
車輪速入力バッファ７１では、図１に示した車輪速度センサ５〜８から送られてくる信号を矩形波に修正する波形整形を行っている。この車輪速入力バッファ７１によって波形整形された車輪速度信号がマイクロコンピュータ６０に入力され、マイクロコンピュータ６０が車輪速度や推定車体速度等のＡＢＳ制御に用いる各種演算を行うようになっている。また、車輪速入力バッファ７１では、車輪速度センサ５〜８とＡＢＳ制御用ＥＣＵとを接続する配線の断線検出も行っており、断線検出が成されるとシリアル通信バッファ７３に断線したことを示す断線信号を送るようになっている。
【００６６】
ＳＷ信号入力バッファ７２では、図１に示すストップスイッチ２９のオン、オフ信号や、２位置弁２１〜２４、３１〜３４のソレノイドへの通電が行われたか否かが判る信号（例えば、ソレノイドにかかる電圧値）のモニタリングを行っている。これにより、ブレーキペダル２７の踏み込みが成されているか否かのオン、オフ信号や、ソレノイドへの通電が行われているか否かのオン、オフ信号が出力されるようになっている。
【００６７】
シリアル通信バッファ７３では、車輪速入力バッファ７１からの断線信号やＳＷ信号入力バッファ７２からのオン、オフの信号等をシリアル化し、シリアル信号としてマイクロコンピュータ６０への送信を行っている。上述したマイクロコンピュータ６０からのシリアル信号は、このシリアル通信バッファ７３に送られるようになっている。
【００６８】
シリアル信号監視部７４では、シリアル通信バッファ７３からのシリアル信号に基づいてマイクロコンピュータ６０の監視を行う。具体的には、車輪速入力バッファ７１及びＳＷ信号入力バッファ７２からの信号等に基づいてマイクロコンピュータ６０が演算した結果をシリアル通信バッファ７３で受信し、その信号が適正な信号であるか否かの監視を行う。例えば、ＳＷ信号入力バッファ７２からストップスイッチ２９が踏み込まれていないというオフ信号が送られてきているにも関わらず、シリアル通信部６４からＡＢＳ制御中という信号が送られてきた場合には、マイクロコンピュータ６０からのシリアル信号が適正ではないと判定するようになっている。そして、マイクロコンピュータ６０からのシリアル信号が適正ではない場合には、後述するリセット制御部７７にリセット信号を出力する若しくは、駆動禁止信号発生回路７８に禁止信号を送るようになっている。
【００６９】
内部発信部７５では、シリアル信号監視部７４やＷＤ監視部７６等に使用される内部クロックを形成している。この内部発振回路７５では、タイミングが異なる複数種のクロック信号を生成しており、シリアル信号監視部７４やＷＤ監視部７６では、監視用信号として相応しいタイミングのクロック信号を選択して、各監視を行っている。
【００７０】
ＷＤ監視部７６では、マイクロコンピュータ６０から送られてくる演算周期等のデータに基づいて、マイクロコンピュータ６０での演算が適正に成されているか否かの監視を行っている。例えば、演算適正に行われていれば、ＷＤ監視信号が交互に反転した信号として得られるため、このＷＤ監視信号が交互に反転した信号となっていなければマイクロコンピュータ６０での演算が適正な周期で行われていないと判定するようになっている。そして、マイクロコンピュータ６０での演算が適正ない周期で行われていない場合には、後述するリセット制御部７７にリセット信号を出力する若しくは、駆動禁止信号発生回路７８に禁止信号を送るようになっている。
【００７１】
リセット制御部７７では、初期化の際、若しくはシリアル信号監視部７４やＷＤ監視部７６、及び後述する電源監視部８３からのリセット信号が入力されると、マイクロコンピュータ６０にリセット信号を送るようになっている。このリセット信号を受け取ると、マイクロコンピュータ６０は、マイクロコンピュータ６０内の各値を予め規定されたリセット状態のモードにする。例えば、マイクロコンピュータ６０での演算等をすべてストップさせる。また、このリセット信号は、シリアル通信バッファ７３やシリアル信号監視部７４にも送られるようになっており、このリセット信号に基づいて初期化等が行われる。
【００７２】
駆動禁止信号発生部７８では、シリアル信号監視部７４、ＷＤ監視部７６、後述する過熱保護回路８１及び電源監視部８３からの禁止信号に基づき、リレー駆動部７９にソレノイド駆動禁止信号やモータ駆動禁止信号を送ると共に、マイクロコンピュータ６０を介さずに直接ソレノイド駆動ドライバ９０に駆動禁止信号を送る。このため、駆動禁止信号発生部７８からソレノイド駆動禁止信号が送られると、マイクロコンピュータ６０が作動していてもソレノイド駆動が禁止される。
【００７３】
リレー駆動部７９では、マイクロコンピュータ６０からのソレノイド駆動信号やモータ駆動信号に基づき、半導体リレー部１００のスイッチングを制御し、ソレノイドやポンプ４５ａ、４５ｂの駆動を行うモータへの通電を制御する。そして、駆動禁止信号発生部７８や後述するソレノイド駆動ドライバ９０の出力監視部９２からのソレノイド駆動禁止信号やモータ駆動禁止信号が入力されると、リレー駆動部７９は半導体リレー部１００によってソレノイドへの通電やモータへの通電をストップさせるようになっている。
【００７４】
ランプ駆動部８０では、通常時にはマイクロコンピュータ６０からのＡＢＳ制御中信号に基づいてＡＢＳ制御の作動状態を出力しているが、リセット制御部７７からのリセット信号、若しくは駆動禁止信号発生部７８からのソレノイド駆動禁止信号やモータ駆動禁止信号が入力されると、ＡＢＳ制御が非作動となることを出力する。このランプ駆動部８０からの信号を受けて、図示しないランプが点灯し、ＡＢＳ制御の作動状態が確認できる。
【００７５】
過熱保護回路部８１では、周辺回路７０を構成するチップが異常な温度になることを防止すべく、チップが所定温度に達したことを検出し、チップが所定温度以上になると駆動禁止信号発生部７８に禁止信号を発生させると共に、それ以上の温度上昇を防止するために、マイクロコンピュータ６０への電圧供給を止めるようになっている。
【００７６】
電源出力回路８２は、被監視ブロックに相当し、集積回路５０外に配置された外部電源との接続が成される電源端子（第１の電源端子）１０１及び接地端子（第１の接地端子）１０３に接続されている。この電源出力回路８２では、電源端子１０１に印加される電圧に基づいて、所望の値（例えば、５Ｖ、３．３Ｖ）の電圧を出力するようになっている。この電源出力回路８２の出力電圧が、マイクロコンピュータ６０、周辺ＩＣ７０、ソレノイド駆動ドライバ９０等の電源電圧として用いられる。
【００７７】
電源監視部８３は、監視ブロックに相当し、電源出力回路８２が接続される電源端子１０１とは別の電源端子（第２の電源端子）１０５及び接地端子（第２の電源端子）１０７に接続されている。電源監視部８３では、電源出力回路８２の出力電圧が所望の値になっているか否かの監視を行うと共に、電源出力回路８２に印加される電圧が過電圧になっていないか否かの監視を行う。例えば、電源出力回路８２の出力電圧が所望の値に満たない場合にはリセット制御部７７にリセット信号が送られ、所望の値よりも高い場合には駆動禁止信号発生部７８に禁止信号が送られるようになっている。また、電源出勅回路８２に印加される電圧が過電圧である場合には、駆動禁止信号発生部７８に禁止信号を出力すると共に、異常過熱を防止するため、マイクロコンピュータ６０への電圧供給を止めるようになっている。
【００７８】
信号入出力バッファ８４は、車が故障した時のダイアグを調査するための端子８４ａに接続されており、テスターを端子８４ａに接続することでマイクロコンピュータ６０との通信が行えるようになっている。また、この信号入出力バッファ８４は、単なる出力バッファ、例えば車両用スピードメータの車速を表示するための信号（例えば、車輪速から演算された推定車体速度に相当する信号）を出力させるバッファに使用することができる。
【００７９】
温度監視部８５では、常時、集積回路５０の温度検出を行っている。温度監視部８５は、集積回路５０の温度に応じた信号を温度検出信号としてマイクロコンピュータ６０に送るようになっている。この温度検出信号に基づいてマイクロコンピュータ６０では、検出された温度に応じたＡＢＳ制御の演算を行うようになっている。
【００８０】
続いて、ソレノイド駆動ドライバ９０について説明する。ソレノイド駆動ドライバ９０は、ソレノイドに接続されたＭＯＳトランジスタ９１と、ソレノイド（ＭＯＳトランジスタ９１）への通電状態を監視する出力監視部９２と、ＭＯＳトランジスタ９１のオン、オフ駆動を行うアンド回路９３とを備えている。
【００８１】
ＭＯＳトランジスタ９１は、図１に示す各種制御弁２１〜２４、３１〜３４のそれぞれのソレノイドに接続されており、このＭＯＳトランジスタ９１によってソレノイドへの通電のスイッチングが成される。
【００８２】
出力監視部９２は、各ソレノイド１つ１つに備えられ、各ソレノイドへのドライバ出力の監視を行っている。例えば、ＭＯＳトランジスタ９１のドレイン電圧やドレイン電流に基づいてソレノイドへの通電状態の監視を行う。これにより、例えば、ドレイン電流が過電流になっていないか、ソレノイドへの通電用配線がオープンになっていないか若しくはリークしていないか、ＭＯＳトランジスタ９１が高温になり過ぎていないか等を検出する。これにより、ソレノイド駆動に適していない結果が得られた場合には、出力監視部９２はリレー駆動部７９にソレノイド駆動禁止信号やモータ駆動禁止信号を送ると共に、アンド回路９３にもソレノイド駆動禁止信号を送るようになっている。
【００８３】
アンド回路９３には、マイクロコンピュータ６０の出力信号、リレー駆動部７９からの出力信号、駆動禁止信号発生部７８からの出力信号、出力監視部９２からの出力信号が入力される。本実施形態の場合、リレー駆動部７９からの出力信号、駆動禁止信号発生部７８からの出力信号、出力監視部９２からの出力信号は、通常時にはＬｏｗレベルとなっているが、何らかの故障が合った時にＨｉレベルとなり、アンド回路９３の出力がＬｏｗレベル、つまりＭＯＳトランジスタ９１をオフするようになっている。
【００８４】
このため、ソレノイド駆動ドライバ９０は、マイクロコンピュータ６０や周辺ＩＣ７０からの信号に基づいてソレノイドへの通電を遮断できるだけでなく、ソレノイド駆動ドライバ９０自身に備えら得た出力監視部９２からの信号に基づいてソレノイドへの通電を遮断できるようになっている。
【００８５】
半導体リレー部１００においては、半導体リレー１００ａでは、ソレノイドへの通電のスイッチングを行っており、半導体リレー１００ｂでは、ポンプ４５ａ、４５ｂの駆動を行うモータへの通電のスイッチングを行っている。これら各半導体リレー１００ａ、１００ｂは、リレー駆動部７９からの信号に基づいて制御され、通常時にはソレノイドやモータへの通電が可能となるように構成され、リレー駆動部７９からソレノイド駆動禁止信号やモータ駆動禁止信号を受けると、ソレノイドやモータへの通電が行えなくなるように構成されている。これら半導体リレー１００ａ、１００ｂが負荷駆動回路に相当する。
【００８６】
以下、半導体リレー部１００の詳細を図に基づいて説明する。ただし、半導体リレー部１００を構成するソレノイド駆動用の半導体リレー１００ａとモータ駆動用の半導体リレー１００ｂとは同様の構成であるため、ここではモータ駆動用の半導体リレー１００ｂを例に挙げて説明する。図３にモータ駆動用の半導体リレー１００ｂの回路構成を示す。
【００８７】
図３に示すように、半導体リレー１００ｂには、パワーＭＯＳトランジスタ２０１ａ、２０１ｂ、２０１ｃが内蔵されていると共にパワーＭＯＳトランジスタ２０１ａ〜２０１ｃのオン、オフ駆動を行うＩＰＤＡ、Ｂ、Ｃを複数個（本図では３つ）並列接続した構成となっている。但し、本図では、複数個並べられたＩＰＤＡ〜Ｃのうち最も左に位置するもの以外は省略して記載するが、実際にはすべてのＩＰＤＡ〜Ｃが図中の最も左に位置するＩＰＤＡと同様の構成を有している。
【００８８】
この半導体リレー１００ｂには、リレー駆動部７９からの入力電圧が印加される入力端子１５１と、車両バッテリ等の電源１５２の正極側に接続される電源端子１５３と、電源の負極側に接続される接地端子１５４との３端子が備えられており、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃへの電圧供給ライン及び接地ラインとＩＰＤＡ〜Ｃ内に備えられた制御部１５５への電圧供給ライン及び接地ラインとが１本の電圧供給ライン１５６及び接地ライン１５７で兼用された構成となっている。
【００８９】
そして、ＭＯＳトランジスタ１５８を介して複数個のＩＰＤＡ〜Ｃのそれぞれに入力電圧が印加されるようになっており、複数個のＩＰＤＡ〜Ｃを並列駆動することによって、各パワーＭＯＳトランジスタ２０１ａ〜２０１ｃのソース電極と接地ライン１５７間に配置された負荷１５９への電流供給のオン、オフが制御されるようになっている。
【００９０】
また、電源供給ライン１５６と接地ライン１５７との間には、ＥＳＤサージ保護等のためにコンデンサ１６０が備えられていると共に、このコンデンサ１６０に対して直列接続されるように抵抗（第１の抵抗）１６１が備えられている。
【００９１】
さらに、電源端子１５３と入力端子１５４との間には抵抗（第２の抵抗）１６２が備えられているが、入力端子１５１と接地端子１５４との間には図１７に示すコンデンサ１６４が配置されていない構成となっている。
【００９２】
なお、インダクタンス１６３は、電源１５２と電源端子１５３とを接続するワイヤのインダクタンス成分を示している。
【００９３】
続いて、図３に示すＩＰＤＡの具体的な回路構成を図４に示し、この図に基づいてＩＰＤＡの詳細について説明する。なお、他のＩＰＤＢ、Ｃの回路構成も同様であるため、ここでは省略する。
【００９４】
ＩＰＤＡの入力端子（ＩＮ端子）２０３には、リレー駆動部７９のデューティ制御信号に基づく電圧が印加される。具体的には、モータ駆動時にはリレー駆動部７９からＬｏｗレベルの電位が印加されているが、モータ非駆動時及びモータ駆動禁止信号が送られる場合にはリレー駆動部７９からＨｉレベルの電位が印加される。
【００９５】
そして、入力端子２０３に印加される電位はコンパレータ（第１の比較器）２０４によって所定のしきい値電圧（例えば０．５×Ｖｃｃ）と比較され、この比較結果がＯＲ回路２０５を介してＭＯＳトランジスタ２０６に出力される。このため、モータ非駆動時及びモータ駆動禁止信号の送信時において入力端子２０３にＨｉレベルの電位が印加されると、ＯＲ回路２０５からＨｉレベルが出力され、ＭＯＳトランジスタ２０６をオンさせる。これにより、ＩＮＨ入出力端子２０２ａの電位がＬｏｗレベルとなる。このＩＮＨ入出力端子２０２ａからのＬｏｗレベル出力がパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオンさせることを禁止する禁止信号に相当する。
【００９６】
そして、このようにＩＮＨ入出力端子２０２ａの電位がＬｏｗレベルになると、コンパレータ２０７の出力がＬｏｗレベルになり、ドライバ回路２０８からの出力がＬｏｗレベルとなって、パワーＭＯＳトランジスタ２０１ａがオフされる。
【００９７】
一方、ＩＰＤＡのＩＮＨ入出力端子２０２ａの電位がＬｏｗレベルになると、ＩＰＤＡのＩＮＨ入出力端子２０２ａとＩＰＤＢ、ＣのＩＮＨ入出力端子２０２ｂ、２０２ｃとが接続されているため、ＩＰＤＢ、ＣのＩＮＨ入出力端子２０２ｂ、２０２ｃの電位もＬｏｗレベルとなる。このため、ＩＰＤＡと同様の回路構成とされたＩＰＤＢ、Ｃも、ＩＰＤＢ、Ｃに備えられたパワーＭＯＳトランジスタ２０１ｂ、２０１ｃをオフさせる。
【００９８】
このように、リレー駆動部７９からＨｉレベルの電位が印加されると、ＩＰＤＡ及び他のＩＰＤＢ、Ｃに備えられたパワーＭＯＳトランジスタ２０１ａ〜２０１ｃが同時にオフするようになっている。
【００９９】
また、ＩＰＤＡには、高電圧検出部２０９や低電圧検出部２１０が備えられている。高電圧検出部２０９は、モータ駆動用の電圧Ｖｃｃと通常時の電圧Ｖｃｃよりも高い所望の電圧値とを比較し、電圧Ｖｃｃが所望の電圧値よりも高いことを検出するものであり、本実施形態では電圧Ｖｃｃが所望の電圧値よりも高い場合にＨｉレベルを出力するようになっている。また、低電圧検出部２１０は、モータ駆動用の電圧Ｖｃｃと通常時の電圧Ｖｃｃよりも低い所望の電圧値とを比較し、電圧Ｖｃｃが所望の電圧値よりも低いことを検出するものであり、本実施形態では電圧Ｖｃｃが所望の電圧値よりも低い場合にＨｉレベルを出力するようになっている。
【０１００】
これら高電圧検出部２０９や低電圧検出部２１０からＨｉレベルが出力されると、ＯＲ回路２１１を介してＯＲ回路２０５からＨｉレベルが出力され、ＭＯＳトランジスタ２０６をオンさせる。これにより、ＩＮＨ入出力端子２０２ａの電位がＬｏｗレベルとなる。
【０１０１】
そして、このようにＩＮＨ入出力端子２０２ａの電位がＬｏｗレベルになると、コンパレータ２０７の出力がＬｏｗレベルになり、ドライバ回路２０８からの出力がＬｏｗレベルとなって、パワーＭＯＳトランジスタ２０１ａがオフする。これに伴い、上述したようにＩＰＤＢ、ＣのＩＮＨ入出力端子２０２ｂ、２０２ｃの電位もＬｏｗレベルとなるため、他のＩＰＤＢ、Ｃに備えられたパワーＭＯＳトランジスタ２０１ｂ、２０１ｃもオフする。
【０１０２】
このように、ＩＰＤＡに備えられた高電圧検出部２０９や低電圧検出部２１０によってモータ駆動用電圧が所望の電圧値よりも高低している場合が検出されても、ＩＰＤＡ及び他のＩＰＤＢ、Ｃに備えられたパワーＭＯＳトランジスタ２０１ａ〜２０１ｃが同時にオフするようになっている。
【０１０３】
なお、ＩＰＤＢ、ＣにもＩＰＤＡと同様に高電圧検出部２０９や低電圧検出部２１０が備えられているが、このＩＰＤＢに備えられた高電圧検出部２０９や低電圧検出部２１０によってモータ駆動用電圧が所望の電圧値よりも高低していることが検出されても、ＩＰＤＢ、ＣのＩＮＨ入出力端子がＬｏｗレベルとなり、ＩＰＤＡ〜Ｃに備えられたパワーＭＯＳトランジスタ２０１ａ〜２０１ｃが同時にオフする。
【０１０４】
さらに、ＩＰＤＡには過熱検出部２１２が備えられている。この過熱検出部２１２は、ＩＰＤＡが形成されたチップの温度が異常な高温になることを防止すべく、チップが所定温度以上の過熱状態になったことを検出するものであり、本実施形態では過熱検出部２１２は、チップが高温であることが検出されるとＨｉレベル信号を出力するようになっている。
【０１０５】
この過熱検出部２１２からのＨｉレベル信号がＲＳフリップフロップ２１３に入力されると、ＲＳフリップフロップ２１３の出力がＨｉレベルにセットされ、ＯＲ回路２０５からＨｉレベルが出力される。
【０１０６】
このため、上記した高電圧が検出された場合等と同様に、ＩＮＨ入出力端子２０２ａの電位がＬｏｗレベルになって、ＩＰＤＡ〜Ｃに備えられたパワーＭＯＳトランジスタ２０１ａ〜２０１ｃが同時にオフする。
【０１０７】
一方、モータ駆動時、若しくは各種異常状態が解除された際には、ＯＲ回路２０５の出力がＬｏｗレベルとなるため、各ＩＰＤＡ〜Ｃに備えられたパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオンさせようとする。
【０１０８】
このとき、各ＩＰＤＡ〜ＣのＩＮＨ入出力端子２０２ａ〜２０２ｃが互いに接続されているため、ＩＰＤＡに備えられたＭＯＳトランジスタ２０６だけでなく、ＩＰＤＢ、ＣのうちＩＰＤＡに備えられたＭＯＳトランジスタ２０６と同様の構成のＭＯＳトランジスタもオフしなければ、各ＩＰＤＡ〜ＣのＩＮＨ入出力端子２０２ａ〜２０２ｃがＨｉレベルとならない。
【０１０９】
従って、各ＩＰＤＢ、Ｃに備えられたパワーＭＯＳトランジスタ２０１ｂ、２０１ｃのオン動作も同時に行われる。
【０１１０】
なお、電源電圧Ｖｃｃが印加される電源端子２２１とＧＮＤとされる接地端子２２２との間は、Ｖｃｃクランプ回路２２３によって接続されており、ＥＳＤサージ時やロードダンプ時においてもＩＰＤＡが保護できるようになっている。
【０１１１】
また、本実施形態では、パワーオンリセット部２１４からの初期状態設定信号や入力端子２０３からの信号に基づいてＲＳフリップフロップ２１３がリセットされるような構成としている。
【０１１２】
すなわち、パワーオンリセット部２１４からの初期状態設定信号（Ｈｉレベル信号）により、ＯＲ回路２１５がＨｉレベルを出力したとき、及びリレー駆動部７９からのデューティ駆動信号によってＭＯＳトランジスタ２１６がオン、オフされ、ＭＯＳトランジスタ２１６のドレイン電位が所定電位（ここでは２．５Ｖ）よりも高くコンパレータ２１７によってＨｉレベルが出力されたときに、ＲＳフリップフロップ２１３がリセットされるようになっている。
【０１１３】
次に、上記構成とされた半導体リレー１００ｂの特徴について説明する。
【０１１４】
▲１▼本実施形態に示す半導体リレー１００ｂでは、上述したように、ＥＳＤサージ保護等のためのコンデンサ１６０に対して抵抗１６１を直列接続している。このような抵抗を備えることにより、電源１５２と電源端子１５３とを接続するワイヤのインダクタンス成分１６３とコンデンサ１６０とによるＬＣ発振が抑制される。
【０１１５】
図５に、本実施形態のように抵抗を備えた場合において、電圧供給を遮断した際における半導体リレー１００ｂの各部の出力波形を示す。この図に示されるように、抵抗１６１を備えたことにより、電源１５２と負荷駆動回路としての半導体リレー１００ｂを接続するワイヤのインダクタンス成分による影響を吸収でき、ＬＣ発振を抑制することが可能となる。
【０１１６】
これにより、電源供給ラインの電位の安定化を図ることができ、電源供給ラインが瞬間的に低下することを防止することができる。
【０１１７】
さらに、本実施形態の場合、過熱検出時にパワーＭＯＳトランジスタ２０１がオフ状態に維持されるようにＲＳフリップフロップ（ラッチ手段）２１３の出力がラッチされるようにしている。このＲＳフリップフロップ２１３の論理構成を図６（ａ）に示す。
【０１１８】
この図に示されるように、ＲＳフリップフロップ２１３は２つのＮＯＲ回路２１３ａ、２１３ｂを備えた構成となっている。一方のＮＯＲ回路（第１のＮＯＲ回路）２１３ａには、セット端子に接続される信号と他方のＮＯＲ回路（第２のＮＯＲ回路）２１３ｂの出力信号が入力されるように構成され、他方のＮＯＲ回路２１３ｂには、リセット端子に接続される信号ともう一方のＮＯＲ回路２１３ａの出力信号が入力されるように構成されている。これらのうち、ＮＯＲ回路２１３ｂの出力がＲＳフリップフロップ２１３の出力となり、ＮＯＲ回路２１３ａの出力がＲＳフリップフロップ２１３の反転出力となる。
【０１１９】
さらに、ＮＯＲ回路２１３ｂと接地電位間においてコンデンサ（第４のコンデンサ）２１３ｃが接続されており、ＮＯＲ回路２１３ａと電源との間においてもコンデンサ（第３のコンデンサ）２１３ｄが接続されている。
【０１２０】
このように構成されたＲＳフリップフロップ２１３の作動をタイミングチャートで示すと、図６（ｂ）のように示される。
【０１２１】
この図に示すように、ＮＯＲ回路２１３ａの出力電位がコンデンサ２１３ｄによって保持されるため、電圧供給ライン１５６の電位が変動したり、瞬間的に低下した場合においても、ＲＳフリップフロップ２１３の状態がコンデンサ２１３ｃ、２１３ｄによって保持され、ＲＳフリップフロップ２１３が誤作動することはない。
【０１２２】
このように、ＲＳフリップフロップ２１３の出力が所定時間中維持されるようにすることによっても、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃを誤ってオンさせないようにできる。
【０１２３】
なお、電源立ち上げ時には、電圧立ち上がり時のＡＣ成分がＮＯＲ回路２１３ｂの出力に接続されたコンデンサ容量を抜けるため、ＲＳフリップフロップ２１３がリセット状態に初期設定されるようにできる。
【０１２４】
▲２▼また、本実施形態では、パワーオンリセット部２１４が初期状態設定信号（パワーオンリセット信号）を発生させるスレッショルドレベルを調整し、負荷ショート時に想定される電圧供給ラインの電位よりも低いスレッショルドレベルに設定している。
【０１２５】
すなわち、図１９に示したように、電源１５２の内部抵抗Ｒｂ、電源１５２と電源端子１５３とを接続するワイヤ抵抗Ｒｗ、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃのオン抵抗Ｒｏｎ、及びモータ部分でのショート抵抗Ｒｓとすると、パワーオンリセット部が初期状態設定信号を発生させるスレッショルドレベルが以下の関係を満たすようにしている。
【０１２６】
【数１】
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【０１２７】
図７（ａ）に、本実施形態のようにスレッショルドレベルを負荷ショート時に想定される電圧供給ライン１５６の電位よりも低い値に設定した場合と、その電位よりも高い値に設定した改善前の場合とについて、電圧供給ライン１５６の電位とスレッショルドレベルとの関係を示す。また、図７（ｂ）に、本実施形態の場合と改善前の場合におけるＲＳフリップフロップ２１３の出力信号波形を示す。
【０１２８】
これらの図からも判るように、改善前のように負荷ショート時に想定される電圧供給ライン１５６の電位よりも高い値にスレッショルドレベルを設定しておくと、ＲＳフリップフロップ２１３のラッチ出力が解除され、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフ状態に維持するべきであるにも関わらず、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオンさせてしまう。
【０１２９】
これに対し、本実施形態のように、負荷ショート時に想定される電圧供給ライン１５６の電位よりも低い値にスレッショルドレベルを設定しておくと、ＲＳフリップフロップ２１３のラッチ出力が解除されず、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフ状態に維持することができる。
【０１３０】
これにより、ＲＳフリップフロップ２１３の誤作動によるパワーＭＯＳトランジスタ２０１ａ〜２０１ｃの破壊等を防止でき、半導体リレー１００ｂの保護を図ることができる。
【０１３１】
▲３▼さらに、本実施形態では、図１７に示すコンデンサ１６４を備えていない構成としている。このため、リレー駆動部７９よりパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフさせるという入力信号が入力された時に、ＩＰＤＡの各部では図８に示す電圧波形を示す。
【０１３２】
この図に示されるように、入力電圧Ｖ１が立ち上がるとしきい値電圧を超え、コンパレータ２０４がＨｉレベルを出力するようになる。このとき、コンデンサを廃止し、コンデンサの影響による入力電圧Ｖ１の立ち上がり遅れが無くしてあるため、フライバック電圧によってしきい値電圧が急上昇しても、しきい値電圧が入力電圧Ｖ１を超えてしまってパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオンさせてしまうことはない。
【０１３３】
このように、コンデンサを廃止することにより、コンデンサの影響による入力電圧Ｖ１の立ち上がり遅れを防止することができ、フライバック電圧発生時にコンパレータ２０４の出力が反転してしまってパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオンさせてしまうことを防止できる。
【０１３４】
これにより、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃに繰り返しストレスが印加されることを防止でき、負荷駆動回路の保護を十分に図ることができる。
【０１３５】
（第２実施形態）
上記第１実施形態では、図１７に示すコンデンサ１６４を削除しているが、図１７に示すコンデンサ（第２のコンデンサ）１６４をそのまま用いた場合においても、コンデンサ１６４と抵抗１６２とによる時定数を調整することにより、入力電圧の立ち上がり遅れをなくすことができる。
【０１３６】
図９に、リレー駆動部７９よりパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフさせるという入力信号が入力された時におけるＩＰＤＡの各部での電圧波形を示す。
【０１３７】
この図に示すように、入力電圧Ｖ１の立ち上がりが第１実施形態と比べると多少遅れるが、フライバック電圧発生時において、しきい値電圧が上昇する分よりも入力電圧Ｖ１が高くなるように上記時定数を設定することにより、第１実施形態と同様の効果を得ることができる。
【０１３８】
これにより、入力電圧Ｖ１の立ち上がり遅れによってパワーＭＯＳトランジスタ２０１ａ〜２０１ｃに繰り返しストレスが印加させることを防止することができる。
【０１３９】
（第３実施形態）
本実施形態における半導体リレー１００ｂの回路構成を図１０に示す。本実施形態では、図１７に対して、コンデンサ１６４の接続位置を変更している。すなわち、電源供給ライン１５６とＩＰＤＡ〜Ｃの入力端子１５１間にコンデンサ１６４′を接続し、抵抗１６２に対してコンデンサ１６４′が並列接続されるようにしている。このようにコンデンサ１６４′の接続位置を変更することにより、コンデンサ１６４′への充電が成されないようにでき、入力電圧Ｖ１の立ち上がり遅れを防止することができる。
【０１４０】
この場合、リレー駆動部７９よりパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフさせるという入力信号が入力された時には、ＩＰＤＡの各部での電圧波形が図８に示す波形とほぼ同様になる。
【０１４１】
これにより、入力電圧Ｖ１の立ち上がり遅れによってパワーＭＯＳトランジスタ２０１ａ〜２０１ｃに繰り返しストレスが印加させることを防止することができる。
【０１４２】
（第４実施形態）
本実施形態では図１７に示す回路構成に対してＩＰＤＡ〜Ｃの構成を変更することにより、入力電圧Ｖ１の立ち上がり遅れによる問題を解決する。図１１に、本実施形態におけるＩＰＤＡの回路構成を示す。
【０１４３】
図１１に示すように、本実施形態では、コンパレータ２０４の出力がインバータ回路２２０を介してワンショットマルチバイブレータ４００に入力され、ワンショットマルチバイブレータ４００の出力がＯＲ回路２０５に入力されるようになっている。
【０１４４】
このような構成とすることにより、一旦コンパレータ２０４の出力がＨｉレベルとなってワンショットマルチバイブレータ４００にＬｏｗレベルが入力されると、所定期間中パワーＭＯＳトランジスタ２０１ａ〜２０１ｃがオフされるようにしている。
【０１４５】
図１２に、本実施形態におけるＩＰＤＡの各部での電圧波形を示す。この図に示されるように、入力電圧Ｖ１の立ち上がり遅れが発生してしきい値電圧が入力電圧Ｖ１を超えたとしても、ワンショットマルチバイブレータ４００によって所定期間中Ｈｉレベル信号が出力されるため、この期間中はパワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフさせることができる。
【０１４６】
これにより、入力電圧Ｖ１の立ち上がり遅れによってパワーＭＯＳトランジスタ２０１ａ〜２０１ｃに繰り返しストレスが印加させることを防止することができる。
【０１４７】
（第５実施形態）
本実施形態も図１７に示す回路構成に対してＩＰＤＡ〜Ｃの構成を変更することにより、入力電圧Ｖ１の立ち上がり遅れによる問題を解決する。図１３に、本実施形態におけるＩＰＤＡの回路構成を示す。
【０１４８】
図１３に示すように、本実施形態では、コンパレータ２０４のしきい値電圧が電源電圧の変動によって変化しないように例えば４〜５Ｖとなるように固定している。このしきい値電圧の固定は、例えば、ツェナーダイオードや内部電源回路によって行うことができる。
【０１４９】
このようにコンパレータ２０４のしきい値電圧を固定しておけば、コンデンサ１６４による影響で入力電圧の立ち上がり遅れがあっても、フライバック電圧によってしきい値電圧が急上昇して入力電圧よりも高くなることはない。
【０１５０】
図１４に、本実施形態におけるＩＰＤＡの各部での電圧波形を示す。この図に示されるように、入力電圧Ｖ１の立ち上がり遅れが発生してもしきい値電圧が固定されているため、しきい値電圧が入力電圧Ｖ１を超えない。
【０１５１】
これにより、入力電圧Ｖ１の立ち上がり遅れによってパワーＭＯＳトランジスタ２０１ａ〜２０１ｃに繰り返しストレスが印加させることを防止することができる。
【０１５２】
（第６実施形態）
本実施形態では、ＩＰＤＡのうち高電圧検出部２０９におけるスレッショルドレベルを変更することにより、入力電圧Ｖ１の立ち上がり遅れによる問題を解決する。なお、本実施形態では図４のうち高電圧検出部２０９のスレッショルドレベルを変更するのみであるため、図４を参照に説明する。
【０１５３】
本実施形態では、高電圧検出部２０９が高電圧であると検出するスレッショルドレベルを低く設定するようにしている。高圧検出部２０９にはコンパレータ（図示せず）が備えられており、電源電圧がスレッショルドレベルよりも高くなった時に高電圧であるとして、ＯＲ回路２１１にＨｉレベルを出力し、パワーＭＯＳトランジスタ２０１ａ〜２０１ｃをオフするように構成されている。
【０１５４】
この高電圧検出部２０９のスレッショルドレベルをフライバック電圧よりも低く設定することにより、フライバック電圧発生時には高電圧検出部２０９によってパワーＭＯＳトランジスタ２０１ａ〜２０１ｃがオフされるようにできる。
【０１５５】
図１５に、本実施形態におけるＩＰＤＡの各部での電圧波形を示す。この図に示されるように、入力電圧Ｖ１の立ち上がり電圧が遅れたとしても、電源電圧が急上昇することによって高電圧検出部４１０のスレッショルドレベルを超えるため、しきい値電圧が入力電圧Ｖ１を超える前に高電圧検出部４１０からＨｉレベルが出力される。これにより、フライバック電圧発生時にパワーＭＯＳトランジスタ２０１ａ〜２０１ｃがオフされるようにでき、入力電圧の立ち上がり遅れによってパワーＭＯＳトランジスタに繰り返しストレスが印加させることを防止することができる。
【０１５６】
（他の実施形態）
上記各実施形態では、半導体スイッチング素子としてのパワーＭＯＳトランジスタを有するＩＰＤＡ〜Ｃが３つ備えられた負荷駆動回路について説明したが、ＩＰＤが１つの場合や、複数の場合すべてにおいて上記各実施形態を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＡＢＳ制御用ＥＣＵによって制御されるＡＢＳ制御装置の概略構成を示す図である。
【図２】ＡＢＳ制御用ＥＣＵ５０の内部構造を表すブロック図である。
【図３】図２に示す半導体リレー１００ｂの具体的な構成を示す図である。
【図４】図３に示す半導体リレー１００ｂを構成する各ＩＰＤＡ〜Ｃの回路構成を示す図である。
【図５】電圧供給を遮断した際における半導体リレー１００ｂの各部の出力波形を示す図である。
【図６】（ａ）はＲＳフリップフロップ２１３の論理構成を示す図であり、（ｂ）はＲＳフリップフロップ２１３の作動を説明するためのタイミングチャートを示す図である。
【図７】（ａ）は負荷ショート時におけるスレッショルドレベルと電源供給ライン１５６の電位Ｖｂとの関係を示す図であり、（ｂ）は負荷ショート時におけるＲＳフリップフロップ２１３の出力信号を示す図である。
【図８】リレー駆動部７９からの入力電圧に対するＩＰＤＡの各部での電圧波形を示す図である。
【図９】本発明の第２実施形態について、リレー駆動部７９からの入力電圧に対するＩＰＤＡの各部での電圧波形を示す図である。
【図１０】本発明の第３実施形態におけるＩＰＤＡの回路構成を示す図である。
【図１１】本発明の第４実施形態におけるＩＰＤＡの回路構成を示す図である。
【図１２】リレー駆動部７９からの入力電圧に対するＩＰＤＡの各部での電圧波形を示す図である。
【図１３】本発明の第５実施形態におけるＩＰＤＡの回路構成を示す図である。
【図１４】リレー駆動部７９からの入力電圧に対するＩＰＤＡの各部での電圧波形を示す図である。
【図１５】リレー駆動部７９からの入力電圧に対するＩＰＤＡの各部での電圧波形を示す図である。
【図１６】本発明者らが検討に用いた負荷駆動回路の回路構成を示す図である。
【図１７】本発明者らが検討に用いた負荷駆動回路の回路構成を示す図である。
【図１８】ＬＣ発振時における電圧波形を示す図である。
【図１９】図１７に示す負荷駆動回路を簡略化した図である。
【図２０】図１７に示す負荷駆動回路を簡略化した図である。
【図２１】入力電圧Ｖ１としきい値電圧との関係を説明するための図である。
【符号の説明】
５０…ＡＢＳ制御用ＥＣＵ、６０…マイクロコンピュータ、７０…周辺ＩＣ、７７…リセット制御部、７８…駆動禁止信号発生部、７９…リレー駆動部、１００…半導体リレー部、１００ａ、１００ｂ…半導体リレー、１５１…入力端子、１５３…電源端子、１５４…接地端子、１５６…電圧供給ライン、１５７…接地ライン、１６１…抵抗、２０１ａ〜２０１ｃ…パワーＭＯＳトランジスタ、２０４…コンパレータ、Ａ〜Ｃ…ＩＰＤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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