(57)【特許請求の範囲】
【請求項１】
多段変換器（１０）であって、
信号をしきい値に基づいて複数のレベルにスライスするよう機能し、少なくとも１つのスライス点を規定するスライス回路と、
複数の代替のしきい値レベルを発生するよう機能するしきい値発生回路と、
該スライス回路に適用するための該代替のしきい値レベルのうちの１つをランダムに選択するよう機能し、これにより該代替のしきい値レベルのうちのいくつかのものの選択により、該スライス点がランダムに変化し得るようにされた選択回路（９２）と、を含むことを特徴とする多段変換器。
【請求項２】
請求項１に記載の多段変換器において、さらに
少なくとも１つのしきい値をランダムに変化させるよう機能するディザ発生器を含む多段変換器。
【請求項３】
請求項２に記載の多段変換器において、
該ディザ発生器（３８）が、予め定められた数の代替のしきい値にわたって該少なくとも１つのしきい値をランダムに変化させるよう機能するものである多段変換器。
【請求項４】
請求項３に記載の多段変換器において、
該予め定められた数の代替のしきい値の各々が、該しきい値として適用される均等確率を有している多段変換器。
【請求項５】
請求項３に記載の多段変換器において、
該予め定められた代替のしきい値の各々が、該しきい値として適用される不均等確率を有している多段変換器。
【請求項６】
請求項１に記載の多段変換器において、
該スライス回路が、シングル−エンド型である多段変換器。
【請求項７】
請求項１に記載の多段変換器において、
該スライス回路が、全差動型である多段変換器。
【請求項８】
請求項１に記載の多段変換器において、
該多段変換器が、集積回路において実現される多段変換器。
【請求項９】
請求項１に記載の多段変換器において、
該スライス回路が、２ビットのデジタル出力（２４、３２、６４）を生成するものである多段変換器。
【請求項１０】
請求項１に記載の多段変換器において、さらに
誤り訂正回路（２８）を含み、この誤り訂正回路が、該スライス回路からのデジタル出力（２４、３２、６４）を受信して、マルチビット出力を発生するよう機能するものである多段変換器。
【請求項１１】
請求項１０に記載の多段変換器において、
該誤り訂正回路（２８）が、ディザの存在に起因するデジタル出力の変動を矯正するものである多段変換器。
【請求項１２】
請求項１に記載の多段変換器において、
該多段変換器が、２以上（Ｎ）のステージを含み、各ステージが信号を複数レベルにスライスするしきい値を有するスライス回路を含み、各スライス回路が該しきい値の各々をランダムに変化させるよう機能するディザ発生器（３８）を有する多段変換器。
【請求項１３】
請求項１２に記載の多段変換器において、さらに
各スライス回路からのデジタル出力（２４、３２、６４）を受信して、マルチビット出力（１００）を発生するよう機能する誤り訂正回路（２８）を含み、この誤り訂正回路が、ディザの存在に起因するデジタル出力の変化を矯正する機能をも有する多段変換器。
【請求項１４】
請求項２に記載の多段変換器において、
該ディザ発生器（３８）が、雑音源である多段変換器。
【請求項１５】
請求項１４に記載の多段変換器において、
該雑音源が、回路要素である多段変換器。
【請求項１６】
請求項１に記載の多段変換器において、
該しきい値を発生する回路が、該複数の代替しきい値レベルとして、複数の電圧を提供するものである多段変換器。
【請求項１７】
請求項１に記載の多段変換器において、
該しきい値を発生する回路が、複合トランジスタの差動ペア（Ｔ１、Ｔ２）を含み、該複合トランジスタ中でアクティブな複数のトランジスタ（Ｔ１Ａ、Ｔ１Ｂ、Ｔ１Ｃ、Ｔ１Ｄ、Ｔ２Ａ、Ｔ２Ｂ、Ｔ２Ｃ、Ｔ２Ｄ）の数が該複数の代替のしきい値レベルを提供するよう変化するようになっている多段変換器。
【請求項１８】
請求項１７に記載の多段変換器において、
該複合トランジスタの差動ペア（Ｔ１、Ｔ２）の少なくとも１つを構成する複数のトランジスタが、同じ寸法である多段変換器。
【請求項１９】
信号を１つの形式から別の形式に変換する方法であって、
信号をしきい値に基づいて複数のレベルにスライスするステップと、
複合トランジスタ中の複数のアクティブトランジスタを変化させることにより、該しきい値をランダムに変化させるステップと、を含むことを特徴とする方法。
【請求項２０】
請求項１９に記載の方法において、該しきい値をランダムに変化させるステップが、
多数の離散的レベルを発生するステップと、
該多数の離散的レベルの１つを、該しきい値としてランダムに選択するステップと、を含むことを特徴とする方法。
【請求項２１】
請求項２０に記載の方法において、該選択するステップが擬似乱数（９６）を発生するステップと、
該擬似乱数（９６）に基づいて該多数の離散的レベル（８２）の１つを該しきい値として選択するステップ（９２）とを含む方法。
【請求項２２】
請求項２１に記載の方法において、該発生するステップが、
発生しうる他の擬似乱数と同じ発生確率を有する擬似乱数（９２）を発生するステップからなる方法。
【請求項２３】
請求項２１に記載の方法において、該発生するステップが、
発生しうる他の擬似乱数と異なる発生確率を有する擬似乱数（９２）を発生するステップからなる方法。
【請求項２４】
請求項１９に記載の方法において、
該しきい値をランダムに変化させるステップが、該しきい値を変化させるために雑音を発生させるステップからなる方法。
【請求項２５】
請求項１９に記載の方法において、
該しきい値をランダムに変化させるステップが、少なくとも１つの回路要素を区分けして、この回路要素が該しきい値を変化させるよう雑音を発生するようにするステップから成る方法。
【請求項２６】
請求項１９に記載の方法において、
該しきい値をランダムに変化させるステップが、
複数の電圧レベルを発生させるステップと、
該複数の電圧レベルの１つを該しきい値として逐次的にかつランダムに選択することにより該しきい値をランダムに変化させるステップと、からなる方法。
【請求項２７】
信号をある形式から別の形式に変換する方法であって、
信号をしきい値に基づいて複数のレベルにスライスするステップと、
複合トランジスタの差動ペアの各複合トランジスタ中のアクティブトランジスタの数を変化させて、該しきい値をランダムに変化させるステップと、を含むことを特徴とする方法。
【請求項２８】
信号を１つの形式から別の形式に変換する方法であって、
信号をしきい値に基づいて複数のレベルにスライスするステップと、
複合トランジスタを構成するアクティブトランジスタの数を選択して、該しきい値をランダムに変化させるステップと、を含むことを特徴とする方法。
【請求項２９】
信号を１つの形式から別の形式に変換する方法であって、
信号をしきい値に基づいて複数のレベルにスライスするステップと、
複数の電圧レベルを発生するステップと、
該複数の電圧レベルのうちの１つを、該しきい値として逐次的にかつランダムに選択することにより該しきい値をランダムに変化させるステップと、を含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多段変換器に関し、特にディザを利用して非直線性を低減する多段アナログ−デジタル変換器に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
アナログ−デジタル変換器（ＡＤＣ）は、アナログ入力を対応するデジタル表示に変換する。多段ＡＤＣには複数の段が含まれ、その各々がデジタル表示に貢献する。多段変換器は、第１段でアナログ信号を受信して処理する。第１段は１つまたはそれ以上のビットを決定する。剰余が発生し、次の段に伝えられて処理され、１つまたはそれ以上の追加ビットが決定される。この処理は変換器の各段を通じて継続される。各段は、サンプルまたは剰余の処理を完了すると、処理すべき新しいサンプルまたは剰余を受信する。１つの種類の多段変換器はパイプライン変換器として知られている。パイプライン方式は、初めパイプラインを満たすために必要な計算時間中の待ち時間を発生するが、並列処理により変換器の処理能力は増大する。
【０００３】
多段ＡＤＣの各段は、その段の出力が変換器の第１段へのアナログ信号入力のサンプル表示のデジタル表示中に表すより多くのビットを発生することがあり、誤り訂正のためのある程度の冗長性を提供する。各変換段の精度を緩和するために誤り訂正が提供されることがある。誤り訂正器は、多段変換器の各段が発生したビットを受信し、サンプル・アナログ入力を表すデジタル出力を発生する。デジタル誤り訂正器の出力は、変換器からのデジタル出力でもある。
【０００４】
多段変換器は、「Ａ  １０−ｂ  ２０−Ｍｓａｍｐｌｅ／ｓ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ」、Ｌｅｗｉｓ他、米国電気電子学会の半導体回路ジャーナル、１９９２年３月、第２７巻、３５１〜３５８ページおよび「アナログ集積回路の設計」、Ｄ．Ａ．ＪｏｈｎｓおよびＫ．Ｍａｒｔｉｎを含む様々な出版物で開示されており、それらの開示は引用によって本明細書の記載に援用する。
【０００５】
アナログ−デジタル変換器の非直線性を低減する周知の技術の１つはランダム雑音を入力信号に加算することである。入力信号にランダム雑音を加算することによって変換器の信号対雑音比が低下する。信号対雑音比を低下させずに非直線性を低減するため、無関係な周波数範囲でランダム雑音エネルギーを信号に加算することがある。しかし、特定の適用ではこの技術を有益にするために、雑音を加算できる無関係な周波数範囲が存在しなければならない。信号のために利用可能な帯域の全範囲を必要とする適用では、この技術は使用できない。さらに、これらの技術の各々は使用される変換器のダイナミックレンジを低下させる。
【０００６】
変換器のダイナミックレンジを大きく低下させることなく、多段アナログ−デジタル変換器の非直線性を低減する技術が必要である。誤り訂正技術がある種の誤りを訂正する一方、ディザがない場合スプリアス・トーンが占める範囲より広い周波数範囲にわたってスプリアス・トーンを分散させるような方法でスプリアス・トーンの大きさを縮小するディザを導入することによって変換の精度を向上させる。この技術は、周波数スペクトルの一部を使用したりダイナミックレンジを低下させることなくディザを導入する望ましい態様を保持することにより周波数スペクトル全体を信号用に残す。
【０００７】
【課題を解決するための手段】
本発明によれば、入力信号を１つの形式から別の形式に変換する変換器には、信号をレベルにスライスするスライス回路が含まれる。スライス回路にはスライス・レベルを確立する少なくとも１つのしきい値が含まれる。ディザが利用され、スライス回路の少なくとも１つのスライス・レベルを変化させる。
【０００８】
【発明の実施の形態】
本発明の例示としての実施形態による多段ＡＤＣ１０の単純化した概略図を図１に示す。例示としての目的で、各段が２ビットの出力を発生する（Ｎ＋１）ビット変換器１０を説明する。完全差動変換器が示されるが、当業技術分野に熟練した者にはシングルエンド回路として変換器を実現できることを理解されたい。例示では、パイプと呼ばれることもある各段は２ビットの出力を発生する。変換器からの（Ｎ＋１）ビットを達成するため、Ｎ個の段が提供される。しかし、本発明はこれに制限されるものではない。当業技術分野に熟練した者には、異なった数のビット出力を発生する変換器や、異なった数の段を有する変換器や、例示としての実施形態と異なった数のビットを発生する段を有する変換器を実現することができる。変換器は独立型変換器であるかまたは、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、コーデック、無線機または他の混合信号集積回路といった集積回路の一部である。
【０００９】
基準化されたアナログ信号１２がサンプルホールド回路１６の入力１４に適用される。サンプルホールド回路１６は出力１８としてサンプル・アナログ信号２０を供給する。第１段２２はサンプル・アナログ信号２０を入力として受信し、サンプル・アナログ信号２０を表す第１段デジタル出力２４を発生する。例示としての実施形態では、第１段デジタル出力２４は２ビットである。サンプル・アナログ信号２０は第１段デジタル出力２４と第１段剰余２６によって表される。第１段剰余２６は第２段への入力として供給される。第１段デジタル出力２４は誤り訂正回路２８への入力として供給される。
【００１０】
第２段３０は入力として第１段剰余２６を受信する。第２段３０は、第１段剰余２６を表す第２段デジタル出力３２を発生する。例示としての実施形態では、第２段デジタル出力３２は２ビットである。第１段剰余２６はレベルシフトされて利得係数だけ増大し、第２段剰余３４となる。第２段剰余３４は第３段３６への入力として供給される。第２段デジタル出力３４は誤り訂正回路２８への入力として供給される。
【００１１】
ディザ発生器３８からのディザが多段変換器１０の少なくとも１つの段に供給される。ディザは選択された１つの段に適用されるかまたはすべての段に適用される。ディザが供給される各段には同じかまたは異なったディザ信号が供給される。
【００１２】
誤り訂正回路２８は、入力として変換器１０の各段が発生するデジタル出力を受信する論理回路である。各段からのデジタル出力は、誤り訂正回路２８によって受信される際保存され、変換器の構造によってやがて歪められる信号サンプルを表す。当業技術分野で周知のように、誤り訂正回路２８はデジタル出力に含まれる冗長情報に基づいて誤りを訂正し、所定のビット数の多ビット出力であるデジタル出力１００を供給するが、これは変換器１０の出力でもある。誤り訂正回路２８はまた、誤り訂正回路への入力として供給されるデジタル出力へのディザの影響によるデジタル出力の変化も訂正する。
【００１３】
図２は、多段変換器１０の第１段２２、第２段３０、第３段３６、第（Ｎ−１）段４０または第Ｎ段４２といった代表的な段４４の単純化されたブロック図である。アナログ入力信号５４が、アナログ−デジタル副変換器６２への入力として供給される。副変換器６２は、アナログ入力信号をデジタル出力６４等のデジタル信号に変換する。デジタル出力６４が、誤り訂正回路２８と２ビット・デジタル−アナログ変換器４６の両方に供給される。デジタル−アナログ変換器４６は、副変換器６２からデジタル出力６４を受信し、デジタル表示を対応するアナログ信号５０に変換するデジタル−アナログ変換器である。アナログ信号５０は加算ノード５２への入力として提示される。アナログ入力信号５４は、加算ノード５２への別の入力として供給される。加算ノード５２は、アナログ入力信号５４からアナログ信号５０を減算することによってアナログ入力信号５４からデジタル出力６４によって表される信号の部分を除去し、内部段剰余であるアナログ差信号５６を供給する。差信号５６は、増幅器５８の入力として供給されるが、この増幅器は非常に正確な利得を提供する。好適な実施形態では、増幅器５８の利得は２である。増幅器５８は出力として増幅差信号６０を供給するが、これは段４４の内部段剰余の増幅された（利得が上昇した）バージョンであるアナログ出力である。設計以外の段の利得が変化すると段の出力と入力の関係の不連続性が生じ、その段からのデジタル出力がアナログ入力を正確に反映しないことになる。アナログ入力を正確に反映しないことはあるアナログ入力に対する誤ったデジタル出力を生じるが、これは周波数領域でスプリアス・トーンとして現れる。各段の増幅器５８で利得係数だけ差信号を増大することは、当業技術分野で周知のようにデジタル出力６４による信号のレベルシフトと組み合わされて、信号対雑音比を維持し、増幅差信号６０をアナログ回路の範囲内に維持する。増幅差信号６０は段４４の剰余であり、もしあれば次の段に供給され、さらに処理される。
【００１４】
第１段２２へのアナログ入力信号はサンプル・アナログ信号２０である。次の段へのアナログ入力信号は前の処理段からの剰余である。第Ｎ段には次の段がないので剰余を供給する必要はない。
【００１５】
ある段の１つのまたは複数のスライス・レベルを変化させるためにディザが導入されると、その段から誤り訂正回路２８に提供されるデジタル出力６４はディザがないときと比べて変化する。ディザまたは不十分な整定時間、オフセットまたは電荷注入といった他のアナログ−デジタル副変換器の作用によって副変換器６２がディザがないときと異なったレベルスライス決定を行う場合、差信号５６は絶対振幅の意味でディザがない場合と異なる。増幅器５８は場合によってはより大きな差信号に対応しなければならず、もしあれば次の段はより大きなアナログ入力信号の受信に対応できなければならない。より大きな剰余の可能性に対応する技術の１つは、他の場合には１ビット副変換器で十分なときに２ビット副変換器６２を使用することである。追加ビットは誤り訂正回路２８が使用する冗長情報を提供する。整定またはオフセット等により、副変換器６２によってなされるアナログ−デジタル変換の誤りは誤り訂正回路によって訂正される。
【００１６】
副変換器６２は、アナログ入力信号をデジタル出力信号に変換する。アナログ信号は所定の数のレベルにスライスされ、デジタル表示またはデジタル出力信号を発生する。スライス点は、１つのレベルを隣接する１つのまたは複数のレベルに区分する。信号をレベルにスライスするには、信号がスライスされるレベルの数より１少ないスライス点が必要である。副変換器６２は、図３に示すように比較器を使用するスライス回路として実現される。スライスすべき信号を入力として受信する２つの比較器７０および７２が利用され、２ビット・デジタル出力を発生する。比較器を使用して信号をレベルにスライスするには信号がスライスされるレベルの数より１少ない比較器が必要である。スライス点は、各比較器の比較器出力が論理１か論理０かを決定する比較器しきい値を設定することによって決定される。
【００１７】
図３の例示としての実施形態のように信号を３つのレベルにスライスするため、２つのスライス点と、ひいては２つの比較器が利用される。スライスされた信号が分類される３つのレベルを２進数として表すには２ビットが必要である。信号をより多くのレベルにスライスするにはより多くの比較器が必要であり、スライスされた信号が分類されるレベルを２進数として表す異なったより高次のビット数が必要である。すべてのビットの組合せが使用されないこともある。
【００１８】
副変換器６２のスイッチドキャパシタによる実現が図３に示されるが、そこでは２つの比較器７０および７２が２ビット・デジタル出力６４を発生する。２ビット・デジタル出力６４は＋１、０または−１を表し、これが信号がスライスされる３つのレベルの１つを表す。デジタル出力６４が誤り訂正回路２８によって使用され、デジタル出力１００を決定し、内部段剰余をレベルシフトする。各比較器は第１入力として増幅差信号６０、または第１段２２の場合サンプル・アナログ信号２０を受信し、第２入力として比較器７０および７２の１つまたはそれ以上のしきい値設定を受信する。
【００１９】
本発明によれば、多段変換器１０の少なくとも１つのアナログ−デジタル副変換器６２で少なくとも１つのスライス点がディザリングされ、ランダム・スライス点を提供する。比較器７０および７２に適用される電位しきい値レベルが雑音発生器によって発生される。雑音の振幅は量子化されるかまたは連続的である。時間は離散化されるかまたは連続的である。しきい値をディザリングする技術の１つは、デジタル−アナログ変換器の電圧として複数の電位しきい値レベルを発生する。デジタル−アナログ変換器の例には、抵抗分割器、キャパシタ分割器および比ＭＯＳＦＥＴが含まれるがこれらに制限されるものではない。抵抗列７４は、抵抗列の一端の第１電位基準７８と抵抗列のもう一端の第２電位基準８０の間に結合された複数の抵抗７６から構成されている。抵抗列中の連続する抵抗７６の間と、場合によっては、抵抗列と抵抗列７４に電圧を加えるエネルギー源との間にタップ８２が存在する。抵抗列７４に電圧を加えるように結合されたエネルギー源によって、各タップは電位しきい値レベルを提供する。
【００２０】
比較器７０および７２に適用可能な電位しきい値レベルの範囲は、第１および第２基準電位７８および８０、抵抗列７４を構成する抵抗７６の抵抗値の大きさおよび抵抗８４および８６の抵抗値の大きさに依存する。抵抗列７４を構成する抵抗７６の抵抗値の大きさは同一である必要はない。抵抗７６の抵抗値は電位しきい値の範囲内で電位しきい値レベルを決定する。電位しきい値は図３では中心抵抗９０について対称的であるものとして示されているが、本発明はこれに制限されるものではない。
【００２１】
タップ８２はマルチプレクサ９２のような選択回路を通じて結合され、少なくとも１つの電位しきい値レベルを比較器７０または７２に提供する。電位しきい値レベルは、中心抵抗９０について対称的なプラス／マイナスの組合せでマルチプレクサ９２に結合される。しかし、本発明はこれに制限されるものではない。電位しきい値レベルは線路１０２および１０４を通じて比較器７０および７２に結合されるが、これらは別の段に結合されることもある。線路１０２および１０４のクロスオーバは同じしきい値レベルを比較器７０および７２の反対の符号の入力に提供するが、本発明はこれに制限されるものではない。
【００２２】
量子化振幅、離散化雑音発生器の例がディザ発生器３８として示されるが、本発明はこれに制限されるものではない。どの電位しきい値レベルをしきい値として比較器７０および７２に適用するかを選択する技術の１つは疑似乱数発生器９４を利用する。疑似乱数発生器９４は所定の数の乱数の１つである乱数を発生する。乱数は、例えば、同じ発生確率を有するが、本発明はこれに制限されるものではない。乱数は等しくない発生確率を有することもある。乱数は、抵抗列７４とマルチプレクサ９２として示されるデジタル−アナログ変換器への入力として適用される。乱数はマルチプレクサ９２の選択入力９６として適用され、タップ８２で発生した１組の電位しきい値をマルチプレクサ９２の出力９８として選択し、線路１０２および１０４を通じて比較器７０および７２に適用する。タップ８２から比較器７０および７２にしきい値として適用される電位しきい値をランダムに変化させ、ひいては比較器７０および７２のスライス点をランダムに変化させることによって、アナログ−デジタル副変換器６２からのデジタル出力にディザ効果が導入される。疑似乱数発生器９４からの同じ疑似乱数か、または異なった疑似乱数が変換器１０の各段に適用され、そこにディザが供給される。
【００２３】
図３で示されるスイッチドキャパシタによる実現では、クロック相ＡおよびＢが２相の重複しないクロック信号として発生する。当業技術分野で周知のように、相ＡおよびＢの切換によってスイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７およびＳ８が操作される。クロック相Ｂが「高」の場合、スイッチＳ１、Ｓ２、Ｓ３およびＳ４は開であり、比較器７０および７２の差動入力を前の段からの剰余と切り離す。スイッチＳ５、Ｓ６、Ｓ７およびＳ８は閉であり、キャパシタＣ１、Ｃ２、Ｃ３およびＣ４の基準条件を確立する。補助スイッチ（図示せず）が比較器７０および７２の差動入力を基準電圧といった基準（図示せず）に結合する。基準はキャパシタＣ１、Ｃ２、Ｃ３およびＣ４を充電し、比較器を線形動作領域に維持する。クロック相Ｂが「低」に遷移する場合、基準は比較器入力のキャパシタＣ１、Ｃ２、Ｃ３およびＣ４に保存される。
【００２４】
クロック相Ａが「高」に遷移すると、段への入力は比較器の差動入力と、クロック相Ｂが「高」の間に充電された同じキャパシタＣ１、Ｃ２、Ｃ３およびＣ４を通過する剰余に結合される。相Ａの終了時、比較器７０および７２の出力はラッチされてデジタル誤り訂正器２８に供給され、もしあれば次の段に供給される。このサイクルは反復され、クロック相Ａは「低」に遷移し、クロックＢは「高」に遷移する。
【００２５】
図３に示すように、反対の極性の同じ大きさの電位しきい値が比較器７０および７２に供給される場合、タップ８２に発生する電位しきい値の中から出力９８として大きい方の大きさのしきい値を選択すると比較器７０が決定するスライス点は低下し、比較器７２が決定するスライス点は上昇する。逆に、タップ８２に発生する電位しきい値の中から出力９８として小さい方のしきい値を選択すると比較器７０が決定するスライス点は上昇し、比較器７２が決定するスライス点は低下する。しかし、本発明はこれに制限されるものではない。比較器７０および７２のスライス点は同じかまたは異なった方向に、互いに独立して移動することもある。
【００２６】
代案として、また変換器の非直線性を低減する上記の技術と共に、図３を参照すると見られる技術は一定のしきい値を比較器７０および７２に（１つの乱数をマルチプレクサ９２に適用する結果として、但し固定しきい値で十分であるが）適用する。雑音が比較器７０および７２のしきい値にディザ効果を導入するように、何らかの組合せのキャパシタＣ１、Ｃ２、Ｃ３およびＣ４の容量が調節される。（ｋ×Ｔ）／Ｃ（ｋはボルツマン定数、Ｔはケルビン絶対温度単位のキャパシタの温度、Ｃはファラド単位の容量）によるキャパシタ内の雑音はキャパシタに適用される信号に重ねられ、比較器しきい値に対するディザ効果に帰結する。当業技術分野に熟練した者には、この種の操作のためにキャパシタの容量を調節することができる。雑音をディザとして導入するように素子の容量が調節される場合、その素子はディザ発生器と見なされる。
【００２７】
しきい値と、ひいてはスライス回路のスライス・レベルをディザリングし、変換器の非直線性を低減する代替技術が、図４に概略図で示される。比較器しきい値設定のランダムな変化が導入され、１つのまたは複数のスライス・レベルをディザリングする。比較器への入力はトランジスタの差動ペアである。図４のトランジスタの差動ペアは複合トランジスタＴ１およびＴ２によって表される。複合トランジスタＴ１およびＴ２のドレーンは定電流源１１０に結合される。入力が差動入力１１２および１１４に結合されると、トランジスタＴ１またはＴ２の１つのドレーンを通る電流が増大し、もう１つのトランジスタのドレーンを通る電流が減少する。
【００２８】
複合トランジスタＴ１は、Ｔ１Ａ、Ｔ１Ｂ、Ｔ１ＣおよびＴ１Ｄといった複数のトランジスタから構成される。同様に、複合トランジスタＴ２は、Ｔ２Ａ、Ｔ２Ｂ、Ｔ２ＣおよびＴ２Ｄといった複数のトランジスタから構成される。トランジスタＴ１Ａ、Ｔ１Ｂ、Ｔ１Ｃ、Ｔ１Ｄ、Ｔ２Ａ、Ｔ２Ｂ、Ｔ２Ｃ、Ｔ２Ｄは、同じ大きさであることもあれば違う大きさであることもある。トランジスタＴ１またはＴ２を構成するアクティブ、すなわち、通電状態であるトランジスタの数は、疑似乱数発生器９４が発生する疑似乱数によって決定される。複合トランジスタＴ１およびＴ２の相対的大きさは、トランジスタＴ１およびＴ２を構成するアクティブであるトランジスタの数と大きさによって変化し、トランジスタＴ１およびＴ２を含む比較器のしきい値を有効にシフトする。疑似乱数はトランジスタＭ１１、Ｍ１２またはＭ１３が通電状態か、そして次にトランジスタＴ１Ｂ、Ｔ１ＣまたはＴ１Ｄが通電状態、すなわちアクティブかを決定する。トランジスタＭ１１、Ｍ１２またはＭ１３のどれが通電状態かを変化させることによって複合トランジスタＴ１の大きさが変化する。同様に、疑似乱数はトランジスタＭ２１、Ｍ２２またはＭ２３が通電状態か、そして次にトランジスタＴ２Ｂ、Ｔ２ＣまたはＴ２Ｄが通電状態、すなわちアクティブかを決定する。トランジスタＭ２１、Ｍ２２またはＭ２３のどれが通電状態かを変化させることによって複合トランジスタＴ２の大きさが変化する。同じかまたは異なった確率の、同じかまたは異なった疑似乱数が供給され、各トランジスタＴ１およびＴ２を構成するトランジスタのどれが通電状態かを変化させる。複合トランジスタＴ１またはＴ２を構成するアクティブなトランジスタの数を変化させるなどして複合トランジスタＴ１、Ｔ２またはその両方の大きさを変化させることによって、複合トランジスタの差動ペアによって形成される比較器のしきい値と、ひいては複合トランジスタの差動ペアを含む比較器のスライス点が変化する。しきい値と、ひいてはスライス点を変化させるこの技術は処理の変化とバイアス電流の変化の影響を受けやすいが、適用範囲によっては十分である。
【００２９】
他の方法としては、またディザを導入する上記の技術と共に、比較器内の回路がランダム雑音を発生し、１つのまたは複数のスライス・レベルをディザリングすることがある。ランダム雑音を発生する比較器内の回路の例は、内部で発生する雑音が比較器しきい値と、ひいては比較器が確立するスライス点をランダムに変化させるように入力トランジスタの差動ペアの大きさを調節するものである。当業技術分野に熟練した者には、この種の操作のためにトランジスタの大きさを調節することができる。他の技術と同様、しきい値を変化させるこの技術は処理の変化とバイアス電流の変化の影響を受けやすいが、適用範囲によっては十分である。
【００３０】
また、例えば、入力トランジスタの差動ペアがある場合それを小さくして入力関連雑音が相対的に大きくなるようにするなどして比較器回路を修正することによって、比較器に雑音を発生させることもできる。有効比較器雑音は、比較器への入力での信号の大きさを低減することによっても制御できる。これは、図３の比較器の１つまたは両方に任意のキャパシタを追加することによって達成される。図３では、任意のキャパシタＣ５は、比較器７２の入力でキャパシタＣ１およびＣ２の間に結合されている。同様に、任意のキャパシタＣ６が、比較器７０の入力でキャパシタＣ３およびＣ４の間に結合されている。キャパシタＣ１、Ｃ２およびＣ５は、キャパシタＣ３、Ｃ４およびＣ６と共に、分圧器を形成し、それぞれ比較器７２および７０の入力で信号の振幅を低減する。比較器７２および７０の入力で信号の振幅を低減することによって事実上信号対雑音比が低下し信号の大きさに対する雑音の大きさが増大するので、雑音がディザ作用を提供する。信号レベルを低下させることによって、比較器の内部雑音がランダム雑音を導入し、スライス・レベルを変化させる。
【００３１】
ディザの効果は、トーン・エネルギーをディザがない場合スプリアス・トーンが占める範囲より広い周波数範囲に広げることによってデジタル出力１００中のスプリアス・トーンの大きさを減少させることである。この技術を使用すると、他のディザ技術の場合のように周波数スペクトルの一部を利用することなくディザが導入される。周波数スペクトルの一部を利用することなくディザを導入することによって、全周波数スペクトルが信号用に利用可能となる。さらに、ディザを導入するこの技術は、他のディザ技術ほど多くの信号ダイナミックレンジを使用しない。デジタル誤り訂正器２８が導入するデジタル誤り訂正によって、フルスケールに近い信号に対してもディザによって移動するしきい値の影響が除去される。さらに、ディザを加えるためにアナログ入力信号を多段変換器１０への入力として供給する前に処理する必要がないので、変換器の複雑さが低減される。
【００３２】
本発明は、通信システム、信号処理、信号変換およびオーディオ機器で特に有益である。こうした適用は、ディザを導入するために信号周波数スペクトルの一部を利用することなくディザを導入し、それによって利用可能な周波数範囲全体を信号帯域幅のために保留する利点を有する。スプリアス・トーンは大きさが減少し、周波数が分散する。
【００３３】
本発明の例示としての実施形態は、各段がデジタル出力中に同じ数のビットを発生するものが説明されたが、本発明はこれに制限されるものではない。変換器の段がデジタル出力として異なった数のビットを発生することもある。さらに、本発明の例示としての実施形態は、選択される多様なしきい値を発生する抵抗列を供給するものとして説明されたが、本発明はこれに制限されるものではない。選択されるしきい値を発生する他の方法は本発明の範囲内である。さらに、当業技術分野に熟練した者には、変換器がスイッチドキャパシタ構造または等価抵抗構造で実現されることを理解されたい。
【図面の簡単な説明】
【図１】本発明による多段アナログ−デジタル変換器の一部の単純化した概略図である。
【図２】図１の多段アナログ−デジタル変換器で有効な多段変換器の代表的な段の単純化した概略図である。
【図３】図１の多段アナログ−デジタル変換器で有効なアナログ−デジタル副変換器の単純化した概略図である。
【図４】アナログ−デジタル変換器の代替実施形態を示すアナログ−デジタル変換器の一部の単純化した概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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