(57)【特許請求の範囲】
【請求項１】
入力信号に対して最尤系列推定の等化処理を行う第１等化手段と、入力信号に対して判定帰還の等化処理を行う第２等化手段と、トレーニング期間では前記第１等化手段にて演算された復調信号を出力し、メッセージ期間では前記第１等化手段にて演算された復調信号と前記第２等化手段にて演算された復調信号のどちらかを出力するように制御する制御手段とを具備することを特徴とする等化器。
【請求項２】
制御手段は、トレーニング期間の最終シンボルにおいて、第２等化手段にて生成される誤差信号が予め設定された閾値を越えた場合、メッセージ期間において、第１等化手段にて演算された復調信号を出力することを特徴とする請求項１記載の等化器。
【請求項３】
制御手段は、トレーニング期間における第２等化手段にて生成される誤差信号の積算値が予め設定された閾値を越えた場合、メッセージ期間において、第１等化手段にて演算された復調信号を出力することを特徴とする請求項１記載の等化器。
【請求項４】
制御手段は、トレーニング期間の最終シンボルにおいて、第２等化手段にて生成される誤差信号が予め設定された第１閾値を越え、かつ、第１等化手段にて生成されるブランチメトリックから前記誤差信号を減算した値が予め設定された第２閾値を越えた場合、メッセージ期間において、第１等化手段にて演算された復調信号を出力することを特徴とする請求項１記載の等化器。
【請求項５】
制御手段は、トレーニング期間における第２等化手段にて生成される誤差信号の積算値が予め設定された第１閾値を越え、かつ、第１等化手段にて生成されるブランチメトリックの積算値から前記誤差信号の積算値を減算した値が予め設定された第２閾値を越えた場合、メッセージ期間において、第１等化手段にて演算された復調信号を出力することを特徴とする請求項１記載の等化器。
【請求項６】
制御手段は、第１等化手段又は第２等化手段のうち、メッセージ期間において復調信号を出力しない手段の動作を停止させることを特徴とする請求項１乃至請求項５のいずれかに記載の等化器。
【請求項７】
請求項１乃至請求項６のいずれかに記載の等化器を搭載し、前記等化器を用いて受信信号の波形を整形することを特徴とする通信端末装置。
【請求項８】
請求項１乃至請求項６のいずれかに記載の等化器を搭載し、前記等化器を用いて受信信号の波形を整形することを特徴とする基地局装置。
【請求項９】
通信端末装置又は基地局装置の少なくとも一方に請求項１乃至請求項６のいずれかに記載の等化器を搭載し、無線通信を行うことを特徴とする無線通信システム。
【請求項１０】
入力信号に対して最尤系列推定の等化処理にて演算された復調信号と入力信号に対して判定帰還の等化処理にて演算された復調信号のどちらを出力するかを制御する等化方法であって、トレーニング期間では最尤系列推定の等化処理にて演算された復調信号を出力し、メッセージ期間では前記最尤系列推定の等化処理にて演算された復調信号と判定帰還の等化処理にて演算された復調信号のどちらかを出力することを特徴とする等化方法。
【請求項１１】
トレーニング期間の最終シンボルにおいて、判定帰還の等化処理にて生成される誤差信号が予め設定された閾値を越えた場合、メッセージ期間において、最尤系列推定の等化処理にて演算された復調信号を出力することを特徴とする請求項１０記載の等化方法。
【請求項１２】
制御手段は、トレーニング期間における判定帰還の等化処理にて生成される誤差信号の積算値が予め設定された閾値を越えた場合、メッセージ期間において、最尤系列推定の等化処理にて演算された復調信号を出力することを特徴とする請求項１０記載の等化方法。
【請求項１３】
トレーニング期間の最終シンボルにおいて、判定帰還の等化処理にて生成される誤差信号が予め設定された第１閾値を越え、かつ、最尤系列推定の等化処理にて生成されるブランチメトリックから前記誤差信号を減算した値が予め設定された第２閾値を越えた場合、メッセージ期間において、最尤系列推定の等化処理にて演算された復調信号を出力することを特徴とする請求項１０記載の等化方法。
【請求項１４】
制御手段は、トレーニング期間における判定帰還の等化処理にて生成される誤差信号の積算値が予め設定された第１閾値を越え、かつ、最尤系列推定の等化処理にて生成されるブランチメトリックの積算値から前記誤差信号の積算値を減算した値が予め設定された第２閾値を越えた場合、メッセージ期間において、最尤系列推定の等化処理にて演算された復調信号を出力することを特徴とする請求項１０記載の等化方法。
【請求項１５】
制御手段は、最尤系列推定の等化処理又は判定帰還の等化処理のうち、メッセージ期間において復調信号を出力しない処理動作を停止させることを特徴とする請求項１０乃至請求項１４のいずれかに記載の等化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル移動体通信システムの通信装置等に搭載される等化器及び等化方法に関する。
【０００２】
【従来の技術】
無線通信システムにおいて、送信機から送信された信号は、反射や散乱を繰り返した波の合成波として受信機に受信される。各波の到来時間は伝搬経路の長さによって異なるため、無線伝送路では、信号同士が互いに干渉を起こす。
【０００３】
高速ディジタル伝送を行うディジタル移動体通信では、信号同士が互いに干渉を起こすと、受信側の復号処理における信号の判定が困難になり、データの誤り率が著しく増加する。このため、受信側では、等化器により受信信号の波形を整形して信号間干渉の影響を低減する。
【０００４】
等化器には、既に判定したシンボルを用いて将来のシンボルに対して生じる符号間干渉を推定し除去する判定帰還型等化器と、推定した伝送路を利用して最尤系列推定を行う最尤系列推定型等化器がある。
【０００５】
まず、従来の判定帰還型等化器の構成及び動作について、図面を用いて説明する。図７は、従来の判定帰還型等化器の構成を示すブロック図である。
【０００６】
図７に示す判定帰還型等化器の入力信号は、遅延器１、遅延器２、遅延器３をそれぞれ通過することにより１サンプリング周期ずつ遅延される。
【０００７】
また、入力信号は、ディジタル乗算器４にて、タップ係数信号ｋ１を乗算される。同様に、１サンプリング周期遅延した入力信号は、ディジタル乗算器５にて、タップ係数信号ｋ２を乗算され、２サンプリング周期遅延した入力信号は、ディジタル乗算器６にて、タップ係数信号ｋ３を乗算され、３サンプリング周期遅延した入力信号は、ディジタル乗算器７にて、タップ係数信号ｋ４を乗算される。
【０００８】
タップ係数信号を乗算された各信号は、ディジタル加算器８にて加算され、加算された信号（以下、「加算信号」という）は、判定器９及びディジタル減算器１３に出力される。そして、判定器９にて、加算信号の電力値により、送信機から送信された信号が推定される。推定された信号（以下、「推定信号」という）は、他の機器に出力されるとともに、遅延器１０を通過して１サンプリング周期遅延させられた後、ディジタル乗算器１１にて、タップ係数信号ｋ５を乗算させられ、ディジタル加算器８に入力される。
【０００９】
ここで、一般に、移動体通信の送信機は、送信信号のメッセージの前に既知のトレーニング信号系列を挿入する。一方、受信機内の等化器は、伝送路特性に適応させるため、トレーニング信号系列と同じトレーニング用参照信号系列を記憶し、トレーニング信号系列を受信している間、トレーニング用参照信号系列を用いて等化処理を行う。以下、トレーニング信号系列を受信している期間をトレーニング期間と呼び、メッセージを受信している期間をメッセージ期間と呼ぶ。
【００１０】
制御信号にて切替スイッチ１２を切替え制御することにより、トレーニング期間のときにトレーニング用参照信号がディジタル減算器１３に入力され、メッセージ期間のときに推定信号がディジタル減算器１３に入力される。
【００１１】
そして、ディジタル減算器１３にて、加算信号からトレーニング用参照信号又は推定信号が減算されて判定誤差を表す信号（以下、「誤差信号」という）が算出され、係数更新部１４に出力される。
【００１２】
そして、係数更新部１４にて、ＲＬＳ（Ｒｅｃｕｒｓｉｖｅ  Ｌｅａｓｔ  Ｓｑｕａｒｅ）アルゴリズム等の所定のアルゴリズムを用いて、入力信号、誤差信号及びメモリ１５に記憶された１シンボル周期前のタップ係数から、タップ係数信号がシンボル毎に算出され、更新されたタップ係数信号ｋ１〜ｋ５が各乗算器及びメモリ１５に出力される。
【００１３】
このように、従来の判定帰還型等化器は、トレーニング期間及びメッセージ期間において、シンボル毎にタップ係数を適応的に更新することにより、回線の変動に追従して等化処理を行っている。
【００１４】
次に、従来の最尤系列推定型等化器の構成及び動作について、図面を用いて説明する。図８は、従来の最尤系列推定型等化器の構成を示すブロック図である。
【００１５】
図８に示す最尤系列推定型等化器において、まず、入力信号の同相成分（以下、各信号の同相成分を「Ｉ成分」とする）及びレプリカ信号Ｉ成分がディジタル減算器５１に入力される。同時に、入力信号の直交成分Ｑ成分（以下、各信号の直交成分を「Ｑ成分」とする）及びレプリカ信号Ｑ成分がディジタル減算器５２に入力される。
【００１６】
そして、ディジタル減算器５１にて、入力信号Ｉ成分からレプリカ信号Ｉ成分が減算されて誤差信号Ｉ成分が算出される。同様に、ディジタル減算器５２にて、入力信号Ｑ成分からレプリカ信号Ｑ成分が減算されて誤差信号Ｑ成分が算出される。
【００１７】
次に、２乗和演算器５３にて、誤差信号Ｉ成分及び誤差信号Ｑ成分をそれぞれ２乗した後に加算することによりブランチメトリックが算出され、最尤系列推定器５４にて、入力されたブランチメトリックを用いて、ビタビアルゴリズム等により最尤系列推定処理が行われ復調信号が出力される。
【００１８】
また、回線歪推定器５５には、誤差信号Ｉ成分並びに誤差信号Ｑ成分、及び、最尤系列推定器５４から出力された送信系列Ｉ成分並びに送信系列Ｑ成分が入力される。そして、回線歪推定器５５にて、最尤な誤差信号及び最尤状態を用いて、ＬＭＳアルゴリズムやＲＬＳアルゴリズム等の所定のアルゴリズムにより各状態における回線歪が推定され、回線歪を示すタップ係数Ｉ成分及びタップ係数Ｑ成分が算出される。
【００１９】
そして、レプリカ生成器５６にて、タップ係数Ｉ成分及びタップ係数Ｑ成分が送信系列候補に畳み込まれて次回の最尤系列推定に用いられるレプリカ信号Ｉ成分及びレプリカ信号Ｑ成分が生成される。
【００２０】
このように、従来の最尤系列推定型等化器は、誤差信号Ｉ成分及び誤差信号Ｑ成分をそれぞれ２乗した後に加算してブランチメトリックを算出し、ビタビアルゴリズム等により最尤系列推定処理を行うことにより、受信信号の波形を整形している。
【００２１】
【発明が解決しようとする課題】
ここで、判定帰還型等化器は、演算量が少ないが、等化能力が劣るため誤り率特性が劣化する。一方、最尤系列推定型等化器は、等化能力に優れているが、演算量が非常に多いため、収束速度が遅く、回線の変動が急激である場合に追従できない。このように、判定帰還型等化器にも最尤系列推定型等化器にもそれぞれ一長一短がある。
【００２２】
本発明はかかる点に鑑みてなされたものであり、誤り率特性を劣化させずに演算量を削減することができる等化器及び等化方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記課題を解決するために、本発明は、メッセージ期間において、誤差信号が所定の閾値より大きい場合、最尤系列推定型等化器にて等化処理を行い、それ以外の場合、判定帰還型等化器にて等化処理を行う。
【００２４】
【発明の実施の形態】
本発明の等化器は、入力信号に対して最尤系列推定の等化処理を行う第１等化手段と、入力信号に対して判定帰還の等化処理を行う第２等化手段と、トレーニング期間では前記第１等化手段にて演算された復調信号を出力し、メッセージ期間では前記第１等化手段にて演算された復調信号と前記第２等化手段にて演算された復調信号のどちらかを出力するように制御する制御手段とを具備する構成を採る。
【００３９】
本発明の等化方法は、入力信号に対して最尤系列推定の等化処理にて演算された復調信号と入力信号に対して判定帰還の等化処理にて演算された復調信号のどちらを出力するかを制御する等化方法であって、トレーニング期間では最尤系列推定の等化処理にて演算された復調信号を出力し、メッセージ期間では前記最尤系列推定の等化処理にて演算された復調信号と判定帰還の等化処理にて演算された復調信号のどちらかを出力する方法を採る。
【００５１】
以下、本発明の実施の形態について、添付図面を参照して詳細に説明する。
【００５２】
（実施の形態１）
図１は、本発明の実施の形態１における等化器の構成を示すブロック図である。図１の等化器は、接続スイッチ１０１と、接続スイッチ１０２と、最尤系列推定型等化器１０３と、判定帰還型等化器１０４と、切替スイッチ１０５と、各スイッチを制御する制御回路１０６とから主に構成されている。
【００５３】
制御回路１０６は、トレーニング期間であるか否かを知らせる制御信号Ｃ１とトレーニング期間の最終シンボルを知らせる制御信号Ｃ２と、判定帰還型等化器１０４から誤差信号とを入力し、これらの信号の内容に基づいて接続スイッチ１０１、接続スイッチ１０２及び切替スイッチ１０５を制御する。
【００５４】
図２は、実施の形態１における等化器の制御回路１０６の構成を示すブロック図である。
【００５５】
制御回路１０６のメモリ２０２は、接続スイッチ２０１を通過して入力した誤差信号を格納し、格納した誤差信号をディジタル減算器２０３に出力する。ディジタル減算器２０３は、誤差信号から閾値ｔ１を減算した信号を判定器２０４に出力する。
【００５６】
判定器２０４は、誤差信号が閾値ｔ１より高いか否かを判定し、判定結果に基づく制御信号（以下、「判定信号」という）Ｊ１を切替スイッチ１０５及び論理和回路２０５に出力する。具体的には、判定器２０４は、トレーニング期間、あるいは、メッセージ期間において誤差信号が閾値ｔ１より高い場合、切替スイッチ１０５を制御して最尤系列推定型等化器１０３の復調信号を外部機器に出力させる。また、メッセージ期間において誤差信号が閾値ｔ１より低い場合、切替スイッチ１０５を制御して判定帰還型等化器１０４の復調信号を外部機器に出力させる。なお、ディジタル減算器２０３を用いず、誤差信号及び閾値ｔ１を判定器２０４に入力し、判定器２０４にて誤差信号と閾値ｔ１の大小を判定してもよい。
【００５７】
論理和回路２０５は、制御信号Ｃ１及び判定信号Ｊ１により論理和演算を行い、演算結果である判定信号Ｊ２を接続スイッチ１０１及び接続スイッチ１０２に出力する。具体的には、メッセージ期間において誤差信号が閾値ｔ１より高い場合、接続スイッチ１０２を切断して最尤系列推定型等化器１０３のみを動作させ、メッセージ期間において誤差信号が閾値ｔ１より低い場合、接続スイッチ１０１を切断して判定帰還型等化器１０４のみを動作させる。
【００５８】
次に、実施の形態１における等化器の等化処理について説明する。まず、トレーニング期間において、接続スイッチ１０１及び接続スイッチ１０２はともに接続され、入力信号は、最尤系列推定型等化器１０３及び判定帰還型等化器１０４にてそれぞれ等化処理される。そして、トレーニング期間中、最尤系列推定型等化器１０３にて演算された復調信号が切替スイッチ１０５を通過して外部機器に出力される。
【００５９】
制御回路１０６の接続スイッチ２０１は、制御信号Ｃ２により、トレーニング期間の最終シンボルのときのみ接続され、判定帰還型等化器１０４から出力された誤差信号は、接続スイッチ２０１を通過してメモリ２０２に入力される。
【００６０】
メモリ２０２に入力された誤差信号は、ディジタル減算器２０３にて閾値ｔ１を減算され判定器２０４に出力される。そして、判定器２０４にて、誤差信号が閾値ｔ１より高いか否か判定され、その判定結果に基づく判定信号Ｊ１が、切替スイッチ１０５及び論理和回路２０５に出力される。
【００６１】
そして、判定信号Ｊ１により、トレーニング期間、あるいは、メッセージ期間において誤差信号が閾値ｔ１より高い場合、最尤系列推定型等化器１０３にて演算された復調信号が外部機器に出力され、メッセージ期間において誤差信号が閾値ｔ１より低い場合、判定帰還型等化器１０４にて演算された復調信号が外部機器に出力されるように、切替スイッチ１０５が制御される。
【００６２】
また、論理和回路２０５にて、制御信号Ｃ１と判定信号Ｊ１とが論理和演算され、判定信号Ｊ２が接続スイッチ１０１及び接続スイッチ１０２に出力される。
【００６３】
判定信号Ｊ２により、誤差信号が閾値ｔ１より高い場合、メッセージ期間中接続スイッチ１０２は切断され、逆に、誤差信号が閾値ｔ１より低い場合、メッセージ期間中接続スイッチ１０１は切断される。
【００６４】
このように、トレーニング期間の最終シンボルで誤差信号が閾値ｔ１より高いか否かを判定し、メッセージ期間において演算を行う等化器を選択することにより、誤り率特性をほとんど劣化させずに演算量を削減でき、回線の変動が急激である場合でも追従させることができる。
【００６５】
（実施の形態２）
図３は、実施の形態２における等化器の制御回路１０６の構成を示すブロック図である。なお、実施の形態２における等化器の構成は、図１と同様であるので説明を省略する。また、図３に示す等化器の制御回路１０６において、図２に示す等化器の制御回路１０６と共通する部分については、図２と同一符号を付して説明を省略する。
【００６６】
図３に示す等化器の制御回路１０６は、図２の等化器の制御回路１０６に積算器３０１を追加した構成を採る。積算器３０１は、誤差信号を積算し、その積算値を接続スイッチ２０１に出力する。
【００６７】
メモリ２０２は、接続スイッチ２０１を通過した誤差信号の積算値を格納し、格納した誤差信号の積算値をディジタル減算器２０３に出力する。ディジタル減算器２０３は、誤差信号の積算値から閾値ｔ１を減算した信号を判定器２０４に出力する。
【００６８】
判定器２０４は、誤差信号の積算値が閾値ｔ１より高いか否かを判定し、判定信号Ｊ１を切替スイッチ１０５及び論理和回路２０５に出力する。具体的には、判定器２０４は、トレーニング期間、あるいは、メッセージ期間において誤差信号の積算値が閾値ｔ１より高い場合、最尤系列推定型等化器１０３の復調信号を外部機器に出力する。また、メッセージ期間において誤差信号の積算値が閾値ｔ１より低い場合、切替スイッチ１０５を制御して判定帰還型等化器１０４の復調信号を外部機器に出力する。
【００６９】
論理和回路２０５は、メッセージ期間において誤差信号の積算値が閾値ｔ１より高い場合、接続スイッチ１０２を切断して最尤系列推定型等化器１０３のみを動作させ、メッセージ期間において誤差信号の積算値が閾値ｔ１より低い場合、接続スイッチ１０１を切断して判定帰還型等化器１０４のみを動作させる。
【００７０】
このように、誤差信号の積算値に基づいて、メッセージ期間において演算を行う等化器を選択することにより、実施の形態１よりさらに誤り率特性を向上することができる。
【００７１】
（実施の形態３）
図４は、実施の形態３における等化器の構成を示すブロック図である。実施の形態３における等化器の構成は、図１の等化器と比較して、制御回路１０６が最尤系列推定型等化器１０３からブランチメトリックを入力する点のみ異なる。
【００７２】
図５は、実施の形態３における等化器の制御回路１０６構成を示すブロック図である。図５に示す等化器の制御回路１０６は、図２の等化器の制御回路１０６と比較して、接続スイッチ５０１と、メモリ５０２と、ディジタル減算器５０３と、ディジタル減算器５０４と、判定器５０５と、論理和回路５０６とを追加した構成を採る。なお、図５に示す等化器の制御回路１０６において、図２に示す等化器の制御回路１０６と共通する部分については、図２と同一符号を付して説明を省略する。
【００７３】
制御回路１０６のメモリ５０２は、接続スイッチ５０１を通過して入力したブランチメトリックを格納し、格納したブランチメトリックをディジタル減算器５０３に出力する。ディジタル減算器５０３は、ブランチメトリックから誤差信号を減算した信号をディジタル減算器５０４に出力する。ディジタル減算器５０４は、ディジタル減算器５０３の出力から閾値ｔ２を減算した信号を判定器５０５に出力する。
【００７４】
判定器５０５は、ブランチメトリックから誤差信号を減算した信号が閾値ｔ２より高いか否かを判定し、判定信号Ｊ３を論理和回路５０６に出力する。
【００７５】
論理和回路５０６は、判定信号Ｊ１及び判定信号Ｊ３により論理和演算を行い、演算結果である判定信号Ｊ４を切替スイッチ１０５及び論理和回路２０５に出力する。具体的に、論理和回路５０６は、トレーニング期間あるいはメッセージ期間においてブランチメトリックから誤差信号を減算した信号が閾値ｔ２より高く、かつ、誤差信号が閾値ｔ１より高い場合、切替スイッチ１０５を制御して最尤系列推定型等化器１０３の復調信号を外部機器に出力させる。それ以外の場合、切替スイッチ１０５を制御して判定帰還型等化器１０４の復調信号を外部機器に出力する。
【００７６】
論理和回路２０５は、制御信号Ｃ１及び判定信号Ｊ４により論理和演算を行い、演算結果である判定信号Ｊ２を接続スイッチ１０１及び接続スイッチ１０２に出力する。具体的には、メッセージ期間において、ブランチメトリックから誤差信号を減算した信号が閾値ｔ２より高く、かつ、誤差信号が閾値ｔ１より高い場合、接続スイッチ１０２を切断して最尤系列推定型等化器１０３のみを動作させ、また、メッセージ期間において、ブランチメトリックから誤差信号を減算した信号が閾値ｔ２より高く、かつ、誤差信号が閾値ｔ１より低い場合、接続スイッチ１０１を切断して判定帰還型等化器１０４のみを動作させる。
【００７７】
次に、実施の形態３における等化器の等化処理について説明する。まず、トレーニング期間において、接続スイッチ１０１及び接続スイッチ１０２はともに接続され、入力信号は、最尤系列推定型等化器１０３及び判定帰還型等化器１０４にてそれぞれ等化処理される。そして、トレーニング期間中、最尤系列推定型等化器１０３にて演算された復調信号が切替スイッチ１０５を通過して外部機器に出力される。
【００７８】
制御回路１０６の接続スイッチ２０１は、制御信号Ｃ２により、トレーニング期間の最終シンボルのときのみ接続され、判定帰還型等化器１０４から出力された誤差信号は、接続スイッチ２０１を通過してメモリ２０２に入力される。
【００７９】
また、接続スイッチ５０１は、制御信号Ｃ２により、トレーニング期間の最終シンボルのときのみ接続され、最尤系列推定型等化器１０３から出力されたブランチメトリックは、接続スイッチ５０１を通過してメモリ５０２に入力される。
【００８０】
メモリ２０２に入力された誤差信号は、ディジタル減算器２０３にて閾値ｔ１を減算され判定器２０４に出力される。そして、判定器２０４にて、誤差信号が閾値ｔ１より高いか否か判定され、その判定結果に基づく判定信号Ｊ１が論理和回路５０６に出力される。
【００８１】
また、メモリ２０４に入力されたブランチメトリックは、ディジタル減算器５０３にて誤差信号を減算され、さらに、ディジタル減算器５０４にて閾値ｔ１を減算され判定器５０５に出力される。そして、判定器５０５にて、ブランチメトリックから誤差信号を減算した値が閾値ｔ２より高いか否か判定され、その判定結果に基づく判定信号Ｊ３が論理和回路５０６に出力される。
【００８２】
論理和回路５０６にて、判定信号Ｊ１と判定信号Ｊ３とが論理和演算され、判定信号Ｊ４が、切替スイッチ１０５及び論理和回路２０５に出力される。
【００８３】
判定信号Ｊ４により、トレーニング期間、あるいは、メッセージ期間中においてブランチメトリックから誤差信号を減算した値が閾値ｔ２より高く、かつ、誤差信号が閾値ｔ１より高い場合、最尤系列推定型等化器１０３にて演算された復調信号が外部機器に出力され、それ以外の場合、メッセージ期間中判定帰還型等化器１０４にて演算された復調信号が外部機器に出力されるように、切替スイッチ１０５が制御される。
【００８４】
また、論理和回路２０５にて、制御信号Ｃ１と判定信号Ｊ４とが論理和演算され、判定信号Ｊ２が接続スイッチ１０１及び接続スイッチ１０２に出力される。そして、メッセージ期間中において、ブランチメトリックから誤差信号を減算した値が閾値ｔ２より高く、かつ、誤差信号が閾値ｔ１より高い場合、接続スイッチ１０２が切断され、それ以外の場合、接続スイッチ１０１が切断される。
【００８５】
このように、誤差信号に加えてブランチメトリックを用いて、メッセージ期間において演算を行う等化器を選択することにより、実施の形態１よりさらに誤り率特性を向上することができる。
【００８６】
（実施の形態４）
図６は、実施の形態４における等化器の制御回路１０６の構成を示すブロック図である。なお、実施の形態４における等化器の構成は図４と同様であるので説明を省略する。また、図６に示す等化器の制御回路１０６において、図５に示す等化器の制御回路１０６と共通する部分については、図５と同一符号を付して説明を省略する。
【００８７】
図６に示す等化器の制御回路１０６は、図５の等化器の制御回路１０６に積算器６０１と、積算器６０２とを追加した構成を採る。
【００８８】
積算器６０１は、誤差信号を積算し、その積算値を接続スイッチ２０１に出力する。メモリ２０２は、接続スイッチ２０１を通過した誤差信号の積算値を格納し、格納した誤差信号の積算値をディジタル減算器２０３及びディジタル減算器５０３に出力する。ディジタル減算器２０３は、誤差信号の積算値から閾値ｔ１を減算した信号を判定器２０４に出力する。
【００８９】
判定器２０４は、誤差信号の積算値が閾値ｔ１より高いか否かを判定し、判定信号Ｊ１を論理和回路５０６に出力する。
【００９０】
積算器６０２は、ブランチメトリックを積算し、その積算値を接続スイッチ５０１に出力する。メモリ５０２は、接続スイッチ５０１を通過したブランチメトリックの積算値を格納し、格納したブランチメトリックの積算値をディジタル減算器５０３に出力する。ディジタル減算器５０３は、ブランチメトリックの積算値から誤差信号の積算値を減算した信号をディジタル減算器５０４に出力する。ディジタル減算器５０４は、ディジタル減算器５０３の出力から閾値ｔ２を減算した信号を判定器５０５に出力する。
【００９１】
判定器５０５は、ブランチメトリックの積算値から誤差信号の積算値を減算した信号が閾値ｔ２より高いか否かを判定し、判定信号Ｊ３を論理和回路５０６に出力する。
【００９２】
論理和回路５０６は、トレーニング期間、あるいは、メッセージ期間において、ブランチメトリックの積算値から誤差信号の積算値を減算した信号が閾値ｔ２より高く、かつ、誤差信号の積算値が閾値ｔ１より高い場合、切替スイッチ１０５を制御して最尤系列推定型等化器１０３の復調信号を外部機器に出力し、それ以外の場合、切替スイッチ１０５を制御して判定帰還型等化器１０４の復調信号を外部機器に出力する。
【００９３】
論理和回路２０５は、メッセージ期間において、ブランチメトリックの積算値から誤差信号の積算値を減算した信号が閾値ｔ２より高く、かつ、誤差信号の積算値が閾値ｔ１より高い場合、接続スイッチ１０２を切断して最尤系列推定型等化器１０３のみを動作させ、それ以外の場合、接続スイッチ１０１を切断して判定帰還型等化器１０４のみを動作させる。
【００９４】
このように、誤差信号の積算値に基づいて、メッセージ期間において演算を行う等化器を選択することにより、実施の形態１乃至実施の形態３のいずれよりさらに誤り率特性を向上することができる。
【００９５】
【発明の効果】
以上説明したように、本発明の等化器及び等化方法によれば、誤り率特性をほとんど劣化させずに演算量を削減することができ、回線の変動が急激である場合でも追従させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における等化器の構成を示すブロック図
【図２】実施の形態１における等化器の制御回路の構成を示すブロック図
【図３】実施の形態２における等化器の制御回路の構成を示すブロック図
【図４】実施の形態３における等化器の構成を示すブロック図
【図５】実施の形態３における等化器の制御回路の構成を示すブロック図
【図６】実施の形態４における等化器の制御回路の構成を示すブロック図
【図７】従来の判定帰還型等化器の構成を示すブロック図
【図８】従来の最尤系列推定型等化器の構成を示すブロック図
【符号の説明】
１０１、１０２  接続スイッチ
１０３  最尤系列推定型等化器
１０４  判定帰還型等化器
１０５  切替スイッチ
１０６  制御回路
２０１  接続スイッチ
２０２  メモリ
２０３  ディジタル減算器
２０４  判定器
２０５  論理和回路
３０１  積算器
５０１  接続スイッチ
５０２  メモリ
５０３、５０４  ディジタル減算器
５０５  判定器
５０６  論理和回路
６０１  積算器
６０２  積算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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