(57)【特許請求の範囲】
【請求項１】
多数の光電変換素子を２次元に配列して面撮像センサを構成し、この面撮像センサの光電変換素子群を複数列毎にブロック化して複数のブロックに区画し、各ブロックの光電変換素子列をライン走査してビデオ信号を出力する高速撮影装置において、前記各ブロックの光電変換素子列のラインを選択して並列にライン走査させる走査手段と、この走査手段をドライブさせる駆動回路と、前記ビデオ信号を圧縮させる圧縮手段と、圧縮されたビデオ信号を画像データとして保持しておくデータ保持手段とを設け、
前記面撮像センサの１／Ｎ（Ｎは２以上の整数）の選択対象領域をライン走査する際、上記選択対象領域のブロックをそれぞれＮ個ずつの小ブロックに区分けすると共に、前記走査手段は、各小ブロック共通番目の光電変換素子列のラインを選択して並列にライン走査させることを特徴とする高速撮影装置。
【請求項２】
前記走査手段は、前記各ブロック共通番目の光電変換素子列のラインを選択して並列にライン走査させる請求項１記載の高速撮影装置。
【請求項３】
前記走査手段は、垂直走査回路と水平走査回路とからなり、上記垂直走査回路及び水平走査回路は各ブロックあるいは各小ブロックの共通番目の光電変換素子列を選択して並列にライン走査させ、かつ選択する走査ラインを逐次切り換えるように設定した請求項１記載の高速撮影装置。
【請求項４】
前記走査手段は、各ブロックの光電変換素子群の共通位置のラインを選択し、ラインの途中の予め決められた位置からライン走査開始を可能に設定した請求項１記載の高速撮影装置。
【請求項５】
前記走査手段によりライン走査される各ブロックの光電変換素子群を並列に列方向に読み出す出力選択回路を設け、この出力選択回路から各走査ラインの映像信号を出力するようにした請求項１記載の高速撮影装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は高速ビデオカメラや高速ビデオシステムに組み込まれる高速撮影装置に係り、特に動画像を高速で撮影し、得られた画像データを圧縮し、保持しておく高速撮影装置に関する。
【０００２】
【従来の技術】
高速ビデオカメラや高速ビデオシステムには、動画像を高速で撮影する高速撮影装置を組み込んだものがある。この高速撮影装置は、動く物体の撮影を行なう面撮像センサとして例えば固体撮像素子が用いられ、この固体撮像素子は、撮影の最小単位である１フレーム分の静止画を順次連続させることにより動画像を得るようになっている。
【０００３】
従来の高速撮影装置において、１フレームを高速に撮影する方法として、フレームの読み出し周波数を高速にしたり、読み出す画素（ピクセル）数を少なくしたり、あるいは二次元に配列された光電変換素子群（画素群）を並列に読み出す方法がある。
【０００４】
このうち、二次元配列された光電変換素子群を並列に読み出し高速化を図る手段として、光電変換素子群を複数列毎にブロック化（以下、列ブロックとする）し、各列ブロックを１つのセンサとみなして各列ブロックの連続する走査線を並列にライン走査して読み出す面撮像センサが開発されている。
【０００５】
図１５に面撮像センサを用いて構成された、垂直ライン２５６本のセンサを１６のブロックに分け、１６本の連続したラインを並列に出力するタイプの高速撮影装置の読み出し例を示す。図中のＢ１〜Ｂ１６が列ブロックであり、それぞれが１６本の走査ラインとして構成されている。図１５では、１回のライン走査により、Ｂ１ブロックから１６ライン並列に読み出し、この１６ライン並列読み出しが終了すれば、順次Ｂ２ブロック、Ｂ３ブロック、・・・・と切り替え、Ｂ１６ブロックの１６本のラインの並列読み出しで１画面（フレーム）分の走査が終了する。このライン走査による出力信号はＶＴＲや半導体メモリに一旦記憶された後に、受像ＣＲＴモニタで同じレートの走査が行なわれて映像が再生表示される。
【０００６】
【発明が解決しようとする課題】
高速撮影装置で撮影した画像をデジタル化して、画像データとして伝送したり、記憶蓄積したりできると大変便利である。しかし、画像をそのままデジタル化すると、情報量が膨大になり、経済的な側面からこれを行なうことは難しかった。
【０００７】
本発明は上述した事情に鑑みてなされたもので、圧縮手段を用いて画像情報を圧縮させることで、効率的に画像情報を保存しておくことができる高速撮影装置を提供することを目的とする。
【０００８】
また、本発明の他の目的は、前記画像情報の圧縮をより単純な構成で行なうことにある。
【０００９】
さらに、本発明の他の目的は、動画像を高速撮影すると共に高速撮影しても高画質の画像が得られ、かつ全画面読み出しと部分（画面）読み出しで異なるフレーム速度が得られる高速撮影装置を提供することにある。
【００１０】
さらにまた、本発明の他の目的は、面撮像センサの部分読み出し時に列ブロックを構成するライン走査数を減少させてより一層の高速化を図った高速撮影装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る高速撮影装置は、上述した課題を解決するために、請求項１に記載したように、多数の光電変換素子を２次元に配列して面撮像センサを構成し、この面撮像センサの光電変換素子群を複数列毎にブロック化して複数のブロックに区画し、各ブロックの光電変換素子列をライン走査してビデオ信号を出力する高速撮影装置において、前記各ブロックの光電変換素子列のラインを選択して並列にライン走査させる走査手段と、この走査手段をドライブさせる駆動回路と、前記ビデオ信号を圧縮させる圧縮手段と、圧縮されたビデオ信号を画像データとして保持しておくデータ保持手段とを設け、前記面撮像センサの１／Ｎ（Ｎは２以上の整数）の選択対象領域をライン走査する際、上記選択対象領域のブロックをそれぞれＮ個ずつの小ブロックに区分けすると共に、前記走査手段は、各小ブロック共通番目の光電変換素子列のラインを選択して並列にライン走査させるものである。
【００１２】
また、請求項２に記載したように、走査手段は、前記各ブロック共通番目の光電変換素子列のラインを選択して並列にライン走査させるものである。
【００１３】
さらに、請求項３に記載したように、走査手段は、垂直走査回路と水平走査回路とからなり、上記垂直走査回路及び水平走査回路は各ブロックあるいは各小ブロックの共通番目の光電変換素子列を選択して並列にライン走査させ、かつ選択する走査ラインを逐次切り換えるように設定したり、請求項４に記載したように、走査手段は、各ブロックの光電変換素子群の共通位置のラインを選択し、ラインの途中の予め決められた位置からライン走査開始を可能に設定したものである。
【００１４】
また、請求項５に記載したように、前記走査手段によりライン走査される各ブロックの光電変換素子群を並列に列方向に読み出す出力選択回路を設け、この出力選択回路から各走査ラインの映像信号を出力するようにしたものである。
【００１５】
【作用】
駆動回路によってドライブされた走査手段は、各ブロックの光電変換素子列のラインを各ブロックラインを順次選択して並列にライン走査させビデオ信号を得る。このビデオ信号は、圧縮手段によって情報の中の様々な冗長分が削除され、その結果ビデオ信号は、より少ないデータ量であるにもかかわらず、できるだけ忠実に画像を表すことのできる画像データとして保持手段により保持することができる。なお、走査手段は、各ブロックの共通番目のラインを選択して並列にライン走査させると、より単純な構成で画像圧縮を行なうことができる。
【００１６】
また、部分読みだし時にブロックの構成を変更させる一方、このブロックの構成の変更に伴って読み出すライン数を変更させ、かつ部分読みだし時にも全画面読み出し時と同じ並列ライン数で出力させることができるから、１種類の装置で異なるフレーム速度の画像が得られる。また、部分画面読み出し時には全ての出力は有効映像信号となるので、動画像を効率的に高速撮影することができ、高速撮影しても高画質の画像が得られる。また、部分読み出し時にも全画面読み出し時と同じ並列ライン数で出力され、かつ全ての出力が有効映像信号であるから、後段側の信号処理装置は、全画面読み出しも部分画面読み出しも、各ブロックの共通番目の光電変換素子列ラインを選択して並列にライン走査されるので、全体のアウトライン画像は１本あるいは少ない並列ライン走査で得られ、一層高速化が図れる。
【００１７】
【実施例】
以下、本発明に係る高速撮影装置の実施例について添付図面に基づいて説明する。
【００１８】
図１は、本発明の高速撮影装置を高速ビデオシステムに適用した例を示す概略ブロック図であり、この高速ビデオシステムは動く物体を高速度で撮影可能な撮影カメラ１を有する。この撮影カメラ１は、対物光学系２を介して動く物体を撮影する面撮像センサ３を備え、この面撮像センサ３は、二次元的に配列された光電変換素子群（画素群）を並列にライン走査して読み出すものである。また、撮影カメラ１は、面撮像センサ３からの出力ビデオ信号を増幅させる増幅器群４、面撮像センサ３の駆動回路５を内蔵している。
【００１９】
撮影カメラ１からは、図２に示すように、例えば１６本のアナログビデオ信号（Ｎ１〜Ｎ１６）が増幅器群４で増幅されて並列に出力されるようになっており、出力されたアナログビデオ信号は、Ａ／Ｄ変換器６によりデジタルビデオ信号に変換されて画像記録メモリ７に連続的に入力される。
【００２０】
画像記録メモリ７は、基本的最低限（例えば、２画面相当、この画面相当数は必要に応じて変更可能）の容量を備えたメモリ部を有している。すなわち、本実施例では、画像記録メモリ７のメモリ部は、圧縮用メモリと画像記録用メモリを兼用する、出力ラインに相当したペアのメモリ７Ａ１〜７Ｐ１及びメモリ７Ａ２〜７Ｐ２とを備えている。
【００２１】
例えば、メモリ７Ａ１〜７Ｐ１に１６チャンネルのデジタルビデオ信号が１画面の画像データ（Ｍ番目）として記録されていると、面撮像センサから読み出され、Ａ／Ｄ変換器６から送られるＭ＋１番目の画像データに相当する１６チャンネルのディジタルビデオ信号は、メモリ７Ａ２〜７Ｐ２側に記録される。
【００２２】
画像記録メモリ７に記憶された画像データを圧縮処理して後述する画像データ記録装置に記憶させておきたい場合、メモリ７Ａ１〜７Ｐ１に保持された画像データは圧縮手段である圧縮部８に送られる。
【００２３】
圧縮部８は、圧縮処理を行なう圧縮処理用ＬＳＩ８Ａ〜８Ｐを備えている。
【００２４】
圧縮部８による圧縮処理は、画像データに含まれる様々な冗長度を削除して画像情報量を減らすものであり、削除したい冗長度によって様々な手段が公知であるが、その前段階として、画像データをあるエリアの画素毎のデータ、例えば本実施例の場合、図３に示されるように、８×８の画素のデータ毎にブロック化して、このブロックを処理単位（図中１〜Ｍ）として、この処理単位内をランダムアクセスして圧縮処理を行なう。例えば水平画素が６４である総画素数６４×６４の光電変換素子群（画素群）をライン走査して読み出された画像データをそれぞれ順番に１、２、・・・、６４（１ライン）、・・・、４０３３、・・・、４０９６（６４ライン）とすると、処理単位は、図４に示されるように、連続したラインの画像データとなることが必要である。
【００２５】
並列に出力された画像データは、図２に示されるように、並列出力数分あるメモリ７Ａ１〜７Ｐ１（本実施例の場合１６個）に一旦保持（ストア）された後で読み出され、８×８にブロック化された画素データを処理単位として種々の圧縮処理が圧縮処理用ＬＳＩ８Ａ〜８Ｐで並列に行なわれる。圧縮処理を高速に行なうため、圧縮処理用ＬＳＩは、ビデオカメラの１画素の読み出される速度と同程度の処理スピードを持つことが要求されるが、画素データが並列に読み出されるため、１画面の読み出し時間内に処理を終了させるために、複数個の圧縮処理用ＬＳＩ８Ａ〜８Ｐ（本実施例の場合１６個）を使用して１画面を分割して処理している。
【００２６】
圧縮処理された画像データは、各ＬＳＩ８Ａ〜８Ｐにより並列処理された後、順次処理データ記録メモリ９Ａ〜９Ｐで一旦保持され、データ保持手段であるＨＤＤやＩＣメモリ等の画像データ記録装置１０に記録される。
【００２７】
上述した圧縮処理は、１画面の読みだし時間内に終了するとすれば、次の画面（Ｍ＋２番目）が送られてくるまでに、メモリ７Ａ２〜７Ｐ２に記録された画像データを圧縮処理用ＬＳＩ８Ａ〜８Ｐで処理し（送られた画像データは、メモリ７Ａ１〜７Ｐ１に記録される）、以下、入力される画像データの記録及び圧縮処理に使用されるメモリをメモリ７Ａ１〜７Ｐ１とメモリ７Ａ２〜７Ｐ２で交互に切換えれば、面撮像センサ３から読み出された画像を連続して圧縮処理することができる。
【００２８】
一方、画像データを直接画像表示したい場合、メモリ７Ａ１〜７Ｐ１あるいはメモリ７Ａ２〜７Ｐ２に記憶された画像データは、フレームメモリ１１に１画面のデータとして再構成されて書き込まれ、このフレームメモリ１１により時系列的に読み出され、撮像時の速度より低速の連続画像としてフレーム画像を再生する。このフレーム画像のデジタルデータはＤ／Ａ変換器１２によりアナログデータに変換されて映像モニタ１３に入力され、画像表示される。
【００２９】
また、画像データ記録装置１０に記録された画像データを呼び出して画像を再生したい場合、画像データ記録装置１０に記録された画像データは、順次処理データ記録メモリ９Ａ〜９Ｐに書き込まれる。そして圧縮処理用ＬＳＩ８Ａ〜８Ｐによって、今度は伸長処理されて圧縮処理用メモリ８ａ〜８ｐを介して画像記録メモリ７に書き込まれる。そして画像データは、上述した処理を繰り返してフレーム画像として再生され、映像モニタ１３によって画像表示される。
【００３０】
ところで、高速ビデオシステムのシステム全体の作動コントロールや細部の動作コントロールはマイコンやＣＰＵ等から構成されるコントロール部１４で行なわれる。このコントロール部１４には、後述するブロック選択アドレス発生回路１５及び書き込みアドレス発生回路１６がバス構成を介して接続されると共に、圧縮部８、処理データ記録メモリ９、画像データ記録装置１０、及びフレームメモリ１１がバス構成を介して接続されている。また、コントロール部１４には、図示しない動作センサからのセンサ信号が入力され、このセンサ信号を入力してコントロール部１４は、システム全体の制御の他に撮影カメラ１に内臓された面撮像センサ３のブロック選択制御、画像記録メモリ７を読み出しフレームメモリを再構築させる制御などを行なう。符号１５はブロック選択アドレス発生回路であり、このアドレス発生回路１５で後述する出力ブロックを選択するようになっている。
【００３１】
なお、面撮像センサ３の出力ブロック選択機能は、面撮像センサ３側に持たせることもできる。この場合、動作センサは不要となる。また、面センサに変えて２組以上のラインセンサを組み合わせてもよい。
【００３２】
また、書き込みアドレス発生回路１６は、画像記録メモリ７に必要なデータを書き込むために、そのデータの書き込みアドレスを高速で発生するようになっている。なお、画像記録メモリ７からの画像データの読み出しは比較的低速であり、また、読み出し順が一定ではないので、前述したようにＣＰＵ等のコントロール部１４が読み出しアドレスを発生させている。
【００３３】
一方、撮影カメラ１に組み込まれる面撮像センサ３は画像の蓄積や読みだし可能な固体撮像素子１７からなり、この固体撮像素子１７は駆動回路５からのドライブ信号により駆動され、読み出しが開始される。駆動回路５は、例えば２５MHz のクロックからのクロックパルスにより駆動される。
【００３４】
また、固体撮像素子１７は、図５に示すようにＭＯＳ型半導体素子からなるフォトダイオード等の光電変換素子を多数二次元配列して構成される撮像面（受光面）２０と、光電変換素子群をライン走査させる走査手段２１と、この走査手段２１をドライブさせる駆動回路５と、撮像面２０の走査により他チャンネルアナログビデオ信号Ｓ1 〜Ｓ16を選択して出力する出力選択回路２２とを有する。また、走査手段２１は垂直行ブロック選択シフトレジスタを構成する第１の走査回路としての垂直走査回路２４と水平列ブロック選択シフトレジスタ及び列シフトレジスタを構成する第２の走査回路としての水平走査回路２５とを有し、さらに、垂直走査回路２４は面撮像センサ３の選択対象領域２０ａを効率的に選択して走査させるために、図５において上部及び下部領域の第１の垂直走査回路２６ａ、２６ｂと中央領域の第２の垂直走査回路２７とに区画される。
【００３５】
ところで、固体撮像素子１７は図６に示すように、画素（ピクセル）を構成する光電変換素子３０を例えば２６６個の水平列Ｒ1 、Ｒ2 ・・・Ｒ266 と２５６個の垂直行Ｃ1 、Ｃ2 ・・・Ｃ256 （図５参照）に二次元配列してフォーマット化された撮像面２０を形成する一方、撮像面２０は縦列方向に沿って例えば１６のブロックＢ1 、Ｂ2 ・・・Ｂ16に区分される。
【００３６】
区分された各ブロックＢ1 〜Ｂ16は横方向の水平方向に複数行、例えば１６行の光電変換素子列が形成され、各光電変換素子列により１６本（１６行）の走査線（ライン）が各ブロックＢ1 〜Ｂ16毎に構成される。ブロックＢ1 、Ｂ2 ・・・、Ｂ16の各共通番目の走査線は垂直および水平走査回路２４、２５により並列にライン走査されて読み出され、出力選択回路２２から多チャンネル、１６本のアナログビデオ信号Ｓ1 、Ｓ2 ・・・、Ｓ16が出力されるようになっている。
【００３７】
具体的には、面撮像センサ３の固体撮像素子１６の第１回目の読み出しは、ブロックＢ1 〜Ｂ16の各第１番目のラインから同時に並列に１６本のラインが走査され、以後図７に示すように、第２番目、第３番目、・・・第１６番目のラインがライン走査により順次読み出され、第１６番目のラインのライン走査の完了により１フレーム分（１画面分）の企画面読み出しが終了するようになっている。
【００３８】
二次元配列の光電変換素子３０のうち、水平方向の光電変換素子数が垂直方向の光電変換素子数より１０個ほど多いのは、ノイズに対する余裕度を持たせるためである。
【００３９】
また、撮像面２０はブロックの走査方向にも図５に示すように例えば５つのライン走査開始点Ｈ1 （第１画素）、Ｈ2 （第６５画素）、Ｈ3 （第９７画素）、Ｈ4 （第１２９画素）、Ｈ5 （第１９３画素）を有する。
【００４０】
また、駆動回路５から出力されて水平走査回路２５に入力される水平クロックパルスＨＣ1 、ＨＣ2   は水平方向の２６６個の光電変換素子３０のある画素を読み出すとき、１画素づつ読み出すタイミングとして使われる。この水平クロックパルスＨＣ1 、ＨＣ2 は、水平シフトレジスタ同期パルスＨ1 、Ｈ2 、Ｈ3 、Ｈ4 、Ｈ5 のいずれかにより水平方向の読み出しが開始されたとき、この開始時点からＨＣ1 、ＨＣ2 のクロックパルスで画素の読み出しが行なわれる。このクロックパルスＨＣ1 、ＨＣ2 は各々例えば１２．５MHz で１８０°位相が異なっており、水平走査速度は２５MHz となる。
【００４１】
次に、高速ビデオシステムの動作の概要を説明する。
【００４２】
この高速ビデオシステムは図１に示す撮影カメラ１のカメラ操作により、カメラの対物光学系（レンズ系）２を通して面撮像センサ３に被写体が結像される一方、対物光学系２とは別系統の図示しないレンズを通して同じ被写体が図示しない動作センサにも結像される。
【００４３】
動作センサは被写体の動きのある部分をセンサ信号としてＣＰＵ等のコントロール部１４に出力する。コントロール部１４はこのセンサ信号を解析し、面撮像センサ３の選択すべきブロックと選択されたブロック読み出し順、及び切り替えタイミングを算出し、ブロック選択アドレス発生回路１５に指示する。
【００４４】
ブロック選択アドレス発生回路１５は、駆動回路５を介して面撮像センサ３が出力すべきブロックを次々に選択し、指示する。ブロック選択アドレス発生回路１５が駆動回路５を兼ねるようにしてもよい。
【００４５】
読み取り指示を受けた面撮像センサ３の各ブロックＢ1 〜Ｂ16の共通番目の光電変換素子列ラインが走査手段２１により選択され、選択された１６本のラインは並列にライン走査される。
【００４６】
撮影カメラ１から出力された１６本の並列アナログビデオ信号は、各Ａ／Ｄ変換器６によりデジタルビデオ信号に変換される。このビデオ信号は画像記録メモリ７（メモリ７Ａ１〜７Ｐ１、あるいはメモリ７Ａ２〜７Ｐ２）に順次記録されるが、その記録場所はコントロール部１４により制御される書き込みアドレス発生回路１６で指定される。画像記録メモリ７は一部リセットしてから記録することができるが、前画面の一部の記録を一部変更することもできる。前画面の一部変更は、画像記録メモリ７にストアされた静止状態の画像の一部だけを撮影カメラ１から出力される画像変化が生じたブロック画像と置換させるもので、置換されたブロック画像以外は前画面の画像が採用されて１つのフレーム画像が構成される。
【００４７】
画像記録メモリ７（メモリ７Ａ１〜７Ｐ１に記録された画像データを圧縮するとする）に記録された画像を圧縮処理して保存したい場合の、このメモリ７Ａ１〜７Ｐ１には、それぞれブロックＢ1 〜Ｂ16の各第１番目のラインの画像データが保持され、以後２番目、３番目、・・・、１６番目のラインの画像データが保持される。このときのメモリ７Ａ１における画像データの格納状態を図８に示す。図中Ｄ１〜Ｄ１６は、ブロックＢ１の１６本のラインからの画像データである。図８に示されるように、圧縮処理用メモリ７Ａ１にはブロックＢ１の１６本のラインからの画像データが連続に格納され、以下メモリ７Ｂ１〜７Ｐ１にも同様に、画像データが連続的に格納される。
【００４８】
すなわち、圧縮処理を行なう前段階として８×８のブロック化を行なう際に、従来のＢ１ブロックから１６ライン並列に読み出し、この１６ライン並列読み出しが終了すれば、順次Ｂ２ブロック、Ｂ３ブロック、・・・・と切り替え、最後にＢ１６ブロックの１６本のラインを並列に読み出す方式では、並列に読み出された画像データをライン毎に連続的な状態に並べ換えるか、各圧縮処理用ＬＳＩ８Ａ〜８Ｐのアクセスを制御する制御回路を設ける等の方法があるが、本実施例の場合、各ブロックＢ１〜Ｂ１６の１番目のラインを並列に読み出し、以下、順次２番目、３番目、…、と切り替え、最後に各ブロックＢ１〜Ｂ１６の１６番目のラインを並列に読み出す方式では、その読み出しの終了時には、ライン走査からの画像データがライン毎に連続的な状態でそれぞれメモリ７Ａ１〜７Ｐ１に保持されている。つまり、各圧縮処理用ＬＳＩ８Ａ〜８Ｐに対する各画像データのマッチングが自動的に行なわれている。したがって、画素データの並べ変えを行なわずに、また制御回路を設けることなしに圧縮処理を行なうことができる。
【００４９】
一方、画像データを記録しない場合や、画像データ記録装置１０から呼び出された画像データを再生する場合には、画像記録メモリ７に記録されたブロック画像データは、コントロール部１４からの指示によりフレーム画像となるような順序でフレームメモリ１１に転送される。再生画像信号はＤ／Ａ変換器１２でアナログビデオ信号に変換されて映像（テレビ）モニタ１３に表示される。
【００５０】
次に、この撮影カメラ１により固体撮像素子１７の撮像面２０に記録された画像の読み出しについて説明する。
【００５１】
初めに、固体撮像素子１７の撮影面２０を全面走査する場合、図５に示すように、クロック１８で駆動される駆動回路５からのドライブ信号として垂直リセットパルスＶＲと垂直シフトレジスタクロックパルスＶＣが垂直走査回路２４に送られ、この垂直走査回路２４を駆動させる。垂直走査回路２４は垂直リセットパルスＶＲによりリセットされ、垂直シフトレジスタクロックパルスにより各ブロックＢ1 〜Ｂ16の共通番目のライン（第１番目のライン）Ｙ1 ，Ｙ17，Ｙ33，
Ｙ49，Ｙ65，Ｙ81，Ｙ97，Ｙ113 ，Ｙ129 ，Ｙ145 ，Ｙ161 ，Ｙ177 ，Ｙ193 ，Ｙ209 ，Ｙ225 ，Ｙ241 を選択し、各ブロックＢ1 〜Ｂ16の第１番目のラインの画像走査動作を可能にする。
【００５２】
また、駆動回路５から水平走査回路２５に水平リセットパルスＨＲと水平シフトレジスタ同期パルスＨ1 （第１画素スタート）が送られ、水平走査回路２５が駆動される。水平走査回路２５は水平リセットパルスＨＲによりセットされ、水平シフトレジスタ同期パルスＨ1 により第１画素から順次走査が開始される。
【００５３】
これにより、固体撮像素子１７の撮像面２０に記録された画像は選択された各ブロックＢ1 〜Ｂ16の第１番目のラインの第１画素Ｒ1 から、１６（行）本の走査線に沿って並列に同時走査され、この並列ライン走査により得られたアナログビデオ信号Ｓ1 、Ｓ2 ・・・Ｓ16は出力選択回路２２から出力される。
【００５４】
ところで、駆動回路５には水平カウンタが設けられており、２５６画素を水平走査した時点で水平リセットパルスＨＲを水平走査回路２５に送って水平走査を一旦終了させる。次に垂直シフトレジスタクロックパルスＶＣを垂直走査回路２４に送り、各ブロックＢ1 〜Ｂ16の第１番目のラインの動作可能を一旦終了させ、ブロックの読み出しラインを垂直行方向にスキップさせる。そして、各ブロックＢ1 〜Ｂ16の第２番目のラインＹ2 ，Ｙ18，Ｙ34，Ｙ50，Ｙ66，Ｙ82，Ｙ98，Ｙ114 ，Ｙ130 ，Ｙ146 ，Ｙ162 ，Ｙ178 ，Ｙ194 ，Ｙ210 ，Ｙ226 ，Ｙ242 を選択し、この第２番目のラインの動作を可能とする。
【００５５】
この後、駆動回路５から水平走査回路２５に第１画素スタート用の水平シフトレジスタ同期パルスＨ1 を送って各ブロックＢ1 〜Ｂ16の第２番目のラインの読み出しを開始する。
【００５６】
以後、順次上述した動作を繰り返して各ブロックのｎ番目のラインの読み出しを次々と行なう。各ブロックＢ1 〜Ｂ16の最終（第１６番目の）ラインの読み出し終了後に駆動回路５から垂直リセットパルスＶＲ、垂直シフトレジスタクロックパルスＶＣを垂直走査回路２４に送り、１フレームの動作が終了し、次の撮像面２０の画像処理のために、各ブロックＢ1 〜Ｂ16の第１番目のラインが再び選択され、動作が可能となる。
【００５７】
固体撮像素子１７の出力選択回路２２は、動作可能な各ブロックＢ1 〜Ｂ16にそれぞれ対応した１６本の走査線分のアナログビデオ信号Ｓ1 、Ｓ2 ・・・Ｓ16を図示しないＡ／Ｄコンバータに同時に出力するようになっている。動作可能となっていない各ブロックＢ1 〜Ｂ16の非選択ラインは、画像走査の影響を受けず、入射光に対応して電荷を蓄積している。
【００５８】
次に、固体撮像素子１７の撮像面２０から撮像エリアである選択対象領域２０ａを選択して走査（画像処理）する場合を説明する。
【００５９】
撮像エリアとしてはブロックＢ5 〜Ｂ12の矩形部分（撮像面の１／２の選択対象領域）を読み出す場合を例にとる。
【００６０】
この部分読み出しの場合には、クロック１８により駆動される駆動回路５から垂直走査回路２４に垂直走査選択信号ＶＳを出力し、垂直走査回路２４を選択して、第１垂直走査回路２６ａ，２６ｂの走査を停止させるとともに、中央領域の第２垂直走査回路２７のみを動作させる。
【００６１】
その際、第２垂直走査回路２７により動作される固体撮像素子１７の各ブロックＢ5 〜Ｂ12は、図９に示すようにそれぞれ２つの小ブロックＢ5 A ，
Ｂ5 B 〜Ｂ12A ，Ｂ12B に区画され、各ブロックを構成するライン数を変更させている。
【００６２】
すなわち、固体撮像素子１７の撮像面２０の１／２を選択対象領域２０ａとして選択した場合には、選択された各ブロックをＮ個の小ブロックに区画すればよい。この場合には、ブロックを構成するライン数は１／Ｎに減少する。例えば、撮像面全体の１／４を読み出す場合には、各ブロックを４つの小ブロックに区分けし、各小ブロックを構成するライン数を４本とすればよい。
【００６３】
図９に示す固体撮像素子１７の部分読み出しにおいては、選択対象領域２０ａのブロックＢ5 〜Ｂ12をそれぞれ２つの小ブロックＢ5 A ，Ｂ5 B 〜Ｂ12A ，
Ｂ12B に分けたので、選択対象領域２０ａの小ブロック数は全画面読み出し時の全体のブロック数を等しく、各小ブロックＢ5 A ，Ｂ5 B 〜Ｂ12A ，Ｂ12B のライン走査回数を全画面読み出しの１６回から８回に半減させることができる。
【００６４】
また、選択対象領域２０ａのブロックＢ5 〜Ｂ12をそれぞれ２つの小ブロックＢ5 A ，Ｂ5 B 〜Ｂ12A ，Ｂ12B に分けてブロックの構成を変化させたので、部分画面読み出し時にも全画面読み出し時と同じ並列ライン数が得られ、読み出しライン数を変えることなく出力選択回路２２から１６本のアナログビデオ信号を出力させることができる。
【００６５】
この場合、出力選択回路２２は図１０に示すように、３種類のセレクタ３１，３２，３３を組み合わせて構成すればよい。各セレクタ３１〜３３は垂直走査回路２４からの走査ライン選択信号により駆動制御される。各セレクタ３１〜３３のうちＡセレクタ３１は「１６ to １」セレクタで１６本の出力から１本が選択され、Ｂセレクタ３２は「２ to 1 」セレクタ、Ｃセレクタ３３は「８ to 1 」セレクタである。
【００６６】
しかして、固体撮像素子１７の選択対象領域２０ａを部分読み出しする場合には、駆動回路５から出力される垂直走査選択信号ＶＳにより第１垂直走査回路２６ａ，２６ｂの走査を停止し、第２垂直走査回路２７のみ動作させる。
【００６７】
第２垂直走査回路２７は、駆動回路５から出力される垂直走査リセット信号ＶＲによりリセットされ、垂直クロックパルスＶＣにより、小ブロックＢ5 A ，Ｂ5 B 〜Ｂ12A ，Ｂ12B の各第１番目のラインＹ65，Ｙ73、Ｙ81，Ｙ89、Ｙ97，Ｙ105 、Ｙ113 ，Ｙ121 、Ｙ129 ，Ｙ137 、Ｙ145 ，Ｙ153 、Ｙ161 ，Ｙ169 、Ｙ177 ，Ｙ185 が選択される。
【００６８】
一方、水平走査回路２５は、水平走査リセット信号ＨＲによりリセットされ、水平開始位置選択信号Ｈ1 ，Ｈ2 ，Ｈ3 ，Ｈ4 ，Ｈ5 により選択された走査開始位置により、水平クロックパルスＨＣ1 、ＨＣ2 によって走査される。駆動回路５の水平カウンタにより予め設定された数の水平クロックパルスＨＣ1 、ＨＣ2 がカウントされると、水平走査リセット信号ＨＲが出力されて水平方向がリセットされる一方、垂直クロックパルスＶＣが第２垂直走査回路２７に出力され、第２垂直走査回路２７は、選択ラインを切り替えて小ブロックＢ5 A ，Ｂ5 B 〜
Ｂ12A ，Ｂ12B の各第２番目のラインＹ66，Ｙ74、Ｙ82，Ｙ90、Ｙ98，Ｙ106 、Ｙ114 ，Ｙ122 、Ｙ130 ，Ｙ138 、Ｙ146 ，Ｙ154 、Ｙ162 ，Ｙ170 、Ｙ178 ，Ｙ186 が選択される。そして、水平走査回路２５が同様に動作して小ブロックの各第２番目のライン走査が行なわれる。
【００６９】
各小ブロックＢ5 A 、Ｂ5 B 〜Ｂ12A 、Ｂ12B のライン走査が終了すると、以後同様の走査が順次繰り返される。最終の第８番目の選択ラインのライン走査が終了すると、駆動回路５の垂直カウンタにより垂直走査リセット信号ＶＲが出力され、次のフレーム画像のための読み出し準備に入る。
【００７０】
また、駆動回路５から、垂直クロックパルスＶＣを連続して与えることで、垂直走査をスキップして読み出すことができる。例えば、垂直クロックパルスＶＣを２パルス連続して与えれば、読み出し速度が２倍で荒く読み出すことができる。  小ブロックＢ5 A ，Ｂ5 B 〜Ｂ12A ，Ｂ12B の各共通番目のラインをライン走査させた出力信号は出力選択回路を経て多チャンネル１６本のアナログビデオ信号として出力端子Ｓ1 〜Ｓ16から出力される。
【００７１】
出力選択回路２２は垂直走査回路２４に選択された各ブロック（あるいは小ブロック）の共通選択ラインからの出力を出力端子Ｓ1 〜Ｓ16から出力させる回路である。出力選択回路２２でのライン選択は、垂直走査回路２４から出力される走査ライン選択信号により作動制御されるセレクタ３１、３２、３３の切り替えにより行われる。
【００７２】
この出力選択回路２２は、図１０に示すように、１つの出力端子より１つの所定のブロックあるいは小ブロックのラインを出力する構成、例えば、出力端子Ｓ1 から、全画面読み出し時にはブロックＢ1 の１６ラインを出力し、部分画面読み出し時には小ブロックＢ5 A の８ラインのアナログビデオ信号を出力するようになっている。
【００７３】
また、固体撮像素子１７の全画面読み出し時や部分読み出し時に、垂直走査回路２４に出力される垂直クロックパルスＶＣにより、各ブロックのラインは図１１（Ａ）に示すように１本が選択され、選択されたラインが水平走査回路２５で１画素（ピクセル）づつ順次選択されてライン走査されるが、駆動回路５から垂直走査回路２４に出力されるライン選択信号（垂直クロックパルスに相当する信号）により、複数のライン、例えば図１１（Ｂ）に示すように２本のラインを同時に選択し、選択された２本のラインの画素を水平走査回路２５で交互に選択し、水平走査を順次行なうことにより、複数のラインを１つの出力端子から出力させるようにしてもよい。
【００７４】
さらに、固体撮像素子１７の読み出しにおいて、水平走査回路２５により、水平開始位置選択信号Ｈ1 、Ｈ2 、Ｈ3 、Ｈ4 、Ｈ5 を適宜選択することにより、ラインの読みだし開始位置が適宜選択され、図１２に示すように、種々の部分読み出しが可能になる。例えば、水平開始位置選択信号を選択することにより、各ブロックＢ1 〜Ｂ16のラインの途中１／２の位置から読み出すことができ、また、Ｈ5 の選択により他の位置から読み出しを開始させることができる。ラインの読み出し画素数は水平カウンタでカウントされるので、このカウントによりラインの読み出し開始位置を定めることができる。
【００７５】
図１２に示す固体撮像素子の部分読み出しと、図９に示す部分読み出しとを組み合わせることにより、固体撮像素子１７の局所読み出しをより高速で行なうことも可能になる。
【００７６】
実験結果
駆動回路５を基準クロック２５MHz で駆動させた場合、以下の性能を確認できた。
【００７７】
【表１】
0003707820.tif 000002
【００７８】
さらに、ブロックの分け方として前述の例をダイオードで左右に２分けし左右方向に３２ライン読み出すことも可能である。
【００７９】
図１３及び図１４は、高速撮影装置に備えられる出力選択回路２２の他の例（符号２２Ａ）を示すものである。
【００８０】
図１０に示す出力選択回路２２は３種類のセレクタ３１，３２，３３の存在により、出力選択回路２２内の信号パスが種々異なり、各ブロックの２５６本のラインが一様でない。各ラインからの出力負荷が一様でないことによりアナログビデオ信号の出力に不都合が生じる恐れがある。
【００８１】
図１３及び図１４は、固体撮像素子１７の各ラインからの出力負荷を等しくした出力選択回路２２Ａを提供するものである。
【００８２】
図１３では、説明を容易にするめ、固体撮像素子１７を１６ライン、４ブロックＢ1 〜Ｂ4 に分割し、４出力の構成例を原理的に示している。
【００８３】
この出力選択回路２２Ａに備えられるセレクタ３５は「４to１」セレクタだけである。また、図１４において、数字１、２、３、４は全画面読み出し時の走査回数を示し、出力端子Ｓ1 〜Ｓ4 のいずれかにより出力されることを示している。丸印の数字▲１▼、▲２▼は、部分画面読みだし時の走査回数をそれぞれ示している。
【００８４】
固体撮像素子１７の全画面読みだし時には、第１回目のライン走査で各ブロックＢ1 〜Ｂ4 の第１番目のライン（ライン番号１、５、９、１３）が出力端子Ｓ1 〜Ｓ4 より出力される。以下、ライン番号はＮｏ．を付して表す。
【００８５】
第２回目のライン走査では、出力端子Ｓ1 からブロックＢ4 のＮｏ．１４ラインが、出力端子Ｓ2 からブロックＢ1 のＮｏ．２ラインが、出力端子Ｓ3 からはブロックＢ2 のＮｏ．６ラインが、出力端子Ｓ4 からはブロックＢ3 のＮｏ．１０ラインがそれぞれ出力される。
【００８６】
また、第３回目のライン走査では、Ｓ1 よりブロックＢ3 のＮｏ．１１ラインが、Ｓ2 よりブロックＢ4 のＮｏ．１５ラインが、Ｓ3 よりブロックＢ1 のＮｏ．３ラインが、Ｓ4 よりブロックＢ2 のＮｏ．７ラインがそれぞれ出力される。
【００８７】
さらに、第４回目のライン走査で、Ｓ1 よりブロックＢ2 のＮｏ．８ラインが、Ｓ2 よりブロックＢ3 のＮｏ．１２ラインが、Ｓ3 よりブロックＢ4 のＮｏ．６ラインが、Ｓ4 よりブロックＢ1 のＮｏ．４ラインがそれぞれ出力され、１フレーム分のライン走査が終了し、次のフレームのライン走査に備えられる。
【００８８】
また、固体撮像素子１７のブロックＢ2 、Ｂ3 を選択した選択対象領域の読み出しでは、各ブロックＢ2 、Ｂ3 はそれぞれ２つの小ブロックに分けられる。
【００８９】
そして、第１回目のライン走査では、Ｓ1 よりＮｏ．１１ラインが、Ｓ2 よりＮｏ．５ラインが、Ｓ3 よりＮｏ．９ラインが、Ｓ4 よりＮｏ．７ラインがそれぞれ出力される。
【００９０】
第２回目のライン走査では、Ｓ1 よりＮｏ．８ラインが、Ｓ2 よりＮｏ．１２ラインが、Ｓ3 よりＮｏ．６ラインが、Ｓ4 よりＮｏ．１０ラインがそれぞれ出力され、２回のライン走査でＮｏ．５〜Ｎｏ．１２の８ラインが出力される。
【００９１】
そして、図１３に示す出力選択回路２２Ａを採用すると、各ラインからの出力負荷は等しくなり、アナログビデオ信号の出力は不都合なくデジタル化され画像記録メモリ７に記録されるため、再構成には問題がない。
【００９２】
なお、本発明の一実施例では、固体撮像素子１７が縦２５６個×横２６６個の光電変換素子を二次元配列した例を代表的に示したが、二次元配列の素子数はこれに限定されない。また、固体撮像素子１７の撮像面を１６の横方向ブロックに区画した例を示したが、ブロックの方向や数もこれに限定されない。
【００９３】
さらに、本発明の実施例では撮像センサの各ブロックに組み込まれる光電変換素子群を水平列方向に読み出し走査させる例を示したが、垂直列方向に読み出し走査させるようにしてもよい。
【００９４】
【発明の効果】
以上に述べたように本発明に係る高速撮影装置においては、駆動回路によってドライブされた走査手段はブロック化された光電変換素子列のラインを選択して並列に走査させてビデオ信号を得る。そしてこのビデオ信号を圧縮手段によって圧縮して、データ保持手段によって保持して所要時に再生可能な構成にしたことから、撮影した画像を長期間保存しておくことができ、またいつでも再生することができる。
【００９５】
なお、走査手段は、各ブロックの共通番目のラインを選択して並列にライン走査させると、各ブロックを圧縮手段により圧縮処理する際において、余分な回路構成を付加したり、余分な処理を行なう必要がなくなるため、装置の小形化、圧縮処理の速度の向上等に寄与する。
【００９６】
また、面撮像センサの１／Ｎ（Ｎは２以上の整数）の選択対象領域をライン走査する際、上記選択対象領域のブロックをそれぞれＮ個づつの小ブロックに区分けする一方、走査手段は、各小ブロック共通番目の光電変換素子の列のラインを選択して並列にライン走査させることによって、部分画面読み出し時にブロックの構成を変化させる一方、このブロックの構成の変更に伴って読み出すライン数を変更させ、かつ部分読み出し時にも全画面読み出し時と同じ並列ライン数で出力させることができるから、１種類の高速撮影装置で異なるフレーム速度が得られ、かつ部分（画面）読み出し時には、全ての出力が有効映像（ビデオ）信号となり、動画像を効率よく高速撮影することができ、高速撮影しても高画質の画像が得られる。
【００９７】
さらに、部分読み出し時にも全画面読み出し時と同じ並列ライン数で出力され、かつ全ての出力が有効映像信号であるから、後段側の信号処理装置は全画面読み出しと部分画面読み出しで区別する必要がなく同じ形式のものを共用化できる。
【００９８】
面撮像センサのライン走査は、全画面読み出しも部分読み出しも、各ブロックの共通番目の光電変換素子列ラインを選択して並列にライン走査されるので全体のアウトライン画像は１本あるいは少ない並列ライン走査で得られ、一層高速化が図れる。
【図面の簡単な説明】
【図１】本発明に係る高速撮影装置を高速ビデオシステムとして適用した例を示す機能ブロック図。
【図２】本発明に係る高速撮影装置の増幅器群、Ａ／Ｄ変換器、画像記録メモリ、圧縮部の構成を示すブロック図。
【図３】８×８の画素毎のブロック化を説明する図。
【図４】処理単位１内の画像データの配列を示す図。
【図５】本発明に係る高速撮影装置における固体撮像素子を示す構成図。
【図６】本発明に係る高速撮影装置における固体撮像素子における光電変換素子の配置例を示す構成図。
【図７】図６に示す面撮像センサの１ブロック内の横方向１６ラインの光電変換素子列の読み出し例を示す図。
【図８】本発明に係る高速撮影装置における圧縮処理用メモリ８ａの画像データ格納状態を示す図。
【図９】本発明の高速撮影装置により面撮像センサの選択対象領域の読み出し例を示す図。
【図１０】撮像センサに備えられる出力選択回路を例示する図。
【図１１】（Ａ）は本発明の高速撮影装置に設けられる走査手段による通常の読み出し例を示す図、（Ｂ）は走査手段により２ラインを交互に選択して読み出す例を示す図。
【図１２】高速撮影装置によって面撮像センサの部分読み出しを行なう他の例を示す図。
【図１３】図１０に示した出力選択回路の変形例を示す図。
【図１４】図１３の出力選択回路を使用して読み出す例を示す図。
【図１５】従来の高速撮影装置を用いた読み出し例を示す図。
【符号の説明】
１  撮影カメラ
２  対物光学系
３  撮像センサ
４  増幅器群
５  駆動回路
６  Ａ／Ｄ変換器
７Ａ１〜７Ｐ１  メモリ
７Ａ２〜７Ｐ２  メモリ
８  圧縮部
８Ａ〜８Ｐ  圧縮処理用ＬＳＩ
９Ａ〜９Ｐ  処理データ記録メモリ
１０  画像データ記録装置
１１  フレームメモリ
１２  Ｄ／Ａ変換器
１３  映像モニタ
１４  コントロール部
１５  ブロック選択アドレス発生回路
１６  書き込みアドレス発生回路
１７  固体撮像素子
２０  撮像面
２０ａ  選択対象領域
２１  走査手段
２２  出力選択回路
２４  垂直走査回路
２５  水平走査回路
２６ａ，２６ｂ  第１垂直走査回路
２７  第２垂直走査回路
３０  光電変換素子
３１，３２，３３，３５  セレクタ
【図１】
0003707820.tif 000003
【図２】
0003707820.tif 000004
【図３】
0003707820.tif 000005
【図４】
0003707820.tif 000006
【図５】
0003707820.tif 000007
【図６】
0003707820.tif 000008
【図７】
0003707820.tif 000009
【図８】
0003707820.tif 000010
【図９】
0003707820.tif 000011
【図１０】
0003707820.tif 000012
【図１１】
0003707820.tif 000013
【図１２】
0003707820.tif 000014
【図１３】
0003707820.tif 000015
【図１４】
0003707820.tif 000016
【図１５】
0003707820.tif 000017