(57)【特許請求の範囲】
【請求項１】
入力するｍビットのデータと内部生成したｍビットの予測データとを比較してその不一致分を取り出す第１の比較手段（５３）と、
該比較手段の比較結果から不一致のビット桁の最もＭＳＢ側のビット桁を表すｎ（＜ｍ）ビットの変調データを作成する第１の送信手段（５４）と、
該第１の送信手段で生成した変調データに基づいて前記不一致のビット桁に「１」を立て他のビット桁を「０」としたｍビットのデータを生成する第１の受信手段（５６）と、
該第１の受信手段で得られたデータと前記予測データとを比較してその不一致分を取り出す第２の比較手段（５７）と、
該第２の比較手段の出力データを１サンプル時間だけ遅延して前記予測データとして出力する第１の遅延手段（５８）と、
を具備することを特徴とする変調回路。
【請求項２】
ｎビットの変調データを入力して、該データに基づいて特定の１つのビット桁を「１」とし、他のビット桁を「０」とするｍ（＞ｎ）ビットのデータを生成する第２の受信手段（６２）と、
該第２の受信手段で得られたデータと復調データとを比較してその不一致分を取り出す第３の比較手段（６３）と、
該第３の比較手段の出力データを１サンプル時間だけ遅延して前記復調データとして出力する第２の遅延手段（６４）と、
を具備することを特徴とする復調回路。
【請求項３】
入力するｍビットのデータと内部生成したｍビットの予測データとを比較してその不一致分を取り出す第４の比較手段（１３）と、
該第４の比較手段の比較結果から不一致のビット桁の最もＭＳＢ側のビット桁を示すｎ（＜ｍ）ビットで表される変調データ、および前記不一致のビット桁の最もＭＳＢ側のビット桁を「１」とし他のビット桁を「０」とするｍビットの中間データを生成する第２の送信手段（１４）と、
該ｍビットの中間データと前記ｍビットの予測データとの不一致分を取り出す第５の比較手段（１５）と、
該第５の比較手段で得られた比較結果を前記入力データから減算する第１の減算手段（１７）と、
前記入力データから前記予測データと予め設定したヒゲ補正定数を減算する第２の減算手段（２０、２２）と、
前記第１の減算手段の出力よりも前記第２の減算手段の出力の方が小さいとき前記第２の送信手段から出力する前記変調データを入力してそのまま出力信号とし、前記第１の減算手段の出力よりも前記第２の減算手段の出力の方が大きいとき予め設定したヒゲ補正制御データを出力する第３の送信手段（２５）と、
前記変調データを入力することにより前記変調データに基づいて特定のビット桁に「１」を立て他のビット桁に「０」を立てたｍビットの再生データを出力し、前記ヒゲ補正制御データを入力することにより前記ヒゲ補正制御データに対応したヒゲ補正制御信号を出力する第３の受信手段（２７）と、
該第３の受信手段から前記ｍビットの再生データが出力するときこれと前記予測データとの差分を取り出す第６の比較手段（２８）と、
前記第３の受信手段から前記ヒゲ補正制御信号が出力するとき前記予測データに対して前記ヒゲ補正定数を加減するヒゲ補正手段（２９〜３２）と、
前記第６の比較手段又は前記ヒゲ補正手段から出力するデータを１サンプル時間だけ遅延させ前記予測データとして出力する第３の遅延手段と、
を具備し、前記変調データとして前記ｎビットのうちの大部分を割り当て、前記ヒゲ補正制御データとして前記ｎビットのうちの残りを割り当てたことを特徴とする変調回路。
【請求項４】
ｎビットで表される変調データを入力することにより該変調データに基づいて特定のビット桁に「１」を立て他のビット桁に「０」を立てたｍビットの再生データを出力し、ヒゲ補正制御データを入力することにより該ヒゲ補正制御データに対応したヒゲ補正制御信号を出力する第４の受信手段（４２）と、
該第４の受信手段から前記ｍビットの再生データが出力するときこれと復調データとの差分を取り出す第７の比較手段（４３）と、
前記第４の受信手段から前記ヒゲ補正制御信号が出力するとき前記予測データに対して予め設定したヒゲ補正定数を加減するヒゲ補正手段（４４〜４７）と、
前記第７の比較手段又は前記ヒゲ補正手段から出力するデータを１サンプル時間だけ遅延させ前記復調データとして出力する４の遅延手段と、
を具備することを特徴とする復調回路。
【請求項５】
請求項１の変調回路と請求項２の復調回路から構成され、動作開始に先だって前記変調回路の第１の遅延手段と前記復調回路の第２の遅延手段の出力データが同一値に初期化され、
又は、請求項３の変調回路と請求項４の復調回路から構成され、動作開始に先だって前記変調回路の第３の遅延手段と前記復調回路の第４の遅延手段の出力データが同一値に初期化されている、
ことを特徴とする変調／復調システム。
【請求項６】
請求項１の変調回路と請求項２の復調回路から構成され、動作開始に先だって前記変調回路から出力するｎビットの変調データおよび前記復調回路に入力するｎビットの変調データが各々前記差分の最も少ないものを表す最小データにセットされていることを特徴とする変調／復調システム。
【請求項７】
請求項３の変調回路と請求項４の復調回路から構成され、動作開始に先だって前記変調回路から出力するｎビットの変調データおよび前記復調回路に入力するｎビットの変調データが各々前記差分の最も少ないものを表す最小データにセットされるとともに、ｍビットの前記ヒゲ補正定数における前記不一致表示用のビット桁の最下位桁以下のビット桁が「０」にセットされていることを特徴とする変調／復調システム。
【請求項８】
請求項１又は３に記載の変調回路において、前記入力するｍビットのデータの負極性のデータのみを極性をそのままでレベルを反転する負内反転処理手段を設けたことを特徴とする変調回路。
【請求項９】
請求項２又は４に記載の復調回路において、前記出力するｍビットのデータの負極性のデータのみを極性をそのままでレベルを反転する負内反転処理手段を設けたことを特徴とする復調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デルタシグマ変調方式を利用して、入力データのビット数を圧縮して出力する変調回路、およびその圧縮したデータを元のデータに復元する復調回路に関するものである。
【０００２】
【従来の技術】
従来から、複数ビットの音声データを１ビットのデータに変調する方式として、データを入力する毎にその入力データを予測データとし比較し、前者が後者より大きいとき「１」、小さいとき「０」として変調データを得るデルタ変調方式がある。復調においては、変調データが「１」のときは＋Δだけ１サンプルタイム前の信号に加算し、「０」のときは−Δだけ１サンプルタイム前の信号から減算することで復調データを得るものである。前記予測データには、この復調データが使用される。
【０００３】
ところが、デルタ変調方式では、予測データが対応できない場合（入力データの急激な大きな変化）が発生し、いわゆる傾斜過負荷による制限を受けるようになる。そこで、上記したΔの値を一定値としないで、最初は小さな値に設定しておいて、同じレベルの入力データが連続して２回生じたら３回目にΔの値を２倍に増大し、逆に入力データの極性が反転したらΔの値を１／２に減少するような操作を加える適応型のデルタ変調方式がある。
【０００４】
【発明が解決しようとする課題】
ところが、このような変調方式では、変調器によりこれを再現するとき、信号の周波数帯域よりもナイキスト周波数（サンプリング周波数の１／２の周波数）を高くしなければならず、また、変調器と復調器の間にデータ遅延がある場合、変調器の変調開始と復調器の復調開始の同期をとる必要がある。
【０００５】
本発明の目的は、上記した問題を解決し、ナイキスト周波数まで信号を再現することができるようにし、および変調回路の変調開始と復調回路の復調開始の同期を考慮する必要がないようにすることである。
【０００６】
【課題を解決するための手段】
第１の発明の変調回路は、入力するｍビットのデータと内部生成したｍビットの予測データとを比較してその不一致分を取り出す第１の比較手段（５３）と、該比較手段の比較結果から不一致のビット桁の最もＭＳＢ側のビット桁を表すｎ（＜ｍ）ビットの変調データを作成する第１の送信手段（５４）と、該第１の送信手段で生成した変調データに基づいて前記不一致のビット桁に「１」を立て他のビット桁を「０」としたｍビットのデータを生成する第１の受信手段（５６）と、該第１の受信手段で得られたデータと前記予測データとを比較してその不一致分を取り出す第２の比較手段（５７）と、該第２の比較手段の出力データを１サンプル時間だけ遅延して前記予測データとして出力する第１の遅延手段（５８）と、を具備するように構成した。
【０００７】
第２の発明の復調回路は、ｎビットの変調データを入力して、該データに基づいて特定の１つのビット桁を「１」とし、他のビット桁を「０」とするｍ（＞ｎ）ビットのデータを生成する第２の受信手段（６２）と、該第２の受信手段で得られたデータと復調データとを比較してその不一致分を取り出す第３の比較手段（６３）と、該第３の比較手段の出力データを１サンプル時間だけ遅延して前記復調データとして出力する第２の遅延手段（６４）と、を具備するように構成した。
【０００８】
第３の発明の変調回路は、入力するｍビットのデータと内部生成したｍビットの予測データとを比較してその不一致分を取り出す第４の比較手段（１３）と、該第４の比較手段の比較結果から不一致のビット桁の最もＭＳＢ側のビット桁を示すｎ（＜ｍ）ビットで表される変調データ、および前記不一致のビット桁の最もＭＳＢ側のビット桁を「１」とし他のビット桁を「０」とするｍビットの中間データを生成する第２の送信手段（１４）と、該ｍビットの中間データと前記ｍビットの予測データとの不一致分を取り出す第５の比較手段（１５）と、該第５の比較手段で得られた比較結果を前記入力データから減算する第１の減算手段（１７）と、前記入力データから前記予測データと予め設定したヒゲ補正定数を減算する第２の減算手段（２０、２２）と、前記第１の減算手段の出力よりも前記第２の減算手段の出力の方が小さいとき前記第２の送信手段から出力する前記変調データを入力してそのまま出力信号とし、前記第１の減算手段の出力よりも前記第２の減算手段の出力の方が大きいとき予め設定したヒゲ補正制御データを出力する第３の送信手段（２５）と、前記変調データを入力することにより前記変調データに基づいて特定のビット桁に「１」を立て他のビット桁に「０」を立てたｍビットの再生データを出力し、前記ヒゲ補正制御データを入力することにより前記ヒゲ補正制御データに対応したヒゲ補正制御信号を出力する第３の受信手段（２７）と、該第３の受信手段から前記ｍビットの再生データが出力するときこれと前記予測データとの差分を取り出す第６の比較手段（２８）と、前記第３の受信手段から前記ヒゲ補正制御信号が出力するとき前記予測データに対して前記ヒゲ補正定数を加減するヒゲ補正手段（２９〜３２）と、前記第６の比較手段又は前記ヒゲ補正手段から出力するデータを１サンプル時間だけ遅延させ前記予測データとして出力する第３の遅延手段と、を具備し、前記変調データとして前記ｎビットのうちの大部分を割り当て、前記ヒゲ補正制御データとして前記ｎビットのうちの残りを割り当てるよう構成した。
【０００９】
第４の発明の復調回路は、ｎビットで表される変調データを入力することにより該変調データに基づいて特定のビット桁に「１」を立て他のビット桁に「０」を立てたｍビットの再生データを出力し、ヒゲ補正制御データを入力することにより該ヒゲ補正制御データに対応したヒゲ補正制御信号を出力する第４の受信手段（４２）と、該第４の受信手段から前記ｍビットの再生データが出力するときこれと復調データとの差分を取り出す第７の比較手段（４３）と、前記第４の受信手段から前記ヒゲ補正制御信号が出力するとき前記予測データに対して予め設定したヒゲ補正定数を加減するヒゲ補正手段（４４〜４７）と、前記第７の比較手段又は前記ヒゲ補正手段から出力するデータを１サンプル時間だけ遅延させ前記復調データとして出力する４の遅延手段と、を具備するように構成した。
【００１０】
第５の発明の変調／復調システムは、第１の発明の変調回路と第２の発明の復調回路から構成され、動作開始に先だって前記変調回路の第１の遅延手段と前記復調回路の第２の遅延手段の出力データが同一値に初期化され、又は、第３の発明の変調回路と第４の発明の復調回路から構成され、動作開始に先だって前記変調回路の第３の遅延手段と前記復調回路の第４の遅延手段の出力データが同一値に初期化されているようにした。
【００１１】
第６の発明の変調／復調システムは、第１の発明の変調回路と第２の発明の復調回路から構成され、動作開始に先だって前記変調回路から出力するｎビットの変調データおよび前記復調回路に入力するｎビットの変調データが各々前記差分の最も少ないものを表す最小データにセットされているようにした。
【００１２】
第７の発明の変調／復調システムは、第３の発明の変調回路と第４の発明の復調回路から構成され、動作開始に先だって前記変調回路から出力するｎビットの変調データおよび前記復調回路に入力するｎビットの変調データが各々前記差分の最も少ないものを表す最小データにセットされるとともに、ｍビットの前記ヒゲ補正定数における前記不一致表示用のビット桁の最下位桁以下のビット桁が「０」にセットされているようにした。
【００１３】
第８の発明の変調回路は、第１又は第３の発明の変調回路において、前記入力するｍビットのデータの負極性のデータのみを極性をそのままでレベルを反転する負内反転処理手段を設けて構成した。
【００１４】
第９の発明の復調回路は、第２又は第４の発明の復調回路において、前記出力するｍビットのデータの負極性のデータのみを極性をそのままでレベルを反転する負内反転処理手段を設けて構成した。
【００１５】
【発明の実施の形態】
［第１の実施の形態］
（変調回路）
図７は本発明の第１の実施の形態の変調／復調システムの変調回路の構成図（原理図）である。５１は１６ビットの音声信号（２の補数で表現されている）が入力する入力端子、５２は負内反転処理回路であって、入力する１６ビットの音声信号の負のデータを極性はそのままでレベルを反転する回路である。
【００１６】
この負内反転処理回路５２は、図３の（ａ）に示すように構成されている。すなわち、正の最大値（７ＦＦＦ）と入力データとをＥＸＯＲ演算（１６ビット）するＥＸＯＲ回路１、入力データが正か負かを検出する比較器２、その比較器２の比較結果が正であるときは入力データをそのまま出力側に出力し、負であるときはＥＸＯＲ回路１の出力データを選択して出力するスイッチ３から構成されている。
【００１７】
つまり、この負内反転処理回路５２は、図３の（ｂ）に示すようなサイン波データを入力したとき、（ｃ）に示すように負側のレベルを反転させて出力するものであり、これによって信号の極性反転時のビット変化数の減少を促し、ゼロクロス時のノイズ発生を減少させることができる。なお、データをこのような負内反転処理回路に偶数回通すと、元のデータに戻る。
【００１８】
図７に戻って、５３はＥＸＯＲ回路であり、負内反転処理回路２の出力データと予測データ（１サンプル時間前のデータとして後記するように作成されたデータ）とをＥＸＯＲ演算してその不一致分（１６ビットのうち予測データと異なるデータとなったビット桁にのみ「１」を立てたデータ）を出力する。
【００１９】
５４はこのＥＸＯＲ回路５３で得られたデータを入力して、１６ビットのうちの最もＭＳＢ側の「１」なっているビット桁を４ビットで表して、変調信号として出力する送信部コントローラ（ＤＳＰ等から構成される）である。すなわち、この送信部コントローラ５４は次のようなデータ変換を行う。「  」内は１０進数で表したデータである。
0003634934.tif 000002
【００２０】
最もＭＳＢ側の「１」なっているビット桁は１６種類あり得るので、この送信部コントローラ５４では、このビット桁を示すデータを４ビットで表して出力する。このようにして、出力端子５５には１６ビットデータが４ビットデータに圧縮されて変調信号として出力する。なお、予測データと入力データが全く同一で不一致が検出されない場合は、「１５」を出力する。
【００２１】
５６は受信部コントローラ（ＤＳＰ等で構成される）であって、送信部コントローラ５４から出力する４ビットで表されたビット桁に基づき、１６ビットのうちの当該ビット桁にのみ「１」を立てた１６ビットデータとして生成する。つまり、送信部コントローラ５４の処理と逆の処理を行う。
【００２２】
５７は前記した予測データと受信部コントローラ５６の出力データとをＥＸＯＲ演算するＥＸＯＲ回路である。５８は１サンプルタイムの遅延器である。このＥＸＯＲ回路５７と遅延器５８によって積分回路が構成され、その積分動作によって、遅延器５８の出力データ（予測データ）は変調開始当初は元の入力データとは大きく異なったデータとなっているが、積分動作が進むほどに元のデータに近いデータとなる。つまり、この予測データは復調データでもある。
【００２３】
（復調回路）
図８は第１の実施の形態の変調／復調システムの復調回路の構成図（原理図）である。６１は変調信号の入力端子、６２は前記した受信部コントローラ５６と同様な処理を行う受信部コントローラである。６３はＥＸＯＲ回路、６４は１サンプルタイムの遅延器であり、これらは積分回路を構成する。６５は負内反転処理回路であって、前記した負内反転処理回路５２と同様な処理を行う。６６は復調信号の出力端子である。
【００２４】
よって、この復調回路では、受信部コントローラ６２において、前記した受信コントローラ５６における処理と同様に、４ビットの変調データが１６ビットデータに変換され、これがＥＸＯＲ回路６３と遅延器６４で積分されて、負内反転処理回路６５で負データが元のデータに復元されて、出力端子６６から通常の２の補数の１６ビットデータとして出力する。
【００２５】
以上のように、この第１の実施の形態の変調／復調システムでは、変調回路において１６ビットデータが４ビットデータに圧縮変調され、復調回路において４ビットデータが１６ビットデータに伸長復調される。ここで、変調回路の遅延器５８の１６ビット出力データと、復調回路の遅延器６４の１６ビット出力データを、動作開始時に予め同一のデータ（例えば１６進で「００００」）に初期化し、また変調回路の出力データと復調回路の入力データを最小データ（例えば１０進で「１５」）にセットておけば、動作開始時に特別な同期（同時動作開始）を取る必要はなく、変調回路と復調回路との間の伝送路に多少の遅延があっても、復調誤差を少なくすることが可能となる。
【００２６】
また、変調回路への入力データの変化量が大きくても、その変化したＭＳＢ側のビット桁のみの情報を圧縮データとして転送しサンプリング毎に復調回路で各ビットを変化させることができるため、これに追従することができ、ナイキスト周波数まで信号を再現することができる。
【００２７】
［第２の実施の形態］
（変調回路）
図１は本発明の第２の実施の形態の変調／復調システムの変調回路の構成図である。前記した図７に示した変調回路では、１６ビットの現在の入力データと予測データとをＥＸＯＲ演算して、変化したビットの桁を調べ、その変化したビット桁のうち、最もＭＳＢ側のビット桁を新たなデータとして４ビットで表現し、これにより、データ圧縮を行って変調データとしている。しかし、これだけでは、これを復調した信号にヒゲ（高周波成分）が発生する場合があるという問題がある。
【００２８】
そこで、この第２の実施の形態の変調／復調システムでは、このヒゲを打ち消す特別な処理を加えるようにした。このために、入力データと予測データとの比較により検出された不一致のビット桁の最もＭＳＢ側が、ＬＳＢから１桁目（つまり、ＬＳＢ）あるいは２桁目（２ＬＳＢ）のとき、または不一致のビット桁がなかったときは、ＬＳＢから３桁目（３ＬＳＢ）に不一致があると見なして４ビットの変調データとして「１３」を出力する。そしてＬＳＢから１桁目と２桁目をヒゲ補正制御用に使用する。
【００２９】
したがって、４ビットデータのうち、「１４」（４ビットで「０００１」）と「１５」（４ビットで「００００」）がヒゲ補正制御データとなる。ここでは、「１４」をヒゲ補正定数の減算制御用データ、「１５」を加算制御用データとする。なお、不一致ビット桁を表す４ビットの変調データは「００」〜「１３」となる。
【００３０】
図１において、１１は１６ビット（２の補数）の音声信号入力端子、１２は図３に示した構成の負内反転処理回路であって、前記したように、入力する１６ビットの音声信号の負のデータを極性はそのままでレベルを反転する。１３は負内反転処理回路１２の出力データと予測データとをＥＸＯＲ演算してその不一致桁を「１」とし、一致桁を「０」とする１６ビットデータ出力するＥＸＯＲ回路である。１４は送信部第１コントローラ（ＤＳＰ等で構成される）である。
【００３１】
この送信部第１コントローラ１４は、前記ＥＸＯＲ回路１３で得られた１６ビットデータを入力端子ＡにデータＡとして入力して、最もＭＳＢ側の「１」なっているビット桁を検出して、そのビット桁を４ビットで表したデータを出力端子ＢからデータＢとして出力すると共に、そのビット桁のみを「１」とし他のビット桁を「０」とした１６ビットのデータを出力端子ＣからデータＣとして出力する。図４は、この送信部第１コントローラ１４の処理のフローチャートに示す図である。
【００３２】
１５は送信部第１コントローラ１４の出力端子Ｃから出力するデータと予測データとをＥＸＯＲ演算して、両入力データの不一致のビット桁を「１」とし、一致のビット桁を「０」として出力するＥＸＯＲ回路であり、その出力データは次段の負内反転処理回路１６で、前記した負内反転処理回路１２と同様な処理を受ける。よって、この負内反転処理回路１２の出力データは、入力端子１１に入力するデータと同一の性質（２の補数）のデータとなる。
【００３３】
１７はこの負内反転処理回路１６から出力するデータを入力端子１１に入力するデータから減算する減算器、１８はその減算器１７の出力データの絶対値を取り出す絶対値回路である。この減算器１７からは入力データに対するビット桁情報のエラー成分が得られるので、絶対値回路１８からはそのエラー成分の絶対値が出力する。
【００３４】
１９は予測データ（負内反転処理されている）を入力して負内反転処理を行って、入力端子１１に入力するデータと同一の性質（２の補数）のデータに戻す負内反転処理回路、２０はこの負内反転処理回路１９の出力データを入力端子１１に入力するデータから減算する減算器、２１はその減算器１７の出力データの絶対値を取り出す絶対値回路、２２はこの絶対値回路２１の出力信号から予め設定したヒゲ補正定数を減算する減算回路である。この減算回路２２からは、入力端子１１に入力したデータに対する予測データのエラー分にヒゲ補正定数を加味した絶対値が得られる。
【００３５】
２３は上記した絶対値回路１８からのデータ（入力データに対するビット桁情報のエラー成分）と前記減算回路２２からのデータを比較する比較器であって、前者が後者より小さいとき「Ｌｏｗ  」、大きいとき「Ｈｉｇｈ」の信号を出力する。
【００３６】
２４は入力端子１１に入力するデータと負内反転処理回路１９で２の補数データに復元された予測データを比較する比較器であって、前者が後者より小さいとき「Ｌｏｗ  」、大きいとき「Ｈｉｇｈ」の信号を出力する。
【００３７】
２５は送信部第２コントローラ（ＤＳＰ等により構成される）であり、入力端子Ｄに前記した送信部第１コントローラ１１の出力端子Ｂのデータ（ビット桁を示す４ビットのデータ）をデータＤとして入力し、入力端子Ｅに比較器２３の出力信号を信号Ｅとして入力し、入力端子Ｆに比較器２４の出力信号を信号Ｆとして入力し、出力端子Ｇから出力端子２６に４ビットの変調信号Ｇを出力する。
【００３８】
この送信部第２コントローラ２５では、入力端子Ｅの信号Ｅが「Ｌｏｗ  」のとき、つまりヒゲ補正定数を加味した方がエラー成分より大きいときは、入力端子Ｄに入力するデータＤを出力データＧとしてそのまま出力端子２６に出力する。また、入力端子Ｅの信号が「Ｈｉｇｈ」のとき、つまりヒゲ補正定数を加味した方がエラー成分少ないときは、加算用ヒゲ補正制御データ又は減算用ヒゲ補正制御データを出力端子Ｇから出力するが、その選択は入力端子Ｆの信号に応じて行う。
【００３９】
まず、入力端子Ｆの信号Ｆが「Ｈｉｇｈ」のとき、つま入力データが予測データ（復元したもの）より大きいときは、加算用ヒゲ補正制御データ「１５」（４ビットで「００００」）を出力データＧとして出力端子２６に出力する。「Ｌｏｗ  」のときは、減算用ヒゲ補正制御データ「１４」（４ビットで「０００１」）を出力する。すなわち、この送信部第２コントローラ２５は、図５のフローチャーに示す処理を行う。
【００４０】
かくして、出力端子２６には、入力データと予測データの比較で変化したビット桁のうちの最もＭＳＢ側のビット桁を表す４ビットデータ（データＤ）が出力するが、エラー成分（ヒゲ）がヒゲ補正定数より大きく且つ入力データが予測データより大きいときは「１５」が、またエラー成分がヒゲ補正定数より大きく且つ入力データが予測データより小さいときは「１４」が出力する。このようにして、４ビットデータのうち、「００」〜「１３」まではビット桁を表す変調データとして割り当て、「１４」、「１５」はヒゲ補正制御用のデータとして割り当てられる。
【００４１】
２７は受信部コントローラ（ＤＳＰ等で構成される）であって、前記出力端子２６のデータを入力端子ＨにデータＨとして取り込み、出力端子Ｊ、Ｋ、ＬからデータＪ、制御信号Ｋ、Ｌを出力する。入力端子Ｈに入力するデータＨが「１３」以下のとき、つまりヒゲ補正制御を行わないときは、出力端子Ｌの信号を「Ｌｏｗ  」にし、且つ出力端子ＪのデータＪに、データＨで表されるビット桁を「１」にし他を「０」にした１６ビットデータをセットする。しかし、データＨが「１４」、「１５」の場合は出力端子Ｌの信号を「Ｈｉｇｈ」にセットし、更に「１５」の場合は出力端子Ｋの信号Ｋを「Ｌｏｗ  」にセットし、「１４」の場合は「Ｈｉｇｈ」にセットする。すなわち、この受信部コントローラ２７は、図６に示すフローチャートで示す処理を行う。
【００４２】
２８は予測データと受信部コントローラ２７の出力端子ＪのデータＪとのＥＸＯＲ演算を行うＥＸＯＲ回路、２９は予測データに対して予め決めたヒゲ補正定数を加算する加算器、３０は予測データからヒゲ補正定数を減算する減算器である。３１は受信部コントローラ２７の出力端子Ｌの信号が「Ｌｏｗ  」のとき加算器２９の出力データを選択し、「Ｈｉｇｈ」のとき減算器３０の出力データを選択するスイッチである。３２は受信部コントローラ２７の出力端子Ｌの信号が「Ｌｏｗ  」のときＥＸＯＲ回路２８の出力データを選択し、「Ｈｉｇｈ」のときスイッチ３１の出力データを選択するスイッチである。３３は１サンプリングタイムの遅延器であり、以上は積分回路を構成する。また、符号２７、２９〜３２で構成される回路は、ヒゲ補正手段を構成する。
【００４３】
ここでは、受信部コントローラ２７の入力端子Ｈの４ビットデータＨが「００」〜「１３」の範囲のデータ場合には、出力端子Ｊからその４ビットデータで表されたビット桁を「１」とし他の桁を「０」とした１６ビットデータが出力し、またスイッチ３２がＥＸＯＲ回路２８の出力データを選択するので、４ビットの変調信号が積分され復調されて、遅延器３３から１サンプル時間後に予測データとして出力する。
【００４４】
受信部コントローラ２７の入力端子Ｈの４ビットデータＨが「１５」の場合には、出力端子Ｋの信号Ｋが「Ｌｏｗ  」となり、出力端子Ｌの信号Ｌが「Ｈｉｇｈ」となるので、スイッチ３２がスイッチ３１側を選択し、スイッチ３１が加算器２９の側を選択する。このため、予測データに対してヒゲ補正定数を加算した１６ビットデータが遅延器３３で遅延され、予測データとして出力する。
【００４５】
受信部コントローラ２７の入力端子Ｈの４ビットデータＨが「１４」の場合には、出力端子Ｋの信号Ｋが「Ｈｉｇｈ」となり、出力端子Ｌの信号Ｌも「Ｈｉｇｈ」となるので、スイッチ３２がスイッチ３１側を選択し、スイッチ３１が減算器３０の側を選択する。このため、予測データに対してヒゲ補正定数を減算した１６ビットデータが遅延器３３で遅延され、予測データとして出力する。
【００４６】
以上のようにして、エラー成分（ヒゲ）がヒゲ補正定数より大きい場合において、入力データが予測データより大きいときは現在の予測データにヒゲ補正定数を加算したデータが次のサンプルタイムの予測データとして作成され、また入力データが予測データより小さいときは現在の予測データからヒゲ補正定数を減算したデータが次のサンプルタイプの予測データとして作成される。
【００４７】
（復調回路）
図２は第２の実施の形態の変調／復調システムの復調回路の構成を示す図である。４１は変調信号の入力端子、４２は受信部コントローラである。この受信部コントローラ４２は、入力端子４１のデータを入力端子ＭにデータＭとして取り込み、出力端子Ｎ、Ｐ、ＱからデータＮ、制御信号Ｐ、Ｑを出力する。入力端子Ｍに入力するデータＭが「１３」以下のとき、つまりヒゲ補正を行わないときは、出力端子Ｑの信号を「Ｌｏｗ  」にし、且つ出力端子ＮのデータＮに、データＭで表されるビット桁を「１」にし他を「０」にした１６ビットデータをセットする。しかし、データＭが「１４」、「１５」の場合は出力端子Ｑの信号Ｑを「Ｈｉｇｈ」にセットし、更に「１５」の場合は出力端子Ｐの信号Ｐを「Ｌｏｗ  」にセットし、「１４」の場合は「Ｈｉｇｈ」にセットする。
【００４８】
４３は復調データと受信部コントローラ４２の出力端子ＮのデータＮとのＥＸＯＲ演算を行うＥＸＯＲ回路、４４は予測データに対して予め決めたヒゲ補正定数を加算する加算器、４５は予測データからヒゲ補正定数を減算する減算器である。４６は受信部コントローラ４２の出力端子Ｐの信号が「Ｌｏｗ  」のとき加算器４４の出力データを選択し、「Ｈｉｇｈ」のとき減算器４５の出力データを選択するスイッチである。４７は受信部コントローラ４２の出力端子Ｑの信号Ｑが「Ｌｏｗ  」のときＥＸＯＲ回路４３の出力データを選択し、「Ｈｉｇｈ」のときスイッチ４６の出力データを選択するスイッチである。４８は１サンプリングタイムの遅延器であり、以上は積分回路を構成する。４９は負内反転処理回路、５０は出力端子である。また符号４２、４４〜４６はヒゲ補正手段を構成する。
【００４９】
ここでは、前記した変調回路の受信部コントローラ２７から遅延器３３までの回路の動作と同様の動作が行われる。すなわち、入力端子４１に入力する４ビットデータが「００」〜「１３」のデータの場合には、それに対応した１６ビットデータが作成されＥＸＯＲ回路４３と遅延器４８で積分されて元の１６ビットのデータに復調されるが、その４ビットデータが「１５」場合は、現在の復調データにヒゲ補正定数を加算したデータが次のサンプルタイムの復調データとして作成され、また４ビットデータが「１４」の場合は、現在の復調データからヒゲ補正定数を減算したデータが次のサンプルタイプの復調データとして作成され、負内反転処理を受けて出力端子５０から出力する。
【００５０】
この第２の実施の形態の変調／復調システムでは、前記第１の実施の形態の場合と同様の作用効果に加えて、ヒゲ補正を行うことができるので、そのヒゲ補正定数を適宜設定することにより、得られる復調データに大きな高周波成分が乗ることを防止することができる。
【００５１】
また、変調回路と復調回路の間の伝送路にデータ遅延がある場合において、その変調回路と復調回路の動作開始の同期をとらずに済ますためには、ヒゲ補正定数の値を、その１６ビットのうちのＬＳＢ〜３ＬＳＢのビット桁を「０」にし、且つ前記伝送路の４ビットの変調データを最小データ「１３」に設定すれば良い。これによりヒゲ補正定数のデータ蓄積が行われなくなるので、変調回路への入力データに対応した復調データが復調回路から得られる。
【００５２】
【発明の効果】
以上から本発明によれば、簡単な構成によって多ビットデータを少ビットデータに圧縮することができる。
【００５３】
また、サンプル時間毎に復調回路の出力ビットを変化させることができるので、入力信号の大きな変化にも追従させることができ、ナイキスト周波数まで信号を再現することができる。
【００５４】
また、動作開始時に変調データを差分の最も少ないものを表す最小データにセットして変調回路と復調回路の間をクリアすることで、その変調回路と復調回路の同期を取る必要がなくなる。
【００５５】
さらに、入力データと予測データとの差分と入力データとヒゲ補正を加味したデータとの差分の比較結果に応じてヒゲ補正を行うことで、高周波成分の少ない変調／復調信号を得ることができる。
【００５６】
このとき、ヒゲ補正定数を、不一致表示用のビット桁の最下位桁以下のビット桁を「０」としたデータとすることにより、変調回路と復調回路と間の伝送路に遅延があっても、特別な同期をとる必要はない。
【図面の簡単な説明】
【図１】本発明の第２の実施の形態の変調回路の変調／復調システムの構成を示すブロック図である。
【図２】本発明の第２の実施の形態の変調／復調システムの復調回路の構成を示すブロック図である。
【図３】（ａ）は負内反転処理回路の回路図、（ｂ）はその負内反転処理回路への入力データの波形、（ｃ）は同出力データの波形である。
【図４】送信部第１コントローラの処理のフローチャートである。
【図５】送信部第２コントローラの処理のフローチャートである。
【図６】受信部コントローラの処理のフローチャートである。
【図７】本発明の第１の実施の形態の変調／復調システムの変調回路の構成を示すブロック図である。
【図８】本発明の第１の実施の形態の変調／復調システムの復調回路の構成を示すブロック図である。
【符号の説明】
１３：ＥＸＯＲ回路（第４の比較手段）、１４：送信部第１コントローラ（第２の送信手段）、１５：ＥＸＯＲ回路（第５の比較手段）、２５：送信部第２コントローラ（第３の送信手段）、２７：受信部コントローラ（第３の受信手段）、２８：ＥＸＯＲ回路（第６の比較手段）、３３：遅延器（第３の遅延手段）  ４２：受信部コントローラ（第４の受信手段）、４３：ＥＸＯＲ回路（第７の比較手段）、４８：遅延器（第４の遅延手段）
５３：ＥＸＯＲ回路（第１の比較手段）、５４：送信部コントローラ（第１の送信手段）、５６：受信部コントローラ（第１の受信手段）、５７：ＥＸＯＲ回路（第２の比較手段）、５８：遅延器（第１の遅延手段）
６２：受信部コントローラ（第２の受信手段）、６３：ＥＸＯＲ回路（第３の比較回路）、６４：遅延器（第２の遅延手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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