(57)【特許請求の範囲】
【請求項１】
開始状態に同時にリセット可能なセルのブロックに分割された電気的に変更可能なメモリセルアレイであって、これらのセルの状態を読み出しかつ変更するために前記ブロック内で個々のセルをアドレスするための手段を有し、前記メモリセルがそこに蓄積されている正味の電荷量にしたがって可変であるしきい値電圧レベルをもつ電界効果トランジスタを個々に含む、アレイの動作方法において、
２を越える個々のセルの複数の検出可能な状態に対応する２を越える複数の実効しきい値電圧レベルを確立するステップと、
少なくとも１つのアドレスされたセルの実効しきい値電圧が前記複数の実効しきい値電圧レベルの１つと実質的に等しくなるまで、前記少なくとも１つのアドスレされたセルに蓄積された電荷量を変更することにより開始レベルから複数の実効しきい値電圧レベルの１つに前記ブロックのうちの１つのブロック内に前記少なくとも１つのアドレスされたセルの前記実効しきい値電圧レベルをプログラムするステップであって、ここにおいて、前記少なくとも１つのアドレスされたセルの状態は、以下のステップを含む方法により前記複数の状態の１つにセットされ、以下のステップとは、
前記複数のしきい値電圧レベルの１つに向かって開始レベルから前記アドレスされた  セルの実効しきい値電圧レベルを移動させるのに十分なあらかじめ定められた時間だけ  与えられた電圧を前記アドレスされたセルに印加するステップと、
その後、前記アドレスされたセルの実効しきい値電圧が前記複数のしきい値電圧レベ  ルの１つに達したかどうかを決定するために前記アドレスされたセルの電気的パラメー  タを読み出すステップと、
前記複数のしきい値電圧レベルの１つに前記アドレスされたセルの前記実効しきい値  電圧がセットされた読み出しステップにより検出されるまで、前記電圧を印加するステ ップと読み出しステップとを繰り返すステップと、を含む方法であり、
セルの個々のブロックが前記開始レベルにリセットされた全回数と等しいカウントを蓄積するステップと、
メモリセルの少なくとも１つの補助ブロックを提供するステップと、
前記ブロックの個々の１つがあるセットされた数を越えるカウントに応答して、前記ブロックの前記個々の１つに前記補助ブロックを代替するステップと、
Ｘ個の不良セルに耐えることができる誤り訂正スキームの助けによって個々のブロックのメモリセルの状態を読み出すステップと、および
消去されないで残っているＮ個のセルがＸと等しいかＸよりも少なくなるまで、個々のブロックの前記メモリセルに消去パルスを印加するステップと、
を含むアレイの動作方法。
【請求項２】
複数の実効しきい値電圧レベルを確立する前記ステップは、少なくとも４つのしきい値電圧レベルを確立するステップを含むものである請求項１記載の方法。
【請求項３】
２を越える少なくとも２つの複数のしきい値電圧レベルは、個々のセルの正味の正電荷に由来するものである請求項１記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
（産業上の利用分野）
この発明は一般的には電気的にプログラム可能なリードオンリーメモリ（Ｅｐｒｏｍ）半導体と、電気的に消去可能でプログラム可能なリードオンリーメモリ（ＥＥｐｒｏｍ）、さらに詳しく言えばそれを利用する技術に関する。
【０００２】
【従来の技術】
（発明の背景）
電気的にプログラム可能なリードオンリーメモリ（Ｅｐｒｏｍ）は、フィールドイフェクトトランジスタ構造で、半導体基板領域のチャンネルから絶縁されてソースとドレイン領域間に設けられているフローティング導通ゲート（無接続）を用いている。コントロールゲートはフローティングゲートの上に設けられており、それから絶縁されている。そのトランジスタのしきい値電圧特性はそのフローティングゲート上に引き留められる電荷の量によってコントロールされる。すなわち、そのソースとドレイン領域間の導通を許容するために、トランジスタがターンオンされる前にそのコントロールゲートに加えられなくてはならない電圧、すなわちその電圧がしきい値電圧、その最小の電圧（しきい値電圧）である。トランジスタは、その基板のチャンネル領域の薄い誘電体のゲートを通してフローティングゲートに電子を加速することによって、２つの状態のうちの１つをプログラムすることができる。
【０００３】
メモリセルのトランジスタの状態は、そのトランジスタのソースとドレインとコントロールゲートに動作電圧を与えることによって読むことができ、それから制御ゲート電圧が選択された時にソースとドレイン間を流れる電流を検出することによりその装置がオンにプログラムされているか、またはオフにプログラムされているかを知ることができる。Ｅｐｒｏｍセルの二次元アレイの中の特定の１つのセルを読み出しのためにアドレスするためには、そのセルがアドレスされるべきセルが含まれている列のソースとドレイン線間にソースとドレイン電圧を与えること、およびアドレスされるべきセルが含まれている行列のコントロールゲートにコントロール電圧を与えることによりなされる。
【０００４】
そのようなメモリセルの例として三重ポリシリコン、チャンネル分離形電気的消去可能でかつプログラム可能なリードオンリーメモリ（Ｅｐｒｏｍ）がある。フローティングとコントロールゲートがチャンネルの近接部分上に延びているので、これはスピリットチャンネル装置と言われている。これにより、トランジスタ構造は直列の２つのトランジスタとして働き、その１つはフローティングゲート上の電荷レベルに応答する可変しきいチャンネルを持ち、他の１つはそのフローティングゲートの電荷には影響されないで、むしろ通常のフィールドイフェクトトランジスタと同様にそのコントロールゲートに印加される電圧に応答して働く。
【０００５】
そのようなメモリセルは三重ポリシリコンといわれている。なぜらなそれは、ポリシリコン材料の三重の導電層をもっているからである。フローティングとコントロールゲートに加えるにさらに消去ゲートが含まれている。消去ゲートは各メモリセルトランジスタのフローティングゲート表面に近接して通過しているが、それらからは薄いトンネル誘電体（トンネル効果を持つ）によって絶縁されている。セルのフローティングゲートから電荷が消去ゲートにすべてのトランジスタに適当な電圧が印加されたときに除去される。セルの全体のアレイまたは特別のセルのグループが同時に消去されるとき、（すなわちフラッシュによって）ときに、そのようなＥｐｒｏｍのセルをフラッシュＥｐｒｏｍアレイという。
【０００６】
ＥＥｐｒｏｍは有効寿命が有限であるということが知られるに到った。
性能が劣化する前に、そのような装置において、プログラムと消去ができる回数は有限である。その特徴は特定の構造に依存するものであるが、１０，０００回を越える使用サイクルの後にそのプログラム可能性は減少する。そのような装置が、１００，０００  回を越える使用サイクルの後には、もはやそのような装置はプログラムすることもできないし、適性に消去することもできなくなる。これは、プログラミングまたは消去のためにフローティングゲートに移送され、または取り去られる電荷が誘電体内に捕らわれる結果によるものと信じられている。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、増大した蓄積容量と寿命をもつＥＥｐｒｏｍアレイを提供することにある。
さらに、１つのＥＥｐｒｏｍが耐えることができるプログラムと消去の回数を増加するための技術を提供することである。
本発明のさらに他の目的は、与えられたサイズのＥｐｒｏｍまたはＥＥｐｒｏｍのアレイの中に蓄積される情報の量を増加する技術を提供することにある。
本発明のさらに他の目的は、磁気ディスク記憶装置を置き換えることができる固体メモリとして使用することができるＥＥｐｒｏｍの半導体チップを提供することにある。
【０００８】
【課題を解決するための手段】
いろいろな目的は、本発明の種々の観点から達成できる。ここにおいて、簡潔に一般的に説明すれば、各々のＥｐｒｏｍまたはＥＥｐｒｏｍメモリセルそのプログラムされた電荷を、３またはそれ以上のレンジに分割することによって、１以上のデータを記憶することができる。各々のセルはこれにより、これらのレンジのうちの１つにプログラムされることができる。例えば、もし４つのレンジが用いられるとすると、２ビットのデータが１つのセルに蓄積される。もし８つのレンジが指定されたならば、３ビットが蓄積される。
【０００９】
そのような多段階の記憶ができる現実的な構成を許容する情報プログラムとセンシング技術が提供される。さらに、情報を消去するアルゴリズムであって、消去用のトンネル誘電体に与えられる電気的なストレスを有効に除去するものが提供され、その結果、プログラムと消去のサイクルにより高い耐久性を与え、そして、メモリの寿命を増加させることができる。
【００１０】
本発明によるフラッシュＥＥｐｒｏｍメモリシステムとその使用方法は、
（１）  電気的に変更可能なメモリセルのアレイはセルのブロックに分割されており、それは前記ブロック内の個々のセルをアドレスしてその状態を読み且つ変更させる手段をもち、前記メモリセルは個々にフローティングゲートをもつ電界効果トランジスタをもち、そしてしきい値電圧レベルをもち、前記レベルは前記フローティングゲートに正味の電圧がないときに与えられるレベルであるが、前記レベルは前記フローティングゲートに保持される正味の電荷量により可変であるメモリセルのアレイに関して、前記アレイを操作する方法において：
２を超える複数の実効しいき値の電圧レベルを確立するステップであり、前記レベルは２を超える個々のセルの検出可能な複数の状態に対応するものであるステップと、
前記ブロック内の１つの少なくとも１つのアドレスされたセルの実効しきい値レベルを前記複数のレベルの１つにセットするステップで、前記アドレスされた少なくとも１つのフローティングゲートの電荷の量を、前記アドレスされた少なくとも１つのセルの実効しきい値電圧が前記実効しきい値電圧の複数のうちの１つに実質的に等しくなるまで、変更することにより、前記少なくとも１つのアドレスされたセルの状態は前記複数の状態の１つにセットされるステップと、および前記セルのブロックの個々のブロック内のセルが前記複数の状態の内の１つにセットされた全回数に等しいカウントを蓄積するステップを含んで構成されている。
（２）前記（１）記載の方法において、前記ブロックの個々のブロックのカウントを蓄積するステップは、前記ブロックの前記個々のブロックの中に前記カウントを記憶するように構成されている。
（３）前記（１）記載の方法において、少なくとも１つの補助的メモリセルブロックを提供するステップと、および前記ブロックの個々の１つの前記カウントがあるセットされた数を超えたことに応答して、前記ブロックの前記個々の１つの代わりに前記補助ブロックを置き換えるステップを付加的に含んで構成されている。
（４）前記（１）記載の方法において、複数の補助メモリセルを提供するステップおよび、前記少なくとも１つのアドレスされたメモリセルが不良であることに応答して、前記少なくとも１つのアドレスされたセルの代わりに少なくとも１つの前記補助セルを置き換えるステップを付加的に含んで構成されている。
（５）前記（１）〜（４）のいずれか１つに記載の方法において、複数の実効しきい値電圧レベルを確立するステップは少なくとも４つのそのようなしきい値電圧レベルを確立するステップを含んで構成されている。
（６）電気的に変更可能なメモリセルで複数の明確なセルのブロックに分離されており、前記ブロック中の個々のセルをアドレスしてそれらの状態を読みかつ変更する手段をもつシステムにおいて、それぞれのセルはフローティングゲートをもつ電界効果トランジスタを含み、各セルは１つのしきい値電圧レベルをもつがそのレベルは前記フローティングゲートの正味の電荷がない場合は所定のレベルであるが、前記フローティングゲートに保持される正味の電荷にしたがって可変であり、前記メモリシステムを動作させる方法において：
（ａ）２を超えるメモリセルの複数の実効メモリセルのしきい値電圧レベルであり、そのレベルは２を超える複数の個々に検出可能なメモリセルの状態に対応するレベルと、および（ｂ）１つの実効基底メモリセルしきい値電圧レベルを確立するステップと、
前記メモリセルのブロック内で任意の不良セルの代わりに補助セルを提供するステップと、
前記セルのブロックの少なくとも１つの内の前記メモリセルのフローティングゲート上の電荷の量を、前記実効基底しきい値電圧レベルの方向に同時に変更することにより、その実効しきい値の電圧をプリセットする変更ステップと、
少なくとも１つのセルの前記ブロック内の少なくとも１つのメモリセルのフローティングゲート上の電荷の量を、その実効しきい値電圧を前記複数の実効しきい値電圧レベルの望ましい１つの方向に移動させるために変更し、これにより少なくとも１つのメモリセルを複数の検出可能な状態の１つにセットする変更ステップと、
望まれた実効しきい値電圧レベルに変更されないセルのブロック内の任意のセルのアドレスを発生するステップと、および
ここにおいて、前記セットステップはアドレスがそのように発生した前記少なくとも１つの任意のメモリセルを前記補助セルで置き換えることを含んで構成されている。
（７）前記（６）記載の方法において、個々のセルのブロックがプリセットされた回数の総計のカウントを分けて蓄積するステップを付加的に含んで構成されている。
（８）前記（６）記載の方法において、前記プリセットステップは、前記少なくとも１つの前記セルのブロック内のメモリセルのフローティングゲート上の電荷の量を変更することを、前記少なくとも１つのブロック内のＮ番目のメモリセル以外の実効しきい値レベルが前記実効基底しきい値レベルに達するまで続け、ここにおいて、前記アドレスを発生されるステップは、前記セルのＮ番目のアドレスを発生させることを含んで構成されている。
（９）前記（６）〜（８）のいずれか１つに記載の方法において、複数の実効しきい値電圧レベルを確立するステップは、少なくとも４つのそのようなしきい値電圧レベルを確立するステップを含んで構成されている。
（１０）電気的に変更可能なメモリセルのアレイで前記アレイはセルのブロックに分けられ、前記ブロック内で個々のセルをアドレスして、その状態を読み出し変更する手段をもち、前記メモリセルはフローティングゲートをもつ電界効果トランジスタを個々に含み、しきい値電圧レベルを持ち、前記レベルは前記フローティングゲートの正味の電荷が存在しない場合、所定のレベルであるが、前記フローティングゲートに保持される正味の電荷量により可変であり、前記アレイを動作させる方法において：
２を超える個々のセルの複数の検出可能な状態に対応する２を超える複数の実効しきい値電圧レベルを確立するステップと、
前記ブロックの１つにアドレスされた複数のセルの各々の実効しきい値電圧レベルを前記複数レベルの１つにセットするステップで、前記複数の各々のセルのフローティングゲート上の電荷の量を、前記セルの実効しきい値電圧が前記複数の実効しきい値電圧レベルの１つに実質的に等しくなるまで変化させることで、前記複数の状態の１つの前記複数のアドレスされたセルの状態が個々にセットされるものであるステップと、
前記ブロックの前記１つのブロック以外の少なくとも１つの前記セルのブロックを補助ブロックの前記１つのブロックを前記セルの補助ブロックに置き換えることで、前記セルの補助ブロック内の複数のセルはその実効しきい値電圧レベルを前記複数のレベルの１つにセットするためにアドレス可能となる置き換えステップとを含んで構成されている。
（１１）前記（１０）記載の方法において、個々のセルのブロックをモニタするステップを含み、そして前記セルのブロックの前記１つが耐久限界に達したことを検出したことに応答して、前記補助セルの置き換えステップを開始するステップを含んで構成されている。
（１２）電気的に変更可能なメモリセルアレイで、前記セルはセルの明確なブロックに分けられており、そして前記ブロック内の個々のセルをアドレスしてそれらの状態を読み出し変更する手段を持ち、前記メモリセルはフローティングゲートをもつ電界効果トランジスタを個々にもち、そして前記セルはしきい値電圧レベルをもち、前記レベルは前記フローティングゲートに正味の電荷がない場合は所定のレベルであるが、前記フローティングゲートにより保持される正味の電荷量に応答して可変であり、前記アレイを動作させる方法において：
２を超える複数の実効しきい値電圧レベルを確立し、前記レベルは２を超える個々のセルの複数の検出可能な状態に対応するステップと、
前記ブロックの１つの中の複数のメモリセルの各々の実効しきい値レベルを、前記実効しきい値電圧レベルの複数のうちの１つに前記実効しきい値電圧が実質的に等しくなるまで前記セルの各々のフローティングゲート上の電荷の量を変更することによりセットし、これにより、前記複数のセルの状態は個々に年季複数の状態の１つになるようにセットされるステップと、
エラー修正スキームの補助で前記複数のメモリセルの状態を読むステップとを含んで構成される。
（１３）電気的に変更可能なメモリセルのアレイで、前記セルはセルのブロックに分けられており、そして前記ブロック内の個々のセルをアドレスしてそれらの状態を読み出し変更する手段をもち、前記メモリセルはフローティングゲートをもつ電界効果トランジスタを個々に含み、そして前記セルはしきい値電圧レベルをもち、前記レベルは前記フローティングゲートに正味の電荷がない場合は所定のしきい値電圧レベルをもち、前記フローティングゲートにより保持される正味の電荷に応じて可変であり、前記アレイを動作させる方法において：
２を超える複数の実効しきい値電圧のレベルを確立し、前記レベルは２を超える個々のセルの複数の検出可能なプログラムされた状態に対応するステップと、前記ブロックの１つ内の少なくとも１つのアドレスされたセルの実効しきい値電圧レベルの１つに実質的に等しくなるまで前記アドレスされたセルのフローティングゲートの電荷の量を変更して、開始レベルから複数のしきい値電圧レベルへセットするステップであって、これにより前記アオレスされたセルの状態を前記複数のプログラムされた状態の１つにセットする実効しきい値電圧レベルをセットするステップにおいて：
前記アドレスされたセルの実効しきい値電圧を開始レベルから前記複数のしきい値電圧レベルの１つの方に移動させるのに十分な予め定められた時間、前記アドレスされたセルに一定の電圧を印加するステップと、
その後に前記アドレスされたセルの電気的パラメータを、前記アドレスされたセルの実効しきい値電圧が前記複数のしきい値電圧レベルの内の１つに達したか否かを決定するために読み取るステップと、および
前記アドレスされたセルの実効しきい値電圧が前記複数のしきい値電圧レベルの１つにセットされたことが読み取りステップにより検出されるまで電圧印加と読み取りステップを繰り返すステップとを含んで構成されている。
（１４）前記（１３）記載の方法において、前記電圧印加ステップは、前記与えられた電圧と前記予め定められた時間を、前記アドレスされたセルの前記実効しきい値電圧が前記複数の実効しきい値電圧レベルの隣接する２つの間の半分より小さく変更さえるようにするステップを含んで構成されている。
（１５）前記（１３）記載の方法において、読み取りのステップは、前記アドレスされたセルを電気的に質問し、前記アドレスされたセルの電気的パラメータの結果のレベルを２以上の複数の参照レベルと同時に比較するステップを含んで構成されている。
（１６）前記（１３）記載の方法において、前記ブロックの１つの内の少なくとも１つのアドレスされたセルの実効しきい値レベルをセットする前に、前記少なくとも１つのブロック内のセルの実効しきい値電圧レベルをプリセットレベルにリセットするステップを追加的に含み、前記リセットにおいて：
前記少なくとも１つのブロック内のセルに、前記少なくとも１つのブロック中のセルの前記実効しきい値電圧を前記プリセットレベルの方へ移動させるのに十分な予め定められた時間、与えられた電圧を印加し、
その後に前記少なくとも１つのブロック内のセルの前記電気的パラメータを前記少なくとも１つのブロック内の前記個々のセルの実効しきい値電圧が前記プリセットレベルに達したか否かを決定するために読み取るステップと、および
前記少なくとも１つのブロック内のセルに電圧を印加してその状態を読み取るステップを、前記少なくとも１つのブロック内のセルの前記実効しきい値電圧が前記プリセットレベルにリセットされたことが検出されるまで繰り返すステップとを含んで構成されている。
（１７）前記（１６）記載の方法において、前記プリセットレベルは、個々のセルの複数の検出可能なプログラムされた状態に対応する前記複数の実効しきい値電圧レベルの１つに実質的に等しく構成されている。
（１８）前記（１６）記載の方法において、実効しきい値電圧レベルをリセットしている間、前記少なくとも１つのブロック内のセルに印加された電圧は、前記電圧印加と読み取りのステップが繰り返されているときに上昇するように構成されている。
（１９）前記（１６）記載の方法において、前記少なくとも１つのブロック内のセルの前記電気的パラメータを読むステップは、前記少なくとも１つのブロック内のセルを電気的に質問し、前記少なくとも１つのブロック内のセルの個々の前記電気的パラメータの得られた結果のレベルを２以上の複数の参照レベルと同時に比較することを含んで構成されている。
（２０）前記（１３）〜（１９）のいずれか１つに記載の方法において、前記複数の実効しきい値レベルの内、少なくとも２つは、前記個々のセルのフローティングゲート上の正味の正電荷によるものであるように構成されている。
（２１）前記（１３）〜（１９）のいずれか１つに記載の方法において、前記個々のセルの与えられたしきい値レベルは少なくとも３ボルトに設定される。
（２２）前記（１３）〜（１９）のいずれか１つに記載の方法において、前記少なくとも１つのアドレスされたセルの前記実効しきい値電圧レベルがセットされている間の前記電圧印加と読み取りステップの繰り返しは、前記電圧印加と読み取りステップの繰り返しのプリセット最大数が、前記アドレスされたセットの前記実効しきい値電圧レベルを前記複数のしきい値電圧レベルの１つにセットせずにセットする間に生じた後に終了させられるように構成されている。
（２３）前記（１３）〜（１９）のいずれか１つに記載の方法において、前記電圧印加と読み取りステップの繰り返しは、前記少なくとも１つのブロック内のセルの実効しきい値電圧レベルのリセット中に、前記少なくとも１つのブロック内の個々のセルの幾つかの前記実効しきい値電圧レベルをリセットせずにリセットする間に電圧印加とお読み取りステップの繰り返しのプリセット最大数が発生したあとで終了させられるように構成されている。
（２４）前記（１３）〜（１９）のいずれか１つに記載の方法において、前記少なくとも１つのアドレスされたセルが欠陥になっことに応答して前記アレイ中の補助的な良いセルに置き換えるステップを付加的に含んで構成されている。
（２５）前記（１３）〜（１９）のいずれか１つに記載の方法において、前記少なくとも１つのセルが欠陥になったことに応答して、前記アレイ中の少なくとも１つの補助セルのブロックに置き換えるステップを付加的に含んで構成されている。
（２６）前記（１３）〜（１９）のいずれか１つに記載の方法において、少なくとも１つのセルのブロックがリセットされた全回数のカウントを蓄積することを付加的に含んで構成されている。
【００１１】
本発明によるフラッシュＥＥｐｒｏｍメモリシステムの欠点管理エラー補正コードの実施形態は、
（  Ａ１）  集積回路メモリシステムは不揮発性のフローティングゲートメモリセルを含み、個々のセルはそれらの状態をプログラムし、読み取りのためにアドレス可能である集積回路メモリシステムを動作させる方法は、以下のステップを含む：
複数の明確に区別されたメモリセルのブロックを提供するステップで、前記個々のブロックのセルは一緒に消去することができるものであるステップと、
少なくとも１つのブロック内のメモリセルの消去動作を実行するステップと、前記消去動作が行われた後で、前記少なくとも１つのブロック内で消去されていないセルが存在しているか否かを決定し、もしそうならばそのような消去されていないセルの数を決定するステップと、
消去されていないセルの数と許容できる数とを比較するステップで、
前記許容できる数は実質的にセルの最大数であり、前記セルのデータがもし悪ければエラー補正の計画によって訂正することができる比較するステップと、
もし１つのブロック内の消去されないセルの数が許容される数よりも少なければ、消去された少なくとも１つのブロックのメモリを新しいデータで再度プログラムするステップと、
もし１つのブロック内の消去されないセルの数が許容される数よりも多ければ、消去されないセルを他の補助的メモリで置き換えるステップと、から構成されている。
（  Ａ２）  前記  （Ａ１）記載の方法において、前記置き換えのステップは、少なくとも１つのブロック内の消されないセルのアドレスの位置を決定し、前記アドレス位置を記憶し、そしてそれに補助的な良いセルを置き変えるステップを含んで構成されている。
（  Ａ３）  前記  （Ａ１）による方法で、少なくともあるブロック内で消去されないセルの数が許容された数よりかなり大きい他の数を越えれば、フラグを立てるステップをさらに含んで構成されている。
（  Ａ４）  前記  （Ａ１）記載の方法において、消去動作は次のように実行される：
少なくともあるブロックにアドレスするステップと、
そこにメモリセルの消去サイクルを開始するステップと、
その消去サイクルの間に少なくともあるブロック以内でのメモリセルの状態を決定するステップと、および
少なくとも１つのブロックの全てのメモリセルが消去されるべきだと決定されたとき、または予め定められた条件に達したときに、少なくとも前記１つのブロックの全てのセルが消去される前に、前記消去サイクルを終了するステップとを含んで構成されている。
（  Ａ５）  前記  （Ａ４）による方法において、前記予め定められた条件は、１つのブロック中の総てのメモリセルが予め定められた数またはより少ない数を残して消去されたという条件に達するという条件を含んで構成されている。
（  Ａ６）  集積回路メモリシステムは不揮発性のフローティングゲートメモリセルのアレイを含み、個々のセルはそれらの状態をプログラムと読み出しのためにアドレス可能であり、前記メモリシステムを操作する方法において：
メモリセルの複数の区別可能なブロックを提供し、そこにおいて個々のブロックのセルはある基底状態を形成するために一緒に消去可能であり、ここにおいて、１つまたはそれ以上の消されたブロック内のメモリセルは引き続いて再プログラムされるブロックを提供するステップと、
複数のブロックの１つにアドレスし、そこでメモリセルの消去サイクルを開始するステップと、
消去サイクルの間に少なくともあるブロック内でそのメモリセルの状態を決定するステップと、
少なくともあるブロックのすべてのメモリセル基底状態に消去されるべきであると決定されたとき、または、少なくともあるブロックのすべてのセルが消去される前に予め定義された条件に達したときに消去サイクルを終了するステップと、
もし、少なくともあるブロックのすべてのセルが消去される前に消去サイクルが終了させられれば、前記少なくともあるブロック内の消去されていないメモリセルの数が許容された数、すなわちデータが誤っていたときに誤差修正計画により修正可能なセルの最大数よりも少ないか多いかを決定するステップと、
少なくともあるブロック以内で消去されないセルの数が許容される数より少なければ、新しいデータで、少なくとも１つの消去されたブロック内のメモリセルを再プログラムするステップと、
少なくともあるブロック内で消去されないセルの数が許容されている数よりも大きいときに、他の補助的なメモリセルを消去されていないメモリセルの代わりに使うステップとを含んで構成されている。
（  Ａ７）  前記  （Ａ５）記載の方法において、前記代替ステップは、少なくともあるブロック内で消さないセルのアドレス位置を決定するステップを含んで構成されている。
（  Ａ８）  前記  （Ａ５）による方法において、前記消去サイクルの予め定められた条件はある条件に達することであり、その条件は少なくとも１つのブロック内のメモリセルの許容される数またはそれ以下である場合を除き前記少なくとも１つのブロック内のメモリセルの総てが消去されることを含んで構成されている。
（  Ａ９）  前記  （Ａ５）記載の方法において、前記消去サイクルは、消去パルスの間で決定された状態で、複数の消去パルスを少なくとも１つのブロック内の前記メモリセルに印加するステップを含んで構成されている。
（  Ａ１０）  前記  （Ａ９）記載の方法において、前記消去サイクルの予め定められた条件は、前記消去サイクルの間にある与えられた消去パルスの数に達するステップを含んで構成されている。
（  Ａ１１）  前記  （Ａ９）記載の方法において、前記複数の消去パルスは前記消去サイクル中に振幅が増大するものであり、前記予め定められた条件は消去パルスの振幅が予め定められた最大レベルに到達するステップを含んで構成されている。
【００１２】
本発明によるフラッシュＥＥｐｒｏｍメモリシステムの消去のアルゴリズムの実施形態は、
（  Ｂ１）  電気的に消去およびプログラム可能なリードオンリメモリの行および列のアレイ中のアドレスされたセルのブロックを、目標とする消去電荷レベルに消去する方法で、個々のセルはしきい値電圧をもつ電界効果トランジスタを持ち、前記電圧はそのフローティングゲートで電荷のレベル制御することによって変更することができるものにおいて、前記方法は以下のステップを含み：
アドレスされたセルのブロックのセルに適合する制御された電圧を、それらの個々の電荷レベルを変更するのに十分な時間、目標とする消去電荷レベルに向かって印加するステップと、
その後に、アドレスされたセルのブロック中の少なくとも複数のセルのフローティングゲート上の電荷のレベルを読むステップと；
前記複数のセルのいくつかに関連して複数の条件の１つが発生したかを決定するステップと、
複数のセルの少なくともいくつかに複数の条件の１つが発生したか否かが決定されるまで、前記のステップを必要なだけ繰り返すステップと、
その後に、アドレスされたセルのブロックのセルのフローティングゲートおよび電荷のレベルを読むステップと、
その後に、アドレスされたセルのブロック中、前記セルは目標とする消去電荷レベルに到達しないセルＮの数を決定するステップと、および
その後に、セルＮの数と消去されていないセルの受容することができる数Ｘと比較するステップとを含んで構成されている。
（  Ｂ２）  前記  （Ｂ１）による方法において、前記複数のセルの少なくともいくつかは、アドレスされたセルのブロックの中のすべてのセルよりは実質的に少ないものから成り立っているものである。
（  Ｂ３）  前記  （Ｂ１）記載の方法において、複数の条件の１つが、前記複数のセルに関連して発生したことが確かめられた後で、アドレスされたセルの前記ブロックに対して消去パルスを印加するステップをさらに含んで構成されている。
（  Ｂ４）  前記  （Ｂ１）による方法において、前記比較のステップで、セルＮの数が、許容できる数Ｘを越える消去レベルに達しなかったことが確認されたことに対応して、さらに、
（ａ）前記消去レベルに達していないセルのアドレス位置を、もし前記消去レベルに達していないセルの数が、前記許容できる数より高い第２のセル数より少ないか等しいときに、発生するステップか、
（ｂ）  前記消去されたレベルに到達しなかったセルＮの数が前記セルの２番目の数を超えていれば忍耐の限度フラグを発生させるステップのいずれかを含む方法。（  Ｂ５）  前記  （Ｂ１）による方法において、前記複数の条件は、セルのアドレスされたブロックの消去目的電圧レベルに達していないセルＮの数が、許容できる数と等しいかまたは少ないという条件を含んで構成されている。
（  Ｂ６）  電気的に消去可能でありプログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）のセルのアレイのアドレスされたセルのブロックからメモリ状態を消去する方法で、前記セルはセルにそれらの状態をプログラムし、読み、消去するためにセルにアドレスするための手段を持ち、それぞれのセルは効果的なしきい値の電圧を得るためにフローティングゲートの電荷のレベルを制御して変更できる自然のしきい値の電圧をもつ電界効果トランジスタをもち、前記自然のしきい値の電圧はそのフローティングゲートの電荷のレベルが零に等しいときのそれに対応するものである方法において、以下のステップを含む：
消去電圧レベルに向かうが、消去しきい値レベルに完全に達するには不十分な電圧をそれらの個々のしきい値電圧を変更するのに十分な予め定められた期間および電圧を前記アドレスされたセルにパルスを印加するステップと、
その後に、それらの効果的なしきい値の電圧を確保するために、選ばれた数のセルを通る電流を読むステップと、
パルス印加および読み取りのステップを複数回繰り返し、以下の条件の任意の１つが発生して後に前記パルス印加および読みとりのステップを終了するステップと：
アドレスされたセルのブロックの選ばれた数の各々の効果的なしきい値の電圧が消去されたしきい値レベルに到達したか；
前記パルス印加ステップがプリセットした最大の数に到達したか；または、
パルスのための予め定められた最大の電圧が、最も最近のパルス印加ステップに到達したか；
選ばれた数の多数のセルＮの完全に消去されないで残った数が、受容することができる消去されないセルの数に等しいか少ない。
（  Ｂ７）  前記  （Ｂ６）による方法で、前回のパルス印加ステップのそれよりも前記予め定められた電圧はあるインクリメントだけ上昇させられる。
（  Ｂ８）  前記  （Ｂ６）による方法において、前記複数の条件の内の１つが発生したことが最初に検出された後で、前記アドレスされたセルにさらに消去パルスを印加するステップをさらに含んで構成されている。
（  Ｂ９）  前記  （Ｂ６）による方法において、セルの選ばれた数は、アドレスされたセルの全体の数より明らかに少ないものである。
【００１３】
本発明によるフラッシュＥＥｐｒｏｍメモリシステムは、
（ア）  トランジスタチャンネルの導通を変調することができるフローティングゲート電極上の実電荷によって規定されるメモリ状態をもつフラッシュ電気的に消去とプログラム可能なリードオンリーメモリセルにおいて、電子消去によって除去されるまでは不確定な貯蔵のための前記フローティングゲートに２以上の与えられた量の電荷の中の１つを導入するための手段により、
異なるの明確なメモリ状態が与えられ前記与えられた量は前記明確な記憶状態に対応することを特徴とする。
（イ）  前記フローティングゲートは前記トランジスタのチャンネルのある一部のチャンネルの導通を変調するものである。
（ウ）  個々のセルにプログラムのために読みおよび消去、その状態を消去するために、アドレスする手段をもつ電気的に消去とプログラム可能なリードオンリーメモリセルのアレイで、各セルは電界効果トランジスタをもち、そのトランジスタは自然のしきい値電圧をもっており、そのしきい値電圧は有効なある１つのしきい値電圧を選択するためにフローティングゲートにあるレベルの電荷を与えることによって変更可能であり、前記自然のしきい値電圧はフローティングゲートの電荷が０の状態に対応するものであり、アドレスされたアレイ中のセルをメモリ状態をプログラムするための方法であって、
複数の有効なしきい値電圧を確定する工程で、その複数のレベルは２を越えるものであり、それは２を越える検出可能な個々のセルの状態に対応するものであり、
そのしきい値電圧をベースレベルに引き下げることによってセルを消去する工程と、
そのベースレベルは複数の検出可能なセルの状態、その状態はフローティングゲートのチャージを増加することによって決められるものの最低のものよりも、より低いものであり、
セルをその複数の状態にプログラムする工程であり、そのプログラムはその実効的しきい値電圧が前記複数の有効なしきい値電圧と実質的に等しくなるまでそのフローティングゲートに負の電荷を付加することによって行われる。
（エ）  前記（ウ）記載の方法において、複数の有効なしきい値電圧を確立する工程と、
少なくともそのような４つの電圧レベルを確立するものを含み、ここにおいて、セルは少なくとも２ビットの情報を蓄積することが可能となる。
（オ）  前記（エ）記載の方法において、前記しきい値電圧レベルを確立する工程と、
前記セルトランジスタの前記自然のしきい値電圧よりも低い電圧の少なくとも２つの電圧を選択する工程を含むものである。
（カ）  前記（ウ）記載の方法において、前記セルを前記複数のしきい値電圧レベルの１つにプログラムする工程と、
短いプログラミングパルスによってそのセルにパルスを送る工程と、前記プログラミングパルスが印加された後に、そこを流れる電流の読み取りを交互に行い、それをその電流のレベルが前記複数の有効しきい値電圧の希望する１つになるまでそれを続けるものであり、前記短いプログラムパルスは２つのしきい値電圧の差の半分のしきい値電圧を変更するのには不十分な程度に短いプログラムパルスである。
（キ）  前記（ウ）記載の方法において、前記セルを消去する工程は、前記セルを消去パルスによりパルスし、そこを流れる電流を読み、それを希望するベースしきい値電圧に達するまで続け、前記各消去パルスの大きさと持続時間は、最初の消去パルスは前記セルを完全に消去するのには不十分であり、そして引き続く消去パルスはその大きさが定められた分だけ前記セルが完全に消去されるまで上昇させられるものである。
（ク）  前記（キ）記載の方法において、前記セルが完全にベースしきい値レベルに消去された後にカウンタを１加算して、前記セルが消去された回数をモニタする付加的な工程を含むものである。
（ケ）  前記（キ）記載の方法において、前記セルを消去する工程は、消去パルスが予め決められたパルスの数を越えるときには、消去パルスの発生を中止する工程を含むものである。
（コ）  個々のセルにプログラムのために読みおよび、その状態を消去するために、アドレスする手段をもつ電気的に消去とプログラム可能なリードオンリーメモリセルのアレイで、各セルは電界効果トランジスタをもち、そのトランジスタは自然のしきい値電圧をもっており、そのしきい値電圧は有効なある１つのしきい値電圧を選択するためにフローティングゲートにあるレベルの電荷を与えることによって変更可能であり、前記自然のしきい値電圧はフローティングゲートの電荷が０の状態に対応するものであり、第１と第２のメモリ状態は第１と第２の有効なしきい値レベルにそれぞれ対応するものであって、アレイのアドレスされたセルを前記第１または第２の状態にプログラムするための方法であって、次の工程を含む。
前記アドレスされたセルを予め定められた時間と電圧でパルスし、そのフローティングゲートの電荷を変更し、そのしきい値電圧を変えるのであるが、そのしきい値電圧は前記第１と第２の有効しきい値電圧の１／２を変化させるのには不十分なものである
その後、前記セルを流れる電流を読み、前記自己しきい値電圧が新しく希望する第１または第２の状態に達したかいなかを決定するために読み、
パルス発生を繰り返し、かつ、前記アドレスされたセルが前記希望する第１または第２のメモリ状態に達っするまで繰り返して、達したときにそのセルのアドレスされたセルのプログラミングが完了となる
（サ）  プログラムと読みとそられの状態の消去のためにセルにアドレスする手段をもつ電気的に消去およびプログラム可能なリードオンリーメモリセルの複数のそれらのセルのアレイで、各セルは有効なしきい値電圧を得るためにフローティングゲート上の電荷のレベルを制御することにより可変である自然のしきい値電圧をもつ電界効果トランジスタをもっており、前記自然のしきい値電圧はフローティングゲートの電荷が０であるときに対応するそのようなアレイのためのアドレスされたアレイのセルのグループのメモリ状態を消去するための方法であって、
前記アドレスされたセルを予め定められた時間と電圧で、前記しきい値電圧を変更することができるが、完全に前記セルを消去できないレベルでパルスする工程と、
その後に前記アドレスされたセルに流れる電流をそれらの変更されたしきい値レベルを確認するために読む工程と、
前記パルスを読み出す工程を複数回繰り返し、パルスをする工程の繰り返しごとに電圧を最後のパルスの工程より一定量だけ増大させる繰り返し工程をもつ。
（シ）  前記（サ）記載のメモリ消去方法において、前記セルが消去された全回数と等しいカウントを蓄積する付加的な工程を含む。
（ス）  前記（サ）記載のメモリ消去方法において、前記パルス印加と読みの工程の繰り返しは、以下の条件のいずれかが最初に発生した時点において終了されるものである
アドレスされたセルの各々のしきい値がそれぞれ消去された状態に達することと、
予め定められた数の消去パルスが印加されたことと、
予め決められた消去パルスの最大電圧に達したこと、
または、アドレスされたセルの中で完全に消去されないものが予め決められた容認できる消去されない数を下回ったとき。
（セ）  電気的に消去、プログラム可能なリードオンリーメモリセルであって、各セルはチャンネル分離形の電界効果トランジスタを含み、そのトランジスタは半導体基板の中にチャンネル領域によって分離されるソースとドレイン領域、前記ドレインに近接したチャンネル領域から絶縁されてその上に位置させられるフローティングゲート、前記フローティングゲートから絶縁されその上に設けられているコントロールゲート、前記ソースに近接するチャンネルの他の部分をもつトランジスタであって、そのトランジスタは有効なしきい値電圧を得るためにフローティングゲートの電荷のレベルをコントロールによって変更できる自然のしきい値電圧をもつ第１の部分をもち、そしてそこにおいて前記自然のしきい値電圧はフローティングゲートの電荷が０に等しいときに対応するものであり、前記第１のトランジスタ部分のコンダクタンスはコントロールゲートの電圧とフローティングゲートの電荷のレベルによって決定されるものであり、そして、前記トランジスタは第２の部分を前記第１の部分に対して直列にもっており、それは前記コントロールゲートの電荷によって決定される導電性をもち、前記アレイの中のセルの記憶状態を消去し、プログラムし、読み出すシステムは、次の構成を含むものであり、
前記アレイをアドレシングのために選ばれた１つのまたはグループのメモリセルを接続する手段と、
前記アレイを消去のために接続する手段と、
前記アドレスされたセルまたはセルのグループの有効しきい値電圧を各セルのフローティングゲート上の電荷を正の方向に移動させることにより、ベースレベルにするものであり、
アドレスされたセルのフローティングゲートに負の電荷を付加するために前記アレイに接続されたプログラム手段と、
それは２以上の有効しきい値電圧の１つに対応するまで、実質的に行われ、これによりアレイの各セルが２以上の状態の１つに対応する状態にプログラムされ、アドレスされたセルに流れる電流の量を決定するために、前記アレイに接続される読み出し手段と、
そこには有効なしきい値電圧レベルに対応する数に対応する個々の電流を検出する手段が設けられており、これによりアドレスされたセルの測定された電流レベルのその状態を決定する。
（ソ）  前記（コ）に従うメモリアレイの消去，プログラム，読み取りシステムにおいて前記メモリセルのアレイは、メモリセルの行のコントロールゲート間に共通接続をもち、そして前記プログラム手段は前記行のセルの共通接続に前記第１の高い背の電圧を印加する手段と、前記第２の高い電圧を、前記行に含まれ彼らに望まれる特殊なプログラムされるべき有効電圧レベルに達しないメモリセルのドレインに印加する手段をもつ。
（タ）  電気的に消去およびプログラムできるリードオンリーメモリシステムであって、次の構成を含む
半導体基板は、複数の記憶セルのアレイを行および列に含み、各セルはトランジスタを含み、そのトランジスタは次のものを含む
ソース領域とドレイン領域とその間に設けられたチャンネル領域をもつ。
フローティングゲートをもち、その電荷は前記ソースとドレイン間の導通のレベルに影響を与える
コントロールゲートはその電圧により前記ソースとドレイン間の導通レベルに影響を与える
列手段
セルのソースとドレインに印加される電圧を制御するために前記蓄積セルトランジスタのアドレスされた列に接続可能である。
列手段
前記セルトランジスタのアドレスされた行に接続可能であって、前記セルのコントロールゲートの電圧をコントロールする
プログラム手段
特定のセルのアドレスに応答して行手段と列手段にアドレスされたセルに電圧を印加してそのフローティングゲートの電荷を上昇させることにより、アドレスされたセルトランジスタのコンダクタンスを減少させる
前記列手段
応答可能な読み取り手段であって、アドレスされた列のソースとドレイン接続上に電圧を印加し、さらに列手段にも電圧を印加し、アドレスされた行のコントロールゲートの電圧レベルを上昇させることにより、アドレスされたセルのドレインとソース間に流れる電流のレベルを検出することによりその状態を決定する
前記アレイの蓄積セルに接続される消去手段
前記複数の蓄積セルトランジスタのフローティングゲートから前記電荷を除去する
前記システムにおいて以下の改良が含まれる
前記読み取り手段はアドレスされたセルの２つの電流レンジの間を区別する手段を含み、これにより各セルが対応する２以上の状態をもつ
前記プログラム手段は、前記読み取り手段に対応する手段をもち、前記行手段と前記列手段にアドレスされたセルに対してプログラム電圧を供給し、アドレスされたセルに流れる読み取り電流が２つの電流レンジのいずれかになるまで前記フローティングゲートの電荷を増加させる。
（チ）  前記（タ）記載の改良されたメモリシステムは、前記複数の蓄積トランジスタセルが消去された回数をカウントし、蓄積する手段を含む。
（ツ）  前記（タ）記載の改良されたメモリシステムにおいて、前記読み取り手段は付加的に少なくとも１つの検知増幅器をもち、その検知増幅器はアドレスされたセルのドレインに接続可能であり、これにより２以上の参照レベルが前記作動検知増幅器より与えられ、これによって２以上のプログラム可能なコンダクタンスレベルが各アドレスされたセルに与えられる。
（テ）  前記（タ）記載の改良されたメモリシステムにおいて、前記消去手段は、前記行手段と列手段に選択される改良された手段をもち、消去電圧と短い消去パルスを与え、それからセル電流を読み取る繰り返しサイクルをもち、初期の消去電圧はそのセルを完全に消去できるレベルには不足に選び、少しずつパルスからパルスの量を増大していって前記パルスは前記セル電流が増加して希望するレベルになるまで増加され、これにより、完全にセルが消去される。
（ト）  前記（テ）記載の改良されたメモリシステムにおいて、前記消去手段は前記消去サイクルを下記の条件のいずれか１つの最初の発生まで続行する
各アドレスされたセルのしきい値が完全に消去されたベースレベルに達したこと、または
予め定められた数の消去パルスが供給されたこと、または
予め定められている消去パルスの最大電圧に到達したこと、または
アドレスされたセルの中で完全に消去されないセルの数が予め決められた消去されないが、受け入れられる数を下回ったこと。
（ナ）  前記（タ）記載の改良されたメモリシステムにおいて、前記トランジスタのフローティングゲートは、前記ソースとドレイン領域間のチャンネルの第１の部分のコンダクタンスレベルに影響を与え、そしてソースとドレイン領域のチャンネルの第２の部分のコンダクタンスのレベルはコントロールゲートの電圧によって決定される。
さらに、他の付加的な目的とか、この発明の利点、好適な実施例とともに添付された図面を参照して説明される。
【００１４】
【発明の実施の形態】
（実施例についての記述）
図１を参照すると、チャンネル分離形ＥｐｒｏｍまたはＥＥｐｒｏｍセルの構造が示されており、この構造は本発明による改良されたメモリアレイとその動作に適するものである。半導体基板１１はソース領域１３とドレイン１５をもっており、通常これらはイオン打ち込みによって形成される。ソースとドレインの間にはチャンネル領域１７が設けられている。チャンネル領域でＬ１が付されている部分の上にフローティングゲート１９が設けられており、それは基板から薄いゲート酸化物２１により分離されている。チャンネル領域のＬ２が付されている上の部分にコントロールゲート２３が形成されており、基板１１から薄いゲート酸化物層２５により分離されている。コントロール２３もまた、フローティングゲート１９から酸化物層２７により電気的に分離されている。
セル内に蓄積されるべきものである希望する状態に対応するようにフローティングゲート１９上の電荷の量がプログラムされる。もし、この電荷のレベルがある決められたしきい値を越えていれば、このセルは１つの状態にある、とみなされる。もし、そのしきい値以下であれば、それは他の状態にあると定義される。希望する電荷のレベルは、適当な電圧の組合せをソースとドレインと基板とコントロールゲートに定められた一定の期間加えることにより電子を基板１１からフローティングゲート１９に移動させることによって希望する電荷がプログラムされる。
フローティングゲートは、１つのメモリセルの中に閉じ込められており、そして、そのゲートはその構造のすべての他の部分から電気的に分離されている。これに対して、コントロールゲート２３は多くのセルの上に横切って延びており、共通のワード線としての機能を果たしている。以後言及されるように、チャンネル分離形は２つの電界効果トランジスタを直列に接続したものと同じ機能を提供するものであり、その１つはフローティングゲート１９をそのコントロールゲートとし、他のものはコントロールゲート２３をそのコントロールゲートとするものである。
【００１５】
図１に示されている原始的なチャンネル分離形のＥｐｒｏｍまたはＥＥｐｒｏｍは、図示されていない消去ゲートが付加されることによってフラッシュＥＥｐｒｏｍ装置になる。消去ゲートは分離された電極であって、前記フローティングゲートのそば２７に位置させられており、それからトンネル誘電体によって分離されている。適当な電圧がソースとドレインと基板とコントロールゲートと消去ゲートに印加されたときに、フローティングゲート上の電荷の量は減少させられる。１つの消去ゲートが多くのメモリセルの上に延びているので、全体のアレイでないとしても、それらは同時に消去される。ある従来技術のフラッシュＥＥｐｒｏｍセルにおいては、フローティングゲートの下に設けられているソースまたはドレイン拡散領域が消去電極として用いられて、一方他のセルにおいては、消去電極は、コントロールゲートとしての層と同じ層、または分離された導電層に設けられている。
【００１６】
〔多状態記憶〕
チャンネル分離形フラッシュＥＥｐｒｏｍ装置は、図２に示されているように、２つのトランジスタＴ１とＴ２を直列にしたものから構成される合成トランジスタとみることができる。トランジスタＴ１はフローティングゲートトランジスタであって、有効チャンネルの長さＬ１をもち、可変しきい値電圧ＶＴ１をもつトランジスタである。トランジスタＴ２は固定された（エンハンスメント）しきい値電圧ＶＴ２をもち、有効チャンネルの長さＬ２をもつトランジスタである。
合成トランジスタのＥｐｒｏｍのプログラム特性を図３の曲線（ａ）に示す。
プログラムされたしきい値電圧Ｖｔｘは、プログラム条件が与えられているときに時間ｔの関数として描かれている。これらのプログラム条件は典型的に言えば、ＶＣＧ＝１２Ｖ，ＶＤ  ＝９Ｖ，ＶＳ  ＝ＶＢＢ＝０Ｖである。ＶＣＧまたはＶＤ  のいずれかが０Ｖであるときには、プログラムは起きない（プログラムされていない、消去されていない）装置は、ＶＴ１は＋１．５Ｖで、ＶＴ２は＋１．０Ｖをもつ。略１００ミリセコンドのプログラムの後で、前記装置はしきい値電圧Ｖｔｘ≧＋６．０Ｖに達する。これは、オフ（“０”）状態を示す。なぜならば、複合装置はＶＣＧ＝＋５．０Ｖでは導通しないからである。従来の装置では、いわゆる“インテリジェントプログラミング”アルゴリズムを用いていた。これにより代表的にはそれぞれ１００マイクロセコンドから１ミリセコンド持続するプログラミングパルスが与えられ、引き続いて検知（読み）動作がなされる。パルスはその装置が全くオフ状態になったということが検出されるまで与え続けられ、それから３発の余分なプログラミングパルスが供給されて、確実なプログラム可能性をもっているかということが確かめられる。
先行技術のチャンネル分離形のフラッシュＥＥｐｒｏｍ装置では、十分な電圧ＶＥＲＡＳＥ  と十分な期間をもつ１つのパルスで消去を行い、ＶＴ１が  ＶＴ２（図３のカーブ（ｂ））以下の電圧に消去されたかどうかを確かめる。フローティングゲートトランジスタはディプリーションモード動作（図３の線（ｃ））に消去されるまで、消去を続けるのであるが、直列トランジスタＴ２の存在がこのディプリーションしきい値電圧を不明確にしている。したがって、（“１”）状態に消去された状態はしきい値電圧Ｖｔｘ＝ＶＴ２＝＋１．０Ｖによって代表される。メモリの記憶貯蔵“ウィンドウ”はΔＶ＝Ｖｔｘ（“０”）−Ｖｔｘ（“１”）＝６．０−１．０＝５．０Ｖにより与えられる。しかしながら、真の記憶貯蔵ウィンドウはトランジスタＴ１のＶｔｘの全スウィングによって代表されるべきである。例えば、もし、トランジスタＴ１がディプリーションしきい値電圧ＶＴ１＝−３．０Ｖに消去されたとすると、その結果、真のウィンドウはΔＶ＝６．０Ｖ−（−３．０）＝９．０Ｖで与えられるべきである。先行技術のフラッシュＥＥｐｒｏｍ装置では、この真の記憶ウィンドウを利用しているものは、ひとつもない。事実、先行技術のそれらは、（図３でハッチングがほどこされた領域Ｄとして示されている領域）での装置の動作、ここでは、ＶＴ１はＶＴ２よりもより低くなっている領域をみんな無視している。
【００１７】
本発明は、この全記憶ウィンドウの特徴を利用した計画を最初に提案するものである。これは、より広い記憶ウィンドウを用いることにより、２つのバイナリー状態より以上の貯蔵を可能にし、その結果として１つのセルあたりに１ビット以上の記憶を可能にするものである。例えば、１つのセルに２ではなく、４を貯蔵することが可能であり、この状態は以下のしきい値電圧をもつものである。
状態“３”：
−ＶＴ１＝−３．０Ｖ，ＶＴ２＝＋１．０Ｖ
（最も導通している状態）＝１，１とする。
状態“２”：
−ＶＴ１＝−０．５Ｖ，ＶＴ２＝＋１．０Ｖ
（中間の導通）＝１，０とする。
状態“１”：
−ＶＴ１＝＋２．０Ｖ，ＶＴ２＝＋１．０Ｖ
（低い導通）＝０，１とする。
状態“０”：
−ＶＴ１＝＋４．５Ｖ，ＶＴ２＝＋１．０Ｖ
（不導通）＝０，０とする。
この４つの状態のいずれかを検知するために、コントロールゲートはＶＣＧ＝＋５．０Ｖに上昇させられる。そして、ソースドレイン電流ＩＤＳが複合装置を介して検知される。すべての４つのしきい値状態に対して、ＶＴ２＝＋１．０Ｖであるから、トランジスタＴ２は単に直列抵抗としてふるまう。合成トランジスタの４つの状態に対応する導通電流ＩＤＳについて、図４にＶＣＧの関数として示してある。電流検出増幅器は、これら４つの導通状態間を容易に区別することができる。現実問題として可能性のある状態の数は、検知増幅器の雑音の感度と、温度が上昇したときの期待される時間経過による電荷の損失によって、影響を受ける。
１つのセルあたりの３ビットの貯蔵のためには８つの識別できる導通状態が必要であり、１つのセルに４ビットの貯蔵をするためには１６の識別できる導通状態が必要となる。
多状態記憶セルについては、すでにＲＯＭ（リードオンリーメモリ）とＤＲＡＭ（ダイナミックランダムアクセスメモリ）に関連して提案されてきている。ＲＯＭにおいては、異なったチャンネルイオン打ち込みをすることにより、２つ以上の恒久的なしきい値電圧を形成することにより、いくつかの固定的な導通状態の１つをもつことができる。先行技術である多段階ＤＲＡＭセルが提案されているが、ここにおいては、アレイの各セルは物理的には他のセルと全く同一である。しかしながら、各セルのキャパシタに貯蔵される電荷は量子化されており、その結果としていつくかの異なった読み出し信号レベルを得るものである。そのような先行技術の多段階ＤＲＡＭの貯蔵については、アイイーイーイーのジャーナルソリッドステイト  サーキット（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ），１９８８年第２７頁にエム．ホリグチ（Ｍ．Ｈｏｒｉｇｕｃｈｉ）等の論文として「セルの貯蔵を１６レベル用いることによる大容量半導体ファイルメモリ」（“Ａｎ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｌａｒｇｅ−ＣａｐａｃｉｔｙＳｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｌｅ  Ｍｅｍｏｒｙ  Ｕｓｉｎｇ  １６−Ｌｅｖｅｌｓ／Ｃｅｌｌ  Ｓｔｏｒａｇｅ”）、第２の多段階ＤＲＡＭの例はアイイーイーイーのカスタム集積回路会議において、１９８８年の  ５月のＰ４．４．１にティー．  フルヤマ（Ｔ．  Ｆｕｒｕｙａｍａ）  等による「マクロセルまたは論理記憶  用途のための１セルあたり２ビットの記憶をするＤＲＡＭについての実験」（“Ａｎ  Ｅｘｐｅｒｉｍｅｎｔａｌ  ２−Ｂｉｔ／Ｃｅｌｌ  Ｓｔｏｒａｇｅ  ＤＲＡＭ  ｆｏｒ  Ｍａｃｒｏｃｅｌｌ  ｏｒ  Ｍｅｍ−ｏｒｙ−ｏｎ−Ｌｏｇｉｃ  Ａｐｐｌｉｃａｔｉｏｎｓ”）に記述されている。
【００１８】
Ｅｐｒｏｍにおいて多段階記憶を有効に利用するためには、その装置のプログラムのアルゴリズムがいくつかの導通状態のいずれかもプログラムを許容することが必要となる。まず始めに、“３”の状態（この実施例では−３．０Ｖ）よりもより負の電圧ＶT1までに消去できる必要がある。それから装置は、短いプログラムパルス（典型的には持続時間が１から１０マイクロセコンドのパルス）でプログラムされる。プログラム条件は、１つのパルスがその装置のしきい値を引き続く２つの状態間のしきい値の差の２分の１を越えるような影響を移動させないことである。その装置は、その導通電流ＩDSと参照電源ＩREF のｉ（ｉ＝０，１，２，３）は希望する導通状態に対応する（４つの状態に対応するためには、４つの参照レベルが必要である）と電流比較することにより、検出される。
プログラミングパルスは、検出電流（図４の実線）が希望する４つの情況に対応する参照電流より僅かの下の値になるまで持続させられる（図４における破線）。この点をよりよく図解するために各プログラミングパルスは直線的に２００ミリボルトでＶtxに立ち上がる。そしてさらに、この装置は最初にＶT1＝−3.２Ｖにより消去されていると仮定する。そうすると必要とされるプログラミング／センシングパルス次のとおりである。
状態“３”に対して（ＶT1＝−３．０Ｖ）
パルスの数＝（３．２−３．０）／．２＝１
状態“２”に対して（ＶT1＝−０．５Ｖ）
パルスの数＝（３．２−０．５）／．２＝１４
状態“１”に対して（ＶT1＝＋２．０Ｖ）
パルスの数＝（３．２−（−２．０))／．２＝２６状態“０”に対して（ＶT1＝＋４．５Ｖ）
パルスの数＝（３．２−（−４．５))／．２＝３９
現実の問題としてＶtxは時間に対して直線ではない。そのことは図３の曲線（ａ）に示されている。その結果、状態“１”または“０”に指示されているよりもより多くのパルスが必要となる。もし、２マイクロセコンドがプログラミングパルスの幅であり、０．１マイクロセコンドが検出のために必要な時間だとするならば、その装置を４状態のいずれかにプログラムするのに必要な最大時間は概ね３９×２＋３９×０．１＝８１．９マイクロセコンドとなる。これは先行技術による装置“インテリジェント  プログラミング  アルゴリズム”によって要求される時間よりも短い時間である。事実、新しいプログラミングのアルゴリズムにおいては注意深く計測された１群の電子のみがプログラムの期間に注入される。
このアプローチのさらに他の利点は、読み取りのときの検知はプログラムのときのセンシングと同じセンシングである。そして、同じ参照電流源が両方のプログラミングと読み取りの操作に使用できるのである。このことは、アレイ中のすべてのメモリが同じ参照レベルによってプログラムおよびセンスができるということである。これは、非常に大きなメモリのアレイにおいてさえも優れた追跡を提供する。
大形のメモリシステムは、典型的には、誤り検出と修正の手順を内蔵しており、それらはフラッシュに対して悪い反応を示すセルのようなハードウェア上の僅かな数の欠陥に対して耐えれるように設計されている。この理由において、セルがプログラムされてそれが希望するしきい値まで達せずにメモリセルが誤動作しているという表示があるときにさえも、ある一定量の最大数のプログラムサイクルが実行された後に、プログラミングとセンシングのサイクルのアルゴリズムが自動的に停止させられることができる。
【００１９】
しかし、ＥＥｐｒｏｍトランジスタのアレイに関連して多状態記憶の概念のいくつかが存在している。そのような回路の例が図６に示されている。この回路において、メモリセルの１つのアレイは、デコードされたワードラインとデコードされたビットラインをもっており、それぞれは、行と列のセルのコントロールゲートとドレインにそれぞれ接続されている。各ビットラインは読み，プログラムまたは消去の時間の間に通常１．０Ｖから２．０Ｖの間電圧に予めチャージされている。４段階の蓄積のために、４つの検出増幅器がそれぞれ固有の参照レベルでＩＲＥＦ  ０，ＩＲＥＦ  １，ＩＲＥＦ  ２，ＩＲＥＦ  ３をそれぞれのビットラインの解読された出力のための参照電圧をもっている。読み出しの期間において、フラッシュＥＥｐｒｏｍトランジスタを流れる電流はこれらの４つの参照レベルと同時に（平列的に）比較される。この動作は同様にして、４つの連続する読みの期間（つまり、１つの検出増幅器をもち、それぞれ異なった参照がそれぞれのサイクルに適用されるようにすることにより実行できるものである。もし、読み出しのために付加的な時間が要求されても問題にならないときは有用である。）についても行われる。データ出力は４つの検出増幅器を介して４つのＤｉバッファ（Ｄ０，Ｄ１，Ｄ２とＤ３）から供給される。
プログラムの間４つのデータ入力Ｉｉ（Ｉ０，Ｉ１，Ｉ２とＩ３）は比較回路に提供され、比較回路にはまた前記４つのセンサアンプの出力がアクセスされたセルのために供給されている。もし、ＤｉとＩｉが一致したならば、そのときには前記セルは正しい状態にあり、プログラミングは不必要である。しかしながら、もし、すべての４つのＤｉがすべての４つのＩｉと一致しないときは、比較器の出力はプログラムコントロール回路を付勢する。この回路はビットライン（ＶＰＢＬ）とワードライン（ＶＰＷＬ）のプログラムパルス発生器を制御する。
１つの短いプログラミングパルスが選択されたワードラインと選択されたビットラインの両方に供給される。これはＤｉとＩｉとが一致したかどうかを決定するための第２の読みのサイクルによって従わされる。このシーケンスは多重プログラムと読み出しのパルス、それが一致するまで繰り返される（または初めの段階において、一致がみられないで、その後、予めセットした最大数のパルスに達したときにもとめられる）。
そのような多段階プログラミングのアルゴリズムの結果、各セルは４つの導通状態に前記参照導通状態ＩＲＥＦ  ，ｉに直接に関連してプログラムされる。事実、同じ検知増幅器がプログラムと読みのパルス発生器に用いられ、そしてそれが検出期間（通常の読み取りの期間）にも用いられる。これが、参照レベル（図４の破線）とプログラムされた導通レベル（図４の実線）との間に大きなメモリのアレイ中でかつ、非常に広い動作温度範囲内において優れた追跡を許容される。
加うるに、注意深く測られた電子がフローティングゲートにプログラミングの期間または消去の期間に注入されたり、それに取り除かれたりするのであるから、装置は、最小の量の耐えられるストレスを受けることになる。事実、４つの参照レベルと４つの検知増幅器が、セルを４つのうちの１つを導通状態に導くために用いられているが、単に３つの検知増幅器と３つの参照レベルが４つの蓄積条の中の１つの正しい状態を検出するために必要である。例えば図４において、ＩＲＥＦ  （“２”）は導通状態“３”と“２”との間で正しく差別され、ＩＲＥＦ  （“１”）は導通状態“２”と“１”との間で正しく差別でき、そして、ＩＲＥＦ  （“０”）は導通状態“１”と“０”との間で正しく差別される。図６の回路の現実的な構成において、参照レベルＩＲＥＦ  ，ｉ（ｉ＝０，１，２）はその期間にそれらを対応するより低いものとより高いセルの導通状態を検知するために、それらの中心点により近づけるように移動させてもよい。
図６の回路で用いられたと同じ原理が２段階の蓄積または１セルについて４段階以上の状態をとるものにも適用されることに注意されたい。もちろん、図６に示された以外の回路についても同様に可能である。例えば、導通レベルのセンシングではなく、むしろ電圧レベルのセンシングにも同様に利用できる。
【００２０】
〔電荷保持力についての改善〕
前述した例において、状態“３”と“２”はフローティングゲートにおける正の電荷の結果によるものであるのに対し、状態“１”と“０”はフローティングゲート上の負の電荷（電子）によるものである（図８参照）。この装置の寿命（１２５℃で１０年のように規定することができる）の間に正しい導通状態を適性に検知するためには、この電荷がフローティングゲートから略前記ＶＴ２において２００ミリボルトのシフトと等価以上にリークしないことが必要である。この条件は、貯蔵された電子について、この実施例またはすべての先行する技術におけるＥｐｒｏｍとかフラッシュＥＥｐｒｏｍについて容易に適用できるものである。装置の物理学的な配慮からいって前記フローティングゲートに捕捉されたホールの保持力は捕捉された電子の保持力よりも明確に優れているべきである。これは、捕捉されたホールは電子がフローティングゲートへ電子が注入された場合のみ、中性化されるからである。前述のような注入が存在しないかぎりにおいて、シリコンと二酸化シリコンの界面における電界障壁である約５．０エレクトロンボルトに打ち勝つことはホールにとっては、ほとんど不可能である（捕捉されたエレクトロンの電界障壁は３．１Ｖである）。
したがって、この装置の保持力を改良することは、導通状態で捕捉されたホールが関連する領域を用いることによって改善することができる。例えば、前記状態“１”において、ＶＴ１は＋２．０Ｖであり、それは捕捉された電子に関連するものであり、処女装置においてはＶＴ１は１．５Ｖである。しかしながら、処女装置において、そのＶＴ１をより高いしきい値電圧、例えば、ＶＴ１＝＋３．０Ｖ（チャンネル領域のｐタイプのドーピング濃度を増すことにより）を上昇させるならば、同じ状態“１”はＶＴ１＝＋２．０Ｖとなり、捕捉されたホールにより行われることになる。このＶＴ１の値はよりよい保持力を与えることになるであろう。もちろん、参照レベルをほとんどの、またはすべての状態が処女装置のＶＴ１よりもより低いＶＴ１の値をもつように参照電圧をセットすることも可能である。
【００２１】
〔改良された持久力のための情報の消去〕
フラッシュＥＥｐｒｏｍ装置の耐久性はそれらの書込み，消去のサイクルの与えられた数に対する抵抗する能力である。先行技術としてのフラッシュＥＥｐｒｏｍ装置の耐久力を制限する物理的な現象は、装置の活性誘電体フィルム中に電子が捕捉されることである。プログラミングの間中に使用された誘電体素子は熱電子チャンネル注入の間中注入された電子の一部を捕捉する。消去の期間においてトンネル消去誘電体は同様にトンネル電子のあるものを捕捉する。捕捉された電子は引き続く書き消しサイクルにおいて、印加された電界に抗するので、しきい値電圧の減少、Ｖｔｘのシフトの原因となる。これは、“０”と“１”の状態の間の電圧の窓の次第に閉じていく様（図５参照）として観察されることができる。略１×１０４  プログラム消去サイクルを越えると、窓の閉じる具合が検出回路の誤動作を発生させる程度になる。もし、このサイクルが次第に続けられていくと、装置は誘電体の損傷，腐敗によって、危機的な崩壊現象を経験することになる。これは、典型的には１×１０６  と１×１０７  サイクルの間に発生する。
そしてそれは、この装置の不純物によるブレイクダウンとして知られている。先行技術としてのメモリ素子においては、窓の閉じ方が略１×１０４  サイクルが現実的な限界となっていた。与えられた消去電圧ＶＥＲＡＳＥ  において、前記装置を十分に消去するのに必要な時間は、当初の１００ミリ秒（すなわち、処女装置において）から１×１０４  回行った装置においては１０秒に達する。そのような先行技術のフラッシュＥＥｐｒｏｍ装置における品質の劣化が１×１０４  回以上使用した後に十分な消去を許容するためには、極めて十分に長い消去パルス時間を規定しなければならなかった。しかしながら、このことは、処女装置においては過剰の消去であり、その結果として不必要な過剰な歪みを受けることになっていた。
先行技術における装置にける第２の問題は、消去パルスの期間中において、前記トンネル誘電体が不必要に高い尖頭ストレスに曝されることであった。これは、予め状態“０”（ＶＴ１＝＋４．５Ｖまたはそれ以上高い）にプログラムされた装置において発生している。この装置は大きな負の電荷Ｑをもっている。ＶＥＲＡＳＥ  が印加されると、前記トンネル誘電体はＶＥＲＡＳＥ  と同様にＱからの影響による尖頭電界に瞬間的に曝されることになる。この尖頭電界は、トンネル消去の過程において電荷Ｑが０に変化するときに次第に減少していく。それにもかかわらず、永久的な、かつ累積的な損傷がこの消去の過程において加えられる。
これにより、早期の装置の崩壊がもたらされる。
このストレス過剰と窓の閉じることの２つの問題を克服するために、新しい消去のアルゴリズムが開示された。それは、先行するフラッシュＥＥｐｒｏｍのいずれにも適用できるものなのである。そのような新しい消去のアルゴリズムがなかったら、多状態の装置を実現することは図５の曲線（ｂ）から導通状態がＶＴ１がＶＴ２よりもより負であるならば、１×１０４  から１×１０５  の書込み／消去サイクルにおいて消滅させられるであろう。
【００２２】
図７は新しい消去のアルゴリズムの主たるステップを示したものである。
ｍ×ｎのメモリセルのブロックアレイが、フラッシュ消去により状態“３”（これは最も高い導電状態で最も低いＶＴ１の状態である）に完全に消去されたと仮定する。あるパラメータは消去のアルゴリズムに関連して設定されるものである。それらは図７にリストされており、Ｖ１  は最初の消去パルスの消去電圧である。Ｖ１  は処女装置を状態“３”に１秒の消去パルスによって消去するに要求される消去電圧から、たぶん５Ｖばかりより低い。ｔは処女装置を状態“３”に完全に消去するのに要求される時間の略１／１０に選ばれる。典型的に、Ｖ１  は１０Ｖから２０Ｖの間にあり、一方ｔは１０から１００ミリ秒の間にある。このアルゴリズムは、このシステムが耐えられるある小さい数Ｘの悪いビットを仮定している（一例としてのエラー検出と修正の過程においてこのシステムレベルが決定される。全くエラーの検出と補正がなければ、その場合にはＸ＝０である）。これらは、ショートされているとか、非常に漏れの多いトンネル誘電体であって、それが十分に長い消去パルスを印加しても消去されないというビットである。過度な消去を防止するために、消去パルスの全個数は全ブロックの消去サイクルにおいて予めプリセットされたｎｍａｘ  に制限することができる。ΔＶは電圧であって、それにより引き続く消去パルスが増強させられるのである。典型的には、ΔＶは０．２５Ｖから１．０Ｖの間にある。一例として、もし、Ｖ１  ＝１５．０ＶでΔＶ＝１．０Ｖであるならば、その結果、第７番目の消去パルスは、ＶＥＲＡＳＥ  ＝２１．０Ｖの大きさで持続時間はｔである。１つのセルが完全に消去されたものとみなされる。つまり、それは読みのコンダクタンスがＩ“３”  よりも大きくなったときである。各ブロックによって経験させられた完全消去サイクルの回数Ｓはそのシステムレベルにおいては大変重要な情報である。もし、各ブロックについて、Ｓが知られているならば、前記Ｓが１×１０６  （または他のセットされた数字）のプログラム消去サイクルに達したならば、それらの素子は自動的に新しい補助的なブロックと交換することができる。Ｓは、当初０にセットされており、そして、各完全なブロック消去の多数のパルスサイクルごとに順次繰り上げられていく。
Ｓの値は、各回ごとに、例えば２０ビット（２２０は略１×１０６  に相当する）を各ブロックに用意しておいて蓄積することができる。その方法により各ブロックはそれ自身の耐久の記録を保持することができる。これに代替して、前記Ｓはチップから離れたシステムの中に保存することもできる。
【００２３】
新しいアルゴリズムの完全消去のサイクルのシーケンスは、次のとおりである（図７参照）。
Ｓを読め。この値はレジスタファイルに蓄積することができる。（このステップは、もしＳがこの装置の動作寿命の中でその制限に達しないものと期待されているときには省略することができる）。
１ａ．最初の消去パルスＶＥＲＡＳＥ  ＝Ｖ１  ＋ｎΔＶ，ｎ＝０，パルス持続時間＝ｔを印加せよ。
このパルス（および次の数個の連続するパルス）はすべてのメモリセルを消去するのに十分であるが、それはプログラムされたセルの電荷Ｑを減少させることになり、それは比較的に低い消去フィールドストレスである。すなわち、それは１つの“条件作り”のパルスに相当するものである。
１ｂ．アレイの中のまばらなパターンを読め。対角線の読みパターンは、例えば、ｍ＋ｎ個（ｍ×ｎによる完全な読みよりはむしろ）のセルを読むことになり、そして、少なくとも各行からの１つのセル、そして各列からの１つのセルを取り出したことになる。状態“３”までに完全に消去されていないセルの数ＮとＸを比較する。
１ｃ．もし、Ｎがｘ（十分に消去されていないアレイ）よりも大きければ、第２の消去パルスを第１のパルスよりもΔＶだけ大きく、同じ持続時間ｔをもつ第２の消去パルスを印加する。対角線のセルを読め、カウントＮ。
この消去のサイクルにおいて、パルス／読み／加算の消去パルスはＮ≦Ｘまたは消去パルスの数ｎがｎｍａｘ  を越えるまで消去パルスが連続させられる。この２つの条件のうちの最初の１つが最終の消去パルスにつながる。
２ａ．最後の消去パルスが、アレイが完全に、そして十分に消去されたことを確認するために印加される。このＶＥＲＡＳＥ  の大きさは前のパルスよりもΔＶだけの端数だけ大きくなる。持続時間は１ｔから５ｔの間にすることができる。
２ｂ．１００％のアレイが読まれる。完全に消去されていないセルの数Ｎが数えられる。もしＮがＸに等しいか、または、より小さいときは、消去のためのパルス発生はこの時点において完成させられる。
２ｃ．もしＮがＸより大きければ、そのときには消去されていないビットＮの存在のアドレスが発生させられる。それは、このシステムレベルにおいて予備のよいビット交換するためである。もし、ＮがかなりＸより大きい場合（もし、Ｎが全セルの５％にあたる場合）、そのような場合にはフラグを立てて、ユーザーにこのアレイはその忍耐の限界に達し、生命の終わりになったことを示す。
２ｄ．消去のためのパルスは終了させられる。
３ａ．Ｓが１つ加えられる。そして、新しいＳが将来の参考のために保存される。このステップはオプションである。新しいＳは新しく消去されたブロックの中に書き込まれるか、またはチップから分離されているレジスタファイルに貯蔵される。
３ｂ．消去サイクルが終了させられる。完全なサイクルは１０から２０の消去パルスで、だいたい１秒間で消去されることが期待されている。
【００２４】
新しいアルゴリズムは以下のような特徴をもっている。
（ａ）アレイ中のどのようなセルも尖頭的な電界のストレスを受けない。時間ＶＥＲＡＳＥ  までには、比較的高い電圧といかなる電荷Ｑも前記フローティングゲートからすでに前の低い電圧消去によって除去されている。
（ｂ）全消去時間は従来技術の固定的ＶＥＲＡＳＥ  パルスを用いるものに比べてかなりより短かくなっている。処女装置にあっては、必要な消去時間は最小のパルスである。１×１０４  サイクル以上に耐えた装置でも、誘電体捕捉電荷に打ち勝つためにΔＶの数倍の電圧増加を要求されない。そし  て、誘電体に捕捉された電荷は、その全消去時間を数１００ミリ秒増加させるにすぎない。
（ｃ）消去側で窓が狭くなるということ（図５の曲線（ｂ）参照）を無限（その装置が突然の破壊によりだめになるまで）に避けることができる。なぜらなば、装置が消去された適性な状態“３”になるまでＶＥＲＡＳＥ  は単に増大させられるからである。
新しい消去のアルゴリズムは全記憶窓を保存することができる。
【００２５】
図８は本発明によるフラッシュＥＥｐｒｏｍ装置の４つの導通状態をプログラム消去回数の数の関数として示したものである。すべての４つの状態は、常にプログラムまたは消去によって参照導通状態を固定することが完成されるから、いずれの状態においても、少なくとも１×１０６  サイクルまでに窓が狭められるということはない。
フラッシュＥＥｐｒｏｍメモリチップにおいて、新しい消去プログラムを効果的に実行するためにチップ上に（または別の制御チップの上に）必要な電圧Ｖ１  と電圧の増加分ΔＶからｎΔＶを発生する電圧増加装置、Ｎをカウントし貯蔵されている値Ｘと比較する係数回路、不良ビットの位置のアドレスを蓄積するレジスタ、および前述した消去シーケンスを実行するための命令を含む制御およびシーケンス回路を提供することができる。
この発明の実施例として詳述されたものは、好ましい実施例であり、当業者はこれに関連して多くの変形を理解することができるであろう。
そこで、本発明は、ここに記載された特許請求の範囲の全範囲内の保護を受ける資格を有するものである。
【図面の簡単な説明】
【図１】チャンネル分離形ＥｐｒｏｍまたはＥＥｐｒｏｍの実施例の断面図である。
【図２】チャンネル分離形のＥｐｒｏｍトランジスタを形成する具体的なトランジスタ表現を示す略図である。
【図３】チャンネル分離形のフラッシュＥＥｐｒｏｍ装置のプログラムと消去の特性を示す図である。
【図４】本発明によるチャンネル分離形のフラッシュＥＥｐｒｏｍ装置の４つの導通状態を示す図である。
【図５】従来のフラッシュＥＥｐｒｏｍ装置のプログラム消去サイクルの寿命特性を示す図である。
【図６】回路図と多段階記憶装置において要求されるプログラム書込み電圧パルスを示す図である。
【図７】最小のストレスで消去することができる新しいアルゴリズムにおける基本的な状態を示す略図である。
【図８】多段階のプログラムと消去時のストレスを減少するための情報アルゴリズムを用いたチャンネル分離形のフラッシュＥＥｐｒｏｍ装置のプログラム消去サイクルの寿命特性を示す図である。
【符号の説明】
１１  基板
１３  ソース領域
１５  ドレーン領域
１７  チャンネル領域
１９  フローティングゲート
２１  ゲート酸化物
２３  コントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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