(57)【特許請求の範囲】
【請求項１】
デジタルクロックに基づいて、被試験対象のデジタル試験を行うデジタル試験部と、
前記デジタルクロックより細かい分解能で設定されるアナログクロックに基づいて、前記被試験対象のアナログ試験を行うアナログ試験部と
を有するＩＣテスタにおいて、
前記デジタル試験部におけるデジタルクロックの周期長を、Ｍ周期の内、（Ｍ−Ｎ）周期はｎｄ×ΔＴｄとし、残りのＮ周期は（ｎｄ＋１）×ΔＴｄまたは（ｎｄ−１）×ΔＴｄとし（Ｍ，Ｎ，ｎｄは自然数、Ｎ＜Ｍ、ΔＴｄはデジタルクロックの周期設定分解能、（１周期ごとに発生する端数時間）＝（Ｎ／Ｍ）・ΔＴｄ）、前記アナログ試験部のアナログクロックに同期させることを特徴とするＩＣテスタ。
【請求項２】
アナログクロックの周期がデジタルクロックより長い場合、Ｎ周期は（ｎｄ＋１）×ΔＴｄとし、デジタルクロックの周期がアナログクロックより長い場合、（ｎｄ−１）×ΔＴｄとすることを特徴とする請求項１記載のＩＣテスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被試験対象、例えば、デジタル・アナログ混在ＩＣ、ＬＳＩ等を試験するＩＣテスタに関し、デジタル試験部とアナログ試験部の同期の改善を図るＩＣテスタに関するものである。
【０００２】
【従来の技術】
ＩＣテスタは、被試験対象（以下ＤＵＴと略す）に試験信号を与え、ＤＵＴの出力により、ＤＵＴの良否の判定を行うものである。このような装置を図４に示し説明する。
【０００３】
図４において、ＤＵＴ１は、デジタル・アナログ混在ＩＣ、ＬＳＩ等で、例えば、Ａ／Ｄ変換器、Ｄ／Ａ変換器等である。
【０００４】
デジタル試験部２は、ＤＵＴ１とデジタル信号を授受し、ＤＵＴ１のデジタル試験を行い、デジタル用クロック発生部２１、デジタルパターン発生部２２、比較部２３からなる。デジタル用クロック発生部２１はデジタルクロックを発生する。デジタルパターン発生部２２は、デジタル用クロック発生部２１のデジタルクロックに基づいて、ＤＵＴ１にデジタルデータを出力する。比較部２３は、ＤＵＴ１からデジタル信号を入力し、デジタル用クロック発生部２１のデジタルクロックに基づいて、デジタル信号と期待値とを比較する。
【０００５】
アナログ試験部３は、ＤＵＴ１のアナログ信号を授受し、ＤＵＴ１のアナログ試験を行い、アナログ用クロック発生部３１、アナログ波形発生部３２、アナログ波形取込部３３からなる。アナログ用クロック発生部３１はアナログクロックを発生する。アナログ波形発生部３２は、アナログ用クロック発生部３１のアナログクロックに基づいて、アナログ信号（波形）をＤＵＴ１に出力する。アナログ波形取込部３３は、アナログ用クロック発生部３１のアナログクロックに基づいて、ＤＵＴ１のアナログ信号を取り込む。
【０００６】
このような装置の動作を以下に説明する。まず、デジタル試験部２の動作を説明する。デジタル用クロック発生部２１はデジタルクロックを発生する。このデジタルクロックに基づいて、デジタル発生部２２はデジタルパターンをＤＵＴ１に出力し、比較部２３はＤＵＴ１からデジタルパターンを入力し、期待値と比較し、良否の判定を行う。
【０００７】
アナログ試験部３では、アナログ用クロック発生部３１がアナログクロックを発生する。このアナログクロックに基づいて、アナログ波形発生部３２がアナログ波形をＤＵＴ１に出力し、アナログ波形取込部３３はＤＵＴ１からアナログ信号を入力し、アナログ波形を取り込む。
【０００８】
【発明が解決しようとする課題】
このように、デジタル試験部２は、デジタルクロックの周期に同期して、デジタルパターン発生部２２でデジタルパターンの発生、あるいは比較部２３で比較を行う。ＤＵＴ１のデジタル部は時間軸で仕様が規定されており、ハードウェアも周期設定を前提とした構成をとっている。すなわち、デジタルクロックの時間分解能は周期で規定されている。
【０００９】
一方、アナログ試験部３は、アナログクロックの周期に同期して、アナログ波形発生部３２のＤ／Ａ変換器でアナログ信号の発生、あるいはアナログ波形取込部３３のＡ／Ｄ変換器でアナログ信号を取り込む。ＤＵＴ１のアナログ部は周波数軸、時間軸のどちらでも規定されるが、例えば、テレビ規格のように周波数で非常に細かい設定分解能が要求されることが多いため、アナログ試験部３は周波数設定を前提とした構成をとっている。すなわち、アナログクロックの時間分解能は周波数で設定される。
【００１０】
この結果、アナログ用クロック発生部３１は、高い周波数に基づいてアナログクロックを発生させるため、デジタル用クロック発生部２１のデジタルクロックより設定分解能が高い。
【００１１】
このため、アナログ試験部３で非常に細かい周波数分解能でアナログクロックが設定されると、デジタル試験部２がアナログ試験部３に同期できなくなってしまうという問題点があった。
【００１２】
そこで、本発明の目的は、デジタル試験部とアナログ試験部の同期の改善を図るＩＣテスタを実現することにある。
【００１３】
【課題を解決するための手段】
請求項１記載の本発明は、
デジタルクロックに基づいて、被試験対象のデジタル試験を行うデジタル試験部と、
前記デジタルクロックより細かい分解能で設定されるアナログクロックに基づいて、前記被試験対象のアナログ試験を行うアナログ試験部と
を有するＩＣテスタにおいて、
前記デジタル試験部におけるデジタルクロックの周期長を、Ｍ周期の内、（Ｍ−Ｎ）周期はｎｄ×ΔＴｄとし、残りのＮ周期は（ｎｄ＋１）×ΔＴｄまたは（ｎｄ−１）×ΔＴｄとし（Ｍ，Ｎ，ｎｄは自然数、Ｎ＜Ｍ、ΔＴｄはデジタルクロックの周期設定分解能、（１周期ごとに発生する端数時間）＝（Ｎ／Ｍ）・ΔＴｄ）、前記アナログ試験部のアナログクロックに同期させることを特徴とするものである。
【００１４】
請求項２記載の本発明は、請求項１記載の本発明において、
アナログクロックの周期がデジタルクロックより長い場合、Ｎ周期は（ｎｄ＋１）×ΔＴｄとし、デジタルクロックの周期がアナログクロックより長い場合、（ｎｄ−１）×ΔＴｄとすることを特徴とするものである。
【００１５】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し説明を省略する。
【００１６】
図１において、デジタル用クロック発生部２４は、デジタル用クロック発生部２１の代わりに設けられ、デジタルクロックをデジタルパターン発生部２２、比較部２３に出力する。制御部２５は、デジタル試験部２に設けられ、デジタル用クロック発生部２４のデジタルクロックとアナログ用クロック発生部３１のアナログクロックとの誤差に基づいて、デジタル用クロック発生部２４のクロックの周期長を、周期数により制御する。
【００１７】
このような装置の動作を以下で説明する。図２はデジタル、アナログのクロックを説明する図である。図２において、（ａ）はデジタル用クロック発生部２４のデジタルクロック、（ｂ）はアナログ用クロック発生部３１のアナログクロックである。
【００１８】
デジタル用クロック発生部２４は、周期設定分解能ΔＴｄに対し、ｎｄ周期（ｎｄは自然数）を規定することにより、デジタルクロック周期Ｔｄ（＝ｎｄ×ΔＴｄ）が決まる。アナログ用クロック発生部３１は、周期設定分解能Δｆａを最小分解能にした周波数ｆａを設定する。このときのアナログクロック周期Ｔａ＝１／ｆａとなり、設定分解能を周期で表すと、周期設定分解能ΔＴａ＝｛１／ｆａ｝−｛１／（ｆａ＋Δｆａ）｝となり、設定周波数に依存し、ｆａとΔｆａとの比が非常に大きい場合、非常に細かい分解能となることがわかる。例えば、ＰＡＬ方式テレビの色搬送波はｆａ＝４，４３３，６１８．７５Ｈｚである。周波数設定分解能をこの最小桁とした場合の等価的な周期分解能は、下記のようになる。
【００１９】
ΔＴａ＝｛１／４，４３３，６１８．７５｝−｛１／（４，４３３，６１８．７５＋０．０１）｝＝０．５１×１０−１５［秒］
【００２０】
一般的なデジタル試験部２の周期分解能は数１０×１０−１２〜数１００×１０−１２［秒］であることと比較すると、非常に細かい分解能で設定される。
【００２１】
この結果、アナログ試験部３の設定周期Ｔａに対し、デジタル試験部２が設定分解能による制限ΔＴｄ未満の誤差（＝端数時間ΔＴａｄ）で短い周期Ｔｄが設定された場合を、図３に示し説明する。つまり、Ｔｄ＜Ｔａ、及び（Ｔａ−Ｔｄ）＝ΔＴａｄ＜ΔＴｄの場合である。
【００２２】
１周期ごとに発生する端数時間ΔＴａｄが周期ごとに累積し、次第にデジタルクロックとアナログクロックとの時間関係が崩れていく。この端数時間Ｔａｄと周期設定分解能ΔＴｄの関係が、ΔＴａｄ＝（Ｎ／Ｍ）・ΔＴｄで表されるとする。ここで、Ｍ，Ｎは自然数、Ｎ＜Ｍとする。
【００２３】
まず、デジタル試験部２の動作を説明する。制御部２５がデジタル用クロック発生部２４にＭ周期の内、（Ｍ−Ｎ）周期はｎｄ×ΔＴｄを１周期とするパルスを発生させる。そして、残りのＮ周期は（ｎｄ＋１）×ΔＴｄを１周期とするパルスを発生させる。そして、デジタルパターン発生部２２は、デジタル用クロック発生部２４のデジタルクロックに基づいて、デジタルパターンをＤＵＴ１に出力し、比較部２３はＤＵＴ１からデジタル信号を入力し、期待値と比較し、良否の判定を行う。
【００２４】
アナログ試験部３では、アナログ用クロック発生部３１がアナログクロックを発生する。このアナログクロックに基づいて、アナログ波形発生部３２がアナログ波形をＤＵＴ１に出力し、アナログ波形取込部３３はＤＵＴ１からアナログ信号を入力し、アナログ波形を取り込む。
【００２５】
この結果、Ｍ周期で、デジタル用クロック発生部２４のデジタルクロックの総時間は以下のようになる。
0003632670.tif 000002
【００２６】
つまり、Ｍ周期後には、デジタルクロックは、平均的にＴｄ＋ΔＴａｄ（＝Ｔａ）を実現することができる。
【００２７】
同様に、設定周期Ｔａに対して、ΔＴａｄ分長い周期Ｔｄが設定された場合、制御部２５は、デジタル用クロック発生部２４に、Ｍ周期の内、（Ｍ−Ｎ）周期はｎｄ×ΔＴｄを１周期とするパルスを発生させる。そして、残りＮ周期は、（ｎｄ−１）×ΔＴｄを１周期とするパルスを発生させる。この結果、Ｍ周期後には、デジタルクロックは、平均的にＴｄ−ΔＴａｄ（＝Ｔａ）を実現することができる。
【００２８】
このように、デジタル試験部２のデジタル用クロック発生部２４が、制御部２５により、デジタルクロックの周期長を、周期数により制御し、アナログ試験部３のアナログクロックに同期させるので、デジタル試験部２とアナログ試験部３との同期を改善することができる。この結果、精度よく試験を行うことができる。
【００２９】
なお、本発明はこれに限定されるものではなく、制御部２５は、デジタル用クロック発生部２４に、クロックの周期数と周期長を指示する構成を示したが、制御部２５は、デジタル用クロック発生部２４のクロックの周期数を監視して、周期長をデジタル用クロック発生部２４に指示する構成でもよい。
【００３０】
また、制御部２５は、デジタル試験部２の内部に設けた構成を示したが、外部に設ける構成でもよい。
【００３１】
【発明の効果】
本発明によれば、デジタル試験部が、デジタルクロックの周期長を、周期数により制御し、アナログ試験部のアナログクロックに同期させるので、デジタル試験部とアナログ試験部との同期を改善することができる。この結果、精度よく試験を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】デジタル、アナログのクロックを説明する図である。
【図３】デジタル、アナログの同期ずれを説明する図である。
【図４】従来のＩＣテスタの構成を示した図である。
【符号の説明】
１  被試験対象
２  デジタル試験部
３  アナログ試験部
【図１】
0003632670.tif 000003
【図２】
0003632670.tif 000004
【図３】
0003632670.tif 000005
【図４】
0003632670.tif 000006