(57)【特許請求の範囲】
【請求項１】
第１導電型基板に、少なくとも、出力段の能動素子が形成された出力部第２導電型ウェル領域と、保護素子を形成した保護素子第２導電型ウェル領域と、配線と、パッドとが形成された半導体装置において、
上記出力部第２導電型ウェル領域と上記保護素子第２導電型ウェル領域とは、連結されて共通第２導電型ウェル領域とされ、
上記共通第２導電型ウェル領域には、少なくとも、上記能動素子を構成している第１導電型高濃度領域と、上記保護素子を構成している第１導電型高濃度領域とが形成され、
上記配線は、出力信号を伝送し、絶縁層を介して上記第１導電型基板上に形成された導電層であり、上記能動素子を構成している上記第１導電型高濃度領域と、上記保護素子を構成している上記第１導電型高濃度領域と、上記パッドとを接続しており、
上記配線と、上記パッドとの出力回りの部分が、上記第１導電型基板から上記共通第２導電型ウェル領域を介して隔てられ、電気的に隔離されている
されていることを特徴とする半導体装置。
【請求項２】
上記第１の導電型はＮ型、上記第２の導電型はＰ型であることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記第１の導電型はＰ型、上記第２の導電型はＮ型であることを特徴とする請求項１記載の半導体装置。
【請求項４】
電子シャッタ機能を有するＣＣＤ撮像素子部を備え、上記ＣＣＤ撮像素子部からの信号が上記出力段に供給されることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、第１導電型基板に、少なくとも出力部第２導電型ウェル領域と、保護素子第２導電型ウェル領域とが形成された半導体装置に関する。
【０００２】
【従来の技術】
従来、ＭＯＳ集積回路においては、出力段として、Ｎ型基板にＰウェルを形成し、このＰウェルに高濃度のＮ型不純物を拡散したソース領域及びドレイン領域を埋め込み、この間のチャンネルにＭＯＳ構造のゲートを配してなるＮチャンネルＦＥＴが利用されている。
【０００３】
このようなＭＯＳ集積回路の一例としては、図３に示す半導体装置が挙げられる。
【０００４】
この半導体装置は、Ｎ型基板１上に、出力段としてのＮチャンネルＦＥＴを備える出力部Ｐウェル６と、保護素子としてのトランジスタを備える保護素子Ｐウェル５と、外部からのワイヤが接続されるパッド４と、これらＦＥＴ及びトランジスタとパッド４とを接続して出力電圧を伝送する配線３とが形成されたものである。
【０００５】
出力部Ｐ型ウェル６には、第１の高濃度Ｎ型領域１１と、第２の高濃度Ｎ型領域１２と、第３の高濃度Ｎ型領域１３と、第１の高濃度Ｐ型領域１４と、第１のゲート１８と、第２のゲート１９とが形成されている。
【０００６】
第１の高濃度Ｎ型領域１１と、第３の高濃度Ｎ型領域１３とは、所定距離離間されて形成され、これらの間のチャンネルには絶縁層を介して第１のゲート１８が被着され、ＮチャンネルＦＥＴを構成している。この第１の高濃度Ｎ型領域１１はソース端子２１に、第３の高濃度Ｎ型領域１３は上記配線３に、第１のゲート１８はゲート端子２３に、それぞれ接続している。
【０００７】
第２の高濃度Ｎ型領域１２と、第３の高濃度Ｎ型領域１３とは、所定距離離間されて形成され、これらの間のチャンネルには絶縁層を介して第２のゲート１９が被着され、ＮチャンネルＦＥＴを構成している。この第２の高濃度Ｎ型領域１２はドレイン端子２２に、第３の高濃度Ｎ型領域１３は上記配線３に、第１のゲート１９は入力端子２３に、それぞれ接続している。また、第１の高濃度Ｐ型領域１４は、出力部Ｐウェル端子２５に接続されている。
【０００８】
保護素子Ｐウェル５は、上記出力部Ｐウェル６と所定距離離間され、第４の高濃度Ｎ型領域１５と、第２の高濃度Ｐ型領域１６と、第３の高濃度Ｐ型領域１７とが形成されている。
【０００９】
第４の高濃度Ｎ型領域１５と第２の高濃度Ｐ型領域１６、同じく第４の高濃度Ｎ型領域１５と第３の高濃度Ｐ型領域１７は、それぞれ所定距離離間されて形成され、保護トランジスタを構成している。
【００１０】
第４の高濃度Ｎ型領域１５は上記配線３と、第２の高濃度Ｐ型領域１６及び第３の高濃度Ｐ型領域１７は、保護素子Ｐウェル端子２６と接続されている。この保護素子Ｐウェル端子２６には、所定の電圧ＶＬが印加される場合もある。この場合には、この保護素子Ｐウェル５と、出力部Ｐウェル６との電位が異なるため、これらのＰウェルが分離して形成される。
【００１１】
上記配線３は、絶縁層を介してこの基板上に形成された導電層であり、第３の高濃度Ｎ型領域１３と、第４の高濃度Ｎ型領域１５と、パッド４とを接続している。
【００１２】
このＮ型基板１には、複数の高濃度Ｎ型領域３１が形成され、それぞれサブストレート電圧端子２７に接続されている。
【００１３】
【発明が解決しようとする課題】
ところで、上述の半導体装置においては、いわゆるバックゲート効果が知られている。バックゲート効果とは、Ｎ型基板１のサブストレート電位の変動がパッド４に出力電圧の変動として現れる現象をいう。
【００１４】
バックゲート効果の一例としては、ＣＣＤ固体撮像素子部を含む半導体装置において、サブストレートに加わる電子シャッタのパルスが、出力段のＦＥＴを介して映像信号に影響を及ぼすことがある。
【００１５】
また、バックゲート効果としては、半導体装置に配設された配線、抵抗、容量等の出力回りの部分に対して、サブストレート電位の変動として直接に影響を及ぼす場合がある。このようなバックゲート効果により、出力信号の特性が劣化することがある。
【００１６】
この発明は、上述の課題を解決するためになされるもので、バックゲート効果、特に上記出力回りの部分に及ぼす影響を抑制された半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、上述の課題を解決するため、第１導電型基板に、少なくとも、出力段の能動素子が形成された出力部第２導電型ウェル領域と、保護素子を形成した保護素子第２導電型ウェル領域と、配線と、パッドとが形成された半導体装置において、上記出力部第２導電型ウェル領域と上記保護素子第２導電型ウェル領域とは、連結されて共通第２導電型ウェル領域とされ、上記共通第２導電型ウェル領域には、少なくとも、上記能動素子を構成している第１導電型高濃度領域と、上記保護素子を構成している第１導電型高濃度領域とが形成され、上記配線は、出力信号を伝送し、絶縁層を介して上記第１導電型基板上に形成された導電層であり、上記能動素子を構成している上記第１導電型高濃度領域と、上記保護素子を構成している上記第１導電型高濃度領域と、上記パッドとを接続しており、上記配線と、上記パッドとの出力回りの部分が、上記第１導電型基板から上記共通第２導電型ウェル領域を介して隔てられ、電気的に隔離されていることを特徴とする。
【００１８】
【発明の実施の形態】
以下、この発明に係る半導体装置の実施の形態の一例について、詳細に説明する。
【００１９】
この半導体装置は、図１に示すように、Ｎ型基板１の共通Ｐウェル２に、出力段としてのＮチャンネルＦＥＴと、保護素子としてのトランジスタと、これらＦＥＴ及びトランジスタとパッド４とを接続する配線３とが形成されたものである。
【００２０】
即ち、この半導体装置は、上記図３において示した従来の半導体装置における出力部Ｐウェル６と、保護素子Ｐウェル５とが連結されて共通Ｐウェル２とされたものである。
【００２１】
共通Ｐ型ウェル２には、第１の高濃度Ｎ型領域１１と、第２の高濃度Ｎ型領域１２と、第３の高濃度Ｎ型領域１３と、第４の高濃度Ｎ型領域１５と、第１の高濃度Ｐ型領域１４と、第２の高濃度Ｐ型領域１６と、第３の高濃度Ｐ型領域１７と、第１のゲート１８と、第２のゲート１９とが形成されている。
【００２２】
第１の高濃度Ｎ型領域１１と、第３の高濃度Ｎ型領域１３とは、所定距離離間されて形成され、これらの間のチャンネルには絶縁層を介して第１のゲート１８が被着され、ＮチャンネルＦＥＴを構成している。この第１の高濃度Ｎ型領域１１はソース端子２１に、第３の高濃度Ｎ型領域１３は上記配線３に、第１のゲート１８はゲート端子２３に、それぞれ接続している。
【００２３】
第２の高濃度Ｎ型領域１２と、第３の高濃度Ｎ型領域１３とは、所定距離離間されて形成され、これらの間のチャンネルには絶縁層を介して第２のゲート１９が被着され、ＮチャンネルＦＥＴを構成している。この第２の高濃度Ｎ型領域１２はドレイン端子２２に、第３の高濃度Ｎ型領域１３は上記配線３に、第１のゲート１９は入力端子２３に、それぞれ接続している。また、第１の高濃度Ｐ型領域１４は、出力部Ｐウェル端子２５に接続されている。
【００２４】
第４の高濃度Ｎ型領域１５と第２の高濃度Ｐ型領域１６、同じく第４の高濃度Ｎ型領域１５と第３の高濃度Ｐ型領域１７は、それぞれ所定距離離間されて形成され、保護トランジスタを構成している。
【００２５】
第４の高濃度Ｎ型領域１５は上記配線３と、第２の高濃度Ｐ型領域１６及び第３の高濃度Ｐ型領域１７は保護素子Ｐウェル端子２６と接続されている。
【００２６】
上記配線３は、絶縁層を介してこの基板上に形成された導電層であり、第３の高濃度Ｎ型領域１３と、第４の高濃度Ｎ型領域１５と、パッド４とを接続している。
【００２７】
第１の高濃度Ｐ型領域１４は、出力部Ｐウェル端子２５に接続されている。また、このＮ型基板１には、複数の高濃度Ｎ型領域３１が形成され、それぞれサブストレート電圧端子２７に接続されている。
【００２８】
このように、この半導体装置においては、上記配線３と、パッド４との出力回りの部分が、Ｎ型基板１から共通Ｐウェル２を介して隔てられ、電気的に隔離されている。従って、例えばＣＣＤ固体撮像素子部の電子シャッタのパルスによってＮ型基板１に加えられるサブストレート電位の変動が、出力信号にバックゲート効果として反映する程度は縮減される。
【００２９】
次に、ＣＣＤ固体撮像素子部から供給される信号に対して上記ＦＥＴを出力段として用いる形態の一例について説明する。
【００３０】
このＣＣＤ固体撮像素子部１０２は、図２に示すように、この半導体装置を構成する半導体チップ１０１の一部として一体に形成されたものである。ここでは、簡単のために第１のＦＥＴ１０３と、第２のＦＥＴ１０４とが図示され、保護トランジスタは省略されている。
【００３１】
このＩＣチップ１０１は、端子としては、ソース電圧端子２１と、ゲート電圧端子２３と、ドレイン電圧端子２２と、ウェルグランド端子２５と、サブストレート電圧端子２７と、出力電圧端子１０５とを有している。
【００３２】
このＩＣチップ１０１における各部の働きを信号の流れに従って説明すると、ＣＣＤ固体撮像素子部１０２から、第１のＦＥＴ１０３のゲートに入力した信号は、この第１のＦＥＴ１０３のソースに接続する出力電圧端子１０５から出力される。この第１のＦＥＴ１０３のソース及び出力電圧端子１０５にドレインが接続される第２のＦＥＴ１０４は、ゲート電圧端子ＶＧＧから印加されるゲート電圧により制御され、上記第１のＦＥＴ１０３の負荷として作用する。
【００３３】
上記第１のＦＥＴ１０３のドレインにはドレイン電圧端子２２からドレイン電圧ＶＤＤが、第２のＦＥＴのソースにはソース電圧端子２１からソース電圧ＶＳＳがそれぞれ供給される。なお、出力電圧端子１０５とウェルグランド端子２５間には、保護素子として図示されないトランジスタが形成されている。
【００３４】
続いて、このＩＣチップ１０１における、図１に示した半導体装置の構造について説明する。
【００３５】
上述したように、このＩＣチップ１０１は、同図にて示した出力段のＦＥＴに加えてＣＣＤ固体撮像部１０２を有するものである。具体的には、同図における第２の高濃度Ｎ型領域１２、第２のゲート１９、第３の高濃度型領域１３からなるＮチャンネルＦＥＴは、このＩＣチップ１０１の第１のＦＥＴ１０３に対応している。また、同図おける第３の高濃度Ｎ型領域１３、第１のゲート１８、第１の高濃度型領域１１からなるＮチャンネルＦＥＴは、このＩＣチップ１０１の第２のＦＥＴ１０４に対応している。
【００３６】
さらに、同図の共通Ｐウェル２に形成された配線３及びパッド４は、このＩＣチップ１０１の出力電圧端子１０５に接続するものである。また、同図の第４の高濃度Ｎ型領域１５、第２の高濃度Ｐ型領域１６、第３の高濃度Ｐ型領域１７にてなるトランジスタは、図示されていないが、このＩＣチップ１０１の出力電圧端子１０５とウェルグランド端子２５との間に挿入されて保護素子となる。
【００３７】
そして、このＩＣチップ１０１においては、共通Ｐウェル２を形成し、配線、パッド等の出力回りの部分はこの共通Ｐウェル２に形成している。
【００３８】
なお、同図中のソース電圧端子２１、ドレイン電圧端子２２、ゲート電圧端子２３、ウェルグランド電圧端子２５、サブストレート電圧端子２７は、このＩＣチップ１０１におけるそれぞれ同じ番号を付した箇所に接続している。
【００３９】
このようなＩＣチップ１０１は、上述の半導体装置の特徴を備えている。即ち、このＩＣチップ１０９は、ＣＣＤ撮像素子部１０２の電子シャッタのパルスによってサブストレート電位が変動する場合にも、出力電圧端子１０５に接続する配線、パッド等の出力回りの部分を共通Ｐウェルに形成し、サブストレートと電気的に隔離しているので、サブストレート電位の変動が出力信号を変調するバックゲート効果の影響が軽減されている。
【００４０】
なお、この実施の形態においては、第１の導電型としてはＮ型、第２の導電型としてはＰ型として例示したが、第１の導電型をＰ型、第２の導電型をＮ型としてもよいことはもちろんである。
【００４１】
また、上記実施の形態においては出力電圧の配線３及びパッド４について例示したが、抵抗、容量、また、ソース電圧、ゲート電圧、ドレイン電圧の配線及びパッド、その他の出力回りの部分もＰウェル２によってＮ型基板１より電気的に分離することによってバックゲート効果の軽減を図ることができる。
【００４２】
さらに、この発明はＣＣＤ撮像素子部１０２に限られず、サブストレート電位が変動するような他の装置に対して用いることにより、該装置のバックゲート効果を縮減することができる。
【００４３】
そして、この発明は上記実施の形態において示した領域の配置に限定されない。例えば、図１中のＮ型基板１に形成された高濃度Ｎ型領域３１は、島上のコンタクト領域を設けることにより、保護素子の近くでコンタクトとを取ることが可能である。
【００４４】
【発明の効果】
以上述べたように、この発明に係る半導体装置は、サブストレート電位の変動により出力信号が変調されるバックゲート効果を軽減することができる。従って、例えばＣＣＤ撮像素子のように電子シャッタのパルスによりサブストレート電位が変動する素子においては、外部のデカップリング容量付加が不要になり、部品点数の削減のみならず、ＣＣＤ撮像素子側の端子数を削減することができる。
【００４５】
また、Ｎ型基板のＰウェルの共通化により、Ｐウェルの分離用の基板領域が不要になるので、この半導体装置のチップサイズを縮小することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体装置の実施の形態の一例の断面図である。
【図２】ＣＣＤ撮像素子部を有する上記半導体装置の回路図である。
【図３】従来の半導体装置の断面図である。
【符号の説明】
１  Ｎ型基板、２  共通Ｐウェル、３  配線、４  パッド、１０２  ＣＣＤ撮像素子部
【図１】
0003680488.tif 000002
【図２】
0003680488.tif 000003
【図３】
0003680488.tif 000004