(57)【特許請求の範囲】
【請求項１】
それぞれのセルが第１および第２の強誘電体コンデンサおよび２つのスイッチング素子を有し、かつ前記第１および第２の強誘電体コンデンサの一方端が対応する前記スイッチング素子を介して第１ビットラインおよび第２ビットラインにそれぞれ接続される強誘電体メモリにおいて、
前記第１および第２の強誘電体コンデンサの他方端を前記第２ビットラインおよび前記第１ビットラインにそれぞれ接続する第１接続手段、
第１ビットライン信号に基づく第１再書込信号を前記第２ビットラインに供給する第１供給手段、および
第２ビットライン信号に基づく第２再書込信号を前記第１ビットラインに供給する第２供給手段を備えることを特徴とする、強誘電体メモリ。
【請求項２】
前記第１接続手段は再書込時にオンされる２つのスイッチング素子を含む、請求項１記載の強誘電体メモリ。
【請求項３】
前記第１供給手段は前記第１ビットライン信号を反転し前記第１再書込信号を生成する第１インバータ手段を含み、前記第２供給手段は前記第２ビットライン信号を反転し前記第２再書込信号を生成する第２インバータ手段を含む、請求項１または２記載の強誘電体メモリ。
【請求項４】
再書込時に前記第１供給手段および前記第２供給手段を能動化する能動化手段をさらに備える、請求項１ないし３のいずれかに記載の強誘電体メモリ。
【請求項５】
読出時に前記第１ビットラインおよび第２ビットラインのそれぞれに一定電流を供給する電流供給手段、および
前記読出時に２つの前記他方端を基準電位点にそれぞれ接続する第２接続手段をさらに備える、請求項１ないし４のいずれかに記載の強誘電体メモリ。
【請求項６】
前記第２接続手段は前記読出時にオンされる２つのスイッチング手段を含む、請求項５記載の強誘電体メモリ。
【請求項７】
スタンバイ時に前記６つのスイッチング素子をオフするオフ手段をさらに備える、請求項６記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は強誘電体メモリに関し、特にたとえばそれぞれのセルが２つの強誘電体コンデンサおよび２つのパストランジスタを有し、かつ２つの強誘電体コンデンサの一方端が対応するパストランジスタを介して第１ビットラインおよび第２ビットラインに接続される、強誘電体メモリに関する。
【０００２】
【従来の技術】
図１３に示す従来の２トランジスタ／２キャパシタ構造の強誘電体メモリ１では、強誘電体コンデンサＣ１およびＣ２は互いに逆の分極状態を保持している。したがって、ワードラインＷＬに図１４（Ａ）に示すようなパルスを印加してトランジスタＴ１およびＴ２をオン状態とし、データ読出時にプレートラインＰＬに図１４（Ｂ）に示すようなＰＬパルスを印加すれば、第１ビットラインＢＬおよび第２ビットラインＢＬ／（／は反転を意味する）に、それぞれのコンデンサＣ１およびＣ２の分極状態に応じた電圧が生じる。コンデンサＣ１およびＣ２は互いに異なる分極状態を持っているため、第１ビットラインＢＬおよび第２ビットラインＢＬ／の電圧に差が現れ、この結果、データが“０”であるか“１”であるかを判別することができる。
【０００３】
【発明が解決しようとする課題】
しかし、このようなデータ読出方法は破壊読出であり、プレートラインＰＬに印加したＰＬパルスによってコンデンサＣ１およびＣ２の分極状態が破壊されてしまう。このため、再度プレートラインＰＬにＰＬパルスを印加してデータを再書込しなければならない。しかしながら、プレートラインには多数のセルが設けられているため、各セルのコンデンサを駆動するには大きな消費電力が必要となる。
【０００４】
それゆえに、この発明の主たる目的は、消費電力を抑えることができる強誘電体メモリを提供することである。
【０００５】
【課題を解決するための手段】
この発明は、それぞれのセルが第１および第２の強誘電体コンデンサおよび２つのスイッチング素子を有し、かつ第１および第２の強誘電体コンデンサの一方端が対応するスイッチング素子を介して第１ビットラインおよび第２ビットラインにそれぞれ接続される強誘電体メモリにおいて、第１および第２の強誘電体コンデンサの他方端を第２ビットラインおよび第１ビットラインにそれぞれ接続する第１接続手段、第１ビットライン信号に基づく第１再書込信号を第２ビットラインに供給する第１供給手段、および第２ビットライン信号に基づく第２再書込信号を第１ビットラインに供給する第２供給手段を備えることを特徴とする、強誘電体メモリである。
【０００６】
【作用】
データ読出時、一方の強誘電体コンデンサの一方端からの出力は第１ビットラインに与えられ、他方の強誘電体コンデンサの一方端からの出力は第２ビットラインに与えられる。それぞれの強誘電体コンデンサは互いに異なる分極状態を保持しているため、第１ビットライン信号および第２ビットライン信号のレベルは互いに異なる。再書込時に、第１ビットライン信号は一方のインバータによって反転され、第２ビットライン信号は他方のインバータによって反転される。第１ビットライン信号を反転させた第１反転信号は、第２ビットラインを介して一方の強誘電体コンデンサの他方端ならびに他方の強誘電体コンデンサの一方端に入力される。また、第２ビットライン信号を反転させた第２反転信号は、第１ビットラインを介して一方の強誘電体コンデンサの一方端ならびに他方の強誘電体コンデンサの他方端に入力される。これによって、２つの強誘電体コンデンサは、読出前と同じ分極状態に戻る。
【０００７】
【発明の効果】
この発明によれば、第１ビットラインと第２ビットラインとの間に介挿された第１および第２の強誘電体コンデンサに、第１ビットラインおよび第２ビットラインのそれぞれから第２再書込信号および第１再書込信号を供給するようにしたため、再書込のためのドライブ電圧が不要となり消費電力を抑えることができる。また、再書込のための特別なシーケンスが不要となるため、アクセス時間を短縮することができる。
【０００８】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【０００９】
【実施例】
図１を参照して、この実施例の強誘電体メモリ１０はセル２２を含む。セル２２には２つの強誘電体コンデンサＣ１およびＣ２が設けられ、コンデンサＣ１の一方端がトランジスタＴ１を介して第１ビットラインＢＬと接続され、コンデンサＣ２の一方端がトランジスタＴ２を介して第２ビットラインＢＬ／と接続される。バッファ１４ａはワードラインＷＬからのワードライン信号を増幅し、増幅信号をトランジスタ信号Ｔ１およびＴ２のゲートに与える。したがって、トランジスタＴ１およびＴ２はこの増幅信号に応じてオン／オフされる。
【００１０】
コンデンサＣ１の他方端は、トランジスタＴ５を介してアース（基準電位点）と接続されるとともに、トランジスタＴ６を介して第２ビットラインＢＬ／と接続される。また、コンデンサＣ１の他方端は、トランジスタＴ４を介してアースされるとともに、トランジスタＴ３を介して第１ビットラインＢＬと接続される。ＡＮＤ回路１６ａは読出信号（ＲＤ信号）とＷＬ信号とに論理積を施し、論理積信号をトランジスタＴ４およびＴ５のゲートに与える。一方、ＡＮＤ回路１６ｂはライトイネーブル信号（ＷＥ信号）とＷＬ信号とに論理積を施し、論理積信号をトランジスタＴ３およびＴ６のゲートに与える。したがって、トランジスタＴ４およびＴ５はＡＮＤ回路１６ａの出力に応じてオン／オフされ、トランジスタＴ３およびＴ６はＡＮＤ回路１６ｂの出力に応じてオン／オフされる。
【００１１】
第１ビットラインＢＬはスイッチＳＷ１を介して定電流源１２ａと接続され、第２ビットラインＢＬ／はスイッチＳＷ２を介して定電流源１２ｂと接続される。また、定電流源１２ａおよび１２ｂはＶCCと共通接続される。スイッチＳＷ１およびＳＷ２はスイッチング信号ＩSWによってオン／オフされる。なお、定電流源１２ａおよび１２ｂ，スイッチＳＷ１およびＳＷ２ならびに電源ＶCCによって電流供給回路２０が形成される。
【００１２】
インターフェース回路２４においては、第１ビットラインＢＬと第２ビットラインＢＬ／との間にスイッチＳＷ３が介挿され、さらに第１ビットラインＢＬおよび第２ビットラインＢＬ／とアースとの間に、スイッチＳＷ４およびＳＷ５がそれぞれ介挿される。これらのスイッチＳＷ３〜ＳＷ５はプリチャージ信号（ＰＣ信号）によってオンされ、このとき第１ビットラインＢＬおよび第２ビットラインＢＬ／が０ボルトにチャージされる。
【００１３】
第１ビットラインＢＬと第２ビットラインＢＬ／との間にはまた、スイッチＳＷ６，反転信号供給回路１８およびスイッチＳＷ８が介挿される。つまり、スイッチＳＷ６の一方端が第１ビットラインＢＬと接続され、他方端がインバータ１８ａの入力端およびインバータ１８ｂの出力端と接続される。また、スイッチＳＷ８の一方端がインバータ１８ａの出力端およびインバータ１８ｂの入力端と接続され、他方端が第２ビットラインＢＬ／と接続される。また、インバータ１８ａおよび１８ｂの電源端子がスイッチＳＷ７を介して電源ＶCCと接続される。スイッチＳＷ６〜ＳＷ８は、センスアンプ信号（ＳＡ信号）に応じてオン／オフされる。
【００１４】
第１ビットラインＢＬを流れる第１ビットライン信号が所定のしきい値に満たなければ、インバータ１８ａからハイレベル信号が出力され、第１ビットライン信号がしきい値以上であれば、インバータ１８ａからローレベル信号が出力される。また、第２ビットラインＢＬ／を流れる第２ビットライン信号がしきい値に満たさなければ、インバータ１８ｂからハイレベル信号が出力され、第２ビットライン信号がしきい値以上であれば、インバータ１８ｂからローレベル信号が出力される。
【００１５】
第１ビットラインＢＬはバッファ１４ｃを介して出力端子Ｓ１と接続され、第２ビットラインＢＬ／は、スイッチＳＷ１０，インバータ１８ｃおよびバッファ１４ｂを介して入力端子Ｓ２と接続される。さらに、バッファ１４ｃの入力端子とバッファ１４ｂの出力端子との間にスイッチＳＷ９が介挿される。ＡＮＤ回路１６ｃは、ＷＥ信号ならびにデータの入力タイミングを規定するデータ入力信号ＤINに論理積を施し、論理積信号をスイッチＳＷ９およびＳＷ１０に与える。したがって、スイッチＳＷ９およびＳＷ１０はＡＮＤ回路１６ｃの出力に応じてオン／オフされる。
【００１６】
セル２２に書き込まれたデータを読み出すとき、上述のそれぞれの信号は、図１０に示すように変化する。まずプリチャージ期間において、ＰＣ信号は図１０（Ａ）に示すようにハイレベルとなり、ＷＥ信号，ＷＬ信号，ＤIN信号，ＩSW信号およびＳＡ信号は、図１０（Ｂ）〜（Ｇ）に示すようにローレベルとなる。なお、ＲＤ信号はハイレベルおよびローレベルのいずれでもよい。これによって、スイッチＳＷ３〜ＳＷ５はオンされるが、スイッチＳＷ１，ＳＷ２ならびにＳＷ６〜ＳＷ１０はオフされる。また、トランジスタＴ１〜Ｔ６は全てオフされる。つまり、図１は図２と等価になる。図２から分かるように、第１ビットラインＢＬおよび第２ビットラインＢＬ／はアースされ、これによって第１ビットライン信号および第２ビットライン信号は図１０（Ｈ）および（Ｉ）に示すようにローレベルとなる。
【００１７】
読出準備期間では、図１０（Ｄ）に示すＷＬ信号がハイレベルとなる。このため、スイッチＳＷ３〜ＳＷ５はオフされ、代わりにトランジスタＴ１およびＴ２とトランジスタＴ４およびＴ５がオンされる。図１は図３と等価になり、コンデンサＣ１およびＣ２の一方端は第１ビットラインＢＬおよび第２ビットラインＢＬ／とそれぞれ接続され、コンデンサＣ１およびＣ２の他方端はアースされる。
【００１８】
このようにして読出準備が完了すると、データの読出が実行される。読出期間においてはＲＤ信号およびＷＬ信号はハイレベルを維持し、加えて図１０（Ｆ）に示すＩSW信号がハイレベルとなる。これによって図４に示すようにスイッチＳＷ１およびＳＷ２がオン状態となり、定電流源１２ａから出力された一定電流がコンデンサＣ１に供給されるとともに、定電流源１２ｂから出力された一定電流がコンデンサＣ２に供給される。図４に示すようにコンデンサＣ１の一方端がマイナスに分極し、他方端がプラスに分極している場合、コンデンサＣ２の一方端および他方端は、それぞれプラスおよびマイナスに分極している。
【００１９】
図１２を参照してコンデンサＣ１の分極状態をａとし、コンデンサＣ２の分極状態をｂとすると、コンデンサＣ１およびＣ２の一方端に一定電流を供給することによって、コンデンサＣ１は分極状態ａから分極状態ｃに移行し、コンデンサＣ２は分極状態ｂから分極状態ｃに移行する。ａからｃへの移行時、コンデンサＣ１の端子電圧つまり第１ビットライン信号のレベルは、図１０（Ｈ）に示すように途中で上昇率が低くなり、ｂからｃへの移行時、コンデンサＣ２の端子電圧つまり第２ビットライン信号のレベルは、図１０（Ｉ）に示すようにほぼ一定の上昇率を示す。所定期間経過後ＩSW信号はローレベルとなり、スイッチＳＷ１およびＳＷ２はオフされるため、一定電流の供給が停止する。この結果、コンデンサＣ１およびＣ２は分極状態ｃまで移行できず、それぞれの端子電圧にも差が生じる。このようにデータの読出に定電流源１２ａおよび１２ｂを用いることで、従来のようなドライブ電圧は不要となり、消費電力の低減および読出時間の短縮化を図ることができる。
【００２０】
センシング時、ＲＤ信号およびＷＬ信号はハイレベルを維持し、ＳＡ信号は図１０（Ｇ）に示すようにローレベルからハイレベルに変化する。したがって、図５に示すようにスイッチＳＷ６〜ＳＷ８がオン状態となり、第１ビットライン信号がインバータ１８ａに入力されるとともに、第２ビットライン信号がインバータ１８ｂに入力される。読出時にコンデンサＣ１の端子電圧の伸びが鈍化した結果、第１ビットライン信号のレベルはインバータ１８ａに設定されたしきい値を下回り、インバータ１８ａからはハイレベル信号が出力される。一方、コンデンサＣ２の端子電圧は直線的に上昇したため、第２ビットライン信号のレベルはインバータ１８ｂのしきい値を超え、インバータ１８ｂからローレベル信号が出力される。つまり、図１０（Ｈ）および（Ｉ）から分かるように、第１ビットライン信号はローレベルとなり、第２ビットライン信号はハイレベルとなる。ローレベルの第１ビットライン信号は、バッファ１４ｃを介して出力端子Ｓ１から出力される。
【００２１】
再書込時、図１０（Ｂ）に示すようにＷＥ信号がハイレベルとなり、図１０（Ｃ）に示すようにＲＤ信号はローレベルとなる。また、図１０（Ｄ）および（Ｇ）に示すように、ＷＬ信号およびＳＡ信号はハイレベルを維持する。これによって、スイッチおよびトランジスタの接続状態は図５から図６に切り替わる。すなわち、トランジスタＴ４およびＴ５がオフされ、代わりにトランジスタＴ３およびＴ６がオンされる。したがって、インバータ１８ａの出力は、トランジスタＴ６を介してコンデンサＣ１の他方端に与えられるとともに、トランジスタＴ２を介してコンデンサＣ２の一方端に与えられる。また、インバータ１８ｂの出力は、トランジスタＴ３を介してコンデンサＣ２の他方端に与えられるとともに、トランジスタＴ１を介してコンデンサＣ１の一方端に与えられる。
【００２２】
インバータ１８ａからはハイレベル信号が出力されるため、コンデンサＣ１の他方端およびコンデンサＣ２の一方端はプラスに分極する。また、インバータ１８ｂからはローレベル信号が出力されるため、コンデンサＣ１の一方端およびコンデンサＣ２の他方端はマイナスに分極する。つまり、コンデンサＣ１およびＣ２はデータ読出前の分極状態に戻る。このように、インバータ１８ａおよび１８ｂから出力された反転信号によって再書込が行われるため、従来のようなドライブ電圧が不要となり、消費電力を抑えることができる。また、再書込のための特別なシーケンスが不要となることで、再書込時間を短縮できる。
【００２３】
スタンバイ時、図１０に示すＰＣ信号，ＷＥ信号，ＲＤ信号，ＷＬ信号，ＤIN信号，ＩSW信号およびＳＡ信号は全てローレベルとなり、図７に示すように、すべてのスイッチおよびトランジスタがオフされる。このとき、コンデンサＣ１およびＣ２の両端はフローティング状態となる。したがって、コンデンサＣ１およびＣ２の端子電圧つまり蓄積電荷が、他のセルの読出動作によって影響を受けることはなく、ディスターブを防止することができる。
【００２４】
データ書込時、上述の各種信号は図１１に示すように変化する。つまり、データセット時は図１１（Ｅ）に示すようにＤIN信号だけがハイレベルとなり、ＰＣ信号，ＲＤ信号，ＷＬ信号，ＩSW信号およびＳＡ信号はローレベルとなる。なお、ＷＥ信号はハイレベルおよびローレベルのいずれでもよい。このとき、図１は図８と等価となり、スイッチＳＷ９およびＳＷ１０のみがオンされる。データは入力端子Ｓ２から入力され、バッファ１４ｂによって増幅される。バッファ１４ｂの出力端は直接第１ビットラインＢＬと接続されるとともに、インバータ１８ｃを介して第２ビットラインＢＬ／と接続されるため、増幅信号がローレベルであるとき、第１ビットライン信号はローレベルとなり、第２ビットライン信号はハイレベルとなる。
【００２５】
書込時、図１１（Ｅ）から分かるように、ＤIN信号はハイレベルを維持し、図１１（Ｄ）から分かるように、ＷＬ信号はローレベルからハイレベルに変化する。このため図９に示すようにトランジスタＴ１およびＴ２とトランジスタＴ３およびＴ６とがオンされ、コンデンサＣ１およびＣ２が所望の状態に分極する。つまり、セル２２にデータが書き込まれる。
【００２６】
書込が完了すると、スタンバイ状態となる。つまり、ＰＣ信号，ＷＥ信号，ＲＤ信号，ＷＬ信号，ＤIN信号，ＩSW信号およびＳＡ信号がすべてローレベルとなり、図７に示すようにコンデンサＣ１およびＣ２の両端がフローティング状態となる。したがって、上述のように、他のセルに対するデータの書込動作によってコンデンサＣ１およびＣ２の端子電圧が変動することはなく、ディスターブを防止できる。
【００２７】
なお、トランジスタＴ３およびＴ６が第１接続手段であり、インバータ１８ａおよび１８ｂがそれぞれ第１供給手段（第１インバータ手段）および第２供給手段（第２インバータ手段）である。また、スイッチＳＷ６〜ＳＷ８が能動化手段であり、電流供給回路２０が電流供給手段であり、トランジスタＴ４およびＴ５が第２接続手段である。さらに、バッファ１４ａならびにＡＮＤ回路１６ａおよび１６ｂがオフ手段である。さらにまた、再書込期間におけるインバータ１８ａの出力が第１再書込信号であり、再書込期間におけるインバータ１８ｂの出力が第２再書込信号である。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】プリチャージの接続状態を示す回路図である。
【図３】読出準備時の接続状態を示す回路図である。
【図４】読出時の接続状態を示す回路図である。
【図５】センシング時の接続状態である回路図である。
【図６】再書込時の接続状態を示す回路図である。
【図７】スタンバイ時の接続状態を示す回路図である。
【図８】データセット時の接続状態を示す回路図である。
【図９】書込時の接続状態を示す回路図である。
【図１０】読出モードにおける図１実施例の動作の一部を示すタイミング図である。
【図１１】書込モードにおける図１実施例の動作の一部を示すタイミング図である。
【図１２】ヒステリシスカーブを示す図解図である。
【図１３】従来技術を示す回路図である。
【図１４】図１３に示す従来技術の動作の一部を示すタイミング図である。
【符号の説明】
１０  …強誘電体メモリ
１２ａ，１２ｂ  …定電流源
１４ａ〜１４ｃ  …バッファ
１６ａ〜１６ｃ  …ＡＮＤ回路
１８  …反転信号供給回路
１８ａ〜１８ｃ  …インバータ
２０  …電流供給回路
２２  …セル
２４  …インターフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003686512.tif 000010
【図１０】
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【図１１】
0003686512.tif 000012
【図１２】
0003686512.tif 000013
【図１３】
0003686512.tif 000014
【図１４】
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