(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチと、
前記トレンチ内面に接した半導体基板内に形成された拡散層と、
前記トレンチ内面の前記拡散層上に形成された第１の絶縁膜と、
前記トレンチ内面の前記第１の絶縁膜上に、前記トレンチの一部を埋め込むように形成された第１の導電膜と、
前記第１の絶縁膜上のトレンチ側面に、トレンチ側面の所定の高さまで形成された第２の絶縁膜と、
前記第２の絶縁膜の側面及び前記第１の導電膜上に、前記トレンチの一部を埋め込むように形成された第２の導電膜と、
前記第２の絶縁膜上のトレンチ側面及び前記第２の導電膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜上に、前記トレンチを埋め込むように形成された第３の導電膜とを具備し、
前記第２の導電膜上の前記第３の絶縁膜は、原子間の共有結合が破壊された領域を有することを特徴とする半導体装置。
【請求項２】
前記拡散層はキャパシタのプレート電極であり、前記第１の絶縁膜は前記キャパシタのキャパシタ絶縁膜であり、前記第１の導電膜は前記キャパシタの上部電極であり、前記第３の絶縁膜はトンネル絶縁膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の導電膜は多結晶シリコンであり、前記多結晶シリコンの表面近傍の不純物濃度は前記多結晶シリコンのその他の領域の不純物濃度より高いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板にトレンチを形成する工程と、
前記トレンチ内面に接した半導体基板内に、トレンチ側面の所定の高さまで拡散層を形成する工程と、
前記トレンチ内面の前記拡散層上に第１の絶縁膜を形成する工程と、
前記トレンチ内面の前記第１の絶縁膜上に、前記トレンチの一部を埋め込むように第１の導電膜を形成する工程と、
前記第１の絶縁膜上のトレンチ側面に、トレンチ側面の所定の高さまで第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の側面及び前記第１の導電膜上に、前記トレンチの一部を埋め込むように第２の導電膜を形成する工程と、
前記第２の絶縁膜上のトレンチ側面及び前記第２の導電膜上に第３の絶縁膜を形成する工程と、
前記第２の導電膜上の前記第３の絶縁膜に対して、イオン種のイオン注入を行い、前記第３の絶縁膜中の原子間に形成された共有結合を破壊する工程と、
前記第３の絶縁膜上に、前記トレンチを埋め込むように第３の導電膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板にトレンチを形成する工程と、
前記トレンチ内面に接した半導体基板内に、トレンチ側面の所定の高さまで拡散層を形成する工程と、
前記トレンチ内面の前記拡散層上に第１の絶縁膜を形成する工程と、
前記トレンチ内面の前記第１の絶縁膜上に、前記トレンチの一部を埋め込むように第１の導電膜を形成する工程と、
前記第１の絶縁膜上のトレンチ側面に、トレンチ側面の所定の高さまで第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の側面及び前記第１の導電膜上に、前記トレンチの一部を埋め込むように第２の導電膜を形成する工程と、
前記第２の絶縁膜上のトレンチ側面及び前記第２の導電膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、前記トレンチを埋め込むように第３の導電膜を形成する工程と、
前記第２の導電膜と前記第３の導電膜との間の前記第３の絶縁膜に対して、イオン種のイオン注入を行い、前記第３の絶縁膜中の原子間に形成された共有結合を破壊する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の導電膜は多結晶シリコンであり、前記多結晶シリコンの表面近傍の不純物濃度は前記多結晶シリコンのその他の領域の不純物濃度より高いことを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記拡散層はキャパシタのプレート電極であり、前記第１の絶縁膜は前記キャパシタのキャパシタ絶縁膜であり、前記第１の導電膜は前記キャパシタの上部電極であり、前記第３の絶縁膜はトンネル絶縁膜であることを特徴とする請求項４または５に記載の半導体装置。
【請求項８】
前記トレンチ側面に接した半導体基板と前記第３の導電膜との間には、前記トンネル絶縁膜を介して電気的接続が得られることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の導電膜は第１導電型の多結晶シリコンであり、前記イオン注入において注入されるイオン種は前記第１導電型のイオン種であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項１０】
前記イオン種はヒ素（Ａｓ）であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記イオン種はリン（Ｐ）であることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トレンチキャパシタを有する半導体装置及びその製造方法に関するものであり、特に揮発性半導体記憶装置（ＤＲＡＭ）を構成するメモリセルに設けられるトレンチキャパシタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路は、年々、集積度の向上が進んでおり、特に半導体記憶装置ではその進歩が著しい。集積度向上と製造費用減少を目的とする上で、１トランジスタ、１キャパシタ型のＤＲＡＭセルでは、各部品が占める面積を縮小することが必要である。ＤＲＡＭセルの縮小を行うと、トランジスタのソース拡散層（またはドレイン拡散層）とキャパシタの電極とを接続する配線層も、その面積や幅が縮小されてしまうため、ＤＲＡＭセルとして必要な電気的特性を維持することが困難となる。
【０００３】
以下に、従来の１メモリトランジスタ、及び１トレンチキャパシタを有するＤＲＡＭセルの製造方法について説明する。
【０００４】
図３７に示すように、シリコン基板１０１にトレンチが形成され、シリコン基板１０１上には、トレンチ形成時に用いられたシリコン酸化膜１０２、シリコン窒化膜１０３が形成されている。
【０００５】
トレンチ内面のシリコン基板１０１内には、キャパシタのプレート拡散層（プレート電極）１０４が形成されている。トレンチ内面のプレート拡散層１０４上には、キャパシタのキャパシタ絶縁膜１０５が形成されている。さらに、キャパシタ絶縁膜１０５上には、トレンチ内を埋め込むように、キャパシタの上部電極としての多結晶シリコン１０６が形成されている。
【０００６】
シリコン基板１０１の上部に形成するトランジスタ領域とプレート拡散層１０４とを分離するために、キャパシタ絶縁膜１０５上のトレンチ側面には、カラーと呼ばれる厚い酸化膜１０７が形成されている。酸化膜１０７の側面上で多結晶シリコン１０６上には、トレンチ内を埋め込むように、多結晶シリコン１０８が形成されている。この多結晶シリコン１０８は、シリコン基板１０１の表面近傍への垂直配線（配線材）となる。
【０００７】
次に、後の工程ではトレンチ内部の多結晶シリコン１０８とシリコン基板１０１とのコンタクトを形成するために、図３８に示すように、多結晶シリコン１０９が形成される。ここで、シリコン基板１０１と多結晶シリコン１０９とが接触していると、プロセス条件のばらつきから、シリコン基板１０１と多結晶シリコン１０９との界面に形成される酸化膜の膜厚制御が不十分になり、界面抵抗のばらつきを生じる。この界面抵抗のばらつきを抑制するために、図３７に示すように、電気的接続の妨げにならない厚さの絶縁膜１１０がトレンチ側面に形成されている。
【０００８】
前記絶縁膜１１０は、酸化膜１０７上のトレンチ側面、すなわちシリコン基板１０１と多結晶シリコン１０９との間にだけ形成されていればよい。しかし、この絶縁膜１１０の形成工程では、図３７に示すように、同時に多結晶シリコン１０８の上面にも絶縁膜１１０が形成されている。
【０００９】
この後、図３８に示すように、前述した多結晶シリコン１０８とシリコン基板１０１との間に埋め込みコンタクトを形成するために、トレンチ内に多結晶シリコン１０９が堆積される。続いて、図３９に示すように、シリコン基板１０１と同程度の高さまで異方性エッチングにより、多結晶シリコン１０９をエッチング除去する。
【００１０】
【発明が解決しようとする課題】
このような従来技術により形成したトレンチキャパシタ構造では、トレンチ内部の埋め込みコンタクト材である多結晶シリコン１０９と、トレンチ内部の配線材である多結晶シリコン１０８との界面に、意図的に形成した絶縁膜１１０が残ったままとなる。このため、多結晶シリコン１０８と多結晶シリコン１０９との間の電気的接続を低抵抗に保つために、絶縁膜１１０の膜厚制御が重要であり、製造プロセスにおいて絶縁膜１１０の膜厚を薄く制御する必要が生じる。絶縁膜１１０の膜厚が薄く制御されない場合、多結晶シリコン１０８と多結晶シリコン１０９との間が電気的に高抵抗となる。さらに、このトレンチキャパシタにてＤＲＡＭ素子を構成した場合、電気信号書き込みの長時間化や、読み出しの長時間化という問題を生じる。
【００１１】
そこでこの発明は、前記課題に鑑みてなされたものであり、トレンチキャパシタの内部に埋め込まれた多結晶シリコンの上面に形成される絶縁膜を破壊あるいは形成抑制することにより、前記多結晶シリコンに対して安定した低抵抗な電気的接続を行うことができる半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る半導体装置は、半導体基板に形成されたトレンチと、前記トレンチ内面に接した半導体基板内に形成された拡散層と、前記トレンチ内面の前記拡散層上に形成された第１の絶縁膜と、前記トレンチ内面の前記第１の絶縁膜上に、前記トレンチの一部を埋め込むように形成された第１の導電膜と、前記第１の絶縁膜上のトレンチ側面に、トレンチ側面の所定の高さまで形成された第２の絶縁膜と、前記第２の絶縁膜の側面及び前記第１の導電膜上に、前記トレンチの一部を埋め込むように形成された第２の導電膜と、前記第２の絶縁膜上のトレンチ側面及び前記第２の導電膜上に形成された第３の絶縁膜と、前記第３の絶縁膜上に、前記トレンチを埋め込むように形成された第３の導電膜とを具備し、前記第２の導電膜上の前記第３の絶縁膜は、原子間の共有結合が破壊された領域を有することを特徴とする。
【００１３】
前記目的を達成するために、この発明に係る半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチ内面に接した半導体基板内に、トレンチ側面の所定の高さまで拡散層を形成する工程と、前記トレンチ内面の前記拡散層上に第１の絶縁膜を形成する工程と、前記トレンチ内面の前記第１の絶縁膜上に、前記トレンチの一部を埋め込むように第１の導電膜を形成する工程と、前記第１の絶縁膜上のトレンチ側面に、トレンチ側面の所定の高さまで第２の絶縁膜を形成する工程と、前記第２の絶縁膜の側面及び前記第１の導電膜上に、前記トレンチの一部を埋め込むように第２の導電膜を形成する工程と、前記第２の絶縁膜上のトレンチ側面及び前記第２の導電膜上に第３の絶縁膜を形成する工程と、前記第２の導電膜上の前記第３の絶縁膜に対して、イオン種のイオン注入を行い、前記第３の絶縁膜中の原子間に形成された共有結合を破壊する工程と、前記第３の絶縁膜上に、前記トレンチを埋め込むように第３の導電膜を形成する工程とを具備することを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の半導体装置の製造方法について説明する。
【００１５】
［第１の実施の形態］
まず、この発明の第１の実施の形態のトレンチキャパシタの製造方法について説明する。トレンチキャパシタは、半導体基板にトレンチ（孔）を掘り、このトレンチ内面の半導体基板内にプレート電極を形成し、トレンチ内面上にキャパシタ絶縁膜を介して上部電極を形成することによりキャパシタを構成するものである。
【００１６】
図１〜図２５は、第１の実施の形態のトレンチキャパシタの製造方法を示す主な工程の断面図である。
【００１７】
図１に示すように、シリコン半導体基板１１上に、膜厚３０Å〜２００Å程度のシリコン酸化膜１２を形成する。このシリコン酸化膜１２上に、図２に示すように、膜厚１５００Å〜２５００Å程度のシリコン窒化膜１３を堆積する。シリコン窒化膜１３上に、図３に示すように、膜厚８０００Å〜１１０００Å程度のＢＳＧ（boro silicate glass）１４を堆積する。さらに、図４に示すように、ＢＳＧ１４上に、膜厚３５０Å〜６５０Å程度のＴＥＯＳ１５を堆積する。これらＢＳＧ１４、ＴＥＯＳ１５は、深いトレンチを形成するためのマスク材として用いられる。
【００１８】
さらに、前記ＴＥＯＳ１５上に、フォトレジストを塗布し、露光、及び現像を行って、図５に示すように、深いトレンチの形状を持つレジストパターン１６を形成する。続いて、異方性エッチングにより、図６に示すように、シリコン基板１１上のＴＥＯＳ１５、ＢＳＧ１４、シリコン窒化膜１３、及びシリコン酸化膜１２をエッチングし、これら絶縁膜に、深さがシリコン基板１１に到達する穴を形成する。
【００１９】
図７に示すように、前記レジストパターン１６を除去する。そして、シリコン基板１１上のこれら絶縁膜に形成されたパターンをマスクとして用い、異方性エッチングにより、図８に示すように、シリコン基板１１を５μｍ〜１０μｍ程度の深さまでエッチングし、深いトレンチをシリコン基板１１に形成する。
【００２０】
次に、図９に示すように、ＢＳＧ１４を除去し、シリコン基板１１を清浄処理した後、キャパシタのプレート電極を形成するために用いる、ヒ素（Ａｓ）を導入したシリカガラス（ＡｓＳＧ）１７を膜厚４００Å〜８００Å程度堆積する。図１０に示すように、このＡｓＳＧ１７上に、ＴＥＯＳ１８を膜厚２００Å〜３００Å程度堆積する。
【００２１】
さらに、前記ＴＥＯＳ１８上にフォトレジストを塗布し、全面露光を行って、深いトレンチ内部に、図１１に示すように、シリコン基板１１表面から８０００Å〜１５０００Åの深さまでフォトレジスト１９を埋め込む。等方性エッチングにより、ＴＥＯＳ１８とＡｓＳＧ１７を除去する。
【００２２】
さらに、図１２に示すように、深いトレンチ内部のフォトレジスト１９とＴＥＯＳ１８を除去する。続いて、ＡｓＳＧ１７のＡｓをシリコン基板１１に拡散させるために、１０００℃以上の高温でアニールする。これにより、キャパシタのプレート拡散層（プレート電極）２０を形成する。その後、深いトレンチ内部のＡｓＳＧ１７を除去する。
【００２３】
次に、シリコン基板１１を清浄処理した後、キャパシタのノードを形成するために、図１３に示すように、深いトレンチ内面のシリコン基板１１を薄く窒化してシリコン窒化膜を形成し、さらにこのシリコン窒化膜の表面を薄く酸化する。これにより、深いトレンチ内面のシリコン基板１１上にＮＯ膜２１を形成する。
【００２４】
次に、キャパシタの上部電極を形成するために、図１４に示すように、Ａｓをドープした多結晶シリコン２２を、ＮＯ膜２１上に膜厚３０００Å〜４０００Å程度堆積する。さらに、シリコン基板１１の上部に形成するトランジスタ領域とプレート拡散層２０とを分離するために、図１５及び図１６に示すように、多結晶シリコン２２とＮＯ膜（キャパシタ絶縁膜）２１を、プレート拡散層２０の上部までエッチング除去する。
【００２５】
さらに、図１６に示す構造上に、図１７に示すように、膜厚５００Å〜７００Åの厚い酸化膜（ＴＥＯＳ）２３を堆積する。そして、図１８に示すように、異方性エッチングにより、キャパシタの上部電極となる多結晶シリコン２２上の酸化膜２３を除去し、多結晶シリコン２２へのコンタクト形成のための開口部を形成する。
【００２６】
ここで、図１８に示す構造上に、図１９に示すように、Ａｓをドープした多結晶シリコン２４を膜厚３０００Å〜４０００Å程度堆積する。この多結晶シリコン２４は、上部電極（多結晶シリコン２２）からシリコン基板１１表面近傍への垂直配線（配線材）となる。
【００２７】
続いて、シリコン基板１１とのコンタクトを形成するために、異方性エッチングにより、図２０に示すように、シリコン基板１１表面より少し深い位置（約１０００Å〜３００Å）まで多結晶シリコン２４をエッチングする。さらに、図２１に示すように、等方性エッチングにより、トレンチ側面に形成されている酸化膜２３を除去する。この酸化膜２３は、カラーと呼ばれる絶縁膜である。
【００２８】
次に、図２２に示すように、熱酸化法あるいは熱窒化法によりトレンチの側面に、膜厚１０Å〜４０Åの絶縁膜２５を形成する。この絶縁膜２５は、膜厚が１０Å〜４０Åのトンネル絶縁膜、例えばシリコン酸化膜あるいはシリコン窒化膜であるため、トンネル電流が十分に流れ得る。この絶縁膜２５の形成工程は、酸化膜２３上のトレンチ側面（シリコン基板１１面）に、絶縁膜２５を形成することを目的としている。しかし、この工程では、同時に多結晶シリコン２４の上面にも、絶縁膜２５が形成される。
【００２９】
そこで、前記多結晶シリコン２４の上面に形成された絶縁膜２５に対して、深いトレンチを埋め込んだ多結晶シリコン２２と同じ伝導型になるイオン種、例えばＡｓまたはリン（Ｐ）、または中性のイオン種を注入する。このイオン注入によって、トレンチ側面に形成された絶縁膜２５は物理的に破壊されず、前記多結晶シリコン２４上に形成された絶縁膜２５のみが物理的に破壊される。ここで、物理的破壊とは、絶縁膜２５を構成する原子間の共有結合を破壊することである。これにより、絶縁膜２５は、原子間の共有結合が破壊された領域を持つ膜となり、絶縁耐圧が低い膜になる。このイオン注入時のドーズ量は、絶縁膜２５を破壊でき、かつシリコン基板１１への余分な拡散層形成を避けるために、１．０×１０−１２ｃｍ−２〜１．０×１０−１４ｃｍ−２程度の範囲とする。イオン注入のエネルギーは、できるだけ弱くし、多結晶シリコン２４の表面に不純物濃度のピークが形成されるようにする。
【００３０】
なお、Ａｓ、Ｐのいずれのイオン種を用いても十分に目的を達成できるが、Ｐは拡散係数がＡｓよりも大きいため、シリコン基板への余分な拡散が生じる場合がある。Ａｓは、原子半径がＰよりも大きいため、絶縁膜２５をＰよりも容易に破壊することができ、また拡散係数がＰよりも小さいため、シリコン基板への余分な拡散が問題となり難い。したがって、Ａｓを用いるのが好ましい。
【００３１】
また、絶縁膜２５に対して、この絶縁膜２５を破壊するためのイオン注入を行った場合、多結晶シリコン２４表面近傍の不純物濃度が、多結晶シリコン２４内のその他の領域の不純物濃度より高くなる。
【００３２】
次に、トレンチ内部の多結晶シリコン２４による配線とシリコン基板１１とのコンタクトを形成するために、図２４に示すように、Ａｓをドープした多結晶シリコン２６を膜厚３５００Å〜４５００Å程度堆積する。この後、図２５に示すように、異方性エッチングにより、シリコン基板１１と同程度の高さまで多結晶シリコン２６を除去する。以上により、キャパシタの形成工程を完了する。
【００３３】
その後、素子分離形成工程、トランジスタ形成工程、配線形成工程などの従来と同様の工程を経て、図２６に示すような半導体装置を製造する。
【００３４】
前記キャパシタに隣接するシリコン基板上には、ゲート絶縁膜３１を介してゲート電極３２を持つメモリセルトランジスタが形成されている。キャパシタの上部には、素子分離膜（酸化膜）３３が形成され、さらにゲート電極３４を持つパストランジスタが形成されている。
【００３５】
前記ゲート電極３２及びゲート電極３４を覆うように、ゲート側壁絶縁膜３５が形成され、このゲート側壁絶縁膜３５上には層間絶縁膜３６が形成されている。この層間絶縁膜３６上には、ビット線３７が形成されている。メモリセルトランジスタのドレイン拡散層３８とビット線３７との間にはこれらを電気的に接続するコンタクトプラグ３９が形成されている。さらに、キャパシタの多結晶シリコン（上部電極）２２に接続された多結晶シリコン２６は、絶縁膜２５を介してメモリセルトランジスタのソース拡散層４０に電気的に接続されている。この半導体装置は、トレンチキャパシタ、メモリセルトランジスタ、及びパストランジスタを有するＤＲＡＭ素子である。
【００３６】
前述したトレンチキャパシタの製造方法では、図２３に示す工程において、ＡｓまたはＰなどのイオン注入により、トレンチ側面上の絶縁膜２５を破壊せずに、多結晶シリコン２４上の絶縁膜２５だけを破壊している。多結晶シリコン２４上の絶縁膜２５を破壊することにより、多結晶シリコン２４とこの多結晶シリコン２４上に形成される多結晶シリコン２６との間の電気的接続が、絶縁膜２５の存在により高抵抗になるのを防止している。さらに、シリコン基板１１と多結晶シリコン２６との間には絶縁膜２５が存在しているため、シリコン基板１１面からトレンチ内部に向かって単結晶シリコンが成長し、物理的応力が異なるこの単結晶シリコンが多結晶シリコン２６の内部にまで進入するのを防止できる。
【００３７】
したがって、第１の実施の形態の製造方法を用いれば、トレンチキャパシタの上部電極（多結晶シリコン２２に接続された多結晶シリコン２４）にコンタクト材（多結晶シリコン２６）を、安定した低抵抗な状態で電気的に接続することができる。
【００３８】
以上説明したようにこの第１の実施の形態では、トレンチキャパシタ内部の埋め込み多結晶シリコンの界面に形成された不要な絶縁膜をイオン注入で破壊することにより、埋め込み多結晶シリコンへの安定した低抵抗な電気的接続を行うことができる。さらに、この第１の実施の形態により製造したトレンチキャパシタを用いてＤＲＡＭ素子を構成した場合、電気信号書き込みの長時間化や、読み出しの長時間化を防止することができる。
【００３９】
［第２の実施の形態］
次に、この発明の第２の実施の形態のトレンチキャパシタの製造方法について説明する。
【００４０】
図１〜図２１、及び図２７〜図３０は、第２の実施の形態のトレンチキャパシタの製造方法を示す主な工程の断面図である。
【００４１】
この第２の実施の形態は、前記第１の実施の形態における図１〜図２１までの工程が同様であるためその説明は省略し、以下に、図２７〜図３０に示す異なる工程のみを説明する。
【００４２】
図２１に示す構造上に、図２７に示すように、熱酸化法あるいは熱窒化法によりトレンチの側面に、膜厚１０Å〜４０Åの絶縁膜２５を形成する。この絶縁膜２５は、膜厚が１０Å〜４０Åのトンネル絶縁膜、例えばシリコン酸化膜あるいはシリコン窒化膜であるため、トンネル電流が十分に流れ得る。この絶縁膜２５の形成工程は、酸化膜２３上のトレンチ側面（シリコン基板１１面）に、絶縁膜２５を形成することを目的としている。しかし、この工程では、同時に多結晶シリコン２４の上面にも、絶縁膜２５が形成される。
【００４３】
次に、トレンチ内部の多結晶シリコン２４による配線とシリコン基板１１とのコンタクトを形成するために、図２８に示すように、Ａｓをドープした多結晶シリコン２６を膜厚３５００Å〜４５００Å程度堆積する。この後、図２９に示すように、異方性エッチングにより、シリコン基板１１と同程度の高さまで多結晶シリコン２６を除去する。
【００４４】
次に、前記多結晶シリコン２４と多結晶シリコン２６との間に形成された絶縁膜２５に対して、深いトレンチを埋め込んだ多結晶シリコン２２と同じ伝導型になるイオン種、例えばＡｓまたはリン（Ｐ）、または中性のイオン種を注入する。このイオン注入によって、トレンチ側面に形成された絶縁膜２５は物理的に破壊されず、前記多結晶シリコン２４上に形成された絶縁膜２５のみが物理的に破壊される。ここで、物理的破壊とは、絶縁膜２５を構成する原子間の共有結合を破壊することである。これにより、絶縁膜２５は、原子間の共有結合が破壊された領域を持つ膜となり、絶縁耐圧が低い膜になる。このイオン注入時のドーズ量は、絶縁膜２５を破壊でき、かつシリコン基板１１への余分な拡散層形成を避けるために、１．０×１０−１２ｃｍ−２〜１．０×１０−１４ｃｍ−２程度の範囲とする。イオン注入のエネルギーは、多結晶シリコン２４と多結晶シリコン２６との間の絶縁膜２５が存在する深さをねらい、多結晶シリコン２４の表面に不純物濃度のピークが形成されるようにする。
【００４５】
なお、Ａｓ、Ｐのいずれのイオン種を用いても十分に目的を達成できるが、Ｐは拡散係数がＡｓよりも大きいため、シリコン基板への余分な拡散が生じる場合がある。Ａｓは、原子半径がＰよりも大きいため、絶縁膜２５をＰよりも容易に破壊することができ、また拡散係数がＰよりも小さいため、シリコン基板への余分な拡散が問題となり難い。したがって、Ａｓを用いるのが好ましい。
【００４６】
また、絶縁膜２５に対して、この絶縁膜２５を破壊するためのイオン注入を行った場合、多結晶シリコン２４表面近傍の不純物濃度が、多結晶シリコン２４内のその他の領域の不純物濃度より高くなる。
【００４７】
以上により、キャパシタの形成工程を完了する。
【００４８】
その後、素子分離形成工程、トランジスタ形成工程、配線形成工程などの従来と同様の工程を経て、図２６に示すような半導体装置を製造する。
【００４９】
前述したトレンチキャパシタの製造方法では、図３０に示す工程において、ＡｓまたはＰなどのイオン注入により、トレンチ側面上の絶縁膜２５を破壊せずに、多結晶シリコン２４と多結晶シリコン２６との間の絶縁膜２５だけを破壊している。多結晶シリコン２４上の絶縁膜２５を破壊することにより、多結晶シリコン２４と多結晶シリコン２６との間の電気的接続が、絶縁膜２５の存在により高抵抗になるのを防止している。さらに、シリコン基板１１と多結晶シリコン２６との間には絶縁膜２５が存在しているため、シリコン基板１１面からトレンチ内部に向かって単結晶シリコンが成長し、物理的応力が異なるこの単結晶シリコンが多結晶シリコン２６の内部にまで進入するのを防止できる。
【００５０】
したがって、第２の実施の形態の製造方法を用いれば、トレンチキャパシタの上部電極（多結晶シリコン２２に接続された多結晶シリコン２４）にコンタクト材（多結晶シリコン２６）を、安定した低抵抗な状態で電気的に接続することができる。
【００５１】
以上説明したようにこの第２の実施の形態では、トレンチキャパシタ内部の埋め込み多結晶シリコンの界面に形成された不要な絶縁膜をイオン注入で破壊することにより、埋め込み多結晶シリコンへの安定した低抵抗な電気的接続を行うことができる。さらに、この第２の実施の形態により製造したトレンチキャパシタを用いてＤＲＡＭ素子を構成した場合、電気信号書き込みの長時間化や、読み出しの長時間化を防止することができる。
【００５２】
［第３の実施の形態］
次に、この発明の第３の実施の形態のトレンチキャパシタの製造方法について説明する。
【００５３】
図１〜図２１、及び図３１〜図３４は、第３の実施の形態のトレンチキャパシタの製造方法を示す主な工程の断面図である。
【００５４】
この第３の実施の形態では、前記第１の実施の形態における図１〜図２１までの工程が同様であるためその説明は省略し、以下に、図３１〜図３４に示す異なる工程のみを説明する。
【００５５】
図２１に示す構造において、図３１に示すように、多結晶シリコン２４の表面に対して、多結晶シリコン２４表面の酸化膜形成を妨げるイオン種、例えば窒素（Ｎ）のイオン種を注入する。このイオン注入時のドーズ量は、多結晶シリコン２４表面の酸化を抑制するのに十分で、かつシリコン基板１１への余分な拡散層形成を避けられる量とする。イオン注入のエネルギーは、できるだけ弱くし、多結晶シリコン２４の表面に不純物濃度のピークが形成されるようにする。
【００５６】
さらに、前記イオン注入によって、多結晶シリコン２４表面近傍のグレインのサイズを小さくすることができる。これにより、トレンチ内に形成された多結晶シリコン２４の抵抗値のばらつきを小さくできる。
【００５７】
次に、図３２に示すように、熱酸化法によりトレンチの側面に、膜厚１０Å〜４０Åの薄い絶縁膜２５を形成する。この絶縁膜２５は、膜厚が１０Å〜４０Åのトンネル絶縁膜（シリコン酸化膜）であるため、トンネル電流が十分に流れ得る。絶縁膜２５を形成するための熱酸化工程では、多結晶シリコン２４表面に酸化を抑制するイオン種が注入されているため、この多結晶シリコン２４の表面における絶縁膜２５の形成されるが抑制される。よって、酸化膜２３上のトレンチ側面（シリコン基板１１面）だけに、絶縁膜２５が形成される。
【００５８】
次に、トレンチ内部の多結晶シリコン２４による配線とシリコン基板１１とのコンタクトを形成するために、図３３に示すように、Ａｓをドープした多結晶シリコン２６を膜厚３５００Å〜４５００Å程度堆積する。この後、図３４に示すように、異方性エッチングにより、シリコン基板１１と同程度の高さまで多結晶シリコン２６を除去する。以上により、キャパシタの形成工程を完了する。
【００５９】
その後、素子分離形成工程、トランジスタ形成工程、配線形成工程などの従来と同様の工程を経て、図２６に示すような半導体装置を製造する。
【００６０】
前述したトレンチキャパシタの製造方法では、図３１に示す工程において、多結晶シリコン２４の表面に酸化を抑制するイオン種を注入している。これにより、多結晶シリコン２４の表面が酸化されて、この多結晶シリコン２４上に絶縁膜２５が形成されるのを抑制できる。これと同時に、トレンチ側面にだけ絶縁膜２５を形成することができる。多結晶シリコン２４上の絶縁膜２５形成が抑制できることより、多結晶シリコン２４とこの多結晶シリコン２４上に形成される多結晶シリコン２６との間の電気的接続が、絶縁膜２５の存在により高抵抗になるのを防止できる。さらに、シリコン基板１１と多結晶シリコン２６との間には絶縁膜２５が存在しているため、シリコン基板１１面からトレンチ内部に向かって単結晶シリコンが成長し、物理的応力が異なるこの単結晶シリコンが多結晶シリコン２６の内部にまで進入するのを防止できる。
【００６１】
したがって、第３の実施の形態の製造方法を用いれば、トレンチキャパシタの上部電極（多結晶シリコン２２に接続された多結晶シリコン２４）にコンタクト材（多結晶シリコン２６）を、安定した低抵抗な状態で電気的に接続することができる。
【００６２】
以上説明したようにこの第３の実施の形態では、トレンチキャパシタ内部の埋め込み多結晶シリコンの表面に酸化を抑制するイオン種を注入することにより、不要な絶縁膜が形成されるのを防止し、埋め込み多結晶シリコンへの安定した低抵抗な電気的接続を行うことができる。さらに、この第３の実施の形態により製造したトレンチキャパシタを用いてＤＲＡＭ素子を構成した場合、電気信号書き込みの長時間化や、読み出しの長時間化を防止することができる。
【００６３】
［第４の実施の形態］
次に、この発明の第４の実施の形態のトレンチキャパシタの製造方法について説明する。
【００６４】
図１〜図２１、図３５、図３６、図２４、及び図２５は、第４の実施の形態のトレンチキャパシタの製造方法を示す主な工程の断面図である。
【００６５】
この第４の実施の形態は、前記第１の実施の形態における図１〜図２１までの工程が同様であるためその説明は省略し、以下に、図３５、図３６に示す異なる工程のみを説明する。
【００６６】
図２１に示す構造上に、熱酸化法あるいは熱窒化法によりトレンチの側面に、図３５に示すように、膜厚１０Å〜４０Åの薄い絶縁膜２５を形成する。この絶縁膜２５は、膜厚が１０Å〜４０Åのトンネル絶縁膜、例えばシリコン酸化膜あるいはシリコン窒化膜であるため、トンネル電流が十分に流れ得る。この絶縁膜２５の形成工程は、酸化膜２３上のトレンチ側面（シリコン基板１１面）に、絶縁膜２５を形成することを目的としている。しかし、この工程では、同時に多結晶シリコン２４の上面にも、絶縁膜２５が形成される。
【００６７】
そこで、図３６に示すように、異方性エッチングにより前記多結晶シリコン２４の上面に形成された絶縁膜２５を除去する。
【００６８】
続いて、トレンチ内部の多結晶シリコン２４による配線とシリコン基板１１とのコンタクトを形成するために、図２４に示すように、Ａｓをドープした多結晶シリコン２６を膜厚３５００Å〜４５００Å程度堆積する。この後、図２５に示すように、異方性エッチングにより、シリコン基板１１と同程度の高さまで多結晶シリコン２６を除去する。以上により、キャパシタの形成工程を完了する。
【００６９】
その後、素子分離形成工程、トランジスタ形成工程、配線形成工程などの従来と同様の工程を経て、図２６に示すような半導体装置を製造する。
【００７０】
前述したトレンチキャパシタの製造方法では、図３５に示す工程において、トレンチ側面上の絶縁膜２５は残し、多結晶シリコン２４上に形成された絶縁膜２５のみを除去している。多結晶シリコン２４上の絶縁膜２５を除去することにより、多結晶シリコン２４とこの多結晶シリコン２４上に形成される多結晶シリコン２６との間の電気的接続が、絶縁膜２５の存在により高抵抗になるのを防止している。さらに、シリコン基板１１と多結晶シリコン２６との間には絶縁膜２５が存在しているため、シリコン基板１１面からトレンチ内部に向かって単結晶シリコンが成長し、物理的応力が異なるこの単結晶シリコンが多結晶シリコン２６の内部にまで進入するのを防止できる。
【００７１】
したがって、第４の実施の形態の製造方法を用いれば、トレンチキャパシタの上部電極（多結晶シリコン２２に接続された多結晶シリコン２４）にコンタクト材（多結晶シリコン２６）を、安定した低抵抗な状態で電気的に接続することができる。
【００７２】
以上説明したようにこの第４の実施の形態では、トレンチキャパシタ内部の埋め込み多結晶シリコンの表面に形成された不要な絶縁膜を異方性エッチングにより除去することにより、埋め込み多結晶シリコンへの安定した低抵抗な電気的接続を行うことができる。さらに、この第４の実施の形態により製造したトレンチキャパシタを用いてＤＲＡＭ素子を構成した場合、電気信号書き込みの長時間化や、読み出しの長時間化を防止することができる。
【００７３】
【発明の効果】
以上述べたようにこの発明によれば、トレンチキャパシタの内部に埋め込まれた多結晶シリコンの上面に形成される絶縁膜を破壊あるいは形成抑制することにより、前記多結晶シリコンに対して安定した低抵抗な電気的接続を行うことができる半導体装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１工程の断面図である。
【図２】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第２工程の断面図である。
【図３】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第３工程の断面図である。
【図４】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第４工程の断面図である。
【図５】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第５工程の断面図である。
【図６】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第６工程の断面図である。
【図７】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第７工程の断面図である。
【図８】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第８工程の断面図である。
【図９】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第９工程の断面図である。
【図１０】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１０工程の断面図である。
【図１１】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１１工程の断面図である。
【図１２】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１２工程の断面図である。
【図１３】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１３工程の断面図である。
【図１４】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１４工程の断面図である。
【図１５】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１５工程の断面図である。
【図１６】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１６工程の断面図である。
【図１７】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１７工程の断面図である。
【図１８】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１８工程の断面図である。
【図１９】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第１９工程の断面図である。
【図２０】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第２０工程の断面図である。
【図２１】この発明の第１〜第４の実施の形態のトレンチキャパシタの製造方法を示す第２１工程の断面図である。
【図２２】この発明の第１の実施の形態のトレンチキャパシタの製造方法を示す第２２工程の断面図である。
【図２３】この発明の第１の実施の形態のトレンチキャパシタの製造方法を示す第２３工程の断面図である。
【図２４】この発明の第１、第４の実施の形態のトレンチキャパシタの製造方法を示す第２４工程の断面図である。
【図２５】この発明の第１、第４の実施の形態のトレンチキャパシタの製造方法を示す第２５工程の断面図である。
【図２６】この発明のトレンチキャパシタを有する半導体装置の構造を示す断面図である。
【図２７】この発明の第２の実施の形態のトレンチキャパシタの製造方法を示す第２２工程の断面図である。
【図２８】この発明の第２の実施の形態のトレンチキャパシタの製造方法を示す第２３工程の断面図である。
【図２９】この発明の第２の実施の形態のトレンチキャパシタの製造方法を示す第２４工程の断面図である。
【図３０】この発明の第２の実施の形態のトレンチキャパシタの製造方法を示す第２５工程の断面図である。
【図３１】この発明の第３の実施の形態のトレンチキャパシタの製造方法を示す第２２工程の断面図である。
【図３２】この発明の第３の実施の形態のトレンチキャパシタの製造方法を示す第２３工程の断面図である。
【図３３】この発明の第３の実施の形態のトレンチキャパシタの製造方法を示す第２４工程の断面図である。
【図３４】この発明の第３の実施の形態のトレンチキャパシタの製造方法を示す第２５工程の断面図である。
【図３５】この発明の第４の実施の形態のトレンチキャパシタの製造方法を示す第２２工程の断面図である。
【図３６】この発明の第４の実施の形態のトレンチキャパシタの製造方法を示す第２３工程の断面図である。
【図３７】従来のトレンチキャパシタの製造方法を示す第１工程の断面図である。
【図３８】従来のトレンチキャパシタの製造方法を示す第２工程の断面図である。
【図３９】従来のトレンチキャパシタの製造方法を示す第３工程の断面図である。
【符号の説明】
１１…シリコン半導体基板
１２…シリコン酸化膜
１３…シリコン窒化膜
１４…ＢＳＧ（boro silicate glass）
１５…ＴＥＯＳ
１６…レジストパターン
１７…シリカガラス（ＡｓＳＧ）
１８…ＴＥＯＳ
１９…フォトレジスト
２０…プレート拡散層（プレート電極）
２１…ＮＯ膜
２２…多結晶シリコン
２３…厚い酸化膜（ＴＥＯＳ）
２４…多結晶シリコン
２５…絶縁膜
２６…多結晶シリコン
３１…ゲート絶縁膜
３２…ゲート電極
３３…素子分離膜（酸化膜）
３４…ゲート電極
３５…ゲート側壁絶縁膜
３６…層間絶縁膜
３７…ビット線
３８…ドレイン（またはソース）拡散層
３９…コンタクトプラグ
【図１】
0003679995.tif 000002
【図２】
0003679995.tif 000003
【図３】
0003679995.tif 000004
【図４】
0003679995.tif 000005
【図５】
0003679995.tif 000006
【図６】
0003679995.tif 000007
【図７】
0003679995.tif 000008
【図８】
0003679995.tif 000009
【図９】
0003679995.tif 000010
【図１０】
0003679995.tif 000011
【図１１】
0003679995.tif 000012
【図１２】
0003679995.tif 000013
【図１３】
0003679995.tif 000014
【図１４】
0003679995.tif 000015
【図１５】
0003679995.tif 000016
【図１６】
0003679995.tif 000017
【図１７】
0003679995.tif 000018
【図１８】
0003679995.tif 000019
【図１９】
0003679995.tif 000020
【図２０】
0003679995.tif 000021
【図２１】
0003679995.tif 000022
【図２２】
0003679995.tif 000023
【図２３】
0003679995.tif 000024
【図２４】
0003679995.tif 000025
【図２５】
0003679995.tif 000026
【図２６】
0003679995.tif 000027
【図２７】
0003679995.tif 000028
【図２８】
0003679995.tif 000029
【図２９】
0003679995.tif 000030
【図３０】
0003679995.tif 000031
【図３１】
0003679995.tif 000032
【図３２】
0003679995.tif 000033
【図３３】
0003679995.tif 000034
【図３４】
0003679995.tif 000035
【図３５】
0003679995.tif 000036
【図３６】
0003679995.tif 000037
【図３７】
0003679995.tif 000038
【図３８】
0003679995.tif 000039
【図３９】
0003679995.tif 000040