(57)【特許請求の範囲】
【請求項１】
メモリからデータを読み出すためのアドレスを生成するアドレス発生回路であって、
外部からの第１のスタートアドレスをラッチする第１のラッチ回路と、
外部からの第１のストップアドレスをラッチする第２のラッチ回路と、
前記第１のラッチ回路にラッチされた第１のスタートアドレスの値から前記第２のラッチ回路にラッチされた第１のストップアドレスの値までをカウントして、そのカウント値を順次出力する第１のカウンタ回路と、
複数の第２のスタートアドレスを記憶しており、前記第１のカウンタ回路のカウント値に等しいアドレスに格納されている第２のスタートアドレスを出力する第１の記憶回路と、
複数の第２のストップアドレスを記憶しており、前記第１のカウンタ回路のカウント値に等しいアドレスに格納されている第２のストップアドレスを出力する第２の記憶回路と、
前記第１の記憶回路から出力された第２のスタートアドレスの値から前記第２の記憶回路から出力された第２のストップアドレスの値までを、所定の周期でカウントして、そのカウント値を前記メモリの読み出しアドレスとして順次出力する第２のカウンタ回路とを備えたことを特徴とする、アドレス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、メモリからデータを読み出すためのアドレスを生成するアドレス発生回路に関する。
【０００２】
【従来の技術】
たとえば、ＬＳＩなどの半導体集積回路を検査する検査装置においては、検査のために各種のビットパターンを生成する必要がある。このため、一般に、メモリに所定ビット数のビットパターンを多数記憶させておき、プロセッサによりアドレス発生回路を制御して連続した読み出しアドレスを発生させることにより、メモリから所望のビットパターンを得ている。
【０００３】
このような検査装置に用いられる従来のアドレス発生回路は、図２に示すように、プロセッサ３１により第１のラッチ回路３２にスタートアドレスを設定し、かつ第２のラッチ回路３３にストップアドレスを設定することにより、カウンタ回路３４がスタートアドレスからストップアドレスまでを所定の周期でカウントし、そのカウント値が読み出しアドレスとしてメモリ３５に順次供給される構成であった。メモリ３５は、カウンタ回路３４から読み出しアドレスが供給されることにより、そのアドレスに格納されているデータを端子３６に出力する。
【０００４】
しかし、このような従来のアドレス発生回路では、スタートアドレスからストップアドレスまでの連続した一連のアドレスを発生する毎に次のスタートアドレスおよびストップアドレスをプロセッサ３１により設定しなければならないので、プロセッサ３１を動作させるためのソフトウェアが複雑になり、しかもプロセッサ３１の負荷が大きくなるという課題があった。
【０００５】
このため、プロセッサ３１として比較的安価なマイクロコンピュータを用いた場合、処理速度が遅いので、たとえば１ＭＨｚ〜２０ＭＨｚ程度のクロック周波数でカウンタ回路３４を動作させるような高速動作時に、所定のタイミングでスタートアドレスおよびストップアドレスを書き換えることができず、最初に設定したスタートアドレスからストップアドレスまでの連続したアドレスをループ状に発生するだけの結果となってしまう。このようにアドレスのジャンプができない状況下でメモリ３５から所望のビットパターンを発生させようとすると、スタートアドレスからストップアドレスまでのアドレス数が極めて大きくなり、メモリ３５の所要容量が膨大なものになって、非常に不経済である。
【０００６】
【発明の開示】
本願発明は、上記した事情のもとで考え出されたものであって、発生すべきアドレスを指示するためのプロセッサの負荷を軽減できるアドレス発生回路を提供することを、その課題とする。
【０００７】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００８】
本願発明の第１の側面によれば、メモリからデータを読み出すためのアドレスを生成するアドレス発生回路であって、外部からの第１のスタートアドレスをラッチする第１のラッチ回路と、外部からの第１のストップアドレスをラッチする第２のラッチ回路と、第１のラッチ回路にラッチされた第１のスタートアドレスの値から第２のラッチ回路にラッチされた第１のストップアドレスの値までをカウントして、そのカウント値を順次出力する第１のカウンタ回路と、複数の第２のスタートアドレスを記憶しており、第１のカウンタ回路のカウント値に等しいアドレスに格納されている第２のスタートアドレスを出力する第１の記憶回路と、複数の第２のストップアドレスを記憶しており、第１のカウンタ回路のカウント値に等しいアドレスに格納されている第２のストップアドレスを出力する第２の記憶回路と、第１の記憶回路から出力された第２のスタートアドレスの値から第２の記憶回路から出力された第２のストップアドレスの値までを、所定の周期でカウントして、そのカウント値をメモリの読み出しアドレスとして順次出力する第２のカウンタ回路とを備えたことを特徴とする、アドレス発生回路が提供される。
【０００９】
このようにすれば、発生すべきアドレスを指示するためのプロセッサの負荷を軽減できる。
【００１０】
すなわち、プロセッサにより第１のスタートアドレスおよび第１のストップアドレスを設定するだけで、第１のスタートアドレスから第２のスタートアドレスまでの各々のアドレス毎に、第１および第２の記憶回路に記憶された第２のスタートアドレスおよび第２のストップアドレスを発生することができ、この第２のスタートアドレスから第２のストップアドレスまでの連続したアドレスによって、メモリからデータが読み出される。換言すれば、スタートアドレスおよびストップアドレスが２段階に階層化されたことになり、プロセッサは上位階層のスタートアドレスおよびストップアドレスを設定するだけでよいので、負荷が軽減されるとともに、プロセッサを動作させるためのプログラムを簡単にできる。
【００１１】
さらには、比較的安価なマイクロコンピュータをプロセッサとして用いても、高速動作時におけるアドレスのジャンプやループを任意に行うことができ、この結果、メモリにおいて記憶内容が同一であるアドレスを大幅に削減できることから、メモリを有効に利用できる。換言すれば、従来のアドレス発生回路と同一容量のメモリを用いた場合、多種多様のビットパターンを任意かつ高速に出力できる。
【００１２】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１３】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１４】
図１は、本願発明に係るアドレス発生回路の回路ブロック図であって、このアドレス発生回路は、第１のラッチ回路１、第２のラッチ回路２、第１のカウンタ回路３、第１の記憶回路４、第２の記憶回路５、および第２のカウンタ回路６を備えている。なお本実施形態においては、アドレス発生回路がＬＳＩの検査装置に内蔵されているものとする。
【００１５】
第１のラッチ回路１は、プロセッサ１１からの第１のスタートアドレスを保持し、第１のカウンタ回路３に出力する。
【００１６】
第２のラッチ回路２は、プロセッサ１１からの第１のストップアドレスを保持し、第１のカウンタ回路３に出力する。
【００１７】
第１のカウンタ回路３は、第１のラッチ回路１からの第１のスタートアドレスを初期値とし、第２のラッチ回路２からの第１のストップアドレスを最大カウント値として、第２のカウンタ回路６から桁上げ信号が供給される度に１ずつアップカウントして、カウント値を第１の記憶回路４および第２の記憶回路５に読み出しアドレスとして順次出力する。また第１のカウンタ回路３は、カウント値が最大カウント値に達したときに、プロセッサ１１に桁上げ信号を出力する。
【００１８】
第１の記憶回路４は、ＲＡＭにより構成され、かつ多数の第２のスタートアドレスを記憶しており、第１のカウンタ回路３からのカウント値に等しいアドレスに格納されている第２のスタートアドレスを第２のカウンタ回路６に出力する。
【００１９】
第２の記憶回路５は、ＲＡＭにより構成され、かつ多数の第２のストップアドレスを記憶しており、第１のカウンタ回路３からのカウント値に等しいアドレスに格納されている第２のストップアドレスを第２のカウンタ回路６に出力する。
【００２０】
第２のカウンタ回路６は、第１の記憶回路４からの第２のスタートアドレスを初期値とし、第２の記憶回路５からの第２のストップアドレスを最大カウント値として、所定周期のクロック信号が供給される度に１ずつアップカウントし、カウント値をメモリ１２に読み出しアドレスとして順次出力する。また第２のカウンタ回路６は、カウント値が最大カウント値に達したときに、第１のカウンタ回路３に桁上げ信号を出力する。
【００２１】
プロセッサ１１は、マイクロコンピュータにより構成されており、検査装置の全体を制御する。
【００２２】
メモリ１２は、ＲＡＭにより構成されており、第２のカウンタ回路６から読み出しアドレスが供給されることにより、そのアドレスに格納されているデータを波形処理回路１３に出力する。
【００２３】
波形処理回路１３は、メモリ１２からのデータに波形整形などの処理を施して端子１４に出力する。
【００２４】
次に動作を説明する。プロセッサ１１により第１のラッチ回路１に第１のスタートアドレスが供給され、かつ第２のラッチ回路２に第１のストップアドレスが供給されると、第１のラッチ回路１が第１のスタートアドレスを保持するとともに、その第１のスタートアドレスを初期値として第１のカウンタ回路３に出力し、かつ第２のラッチ回路２が第１のストップアドレスを保持するとともに、その第１のストップアドレスを最大カウント値として第１のカウンタ回路３に出力する。これにより第１のカウンタ回路３が、カウント値である初期値すなわち第１のスタートアドレスを読み出しアドレスとして第１の記憶回路４および第２の記憶回路５に出力する。
【００２５】
これにより第１の記憶回路４が、第１のカウンタ回路３のカウント値に等しいアドレスに格納されているデータすなわち第２のスタートアドレスを、初期値として第２のカウンタ回路６に出力する。また第２の記憶回路５が、第１のカウンタ回路３のカウント値に等しいアドレスに格納されているデータすなわち第２のストップアドレスを、最大カウント値として第２のカウンタ回路６に出力する。これにより第２のカウンタ回路６が、クロック信号の立上がりに同期して、カウント値である初期値すなわち第２のスタートアドレスを読み出しアドレスとしてメモリ１２に出力する。
【００２６】
これによりメモリ１２が、第２のカウンタ回路６のカウント値に等しいアドレスに格納されているデータを波形処理回路１３に出力する。このデータは、波形処理回路１３により波形整形などの処理を施され、端子１４を介して検査装置の所定回路に供給される。
【００２７】
第２のカウンタ回路６に入力されているクロック信号の次の立上がりで、カウント値すなわちメモリ１２の読み出しアドレスが１だけ増加し、メモリ１２から出力されるデータの内容が更新される。
【００２８】
以下同様に、クロック信号に同期してメモリ１２から出力されるデータの内容が順次更新され、第２のカウンタ回路６のカウント値が最大カウント値である第２の記憶回路５からの第２のストップアドレスに達すると、第２のカウンタ回路６から第１のカウンタ回路３に桁上げ信号が供給される。
【００２９】
これにより第１のカウンタ回路３のカウント値すなわち第１の記憶回路４および第２の記憶回路５の読み出しアドレスが１だけ増加し、第１の記憶回路４から出力されるデータすなわち第２のスタートアドレスと、第２の記憶回路５から出力されるデータすなわち第２のストップアドレスとが更新される。そして、更新された第２のスタートアドレスおよび第２のストップアドレスに基づいて、第２のカウンタ回路６が上記と同様に動作し、メモリ１２からデータが順次読み出される。
【００３０】
以下同様に、第１の記憶回路４から出力される第２のスタートアドレスと第２の記憶回路５から出力される第２のストップアドレスとが順次更新され、第１のカウンタ回路３のカウント値が最大カウント値である第２のラッチ回路２からの第１のストップアドレスに達すると、第１のカウンタ回路３からプロセッサ１１に桁上げ信号が出力され、プロセッサ１１により第１のラッチ回路１に次の第１のスタートアドレスが供給され、かつ第２のラッチ回路２に次の第１のストップアドレスが供給される。
【００３１】
このような動作が繰り返されることにより、メモリ１２から波形処理回路１３および端子１４を介して、ＬＳＩの検査に必要な所望のビットパターンが出力される。
【００３２】
このように、メモリ１２の読み出しアドレスの発生に必要なスタートアドレスとストップアドレスとを２段階の階層構造にし、プロセッサ１１により上位階層である第１のスタートアドレスと第１のストップアドレスとを設定するので、プロセッサ１１の負荷を良好に軽減させることができる。
【００３３】
なお上記実施形態においては、第２のカウンタ回路６からの桁上げ信号を第１のカウンタ回路３にフィードバックしたが、桁上げ信号を用いずに、第１のカウンタ回路３と第２のカウンタ回路６とを互いに異なる周波数のクロック信号により動作させてもよい。この場合、第２のスタートアドレスから第２のストップアドレスまでのアドレス数が常に所定の定数になるように、第１の記憶回路４および第２の記憶回路５の記憶データを設定する必要がある。
【００３４】
また上記実施形態においては、第１のカウンタ回路３および第２のカウンタ回路６としてアップカウンタを用いたが、ダウンカウンタを用いることも可能である。この場合、第２のラッチ回路２には第１のカウンタ回路３の最小カウント値が第１のストップアドレスとして保持され、第２の記憶回路５には第２のカウンタ回路６の最小カウント値が第２のストップアドレスとして格納されることになる。
【図面の簡単な説明】
【図１】本願発明に係るアドレス発生回路の回路ブロック図である。
【図２】従来のアドレス発生回路の回路ブロック図である。
【符号の説明】
１  第１のラッチ回路
２  第２のラッチ回路
３  第１のカウンタ回路
４  第１の記憶回路
５  第２の記憶回路
６  第２のカウンタ回路
１１  プロセッサ
１２  メモリ
【図１】
0003718046.tif 000002
【図２】
0003718046.tif 000003