(57)【特許請求の範囲】
【請求項１】
ウェハ上に半導体層を形成して所定形状にパターニングした後に、電極を形成して個々の半導体素子に切断する半導体素子の製造方法において、前記半導体層の残存すべき部分にレジスト膜を被着すると共に、前記半導体層の除去すべき部分にも幅狭のレジスト膜を被着し、この幅狭のレジスト膜の下の半導体層をサイドエッチングして除去することによって、前記半導体層を所定形状にパターニングすることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、特にウェハ上に半導体層を形成してパターニングする工程を有する発光ダイオードアレイなどの半導体素子の製造方法に関する。
【０００２】
【従来の技術】
従来、発光ダイオードアレイなどの半導体素子を形成する場合、ＳｉやＧａＡｓなどのウェハ上にＧａＡｓやＡｌＧａＡｓなどの複数の化合物半導体層をＭＯＣＶＤ法などで形成し、この化合物半導体層を発光素子の形状にパターニングした後に絶縁膜で被覆して電極の接続部分となるコンタクトホールを形成し、次いで電極材料を被着して電極形状にパターニングした後、個々の発光ダイオードアレイにダイシングすることにより形成していた。
【０００３】
この場合、半導体層は、図５（ａ）および図６（ａ）に示す発光ドット部１１上のみにレジスト１２を被着してパターニングすることによって、メサエッチングを行っていた。このようなメサエッチングを行うと、図５（ａ）のＡ−Ａ′方向では、図５（ｂ）に示すように、メサ部１３の断面形状は順テーパ化し、電極（不図示）の取り出し部となる。また、図５（ａ）のＢ−Ｂ′方向では断面がほぼ切り立ち、図６（ｂ）に示すようにレジスト１２の端から２〜６μｍ程度サイドエッチングされることから、時間制御でサイドエッチング量をコントロールして発光ドット部１１のＢ−Ｂ′方向のサイズを制御していた。
【０００４】
【発明が解決しようとする課題】
ところが、この従来の半導体素子の形成方法では、発光ドット部１１のみをレジスト１２で被覆して、他の部分をエッチング除去しているが、図７に示すように、ウェハ１４の周辺部では、半導体膜のエッチング残１５が発生し、発光ドット部１１だけが正確に残るようにパターニングできないという問題があった。半導体膜のエッチング残１５が発生する原因としては、膜厚の分布およびウェハ１４の周辺部の半導体膜の膜質が中央部と若干変動し、深さ方向のエッチングレートが遅くなるためと思われる。
【０００５】
半導体膜のエッチング残を減少させるために、メサエッチングの時間を長くした場合、図５（ａ）のＢ−Ｂ′方向のサイドエッチング量が増加し、発光ドット１１のサイズ（Ｂ−Ｂ′方向）が小さくなり、規格外になるという問題があった。
【０００６】
特に、発光ドット１１のピッチは従来の６００ｄｐｉの４２．３μｍから近時は１２００ｄｐｉの２１．１５μｍに小さくなり、オーバーエッチングによる影響が大きいことから、このようなオーバーエッチングは回避しなければならず、エッチング残１５が発生する可能性が高くなっていた。
【０００７】
本発明はこのような従来方法の問題点に鑑みてなされたものであり、ウェハ上に形成した半導体層のエッチング残が発生するという従来方法の問題点を解消した半導体素子の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る半導体素子の製造方法では、ウェハ上に半導体層を形成して所定形状にパターニングした後に、電極を形成して個々の半導体素子に切断する半導体素子の製造方法において、前記半導体層の残存すべき部分にレジスト膜を被着すると共に、前記半導体層の除去すべき部分にも幅狭のレジスト膜を被着し、この幅狭のレジスト膜の下の半導体層をサイドエッチングして除去することによって、前記半導体層を所定形状にパターニングする。
【０００９】
【発明の実施の形態】
以下、本発明に係る半導体層の製造方法を詳細に説明する。
図１に示すウェハ１は、１枚のｎ型Ｓｉ基板に複数の半導体発光素子２を作り込むことで製造されたものである。各半導体発光素子２は、図２、図３に示すように、そのｎ型Ｓｉ基板４と、そのウェハ１の表面側に形成される複数のＬＥＤ（半導体素子本体）５と、各ＬＥＤ５に接続される個別電極６と、その基板４の裏面４ｂに接続される共通電極７と、各ＬＥＤ５と基板４の表面４ａとを覆うパシベーション膜９とを有し、例えばページプリンタの感光ドラムの露光用光源として用いられる。
【００１０】
各ＬＥＤ５は、その基板４の表面４ａに半導体結晶を有機金属気相エピタキシー（ＭＯＣＶＤ）や分子線エピタキシー（ＭＢＥ）などにより成長させ、その成長層をＬＥＤ５となる部分を残してエッチングすることで形成できる。例えばガリウム砒素（ＧａＡｓ）、ガリウム砒素リン（ＧａＡｓＰ）、ガリウムリン（ＧａＰ）などの成長層であるバッファー層５ａと、アルミニウムガリウム砒素（ＡｌＧａＡｓ）の成長層であるｎ型半導体層５ｂ、ｐ型半導体層５ｃおよびｐ＋  型半導体層５ｄとで構成できる。
【００１１】
この半導体層５を所定形状にパターニングする場合、図４（ａ）（ｂ）に示すように、発光ドット部のレジストパターン３以外にもサイドエッチング量以下の寸法のレジストパターン１０を形成する。このようにサイドエッチング量以下の寸法のレジストパターン１０を形成すると、半導体膜のエッチング残が発生する場所においても、図４（ｃ）に示すように、レジスト１０下のサイドエッチングは基板４の中央部分と変わらずにできる。このことから、レジストパターン１０をサイドエッチング量以下の寸法にすれば、レジストパターン１０の下の半導体膜５が完全に除去される。つまり、レジストパターン１０を形成すると、レジストパターン１０周辺のエッチング液のまわりがよくなり、エッチングが早くなるからだと考えれる。
【００１２】
この場合、レジストパターン１０の寸法はサイドエッチング量以下とする。例えば片側のサイドエッチング量が６μｍの場合、両側のサイドエッチング量は１２μｍとなり、レジストパターン１０の寸法は１２μｍ以下とする。
【００１３】
なお、半導体膜５のエッチング残防止用のパターン１０は、ウェハ１の全面に形成しなくてもよく、少なくとも半導体膜５のエッチング残の発生しやすいウェハ１の周辺部に設ければよい。
【００１４】
このように、半導体膜５の除去部分に幅狭のレジスト膜１０を被着し、このレジスト膜１０の下の半導体膜５をサイドエッチングして除去することによってパターニングすると、エッチング時間を長くすることなく所定のエッチング時間で半導体膜５のエッチング残を防止できる。また、レジストパターン１０のマスクの変更のみでよく、特にフォト回数やエッチング回数を増やす必要はない。
【００１５】
次に、図３に示すように、窒化珪素（ＳｉＮｘ  ）や酸化珪素（ＳｉＯ２  ）などから成るパシベーション膜９をプラズマＣＶＤ法などにより形成する。各個別電極６は、そのパシベーション膜９の一部をエッチングで除去して開口９ａを形成することで前記ｐ＋  型半導体層５ｄを露出させた後に、そのｐ＋  型半導体層５ｄに接続される金属層を蒸着によって成長させてパターニングすることで形成される。その個別電極６の材料としては、ｐ＋  型半導体層５ｄにオーミック接触する金（Ａｕ）などが用いられる。各共通電極７は蒸着によって成長させた金属層によって基板４の裏面４ｂを覆うことで形成される。その共通電極７の材料としては、基板４にオーミック接触する例えばクロム・アンチモン・金（Ｃｒ・Ｓｂ・Ａｕ）の３層金属材料が用いられる。
【００１６】
そのウェハ１は、高速回転するダイヤモンドブレードにより各半導体発光素子２の間においてダイシングされ、そのダイシングにより複数の半導体発光素子２に切断される。
【００１７】
【発明の効果】
以上のように、本発明に係る半導体素子の形成方法によれば、前記半導体層の残存すべき部分にレジスト膜を被着すると共に、前記半導体層の除去すべき部分にも幅狭のレジスト膜を被着し、この幅狭のレジスト膜の下の半導体層をサイドエッチングして除去することによって、前記半導体層を所定形状にパターニングすることから、エッチング時間を長くすることなく、所定のエッチング時間で半導体膜のエッチング残が防止できる。また、レジスト膜のパターン変更のみでよく、特にフォト回数やエッチング回数を増やす必要はない。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の形成方法を説明するためのウェハの平面図である。
【図２】本発明に係る半導体素子の形成方法を説明するためのウェハの部分拡大平面図である。
【図３】本発明に係る半導体素子の形成方法を説明するための半導体素子の断面図である。
【図４】本発明に係る半導体素子の形成方法を説明するためのレジストパターンを示す図であり、（ａ）は平面図、（ｂ）は（ａ）中のＣ−Ｃ′線断面図、（ｃ）はエッチング後の断面図である。
【図５】従来の半導体素子の形成方法におけるレジストパターンを示す図であり、（ａ）は平面図、（ｂ）は（ａ）中のＡ−Ａ′線断面図、（ｃ）は（ａ）中のＢ−Ｂ′線断面図である。
【図６】従来の半導体素子の形成方法におけるレジストパターン部分の拡大断面図であり、（ａ）はエッチング前の拡大断面図、（ｂ）はエッチング後の拡大断面図である。
【図７】従来の半導体素子の形成方法における半導体膜のエッチング残を示す図であり、（ａ）は全体図、（ｂ）は（ａ）のｄ部分の拡大図である。
【符号の説明】
１‥‥‥ウェハ、２‥‥‥半導体発光素子、３‥‥‥発光ドット部のレジストパターン、４‥‥‥ｎ型Ｓｉ基板、５‥‥‥ＬＥＤ、６‥‥‥個別電極、７‥‥‥共通電極、８‥‥‥、９‥‥‥パシベーション膜、１０‥‥‥エッチング残防止用のレジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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