(57)【特許請求の範囲】
【請求項１】
読出動作でビットラインに読出された読出データをラッチして入出力ラインへ提供し、プログラム動作で前記入出力ラインからの入力データをラッチして前記ビットラインへ提供するラッチ回路を備えた不揮発性半導体メモリのセンスアンプにおいて、
読出動作で導通して読出データを伝送する読出系統ラインと、プログラム動作で導通して入力データを伝送する入力系統ラインと、からなるライン対間に前記ラッチ回路を設けたことを特徴とするセンスアンプ。
【請求項２】
読出系統ラインは、入出力ラインとラッチ回路との間に読出動作時にオンする読出制御スイッチを備えてなり、入力系統ラインは、前記入出力ラインと前記ラッチ回路との間にプログラム動作時にオンする入力制御スイッチを備えてなる請求項１記載のセンスアンプ。
【請求項３】
ビットラインにはＮＡＮＤ構造のメモリセルストリングが接続される請求項１記載のセンスアンプ。
【請求項４】
読出動作でビットラインに読出された読出データをラッチして入出力ラインへ提供し、プログラム動作で前記入出力ラインからの入力データをラッチして前記ビットラインへ提供する対向並列接続の第１、第２インバータからなるラッチ回路を備えた不揮発性半導体メモリのセンスアンプにおいて、
読出動作時に導通する読出制御スイッチを備えた読出系統ラインを前記第１インバータの出力と前記入出力ラインとの間に接続すると共に、プログラム動作時に導通する入力制御スイッチを備えた入力系統ラインを前記第１インバータの入力と前記入出力ラインとの間に接続したことを特徴とするセンスアンプ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリに関するもので、特に、ＮＡＮＤセル構造の不揮発性半導体メモリのセンスアンプに関する。
【０００２】
【従来の技術】
現在の不揮発性半導体メモリの代表格であるＮＡＮＤフラッシュメモリにおけるセンスアンプは、通常、ページバッファとも呼ばれており、データレジスタ及びセンスアンプを含むひろい意味をもつ。このようなセンスアンプは、読出動作ではメモリセルからの読出データをセンシングして貯蔵し、プログラム動作ではプログラムセル及びプログラム抑制セルに対する入力データを貯蔵する役割を担当する。この役割をもつセンスアンプは通常、その単位回路が各ビットラインごとに１つずつ対応配置されるので、チップ内占有面積の多いメモリ構成要素の１つである。
【０００３】
図１は、当該分野で一般的な上記役割のセンスアンプを示した回路図である。このセンスアンプの構造及びページ複写動作については、１９９５年ＶＬＳＩ  Ｃｉｒｃｕｉｔ  Ｓｙｍｐｏｓｉｕｍで発表された“Ａ  Ｎｏｖｅｌ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  ｆｏｒ  Ｆｌｅｘｉｂｌｅ  Ｖｏｌｔａｇｅ  Ｏｐｅｒａｔｉｏｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ”の論文に開示されている。図１を参照して、従来のセンスアンプ構成及びチップ内占有面積について説明する。
【０００４】
センスアンプ１０は、データの入出力ライン対Ｉ／Ｏ、バーＩ／Ｏにドレイン接続したパストランジスタＮ２，Ｎ３と、それぞれゲート端子を交差接続した２つのＰ形ＭＯＳトランジスタ及び２つのＮ形ＭＯＳトランジスタで構成されてデータをラッチするラッチ回路１１と、センシング制御用トランジスタＮ４，Ｎ５，Ｎ１と、プログラム動作時にビットラインＢＬへプログラムデータを伝達するパストランジスタＮ６と、ビットラインＢＬをプリチャージするプリチャージトランジスタＰ１と、から構成されている。尚、ビットラインＢＬにはＮＡＮＤ構造のメモリセルストリング２０が接続されている。
【０００５】
パストランジスタＮ２，Ｎ３のゲート端子に印加されるＣＳＬ（Ｃｏｌｕｍｎ  Ｓｅｌｅｃｔ  Ｌｉｎｅ）の信号は、選択ビットラインのデータが入出力ラインＩ／Ｏ，バーＩ／Ｏへ伝送されるのを許容する信号である。つまり、各センスアンプの接続制御を行うＣＳＬ信号は個別選択的に印加されなければならず、例えば、２ｋ個のカラムライン及び８つのＩ／Ｏで構成されたメモリの場合であれば、全部で２５６本のバスラインが必要となる。従って、そのレイアウト占有面積はチップ内で相当に大きくなる。
【０００６】
また、４つのトランジスタからなるラッチ回路１１は、プログラム動作におけるページ複写機能のために２つのインバータを相互に対向させた構成のものである。そして、読出動作でのデータ出力時に入出力ライン対Ｉ／Ｏ，バーＩ／Ｏを駆動するために、その２つのインバータには大きな電流駆動能力が要求される。従って、これら２つのインバータを構成するトランジスタのチャネルサイズはすべて他の素子に比べて大きいものとされ、その結果、ラッチ回路１１のインバータはチップ占有面積が大きくならざるを得ない。
【０００７】
このようなチップ占有面積改善のために提案されているセンスアンプの構成を図２に示す。このセンスアンプは、選択ビットラインＢ／Ｌを入出力ラインＩ／Ｏへ接続するためのカラム選択トランジスタＮ２１，Ｎ２２と、読出時にデータ出力を制御するトライステート（ｔｒｉ−ｓｔａｔｅ）  インバータＩＮＶ３と、プログラム時にデータ入力を制御するパストランジスタＮ２４と、プログラム時に入力データを貯蔵するためのデータレジスタである対向並列接続のインバータＩＮＶ１，ＩＮＶ２からなるラッチ回路Ｌ１と、読出及び書込（プログラム及び消去）動作時にビットラインを制御するためのビットライン制御トランジスタＮ２５，Ｎ２６，Ｄ１と、ラッチ回路Ｌ１のセンシング制御のためのプルダウントランジスタＮ２７，Ｎ２８と、ビットラインのディスチャージのためのトランジスタＮ２９と、センシング制御信号φＳに応答してセンシング電圧を供給する入力トランジスタＰ１と、をもっている。
【０００８】
ビットラインを選択するための選択信号ＹＢｊ，ＹＡｉは、それぞれカラムアドレスをデコーディングするデコーダから提供される信号である。従って例えば、２ｋ個のカラムライン及び８つのＩ／Ｏで構成されたメモリの場合、選択信号ＹＢｊ，ＹＡｉの信号ラインはそれぞれ１６本のバスライン（図１の場合は２５６本のバスラインを必要とする）のみで構成できるので、図１に比べてレイアウトの負担が大幅に低減する。また、図１の回路構成はデータ入出力に１対の入出力ラインＩ／Ｏ，バーＩ／Ｏを必要としたが、図２の回路構成では入出力ラインＩ／Ｏだけを使用するので、８本分の入出力ラインＩ／Ｏのバスラインが更に減少することが分かる。
【０００９】
【発明が解決しようとする課題】
図２のセンスアンプにおいては、プログラム動作時の入力データはパストランジスタＮ２４を通じ伝送されてラッチ回路Ｌ１に貯蔵され、読出動作では、ラッチ回路Ｌ１に貯蔵されているデータ（オフセル読出の場合ノードＳＯは論理“ハイ”、オンセル読出の場合ノードＳＯは論理“ロウ”）はトライステートインバータＩＮＶ３を通じて入出力ラインＩ／Ｏへ伝達される。このトライステートインバータＩＮＶ３は、読出データに応じて２つのカラム選択トランジスタＮ２１，Ｎ２２を通じ入出力ラインＩ／Ｏを駆動できるだけの大きな電流駆動能力を備えなければならない。つまり、トライステートインバータＩＮＶ３を構成するトランジスタは大きなサイズとしなければならず、従ってレイアウト面積に改善の余地が残されている。
【００１０】
しかしながら、レイアウト面積の関係でトライステートインバータＩＮＶ３をなくすことを考えた場合、ラッチ回路Ｌ１のインバータＩＮＶ１で入出力ラインＩ／Ｏを駆動することになるので、インバータＩＮＶ１の駆動能力を大きくしなければならない。ところが一方で、プログラム動作時にパストランジスタＮ２４を介して入ってくる入力データとインバータＩＮＶ１の出力との間において衝突（ｆｉｇｈｔｉｎｇ）が発生する問題があるので、インバータＩＮＶ１のサイズに関しては制約が伴う。
【００１１】
【課題を解決するための手段】
以上の従来技術に鑑みて本発明は、読出動作でビットラインに読出された読出データをラッチして入出力ラインへ提供し、プログラム動作で前記入出力ラインからの入力データをラッチして前記ビットラインへ提供するラッチ回路を備えた不揮発性半導体メモリのセンスアンプにおいて、読出動作で導通して読出データを伝送する読出系統ラインと、プログラム動作で導通して入力データを伝送する入力系統ラインと、からなるライン対間に前記ラッチ回路を設けることを特徴とする。このときの読出系統ラインは、入出力ラインとラッチ回路との間に読出動作時にオンする読出制御スイッチを備えてなり、入力系統ラインは、前記入出力ラインと前記ラッチ回路との間にプログラム動作時にオンする入力制御スイッチを備えてなるものとするとよい。
【００１２】
また、本発明によれば、読出動作でビットラインに読出された読出データをラッチして入出力ラインへ提供し、プログラム動作で前記入出力ラインからの入力データをラッチして前記ビットラインへ提供する対向並列接続の第１、第２インバータからなるラッチ回路を備えた不揮発性半導体メモリのセンスアンプにおいて、読出動作時に導通する読出制御スイッチを備えた読出系統ラインを前記第１インバータの出力と前記入出力ラインとの間に接続すると共に、プログラム動作時に導通する入力制御スイッチを備えた入力系統ラインを前記第１インバータの入力と前記入出力ラインとの間に接続することを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１４】
図３に、本発明によるセンスアンプの回路例を示す。このセンスアンプを図２の従来回路と比較すると、読出時のデータ出力を制御するトライステートインバータＩＮＶ３が読出制御スイッチのＮＭＯＳパストランジスタＮ３３に代替され、且つプログラム時のデータ入力を制御する入力制御スイッチのＮＭＯＳパストランジスタＮ３４がインバータＩＮＶ１の入力へ接続されている構成が異なっている。パストランジスタＮ３３は読出動作時に活性化される制御信号ＲＥＡＤで制御され、パストランジスタＮ３４はデータ入力（プログラムデータロード）時に活性化される制御信号ｌｏａｄで制御されている。
【００１５】
図３に示すセンスアンプの単位回路は、例えばビットラインが２５６本の場合、行ブロックに関連したその２５６本のビットラインにそれぞれ１ずつ設けられる。これらビットラインＢ／Ｌにはまず、デプレッション形トランジスタＤ１のチャネルが直列接続され、このデプレション形トランジスタＤ１のゲート端子にはプログラム中に約５Ｖの“Ｈ”状態に維持される制御信号バーφｂｌｓｈが提供される。そして、ゲート端子に制御信号ＢＬＳＨＦを入力するＮＭＯＳトランジスタＮ３６がデプレッション形トランジスタＤ１に続けて接続されている。更にこのトランジスタＮ３６に、選択で“Ｈ”状態になる制御ラインＳＢＬをゲート端子に接続したＮＭＯＳトランジスタＮ３５が接続され、このトランジスタＮ３５がラインＳＯへ接続される。
【００１６】
ラインＳＯは相補ラインバーＳＯとで対をなし、その対間に、センスアンプのラッチ回路Ｌ１が設けられる。このラッチ回路Ｌ１は対向並列接続した２つのインバータＩＮＶ１，ＩＮＶ２で構成され、入力データを伝送するパストランジスタＮ３４がインバータＩＮＶ１の入力（インバータＩＮＶ２の出力）へつながれ、読出データを伝送するパストランジスタＮ３３がインバータＩＮＶ１の出力（インバータＩＮＶ２の入力）へつながれている。尚、この関係は逆とすることも可能である。このラッチ回路Ｌ１は、プログラム動作で各対応するビットラインを通じてデータを一括してメモリセルへ書込むためにデータを貯蔵するためのページバッファ、プログラム検証動作でプログラムが正確に行われたかどうかを判断するための検証検出器、そして読出動作でメモリセルから読出されたビットライン上のデータを感知し増幅するための感知増幅器として機能する。
【００１７】
本実施形態のセンスアンプでは、従来のクロックＣＭＯＳインバータとも呼ばれるトライステートインバータを採用せずに済んでおり、パストランジスタＮ３３，Ｎ３４により、バッファ増幅器として機能することが可能になっている。即ち、データ入力系統をパストランジスタＮ３４を介するラインバーＳＯとし、データ読出系統をパストランジスタＮ３３を介するラインＳＯとして両系統を分離構成し、インバータＩＮＶ１の出力を読出系統ラインＳＯへ、インバータＩＮＶ２の出力を入力系統ラインバーＳＯへ接続してある。インバータＩＮＶ２は入出力ラインＩ／Ｏに対する駆動能力をもたなくともよく、また、入出力ラインＩ／Ｏへのデータ出力駆動を行うインバータＩＮＶ１の出力は入力系統ラインバーＳＯに直接関しないため、その駆動能力を十分に高めてもデータ衝突の心配はない。従って、従来のトライステートインバータを省いても問題ない。つまり、トライステートインバータに代えてＮＭＯＳパストランジスタＮ３４の１つですむため、１センスアンプ当たりのトランジスタ数を少なくとも３個は減らせ、レイアウト面積が少なくてすむ。
【図面の簡単な説明】
【図１】従来のセンスアンプの一例を示す回路図。
【図２】従来のセンスアンプの他の例を示す回路図。
【図３】本発明によるセンスアンプの回路図。
【符号の説明】
Ｌ１  ラッチ回路
ＩＮＶ１，ＩＮＶ２  インバータ
ＳＯ  読出系統ライン
バーＳＯ  入力系統ライン
Ｎ３３  ＮＭＯＳトランジスタ（読出制御スイッチ）
Ｎ３４  ＮＭＯＳトランジスタ（入力制御スイッチ）
【図１】
0003606408.tif 000002
【図２】
0003606408.tif 000003
【図３】
0003606408.tif 000004