(57)【特許請求の範囲】
【請求項１】
少なくとも２つの入力信号に基づき動作して論理０または論理１を出力端に出力すると共に前記入力信号に基づき前記出力端がフローティング状態に対応する第３の状態になるトライステート回路であって、前記出力端にプルダウン手段を設けると共に、前記入力信号を排他的論理和又は排他的否定和して、前記出力端が前記入力信号に基づき論理０または論理１になるときに前記プルダウン手段をオフさせることを特徴とするトライステート回路。
【請求項２】
前記プルダウン手段をＮＭＯＳトランジスタとし、前記入力信号を排他的論理和して制御する請求項１記載のトライステート回路。
【請求項３】
前記プルダウン手段をＰＭＯＳトランジスタとし、前記入力信号を排他的否定和して制御する請求項１記載のトライステート回路。
【請求項４】
少なくとも２つの入力信号に基づき動作して論理０または論理１を出力端に出力すると共に前記入力信号に基づき前記出力端がフローティング状態に対応する第３の状態になるトライステート回路であって、前記出力端にプルアップ手段を設けると共に、前記入力信号を排他的論理和又は排他的否定和して、前記出力端が前記入力信号に基づき論理０または論理１になるときに前記プルアップ手段をオフさせることを特徴とするトライステート回路。
【請求項５】
前記プルアップ手段をＮＭＯＳトランジスタとし、前記入力信号を排他的論理和して制御する請求項４記載のトライステート回路。
【請求項６】
前記プルアップ手段をＰＭＯＳトランジスタとし、前記入力信号を排他的否定和して制御する請求項４記載のトライステート回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の出力バッファ等に使用されるトライステート回路に関する。
【０００２】
【従来の技術】
一般にＣＭＯＳ回路は、ダイナミック動作するときにタイミング差(timing mismatch) 及び遅延(delay) によりハイインピーダンス状態を有する。このハイインピーダンス状態は、製品の動作を不安定にし誤動作を誘発することがある。
【０００３】
図１は、一般的なトライステート回路(tri-state circuit) の構成を示す。このトライステート回路は、２つの入力信号Ａ，Ｂが同じ論理の場合にこれに従う論理“０”又は“１”の信号を出力する。即ち、入力信号Ａ，Ｂ＝０であれば、インバータＩＧ１，ＩＧ２を通じて論理“１”に反転して印加される結果、ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオフになる一方、ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオンになる。従って、トライステート回路の出力信号Ｙは論理“０”でつまり出力端ＩＮＡは論理“Ｌ（ロウ）”になる。また、入力信号Ａ，Ｂ＝１であれば、出力信号Ｙは論理“１”でつまり出力端ＩＮＡは論理“Ｈ（ハイ）”になる。
【０００４】
このトライステート回路で入力信号Ａ，Ｂが異なる論理の場合（Ａ＝０＆Ｂ＝１，Ａ＝１＆Ｂ＝０）は、出力信号Ｙが論理“１”、“０”とは異なるもう一つの第３の状態になり、出力端ＩＮＡはフローティング状態になる。即ち、入力信号Ａ＝０及び入力信号Ｂ＝１であれば、インバータＩＧ１，ＩＧ２による反転でそれぞれ論理“１”及び論理“０”で印加される結果、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１がオンになる一方、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２がオフになる。従って、出力信号Ｙは第３の状態“Ｚ”で出力端ＩＮＡはフローティング状態となる。また、入力信号Ａ＝１及び入力信号Ｂ＝０の場合も同様に出力信号Ｙは第３の状態“Ｚ”で出力端ＩＮＡはフローティング状態になる。
【０００５】
図１に示す構成のトライステート回路の論理状態をまとめると、下記表１のようになる。
【表１】
0003644468.tif 000002
【０００６】
このように図１のトライステート回路において２つの入力信号Ａ，Ｂが異なる論理の場合に出力端ＩＮＡはフローティング状態になるが、このときに負荷キャパシタＣL の値が後続のファン−アウト(fan-out) を十分に駆動できるものでないと誤動作を生じ得る。そこで、これを防止するために図２に示すようなプルアップ抵抗又はプルダウン抵抗を追加し、一時的なフローティングノードの発生を防止する回路がある。
【０００７】
この図２のトライステート回路でも、図１同様に２つの入力信号Ａ，Ｂが異なる論理の場合（Ａ＝０＆Ｂ＝１，Ａ＝１＆Ｂ＝０）に、出力信号Ｙは第３の状態になる。しかしながらこのときに、出力端ＩＮＡと電源電圧Ｖccとの間に設けられたプルアップ抵抗ＰＲにより、出力端ＩＮＡは電源電圧Ｖccレベルの論理“Ｈ”とされフローティングが防止される。
【０００８】
【発明が解決しようとする課題】
図２のようなトライステート回路では、２つの入力信号Ａ，Ｂが論理“０”の場合にインバータＩＧ１，ＩＧ２の反転で論理“１”として印加されるので、ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオフになり、ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオンになる。これにより出力信号Ｙは論理“０”となるが、このとき同時に、プルアップ抵抗ＰＲからＮＭＯＳトランジスタＭＮ１，ＭＮ２を通じる電流路(current path)が形成され、電源電圧Ｖccから接地電圧Ｖssへ流れる不要な消費電流ｉ  ｐａｔｈが発生する。図２ではプルアップ方式のフローティング防止構成を示しているが、プルダウン方式のフローティング防止構成でも同様の不要電流が発生することになる。即ち、プルアップ方式のトライステート回路では、出力信号Ｙが論理“０”のときに不要な電流路が形成され、プルダウン方式のトライステート回路では、出力信号Ｙが論理“１”のときに不要な電流路が形成される。プルアップ方式の場合の論理状態と電流路形成の有無を下記表２に、プルダウン方式の場合の論理状態と電流路形成の有無を下記表３に、それぞれまとめて示す。
【表２】
0003644468.tif 000003
【表３】
0003644468.tif 000004
【０００９】
このように、トライステート回路でフローティング防止のためにプルアップ又はプルダウン方式を使用する場合には、不要な電流が消費されて消費電力が増加してしまうという解決課題がある。そこで本発明の目的は、第３のハイインピーダンス状態での出力端のフローティングを防止可能で且つ消費電流を抑制したトライステート回路を提供することにある。
【００１０】
【課題を解決するための手段】
この目的のために本発明では、少なくとも２つの入力信号に基づき動作して論理０または論理１を出力端に出力すると共に前記入力信号に基づき前記出力端がフローティング状態に対応する第３の状態になるトライステート回路であって、前記出力端にプルダウン手段を設けると共に、前記入力信号を排他的論理和（ＸＯＲ）又は排他的否定和（ＸＮＯＲ）して、前記出力端が前記入力信号に基づき論理０または論理１になるときに前記プルダウン手段をオフさせることを特徴とする。この場合、入力信号を排他的論理和する場合にはプルダウン手段をＮＭＯＳトランジスタとすることができ、入力信号を排他的否定和する場合にはプルダウン手段をＰＭＯＳトランジスタとすることができる。
【００１１】
また本発明によれば、少なくとも２つの入力信号に基づき動作して論理０または論理１を出力端に出力すると共に前記入力信号に基づき前記出力端がフローティング状態に対応する第３の状態になるトライステート回路であって、前記出力端にプルアップ手段を設けると共に、前記入力信号を排他的論理和又は排他的否定和して、前記出力端が前記入力信号に基づき論理０または論理１になるときに前記プルアップ手段をオフさせることを特徴とする。この場合、入力信号を排他的論理和する場合にはプルアップ手段をＮＭＯＳトランジスタとすることができ、入力信号を排他的否定和する場合にはプルアップ手段をＰＭＯＳトランジスタとすることができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、共通部分には同じ符号を付してある。
【００１３】
図３に、プルダウン方式でフローティングを防止するトライステート回路の構成を示している。
【００１４】
入力信号Ａ，Ｂは、それぞれインバータＩＧ１，ＩＧ２で反転されて入力ノードＮ１，Ｎ２へ印加される。本例の場合、入力信号Ｂが制御信号として使用されるので、トライステート回路は、入力信号Ａに基づき動作するバッファ手段としてインバータを構成するＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１と、入力信号Ｂに基づき動作する制御手段のＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ２と、を備えている。即ち、バッファ手段をなす直列接続のＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１は、両者の接続部分が出力端ＩＮＡへ接続され、各ゲートが入力ノードＮ１へ接続される。また、制御手段のＰＭＯＳトランジスタＭＰ１は電源電圧Ｖccとバッファ手段のＰＭＯＳトランジスタＭＰ２のソース端子との間に設けられると共に制御手段のＮＭＯＳトランジスタＭＮ２はバッファ手段のＮＭＯＳトランジスタＭＮ１のソース端子と接地電圧Ｖssとの間に設けられ、そして、その各ゲートは入力ノードＮ２へ接続されている。
【００１５】
プルダウン手段のＮＭＯＳトランジスタＰＭＮは、出力端ＩＮＡと接地電圧Ｖssとの間に設けられており、ゲート端子がＸＯＲゲートの出力で制御される。このＸＯＲゲートは、入力ノードＮ１，Ｎ２に印加される入力信号、即ちこの例ではインバータＩＧ１，ＩＧ２で反転した入力信号バーＡ，バーＢを排他的論理和演算してプルダウントランジスタＰＭＮをオンオフ制御する。
【００１６】
この図３のトライステート回路は、２つの入力信号Ａ，Ｂが異なる論理の場合（Ａ＝０＆Ｂ＝１，Ａ＝１＆Ｂ＝０）にプルダウントランジスタＰＭＮがオンすることで、出力端ＩＮＡのフローティングが防止される。即ち、入力信号Ａ＝０及び入力信号Ｂ＝１であれば、インバータＩＧ１，ＩＧ２により反転した入力ノードＮ１，Ｎ２の論理“１”及び論理“０”に従って、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１はオンになる一方、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２はオフになる。これによりトライステート回路の出力信号Ｙが第３の状態“Ｚ”となるが、このとき、入力ノードＮ１，Ｎ２の異なる論理を演算するＸＯＲゲートから論理“Ｈ”が出力されるのでプルダウントランジスタＰＭＮがオンになり、従って出力端ＩＮＡが接地電圧Ｖssの論理“Ｌ”へプルダウンされ、フローティングが防止される。また、入力信号Ａ＝１及び入力信号Ｂ＝０の場合も同様で、ＸＯＲゲートの出力に従うプルダウントランジスタＰＭＮのオンにより、出力端ＩＮＡのフローティングが防止される。
【００１７】
一方、２つの入力信号Ａ，Ｂが同じ論理“１”であれば、インバータＩＧ１，ＩＧ２による反転で入力ノードＮ１，Ｎ２に論理“０”が印加され、これにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２がオン、ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオフになる。従って、出力信号Ｙの論理“１”出力で出力端ＩＮＡは論理“Ｈ”になる。このとき、入力ノードＮ１，Ｎ２の同じ論理を演算するＸＯＲゲートから論理“Ｌ”が出力され、これに従ってプルダウントランジスタＰＭＮがオフになるので、出力端ＩＮＡと接地電圧Ｖssとの接続は遮断され、従来のように電流路が形成されることはない。
【００１８】
このような図３のトライステート回路の論理状態と電流路形成の有無について下記表４にまとめて示す。
【表４】
0003644468.tif 000005
【００１９】
図４には、プルアップ方式でフローティングを防止するトライステート回路の構成を示している。
【００２０】
入力信号Ａ，Ｂは、それぞれインバータＩＧ１，ＩＧ２で反転され入力ノードＮ１，Ｎ２へ印加される。そしてトライステート回路は、バッファ手段のＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１と、制御手段のＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ２と、を備えている。直列接続されたＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ１は、その接続部分で出力端ＩＮＡに接続され、ノードＮ１へゲート端子が接続される。ＰＭＯＳトランジスタＭＰ１は電源電圧ＶccとＰＭＯＳトランジスタＭＰ２との間に設けられ、また、ＮＭＯＳトランジスタＭＮ２はＮＭＯＳトランジスタＭＮ１と接地電圧Ｖssとの間に設けられる。これらＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ２のゲート端子は入力ノードＮ２へ接続されている。
【００２１】
プルアップ手段のＰＭＯＳトランジスタＰＭＰは、電源電圧Ｖccと出力端ＩＮＡとの間に設けられており、ゲート端子がＸＮＯＲゲートの出力で制御される。このＸＮＯＲゲートは、入力ノードＮ１，Ｎ２に印加される入力信号、即ちこの例ではインバータＩＧ１，ＩＧ２で反転した入力信号バーＡ，バーＢを排他的否定和演算してプルアップトランジスタＰＭＰをオンオフ制御する。
【００２２】
この図４のトライステート回路は、２つの入力信号Ａ，Ｂが異なる論理の場合（Ａ＝０＆Ｂ＝１，Ａ＝１＆Ｂ＝０）にプルアップトランジスタＰＭＰがオンすることで、出力端ＩＮＡのフローティングが防止される。即ち、入力信号Ａ＝０及び入力信号Ｂ＝１であれば、インバータＩＧ１，ＩＧ２により反転した入力ノードＮ１，Ｎ２の論理“１”及び論理“０”に従って、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１はオンになる一方、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２はオフになる。これにより出力信号Ｙが第３の状態“Ｚ”となるが、このとき入力ノードＮ１，Ｎ２の異なる論理を演算するＸＮＯＲゲートから論理“Ｌ”が出力されるのでプルアップトランジスタＰＭＰがオンになり、従って出力端ＩＮＡが電源電圧Ｖccの論理“Ｈ”へプルアップされ、フローティングが防止される。また、入力信号Ａ＝１及び入力信号Ｂ＝０の場合も同様で、ＸＮＯＲゲートの出力に従うプルダウントランジスタＰＭＰのオンにより、出力端ＩＮＡのフローティングが防止される。
【００２３】
一方、２つの入力信号Ａ，Ｂが同じ論理“０”であれば、インバータＩＧ１，ＩＧ２による反転で入力ノードＮ１，Ｎ２に論理“１”が印加され、これによりＰＭＯＳトランジスタＭＰ１，ＭＰ２がオフ、ＮＭＯＳトランジスタＭＮ１，ＭＮ２がオンになる。従って、出力信号Ｙの論理“０”出力で出力端ＩＮＡは論理“Ｌ”になる。このとき、入力ノードＮ１，Ｎ２の同じ論理を演算するＸＮＯＲゲートから論理“Ｈ”が出力され、これに従ってプルアップトランジスタＰＭＰがオフになるので、電源電圧Ｖccと出力端ＩＮＡとの接続は遮断され、従来のように電流路が形成されることはない。
【００２４】
このような図４のトライステート回路の論理状態と電流路形成の有無について下記表５にまとめて示す。
【表５】
0003644468.tif 000006
【００２５】
以上のように、ＸＯＲゲート又はＸＮＯＲゲートとプルダウントランジスタＰＭＮ又はプルアップトランジスタＰＭＰとを組合せて使用することにより、出力端ＩＮＡのフローティングを防止し且つ不要な電流路の形成を防止することが可能となり、消費電力を抑制することができる。これは、入力信号が２以上あっても同様の構成にて可能である。
【００２６】
【発明の効果】
本発明によれば、入力信号の排他的論理和又は排他的否定和によりオンオフするプルダウン手段又はプルアップ手段を出力端に設けたことにより、第３の状態における出力端のフローティング状態を防止すると共に動作時の不要電流の発生を抑止することが可能になるので、回路動作を安定化させ且つ消費電力を抑制することができる。従って特に、半導体装置の動作安定及び低電力化に大きく貢献する。
【図面の簡単な説明】
【図１】従来のトライステート回路の一例を示す回路図。
【図２】従来のトライステート回路の他の例を示す回路図。
【図３】本発明によるトライステート回路の一実施形態を示す回路図。
【図４】本発明によるトライステート回路の他の実施形態を示す回路図。
【符号の説明】
ＰＭＮ  プルダウン手段（ＮＭＯＳＦＥＴ）
ＰＭＰ  プルアップ手段（ＰＭＯＳＦＥＴ）
【図１】
0003644468.tif 000007
【図２】
0003644468.tif 000008
【図３】
0003644468.tif 000009
【図４】
0003644468.tif 000010