(57)【特許請求の範囲】
【請求項１】
制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、
同一行の上記メモリセルの上記制御ゲートに接続されたワード線と、
同一列の上記メモリセルの上記ドレイン,ソースに接続されたサブビット線と、
上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、
書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、
上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に第１の正電圧を印加すると共に、上記非選択ブロックの上記サブビット線に基準電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記基準電圧となるようにしたことを特徴とする不揮発性半導体記憶装置の消去方式。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置の消去方式において、
上記第１の正電圧は、しきい値電圧が低い状態の上記メモリセルがオンするときのしきい値電圧よりも高いことを特徴とする不揮発性半導体記憶装置の消去方式。
【請求項３】
制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、
同一行の上記メモリセルの上記制御ゲートに接続されたワード線と、
同一列の上記メモリセルの上記ドレイン,ソースに接続されたサブビット線と、
上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、
書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、
上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に基準電圧を印加すると共に、上記非選択ブロックの上記サブビット線に第２の負電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記第２の負電圧となるようにし、
上記第２の負電圧の絶対値が第１の負電圧の絶対値よりも小さいことを特徴とする不揮発性半導体記憶装置の消去方式。
【請求項４】
制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、
同一行の上記メモリセルの上記制御ゲートに接続するワード線と、
同一列の上記メモリセルの上記ドレイン,ソースに接続されるサブビット線と、
上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、
隣接する上記メモリセルが同一の上記サブビット線を共有する仮想接地型の構成をしており、書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、
上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に第１の正電圧を印加すると共に、上記非選択ブロックの上記サブビット線に基準電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記基準電圧となるようにしたことを特徴とする不揮発性半導体記憶装置の消去方式。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の消去方式において、
上記第１の正電圧は、しきい値電圧の低い状態の上記メモリセルがオンするときのしきい値電圧よりも高いことを特徴とする不揮発性半導体記憶装置の消去方式。
【請求項６】
請求項４に記載の不揮発性半導体記憶装置の消去方式において、
上記メインビット線のうちの偶数番目または奇数番目のいずれか一方のメインビット線に上記第１の負電圧を印加し、上記メインビット線のうちの偶数番目または奇数番目のいずれか他方のメインビット線に上記基準電圧を印加することを特徴とする不揮発性半導体記憶装置の消去方式。
【請求項７】
制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、
同一行の上記メモリセルの上記制御ゲートに接続するワード線と、
同一列の上記メモリセルの上記ドレイン,ソースに接続されるサブビット線と、
上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、
隣接する上記メモリセルが同一の上記サブビット線を共有する仮想接地型の構成をしており、書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、
上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に基準電圧を印加すると共に、上記非選択ブロックの上記サブビット線に第２の負電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記第２の負電圧となるようにし、
上記第２の負電圧の絶対値が第１の負電圧の絶対値よりも小さいことを特徴とする不揮発性半導体記憶装置の消去方式。
【請求項８】
制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、
同一行の上記メモリセルの上記制御ゲートに接続するワード線と、
同一列の上記メモリセルの上記ドレイン,ソースに接続されるサブビット線と、
上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、
隣接する上記メモリセルが同一の上記サブビット線を共有する仮想接地型の構成をしており、書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、
上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に基準電圧を印加すると共に、上記非選択ブロックの上記サブビット線に第２の負電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記第２の負電圧となるようにし、
上記メインビット線のうちの偶数番目または奇数番目のいずれか一方のメインビット線に上記第１の負電圧を印加し、上記メインビット線のうちの偶数番目または奇数番目のいずれか他方のメインビット線に上記第２の負電圧を印加することを特徴とする不揮発性半導体記憶装置の消去方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、フローティングゲート型の不揮発性半導体記憶装置の消去方式に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置であるフラッシュメモリの高集積化に伴い、低消費電力化が求められている。このため、書き込み(プログラム)や消去(イレース)の動作にファウラーノルドハイム(Fowler‐Nordheim)トンネル現象を用いることで、低消費電力化を可能としている。この書き込みおよび消去にファウラーノルドハイム(以下、ＦＮという)トンネル現象を用いて行うフラッシュメモリをＦＮ−ＦＮtypeのフラッシュメモリと呼ぶ。
【０００３】
一方、メモリセルアレイの構成の違い等によっても分類され、以下にその主なものを４つ挙げる。
【０００４】
［１］電気情報通信学会信学技報、ICD93-128, p37, 1993
“３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ型メモリセル”で報告されているＡＮＤ型フラッシュメモリ。
【０００５】
［２］電気情報通信学会信学技報、ICD93-26, p15, 1993
“３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ型メモリセル”で報告されているＤＩＮＯＲ型フラッシュメモリ。
【０００６】
［３］IEDM  Technical Digest, p263-266, 1995
“A Novel Dual String NOR(DuSNOR) Memory Cell Technology Scalable to the 256 Mbit and 1Gbit Flash Memories”で報告されているＤｕＳＮＯＲ型フラッシュメモリ。
【０００７】
［４］IEDM  Technical Digest, p269-270, 1995
“A New Cell Structure for Sub-quarter Micron High Density Flash Memory”や電気情報通信学会信学技報、ICD97-21, p37, 1997 “ＡＣＴ型フラッシュメモリのセンス方式の検討”で発表されているＡＣＴ型フラッシュメモリ。
等が各社から発表されている。
【０００８】
上記［１］〜［４］のフラッシュメモリでは、メモリセルに電気的に書き込み(プログラム)および消去(イレース)が可能であるが、書き込みおよび消去動作時に選択メモリセルのドレイン,ソースまたは制御ゲートに電圧が印加される一方、非選択メモリセルのドレイン,ソースまたは制御ゲートにも電圧が印加される。この電圧印加の影響により、非選択メモリセルのしきい値電圧も変化するため、誤読み出しが生じるおそれがある。
【０００９】
近年、消去動作時にフラッシュメモリ内部で用いられる電圧の絶対値を低減させるため、半導体基板(ウェル)に負電圧を印加する方式が用いられるようになってきている。この半導体基板(ウェル)に印加される負電圧によって、ドレイン,ソースまたは制御ゲートに電圧が印加された非選択メモリセルを軽い消去状態にし、これら非選択メモリセルのしきい値電圧に悪影響(以下、基板ディスターブという)を与えることになる。上記基板ディスターブは、フラッシュメモリが大容量化するにつれて厳しくなる傾向にある。
【００１０】
上記基板ディスターブをＡＣＴ(Asymmetrical Contactless Transistor)型フラッシュメモリを例に説明する。
【００１１】
まず、図６は上記ＡＣＴ型フラッシュメモリの１個のメモリセルの断面図を示しており、図６に従ってＡＣＴ型フラッシュメモリの動作原理を説明する。
【００１２】
上記ＡＣＴ型フラッシュメモリは、基板(Ｐ形ウェル)１１上に、上記基板１１に形成されたドレイン１３,ソース１２上に跨るように、トンネル酸化膜１４, フローティングゲート１５,層間絶縁膜１６および制御ゲート１７を順に層状に形成している。そして、ドレイン１３とソース１２では、ドナー濃度が異なっている。
【００１３】
上記構成のＡＣＴ型フラッシュメモリにおいて、プログラム動作の場合(フローティングゲート１５から電子を引き抜いてデータ“０”を書き込み状態にする場合)、制御ゲート１７に負電圧Ｖnw(−８Ｖ)を印加すると共に、ドレイン１３に正電圧Ｖpp(＋５Ｖ)を印加し、ソース１２をフローティング状態としてファウラーノルドハイム(以下、ＦＮという)トンネル現象によりフローティングゲート１５から電子を引き抜く。これにより、書き込まれるべきメモリセルのしきい値電圧を約１.５Ｖ程度まで下げる。
【００１４】
また、イレース動作の場合(フローティングゲート１５に電子を注入してデータ“１”の消去状態にする場合)、制御ゲート１７に正電圧Ｖpe(＋１０Ｖ)を印加すると共に、ソース１２に負電圧Ｖns(−８Ｖ)を印加し、ドレイン１３をフローティング状態としてＦＮトンネル現象によりフローティングゲート１５に電子を注入する。したがって、消去すべきメモリセルのしきい値電圧が約４Ｖ以上まで高まる。
【００１５】
また、リード(読み出し)動作の場合、制御ゲート１７に＋３Ｖを印加すると共に、ドレイン１３に＋１Ｖを印加し、ソース１２に０Ｖを印加し、図示しないセンス回路によりメモリセルに流れる電流をセンスして、データを読み出す。
【００１６】
上記各動作時のメモリセルの印加電圧を表１に示している。
【表１】
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【００１７】
次に、イレース動作時の基板ディスターブを説明するために、図７に示すＡＣＴ型フラッシュメモリのアレイ構成を用いてイレース動作時の印加電圧について述べる。図７に模式的に示すように、ＡＣＴ型フラッシュメモリのアレイ構成は同一ビット線を２つのメモリセルが共有する仮想接地型アレイ構成をしている。
【００１８】
上記ＡＣＴ型フラッシュメモリにおいて、BL0〜BL4096はメインビット線、SBL00〜SBL04096,SBL10〜SBL14096は拡散層で形成されたサブビット線(メインビット線とは階層が異なる)、WL0〜WL63はワード線、SG0,SG1は各々のブロックを選択する選択トランジスタST00〜ST04096,ST10〜ST14096の選択ゲート信号線、ＣＮはメインビット線BL0〜BL4096とサブビット線SBL00〜SBL04096,SBL10〜SBL14096とのコンタクト部(図７中の■印部)を表している。そして、上記メモリセルＭ00,Ｍ01,…は、隣接する列のメモリセル同士がサブビット線SBL01〜SBL04095,SBL11〜SBL04095を共有し、かつ、サブビット線SBL00〜SBL04096,SBL10〜SBL14096に拡散層を用いることでコンタクト数を減少させて、アレイ面積を著しく減少させ、高集積化を可能にしている。
【００１９】
また、図８は上記拡散層で形成されるサブビット線SBL00〜SBL04096,SBL10〜SBL14096(図７に示す)を、ＡＣＴ型フラッシュメモリの要部断面で模式的に示している。
【００２０】
図８に示すように、サブビット線２１(拡散層)が形成された半導体基板２０上に、層間絶縁膜２２,フローティングゲート２３(FG)および制御ゲート２４(WL)を層状に配置している。そして、隣り合うフローティングゲート２３(ＦＧ)の端部下方に設けた共通のサブビット線２１は、ドレイン２１a側とソース２１b側でドナー濃度を異にしている。
【００２１】
上記ＡＣＴ型フラッシュメモリの場合、消去はブロック単位で行う。消去動作時は、メモリセルのしきい値電圧を高めるためにワード線つまり、選択ブロック(例えば図７のBLOCK0)のメモリセルＭ00,Ｍ01,…の制御ゲートに接続されたワード線WL0〜WL31に正電圧(＋１０Ｖ)を印加する。さらに、半導体基板(ウェル)と、メインビット線BL0〜BL4096に負電圧(−８Ｖ)を印加する。このとき、選択ゲート信号線SG0は０Ｖで選択トランジスタST00〜ST4096はオン状態であり、サブビット線SBL1〜SBL4095に負電圧(−８Ｖ)が印加される。これにより、各メモリセルＭ00,Ｍ01,…のフローティングゲート-チャネル間に高電界が発生し、ＦＮトンネル現象により電子がフローティングゲートに注入され、メモリセルＭ00,Ｍ01,…のしきい値電圧は４Ｖに上昇する。
【００２２】
一方、非選択のブロック(図７ではBLＣＫ1とする)では、ワード線WL32〜WL63に基準電圧Ｖss(０Ｖ)を印加する。また、上記選択ゲート信号線SG1に負電圧(−８Ｖ)を印加すると、選択トランジスタST10〜ST14096はオフ状態となり、選択トランジスタST10〜ST14096に接続されるサブビット線SBL10〜SBL14096はフローティング状態となる。このとき、半導体基板(ウェル)は全メモリセルに共通なため、負電圧(−８Ｖ)が印加されており、フローティングゲートと半導体基板(ウェル)間でも先の選択ブロック程ではないが、電界が印加されることになる。これにより、フローティングゲートに電子が注入されることになる。このような非選択ブロックでフローティングゲートへの電子の注入は、しきい値電圧が低い状態のメモリセル(プログラム状態のメモリセル)、つまり、データ“０”のメモリセルで顕著に発生する。
【００２３】
上記基板ディスターブについて、例えば、６４Ｍフラッシュメモリにおいてブロックサイズ１６ＫＢとし、５１２ブロック存在する場合で考えてみる。各ブロックに１００万回の書き換えが行われた場合、各消去時間を２msとすると、そのときに非選択ブロックに印加される時間を加算したディスターブ時間は
５１１×１００万回×２msec≒１０6秒      ………  (１)
である。図９にイレース動作時の基板ディスターブの例を示している。図９において、横軸はディスターブ時間を表し、縦軸はしきい値電圧Ｖtを表している(条件：制御ゲート電圧Ｖgは０Ｖ、ドレインＶd,ソース電圧Ｖsはフローティング、基板電圧Ｖsubは−８Ｖ)。図９から判るように、ディスターブ時間の１０6秒後には、メモリセルのしきい値電圧は３Ｖ以上になり、リード時のセンス回路のＲef電圧３Ｖよりも高くなり、データ“０”をデータ“１”と検出して、誤読み出しが生じる。
【００２４】
このような、基板ディスターブを緩和する１つの手法が、特開平１０−９２９５８号公報にＡＮＤ型フラッシュメモリについて開示されている。ここでは、不揮発性半導体記憶装置の消去方式の問題点を明確にするため、この消去方式についてメモリセルの特性が上記ＡＣＴ型フラッシュメモリのような特性を示すものとして説明を行う。つまり、プログラム動作時,イレース動作時の印加電圧条件を表１のものと同じとする。
【００２５】
上記ＡＮＤ型フラッシュメモリのアレイ構成は、図１０に示すように、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,…をマトリックス状に配列し、同一行のメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,…の制御ゲートにワード線WL0〜WL31,WL32〜WL63を接続している。上記ワード線WL0〜WL31に制御ゲートが接続されたメモリセルＭ00,Ｍ01,…をBLOCK0とし、ワード線WL32〜WL63に制御ゲートが接続されたメモリセルＭ10,Ｍ11,…をBLOCK1としている。上記BLOCK0のメモリセルＭ00,Ｍ01,…において、同一列のメモリセルのドレインにサブビット線SBL00〜SBL04094を共通に接続すると共に、同一列のメモリセルのソースにソース線SL00〜SL04094を共通に接続している。上記サブビット線SBL00〜SBL04094にメインビット線BL0〜BL4094を選択トランジスタST00A〜ST04094Aを介して接続すると共に、選択トランジスタST00A〜ST04094Aのゲートに選択ゲート信号線DSG0を接続している。また、上記ソース線SL00〜SL04094に共通ソース線ＳＬを選択トランジスタST00B〜ST04094Bを介して接続すると共に、選択トランジスタST00B〜ST04094Bのゲートに選択ゲート信号線SSG0を接続している。また、上記BLOCK1のメモリセルＭ10,Ｍ11,…において、同一列のメモリセルのドレインにサブビット線SBL10〜SBL14094を接続すると共に、同一列のメモリセルのソースにソース線SL10〜SL14094を接続している。上記サブビット線SBL10〜SBL14094にメインビット線BL0〜BL4094を選択トランジスタST10A〜ST14094Aを介して接続すると共に、選択トランジスタST10A〜ST14094Aのゲートに選択ゲート信号線DSG1を接続している。また、上記ソース線SL10〜SL14094に共通ソース線ＳＬを選択トランジスタST10B〜ST14094Bを介して接続すると共に、選択トランジスタST10B〜ST14094Bのゲートに選択ゲート信号線SSG1を接続している。
【００２６】
上記構成のＡＮＤ型フラッシュメモリにおいて、選択ブロックBLOCK0を消去する場合のことを考えてみる。上記選択ブロックBLOCK0のワード線WL0〜WL31に高い正電圧Ｖpp(例えば＋１０Ｖ)を印加すると共に、全メインビット線BL0〜BL4094と半導体基板(ウェル)に電圧Ｖnv(例えば−８Ｖ)を印加する。また、ソース線SL00〜SL4094に共通ソース線SLを介して基準電圧Ｖss(例えば０Ｖ)を印加する。このとき、選択ゲート信号線DSG0に基準電圧Ｖss(例えば０Ｖ)を印加すると共に、選択ゲート信号線SSG0に電圧Ｖnv(例えば−８Ｖ)を印加すると、選択ゲート信号線DSG0がゲートに接続された選択トランジスタST00A〜ST04094Aはオンとなり、サブビット線SBL00〜SBL04094に電圧Ｖnv(例えば−８Ｖ)が出力され、選択ゲート信号線SSG0がゲートに接続された選択トランジスタST00B〜ST04094Bはオフ状態となるため、拡散ソース線SL10〜SL14094はフローティング状態になる。そうすることによって、選択ブロックBLOCK0のメモリセルＭ00,Ｍ01,…のチャネルはオンして、チャネル層が−８Ｖとなり、フローティングゲートに電子が注入され、BLOCK0のメモリセルＭ00,Ｍ01,…のしきい値電圧が上昇し、イレースが終了する。
【００２７】
一方、非選択ブロックBLOCK1において、各メモリセルＭ10,Ｍ11,…の制御ゲートに接続されたワード線WL32〜WL63に基準電圧Ｖss(０Ｖ)を印加する。そして、選択ゲート信号線DSG1に電圧Ｖnv(−８Ｖ)を印加し、この選択ゲート信号線DSG1がゲートに接続された選択トランジスタST10A〜ST14094Aをオフ状態にしすることによって、拡散層で形成されたソース線SL10〜SL14094に、共通ソース線ＳＬを介して基準電圧Ｖss(０Ｖ)が出力される。また、上記選択ゲート信号線SSG1にＶcc(＋３Ｖ)を印加し、選択ゲート信号線SSG1がゲートに接続された選択トランジスタST10B〜ST14094Bをオン状態にすることによって、サブビット線SBL10〜SBL14094はフローティング状態になる。これにより、非選択ブロックBLOCK1のメモリセルＭ10,Ｍ11,…のトンネル酸化膜直下の半導体基板(ウェル)には、チャネル層が形成されずに空乏層が形成される。このため、フローティングゲートと半導体基板(ウェル)間の電界が緩和されるので、基板ディスターブは緩和される。
【００２８】
【発明が解決しようとする課題】
ところが、上記ＡＮＤ型フラッシュメモリにおいて、フローティング状態であるサブビット線SBL10〜SBL14094の中には、半導体基板(ウェル)に−８Ｖが印加されたとき、拡散リーク(微小欠陥を含む)等のために、直ぐに−８Ｖとなってしまうサブビット線が出てくる。
【００２９】
例えば、拡散層で形成されたサブビット線に０.１μＡのリーク電流がある場合を考える。これは、フラッシュメモリの場合、一般的にメモリセルのしきい値電圧の定義はメモリセルを流れる電流が１μＡ時のワード線の電圧であり、実際、０.１μＡ程度のリーク電流が流れるサブビット線は多く存在する。フラッシュメモリの場合、ＤＲＡＭほど、拡散層のリーク電流が減少していないのが実状である。
【００３０】
この場合、半導体基板(ウェル)に−８Ｖが印加され、フローティング状態であるべきサブビット線が−８Ｖになる時間Ｔsは、
Ｔs  ＝  Ｑ／Ｉr
＝  ＣＶ／Ｉr
＝０.０２pＦ×｜−８Ｖ｜／０.１μＡ
＝１.６μsec
ただし、Ｃ  ：  サブビット線の容量(０.０２pＦ)
Ｖ  ：  サブビット線の電圧(−８Ｖ)
Ｉｒ：  リーク電流(０.１μＡ)
である。通常、イレースパルス時間は１ms程度なので、サブビット線は十分に−８Ｖになる。この場合、サブビット線側の近傍には、チャネル層が形成されてしまい、結果として、その部分でフローティングゲートとチャネル層(−８Ｖ)との間に高電界が発生し、フローティングゲートに電子が注入され、しきい値電圧が上昇する。なお、実際は−８Ｖではなく、メモリセルチャネル層が十分オンする場合(すなわちチャネル層がソースとドレインとの間に形成される場合)、サブビット線のソース側が共通ソース線ＳＬと接続されているために０Ｖになるので、サブビット線は−８Ｖより高い電圧(例えば−６Ｖ程度)となる。しかし、サブビット線が−６Ｖよりも高くなると、バックゲート効果によりチャネル層はカットオフすることから、サブビット線が−６Ｖより高い電圧となることない(絶対値は小さくなることはない)。このサブビット線の電圧は、メモリセルのしきい値電圧等により異なる。
【００３１】
したがって、このような不揮発性半導体記憶装置の消去方式では、安定して基板ディスターブを緩和することができないという問題がある。
【００３２】
そこで、この発明の目的は、イレース動作時の基板ディスターブによるしきい値電圧の変化を抑制し、誤読み出しを防止できる不揮発性半導体記憶装置の消去方式を提供することにある。
【００３３】
【課題を解決するための手段】
上記目的を達成するため、この発明の不揮発性半導体記憶装置の消去方式は、制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、同一行の上記メモリセルの上記制御ゲートに接続されたワード線と、同一列の上記メモリセルの上記ドレイン,ソースに接続されたサブビット線と、上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に第１の正電圧を印加すると共に、上記非選択ブロックの上記サブビット線に基準電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記基準電圧となるようにしたことを特徴としている。
【００３４】
上記不揮発性半導体記憶装置の消去方式によれば、ＡＣＴ,ＡＮＤ,ＤｕＳＮＯＲおよびＤＩＮＯＲ型等のアレイ構成を有し、書き込み動作および消去動作にＦＮトンネル現象を用いると共に、消去動作時に基板に第１の負電圧を印加する不揮発性半導体記憶装置において、消去動作時に上記メモリセルアレイの非選択ブロックのワード線に第１の正電圧を印加すると共に、その非選択ブロックのサブビット線に基準電圧を印加する。そうすると、非選択ブロック中のしきい値電圧が低い状態のメモリセルがオンして、チャネル層が形成される。そして、そのメモリセルのソースまたはドレインにサブビット線を介して基準電圧が印加されているので、チャネル層が上記基準電圧となって第１の正電圧が印加された制御ゲートとチャネルとの間の電位差が小さくなり、フローティングゲートとチャネル層との間の電界を減少させて、消去動作時の基板ディスターブを緩和することを可能にする。したがって、イレース動作時の基板ディスターブによるしきい値電圧の変化を抑制し、誤読み出しを防止できる。
【００３５】
また、一実施形態の不揮発性半導体記憶装置の消去方式は、上記第１の正電圧は、しきい値電圧が低い状態の上記メモリセルがオンするときのしきい値電圧よりも高いことを特徴としている。
【００３６】
上記実施形態によれば、上記メモリセルアレイの非選択ブロックのワード線に印加される上記第１の正電圧を、しきい値電圧が低い状態の上記メモリセルがオンするときのしきい値電圧よりも高くすることによって、プログラム状態(データ“０”)のメモリセルがオンし、チャネル層が形成される。
【００３７】
【００３８】
【００３９】
また、この発明の不揮発性半導体記憶装置の消去方式は、制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、同一行の上記メモリセルの上記制御ゲートに接続されたワード線と、同一列の上記メモリセルの上記ドレイン,ソースに接続されたサブビット線と、上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に基準電圧を印加すると共に、上記非選択ブロックの上記サブビット線に第２の負電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記第２の負電圧となるようにし、上記第２の負電圧の絶対値が第１の負電圧の絶対値よりも小さいことを特徴としている。
【００４０】
上記半導体記憶装置の消去方式によれば、ＡＮＤ,ＤｕＳＮＯＲおよびＤＩＮＯＲ型等の共通ソースを有するアレイ構成を有し、書き込み動作および消去動作にＦＮトンネル現象を用いると共に、消去動作時に基板に第１の負電圧を印加する不揮発性半導体記憶装置において、消去動作時に上記メモリセルアレイの非選択ブロックのワード線に上記基準電圧を印加すると共に、その非選択ブロックのサブビット線に上記第２の負電圧を印加する。そうすると、上記非選択ブロック内のしきい値電圧が低い状態のメモリセルがオンしてチャネル層が形成され、そのメモリセルのソースまたはドレインにサブビット線を介して第２の負電圧が印加されているので、チャネル層が第２の負電圧となって上記基準電圧が印加された制御ゲートとチャネルとの間の電位差が小さくなり、フローティングゲートとチャネル層との間の電界を減少させて、消去動作時の基板ディスターブを緩和することを可能にする。したがって、イレース動作時の基板ディスターブによるしきい値電圧の変化を抑制し、誤読み出しを防止できる。また、上記非選択ブロックのサブビット線に印加する上記第２の負電圧の絶対値が、上記半導体基板に印加する第１の負電圧の絶対値よりも小さくすることによって、バックゲート効果を低減できるため、上記非選択ブロック内のしきい値電圧が低い状態のメモリセルを安定してオンさせることができ、ワード線に印加する電圧をブーストするための回路が必要なくなる。
【００４１】
また、この発明の不揮発性半導体記憶装置の消去方式は、制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、同一行の上記メモリセルの上記制御ゲートに接続するワード線と、同一列の上記メモリセルの上記ドレイン,ソースに接続されるサブビット線と、上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、隣接する上記メモリセルが同一の上記サブビット線を共有する仮想接地型の構成をしており、書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に第１の正電圧を印加すると共に、上記非選択ブロックの上記サブビット線に基準電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記基準電圧となるようにしたことを特徴としている。
【００４２】
上記不揮発性半導体記憶装置の消去方式によれば、仮想接地型アレイを有するＡＣＴ型フラッシュメモリにおいて、消去動作時に上記メモリセルアレイの非選択ブロックのワード線に第１の正電圧を印加すると共に、その非選択ブロックのサブビット線に基準電圧を印加する。そうすると、上記非選択ブロック内のしきい値電圧が低い状態のメモリセルがオンしてチャネル層が形成され、そのメモリセルのソースまたはドレインにサブビット線を介して基準電圧が印加されているので、チャネル層が基準電圧となって第１の正電圧が印加された制御ゲートとチャネルとの間の電位差が小さくなり、フローティングゲートとチャネル層との間の電界を減少させ、消去動作時の基板ディスターブを緩和することを可能にする。したがって、イレース動作時の基板ディスターブによるしきい値電圧の変化を抑制し、誤読み出しを防止できる。
【００４３】
また、一実施形態の不揮発性半導体記憶装置の消去方式は、上記第１の正電圧は、しきい値電圧の低い状態の上記メモリセルがオンするときのしきい値電圧よりも高いことを特徴としている。
【００４４】
上記実施形態によれば、上記メモリセルアレイの非選択ブロックのワード線に印加される上記第１の正電圧を、しきい値電圧が低い状態の上記メモリセルがオンするときのしきい値電圧よりも高くすることによって、プログラム状態(データ“０”)のメモリセルがオンし、チャネル層が形成される。
【００４５】
また、一実施形態の不揮発性半導体記憶装置の消去方式は、上記メインビット線のうちの偶数番目または奇数番目のいずれか一方のメインビット線に上記第１の負電圧を印加し、上記メインビット線のうちの偶数番目または奇数番目のいずれか他方のメインビット線に上記基準電圧を印加することを特徴としている。
【００４６】
上記実施形態によれば、上記メモリセルアレイのうちの消去すべき選択ブロックでは、上記第１の負電圧が印加されたメインビット線をサブビット線を介してメモリセルに接続する一方、上記メモリセルアレイの非選択ブロックでは、上記基準電圧が印加されたメインビット線をサブビット線を介してメモリセルに接続する。
【００４７】
【００４８】
【００４９】
また、この発明の不揮発性半導体記憶装置の消去方式は、制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、同一行の上記メモリセルの上記制御ゲートに接続するワード線と、同一列の上記メモリセルの上記ドレイン,ソースに接続されるサブビット線と、上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、隣接する上記メモリセルが同一の上記サブビット線を共有する仮想接地型の構成をしており、書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に基準電圧を印加すると共に、上記非選択ブロックの上記サブビット線に第２の負電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記第２の負電圧となるようにし、上記第２の負電圧の絶対値が第１の負電圧の絶対値よりも小さいことを特徴としている。
【００５０】
上記不揮発性半導体記憶装置の消去方式によれば、仮想接地型アレイを有するＡＣＴ型フラッシュメモリにおいて、消去動作時に上記メモリセルアレイの非選択ブロックのワード線に上記基準電圧を印加すると共に、その非選択ブロックのサブビット線に上記第２の負電圧を印加する。そうすることによって、上記非選択ブロック内のしきい値電圧が低い状態のメモリセルがオンしてチャネル層が形成され、そのメモリセルのソースまたはドレインにサブビット線を介して第２の負電圧が印加されているので、チャネル層が第２の負電圧となって上記電圧が印加された制御ゲートとチャネルとの間の電位差が小さくなり、フローティングゲートとチャネル層との間の電界を減少させて、消去動作時の基板ディスターブを緩和することを可能にする。したがって、イレース動作時の基板ディスターブによるしきい値電圧の変化を抑制し、誤読み出しを防止できる。また、上記非選択ブロックの上記サブビット線に印加される上記第２の負電圧の絶対値が、上記半導体基板に印加される第１の負電圧の絶対値よりも小さくすることによって、バックゲート効果を低減できるため、上記非選択ブロック内のしきい値電圧が低い状態のメモリセルを安定してオンさせることができ、ワード線に印加する電圧をブーストするための回路が必要なくなる。
【００５１】
また、この発明の不揮発性半導体記憶装置の消去方式は、制御ゲートとドレインとソースとを有し、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルが半導体基板にマトリックス状に配列されたメモリセルアレイと、同一行の上記メモリセルの上記制御ゲートに接続するワード線と、同一列の上記メモリセルの上記ドレイン,ソースに接続されるサブビット線と、上記サブビット線と共に階層構造を形成するように上記サブビット線に接続されたメインビット線とを備え、隣接する上記メモリセルが同一の上記サブビット線を共有する仮想接地型の構成をしており、書き込み動作時および消去動作時にファウラーノルドハイムトンネル現象を用いると共に、消去動作時に上記半導体基板に第１の負電圧を印加する不揮発性半導体記憶装置であって、上記メモリセルアレイの選択ブロックの消去動作時、上記メモリセルアレイの非選択ブロックの上記ワード線に基準電圧を印加すると共に、上記非選択ブロックの上記サブビット線に第２の負電圧を印加することによって、上記非選択ブロック内のしきい値電圧が低い状態の上記メモリセルがオンして、そのオンした上記メモリセルに形成されたチャネル層が上記第２の負電圧となるようにし、上記メインビット線のうちの偶数番目または奇数番目のいずれか一方のメインビット線に上記第１の負電圧を印加し、上記メインビット線のうちの偶数番目または奇数番目のいずれか他方のメインビット線に上記第２の負電圧を印加することを特徴としている。
【００５２】
上記不揮発性半導体記憶装置の消去方式によれば、仮想接地型アレイを有するＡＣＴ型フラッシュメモリにおいて、消去動作時に上記メモリセルアレイの非選択ブロックのワード線に上記基準電圧を印加すると共に、その非選択ブロックのサブビット線に上記第２の負電圧を印加する。そうすることによって、上記非選択ブロック内のしきい値電圧が低い状態のメモリセルがオンしてチャネル層が形成され、そのメモリセルのソースまたはドレインにサブビット線を介して第２の負電圧が印加されているので、チャネル層が第２の負電圧となって上記電圧が印加された制御ゲートとチャネルとの間の電位差が小さくなり、フローティングゲートとチャネル層との間の電界を減少させて、消去動作時の基板ディスターブを緩和することを可能にする。したがって、イレース動作時の基板ディスターブによるしきい値電圧の変化を抑制し、誤読み出しを防止できる。また、上記メモリセルアレイのうちの消去すべき選択ブロックでは、上記第１の負電圧が印加されたメインビット線をサブビット線を介してメモリセルに接続する一方、上記メモリセルアレイの非選択ブロックでは、上記第２の負電圧が印加されたメインビット線をサブビット線を介してメモリセルに接続する。
【００５３】
【発明の実施の形態】
以下、この発明の不揮発性半導体記憶装置の消去方式を図示の実施の形態により詳細に説明する。
【００５４】
（第１実施形態）
図１はこの発明の第１実施形態の不揮発性半導体記憶装置の消去方式を用いたＡＣＴ型フラッシュメモリの仮想接地型アレイ構成を示す回路図である。
【００５５】
図１に示すように、このＡＣＴ型フラッシュメモリは、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,…をマトリックス状に配列し、同一行のメモリセルの制御ゲートにワード線WL0〜WL31,WL32〜WL63を接続している。上記ワード線WL0〜WL31に制御ゲートが接続されたメモリセルＭ00,Ｍ01,…をBLOCK0とし、ワード線WL32〜WL63に制御ゲートが接続されたメモリセルＭ10,Ｍ11,…をBLOCK1としている。
【００５６】
上記BLOCK0のメモリセルＭ00,Ｍ01,…において、同一列のメモリセルのドレイン,ソースにサブビット線SBL00〜SBL04096を共通に接続している。上記サブビット線SBL00〜SBL04096にメインビット線BL0〜BL4095を選択トランジスタST00〜ST04096を介して接続している。上記選択トランジスタST00,ST02,…,ST04096のゲートに選択ゲート信号線SG00を接続すると共に、選択トランジスタST01,ST03,…,ST04095のゲートに選択ゲート信号線SG01を接続している。
【００５７】
また、上記BLOCK1のメモリセルＭ10,Ｍ11,…において、同一列のメモリセルのドレイン,ソースにサブビット線SBL10〜SBL14096を接続している。上記サブビット線SBL10〜SBL14096にメインビット線BL0〜BL4095を選択トランジスタST10〜ST14096を介して接続している。上記選択トランジスタST10,ST12,…,ST14096のゲートに選択ゲート信号線SG10を接続すると共に、選択トランジスタST11,ST13,…,ST14095のゲートに選択ゲート信号線SG11を接続している。
【００５８】
上記構成のＡＣＴ型フラッシュメモリにおいて、BLOCK0を消去する場合、まずワード線WL0〜WL31をＶpp(例えば＋１０Ｖ)とする。また、半導体基板(ウェル)電圧は第１の負電圧Ｖneg(例えば−８Ｖ)とする。一方、偶数番目のメインビット線BL0,BL2,BL4,…,BL4096を第１の負電圧Ｖneg(−８Ｖ)とし、奇数番目のメインビット線BL1,BL3,…,BL4095は基準電圧Ｖss(例えば０Ｖ)とする。また、選択ゲート信号線SG00に基準電圧Ｖssを印加すると共に、選択ゲート信号線SG01に負電圧Ｖnegを印加する。そうすると、上記選択ゲート信号線SG00が基準電圧Ｖssなので、選択ゲート信号線SG00がゲートに接続された選択トランジスタST00〜ST04096はオンするので、拡散層で形成さたサブビット線SBL00,SBL02,SBL04,…,SBL04096に負電圧Ｖnegが出力される。また、選択ゲート信号線SG01は負電圧Ｖnegなので、選択ゲート信号線SG01がゲートに接続された選択トランジスタST01〜ST04095はオフ状態となり、サブビット線SBL01,SBL03,…,SBL04095はフローティング状態になる。このとき、例えば、メモリセルＭ00は、ワード線WL0がＶppなのでオンし、チャネル層が形成される。また、サブビット線SBL00が負電圧Ｖnegなので、チャネル層は負電圧Ｖnegになり、フローティングゲートとチャネル層との間に高電界が発生し、チャネル層から電子がフローティングゲートに注入され、メモリセルＭ00のしきい値電圧が上昇する。また、メモリセルＭ01でも、サブビット線SBL02が負電圧Ｖnegなので、チャネル層は負電圧Ｖnegになり、フローティングゲートとチャネル層との間に高電界が発生し、チャネル層から電子がフローティングゲートに注入され、メモリセルＭ01のしきい値電圧が上昇する。同様に、BLOCK0内の全てのメモリセルは、しきい値電圧が高くなって消去される。
【００５９】
一方、非選択ブロックBLOCK1では、ワード線WL32〜WL63にＶcc(例えば＋３Ｖ)を印加する。上記選択ゲート信号線SG10に負電圧Ｖneg(−８Ｖ)を印加すると共に、選択ゲート信号線SG11に第１の正電圧Ｖcc(例えば＋３Ｖ)を印加する。上記奇数番目のメインビット線BL1,BL3,…,BL4095は、先に説明したように基準電圧Ｖssが印加されており、かつ、選択ゲート信号線SG11がゲートに接続された選択トランジスタST11〜ST14095がオンするため、拡散層で形成されたサブビット線SBL11,SBL13,…,BL14095に基準電圧Ｖss(０Ｖ)が出力される。一方、選択ゲート信号線SG10をゲートに接続された選択トランジスタST10〜ST14096はオフ状態のため、サブビット線SBL10,SBL12,SBL14,…,SBL149096はフローティング状態になる。
【００６０】
ここで、非選択ブロックBLOCK1内のしきい値電圧が低い状態のメモリセル(データ“０”のプログラム状態のメモリセル)は、ワード線WL32〜WL63にＶcc(例えば３Ｖ)が印加されるため、メモリセルはオンする。例えば、メモリセルＭ10がプログラム状態とすれば、メモリセルＭ10のしきい値電圧は約１.５Ｖ程度のため、メモリセルＭ10はオンし、チャネル層が形成される。上記サブビット線SBL11には、メインビット線BL1から選択トランジスタST11を介して基準電圧Ｖss(０Ｖ)が印加されているので、サブビット線SBL11に接続されたソースまたはドレインを介してチャネル層は基準電圧Ｖss(０Ｖ)になる。
【００６１】
これにより、非選択ブロックBLOCK1のメモリセルＭ10,Ｍ11,…において、ワード線WL32〜WL63に接続された制御ゲートは＋３Ｖ、チャネル層は０Ｖとなることから、フローティングゲートとチャネル層との間の電界は緩和されて、基板ディスターブが低減される(従来技術では制御ゲートに０Ｖを印加する一方、チャネル層は拡散層のリークやカップリングが起きた場合、サブビット線が−８Ｖなってしまいチャネル層が−８Ｖ近くになり、フローティングゲートとチャネル層との間の電界は大きい)。
【００６２】
この第１実施形態における基板ディスターブの影響を図２に示している。図２において、横軸はディスターブ時間を表し、縦軸はしきい値電圧Ｖtを表している(条件：制御ゲート電圧Ｖgは３Ｖ、ドレイン電圧Ｖdは０Ｖ、ソース電圧Ｖsはフローティング、基板電圧Ｖsubは−８Ｖ)。
【００６３】
図２から判るように、６４Ｍフラッシュメモリで非選択ブロックのメモリセルへのディスターブ時間１０6秒後［式(１)を条件に１００万回の書き換えを保証］においても、しきい値電圧が低い状態のメモリセル(プログラム状態)のしきい値電圧の変動は少なく、データの読み出し(リード)時、メインビット線に接続されているセンス回路(図示せず)によりデータを検出するためのリファレンス電圧(Ｒef電圧)よりも、メモリセルのしきい値電圧は十分低い値に留まっている。したがって、メモリセルのしきい値電圧がセンス回路のＲef電圧に対して十分なマージンを有するので、基板ディスターブを受けても、しきい値電圧が低い状態のメモリセル(プログラム状態)からでもデータを誤りなく読み出すことができる。
【００６４】
なお、イレース状態のメモリセル(しきい値電圧が４Ｖ以上)については、勿論問題はない。
【００６５】
（第２実施形態）
この発明の第２実施形態の不揮発性半導体記憶装置の消去方式は、第１実施形態の図１に示すＡＣＴ型フラッシュメモリと同一の構成のＡＣＴ型フラッシュメモリに用い、図１を援用する。上記第１実施形態のＡＣＴ型フラッシュメモリにおいて、イレース動作時の基板ディスターブを低減することが可能であることについて述べたが、この第２実施形態では、第１実施形態について次の(１)〜(３)の３点をさらに改良した不揮発性半導体記憶装置の消去方式を提案する。
【００６６】
(１)  メインビット線が０Ｖとなる選択トランジスタにおいて、ソースが０Ｖ、基板が−８Ｖに印加される状態が発生して、ソースと基板の電圧差が８Ｖなるので、耐圧をもたせるためにソース領域をＤＤＤ(Double Doped Drain)構造もしくはＬＤＤ(Lightly Doped Drain)構造とする必要があり、選択トランジスタの面積が大きくなる。
【００６７】
(２)  選択トランジスタに印加される電圧は、基準電圧Ｖss(０Ｖ)、負電圧Ｖneg(−８Ｖ)、Ｖcc(３Ｖ)が用意されており、３種類の電圧をスイッチする回路が複雑になる。
【００６８】
(３)  データ“０”のメモリセルのしきい値電圧は２Ｖ以下であるが、基板が−８Ｖでドレインまたはソースが０Ｖなのでバックゲート効果が大きく、チャネル領域の濃度によっては、Ｖcc(例えば３Ｖ)より高い電圧を制御ゲートに印加しないとチャネルがオンしない。したがって、非選択ブロックBLOCK1のワード線WL32〜WL63はＶccより高い電圧を必要とし、図示していないが、ワード線電圧をブーストするための回路が必要となり、レイアウト面積が大きくなる。
【００６９】
上記の３点を解決するための消去方式について以下に述べる。
【００７０】
図１に示すＡＣＴ型フラッシュメモリにおいて、BLOCK0を消去する場合、ワード線WL0〜WL31をＶpp(例えば＋１０Ｖ)とする。また、半導体基板(ウェル)電圧は第１の負電圧Ｖneg(例えば−８Ｖ)とする。また、偶数番目のメインビット線BL0,BL2,BL4,…,BL4096を第１の負電圧Ｖnegとする一方、奇数番目のメインビット線BL1,BL3,…,BL4095を第２の負電圧としてのディスターブ阻止電圧Ｖnv(例えば−４Ｖ)とする。このディスターブ阻止電圧Ｖnvは、負電圧Ｖneg(−８Ｖ)から、図３に示す直列接続された２つのｐ−ＭＯＳトランジスタ１,２で形成することにより容易に実現できる。そして、上記選択ゲート信号線SG00に基準電圧Ｖssを印加し、選択ゲート信号線SG01に負電圧Ｖnegを印加する。そうすると、上記選択ゲート信号線SG00が基準電圧Ｖssなので、選択ゲート信号線SG00がゲートに接続された選択トランジスタST00〜ST04096はオンするので、サブビット線SBL00,SBL02,SBL04,…,SBL04096に負電圧Ｖnegが出力される。一方、選択ゲート信号線SG01は負電圧Ｖnegなので、選択ゲート信号線SG01がゲートに接続された選択トランジスタST01〜ST14096はオフ状態となり、サブビット線SBL01,SBL03,…,SBL04095はフローティング状態になる。このとき、例えば、メモリセルＭ00では、ワード線WL0はＶppなのでメモリセルＭ00がオンし、チャネル層が形成される。そして、上記サブビット線SBL00が負電圧Ｖnegなので、メモリセルＭ00に形成されたチャネル層は負電圧Ｖnegになり、フローティングゲートとチャネル層との間に高電界が発生し、チャネル層から電子がフローティングゲートに注入され、メモリセルＭ00のしきい値電圧が上昇する。また、メモリセルＭ01でも、サブビット線SBL02が負電圧Ｖnegなので、メモリセルＭ01のチャネル層は負電圧Ｖnegになり、フローティングゲートとチャネル層との間に高電界が発生し、チャネル層から電子がフローティングゲートに注入され、メモリセルＭ01のしきい値電圧が上昇する。同様に、BLOCK0内の全てのメモリセルは、しきい値電圧が高くなって消去される。
【００７１】
一方、非選択ブロックBLOCK1では、ワード線WL32〜WL63に基準電圧Ｖss(例えば０Ｖ)を印加する。上記選択ゲート信号線SG10に負電圧Ｖnegを出力し、選択ゲート信号線SG11は基準電圧Ｖss(例えば０Ｖ)を出力する。奇数番目のメインビット線BL1,BL3,…,BL4095は、ディスターブ阻止電圧Ｖnv(例えば−４Ｖ)なので、図１中の拡散層で形成されたサブビット線SBL11,SBL13,…,SBL14095に電圧Ｖnvが出力される一方、サブビット線SBL10,SBL12,SBL14,…,SBL14096はフローティング状態になる。ここで、非選択ブロックBLOCK1内のしきい値電圧が低い状態のメモリセル(データ“０”のプログラム状態のメモリセル)は、ワード線WL32〜WL63が基準電圧Ｖss(例えば０Ｖ)であるが、基板が負電圧Ｖneg(例えば−８Ｖ)、ドレインまたはソースが電圧Ｖnv(例えば−４Ｖ)なので、メモリセルがオンし、チャネル層が形成される。そして、上記サブビット線SBL11がＶnv(例えば−４Ｖ)なので、チャネル層は電圧Ｖnv(例えば−４Ｖ)になる。したがって、フローティングゲートとチャネル層の間の電界は緩和され、基板ディスターブは低減される。この発明の不揮発性半導体記憶装置の消去方式では、制御ゲート０Ｖ、チャネル層は−４Ｖの電界が印加されることになる。
【００７２】
この第２実施形態におけるディスターブの影響を図４に示している(条件：制御ゲート電圧Ｖgは０Ｖ、ドレイン電圧Ｖdは−４Ｖ、ソース電圧Ｖsはフローティング、基板電圧Ｖsubは−８Ｖ)。図４において、横軸はディスターブ時間を表し、縦軸はしきい値電圧Ｖtを表している。図４から判るように、６４Ｍフラッシュメモリで基板ディスターブ時間の１０6秒後においても、ディスターブの影響が出やすいデータ“０”でしきい値電圧が低い状態のメモリセルにおいてもしきい値電圧の変化が小さく、センス回路のＲef電圧よりしきい値電圧は十分低い。したがって、データ“０”のメモリセルのしきい値電圧がセンス回路のＲef電圧に対して十分なマージンを有するので、基板ディスターブを受けても、データ“０”を読み出すことが可能である。
【００７３】
さらに、上記選択トランジスタのソースにディスターブ阻止電圧として−４Ｖを印加し、半導体基板(ウェル)電圧−８Ｖとの差が−４Ｖと小さいので、ソースをＤＤＤ構造またはＬＤＤ構造とする必要がない。また、選択トランジスタに印加される電圧は基準電圧Ｖss(例えば０Ｖ)と負電圧Ｖneg(例えば−８Ｖ)の２電圧のみでよいため、電圧切り替えを行うデコーダ(図示せず)の形成が容易である。
【００７４】
また、非選択ブロックBLOCK1のメモリセルＭ10,Ｍ11,…では、ドレインまたはソースの電圧が−４Ｖとなるので、半導体基板(ウェル)電位−８Ｖに対して電圧差が４Ｖとなる。したがって、ワード線WL32〜WL63が接続された制御ゲートの電圧は０Ｖではあるが、バックゲートが−４Ｖでワード線に接続された制御ゲートの電圧が４Ｖの場合と同様となり、バックゲートの効果が第１実施形態のものより小さく、しきい値電圧が２Ｖ以下のものであれば、メモリセルは容易にオンする。したがって、非選択ブロックのワード線をブーストする必要がない。
【００７５】
このように、この第２実施形態の不揮発性半導体記憶装置の消去方式を用いた場合、第１実施形態よりもさらに改善することが可能となる。
【００７６】
（第３実施形態）
図５はこの発明の第３実施形態の不揮発性半導体記憶装置の消去方式を用いたＤｕＳＮＯＲ型フラッシュメモリのアレイ構成を示す回路図を示している。
【００７７】
図５に示すように、このＤｕＳＮＯＲ型フラッシュメモリは、電気的に情報の書き込みおよび消去が可能なフローティングゲート型電界効果トランジスタからなるメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,…をマトリックス状に配列し、同一行のメモリセルの制御ゲートにワード線WL0〜WL31,WL32〜WL63を接続している。上記ワード線WL0〜WL31に制御ゲートが接続されたメモリセルＭ00,Ｍ01,…をBLOCK0とし、ワード線WL32〜WL63に制御ゲートが接続されたメモリセルＭ10,Ｍ11,…をBLOCK1としている。
【００７８】
上記BLOCK0のメモリセルＭ00,Ｍ01,…において、同一列のメモリセルのドレインにサブビット線SBL00〜SBL04095を接続すると共に、同一列の隣接するメモリセルのソースにソース線SL00〜SL04094を共通に接続している。上記サブビット線SBL00〜SBL04095にメインビット線BL0〜BL4095を選択トランジスタST00A〜ST04095Aを介して接続すると共に、選択トランジスタST00A〜ST04095Aのゲートに選択ゲート信号線DSG0を接続している。また、上記ソース線SL00〜SL04094に共通ソース線ＳＬを選択トランジスタST00B〜ST04094Bを介して接続すると共に、選択トランジスタST00B〜ST04094Bのゲートに選択ゲート信号線SSG0を接続している。
【００７９】
また、上記BLOCK1のメモリセルＭ10,Ｍ11,…において、同一列のメモリセルのドレインにサブビット線SBL10〜SBL14095を接続すると共に、同一列の隣接するメモリセルのソースにソース線SL10〜SL14094を共通に接続している。上記サブビット線SBL10〜SBL14095にメインビット線BL0〜BL4095を選択トランジスタST10A〜ST14095Aを介して接続すると共に、選択トランジスタST10A〜ST14095Aのゲートに選択ゲート信号線DSG1を接続している。また、上記ソース線SL10〜SL14094に共通ソース線ＳＬを選択トランジスタST10B〜ST14094Bを介して接続すると共に、選択トランジスタST10B〜ST14094Bのゲートに選択ゲート信号線SSG1を接続している。
【００８０】
上記構成のＤｕＳＮＯＲ型フラッシュメモリにおいて、最初にBLOCK0を消去する場合、半導体基板(ウェル)電圧を第１の負電圧Ｖneg(例えば−８Ｖ)とし、ワード線WL0〜WL31にＶpp(例えば＋１０Ｖ)を印加し、共通ソース線ＳＬに負電圧Ｖneg(例えば−８Ｖ)を印加すると共に、選択ゲート信号線SSG0に０Ｖが印加する。そうすると、上記選択ゲート信号線SSG0がゲートに接続された選択トランジスタST00B〜ST14094Bはオンとなり、拡散層で形成されたソースに負電圧Ｖneg(例えば−８Ｖ)が出力される。一方、メインビット線BL0,BL1,…,BL4095に第２の負電圧としてのディスターブ阻止電圧Ｖnv(例えば−４Ｖ)を印加する。しかし、選択ゲート信号線DSG0は負電圧Ｖneg(例えば−８Ｖ)なので、選択ゲート信号線DSG0がゲートに接続された選択トランジスタST00A〜ST04095Aはオフ状態であり、拡散層で形成されたサブビット線SBL00,SBL01,…,SBL04095はフローティング状態になる。したがって、例えば、メモリセルＭ00の制御ゲートにＶpp(例えば＋１０Ｖ)を印加し、半導体基板(ウェル)とソースに−８Ｖを印加するため、これによりメモリセルＭ00にチャネル層が形成され、そのチャネル層が−８Ｖになるため、フローティングゲートとチャネル間に高電界が発生し、電子がフローティングゲートに注入され、メモリセルＭ00のしきい値電圧が上昇する。同様にしてBLOCK0内の全てのメモリセルのしきい値電圧が高くなり(例えばしきい値電圧４Ｖ以上)、イレースは終了する。
【００８１】
一方、非選択ブロックBLOCK1では、ワード線WL32〜WL63に基準電圧Ｖss(例えば０Ｖ)を印加する。そして、上記選択ゲート信号線SSG1に負電圧Ｖneg(例えば−８Ｖ)を印加するため、選択ゲート信号線SSG1がゲートに接続された選択トランジスタST10B〜ST14094Bはオフとなり、拡散層で形成されたソース線SL10〜SL14094はフローティング状態となる。一方、選択ゲート信号線DSG1に基準電圧Ｖss(例えば０Ｖ)を印加するため、選択ゲート信号線DSG1がゲートに接続された選択トランジスタST10A〜ST14095Aはオンとなり、拡散層で形成されたサブビット線SBL10,SBL11,…,SBL14095にディスターブ阻止電圧Ｖnv(例えば−４Ｖ)が出力される。そして、例えば、メモリセルＭ10のしきい値電圧が低い場合(例えば２Ｖ以下)、制御ゲートが基準電圧Ｖss(例えば０Ｖ)となると共に、サブビット線SBL10,SBL11,…,SBL14095が電圧Ｖnv(例えば−４Ｖ)となり、半導体基板(ウェル)電圧が負電圧Ｖneg(例えば−８Ｖ)となるので、メモリセルＭ10はオンし、メモリセルＭ10に形成されたチャネル層は電圧Ｖnv(例えば−４Ｖ)になる。この場合、第２実施形態と同様に、制御ゲート電圧は０Ｖおよびチャネル層は−４Ｖとなり、フローティングゲートとチャネル間の電界が従来より緩和され、図４に示す特性を示している。
【００８２】
結果として、６４Ｍフラッシュメモリでのディスターブ時間の１０6秒後においても、データ“０”のしきい値電圧が低い状態のメモリセルにおいても、しきい値電圧の変化が小さく、センス回路のＲef電圧よりしきい値電圧は十分低くなる。したがって、データ“０”のメモリセルのしきい値電圧がセンス回路のＲef電圧に対して十分なマージンを有するので、基板ディスターブを受けた後でもデータ“０”を読み出すことが可能である。
【００８３】
（第４実施形態）
次に、この発明の第４実施形態の不揮発性半導体記憶装置の消去方式を用いたＡＮＤ型フラッシュメモリについて説明する。なお、このＡＮＤ型フラッシュメモリのアレイ構成は、図１０に示すＡＮＤ型フラッシュメモリと同一の構成をしており、同様の構成の説明は省略し、図１０を援用する。
【００８４】
上記ＡＮＤ型フラッシュメモリにおいて、最初にBLOCK0を消去する場合、半導体基板(ウェル)電圧は第１の負電圧Ｖneg(例えば−８Ｖ)とし、ワード線WL0〜WL31にＶpp(例えば＋１０Ｖ)を印加し、共通ソースＳＬに負電圧Ｖneg(例えば−８Ｖ)を印加し、選択ゲート信号線SSG0に０Ｖを印加する。上記選択ゲート信号線SSG0がゲートに接続された選択トランジスタST00B〜ST04094Bはオンし、拡散層で形成されたソースに負電圧Ｖneg(例えば−８Ｖ)が出力される。一方、メインビット線BL0,BL1,…,BL4094に第２の負電圧としてのディスターブ阻止電圧Ｖnv(例えば−４Ｖ)を印加する。このとき、選択ゲート信号線DSG0は負電圧Ｖneg(例えば−８Ｖ)なので、選択ゲート信号線DSG0がゲートに接続された選択トランジスタST00A〜ST04094Aはオフ状態となり、拡散層で形成されたサブビット線SBL00,SBL01,…,SBL04094はフローティング状態になる。そして、例えば、メモリセルＭ00のゲートにＶpp(例えば＋１０Ｖ)を印加し、半導体基板(ウェル)とソースに−８Ｖを印加すると、メモリセルＭ00はオンし、メモリセルＭ00に形成されたチャネル層が−８Ｖになるため、フローティングゲートとチャネル間に高電界が発生し、電子がフローティングゲートに注入され、メモリセルＭ00のしきい値電圧が上昇する。同様にしてBLOCK0内の全てのメモリセルＭ00,Ｍ01,…のしきい値電圧が高くなり(例えば４Ｖ以上)、イレースは終了する。
【００８５】
一方、非選択ブロックBLOCK1では、ワード線WL32〜WL63が基準電圧Ｖss(例えば０Ｖ)となる。上記選択ゲート信号線SSG1に負電圧Ｖneg(例えば−８Ｖ)を印加するため、選択ゲート信号線SSG1がゲートに接続された選択トランジスタST10B〜ST14094Bはオフ状態となり、拡散層で形成されたソース線SL10〜SL14094はフローティング状態となる。一方、選択ゲート信号線DSG1に基準電圧Ｖss(例えば０Ｖ)を印加するため、選択ゲート信号線DSG1がゲートに接続された選択トランジスタST10A〜ST14094Aはオンし、拡散層で形成されたサブビット線SBL10,SBL11,…,SBL14095にディスターブ阻止電圧Ｖnv(例えば−４Ｖ)が出力される。上記メモリセルＭ10のしきい値電圧が低い場合(例えば２Ｖ以下)、制御ゲート電圧は基準電圧Ｖss(例えば０Ｖ)となると共に、サブビット線は電圧Ｖnv(例えば−４Ｖ)となり、半導体基板(ウェル)電圧が負電圧Ｖneg(例えば−８Ｖ)となるため、メモリセルＭ10はオンし、メモリセルＭ10に形成されたチャネル層は電圧Ｖnv(例えば−４Ｖ)になる。この場合、第２実施形態と同様に、フローティングゲートとチャネル間の電界が従来のものより緩和され、図４に示す特性を示している。
【００８６】
結果として、６４Ｍフラッシュメモリでのディスターブ時間の１０6秒後においても、データ“０”のしきい値電圧が低い状態のメモリセルにおいてもしきい値電圧の変化が小さく、センス回路のＲef電圧よりしきい値電圧は十分低い。したがって、データ“０”のメモリセルのしきい値電圧がセンス回路のＲef電圧に対して十分なマージンを有するので、基板ディスターブを受けた後でもデータ“０”を読み出すことが可能である。
【００８７】
なお、この発明の不揮発性半導体記憶装置の消去方式は、上記第１〜第４実施形態に限定されるものではなく、その要旨を逸脱しない範囲において、数々の変更可能であるということは言うまでもない。例えば、書き込み,消去等に使用される具体的な電圧値は上記第１〜第４実施形態に限定されず、回路構成等に応じて適宜変更可能である。
【００８８】
また、この発明不揮発性半導体記憶装置の消去方式は、フラッシュメモリに限定されず、電気的書き込みおよび消去が可能な不揮発性半導体装置に適用できる。
【００８９】
【発明の効果】
以上より明らかなように、この発明の不揮発性半導体記憶装置の消去方式によれば、ＡＮＤ,ＤｕＳＮＯＲおよびＤＩＮＯＲ型等のアレイ構成を有する不揮発性半導体装置、または、ＡＣＴ型を含む仮想接地型アレイ構成を有する不揮発性半導体装置であって、書き込みおよび消去双方にＦＮトンネル現象を用いて低消費電力化を果たし、かつ、消去動作時に半導体基板(ウェル)に第１の負電圧を印加する不揮発性半導体記憶装置において、消去動作時に非選択ブロックのワード線に第１の正電圧を印加する一方、サブビット線に基準電圧を印加することによって、非選択ブロック内のしきい値電圧が低い状態のメモリセルがオンし、チャネル層が形成され、そのチャネル層が基準電圧となることから、フローティングゲートとチャネル層との間の電界を緩和させ、実用上問題のない程度に基板ディスターブを低減することができる。これにより、消去動作時の基板ディスターブによるしきい値電圧の変動を抑制し、保証される書き換え回数の拡大並びに不揮発性半導体装置内のブロック数の拡大に有効である。また、拡散層で形成されるサブビット線のリーク等の仕様を厳しくする必要もなく、低コストで不揮発性半導体装置を提供することができる。
【００９０】
また、消去動作時の非選択ブロックのワード線に基準電圧を印加する一方、サブビット線に第２の負電圧を印加することによって、非選択ブロック内のしきい値電圧が低い状態のメモリセルがオンし、チャネル層が形成され、そのチャネル層が負電圧となることから、フローティングゲートとチャネル層との間の電界を緩和させ、実用上問題のない程度に基板ディスターブを低減することができる。これにより、簡単な第２の負電圧用の発生回路を付加するだけで、上記効果に加えて選択トランジスタを高耐圧化する必要がなくなるため、選択トランジスタの面積が大きくなるような構造を取らなくてもよく、また、これら選択トランジスタに電圧を印加する電圧切り替え回路(デコーダ)の形成も容易となる。さらに、上記第２の負電圧を用いることでバックゲート効果を低減できるため、非選択ブロック内のしきい値電圧が低い状態のメモリセルを安定してオンさせることができる。したがって、ワード線に印加する電圧をブーストするための回路は必要ない。
【００９１】
このように、この発明の不揮発性半導体装置の消去方法を用いることによって、回路の増大すなわちチップサイズの増大なしに低コストで、誤読み出しを防止できる信頼性の高い不揮発性半導体装置を提供することができる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態の不揮発性半導体記憶装置の消去方式を用いたＡＣＴ型フラッシュメモリのアレイ構成を示す回路図である。
【図２】図２は上記ＡＣＴ型フラッシュメモリのディスターブ特性を示す図である。
【図３】図３はこの発明の第２実施形態の不揮発性半導体記憶装置の消去方式を用いたＡＣＴ型フラッシュメモリのディスターブ阻止電圧の発生回路を示す図である。
【図４】図４は上記ＡＣＴ型フラッシュメモリのディスターブ特性を示す図である。
【図５】図５はこの発明の第３実施形態の不揮発性半導体記憶装置の消去方式を用いたＤｕＳＮＯＲ型フラッシュメモリのアレイ構成を示す回路図である。
【図６】図６はフラッシュメモリの基本構造を示す断面図である。
【図７】図７は従来のＡＣＴ型フラッシュメモリのアレイ構成を示す回路図である。
【図８】図８は上記ＡＣＴ型フラッシュメモリの要部断面図である。
【図９】図９は上記ＡＣＴ型フラッシュメモリのディスターブ特性を示す図である。
【図１０】図１０はＡＮＤ型フラッシュメモリのアレイ構成を示す回路図である。
【符号の説明】
Ｍ00,Ｍ01,Ｍ10,Ｍ11…メモリセル、
WL0〜WL63…ワード線、
BL0〜BL4096…メインビット線、
SBL00〜SBL04096,SBL10〜SBL14096…サブビット線、
SG00,SG01,SG10,SG11…選択ゲート信号線、
ST00,ST01〜ST04096,ST10,ST11〜ST4096…選択トランジスタ。
【図１】
0003629383.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
0003629383.tif 000007
【図６】
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【図７】
0003629383.tif 000009
【図８】
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【図９】
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【図１０】
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