(57)【特許請求の範囲】
【請求項１】
半導体集積回路に形成されたマクロのテスト回路において、
半導体集積回路の各入力端子から前記マクロの各テスト入力までの遅延時間を一律にするために、前記半導体集積回路の各入力端子と前記マクロの各テスト入力間にそれぞれ設けた第１の遅延回路と、前記半導体集積回路の各入力端子からのテスト入力を前記マクロに入力させるために設けた入力信号用テスト回路と、前記マクロの各テスト出力から前記半導体集積回路の各出力端子までの遅延時間を一律にするために、前記マクロの各テスト出力と前記半導体集積回路の各出力端子間にそれぞれ設けた第２の遅延回路と、前記マクロのテスト出力を前記半導体集積回路の出力端子に導く出力信号用テスト回路とを設けたことを特徴とする半導体集積回路に形成されたマクロのテスト回路。
【請求項２】
前記第１の遅延回路の各遅延時間は、夫々異なる遅延時間であることを特徴とする請求項１記載の半導体集積回路に形成されたマクロのテスト回路。
【請求項３】
前記第２の遅延回路の各遅延時間は、夫々異なる遅延時間であることを特徴とする請求項１又は２記載の半導体集積回路に形成されたマクロのテスト回路。
【請求項４】
前記遅延回路は、クロックラインにも設けられていることを特徴とする請求項１、２又は３記載の半導体集積回路に形成されたマクロのテスト回路。
【請求項５】
半導体集積回路に形成されたマクロのテスト回路において、
前記半導体集積回路の各入力端子からのテスト入力を前記マクロに入力させるために設けた入力信号用テスト回路と、前記半導体集積回路の各入力端子から前記マクロの各テスト入力までの遅延時間を一律にするために、前記入力信号用テスト回路と前記マクロの各テスト入力間に設けた第１の遅延回路と、前記マクロのテスト出力を前記半導体集積回路の各出力端子に導く出力信号用テスト回路と、前記マクロの各テスト出力と前記出力信号用テスト回路間にそれぞれ設けた第２の遅延回路とを設けたことを特徴とする半導体集積回路に形成されたマクロのテスト回路。
【請求項６】
前記第１の遅延回路の各遅延時間は、夫々異なる遅延時間であり、前記第２の遅延回路の各遅延時間も、夫々異なる遅延時間であることを特徴とする請求項５記載の半導体集積回路に形成されたマクロのテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のテスト回路に関わり、特に、半導体集積回路を構成するマクロのテストの精度を向上させる半導体集積回路のテスト回路に関する。
【０００２】
【従来の技術】
図３は、従来のＡＳＩＣのマクロのテスト回路部分を示す回路図である。
図３に示すように半導体集積回路（以下、チップという）内にはマクロＡ（簡単のため、他のマクロを省略した）が搭載され、このマクロをテストするための回路として、入力信号用テスト回路２１と出力信号用テスト回路２２が設けられ、このマクロＡをテストする際、このマクロＡを搭載したチップの入力端子１、２……３から入力されたテストパターンは入力信号用テスト回路２１を介してマクロＡのテスト入力ＴＩＮ１、ＴＩＮ２……ＴＩＮｎに導かれ、又、マクロＡのテスト出力ＴＯＵＴ１、ＴＯＵＴ２……ＴＯＵＴｍに出力された信号は出力信号用テスト回路２２を介してチップの出力端子ＯＵＴ１、ＯＵＴ２……ＯＵＴｍに出力されるように構成されていた。
【０００３】
しかし、上記した従来のテスト回路のマクロＡの単体テストを行うテストモードでは、テストされるマクロＡの入出力端子は、論理的にはチップの入出力端子からスルーに見えるような構成になっていたが、遅延時間までは考慮されていなかった。
例えば、クロック信号などはＣＴＳ（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｉｓ）１９によってクロックスキューが小さくなるようにレイアウト設計されるが、トータルの遅延時間としては、ＣＴＳ１９によって発生する遅延時間に、入力信号用テスト回路２１、出力信号用テスト回路２２によって発生する遅延時間を足しあわせた遅延時間となってしまい、また、テスト回路内で発生する遅延時間も端子ごとに異なるから、チップの入出力端子からマクロのテスト入出力までの遅延時間に差があり、チップの入力端子に与えた端子間のタイミングがマクロのテスト入力間におけるタイミングとは異なっている。
【０００４】
このため、厳しいタイミングでテストすることを前提で作られているテストパターンの場合、搭載したマクロのオリジナルのＬＦＴテスト（Ｌｏｏｓｅ  Ｆｕｎｃｔｉｏｎ  Ｔｅｓｔ）のタイミングでＬＦＴテストができないという欠点があった。
このため、半導体集積回路に搭載したマクロを実動作に近いタイミングでテストできないという欠点があった。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、テストモードにおいて、入力信号用テスト回路を介してテスト信号をマクロに入力する際、半導体集積回路の入力端子からマクロのテスト入力までの遅延時間を一律にすると共に、チップからテスト結果を取り出す際も、マクロのテスト出力から半導体集積回路の出力端子迄の遅延時間を一律にすることで、テスト精度を向上させ、更にテスト回路の影響を無くして実動作に近いタイミングでのテストを可能にした新規な半導体集積回路のテスト回路を提供するものである。
【０００６】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
即ち、本発明の半導体集積回路のテスト回路の第１の態様は、
半導体集積回路に形成されたマクロのテスト回路において、
半導体集積回路の各入力端子から前記マクロの各テスト入力までの遅延時間を一律にするために、前記半導体集積回路の各入力端子と前記マクロの各テスト入力間にそれぞれ設けた第１の遅延回路と、前記半導体集積回路の各入力端子からのテスト入力を前記マクロに入力させるために設けた入力信号用テスト回路と、前記マクロの各テスト出力から前記半導体集積回路の各出力端子までの遅延時間を一律にするために、前記マクロの各テスト出力と前記半導体集積回路の各出力端子間にそれぞれ設けた第２の遅延回路と、前記マクロのテスト出力を前記半導体集積回路の出力端子に導く出力信号用テスト回路とを設けたことを特徴とするものであり、
又、第２の態様は、
前記第１の遅延回路の各遅延時間は、夫々異なる遅延時間であることを特徴とするものであり、
第３の態様は、
前記第２の遅延回路の各遅延時間は、夫々異なる遅延時間であることを特徴とするものであり、
第４の態様は、
前記遅延回路は、クロックラインにも設けられていることを特徴とするものであり、
第５の態様は、
半導体集積回路に形成されたマクロのテスト回路において、
前記半導体集積回路の各入力端子からのテスト入力を前記マクロに入力させるために設けた入力信号用テスト回路と、前記半導体集積回路の各入力端子から前記マクロの各テスト入力までの遅延時間を一律にするために、前記入力信号用テスト回路と前記マクロの各テスト入力間に設けた第１の遅延回路と、前記マクロのテスト出力を前記半導体集積回路の各出力端子に導く出力信号用テスト回路と、前記マクロの各テスト出力と前記出力信号用テスト回路間にそれぞれ設けた第２の遅延回路とを設けたことを特徴とするものであり、
第６の態様は、
前記第１の遅延回路の各遅延時間は、夫々異なる遅延時間であり、前記第２の遅延回路の各遅延時間も、夫々異なる遅延時間であることを特徴とするものである。
【０００７】
【０００８】
【発明の実施の形態】
本発明の半導体集積回路のテスト回路は、半導体集積回路の各入力端子からマクロの各テスト入力までの各ラインの遅延時間を一律にする遅延回路と、前記マクロの各テスト出力からチップの各出力端子までの各ラインの遅延時間を一律にする遅延回路とを設けた技術構成を採用しているから、テストモードにおいて、入力信号用テスト回路を介してテスト信号をマクロに入力する際、半導体集積回路の各入力端子からマクロのテスト入力までに発生する遅延時間を一律にすると共に、マクロのテスト出力からチップの出力端子迄の遅延時間を一律にすることで、テスト精度を向上させ、更にテスト回路の影響を無くして実動作に近いタイミングでのテストが可能になった。
【０００９】
【実施例】
以下に、本発明に係わる半導体集積回路のテスト回路の具体例を図面を参照して詳細に説明する。
図１は、本発明の具体例を示す回路図であって、図には、
半導体集積回路の各入力端子１、２、３からマクロＡ２０の各テスト入力ＴＩＮ１、ＴＩＮ２……ＴＩＮｎ迄の遅延時間を一律にする複数の遅延回路２５、２６、２７と、前記マクロの各テスト出力ＴＯＵＴ１、ＴＯＵＴ２……ＴＯＵＴｍからチップの各出力端子７、８、９までの遅延時間を一律にする複数の遅延回路３２、３３、３４とで構成した半導体集積回路のテスト回路が示されている。
【００１０】
次に、本発明の構成について更に詳しく説明する。
テスト信号である入力信号ＩＮ１、…、ＩＮｎ（ＩＮ２を除く）は、チップの入力端子１、３（２は除く）から入力バッファ１０、１２を介して入力信号用テスト回路２１のＩＮ１、…、ＩＮｎ（ＩＮ２を除く）と、ノーマル信号として図示しない内部論理部に入力される。
【００１１】
入力信号ＩＮ２はこの回路ではクロック信号（ＣＬＫ）と定義している。そして、クロック信号は、チップの入力端子２から入力バッファ１１を介してＣＴＳ（Ｃｌｏｃｋ  ＴｒｅｅＳｙｎｔｈｅｓｉｓ）１９に入力され、ＣＴＳ１９でスキュー調整された後、内部論理部と各マクロのＣＬＫ入力に入力される。
この回路では、マイクロＡ２０のノーマル入力ＩＮ１はリセット（ＲＳＴ）、ＩＮ２はクロック（ＣＬＫ）と定義している。
【００１２】
又、マクロＡ２０のノーマル入力であるＩＮ１、…、ＩＮｎ（ＩＮ２を除く）には内部論理部から信号が入力され、ＩＮ２はＣＬＫ入力であるのでＣＴＳ１９の出力が入力される。
入力信号用テスト回路２１の入力ＩＮ２には、ＣＴＳ１９の出力が入力される。
【００１３】
入力信号用テスト回路２１の出力ＯＵＴＡ１、ＯＵＴＡ２、…ＯＵＴＡｎとＯＵＴＢ１、ＯＵＴＢ２、…ＯＵＴＢｎとＯＵＴＣ１、…の各出力は遅延回路２５、２６、２７、２８、２９、３０、３１にそれぞれ入力される。遅延回路２５、２６、２７の出力はマクロＡ２０のテスト入力ＴＩＮ１（ＲＳＴ）、ＴＩＮ２（ＣＬＫ）、…ＴＩＮｎに接続している。遅延回路２８、２９、３０、３１の各出力は他のマクロのテスト入力端子へ接続される。特に、ＯＵＴＢ１、ＯＵＴＢ２、…ＯＵＴＢｎからの信号は図面には書かれていないマクロＢのテスト入力に、ＯＵＴＣ１からの信号は同じく図面に書かれていないマクロＣのテスト入力に入力される。
【００１４】
入力信号用テスト回路２１の出力ＳＥＬ１、ＳＥＬ２、…ＳＥＬｎはそれぞれのマクロのモード切替入力ＳＥＬに接続する。出力ＳＥＬ１はマクロＡ２０のモード切替入力ＳＥＬに接続する。
入力信号用テスト回路２１、出力信号用テスト回路２２にモード指令を与えるモード信号ＴＭ１、ＴＭ２、…ＴＭ１は入力端子４、５、６から入力バッファ１３、１４、１５を介して入力信号用テスト回路２１、出力信号用テスト回路２２の入力ＴＭ１、ＴＭ２、…、ＴＭ１と内部論理部に入力される。
【００１５】
又、マクロＡ２０のノーマル出力ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｍは内部論理部へ入力される。テスト出力ＴＯＵＴ１、ＴＯＵＴ２、……ＴＯＵＴｍは、遅延回路３２、３３、３４に入力される。そして、遅延回路３２、３３、３４の出力は、出力信号用テスト回路２２の入力ＡＩＮ１、ＡＩＮ２、…、ＡＩＮｍに入力される。遅延回路３５、３６、３７には図面には書かれていないマクロＢからのテスト出力が入力され、遅延回路３８には図面に書かれていないマクロＣからのテスト出力が入力され、遅延回路３５、３６、３７、３８の各出力は、出力信号用テスト回路２２の入力ＢＩＮ１、ＢＩＮ２、…、ＢＩＮｍ、ＣＩＮ１、…に入力される。
【００１６】
なお、出力信号用テスト回路２２に入力されるＴＭ１、ＴＭ２、…、ＴＭｌの信号により、入力ＡＩＮ１、ＡＩＮ２、…、ＡＩＮｍ、又は、入力ＢＩＮ１、ＢＩＮ２、…、ＢＩＮｍ、又は、入力ＣＩＮ１、ＣＩＮ２、…、ＣＩＮｍが選択される。
又、出力信号用テスト回路２２のノーマル入力ＩＮ１、ＩＮ２、…ＩＮｍには内部論理部からノーマル信号が入力されるようになっている。又、出力信号用テスト回路２２の出力ＯＵＴ１、ＯＵＴ２、…ＯＵＴｍは出力バッファ１６、１７、１８を介して出力信号ＯＵＴ１、ＯＵＴ２、…ＯＵＴｍとしてチップの出力端子７、８、９に出力される。
【００１７】
このような回路構成においてチップの入力端子１、２、…３から入力信号ＩＮ１（ＲＳＴ）、ＩＮ２（ＣＬＫ）、…ＩＮｎの信号を印加する時に、例えば図２に示すように、まずＲＳＴにＨ、その５ｎｓ後にＣＬＫにＨ、１０ｎｓ後にＣＬＫにＬ、１５ｎｓ後にＣＬＫにＨ、…のようなタイミングで入力すると、マクロＡ２０のテスト入力ＴＩＮ１、ＴＩＮ２、…ＴＩＮｎにおけるタイミングもまずＴＩＮ１にＨ、その５ｎｓ後にＴＩＮ２にＨ、１０ｎｓ後にＴＩＮ２にＬ、１５ｎｓ後にＴＩＮ２にＨ、…となり、チップの入力端子１、２、…３に与えたタイミングが、マクロＡ２０のテスト入力ＴＩＮ１、ＴＩＮ２、…ＴＩＮｎにおけるタイミングと一致するので、マクロＡ２０のテスト入力ＴＩＮ１、ＴＩＮ２、…、ＴＩＮｎに与えたいタイミングでチップの入力端子に信号を印加すればよい。
【００１８】
出力端子側も同様に、チップの出力端子ＯＵＴ１、ＯＵＴ２、…、ＯＵＴｍで観測した変化のタイミングがマクロＡ２０のテスト出力ＴＯＵＴ１、ＴＯＵＴ２、…、ＴＯＵＴｎの変化のタイミングと一致する。
【００１９】
【発明の効果】
本発明は上述のように構成したから、テスト回路の影響がなくなり、即ち、チップの入力端子間に与えたタイミングがマクロのテスト入力間におけるタイミングと一致し、又、チップの出力端子間に表れるタイミングがマクロのテスト出力間のタイミングと一致するため、厳しいタイミングでテストすることを前提で作られているテストパターンでも、オリジナルのＬＦＴ（Ｌｏｏｓｅ  Ｆｕｎｃｔｉｏｎ  Ｔｅｓｔ）テストのタイミングでＬＦＴテストができる。
【００２０】
更に、搭載したマクロを実動作に近いタイミングでテストできるという効果を奏する。
【図面の簡単な説明】
【図１】本発明を示すテスト回路の回路図である。
【図２】信号のタイミングの一例を示す波形図である。
【図３】従来のテスト回路の回路図である。
【符号の説明】
１〜６      入力端子
７〜９      出力端子
１０〜１８    バッファ
１９          ＣＴＳ
２１  入力信号用テスト回路
２２  出力信号用テスト回路
２０          マクロＡ
２５〜３８    遅延回路
【図１】
0003626004.tif 000002
【図２】
0003626004.tif 000003
【図３】
0003626004.tif 000004