(57)【特許請求の範囲】
【請求項１】
基板と、該基板上に形成された十字状の感磁部と該感磁部の端部に電極部を有する半導体膜とを有するホール素子であって、前記感磁部と前記電極部の境界の形状が前記感磁部の中心からみて凸状かつ対称となっていることを特徴とするホール素子。
【請求項２】
前記半導体薄膜がインジウムアンチモン系化合物半導体薄膜であることを特徴とする請求項１に記載のホール素子。
【請求項３】
前記基板がセラミック基板であることを特徴とする請求項１または２に記載のホール素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はホール素子に関し、特に不平衡電圧が小さく、その素子間のばらつきが小さいホール素子に関する。
【０００２】
【従来の技術】
ホール素子は、ＶＴＲ、フロッピーディスク、ＣＤ−ＲＯＭ等のドライブモータ用の回転位置検出センサとして広く用いられている。モータの小型化に伴って、Ｓ／Ｎ比の大きいホール素子の要求が益々強まっている。
【０００３】
高感度にすれば自ずとＳ／Ｎ比が高くなる。そうした高感度ホール素子のペレットは、高透磁率強磁性体基板の上に移動度の高い半導体薄膜が配置され、さらにその上にほぼ直方体の磁気集束用磁性体チップが載せられている構造体をなしている。例えば、特公昭５１−４５２３４号公報には、ホール移動度の高い薄膜をこの構造体中に配置するための方法が示されている。すなわち、まず雲母などの結晶性基板上に化合物半導体薄膜を形成し、この化合物半導体薄膜をエポキシ等の接着剤を用いて高透磁率強磁性体基板に接着した後、結晶性基板を除去し、半導体薄膜に所望のパターンを形成し、次いで接着剤で半導体薄膜の感磁部の上に磁気集束用磁性体チップを載せることによって積層構造体を形成する方法である。
【０００４】
一方、高透磁率強磁性体基板の表面に特定の絶縁層を形成した後、半導体薄形成法を改良して半導体薄膜を形成し、感磁部上に同様に磁気集束用磁性体チップを付けて上述した構造体とする方法も提案されている。
【０００５】
また、近年、ホール素子の高感度化の要求と相まって、ノイズレベル低減化の要求が強まってきている。ここで、ホール素子でのノイズレベルは不平衡電圧の値によって決まる。
【０００６】
ところが、上述のようにして形成したペレットを使用してホール素子を作製し、その不平衡電圧を調べたところ、素子によってばらつきがあり、不平衡電圧が極めて小さいものからかなり大きなものまで種々存在した。
【０００７】
【発明が解決しようとする課題】
図３は、通常使用されるペレットの感磁部パターンの一例を示すものである。基板１上に絶縁膜２が形成され、その上に、十字状の感磁部３とその４隅に電極部４を有するパターンが形成され、電極部４にはボンディング電極層が形成されている。感磁部３と電極部４の境界は直線状になっている。
【０００８】
このような通常のホール素子において、不平衡電圧は、半導体薄膜の組成や膜厚が均一でない時やパターンがいびつなときに発生することは知られている。しかし、そうでない時にも大きな不平衡電圧を示すものがあることが分かった。
【０００９】
そこで、本発明は不平衡電圧が小さく、しかもそのばらつきの範囲が狭いホール素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者らは、上記不平衡電圧のばらつきがなぜ起こるのかを、種々のパターのマスクを試作して種々の形状の感磁部を有するペレットを作製し、感磁部パターンと不平衡電圧のばらつきとの対応関係を調査した。その結果、感磁部と電極部との境界の形状が不平衡電圧のばらつきを決定する一つの重要な因子であることを見出した。図３に示したように直線であった感磁部と電極部の形状を変えると不平衡電圧のばらつきが変わること、およびそのばらつきの範囲が狭くなる条件があることを見出して本発明をなすに至ったものである。
【００１１】
即ち、本発明によるホール素子は、基板と、該基板上に形成された十字状の感磁部と該感磁部の端部に電極部を有する半導体膜とを有するホール素子であって、前記感磁部と前記電極部の境界の形状が前記感磁部の中心からみて凸状かつ対称となっていることを特徴とする。
【００１２】
感磁部を構成する半導体薄膜は、インジウムアンチモン、インジウム砒素、ガリウム砒素等の化合物半導体から選択できる。これらのうち、高感度ホール素子に特に適しているのは移動度の高いインジウムアンチモン系化合物半導体薄膜である。ここで、インジウムアンチモン系化合物半導体とは、一般式Ｉｎ1-x ＶX Ｓｂ1-y Ｗy （ただし、ＶはＧａ、Ａｌの１種または２種、Ｗは燐、砒素の１種または２種、ｘおよびｙはそれぞれ０〜０．５）で表される化合物半導体である。これらの化合物半導体を感磁部とするホール素子がセンサとして機能するためには、実用上の抵抗値を確保する必要があり、厚みを０．５〜１．５μｍ程度に薄膜化することが必須の要件である。もちろん、高感度を確保するために、高い移動度も当然必要である。本発明者らは、この系の高移動度化の方法を種々提案してきたが、これらの方法により作成した半導体薄膜を本発明に好適に適用できる（特公平１−１３２１１号公報、特公平１−１５１３５号公報、特公平２−４７８４９号公報、特公平２−４７８５０号公報、特公平３−５９５７１号公報参照）。
【００１３】
非常に高感度なホール素子にするには、前述したように、基板に高透磁率強磁性体を用い、半導体薄膜の感磁部の上にさらに磁気集束用磁性体チップを載せる構造にするのが一つの態様である。この場合にも本発明の感磁部パターンが有効であって、非常に高いＳ／Ｎ比を有するホール素子とすることができる。
【００１４】
基板の材料としては、パーマロイ、鉄珪素合金、Ｍｎ−Ｚｎフェライト等の高透磁率磁性体、あるいはアルミナその他のセラミックス等の非磁性体を用いることができる。
【００１５】
【発明の実施の形態】
図１および図２は、本発明の実施例としてのホール素子の平面図である。
【００１６】
基板１上に樹脂あるいはガラス、ＳｉＯ2 等の無機物からなる絶縁層２を介して、感磁部となる半導体層が形成され、この半導体層の所定部分に所定パターンの感磁部３が形成され、感磁部３とつながる半導体層上に電極部４として金属膜が形成されている。電極部４の一部にはさらにボンディング用電極層５が付けられている態様となっている。ただし、絶縁層２は必須の要件ではなく、基板１が例えばセラミックスからなる場合には省略することができる。感磁部３と電極部４の境界の形状が図３に示した従来例と異なり、感磁部の中心から見て凸状になっているのが特徴である。こうした形状にすることによって、不平衡電圧の素子間のばらつきを小さくすることができる。興味深いことに、感磁部３と電極部４の境界の形状が図１および図２とは逆に感磁部の中心から見て凹状になると、直線状の場合より不平衡電圧のばらつきが悪くなった。
【００１７】
ところで、感磁部の長さとその幅が素子の抵抗値と感度を決める。例えば、厚みが大きく抵抗値の低い半導体薄膜を基準の抵抗値にするためには、長さを長く幅を小さくしなければならないが、そうすると感度が低くなる。本発明のように、感磁部と電極部の境界が曲線状の場合には、直線状の場合とは当然異なってくる。この場合の長さは、最長（感磁部幅の中央の長さ）と最短（感磁部幅方向端部の長さ）のほぼ中間の値を用いてパターンを設計することができる。正確には、感磁部と電極部の境界の形状に依存するので、試作によってマスクパターンを決定することが必要である。
【００１８】
基板上に形成された半導体薄膜を、パターニング工程において、所望の特性のでる長さと幅のマスクを用い、多数の素子を一括してパターン形成を行う。その際、電極部の形成も併せて行う。その後、ダイシング工程により、個別のペレットとし、これらのペレットをダイボンダー等でリードフレームに固着し、ペレットの電極とリードフレームとをワイヤーボンダー等でつなぎ、さらにモールド工程などによりホール素子とするのが製造の一つの態様である。
【００１９】
このようにして作ったホール素子は、不平衡電圧の素子間のばらつきが少ない。
【００２０】
【実施例】
以下に、実施例によって本発明をさらに詳細に説明する。
【００２１】
（実施例１、比較例１、２）
雲母を蒸着基板にして、初めにＩｎ過剰のＩｎＳｂ複合結晶（ＩｎＳｂ結晶とＩｎＳｂ膜から析出するＩｎから形成される複合結晶）薄膜を蒸着により形成し、次いで過剰のＩｎと化合物を形成するＳｂを過剰に蒸着する方法によって化学量論組成の移動度４３，０００ｃｍ2 ／Ｖ／ｓｅｃのＩｎＳｂ薄膜を雲母基板上に作製した。
【００２２】
次に、５０ｍｍ角で厚みが０．１５ｍｍのアルミナ製セラミック基板を準備し、上記のＩｎＳｂ薄膜上にポリイミド樹脂を滴下し、セラミック基板をその上に重ね、重しを置いて２００℃で１２時間放置した。次に室温に戻し、雲母を剥ぎ取った。こうしてセラミック基板上に担持されたＩｎＳｂ薄膜に、フォトリソグラフィーの手法によって感磁部パターンを形成した。
【００２３】
感磁部の幅が１４０μｍ、長さが最長部分５４０μｍ、最短部分４９０μｍで、図１に示すように感磁部と電極部の境界の形状が感磁部の中心から見て凸状のパターン（実施例１用）、感磁部の幅が１４０μｍ、長さが４９０μｍで、感磁部と電極部の境界の形状が図３に示すように直線状のパターン（比較例１用）、および感磁部の幅が１４０μｍ、長さが最長部分５４０μｍ、最短部分４９０μｍで、ただし感磁部と電極部の境界の形状が感磁部の中心から見て凹状のパターン（比較例２用）の３種類のパターンをその順に繰り返して配列させたマスクを用いて３種類のそれぞれのパターンの感磁部を多数パターニングした。電極部はＣｕで、ボンディング電極部はＮｉとＡｕの積層構造とした。このようにして、上述したマスクパターンに相当する感磁部パターンを有する実施例１、比較例２、３のホール素子を同一の工程で同時に作製した。このようにすることによって、半導体薄膜の組成、厚みの変動等の要因による不平衡電圧のばらつきを一定化することができ、感磁部と電極部の境界の形状の影響を正しく評価することができる。実施例１、および比較例１、２のホール素子をそれぞれ３００個づつランダムに抜き取って、不平衡電圧を測定してその素子間のばらつきの分布を計算した。ばらつきの分布はいずれの場合も０ｍＶを中心とした正規分布と仮定できる。
【００２４】
感磁部と電極部の境界の形状が感磁部中心から見て凸状の実施例１の素子の場合、入力電圧１Ｖ印加時の不平衡電圧のばらつきの分布の偏差σは１．１ｍＶであった。それに対して、感磁部と電極部の境界の形状が直線状の比較例１、および境界の形状が感磁部中心から見て凹状の比較例２の場合は、不平衡電圧のばらつきの分布の偏差σはそれぞれ１．９ｍＶおよび２．６ｍＶで、実施例１より大きかった。
【００２５】
（実施例２、比較例３、４）
図２に示したいわゆる対角パターンの感磁部を有するホール素子を作製した。図２における参照符号は図１と同様であり、説明を省略する。図２の対角パターンを有し、感磁部の寸法および感磁部と電極部の境界の形状が実施例１、比較例１および比較例２と同じ素子をそれぞれ実施例２、比較例３、比較例４としてそれぞれ３００個の素子について不平衡電圧を測定し、そのばらつきの分布を計算した。
【００２６】
１Ｖ印加時の、実施例２、比較例３および比較例４の不平衡電圧のばらつきの分布の偏差σは、それぞれ実施例１、比較例１および比較例２とほぼ同様であった。
【００２７】
（実施例３、比較例５、６）
３インチ（約７．６ｃｍ）角で厚みが０．３ｍｍの高透磁率フェライト、例えばＭｎ−Ｚｎフェライトを強磁性体基板とし、その上にスパッタリングによってコーニング社製の７０５９ガラスを０．５μｍの厚さに付着し、初めにＩｎ過剰のＩｎＳｂ複合結晶薄膜を蒸着によってガラス膜上に形成し、次いで、過剰のＳｂを蒸着してＩｎＳｂ薄膜を形成し、その後、ＩｎＳｂ薄膜を所望の抵抗値になるまで研磨する方法で半導体薄膜がガラス膜を介して強磁性体上に担時された構造を作製した。この半導体薄膜に実施例１、比較例１および比較例２と同じパターンのマスクを用いてパターニングを行い、実施例３、比較例５および比較例６の素子を同時に作製した。先の実施例と同様に、それぞれ３００個の素子について不平衡電圧を測定し、その素子間のばらつきを計算した。ばらつきの分布はいずれの場合も０ｍＶを中心とした正規分布と仮定できる。
【００２８】
感磁部と電極部の境界の形状が感磁部中心から見て凸状の実施例３の素子は、１Ｖ印加時の不平衡電圧のばらつきの分布の偏差σは１．６ｍＶであった。それに対して、境界の形状が直線状の比較例５および境界の形状が感磁部の中心から見て凹状の比較例６の不平衡電圧のばらつきの分布の偏差σはそれぞれ２．３ｍＶおよび２．７ｍＶで実施例３より大きかった。。
【００２９】
（実施例４、比較例７、８）
実施例３、比較例５、６で説明した感磁部パターンを有する半導体薄膜の感磁部のほぼ中心上に、特公平７−１３９８７号公報に記載の方法で、一辺の長さが３００μｍの立方体の高透磁率フェライトチップを、シリコーン樹脂を接着剤として載せた。
【００３０】
ダイシング、ダイボンディング、ワイヤーボンディング、モールドなどの工程を経て、実施例４、比較例７および比較例８の素子を同時に作製した。それぞれ３００個の素子について感度を測定したところ、感磁部と電極部の境界の形状が直線状の比較例７の素子の感度は、入力電圧１Ｖ、磁界５００Ｇで平均２８０ｍＶであった。感磁部と電極部の境界の形状が感磁部中心から見て凸状の実施例４の素子は約６％これより小さく、境界の形状が感磁部中心から見て凹状の比較例８の素子の場合は約６％比較例７より大きかった。
【００３１】
また、先の実施例と同様にそれぞれ３００個の素子について不平衡電圧を測定した。不平衡電圧のばらつきの分布はいずれの場合も正規分布と仮定できる。実施例４の場合の不平衡電圧の素子間のばらつきの分布の偏差σは２．１ｍＶであった。それに対して、比較例７および比較例８の不平衡電圧のばらつきの分布の偏差σはそれぞれ２．５ｍＶおよび２．９ｍＶで実施例４より大きかった。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、高感度で、不平衡電圧が小さく、しかもその素子間のばらつきの小さいホール素子を得ることができる。
【図面の簡単な説明】
【図１】本発明によるホール素子の一実施例の平面図である。
【図２】本発明によるホール素子の他の実施例の平面図である。
【図３】従来のホール素子の一例の平面図である。
【符号の説明】
１  基板
２  絶縁層
３  化合物半導体層の感磁部
４  電極部
５  ボンディング電極部
【図１】
0003715380.tif 000002
【図２】
0003715380.tif 000003
【図３】
0003715380.tif 000004