(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成した不純物領域と、上記不純物領域上に形成した金属ケイ化物層と、上記金属ケイ化物層上に形成した金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形成した金属窒化物層とを、上記順序に積層した構造を含んで成る半導体デバイスの導電層において、上記金属ケイ化物層はＴｉＳｉ２層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成ることを特徴とする半導体デバイスの導電層。
【請求項２】
半導体基板上に形成された不純物領域とゲート電極とを含んで成るMOSFETであって、上記不純物領域上と上記ゲート電極の上面とに形成された金属ケイ化物層と、上記金属ケイ化物層上に形成された金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形成された金属窒化物層とを含んで成るMOSFETにおいて、上記金属ケイ化物層はＴｉＳｉ２層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成ることを特徴とするMOSFET。
【請求項３】
（１）半導体基板上に不純物領域を形成する工程と、
（２）上記不純物領域上に金属層を形成する工程と、
（３）不活性ガス雰囲気中で熱処理を施して、上記金属層と上記半導体基板のシリコンとを結合させ、準安定相の金属ケイ化物層を形成する工程と、
（４）窒素を含む雰囲気中で熱処理を施して、準安定相の上記金属ケイ化物層を、安定相の金属ケイ化物層と金属ケイ化窒化物層と金属窒化物層とに相転換する工程と、
を含んで成り、上記各工程により、上記不純物領域と、安定相の上記金属ケイ化物層と、上記金属ケイ化窒化物層と、上記金属窒化物層とを上記順序に積層することを含んで成る半導体デバイスの導電層製造方法において、
安定相の上記金属ケイ化物層はＴｉＳｉ２層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成り、
上記工程（２）の上記金属層は、チタニウム層であって、スパッタリングによって厚さ約１０００Åに形成し、
上記工程（３）の上記熱処理は、６００〜７００℃の温度で、約２０分間、アルゴンまたはネオンガス雰囲気中で実施してＴｉＳｉ層を形成し、
上記工程（４）の上記熱処理は、約７００℃の温度で、ＮＨ３ガス雰囲気中で実施して、上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ層の下の上記ＴｉＳｉ層からＴｉＳｉ２層を形成し、上記ＴｉＮ層と上記ＴｉＳｉ２層との間にＴｉＳｉＮ層を形成し、
上記各工程により、上記不純物領域と、上記ＴｉＳｉ２層と、上記ＴｉＳｉＮ層と、上記ＴｉＮ層とを上記順序に積層することを特徴とする半導体デバイスの導電層製造方法。
【請求項４】
半導体基板にMOSFETを製造する方法において
（１）半導体シリコンで形成され、それぞれの上面が露出したソースと、ドレインと、ゲート電極とを形成する工程と、
（２）全面に金属層を形成する工程と、
（３）不活性ガス雰囲気中で熱処理を施して、上記金属層と上記シリコンとを結合させ、準安定相の金属ケイ化物層を形成する工程と、
（４）窒素を含むガス雰囲気中で熱処理を施して、準安定相の上記金属ケイ化物層を安定相の金属ケイ化物層に相転換する工程と、
を含んで成るMOSFET製造方法において、
上記工程（２）においては、上記ソースと、上記ドレインと、上記ゲート電極との上にチタニウム層を形成し、
上記工程（３）の上記熱処理は、６００〜７００℃の温度で、約２０分間、不活性ガス雰囲気中で実施してＴｉＳｉ層を形成し、
上記工程（４）の上記熱処理は、約７００℃の温度で、ＮＨ３ガス雰囲気中で実施して上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ層の下の上記ＴｉＳｉ層からＴｉＳｉ２層を形成し、上記ＴｉＮ層と上記ＴｉＳｉ２層との間にＴｉＳｉＮ層を形成し、
上記各工程により、上記不純物領域と、上記ＴｉＳｉ２層と、上記ＴｉＳｉＮ層と、上記ＴｉＮ層とを上記順序に積層することを特徴とするMOSFET製造方法。
【請求項５】
請求項４において、上記工程（２）の上記金属層は、スパッタリングによって厚さ約１０００Åに形成し、上記工程（３）の上記熱処理は、アルゴンまたはネオンガス雰囲気中で実施することを特徴とするMOSFET製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体デバイス及びその製造方法に関し、特に、高集積度MOSFETに適した半導体デバイスのケイ化物導電層、高集積度MOSFETデバイス及びそれらの製造方法に関する。
【０００２】
【従来の技術】
ＩＣの高集積度化と共に単位素子の寸法は縮小されてきており、これに伴いトランジスタのゲート線の寸法も縮小されてきている。その結果、ゲート電極及びソース・ドレインのとコンタクト部位における抵抗増加が問題となってきている。
【０００３】
この問題を解決するための従来技術として、多結晶シリコンのゲート電極上とシリコン基板のコンタクト部位とに金属ケイ化物層を形成する技術が開発された。これによって、トランジスタのゲート電極と、ソース・ドレインのコンタクト部位における抵抗は減少し、デバイスの性能が改善されてきた。
【０００４】
この技術の初期の頃には、金属ケイ化物層のゲート電極上への形成とソース・ドレイン領域への形成とは別々の工程として実施されていた。その後、工程の簡素化と製作費の節減のため、これらを同１工程内で実行するサリサイド（salicide； self aligned silicide formation、自己整合ケイ化物形成)法が開発された。
【０００５】
このサリサイド法では、シリコンが露出している部分と絶縁物の部分とに金属を同時にコーティングした後、熱処理を施す。すると、シリコンが露出している部分にはケイ化反応によってケイ化物が形成され、他方、絶縁物の部分には金属のままの状態が残される。この性質を利用して、選択的にケイ化物を形成したり、エッチングによって選択的に金属層を除去したりすることができる。
【０００６】
サリサイド法がトランジスタの製作に適用されるようになって、既存のCVD(Chemical Vapour Deposition、化学蒸着）に基づくケイ化物形成法は、サリサイド法に取って代わられることになった。特に、この工法は、金属としても、またそのケイ化物としても電気抵抗値が低いチタン及びチタンケイ化物の形成に使用されている。
【０００７】
しかし、従来のチタンサリサイド法による形成工程では、１回の熱処理のみによるケイ化反応でＴｉＳｉ２を形成するが、化学量論上、１個のＴｉ原子が２個のＳｉ原子を必要とするので、トランジスタのソース・ドレインのジャンクションにＴｉが甚だしく進入するという問題がある。更に、ＴｉＳｉ２と配線に使用されるＡｌとの界面に異種材料が進入し、特に、ＴｉＳｉ２が酸化されてＴｉＯ２を形成し、その結果、コンタクト部位の抵抗値Ｒｃが増加するという問題がある。また、ＴｉＳｉ２は、Ｓｉ原子の拡散を防止するという役割を果たすことは出来ないので、Ｓｉ原子がＴｉＳｉ２を通過して溶融状態のＡｌ配線内に進入する。そのため、Ａｌジャンクションスパイク（Al junction spike）やＡｌ配線内へのエレクトロ−ミグレーション（electro-migration）の問題は解消されない。
【０００８】
そこで、Ｓｉ原子がＴｉＳｉ２を通過して溶融状態のＡｌ配線内に進入する問題を解決するために、Ａｌ配線とＴｉＳｉ２層との間に拡散防止層としてＴｉＮ層を配置するＡｌ−ＴｉＮ−ＴｉＳｉ２構造のコンタクト金属化技術が開発された。
【０００９】
しかし、この技術は別の諸問題をもたらした。即ち、ＴｉＮ層をスパッタリングで別に堆積する必要がある。また、従来のＴｉサリサイド法と同様に、ＴｉＳｉ２層が大気に曝されると異物質が進入してＴｉＳｉ２を酸化し、自然酸化物のＴｉＯ２を形成する。その結果、ＴｉＮとＴｉＳｉ２間の界面の接触抵抗Ｒｃの値は全く改善されない。つまり、Ａｌ配線へのＳｉ原子の拡散は防止出来るが、ＴｉＳｉ２のジャンクションへの異物質進入の問題は未解決のまま残っている。
【００１０】
以下、従来のＴｉサリサイド法について図５を用いて説明する。
【００１１】
まず、Ｐ型シリコン基板１１に、単位素子を形成する活性領域と、その活性領域を電気的に分離するフィールド領域１２とを、ロコス（LOCOS、シリコン窒化層を利用したシリコン基板の選択的酸化構造）法で形成する。次に、熱酸化層を成長させてトランジスタのゲート絶縁層を形成した後、多結晶シリコン導電層のゲート１３を形成する。
【００１２】
次に、多結晶シリコン導電層のゲート１３の両側面にＣＶＤ（化学蒸着）でＳｉＯ２を堆積した後、エッチングバックして、ＳｉＯ２側壁スペーサ１４を形成する。次に、不純物注入を施して、自己整合のソース・ドレイン領域１５を、ＳｉＯ２側壁スペーサ１４を持った多結晶シリコン導電層ゲート１３とフィールド領域１２との間のシリコン基板表面に形成する。
【００１３】
次に、ウエハの全表面にスパッタリングによってＴｉを堆積する。次に、不活性ガス雰囲気中で、７００〜８００℃の温度で熱処理を施して、露出している多結晶シリコン導電層のゲート１３上とシリコン基板のソース・ドレイン領域１５上とに、ＴｉＳｉ２層１６を選択的に形成する。この熱処理間には、１個のＴｉ原子が２個のＳｉ原子と結合されてＴｉＳｉ２が形成され、そのＳｉ原子はシリコン層または多結晶シリコン導電層のゲート１３から供給される。つまり、Ｔｉ金属が、露出した表面から深さ方向にシリコンを吸収することによってＴｉＳｉ２が形成される。
【００１４】
次に、上記工程を経た構造をアンモニア溶液に浸して、ケイ化反応を生じなかった残存Ｔｉ層を除去する。その後、ＴｉＳｉ２安定化熱処理を施した後、ウエハの全表面にＰＳＧ(phospho-silicate glass、リン−ケイ酸塩ガラス)層１７をコーティングする。次いで、ソース・ドレイン領域１５にコンタクト穴を設け、スパッタリングによってＡｌを堆積し、パターニングしてアルミニウム配線１８を形成して、トランジスタの製作を完了する。
【００１５】
米国特許第4,855,798号には、別のサリサイド法が開示されている。この方法においては、ゲートの側壁スペーサを形成した直後にＴｉを堆積し、窒素雰囲気中で熱処理して、絶縁層上のＴｉはＴｉＮにし、シリコンの表面上のＴｉはＴｉＳｉ２にし、このＴｉＳｉ２層の上にはケイ化窒化物（ＴｉＳｉ２Ｎ）が形成されるようにする。この反応の後、ＴｉＮを除去してサリサイド工程を完了する。本方法においては、ＴｉＮとＴｉＳｉ２Ｎとの選択エッチング特性が良くないので、ＴｉＮを除去した後のゲートとソース・ドレイン領域との間で短絡を生じやすい。また、ＴｉＮを除去した後のソース・ドレイン領域の上に残留するＴｉＳｉ２Ｎ層の厚さは薄いので、拡散防止層としては充分には役立たない。更に、ＴｉＮを除去した後のソース・ドレイン領域の上に残留するＴｉＳｉ２Ｎ層はステップ形状をしている。
【００１６】
【発明が解決しようとする課題】
上記従来技術に於いては、上述のように、ＴｉＳｉ２層の形成中におけるＳｉ原子の甚だしい消費のためにＴｉ原子がソース・ドレインジャンクションへ進入するので、ジャンクションの特性が低下し、また、薄いソース・ドレインジャンクションを形成することは不可能であるという問題がある。
【００１７】
更に、ＴｉＳｉ２層はＳｉ原子の拡散防止層の役割を果たすことは出来ないので、Ｓｉ原子がＡｌ配線の中へ拡散され、ジャンクションがＡｌスパイクによって損傷を受けやすく、あるいは、Ａｌ配線のエレクトロ−ミグレーションが生じ、トランジスタの信頼性を損なうという問題がある。
【００１８】
更に、ＴｉＳｉ２は大気に曝されると容易に酸化されるので、Ａｌを堆積すると、Ａｌ層とＴｉＳｉ２層との界面にＴｉＯ２のような異物が形成され、接触抵抗Ｒｃが増大し、このため、トランジスタの動作速度が低下するという問題がある。  本発明の目的は、上記従来技術の問題点を解決して、トランジスタの動作速度が低下することのない半導体デバイスの導電層、MOSFET及びそれらの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本願発明の半導体デバイスの導電層は、
半導体基板上に形成した不純物領域と、上記不純物領域上に形成した金属ケイ化物層と、上記金属ケイ化物層上に形成した金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形成した金属窒化物層とを、上記順序に積層した構造を含んで成る半導体デバイスの導電層において、上記金属ケイ化物層はＴｉＳｉ２層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成ることを特徴とする。
【００２０】
本発明のMOSFETは、
半導体基板上に形成された不純物領域とゲート電極とを含んで成るMOSFETであって、上記不純物領域上と上記ゲート電極の上面とに形成された金属ケイ化物層と、上記金属ケイ化物層上に形成された金属ケイ化窒化物層と、上記金属ケイ化窒化物層上に形成された金属窒化物層とを含んで成るMOSFETにおいて、上記金属ケイ化物層はＴｉＳｉ２層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成ることを特徴とする。
【００２１】
本発明の半導体デバイスの導電層製造方法は、
（１）半導体基板上に不純物領域を形成する工程と、
（２）上記不純物領域上に金属層を形成する工程と、
（３）不活性ガス雰囲気中で熱処理を施して、上記金属層と上記半導体基板のシリコンとを結合させ、準安定相の金属ケイ化物層を形成する工程と、
（４）窒素を含む雰囲気中で熱処理を施して、準安定相の上記金属ケイ化物層を、安定相の金属ケイ化物層と金属ケイ化窒化物層と金属窒化物層とに相転換する工程と、
を含んで成り、上記各工程により、上記不純物領域と、安定相の上記金属ケイ化物層と、上記金属ケイ化窒化物層と、上記金属窒化物層とを上記順序に積層することを含んで成る半導体デバイスの導電層製造方法において、
安定相の上記金属ケイ化物層はＴｉＳｉ２層から成り、上記金属ケイ化窒化物層はＴｉＳｉＮ層から成り、上記金属窒化物層はＴｉＮ層から成り、
上記工程（２）の上記金属層は、チタニウム層であって、スパッタリングによって厚さ約１０００Åに形成し、
上記工程（３）の上記熱処理は、６００〜７００℃の温度で、約２０分間、アルゴンまたはネオンガス雰囲気中で実施してＴｉＳｉ層を形成し、
上記工程（４）の上記熱処理は、約７００℃の温度で、ＮＨ３ガス雰囲気中で実施して、上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ層の下の上記ＴｉＳｉ層からＴｉＳｉ２層を形成し、上記ＴｉＮ層と上記ＴｉＳｉ２層との間にＴｉＳｉＮ層を形成し、
上記各工程により、上記不純物領域と、上記ＴｉＳｉ２層と、上記ＴｉＳｉＮ層と、上記ＴｉＮ層とを上記順序に積層することを特徴とする。
【００２２】
本願発明のMOSFETを製造する方法は、
半導体基板にMOSFETを製造する方法において
（１）半導体シリコンで形成され、それぞれの上面が露出したソースと、ドレインと、ゲート電極とを形成する工程と、
（２）全面に金属層を形成する工程と、
（３）不活性ガス雰囲気中で熱処理を施して、上記金属層と上記シリコンとを結合させ、準安定相の金属ケイ化物層を形成する工程と、
（４）窒素を含むガス雰囲気中で熱処理を施して、準安定相の上記金属ケイ化物層を安定相の金属ケイ化物層に相転換する工程と、
を含んで成るMOSFET製造方法において、
上記工程（２）においては、上記ソースと、上記ドレインと、上記ゲート電極との上にチタニウム層を形成し、
上記工程（３）の上記熱処理は、６００〜７００℃の温度で、約２０分間、不活性ガス雰囲気中で実施してＴｉＳｉ層を形成し、
上記工程（４）の上記熱処理は、約７００℃の温度で、ＮＨ３ガス雰囲気中で実施して、上記ＴｉＳｉ層上にＴｉＮ層を形成し、上記ＴｉＮ層の下の上記ＴｉＳｉ層からＴｉＳｉ２層を形成し、上記ＴｉＮ層と上記ＴｉＳｉ２層との間にＴｉＳｉＮ層を形成し、
上記各工程により、上記不純物領域と、上記ＴｉＳｉ２層と、上記ＴｉＳｉＮ層と、上記ＴｉＮ層とを上記順序に積層することを特徴とする。
【００２３】
この場合、上記工程（２）の上記金属層は、スパッタリングによって厚さ約１０００Åに形成し、上記工程（３）の上記熱処理は、アルゴンまたはネオンガス雰囲気中で実施することを特徴とする。
【００２４】
【作用】
本願発明によれば、Ｓｉ層の表面にＴｉ層を堆積し、その後、従来技術におけるＴｉＳｉ２層形成温度よりも低い６００〜７００℃の温度で熱処理を施すので、ＴｉＳｉ層（単ケイ化物層）が形成される。その後、窒素雰囲気中でＴｉＳｉ層に長時間の熱処理を施すので、表面上にＴｉＮ層が形成され、同時にＴｉＳｉ２層が形成される。即ち、
２ＴｉＳｉ＋Ｎ２→２ＴｉＮ＋２Ｓｉ  ……  （１）
ＴｉＳｉ＋Ｓｉ→ＴｉＳｉ２  ………………  （２）
において、式（１）に示すように、ＴｉＮ層が形成されると同時にＳｉ原子が残される。残されたＳｉ原子はＴｉＳｉ２層形成時のＳｉ供給源となる。
【００２５】
図３及び図４に示すように、ケイ化反応を６００〜７００℃の温度で生じさせると、ＴｉＳｉ相がＴｉＳｉ２相よりも大きい割合で形成される。更に、熱力学的にＴｉＳｉよりも大きな成長ポテンシャルを有するＴｉＮを形成するために、約７００℃の温度で、長時間にわたって、窒素（Ｎ２，ＮＨ３）を含有するガス雰囲気中で熱処理を施すので、ＴｉＳｉのＳｉがＮによって置換され、同時に、図４に示すように、ＴｉＳｉからＴｉＳｉ２への相転移が生じる。ＴｉＳｉからＴｉＳｉ２への相転移が生じると、ＴｉＮ反応時に残されたＳｉがＴｉＳｉ２のＳｉ供給源となるので、シリコン層からのＳｉ消費は最小限となる。
【００２６】
本願発明によれば、ＴｉとＳｉとが反応してケイ化物を形成する際、ＴｉＳｉ２とは異なる中間相（反応が最終相へ進行する際の中間段階において生じる準安定相）のＴｉＳｉを形成するので、Ｔｉ原子１個がＳｉ原子１個を必要とすることになり、ＴｉＳｉ２が直接生成される場合に比し、Ｔｉと接するシリコン層でのＳｉの消費は１／２となる。また、最終相のＴｉＳｉ２形成の熱処理工程においては、窒素を供給してＴｉＳｉの表面にＴｉＮを形成するが、ＴｉＮ形成反応の際に残ったＳｉが、ＴｉＳｉが最終安定相であるＴｉＳｉ２に遷移する際に供給されるので、シリコン基板（即ち、拡散領域及びソース・ドレイン領域）から供給されるＳｉ原子の消費は最小化される。
【００２７】
従って、従来技術と同様なＴｉＳｉ２ケイ化物層をゲート多結晶シリコン上とトランジスタのソース・ドレイン領域上とに形成するが、従来技術と比較して、ＴｉＳｉ２のジャンクションへの侵入を抑制することが可能となる。また、別の工程を加えることなく窒素雰囲気中でＴｉＮ層をＴｉＳｉ２層上に形成することが出来るので、ソース・ドレイン領域のコンタクトをＡｌ／ＴｉＮ／ＴｉＳｉ２構造とすることが出来、Ａｌ層とＴｉＳｉ２層との間に拡散防止層（ＴｉＮ膜）が形成され、信頼性の高いコンタクト配線構造が得られる。
【００２８】
【実施例】
以下本発明の１実施例を、図１および図２を参照して説明する。
【００２９】
先ず、図１（ａ）に示すように、ＬＯＣＯＳ法を施して、第１導電型（ｐ型）シリコン基板２１の非活性領域２２と活性領域（非活性領域２２以外の領域）とを従来技術で分離する。次に、ゲート絶縁層２３としてシリコン熱酸化層を約１００Åの厚さでシリコン基板２１上に形成する。次に、多結晶シリコンを約２５００Åの厚さでＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition、低圧化学蒸着）法によって堆積し、ゲート電極２４として用いる導電層を形成し、ホトエッチングによりパターニングしてゲート電極２４を形成する。
【００３０】
次に、図１（ｂ）に示すように、ＣＶＤ（化学蒸着）でＳｉＯ２を堆積し、エッチングバックしてゲート電極２４の両側にＳｉＯ２側壁スペーサ２５を形成する。次に、イオン注入を実施して、シリコン基板２１に不純物を浸透させ、不純物領域を形成してソース・ドレイン領域２６を形成する。
【００３１】
次に、図１（ｃ）に示すように、チタニウム（Ｔｉ）をスパッタリングによって表面全体に約１０００Åの厚さに堆積して、チタニウム層２７を形成する。
【００３２】
次に、図１（ｄ）に示すように、不活性ガス（ＡｒまたはＮ２）雰囲気中で、温度６００〜７００℃の熱処理を２０分間施してＴｉＳｉ単ケイ化物層３０を形成する。
【００３３】
次に、図２（ｅ）に示すように、アンモニア液に浸して、Ｓｉと反応しなかったＴｉを取り除き、ＴｉＳｉ単ケイ化物層３０のみをゲート電極２４、ソース・ドレイン領域２６の上に残す。
【００３４】
次に、図２（ｆ）に示すように、ＮＨ３ガスの雰囲気中で、約７００℃の温度で熱処理を施して、ＴｉＳｉ単ケイ化物層３０の上にＴｉＮ層３２を形成する。この条件のもとに、ＴｉＮ層３２の下のＴｉＳｉ単ケイ化物層３０は、ＴｉＳｉ２層３１に変換する。また、この条件のもとでは、ＴｉＮ層３２とＴｉＳｉ２層３１との間には、ＴｉＳｉＮの薄膜が形成され得る。
【００３５】
換言すれば、ＴｉＳｉ２層３１は、次のような２段階のケイ化によって形成される。
0003626773.tif 000002
ここに、Ｓｉ※は、ＴｉＳｉから分離したＳｉ原子を示す。
次に、図２（ｇ）に示すように、ＣＶＤ（化学蒸着）でＳｉＯ２層３４を全面に堆積しソース・ドレイン領域２６への配線のためのコンタクト穴を形成した後、Ａｌを堆積し、パターニングを施して、配線パターン３５を形成する。
【００３６】
この後、従来技術で後工程を実施して、半導体ＭＯＳチップを完成する。
【００３７】
上記実施例においては、金属ケイ化物層を形成する金属としてチタニウムを使用したが、準安定相の金属ケイ化物層と安定相の金属ケイ化物層とに成り得る金属であればチタニウム以外の他の金属を使用してもよい。
【００３８】
【発明の効果】
本願発明によれば、ＴｉとＳｉとが反応してケイ化物を形成する際、最終の安定相に到る中間段階である準安定相のＴｉＳｉを形成するので、Ｔｉ原子１個がＳｉ原子１個を必要とすることになり、ＴｉＳｉ２が直接生成される場合に比し、Ｔｉと接するシリコン層でのＳｉの消費は１／２となる。また、最終相のＴｉＳｉ２形成の熱処理工程においては、窒素を供給してＴｉＳｉの表面にＴｉＮを形成するが、ＴｉＮ形成反応の際に残ったＳｉが、ＴｉＳｉが最終安定相であるＴｉＳｉ２に遷移する際に供給されるので、シリコン基板から供給されるＳｉ原子の消費は最小化される。従って、Ｓｉ原子の甚だしい消費に伴うＴｉ原子のソース・ドレインジャンクションへの侵入を抑制することが可能となるという効果があり、これによって、ジャンクションの特性低下を防止し、また、薄いソース・ドレインジャンクションの形成が可能となるという効果がある。
【００３９】
また、本願発明によれば、別の工程を加えることなく窒素雰囲気中でＴｉＮ層をＴｉＳｉ２層上に形成することが出来るので、ソース・ドレイン領域のコンタクトをＡｌ／ＴｉＮ／ＴｉＳｉ２構造とすることが出来、Ａｌ層とＴｉＳｉ２層との間に拡散防止層（ＴｉＮ膜）が形成され、Ｓｉ原子のＡｌ配線中への拡散を防止することが可能となり、ジャンクションがＡｌスパイクによって損傷を受けることを防止し、Ａｌ配線のエレクトロ−ミグレーションの発生を防止し、トランジスタの信頼性を向上出来るという効果がある。
【００４０】
また、本願発明によれば、Ａｌ層とＴｉＳｉ２層との間の界面への異物侵入に起因する接触抵抗Ｒｃの増加を抑制することが可能となり、トランジスタの動作速度の低下を防止出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体デバイスの製造方法の１実施例を示す製造工程断面図である。
【図２】本発明の半導体デバイスの製造方法の１実施例を示す製造工程断面図である。
【図３】熱処理温度による、チタニウム、多結晶シリコン等の濃度分布変化の状況を示すグラフである。
【図４】熱処理時間による、ケイ化チタンの準安定相と最終安定相の濃度分布変化の状況を示すグラフである。
【図５】従来の半導体デバイスの製造方法を説明するための、MOSFETの部分断面図である。
【符号の説明】
１１…Ｐ型シリコン基板、
１２…フィールド領域、
１３…ゲート、
１４…ＳｉＯ２側壁スペーサ、
１５…ソース・ドレイン領域、
１６…ＴｉＳｉ２層、
１７…ＰＳＧ層、
１８…アルミニウム配線、
２１…シリコン基板、
２２…非活性領域、
２３…ゲート絶縁層、
２４…ゲート電極、
２５…ＳｉＯ２側壁スペーサ、
２６…ソース・ドレイン領域、
２７…チタニウム層、
３０…ＴｉＳｉ単ケイ化物層、
３１…ＴｉＳｉ２層、
３２…ＴｉＮ層、
３４…ＳｉＯ２層、
３５…配線パターン
【図１】
0003626773.tif 000003
【図２】
0003626773.tif 000004
【図３】
0003626773.tif 000005
【図４】
0003626773.tif 000006
【図５】
0003626773.tif 000007