(57)【特許請求の範囲】
【請求項１】
入力信号を受ける差動アンプと、
上記差動アンプの反転出力をデジタル信号に２値化する第１の波形整形部と、
上記第１の波形整形部の出力をトリガとし、上記差動アンプの非反転出力側のロード抵抗に流れる電流を検知する手段を備え遅延量を変化させる第１の可変遅延部と、
上記差動アンプの非反転出力をデジタル信号に２値化する第２の波形整形部と、
上記第２の波形整形部の出力をトリガとし上記差動アンプの反転出力側のロード抵抗に流れる電流を検知する手段を備え遅延量を変化させる第２の可変遅延部と、
上記第１の可変遅延部の出力を一端に入力し、上記第２の可変遅延部の出力を他端に入力し、それぞれの入力タイミングで特定の状態に遷移するフリップフロップと、
を備えたコンパレータ回路。
【請求項２】
請求項１記載のコンパレータ回路において、
上記差動アンプは、ＭＯＳトランジスタで構成された２つのロード抵抗を備え、それぞれのゲートを自身のドレインに接続することにより該ロード抵抗のそれぞれに流れる電流を別のＭＯＳトランジスタへカレントミラーにより伝達できることを特徴とするコンパレータ回路。
【請求項３】
請求項１記載のコンパレータ回路において、
さらに、カレントミラーで構成された上記差動アンプのロード抵抗に流れる電流を検知する手段を備え、
上記第１及び第２の可変遅延部は、上記カレントミラーにより受け取った電流によって遅延量が可変することを特徴とするコンパレータ回路。
【請求項４】
請求項１記載のコンパレータ回路において、
さらに、定電流源を備え、
上記第１及び第２の可変遅延部は、上記差動アンプのロード抵抗に流れる電流をカレントミラーで受け取り、上記定電流源からの電流を加算することにより、可変遅延量の調整をする、
ことを特徴とするコンパレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ディスクの再生信号をデジタル信号に２値化してデータを読み取るデータスライサに使用されるコンパレータ回路に関するものである。
【０００２】
【従来の技術】
従来、ＤＶＤなど光ディスクの再生信号をデジタル信号に２値化してデータを読み取るデータスライサに使用されるコンパレータ回路として、再生入力信号を受ける差動アンプと、差動アンプの出力を受けてデジタルの２値に波形整形する波形整形部を備えた構成のものが知られている。コンパレータ回路で２値化された信号は後段のＰＬＬに入り、ＰＬＬによってデータの長さを判別するためのクロックが抽出され、クロックは再生データの読み取りに使用される。以下、従来のコンパレータ回路について説明する。
【０００３】
図２に、従来のコンパレータ回路の構成図を示す。コンパレータ回路は、差動アンプ３０、フリップフロップ２、第１の波形整形部１２、及び第２の波形整形部２２を備え、差動アンプ３０は、電流源１、再生入力信号を入力する第１のＭＯＳ型Ｎチャンネルトランジスタ１０、第１のＭＯＳ型Ｐチャンネルトランジスタ１１、再生入力信号の位相が１８０度ずれた反転信号を入力する第２のＭＯＳ型Ｎチャンネルトランジスタ２０、及び、第２のＭＯＳ型Ｐチャンネルトランジスタ２１を備える。
【０００４】
フリップフロップ２の一端には、第２の波形整形部２２の出力が入力され、他端には、第１の波形整形部１２の出力が入力される。フリップフロップ２は、それぞれの入力タイミングでハイレベルまたはロウレベルのどちらか特定の状態に遷移し、２値化信号を生成する。
【０００５】
第１のＭＯＳ型Ｐチャンネルトランジスタ１１では、ドレインが、ＭＯＳ型Ｎチャンネルトランジスタ１０のドレインと接続され、ゲートが自身のドレインに接続され、ロード抵抗の役割をする。
【０００６】
第１の波形整形部１２は、差動アンプ３０の反転出力である第１のＭＯＳ型Ｎチャンネルトランジスタ１０のドレインに接続し、差動アンプ３０の反転出力を波形整形してデジタルの２値化信号を得る。
【０００７】
第２のＭＯＳ型Ｐチャンネルトランジスタ２１では、ドレインが第２のＭＯＳ型Ｎチャンネルトランジスタ２０のドレインと接続され、ゲートが自身のドレインと接続され、ロード抵抗の役割をする。
【０００８】
第２の波形整形部２２は、差動アンプ３０の非反転出力である第２のＭＯＳ型Ｎチャンネルトランジスタ２０のドレインに接続し、差動アンプ３０の非反転出力を波形整形してデジタルの２値化信号を得る。
【０００９】
以上のように構成されたコンパレータ回路について、以下、その動作を説明する。
まず、再生入力信号が立ち上がると差動入力であるもう一方の反転入力信号は立ち下がる。これにより第１のＭＯＳ型Ｎチャンネルトランジスタ１０は導通抵抗が減少し、第２のＭＯＳ型Ｎチャンネルトランジスタ２０は導通抵抗が増加する。導通抵抗の違いが生じることにより第１のＭＯＳ型Ｐチャンネルトランジスタ１１に流れる電流は増加し、第２のＭＯＳ型Ｐチャンネルトランジスタ２１に流れる電流は減少する。第１の波形整形部１２は第１のＭＯＳ型Ｐチャンネルトランジスタ１１に流れる電流の増加または第１のＭＯＳ型Ｎチャンネルトランジスタ１０のドレイン電圧の下降に反応して、デジタルの２値のうちロウレベルを出力する。逆に第２の波形整形部２２は第２のＭＯＳ型Ｐチャンネルトランジスタ２１に流れる電流の減少、または第２のＭＯＳ型Ｎチャンネルトランジスタ２０のドレイン電圧の上昇に反応してデジタルの２値のうちハイレベルを出力する。最後にフリップフロップ２は第２の波形整形部２２の出力の立ち上がりでロウレベルからハイレベルに遷移する。
【００１０】
一方、再生入力信号が立ち下がると上記と逆の状態が生じ、その結果フリップフロップ２の出力はハイレベルからロウレベルに遷移する。
【００１１】
フリップフロップ２で生成された２値化信号は、さまざまな種類のデータを含み、再生データの種類は、２値化信号のハイレベルの期間の長さ、またはロウレベルの期間の長さによって決められている。２値化信号はＰＬＬ（図示せず）に入力され、ＰＬＬでは、データの単位期間のクロックが生成され、２値化信号と上記クロックとの位相ロックがかけられる。ハイレベルまたはロウレベルの期間にクロックがいくつ入るかを計数することにより、再生データの種類を判別する。
【００１２】
しかしながら、上記従来の構成では、コンパレータ回路の入力から出力までの遅延時間はコンパレータ回路の入力信号の振幅やスルーレートに依存するため、遅延時間が入力信号の状態によって様々に変化してしまう結果、後段のＰＬＬのジッタの劣化を招き、ジッタが劣化することによりデータの種類を誤認識してしまうという課題があった。
【００１３】
本発明は上記従来の問題点を解決するもので、コンパレータ回路の入力信号の振幅やスルーレートが変化しても、コンパレータの入力から出力までの遅延時間のばらつきを低減すること、つまり入力から出力までの遅延時間を一定に保つことにより、後段のＰＬＬのジッタの劣化を低減し、再生データ読み取り時の誤認識を防ぐことを目的とするものである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係るコンパレータ回路は、入力信号を受ける差動アンプと、差動アンプの反転出力をデジタル信号に２値化する第１の波形整形部と、第１の波形整形部の出力をトリガとし、差動アンプの非反転出力側のロード抵抗に流れる電流を検知する手段を備え遅延量を変化させる第１の可変遅延部と、差動アンプの非反転出力をデジタル信号に２値化する第２の波形整形部と、第２の波形整形部の出力をトリガとし差動アンプの反転出力側のロード抵抗に流れる電流を検知する手段を備え遅延量を変化させる第２の可変遅延部と、第１の可変遅延部の出力を一端に入力し、第２の可変遅延部の出力を他端に入力し、それぞれの入力タイミングで特定の状態に遷移するフリップフロップと、を備えることを特徴とするものである。
【００１５】
また、請求項２に係るコンパレータ回路は、請求項１記載のコンパレータ回路において、差動アンプが、ＭＯＳトランジスタで構成された２つのロード抵抗を備え、それぞれのゲートを自身のドレインに接続することによりロード抵抗のそれぞれに流れる電流を別のＭＯＳトランジスタへカレントミラーにより伝達できることを特徴とするものである。
【００１６】
また、請求項３に係るコンパレータ回路は、請求項１記載のコンパレータ回路において、さらに、カレントミラーで構成された差動アンプのロード抵抗に流れる電流を検知する手段を備え、第１及び第２の可変遅延部が、カレントミラーにより受け取った電流によって遅延量が可変することを特徴とするものである。
【００１７】
また、請求項４に係るコンパレータ回路は、請求項１記載のコンパレータ回路において、さらに、定電流源を備え、第１及び第２の可変遅延部は、差動アンプのロード抵抗に流れる電流をカレントミラーで受け取り、定電流源からの電流を加算することにより、可変遅延量の調整をする、ことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態１におけるコンパレータ回路の構成を示したものである。図１において、図２に示す回路と同様の構成については、同じ参照符号を付与し、ここではその説明を省略する。
【００１９】
本実施の形態１によるコンパレータ回路は、入力信号を受ける差動アンプ３０、フリップフロップ２、第１の波形整形部１２、第２のＭＯＳ型Ｎチャンネルトランジスタ２０のドレインにゲートを接続した第３のＭＯＳ型Ｐチャンネルトランジスタ１３、第１の可変遅延部１４、第３のＭＯＳ型Ｐチャンネルトランジスタ１３のドレインに接続される第１の定電流源１５、第２の波形整形部２２、第１のＭＯＳ型Ｎチャンネルトランジスタ１０のドレインにゲートを接続した第４のＭＯＳ型Ｐチャンネルトランジスタ２３、第２の可変遅延部２４、及び第４のＭＯＳ型Ｐチャンネルトランジスタ２３のドレインに接続される定電流源２５を備え、差動アンプ３０は、電流源１、再生入力信号を入力する第１のＭＯＳ型Ｎチャンネルトランジスタ１０、第１のＭＯＳ型Ｐチャンネルトランジスタ１１、上記再生入力信号の位相が１８０度ずれた反転信号を入力する第２のＭＯＳ型Ｎチャンネルトランジスタ２０、第２のＭＯＳ型Ｐチャンネルトランジスタ２１、を備える。
【００２０】
フリップフロップ２は、第１の可変遅延部１４の出力を一端に入力し、第２の可変遅延部２４の出力を他端に入力し、それぞれの入力タイミングで特定の状態に遷移する。
【００２１】
第１の可変遅延部１４は、第１の波形整形部１２の出力をトリガ信号入力とし、第３のＭＯＳ型Ｐチャンネルトランジスタ１３のドレインを接続して電流を流し込む。つまり、第１の可変遅延部１４は、差動アンプ３０の非反転出力側のロード抵抗に流れる電流を検知する手段を備え、遅延量を変化させる。
【００２２】
第２の可変遅延部２４は、第２の波形整形部２２の出力をトリガ入力とし、ＭＯＳ型Ｐチャンネルトランジスタ２３のドレインを接続して電流を流し込む。つまり、第２の可変遅延部２４は、差動アンプ３０の反転出力側のロード抵抗に流れる電流を検知する手段を備え、遅延量を変化させる。
【００２３】
差動アンプ３０は、ＭＯＳトランジスタで構成される２つのロード抵抗を有し、それぞれのゲートを自身のドレインに接続することによりロード抵抗に流れる電流を別のＭＯＳトランジスタへカレントミラーにより伝達できる。
【００２４】
第１及び第２の可変遅延部１４、２４は、差動アンプ３０のロード抵抗に流れる電流を検知するカレントミラーで構成された手段から受け取った電流によって、遅延量を可変する。
【００２５】
さらに、第１及び第２の可変遅延部１４、２４は、差動アンプ３０のロード抵抗に流れる電流をカレントミラーで受け取る他に、第１及び第２の定電流源１５、２５からの電流を加算することにより、可変遅延量の調整を可能にする。
【００２６】
以上のように構成された本実施形態１のコンパレータ回路の動作を説明する。再生入力信号とその反転信号とが差動アンプ３０に入力して第１の波形整形部１２と第２の波形整形部２２でデジタルの２値化信号が出力されるところまでは従来例と同一であるので省略する。
【００２７】
第１の波形整形部１２の出力が立ち上がると、第１の可変遅延部１４が、第３のＭＯＳ型Ｐチャンネルトランジスタ１３と第１の定電流源１５の加算電流により充電を開始する。次に第１の可変遅延部１４の充電ノードが所定のしきい値を超えるとデジタルの２値のハイレベルを出力する。次に所定の時間経過後ロウレベルを出力してトリガ入力待ち状態に戻る。第１の可変遅延部１４の出力はフリップフロップ２のリセット端子へ入力され、フリップフロップ２の出力をハイレベルからロウレベルに遷移させる。
【００２８】
一方、第２の波形整形部２２の出力が立ち上がると、第２の可変遅延部２４が第４のＭＯＳ型Ｐチャンネルトランジスタ２３と第２の定電流源２５の加算電流により充電を開始する。次に第２の可変遅延部２４の充電ノードが所定のしきい値を超えるとデジタルの２値のハイレベルを出力する。次に所定の時間経過後ロウレベルを出力してトリガ入力待ち状態に戻る。第２の可変遅延部２４の出力はフリップフロップ２のセット端子へ入力され、フリップフロップ２の出力をロウレベルからハイレベルに遷移させる。
【００２９】
以上の構成により、第１及び第２の可変遅延部１４、２１が充電を開始してからハイレベルを出力するまでに要する時間は、上述の加算電流の大きさに反比例し、充電電流が大きくなれば遅延時間は短くなる。
【００３０】
再生入力信号が立ち上がる時、差動アンプ３０の非反転出力側のロード抵抗に流れる電流は再生入力信号が立ち上がるにつれて徐々に減少するが、入力信号の振幅が小さいとき、またはスルーレートが小さいときは上記ロード抵抗に流れる電流の減少の度合いは小さく、また振幅が大きいとき、またはスルーレートが大きいときは前記ロード抵抗に流れる電流の減少の度合いが大きくなる。第１の可変遅延部１４が動作状態になるのは再生入力信号が立ち上がるときであり、充電電流は上記のごとく徐々に減少する。入力信号の振幅が小さいとき、またはスルーレートが小さいときは、波形整形部１２の遅延時間は大きくなるが、上記説明により第１の可変遅延部１４の充電電流は減少の度合いが小さいため第１の可変遅延部１４の遅延量は小さい。また逆に入力信号の振幅が大きいとき、またはスルーレートが大きいときは、第１の波形整形部１２の遅延時間は小さくなるが、上記説明により第１の可変遅延部１４の充電電流は減少の度合いが大きいため第１の可変遅延部１４の遅延量は大きくなる。本実施の形態の場合、コンパレータ回路の入力から出力までの遅延時間は、入力から波形整形部までの遅延時間と可変遅延部の遅延時間とを加算したものであるため、第１の可変遅延部１４の遅延量を適当に設定することによって、トータルの遅延時間を一定に保つことが可能になる。
【００３１】
一方、入力信号が立ち下がるときは、第２の波形整形部２２、第２の可変遅延部２４、第４のＭＯＳ型Ｐチャンネルトランジスタ２３、および第２の定電流源２５が上記と同様の動作を行う。
【００３２】
また第１及び第２の定電流源１５、２５の電流量の設定を変えることにより、相対的に差動アンプ３０のロード抵抗に流れる電流による遅延量の変化の度合いを意図的に変えることが可能になるため、入力信号の仕様等コンパレータ回路の使用条件が変わっても最適な遅延量の設定を選ぶことができる。
【００３３】
なお、上記説明では差動アンプ３０の構成や第１及び第２の可変遅延部１４、２４への電流の供給にＭＯＳ型ＰチャンネルトランジスタかＭＯＳ型Ｎチャンネルトランジスタのどちらかを指定した例で説明したが、図中のＭＯＳ型ＰチャンネルトランジスタとＭＯＳ型Ｎチャンネルトランジスタは入れ替えて回路を構成しても同様に実施可能である。
【００３４】
以上説明したように、本実施の形態によるコンパレータ回路は、第１の波形整形部１２とフリップフロップ２との間、および第２の波形整形部２２とフリップフロップ２との間に、それぞれ差動アンプ内のロード抵抗に流れる電流の増減に連動する可変遅延部１４、２４を接続するものである。
【００３５】
上記構成により、コンパレータ回路の入力から出力までの遅延時間が、入力信号の振幅やスルーレートの状態に依存して変化していたが、可変遅延部で調整してトータルでの遅延時間を一定に保つため、後段のＰＬＬのジッタの劣化が低減され、再生データの誤認識を防ぐことができる。
【００３６】
また、本実施の形態によるコンパレータ回路は、差動アンプ３０のロード抵抗としてＭＯＳ型Ｐチャンネルトランジスタを用い、それぞれ自身のドレインにゲートを接続する構成をとる。
【００３７】
上記構成により、差動アンプ３０内のＭＯＳ型Ｐチャンネルトランジスタ（１１、２１）のドレインを、差動アンプ３０の外部にあるＭＯＳ型Ｐチャンネルトランジスタ（２３、１３）のゲートにそれぞれ入力することにより、外部ＭＯＳ型Ｐチャンネルトランジスタと、差動アンプ３０内のロード抵抗用のＭＯＳ型Ｐチャンネルトランジスタとでカレントミラーが構成できるため、ロード抵抗に流れる電流を外部に伝達することが可能になる。ロード抵抗に流れる電流は、差動アンプの入力信号の振幅やスルーレートに依存して変動する性質を持っている。
【００３８】
また、本実施の形態によるコンパレータ回路は、差動アンプ３０の非反転出力にゲートを接続する第３のＭＯＳ型Ｐチャンネルトランジスタ１３を備え、トリガ信号として差動アンプの反転出力をデジタルの２値に波形整形した出力が入力される第１の可変遅延部１４と、差動アンプ３０の反転出力にゲートを接続する第４のＭＯＳ型Ｐチャンネルトランジスタ２３を備え、トリガ信号として差動アンプの非反転出力をデジタルの２値に波形整形した出力が入力される第２の可変遅延部２４とを備えたものである。
【００３９】
上記構成により、差動アンプ３０の２つのロード抵抗に流れる電流がカレントミラーにより伝達され、第１及び第２の可変遅延部１４、２４は、それぞれ、トリガ信号入力の後、ミラーされた電流の量に応じた遅延時間を持ったデジタルの２値信号を出力することにより、各可変遅延部における可変遅延が可能になる。差動アンプ３０の入力信号の振幅やスルーレートの情報は差動アンプ内の２つのロード抵抗を流れる電流の量に変換され、この電流を可変遅延部で遅延時間に変換することにより、上記入力信号の状態に応じた遅延時間を生成することが可能になる。この遅延時間と入力から各波形整形部の出力までの遅延時間を加算したトータルの遅延時間が一定になるよう設定することにより、コンパレータ回路の入力から出力までの遅延時間を一定に保つことが可能になる。
【００４０】
また、本実施の形態によるコンパレータ回路は、第１及び第２の可変遅延部１４、２４に差動アンプ３０の出力にゲートを接続した第３及び第４のＭＯＳ型Ｐチャンネルトランジスタ１３、２３の他に、これと並列に第１及び第２の定電流源１５、２５をそれぞれ備えている。
【００４１】
上記構成により、差動アンプ３０のロード抵抗に流れる電流と並列に接続した各定電流源の電流とが加算されるため、各定電流源の電流量の設定を変えることにより、相対的に差動アンプのロード抵抗に流れる電流による遅延量の変化の度合いを意図的に変えることが可能になるため、入力信号の仕様等コンパレータ回路の使用条件が変わっても最適な遅延量の設定を選ぶことができる。
【００４２】
【発明の効果】
上記課題を解決するために、請求項１記載の発明のコンパレータ回路は、波形整形部とフリップフロップの間、および波形整形部とフリップフロップの間にそれぞれ差動アンプ内のロード抵抗に流れる電流の増減に連動する可変遅延部を接続するものである。
上記構成により、コンパレータ回路の入力から出力までの遅延時間が、入力信号の振幅やスルーレートの状態に依存して変化していたが、可変遅延部で調整してトータルでの遅延時間を一定に保つため、後段のＰＬＬのジッタの劣化が低減され、再生データの誤認識を防ぐことができる。
【００４３】
上記課題を解決するために、請求項２記載の発明のコンパレータ回路は、差動アンプのロード抵抗としてＭＯＳ型Ｐチャンネルトランジスタを用い、それぞれ自身のドレインにゲートを接続することにより構成するものである。
上記構成により、上記ＭＯＳ型Ｐチャンネルトランジスタのドレインを、差動アンプの外部の別のＭＯＳ型Ｐチャンネルトランジスタのゲートに入力することにより、外部ＭＯＳ型Ｐチャンネルトランジスタと、差動アンプ内のロード抵抗用のＭＯＳ型Ｐチャンネルトランジスタとでカレントミラーが構成できるため、ロード抵抗に流れる電流を外部に伝達することが可能になる。ロード抵抗に流れる電流は、差動アンプの入力信号の振幅やスルーレートに依存して変動する性質を持っている。
【００４４】
上記課題を解決するために、請求項３記載の発明のコンパレータ回路は、差動アンプの非反転出力にゲートを接続するＭＯＳ型Ｐチャンネルトランジスタを備え、トリガ信号として差動アンプの反転出力をデジタルの２値に波形整形した出力が入力される第１の可変遅延部と、差動アンプの反転出力にゲートを接続するＭＯＳ型Ｐチャンネルトランジスタを備え、トリガ信号として差動アンプの非反転出力をデジタルの２値に波形整形した出力が入力される第２の可変遅延部とを備えたものである。
上記構成により、差動アンプの２つのロード抵抗に流れる電流がカレントミラーにより伝達され、可変遅延部はトリガ信号入力の後、それぞれミラーされた電流の量に応じた遅延時間を持ったデジタルの２値信号を出力することにより、可変遅延部における可変遅延が可能になる。差動アンプの入力信号の振幅やスルーレートの情報は差動アンプ内の２つのロード抵抗を流れる電流の量に変換され、この電流を可変遅延部で遅延時間に変換することにより、上記入力信号の状態に応じた遅延時間を生成することが可能になる。この遅延時間と入力から波形整形部の出力までの遅延時間を加算したトータルの遅延時間が一定になるよう設定することにより、コンパレータ回路の入力から出力までの遅延時間を一定に保つことが可能になる。
【００４５】
上記課題を解決するために、請求項４記載の発明のコンパレータ回路は、可変遅延部に差動アンプの出力にゲートを接続したＭＯＳ型Ｐチャンネルトランジスタの他に、これと並列に定電流源を備えている。
上記構成により、差動アンプのロード抵抗に流れる電流と並列に接続した定電流源の電流とが加算されるため、定電流源の電流量の設定を変えることにより、相対的に差動アンプのロード抵抗に流れる電流による遅延量の変化の度合いを意図的に変えることが可能になるため、入力信号の仕様等コンパレータ回路の使用条件が変わっても最適な遅延量の設定を選ぶことができる。
【００４６】
以上のように本発明によれば、波形整形部の後段に波形整形部の遅延変化と逆の遅延変化をもつ可変遅延部を挿入する構成にすることにより、入力信号の状態にかかわらず、トータルの遅延時間を一定に保つコンパレータ回路を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるコンパレータ回路の回路図である。
【図２】従来のコンパレータ回路の回路図である。
【符号の説明】
１    電流源
２    フリップフロップ
１０  第１のＭＯＳ型Ｎチャンネルトランジスタ
１１  第１のＭＯＳ型Ｐチャンネルトランジスタ
１２  第１の波形整形部
１３  第３のＭＯＳ型Ｐチャンネルトランジスタ
１４  第１の可変遅延部
１５  第１の定電流源
２０  第２のＭＯＳ型Ｎチャンネルトランジスタ
２１  第２のＭＯＳ型Ｐチャンネルトランジスタ
２２  第２の波形整形部
２３  第４のＭＯＳ型Ｐチャンネルトランジスタ
２４  第２の可変遅延部
２５  第２の定電流源
【図１】
0003626648.tif 000002
【図２】
0003626648.tif 000003