(57)【特許請求の範囲】
【請求項１】
複数の行配線と複数の列配線とにより変調素子がマトリクス配線されたマトリクスパネルの駆動装置であって、
前記複数の行配線のうち選択された行配線に行選択信号を供給するための行駆動回路と、
前記複数の列配線に変調信号を供給するための列駆動回路と、を備え、
少なくとも前記行駆動回路の出力段の抵抗と選択された行配線に接続された該出力段に階調情報に応じて流れる電流とにより生ずる電圧降下による前記行選択信号の電圧変動を抑制すべく前記行選択信号の電圧を補正する補正回路を有しており、
前記列駆動回路が、一水平走査期間内において生成する変調信号は、階段状に電圧振幅が立ち上がる部分もしくは階段状に電圧振幅が立ち下がる部分を有する信号であり、前記列駆動回路は、階調情報に応じて前記変調信号のパルス幅と電圧振幅の変調を行うことを特徴とする駆動装置。
【請求項２】
複数の行配線と複数の列配線とにより変調素子がマトリクス配線されたマトリクスパネルの駆動装置であって、
前記複数の行配線のうち選択された行配線に行選択信号を供給するための行駆動回路と、
前記複数の列配線に変調信号を供給するための列駆動回路と、を備え、
前記行駆動回路の出力端子の電位情報を帰還させて前記行選択信号の電圧を補正する補正回路を有しており、
前記列駆動回路が、一水平走査期間内において生成する変調信号は、階段状に電圧振幅が立ち上がる部分もしくは階段状に電圧振幅が立ち下がる部分を有する信号であり、前記列駆動回路は、階調情報に応じて前記変調信号のパルス幅と電圧振幅の変調を行うことを特徴とする駆動装置。
【請求項３】
前記補正回路は、前記階調情報に応じて、選択された行配線に供給する前記行選択信号を補正するためのフィードフォワード回路を備えていることを特徴とする請求項１に記載の駆動装置。
【請求項４】
前記階段状に電圧振幅が立ち上がる部分は、低階調レベルに対応する電圧振幅から高階調レベルに対応する電圧振幅に立ち上がる部分を有することを特徴とする請求項１乃至３のいずれか１項に記載の駆動装置。
【請求項５】
前記階段状に電圧振幅が立ち上がる部分は、低階調レベルに対応する電圧振幅から高階調レベルに対応する電圧振幅に立ち上がる部分を有しており、前記階段状に電圧振幅が立ち下がる部分は、高階調レベルに対応する電圧振幅から低階調レベルに対応する電圧振幅に立ち下がる部分を有することを特徴とする請求項１乃至３のいずれかに記載の駆動装置。
【請求項６】
前記列駆動回路は、低階調レベルの範囲内では所定の振幅でパルス幅変調を行い、高階調レベルの範囲内ではより大きな振幅でパルス幅変調を行うことを特徴とする請求項１乃至５のいずれか１項に記載の駆動装置。
【請求項７】
前記列駆動回路は、一水平走査期間の開始時刻側からパルス幅変調を行う前揃えと、一水平走査期間の終了時刻側からパルス幅変調を行う後ろ揃えと、を選択することを特徴とする請求項１乃至５のいずれか１項に記載の駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テレビジョン受像機やコンピュータなどのモニタに利用される、マトリクスパネルの駆動装置及び画像表示装置に関し、特にマトリクスの交点に半導体発光素子や電子放出素子などの変調素子が配されたマトリクスパネルの駆動装置及び駆動回路及び画像表示装置に関するものである。
【０００２】
【従来の技術】
以下、変調素子として、電子放出素子を例に挙げて説明する。図３１は表示装置等に用いられるマトリクスパネルを模式的に示している。
【０００３】
図３１において、１は変調素子としての電子放出素子を模式的に示したもの、２は列配線、３は行配線である。列配線２及び行配線３は、その構成材料の比抵抗や寸法に応じた配線抵抗４、５を有するものである。なお、図示の便宜上、４×４のマトリクスで示しているが、マトリクスの規模はむろんこれに限ったわけではなく、例えば画像表示装置用のマルチ電子ビーム源の場合には、所望の画像表示を行うのに足りるだけの素子を配列し配線するものである。
【０００４】
電子放出素子を単純マトリクス配線したマルチ電子ビーム源においては、所望の電子ビームを出力させるため、行配線及び列配線に適宜の電気信号を印加する。
【０００５】
図３２にマトリクスパネルに供給される列配線駆動波形と行配線駆動波形を示す。例えば、マトリクス中にある任意の１行の電子放出素子を駆動するには、選択する行の行配線に選択電圧Ｖｓを有する行選択信号を印加すると共に、非選択の行の行配線には非選択電圧Ｖｎｓを印加する。これと同期して列配線に電子ビームを出力するための駆動電圧Ｖｅを所定の期間中印加する。
【０００６】
この方法によれば、選択する行の電子放出素子には、Ｖｅ−Ｖｓの電圧が印加され、また非選択行の電子放出素子にはＶｅ−Ｖｎｓの電圧が印加される。電子放出素子の電子放出閾値に応じて、Ｖｅ、Ｖｓ、Ｖｎｓを適宜の大きさの電圧にすれば選択する行の電子放出素子だけから所望の強度の電子ビームが出力される。また、冷陰極素子の応答速度は高速であるため、駆動電圧Ｖｅを印加する時間の長さ、つまり、図３２中の矢印で示すように電圧Ｖｅのパルス幅を変えれば、電子ビームが出力される時間の長さも変えることができる。
【０００７】
また、列配線に印加する電圧振幅や電流値を変化させて輝度を制御する変調方式によっても電子ビームを制御することが可能である。
【０００８】
【発明が解決しようとする課題】
上述の例では４×４のマトリクスについて述べたが、実際にテレビ画像を表示する画像表示装置は、例えばＶＧＡ（Ｖｉｄｅｏ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）では水平６４０×垂直４８０のマトリクスを必要としており、カラー表示となると、更に３倍の水平１９２０×垂直４８０のマトリクスを必要とする。
【０００９】
例えば、電子源へ流れ込む電流が１ｍＡであったとすると、列配線を駆動するのに必要な電流は１ｍＡであるが、行配線を駆動するのに必要な電流は、すべての列配線から電流が流れ込むことから１ｍＡ×１９２０＝１．９２Ａとなる。したがって行配線を駆動する行配線ドライバーは数Ａの電流駆動能力を要求される。
【００１０】
行配線ドライバーは上述のＶＧＡを例にとっても、４８０出力と出力数が多いため、ディスクリートデバイスで構成するとコストがかかることからＩＣ化されることが多いが、数アンペアの電流を駆動することを考えると、出力バッファには低いオン抵抗が要求される。
【００１１】
ＩＣの出力バッファのオン抵抗を下げる方法としては、ＩＣのチップ面積を増やす方法がある。チップ面積を増やす場合、例えば高耐圧ＭＯＳの場合は２重拡散構造にする必要があるため、チップの占有面積が大きくなり、仮に１００ｍΩの出力オン抵抗（Ｒｏｎ）を得ようとすると、約１ｍｍ２を占有する。
【００１２】
したがって、仮に８０チャンネルの出力を持つＩＣの場合、出力バッファのみで８０ｍｍ２を占有してしまう。更に、出力バッファを駆動するにはプリバッファが必要となるため、実際には出力バッファだけで１００ｍｍ２近いチップ面積が必要となる。
【００１３】
上述のように、ＩＣの出力バッファ部の抵抗を下げるためには、チップ面積を大きくする必要があり、その結果、チップ面積が増えると、１ウエハーからのチップの取り数が減り、チップあたりの単価が大きくなる。特に多出力のＩＣにおいてはその影響が大きかった。
【００１４】
本発明者は、このような課題に対応するために、行駆動回路のオン抵抗による電圧の変動を抑制するために、それを補正する補正回路を検討した。しかしながら、この補正回路を用いるだけでは、不十分であることが判明した。
【００１５】
例えば、補正回路とともに、列配線を単純なパルス幅変調（ＰＷＭ）により駆動すると、一行の画素に表示すべき階調情報によっては、一水平走査期間中に行配線への電流が急激に変化するため、補正回路の応答特性による影響が顕在化することがあった。
【００１６】
また、変調素子と駆動回路とを電気的に接続する接続部の抵抗によっても、変調素子に実際に印加される実効駆動電圧が許容範囲を越えて低くなることがある。
【００１７】
本発明は上記の従来技術の課題を解決するためになされたもので、その目的とするところは、行駆動回路のオン抵抗による電圧の変動を抑制することにある。
【００１８】
本発明の別の目的は、補正回路の応答特性による影響を抑制することにある。
【００１９】
本発明の更に別の目的は、電圧降下の影響を補正可能な行駆動回路と、それに適した列駆動回路とを組み合わせることにより、ローコストで信頼性の高い駆動装置及びそれを備えた画像表示装置を提供することにある。
【００２０】
また、本発明の他の目的は、接続部の構造を複雑にすることなく、駆動回路より外の抵抗における電圧降下分を補正することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために本発明の駆動装置にあっては、
複数の行配線と複数の列配線とにより変調素子がマトリクス配線されたマトリクスパネルの駆動装置であって、
前記複数の行配線のうち選択された行配線に行選択信号を供給するための行駆動回路と、
前記複数の列配線に変調信号を供給するための列駆動回路と、を備え、
少なくとも前記行駆動回路の出力段の抵抗と選択された行配線に接続された該出力段に階調情報に応じて流れる電流とにより生ずる電圧降下による前記行選択信号の電圧変動を抑制すべく前記行選択信号の電圧を補正する補正回路を有しており、
前記列駆動回路が、一水平走査期間内に生成する変調信号は、階段状に電圧振幅が立ち上がる部分もしくは階段状に電圧振幅が立ち下がる部分を有する信号であり、前記列駆動回路は、階調情報に応じて前記変調信号のパルス幅と電圧振幅の変調を行うことを特徴とする。
【００２２】
複数の行配線と複数の列配線とにより変調素子がマトリクス配線されたマトリクスパネルの駆動装置であって、
前記複数の行配線のうち選択された行配線に行選択信号を供給するための行駆動回路と、
前記複数の列配線に変調信号を供給するための列駆動回路と、を備え、
前記行駆動回路の出力端子の電位情報を帰還させて前記行選択信号の電圧を補正する補正回路を有しており、
前記列駆動回路が、一水平走査期間内において生成する変調信号は、階段状に電圧振幅が立ち上がる部分もしくは階段状に電圧振幅が立ち下がる部分を有する信号であり、前記列駆動回路は、階調情報に応じて前記変調信号のパルス幅と電圧振幅の変調を行うことを特徴とする。
【００２５】
前記補正回路は、前記階調情報に応じて、選択された行配線に供給する前記行選択信号を補正するためのフィードフォワード回路を備えていることを特徴とする。
【００２６】
前記階段状に電圧振幅が立ち上がる部分は、低階調レベルに対応する電圧振幅から高階調レベルに対応する電圧振幅に立ち上がる部分を有することを特徴とする。
【００２７】
前記階段状に電圧振幅が立ち上がる部分は、低階調レベルに対応する電圧振幅から高階調レベルに対応する電圧振幅に立ち上がる部分を有しており、前記階段状に電圧振幅が立ち下がる部分は、高階調レベルに対応する電圧振幅から低階調レベルに対応する電圧振幅に立ち下がる部分を有することを特徴とする。
【００２８】
前記列駆動回路は、低階調レベルの範囲内では所定の振幅でパルス幅変調を行い、高階調レベルの範囲内ではより大きな振幅でパルス幅変調を行うことを特徴とする。
【００２９】
前記列駆動回路は、一水平走査期間の開始時刻側からパルス幅変調を行う前揃えと、一水平走査期間の終了時刻側からパルス幅変調を行う後ろ揃えと、を選択することを特徴とする。
【００３５】
【発明の実施の形態】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。但し、この実施の形態に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００３６】
図１は、本願第１発明によるマトリクスパネルの駆動装置を示している。
【００３７】
１１はマトリクスパネル、１２は列配線に変調信号を供給するための列駆動回路、１３は選択された行配線に行選択信号を供給するための行駆動回路、１４はシフトレジスタ等の行選択回路、１５は行駆動回路の出力段としての出力バッファ、１６は少なくとも出力バッファ１５のオン抵抗による電圧降下を補正するための補正回路である。
【００３８】
出力バッファ１５が、例えば、ＣＭＯＳインバータの場合、オン抵抗はｎＭＯＳ又はｐＭＯＳトランジスタ自身のオン時の抵抗となるが、ここでは、便宜上、出力バッファのオン抵抗を図１中に符号１７で示している。
【００３９】
補正回路１６は、少なくとも行駆動回路１３の出力バッファ１５のオン抵抗と選択された行配線に階調情報に応じて流れる電流とにより生ずる電圧降下による行選択信号の電圧変動を抑制する回路であり、これにより行選択信号の電圧を補正する。例えば、出力バッファ１５の出力端子の電圧（電位情報）を検知して、その電位情報を帰還させれば、出力バッファ１５の出力変動を抑制するように、出力バッファ１５を制御することができる。
【００４０】
ここで、列駆動回路１２から列配線に供給される変調信号としては、図２（Ａ）に示すように、４つの列配線すべてに供給される変調信号において、パルス幅変調の基準時刻をｔ０に揃えると、例えば、時刻ｔ１において、行配線に流れる電流が急激に変動してしまう。これは、時刻ｔ１において同じ階調レベルに対応した３つの変調信号のパルスの立下りが一致してしまうためである。行配線に流れる電流が急激に変動すると、そこに接続される出力バッファ１５に流れる電流も急激に変動する。よって、補正回路１６があるとはいえ、出力バッファ１５の応答特性がそれに追いつかずに、マトリクスパネルの誤動作を生じてしまうことがある。
【００４１】
そこで、本発明の一実施形態では、図２（Ｂ）に示すように、いくつかの変調信号におけるパルス幅変調の基準時刻を変更することにより、同時にパルス電圧が立ち下がる確率を低減して、行配線及びそこに接続される出力バッファに流れる電流の急激に変動を抑制して、誤動作を防止する。
【００４２】
このように、本発明においては、一水平走査期間に選択された行配線に流れる電流の急激な変化を抑制するように、階調情報に応じて変調された変調信号を用いる。
【００４３】
本発明に用いられる補正回路１６としては、上述したような負帰還回路である必要はなく、図３に示すような、一行上の画素（表示素子）に表示すべき表示情報（階調情報）ＤＡＴＡに応じて、出力段の出力電圧を制御するフィードフォワード回路であってもよい。
【００４４】
本発明の補正回路として、帰還型の補正回路を用いる場合、電位情報の検知点としては、例えば、半導体集積回路チップの出力端子、半導体集積回路チップを実装したパッケージの出力端子、フレキシブル配線の端子やマトリクスパネルの入力端子などであってもよい。検知点が出力バッファの出力端子から遠く、そこまでの配線抵抗成分が無視できない場合には、当該抵抗成分を加味して、供給される行選択信号の電圧設定値を決めればよく、より精度の高い補正が行える。
【００４５】
検知点の電位情報と基準値とを比較する比較手段を共通にして、検知点と比較手段とを選択的に接続するスイッチを設けることも好ましいものである。
【００４６】
また、補正回路は、常に動作させる必要はなく、一水平走査期間内の所定の期間のみ補正を行うようにして、誤動作をより一層抑制してもよい。
【００４７】
そして、補正回路は、行駆動回路の出力段を構成するトランジスタのソース電圧又はエミッタ電圧を制御すること、或いは、当該トランジスタのゲート電圧又はゲート電圧を制御することにより簡単に補正を行うことができる。前者の場合には、行選択を行うスイッチングトランジスタの主電極に直列に駆動用トランジスタを設け、その制御電極の電位を制御すればよい。後者は、スイッチングトランジスタと駆動用トランジスタとが１つのトランジスタで兼用されているとみなすことができる。
【００４８】
また、後述するように、検知点よりマトリクスパネル側の接続部における電圧降下を補正するための補正回路を設けることも好ましいものである。
【００４９】
本発明に用いられる変調信号としては、図２（Ｂ）に示した形態のように、一水平走査期間内において開始基準時刻が異なる変調信号に限定されることはなく、後述するようにパルス幅変調と電圧振幅変調とを組み合わせた変調信号であってもよい。換言すれば、列駆動回路は、選択された行配線に流れる電流の一水平走査期間内での変化を抑制すべく、変調信号を構成する単位パルス成分を分配させることが好ましいものである。
【００５０】
例えば、開始基準時刻を異ならしめるほかに、低階調レベルの範囲内では所定の振幅でパルス幅変調を行い、高階調レベルの範囲内ではより大きな振幅でパルス幅変調を行う変調方式を採用するとよい。つまり、低階調レベルの範囲では、一水平走査期間中の所定の期間内において電圧振幅を一定にしてパルス幅変調を行い、次の中階調レベルの範囲では、電圧振幅を一段階大きくしてパルス幅変調を行い、更に次の高階調レベルの範囲では、電圧振幅を更に一段階大きくしてパルス幅変調を行うといった変調方式を採用することも好ましいものである。そして、この方法と前述した開始基準時刻を異ならしめる方法とを併用することも好ましいものである。
【００５１】
更には、変調信号の電圧パルスの立ち上がり及び／又は立ち下がりの際の誤動作を抑制するために、階段状に電圧パルスを立ち上げたり、立ち下げたりすることも好ましいものである。
【００５２】
具体的には、変調信号は、スロット幅Δｔ単位でパルス幅制御されかつ各スロットにおける振幅がＡ１〜Ａｎのｎ段階（但し、ｎは２以上の整数で、０＜Ａ１＜Ａ２＜‥‥＜Ａｎ）で振幅制御され、所定振幅Ａｋ（但し、ｋは２以上ｎ以下の整数）まで立ち上がる部分を有する駆動波形のすべてが、基準レベルから、振幅Ａ１から振幅Ａｋ−１までの各波高値を順番に少なくとも１スロットずつ経て前記所定振幅Ａｋまで立ち上がる波形である。
【００５３】
或いは、変調信号は、スロット幅Δｔ単位でパルス幅制御されかつ各スロットにおける振幅がＡ１〜Ａｎのｎ段階（但し、ｎは２以上の整数で、０＜Ａ１＜Ａ２＜‥‥＜Ａｎ）で振幅制御され、所定振幅Ａｋ（但し、ｋは２以上ｎ以下の整数）から立ち下がる部分を有する駆動波形のすべてが、前記所定振幅Ａｋから、振幅Ａｋ−１から振幅Ａ１までの各振幅を順番に少なくとも１スロットずつ経て基準レベルまで立ち下がる波形である。
【００５４】
本発明に用いられるマトリクスパネルとしては、有機ＥＬ、無機ＥＬなどの半導体発光素子を変調素子として用いた表示パネル、変調素子としての電子放出素子と蛍光体とを用いた蛍光表示パネルなどに代表される自発光型の表示パネル、或いは、蛍光体を用いない電子放出素子アレイからなる電子放出用のパネルなどが好ましく用いられる。特に大画面、高精細になるにつれて、行配線に流れる電流が多くなり易い、半導体発光素子や表面伝導型の電子放出素子のような変調素子において、本発明は顕著な効果を奏する。
【００５５】
そして、本発明に用いられる電子放出素子としては、熱陰極素子と冷陰極素子の２種類が知られている。このうち冷陰極素子としては、例えば表面伝導型放出素子や、電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭ型と記す）等が知られている。表面伝導型放出素子は、例えば、Ｍ．Ｉ．Ｅｌｉｎｓｏｎ，Ｒａｄｉｏ  Ｅｎｇ．Ｅｌｅｃｔｒｏｎ  Ｐｈｙｓ．，１０，１２９０（１９６５）などに開示されているものであり、基板上に形成された小面積の薄膜に、膜面に平行に電流を流すことにより電子放出が生ずる現象を利用するものである。
【００５６】
これらの表面伝導型放出素子の素子構成の典型的な例を図４に示す。図４において、３００１は基板であり、３００４はスパッタで形成された金属酸化物よりなる導電性薄膜である。導電性薄膜３００４は図示のようにＨ字形の平面形状に形成されている。この導電性薄膜３００４に後述の通電フォーミングと呼ばれる通電処理を施すことにより、電子放出部３００５が形成される。図中の間隔Ｌは０．５〜１（ｍｍ）、Ｗは０．１（ｍｍ）で設定されている。なお、図示の便宜から、電子放出部３００５は導電性薄膜３００４の中央に矩形の形状で示したが、これは模式的なものであり、実際の電子放出部の位置や形状を忠実に表現しているわけではない。
【００５７】
Ｍ．Ｈａｒｔｗｅｌｌらによる素子をはじめとして、上述の表面伝導型放出素子においては、電子放出を行う前に導電性薄膜３００４に通電フォーミングと呼ばれる通電処理を施すことにより電子放出部３００５を形成するのが一般的である。
【００５８】
すなわち、通電フォーミングとは、導電性薄膜３００４の両端に一定の直流電圧、もしくは、例えば１Ｖ／分程度の非常にゆっくりとしたレートで昇圧する直流電圧を印加して通電し、導電性薄膜３００４を局所的に破壊、変形もしくは変質せしめ、電気的に高抵抗な状態の電子放出部３００５を形成することである。なお、局所的に破壊、変形もしくは変質した導電性薄膜３００４の一部には、亀裂が発生する。前記通電フォーミング後に導電性薄膜３００４に適宜の電圧を印加した場合には、前記亀裂付近において電子放出が行われる。
【００５９】
ＦＥ型の例を図５に示す。図５において、３０１０は基板であり、３０１１は導電材料よりなるエミッタ配線、３０１２はエミッタコーン、３０１３は絶縁層、３０１４はゲート電極である。本素子は、エミッタコーン３０１２とゲート電極３０１４の間に適宜の電圧を印加することにより、エミッタコーン３０１２の先端部より電界放出を起させるものである。また、ＦＥ型の他の素子構成として、図５のような積層構造ではなく、基板上に基板平面とほぼ平行にエミッタとゲート電極を配置した例もある。
【００６０】
また、エミッタコーン３０１２の先端にＣＮＴ（カーボンナノチューブ）、ＧＮＦ（グラファイトナノファイバー）と呼ばれる炭素繊維を付与してもよい。或いは、エミッタコーン３０１２を炭素繊維で置換したものであってもよい。
【００６１】
ＭＩＭ型の例を図６に示す。図６において、３０２０は基板、３０２１は金属よりなる下電極、３０２２は厚さ１００オングストローム程度の薄い絶縁層、３０２３は厚さ８０〜３００オングストローム程度の金属よりなる上電極である。ＭＩＭ型においては、上電極３０２３と下電極３０２１の間に適宜の電圧を印加することにより、上電極３０２３の表面より電子放出を起させる。
【００６２】
（第１の実施の形態）
図７〜図２２を参照して、本発明の第１の実施の形態に係る駆動装置及び駆動装置を備えた画像表示装置について説明する。
【００６３】
本実施の形態では冷陰極ディスプレイの列駆動回路に電圧振幅変調とパルス幅変調とを組み合わせた波形を出力する回路を用い、行駆動回路の出力トランジスタのオン抵抗（Ｒｏｎ）によって起こる行選択信号電圧の電圧降下を、フィードバック制御により行駆動回路の電源電圧を制御することにより補正する例を示す。
【００６４】
まず、本発明の実施の形態に係る駆動装置及び駆動方法が適用される画像表示装置について図７を参照して説明する。図７は、本発明の第１の実施の形態に係るマルチ電子源の駆動回路のブロック図を示した図である。
【００６５】
図７において、１０１は変調素子が配置されたマトリクスパネルとしてのマルチ電子源、１０２は列駆動回路としての列配線ドライバー（変調回路）、１０３は補正回路１６を備えた行駆動回路としての行配線ドライバー（走査回路）、１０４はクロック信号やロード信号或いは水平同期信号や垂直同期信号などの各種タイミング信号を発生するタイミング発生回路、１０５はデータ変換回路、１０６は複数の基準電圧を供給するためのマルチ電源回路である。
【００６６】
本構成により、マルチ電子源１０１を駆動する。マルチ電子源１０１は、図３１に示すように列配線２と行配線３の交点に電子源（電子放出素子：表示素子）１が構成されたものである。電子源としては、前述のようにＳＣＥ型、ＦＥ型及びＭＩＭ型の電子放出素子が知られているが、本実施の形態では、ＳＣＥ型の電子放出素子を用いた。
【００６７】
データ変換回路１０５は、外部からマルチ電子源１０１を駆動する駆動データを変調回路１０２に適したフォーマットに変換する回路であり、例えば、ハードウエア演算回路を用い、図８で示すように、入力される１０ビットの駆動データより、パルス幅変調の時の基準電圧として、４つの基準電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４から選択するためのＶ１ＰＷＭＳＷ〜Ｖ４ＰＷＭＳＷの出力と、ＰＷＭデータの出力と、Ｖ１〜Ｖ３のＰＷＭのＰＷＭデータとして内蔵の固定データの使用のオン／オフを決定するフラグＶ１ＰＷＭ固定ＳＷ〜Ｖ３ＰＷＭ固定ＳＷの各出力を持つ。
【００６８】
図９のフローチャートを基にデータ変換回路の動作を更に詳しく説明する。データ変換回路１０５は、入力された駆動データの値によって出力動作を場合分けしている。
【００６９】
例えば、０〜２５９の駆動データＤＡＴＡが入力された場合は（Ｓ４０１）、基準電圧Ｖ１でＰＷＭを行うように出力Ｖ１ＰＷＭＳＷのみオンにし、出力Ｖ２ＰＷＭＳＷ、Ｖ３ＰＷＭＳＷ、Ｖ４ＰＷＭＳＷ、Ｖ１ＰＷＭ固定ＳＷ、Ｖ２ＰＷＭ固定ＳＷ、Ｖ３ＰＷＭ固定ＳＷはオフにし（Ｓ４０２）、入力された駆動データＤＡＴＡの値を用いて、ＰＷＭデータを算出し（Ｓ４０３）、列配線ドライバーに対し出力する。
【００７０】
また、２６０〜５１６の駆動データＤＡＴＡが入力された場合は（Ｓ４０４）、基準電圧Ｖ１での出力は、０で立ち上がって２５９で立ち下がる固定のパルス幅となるようにＶ１ＰＷＭ固定ＳＷをオンにし、基準電圧Ｖ２でＰＷＭを行うように出力Ｖ２ＰＷＭＳＷをオンにし、出力Ｖ３ＰＷＭＳＷ、Ｖ４ＰＷＭＳＷ、Ｖ２ＰＷＭ固定ＳＷ、Ｖ３ＰＷＭ固定ＳＷはオフにする（Ｓ４０５）。そして、入力された駆動データから２５９を引いた値を用いて、ＰＷＭデータを算出し（Ｓ４０６）、列配線ドライバーに対し出力する。
【００７１】
また、５１７〜７７１の駆動データが入力された場合は（Ｓ４０７）、基準電圧Ｖ１での出力は、０で立ち上がって２５９で立ち下がる固定のパルス幅となるように出力Ｖ１ＰＷＭ固定ＳＷをオンにし、基準電圧Ｖ２での出力は、１で立ち上がって２５８で立ち下がる固定のパルス幅となるように出力Ｖ２ＰＷＭ固定ＳＷをオンにし、基準電圧Ｖ３でＰＷＭを行うように出力Ｖ３ＰＷＭＳＷをオンにし、出力Ｖ４ＰＷＭＳＷ、Ｖ３ＰＷＭ固定ＳＷはオフにする（Ｓ４０８）。そして、入力された駆動データから５１６を引いた値を用いて、ＰＷＭデータを算出し（Ｓ４０９）、列配線ドライバーに対し出力する。
【００７２】
また、７７２〜１０２３の駆動データが入力された場合は、基準電圧Ｖ１での出力は、０で立ち上がって２５９で立ち下がる固定のパルス幅となるように出力Ｖ１ＰＷＭ固定ＳＷをオンにし、基準電圧Ｖ２での出力は、１で立ち上がって２５８で立ち下がる固定のパルス幅となるように出力Ｖ２ＰＷＭ固定ＳＷをオンにし、基準電圧Ｖ３での出力は、３で立ち上がって２５７で立ち下がる固定のパルス幅となるように出力Ｖ３ＰＷＭ固定ＳＷをオンにし、基準電圧Ｖ４でＰＷＭを行うように出力Ｖ４ＰＷＭＳＷをオンにする（Ｓ４１０）。入力された駆動データから７７１を引いた値を用いて、ＰＷＭデータを算出し（Ｓ４１１）、列配線ドライバーに対し出力する。
【００７３】
列配線ドライバー１０２は、マルチ電子源１０１の列配線に接続されており、データ変換回路１０５からのデータ変換された駆動データに応じてマルチ電子源１０１に変調信号を入力する。
【００７４】
列配線ドライバー１０２について図１０を用いて詳しく説明する。
【００７５】
列配線ドライバー１０２は、シフトレジスタ１０７とパルス幅変調（ＰＷＭ）回路１０８と出力段回路１０９とから構成される。
【００７６】
シフトレジスタ１０７は、データ変換回路１０５からの変調データをマルチ電子源の対応する位置までシフトする。
【００７７】
ＰＷＭ回路１０８及び出力段回路１０９は、データ変換回路１０５からの変調データを基に、以下に述べる電圧振幅変調とパルス幅変調とを組み合わせた駆動波形を出力する。
【００７８】
この駆動波形は、更に、表示素子を輝度データに対応する輝度で発光させるために、スロット幅Δｔ単位でパルス幅制御されかつ各スロットにおける振幅がＡ１〜Ａｎのｎ段階（但し、ｎは２以上の整数で、０＜Ａ１＜Ａ２＜‥‥＜Ａｎ）で振幅制御される駆動波形であって、この駆動波形は、前記表示素子が実質的に駆動されない振幅から、振幅Ａ１から振幅Ａｋ−１までの各振幅を順番に少なくとも１スロットずつ経て所定振幅Ａｋ（但し、ｋは２以上ｎ以下の整数）まで立ち上がる部分と、前記所定振幅Ａｋから、前記振幅Ａｋ−１から振幅Ａ１までの各振幅を順番に少なくとも１スロットずつ経て前記素子が実質的に駆動されない振幅まで立ち下がる部分とを有することを、特徴としている。
【００７９】
なお、スロット幅Δｔは、一水平期間を最大スロット数Ｓで除した単位時間をいい、振幅が一定ならば、スロット幅に階調情報に応じた係数をかけることで変調信号のパルス幅が決定される。
【００８０】
更に、振幅差Ａｎ−Ａｎ−１、・・・、Ａ２−Ａ１もしくは振幅Ａ１と表示素子の駆動しきい値となる振幅との振幅差及びスロット幅Δｔとで定まる単位駆動波形ブロックを、ｋ＝１を含む最大振幅Ａｋがより低くかつ最大振幅が連続する位置に優先的に付加することによって、前記駆動波形を形成し、一水平期間内の最大スロット数をＳとして最大振幅Ａｋとなっているスロット数がＳ−２（ｋ−１）になった駆動波形に対し、前記階調情報を更に１階調分増加させる場合、第ｋ＋１〜第Ｓ−ｋスロットのうち任意のスロットの振幅をＡｋからＡｋ＋１に変更することを特徴としている。
【００８１】
図１１は、上記駆動波形と駆動データとの関係をより具体的に説明するための図である。
【００８２】
この駆動波形を生成する回路は、図１１で示すように１０ビットの駆動データの場合、低階調レベルの範囲１〜２５９の駆動データまでは電圧Ｖ１でパルス幅変調を行う。その上の階調レベルの範囲２６０〜５１６までの駆動データでは、立ち上がり時に階段状になるように電圧Ｖ１のＰＷＭ開始時刻より少なくとも１スロットずれた時刻から電圧Ｖ２でパルス幅変調を行う。更に、上の階調レベルの範囲５１７〜７７１の駆動データまでは、電圧Ｖ２のＰＷＭ開始時刻より少なくとも１スロットずれた時刻から電圧Ｖ３でパルス幅変調を行う。そして、高階調レベルの範囲７７２〜１０２３の駆動データの場合には、電圧Ｖ４で電圧Ｖ３のＰＷＭ開始時刻より少なくとも１スロットずれた時刻からパルス幅変調を行う。このようにして、最大１０２３個の単位パルス成分を一水平走査期間内において分配しながらピラミッド状に積み重ねてゆく。
【００８３】
次に、ＰＷＭ回路１０８、出力段回路１０９に関して図１２を用いて詳しく説明する。図１２は、ＰＷＭ回路１０８の内部構成を現したブロック図である。
【００８４】
データ変換回路１０５の出力は、シフトレジスタ１０７によって所定の列までシフトされ、タイミング発生回路１０４の出力するロード信号のタイミングでＰＷＭ回路内のラッチ１１０に取り込まれる。例えば、駆動データが２６０〜５１６の間である５００の場合、変調データの中のＰＷＭデータはデータ変換回路１０５で５００−２５９＝２４１となって出力される。
【００８５】
ラッチ１１０へ取り込まれたデータのうち、出力Ｖ１ＰＷＭＳＷ、Ｖ３ＰＷＭＳＷ、Ｖ４ＰＷＭＳＷはオフしているので、Ｖ４Ｓｔａｒｔ回路１１４、Ｖ４Ｅｎｄ回路１１８、Ｖ３Ｓｔａｒｔ回路１１３、Ｖ３Ｅｎｄ回路１１７はオフし、出力Ｖ１ＰＷＭ固定ＳＷがオンしているので、Ｖ１Ｓｔａｒｔ回路１１１にはラッチ１１０内にある不図示のテーブルより０を、Ｖ１Ｅｎｄ回路１１５にはラッチ１１０内にある不図示のテーブルより２５９の固定値が入力される。
【００８６】
また、出力Ｖ２ＰＷＭＳＷはオンしているので、Ｖ２Ｓｔａｒｔ回路１１２に１、Ｖ２Ｅｎｄ回路１１６にＰＷＭデータの２４１が入力される。Ｖ４ＰＷＭ発生回路１２２、Ｖ３ＰＷＭ発生回路１２１は０が入力されるので出力が０となり、Ｖ１ＰＷＭ発生回路１１９はカウンタ値が０で立ち上がり２５９までカウントした後、立ち下がる。Ｖ２ＰＷＭ発生回路１２０はカウンタ値が１で立ち上がり、２４１で立ち下がる。Ｖ１ＰＷＭ発生回路１１９、Ｖ２ＰＷＭ発生回路１２０、Ｖ３ＰＷＭ発生回路１２１、Ｖ４ＰＷＭ発生回路１２２の各出力ＴＶ１，ＴＶ２，ＴＶ３，ＴＶ４は出力段回路１０９へ入力される。
【００８７】
出力段回路１０９の一例を図１３に示す。図１３に示すように、出力段回路１０９は、論理ゲートとインバータとＦＥＴスイッチから構成されており、出力ＴＶ４がＨｉになると出力端子ＯＵＴＰＵＴとＶ４の入力端子が接続され、出力ＴＶ３がＨｉになると出力端子ＯＵＴＰＵＴとＶ３の入力端子が接続され、出力ＴＶ２がＨｉになるとの出力端子ＯＵＴＰＵＴとＶ２の入力端子が接続され、ＴＶ１がＨｉになると出力端子ＯＵＴＰＵＴとＶ１の入力端子が接続される。
【００８８】
４つの入力端子（Ｖ１、Ｖ２、Ｖ３、Ｖ４）にはマルチ電源回路１０６によって発生された４つの基準電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４が供給されている。各電圧はＶ４＞Ｖ３＞Ｖ２＞Ｖ１の関係に調整されている。このようにして図１１に示したような駆動波形を得る。
【００８９】
次に、駆動波形の相違による選択された行配線に流れる電流の一水平期間内での変化を図１４〜図１６を参照して比較する。
【００９０】
図１４は、パルス幅変調の開始基準時刻を揃えた（前揃え駆動）における列駆動波形（Ｘ１〜Ｘ６）及び選択された行配線に流れる電流波形（Ｙｑ）を示す図である。
【００９１】
図１５は、パルス幅変調と電圧振幅変調とを組み合わせた変調駆動（以下、便宜上、新Ｖｎ駆動と呼ぶ）における列駆動波形（Ｘ１〜Ｘ６）及び選択された行配線に流れる電流波形（Ｙｑ）を示す図である。
【００９２】
図１６は、新Ｖｎ駆動のパルス幅変調の開始基準時刻を、列毎に、水平走査期間（１Ｈ）の開始時刻又は終了時刻とした（前揃え駆動及び後ろ揃え駆動併用）列駆動波形（Ｘ１〜Ｘ６）及び選択された行配線に流れる電流波形（Ｙｑ）を示す図である。
【００９３】
一水平走査期間内における行配線へ流れ込む電流の時間変化を比較した場合、図１４のパルス幅変調の場合、例えばＸ１〜Ｘ６までの列配線ドライブにより行配線には急激な電流変化を持つＹｑの電流が流れ込むが、新Ｖｎ駆動を採用することにより、図１５の場合は、Ｘ１〜Ｘ６までの列配線ドライブの電圧変化が少ないことから行配線ドライバーに流れ込むピーク電流Ｙｑが減り、電流変化が抑制される。
【００９４】
更に、図１６のようにＸ１〜Ｘ６までのパルス幅変調の開始基準時刻を、一水平走査期間の始めに持ち、階調レベルが増大するにつれて図中左からパルス幅を伸ばす前揃え駆動と、一水平走査期間の後ろに持ち、階調レベルが増大するにつれて図中右からパルス幅を伸ばす後ろ揃え駆動と、を併用した駆動（前後駆動）を行うことにより、行配線電流Ｙｑの電流変化は更に抑制される。
【００９５】
また、不図示ではあるが、図１４のパルス幅変調と前後駆動を組み合わせるだけでも、電流集中は分散されて、行配線電流Ｙｑの電流変化は抑制される。
【００９６】
すなわち、列配線に加える変調信号の電圧振幅を一水平走査期間内で平均化することで、一水平走査期間内に列配線に流れる電流の変化を抑制することができるため、複数の列配線から、選択された一つの行配線へ流れる（又は、選択された行配線から複数の列配線に流れる）電流の変化をも抑制することができる。
【００９７】
このように、一水平走査期間内において、連続的に単位パルス成分を分配させたり、列配線毎に一水平走査期間内における単位パルス成分の位置を異ならしめるように分配すると、行配線に流れる急激電流の変化が抑えられる。このように、本発明における「単位パルス成分の分配」とは、前後駆動であったり、電圧振幅変調とパルス幅変調を組み合わせたりした場合においては、電圧振幅を増加させるよりも、優先的にパルス幅を伸ばすように駆動波形を決定することであり、一水平走査期間内に単位パルス成分を離散させて分配する意味に限定されない、広義の意味である。
【００９８】
このように選択された行配線に流れる電流変化を抑制した上で、以下に説明する行配線ドライバーの出力電圧補正、換言すればオン抵抗補正（Ｒｏｎ補正）を行う。
【００９９】
行選択ドライバー１０３は、マルチ電子源１０１の行配線に接続される。行選択ドライバー１０３について図１７を用いて説明する。図１７は、本実施の形態に係る行配線ドライバーのＲｏｎ補正回路１６を示すブロック図である。
【０１００】
シフトレジスタ２０１は、入力された行選択信号をシフトクロックのタイミングで上から順にシフトする。シフトレジスタ２０１の出力は、出力バッファ２０３で出力電圧補正回路２０２の出力電圧で規定される電圧に電圧変換されると共に電流変換され、行配線ドライバーの出力端子２０７を通ってマトリクス電子源の行配線に供給される。
【０１０１】
２０４は、出力バッファ２０３のドライバーのオン抵抗（Ｒｏｎ）を示したもので、オン抵抗による電圧降下を無視するためには、数百ｍΩ以下の低い値にする必要がある。
【０１０２】
出力バッファ２０３には出力端子２０７、列配線２、電子源１、行配線３を介してすべての列配線ドライバーから電流が流れ込む。
【０１０３】
したがって、例えば１チャンネル（１ドット）あたり１ｍＡの電流としても、例えばＶＧＡでは１ｍＡ×６４０ドット×３（ＲＧＢ）＝１９２０ｍＡの電流が流れ込むこととなる。
【０１０４】
従来は、出力バッファ２０３として、ディスクリートのパワーＭＯＳＦＥＴを用いるか、シフトレジスタ等とともに集積化する場合には出力オン抵抗の低い大きな出力バッファを採用する必要があった。したがって、行駆動回路が、ハイブリッドＩＣやチップ面積の大きいＩＣの形をとる結果となり、高コストになっていた。
【０１０５】
本実施の形態では、出力バッファの帰還制御を行うことにより、出力電圧の変動が抑制できる低コストＩＣを提供できる。以下、ＶＧＡ対応の表示素子をもつマトリクスパネル場合を例に説明する。
【０１０６】
始めに、４８０行を６モジュールに分け、それぞれのモジュールに１つの帰還回路を設けて８０行の出力バッファ２０３に対し帰還制御を行う。
【０１０７】
図１７で１行目を出力する場合、出力バッファ２０３はオン抵抗２０４により電圧降下を生じる。
【０１０８】
オン抵抗は、例えば高耐圧ＭＯＳプロセスのＩＣの場合は、多数の２重拡散構造のトランジスタ（ＤＭＯＳトランジスタ）を並列接続にする必要があるため、ある程度のチップサイズを必要とする。また、チップサイズをできるだけ抑えようとすると、オン抵抗は約０．５Ω〜数Ωの値となる。したがって、例えば列配線ドライバーが１出力あたり１ｍＡの電流を流した場合、全体では６４０ドット×３（ＲＧＢ）＝１９２０出力あるため、２Ａ相当の電流が流れることとなり、オン抵抗が０．５Ωであっても、約１Ｖの電圧降下を生ずる。
【０１０９】
スイッチとしてのマルチプレクサ２０６は、モニタ出力セレクト信号の行情報（行選択情報）を基に、スイッチングを行い１行目の出力端子２０７の電位情報を制御回路としての演算増幅器２０５に出力する。マルチプレクサ２０６は、出力端子２０７の検出電位を取得することが目的のため、抵抗値を低くする必要がなく数十キロΩの抵抗値でも十分であることからマルチプレクサ２０６のスイッチのＩＣ全体に占める割合はごくわずかである。
【０１１０】
マルチプレクサ２０６は、例えばＣＭＯＳプロセスで製造できる。図１８にＣＭＯＳプロセスによるマルチプレクサの回路図を示す。
【０１１１】
ＰチャンネルＦＥＴ２１１とＮチャンネルＦＥＴ２１３からなるＣＭＯＳスイッチを用いる。各入力２１０に対し、ＣＭＯＳスイッチ（２１１，２１３）が接続されており、どのＣＭＯＳスイッチのゲートをオンするかによって入力を選択し、出力端子２１２へ電位情報を出力する。
【０１１２】
マルチプレクサ２０６からの出力は、演算増幅器２０５により増幅され、出力電圧補正回路２０２により補正信号としてすべての出力バッファへ入力される。しかしながら、マトリクスを駆動しているのは１行目のみとなるので１行目以外の出力ドライバーはオフしている。このようにして、選択された１行目には帰還がかかり、上述した電圧降下は補正信号により電圧を上げるように補正され出力電流による電圧降下を見かけ上低く抑えることができる。
【０１１３】
次に、出力バッファ２０３と出力電圧補正回路２０２について図１９、図２０を用いて説明する。図１９はＣＭＯＳプロセスによる回路構成、図２０はバイポーラプロセスによる回路構成である。
【０１１４】
図１９に示すＣＭＯＳ回路の場合、入力端子２２０に入力された駆動信号波形は出力バッファのゲート容量が大きいことから、ＰチャンネルＦＥＴ２２１とＮチャンネルＦＥＴ２２３とによって構成されるＣＭＯＳプリバッファにより電流増幅される。電流増幅された駆動信号波形はＰチャンネルＦＥＴ２２２とＮチャンネルＦＥＴ２２６とによって構成されるＣＭＯＳの出力バッファのゲートに加えられ、出力端子２２８を駆動する。このときの行選択時の出力電圧は、出力バッファのＦＥＴ２２６のソース電圧、つまり、出力電圧補正回路としての、基準電圧源ＶｓｓとＦＥＴ２２７のゲート電位によって決まる。
【０１１５】
ここでは、ＦＥＴ２２７のＶｇｓ（ゲートソース間電圧）はあまり安定ではないため、演算増幅器２２５を設け、これによって電圧帰還をかけている。したがって、演算増幅器２０５からの補正信号を演算増幅器２２５の入力端子２２４へ加えることにより出力電圧の補正が可能となる。
【０１１６】
図２０のバイポーラ回路の場合、入力端子２３０へ入力された駆動波形は、ＰＮＰトランジスタ２３１とＮＰＮトランジスタ２３２とによって構成される出力バッファのベースに入力される。
【０１１７】
出力端２３５の行選択時の出力電圧は、ＮＰＮトランジスタ２３２のエミッタ電圧、すなわち出力電圧補正回路としてのＰＮＰトランジスタ２３４のベース電位によって決まるため、ＰＮＰトランジスタ２３４のベース（入力端子２３３）に演算増幅器２０５からの補正信号を加えることによって出力電圧の補正が可能となる。
【０１１８】
以上のようにパルスが分配される変調方式による列駆動波形、例えば、新Ｖｎ駆動とＲｏｎ補正回路を組み合わせると、Ｒｏｎ補正によるエラーを更に大幅に減少させることができる。
【０１１９】
図２１は、図１４に示した列駆動波形による行駆動回路の出力端子の電圧の変化を示している。一方、図２２は、図１６に示した列駆動波形による行駆動回路の出力端子の電圧の変化を示している。オン抵抗と行配線を流れる電流により、出力電圧に生じるエラーが、パルスの時間方向への分配により抑制されていることがわかる。
【０１２０】
一水平走査期間前後で、パルスの立ち上がり、立ち下がりによる、不可避の大きな電圧振幅の変化があるが、この時間はきわめて短いために、輝度変化を感じるほどではないので、表示される画像としては問題にならない。
【０１２１】
この結果、回路に要求される性能を緩和でき、更なるコストダウンを図ることが可能となる。
【０１２２】
（第２の実施の形態）
また、更に別の実施の形態について以下に説明する。基本的な構成は第１の実施の形態と同様である。
【０１２３】
図２２のＢの範囲での行配線駆動電圧出力のエラーが少ないのに対して、Ａ、Ｃの範囲では補正エラーが多い。
【０１２４】
図２３に示すように、前述した新Ｖｎ駆動は、入力される駆動データによって２４０の波形から２４１，２４２，２４３と順に列配線の駆動電圧を振幅方向に上げてゆく方法を採用しているが、図２３のＢの期間では電圧振幅の変化が小さいため、行配線での一水平走査期間内の電流変化はきわめて少ない。
【０１２５】
一方、図２３のＡ，Ｃの期間では、駆動データによっては電圧振幅の変化が大きくなるため、図２２のＡ，Ｃの期間の補正エラーが大きくなってしまう。これに対応すべく、更にＲｏｎ補正回路にウィンドウマスクをかけると効果がある。
【０１２６】
ウィンドウマスクは、図２４に示すように、補正のオン／オフを行うスイッチ３００を設けることにより実現できる。スイッチ３００は、図２３のＢの期間のみ補正がかかるように、Ｂの期間のみオフさせる。このようにしてウィンドウマスクを用いて図２５の行配線駆動電圧出力を得られる。
【０１２７】
（第３の実施の形態）
以上の各実施の形態では、多出力の行選択ドライバーを共通の比較手段である１つの演算増幅器２０５でＲｏｎ補正する例を述べた。本実施の形態は、図２６のように各行配線駆動出力毎に演算増幅器５０３を設け、制御入力端子５０４に出力バッファの出力端子の電位情報を入力する。こうすれば、出力５０１が一定になるように直接ＦＥＴ５０２のゲート電圧を演算増幅器５０３で駆動することができ、出力に補正がかかる。
【０１２８】
（第４の実施の形態）
本実施の形態では、マトリクスパネルとしての冷陰極ディスプレイの列配線駆動に新Ｖｎ駆動を用い、行選択ドライバーの出力トランジスタのオン抵抗によって起こる行選択電圧の電圧降下を、フィードフォワード制御により行選択ドライバーの電源電圧を制御することにより補正する例を示す。
【０１２９】
先の実施の形態では、行選択ドライバーの出力のオン抵抗２０４による電圧降下をフィードバックにより補正したが、駆動データは予め決まっているので、演算によりオン抵抗による電圧降下量を予測することが可能であり、応答遅れも無いことから補正エラーも少ない結果となる。
【０１３０】
図２７に示すように、列配線ドライバーに入力する映像信号のような階調情報としての駆動データを、電流変換器６００で電流データに変換する。変換された電流データは加算器６０１で１行分（ＶＧＡの場合６４０×３（ＲＧＢ）＝１９２０列）加算し、全列配線に流れる電流を計算する。
【０１３１】
電圧降下量演算器６０３は、オン抵抗２０４の値に応じて電圧降下量を算出し、Ｄ／Ａコンバータ６０２へ出力する。このとき出力端子２０７の先の引き出し配線による電圧降下がある場合は、その分の抵抗も電圧降下演算器で演算することにより、引き出し配線での電圧降下の影響も補正できる。
【０１３２】
Ｄ／Ａコンバータ６０２の出力は、通常０〜２Ｖ程度の電圧出力で、電流駆動能力も無いことから、出力電圧補正回路２０２で電圧変換及び、電流増幅を行う。電流増幅された出力電圧補正回路２０２の出力は、出力バッファ２０３の電源を制御し、オン抵抗２０４による電圧降下、更には出力端の先の、引き出し配線の抵抗による電圧降下の補正もできる。
【０１３３】
（第５の実施の形態）
図２８に、本発明の第５の実施の形態を示す。上記第１の実施の形態では、主としてオン抵抗による電圧降下分の補正を行う構成を示したが、本実施の形態では、他の配線抵抗成分による電圧降下に対しても補正ができる。
【０１３４】
その他の構成及び作用については第１の実施の形態他と同一なので、同一の構成部分については、その説明は省略する。
【０１３５】
より具体的には、本実施の形態では、集積回路となるシリコン基板上のボンディングパッドと、集積回路のパッケージのＩＣリードを繋ぐボンディングワイヤの抵抗によって起こる電圧降下分も含めて出力電圧を補償する冷陰極ディスプレイのドライバーを実現する構成となっている。
【０１３６】
冷陰極パネルの駆動回路全体に関しては、上記第１の実施の形態と同様であり、ここでは説明を省略し、行駆動回路に関してのみ図２８を用いて説明する。
【０１３７】
図２８に示す回路構成においては、シフトレジスタ７００によって行選択信号を上から順にシフトすることにより１行毎に各行を駆動するようになっている。
【０１３８】
シフトレジスタ７００の出力は、出力バッファ７０４に接続され、ＩＣパッケージの出力端であるＩＣリード７０９を通ってＩＣ外部のマトリクス配線を駆動する。
【０１３９】
７０２は、出力バッファ７０４のドライバーのオン抵抗（Ｒｏｎ）を示したものである。これは、上述のように出力電流が大きいことから電圧降下の影響を避ける必要がある。
【０１４０】
本実施の形態ではマトリックス駆動が１行毎に行われ、同時に２行駆動することが無いことを利用して、１つの外部帰還回路によってＩＣ内の８０行の出力バッファに対し帰還制御を行う構成となっている。
【０１４１】
例えば１行目を出力する場合、出力バッファ７０４はオン抵抗（Ｒｏｎ）７０２により電圧降下を生じる。
【０１４２】
更に出力バッファ７０４の出力は不図示のアルミ配線によりシリコン基板上のボンディングパッド７０３に接続され、ボンディングパッド７０３からはボンディングワイヤ７０８を介してパッケージのＩＣリード７０９へ接続される。
【０１４３】
ボンディングワイヤ７０８は一般に太さ約３０ミクロンの金線が使用される。
【０１４４】
本実施の形態ではＩＣリード７０９における電圧降下、すなわち、出力バッファと、不図示のアルミ配線と、ボンディングワイヤによる電圧降下の総和を検出するために、検出用ボンディングパッド７０５によりＩＣリード７０９からボンディングワイヤ７０８を介して検出した電位をスイッチ７０６に取り込んでいる。
【０１４５】
ＩＣリード７０９からボンディングワイヤ７０８、検出用ボンディングパッド７０５を介してスイッチに入る配線にはほとんど電流が流れないため、ボンディングワイヤ及びアルミ配線等は低抵抗である必要が無く、したがってチップ上のサイズは小さくて良い。
【０１４６】
スイッチ７０６へ入力した信号はパラレル信号線７０１を介して得られたシフトレジスタ７００からの行情報を基に、検出電位の中から現在駆動している行の検出電位を選択するようにスイッチ７０６を切り替える。
【０１４７】
スイッチ７０６によって選択された検出信号は演算増幅器７０７によって増幅され、出力電圧補正回路７１０に入力され、出力電圧補正回路７１０は出力バッファ７０４に対して補償信号を出力する。
【０１４８】
このようにしてＩＣリードからの電圧帰還用の検出用ボンディングパッド７０５並びにボンディングワイヤ７０８、スイッチ７０６、帰還回路７０７、出力電圧補正回路７１０を設けることにより、出力バッファ７０４のオン抵抗、アルミ配線抵抗、ボンディングワイヤ抵抗のすべての抵抗によって起こる電圧降下を検出することが可能となる。そして、この電圧降下を補正することによって見かけ上の抵抗値を０Ωに近づけることが可能となるため、チップ面積を小さくでき、ローコストな半導体集積回路を構成できる。
【０１４９】
（第６の実施の形態）
図２９に、本発明の第６の実施の形態を示す。
【０１５０】
マトリクスパネルの行配線とＩＣとの接続にしばしばフレキシブル配線を用いる。ここでの抵抗による電圧降下の影響も無視できない。
【０１５１】
そこで、図２９のように接続することによってフレキシブル配線の抵抗の補償も可能となる。
【０１５２】
図２９で７１７は行駆動回路の出力バッファに接続されるボンディングパッドであり、ボンディングワイヤ７１１によって対応する出力用ＩＣリード７１２に接続される。
【０１５３】
７１６は電位情報検出用のボンディングパッドであり、同じくボンディングワイヤ７１１によってＩＣ外部の電位情報を入力するためのＩＣリード７１５に接続される。ボンディングパッド７１６は図２８の回路と同様に、ＩＣチップ内でスイッチ手段７０６に接続される。
【０１５４】
出力用ＩＣリード７１２からの出力電圧はフレキシブル配線７１３をとおってマトリクスパネルの行配線７１４に接続される。フレキシブル配線の抵抗は、表示パネルの高解像度化に伴い配線ピッチが狭まるため、ある程度の電圧降下を引き起こす。
【０１５５】
これに対して行配線の手前の点７１８で電位を検出し、フレキシブル配線に帰還用の配線７１９を設けることにより行配線の入力端子にきわめて近い点７１８で検知した電位を、配線７１９、検出電位入力用ＩＣリード７１５、ボンディングワイヤ７１１、電位検出用ボンディングパッド７１６を介してＩＣチップ内に取り込んで帰還をかけることにより、フレキシブル配線の抵抗を加味した出力電圧の補償が可能となり、高解像度化による抵抗の影響を回避することができる。
【０１５６】
テープキャリアパッケージ（ＴＣＰ）のように、フレキシブル配線に行駆動回路チップを実装する場合には、図２９のうち、ボンディングワイヤ７１１、リード７１５を省略し、フレキシブル配線のインナーリードに直接、パッド７１６、７１７をボンディングすればよい。また、ＣＯＧのように、マトリクスパネルを構成する基板に、直接、行駆動回路チップをフリップチップ実装してもよく、この場合には、出力バッファの出力端子の電位情報をモニタすれば、実質的にマトリクスパネルの入力端子の電位情報をモニタしたものと同じである。
【０１５７】
（第７の実施の形態）
本実施形態の骨子は、行配線と複数の列配線とにより形成されたマトリクスの交点に変調素子が配されたマトリクスパネルの駆動装置であって、前記行配線に行信号を供給するための行駆動回路（図３０）と、前記複数の列配線に、階調情報に応じて変調された変調信号を供給するための列駆動回路と、を備え、前記行駆動回路の出力端子２０７の電位情報を帰還させて前記行信号の電圧を補正するための第１の補正回路（２０６，２０５，２１４，２０３）と、前記出力端子と前記マトリクスパネルとの間の接続部材の抵抗とそこに流れる電流による電圧降下を補正するための第２の補正回路（２１６，２１５，２０５，２１４，２０３と、を具備することを特徴とする。ここで、前記第２の補正回路としては、前記接続部材に流れる電流を検出して、前記接続部材の抵抗値に応じて予め設定された抵抗値を有する調整用素子２１８を用いて検出された電流を基に電圧に変換し、それを基に前記行信号の電圧を補正するとよい。
【０１５８】
以下に詳しく述べる。
【０１５９】
図３０には、本発明の第７の実施の形態が示されている。上記第５の実施の形態では、ボンディングパッドとＩＣリードを繋ぐボンディングワイヤの抵抗によって起こる電圧降下分も含めて出力電圧を補償するために、電位検知用ボンディングパッド７０５を介して行駆動回路チップ内に戻す構成を採用した。
【０１６０】
本実施の形態では、行駆動回路チップの出力バッファに流れ込む電流を検出することによってチップ外部の抵抗分による電圧降下の補償を行う構成を示す。
【０１６１】
その他の構成及び作用については第１の実施の形態と同一である。
【０１６２】
図３０は行駆動回路チップの回路図である。
【０１６３】
図３０に示す回路構成においては、シフトレジスタ２０１によって行選択信号を上から順にシフトすることにより１行毎に各行を選択するようになっている。シフトレジスタ２０１の出力は、出力バッファ２０３に入力される。出力バッファ２０３からの行選択信号は、行駆動回路チップの出力端子２０７を通ってそこに接続されたマトリクスパネルの行配線に供給され、その行配線に接続された表示素子を駆動する。
【０１６４】
このとき、本実施の形態では、出力バッファ２０３のオン抵抗２０４による電圧降下をフィードバックにより補正し、行駆動回路チップとマトリクスパネルとを接続する配線部材の抵抗による電圧降下をフィードフォアードにより補正する。
【０１６５】
出力バッファ２０３のオン抵抗２０４とそこに流れる電流による電圧降下分をフィードバックにより補正する方法は、上述した実施形態と同じである。つまり、電位情報を検知すべき行をマルチプレクサ２０６で選択し、制御回路としての演算増幅器２０５に入力する。演算増幅器２０５は出力電圧補正回路を構成するトランジスタ２１４を制御するので、出力バッファ２０３に供給される電源電圧を変えることができる。こうして、出力バッファ２０３のトランジスタに流れる電流とそのオン抵抗により、電圧降下が大きくなると、帰還がかかり、行選択信号の電圧（行非選択電圧との差）が大きくなり、オン抵抗による電圧降下分の補正がなされる。
【０１６６】
一方、行駆動回路とマトリクスパネルを接続する接続部材の抵抗とそこに流れる電流による電圧降下分は、図３０の抵抗２１７、２１６、２１８の値を、接続部材の抵抗値に応じて定めておくこと、すなわち、フィードフォワードにより、補正する。
【０１６７】
演算増幅器２０５は、ｐチャンネルの電源制御用トランジスタ２１４の制御電極（ゲート電極）を制御して、電源制御用トランジスタ２１４の出力電圧を制御する。電源制御用トランジスタ２１４の出力電圧が出力バッファ２０３の電源電圧となっている。
【０１６８】
電源制御用ＦＥＴ２１４は、基準電圧ＶＥＥと出力電流検出用抵抗２１７を介して接続されており、抵抗２１７とＦＥＴ２１４と出力バッファのトランジスタとを通って電流が流れるので、レファレンス電圧制御トランジスタ（電流検出用トランジスタ）２１５の制御電極（ベース電極）の電圧は、行駆動回路チップの選択された各出力バッファ２０３が流す出力電流に比例して変化する。
【０１６９】
出力バッファ２０３への流入電流が増えると、抵抗２１７によってレファレンス電圧制御トランジスタ２１５のベース電圧が上昇する。ベース電圧が上昇するのでＮＰＮ型のレファレンス電圧制御トランジスタ２１５のコレクタ電流が増える。コレクタ電流は、電流制限抵抗２１６により制限され、抵抗２１７へ流れる電流のおおよそ（抵抗２１７の抵抗値）／（制限抵抗２１６の抵抗値）倍の電流となる。この電流と、レファレンス電圧制限抵抗２１８により演算増幅器２０５に入力される参照電圧ｒｅｆを下げる。演算増幅器２０５の参照電圧ｒｅｆが下がれば、演算増幅器２０５の出力電圧が下がり、よって出力バッファ２０３の出力電圧も変化する。
【０１７０】
行駆動回路チップとマトリクスパネルを接続する接続部材の抵抗値は予めわかっているので、その抵抗値に応じて出力電流検出抵抗２１７、電流制限抵抗２１６、レファレンス電圧制限抵抗２１８の値を定めておけば、接続部材の抵抗による電圧降下分を加えた電圧を行駆動回路チップの出力端子２０７に出力することができる。つまり、選択された出力端子２０７を通して接続部材に流れる電流を検出して、それに対応したトランジスタ２１４を通して流れる電流を電圧変換して演算増幅器２０５にフィードバックすることになる。
【０１７１】
換言すれば、接続部材に流れる電流値をフィードバックして、接続部材の抵抗値をフィードフォワードすることにより、接続部材の抵抗による電圧降下分を補正しているとみなすことできる。したがって、出力端子より先であって、分岐していない１つの電流通路における電圧降下は、レファレンス電圧制限抵抗２１８などの設定により、任意に補正することができる。つまり、補正できる接続部材の定義は、一義的に決まるものではなく、任意に決定できるのである。よって、出力端子２０７からマトリクスパネルの最も出力端子２０７に近い素子の電極までを接続部材として定義し、その部分の抵抗値を事前に測定乃至計算しておいて、それに応じてレファレンス電圧制限抵抗２１８などの設定をすれば、当該部分における電圧降下分を補正することができる。こうして、本実施形態によれば、オン抵抗と配線部材の抵抗と、そこに流れる電流による電圧降下分を補正することができる。
【０１７２】
（第８の実施の形態）
上述した、補正回路を含む駆動回路の主要部を図３３に示す。本実施の形態は、発光素子又は電子放出素子に接続部材を介して接続される駆動用出力端子を有する駆動回路において、前記駆動用出力端子側と基準電圧源側とに一対の主電極が接続された駆動用トランジスタと、前記駆動用トランジスタ（電源制御用トランジスタ）から出力される出力電圧を制御するための制御回路としての演算増幅器と、前記駆動用トランジスタに流れる電流を検出するための検出用トランジスタ（レファレンス電圧制御トランジスタ）と、を備え、前記駆動用出力端子からの出力電圧を補正するための補正回路を具備し、前記補正回路は、前記検出用トランジスタに流れる電流を検出して前記制御回路としての演算増幅器に帰還させる帰還ループを有する。
【０１７３】
図３３において、発光素子（レーザーダイオード、発光ダイオード、ＥＬ素子）又は電子放出素子のような変調素子８００に接続部材８０１を介して接続される駆動用出力端子２０７を有する駆動回路は、前記駆動用出力端子２０７側と基準電圧源８０４側とに一対の主電極（ソース、ドレイン）が接続された駆動用トランジスタ２１４と、前記駆動用トランジスタ２１４から出力される出力電圧を制御するための制御回路としての演算増幅器２０５と、前記駆動用トランジスタ２１４に流れる電流を検出するための検出用トランジスタ２１５と、を有し、前記駆動用出力端子２０７の出力電圧を検出して前記演算増幅器２０５に帰還させる第１の帰還ループ８０２と、前記検出用トランジスタ２１５に流れる電流を検出して前記演算増幅器２０５に帰還させる第２の帰還ループ８０３と、を備え、前記駆動用出力端子２０７からの出力電圧を補正するための補正回路を具備している。
【０１７４】
正確に云えば、出力電圧としては、駆動用出力端子２０７の電圧ではなく、検出ノード２０７’の電圧を検出しているが、これは、設計上、端子２０７とノード２０７’との間の抵抗を無視しているためであり、無視できない場合には、検出ノード２０７’を駆動用出力端子２０７として考えればよいことは、当業者にとって自明である。
【０１７５】
ここで、簡略化して考えるために、検出用トランジスタ２１５のベース電流とベース・エミッタ間電圧Ｖｂｅ電圧を無視して、駆動用トランジスタ２１４のオン抵抗値をＲｏ，抵抗２１７の抵抗値をＲ１、抵抗２１６の抵抗値をＲ２、調整用素子としての抵抗２１８の抵抗値をＲ３とし、駆動用トランジスタ２１４に流れる電流をｉ１，検出用トランジスタ２１５に流れる電流をｉ２とし、ｉ１をｉ２の数百倍程度となるように、Ｒ1とＲ２を設定する。
【０１７６】
第１の帰還ループ８０２を用いた補正に関しては、先に述べた通りであるので、説明を省略する。
【０１７７】
駆動電流としてｉ１が流れると、抵抗２１７によって、トランジスタ２１５のベース・エミッタ間に順方向バイアスがかかり、トランジスタ２１５のコレクタ・エミッタ間に電流ｉ２が流れる。この電流ｉ２は、駆動用トランジスタ２１４を通して流れる駆動電流に比例した小さな電流であるために、補正用の基準電圧Ｒｅｆと演算増幅器２０５の非反転入力端子に接続された抵抗２１８において電圧降下が生じ、非反転入力端子の電位が電流ｉ２と抵抗Ｒ３に基づいて変化する。この変化に応じて、演算増幅器２０５の出力値が変化するために、駆動用トランジスタ２１４の制御電極（ゲート）の電圧が変化して、より電流を流す方向にトランジスタ２１４を制御する。
【０１７８】
つまり、出力端子２０７に流れる電流をＩｏ、出力端子２０７の電位をＶｏ、基準電圧Ｒｅｆの電位をＶｒｅｆとすると、Ｖｏ＝Ｖｒｅｆ−Ｉｏ・Ｒ１／Ｒ２・Ｒ３となる。こうして、Ｉｏが変化すると、調整用素子としての各抵抗（２１６，２１７，２１８）で決まる電圧に応じて、出力端子２０７の電位も変化するので、調整用素子の抵抗値を接続部材の抵抗値に応じた値に設定しておけば、出力端子の電位をより下げて、接続部材における電圧降下分を補正することができる。
【０１７９】
なお、ノード２０７’と演算増幅器２０５との間にマルチプレクサ２０６のスイッチが、ノード２０７’とトランジスタ２１４との間に出力バッファ２０３のスイッチングトランジスタが、挿入されると、図３０の構成の１行分となる。
【０１８０】
（第９の実施の形態）
本実施の形態は、行配線と複数の列配線とにより形成されたマトリクスの交点に変調素子が配されたマトリクスパネルの駆動装置であって、前記行配線に行信号を供給するための行駆動回路と、前記複数の列配線に、階調情報に応じて変調された変調信号を供給するための列駆動回路と、を備え、前記行駆動回路の出力端子の電位情報を帰還させて前記行信号の電圧を補正するための第１の補正回路と、前記出力端子と前記マトリクスパネルとの間の接続部材の抵抗とそこに流れる電流による電圧降下を補正するための第２の補正回路として、前記階調情報に応じて、前記行信号を補正するためのフィードフォワード回路を備えていることを特徴とする。
【０１８１】
即ち、図３０の実施の形態のうち、前記第２の補正回路として、列駆動回路側で画像データから前記階調情報を検出して、駆動時に行配線に流れるであろう電流値を求め、それに応じて前記行信号を補正する。このようなフィードフォワード回路は、図２７に示した実施の形態と同様の構成を採用し、Ｒｏｎは第１の補正回路により補正できるので、接続部材の抵抗値を考慮して計算すればよい。
【０１８２】
【発明の効果】
本発明によれば、出力段のオン抵抗による電圧降下を補正する補正回路に組み合わせる変調信号を選択することにより、補正によるエラーが大幅に減少する。その結果、補正回路を含む行駆動回路に要求される性能を緩和でき、更なるコストダウンを図ることが可能となる。
【０１８３】
また、別の本発明によれば、駆動用出力端子より先に接続される抵抗とそこを流れる電流により生じる電圧降下分を補正した出力電圧を得ることができる。
【図面の簡単な説明】
【図１】本発明のマトリクスパネルの駆動装置の基本構成を説明するためのブロック図である。
【図２】比較例による変調信号波形と本発明に用いられる変調信号波形とを示す図である。
【図３】本発明の別のマトリクスパネルの駆動装置の基本構成を説明するためのブロック図である。
【図４】本発明に用いられる表面伝導型放出素子の素子構成の一例を示す平面図である。
【図５】本発明に用いられるＦＥ型の素子構成の一例を示す断面図である。
【図６】本発明に用いられるＭＩＭ型の素子構成の一例を示す断面図である。
【図７】本発明の第１の実施の形態に係るマルチ電子源駆動回路のブロック図である。
【図８】データ変換回路の動作を説明するための模式図である。
【図９】データ変換回路の動作フローチャートを示した図である。
【図１０】列駆動回路のブロック図である。
【図１１】本発明に用いられる変調信号波形と駆動データとの関係を説明するための図である。
【図１２】ＰＷＭ回路の内部構成を現したブロック図である。
【図１３】列駆動回路における出力段回路の内部構成を現したブロック図である。
【図１４】ＰＷＭ変調信号波形及び選択された行配線に流れる電流波形を示す図である。
【図１５】本発明に用いられるＰＷＭ変調信号波形及び選択された行配線に流れる電流波形を示す図である。
【図１６】本発明に用いられる別のＰＷＭ変調信号波形及び選択された行配線に流れる電流波形を示す図である。
【図１７】本発明の第１の実施の形態に係る行駆動回路のブロック図である。
【図１８】マルチプレクサの回路図である。
【図１９】出力バッファと出力電圧補正回路の一例を示す回路図である。
【図２０】出力バッファと出力電圧補正回路の別の例を示す回路図である。
【図２１】比較例による行駆動回路の電圧出力を示す図である。
【図２２】本発明の一実施形態による行駆動回路の電圧出力を示す図である。
【図２３】本発明に用いられる変調信号波形を示す図である。
【図２４】本発明の別の実施形態に用いられる行駆動回路のブロック図である。
【図２５】行駆動回路の電圧出力を示す図である。
【図２６】本発明の更に別の実施形態に用いられる行駆動回路における出力バッファと補正回路を示す回路図である。
【図２７】本発明の他の実施形態によるマトリクスパネルの駆動装置のブロック図である。
【図２８】本発明の更に他の実施形態に用いられる行駆動回路のブロック図である。
【図２９】本発明の更に別の実施形態に用いられるマトリクスパネルと行駆動回路の接続構造を示す図である。
【図３０】本発明の実施形態によるマトリクスパネルの駆動装置のブロック図である。
【図３１】マトリクスパネルの電気的構成を示す図である。
【図３２】従来の列駆動回路及び行駆動回路の出力波形を示す図である。
【図３３】本発明の一実施形態によるマトリクスパネルの駆動装置の回路構成図である。
【符号の説明】
１  電子源（電子放出素子）
２  列配線
３  行配線
４、５  配線抵抗
１０１  マルチ電子源
１０２  変調回路（列配線ドライバー）
１０３  走査回路（行配線ドライバー）
１０４  タイミング発生回路
１０５  データ変換回路
１０６  マルチ電源回路
１０７  シフトレジスタ
１０８  ＰＷＭ回路
１０９  出力段回路
１１０  ラッチ
１１１  Ｖ１スタート回路
１１２  Ｖ２スタート回路
１１３  Ｖ３スタート回路
１１４  Ｖ４スタート回路
１１５  Ｖ１エンド回路
１１６  Ｖ２エンド回路
１１７  Ｖ３エンド回路
１１８  Ｖ４エンド回路
１１９  Ｖ１ＰＷＭ発生回路
１２０  Ｖ２ＰＷＭ発生回路
１２１  Ｖ３ＰＷＭ発生回路
１２２  Ｖ４ＰＷＭ発生回路
２０１  シフトレジスタ
２０２  出力電圧補正回路
２０３  出力バッファ
２０４  オン抵抗（Ｒｏｎ）
２０５  制御回路（演算増幅器）
２０６  マルチプレクサ
２０７  出力端子
２１０  マルチプレクサの入力端子
２１１  ＰチェンネルＦＥＴ
２１２  マルチプレクサの出力端子
２１３  ＮチェンネルＦＥＴ
２１４  電源制御用ＦＥＴ
２１５  レファレンス電圧制御トランジスタ
２１６  電流制限抵抗
２１７  出力電流検出抵抗
２１８  レファレンス電圧制限抵抗
２２０  入力端子
２２１  プリバッファのＰチェンネルＦＥＴ
２２２  最終バッファのＰチェンネルＦＥＴ
２２３  プリバッファのＮチェンネルＦＥＴ
２２４  レファレンス入力
２２５  演算増幅器
２２６  最終バッファのＮチェンネルＦＥＴ
２２７  電源電圧制御用ＰチェンネルＦＥＴ
２２８  出力端子
２３０  行選択信号入力子
２３１  ＰＮＰトランジスタ
２３２  ＮＰＮトランジスタ
２３３  入力端子
２３４  ＰＮＰトランジスタ
２３５  出力端子
２４０  低階調の場合の変調信号波形
２４１  中階調の場合の変調信号波形
２４２  中階調の場合の変調信号波形
２４３  高階調の場合の変調信号波形
３００  フィードバックオン／オフスイッチ
５００  ＰチャンネルＦＥＴ
５０１  行選択信号出力端子
５０２  ＮチャンネルＦＥＴ
５０３  演算増幅器
５０４  ＮチャンネルＦＥＴ
５０５  行選択信号入力端子
６００  電流変換器
６０１  加算器
６０２  Ｄ／Ａコンバータ
６０３  電圧降下演算器
７００  シフトレジスタ
７０１  信号線
７０３  ボンディングパッド
７０４  出力バッファ
７０５  検出用ボンディングパッド
７０６  スイッチ
７０７  演算増幅器
７０８  ボンディングワイヤ
７０９  リード
７１０  出力電圧補正回路
７１１  ボンディングワイヤ
７１２  リード
７１３  フレキシブル配線
７１４  行配線
７１５  リード
７１６  ボンディングパッド
７１７  ボンディングパッド
８００  変調素子
８０１  接続部材
８０２  第一の帰還ループ
８０３  第二の帰還ループ
８０４  基準電圧源
３００１  基板
３００４  導電性薄膜
３００５  電子放出部
３０１０  基板
３０１１  エミッタ配線
３０１２  エミッタコーン
３０１３  絶縁層
３０１４  ゲート電極
３０２０  基板
３０２１  下電極
３０２２  絶縁層
３０２３  上電極
【図１】
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【図２】
0003715967.tif 000003
【図３】
0003715967.tif 000004
【図４】
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【図５】
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【図６】
0003715967.tif 000007
【図７】
0003715967.tif 000008
【図８】
0003715967.tif 000009
【図９】
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【図１０】
0003715967.tif 000011
【図１１】
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【図１２】
0003715967.tif 000013
【図１３】
0003715967.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0003715967.tif 000031
【図３１】
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【図３２】
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【図３３】
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