(57)【特許請求の範囲】
【請求項１】
メモリ装置中の過消去されたメモリセルに対して、消去動作の後かつプログラミング動作モードの前に訂正動作を実行するための過消去されたビットの訂正構造を有する半導体集積回路メモリ装置において、前記訂正構造は、
ワード線の行と前記ワード線の行に交差するビット線の列とのアレイ状に形成される複数個のメモリセルを有するセルマトリックス（１２）を含み、前記メモリセルの各々はそのゲートが前記ワード線の行の１つに接続され、そのドレインが前記ビット線の列の１つに接続され、かつそのソースが接地電位に接続されるフローティングゲートアレイトランジスタを含み、さらに
ロウアドレス信号に応答し、かつ前記セルマトリックスに作動的に接続されて前記ワード線の行のうちの１つを選択するためのロウデコーダ手段（１４）と、
コラムアドレス信号に応答し、かつ前記セルマトリックスに作動的に接続されて前記ビット線の列のうちの１つを選択するためのコラムデコーダ手段（１６）と、
前記ビット線の列のために基準電流を発生するための基準周辺ビット線回路手段（４２）と、
ＡＰＤＥ動作モードの間に前記ビット線の列のうちの選択された１つの漏れ電流を前記ビット線の列のうちの選択された１つに関連する基準電流と比較し、かつメモリセルに記憶されるデータを表わす論理信号を発生するための検知回路手段（２０）とを含み、前記論理信号は前記ビット線漏れ電流が過消去されたメモリセルを示す前記基準電流よりも大きい場合にハイの論理レベルであり、かつ前記ビット線漏れ電流が適切にプログラムされたメモリセルを示す前記基準電流よりも小さい場合にローの論理レベルであり、さらに
前記論理信号とメモリセルにプログラムされたデータを表わすデータ信号とを比較して、前記論理信号と前記データ信号とが同一の場合にハイの論理レベルであるビット一致信号を発生するためのデータ入力バッファ回路手段（２６）と、
前記データ入力バッファ回路手段に結合されてそこに与えられた複数個のプログラミングパルスをカウントするためのパルスカウンタ手段（３０）とを含み、
前記データ入力バッファ回路手段は、前記選択されたビット線に接続される過消去されたメモリセルをプログラムし戻すために、前記ビット一致信号がローの論理レベルである前記ビット線に前記プログラミングパルスを順次供給し、
前記データ入力バッファ回路手段は、プログラムし戻す必要のないメモリセルをオーバプログラミングするのを防止するために、前記ビット一致信号がハイの論理レベルである前記ビット線から前記プログラミングパルスを選択的に切離す、メモリ装置。
【請求項２】
前記複数個のプログラミングパルスは過消去されたメモリセルのアレイトランジスタの負のしきい値を正のしきい値電圧に変えるように作用する、請求項１に記載の半導体集積回路メモリ装置。
【請求項３】
前記検知回路手段は、前記ビット線の列に作動的に接続されて前記ビット線の列のうちの選択された１つの漏れ電流に対応する第１の抵抗値を発生するための検知率抵抗網（３８）と、前記基準周辺ビット線回路手段に作動的に接続されて基準電流に対応する第２の抵抗値を発生するための基準抵抗網手段（３６）と、第１の入力が検知率抵抗網手段に結合され、かつ第２の入力が前記基準抵抗網手段に接続されて列漏れ電流を基準電流と比較するためのコンパレータ手段（３４）とから構成される、請求項１に記載の半導体集積回路メモリ装置。
【請求項４】
前記第１の抵抗値の前記第２の抵抗値に対する比率は、メモリ装置の耐久性を向上するようにＡＰＤＥ動作モードの間に約１２：１に増大する検知率に規定される、請求項３に記載の半導体集積回路メモリ装置。
【請求項５】
前記基準周辺ビット線回路手段は各出力線ごとに対応する基準電流を発生するためのミニアレイから構成される、請求項１に記載の半導体集積回路メモリ装置。
【請求項６】
前記基準周辺ビット線回路手段は前記検知回路手段の検知率を２倍にするための手段（３０２）を含む、請求項５に記載の半導体集積回路メモリ装置。
【請求項７】
８つのデータ入力バッファ手段からのビット一致信号に応答して、各一致信号がハイの場合にのみハイの論理レベルになるバイト一致信号を発生するための一致回路手段（３３）をさらに含む、請求項１に記載の半導体集積回路メモリ装置。
【請求項８】
前記パルスカウンタ手段は、バイト一致信号がアレイからのバイトデータとプログラムされるべきバイトデータとが完全に一致することを示すハイの論理レベルである場合にのみ前記複数個のパルスを終了させる、請求項７に記載の半導体集積回路メモリ装置。
【請求項９】
前記バイト一致回路に応答してプログラムされるべきアレイの次のバイトを選択するための手段（２８）をさらに含む、請求項８に記載の半導体集積回路メモリ装置。
【請求項１０】
メモリ装置中の過消去されたメモリセルに対して、消去動作の後かつプログラミング動作モードの前に訂正動作を実行するための過消去されたビットの訂正構造を有する半導体集積回路メモリ装置において、前記訂正構造は、
ワード線の行と前記ワード線の行に交差するビット線の列とのアレイ状に構成される複数個のメモリセルを有するセルマトリックス（１２）を含み、前記メモリセルの各々は、そのゲートが前記ワード線の行の１つに接続され、そのドレインが前記ビット線の列の１つに接続され、かつそのソースが接地電位に接続されるフローティングゲートアレイトランジスタを含み、さらに
ロウアドレス信号に応答し、かつ前記セルマトリックスに作動的に接続されて前記ワード線の行のうちの１つを選択するためのロウデコーダ手段（１４）と、
コラムアドレス信号に応答し、かつ前記セルマトリックスに作動的に接続されて前記ビット線の列のうちの１つを選択するためのコラムデコーダ手段（１６）と、
各々が前記ビット線の列のうちの１つに関連する複数の基準電流を発生するための基準周辺ビット線回路手段（４４）と、
ＡＰＤＥ動作モードの間に前記ビット線の列のうちの選択された１つの漏れ電流を前記ビット線の列のうちの選択された１つに関連する基準電流と比較し、かつメモリセルに記憶されたデータを表わす論理信号を発生するための検知回路手段（２０）とを含み、前記論理信号は、前記ビット線漏れ電流が過消去されたメモリセルを示す前記基準電流よりも大きい場合にハイの論理レベルであり、かつ前記ビット線漏れ電流が適切にプログラムされたメモリセルを示す前記基準電流よりも小さい場合にローの論理レベルであり、さらに
前記論理信号をメモリセルにプログラムされたデータを表わすデータ信号と比較して、前記論理信号と前記データ信号とが同一である場合にハイの論理レベルになるビット一致信号を発生するためのデータ入力バッファ回路手段（２６）と、
前記データ入力バッファ回路手段に結合されてそこに与えられる複数個のプログラミングパルスをカウントするためのパルスカウンタ手段（３０）とを含み、
前記データ入力バッファ回路手段は、前記選択されたビット線に接続される過消去されたメモリセルをプログラムし戻すために、前記ビット一致信号がローの論理レベルである前記ビット線に前記プログラミングパルスを順次供給し、
前記データ入力バッファ回路手段は、プログラムし戻す必要のないメモリセルをオーバプログラミングするのを防止するために、前記ビット一致信号がハイの論理レベルである前記ビット線から前記プログラミングパルスを選択的に切離す、メモリ装置。
【請求項１１】
前記複数個のプログラミングパルスは過消去されたメモリセル中のアレイトランジスタの負のしきい値を正のしきい値電圧に変えるように働く、請求項１０に記載の半導体集積回路メモリ装置。
【請求項１２】
前記検知回路手段は、前記ビット線の列に作動的に接続されて前記ビット線の列のうちの選択された１つの漏れ電流に対応する第１の抵抗値を発生するための検知率抵抗網（３８）と、前記基準周辺ビット線回路手段に作動的に接続されて基準電流に対応する第２の抵抗値を発生するための基準抵抗網手段（３６）と、第１の入力が検知率抵抗網手段に結合され、かつ第２の入力が前記基準抵抗網手段に接続されて列漏れ電流を基準電流と比較するためのコンパレータ手段（３４）とから構成される、請求項１０に記載の半導体集積回路メモリ装置。
【請求項１３】
前記第１の抵抗値の前記第２の抵抗値に対する比率は、メモリ装置の耐久性を向上するようにＡＰＤＥ動作モードの間に約１２：１に増大する検知率に規定される、請求項１２に記載の半導体集積回路メモリ装置。
【請求項１４】
前記基準周辺ビット線回路手段は各出力線ごとに複数の基準電流を発生するためのミニアレイから構成される、請求項１０に記載の半導体集積回路メモリ装置。
【請求項１５】
前記基準周辺ビット線回路手段は前記検知ビット手段の検知率を２倍にするための手段（３０２）を含む、請求項１４に記載の半導体集積回路メモリ装置。
【請求項１６】
８つのデータ入力バッファ手段からのビット一致信号に応答して、各一致信号がハイの場合にのみハイの論理レベルになるバイト一致信号を発生するための一致回路手段（３３）をさらに含む、請求項１０に記載の半導体集積回路メモリ装置。
【請求項１７】
前記パルスカウンタ手段は、バイト一致信号がアレイからのバイトデータとプログラムされるべきバイトデータとが完全に一致することを示すハイの論理レベルである場合にのみ前記複数個のパルスを終了させる、請求項１６に記載の半導体集積回路メモリ装置。
【請求項１８】
前記バイト一致回路に応答してプログラムされるべきアレイの次のバイトを選択するための手段（２８）をさらに含む、請求項１７に記載の半導体集積回路メモリ装置。
【請求項１９】
高い耐久性を持たせるように消去動作の後かつプログラミング動作モードの前にフラッシュＥＥＰＲＯＭメモリセルのアレイ中の過消去されたメモリセルを訂正するための過消去ビット訂正構造であって、
ＡＰＤＥ動作モードの間にビット線の列のうちの選択された１つの漏れ電流を前記ビット線の列のうちの選択された１つに関連する基準電流と比較し、かつメモリセルに記憶されたデータを表わす論理信号を発生するための検知回路手段（２０）を含み、前記論理信号は、前記ビット線漏れ電流が過消去されたメモリセルを示す前記基準電流よりも大きい場合にハイの論理レベルであり、かつ前記ビット線漏れ電流が適切にプログラムされたメモリセルを示す前記基準電流よりも小さい場合にローの論理レベルであり、さらに
前記論理信号をメモリセル中にプログラムされたデータを示すデータ信号と比較して、前記論理信号と前記データ信号とが同一の場合にハイの論理レベルとなるビット一致信号を発生するためのデータ入力バッファ回路手段（２６）と、
前記データ入力バッファ回路手段に結合されて、そこに与えられる複数個のプログラミングパルスをカウントするためのパルスカウンタ手段（３０）とを含み、
前記データ入力バッファ回路手段は、前記選択されたビット線に接続される過消去されたメモリセルをプログラムし戻すために、前記ビット一致信号がローの論理レベルである前記ビット線に前記プログラミングパルスを順次供給し、
前記データ入力バッファ回路手段は、プログラムし戻す必要のないメモリセルをオーバプログラミングするのを防止するために、前記ビット一致信号がハイの論理レベルである前記ビット線から前記プログラミングパルスを選択的に切離す、構造。
【請求項２０】
前記複数個のプログラミングパルスは過消去されたメモリセル中のアレイトランジスタの負のしきい値を正のしきい値電圧に変えるように働く、請求項１９に記載の構造。
【発明の詳細な説明】
【０００１】
【発明の背景】
本発明は一般に、フラッシュ電気的消去可能プログラマブル読出専用メモリ（ＥＥＰＲＯＭ）セルのアレイなどのフローティングゲートメモリ装置に関する。より特定的には、本発明は、向上した高い耐久性を持つように、消去動作の後でフラッシュＥＥＰＲＯＭメモリセルのアレイ中の過消去されたメモリセルに訂正動作を行なうための過消去されたビットの訂正構造を有する半導体集積回路メモリ装置に関する。
【０００２】
【先行技術の説明】
当該技術分野で一般に知られているように、近年、電気的に消去可能なＥＰＲＯＭ／ＥＥＰＲＯＭの新しい範疇として、ＥＰＲＯＭの密度の利点をＥＥＰＲＯＭの電気的消去可能な特性と組合わせ、「フラッシュ」ＥＰＲＯＭまたはＥＥＰＲＯＭと呼ばれることもある重要な不揮発性メモリが台頭してきている。このフラッシュメモリでは、複数個の１トランジスタフラッシュＥＥＰＲＯＭセルが半導体基板上に形成され、半導体基板中では各セルはＰ導電型基板と、半導体と一体に形成されたＮ導電型ソース領域と、これもまた基板内に一体に形成されるＮ導電型ドレイン領域とを含む。フローティングゲートは薄い誘電体層によって基板から分離される。第２の誘電体層は制御ゲートをフローティングゲートから分離する。基板中のＰ型チャネル領域はソース領域とドレイン領域とを分離する。
【０００３】
従来の動作では、フラッシュＥＥＰＲＯＭセルをプログラムするためには、ドレイン領域と制御ゲートとの電位はソース領域に加えられた電位よりも高い所定の電位に引上げられる。たとえば、ドレイン領域には約＋５．５ボルトの電圧ＶD が加えられ、このとき制御ゲートには約２−３マイクロ秒の間約＋１２ボルトの電圧ＶG が加えられる。これらの電圧は薄い誘電体層を横切りかつフローティングゲートの上へと加速される「ホットエレクトロン」を生成する。このホットエレクトロン注入によりフローティングゲートのしきい値が約２−４ボルト上昇する。
【０００４】
従来の動作でフラッシュＥＥＰＲＯＭセルを消去するためには、相対的に高い正電位（つまり＋１２ボルト）が数十分の１秒の間ソース領域に加えられる。制御ゲートは接地されており、かつドレイン領域はフローティング可能である。フローティングゲートとソース領域との間で強力な電界が発生し、ファウラ・ノーハイムトンネル現象によって負の電荷がフローティングゲートからソース領域へと引き出される。かかるセルのアレイ中のプログラムされていないフラッシュＥＥＰＲＯＭセルがこれらの条件下で繰り返し消去されると、フローティングゲートは最後にはより大きな正電位を獲得する。この結果、たとえ制御ゲートが接地されている状態でも、セルが常にオンにされ列の漏れ電流を引起こし、これによりこのセルを含むアレイの列中の他のセルの正しい読出を妨げるとともに同じ列上の他のセルのプログラムをより一層困難なものにする。この状態は「ビットの過消去」と呼ばれ、これはメモリセルのデータプログラミング特性が劣化し耐久性が悪くなるために問題である。
【０００５】
１トランジスタフラッシュＥＥＰＲＯＭセルが読出動作モード中にデプレション状トランジスタとなることを防止するためには、過消去が回避されなければならない。この読出動作モードの間、過消去されたメモリセルはもしこれらのメモリセルがアレイとして構成されていればメモリアレイの全列を不能化する。ここで使用される「耐久性」という用語はメモリセルが再プログラムされかつ消去され得る回数を示す。したがって、ビット過消去された状況はメモリセルの耐久性を大幅に低減する。
【０００６】
ＥＥＰＲＯＭセルが正しくプログラムされているかどうかを決定するためには、読出電流の大きさが測定される。典型的には、読出動作モードではソース領域は接地電位（０ボルト）に保持され、かつ制御ゲートは約＋５ボルトの電位に保持される。ドレイン領域は１ボルトから２ボルトの間の電位に保持される。これらの条件下で、プログラムされていないセル（論理「１」を記憶する）は約５０ｕＡから１００ｕＡの電流レベルで動作する。プログラムされたセル（論理「０」を記憶する）はかなり低い電流の流れを有する。
【０００７】
同時係属中かつ同一譲受人に譲渡された１９９３年５月６日出願の「高い耐久性を有するフラッシュＥＥＰＲＯＭアレイ（Flash EEPROM Array With High Endurance）」と題されたエム・エイ・バン・バスカーク（M. A. Van Buskirk ）らへの米国特許出願連続番号第08/057,583号には、耐久性を向上させるようにフラッシュＥＥＰＲＯＭメモリセルのアレイ中の過消去されたビットを訂正するための装置が説明されかつ示されている。この過消去されたビットの訂正は、過消去されたビットを含む同一の列中の選択されたメモリセルのプログラミング動作の間に行なわれた。この訂正装置には過消去されたビットを示すアレイ列の漏れを検出するための検知回路が含まれた。過消去されたビットが存在することがわかれば、パルスジェネレータが活性化されてプログラミングパルスをプログラムされている選択されたメモリセルの制御ゲートに与える。過消去されたビットを含む同一列中の選択されないメモリセルの制御ゲートには０ボルトが加えられ、かつ共通ソース領域は接地電位に結合されるため、これらのプログラミングパルスはまた過消去されたビットの負のしきい値（−Ｖt ）をより正のしきい値にプログラムし戻すように働く。
【０００８】
しかしながら、この訂正動作には多数の欠点がある。まず、この先行技術の訂正動作により制御ゲートに高電圧（つまり＋１０から＋１２ボルト）が加えられ、かつプログラムされているセルのドレインには中くらいの電圧（つまり＋５．５から＋６ボルト）が加えられる。これはドレインストレスおよびゲートストレスを作り出すとともに所望されない高い電力消費を招く。第２の欠点は、この訂正動作の間に、プログラムされているセルの制御ゲートにも追加のプログラミングパルスが与えられることから生じる。このためプログラムされているセルをオーバープログラミングするという望ましくない効果がもたらされ、これにより耐久性の問題が生じる。第３の欠点はバイトごとに行なわれる訂正動作によって引起こされる。つまり、全バイト中のビットのすべてが、必要かどうかに関係なくプログラミングパルスを識別せずに受取る。この長期間のプログラミングによりプログラムされているセルの導電性を劣化させる傾向がある。
【０００９】
したがって、プログラムされているバイト中のプログラミングが必要なビットのみがプログラミングパルスを受取るようにフラッシュＥＥＰＲＯＭメモリセルのアレイ中の過消去されたビットをビットごとに訂正し、それにより所望されないオーバープログラミング効果を排除するための装置を提供する必要性が生じている。本発明は、その全体がここに引用により援用される上述の米国特許出願連続番号第08/057,583号に対して大幅な改良を示す。
【００１０】
【発明の概要】
したがって、本発明の一般的な目的は、メモリ装置中の過消去されたメモリセルに対して効率的かつ効果的に訂正動作を行なうための改良された過消去されたビット訂正構造を有する半導体集積回路メモリ装置を提供することである。
【００１１】
本発明の１つの目的は、向上した高い耐久性を有するように、消去動作の後にフラッシュＥＥＰＲＯＭメモリセルのアレイ中の過消去されたメモリセルに対して訂正動作を行なうための過消去されたビット訂正構造を提供することである。
【００１２】
本発明の他の目的は、ビット線の列のあるものだけに接続された過消去されたメモリセルをプログラムし戻すように、複数個の発生したプログラミングパルスをカウントするためのパルスカウンタ回路と、プログラミングパルスを受取るためにビット線のあるものだけを選択的に接続するためのデータ入力バッファ回路とを含む過消去されたビット訂正構造を提供することである。
【００１３】
本発明のさらに他の目的は、過消去されたメモリセルを示す論理信号を発生するための検知回路と、メモリセル中に記憶されたデータを表わす論理信号をメモリセル中にプログラムされているデータを表わすデータ信号と比較してビット一致信号を発生するためのデータ入力バッファ回路とを含む過消去されたビット訂正構造を提供することである。
【００１４】
これらの目標および目的に従って、本発明は、メモリ装置中の過消去されたメモリセルに対して訂正動作を行なうための改良された過消去されたビットの訂正構造を有する半導体集積回路メモリ装置を提供することに関する。この訂正構造はワード線の行とワード線の行に交差するビット線の列とに配列された複数個のメモリセルを有するセルマトリックスを含む。各メモリセルはフローティングゲートアレイトランジスタを含む。ロウデコーダはロウアドレス信号に応答し、かつセルマトリックスに作動的に接続されてワード線の行のうちの１つを選択する。コラムデコーダはコラムアドレス信号に応答し、かつセルマトリックスに作動的に接続されてビット線の列のうちの１つを選択する。基準周辺ビット線回路はビット線の列のための基準電流を発生するために用いられる。
【００１５】
改良された訂正構造はさらに、ＡＰＤＥ動作モードの間にビット線の列のうちの選択された１つにおけるアレイ漏れ電流をビット線の列のうちの選択された１つに関連する基準電位と比較し、かつビット線漏れ電流が過消去されたメモリセルを示す基準電流よりも大きい場合にハイ論理レベルになり、かつビット線漏れ電流が正しくプログラムされたメモリセルを示す基準電流よりも低い場合はロー論理レベルになる、メモリセル中に記憶されたデータを示す論理信号を発生するための検知回路を含む。データ入力バッファ回路は、論理信号とデータ信号とが同一の場合にハイの論理レベルとなるビット一致信号を発生するように、論理信号をメモリセル中のプログラムされたデータを表わすデータ信号と比較する。パルスカウンタはデータ入力バッファ回路に結合されてそこに与えられる複数個のプログラミングパルスをカウントする。データ入力バッファ回路は、ビット線の列のうちのあるものにだけ接続された過消去されたメモリセルをプログラムし戻すように、ビット線の列のうちのあるものだけをビット一致信号がハイの論理レベルであるパルスカウンタへ選択的に接続する。
【００１６】
本発明のこれらのおよび他の目的および利点は添付の図面とともに考慮した場合に以下の詳細な説明からより完全に明白となるであろう。添付図面中同一の参照番号は対応部分を示す。
【００１７】
【実施例】
シリコン基板上に形成されたフラッシュＥＥＰＲＯＭメモリセルのアレイ中の過消去されたメモリセルに対して訂正動作を行なうための改良された過消去されたビットの訂正構造が説明される。以下の説明では、本発明の完全な理解を与えるために具体的な回路構成、構成要素などの多数の具体的な詳細が説明される。しかしながら、これらの具体的な詳細でなくても本発明は実行され得るということが当業者には明白となるであろう。他の例では、本発明の動作原理を理解する上で特に関連のない周知の工程、回路および制御線は明確さのために故意に省略している。
【００１８】
改良された高い耐久性を有するＥＥＰＲＯＭ型のフラッシュメモリ装置を製造するために、本発明は、消去動作の後にフラッシュＥＥＰＲＯＭメモリセルのアレイ中で過消去されたビットを訂正するための、新しい過消去されたビットの訂正構造を提供する。米国特許出願連続番号第08/057,583号で使用された訂正技術とは異なり、消去動作の後かつプログラミング動作モードの前に、「消去後自動プログラムディスターバンス」（ＡＰＤＥ）動作モードが実行される。ＡＰＤＥモードでは、プログラムされるべきアレイのバイト中にダミーデータがロードされる。その後、プログラムベリファイモードが実行され、過消去されたビットの存在を検出しかつアレイからのバイトのどのビットをプログラムする必要があるのかを決定するようにアレイの列漏れ電流が基準電流と比較される。これはバイト中の各ビットごとに行なわれる。この動作はアレイに記憶されたデータとプログラムされるべきデータとを比較することによって達成される。
【００１９】
もしビット線の列のうちのあるものの中に過消去されたビットが存在すると判断されれば、ＡＰＤＥ動作モードの間にパルスカウンタが活性化されて、発生したプログラミングパルスをカウントする。しかしながら、プログラムする必要のあるビット線の列のうちのあるものにだけ接続された過消去されたメモリセルのドレインはプログラミングパルスを受取るように接続される。プログラムする必要のないビット線の列に接続されたメモリセルのドレインはプログラミングパルスから切離されている。この態様により、これまで問題となっていたプログラムされるべきメモリセルのオーバープログラミングの問題が排除される。このＡＰＤＥモードの間、ビット線の列のうちのあるものにだけ接続された過消去されたメモリセルはより正の電圧にプログラムし戻された負のしきい値電圧を有する。
【００２０】
次に図面を詳細に参照して、図１には半導体集積回路メモリ装置１０のブロック図が示され、この装置１０は、高い耐久性を持たせるように、消去の後にメモリ装置１０のフラッシュ電気的消去可能読出専用メモリ（ＥＥＰＲＯＭ）セルのアレイ中の過消去されたメモリセルに対して訂正動作を行なうための本発明の改良された過消去されたビットの訂正構造を含む。この改良された訂正構造およびメモリ装置１０の残りの部分は両方ともすべて公知のＣＭＯＳ集積回路技術によって１つの半導体基板上に形成される。
【００２１】
ＥＥＰＲＯＭ半導体メモリ装置１０は半導体チップ上に配列された複数個のメモリセルＭＣ１１ないしＭＣｎｍから構成されるセルマトリックス１２を含む。セルマトリックスは、ロウアドレス信号に応答してワード線ＷＬ1 ないしＷＬn のうちの１つを選択するためのロウアドレスデコーダ１４によってアクセスされる。同時に、コラムアドレス信号に応答するコラムアドレスデコーダ１６の出力は、Ｙパスゲート回路１８を駆動してビット線ＢＬ1 ないしＢＬn のうちの１つを選択するために用いられる。選択されたメモリセルに記憶されるデータはＹパスゲート回路１８およびデータラッチ２２を介して検知回路２０によって読出される。検知回路２０の出力は出力バッファ２４を駆動して出力データＤＯを与えるために用いられる。プログラミング（書込）モードでは、入力データ（つまりプログラムされるべきデータ）はＩ／Ｏパッドからデータ入力バッファ２６へ供給され、その後コラムアドレスデコーダ１６およびＹパスゲート回路１８を介して選択されたビット線へ送られる。
【００２２】
プログラミング動作、読出動作および消去動作のすべての制御はステートマシン２８によって達成される。パルスカウンタ３０はステートマシン２８によって制御され、このステートマシン２８はドレイン電圧源３２およびデータ入力バッファ２６を介して６０００までのプログラミングパルスをビット線の列のうちのあるものだけに与える。ドレイン電圧源３２はＡＰＤＥ動作モードの間にデータ入力バッファ２６に適切な電圧（つまり＋６ボルト）を供給するために用いられる。検知回路２０もまたステートマシン２８によって制御され、かつビット線のうちの特定の列に接続された過消去されたビットを示すアレイ列漏れ電流を検出するための手段を含む。
【００２３】
改良された訂正構造は本質的には、検知回路２０と、データ入力バッファ２６と、一致回路３３と、パルスカウンタ３０と、ドレイン電圧源３２とから構成され、これらすべてはステートマシン２８によって制御される。図２には図１の訂正構造を単純化した図が示される。図からわかるように、検知回路２０は、コンパレータ３４と、抵抗値Ｒを有する基準抵抗網３６と、値ｎＲを有する検知率抵抗網３８とから構成される。コンパレータは実際にはセンスアンプである。基準抵抗網３６の入力はライン４０を介して基準周辺ビット線ＲＥＦＰＢＬに接続され、かつその出力はコンパレータ３４の反転入力ＳＡＲＥＦに接続される。基準周辺ビット線回路４２（図１）によって基準電流が発生し、基準抵抗網３６によって降倍される。検知率抵抗網３８の入力はデータ入力バッファ２６の出力端子ＤＡＴＡＢＮに接続され、かつその出力はコンパレータ３４の非反転入力ＳＡＩＮに接続される。検知率はｎで規定され、ここでｎは１以上、つまり１：１から６：１までの範囲である。
【００２４】
コンパレータ３４のライン４４上の出力電圧ＶＯＵＴはデータ入力バッファ２６の入力端子ＤＳＩＮへ与えられる。データ入力バッファはまたドレイン電圧ＶＰＲＯＧをドレイン電圧源３３から受け、かつデータ入力信号ＤＡＴＡ  ＩＮｎを端子ＤＬＲＳＴに受ける。入力データバッファはデコーダ回路１６の端子ＤＡＴＡ  ＯＵＴに接続される端子ＤＡＴＡＢＮ上で第１の出力信号を発生し、かつライン４６を介して一致回路３３へ接続される端子ＭＡＴＣＨＰ上で第２の出力信号を発生する。ステートマシン２８の制御下にあるデコーダ回路１６は、列の漏れ電流が測定されるべきビット線の特定の列をアドレス指定されたようにその出力端子ＤＡＴＡ  ＯＵＴに接続し、この端子はその後検知率抵抗網３８の入力に与えられる。
【００２５】
点線で囲まれた回路構成要素のすべては各出力線ごとに反復されるということを理解されたい。典型的には、メモリセルのアレイは８本の出力線を有する。特に、フラッシュＥＥＰＲＯＭアレイ内ではアレイは複数個のセクタに分割され、各セクタは所定の数の行を規定する。さらに、各セクタは複数個のセグメントに分割され、各セグメントは所定の数の列を規定する。こうして、８本の出力線の各々は一般には複数個のセクタの各々中の複数個（８）のセグメントの１つに接続される。
【００２６】
先行する消去動作の後、セルマトリックス１２中のメモリセルＭＣ１１およびＭＣ１２（１バイト中の２ビット）にデータがプログラムされると仮定する。さらに、ビット線ＢＬ1 中のメモリセルＭＣ２１は先の消去動作によって過消去されており、かつビット線ＢＬ2 には過消去されたメモリセルが存在しないと仮定する。消去の後かつプログラミング動作モードの前に、記憶された埋込アルゴリズムを有するステートマシンの制御下で過消去されたメモリセルを訂正するように「消去後自動プログラムディスターバンス」（ＡＰＤＥ）動作モードが実行される。
【００２７】
特に、ステートマシン２８はメモリセルＭＣ１１およびＭＣ１２のワード線ＷＬ1 または制御ゲートをＸデコーダ１４を介して接地（０ボルト）させる。その後、ステートマシンはダミープログラムデータ（つまりＤＡＴＡ  ＩＮｎ＝０）をメモリセルＭＣ１１およびＭＣ１２中へロードさせる。しかしながら、メモリセルＭＣ１１は過消去状態のために負のしきい値電圧（つまり−３ボルト）であるため、ビット線ＢＬ1 中には列漏れ電流が存在する。次に、ステートマシンはプログラムベリファイ動作モードを実行させ、検知回路２０がビット線ＢＬ1 の列漏れ電流を基準周辺ライン回路４２の基準周辺ラインＲＥＦＰＰＬ中の基準電流と効果的に比較する。
【００２８】
この結果、このプログラムベリファイ動作の間に、ビット線ＢＬ1 中の列漏れ電流は検知率によって分割された基準電流よりも大きくなって過消去されたビットの存在を示し、かつコンパレータのライン４４上の出力はハイまたは「１」論理レベルとなる。このことはメモリセルＭＣ１１がまだプログラムベリファイされていないことを示す。データ入力バッファはハイの論理レベルに応答し、かつ入力端子ＶＰＲＯＧを出力端子またはデータビット線ＤＡＴＡＢＮに接続させる。さらに、端子ＭＡＴＣＨＰ１上のビット一致信号は、ダミープログラムデータ（ＤＡＴＡ  ＩＮ＝０）がアレイ中に記憶されたデータ（ＤＳＩＮ＝１）と等しくならないためにローの論理レベルとなる。
【００２９】
次に、ステートマシンはビット線ＢＬ2 上でプログラムベリファイ動作を繰り返させ、検知回路２０はビット線ＢＬ2 中の列漏れ電流を基準周辺ビット線ＲＥＦＰＢＬ中の検知率で分割された基準電流と比較する。ビット線ＢＬ2 に接続されたどのメモリセルにも列漏れ電流は存在しないと仮定としているため、コンパレータ４４の出力はローまたは「０」の論理レベルとなり、メモリセルＭＣ１２が既にプログラムされていることを示す。データ入力バッファはローの論理レベルに応答し、かつ入力端子ＶＰＲＯＧをデータビット線ＤＡＴＡＢＮから分離させる。端子ＭＡＴＣＨＰ２上のビット一致信号は、プログラムされたデータ（ＤＡＴＡ  ＩＮ＝０）がアレイ中に記憶されたデータ（ＤＳＩＮ＝０）と同じであるためハイの論理レベルとなる。
【００３０】
このプログラムベリファイ動作はプログラムされているバイト中の各ビットごとに繰り返される。したがって、このプログラムベリファイ動作はビットごとに実行されるということが理解される。一致回路３３からのバイト一致信号ＭＡＴＣＨは、もしバイト中の各ビットごとに完全な一致が存在する場合にのみ「ハイ」となる。この場合は、ビット一致信号ＭＡＴＣＨＰ１はローの論理レベルであるため、バイト一致信号ＭＡＴＡＣＨもまたローの論理レベルにされる。ステートマシンはバイト一致信号のこのローの論理レベルに応答して、パルスジェネレータ３０からの第１のプログラミングパルスをドレイン電圧源３２の入力に与えさせる。ドレイン電圧源の出力は＋６ボルトであり、これは各データ入力バッファ２６の端子ＶＰＲＯＧに与えられる。しかしながら、アレイからのバイト中のプログラムし戻すことが必要なビットだけが、対応するデータビット線ＤＡＴＡＢＮに接続された電圧源を持つ。
【００３１】
次に、他のプログラムベリファイ動作が前回は一致しなかったビット線中で再び行なわれる。もし一致がなお存在しなければ、ステートマシンは第２のプログラミングパルスを対応するデータビット線ＤＡＴＡＢＮに送る。その後、さらに他のプログラムベリファイ動作が行なわれる。この工程はパルスカウンタ３０によって許容される６０００までのプログラミングパルスについて繰り返し何度も行なわれる。
【００３２】
過消去されたビット（プログラムし戻すことが必要な唯一のビット、つまりメモリセルＭＣ２１）を含むビット線にプログラミングパルスが与えられるごとに、そのしきい値電圧は正のしきい値電圧＋Ｖt に向かってプログラムし戻される。したがって、プログラムパルスを一度に１つ（６０００パルスまで）継続的に与えることにより、過消去されたビット（ＭＣ２１）は対応するビット線ＢＬ1 に漏れ電流が存在しなくなるように訂正される。典型的には、１つの過消去されたビットをプログラムし戻すのに必要なプログラミングパルスの数は２５０である。
【００３３】
言換えれば、所定数のプログラミングパルスの後、過消去されたセルを有する列中の列漏れ電流は最終的には基準電流よりも小さくなり、かつ対応するコンパレータの出力はローまたは「０」論理レベルとなり、メモリセル（つまりＭＣ１１）がプログラムされたことを示す。関連するデータ入力バッファはこのローの論理レベルに応答して端子ＶＰＲＯＧをデータビット線ＤＡＴＡＢＮから分離する。もし列漏れ電流を有する他のビット線が存在すれば、このプログラムバックは継続するということを注目されたい。バイト中のすべての過消去されたビットの各々が訂正されて初めてバイト一致信号ＭＡＴＣＨがハイの論理レベルに変化する。このとき、ステートマシン２８はハイの論理レベルに応答し、プログラミングパルスをドレイン電圧源３２へ与えることを終了する。
【００３４】
したがって、このプログラムバックはバイトごとに行なわれるということが理解される。一旦特定のバイトを完了すると、ステートマシンはプログラムし戻されるべき次のバイトのための新しいアドレスにデコーダをアクセスさせる。セクタ中のすべてのバイトがＡＰＤＥモードを完了したときに初めてステートマシンはプログラミングモードを実行させる。出願番号第08/057,583号とは異なり、本発明の過消去されたビットのプログラムバックは消去の後かつプログラミングモードの前に行なわれ、プログラミングの間には行なわれない。このため、本発明のプログラミング動作モードは過消去されたビットのすべてがＡＰＤＥモードの間に既に訂正されているためにかなり速度が速い。
【００３５】
図１および図２の様々なブロック４２、３８、３６、２６および３３は様々な形式をとり得るが、適切な回路がそれぞれ図３ないし図７に示される。これらの概略の回路図は上述の説明に鑑みて当業者には自明であると思われるが、各動作を簡単に説明することがふさわしいと考える。
【００３６】
図３には図１の基準周辺ライン回路４２の概略の回路図が示される。基準周辺ビット線回路は対応する基準電流をそこへ供給するための基準抵抗網３６用のミニアレイである。基準周辺回路は対応する８つの基準抵抗網の各々に１つずつ８つのビット基準セルトランジスタＱRPO ないしＱRP7 から構成される。基準アレイ中のその他の残りのトランジスタは、中心ビットトランジスタと端縁ビットトランジスタとの間の異なる電流を補償するために用いられる追加のフレンドリーな行および列を規定する。自動プログラムディスターバンス回路３０２は検知率を２倍にするようにＡＰＤＥ動作モードの間に使用される。言換えれば、検知率は６：１から１２：１に増大された。検知率が高くなるとより高いゲート電圧を供給することができる。このため、列漏れ電流の差がより小さくなる。
【００３７】
図４には値ｎＲを有する検知率抵抗網３８の概略の回路図が示される。検知率抵抗網３８はＰチャネルＭＯＳトランジスタＰ１、Ｐ２とＮチャネルＭＯＳトランジスタＮ１−Ｎ６とから構成される。このネットワーク３８の抵抗値はそのソースがコンパレータ３４の非反転入力ＳＡＩＮに接続されるトランジスタＮ２によって決定される。トランジスタＮ２のゲートは基準電圧ＣＡＳＲＥＦを受取り、これは典型的には＋５．０ボルト±１０％である電源電圧ＶＣＣよりも小さい。トランジスタＰ１およびＰ２のゲートはパワーダウン信号ＰＤＳＡに接続され、これは消費電力を低減するためにパワーダウンモードの間にこれらのトランジスタをオフにするために用いられる。ノードＤＡＴＡＢＮはネットワーク３８の入力に対応し、かつ同一のビット線に結合されるフローティングゲートアレイトランジスタの共通ドレインに接続される。トランジスタＮ３−Ｎ６は、様々な動作モードの間にノードＤＡＴＡＢＮを所定の値に維持するようにレベルシフトのために用いられる。
【００３８】
図５には基準抵抗網３６の概略の回路図が示される。基準抵抗網はＰチャネルＭＯＳトランジスタＰ３−Ｐ７とＮチャネルＭＯＳトランジスタＮ７−Ｎ２１とから構成される。図５のネットワーク３６の抵抗値はトランジスタＮ８−Ｎ１４によって決定される。各トランジスタＮ８−Ｎ１４のサイズは好ましくは図４の検知率抵抗網３８のトランジスタＮ２のサイズと同一にされる。ノードＲＥＦＰＢＬは基準抵抗網３６の入力に対応し、かつ基準電流を供給する基準周辺ビット線回路４２へ除算器回路４０を介して接続されるということがわかる。トランジスタＮ７およびＮ８のゲートは基準電圧ＣＡＳＲＥＦに接続され、かつトランジスタＰ３およびＮ１５のゲートはパワーダウン信号ＰＤＳＡに接続される。トランジスタＰ４のゲートはパワーダウンフロアテスト信号ＰＤＦＴに接続され、トランジスタＰ５のゲートは自動プログラムディスターバンスフロアテスト信号ＡＰＤＦＴＢに接続される。トランジスタＰ６およびＰ７のゲートは消去後自動プログラムディスターバンス信号ＡＰＤＥＢＨに接続される。ＡＰＤＥ動作モードの間、図５のネットワーク３６はコンパレータ３４の反転入力ＳＡＲＥＦの抵抗に約１２：１の全検知率ｎ（Ｒ38／Ｒ36）を生じさせる。図５のネットワーク３６は検知率６：１を与え、かつ自動プログラムディスターバンス回路３０２は検知率を２倍にする。
【００３９】
データ入力バッファ回路２６の概略の回路図が図６に示される。データ入力バッファ回路２６は、ＡＰＤＥの間に、列漏れ電流を有するビット線の列のうちの一定のものだけの過消去されたメモリセルのドレイン領域にデータビット線ＤＡＴＡＢｎを介してドレイン電圧ＶＰＲＯＧを供給するように動作する。バッファ回路２６はプログラムし戻す必要のないメモリセルのドレイン領域に結合されたデータビット線からドレイン電圧ＶＰＲＯＧを分離する。このバッファ回路は２つのＮチャネル制御トランジスタＮ６０２およびＮ６０４と、ＤＩＮｎラッチ回路６０２と、ＮＡＮＤ論理ゲート６０４と、２つのＮチャネルパストランジスタＮ６０６およびＮ６０８と、レベルシフト回路６０６とを含む。データ入力信号ＩＮｎはライン６０８に与えられ、ライン６０８はラッチ回路６０２の入力に接続される。ＤＩＮｎラッチ回路はＮチャネルパストランジスタ６１０とインバータゲートＧ６０１−Ｇ６０３とから構成される。トランジスタＮ６１０のゲート上のクロック信号ＤＬＢがハイの論理レベルの場合、データ入力信号ＩＮｎはノードＤＩＮｎへと伝えられる。クロック信号がローの場合、データはノードＤＩＮｎ上にラッチされる。レベルシフト回路６０６はＰチャネルトランジスタ６１２、６１４とＮチャネルトランジスタ６１６とから構成される。バッファ回路はまた、ドレイン電圧ＤＰＲＯＧを対応するデータビット線ＤＡＴＡＢｎに選択的に接続するためのＰチャネルプルアップトランジスタ６１８と、プログラムリセットモードの間にデータビット線ＤＡＴＡＢｎを放電するためのＮチャネル放電トランジスタ６２０とを含む。
【００４０】
さらに、バッファ回路２６はＯＤＩＮラッチ回路６２２と、コンパレータ回路６２４と、コンパレータトランジスタ６２６とから構成される。ノードＤＩＮｎはライン６２８に与えられ、このライン６２８はＯＤＩＮラッチ６２２の入力に接続される。ＯＤＩＮラッチ回路はＮチャネルパストランジスタ６３０とインバータゲートＧ６０４−Ｇ６０６とから構成される。トランジスタ６３０のゲート上のイネーブルポーリング信号ＥＮＰＯＬＬＢがハイの場合、ライン６２８上のデータ信号はノード６３２へと通過する。信号ＥＮＰＯＬＬＢがローの場合、データはノード６３２上にラッチされる。コンパレータ回路６２４はインバータＧ６０７−Ｇ６０９とＮチャネルパストランジスタ６３４、６３６とから構成される。ノードＤＩＮｎ上のデータ信号もまた、インバータＧ６０７の入力であるライン６３８に接続される。アレイ中に記憶されたデータを表わすコンパレータ３４の出力である信号ＤＳＩＮｎは、トランジスタ６３４のゲートおよびインバータＧ６０９の入力に与えられる。トランジスタ６３４および６３６のソースはともに結合されてコンパレータトランジスタ６２６のゲートに結合される。ノードＳＤＩＢｎ上のインバータＧ６０９の出力はパストランジスタ６３６のゲートおよび制御トランジスタＮ６０２のゲートに接続される。
【００４１】
ＡＰＤＥモードの間、ダミープログラムされたデータ（ＩＮｎ＝０）は信号ＤＬＢをハイにすることによって最初はＤＩＮｂラッチ回路６０２中にロードされる。その後、電流ＰＧＭパルスのためのプログラムされるべきデータをＤＩＮｎラッチ６０２中に保持するように信号ＤＬＢがローになる。その後、信号ＥＮＰＯＬＬＢはローになり、ノード６３２上のＯＤＩＮラッチ６２２の出力がプログラムされるべきデータを保持する。次に、アレイのバイト中のどのビットをプログラムし戻す必要があるのかを決定するようにプログラムベリファイ動作が実行される。
【００４２】
もしアレイに記憶されるデータが既にプログラムされていれば（ＤＳＩｎ＝０）、ノードＤＳＩＢｎはハイでありこれによりトランジスタＮ６０２をオンにする。遅延リセット信号ＤＬＲＳＴがハイになりかつプログラム信号ＰＧＭがハイになると、ＮＡＮＤゲート６０４の出力をハイにさせる。このハイは次にパストランジスタＮ６０６およびＮ６０８を通過してプルアップトランジスタ６１８のゲートに与えられ、これによりトランジスタ６１８をオフにする。この結果、ドレイン電圧源に接続された端子ＶＰＲＯＧはデータビット線ＤＡＴＡＢｎには接続されず、このため、それに続くＰＧＭパルスがメモリセルのドレイン領域に追加のドレインプログラミング電圧を与えることを防止する。さらに、ノード６３２およびＤＳＩＢｎは両方ともハイのため、コンパレータ回路６２４はノード６４０をローにさせることがわかる。この結果、トランジスタ６２６はオフにされ、かつ関連したビット一致信号ＭＡＴＣＨＰはハイになる。
【００４３】
一方、もしアレイに記憶されたデータがまだプログラムされていなければ（ＤＳＩｎ＝１、過消去されたメモリセルの存在を示す）、ノードＤＳＩＢｎはローになりトランジスタ６０２をオフに保つ。したがって、信号ＤＬＲＳＴがハイになりかつプログラム信号ＰＧＭがハイになる場合、ＤＩＮｎラッチ６０２はリセットせず、かつＮＡＮＤゲート６０４の出力はローにとどまる。このローはここでトランジスタＮ６０６およびＮ６０８を通りプルアップトランジスタ６１８のゲートに与えられ、これによりトランジスタ６１８をオンにする。したがって端子ＶＰＲＯＧ上のドレイン電圧源はデータビット線ＤＡＴＡＢｎに接続され、この線はメモリセルのドレイン領域に接続される。この態様では、バイト中のプログラムし戻される必要のあるビットだけがＰＧＭパルスを受取る。これにより望ましくないオーバープログラミングの効果を排除する。さらに、ＤＡＩＮｎ＝０かつＤＳＩｎ＝１のため、コンパレータ回路６２４はノード６４０をハイにさせる。この結果、トランジスタ６２６はオンにされかつ関連したビット一致信号ＭＡＴＣＨＰはローになる。
【００４４】
チップ上の対応する８つのデータ入力バッファからのビット一致信号（ＭＡＴＣＨＰ１−ＭＡＴＣＨＰ８）の各々は一致回路３３に接続され、この一致回路３３はバイト一致信号ＭＡＴＣＨを与えるために８ビット一致信号ＭＡＴＣＨＰ１−ＭＡＴＣＨＰ８上で「ワイヤードＮＯＲされた」機能を実行する。バイト一致信号ＭＡＴＣＨはすべてのビット一致信号ＭＡＴＣＨＰ１−ＭＡＴＣＨＰ８がハイの場合にのみハイになる。バイト一致信号がハイになる場合は、アレイ中のバイトの各ビット中の過消去されたメモリセルのすべてが訂正されかつプログラミングパルスが終了するということを示す。言換えれば、アレイ中に記憶されるバイトデータはプログラムされるべきバイトデータと一致する。ステートマシン２８はバイト一致信号ＭＡＴＣＨがハイになることに応答し、かつデコーダ回路１６を次にプログラムし戻されるべきバイトを含む次のアドレスにアクセスさせる。図２の一致回路３３の概略の回路図が図７に示される。一致回路はＮＯＲゲート７０２とＰチャネルトランジスタ７０４とＮチャネルトランジスタ７０６とインバータゲート７０８、７１０とから構成される。端子ＭＡＴＣＨＰは対応するデータ入力バッファからビット一致信号（ＭＡＴＣＨＰ１−ＭＡＴＣＨＰ８）の各々を受取る。
【００４５】
本発明の改良された過消去されたビットの訂正構造はまた負のゲート電圧の消去にも用いることができるということが当業者には明白であろう。特に、負のゲート電圧動作を有するフラッシュＥＥＰＲＯＭセルを消去するためには、相対的に高い負の電位（つまり−１０ボルト）が制御ゲートに与えられ、＋５ボルトがソース領域に与えられ、かつドレイン領域はフローティングすることが可能である。
【００４６】
上述の説明から、本発明は、高い耐久性を持たせるために、消去の後にフラッシュＥＥＰＲＯＭメモリセルのアレイ中の過消去されたメモリセルに対して訂正動作を行なうための改良された過消去されたビットの訂正回路を提供するということが理解される。改良された過消去されたビットの訂正構造は、ＡＰＤＥ動作モードの間に過消去されたビットが存在することを示す列漏れ電流を検出し、かつメモリセルに記憶されたデータを表わす論理信号を発生するための検知回路を含む。データ入力バッファ回路はビット一致信号を発生するために論理信号とメモリセル中にプログラムされるべきデータを表わすデータ信号とを比較する。パルスカウンタはデータ入力バッファに結合されてそこに複数個のプログラミングパルスを与える。データ入力バッファ回路は、ビット線の列のうちの一定のものだけに接続された過消去されたメモリセルをプログラムし戻すために、ビット線の列のうちの一定のものだけをビット一致信号がハイの論理レベルであるパルスカウンタに接続する。
【００４７】
現在のところ本発明の好ましい実施例であると考えられるものを図示しかつ説明してきたが、様々な変更および修正を行なうことができ、かつ本発明の真の範囲を逸脱することなくそのエレメントを等価物で代用してもよいということが当業者には理解される。さらに、本発明の中心範囲を逸脱することなく特定の状況または材料を本発明の教示に適合するために多数の修正がなされてもよい。したがって、本発明は本発明を実行するために企図されたベストモードとして開示された具体例に限定されものではなく、本発明は前掲の特許請求の範囲内であるすべての実施例を含むと意図する。
【図面の簡単な説明】
【図１】本発明の原理に従って構成された改良された過消去されたビットの訂正構造を有する半導体集積回路メモリ装置のブロック図である。
【図２】図１の過消去されたビットの訂正構造の単純化されたブロック図である。
【図３】図１の基準周辺ビット線回路の詳細な回路の概略図である。
【図４】図２の検知率抵抗網の概略の回路図である。
【図５】図２の基準抵抗網の概略の回路図である。
【図６】図２のデータ入力バッファ回路の概略の回路図である。
【図７】図２の一致回路の概略の回路図である。
【符号の説明】
１２  セルマトリックス
１４  ロウデコーダ
１６  コラムデコーダ
２０  検知回路
２６  データ入力バッファ回路
３０  パルスカウンタ
４２  基準周辺ビット線回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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