(57)【特許請求の範囲】
【請求項１】
与えられた第１アドレスフォーマットのアドレス及び第２アドレスフォーマットのアドレスを用いてプロセッサからアクセスが行われるメモリアクセス装置において、
メモリと、
前記メモリ及び前記プロセッサに接続されたメモリ写像手段と
を設け、
前記メモリ写像手段は、前記第１アドレスフォーマットで記憶された情報が入っていない分断された複数のメモリ片の各々のアドレスを当該メモリ片に応じた写像関係で再写像し、前記複数のメモリ片が前記第２アドレスフォーマットで論理的に連続した領域として前記プロセッサからアクセス可能にする
ことを特徴とするメモリアクセス装置。
【請求項２】
前記第２アドレスフォーマットは線形アドレス可能フォーマットであり、
前記第１アドレスフォーマットは非線形アドレス可能フォーマットであり、
前記メモリ写像手段は前記メモリ片を再写像して、前記プロセッサから線形アドレスできるようにする
ことを特徴とする請求項１記載のメモリアクセス装置。
【請求項３】
前記第１アドレスフォーマットはｘ−ｙアドレスフォーマットであることを特徴とする請求項１または請求項２記載のメモリアクセス装置。
【請求項４】
前記第２アドレスフォーマットでアクセスを行うために使用される第２メモリを設け、
前記メモリ写像手段は、前記第２メモリと論理的に連続しているように見えるように前記メモリ片の前記再写像を行う
ことを特徴とする請求項１、請求項２または請求項３記載のメモリアクセス装置。
【請求項５】
前記第２メモリはＤＲＡＭを含むことを特徴とする請求項４記載のメモリアクセス装置。
【請求項６】
前記プロセッサは第１情報信号及び第２情報信号を生成するグラフィクスプロセッサであり、
前記第１情報信号及び前記第２情報信号は、ディジタルワードを含み、
前記ディジタルワードの各々はアドレス部分を含み、
前記第１情報信号に関連付けられた前記アドレス部分は前記第１アドレスフォーマットを表し、
前記第２情報信号に関連付けられた前記アドレス部分は前記第２アドレスフォーマットを表す
ことを特徴とする請求項１から請求項５の何れかに記載のメモリアクセス装置。
【請求項７】
前記メモリ写像手段はプログラマブルアレイ論理デバイスを有することを特徴とする請求項６記載のメモリアクセス装置。
【請求項８】
前記メモリはＶＲＡＭを含むことを特徴とする請求項６または請求項７記載のメモリアクセス装置。
【請求項９】
前記第１情報信号は表示情報を含み、
前記第２情報信号はプログラム情報を含む
ことを特徴とする請求項６から請求項８の何れかに記載のメモリアクセス装置。
【請求項１０】
前記メモリ写像手段は、前記第１情報信号が物理的な不連続性を低減された領域に記憶されるように前記第１アドレスフォーマットで情報が記憶されるべき領域を再写像することを特徴とする請求項６から請求項９の何れかに記載のメモリアクセス装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般的にはマイクロプロセッサ分野及びそれらのＲＡＭの使用、並びに特にグラフィクスプロセッサによりグラフィクスプリミティブ情報及びプログラム実行情報をＲＡＭ内から読みだしたり、ＲＡＭ内へ書き込むことに関連する。
【０００２】
【従来技術及びその問題点】
研究者が表示画面上で種々のタイプのデータを研究や観察することができるコンピュータグラフィクス製品が現在利用可能である。このようなグラフィクスシステムは、通常、種々のラッチ、バッファ及びトランシーバ同様いくつかの種類のメモリとの組み合せや、種々のラッチ、バッファ及びトランシーバと連携したグラフィクスプロセッサ（ＧＰＵ）を組み込んでいる。グラフィクスシステムは、一般には、ホストプロセッサと関連して使用される。ホストプロセッサは「生データ」を発生し、グラフィクスプロセッサがこのデータを表示のために望ましいビデオフォーマットに変換する。
【０００３】
そのようなシステムの１つが、アメリカ合衆国テキサス州ＤａｌｌａｓのＴｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ  Ｃｏｒｐｏｒａｔｉｏｎにより製造及び販売されているＴＭＳ３４０２０グラフィクスプロセッサに関して開発された。そのグラフィクスディスプレイシステムにおいて、ＧＰＵはラッチ動作をするトランシーバ及びバッファを通じて、別々に設けられたビデオメモリ、ダイナミックプログラムメモリ及びスタティックインタフェースメモリへ接続される。ビデオメモリはＧＰＵより生成されるディスプレイ情報を並列に受信するために配置された一連のＲＡＭを含む。ビデオメモリ内に記憶されたデータは、直列レジスタにより直列形式とされ、いわゆるパレットデバイスによって操作されてから、ビデオ装置へ送り出すための最終準備に付される。プログラムメモリは、一連のランダムアクセスメモリ（ＤＲＡＭ）チップを含むものとして記述される。プログラムメモリは線形アドレシング用に設計され、他方、ビデオメモリはｘ−ｙアドレシング可能に設計される。プログラムメモリはプログラム実行情報用に設けられる。
【０００４】
そのようなグラフィクスディスプレイシステムでの問題は、複数のメモリが異なるアドレスフォーマットを持つ情報のために複数のメモリが提供されるのみならず、通常、ＶＲＡＭメモリの多くの部分が浪費されるということである。本明細書で使用する際には、「ディスプレイメモリ」という言葉はメモリの内のディスプレイタイプの情報を記憶するために使用されるメモリのことを言い、「画面外メモリ」とはビデオメモリ中のメモリの内のディスプレイ情報を含まない部分のことを言うために使用される。ピクセル当り８ビットを使用する１２８０×１０２４の分解能のディスプレイについて先ず考えてみよう。このようなディスプレイは、ｘ−ｙアドレス可能ブロック内にディスプレイ情報を記憶するためにほとんどの場合２ＭバイトのＶＲＡＭを使用する。このようなビデオメモリでは約０．７５Ｍバイトのむだな画面外メモリができてしまう。以前には、このような画面外メモリはフォント記憶、長方形ｂｌｉｔｓ等のｘ−ｙアドレスを使用する途用に用いられた。その結果、複数のメモリを上述のようにしてできたむだな画面外と一緒に使用することは非効率的でありかつコストが高く付く。さらに、プログラムメモリにＤＲＡＭを使用することは、例えばマルチプレクスアドレスの使用のように、それ自身の困難さを免れない。例えば、Ｐ．  Ｈｏｒｏｗｉｔｚ，  ｅｔ  ａｌ．、Ｔｈｅ  Ａｒｔ  ｏｆ  Ｅｌｅｃｔｒｏｎｉｃｓ（電子技術）（第２版）、Ｎｅｗ  Ｙｏｒｋ、Ｐｒｅｓｓ  Ｓｙｎｄｉｃａｔｅ  ｏｆ  ｔｈｅ  Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｃａｍｂｒｉｄｇｅ、１９８９年、ｐ．８１３−８１６を参照のこと。
【０００５】
未使用メモリが最後のピクセルの次のアドレスから始まる連続領域となる，途中ライン再ロード（ｍｉｄｌｉｎｅ  ｒｅｌｏａｄ）機能を持つことにより、ＴＭＳ３４０２０はいわゆる充填ピクセルアレイ方式（ｐａｃｋｅｄ  ｐｉｘｅｌ  ａｒｒａｙ  ｓｃｈｅｍｅ）をサポートする。このような方式を使用することにより、その残りのメモリを他の目的のために使用可能である。残念ながら、このような使い方をすると、いくつかの問題が発生する可能性がある。スクリーンピッチが２の累乗でない場合には、グラフィクス性能に関して大きな犠牲を払う必要がある。例えば、スクリーンピッチが１２８０の場合、パックピクセルアレイ方式を採用するとスピード性能が３３％低下する。スクリーンピッチを各々２の累乗である２つの数の合計の形（例えば、１２８０＝１０２４＋２５６）で表現できない場合は、スピード性能はもっと劣化する。さらに、パックピクセルアレイ方式は、ビデオメモリの未使用部分をシステムメモリとアドレスが連続になるようにするためのメカニズムを提供しない。
【０００６】
【発明の目的】
本発明の目的は、グラフィクスシステム等において、広範なアドレスフォーマットに対してメモリ使用率を最大にすることができるようにすることにある。
【０００７】
【発明の概要】
第１及び第２のアドレスフォーマットで情報を読み書きするプロセッサによる読み／書き操作において使用される方法及び装置によって本発明の利点が実現される。この方法及び装置は、第１のアドレスフォーマットで記憶される情報を含んでいないメモリ片（ｍｅｍｏｒｙ  ｆｒａｇｍｅｎｔ）をある前以て決められたやり方に従って再写像する（ｒｅｍａｐ）ためのメモリ及びメモリマッパを含んでいる。従って、メモリ片はプロセッサが第２のアドレスフォーマットで情報を読み書きするためにアクセス可能である。このような再写像操作を行うことにより、これらのメモリ片は論理的には連続しているように見える。好ましい実施例においては、第１のアドレスフォーマットはｘ−ｙアドレスフォーマットであり、第２のアドレスフォーマットは線形アドレシングを行うフォーマットである。別の実施例では、第２のアドレスフォーマットで情報を読み書きするために第２のメモリを使用することが開示される。後者の実施例においては、メモリマッパはメモリ片が上記の第２のメモリと論理的に連続して見えるようにメモリ片を再写像する。本発明は、特にグラフィクスプロセッサシステムと共に使用することができる。このようなシステムでは、メモリマッパはプログラマブルアレイ論理デバイス（ＰＡＬ）であり、メモリはＶＲＡＭメモリである。ある状況では、第１の情報信号が物理的に連続したロケーション内に記憶されるように、メモリの内の情報が第１のアドレスフォーマットで記憶される部分を再写像することが望ましい。
【０００８】
【発明の実施例】
その全体を４０で指示する新規なグラフィクスシステムを図１に示す。グラフィクスシステム４０は、グラフィクスプロセッサ（ＧＰＵ）４２、ＰＡＬ４４及びメモリ４６を含むものとして図示されている。好ましい実施例においては、ＧＰＵ４２はＴＭＳ３４０２０グラフィクスプロセッサであり、ＰＡＬ４４はＰＡＬ２０Ｌ８タイプ等のタイプのＰＡＬを１つまたは複数個含む。また好ましい実施例においては、メモリ４６は２ｋ×１ｋ×８のアレイに配置された１６個の１ＭバイトＶＲＡＭを含む。
【０００９】
ＧＰＵ４２は種々のアドレスフォーマット（例えば、ｘ−ｙアドレス可能フォーマット及びリニアアドレス可能なフォーマット）で情報の読み書きを行なうことに注意されたい。ＧＰＵ４２が情報を読み書きするためにリニアアドレシング可能なフォーマットでメモリ片をアクセスできるようにするために、メモリ４６の内の情報がｘ−ｙアドレスフォーマットで記憶される情報を含まないメモリ片を前以て定められたやり方に従って再写像することがＰＡＬ４４の目的である。ＧＰＵ４２から出力される信号のアドレス部分の変換または再編成によりこのような再写像が実現される。図２ないし図１７を参照しながらもっと詳細に説明する結果を実現するために任意の既知の方法でプログラムされるＰＡＬ４４を使用することにより、このような変換が実現される。以下に述べる結果を実現することができるようにＰＡＬ４４をプログラムすることにより、ＰＡＬ４４はｘ−ｙアドレス可能フォーマットで記憶される情報を含まないメモリ片を再写像して、これらのメモリ片が論理的には連続に見えるようにする。換言すれば、再写像の結果、メモリ４６の一部分が線形にアドレス可能となる。
【００１０】
ある状況下では、第２のメモリ４８を設けることが望ましい場合がある。このような第２のメモリはＤＲＡＭデバイスを含んでいてよい。そのような状況においては、メモリ４６内のメモリ片がメモリ４８と論理的に連続的に見えるように再写像されるように本発明は動作する。
【００１１】
図２には、メモリ４６中の表示情報（つまり表示ＶＲＡＭ）の物理アドレスマッピングのための変換チャートが示されている。このチャートを検討すれば、本発明の目標は、使用可能なメモリ片を集め、ＧＰＵ４２からは１つの大きな連続線形メモリスーペスと見えるように、それらメモリ片を実効的に既存の線形メモリ上にパックすることであることがわかるだろう。メモリ４６中のＶＲＡＭの内の表示エリアへ直接マッピングされる部分は、以下では表示ＶＲＡＭメモリと呼ぶ。ほぼすべての場合においては、このメモリマッピングは従来方式で行われる。その主にはＴＭＳ３４０２０がメモリ参照を行う場合のように、ｘ−ｙアドレスで行われる。図２に示すように、アドレスビット位置０から１８はＴＭＳ３４０２０のアドレスラインＬＡＤ２３ないしＬＡＤ５に等価である。「ＬＡＤ」がローカルアドレスデータ（Ｌｏｃａｌ  Ａｄｄｒｅｓｓ  Ｄａｔａ）を意味することが理解されるであろう。また、ＲＡｄｄ及びＣＡｄｄが各々行アドレス及び列アドレスを意味することも理解されるであろう。メモリ４６を構成するＶＲＡＭデバイスは、ＲＡｄｄ及びＣＡｄｄとして表わされるビットで物理的にアドレスされる。この目的のために、ＰＡＬ４４はＧＰＵ４２により生成される３２ビットワードのアドレス部分を再写像している。図１で示すように、ＰＡＬ４４はコントロールレジスタ（図示せず）からの２つの信号を５０及び５２で受信する。このコントロールレジスタはホストコントローラまたはＧＰＵ４２のいずれかにより制御可能である。５０で受信される信号は、ディスプレイのサイズに関するコントロールレジスタからの指示である。以下で示す例において、ディスプレイは以下の４つのいずれかのサイズを取ることができる。すなわち、１０２４×７６８×４、１０２４×７６８×８、１２８０×１０２４×４、１２８０×１０２４×８である。５２で受信される信号はメモリ４８中の使用可能なメモリ量を示す。図２から図１７を用いた説明のため、メモリ４８中にはメモリスペースがなにもないと仮定する。
【００１２】
図３に示すように、情報は１０２４×７６８×８の大きさに設定された表示を行うようにメモリ４６内に記憶される。ＴＭＳ３４０２０について使用される図２の変換チャートにより、ディスプレイメモリ、つまり偶数番走査ライン及び奇数番走査ラインが相互に連続していることがわかる。換言すれば、メモリの未使用部分であるメモリ片は物理的に連続している。
【００１３】
これはダブルバッファリング方式で使用されるスタック１に対しても成立する。図４に示す例では、ディスプレイは１０２４×７６８×４の大きさに設定されており、これもまた表示ＶＲＡＭスペースの単純な論理写像となる。換言すれば、図３及び４に示す表示ＶＲＡＭスペース（クロスハッチングのかかっていない部分）は、図２に示す変換チャートを使用しているＧＰＵ４２から見えるように表示ＶＲＡＭスペースが収容される。
【００１４】
図５には、１２８０×１０２４×８の大きさに設定された表示のために、ＰＡＬ４４が表示ＶＲＡＭのマッピングを行うことに関して使用される変換チャートが示されている。このような変換チャートを用いることにより、図６に示すような態様での表示ＶＲＡＭの記憶が行なわれる。例えば１０２４のピッチ及びピクセル当り４ビットのモードを有するディスプレイエリアに対しＧＰＵ４２が情報を記憶したいというような例においては、画面外メモリが分断される。すなわち、図７に示すように物理的に不連続となる。そのような物理的に非連続なメモリ片は、再写像を行なうのが一層困難となる。従って、ＶＲＡＭの内の情報がｘ−ｙアドレスフォーマットで記憶されるべき部分に対して更に再変換を行って、そのような情報が物理的に連続なロケーションに記憶されるようにすることが望ましい。このような再変換は、画面外メモリをアクセスする場合にページモードを使用するために必要となる。換言すれば、図８に示す態様で表示ＶＲＡＭ内に情報を記憶することが望ましい。
【００１５】
この目的のため、表示ＶＲＡＭを再写像して図８に示す結果を得るために使用する変換チャートを図９に示す。図９の変換チャートにおいて、列アドレスビットのうちのあるものが変換される。そのような変換は、図１０に示す関数表に従って実行される。従って、取り上げた４つのディスプレイサイズに対し、ＰＡＬ４４が使用する方程式が以下のように設計されることがわかるだろう：１０２４×７６８モードまたは１２８０×１０２４×８モードのいずれかで動作する場合、表示ＶＲＡＭ用にＧＰＵ４２が生成するアドレスはそのままで通過する；一方、１２８０×１０２４×４モードで動作する場合、ＧＰＵ４２が生成する信号のアドレス部分は図４内で示す関数表によって再写像され、ここでは列アドレス入力の内の上位４ビットが変更される。以下の例について考えてみよう。ＧＰＵ４２がアドレスビット位置８、７、６及び５に対して生成したビット値がそれぞれ１０００である場合、ＰＡＬ４４はこの列アドレス部分をそれぞれ０１０１となるように再写像する。この再写像処理の結果、画面外ＶＲＡＭは物理的に連続するようになる。従って、本発明の目標は、過剰なＶＲＡＭつまり画面外ＶＲＡＭを再写像して、ＧＰＵ４２が線形アドレススペースとして使用可能とすることである。再写像されたそのような画面外ＶＲＡＭメモリは、プログラム実行情報の記憶等の任意の線形アドレスフォーマット用に使用することができる。
【００１６】
メモリ４６に含まれていて画面外ＶＲＡＭを構成するメモリ片を再変換してＧＰＵ４２が線形アドレスフォーマットの情報のために画面外ＶＲＡＭをアクセスできるようにするため、情報信号のアドレス部分を変換するのに使用する変換チャートを図１１に示す。この変換を行うという目的のために、列アドレス全体及び行アドレスビット位置０から１４までをそのまま通過させる一方、アドレスビット位置１５、１６、１７及び１８が図１４に示す２つの表のどちらかに従ってデコードされる。どの表を使用するかは、ディスプレイが１０２４×７６８×８または１０２４×７６８×４ディスプレイのどちらの大きさに設定されているかに依存する。換言すれば、図１２に示す画面外ＶＲＡＭを再写像するためには、図１４の表の内のアドレスビット位置１５を変更しない方（つまり左側の表）を使用する。ビット位置１８、１７及び１６がそれぞれ１１０と表わされる例を考えてみよう。そのような状況では、ＰＡＬ４４はこれらのビット位置をそれぞれ１１１となるように再写像する。図１３に図示されている画面外ＶＲＡＭについては、同様な再写像が行われるが、この場合はアドレスビット位置１５も変更される（つまり、図１４中の右側の表が使用される）。なお、表中の×はデコード方程式を単純化するためのｄｏｎ’ｔ  ｃａｒｅ状態を示す。また、右側の表で、ダブルバッファリングを行わない場合にはアドレスビット位置「スタック」については「スタックａ」として示されている方を使用し、ダブルバッファリングを行う場合は「スタックｂ」の方を使用する。左側の表を使用する際には、何れの場合でも「スタック」と書かれたものを使用する。また、これらの表を使用する場合において、ＲＡｄｄ６〜０は実際には（Ａ２  Ａ１  Ａ０  Ａ５  Ａ４  Ａ３）とマッピングされる。図１２及び図１３においては、ＤＲＡＭメモリ４８の存在によるオフセット（後述）はないものと仮定されており、更に各々の図の左側にはダブルバッファリングを行わない場合の画面外メモリの論理アドレスを、また右側にはダブルバッファリングを行う場合の画面外メモリの論理アドレスを示す。
【００１７】
ＰＡＬ４４内で行われる再写像はプログラマやＧＰＵ４２からは見えないことに再び注意されたい。ＧＰＵ４２に関する限り、画面外メモリはメモリ４８等の任意の他のローカルメモリあるいはＤＲＡＭメモリと連続した線形アドレススペースである。図１１ないし図１７においては、ＤＲＡＭメモリが存在しないと仮定していることにも注意されたい。
【００１８】
図１５には，ディスプレイが１２８０×１０２４×４または１２８０×１０２４×８の表示の何れかの大きさに設定されている場合にＧＰＵ４２が生成する信号のアドレス部分を変換するために使用される変換チャートを示す。アドレスビット位置１５ないし１８を使用して画面外ＶＲＡＭを再写像することに再び注意されたい。しかしながら、図１５の変換チャートでは、与えられたアドレスのビット位置０から５が列アドレスビットの内の先頭の６ビットとして使用され、他方、ビット位置６から１４は８つの行アドレスビット位置用に使用されることをここで注意されたい。ビット位置１５、１６及び１７は列アドレスの残りの３ビット分を与えるために使用される。アドレスビット位置１５、１６、１７及び１８に現われる情報は、図１７で示される表に従って変換される。図１７に示される表を使用することにより、情報は図１６に示すように記憶される。ここで、図１６の左側には表示の大きさの設定が１２８０×１０２４×４の場合の画面外メモリの論理アドレスを示し、右側には１２８０×１０２４×８の場合あるいは１２８０×１０２４×４であってかつダブルバッファリングを行っている場合の画面外メモリの論理アドレスを示す。なお、何れの場合もＤＲＡＭオフセットはかかっていないものとする。
【００１９】
ＤＲＡＭメモリ４８が全く使用できないとする代わりに、今度は１ＭバイトのローカルＤＲＡＭが使用可能である場合を考えてみよう。そのような状況においては、画面外ＶＲＡＭはそのロケーションがメモリ４８と物理的に連続であるようにアドレス付けされる。再写像される画面外ＶＲＡＭの先頭のロケーションに、使用可能なＤＲＡＭメモリ量のオフセットをかけることにより、このようなアドレス付けが実現可能である。もし１ＭバイトのローカルＤＲＡＭメモリが使用できる場合は、画面外ＶＲＡＭメモリの一番上の部分は０ｘＦＦＦＦＦＦＦＦではなく０ｘＦＦ７ＦＦＦＦＦとなる（０ｘ〜は１６進数を表現する）。このような変換を行うことにより、ＧＰＵ４２からはＶＲＡＭ４６の画面外ＶＲＡＭに相当する部分なのか、それとも他のローカルメモリなのかを区別することなく、単一の連続空間として線形なメモリ空間を使用することができるので、ソフトウエアから線形なメモリ空間を使用し易くなる。
【００２０】
すべての構成において、スタック０中の画面外ＶＲＡＭメモリを全部使用してから初めてスタック１中のものを使用するという点を注意しておく。このようにすることが望ましいのは、スタック１は一般的にオプションであり、ある種のグラフィクスシステムでは存在しない可能性があるからである。
【００２１】
本発明が特定の実施例に関して説明・図示されているが、当業者には、上で説明しまた特許請求の範囲で提示した本発明の原理から逸脱することなしに、多様な変更及び修正を行うことができることがわかるであろう。
【００２２】
【効果】
以上詳細に説明したように、本発明によれば、簡単な構成を用いてグラフィクスシステム等のメモリの管理を効率化・高速化することができる。
【図面の簡単な説明】
【図１】本発明の実施例の構成を示す概略ブロック図。
【図２】本発明の実施例における変換チャートを示す図。
【図３】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す図。
【図４】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す図。
【図５】本発明の実施例における変換チャートを示す図。
【図６】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す図。
【図７】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す図。
【図８】ＶＲＡＭメモリ中の表示ＶＲＡＭの領域を示す図。
【図９】本発明の実施例における変換チャートを示す図。
【図１０】変換表を示す図。
【図１１】本発明の実施例における変換チャートを示す図。
【図１２】ＶＲＡＭメモリ中の画面外メモリの変換を示す図。
【図１３】ＶＲＡＭメモリ中の画面外メモリの変換を示す図。
【図１４】変換表を示す図。
【図１５】本発明の実施例における変換チャートを示す図。
【図１６】ＶＲＡＭメモリ中の画面外メモリの変換を示す図。
【図１７】変換表を示す図。
【符号の説明】
４０：グラフィクスシステム
４２：ＧＰＵ
４４：ＰＡＬ
４６：ＶＲＡＭメモリ
４８：ＤＲＡＭメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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