(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳプロセスによるデジタルＬＳＩの構成要素となる論理セルであってかつ三人力多数決論理の論理機能を有するものにおいて、
第一の入力信号線（１）が第一のＰＭＯＳトランジスタ（１１）のゲートと第二のＰＭＯＳトランジスタ（１２）のゲートと第一のＮＭＯＳトランジスタ（１５）のゲートと第二のＮＭＯＳトランジスタ（１６）のゲートのすべてに接続し、第二の入力信号線（２）が第三のＰＭＯＳトランジスタ（１３）のゲートと第四のＰＭＯＳトランジスタ（１４）のゲートと第三のＮＭＯＳトランジスタ（１７）のゲートと第四のＮＭＯＳトランジスタ（１８）のゲートのすべてに接続し、第三の入力信号線（３）が第五のＰＭＯＳトランジスタ（１９）のゲートと第五のＮＭＯＳトランジスタ（２０）のゲートに接続する回路構造を有するものであるとき、
ＰＭＯＳトランジスタ形成用の第一および第二の拡散領域（２１、２２）とＮＭＯＳトランジスタ形成用の第三および第四の拡散領域（２３、２４）を有し、かつレイアウト図面上で該第二の拡散領域（２２）が該第一の拡散領域（２１）の下方に位置し該第三の拡散領域（２３）が該第二の拡散領域（２２）の下方に位置し該第四の拡散領域（２４）が該第三の拡散領域（２３）の下方に位置することを第一の特徴とし、
第一および第三のＰＭＯＳトランジスタ（１１、１３）を第一の拡散領域（２１）上に形成し第二及び第四及び第五のＰＭＯＳトランジスタ（１２、１４、１９）を第二の拡散領域（２２）上に形成し第二及び第四及び第五のＮＭＯＳトランジスタ（１６、１８、２０）を第三の拡散領域（２３）上に形成し第一および第三のＮＭＯＳトランジスタ（１５、１７）を第四の拡散領域（２４）上に形成し、かつレイアウト図面上で該第二のＰＭＯＳトランジスタ（１２）が該第一のＰＭＯＳトランジスタ（１１）の下方に位置し該第二のＮＭＯＳトランジスタ（１６）が該第二のＰＭＯＳトランジスタ（１２）の下方に位置し該第一のＮＭＯＳトランジスタ（１５）が該第二のＮＭＯＳトランジスタ（１６）の下方に位置し、かつレイアウト図面上で該第四のＰＭＯＳトランジスタ（１４）が該第三のＰＭＯＳトランジスタ（１３）の下方に位置し該第四のＮＭＯＳトランジスタ（１８）が該第四のＰＭＯＳトランジスタ（１４）の下方に位置し該第三のＮＭＯＳトランジスタ（１７）が該第四のＮＭＯＳトランジスタ（１８）の下方に位置することを第二の特徴とし、
さらに該第一のＰＭＯＳトランジスタ（１１）のゲートと該第二のＰＭＯＳトランジスタ（１２）のゲートと該第一のＮＭＯＳトランジスタ（１５）のゲートと該第二のＮＭＯＳトランジスタ（１６）のゲートを第一の共通のゲートポリシリコン配線（４）として構成し、該第三のＰＭＯＳトランジスタ（１３）のゲートと該第四のＰＭＯＳトランジスタ（１４）のゲートと該第三のＮＭＯＳトランジスタ（１７）のゲートと該第四のＮＭＯＳトランジスタ（１８）のゲートを第二の共通のゲートポリシリコン配線（５）として構成することを第三の特徴とした論理セル。
【請求項２】
ＣＭＯＳプロセスによるデジタルＬＳＩの構成要素となる論理セルであってかつ三人力多数決論理の論理機能を有するものにおいて、
第一の入力信号線（１）が第一のＰＭＯＳトランジスタ（１１）のゲートと第二のＰＭＯＳトランジスタ（１２）のゲートと第一のＮＭＯＳトランジスタ（１５）のゲートと第二のＮＭＯＳトランジスタ（１６）のゲートのすべてに接続し、第二の入力信号線（２）が第三のＰＭＯＳトランジスタ（１３）のゲートと第四のＰＭＯＳトランジスタ（１４）のゲートと第三のＮＭＯＳトランジスタ（１７）のゲートと第四のＮＭＯＳトランジスタ（１８）のゲートのすべてに接続し、第三の入力信号線（３）が第五のＰＭＯＳトランジスタ（１９）のゲートと第五のＮＭＯＳトランジスタ（２０）のゲートに接続する回路構造を有するものであるとき、
ＰＭＯＳトランジスタ（１１、１３）のトランジスタサイズをＰＭＯＳトランジスタ（１９）のトランジスタサイズより大きく設定し、かつＮＭＯＳトランジスタ（１５、１７）のトランジスタサイズをＮＭＯＳトランジスタ（２０）のトランジスタサイズより大きく設定した論理セル。
【請求項３】
ＣＭＯＳプロセスによるデジタルＬＳＩの構成要素となる論理セルであってかつ三人力多数決論理の論理機能を有するものにおいて、
第一の入力信号線（１）が第一のＰＭＯＳトランジスタ（１１）のゲートと第二のＰＭＯＳトランジスタ（１２）のゲートと第一のＮＭＯＳトランジスタ（１５）のゲートと第二のＮＭＯＳトランジスタ（１６）のゲートのすべてに接続し、第二の入力信号線（２）が第三のＰＭＯＳトランジスタ（１３）のゲートと第四のＰＭＯＳトランジスタ（１４）のゲートと第三のＮＭＯＳトランジスタ（１７）のゲートと第四のＮＭＯＳトランジスタ（１８）のゲートのすべてに接続し、第三の入力信号線（３）が第五のＰＭＯＳトランジスタ（１９）のゲートと第五のＮＭＯＳトランジスタ（２０）のゲートに接続する回路構造を有するものであるとき、
ＰＭＯＳトランジスタ（１２、１４）のトランジスタサイズをＰＭＯＳトランジスタ１９のトランジスタサイズより小さく設定し、かつＮＭＯＳトランジスタ（１６、１８）のトランジスタサイズをＮＭＯＳトランジスタ２０のトランジスタサイズより小さく設定した論理セル。
【請求項４】
「請求項２」および「請求項３」に記載の要件を兼ね備えた論理セル。
【請求項５】
「請求項１」に記載の要件に加えて、「請求項２」または「請求項３」または「請求項４」に記載の要件を兼ね備えた論理セル。
【請求項６】
「請求項１」または「請求項２」または「請求項３」または「請求項４」または「請求項５」記載の論理セルを部分構造として含む論理セル。
【請求項７】
「請求項１」または「請求項２」または「請求項３」または「請求項４」または「請求項５」記載の論理セルを部分構造として含み、かつ第三の入力信号線（３）にＮＯＴゲートを接続した構造の論理セル。
【請求項８】
「請求項１」または「請求項２」または「請求項３」または「請求項４」または「請求項５」記載の論理セルをキヤリー伝播経路に使用したリップルキヤリー加算器。
【請求項９】
「請求項７」記載の論理セルと、「請求項１」または「請求項２」または「請求項３」または「請求項４」または「請求項５」記載の論理セルとをキヤリー伝播経路に使用したリップルキヤリー加算器。
【請求項１０】
「請求項８」または「請求項９」記載のリップルキヤリー加算器を部分構造として含む高速加算器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スタンダードセル方式でＬＳＩを設計する場合に構成要素として用いる論理セルとその応用に関するものであり、その中でも三人力多数決論理の機能を持つ論理セルの回路設計とレイアウト設計技術およびその応用としての加算器の構成技術に属し、リップルキヤリー加算器のキヤリー伝搬遅延を短縮するとともに実装面積および消費電力も削減するものである。
【０００２】
【従来の技術】
スタンダードセル技術によりＬＳＩを設計する場合の構成要素となる論理ゲートセルの一つに、反転出力を有する多数決論理セルがある。その論理機能を表す論理回路図は図５のとおりである。このセルの論理機能をＭＡＪＩ３と呼ぶことにする。ＭＡＪＩ３セルを用いて、比較的動作速度の速いリップルキャリー加算器を構成することができ、その回路例を図１４に示す。図１４は、リップルキャリー加算器の２桁分を表す。ｎを正の自然数としたとき、２ｎ桁のリップルキャリー加算器は、図１４の回路をｎ組接続することで得られる。このときある組のキャリー出力４４と上位桁を構成する組のキャリー入力４３とを接続し、これを隣接する組に関してすべて行う。このようなＭＡＪＩ３セルを用いるリップルキャリー加算器の動作速度は、ＭＡＪＩ３セルにおけるＣＩ入力からＣＯＢ出力への信号伝搬遅延により決まることが知られている。図４は、ＭＡＪＩ３セルの回路構成例であり、ＣＩ入力からＣＯＢ出力への信号伝搬遅延をなるべく短くしたいときにしばしば用いられる構成である。図４の回路構成を持つＭＡＪＩ３セルのセルレイアウト例を図２０〜２２に示す。以下では、ＭＡＪＩ３セルの回路構成と従来のレイアウト例について説明するとともに、その改良課題を述べる。またこれからのちは、図４の回路構成を持つセルに限定してＭＡＪＩ３セルと呼ぶことにする。
【０００３】
ＭＡＪＩ３セルは、図４に示すとおり、３個の入力、Ａ、Ｂ、ＣＩと、１個の出力ＣＯＢを有し、５個のＰＭＯＳトランジスタ１１、１２、１３、１４、１９と５個のＮＭＯＳトランジスタ１５、１６、１７、１８、２０およびトランジスタ間を相互接続する配線から構成される。図２０は、ＭＡＪＩ３セルの従来のレイアウト例を示すレイアウト図である。図の理解を助けるために、図２０から拡散領域とゲートポリシリコン配線を抜き出したものを図２１に、またメタル第一層配線を抜き出したものを図２２に示す。Ｐ型ＭＯＳトランジスタを形成するための拡散領域５０１が図面の上方に位置し、その下方にＮ型ＭＯＳトランジスタを形成するための拡散領域５０２が位置する。９は、バルクＣＭＯＳプロセスの場合にはＮウェルを表し、ＳＯＩなどのウェルを持たないプロセスの場合は単にＰＭＯＳトランジスタの形成領域を表す。トランジスタは拡散領域５０１、５０２とゲートポリシリコン配線５０３の交差部分に形成される。ＰＭＯＳトランジスタ１１〜１４、１９は図２０、図２１では拡散領域５０１上に横方向に並んで形成され、ＮＭＯＳトランジスタ１５〜１８、２０は図２０、図２１では拡散領域５０２上に横方向に並んで形成されている。なお図２０、図２２中の四角記号はコンタクト及びビアホールを表し、またＶＤＤ、ＧＮＤは電源端子を表している。
【０００４】
図４に示すＭＡＪＩ３セルにおいて、ＣＩ入力からＣＯＢ出力への信号伝搬遅延をなるべく減少させるために必要なことがいくつかある。第一は、ＣＩ入力が接続しているＰＭＯＳトランジスタ１９およびＮＭＯＳトランジスタ２０の双方が出力端子ＣＯＢになるべく直結していることであり、図４ではすでにそのような構成になっている。第二に、入力端子ＣＩから見てトランジスタ１９、２０の容量性負荷がなるべく小さいこと、第三に、トランジスタ１９、２０の駆動能力がなるべく大きいこと、第四に、トランジスタ１９、２０が駆動する負荷容量がなるべく小さいことである。一方従来のレイアウト例である図２０〜２２では、ＰＭＯＳトランジスタ１１〜１４、１９およびＮＭＯＳトランジスタ１５〜１８、２０のすべてが同じサイズ、すなわち同じトランジスタ幅で実現されている。
【０００５】
【発明が解決しようとする課題】
本発明が解決しようとしている課題は、ＭＡＪＩ３セルを用いるリップルキャリー加算器の動作速度をなるべく高速化することであり、具体的にはリップルキャリー加算器においてＭＡＪＩ３セルが直列接続されている状況において、以下の三種類の改善を行うことである。ＭＡＪＩ３セルに関して、第一に、入力端子ＣＩから見てトランジスタ１９、２０の容量性負荷をなるべく小さくすること、第二に、トランジスタ１９、２０の駆動能力をなるべく大きくすること、第三に、トランジスタ１９、２０が駆動する負荷容量をなるべく小さくすることである。これらを実現するために、セルレイアウトの改善、トランジスタサイジング、リップルキャリー加算器の回路構成上の工夫を総合的に行う。しかしながら、上記の第二の改善点と他の二つの改善点とは、一見すると互いに相矛盾する要求のように見られ、矛盾なくそれを実行するために、レイアウト、トランジスタサイジング、回路構成の総合的な工夫が必要となる。
【０００６】
【課題を解決するための手段】
本発明は、ＭＡＪＩ３セルを用いるリップルキャリー加算器の高速化に関連し、セルレイアウト改善による手段、トランジスタサイジングによる手段、回路構成の改善による手段、それらの組み合わせによる手段から構成される。
【０００７】
セルレイアウト改善による手段は、ＭＡＪＩ３セルの横幅を小さく実現し、ＭＡＪＩ３セルを直列接続する場合のメタル配線長を短縮し、ＭＡＪＩ３セルの出力ＣＯＢにつながる配線負荷容量を低減するものである。ＭＡＪＩ３セルをレイアウトする場合に、従来技術のように２個の拡散領域を用いる代わりに、ＰＭＯＳトランジスタ用拡散領域２個とＮＭＯＳトランジスタ用拡散領域２個の合計４個の拡散領域を用い、かつそれらを図面上の上下方向に４段に配置する。第二に、５個のＰＭＯＳトランジスタを２個のＰＭＯＳトランジスタ用拡散領域に分散配置しかつ５個のＮＭＯＳトランジスタを２個のＮＭＯＳトランジスタ用拡散領域に分散配置するとともに、同じ入力線に接続されるトランジスタを互いに上下の位置関係に配置しかつそれらのゲートポリシリコン配線を共通化する。これらにより、横幅の小さいＭＡＪＩ３セルを得る。
【０００８】
トランジスタサイジングによる手段は、図４のＭＡＪＩ３セルに関して、ＣＩ入力につながるトランジスタ１９、２０の駆動力を増加させる手段と、トランジスタ１９、２０が駆動する負荷容量を低減させる手段、およびそれらの組み合わせからなる。トランジスタ１９、２０の駆動力を増加させるためにそれらのトランジスタ幅を増加させたとすると、ＣＩ入力から見たトランジスタ１９、２０のゲート容量も増加し、すなわち前段の出力ＣＯＢにつながる負荷容量を増加させることになって、この方法は結局高速化には寄与しない。そこで、トランジスタ１９、２０のトランジスタ幅を増加させることなくそれらの駆動力を増加させる手段として、ＰＭＯＳトランジスタ１９の幅よりもＰＭＯＳトランジスタ１１、１３の幅を大きくし、ＮＭＯＳトランジスタ２０の幅よりもＮＭＯＳトランジスタ１５、１７の幅を大きくする。ＮＭＯＳトランジスタ１５、１７の幅を大きくするとそれらのＯＮ抵抗が減少するため、ＮＭＯＳトランジスタ２０のスイッチング時にそのソース側の電位上昇が減少し、その結果ＮＭＯＳトランジスタ２０の動的な駆動力が向上する。ＰＭＯＳ側も同様である。
【０００９】
つぎにトランジスタ１９、２０が駆動する負荷容量を減少させる手段として、ＰＭＯＳトランジスタ１９の幅よりもＰＭＯＳトランジスタ１２、１４の幅を小さくし、ＮＭＯＳトランジスタ２０の幅よりもＮＭＯＳトランジスタ１５、１７の幅を小さくする。この手段は、トランジスタ１９、２０のスイッチングで出力ＣＯＢが決まる場合に、単に寄生容量として働くトランジスタ１４、１８、１２、１６の基板容量（ソース／ドレイン対基板容量）を減少させる。トランジスタ１２、１４、１６、１８は、リップルキャリー加算器の最大遅延を決定する経路にはないため、トランジスタ幅を減少させても遅延増加の弊害は生じない。
上に述べたトランジスタ１９、２０の駆動力を増加させる手段と、それらが駆動する負荷容量を減少させるための手段とは、互いに独立であるため組み合わせて用いると両方の効果が同時に得られる。
【００１０】
つぎに回路構成の改善による手段を述べる。図１４に示したリップルキャリー加算器では、ＭＡＪＩ３セルのＣＯＢ出力にＸＯＲ２ゲート４２が接続されている。ＸＯＲ２ゲートは二入力排他的論理和ゲートであり、その入力容量はインバータの入力容量の２倍程度もあって、ＣＯＢ出力にとっては重い負荷であり遅延増加の要因となっている。そこでＣＯＢ出力に直接ＸＯＲ２ゲートを接続する代わりにインバータを接続し、その出力をＸＯＲ２ゲートに接続する。極性が反転することはＸＯＲ２とＸＮＯＲ２ゲートを交換することで解決できる。また挿入したインバータはリップルキャリー加算器の最大遅延を決定する経路に含まれないため遅延増加の問題は生じない。このインバータを個別ゲートとして設けるのではなく、ＭＡＪＩ３セルを拡張しインバータを内部に含めたＭＡＪＩ３Ｉセルとして実現する。リップルキャリー加算器にＭＡＪＩ３セルの代わりにＭＡＪＩ３Ｉセルを用いることで、キャリー伝搬経路の負荷容量を減少させ動作速度を向上させることができる。
【００１１】
以上に述べたレイアウト改善による手段、トランジスタサイジングによる手段、回路構成の改善による手段を組み合わせてリップルキャリー加算器を構成することで、それぞれ単独の場合よりも大きな動作速度向上の効果が得られる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。本発明が対象とするのは、ＣＭＯＳプロセスによるＬＳＩの構成要素として用いる論理セルであって三入力多数決論理の論理機能を有するもの、およびその応用としてのリップルキャリー加算器である。対象とする三入力多数決論理セルＭＡＪＩ３の論理回路図を図５に、トランジスタレベルの回路図を図４に示す。ＭＡＪＩ３セルは３個の入力Ａ、Ｂ、ＣＩと、１個の出力ＣＯＢを有し、５個のＰＭＯＳトランジスタ１１、１２、１３、１４、１９と５個のＮＭＯＳトランジスタ１５、１６、１７、１８、２０およびトランジスタ間を相互接続する配線から構成される。ＶＤＤとＧＮＤは電源端子である。
【００１３】
まず「請求項１」に対応する実施の形態について、図１〜３を用いて説明する。本発明によるＭＡＪＩ３セルのレイアウトを図１に、図１から拡散領域とゲートポリシリコン配線を抜き出したものを図２に、図１からメタル第一層配線を抜き出したものを図３に示す。ＰＭＯＳトランジスタ形成用拡散領域２１、２２およびＮＭＯＳトランジスタ形成用拡散領域２３、２４を図の上方から４段に配置する。つぎに拡散領域２１上にＰＭＯＳトランジスタ１１、１３を形成し、拡散領域２２上にＰＭＯＳトランジスタ１２、１４、１９を形成し、拡散領域２３上にＮＭＯＳトランジスタ１６、１８、２０を形成し、拡散領域２４上にＮＭＯＳトランジスタ１５、１７を形成する。このとき、Ａ入力すなわち入力線１に接続するトランジスタ１１、１２、１５、１６を図面上で互いに上下の位置関係となるように配置し、かつそれらのゲートを共通の１本のゲートポリシリコン配線４として構成する。またＢ入力すなわち入力線２に接続するトランジスタ１３、１４、１７、１８を互いに上下の位置関係となるように配置し、かつそれらのゲートを共通の１本のゲートポリシリコン配線５として構成する。それ以外のゲート配線およびメタル配線は図１〜３に示すとおりであるが、特段の説明を要しない普通のものである。以上の構成により、従来技術に比べセル幅を削減したＭＡＪＩ３セルのレイアウトを得る。これは、先に述べたレイアウト改善による手段に対応する。
【００１４】
次に「請求項４」に対応する実施の形態について、図２６を用いて説明する。ＰＭＯＳトランジスタ１１、１２、１３、１４、１９のトランジスタ幅をおのおのＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ９とし、ＮＭＯＳトランジスタ１５、１６、１７、１８、２０のトランジスタ幅をおのおのＷ５、Ｗ６、Ｗ７、Ｗ８、Ｗ０としたとき、トランジスタ幅の関係を以下の数１かつ数２のように設定する。
【数１】
Ｗ９＜Ｗ１，Ｗ９＜Ｗ３，Ｗ０＜Ｗ５，Ｗ０＜Ｗ７
【数２】
Ｗ２＜Ｗ９，Ｗ４＜Ｗ９，Ｗ６＜Ｗ０，Ｗ８＜Ｗ０
数１の関係は、トランジスタ１９、２０のトランジスタ幅を増加させないままトランジスタ１９、２０の動的駆動力を増加させる効果がある。数２の関係は、トランジスタ１９、２０が駆動する負荷容量を減少させる効果がある。これらは、双方とも遅延短縮の効果を生むものであり、各々を独立に利用することもできる。「請求項２」は、上記の数１の関係のみを発明の要件としたものであり、「請求項３」は上記の数２の関係のみを発明の要件としたものである。これらは、先に述べたトランジスタサイジングによる手段に対応する。
【００１５】
次に「請求項５」に対応する実施の形態について、請求項１と請求項４の要件を兼ね備えた場合の実施例である図９〜１１を用いて説明する。図９はＭＡＪＩ３セルのレイアウト図であり、図９から拡散領域とゲートポリシリコン配線を抜き出したものを図１０に、図９からメタル第一層配線を抜き出したものを図１１に示す。図９は、請求項１に対する実施の形態として説明に用いた図１に比べて、トランジスタの上下左右の配置関係は変えずに、トランジスタ幅だけを変更したものである。図９におけるトランジスタ１１〜２０の位置関係が図１と同じであることは、両者を見比べると容易に判断できる。一方トランジスタの幅については、図１ではすべてのトランジスタが同じ幅であるのに対し、図９では、ＰＭＯＳトランジスタ１１、１３のトランジスタ幅をＰＭＯＳトランジスタ１９のトランジスタ幅より大きく設定し、かつＮＭＯＳトランジスタ１５、１７のトランジスタ幅をＮＭＯＳトランジスタ２０のトランジスタ幅より大きく設定し、さらにＰＭＯＳトランジスタ１２、１４のトランジスタ幅をＰＭＯＳトランジスタ１９のトランジスタ幅より小さく設定し、かつＮＭＯＳトランジスタ１６、１８のトランジスタ幅をＮＭＯＳトランジスタ２０のトランジスタ幅より小さく設定している。これはすなわち、先に述べた数１および数２の関係を満たすようにトランジスタ幅を設定したものである。
【００１６】
次に「請求項６」に対応する実施の形態について説明する。請求項６は、請求項１〜５のいずれかの要件を備えた論理セルを部分構造に含むことを要件としている。ここで、請求項１および請求項５はレイアウトに関するものであり、請求項２〜５はトランジスタサイジングに関するものである。請求項６の要件が意味するところは、図４に示すＭＡＪＩ３セルの回路構造を部分構造として備えるセルであってかつ該部分構造が請求項１または請求項５の要件を満たすレイアウト形状を備えるか、あるいは図４に示すＭＡＪＩ３セルの回路構造を部分構造として備えるセルであってかつ該部分構造中のトランジスタが請求項２〜５のいずれかの要件を満たすようなトランジスタ幅を持つか、あるいは前記レイアウト形状の要件とトランジスタ幅の要件を同時に満たすかのいずれかである。以下、具体例を用いて説明する。
【００１７】
ＭＡＪＩ３セルの論理回路図は図５、トランジスタレベルの回路図は図４のとおりである。ＭＡＪＩ３セルの回路構造を部分構造として備えるセルとして、三つの例を述べる。図６はＭＡＪＩ３セルの出力にインバータを備えたＭＡＪ３セルであり、出力ＣＯの論理値は、ちょうどＭＡＪＩ３セルの出力の値を反転させたものに等しい。図７は全加算器の回路図であり、論理回路図とトランジスタレベルの回路図を併用して記述している。図５のＭＡＪＩ３セルの論理回路図が図７中に部分構造として含まれていることが容易に分かる。図８は、ＭＡＪＩ３セルにインバータ３０を追加したＭＡＪＩ３Ｉセルであり、「請求項７」に関する要件も兼ね備える。請求項６の要件は、該部分構造のレイアウト形状が図１あるいは図９のようであるか、あるいは該部分構造中のトランジスタ幅が前記の数１あるいは数２あるいは数１かつ数２の要件を満たすか、あるいはレイアウト形状とトランジスタ幅の要件を同時に満たすかである。例えば図７の全加算器を例に取りレイアウト形状の部分構造を含む場合を考えるならば、図１のＭＡＪＩ３セルのレイアウトを左側に置き、その右側に、全加算器のＭＡＪＩ３を除く残りの回路をレイアウトすればよい。またこれにトランジスタ幅の要件を加える場合は、図９のＭＡＪＩ３セルのレイアウトを用いその右側に全加算器のＭＡＪＩ３を除く残りの回路をレイアウトすればよい。
【００１８】
次に「請求項８」に対応する実施の形態について述べる。これは、請求項１〜５のいずれかに該当するＭＡＪＩ３セルをリップルキャリー加算器に応用する場合の形態であり、リップルキャリー加算器の回路構成自体は従来のものである。図１４は、リップルキャリー加算器の２桁分を表す。ｎを正の自然数としたとき、２ｎ桁のリップルキャリー加算器は、図１４の回路をｎ組接続することで得られる。このときある組のキャリー出力４４と上位桁を構成する組のキャリー入力４３とを接続し、これを隣接する組に関してすべて行う。図１４では、リップルキャリー加算器のキャリー伝搬経路にＭＡＪＩ３セルが配置されている。このようなＭＡＪＩ３セルを用いるリップルキャリー加算器の動作速度は、ＭＡＪＩ３セルにおけるＣＩ入力からＣＯＢ出力への信号伝搬遅延により決まることが知られており、請求項１〜５のいずれかに該当するＭＡＪＩ３セルを用いることで前記信号伝搬遅延を減少させることができ、リップルキャリー加算器の動作速度が向上する。
【００１９】
次に「請求項９」に対応する実施の形態について述べる。これは、請求項７に該当するＭＡＪＩ３Ｉセルおよび請求項１〜５のいずれかに該当するＭＡＪＩ３セルを用い、リップルキャリー加算器の回路構成にも工夫を加えたものである。３２桁のリップルキャリー加算器を例にとって、その構成方法を説明する。最下位の２桁を構成するのに図１５の回路を用い、次の２８桁を構成するのに図１６の回路を１４組用い、最上位の２桁を構成するのに図１７の回路を用いる。このとき、キャリー出力４７を隣接する上位桁のキャリー入力４６に接続することで、キャリー伝搬経路を構成する。この回路構成の特徴は、最上位と最下位桁を除くすべての桁にＭＡＪＩ３Ｉセルを用いることで、ＭＡＪＩ３セルを用いた図１４の回路に比べてキャリー伝搬経路の負荷容量を減少させており、信号伝搬遅延を削減していることである。ｎを正の整数とした２ｎ桁のリップルキャリー加算器を構成する場合には、図１６の回路を何組用いるかを変更するだけで対応できる。以下にＭＡＪＩ３Ｉセルを用いることの特徴についてさらに説明する。
【００２０】
ＭＡＪＩ３Ｉセルの論理回路図は図８に示すとおりである。ＭＡＪＩ３セルにインバータ３０を加えただけの単純な構成であり、このインバータはＣＩ入力を反転してＣＩＢに出力する。このインバータ３０は、トランジスタ幅を小さく構成することが効果的である。ＭＡＪＩ３Ｉセルを用いない図１４に示したリップルキャリー加算器では、ＭＡＪＩ３セルのＣＯＢ出力にＸＯＲ２ゲート４２が接続されている。ＸＯＲ２ゲートは二入力排他的論理和ゲートであり、その入力容量はインバータの入力容量の２倍程度もあって、ＣＯＢ出力にとっては重い負荷であり遅延増加の要因となっている。そこでＣＯＢ出力に直接ＸＯＲ２ゲートを接続する代わりに、図１５に示すようにＭＡＪＩ３Ｉセルを用い、セル内のインバータ３０を経由した出力ＣＩＢにＸＯＲ２ゲート４５を接続する。こうすることでＣＯＢ出力の負荷容量が減少し伝搬遅延が削減される。この場合、ＸＯＲ２ゲート４５へ伝わる信号極性が反転するので、図１４ではＸＮＯＲ２ゲート４８を用いていたところを図１５ではＸＯＲ２ゲート４９を用いるように変更して対処している。以上は、先に述べた回路構成を改善する手段に対応している。なお、最上位桁と最下位桁にＭＡＪＩ３セルを使う理由は次のとおりである。最下位のＣ０入力は外部から駆動され負荷容量を下げる必要性が低いためであり、最上位ではＣ３２への伝搬遅延とＳ３１への伝搬遅延を同等に短縮したいためにＭＡＪＩ３Ｉでは不都合となるからである。
【００２１】
次に「請求項１０」に対応する実施の形態について述べる。請求項８または請求項９に基づき高速のリップルキャリー加算器が構成できるので、それを部分構造に含んだ高速加算器が構成できる。リップルキャリー加算器は、桁数にほぼ比例した伝搬遅延を生じるため、大きな桁の加算器には不向きであるが、逆に桁数の少ない加算器では本発明による高速化の効果により、他方式の加算器に比べて高速となる。したがって、桁数が少ない部分加算器として本発明に基づくリップルキャリー加算器を用い、他の加算器方式を組み合わせて大きな桁数の加算器を構成することが効果的である。一例として図１９にキャリーセレクト加算器を示す。図１８は、部分構造として用いているｎビットリップルキャリー加算器５０を一つのブロックとして表現したものであり、内部には、請求項８または請求項９に対応するリップルキャリー加算器が含まれているものと考える。このときｎの値は必要とされる動作速度を勘案して大きすぎない整数値とする。図１９において、Ｓ０〜Ｓｎ−１を計算するリップルキャリー加算器５０は、上位への桁上げＣｎを生成する。Ｓｎ−Ｓ２ｎ−１を計算するリップルキャリー加算器５１，５２は、それぞれ下位からのキャリーがない場合のＳｎ−Ｓ２ｎ−１と、キャリーがある場合のそれをおのおの独立に計算し、下位からの桁上げＣｎに基づいてマルチプレクサ５３がいずれかを選択するように動作する。さらに上位への桁上げＣ２ｎの生成についても同様である。上述の構造を繰り返し用いることで、桁数の大きい高速加算器を構成することができる。
【００２２】
【実施例】
以下，本発明の実施例について説明する。発明の実施の形態の項でで引用した事例についても補足説明する。
【００２３】
図１〜３は「請求項１」に対応する実施例である。セルのレイアウト構造についてはすでに述べたので、補足説明のみ行う。本実施例を用いてリップルキャリー加算器を構成する場合、図１のセル複数個を横方向に詰めて並べ、左側のセルのＣＯＢ出力（図３）と右隣のセルのＣＩ入力を接続する。このとき、図１の実施例では、ＣＯＢとＣＩをメタル第１層配線で接続可能なように、配線スペースを空けたレイアウトとなっている。こうすることにより、本発明に基づく配線長の短さに加えて、ビアホールなしの配線が可能なことから、配線部分の負荷容量低減に効果的である。
【００２４】
図２７は、「請求項２〜４」に対応した実施例である。図中に斜字体で記した値は、０．３５マイクロメータープロセスを例にとった場合のトランジスタ幅の例である。例えばＰＭＯＳトランジスタ１１のトランジスタ幅は５．１マイクロメーターであることを示している。数１および数２に示したトランジスタ幅の関係を満たしている。図９〜１１は、図２７に示したトランジスタサイジングを実際のレイアウトに反映させたときのレイアウト図であり、「請求項１〜５」に対応した実施例となっている。トランジスタサイジング以外のセルレイアウトは図１の場合と同様である。図９は、複数の同セルを横方向に詰めて並べると、ＣＯＢからＣＩへのメタル第１層配線が自動的に完結するようにあらかじめ配線を施した例となっている。
【００２５】
図２８は、「請求項６〜７」に対応した実施例の一つであり、図８に示したＭＡＪＩ３Ｉセルのトランジスタサイジング例となっている。これは図２７のＭＡＪＩ３セルにインバータ３０を付加したものであり、インバータのトランジスタ幅は０．９マイクロメータという小さい値としている。０．３５マイクロメータープロセスを仮定したときの値である。図２８のトランジスタサイジングを用いてＭＡＪＩ３Ｉセルをレイアウトした例を図１２、１３に示す。これも「請求項６〜７」に対応した実施例である。図１２の左側の図はＭＡＪＩ３Ｉセル全体のレイアウトであり、同右側の図は、全体のレイアウトから拡散領域とゲートポリシリコン配線を抜き出したものであり、また全体のレイアウトからメタル第一層配線を抜き出したものを図１３左に、メタル第二層配線を抜き出したものを図１３右に示す。図１２は、拡散領域２１〜２４およびトランジスタ１１〜２０の配置など基本的なレイアウトは図９と同じである。異なるのは、インバータ３０を構成するＰＭＯＳトランジスタ３１とＮＭＯＳトランジスタ３２およびインバータ３０の出力ＣＯＢを構成するメタル第二層配線（図１３右）だけである。図１２のＭＡＪＩ３Ｉセルの特徴は、インバータ３０を構成するトランジスタ３１，３２がきわめて小さいことを利用し、図９に比べてセル面積を増加させることなく、拡散領域２１，２４を拡張してトランジスタ３１，３２を形成していることである。トランジスタ３１、３２のゲート配線はトランジスタ１９、２０のゲートポリシリコン配線と一体化している。また、普通のセル設計では入力ＣＩの端子上をメタル第二層配線が通過することは許されないが、本設計では、ＭＡＪＩ３Ｉセル複数個を横方向に詰めて配置し、ＣＯＢからＣＩへの接続をメタル第一層配線で行うことを前提としているため、ＣＩ端子上にメタル第二層配線が通過することが許される。図１２のＭＡＪＩ３Ｉセルを用いて、０．３５マイクロメータープロセスにて３２ビットリップルキャリー加算器を設計評価した結果では、最大遅延３．５ナノ秒で動作した。また、請求項４に対応するトランジスタサイジングを行わない場合に比べて、３６％の遅延短縮を実現した。
【００２６】
これまで述べてきた図１、図９、図１２のレイアウト例では、ＰＭＯＳトランジスタ１１、１３とＮＭＯＳトランジスタ１５、１７は互いに同じ幅を持ち、ＰＭＯＳトランジスタ１２、１４とＮＭＯＳトランジスタ１６、１８は互いに同じ幅を持ち、またＰＭＯＳトランジスタ１９とＮＭＯＳトランジスタ２０も互いに同じ幅を持っているが、一般にＰＭＯＳトランジスタの方がＮＭＯＳトランジスタより駆動力が小さいために、ＰＭＯＳ側をＮＭＯＳ側より大きい幅に設計することもしばしば行われている。本発明はそのような設計手法にも容易に適用できる。
【００２７】
図２３〜２５は、「請求項２〜４」のいずれにも対応するもう一つの実施例である。図２３はＭＡＪＩ３セルのレイアウト図であり、図２３から拡散領域とゲートポリシリコン配線を抜き出したものを図２４に、またメタル第一層配線を抜き出したものを図２５に示す。図２３のレイアウトは図９とは異なり、ＰＭＯＳトランジスタ形成用拡散領域７１とＮＭＯＳトランジスタ形成用拡散領域７２の二個の拡散領域だけを用い、ＰＭＯＳトランジスタ１１〜１４、１９およびＮＭＯＳトランジスタ１５〜１８、２０をそれぞれの領域に横一列に配置している。トランジスタサイジングについては、トランジスタ幅が先に示した数１および数２の関係を満たしている。請求項では触れていないが、本実施例におけるトランジスタの並びは、図２０の従来例とは異なっており、図２０の従来例に対して請求項２〜４のトランジスタサイジングを実施する場合に比べて、本実施例の方がトランジスタ１９，２０にかかわるソース／ドレイン領域の基板容量を減少させるのに効果的な並びとなっている。また本実施例では、ＰＭＯＳトランジスタの駆動力が小さい分だけＰＭＯＳトランジスタの幅を大きく設計した例となっている。
【００２８】
図２９は、「請求項１０」に対応するもう一つの実施例である。本発明に基づき、６ビットと４ビットのリップルキャリー加算器を構成するものとし、それらを部分構造として超高速の１０ビットキャリーセレクト加算器を構成している。図１９との違いは、Ｃ６を生成するのに専用のキャリー生成回路を用いて遅延短縮を図っていることと、４ビットリップルキャリー加算器の出力を反転出力とし、マルチプレクサＭＵＸも反転出力のものを利用して遅延短縮していることである。リップルキャリー加算器の出力を反転するにはＸＯＲ２とＸＮＯＲ２を置き換えるだけで簡単に実施できる。０．１８マイクロメータープロセスにて設計評価した結果では、最大遅延０．４２ナノ秒で動作した。
【００２９】
【発明の効果】
本発明によれば、三入力多数決論理ＭＡＪＩ３セルおよびそれを部分構造に含むセルのＣＩ入力からＣＯＢ出力への遅延を短縮でき、それらのセルを用いるリップルキャリー加算器の高速化に効果がある。また本発明によれば、前記ＭＡＪＩ３セルのセル面積を削減し配線長を短縮できることから、ＬＳＩのチップ面積削減と消費電力削減にも有効である。
【図面の簡単な説明】
【図１】セルのレイアウト図で，本発明の実施例を表す。
【図２】セルのレイアウト図の一部で，本発明の実施例を表す。
【図３】セルのレイアウト図の一部で，本発明の実施例を表す。
【図４】セルの回路図で、従来技術並びに本発明の対象機能を表す。
【図５】セルの論理回路図で、従来技術並びに本発明の対象機能を表す。
【図６】セルの論理回路図で、従来技術並びに本発明の対象機能を表す。
【図７】セルの論理回路図で、従来技術並びに本発明の対象機能を表す。
【図８】セルの論理回路図で、本発明の対象機能を表す。
【図９】セルのレイアウト図で，本発明の実施例を表す。
【図１０】セルのレイアウト図の一部で，本発明の実施例を表す。
【図１１】セルのレイアウト図の一部で，本発明の実施例を表す。
【図１２】セルのレイアウト図で，本発明の実施例を表す。
【図１３】セルのレイアウト図の一部で，本発明の実施例を表す。
【図１４】論理回路図であり、従来技術を表す。
【図１５】論理回路図であり、本発明の実施例を表す。
【図１６】論理回路図であり、本発明の実施例を表す。
【図１７】論理回路図であり、本発明の実施例を表す。
【図１８】論理回路図であり、本発明の実施例の一部を表す。
【図１９】論理回路図であり、本発明の実施例を表す。
【図２０】セルのレイアウト図で，従来技術を表す。
【図２１】セルのレイアウト図の一部で，従来技術を表す。
【図２２】セルのレイアウト図の一部で，従来技術を表す。
【図２３】セルのレイアウト図で，本発明の実施例を表す。
【図２４】セルのレイアウト図の一部で，本発明の実施例を表す。
【図２５】セルのレイアウト図の一部で，本発明の実施例を表す。
【図２６】セルの回路図で、本発明の実施例を表す。
【図２７】セルの回路図で、本発明の実施例を表す。
【図２８】セルの回路図で、本発明の実施例を表す。
【図２９】論理回路図であり、本発明の実施例を表す。
【符号の説明】
１，２，３  入力信号線
４，５，５０３  ゲートポリシリコン配線
２１，２２，２３，２４，７１，７２，５０１，５０２  拡散領域
９  ＰＭＯＳトランジスタ形成領域またはＮウェル
１１，１２，１３，１４，１９，３１  ＰＭＯＳトランジスタ
１５，１６，１７，１８，２０，３２  ＮＭＯＳトランジスタ
３０  インバータ
４１，４２，４５，４８，４９  論理ゲート
４３，４４，４６，４７  配線
５０，５１，５２  リップルキャリー加算器
５３  マルチプレクサ
【数１】
Ｗ９＜Ｗ１，Ｗ９＜Ｗ３，Ｗ０＜Ｗ５，Ｗ０＜Ｗ７
【数２】
Ｗ２＜Ｗ９，Ｗ４＜Ｗ９，Ｗ６＜Ｗ０，Ｗ８＜Ｗ０
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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