(57)【特許請求の範囲】
【請求項１】
ゲート，ソースおよびドレイン電極を有するＦＥＴ出力デバイスに流れる電流信号を表す出力信号を与える電流検出回路であって：
前記ＦＥＴ出力デバイスのドレイン電極とソース電極との間に発生する電圧信号が所定の電圧よりも小さくなるまで、前記ＦＥＴ出力デバイスに流れる電流信号に実質的に比例するイメージ電流信号を与える第１トランジスタ；
前記第１トランジスタの制御電極に結合され、かつ前記ＦＥＴ出力デバイスのゲート電極に結合する第２トランジスタであって、第１および第２トランジスタは整合され、かつ前記ＦＥＴ出力デバイスの閾値電圧と同じ閾値電圧を有し、前記第２トランジスタは、前記ＦＥＴ出力デバイスのドレイン電極とソース電極との間に発生する電圧信号が前記所定の電圧よりも小さいときにイネーブルされ、補正電流信号を与える、第２トランジスタ；および
前記第１および第２トランジスタに結合され、前記補正電流信号を前記イメージ電流信号から減算し、前記ＦＥＴ出力デバイスに流れる電流信号に実質的に比例する補正済みイメージ電流信号を与える減算回路であって、前記ＦＥＴ出力デバイスのドレイン電極とソース電極との間に発生する電圧信号に応じて、前記出力信号が前記イメージ電流信号または補正済みイメージ電流信号から構成される減算回路；
によって構成されることを特徴とする電流検出回路。
【請求項２】
前記所定の電圧は、前記ＦＥＴ出力デバイスのゲート・ソース間電圧と閾値電圧との間の差に等しいことを特徴とする請求項１記載の電流検出回路。
【請求項３】
前記減算回路は、電流ミラーによって構成されることを特徴とする請求項１または２記載の電流検出回路。
【請求項４】
前記第１トランジスタは、前記減算回路に結合された第１電流電極と、基準電圧供給ラインに結合された第２電流電極と、前記ＦＥＴ出力デバイスのゲート電極に結合する制御電極とを有することを特徴とする請求項１，２または３記載の電流検出回路。
【請求項５】
前記第２トランジスタは、前記減算回路に結合された第１電流電極と、前記ＦＥＴ出力デバイスのドレイン電極に結合する第２電流電極とを有することを特徴とする請求項１，２，３または４記載の電流検出回路。
【請求項６】
前記電流ミラーは：
前記第２トランジスタの第１電流電極に結合された第１電流電極と、第２基準電圧供給ラインに結合された第２電流電極と、制御電極とを有する第１ダイオード結合トランジスタ；および
前記第１トランジスタの第１電流電極に結合された第１電流電極と、前記第２基準電圧供給ラインに結合された第２電流電極と、前記第１ダイオード結合トランジスタの制御電極に結合された制御電極とを有する第２トランジスタ；
によって構成されることを特徴とする請求項３，４および５記載の電流検出回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＦＥＴ出力デバイスを介して電流信号を表す出力信号を与える電流検出回路（ｃｕｒｒｅｎｔ  ｓｅｎｓｅ  ｃｉｒｃｕｉｔ）  に関する。
【０００２】
【従来の技術】
高い電流出力を与える回路は、流すことのできる最大レベルを制限する回路を一般に必要とする。このような回路は、概念的には、出力電流のあるイメージが基準を超える量に比例する信号に応答して、回路の出力段に対する駆動を調整する負フィードバック・ループによって構成される。従来、電界効果トランジスタ（ＦＥＴ）出力段を利用する回路において、出力電流の正確なイメージであるイメージ信号を与えることは困難であった。
【０００３】
一つの既知の方法では、出力電流路における抵抗器両端に発生した電圧をイメージ信号として利用する。しかし、このような方法では、抵抗器両端の電圧降下が回路の出力電圧範囲から減算するというとり返しのつかない欠点がある。
【０００４】
他の既知の回路では、イメージ信号を与えるため、出力段の大きな出力デバイスの制御電極と並列に接続された制御電極を有する小さな検出トランジスタを利用することで、この問題を避けていた。これは、バイポーラ・トランジスタ出力デバイスではうまく機能できる。しかし、高電流ＦＥＴまたはＭＯＳ出力デバイスでは、典型的な用途において、出力デバイスがある電流を通過させるために必要なゲート・ソース間電圧は、ドレイン・ソース間電圧の関数として実質的に変化する。これは、小さい検出トランジスタ、すなわち同じゲート・ソース間電圧を受けるが、同じドレイン・ソース間電圧を持たないトランジスタにおける電流は、出力電流を正確に表さないことを意味する。
【０００５】
出力電圧範囲の関連する一部において、検出トランジスタのドレイン・ソース間電圧を出力デバイスのドレイン・ソース間電圧と強制的に一致させる回路を構想できるが、そのような回路は複雑かつ高価である。
【０００６】
【発明が解決しようとする課題】
従って、上記の問題および欠点を緩和するため、ＦＥＴ出力デバイスを介して電流信号を表す出力信号を与える改善された電流検出回路を提供することは望ましい。
【０００７】
【課題を解決するための手段】
本発明に従って、ゲート，ソースおよびドレイン電極を有するＦＥＴ出力デバイスに流れる電流信号を表す出力信号を与える電流検出回路が提供され、この電流検出回路は：
前記ＦＥＴ出力デバイスのドレイン電極とソース電極との間に発生する電圧信号が所定の電圧よりも小さくなるまで、前記ＦＥＴ出力デバイスに流れる前記電流信号に実質的に比例するイメージ電流信号を与える第１トランジスタ；
前記第１トランジスタの制御電極に結合され、かつ前記ＦＥＴ出力デバイスのゲート電極に結合する第２トランジスタであって、第１および第２トランジスタは整合され、かつ前記ＦＥＴ出力デバイスの閾値電圧と同じ閾値電圧を有し、前記第２トランジスタは、前記ＦＥＴ出力デバイスのドレイン電極とソース電極との間に発生する電圧信号が所定の電圧よりも小さいときに、補正電流信号を与えるべきイネーブルされ、補正電流信号を与える、第２トランジスタ；および
前記第１および第２トランジスタに結合され、前記補正電流信号を前記イメージ電流信号から減算して、前記ＦＥＴ出力デバイスに流れる電流信号に実質的に比例する補正済みイメージ電流信号を与える減算回路であって、前記出力信号は、前記ＦＥＴ出力デバイスのドレイン電極とソース電極との間に発生する電圧信号に応じて、前記イメージ電流信号または補正済みイメージ電流信号からなる、減算回路；
によって構成される。
【０００８】
好ましくは、所定の電圧は、ＦＥＴ出力デバイスのゲート・ソース間電圧と閾値電圧との間の差に等しい。
【０００９】
好適な構成では、減算回路は、電流ミラーによって構成される。
【００１０】
従って、本発明は、単純で安価な構成要素のみを利用して、デバイスのドレイン・ソース間電圧に関係なく、ＦＥＴ出力デバイスに流れる電流信号を正確に表す信号を生成する回路を提供する。
【００１１】
【実施例】
まず図１を参照して、既知のプッシュ・プル増幅器２は、単純化した形式では、入力４において信号を受けて、出力６において出力信号を与える。増幅器２は、相補型ＭＯＳ出力トランジスタＭ３，Ｍ４によって構成される。出力トランジスタＭ３はＮＭＯＳデバイスであり、出力トランジスタＭ４はＰＭＯＳデバイスである。出力トランジスタＭ４は、トランジスタＭ５，Ｍ６によって駆動され、出力６は出力トランジスタＭ３，Ｍ４の共通接続ドレイン電極に接続される。増幅器２は、零入力電流（ｑｕｉｅｓｃｅｎｔ  ｃｕｒｒｅｎｔ）  を制御するため電流源Ｍ７，Ｍ８と、バイアス制御回路Ｍ１０〜Ｍ１６，Ｍ４０と、抵抗器Ｒ１，Ｒ２と共にトランジスタＭ１，Ｍ２の分相器対（ｐｈａｓｅ  ｓｐｌｉｔｔｅｒ  ｐａｉｒ）  と、直列電圧フィードバック回路網Ｒ３，Ｒ４，Ｃ１とによってさらに構成される。このような増幅器２は、最大出力電圧エクスカーションを与える。このようなプッシュ・プル増幅器２の動作は当技術分野で周知である。
【００１２】
出力６から流れる出力電流を最大値に制限することを必要とする用途では、増幅器２は電流リミタを必要とする。単純な電流リミタを具備する増幅器２の例を図２に示す。図１の構成要素と同様な構成要素は、同じ参照番号が付されている。
【００１３】
イメージ・トランジスタＭ１７，Ｍ１８は、それぞれ出力トランジスタＭ３，Ｍ４における電流信号のイメージ信号を与える。トランジスタＭ１９，Ｍ２０は、トランジスタＭ２１によって流される電流Ｉ−Ｌｉｍに応答して、第１および第２基準電流信号をそれぞれ与え、この第１および第２基準電流信号は、イメージ・トランジスタＭ１７，Ｍ１８によってそれぞれ与えられるイメージ信号から減算される。第１基準信号と、イメージ・トランジスタＭ１７によって与えられるイメージ信号との間の差は、トランジスタＭ２８，Ｍ２９，Ｍ３０，Ｍ３１によって鏡映され、分相器トランジスタＭ２のゲート電極にフィードバックされる。第２基準電流信号と、イメージ・トランジスタＭ１８によって与えられるイメージ信号との間の差は、トランジスタＭ３２，Ｍ３３，Ｍ３４，Ｍ３５によって鏡映され、分相器トランジスタＭ２のゲート電極にフィードバックされる。従って、出力電流信号が第１および第２基準電流信号と、出力トランジスタＭ３およびイメージ・トランジスタＭ１７ならびに関連電流ミラーのトランスコンダクタンスの比率もしくは出力トランジスタＭ４およびイメージ・トランジスタＭ１８ならびに関連電流ミラーのトランスコンダクタンスの比率とによって決定される値を超えると、負フィードバックは増加され、出力６における出力電流信号を制限する。
【００１４】
従来の技術で説明したように、図２に示すこのプッシュ・プル増幅器および電流リミタ構成の問題点は、出力トランジスタＭ３，Ｍ４のゲート・ソース間電圧は、そのドレイン・ソース間電圧が小さくなると増加することである。トランジスタＭ３，Ｍ４のドレイン・ソース間電圧が小さくなると、実際には、ＶＤＳがドレイン・ソース間電圧であり、ＶＧＳがゲート・ソース間電圧であり、ＶＴ  がトランジスタ閾値電圧であるとして、ＶＤＳ＜（ＶＧＳ−ＶＴ  ）のとき、イメージ・トランジスタＭ１７，Ｍ１８によって与えられるイメージ電流は出力６において出力信号に追従せず、すべてのトランジスタが飽和モードで動作している場合には、トランスコンダクタンスの比率によって決まる値よりも大きくなる。このことは、出力電圧エクスカーションが回路の最大値に近づくような負荷の場合に、電流リミタは低すぎるレベルで出力電流信号を制限することがあることを意味する。
【００１５】
従って、デバイスのドレイン・ソース間電圧に関係なく、ＦＥＴ出力デバイスに流れる電流信号を正確に表す信号を与える回路が必要とされる。
【００１６】
ここで図３を参照して、本発明の好適な実施例による電流検出回路１００は、ＦＥＴ出力デバイス１０１のドレイン・ソース間電圧ＶＤＳの変化に関係なく、ＦＥＴ出力デバイス１０１に流れる電流信号Ｉｄ  を表す出力信号Ｉｏｕｔ  を出力１１０において与える。電流検出回路１００は、第１トランジスタ１０２と、第２トランジスタ１０４と、電流検出回路１００の出力１１０に結合された出力を有する減算回路１０６とによって構成される。
【００１７】
第１トランジスタ１０２は、ＦＥＴ出力デバイス１０１のゲート電極に結合された制御電極と、減算回路１０６に結合された第１電流電極と、基準電圧供給ライン１０８に結合された第２電流電極とを有する。第２トランジスタ１０４は、ＦＥＴ出力デバイス１０１のゲート電極および第１トランジスタ１０２の制御電極に結合された制御電極と、減算回路１０６に結合された第１電流電極と、ＦＥＴ出力デバイス１０１のドレイン電極に結合された第２電流電極とを有する。また、ＦＥＴ出力デバイス１０１のソース電極は、基準電圧供給ライン１０８に結合される。第１トランジスタ１０２および第２トランジスタ１０４は整合され、ＦＥＴ出力デバイスの閾値電圧ＶＴ  と同じ閾値電圧を有する。
【００１８】
用いられるＦＥＴ出力デバイス１０１および電流検出回路１００は、出力がＦＥＴ出力デバイス１０１のドレイン電極から取られる出力段の一部をなすことが理解される。
【００１９】
第１トランジスタ１０２は、イメージ電流信号Ｉｍ  を減算回路１０６に与える。イメージ電流信号Ｉｍ  は、ＦＥＴ出力デバイス１０１のドレインおよびソース電極の両端に発生する電圧信号ＶＤＳが所定の電圧レベルよりも小さくなるまで、ＦＥＴ出力デバイス１０１に流れる電流信号に実質的に等しい。ドレイン・ソース間電圧信号ＶＤＳは、次の条件が満たされると所定の電圧レベルに達する：
ＶＤＳ＝（ＶＧＳ−ＶＴ  ）
ここで、ＶＤＳはＦＥＴ出力デバイス１０１のドレイン・ソース間電圧であり、ＶＧＳはＦＥＴ出力デバイス１０１のゲート・ソース間電圧であり、ＶＴ  はＦＥＴ出力デバイス１０１のトランジスタ閾値電圧である。
【００２０】
ドレイン・ソース間電圧ＶＤＳが所定の電圧レベルよりも小さいとき、ＦＥＴ出力デバイス１０１はトライオードまたは非飽和領域で動作し、与えられたＶＧＳにおけるＦＥＴ出力デバイス１０１の電流信号Ｉｄ  は、次式を満たす飽和領域におけるデバイス動作の場合に比べて小さくなる傾向がある：
【００２１】
【数１】
0003626985.tif 000002
ここで、β１０１  は、ＦＥＴ出力デバイス１０１の特性に依存する倍率である。
【００２２】
ＦＥＴ出力デバイス１０１がトライオード領域で動作している場合、第１トランジスタ１０２に流れるイメージ電流信号Ｉｍ  は増加し、そのためＦＥＴ出力デバイス１０１に流れる電流信号Ｉｄ  と一致しなくなる。しかし、本発明による電流検出回路１００では、ドレイン・ソース間電圧ＶＤＳが所定の電圧レベルよりも小さくなるとすぐに、第２トランジスタ１０４の制御電極上の電圧信号がＦＥＴ出力デバイス１０１の閾値電圧ＶＴ  に等しくなり、それにより第２トランジスタ１０４がイネーブルされ、第２トランジスタ１０４はオンして、補正電流信号Ｉｃ  がこのトランジスタに流れる。ドレイン・ソース間電圧ＶＤＳが低下すると、第２トランジスタ１０４がより強くオンして、それにより補正電流信号Ｉｃ  は増加する。
【００２３】
補正電流信号Ｉｃ  が生成されると、この電流は減算回路１０６に供給され、減算回路１０６は補正電流信号Ｉｃ  をイメージ電流信号Ｉｍ  から減算し、ＦＥＴ出力デバイス１０１に流れる電流信号に実質的に比例する補正済みイメージ電流信号（Ｉｍ  −Ｉｃ  ）を与える。減算回路１０６は、補正電流信号Ｉｃ  が生成されない限り、イメージ電流信号Ｉｍ  を出力１１０に与え、補正電流信号Ｉｃ  が生成された場合、減算回路１０６は補正済み電流信号（Ｉｍ  −Ｉｃ  ）を出力１１０に供給する。換言すると、ドレイン・ソース間電圧信号ＶＤＳのレベルに応じて、減算回路１０６は、イメージ電流信号Ｉｍ  または補正済みイメージ電流信号（Ｉｍ  −Ｉｃ  ）を出力１１０において与える。
【００２４】
従って、ＦＥＴ出力デバイス１０１のドレイン・ソース間電圧ＶＤＳが小さくなると、第１トランジスタ１０２によって与えられるイメージ電流信号Ｉｍ  は、ＦＥＴ出力デバイス１０１に流れる出力電流信号Ｉｄ  に対して適切な関係を保持しなくなることが理解される。しかし、イメージ電流信号Ｉｍ  の誤差は、第２トランジスタ１０４によって与えられる補正電流信号Ｉｃ  をイメージ電流信号Ｉｍ  から減算することによって補償できる。以下の解析により、補正電流信号Ｉｃ  によって行われる補償は厳密であることが実証できる。
【００２５】
第１トランジスタ１０１および第２トランジスタ１０４がＭＯＳＦＥＴであると仮定し、ＭＯＳ特性式について通常の近似値を利用すると、第１トランジスタ１０２におけるイメージ電流信号Ｉｍ  は次式によって与えられる：
【００２６】
【数２】
Ｉｍ  ＝β１０２  ／２（ＶＧＳ（１０２）  −ＶＴ（１０２））２        （２）
ここで、ＶＧＳ（１０２）  は、第１トランジスタ１０２のゲート・ソース間電圧であり、ＶＴ（１０２）は、第１トランジスタ１０２の閾値電圧である。
【００２７】
さらに、整合された第２トランジスタ１０４における補正電流信号Ｉｃ  は次式によって与えられる：
【００２８】
【数３】
Ｉｃ  ＝β１０４  ／２（ＶＧＳ（１０２）  −ＶＴ（１０４）−ＶＤＳ（１０１）  ）２        （３）
第１トランジスタ１０２および第２トランジスタ１０４は整合され、かつこれらの閾値電圧はＦＥＴ出力デバイス１０１の閾値電圧ＶＴ  にさらに整合するという事実を利用し、またＶＧＳ（１０２）  ＝ＶＧＳ（１０１）  である点に注目して、数２および数３から次のことがわかる：
【００２９】
【数４】
0003626985.tif 000003
数４を数１と比較することにより、補正済みイメージ電流信号（Ｉｍ  −Ｉｃ  ）は、ＦＥＴ出力デバイス１０１のトライオード領域動作電流の適切にスケーリングされた値であることが明白である。
【００３０】
好ましくは、減算手段は電流ミラーによって構成される。
【００３１】
ここで図４を参照して、本発明による第１電流検出回路２００および第２電流検出回路３００を、それぞれ出力トランジスタＭ３，Ｍ４について図２のプッシュ・プル増幅器２において実施して示す。図２の構成要素と同様な構成要素は同じ参照番号が付されている。図３の構成要素と同様な構成要素は同じ参照番号であって、第１電流検出回路２００では１００がプラスされ、第２電流検出回路３００では２００がプラスされている。
【００３２】
第１電流検出回路２００の第１トランジスタ２０２は、出力トランジスタＭ３のゲート電極に結合されたゲート電極と、減算回路２０６に結合されたドレイン電極と、好ましくはグランドＧＮＤである基準電圧供給ラインに結合されたソース電極とを有するＮＭＯＳトランジスタである。好適な実施例における減算回路２０６は、トランジスタＭ２４，Ｍ２５によって形成される電流ミラーによって構成される。第２トランジスタ２０４は、出力トランジスタＭ３のゲート電極および第１トランジスタ２０２のゲート電極に結合されたゲート電極と、減算回路２０６に結合されたドレイン電極と、出力トランジスタＭ３のドレイン電極に結合されたソース電極とを有するＮＭＯＳトランジスタである。第１トランジスタ２０２および第２トランジスタ２０４は整合され、出力トランジスタＭ３の閾値電圧ＶＴ  と同じ閾値電圧ＶＴ  を有する。
【００３３】
第２電流検出回路３００の第１トランジスタ３０２は、出力トランジスタＭ４のゲート電極に結合されたゲート電極と、減算回路３０６に結合されたドレイン電極と、第２基準電圧供給ラインＶＳ  に結合されたソース電極とを有するＰＭＯＳトランジスタである。好適な実施例における減算回路３０６は、トランジスタＭ２６，Ｍ２７によって形成される電流ミラーによって構成される。第２トランジスタ３０４は、出力トランジスタＭ４のゲート電極および第１トランジスタ３０２のゲート電極に結合されたゲート電極と、減算回路３０６に結合されたドレイン電極と、出力トランジスタＭ４のドレイン電極に結合されたソース電極とを有するＰＭＯＳトランジスタである。第１トランジスタ３０２および第２トランジスタ３０４は整合され、出力トランジスタＭ４の閾値電圧ＶＴ  と同じ閾値電圧ＶＴ  を有する。
【００３４】
出力トランジスタＭ３，Ｍ４のドレイン・ソース間電圧が高い場合、第２トランジスタ２０４，３０４は導通せず、第１トランジスタ２０２，３０２のみが出力トランジスタＭ３、Ｍ４における電流信号の正確なイメージ信号を与える。出力トランジスタＭ３，Ｍ４のドレイン・ソース間電圧が閾値電圧を差し引いたゲート・ソース間電圧以下に低下すると、出力トランジスタＭ３，Ｍ４の電流信号は上述の数１に従って低下する傾向がある。回路網Ｒ３，Ｒ４，Ｃ１を介した全体的なフィードバックにより、出力トランジスタＭ３，Ｍ４、従って、第１トランジスタ２０２，３０２のゲート・ソース間電圧は増加して、出力電流の損失を補償する。第１トランジスタ２０２，３０２の増加したゲート・ソース間電圧は、第１トランジスタ２０２，３０２におけるイメージ電流信号を増加し、このイメージ電流信号は、出力トランジスタＭ３，Ｍ４の信号に対して適切な関係を保持しなくなる。しかし、これらの条件下では、第２トランジスタ２０４，３０４がイネーブルされ、導通状態になり、そのため補正電流がこれらのトランジスタに流れる。第２トランジスタ２０４，３０４によって与えられる補正電流信号は、誤差を補償するため、それぞれ減算回路２０６，３０６により、第１トランジスタ２０２，２０４によって供給される各イメージ電流信号から減算される。
【００３５】
本発明による電流検出回路は、ＦＥＴ出力デバイスを有し、かつＦＥＴ出力デバイスにおける電流信号を最大値に制限する必要のある他の種類の出力段においても実施できることが理解される。
【００３６】
以上、本発明は、複雑な回路を必要とせずに、ＦＥＴ出力デバイスのドレイン・ソース間電圧に関係なく、ＦＥＴ出力デバイスにおける電流の正確なイメージを与える電流検出回路を提供する。
【図面の簡単な説明】
【図１】既知のプッシュ・プル増幅器の回路図である。
【図２】電流リミタを具備する図１の既知のプッシュ・プル増幅器の回路図である。
【図３】本発明による電流検出回路の回路図である。
【図４】本発明による電流リミタおよび電流検出回路を具備するプッシュ・プル増幅器の回路図である。
【符号の説明】
４  入力
６  出力
１００，２００，３００  電流検出回路
１０１  ＦＥＴ出力デバイス
１０２，２０２，３０２  第１トランジスタ
１０４，２０４，３０４  第２トランジスタ
１０６，２０６，３０６  減算回路
１０８  基準電圧供給ライン
１１０  出力
ＶＤＳ  ドレイン・ソース間電圧
Ｉｄ    電流信号
Ｉｏｕｔ    出力信号
ＶＴ    閾値電圧
Ｉｍ    イメージ電流信号
Ｉｃ    補正電流信号
【図１】
0003626985.tif 000004
【図２】
0003626985.tif 000005
【図３】
0003626985.tif 000006
【図４】
0003626985.tif 000007