(57)【特許請求の範囲】
【請求項１】
第１の入力信号を第１の遅延素子で遅延し、該遅延した信号と上記入力信号を第１のゲート回路で演算して上記第１の入力信号の遷移を検出する第１の遷移検出手段と、
第２の入力信号を第２の遅延素子で遅延し、該遅延した信号と上記第２の入力信号を第２のゲート回路で演算して上記第２の入力信号の遷移を検出する第２の遷移検出手段と、
上記第１の遷移検出手段からの遷移検出信号を受けて出力信号を第１のレベルに設定する第１のフリップフロップと、
上記第２の遷移検出手段からの遷移検出信号を受けて出力信号を上記第１のレベルに設定する第２のフリップフロップと、
上記第１のフリップフロップと第２のフリップフロップの出力信号が供給され、該第１と第２のフリップフロップにリセット信号を供給する２入力オア論理回路を有するリセット手段と、
上記第１および第２のフリップフロップの出力信号に基づき、上記第１および第２の入力信号の位相差に応じた位相差信号を出力する出力手段と
を有する位相比較器。
【請求項２】
上記第１および第２のフリップフロップはそれぞれ上記出力信号と逆相の反転信号を出力し、
上記出力手段は上記第１のフリップフロップの出力信号および上記第２のフリップフロップの反転信号を受けて、第１の位相差信号を発生する第１の回路と、
上記第２のフリップフロップの出力信号および上記第１のフリップフロップの反転信号を受けて、第２の位相差信号を発生する第２の回路とを有する
請求項１記載の位相比較器。
【請求項３】
上記出力手段は上記第１のフリップフロップの出力信号のレベルを反転させる第１のレベル反転手段と、
上記第２のフリップフロップの出力信号のレベルを反転させる第２のレベル反転手段と、
上記第１のフリップフロップの出力信号および上記第２のレベル反転手段の出力信号を受けて、第１の位相差信号を発生する第１の回路と、
上記第２のフリップフロップの出力信号および上記第１のレベル反転手段の出力信号を受けて、第２の位相差信号を発生する第２の回路とを有する
請求項１記載の位相比較器。
【請求項４】
上記出力手段では上記第１の入力信号が上記第２の入力信号に対して位相が進んでいるか遅れているかに応じて、上記第１および第２の位相差信号のいずれかが出力される
請求項２または３記載の位相比較器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ＰＬＬ(Phase Locked Loop) 回路などに用いられる位相比較器に関するものである。
【０００２】
【従来の技術】
一般的にＰＬＬ回路などには電圧制御発振器、位相比較器が使用されている。この場合、位相比較器により、例えば基準信号Ｓref と電圧制御発振器からの発振信号Ｓvar の位相とが比較され、これらの信号の位相差に応じた位相差信号が出力される。そして、この位相差信号が、例えばローパスフィルタを介して電圧制御発振器に制御信号として供給される。
【０００３】
図４は従来に提案されている位相比較器の一例を示す回路図である。図示のように、本例の位相比較器はＮＡＮＤゲート１〜９、インバータＩＮＶａ，ＩＮＶｂとにより構成されている。
ＮＡＮＤゲート３，４およびＮＡＮＤゲート５，６により、それぞれフリップフロップが構成される。
【０００４】
図４に示す回路においては、Ｔref は基準信号Ｓref の入力端子、Ｔvar は電圧制御発振器からの発振信号Ｓvar の入力端子、Ｔupは位相差信号（アップ信号）Ｓupの出力端子、Ｔdwは位相差信号（ダウン信号）Ｓdwの出力端子をそれぞれ示している。
本回路例においては、例えば、発振信号Ｓvar が基準信号Ｓref より位相が進んでいる場合、ダウン信号Ｓdwが位相比較器により出力され、逆に、発振信号Ｓvar が基準信号Ｓref より位相が遅れている場合、アップ信号Ｓupが位相比較器により出力される。さらに、位相比較器により得たダウン信号Ｓdwおよびアップ信号Ｓupの幅により、発振信号Ｓvar と基準信号Ｓref との位相差および周波数差が表される。
【０００５】
図５は図４示す位相比較器の比較動作時の波形を示す波形図である。
図５においては、区間Ａに示すように基準信号Ｓref に対して発振信号Ｓvar の位相が進んでいる場合には、出力端子Ｔdwからパルス状のダウン信号Ｓdwが出力され、出力端子Ｔupはローレベル、例えば接地電位に保持されている。
一方、区間Ｃに示すように、基準信号Ｓref に対して発振信号Ｓvar の位相が遅れている場合には、出力端子Ｔupからパルス状のアップ信号Ｓupが出力され、出力端子Ｔdwはローレベル、例えば接地電位に保持されている。
【０００６】
図示のように、アップ信号Ｓupおよびダウン信号Ｓdwのパルス幅は発振信号Ｓvar と基準信号Ｓref との位相差に応じて変化する。位相差が大きい場合、パルスの幅が広く保持され、逆に位相差が小さい場合、パルス幅も狭くなる。
また、区間Ｂに示すように、発振信号Ｓvar と基準信号Ｓref とが位相同相している場合には、アップ信号Ｓup、ダウン信号Ｓdwがともにローレベルに保持されている。
【０００７】
位相比較器により得られたアップ信号Ｓupおよびダウン信号Ｓdwがローパスフィルタを介して、制御信号として電圧制御発振器に入力され、電圧制御発振器の出力信号の位相または周波数が制御される。例えば、位相比較器からアップ信号Ｓupを受けた場合、電圧制御発振器において、出力信号の周波数を高く制御され、ダウン信号Ｓdwを受けた場合、出力信号の周波数を低く制御される。
ＰＬＬ回路において、このような制御により、電圧制御発振器により、常に基準信号Ｓref の周波数および位相変化に追従する発振信号Ｓvar が得られる。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来の位相比較器においては、以下の問題点がある。
まず、３入力以上のゲート素子を用いるため、回路の配線が複雑になり、また各信号の入力の位置や入力条件により、動作速度が異なるため、レイアウト設計への依存性が高い。
【０００９】
次いで、図４に示すように、ＮＡＮＤゲート１の出力信号ａr およびＮＡＮＤゲート２の出力信号ａv を制御するために、ＮＡＮＤゲート８の出力信号ｃr およびＮＡＮＤゲート９の出力信号ｃv がそれぞれＮＡＮＤゲート１および２の入力側に帰還されるため、回路の配線が複雑になり、ゲート素子の負荷が増大してしまうという問題がある。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、２入力以下の素子のみを使用し、かつ素子数を増やすことなく回路を構成でき、確実で安定した動作を得られ、配線の簡略化およびレイアウトの設計を容易にでき、設計への依存性が低い位相比較器を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、第１の入力信号を第１の遅延素子で遅延し、該遅延した信号と上記入力信号を第１のゲート回路で演算して上記第１の入力信号の遷移を検出する第１の遷移検出手段と、第２の入力信号を第２の遅延素子で遅延し、該遅延した信号と上記第２の入力信号を第２のゲート回路で演算して上記第２の入力信号の遷移を検出する第２の遷移検出手段と、上記第１の遷移検出手段からの遷移検出信号を受けて出力信号を第１のレベルに設定する第１のフリップフロップと、上記第２の遷移検出手段からの遷移検出信号を受けて出力信号を上記第１のレベルに設定する第２のフリップフロップと、上記第１のフリップフロップと第２のフリップフロップの出力信号が供給され、該第１と第２のフリップフロップにリセット信号を供給する２入力オア論理回路を有するリセット手段と、上記第１および第２のフリップフロップの出力信号に基づき、上記第１および第２の入力信号の位相差に応じた位相差信号を出力する出力手段とを有する。
【００１２】
また、本発明では、好適にはインバータを有する遅延回路とナンド回路を有するゲート回路で構成された上記第１と第２の遷移検出手段を有し、また上記第１および第２のフリップフロップの出力信号レベルに応じて、当該第１および第２のフリップフロップの出力信号を第２のレベルに設定する２入力オア回路などの論理回路を有するリセット手段を有する。
【００１３】
また、本発明では、好適には上記第１および第２のフリップフロップはそれぞれ上記出力信号と逆相の反転信号を出力し、上記出力手段は上記第１のフリップフロップの出力信号および上記第２のフリップフロップの反転信号を受けて、第１の位相差信号を発生する第１の回路と、上記第２のフリップフロップの出力信号および上記第１のフリップフロップの反転信号を受けて、第２の位相差信号を発生する第２の回路とを有する。
【００１４】
さらに、本発明では、好適には上記出力手段は上記第１のフリップフロップの出力信号のレベルを反転させる第１のレベル反転手段と、上記第２のフリップフロップの出力信号のレベルを反転させる第２のレベル反転手段と、上記第１のフリップフロップの出力信号および上記第２のレベル反転手段の出力信号を受けて、第１の位相差信号を発生する第１の回路と、上記第２のフリップフロップの出力信号および上記第１のレベル反転手段の出力信号を受けて、第２の位相差信号を発生する第２の回路とを有する。
【００１５】
本発明によれば、遷移検出回路により、第１の入力信号および第２の入力信号のレベル遷移、即ちエッジが検出され、遷移検出信号が出力される。遷移検出信号により、第１または第２のフリップフロップの出力信号が第１のレベル、例えば電源電圧レベルにセットされ、またはリセット手段により第１および第２のフリップフロップの出力信号が第２のレベル、例えば接地電位レベルにリセットされる。さらに第１および第２のフリップフロップの出力信号に基づき、第１の入力信号と第２の入力信号の位相差に応じた位相差信号が発生される。
【００１６】
例えば、第１の入力信号が第２の入力信号より位相が進んでいるとき、これらの入力信号の位相差に応じた第１の位相差信号が第１の回路により発生され、逆に第１の入力信号が第２の入力信号より位相が遅れているとき、これらの入力信号の位相差に応じた第２の位相差信号が第２の回路により発生される。
また、第１の入力信号と第２の入力信号が同相の場合には、第１および第２の回路により、第１および第２の位相差信号が一定のレベル、例えば接地電位レベルに保持される。
この結果、安定した位相比較動作が得られ、かつ回路の構成を簡略化でき、レイアウトの設計を容易に行うことができ、設計への依存性を低減できる。
【００１７】
【発明の実施の形態】
第１実施形態
図１は本発明に係る位相比較器の第１の実施形態を示す回路図である。
図１に示す位相比較器は、インバータＩＮＶ1 ，ＩＮＶ2 、ＮＡＮＤゲート１０，１２，１３〜１６、ＯＲゲート１１、ＡＮＤゲート１７，１８により構成されている。
なお、図１において、Ｔref は基準信号Ｓref の入力端子、Ｔvar は例えば電圧制御発振器からの発振信号Ｓvar の入力端子、Ｔupはアップ信号Ｓupの出力端子、Ｔdwはダウン信号Ｓdwの出力端子をそれぞれ示している。
【００１８】
インバータＩＮＶ1 とＮＡＮＤゲート１０、インバータＩＮＶ2 とＮＡＮＤゲート１２により、エッジ検出回路ＥＤＴ1 ，ＥＤＴ2 が構成される。これらのエッジ検出回路により、基準信号Ｓref および発振信号Ｓvar のエッジがそれぞれ検出され、エッジ検出信号ａr 、ａv が発生され、それぞれＮＡＮＤゲート１３，１６に入力される。
【００１９】
ＮＡＮＤゲート１３と１４、ＮＡＮＤゲート１５と１６により、フリップフロップＦＦ1 ，ＦＦ2 が構成される。
フリップフロップＦＦ1 の一方の入力端子がエッジ検出回路ＥＤＴ1 の出力端子に接続され、他方の入力端子に、ＯＲゲート１１の出力端子に接続されている。
フリップフロップＦＦ2 の一方の入力端子がエッジ検出回路ＥＤＴ2 の出力端子に接続され、他方の入力端子に、ＯＲゲート１１の出力端子に接続されている。
【００２０】
ＯＲゲート１１の一方の入力端子がフリップフロップＦＦ1 を構成するＮＡＮＤゲート１４の出力端子に接続され、他方の入力端子がフリップフロップＦＦ2を構成するＮＡＮＤゲート１５の出力端子に接続される。
【００２１】
ＡＮＤゲート１７の入力端子がそれぞれフリップフロップＦＦ1 の出力端子およびフリップフロップＦＦ2 を構成するＮＡＮＤゲート１５の出力端子に接続され、出力端子がアップ信号Ｓupの出力端子Ｔupに接続されている。
ＡＮＤゲート１８の入力端子がそれぞれフリップフロップＦＦ2 の出力端子およびフリップフロップＦＦ1 を構成するＮＡＮＤゲート１４の出力端子に接続され、出力端子がダウン信号Ｓdwの出力端子Ｔdwに接続されている。
【００２２】
以下、上述した位相比較器の動作について説明する。
位相比較器動作時に、入力端子Ｔref には基準信号Ｓref が入力され、入力端子Ｔvar には、例えば電圧制御発振器からの発振信号Ｓvar が入力される。位相比較器により、発振信号Ｓvar と基準信号Ｓref との位相が比較され、これらの信号の位相差に応じて、アップ信号Ｓupまたはダウン信号Ｓdwが発生され、それぞれ出力端子ＴupおよびＴdwに出力される。
【００２３】
図２は図１に示す位相比較器の動作時の波形を示す波形図である。以下、図２の波形図を参照しつつ、本例の位相比較器の動作を説明する。
位相比較器が動作を開始する前に、入力端子Ｔref およびＴvar には、ローレベル、例えば接地電位レベルの信号が入力される。また、図示していないが、例えば、ＯＲゲート１１がシステムリセット信号により一旦リセットされ、即ち、ＯＲゲート１１の出力信号ｄが一旦ローレベル、例えば接地電位レベルに設定される。信号ｄにより、フリップフロップＦＦ1 ，ＦＦ2 がともにリセットされ、即ち、フリップフロップＦＦ1 ，ＦＦ2 の出力信号ａr ，ｂr がともにローレベルに設定される。これにより、位相比較器の出力端子Ｔup，Ｔdwがともにローレベル、例えば接地電位レベルにリセットされる。
【００２４】
動作開始後、図２に示す基準信号Ｓref および発振信号Ｓvar がそれぞれ入力端子Ｔref ，Ｔvar に入力される。エッジ検出回路ＥＤＴ1 ，ＥＤＴ2 により、例えば、基準信号Ｓref の立ち上がりエッジにおいて、ローレベルに設定されているエッジ検出信号ａr が発生され、発振信号Ｓvar の立ち上がりエッジにおいて、ローレベルに設定されているエッジ検出信号ｂr が発生される。
なお、エッジ検出信号ａr ，ｂr のパルス幅、即ち、これらの信号がローレベルに保持される時間がエッジ検出回路ＥＤＴ1 ，ＥＤＴ2 を構成するインバータＩＮＶ1 ，ＩＮＶ2 の素子遅延時間により決まる。
【００２５】
エッジ検出信号ａr ，ｂr がそれぞれフリップフロップＦＦ1 ，ＦＦ2 のセット信号入力端子に入力される。これに応じて、図２に示すように、フリップフロップＦＦ1 ，ＦＦ2 がセットされ、即ち、フリップフロップＦＦ1 ，ＦＦ2 の出力信号ｂr ，ｂv がハイレベル、例えば電源電圧ＶCCレベルに設定される。
【００２６】
さらに、ＯＲゲート１１の出力信号ｄがハイレベルに保持されているので、フリップフロップＦＦ1 を構成するＮＡＮＤゲート１４の入力信号がともにハイレベルとなり、出力信号ｃr がローレベルに切り換わる。同様に、フリップフロップＦＦ2 において、ＮＡＮＤゲート１５の入力信号がともにハイレベルとなり、出力信号ｃv もローレベルに切り換わる。
【００２７】
これにより、ＯＲゲート１１の入力信号がともにローレベルとなり、ＯＲゲート１１の出力信号ｄがローレベルに切り換わる。ＯＲゲート１１の出力信号ｄのレベル変化に応じて、フリップフロップＦＦ1 ，ＦＦ2 において、ＮＡＮＤゲート１４および１５の出力信号ｃr ，ｃv がともにハイレベルに切り換わる。なお、このとき、フリップフロップＦＦ1 ，ＦＦ2 に入力されているエッジ検出信号ａr ，ｂr がハイレベルに保持されているので、フリップフロップＦＦ1 ，ＦＦ2 の出力信号ｂr ，ｂV がともにローレベルに設定される。即ち、フリップフロップＦＦ1 ，ＦＦ2 がともにリセットされる。
フリップフロップＦＦ1 ，ＦＦ2 がリセットされた後、ＯＲゲート１１の出力信号ｄがハイレベルにセットされる。
【００２８】
図２に示す区間Ａにおいて、発振信号Ｓvar が基準信号Ｓref により位相が進んでいる。この場合、図２に示すように、フリップフロップＦＦ1 の出力信号ｂr およびフリップフロップＦＦ2 の信号ｃv が同時にハイレベルに保持されることなく、ＡＮＤゲート１７の出力信号、即ちアップ信号Ｓupがローレベルに保持されている。
一方、発振信号Ｓvar の立ち上がりエッジから基準信号Ｓref の立ち上がりエッジまでの間に、フリップフロップＦＦ2 の出力信号ｂv およびフリップフロップＦＦ1 の信号ｃr がともにハイレベルに保持されているので、この期間中にＡＮＤゲート１８の出力信号、即ちダウン信号Ｓdwがハイレベルに保持される。
【００２９】
図２に示す区間Ｃにおいて、発振信号Ｓvar が基準信号Ｓref により位相が遅れている。この場合、図２に示すように、フリップフロップＦＦ2 の出力信号ｂv およびフリップフロップＦＦ1 の信号ｃr が同時にハイレベルに保持されることなく、ＡＮＤゲート１８の出力信号、即ちダウン信号Ｓdwがローレベルに保持されている。
一方、基準信号Ｓref の立ち上がりエッジから発振信号Ｓvar の立ち上がりエッジまでの間に、フリップフロップＦＦ1 の出力信号ｂr とフリップフロップＦＦ2 の信号ｃv がともにハイレベルに保持されているので、この期間中にＡＮＤゲート１７の出力信号、即ちアップ信号Ｓupがハイレベルに保持される。
【００３０】
図２に示す区間Ｂにおいては、発振信号Ｓvar と基準信号Ｓref の位相が一致している。図示のように、ＡＮＤゲート１７および１８の入力信号が互いにレベルが反転する信号となり、これらＡＮＤゲートの出力端子がローレベルに保持されている。
【００３１】
上述したように、発振信号Ｓvar の位相が基準信号Ｓref の位相より進んでいる場合には、位相比較器によりこれらの信号の位相差に応じて幅が設定されるダウン信号Ｓdwが出力され、発振信号Ｓvar の位相が基準信号Ｓref の位相より遅れている場合には、位相比較器によりこれらの信号の位相差に応じて幅が設定されるアップ信号Ｓupが出力される。
また、発振信号Ｓvar と基準信号Ｓref との位相が一致している場合には、アップ信号Ｓupおよびダウン信号Ｓdwがともにローレベルに保持されている。
【００３２】
このようなアップ信号Ｓupおよびダウン信号Ｓdwを用いて、例えばＰＬＬ回路の電圧制御発振器を制御することにより、発振信号Ｓvar の位相または周波数が基準信号Ｓref に追従し、ＰＬＬ回路により基準信号Ｓref と同相、かつ周波数が一致する発振信号Ｓvar が得られる。
【００３３】
以上説明したように、本実施形態によれば、エッジ検出回路ＥＤＴ1 ，ＥＤＴ2 により基準信号Ｓref および発振信号Ｓvar の立ち上がりエッジでエッジ検出信号ａr ，ｂr を発生し、フリップフロップＦＦ1 ，ＦＦ2 をセットし、これらのフリップフロップの信号ｃr ，ｃv をＯＲゲート１１に入力し、リセット信号ｄを発生し、フリップフロップＦＦ1 ，ＦＦ2 をリセットし、フリップフロップＦＦ1 の出力信号ｂr およびフリップフロップＦＦ2 の信号ｃv に応じてＡＮＤゲート１７でアップ信号Ｓupを発生し、フリップフロップＦＦ2 の出力信号ｂv およびフリップフロップＦＦ1 の信号ｃr に応じてＡＮＤゲート１８でダウン信号Ｓdwを発生するので、発振信号Ｓvar が基準信号Ｓref より位相が進んでいるとき、ダウン信号Ｓdwを発生し、発振信号Ｓvar が基準信号Ｓref より位相が遅れているとき、アップ信号Ｓupを発生し、確実で安定した動作を得られ、かつ回路構成が簡単で、配線の簡略化およびレイアウトの設計を容易にでき、設計への依存性を低減できる。
【００３４】
第２実施形態
図３は本発明に係る位相比較器の第２の実施形態を示す回路図である。
なお、本第２の実施形態は図１に示す本発明の第１実施形態に較べると、エッジ検出回路ＥＤＴ1 ，ＥＤＴ2 、フリップフロップＦＦ1 ，ＦＦ2 およびフリップフロップをリセットするためのＯＲゲート１１の構成部分が同様であり、アップ信号Ｓupおよびダウン信号Ｓdwを発生するＡＮＤゲート１７，１８の入力信号の接続のみが異なる。ここで、上記異なる部分について説明し、第１の実施形態と同様な構成部分については説明を省略する。
【００３５】
図３に示すように、ＡＮＤゲート１７の一方の入力端子がフリップフロップＦＦ1 の出力端子に接続され、他方の入力端子がインバータＩＮＶ4 の出力端子に接続されている。インバータＩＮＶ4 の入力端子がフリップフロップＦＦ2 の出力端子に接続されている。
ＡＮＤゲート１８の一方の入力端子がフリップフロップＦＦ2 の出力端子に接続され、他方の入力端子がインバータＩＮＶ3 の出力端子に接続されている。インバータＩＮＶ3 の入力端子がフリップフロップＦＦ1 の出力端子に接続されている。
【００３６】
上述した構成においては、例えば、発振信号Ｓvar の位相が基準信号Ｓref の位相より進んでいる場合には、発振信号Ｓvar の立ち上がりエッジによりフリップフロップＦＦ1 がセットされ、出力信号ｂr がハイレベルに設定される。このとき、フリップフロップＦＦ2 の出力信号ｂv がリセットされたまま、即ちローレベルに保持されているので、インバータＩＮＶ4 の出力端子にハイレベルの信号が出力される。このため、ＡＮＤゲート１７により、ハイレベルのアップ信号Ｓupが出力される。
そして、基準信号Ｓref の立ち上がりエッジにより、フリップフロップＦＦ2 がセットされ、出力信号ｂv がハイレベルに切り換わるため、インバータＩＮＶ4 の出力信号がローレベルに設定され、ＡＮＤゲート１７により、アップ信号Ｓupがローレベルに切りえられる。
【００３７】
さらに、フリップフロップＦＦ2 がセットされた後、ＯＲゲート１１により、ローレベルのリセット信号ｄが出力され、フリップフロップＦＦ1 ，ＦＦ2 がともにリセットされ、これらのフリップフロップの出力信号ｂr ，ｂv がともにローレベルに切り換えられる。
また、フリップフロップＦＦ2 の出力信号ｂv がハイレベルに設定されているとき、フリップフロップＦＦ1 の出力信号ｂr もハイレベルに保持されているので、ＡＮＤゲート１８により、ダウン信号Ｓdwがローレベルに保持される。
【００３８】
逆に、発振信号Ｓvar の位相が基準信号Ｓref の位相より遅れている場合、ＡＮＤゲート１７により、アップ信号Ｓupがローレベルに保持され、ＡＮＤゲート１８により、基準信号Ｓref が立ち上がりエッジから発振信号Ｓvar の立ち上がりエッジまでの間にハイレベルに保持されるダウン信号Ｓdwが出力される。
【００３９】
また、発振信号Ｓvar と基準信号Ｓref が同相している場合には、第１の実施形態と同様に、アップ信号Ｓupとダウン信号Ｓdwがともにローレベルに保持される。
【００４０】
本実施形態の動作時の波形図は、図２に示す第１の実施形態の波形図と同様である。
また、本実施形態においては、アップ信号Ｓupを発生するためにフリップフロップＦＦ2 の信号ｃv の代わりに、フリップフロップＦＦ2 の出力信号ｂv をインバータＩＮＶ4 により反転した信号を使用し、ダウン信号Ｓdwを発生するためにフリップフロップＦＦ1 の信号ｃr の代わりに、フリップフロップＦＦ1 の出力信号ｂr をインバータＩＮＶ3 により反転した信号を使用する。これにより、回路の動作安定性が向上し、位相比較動作の感度が保持される。
【００４１】
以上説明したように、本実施形態によれば、エッジ検出回路ＥＤＴ1 ，ＥＤＴ2 により基準信号Ｓref および発振信号Ｓvar の立ち上がりエッジでエッジ検出信号ａr ，ｂr を発生し、フリップフロップＦＦ1 ，ＦＦ2 をセットし、これらのフリップフロップの信号ｃr ，ｃv をＯＲゲート１１に入力し、リセット信号ｄを発生し、フリップフロップＦＦ1 ，ＦＦ2 をリセットし、フリップフロップＦＦ1 の出力信号ｂr およびフリップフロップＦＦ2 の出力信号ｂv の反転信号に応じてＡＮＤゲート１７でアップ信号Ｓupを発生し、フリップフロップＦＦ2 の出力信号ｂv およびフリップフロップＦＦ1 の出力信号ｂr の反転信号に応じてＡＮＤゲート１８でダウン信号Ｓdwを発生するので、発振信号Ｓvar が基準信号Ｓref より位相が進んでいるとき、ダウン信号Ｓdwを発生し、発振信号Ｓvar が基準信号Ｓref より位相が遅れているとき、アップ信号Ｓupを発生し、確実で安定した動作を得られ、かつ回路構成が簡単で、配線の簡略化およびレイアウトの設計を容易にでき、設計への依存性を低減できる。
【００４２】
なお、上述した第１および第２の実施形態においては、エッジ検出回路ＥＤＴ1 ，ＥＤＴ2 により、基準信号Ｓref および発振信号Ｓvar の立ち上がりエッジが検出され、エッジ検出信号ａr ，ｂr がそれぞれ出力されるが、これに限定されるものではなく、立ち下がりエッジを検出するエッジ検出回路を用いることもできる。また、エッジ検出回路を他の回路により構成することもできる。
【００４３】
同様に、フリップフロップＦＦ1 ，ＦＦ2 を本例に示す回路だけではなく、他のフリップフロップにより構成することもできる。
例えば、ＮＡＮＤゲート１３，１４，１５，１６の代わりにＮＯＲゲートによりフリップフロップを構成することができる。この場合には、エッジ検出回路により、エッジを検出したとき、エッジ検出信号ａr ，ｂr をハイレベルに設定し、フリップフロップをセットする。また、この場合には、フリップフロップをリセットする信号ｄもハイレベルのときに有効となる。
【００４４】
【発明の効果】
以上説明したように、本発明の位相比較器によれば、回路を構成する２組のフリップフロップはそれ自身の出力信号のみで各々の動作を制御し、確実で安定した動作を得られる。さらに、回路を構成するゲート素子が２入力以下のもののみであり、回路構成が簡単で、配線の簡略化およびレイアウトの設計を容易にでき、設計への依存性を低減できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る位相比較器の第１実施形態を示す回路図である。
【図２】本発明の位相比較器の波形図である。
【図３】本発明に係る位相比較器の第２実施形態を示す回路図である。
【図４】従来の位相比較器の一例を示す回路図である。
【図５】従来の位相比較器の波形図である。
【符号の説明】
ＩＮＶ1 ，ＩＮＶ2 ，ＩＮＶ3 ，ＩＮＶ4 …インバータ、１０，１２，１３〜１６…ＮＡＮＤゲート、１１…ＯＲゲート、１７，１８…ＡＮＤゲート、ＥＤＴ1 ，ＥＤＴ2 …エッジ検出回路、ＦＦ1 ，ＦＦ2 …フリップフロップ。
【図１】
0003694977.tif 000002
【図２】
0003694977.tif 000003
【図３】
0003694977.tif 000004
【図４】
0003694977.tif 000005
【図５】
0003694977.tif 000006