(57)【特許請求の範囲】
【請求項１】
第１のクロックで駆動されている入力データを、上記第１のクロックの周波数より高い周波数の第２のクロックで駆動される書込みデータに変換する非同期バッファと、
上記書込みデータを上記第２のクロックで記憶し、記憶されたデータを上記第２のクロックで読出して読出しデータを出力する、シングルポートメモリセルで構成された汎用メモリを有するフレームメモリと、
上記非同期バッファが、
上記第１のクロックの２周期に一度有意となる並列指示信号を生成し、
上記第１のクロックの１周期分の入力データと、上記第１のクロックの直前の１周期分の入力データとを保持して、１周期分の入力データと直前の１周期分の入力データとを上記並列指示信号により並列にして並列データを生成し、
上記並列指示信号が非有意の期間に、上記第２のクロックの変化点で上記第２のクロックの１周期分だけ有意となる時間軸変換指示信号を生成し、
上記並列データを保持し、上記時間軸変換指示信号が有意の期間に、上記第２のクロックの変化点で保持している並列データを出力することにより、時間軸が変換された並列データを生成し、
上記時間軸変換指示信号が有意の期間に上記第２のクロックの変化点でリセットされ、上記第２のクロックの次の変化点で順次インクリメントされる状態信号を生成し、
上記状態信号が所定の値を示すときに、上記時間軸が変換された並列データを直列に変換して書込みデータとして出力する
ことを特徴とする映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、あるクロックで駆動されている映像信号のデータを、そのクロックとは非同期の異なるクロックで駆動されるデータに変換する時間軸変換機能を有する映像信号処理装置に関するものである。
【０００２】
【従来の技術】
図１４は例えば特開平６−３５０９１８号公報に示された従来の映像信号処理装置の構成を示すブロック図であり、図において、９１はアナログの第１の映像信号を第１の入力系ｃｌｋ（クロック）でデジタルの第１の書込みデータに変換するＡＤ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）変換部、９２はアナログの第２の映像信号を第２の入力系ｃｌｋでデジタルの第２の書込みデータに変換するＡＤ変換部、９３はＡＤ変換部９１からの第１の書込みデータとＡＤ変換部９２からの第２の書込みデータを切り替えて第１又は第２の書込みデータを出力する切替部である。
【０００３】
また、図１４において、９４はデュアルポートメモリセルで構成され、第１の入力系ｃｌｋ又は第２の入力系ｃｌｋで書込みデータを記憶すると共に、記憶されているデータを出力系ｃｌｋで読出すフレームメモリ、９５はフレームメモリ９４からの読出しデータを出力系ｃｌｋでアナログの表示映像信号に変換するＤＡ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ）変換部、９６は第１の入力映像信号の第１の入力同期信号又は第２の入力映像信号の第２の入力同期信号に基づいて、切替部９３に切替指示信号を出力すると共に、フレームメモリ９４に書込み・読出し要求信号を出力する制御部である。
【０００４】
次に動作について説明する。
ＡＤ変換部９１はアナログの第１の映像信号を第１の入力系ｃｌｋでデジタルの第１の書込みデータに変換し、ＡＤ変換部９２はアナログの第２の映像信号を第２の入力系ｃｌｋでデジタルの第２の書込みデータに変換する。制御部９６は第１又は第２の映像信号の第１又は第２の入力同期信号に基づいて切替指示信号を切替部９３に出力し、１フレームの期間、ＡＤ変換部９１からの第１の書込みデータ又はＡＤ変換部９２からの第２の書込みデータがフレームメモリ９４に入力されるように切替部９３を制御する。
【０００５】
フレームメモリ９４はデュアルポートメモリセルで構成されており、制御部９６からの書込み要求信号により、その時に切り替えられている第１又は第２の書込みデータを、ＡＤ変換部９１又はＡＤ変換部９２を動作させている第１の入力系ｃｌｋ又は第２の入力系ｃｌｋで一方のポートを介して記憶し、制御部９６からの読出し要求信号により、出力系ｃｌｋで他方のポートを介して記憶されているデータを読出す。ＤＡ変換部９５はフレームメモリ９４からの読出しデータを出力系ｃｌｋでアナログの表示映像信号に変換して出力する。
【０００６】
入力される第１、第２の入力映像信号、及び出力される表示映像信号がシステム同期されていて、全て同一のクロックでＡＤ変換部９１，９２及びＤＡ変換部９５を動作させることができる特殊な場合を除き、図１４に示すように、複数の別個の映像信号それぞれをＡＤ変換するクロックは互いに非同期であり、また、ＤＡ変換するクロックはＡＤ変換するクロックとは別個のクロックを使用している。そのため、フレームメモリ９４において、第１又は第２の書込みデータを記憶させる場合の第１又は第２の入力系ｃｌｋと、記憶されているデータを読出す場合の出力系ｃｌｋは別個のクロックであり、書込みと読出しでは、非同期時間軸でのデータの受け渡しを行わなければならず、フレームメモリ９４はデュアルポートメモリセルで構成する必要がある。
【０００７】
【発明が解決しようとする課題】
従来の映像信号処理装置は以上のように構成されているので、非同期時間軸でのデータの受け渡しが必要な場合には、デュアルポートメモリセルで構成されたフレームメモリを使用しなければならず、シングルポートメモリセルで構成された汎用メモリであるＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）と比較して、コストが高くなるという課題があった。
また、汎用メモリであるＳＲＡＭやＤＲＡＭにシフトレジスタを追加してデュアルポート構成にしたＶＲＡＭ（ビデオメモリ）を使用する場合でも、同様にコストが高くなるという課題があった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、汎用メモリであるＳＲＡＭやＤＲＡＭを使用し、非同期時間軸間でのデータの受け渡しを可能とする安価な映像信号処理装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る映像信号処理装置は、第１のクロックで駆動されている入力データを、第１のクロックの周波数より高い周波数の第２のクロックで駆動される書込みデータに変換する非同期バッファと、書込みデータを第２のクロックで記憶し、記憶されたデータを第２のクロックで読出して読出しデータを出力する、シングルポートメモリセルで構成された汎用メモリを有するフレームメモリと、非同期バッファが、第１のクロックの２周期に一度有意となる並列指示信号を生成し、第１のクロックの１周期分の入力データと、第１のクロックの直前の１周期分の入力データとを保持して、１周期分の入力データと直前の１周期分の入力データとを並列指示信号により並列にして並列データを生成し、並列指示信号が非有意の期間に、第２のクロックの変化点で第２のクロックの１周期分だけ有意となる時間軸変換指示信号を生成し、並列データを保持し、時間軸変換指示信号が有意の期間に、第２のクロックの変化点で保持している並列データを出力することにより、時間軸が変換された並列データを生成し、時間軸変換指示信号が有意の期間に第２のクロックの変化点でリセットされ、第２のクロックの次の変化点で順次インクリメントされる状態信号を生成し、状態信号が所定の値を示すときに、時間軸が変換された並列データを直列に変換して書込みデータとして出力するものである。
【００１０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による映像信号処理装置の構成を示すブロック図である。図において、１はアナログの入力映像信号を入力系ｃｌｋ（第１のクロック）でデジタルの入力データに変換するＡＤ変換部、２は入力系ｃｌｋで駆動される入力データを出力系ｃｌｋ（第２のクロック）で駆動される書込みデータに変換する非同期バッファである。
【００１１】
また、図１において、３はシングルポートメモリセルで構成された汎用メモリであるＳＲＡＭやＤＲＡＭを使用し、非同期バッファ２からの書込みデータを出力系ｃｌｋで記憶すると共に、記憶されているデータを出力系ｃｌｋで読出すフレームメモリ、５はフレームメモリ３から読出されたデジタルの読出しデータを出力系ｃｌｋでアナログの表示映像信号に変換するＤＡ変換部、６は入力映像信号の入力同期信号に基づき、非同期バッファ２に入力要求信号を出力すると共に、フレームメモリ３にアドレス信号と出力要求信号を出力する制御部である。
【００１２】
次に動作について説明する。
ここで、出力系ｃｌｋの周波数は入力系ｃｌｋの周波数より高い周波数が使用されているものとする。ＡＤ変換部１はアナログの入力映像信号を入力系ｃｌｋでデジタルの入力データに変換する。制御部６は入力映像信号の入力同期信号と入力系ｃｌｋに基づいて、書込みデータが確定している周期を示す入力要求信号を非同期バッファ２に出力すると共に、フレームメモリ３で使用する汎用メモリの書込みアドレスを指示するアドレス信号をフレームメモリ３に出力する。
【００１３】
非同期バッファ２は制御部６からの入力要求信号を入力し、入力系ｃｌｋで駆動されているＡＤ変換部１からの入力データを出力系ｃｌｋで駆動される書込みデータに変換して、入力要求信号と共にフレームメモリ３に出力する。フレームメモリ３は制御部６からのアドレス信号を入力し、非同期バッファ２から出力された書込みデータと入力要求信号を入力して、出力系ｃｌｋを用いて書込みデータを記憶する。
【００１４】
制御部６は出力ｃｌｋを計時して生成した表示同期信号に基づいて、記憶されているデータの読出し周期を示す出力要求信号と汎用メモリの読出しアドレスを指示するアドレス信号をフレームメモリ３に出力する。フレームメモリ３は制御部６からの出力要求信号とアドレス信号に基づいて記憶されているデータを読出して、ＤＡ変換部５に読出しデータを出力する。ＤＡ変換部５はフレームメモリ３からのデジタルの読出しデータを、出力系ｃｌｋを使用してアナログの表示映像信号に変換する。ＤＡ変換部５から出力された表示映像信号は、制御部６から出力された表示同期信号と共に外部の表示装置に入力されて表示される。
【００１５】
図２はフレームメモリ３の内部構成を示すブロック図である。書込みデータ入力部３１は書込みデータと入力要求信号とアドレス信号を入力し、書込みデータを汎用メモリに欠落なく書込む上で必要な待機時間の間、書込みデータを複数ワード分保持して選択して出力する。動作管理部３３は書込みデータ入力部３１から出力される入力要求信号とアドレス信号を入力し、次に実行する動作を決定してメモリ駆動信号として出力する。メモリＩＦ信号駆動部３４は動作管理部３３が出力したメモリ駆動信号に基づいて、書込みデータ入力部３１からの書込みデータをシングルポートメモリセルで構成されたＳＲＡＭやＤＲＡＭ等の汎用メモリ３５に記憶する。
【００１６】
読出しデータ出力部３２は制御部６からの出力要求信号とアドレス信号を入力し動作管理部３３に出力する。動作管理部３３は出力要求信号とアドレス信号を入力し、次に実行する動作を決定してメモリ駆動信号として出力する。メモリＩＦ信号駆動部３４はメモリ駆動信号に基づいて、汎用メモリ３５に記憶されているデータを読出して読出しデータ出力部３２に出力する。読出しデータ出力部３２は汎用メモリ３５から読出された読出しデータを保持して欠落なく選択してＤＡ変換部５に出力する。
【００１７】
次に非同期バッファ２の動作について詳細に説明する。
図３は非同期バッファ２の内部構成を示すブロック図であり、図において、２１は入力系ｃｌｋで動作するＤＦＦ（Ｄ型フリップフロップ）、２２は入力系ｃｌｋで動作するＴＦＦ（Ｔ型フリップフロップ）、２３は出力系ｃｌｋで動作する非同期制御部、２４は入力系ｃｌｋで動作するＥＮ（Ｅｎａｂｌｅ）端子付のＤＦＦ、２５は出力系ｃｌｋで動作するＥＮ端子付のＤＦＦ、２６は並列直列変換回路である。
【００１８】
図４は非同期バッファ２の各部の動作タイミングを示すタイミングチャートである。ＤＦＦ２１は入力データを入力要求信号と共に入力系ｃｌｋの１周期分遅延させて、入力要求信号を含む入力データＦとして出力する。ＴＦＦ２２は図４に示すように入力系ｃｌｋの２周期に１度Ｈレベル（有意）となる並列指示信号を出力する。ＤＦＦ２４は入力系ｃｌｋの現周期の入力要求信号を含む入力データＬと、ＤＦＦ２１に保持された１周期前の入力要求信号を含む入力データＦを入力して保持し、図４に示すようにＴＦＦ２２からＥＮ端子に入力された並列指示信号がＨレベルのときに、入力系ｃｌｋの立ち上がりエッジで、入力データＦと入力データＬから構成される並列データＡを出力する。
【００１９】
非同期制御部２３は、図４に示すように、ＴＦＦ２２から入力された並列指示信号がＨレベルからＬレベルに変化した後で、出力系ｃｌｋの立ち上がりで出力系ｃｌｋの１周期分だけＨレベル（有意）となる時間軸変換指示信号をＤＦＦ２５に出力する。ＤＦＦ２５はＤＦＦ２４からの並列データＡを入力し、図４に示すように、非同期制御部２３からＥＮ端子に入力された時間軸変換指示信号がＨレベルのときに、出力系ｃｌｋの立ち上がりエッジで時間軸が変換された並列データＢを並列直列変換回路２６に出力する。
【００２０】
非同期制御部２３は、図４に示すように、時間軸変換指示信号がＨレベルのときに出力系ｃｌｋの立ち上がりエッジで０に初期化し、出力系ｃｌｋの次の立ち上がりエッジで１にインクリメントし、出力系ｃｌｋのさらに次の立ち上がりエッジで２にインクリメントし、時間軸変換指示信号の次のＨレベルのときの出力系ｃｌｋの立ち上がりエッジまで、インクリメントした２を保持する状態信号（０，１，２）を並列直列変換回路２６に出力する。
【００２１】
並列直列変換回路２６は、非同期制御部２３から出力された状態信号（０，１，２）に基づいて、ＤＦＦ２５からの時間軸が変換された並列データＢを直列データに変換し、入力要求信号を含む書込みデータとしてフレームメモリ３に出力する。すなわち、図４に示すように、状態信号が０のときは並列データＢの１番目のデータを出力し、状態信号が１のときは並列データＢの２番目のデータを出力し、状態信号が２のときはデータを出力しないようにしている。
【００２２】
図５は状態信号と書込みデータとの関係を説明する図である。図５に示すように、状態信号は時間軸変換指示信号がＨレベルのときに、出力系ｃｌｋの立ち上がりエッジで０に初期化し、出力系ｃｌｋの立ち上がりエッジ毎に１，２とインクリメントされ、状態信号が０のときに並列データＢの１番目の書込みデータＤ０が出力され、状態信号が１のときに並列データＢの２番目の書込みデータＤ１が出力され、状態信号が２のときには書込みデータは出力されない。以下、時間軸変換指示信号がＨレベルとなる毎に、状態信号が０にリセットされて、順次、並列データＢが直列に変換されて書込みデータが出力される。
【００２３】
このように、非同期バッファ２において、出力系ｃｌｋに同期した書込みデータを順次出力するには、図４に示すように、時間軸変換指示信号の１周期の間に少なくとも状態信号０，１が必ず存在するようにすれば良い。すなわち、時間軸変換指示信号の周期が出力系ｃｌｋの２周期以上であれば良い。ここで、時間軸変換指示信号の周期は並列指示信号の周期で決定され、並列指示信号の周期は入力系ｃｌｋの２周期分である。つまり、入力系ｃｌｋの２周期分が出力系ｃｌｋの２周期分以上であれば良く、出力系ｃｌｋの周波数は入力系ｃｌｋの周波数よりも高ければ良い。
【００２４】
この実施の形態では、並列指示信号及び時間軸変換指示信号のＨレベルを有意としているが、それぞれＬレベルを有意とする回路構成にすることも可能である。また、入力系ｃｌｋ及び出力系ｃｌｋの立ち上がりエッジの変化点で動作タイミングを決定しているが、それぞれ立ち下がりエッジの変化点で動作タイミングを決定する回路構成にすることも可能である。
【００２５】
また、この実施の形態では、映像信号処理装置として、ＡＤ変換部１とＤＡ変換部５を備えているが、外部より入力系ｃｌｋで駆動されるデジタルの入力データを入力し、出力系ｃｌｋで駆動されるデジタルの読出しデータを外部に出力するようにしても良い。
【００２６】
以上のように、この実施の形態１によれば、フレームメモリ３の前に接続された非同期バッファ２が、入力系ｃｌｋで駆動される入力データを、入力系ｃｌｋより周波数の高い出力系ｃｌｋで駆動される書込みデータに時間軸変換し、フレームメモリ３が同じ出力系ｃｌｋでデータの書込みと読出しを行うことにより、フレームメモリ３では、シングルポートメモリ構造である汎用メモリ３５を使用することができ、安価なコストで非同期時間軸間でのデータの受け渡しを欠落なく行うことができるという効果が得られる。
【００２７】
また、この実施の形態１によれば、出力系ｃｌｋの周波数が入力系ｃｌｋの周波数よりもわずかでも高ければ、非同期バッファ２での時間軸変換が実行でき、回路動作速度を大幅に上げないで済むため、映像信号処理装置の消費電力を抑えることができるという効果が得られる。
【００２８】
【発明の効果】
以上のように、この発明によれば、第１のクロックで駆動されている入力データを、第１のクロックの周波数より高い周波数の第２のクロックで駆動される書込みデータに変換する非同期バッファと、書込みデータを第２のクロックで記憶し、記憶されたデータを第２のクロックで読出して読出しデータを出力する、シングルポートメモリセルで構成された汎用メモリを有するフレームメモリとを備えたことにより、フレームメモリでは、シングルポートメモリ構造である汎用メモリを使用することができ、安価なコストで非同期時間軸間でのデータの受け渡しを欠落なく行うことができると共に、回路動作速度を大幅に上げないで済むため、映像信号処理装置の消費電力を抑えることができるという効果がある。
【００２９】
この発明によれば、非同期バッファが、第１のクロックの２周期に一度有意となる並列指示信号を生成し、第１のクロックの１周期分の入力データと、第１のクロックの直前の１周期分の入力データとを保持して、１周期分の入力データと直前の１周期分の入力データとを並列指示信号により並列にして並列データを生成し、並列指示信号が非有意の期間に、第２のクロックの変化点で第２のクロックの１周期分だけ有意となる時間軸変換指示信号を生成し、並列データを保持し、時間軸変換指示信号が有意の期間に、第２のクロックの変化点で保持している並列データを出力することにより、時間軸が変換された並列データを生成し、時間軸変換指示信号が有意の期間に第２のクロックの変化点でリセットされ、第２のクロックの次の変化点で順次インクリメントされる状態信号を生成し、状態信号が所定の値を示すときに、時間軸が変換された並列データを直列に変換して書込みデータとして出力することにより、フレームメモリでは、シングルポートメモリ構造である汎用メモリを使用することができ、安価なコストで非同期時間軸間でのデータの受け渡しを欠落なく行うことができると共に、回路動作速度を大幅に上げないで済むため、映像信号処理装置の消費電力を抑えることができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による映像信号処理装置の構成を示すブロック図である。
【図２】  この発明の実施の形態１による映像信号処理装置のフレームメモリの内部構成を示すブロック図である。
【図３】  この発明の実施の形態１による映像信号処理装置の非同期バッファの内部構成を示すブロック図である。
【図４】  この発明の実施の形態１による映像信号処理装置の非同期バッファの各部の動作タイミングを示すタイミングチャートである。
【図５】  この発明の実施の形態１による映像信号処理装置の非同期バッファの状態信号と書込みデータとの関係を説明する図である。
【図６】  従来の映像信号処理装置の構成を示すブロック図である。
【符号の説明】
１  ＡＤ変換部、２  非同期バッファ、３  フレームメモリ、４  非同期バッファ、５  ＤＡ変換部、６  制御部、７  ＮＴＳＣデコーダ、８  画素サンプルレート変換フィルタ、２１  ＤＦＦ、２２  ＴＦＦ、２３  非同期制御部、２４  ＤＦＦ、２５  ＤＦＦ、２６  並列直列変換回路、２７  非同期制御部、２８  ＤＦＦ、２９  ＡＮＤ回路、３１  書込みデータ入力部、３２  読出しデータ出力部、３３  動作管理部、３４  メモリＩＦ信号駆動部、３５  汎用メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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