(57)【特許請求の範囲】
【請求項１】
基板に、互いに交差する複数の行走査線及び複数の列走査線と、前記列走査線に沿って配設された複数のデータ線と、電圧信号を供給する電圧信号線と、前記行走査線と前記列走査線の交差に対応して配置される複数の画素駆動回路と、当該各画素駆動回路に対応する前記行走査線と前記列走査線の選択時には導通制御信号を出力し、当該画素駆動回路に対応する前記行走査線と前記列走査線の少なくとも一方の非選択時には非導通制御信号を出力するスイッチング制御回路と、入力データのビット数分の複数の入力データ線と、を備え、
前記各画素駆動回路は、
前記導通制御信号に応じて導通状態となり、前記非導通制御信号に応じて非導通状態となるスイッチング回路と、
前記スイッチング回路が導通状態のときに前記データ線のデータ信号を取り込み、前記スイッチング回路が非導通のときに前記データ信号を保持する相補型トランジスタ構成のメモリ回路と、
画素電極と、
前記メモリ回路に保持されたデータ信号が第１レベルの場合は前記画素電極に前記電圧信号線から第１の前記電圧信号を前記画素電極に供給し、第２レベルの場合は前記画素電極に前記電圧信号線から第２の前記電圧信号を前記画素電極に供給する画素ドライバと、を備え、
前記各画素駆動回路は、前記スイッチング制御回路を、前記入力データのビット数分の複数の前記画素駆動回路において兼用するように備え、
前記複数のデータ線は、前記入力データのビット数分の複数の入力データ線から分岐して設けられてなり、
同一の前記スイッチング制御回路を兼用する前記複数の画素駆動回路は、前記複数の入力データ線のうちの異なる入力データ線から分岐した前記データ線からのデータ信号を、光該スイッチング制御回路からの導通制御信号に応じて前記各メモリ回路に取り込み、当該各メモリ回路に保持したデータ信号のレベルに応じた前記電圧信号を各々の前記画素電極に供給してなる
ことを特徴とする電気光学装置。
【請求項２】
前記メモリ回路は、前記スイッチング回路から取り込まれたデータ信号を反転する相補型トランジスタ構成のインバータと、前記スイッチング制御回路の非導通制御信号により動作し前記インバータの出力を帰還する相補型トランジスタ構成のクロックドインバータとを有することを特徴とする請求項１記載の電気光学装置。
【請求項３】
前記データ線毎に、前記列走査線の選択時には対応するデータ線にデータ信号を取り込み、非選択時には前記データ線のデータ信号を保持するラッチ回路を備えたことを特徴とする請求項１または２に記載の電気光学装置。
【請求項４】
前記画素に配置した画素電極が光反射型の電極であって、前記画素電極下に電気的絶縁膜を介して前記画素駆動回路を配設したことを特徴とする請求項１乃至３のいずれかに記載の電気光学装置。
【請求項５】
前記行走査線に行走査信号を供給するための行走査線駆動回路と、前記列走査線に列走査信号を供給するための列走査線駆動回路を備え、前記行走査線駆動回路と前記列走査線駆動回路の少なくとも一方が、シフトレジスタ回路により構成されることを特徴とする請求項１乃至４のいずれかに記載の電気光学装置。
【請求項６】
前記行走査線に行走査信号を供給するための行走査線駆動回路と、前記列走査線に列走査信号を供給するための列走査線駆動回路を備え、前記行走査線駆動回路と前記列走査線駆動回路の少なくとも一方が、前記列走査線の本数に応じたビット数のアドレス信号で、該当する列走査線を選択するデコーダ回路により構成されることを特徴とする請求項１乃至５のいずれかに記載の電気光学装置。
【請求項７】
前記電気光学装置の回路素子構造が相補型トランジスタ構造であることを特徴とする請求項１乃至６のいずれかに記載の電気光学装置。
【請求項８】
請求項１乃至７のいずれかに記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
［技術分野］
本発明は、画素毎にメモリ回路と画素ドライバとからなる駆動回路を設け、メモリ回路に保持されたデータ信号によって画素の表示を制御する電気光学装置に関し、さらに、この電気光学装置を搭載したＯＡ機器、携帯機器等の電子機器に関する。
［背景技術］
近年、携帯電話や携帯情報端末といった携帯機器等の情報表示デバイスとしては、電気光学装置の一例である液晶装置が特に用いられている。表示する情報の内容は、キャラクタ表示程度だったものから、一度に多くの情報を表示するためにドットマトリクス型の液晶パネルが用いられ、画素数も次第に多くなり高デューティとなってきた。
従来、上記のような携帯機器には表示デバイスとして単純マトリクス型液晶装置が用いられていたが、単純マトリクス型液晶装置ではマルチプレックス駆動を行う際に走査線の選択信号として高デューティになるほど高い電圧が必要となり、少しでも消費電力を減らしたいという要求の強いバッテリー駆動を行う携帯機器においては大きな問題となっていた。
こうした問題を解決するために、液晶パネルを構成する一対の基板の一方を半導体基板とし、半導体基板に図１２に示すようなメモリ回路を画素毎に形成し、メモリ回路の保持データに基づいて表示制御を行うスタティック駆動型液晶装置が提案されている。以下、図１２に基づいて従来のスタティック駆動型液晶装置の動作について説明する。
走査線駆動回路用制御信号４１８により走査線駆動回路４１０が制御され、選択された走査線４０９−ｎ（ｎは走査線の数を示す自然数）に選択信号（走査信号）が出力される。同様に、データ駆動回路用制御信号４１９によりデータ線駆動回路４１３が制御され、選択されたデータ線対４１１−ｍ、４１２−ｍ（ｍはデータ線の数を示す自然数）に互いに逆位相（相補信号）となるようにデータ信号が供給される。
走査線４０９−ｎとデータ線対４１１−ｍ、４１２−ｍの交差点において、各線に接続された回路が画素を構成する。走査線４０９−ｎとデータ線対４１１−ｍ、４１２−ｍに接続されたｎチャンネルＭＯＳ構造のスイッチング回路４０１、４０２は、走査線４０９−ｎが選択されて選択信号が供給されると導通状態となり、データ線対４１１−ｍ、４１２−ｍの相補のデータ信号をメモリ回路４０３に書き込む。ここでメモリ回路４０３は、２個のインバータを帰還接続した構成となっている。次に、走査線４０９−ｎを非選択電位にし、データ線対４１１−ｍ、４１２−ｍをハイインピーダンスにすることにより、スイッチング回路４０１、４０２は非導通状態となり、メモリ回路４０３に書き込まれたデータ信号を保持する。
メモリ回路４０３内の第１のノードとその接続点の電位レベルの反転レベルにある第２のノードの電位レベルにより、２つのトランスミッションゲート回路からなる液晶画素ドライバ４０４を制御する。第１のトランスミッションゲート回路は第１の電圧信号線４１６に接続されて、メモリ回路４０３に保持されたデータ信号のレベルに応じて導通し、第１の電圧４１４を画素電極４０６に印加する。一方、第２のトランスミッションゲート回路は第２の電圧信号線４１７に接続されて、メモリ回路４０３に保持されたデータ信号のレベルに応じて導通し、第２の電圧４１５を画素電極４０６に印加する。具体的には、保持されたデータ信号がＨレベルの場合は液晶画素ドライバ４０４の、ノーマリーホワイト表示の場合液晶層４０７をオン状態にさせる第１の電圧信号線４１６が導通状態となり、液晶ドライバ４０４の第１のトランスミッションゲート回路を介して画素電極４０６に第１の電圧４１４が供給され、対向電極４０８に供給される基準電圧４２０との電位差により液晶画素４０５が黒表示状態となる。同様に、保持されたデータ信号がＬレベルの場合は液晶層４０７をオフ状態にさせる第２の電圧信号線４１７が導通状態となり、液晶ドライバ４０４の第２のトランスミッションゲート回路を介して第２の電圧４１５が供給され液晶画素４０５が白表示状態となる。
このような構造とすることにより、電源電圧、第１、第２の電圧信号および基準電圧ともロジック電圧だけで駆動でき、かつ画面表示の書き換えが必要ない場合はメモリ回路のデータ保持機能により表示状態を保持できるのでリーク電流以外ほとんど電流が流れず、消費電力を低減することが出来た。
しかしながら、従来のスタティック駆動型液晶装置にあっては、データ線対のデータ信号をデータ書き込み時には互いに逆位相の相補型信号とし、データ保持時にはハイインピーダンスに制御しなければならず、データ線の制御が非常に煩雑であり、回路構成も複雑となっていた。
［発明の開示］
本発明は以上のような課題を解決するものであり、本発明は消費電力が少なく、簡単な制御方法および簡単な制御回路構成の電気光学装置を提供することを目的とする。
本発明の電気光学装置は、基板に、互いに交差する複数の行走査線及び複数の列走査線と、前記列走査線に沿って配設された複数のデータ線と、電圧信号を供給する電圧信号線と、前記行走査線と前記列走査線の交差に対応して配置される複数の画素駆動回路と、当該各画素駆動回路に対応する前記行走査線と前記列走査線の選択時には導通制御信号を出力し、当該画素駆動回路に対応する前記行走査線と前記列走査線の少なくとも一方の非選択時には非導通制御信号を出力するスイッチング制御回路と、入力データのビット数分の複数の入力データ線と、を備え、前記各画素駆動回路は、前記導通制御信号に応じて導通状態となり、前記非導通制御信号に応じて非導通状態となるスイッチング回路と、前記スイッチング回路が導通状態のときに前記データ線のデータ信号を取り込み、前記スイッチング回路が非導通のときに前記データ信号を保持する相補型トランジスタ構成のメモリ回路と、画素電極と、前記メモリ回路に保持されたデータ信号が第１レベルの場合は前記画素電極に前記電圧信号線から第１の前記電圧信号を前記画素電極に供給し、第２レベルの場合は前記画素電極に前記電圧信号線から第２の前記電圧信号を前記画素電極に供給する画素ドライバと、を備え、前記各画素駆動回路は、前記スイッチング制御回路を、前記入力データのビット数分の複数の前記画素駆動回路において兼用するように備え、前記複数のデータ線は、前記入力データのビット数分の複数の入力データ線から分岐して設けられてなり、同一の前記スイッチング制御回路を兼用する前記複数の画素駆動回路は、前記複数の入力データ線のうちの異なる入力データ線から分岐した前記データ線からのデータ信号を、当該スイッチング制御回路からの導通制御信号に応じて前記各メモリ回路に取り込み、当該各メモリ回路に保持したデータ信号のレベルに応じた前記電圧信号を各々の前記画素電極に供給してなることを特徴とする。
以上の本発明の構成によれば、電源電圧、第１、第２の電圧信号および基準電圧ともロジック電圧程度で駆動でき、かつ画面表示の書き換えが必要ない場合はメモリ回路のデータ保持機能により表示状態を保持できるのでほとんど電流が流れない。従って、液晶装置として比較すれば、従来の単純マトリクス型液晶装置に比べて消費電力が大幅に低減される。また、従来のスタティック駆動型液晶装置のようにデータ線対のデータ信号をデータ書き込み時には逆位相とし、データ保持時にはハイインピーダンスとするような煩雑な制御が必要なくなり、回路構成も簡単にできるという効果を有する。
さらに、上記本発明の電気光学装置においては、前記データ線毎に、前記列走査線の選択時には対応するデータ線にデータ信号を取り込み、非選択時には前記データ線のデータ信号を保持するラッチ回路を備えたことを特徴とする。この構成によれば、入力データ線に寄生する容量が選択されたデータ線のみとなり、入力データ線の信号の変化に伴う充放電電流が大幅に減り、消費電力が大幅に低減されるという効果を有する。
さらに、上記本発明の電気光学装置においては、前記画素に配置した画素電極が光反射型の電極であって、前記画素電極下に電気的絶縁膜を介して前記画素駆動回路を配設したことを特徴とする。この構成によれば、１画素分の面積に占める画素駆動回路の面積によって画素の開口率が制限されていた従来の透明基板上にＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を形成したスタティック駆動型液晶装置に比べて、大幅に開口率が向上し、明るく読みやすい画面が得られるという効果を有する。
さらに、上記本発明の電気光学装置においては、前記行走査線と前記列走査線の選択時には、導通制御信号を、前記行走査線と前記列走査線の少なくとも一方が非導通時には非導通制御信号を前記スイッチング回路に出力する複数のスイッチング制御回路を備え、前記スイッチング制御回路は複数の前記画素駆動回路における前記スイッチング回路を制御することを特徴とする。この構成によれば、スイッチング制御回路を減らすことができ、かつ列走査線駆動回路の回路構成および制御も簡単にすることができる。また、短時間で画面全体の書き込み動作を完了でき消費電力が低減できるという効果を有する。
さらに、上記本発明の電気光学装置においては、前記行走査線に行走査信号を供給するための行走査線駆動回路と、前記列走査線に列走査信号を供給するための列走査線駆動回路を備え、前記行走査線駆動回路と前記列走査線駆動回路の少なくとも一方が、シフトレジスタ回路により構成されることを特徴とする。この構成によれば、走査線駆動回路の回路構成および制御を単純化できるという効果を有する。
さらに、上記本発明の電気光学装置は、前記行走査線に行走査信号を供給するための行走査線駆動回路と、前記列走査線に列走査信号を供給するための列走査線駆動回路を備え、前記行走査線駆動回路と前記列走査線駆動回路の少なくとも一方が、各走査線の本数に応じたビット数のアドレス信号で、該当する走査線を選択するデコーダ回路により構成されることを特徴とする。この構成によれば、画面の一部分の表示だけを書き換えたい場合、目的とする画素のみの画素駆動回路を制御してデータ信号を書き換えることが可能となり、消費電力を大幅に低減することができるという効果を有する。
さらに、上記本発明の電気光学装置は、当該電気光学装置における回路素子構造がＣＭＯＳ構造であることを特徴とする。この構成によれば、データ保持期間のリーク電流が無くなり消費電力をさらに低減することができるという効果を有する。
また、本発明の電子機器は、上記した本発明の電気光学装置を備えたことを特徴とする。この構成によれば、バッテリー駆動をする際に従来の単純マトリクス型液晶装置を用いた電子機器に比べて大幅な長寿命化を実現することができ、かつ従来のスタティック駆動型液晶装置に比べて簡便な制御方法および制御回路構成にできるという効果を有する。
【図面の簡単な説明】
図１は本発明の第１の実施形態に基づく電気光学装置の画素及びその駆動回路などの要部を示すブロック図。
図２は本発明の第１の実施形態に基づく電気光学装置の駆動回路をＣＭＯＳトランジスタで構成した回路図。
図３は本発明の第２の実施形態に基づく電気光学装置の画素及びその駆動回路などの要部を示すブロック図。
図４は本発明の第２の実施形態に基づく電気光学装置の駆動回路をＣＭＯＳトランジスタで構成した回路図。
図５は本発明の第３の実施形態に基づく電気光学装置の画素及びその駆動回路などの要部を示すブロック図。
図６は本発明の第３の実施形態に基づく電気光学装置の駆動回路をＣＭＯＳトランジスタで構成した回路図。
図７は本発明の第４の実施形態に基づく電気光学装置の画素及びその駆動回路などの要部を示すブロック図。
図８は本発明の第４の実施形態に基づく電気光学装置の駆動回路をＣＭＯＳトランジスタで構成した回路図。
図９は本発明の第１乃至第４の実施形態に基づく電気光学装置の走査線駆動回路をＣＭＯＳトランジスタ構成のシフトレジスタ回路で構成した回路図。
図１０は本発明の第１乃至第４の実施形態に基づく電気光学装置の走査線駆動回路をＣＭＯＳトランジスタ構成のデコーダ回路で構成した回路図。
図１１は本発明の第５の実施形態に基づく電子機器を示す図。
図１２は従来のスタティック駆動型液晶装置を示す図。
図１３は液晶装置の平面図。
図１４は図１３の液晶装置における断面図。
（符号の説明）
１０１・・・液晶画素駆動回路
１０２・・・スイッチング回路
１０３・・・メモリ回路
１０４・・・液晶画素ドライバ
１０５・・・液晶画素
１０６・・・画素電極
１０７・・・液晶層
１０８・・・対向電極
１０９・・・スイッチング制御回路
１１０・・・行走査線
１１１・・・行走査線駆動回路
１１２・・・列走査線
１１３・・・列走査線駆動回路
１１４・・・入力データ線
１１５・・・列データ線
１１６・・・第１の電圧
１１７・・・第２の電圧
１１８・・・第１の電圧信号線
１１９・・・第２の電圧信号線
１２０・・・行走査線駆動回路用制御信号
１２１・・・列走査線駆動回路用制御信号
１２２・・・基準電圧
２０１・・・ラッチ回路
３０１・・・表示部
３０２・・・携帯電話
［発明を実施するための最良の形態］
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態の電気光学装置である液晶装置における画素及びその駆動回路などの要部を示すブロック図である。図２は、図１の詳細な回路図である。
図１において、画素領域には、行走査線１１０−ｎ（ｎは行走査線の行を示す自然数）と列走査線１１２−ｍ（ｍは列走査線の列を示す自然数）がマトリクス状に配置され、互いの走査線の交差点に各画素の駆動回路が構成される。また、画素領域には列走査線１１２−ｍに沿って入力データ線１１４から分岐した列データ線１１５−ｄ（ｄは列データ線の列を示す自然数）も配置される。画素領域の行側の周辺領域には行走査線駆動回路１１１が配置され、画素領域の列側の周辺領域には列走査線駆動回路１１３が配置される。
行走査線駆動回路用制御信号１２０により行走査線駆動回路１１１が制御され、選択された行走査線１１０−ｎには選択信号（走査信号）が出力される。選択されない行走査線は非選択電位に設定される。同様に、列走査線駆動回路用制御信号１２１により列走査線駆動回路１１３が制御され、選択された列走査線１１２−ｍに選択信号が出力され、非選択の列走査線は非選択電位に設定される。いずれの行走査線及びいずれの列走査線を選択するかは制御信号１２０，１２１により決められる。つまり、制御信号１２０，１２１は選択画素を指定するアドレス信号である。
選択された行走査線１１０−ｎと選択された列走査線１１２−ｍの交差点に対応してその近傍に配置されるスイッチング制御回路１０９は、両走査線の選択信号を受けてオン信号（導通制御信号）を出力し、行走査線１１０−ｎと列走査線１１２−ｍの少なくとも一方が非選択となるとオフ信号（非導通制御信号）を出力する。すなわち、選択された行走査線と列走査線の交差点に位置する画素のスイッチング制御回路１０９のみからオン信号が出力され、他のスイッチング制御回路からはオフ信号が出力される。本実施形態では、このスイッチング制御回路１０９のオン、オフ信号により液晶画素駆動回路１０１を制御する。
次に、液晶画素駆動回路１０１の構成および動作を説明する。
スイッチング回路１０２はスイッチング制御回路１０９のオン信号により導通状態となり、オフ信号により非導通状態となる。スイッチング回路１０２は導通状態となると、そこに接続されている列データ線１１５−ｄのデータ信号をスイッチング回路１０２を介してメモリ回路１０３に書き込む。一方、スイッチング回路１０２はスイッチング制御回路１０９のオフ信号により非導通状態となりメモリ回路１０３に書き込まれたデータ信号を保持する。
メモリ回路１０３に保持されたデータ信号は、画素毎に配置される液晶画素ドライバ１０４に供給される。液晶画素ドライバ１０４は供給されたデータ信号のレベルに応じて、第１の電圧信号線１１８に供給される第１の電圧１１６、又は第２の電圧信号線１１９に供給される第２の電圧１１７のいずれかを液晶画素１０５の画素電極１０６に供給する。本発明において、画素とは電気的に光変調や発光等の光学的な作用をなす電気光学材料、或いはそれに対して電気的な作用を与える画素毎の画素電極を指す。第１の電圧１１６は、液晶装置がノーマリーホワイト表示の場合に、液晶画素１０５を黒表示状態とする電圧であり、一方第２の電圧１１７は液晶画素１０５を白表示状態とする電圧である。
メモリ回路１０３に保持されたデータ信号がＨレベルの場合は、液晶画素ドライバ１０４において、ノーマリーホワイト表示の場合液晶を黒表示させる第１の電圧信号線１１８に接続されるゲートが導通状態となり、画素電極１０６に第１の電圧１１６が供給され、対向電極１０８に供給される基準電圧１２２との電位差により液晶画素１０５が黒表示状態となる。同様に、保持されたデータ信号がＬレベルの場合は、液晶画素ドライバ１０４において第２の電圧信号線１１９に接続されるゲートが導通状態となり、画素電極１０６に第２の電圧１１７が供給され液晶画素１０５が白表示状態となる。
以上の構成により、電源電圧、第１、第２の電圧信号および基準電圧ともロジック電圧程度で駆動でき、かつ画面表示の書き換えが必要ない場合はメモリ回路のデータ保持機能により表示状態を保持できるのでほとんど電流が流れない。また、行と列の２つの走査線の選択信号の論理により画素への書き込みを制御する構成として、データ線の電位とは無関係に画素を制御できるようにしたので、従来のスタティック駆動型液晶装置のよう２本のデータ線のデータ信号をデータ書き込み時には逆位相（相補データ信号）に設定して書き込み、データ保持時にはデータ線をハイインピーダンスとしてデータ線に接続されたトランジスタを非導通とするような煩雑な制御が必要なくなる。
なお、液晶画素１０５は、保持されたデータ信号に応じて液晶画素ドライバ１０４から出力された第１の電圧１１６或いは第２の電圧１１７のいずれか一方が選択されて供給される画素電極１０６が画素毎に設けられ、この画素電極１０６と対向電極１０８との間に介在する液晶層１０７に両電極の電位差が印加され、この電位差に応じた液晶分子の配向変化に応じて黒表示状態（オン表示状態ともいう）もしくは白表示状態（オフ表示状態ともいう）となる。液晶装置は、半導体基板とガラス等の光透過性基板との間に液晶を封入して挟持し、半導体基板に、マトリクス状に画素電極を配置し、その画素電極の下方に上記液晶画素駆動回路、行走査線、列走査線、データ線、行走査線駆動回路、列走査線駆動回路などを形成する。半導体基板にはＭＯＳ構造の移動度の高い相補型のトランジスタが形成でき、且つ多層配線構造が容易にできるので、このトランジスタや多層配線を用いて上記各種回路を構成することができる。各画素は、画素電極１０６と、対向する光透過性基板の内面に形成された対向電極１０８との間に画素毎に電圧を印加して、その間に介在される画素毎の液晶層１０７に電圧供給し、液晶分子の配向を各画素毎に変化させる。
このとき、液晶画素１０５の画素電極１０６を、金属や誘電体多層膜等の光反射型の電極として構成し、液晶画素電極下の半導体基板に電気的絶縁膜を介して液晶画素駆動回路１０１を配設する構成とすれば、大幅に開口率が向上する。すなわち、従来では、透明基板上にＴＦＴを用いて各液晶画素駆動回路が構成されており、光透過領域とはならない液晶画素駆動回路が１画素面積内に占める面積分によって液晶画素の開口率が制限されていたが、それに比べて本発明では画素電極と液晶画素駆動回路が積層構造となっており、液晶画素駆動回路の上に１画素の全面積にほぼ近い反射型画素電極を配置できるので、大幅に開口率が向上し、明るく読みやすい画面が得られる。
図１の列走査線駆動回路１１３は、図９に示すようなシフトレジスタ回路で構成することができる。図９において、正論理（Ｈレベルがアクティブレベル）の走査信号１２１−１とクロック信号１２１−２の２信号からなる列走査線駆動回路用制御信号１２１が入力され、クロック信号１２１−２に同期して順次列走査線１１２−ｍを負論理（Ｌレベルのときアクティブレベル）で選択することができる。すなわち、クロック信号１２１−２はＣＭＯＳトランジスタ構成のインバータ１１３−６で反転された信号とともに、シフトレジスタ回路の制御信号として用いられ、走査信号１２１−１はクロック信号１２１−２の立ち上がりで初段のＣＭＯＳトランジスタ構成のクロックドインバータ１１３−１により取り込まれ、ＣＭＯＳトランジスタ構成のインバータ１１３−３により反転され、クロック信号１２１−２の立ち下がりで２個のＣＭＯＳトランジスタ構成のクロックドインバータ１１３−２、１１３−４により、出力を帰還して走査信号を保持する動作と走査信号の次段への転送動作が行われ、順次走査信号が転送されていく。ＣＭＯＳトランジスタ構成のＮＡＮＤゲート回路１１３−５は２つの隣接段の出力の論理積を行い、選択信号を出力する。ＮＡＮＤゲート回路１１３−５は選択信号１１２−ｍと１１２−ｍ＋１の出力位相が互いに重ならないように設けられている。この構成によると、走査線は順次選択されることとなる。
同じく行走査線駆動回路１１１も、図９と同様なシフトレジスタ回路で構成すれば、２つの走査線駆動回路の回路構成および制御を単純化することができる。
また、列走査線駆動回路１１３は図１０に示すような走査線の本数に応じたビット数（ＡＸ０，／ＡＸ０，〜ＡＸ７，／ＡＸ７）のデコーダ回路で構成することができる。アドレス信号からなる列走査線駆動回路用制御信号１２１を入力するデコーダ回路構成とし、制御信号１２１をＣＭＯＳトランジスタ構成のＮＡＮＤゲート回路１１３−７によりデコードして該当する列走査線１１２−ｍを選択し、選択信号を出力することができる。このような構成によると、アドレス信号に応じて任意の走査線に選択信号を出力することができ、各画素をランダムアクセスすることが可能となる。
同じく行走査線駆動回路１１１も、図１０と同様なデコーダ回路で構成すれば、画面の一部分の表示だけを書き換えたい場合、目的とする画素のみの液晶画素駆動回路を制御してデータ信号を書き換えることが可能となる。本発明においては、各画素にはメモリ回路１０３が設けられており、スイッチング回路１０２が行と列の走査線の選択信号により導通されない限りは、メモリ回路１０３に書き込まれたデータ信号を保持するので、書き換えたい画素のみをアクセスして書き換えることが可能となる。
なお、図２に示すように本実施形態において、スイッチング制御回路１０９はＣＭＯＳトランジスタ構成のＮＯＲゲート回路１０９−１とＣＭＯＳトランジスタ構成のインバータ１０９−２の論理回路により構成することができる。ＮＯＲゲート回路１０９−１は２入力とも負論理の選択信号が入力された時に正論理のオン信号を出力し、インバータ１０９−２により負論理のオン信号を出力する。また、スイッチング回路１０２はＣＭＯＳトランジスタ構成のトランスミッションゲート１０２−１により構成することができる。トランスミッションゲート１０２−１はスイッチング制御回路１０９のオン信号に基づいて導通して列データ線１１５とメモリ回路１０３を繋ぎ、オフ信号に基づいて非導通となる。メモリ回路１０３はＣＭＯＳトランジスタ構成のクロックドインバータ１０３−１とＣＭＯＳトランジスタ構成のインバータ１０３−２を帰還接続した構成とすることができる。データ信号はスイッチング制御回路１０９のオン信号によりスイッチング回路１０２からメモリ回路１０３に取り込まれ、インバータ１０３−２により反転され、スイッチング制御回路１０９のオフ信号により動作するクロックドインバータ１０３−１により出力を帰還してデータ信号を保持する。液晶画素ドライバ１０４は２個のＣＭＯＳトランジスタ構成のトランスミッションゲート１０４−１、１０４−２により構成することができる。メモリ回路１０３に保持されたデータ信号がＨレベルの場合は、液晶画素ドライバ１０４において、ノーマリーホワイト表示の場合液晶を黒表示させる第１の電圧信号線１１８に接続されるトランスミッションゲート１０４−１が導通状態となり、画素電極１０６に第１の電圧１１６が供給され、対向電極１０８に供給される基準電圧１２２との電位差により液晶画素１０５が黒表示状態となる。同様に、保持されたデータ信号がＬレベルの場合は、第２の電圧信号線１１９に接続されるトランスミッションゲート１０４−２が導通状態となり、画素電極１０６に第２の電圧１１７が供給され液晶画素１０５が白表示状態となる。
さらに、以上のように構成された液晶装置の全体構成を図１３及び図１４を参照して説明する。尚、図１３は、液晶装置用基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１４は、対向基板２０を含めて示す図１３のＨ−Ｈ’断面図である。
図１３において、例えば半導体基板からなる液晶装置用基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、画素領域の周辺には非画素領域を囲む遮光膜（額縁）５３が設けられている。シール材５２の外側の領域には、列走査線駆動回路１１３及び実装端子１０２が液晶装置用基板１０の一辺に沿って設けられており、行走査線駆動回路１１１が、この一辺に隣接する２辺に沿って設けられている。行走査線１１０に供給される行走査信号の遅延が問題にならないのならば、行走査線駆動回路１１１は片側だけでも良い。また、対向基板２０はガラス等の透明基板からなるものであって、対向基板２０のコーナー部の少なくとも１箇所においては、液晶装置用基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。対向基板２０は、シール材５２により液晶装置用基板１０に固着されている。そして、この一対の基板１０，２０により形成された間隙に、液晶１０７が封入されている。液晶１０７は、ツイステッドネマチック（ＴＮ）型、垂直配向型、捩じれの無い水平配向型、強誘電型等の双安定型、高分子分散型、等の種々の液晶を用いることができる。図１４において、１０６は、液晶装置用基板１０上も画素領域にマトリクス状に配置された画素電極、２２は対向基板２０に形成されたブラックマトリクス（これは無くしても構わない）、１０８は対向基板２０に形成されたＩＴＯからなる対向電極である。なお、液晶装置用基板２０上に対向するように画素電極１０６及び対向電極１０８を配置して、液晶１０７に横電界を印加するようにしてもよい。さらに、液晶装置用基板１０は、半導体基板でなくとも、ガラス基板を用い、基板上に形成したシリコン層からなる薄膜トランジスタに基づいて画素駆動回路を構成するようにして、本発明の電気光学装置を構成しても構わない。
なお、以降の各実施形態においても、液晶装置の構成は、図１３及び図１４と同様となる。
〔第２の実施形態〕
図３は、本発明の第２の実施形態の電気光学装置である液晶装置における画素及びその駆動回路などの要部を示すブロック図であり、図４はその詳細な回路図である。
本実施形態は図３に示すとおり、第１の実施形態で示した図１のブロック図に、列データ線１１５が入力データ線１１４から分岐する点に配置されるラッチ回路２０１を加えた構成となる。本実施形態において特段説明しない構成は、第１の実施形態と同一な構成である。
ラッチ回路２０１は、列走査線１１２−ｍが選択時には、対応する列データ線１１５−ｄに入力データ線１１４からデータ信号を取り込み、非選択時には列データ線１１５−ｄのデータ信号を保持する。
以上の構成により、入力データ線１１４に寄生する容量を、選択されているラッチ回路２０１に繋がった列データ線１１５の容量だけにすることができ、消費電力を大幅に低減できる。
なお、本実施形態は図４に示すとおり、第１の実施形態で示した図２の回路図に、ラッチ回路２０１を加えた構成となる。ラッチ回路２０１はＣＭＯＳトランジスタ構成のクロックドインバータ２０１−１、２０１−２とＣＭＯＳトランジスタ構成のインバータ２０１−３の論理回路により構成することができる。列走査線１１２−ｍの選択信号はＣＭＯＳトランジスタ構成のインバータ２０２で反転された信号とともに、ラッチ回路２０１の制御用信号として用いられる。入力データ線１１４から入力されたデータ信号は列走査線１１２−ｍの選択信号の立ち下がりで初段のクロックドインバータ２０１−１により取り込まれ、インバータ２０１−３により反転され、列走査線１１２−ｍの選択信号の立ち上がりでクロックドインバータ２０１−２により、出力を帰還してデータ信号を保持する動作が行われる。
〔第３の実施形態〕
図５は、本発明の第３の実施形態の電気光学装置である液晶装置の画素及びその駆動回路などの要部を示すブロック図である。図６はその詳細な回路図である。
本実施形態は図５に示すとおり、同時入力データ信号を２ビットとした構成となる。本実施形態において特段説明しない構成は、第１の実施形態と同一な構成である。
画素領域には、行走査線１１０−ｎ（ｎは行走査線の行を示す自然数）と列走査線１１２−ｍ（ｍは列走査線の列を示す自然数）がマトリクス状に配置され、互いの走査線の交差点に各画素の駆動回路が構成される。また、画素領域には列走査線１１２−ｍに沿って、同時入力データビット数分の２本の入力データ線１１４から分岐した列データ線１１５−ｄ（ｄは列データ線の列を示す自然数）も配置される。画素領域の行側の周辺領域には行走査線駆動回路１１１が配置され、画素領域の列側の周辺領域には列走査線駆動回路１１３が配置される。
行走査線駆動回路用制御信号１２０により行走査線駆動回路１１１が制御され、選択された行走査線１１０−ｎには選択信号が出力される。選択されない行走査線は非選択電位に設定される。同様に、列走査線駆動回路用制御信号１２１により列走査線駆動回路１１３が制御され、選択された列走査線１１２−ｍに選択信号が出力され、非選択の列走査線は非選択電位に設定される。いずれの行走査線及びいずれの列走査線を選択するかは制御信号１２０，１２１により決められる。つまり、制御信号１２０，１２１は選択画素を指定するアドレス信号である。
選択された行走査線１１０−ｎと選択された列走査線１１２−ｍの交差点近傍に配置されるスイッチング制御回路１０９は、両走査線の選択信号を受けてオン信号を出力し、行走査線１１０−ｎと列走査線１１２−ｍの少なくとも一方が非選択となるオフ信号を出力する。すなわち、選択された行走査線と列走査線の交差点に位置する画素のスイッチング制御回路１０９のみからオン信号が出力され、他のスイッチング制御回路からはオフ信号が出力される。本実施形態では、１個のスイッチング制御回路１０９のオン、オフ信号により２個の液晶画素駆動回路１０１を制御する。
次に、液晶画素駆動回路１０１の構成および動作を説明する。
スイッチング回路１０２はスイッチング制御回路１０９のオン信号により導通状態となり、オフ信号により非導通状態となる。スイッチング回路１０２は導通状態となると、そこに接続されている列データ線１１５−ｄのデータ信号をスイッチング回路１０２を介してメモリ回路１０３に書き込む。一方、スイッチング回路１０２はスイッチング制御回路１０９のオフ信号により非導通状態となりメモリ回路１０３に書き込まれたデータ信号を保持する。
メモリ回路１０３に保持されたデータ信号は、画素毎に配置される液晶画素ドライバ１０４に供給される。液晶画素ドライバ１０４は供給されたデータ信号のレベルに応じて、第１の電圧信号線１１８に供給される第１の電圧１１６、又は第２の電圧信号線１１９に供給される第２の電圧１１７のいずれかを液晶画素１０５の画素電極１０６に供給する。第１の電圧１１６は、液晶装置がノーマリーホワイト表示の場合に、液晶画素１０５を黒表示状態とする電圧であり、一方第２の電圧１１７は液晶画素１０５を白表示状態とする電圧である。
メモリ回路１０３に保持されたデータ信号がＨレベルの場合は、液晶画素ドライバ１０４において、ノーマリーホワイト表示の場合液晶を黒表示させる第１の電圧信号線１１８に接続されるゲートが導通状態となり、画素電極１０６に第１の電圧１１６が供給され、対向電極１０８に供給される基準電圧１２２との電位差により液晶画素１０５が黒表示状態となる。同様に、保持されたデータ信号がＬレベルの場合は、液晶画素ドライバ１０４において第２の電圧信号線１１９に接続されるゲートが導通状態となり、画素電極１０６に第２の電圧１１７が供給され液晶画素１０５が白表示状態となる。
以上の構成により、電源電圧、第１、第２の電圧信号および基準電圧ともロジック電圧程度で駆動でき、かつ画面表示の書き換えが必要ない場合はメモリ回路のデータ保持機能により表示状態を保持できるのでほとんど電流が流れない。また、行と列の２つの走査線の選択信号の論理により画素への書き込みを制御する構成として、データ線の電位とは無関係に画素を制御できるようにしたので、従来のスタティック駆動型液晶装置のように２本のデータ線のデータ信号をデータ書き込み時には逆位相（相補データ信号）に設定して書き込み、データ保持時にはデータ線をハイインピーダンスとしてデータ線に接続されたトランジスタを非導通とするような煩雑な制御が必要なくなる。さらに、１つのスイッチング制御回路１０９で２つの液晶画素駆動回路１０１を同時に制御する構成としたので、スイッチング制御回路１０９を半分に減らずことができ、かつ列走査線駆動回路１１３の回路構成も簡単にすることができる。
なお、液晶画素１０５は、保持されたデータ信号に応じて液晶画素ドライバ１０４から出力された第１の電圧１１６或いは第２の電圧１１７のいずれか一方が選択されて供給される画素電極１０６が画素毎に設けられ、この画素電極１０６と対向電極１０８との間に介在する液晶層１０７に両電極の電位差が印加され、この電位差に応じた液晶分子の配向変化に応じて黒表示状態（オン表示状態ともいう）もしくは白表示状態（オフ表示状態ともいう）となる。液晶装置は、半導体基板とガラス等の光透過性基板との間に液晶を封入して挟持し、半導体基板に、マトリクス状に画素電極を配置し、その画素電極の下方に上記液晶画素駆動回路、行走査線、列走査線、データ線、行走査線駆動回路、列走査線駆動回路などを形成する。半導体基板にはＭＯＳ構造の移動度の高い相補型のトランジスタが形成でき、且つ多層配線構造が容易にできるので、このトランジスタや多層配線を用いて上記各種回路を構成することができる。各画素は、画素電極１０６と、対向する光透過性基板の内面に形成された対向電極１０８との間に画素毎に電圧を印加して、その間に介在される画素毎の液晶層１０７に電圧供給し、液晶分子の配向を各画素毎に変化させる。
このとき、液晶画素１０５の画素電極１０６を、金属や誘電体多層膜等の光反射型の電極として構成し、液晶画素電極下の半導体基板に電気的絶縁膜を介して液晶画素駆動回路１０１を配設する構成とすれば、大幅に開口率が向上する。すなわち、従来では、透明基板上にＴＦＴを用いて各液晶画素駆動回路が構成されており、光透過領域とはならない液晶画素駆動回路が１画素面積内に占める面積分によって液晶画素の開口率が制限されていたが、それに比べて本発明では画素電極と液晶画素駆動回路が積層構造となっており、液晶画素駆動回路の上に１画素の全面積にほぼ近い反射型画素電極を配置できるので、大幅に開口率が向上し、明るく読みやすい画面が得られる。
図５の列走査線駆動回路１１３は、図９に示すようなシフトレジスタ回路で構成することができる。図９において、正論理（Ｈレベルがアクティブレベル）の走査信号１２１−１とクロック信号１２１−２の２信号からなる列走査線駆動回路用制御信号１２１が入力され、クロック信号１２１−２に同期して順次列走査線１１２−ｍを負論理（Ｌレベルのときアクティブレベル）で選択することができる。すなわち、クロック信号１２１−２はＣＭＯＳトランジスタ構成のインバータ１１３−６で反転された信号とともに、シフトレジスタ回路の制御信号として用いられ、走査信号１２１−１はクロック信号１２１−２の立ち上がりで初段のＣＭＯＳトランジスタ構成のクロックドインバータ１１３−１により取り込まれ、ＣＭＯＳトランジスタ構成のインバータ１１３−３により反転され、クロック信号１２１−２の立ち下がりで２個のＣＭＯＳトランジスタ構成のクロックドインバータ１１３−２、１１３−４により、出力を帰還して走査信号を保持する動作と走査信号の次段への転送動作が行われ、順次走査信号が転送されていく。ＣＭＯＳトランジスタ構成のＮＡＮＤゲート回路１１３−５は２つの隣接段の出力の論理積を行い、選択信号を出力する。ＮＡＮＤゲート回路１１３−５は選択信号１１２−ｍと１１２−ｍ＋１の出力位相が互いに重ならないように設けられている。この構成によると、走査線は順次選択されることとなる。
同じく行走査線駆動回路１１１も、図９と同様なシフトレジスタ回路で構成すれば、２つの走査線駆動回路の回路構成および制御を単純化することができる。
また、列走査線駆動回路１１３は図１０に示すような走査線の本数に応じたビット数（ＡＸ０，／ＡＸ０，〜ＡＸ７，／ＡＸ７）のデコーダ回路で構成することができる。アドレス信号からなる列走査線駆動回路用制御信号１２１を入力するデコーダ回路構成とし、制御信号１２１をＣＭＯＳトランジスタ構成のＮＡＮＤゲート回路１１３−７によりデコードして該当する列走査線１１２−ｍを選択し、選択信号を出力することができる。このような構成によると、アドレス信号に応じて任意の走査線に選択信号を出力することができ、各画素をランダムアクセスすることが可能となる。
同じく行走査線駆動回路１１１も、図１０と同様なデコーダ回路で構成すれば、画面の一部分の表示だけを書き換えたい場合、目的とする画素のみの液晶画素駆動回路を制御してデータ信号を書き換えることが可能となる。本発明においては、各画素にはメモリ回路１０３が設けられており、スイッチング回路１０２が行と列の走査線の選択信号により導通されない限りは、メモリ回路１０３に書き込まれたデータ信号を保持するので、書き換えたい画素のみをアクセスして書き換えることが可能となる。
なお、図６に示すように本実施形態において、スイッチング制御回路１０９はＣＭＯＳトランジスタ構成のＮＯＲゲート回路１０９−１とＣＭＯＳトランジスタ構成のインバータ１０９−２の論理回路により構成することができる。ＮＯＲゲート回路１０９−１は２入力とも負論理の選択信号が入力された時に正論理のオン信号を出力し、インバータ１０９−２により負論理のオン信号を出力する。また、スイッチング回路１０２はＣＭＯＳトランジスタ構成のトランスミッションゲート１０２−１により構成することができる。トランスミッションゲート１０２−１はスイッチング制御回路１０９のオン信号に基づいて導通して列データ線１１５とメモリ回路１０３を繋ぎ、オフ信号に基づいて非導通となる。メモリ回路１０３はＣＭＯＳトランジスタ構成のクロックドインバータ１０３−１とＣＭＯＳトランジスタ構成のインバータ１０３−２を帰還接続した構成とすることができる。データ信号はスイッチング制御回路１０９のオン信号によりスイッチング回路１０２からメモリ回路１０３に取り込まれ、インバータ１０３−２により反転され、スイッチング制御回路１０９のオフ信号により動作するクロックドインバータ１０３−１により出力を帰還してデータ信号を保持する。液晶画素ドライバ１０４は２個のＣＭＯＳトランジスタ構成のトランスミッションゲート１０４−１、１０４−２により構成することができる。メモリ回路１０３に保持されたデータ信号がＨレベルの場合は、液晶画素ドライバ１０４において、ノーマリーホワイト表示の場合液晶を黒表示させる第１の電圧信号線１１８に接続されるトランスミッションゲート１０４−１が導通状態となり、画素電極１０６に第１の電圧１１６が供給され、対向電極１０８に供給される基準電圧１２２との電位差により液晶画素１０５が黒表示状態となる。同様に、保持されたデータ信号がＬレベルの場合は、第２の電圧信号線１１９に接続されるトランスミッションゲート１０４−２が導通状態となり、画素電極１０６に第２の電圧１１７が供給され液晶画素１０５が白表示状態となる。
本実施形態では同時入力データ信号を２ビットとしたが、これに限定するものではない。例えば、カラー表示を行う際にＲＧＢ３色分のデータ信号を同時に入力するために、同時入力データ信号を３ビットとしても良い。
〔第４の実施形態〕
図７は、本発明の第４の実施形態の電気光学装置である液晶装置における画素及びその駆動回路などの要部を示すブロック図である。図８はその詳細な回路図である。
本実施形態は図７に示すとおり、第３の実施形態で示した図５のブロック図に、列データ線１１５が入力データ線１１４から分岐する点に配置されるラッチ回路２０１を加えた構成となる。本実施形態において特段説明しない構成は、第３の実施形態と同一な構成である。
ラッチ回路２０１は、列走査線１１２−ｍが選択時には対応する列データ線１１５−ｄに入力データ線１１４からデータ信号を取り込み、非選択時には列データ線１１５−ｄのデータ信号を保持する。
以上の構成により、入力データ線１１４に寄生する容量を、選択されているラッチ回路２０１に繋がった列データ線１１５の容量だけにすることができ、消費電力を大幅に低減できる。
なお、本実施形態は図８に示すとおり、第３の実施形態で示した図６の回路図に、ラッチ回路２０１を加えた構成となる。ラッチ回路２０１はＣＭＯＳトランジスタ構成のクロックドインバータ２０１−１、２０１−２とＣＭＯＳトランジスタ構成のインバータ２０１−３の論理回路により構成することができる。列走査線１１２−ｍの選択信号はＣＭＯＳトランジスタ構成のインバータ２０２で反転された信号とともに、ラッチ回路２０１の制御用信号として用いられる。入力データ線１１４から入力されたデータ信号は列走査線１１２−ｍの選択信号の立ち下がりで初段のクロックドインバータ２０１−１により取り込まれ、インバータ２０１−３により反転され、列走査線１１２−ｍの選択信号の立ち上がりでクロックドインバータ２０１−２により、出力を帰還してデータ信号を保持する動作が行われる。
本実施形態では同時入力データ信号を２ビットとしたが、これに限定するものではない。例えば、カラー表示を行う際にＲＧＢ３色分のデータ信号を同時に入力するために、同時入力データ信号を３ビットとしても良い。
〔第５の実施形態〕
図１１に、以上の第１乃至第４の実施形態による本発明の電気光学装置を携帯電話に用いた例を示す。携帯電話３０２の表示部３０１として本発明の液晶装置を用いた。
以上の構成により、バッテリー駆動をする際に従来の単純マトリクス型液晶装置を用いた電子機器に比べて大幅な長寿命化を実現することができ、かつ従来のスタティック駆動型液晶装置に比べて簡便な制御方法および制御回路構成にできる。
本実施形態では携帯電話を例にとったが、これに限定するものではない。例えば、本発明の電気光学装置は、時計、ページャー、プロジェクタといった各種電子機器にも適用できる。プロジェクタの場合は、本発明の電子光学装置を光変調装置として用いることになる。
なお、本発明の電気光学装置は、上述した各実施形態に限られるものではなく、本願明細書の全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学装置もまた本発明の技術的範囲に含まれるものである。
例えば、各実施形態においては、電気光学装置として液晶装置を用いて説明したが、画素を液晶画素に代えて、他の電気光学部材に置き換えた電気光学装置にも適用できる。液晶装置以外の電気光学装置としては、各画素毎にミラーを配置してそのミラーの角度を画像信号に応じて可変するデジタル・マイクロミラー・デバイス（ＤＭＤ）や、プラズマ・ディスプレイ・パネル（ＰＤＰ），フィールド・エミッション・ディスプレイ（ＦＥＤ），エレクトロ・ルミネッセンス（ＥＬ）等の発光素子を各画素に備えた自発光型表示装置でもよい。但し、このような電気光学装置では、画素回路が形成された単一の基板のみで構成されることがあったり、半導体基板ではなくガラス基板を用いる場合があったりするが、このような構造であっても本発明を適用することは可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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