(57)【特許請求の範囲】
【請求項１】
金属プラグを有する半導体装置において、半導体基板上に形成された多結晶シリコン層と、前記半導体基板および前記多結晶シリコン層の上に形成された絶縁膜と、前記絶縁膜に設けられ、前記多結晶シリコン層に接続するスルーホールと、前記スルーホールの内面に積層された複数の密着層と、前記複数の密着層上に形成されたバリア層と、前記バリア層上に設けられ、前記スルーホールの内部に形成された金属プラグとを備え、前記複数の密着層は、窒素プラズマ処理により表面が窒化された密着層が複数回形成されてなることを特徴とする半導体装置。
【請求項２】
金属プラグを有する半導体装置において、半導体基板上の所定領域に形成された金属珪化物層と、前記半導体基板および前記金属珪化物層の上に形成された第１絶縁膜と、前記所定領域を除く前記第１絶縁膜に設けられた開口部の内部に形成された多結晶シリコン層と、前記第１絶縁膜および前記多結晶シリコン層の上に形成された第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜に設けられ、前記金属珪化物層に接続する第１スルーホールと、前記第２絶縁膜に設けられ、前記多結晶シリコン層に接続する第２スルーホールと、前記第１スルーホールおよび前記第２スルーホールの内面に積層された複数の密着層と、前記複数の密着層上に形成されたバリア層と、前記バリア層上に設けられ、前記第１スルーホールおよび前記第２スルーホールの内部に形成された第１金属プラグおよび第２金属プラグとを備え、前記複数の密着層は、窒素プラズマ処理により表面が窒化された密着層が複数回形成されてなることを特徴とする半導体装置。
【請求項３】
前記密着層はチタンからなり、前記バリア層は窒化チタンからなり、前記金属プラグはタングステンからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記密着層はタンタルからなり、前記バリア層は窒化タンタルからなり、前記金属プラグは銅からなることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記スルーホール、あるいは、前記第２のスルーホールの底部に露出している前記多結晶シリコン層上に形成され、該多結晶シリコン層のシリコンと前記バリア層のチタンとが反応した珪化チタンとをさらに備えたことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記密着層の膜厚は、１．５ｎｍ以下であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
金属プラグを有する半導体装置の製造方法において、半導体基板上に多結晶シリコン層を形成する工程（ ｃ ） と、前記半導体基板および前記多結晶シリコン層の上に絶縁膜を形成する工程（ ｄ ） と、前記絶縁膜に設けられ、前記多結晶シリコン層に接続するスルーホールとを形成する工程（ ｅ ） と、前記絶縁膜の表面と前記スルーホールの内面とに密着層を形成する工程（ ｆ ） と、前記密着層に対して窒素プラズマ処理を施して、該密着層の表面を窒化する工程（ ｇ ） と、前記密着層の上にバリア層を形成する工程（ ｈ ） と、前記バリア層上に金属層を形成する工程（ ｉ ） と、前記絶縁膜上の前記金属層、前記バリア層および前記密着層を除去して、前記スルーホールの内部に金属プラグを形成する工程（ ｊ ） とを備え、前記工程（ ｆ ） から前記工程（ ｇ ） までを複数回繰り返して前記密着層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
金属プラグを有する半導体装置の製造方法において、半導体基板上の所定領域に金属珪化物層を形成する工程（ ａ ） と、前記半導体基板および前記金属珪化物層の上に第１絶縁膜を形成する工程（ ｂ ） と、前記所定領域を除く前記第１絶縁膜に開口部を形成後、該開口部の内部に多結晶シリコン層を形成する工程（ ｃ ） と、前記第１絶縁膜および前記多結晶シリコン層の上に第２絶縁膜を形成する工程（ ｄ ） と、前記第１絶縁膜および前記第２絶縁膜に設けられ、前記金属珪化物層に接続する第１スルーホールと、前記第２絶縁膜に設けられ、前記多結晶シリコン層に接続する第２スルーホールとを形成する工程（ ｅ ） と、前記第２絶縁膜の表面と前記第１スルーホールおよび前記第２スルーホールの内面とに密着層を形成する工程（ ｆ ） と、前記密着層に対して窒素プラズマ処理を施して、該密着層の表面を窒化する工程（ ｇ ） と、前記密着層上にバリア層を形成する工程（ ｈ ）と、前記バリア層上に金属層を形成する工程（ ｉ ）と、前記第２絶縁膜上の前記金属層、前記バリア層および前記密着層を除去して、前記第１スルーホールおよび前記第２スルーホールの内部に第１金属プラグおよび第２金属プラグを形成する工程（ ｊ ）とを備え、前記工程（ ｆ ）から前記工程（ ｇ ）までを複数回繰り返して前記密着層を形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記密着層はチタンからなり、前記バリア層は窒化チタンからなり、前記金属層はタングステンからなることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記密着層はタンタルからなり、前記バリア層は窒化タンタルからなり、前記金属層は銅からなることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ ｆ ） において、前記スルーホール、あるいは、前記第２スルーホールの底部に露出している前記多結晶シリコン層のシリコンと前記バリア層のチタンとが反応して珪化チタンが形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ ｆ ） において、１サイクルに形成する前記密着層の膜厚は、１．５ｎｍ以下であることを特徴とする請求項７〜１１の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、タングステンプラグ（Ｗプラグ）の形成技術に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴い、トランジスタと配線との接続にＷプラグが用いられている。特に、多結晶シリコン（ポリＳｉ）層上に開口された低アスペクト比のスルーホールと、金属珪化物層上に開口された高アスペクト比のスルーホールとにＷプラグを形成する従来技術では、２つのスルーホールが開口された状態から同時にアルゴン（Ａｒ）スパッタによりスルーホール底部のポリＳｉ表面と金属珪化物表面とを清浄化し、その後化学気相堆積（ＣＶＤ）法によるチタン（Ｔｉ）膜と、ＣＶＤ法による窒化チタン（ＴｉＮ）膜と、ＣＶＤ法によるタングステン（Ｗ）膜とを順次堆積し、化学的機械研磨（ＣＭＰ）法による研磨工程を経て、上記のＷプラグが形成されている（例えば、特許文献１参照）。
【０００３】
以下、従来例の半導体装置及びその製造方法について、図面に基づいて説明する。図５は、従来例の半導体装置の製造工程を示す断面図である。
【０００４】
まず、図５（ａ）に示すように、Ｓｉ基板２１上に金属珪化物層２２を形成した後に第１絶縁膜２３を堆積し、リソグラフィー法、ドライエッチング法、ＣＶＤ法およびＣＭＰ法を用いて第１絶縁膜２３中にポリＳｉ層２４を形成し、その上に第２絶縁膜２５を堆積する。次いで、リソグラフィー法およびドライエッチング法を用いて、第１絶縁膜２３および第２絶縁膜２５中に第１スルーホール２６と、第２絶縁膜２５中に第２スルーホール２７とを形成する。
【０００５】
次に、図５（ｂ）に示すように、第１スルーホール２６および第２スルーホール２７の底部表面の清浄化を行った後、ＣＶＤ法によりＴｉ膜２８、ＴｉＮ膜２９、Ｗ膜３０を順次形成する。
【０００６】
次に、図５（ｃ）に示すように、第２絶縁膜２５上のＷ膜３０、ＴｉＮ膜２９、Ｔｉ膜２８をＣＭＰ法により除去することにより金属珪化物層２２上の第１Ｗプラグ３１とポリＳｉ層２４上の第２Ｗプラグ３２とが形成される。
【０００７】
【特許文献１】
特開平９−１３９４７５号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の従来例では以下のような問題が発生する。
【０００９】
金属珪化物層２２上に開口された第１スルーホール２６に形成される第１Ｗプラグ３１の電気抵抗を充分低く抑えるためには、第１スルーホール２６底部の金属珪化物層２２上にある程度の量のＴｉ膜２８を堆積する必要があるが、それは同時に開口されている第２スルーホール２７底部のポリＳｉ層２４上にも堆積される。その際に従来例では、Ｔｉ膜２８堆積時にポリＳｉとＴｉが反応することで過剰の二珪化チタン（ＴｉＳｉ2）がスルーホール底部に形成され、第２スルーホール２７底部でのボイドの形成や第２Ｗプラグ３２の抵抗上昇、さらには歩留まりの低下を引き起こすこととなり、ポリＳｉ層２４上の第２Ｗプラグ３２と金属珪化物層２２上の第１Ｗプラグ３１との同時形成は困難であった。
【００１０】
また、上記の課題を解決するために、第１Ｗプラグ３１と第２Ｗプラグ３２とを別々に形成する従来例もあるが、これでは半導体装置の製造工程数を増加させることになる。
【００１１】
本発明は上記の課題を鑑みてなされたものであり、金属珪化物層上とポリＳｉ層上とにＷプラグを備え、ポリＳｉ層上におけるスルーホール底部のボイド形成およびＷプラグの抵抗上昇を防止し、かつ高歩留まりで形成するための半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明による半導体装置は、金属プラグを有する半導体装置において、半導体基板上に形成された多結晶シリコン層と、半導体基板および多結晶シリコン層の上に形成された絶縁膜と、絶縁膜に設けられ、多結晶シリコン層に接続するスルーホールと、スルーホールの内面に形成された密着層と、密着層上に形成されたバリア層と、バリア層上に設けられ、スルーホールの内部に形成された金属プラグとを備え、密着層は、窒素プラズマ処理により該密着層の表面が窒化されており、該窒化された密着層を複数回形成する。
【００１３】
上記の構成によれば、多結晶シリコン層上におけるスルーホール底部のボイド形成および金属プラグの抵抗上昇を防止し、かつ高歩留まりで形成することができる。
【００１４】
また、本発明による半導体装置は、金属プラグを有する半導体装置において、半導体基板上の所定領域に形成された金属珪化物層と、半導体基板および金属珪化物層の上に形成された第１絶縁膜と、所定領域を除く第１絶縁膜に設けられた開口部の内部に形成された多結晶シリコン層と、第１絶縁膜および多結晶シリコン層の上に形成された第２絶縁膜と、第１絶縁膜および第２絶縁膜に設けられ、金属珪化物層に接続する第１スルーホールと、第２絶縁膜に設けられ、多結晶シリコン層に接続する第２スルーホールと、第１スルーホールおよび第２スルーホールの内面に形成された密着層と、密着層上に形成されたバリア層と、バリア層上に設けられ、第１スルーホールおよび第２スルーホールの内部に形成された第１金属プラグおよび第２金属プラグとを備え、密着層は、窒素プラズマ処理により該密着層の表面が窒化されており、該窒化された密着層を複数回形成する。
【００１５】
上記の構成によれば、金属珪化物層上と多結晶シリコン層上とに金属プラグを同時に備え、多結晶シリコン層上におけるスルーホール底部のボイド形成および金属プラグの抵抗上昇を防止し、かつ高歩留まりで形成することができる。
【００１６】
上記の半導体装置において、密着層はチタンからなり、バリア層は窒化チタンからなり、金属層はタングステンからなることが好ましい。
【００１７】
上記の半導体装置において、スルーホール、あるいは、第２スルーホールの底部に露出している多結晶シリコン層上に形成され、該多結晶シリコン層のシリコンとバリア層のチタンとが反応した珪化チタンとをさらに備えたことが好ましい。
【００１８】
上記の半導体装置において、密着層の膜厚は、１．５ｎｍ以下であることが好ましい。
【００１９】
次に、本発明による半導体装置の製造方法は、金属プラグを有する半導体装置の製造方法において、半導体基板上に多結晶シリコン層を形成する工程（ｃ）と、半導体基板および多結晶シリコン層の上に絶縁膜を形成する工程（ｄ）と、絶縁膜に設けられ、多結晶シリコン層に接続するスルーホールとを形成する工程（ｅ）と、絶縁膜の表面とスルーホールの内面とに密着層を形成する工程（ｆ）と、密着層に対して窒素プラズマ処理を施して、該密着層の表面を窒化する工程（ｇ）と、密着層上にバリア層を形成する工程（ｈ）と、バリア層上に金属層を形成する工程（ｉ）と、絶縁膜上の金属層、バリア層および密着層を除去して、スルーホールの内部に金属プラグを形成する工程（ｊ）とを備え、工程（ｆ）から工程（ｇ）までを複数回繰り返して密着層を形成する。
【００２０】
上記の構成によれば、多結晶シリコン層上におけるスルーホール底部のボイド形成および金属プラグの抵抗上昇を防止し、かつ高歩留まりで形成することができる。
【００２１】
また、本発明による半導体装置の製造方法は、金属プラグを有する半導体装置の製造方法において、半導体基板上の所定領域に金属珪化物層を形成する工程（ａ）と、半導体基板および金属珪化物層の上に第１絶縁膜を形成する工程（ｂ）と、所定領域を除く第１絶縁膜に開口部を形成後、該開口部の内部に多結晶シリコン層を形成する工程（ｃ）と、第１絶縁膜および多結晶シリコン層の上に第２絶縁膜を形成する工程（ｄ）と、第１絶縁膜および第２絶縁膜に設けられ、金属珪化物層に接続する第１スルーホールと、第２絶縁膜に設けられ、多結晶シリコン層に接続する第２スルーホールとを形成する工程（ｅ）と、第２絶縁膜の表面と第１スルーホールおよび第２スルーホールの内面とに密着層を形成する工程（ｆ）と、密着層に対して窒素プラズマ処理を施して、該密着層の表面を窒化する工程（ｇ）と、密着層上にバリア層を形成する工程（ｈ）と、バリア層上に金属層を形成する工程（ｉ）と、第２絶縁膜上の金属層、バリア層および密着層を除去して、第１スルーホールおよび第２スルーホールの内部に第１金属プラグおよび第２金属プラグを形成する工程（ｊ）とを備え、工程（ｆ）から工程（ｇ）までを複数回繰り返して密着層を形成する。
【００２２】
上記の構成によれば、金属珪化物層上と多結晶シリコン層上とに金属プラグを同時に備え、多結晶シリコン層上におけるスルーホール底部のボイド形成および金属プラグの抵抗上昇を防止し、かつ高歩留まりで形成することができる。
【００２３】
上記の半導体装置の製造方法において、密着層はチタンからなり、バリア層は窒化チタンからなり、金属層はタングステンからなることが好ましい。
【００２４】
上記の半導体装置の製造方法において、工程（ｆ）において、スルーホール、あるいは、第２スルーホールの底部に露出している多結晶シリコン層のシリコンとバリア層のチタンとが反応して珪化チタンが形成されることが好ましい。
【００２５】
上記の半導体装置の製造方法において、工程（ｆ）において、１サイクルに形成する密着層の膜厚は、１．５ｎｍ以下であることが好ましい。
【００２６】
【発明の実施の形態】
以下、本発明の半導体装置および半導体装置の製造方法の実施形態について、図面に基づいて説明する。図１〜図２は、従来の半導体装置の製造工程を示す断面図である。
【００２７】
まず、図１（ａ）に示すように、Ｓｉ基板１上に金属珪化物層（例えば、コバルトシリサイド層）２を形成した後、その上に第１絶縁膜（例えば、シリコン酸化膜）３を堆積する。続いて、リソグラフィー法、ドライエッチング法、ＣＶＤ法およびＣＭＰ法を用いて第１絶縁膜３中にポリＳｉ層４を形成した後、その上に第２絶縁膜（例えば、シリコン酸化膜）５を堆積する。
【００２８】
次に、図１（ｂ）に示すように、リソグラフィー法およびドライエッチング法を用いて第１絶縁膜３および第２絶縁膜５中に第１スルーホール６と、第２絶縁膜５中に第２スルーホール７とを形成する。
【００２９】
次に、ドライエッチング法またはウェットエッチング法を用いて第１スルーホール６および第２スルーホール７の底部表面の清浄化を行った後、図１（ｃ）に示すように、ＣＶＤ法により密着層になるＴｉ膜８を堆積する。
【００３０】
次に、図２（ａ）に示すように、Ｔｉ膜８表面に対して窒素プラズマ処理（例えば、窒素ガスやアンモニアガス）を施してＴｉ膜表面の窒化を行う。この後、Ｔｉ膜の堆積とＴｉ膜表面の窒化とを繰り返して所望のＴｉ膜厚を有するＴｉ膜８を形成する。
【００３１】
次に、図２（ｂ）に示すように、ＣＶＤ法によりバリア層、金属層になるＴｉＮ膜９、Ｗ膜１０を順次堆積する。
【００３２】
次に、図２（ｃ）に示すように、第２絶縁膜５上のＷ膜１０、ＴｉＮ膜９、Ｔｉ膜８をＣＭＰ法により除去することにより、金属珪化物層２上に第１Ｗプラグ１１とポリＳｉ層４上に第２Ｗプラグ１２とが形成される。
【００３３】
最後に、第１Ｗプラグ１１と第２Ｗプラグ１２とに接続する上部配線層（不図示）が形成される。
【００３４】
ここで、Ｔｉ膜８の形成方法に関して詳しく説明する。ＣＶＤ法によりＴｉ膜８を堆積する場合、金属珪化物層２上の第１スルーホール６底部に露出している金属珪化物とＴｉとの反応性は低いため、両者の間で化学反応が生じることなくスルーホール６底部にはＴｉ膜８が堆積される。しかしながら、ポリＳｉ層４上の第２スルーホール７底部に露出しているポリＳｉとＴｉとの反応性は高いため、供給されたＴｉ原子はポリＳｉ層４のＳｉ原子と反応してＴｉＳｉ2が形成される。また、形成されたＴｉＳｉ2上にさらにＴｉ原子が供給された場合にも、ポリＳｉ層４からはそれに相応するＳｉ原子が供給されるために、ＴｉＳｉ2の形成が継続的に進行する。このように、下地のポリＳｉ層４からＴｉＳｉ2形成に必要とされるＳｉ原子が供給されるため、ポリＳｉ層４にはＳｉ原子の移動によるボイドが発生してしまう。
【００３５】
すなわち、このＳｉ原子の移動によるボイド形成を抑制するためには、Ｔｉ膜堆積の間継続する第２スルーホール７底部でのＴｉＳｉ2の形成を抑制することが必要である。そのため、ある一定量のＴｉ膜を堆積した後に半導体基板表面に対して窒素プラズマ処理を施し、第２スルーホール７底部に形成されたＴｉＳｉ2表面を窒化することでＳｉ原子とＴｉ原子との反応性を下げることが有効である。
【００３６】
まず、Ｔｉ膜堆積および表面窒化の繰り返しによる第１の効果として、ボイドの抑制が挙げられる。図３に、ＣＶＤ法により１０ｎｍのＴｉ膜を堆積した場合（ａ）と、５ｎｍのＴｉ膜堆積とその表面窒化とを２回施すことにより合計１０ｎｍのＴｉ膜を堆積した場合（ｂ）との第２スルーホール７底部の断面観察結果を示す。１０ｎｍのＴｉ膜を堆積した場合では第２スルーホール７底部にボイドが形成されているのに対し、Ｔｉ膜堆積および表面窒化の繰り返しにより同一膜厚を堆積した場合ではスルーホール７底部にボイドは見られず、ボイド形成が抑制されていることが明らかである。
【００３７】
また、Ｔｉ膜堆積および表面窒化の繰り返しによる第２の効果として、Ｔｉ膜比抵抗の低減が挙げられる。図４に、通常の手法により堆積した２０ｎｍのＴｉ膜の比抵抗と、Ｔｉ膜堆積および表面窒化の繰り返しにより堆積した２０ｎｍのＴｉ膜の比抵抗を示す。Ｔｉ膜堆積および表面窒化の繰り返しによりＴｉ膜の比抵抗は１３％程度低減しており、この手法でＴｉ膜を堆積することでＷプラグの抵抗値を低減させることが可能である。
【００３８】
以上のような理由から、Ｔｉ膜８の堆積はＣＶＤ法により行い、さらにその膜形成はＴｉ膜堆積および表面窒化の繰り返しによることが望ましい。
【００３９】
また、Ｔｉ膜堆積および表面窒化の繰り返しにおいて所望の膜厚のＴｉ膜を得る際、その１サイクルに第２スルーホール７底部に堆積するＴｉ量は、膜厚換算で１．５ｎｍ以下とすることが望ましい。これは以下の理由による。
【００４０】
第２スルーホール７底部のポリＳｉ層４上にＴｉ膜厚換算で１．５ｎｍ以上のＴｉ膜が堆積された場合、Ｔｉ原子が供給されるポリＳｉ上ではＴｉＳｉ2が形成されることによりボイドが発生する。第２スルーホール７底部にボイドを生じさせないためには、１回のＴｉ膜堆積で第２スルーホール７底部に堆積されるＴｉ量は、膜厚は１．５ｎｍ以下であることが望ましい。
【００４１】
なお、本実施形態では、金属珪化物層およびポリＳｉ層の上に第１Ｗプラグおよび第２Ｗプラグを同時に形成する場合について説明したが、ポリＳｉ層の上だけにＷプラグを形成する場合に用いても本発明の効果は得られる。
【００４２】
また、密着層とバリア層と金属層に、それぞれＴｉ膜とＴｉＮ膜とＷ膜を用いたが、これに代えて、例えばタンタル膜と窒化タンタル膜と銅膜を用いても本発明の効果は得られる。
【００４３】
また、本発明の好ましい実施形態について説明したが、本発明は上記の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形や変更が可能である。
【００４４】
【発明の効果】
以上説明したように、本発明の半導体装置及びその製造方法によれば、金属珪化物層上とポリＳｉ層上とにＷプラグを同時に備え、ポリＳｉ層上におけるスルーホール底部のボイド形成およびＷプラグの抵抗上昇を防止し、かつ高歩留まりで形成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体装置の製造工程を示す断面図
【図２】本発明の実施形態における半導体装置の製造工程を示す断面図
【図３】スルーホール底部の断面写真を示す比較図（本発明と従来例）
【図４】チタン膜の比抵抗を示す比較図（本発明と従来例）
【図５】従来例の半導体装置の製造工程を示す断面図
【符号の説明】
１、２１  半導体基板
２、２２  金属珪化物層
３、２３  第１絶縁膜
４、２４  多結晶シリコン層
５、２５  第２絶縁膜
６、２６  第１スルーホール
７、２７  第２スルーホール
８、２８  チタン膜
９、２９  窒化チタン膜
１０、３０  タングステン膜
１１、３１  第１タングステンプラグ
１２、３２  第２タングステンプラグ
【図１】
0003687652.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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