(57)【特許請求の範囲】
【請求項１】
ゲート制御信号にしたがって入力データを継断するゲート部、当該ゲート部を介したデータを所定の規格値に規格化する規格化回路、を備え、ゲート部が継状態のときに、入力データに対応した信号を規格化回路を介して出力データとして出力し、ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データに対応した信号を規格化回路から出力データとして出力するよう構成した順序回路であって、
ゲート部の出力端に結合され、当該出力端に現れる信号に対応した分極状態を保持する強誘電体コンデンサを備え、
前記強誘電体コンデンサの一端を前記ゲート部の出力端に結合するとともに、強誘電体コンデンサの他端に、前記ゲート制御信号に同期した電圧を印加するよう構成した、
ことを特徴とする、強誘電体を用いた順序回路。
【請求項２】
請求項１の強誘電体を用いた順序回路において、
順序回路の電源投入とともに、前記ゲート制御信号に同期した強誘電体コンデンサの他端からの電圧を立ち上げるよう構成した、
ことを特徴とする、強誘電体を用いた順序回路。
【請求項３】
ゲート制御信号にしたがって入力データを継断するゲート部、当該ゲート部を介したデータを所定の規格値に規格化する規格化回路、を備え、ゲート部が継状態のときに、入力データに対応した信号を規格化回路を介して出力データとして出力し、ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データに対応した信号を規格化回路から出力データとして出力するよう構成した順序回路、
を直列に２つ結合し、入力側の順序回路の出力データを出力側の順序回路の入力データとして出力側の順序回路のゲート部に与える順序回路であって、
結合した２つの順序回路のうち少なくとも一方の順序回路が、
ゲート部の出力端に結合され、当該出力端に現れる信号に対応した分極状態を保持する強誘電体コンデンサを備え、
前記強誘電体コンデンサの一端を前記ゲート部の出力端に結合するとともに、強誘電体コンデンサの他端に、前記ゲート制御信号に同期した電圧を印加するよう構成し、
入力側の順序回路のゲート部を制御するゲート制御信号と出力側の順序回路のゲート部を制御するゲート制御信号とが相互に反転した位相となるようにした、
ことを特徴とする、強誘電体を用いた順序回路。
【請求項４】
請求項３の強誘電体を用いた順序回路であって、
入力側および出力側の順序回路の強誘電体コンデンサの他端に、同一タイミングで前記電圧を印加するよう構成したこと、
を特徴とする、強誘電体を用いた順序回路。
【請求項５】
請求項１ないし請求項4のいずれかの回路を用いたこと、
を特徴とする半導体装置。
【請求項６】
ゲート制御信号にしたがって入力データを継断するゲート部、当該ゲート部を介したデータを所定の規格値に規格化する規格化回路、を備え、ゲート部が継状態のときに、入力データに対応した信号を規格化回路を介して出力データとして出力し、ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データに対応した信号を規格化回路から出力データとして出力するよう構成した順序回路であって、データに対応した情報を記憶する一端を前記ゲート部の出力端に結合する強誘電体コンデンサを備えた順序回路、を用いてデータを記憶して再生する方法であって、
強誘電体コンデンサの他端に、前記ゲート制御信号に同期した電圧を印加し、
前記保持されたデータに対応した情報を強誘電体コンデンサに記憶するとともに、強誘電体コンデンサに記憶された情報に基づいて当該データを再生すること、
を特徴とするデータ記憶再生方法。
【請求項７】
ゲート制御信号にしたがって入力データを継断するゲート部、当該ゲート部を介したデータを所定の規格値に規格化する規格化回路、を備え、ゲート部が継状態のときに、入力データに対応した信号を規格化回路を介して出力データとして出力し、ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データに対応した信号を規格化回路から出力データとして出力するよう構成した順序回路を直列に２以上結合した構成を有する順序回路であって、データに対応した情報を記憶する一端を前記ゲート部の出力端に結合する強誘電体コンデンサを備えた順序回路、を用いてデータを記憶して再生する方法であって、
入力側の順序回路のゲート部と制御するゲート制御信号と出力側の順序回路のゲート部を制御するゲート制御信号とを相互に反転した位相として与え、
強誘電体コンデンサの他端に、前記ゲート制御信号に同期した電圧を印加し、
前記保持されたデータに対応した情報を強誘電体コンデンサに記憶するとともに、強誘電体コンデンサに記憶された情報に基づいて当該データを再生すること、
を特徴とするデータ記憶再生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は順序回路等に関し、特に強誘電体を用いた順序回路等に関する。
【０００２】
【従来の技術】
ラッチ回路やフリップフロップ回路などの順序回路が知られている。図８に、従来の順序回路の一例として、フリップフロップ回路２を示す。図９は、図８に示すフリップフロップ回路２の動作を示すタイミングチャートである。フリップフロップ回路２は、ラッチ回路４（マスターラッチ回路）とラッチ回路６（スレーブラッチ回路）とを直列に接続して構成されている。なお、図９のＰＡは、ラッチ回路４の出力信号、すなわち、図８のＰＡ点の信号を表す。
【０００３】
クロックパルスＣpが”Ｈ”から”Ｌ”になると（図９、（ａ）参照）、ラッチ回路４がラッチ状態となるとともにラッチ回路６がアンラッチ状態となる。したがって、クロックパルスＣpの立ち下がり時のデータＤn（現在のデータ）に対応するデータ（ＰＡ点の信号は、データＤnを反転した値になっている）がラッチ回路４にラッチされるとともに、出力Ｑには、当該データＤnが出力される。
【０００４】
つぎに、クロックパルスＣpが”Ｌ”から”Ｈ”になると（図９、（ｂ）参照）、ラッチ回路４がアンラッチ状態となるとともにラッチ回路６がラッチ状態となる。したがって、データＤnがラッチ回路６にラッチされるとともに、出力Ｑには、やはり当該データＤnが出力される。
【０００５】
つぎに、クロックパルスＣpが”Ｈ”から”Ｌ”になると（図９、（ｃ）参照）、再び、ラッチ回路４がラッチ状態となるとともにラッチ回路６がアンラッチ状態となる。したがって、クロックパルスＣpの立ち下がり時のデータＤn+1（つぎのデータ）に対応するデータ（ＰＡ点の信号は、データＤnを反転した値になっている）がラッチ回路４にラッチされるとともに、出力Ｑには、当該データＤn+1が出力される。
【０００６】
このように、フリップフロップ回路２を用いると、クロックパルスＣpの立ち下がりのタイミングでデータをラッチし、クロックパルスＣpの１サイクルに相当する時間の間、ラッチした当該データを出力することができる。このため、データからノイズを除去して、安定した出力を得ることができる。
【０００７】
したがって、このようなフリップフロップ回路２などの順序回路と、論理ゲートなどの組合せ回路とを多数組合せて用いることで、信頼性の高いシーケンス処理などを行なうことができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような従来のフリップフロップ回路２などの順序回路には、次のような問題点があった。従来の順序回路においては、処理中のデータを保持するために、回路に常に電圧を印加しておかなければならない。
【０００９】
したがって、シーケンス処理の途中において事故などにより電源が遮断された場合、電源が回復しても、事故直前のデータは残っておらず、当該シーケンス処理を事故直前の状態に戻すには、改めてシーケンス処理の最初からやり直さなければならなかった。これでは、無駄が多く、また、処理の信頼性に欠ける。
【００１０】
この発明は、このような従来のフリップフロップ回路など順序回路の問題点を解消し、電源が遮断されてもデータを保持することができる不揮発性の順序回路等を提供することを目的とする。
【００１１】
【課題を解決するための手段、発明の作用および効果】
この発明の順序回路および半導体装置においては、ゲート部の出力端に結合され、当該出力端に現れる信号に対応した分極状態を保持する強誘電体記憶部を備えたことを特徴とする。
【００１２】
したがって、ラッチ回路などの順序回路を構成するゲート部の出力端に現れる信号を、当該信号に対応した分極状態の形で強誘電体記憶部が保持している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００１３】
この結果、電源が回復したときに、保持されている当該データを用いて、当該順序回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のラッチ回路などの順序回路を実現することができる。
【００１４】
この発明の順序回路においては、信号を所定の規格値に規格化する規格化回路を備え、当該規格化回路を介して出力データを出力するよう構成したことを特徴とする。
【００１５】
したがって、通常の動作や復帰時の動作において得られる信号が規格値からずれている場合であっても、規格化回路を設けることにより、規格化して出力することができる。このため、後続の処理をより正確に行なうことができる。
【００１６】
この発明の順序回路においては、強誘電体記憶部を強誘電体コンデンサとしたことを特徴とする。
【００１７】
したがって、強誘電体コンデンサを用いることにより、順序回路を構成するゲート部の出力端に現れる信号を、当該強誘電体コンデンサの分極状態として保持することができる。このため、不揮発性の順序回路を、容易に実現することができる。また、順序回路を構成するトランジスタ等の個数を、容易に低減することができる。
【００１８】
この発明の順序回路においては、強誘電体コンデンサの一端をゲート部の出力端に結合するとともに、強誘電体コンデンサの他端に、ゲート制御信号に同期した電圧を印加するよう構成したことを特徴とする。
【００１９】
したがって、ゲート制御信号に同期させて、順序回路を構成するゲート部の出力端に現れる信号を該強誘電体コンデンサに保持させたり、該強誘電体コンデンサに保持された情報を再生したりすることができる。このため、順序回路の出力端に現れる信号を、容易に不揮発的に記憶したり再生したりすることができる。
【００２０】
この発明の順序回路においては、ゲート制御信号にしたがって入力データを継断するゲート部、当該ゲート部を介したデータを所定の規格値に規格化する規格化回路、を備え、ゲート部が継状態のときに、入力データに対応した信号を規格化回路を介して出力データとして出力し、ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データに対応した信号を規格化回路から出力データとして出力するよう構成した順序回路、
を直列に２つ結合し、入力側の順序回路の出力データを出力側の順序回路の入力データとして出力側の順序回路のゲート部に与える順序回路であって、
結合した２つの順序回路のうち少なくとも一方の順序回路が、
ゲート部の出力端に結合され、当該出力端に現れる信号に対応した分極状態を保持する強誘電体コンデンサを備え、
前記強誘電体コンデンサの一端を前記ゲート部の出力端に結合するとともに、強誘電体コンデンサの他端に、前記ゲート制御信号に同期した電圧を印加するよう構成し、
入力側の順序回路のゲート部を制御するゲート制御信号と出力側の順序回路のゲート部を制御するゲート制御信号とが相互に反転した位相となるようにした、
ことを特徴とする。
【００２１】
したがって、フリップフロップ回路などの順序回路を構成する２つのラッチ回路などの順序回路のうち、少なくともいずれか一方の順序回路を構成するゲート部の出力端に現れる信号を、当該信号に対応した分極状態の形で強誘電体記憶部が保持している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００２２】
この結果、電源が回復したときに、保持されている当該データを用いて、当該ラッチ回路などの順序回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のフリップフロップ回路などの順序回路を実現することができる。
【００２３】
この発明の順序回路においては、順序回路を直列に２つ結合した構成を有する順序回路であって、入力側の順序回路の出力データを出力側の順序回路の入力データとして出力側の順序回路のゲート部に与え、入力側の順序回路のゲート部を制御するゲート制御信号と出力側の順序回路のゲート部を制御するゲート制御信号とが相互に反転した位相となるようにし、入力側および出力側の順序回路の強誘電体コンデンサの他端に、同一タイミングで電圧を印加するよう構成したことを特徴とする。
【００２４】
したがって、フリップフロップ回路などの順序回路を構成する２つのラッチ回路などの順序回路を構成する各ゲート部の出力端に現れる信号を、当該信号に対応した分極状態の形で強誘電体記憶部が保持している。このため、電源が遮断されても、双方の強誘電体記憶部によってデータが保持されていることになる。
【００２５】
この結果、電源が遮断された場合であっても、電源が遮断される前の状態に、より確実に復帰させることができる。また、通常の動作状態においても、帰還回路を設けることなく、当該信号をより確実に保持することが可能となる。
【００２６】
この発明のデータ記憶再生方法においては、ゲート制御信号にしたがってデータを継断するゲート部を備え、ゲート部が継状態のときに、入力データに対応した信号を出力データとして出力し、ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データに対応した信号を出力データとして出力するよう構成した順序回路であって、データに対応した情報を記憶する強誘電体記憶部を備えた順序回路、を用いてデータを記憶して再生する方法であって、保持されたデータに対応した情報を強誘電体記憶部に記憶するとともに、強誘電体記憶部に記憶された情報に基づいて当該データを再生することを特徴とする。
【００２７】
したがって、ラッチ回路などの順序回路に保持されたデータを強誘電体記憶部が記憶している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００２８】
この結果、電源が回復したときに、保持されている当該データを用いて、当該順序回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。
【００２９】
この発明のデータ記憶再生方法においては、ゲート制御信号にしたがってデータを継断するゲート部を備え、ゲート部が継状態のときに、入力データに対応した信号を出力データとして出力し、ゲート部が断状態のときに、実質的に当該断状態となる直前の入力データに対応した信号を出力データとして出力するよう構成した順序回路を２以上結合した構成を有する順序回路であって、データに対応した情報を記憶する強誘電体記憶部を備えた順序回路、を用いてデータを記憶して再生する方法であって、保持されたデータに対応した情報を強誘電体記憶部に記憶するとともに、強誘電体記憶部に記憶された情報に基づいて当該データを再生することを特徴とする。
【００３０】
したがって、フリップフロップ回路などの順序回路に保持されたデータを強誘電体記憶部が記憶している。このため、電源が遮断されても、強誘電体記憶部によってデータが保持されていることになる。
【００３１】
この結果、電源が回復したときに、保持されている当該データを用いて、当該順序回路の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。
【００３２】
なお、請求項において「強誘電体記憶部」とは、強誘電体の履歴特性を用いて情報を記憶する部分をいい、強誘電体トランジスタや強誘電体コンデンサそのものの他、これらを組合せた回路をも含む概念である。実施形態では、図１に示す強誘電体コンデンサＣ１、Ｃ２が、これに該当する。
【００３３】
【発明の実施の形態】
図１は、この発明の一実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路４２を示す回路図である。フリップフロップ回路４２は、順序回路であるラッチ回路ＬＴ１（マスターラッチ回路）とラッチ回路ＬＴ２（スレーブラッチ回路）とを直列に接続した構成を有する基本的なＤフリップフロップ回路である。
【００３４】
ラッチ回路ＬＴ１は、ゲート部であるトランジスタＧＴ１（ＮチャネルＭＯＳＦＥＴ）、強誘電体記憶部である強誘電体コンデンサＣ１および規格化回路であるインバータ回路部ＩＮＶ１を備えている。
【００３５】
なお、インバータ回路部ＩＮＶ１は、たとえばＣＭＯＳインバータ回路であり、ＰチャネルＭＯＳＦＥＴであるトランジスタＰＴとＮチャネルＭＯＳＦＥＴであるトランジスタＮＴとを直列に接続した構成（図示せず）を備えている。
【００３６】
強誘電体コンデンサＣ１は、２つの電極間にＰＺＴ等により構成された強誘電体層を挟み込むように形成したものである。強誘電体コンデンサＣ１は、後述するように、入力データＤに対応した分極状態を保持する。
【００３７】
強誘電体コンデンサＣ１の一端は、図１に示すラッチ回路ＬＴ１のトランジスタＧＴ１の出力端に接続されるとともに、インバータ回路部ＩＮＶ１の入力端に接続されている。強誘電体コンデンサＣ１の他端は、プレートラインＰＬに接続されている。また、トランジスタＧＴ１の出力端からインバータ回路部ＩＮＶ１の入力端に至る配線とグランドとの間には、寄生容量Ｃ３が存する。
【００３８】
図１に示すように、ラッチ回路ＬＴ１は、帰還路を備えていない。しかし、強誘電体コンデンサＣ１や上述の寄生容量Ｃ３が存在するため、トランジスタＧＴ１の出力端からインバータ回路部ＩＮＶ１の入力端に至る配線がフローティング状態となっても（すなわち、トランジスタＧＴ１がＯＦＦ状態になっても）、該配線の電位はしばらく維持される。したがって、クロックパルスＣpの周期がそれほど長くない限り、帰還路を備えていなくとも、後述するように、ラッチ回路ＬＴ１のラッチ内容は保持されるのである。
【００３９】
トランジスタＧＴ１を介して入力された入力データＤは、インバータ回路部ＩＮＶ１で反転された後、ラッチ回路ＬＴ２に入力される。ラッチ回路ＬＴ２も、ラッチ回路ＬＴ１と同様の構成であり、ゲート部であるトランジスタＧＴ２、強誘電体コンデンサＣ２、インバータ回路部ＩＮＶ２、寄生容量Ｃ４を備えている。トランジスタＧＴ２は、トランジスタＧＴ１と同様の構成であり、インバータ回路部ＩＮＶ２は、インバータ回路部ＩＮＶ１と同様の構成である。
【００４０】
ラッチ回路ＬＴ２の動作も、ラッチ回路ＬＴ１のそれと同様である。すなわち、トランジスタＧＴ２を介して入力されたインバータ回路部ＩＮＶ１の出力は、インバータ回路部ＩＮＶ２で反転された後、フリップフロップ回路４２の出力Ｑとなる。
【００４１】
ラッチ回路ＬＴ２のトランジスタＧＴ２のゲートには、ゲート制御信号であるクロックパルスＣpが与えられ、ラッチ回路ＬＴ１のトランジスタＧＴ１のゲートには、クロックパルスＣpの反転信号であるクロックパルスＣpＢ（制御信号）が与えられる。プレートラインＰＬには、図２に示すように、クロックパルスＣpに同期した信号が与えられる。
【００４２】
フリップフロップ回路４２の動作は、図８に示す従来のフリップフロップ回路２の動作（図９参照）と類似しているが、後述するように、電源が遮断されてもデータを保持している点で、従来のフリップフロップ回路２と異なる。なお、この実施形態においては、フリップフロップ回路２の場合と異なり、クロックパルスＣpの立ち上がりのタイミングで入力データＤをラッチするようにしている。
【００４３】
図２に示すタイミングチャートを用いて、フリップフロップ回路４２の動作を説明する。
【００４４】
クロックパルスＣpが”Ｌ”から”Ｈ”になると（図２、（ａ）参照）、ラッチ回路ＬＴ１のトランジスタＧＴ１がＯＦＦ（断状態）になるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣpの立ち上がり時のデータＤn（現在のデータ）に対応するデータがラッチ回路ＬＴ１にラッチされるとともに、出力Ｑには、当該データＤnが出力される。
【００４５】
つぎに、クロックパルスＣpが”Ｈ”から”Ｌ”になると（図２、（ｂ）参照）、ラッチ回路ＬＴ１のトランジスタＧＴ１がＯＮ（継状態）になるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＦＦ（断状態）になる。したがって、データＤnがラッチ回路ＬＴ２にラッチされるとともに、出力Ｑには、やはり当該データＤnが出力される。
【００４６】
つぎに、クロックパルスＣpが”Ｌ”から”Ｈ”になると（図２、（ｃ）参照）、再び、ラッチ回路ＬＴ１のトランジスタＧＴ１がＯＦＦ（断状態）になるとともに、ラッチ回路ＬＴ２のトランジスタＧＴ２がＯＮ（継状態）になる。したがって、クロックパルスＣpの立ち上がり時のデータＤn+1（つぎのデータ）に対応するデータがラッチ回路ＬＴ１にラッチされるとともに、出力Ｑには、当該データＤn+1が出力される。
【００４７】
このように、フリップフロップ回路４２を用いると、クロックパルスＣpの立ち上がりのタイミングでデータをラッチし、クロックパルスＣpの１サイクルに相当する時間の間、ラッチした当該データを出力することができる。
【００４８】
上述のように、このフリップフロップ回路４２は、従来のフリップフロップ回路２と異なり、電源が遮断されてもデータを保持している。データの保持および再生の動作について説明する。なお、図１のＰＡ点は、強誘電体コンデンサＣ１の一端を表わし、ＰＢ点は、強誘電体コンデンサＣ２の一端を表わす。
【００４９】
図３に、ラッチ回路ＬＴ１を構成する強誘電体コンデンサＣ１および寄生容量Ｃ３近傍の回路図を示す。図４に、強誘電体コンデンサＣ１に関する電圧（図３に示すプレートラインＰＬを基準電位とした場合のＰＡ点の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線（電圧・電荷特性）を示す。
【００５０】
図４において、残留分極Ｚ１を生じている状態を分極状態Ｐ１とし、残留分極Ｚ２を生じている状態を分極状態Ｐ２とする。
【００５１】
上述のように、クロックパルスＣpの立ち上がり時、すなわち、クロックパルスＣpが”Ｌ”から”Ｈ”になる（図２、（ａ）参照）直前のデータＤn（この実施形態では、データ”Ｈ”）がラッチ回路ＬＴ１にラッチされる。図３は、図２、（ａ）の直前における強誘電体コンデンサＣ１および寄生容量Ｃ３近傍の信号の状態を示している。
【００５２】
このとき、図３に示すように、強誘電体コンデンサＣ１の一端（ＰＡ点）には、データ”Ｈ”により”Ｈ”電位が与えられており、強誘電体コンデンサＣ１の他端（プレートラインＰＬ）には”Ｌ”電位が与えられている。
【００５３】
これにより、寄生容量Ｃ３とともに強誘電体コンデンサＣ１が充電される。このとき、強誘電体コンデンサＣ１は、図４に示す分極状態Ｐ３を呈する。
【００５４】
このあと、クロックパルスＣpが立ち上がって（図２、（ａ）参照）”Ｈ”になると、トランジスタＧＴ１がＯＦＦとなるが、充電された寄生容量Ｃ３および強誘電体コンデンサＣ１の電荷により、ＰＡ点の電位はそれほど変化しない。すなわち、上述のように、しばらくの間データ”Ｈ”がラッチ回路ＬＴ１にラッチされた状態になる。
【００５５】
このあと、クロックパルスＣpが立ち下がって（図２、（ｂ）参照）”Ｌ”になると、トランジスタＧＴ１がＯＮとなり、再び、図３に示す状態に戻り、寄生容量Ｃ３および強誘電体コンデンサＣ１が充電状態となる。この間、強誘電体コンデンサＣ１の分極状態は、やや変動するものの、ほぼ図４に示す分極状態Ｐ３を維持することとなる。
【００５６】
この状態で、つぎにプレートラインＰＬが”Ｈ”になると（図２、（ｄ）参照）、強誘電体コンデンサＣ１の分極状態は、図４に示す分極状態Ｐ１になる。このように、入力データＤが”Ｈ”の場合、強誘電体コンデンサＣ１の分極状態は、ほぼ、図４に示す分極状態Ｐ３と分極状態Ｐ１との間を往来することになる。すなわち、強誘電体コンデンサＣ１の分極状態Ｐ３ないし分極状態Ｐ１が、データ”Ｈ”に対応する。
【００５７】
その後、入力データＤが”Ｌ”になると（図２、（ｅ）参照）、ＰＡ点の電位も”Ｌ”となる（図２、（ｈ）参照）。ＰＡ点の電位が”Ｌ”になったとき、プレートラインＰＬが”Ｈ”であれば、寄生容量Ｃ３が強制的に放電させられるとともに、強誘電体コンデンサＣ１は、ＰＡ点側を”Ｌ”、プレートラインＰＬ側を”Ｈ”として（図３に示す状態と逆の状態）充電される（図２、（ｆ）参照）。したがって、強誘電体コンデンサＣ１の分極状態は、図４に示す分極状態Ｐ４となる。
【００５８】
この状態で、つぎにプレートラインＰＬが”Ｌ”になると（図２、（ｇ）参照）、強誘電体コンデンサＣ１の分極状態は、図４に示す分極状態Ｐ２になる。このように、入力データＤが”Ｌ”の場合、強誘電体コンデンサＣ１の分極状態は、ほぼ、図４に示す分極状態Ｐ４と分極状態Ｐ２との間を往来することになる。すなわち、強誘電体コンデンサＣ１の分極状態Ｐ４ないし分極状態Ｐ２が、データ”Ｌ”に対応する。
【００５９】
なお、ＰＡ点の電位が”Ｌ”になったとき（図２、（ｈ）参照）プレートラインＰＬが既に”Ｌ”になっていた場合には、強誘電体コンデンサＣ１は強制的に放電させられ、図４に示す分極状態Ｐ１となる。したがって、この場合には、強誘電体コンデンサＣ１は、まだ、データ”Ｈ”に対応した分極状態となっている。このような場合、強誘電体コンデンサＣ１が、データ”Ｌ”に対応した分極状態になるのは、次にトランジスタＧＴ１がＯＮとなり、かつ、プレートラインＰＬが”Ｈ”になるとき（図２、（ｉ）参照）である。
【００６０】
このように、強誘電体コンデンサＣ１の分極状態は、入力データＤが変化するタイミングにより多少のバラ付きはあるものの、ほぼ入力データＤに対応して変化するＰＡ点の電位にしたがって、変化する。
【００６１】
同様に、ラッチ回路ＬＴ２を構成する強誘電体コンデンサＣ２の分極状態は、入力データＤが変化するタイミングにより多少のバラ付きはあるものの、ほぼＰＡ点の電位を反転させたＰＢ点の電位にしたがって、変化する。したがって、強誘電体コンデンサＣ２は、強誘電体コンデンサＣ１とほぼ逆の分極状態となっている。
【００６２】
つぎに、強誘電体コンデンサＣ１がデータ”Ｌ”に対応する分極状態において電源が遮断されたとする（図２、（ｊ）参照）。電源が遮断されてからしばらくすると、強誘電体コンデンサＣ１の分極状態は、図４に示す分極状態Ｐ２になる。なお、寄生容量Ｃ３は放電状態となる。
【００６３】
電源投入により、クロックパルスＣpを”Ｈ”にするとともにプレートラインＰＬを”Ｈ”とするよう構成しておく。このように構成しておけば、電源の投入（図２、（ｋ）参照）とともに、強誘電体コンデンサＣ１の分極状態は、図４に示す分極状態Ｐ５となる。すなわち、この場合、図式解法によれば、グランドを基準としたＰＡ点の電位は、図４に示すＶ２−Ｖp（図２、（ｌ）参照）となる。ＰＡ点の電位（Ｖ２−Ｖp）は、基準値Ｖref−Ｖpより小さいので、論理レベルとしては”Ｌ”である。
【００６４】
このとき、ラッチ回路ＬＴ２のトランジスタＧＴ２はＯＮになっているので、ＰＢ点の電位は、ラッチ回路ＬＴ１のインバータ回路部ＩＮＶ１の働きにより”Ｈ”レベルとなる（図２、（ｍ）参照）。
【００６５】
ＰＢ点の電位が”Ｈ”になると、ラッチ回路ＬＴ２のインバータ回路部ＩＮＶ２の働きにより、出力Ｑは、”Ｌ”となる（図２、（ｎ）参照）。
【００６６】
このようにして、電源遮断直前にフリップフロップ４２が保持していたデータ”Ｌ”が、電源の復帰とともに再生される。なお、図４におけるＶpは、プレートラインＰＬの”Ｈ”電位を表わし、Ｌ１は、寄生容量Ｃ３の静電容量を表わす。
【００６７】
一方、強誘電体コンデンサＣ１がデータ”Ｈ”に対応する分極状態において電源が遮断されたとすると、電源が遮断されてからしばらくすると、強誘電体コンデンサＣ１の分極状態は、図４に示す分極状態Ｐ１になる。なお、寄生容量Ｃ３は放電状態となっている。
【００６８】
ここで、電源を投入することによって（図２、（ｋ）参照）、強誘電体コンデンサＣ１の分極状態は、図４に示す分極状態Ｐ６となる。すなわち、グランドを基準としたＰＡ点の電位は、図４に示すＶ１−Ｖp（図２、（ｌ’）参照）となる。ＰＡ点の電位（Ｖ１−Ｖp）は、基準値Ｖref−Ｖpより大きいので、論理レベルとしては”Ｈ”である。
【００６９】
このとき、ラッチ回路ＬＴ２のトランジスタＧＴ２はＯＮになっているので、ＰＢ点の電位は、ラッチ回路ＬＴ１のインバータ回路部ＩＮＶ１の働きにより”Ｌ”レベルとなる（図２、（ｍ’）参照）。
【００７０】
ＰＢ点の電位が”Ｌ”になると、ラッチ回路ＬＴ２のインバータ回路部ＩＮＶ２の働きにより、出力Ｑは、”Ｈ”となる（図２、（ｎ’）参照）。
【００７１】
このようにして、電源遮断直前にフリップフロップ４２が保持していたデータ”Ｈ”が、電源の復帰とともに再生される。
【００７２】
なお、その後、クロックパルスＣpが”Ｌ”になることで（図２、（ｏ）参照）トランジスタＧＴ１がＯＮになると、ＰＡ点の電位は、新たな入力データＤ（ここでは”Ｌ”）にしたがって、”Ｌ”となる。ただし、トランジスタＧＴ２がＯＦＦであるため、ＰＢ点の電位は”Ｌ”のままである。したがって、出力Ｑは”Ｈ”のままである。出力Ｑが、新たな入力データ”Ｌ”にしたがって、”Ｌ”となるのは、前述のように、次のクロックパルスＣpの立上がり（図２、（ｐ）参照）である。
【００７３】
このように、電源遮断直前にフリップフロップ４２が保持していたデータに対応する強誘電体コンデンサＣ１の分極状態にしたがって、電源の復帰とともに当該データが再生されるのである。なお、上述のように、強誘電体コンデンサＣ１の分極状態にしたがって前記データが再生されるように構成する場合には、ラッチ回路ＬＴ２を構成する強誘電体コンデンサＣ２を省略することもできる。
【００７４】
上述の実施形態においては、ラッチ回路ＬＴ１を構成する強誘電体コンデンサＣ１の保持している分極状態にしたがって、電源遮断直前にフリップフロップ４２が保持していたデータを再生するよう構成したが、この発明はこれに限定されるものではない。
【００７５】
たとえば、ラッチ回路ＬＴ２を構成する強誘電体コンデンサＣ２の保持している分極状態にしたがって、電源遮断直前にフリップフロップ４２が保持していたデータを再生するよう構成することもできる。この場合には、電源の投入により、クロックパルスＣpを”Ｌ”にするとともにプレートラインＰＬを”Ｈ”とするよう構成しておくとよい。なお、強誘電体コンデンサＣ２の分極状態にしたがって、前記データが再生されるように構成する場合には、ラッチ回路ＬＴ１を構成する強誘電体コンデンサＣ１を省略することもできる。
【００７６】
ただし、図１に示すように、強誘電体コンデンサＣ１、Ｃ２をともに備えるようにしておけば、電源投入時のクロックパルスＣpの状態に制限を設ける必要がないので、好都合である。
【００７７】
このように、このフリップフロップ回路４２においては、トランジスタＧＴ１，ＧＴ２のそれぞれ出力端に接続され、当該出力端に現れる信号に対応した分極状態を保持する強誘電体コンデンサＣ１、Ｃ２を備えている。
【００７８】
したがって、フリップフロップ回路４２を構成するトランジスタＧＴ１，ＧＴ２の出力端に現れる信号を、当該信号に対応した分極状態の形で強誘電体コンデンサＣ１、Ｃ２が保持している。このため、電源が遮断されても、強誘電体コンデンサＣ１、Ｃ２によってデータが保持されていることになる。
【００７９】
この結果、電源が回復したときに、保持されている当該データを用いて、当該フリップフロップ回路４２の状態を、電源が遮断される前の状態に、確実かつ速やかに復帰させることが可能となる。すなわち、不揮発性のフリップフロップ回路を実現することができる。
【００８０】
また、強誘電体の分極反転に要する時間は短いので、データの書込みに際し、強誘電体コンデンサＣ１、Ｃ２が入力データＤに対応した分極状態に至るまでの時間は短い。したがって、高速応答が可能となる。
【００８１】
さらに、強誘電体の場合、データの書込み、消去時に高電圧を要することはない。したがって、チップ内に昇圧回路を設けたり、通常電源の他に高圧電源を別途用意したりする必要がない。このため、チップサイズの増大や製造コストの上昇を抑制することができる。
【００８２】
また、この実施形態においては、信号を所定の規格値に規格化する規格化回路としてインバータ回路部ＩＮＶ１，ＩＮＶ２を備え、当該インバータ回路部ＩＮＶ１，ＩＮＶ２を介してデータを出力するよう構成している。
【００８３】
したがって、通常の動作や復帰時の動作において得られる信号が規格値からずれている場合であっても、インバータ回路部ＩＮＶ１，ＩＮＶ２を設けることにより、規格化して出力することができる。このため、後続の処理をより正確に行なうことができる。
【００８４】
また、この実施形態においては、強誘電体記憶部を強誘電体コンデンサＣ１，Ｃ２としている。したがって、フリップフロップ回路４２を構成するトランジスタＧＴ１，ＧＴ２の出力端に現れる信号を、当該強誘電体コンデンサＣ１，Ｃ２の分極状態として保持することができる。このため、不揮発性のフリップフロップ回路を、容易に実現することができる。また、フリップフロップ回路を構成するトランジスタ等の個数を、容易に低減することができる。
【００８５】
また、この実施形態においては、強誘電体コンデンサＣ１，Ｃ２の一端（ＰＡ点、ＰＢ点）をトランジスタＧＴ１，ＧＴ２の出力端に結合するとともに、強誘電体コンデンサＣ１，Ｃ２の他端に、クロックパルスＣpに同期した電圧を印加するよう構成している。
【００８６】
したがって、クロックパルスＣpに同期させて、フリップフロップ回路４２を構成するトランジスタＧＴ１，ＧＴ２の出力端に現れる信号を該強誘電体コンデンサＣ１，Ｃ２に保持させたり、該強誘電体コンデンサＣ１，Ｃ２に保持された情報を再生したりすることができる。このため、フリップフロップ回路にラッチされているデータを、容易に不揮発的に記憶したり再生したりすることができる。
【００８７】
なお、上述の実施形態においては、ゲート部としてトランジスタＧＴ１，ＧＴ２を用いたが、ゲート部はこれに限定されるものではない。ゲート部として、たとえば、伝送ゲートやクロックドＣＭＯＳインバータ等を用いることもできる。
【００８８】
なお、上述の各バリエーションは、以下に述べる種々の他の実施形態においても、同様に適用することができる。
【００８９】
上述の各実施形態においては、基本的なＤフリップフロップ回路を例に説明したが、この発明はこれに限定されるものではない。たとえば、Ｓ−Ｒ（セット・リセット）付きのＤフリップフロップ回路や、Ｊ−Ｋフリップフロップ回路など、フリップフロップ回路一般に適用することができる。
【００９０】
図５に、この発明を適用したＳ−Ｒ（セット・リセット）付きのＤフリップフロップ回路の一例であるフリップフロップ回路４４の回路図を示す。図６は、フリップフロップ回路４４の動作を示すテーブルである。
【００９１】
フリップフロップ回路４４は、図１に示すフリップフロップ回路４２と同様に、順序回路であるラッチ回路ＬＴ１（マスターラッチ回路）とラッチ回路ＬＴ２（スレーブラッチ回路）とを直列に接続した構成を有する。
【００９２】
ラッチ回路ＬＴ１の出力端には、インバータ回路部ＩＮＶ１（図１参照）ではなく、複数の論理ゲートを組合せた論理ゲート部ＬＧ１が接続されている。論理ゲート部ＬＧ１には、ＰＡ点からの信号、リセット端子Ｒからの信号、セット端子Ｓからの信号が入力される。論理ゲート部ＬＧ１の出力が、ラッチ回路ＬＴ１の出力となる。
【００９３】
図６に示すように、リセット端子Ｒに信号”Ｈ”を入力することにより、フリップフロップ回路４４の記憶内容をリセット（クリア）することができ、リセット端子Ｒに信号”Ｌ”を入力するとともにセット端子Ｓに信号”Ｈ”を入力することにより、フリップフロップ回路４４の記憶内容をセット（プリセット）することができる。
【００９４】
また、リセット端子Ｒおよびセット端子Ｓに信号”Ｌ”を与えておけば、上述のフリップフロップ回路４２（図１参照）と同様の働きをする。
【００９５】
ラッチ回路ＬＴ２も、ラッチ回路ＬＴ１と同様の構成であり、論理ゲート部ＬＧ２を備えている。論理ゲート部ＬＧ２は、論理ゲート部ＬＧ１と同様の構成である。
【００９６】
このように、フリップフロップ回路４４は、セット端子Ｓ、リセット端子Ｒを備えていること、および、インバータ回路部ＩＮＶ１、ＩＮＶ２に代えて、論理ゲート部ＬＧ１、論理ゲート部ＬＧ２備えていることを除けば、図１に示すフリップフロップ回路４２と同様の構成である。
【００９７】
図７Ａは、この発明を適用したＪ−Ｋフリップフロップ回路の一例であるフリップフロップ回路４６の回路図を示す。図７Ｂは、フリップフロップ回路４６の動作を示すテーブルである。
【００９８】
フリップフロップ回路４６は、図１に示すフリップフロップ回路４２と、複数の論理ゲートを組合せた論理ゲート部ＬＧとを備えている。論理ゲート部ＬＧには、入力として、入力端子Ｊからの入力、入力端子Ｋからの入力、および、フリップフロップ回路４２からの出力Ｑが与えられる。論理ゲート部ＬＧの出力は、フリップフロップ回路４２の入力端子Ｄに与えられる。
【００９９】
図７Ｂに示すように、入力端子Ｊに信号”Ｈ”を与えるとともに入力端子Ｋに信号”Ｌ”を与えれば、クロックパルスＣpの立上がりで、出力Ｑからデータ”Ｈ”が出力される。逆に、入力端子Ｊに信号”Ｌ”を与えるとともに入力端子Ｋに信号”Ｈ”を与えれば、クロックパルスＣpの立上がりで、出力Ｑからデータ”Ｌ”が出力される。
【０１００】
また、入力端子Ｊおよび入力端子Ｋの双方に信号”Ｈ”を与えれば、クロックパルスＣpの立上がりで、出力Ｑの内容が反転する。一方、入力端子Ｊおよび入力端子Ｋの双方に信号”Ｌ”を与えれば、出力Ｑの内容は保持される。
【０１０１】
なお、上述の各実施形態においては、順序回路としてフリップフロップ回路を例に説明したが、この発明はこれに限定されるものではない。順序回路として、たとえばラッチ回路にも、この発明を適用することができる。
【０１０２】
ラッチ回路としては、たとえば、図１に示すフリップフロップ回路４２の構成要素であるラッチ回路ＬＴ１等がある。ラッチ回路ＬＴ１等は、上述の各フリップフロップ回路と同様に、電源が遮断されてもデータを保持することができ、電源が復帰すると、電源が遮断される直前の状態に復帰する。
【０１０３】
また、この実施形態においては、強誘電体記憶部として強誘電体コンデンサを用いたが、強誘電体記憶部は強誘電体コンデンサに限定されるものではない。強誘電体記憶部として、たとえば、強誘電体トランジスタを用いることもできる。
【図面の簡単な説明】
【図ｌ】この発明の一実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路４２を示す回路図である。
【図２】フリップフロップ回路４２の動作を説明するためのタイミングチャートである。
【図３】ラッチ回路ＬＴ１を構成する強誘電体コンデンサＣ１および寄生容量Ｃ３近傍の回路図である。
【図４】強誘電体コンデンサＣ１に関する電圧と分極状態との関係を表わす履歴曲線を示す図面である。
【図５】この発明の他の実施形態による半導体装置に用いられる順序回路であるフリップフロップ回路４４を示す回路図である。
【図６】フリップフロップ回路４４の動作を示すテーブルである。
【図７】図７Ａは、この発明を適用したＪ−Ｋフリップフロップ回路の一例であるフリップフロップ回路４６の回路図である。図７Ｂは、フリップフロップ回路４６の動作を示すテーブルである。
【図８】従来の順序回路の一例であるフリップフロップ回路２の回路図である。
【図９】図８に示すフリップフロップ回路２の動作を表わすタイミングチャートである。
【符号の説明】
４２・・・・・フリップフロップ回路
Ｃ１・・・・・強誘電体コンデンサ
Ｄ・・・・・・入力データ
ＧＴ１・・・・トランジスタ
ＬＴ１・・・・ラッチ回路
Ｑ・・・・・・出力
【図１】
0003644664.tif 000002
【図２】
0003644664.tif 000003
【図３】
0003644664.tif 000004
【図４】
0003644664.tif 000005
【図５】
0003644664.tif 000006
【図６】
0003644664.tif 000007
【図７】
0003644664.tif 000008
【図８】
0003644664.tif 000009
【図９】
0003644664.tif 000010