(57)【特許請求の範囲】
【請求項１】
直列に接続された複数のホール素子それぞれに対して、バイアス電圧を独立して印加する複数の端子が設けられていることを特徴とするホール素子バイアス回路。
【請求項２】
前記各端子に対して一定の電圧を供給する定電圧供給手段がそれぞれ設けられている請求項１に記載のホール素子バイアス回路。
【請求項３】
前記各端子に対してバイアス補正電流を供給する補正電流供給手段と、いずれかの端子に供給されるバイアス補正電流の一部または全部を、他のホール素子に対するバイアス補正電流として他の端子に選択的に供給する電流パス手段とがさらに設けられている請求項１に記載のホール素子バイアス回路。
【請求項４】
直列接続されたホール素子における最上位のホール素子に対して定電圧を供給する定電圧供給手段を有し、
前記補正電流供給手段が、該最上位のホール素子以外の複数のホール素子に対する基準のバイアス電圧をそれぞれ発生する定電圧発生手段と、各定電圧発生手段にて発生する電圧と、その定電圧発生手段に対応したホール素子における実際のバイアス電圧とをそれぞれ比較する比較手段とを具備し、
該比較手段の出力に基づいて、前記電流パス手段によって、前記バイアス補正電流を他のホール素子に対して供給する請求項３に記載のホール素子バイアス回路。
【請求項５】
前記最上位のホール素子である第１のホール素子（２）に電流を供給する第１の端子（５）が、前記電流パス手段としての第１のＰチャネルＭＯＳトランジスタ（１８）のソースに接続され、前記第１のホール素子（２）に直列に接続された第２のホール素子（３）にバイアス補正電流を供給する第２の端子（６）が、該第１のＰチャネルＭＯＳトランジスタ（１８）のドレインに接続され、
前記第２の端子（６）が、前記電流パス手段としての第１のＮチャネルＭＯＳトランジスタ（１９）のドレインおよび前記電流パス手段としての第２のＰチャネルＭＯＳトランジスタ（２０）のソースに接続され、前記第２のホール素子（３）に直列に接続された第３のホール素子（４）にバイアス補正電流を供給する第３の端子（７）が、前記第１のＮチャネルＭＯＳトランジスタ（１９）のソースおよび前記第２のＰチャネルＭＯＳトランジスタ（２０）のドレインに接続されるとともに、前記電流パス手段としての第２のＮチャネルＭＯＳトランジスタ（２１）のドレインに接続され、該第２のＮチャネルＭＯＳトランジスタ（２１）のソースがグランド端子に接続され、
前記第２の端子（６）が、第１の比較手段を構成する回路（１５）の正の入力端子に接続され、該第１の比較手段を構成する回路（１５）の負の入力端子が、前記第２のホール素子（３）に対応する第１の定電圧発生手段（２３）に接続され、該第１の比較手段を構成する回路（１５）の出力が、前記第１のＰチャネルＭＯＳトランジスタ（１８）のゲートおよび前記第１のＮチャネルＭＯＳトランジスタ（１９）のゲートに接続され、
前記第３の端子（７）が、第２の比較手段を構成する回路（１６）の正の入力端子に接続され、該第２比較手段を構成する回路（１６）の負の入力端子が、前記第３のホール素子（４）に対応する第２の定電圧発生手段（２４）に接続され、該第２の比較手段を構成する回路（１６）の出力が、前記第２のＰチャネルＭＯＳトランジスタ（２０）のゲートおよび前記第２のＮチャネルＭＯＳトランジスタ（２１）のゲートに接続されている、請求項４に記載のホール素子バイアス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも２つ以上のホール素子を用いる磁気検出回路等において、各ホール素子に対してバイアス電圧をそれぞれ印加するバイアス回路に関する。
【０００２】
【従来の技術】
モータ駆動回路、光ディスクなどのピックアップ制御、カメラのフォーカス部制御、自動車等に搭載されるＴＰＳ等の幅広い分野において、磁気検出のためにホール素子が使用されている。
【０００３】
図６は、ホール素子の動作原理の説明図である。ホール素子４１に磁束密度Ｂの磁界が印加されると、ホール素子４１は、印加される磁束密度Ｂに比例した電圧ＶＨを出力する。このホール素子４１の出力電圧ＶＨは、一定の電流が供給されてホール素子４１が駆動される定電流駆動方式と、一定の電圧が印加されてホール素子４１が駆動される定電圧駆動方式とによって出力特性が異なる。定電流駆動方式および定電圧駆動方式におるホール素子４１の出力電圧ＶＨは、それぞれ、次の（１）式および（２）式によって表される。
【０００４】
ＶＨ＝（ＲＨ／ｄ）・Ｉｃ・Ｂ    …（１）
ＶＨ＝μＨ・（Ｗ／Ｌ）・Ｖｉｎ・Ｂ   …（２）
（１）式および（２）式において、ｄは、ホール素子４１における磁界感受部の厚さ（ホール素子４１の厚さ）、ＷおよびＬは、駆動電圧に対するホール素子４１の磁界感受部の幅および長さをそれぞれ表している。また、ＩｃおよびＶｉｎは、それぞれ、定電流駆動方式における駆動電流および定電圧駆動方式における駆動電圧である。さらに、（１）式において、ＲＨは、ホール素子４１のホール係数であり、ＲＨ＝１／（ｅ・ｎ）で表される。ただし、ｅは、ホール素子４１の電子の電荷量、ｎは、ホール素子４１のキャリア濃度である。また、（２）式におけるμＨは、ホール素子４１における半導体の電子移動度である。
【０００５】
磁束密度Ｂおよび駆動電圧（電流）が一定であり、また、磁界感受部のサイズが一定であれば、ホール素子４１の出力電圧ＶＨは、定電流駆動方式では、（１）式から、ホール係数ＲＨに比例し、定電圧駆動方式では、（２）式から、半導体の電子移動度μＨに比例することがわかる。一般に、ホール係数ＲＨは、温度依存性が大きく、電子移動度μＨは温度依存性が小さいことが知られている。
【０００６】
複数のホール素子の駆動方法として、図７に示すように、複数のホール素子４１ａ〜４１ｃを並列に接続して駆動する方法と、図８に示すように、複数のホール素子４１ａ〜４１ｃを直列に接続して駆動する方法とが知られている。図７に示す駆動方式では、並列に接続された各ホール素子４１ａ〜４１ｃに、定電圧源４２から一定の電圧が印加されて、各ホール素子４１ａ〜４１ｃが駆動され、各ホール素子４１ａ〜４１ｃのそれぞれの信号出力端子Ｈ１＋およびＨ１−、Ｈ２＋およびＨ２−、Ｈ３＋およびＨ３−から、磁界密度に比例した電圧がそれぞれ出力される。
【０００７】
このように、並列接続された各ホール素子４１ａ〜４１ｃが、それぞれ定電圧で駆動されるようになっているために、定電流駆動方式にて各ホール素子が駆動される場合よりも温度特性が良く、各ホール素子４１ａ〜４１ｃからは、周囲温度変化に対して安定した電圧が出力される。
【０００８】
これに対して、図８に示すように、直列接続されたホール素子４１ａ〜４１ｃの駆動方式は、例えば特開平９−６５６８２号公報に開示されており、モータ駆動回路４３からの電圧が、直列接続されたホール素子４１ａ〜４１ｃ全体に印加されて、一定の電流によって各ホール素子４１ａ〜４１ｃがそれぞれ駆動される定電流駆動方式となっている。このために、ホール素子の数が増減しても、回路全体の駆動電流を大きく変更する必要がないという特徴を有している。
【０００９】
【発明が解決しようとする課題】
しかしながら、図７に示す定電圧駆動方式では、使用するホール素子の数に比例した駆動電流が必要になるために、多数のホール素子を使用する場合には、消費電流を抑えることができないという問題がある。特に、ホール素子の数が多くなる回路では、消費電流が著しく増大するために、致命的な欠点になるおそれがある。
【００１０】
これに対して、図８に示す定電流駆動方式では、直列に接続された各ホール素子４１ａ〜４１ｃに対して、電源であるモータ駆動回路４３から供給される駆動電流が順番に使用されるために、ホール素子数が増加してもホール素子全体の駆動電流は増加しない。しかしながら、この場合には、前述したように、定電流駆動方式のために、各ホール素子の温度依存性が大きくなるという問題がある。
【００１１】
本発明は、このような問題を解決するものであり、その目的は、ホール素子数が増加しても、駆動電流が増加するおそれがなく、しかも、各ホール素子を、良好な温度特性にてそれぞれ駆動することができるホール素子バイアス回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明のホール素子バイアス回路は、直列に接続された複数のホール素子それぞれに対して、バイアス電圧を独立して印加する複数の端子が設けられていることを特徴とする。
これにより上記目的が達成される。
【００１３】
好ましくは、前記各端子に対して一定の電圧を供給する定電圧供給手段がそれぞれ設けられている。
【００１４】
また、好ましくは、前記各端子に対してバイアス補正電流を供給する補正電流供給手段と、いずれかの端子に供給されるバイアス補正電流の一部または全部を、他のホール素子に対するバイアス補正電流として他の端子に選択的に供給する電流パス手段とがさらに設けられている。
【００１５】
さらに、好ましくは、直列接続されたホール素子における最上位のホール素子に対して定電圧を供給する定電圧供給手段を有し、前記補正電流供給手段が、該最上位のホール素子以外の複数のホール素子に対する基準のバイアス電圧をそれぞれ発生する定電圧発生手段と、各定電圧発生手段にて発生する電圧と、その定電圧発生手段に対応したホール素子における実際のバイアス電圧とをそれぞれ比較する比較手段とを具備し、該比較手段の出力に基づいて、前記電流パス手段によって、前記バイアス補正電流を他のホール素子に対して供給する。
【００１６】
好ましくは、前記最上位のホール素子である第１のホール素子（２）に電流を供給する第１の端子（５）が、前記電流パス手段としての第１のＰチャネルＭＯＳトランジスタ（１８）のソースに接続され、前記第１のホール素子（２）に直列に接続された第２のホール素子（３）にバイアス補正電流を供給する第２の端子（６）が、該第１のＰチャネルＭＯＳトランジスタ（１８）のドレインに接続され、前記第２の端子（６）が、前記電流パス手段としての第１のＮチャネルＭＯＳトランジスタ（１９）のドレインおよび前記電流パス手段としての第２のＰチャネルＭＯＳトランジスタ（２０）のソースに接続され、前記第２のホール素子（３）に直列に接続された第３のホール素子（４）にバイアス補正電流を供給する第３の端子（７）が、前記第１のＮチャネルＭＯＳトランジスタ（１９）のソースおよび前記第２のＰチャネルＭＯＳトランジスタ（２０）のドレインに接続されるとともに、前記電流パス手段としての第２のＮチャネルＭＯＳトランジスタ（２１）のドレインに接続され、該第２のＮチャネルＭＯＳトランジスタ（２１）のソースがグランド端子に接続され、前記第２の端子（６）が、第１の比較手段を構成する回路（１５）の正の入力端子に接続され、該第１の比較手段を構成する回路（１５）の負の入力端子が、前記第２のホール素子（３）に対応する第１の定電圧発生手段（２３）に接続され、該第１の比較手段を構成する回路（１５）の出力が、前記第１のＰチャネルＭＯＳトランジスタ（１８）のゲートおよび前記第１のＮチャネルＭＯＳトランジスタ（１９）のゲートに接続され、前記第３の端子（７）が、第２の比較手段を構成する回路（１６）の正の入力端子に接続され、該第２比較手段を構成する回路（１６）の負の入力端子が、前記第３のホール素子（４）に対応する第２の定電圧発生手段（２４）に接続され、該第２の比較手段を構成する回路（１６）の出力が、前記第２のＰチャネルＭＯＳトランジスタ（２０）のゲートおよび前記第２のＮチャネルＭＯＳトランジスタ（２１）のゲートに接続されている。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
図１は、本発明のホール素子バイアス回路の実施の形態の一例を示している。このホール素子バイアス回路１は、直列接続された第１、第２、第３の３つのホール素子２、３、４に対してバイアス電圧を印加するようになっている。各ホール素子２、３、４は、それぞのバイアス電圧印加用の端子同士が直列に接続されている。各ホール素子２、３、４は、信号出力用端子２ａおよび２ｂ、３ａおよび３ｂ、４ａおよび４ｂを、それぞれ有しており、印加される磁界密度に正比例した電流が、各信号出力用端子からそれぞれ出力される。
【００１９】
ホール素子バイアス回路１は、所定の電源電圧ＶＣＣがそれぞれ印加される第１、第２、第３の３つの定電圧供給手段８、９、１０を有しており、各定電圧供給手段８、９、１０からは、所定電圧の電流Ｉ１、Ｉ２、Ｉ３が、ホール素子バイアス回路１の第１、第２、第３の各バイアス出力端子５、６、７に、それぞれ出力されている。各定電圧供給手段８、９、１０によって、第１端子５の電圧が、電源電圧ＶＣＣよりも低く、また、第２端子６の電圧が端子５の電圧よりも低く、さらには、第３端子７の電圧が、第２端子６の電圧よりも低く、それぞれ設定されている。
【００２０】
第１のバイアス出力端子５から出力される電流Ｉ１は、第１のホール素子２のバイアス印加用端子に与えられており、また、第２のバイアス出力端子６から出力される電流Ｉ２が、第２のホール素子３のバイアス印加用端子に与えられており、さらに、第３のバイアス出力端子７から出力される電流Ｉ３が、第３のホール素子４のバイアス印加用端子に与えられている。これにより、各ホール素子２、３、４には、定電圧供給手段８、９、１０、からそれぞれ供給される一定のバイアス電圧が印加される。
【００２１】
このように、各ホール素子２〜４には、それぞれ、定電圧のバイアスが印加された定電圧駆動方式によって、それぞれ駆動されるために、出力電圧ＶＨは、前述した次の（２）式で表される。
【００２２】
ＶＨ＝μＨ・（Ｗ／Ｌ）・Ｖｉｎ・Ｂ   …（２）
そして、この出力電圧ＶＨは、温度依存性が少ない電子移動度μＨに比例しており、従って、定電流駆動方式ではなく、定電圧駆動方式によってそれぞれ駆動される各ホール素子２〜４からは、それぞれ、温度変化に対して安定したホール出力電圧が得られる。
【００２３】
（実施の形態２）
図２は、本発明のホール素子バイアス回路の実施の形態２の回路例を示している。図２に示すホール素子バイアス回路１では、直列接続された３つのホール素子における第１のホール素子２にバイアス電圧を供給する定電圧供給手段８と、所定の定電圧を発生させる第１および第２の定電圧発生手段９ａおよび９ｂとが設けられている。さらに、ホール素子バイアス回路１には、各ホール素子２〜４にバイアス電圧をそれぞれ印加する第１〜第３の各端子５〜７と、さらに、グランドに接続されるグランド端子１３とが設けられている。
【００２４】
各端子５〜７および１３からは、電流Ｉｏ１〜Ｉｏ４がそれぞれ出力され、また、各端子５〜７から電流Ｉｉ１〜Ｉｉ３が、それぞれ入力されるようになっている。
【００２５】
定電圧供給手段８は、第１の端子５に接続されており、また、第１および第２の端子５および６の間に第１の電流パス手段１２ａが設けられている。第２および第３の端子６および端子７との間には、第２の電流パス手段１２ｂが設けられている。第２の端子６からの入力電流Ｉｉ２または出力電流Ｉｏ２は、第１の比較手段１０ａに与えられており、また、この比較手段１０ａには、第１の定電圧発生手段９ａにて発生する電流も与えられている。そして、第１の比較手段１０ａの出力に基づいて、第１および第２の各電流パス手段１２ａおよび１２ｂそれぞれが、適宜、選択される。
【００２６】
第２および第３の端子６および７の間には、第３の電流パス手段１２ｃが設けられており、また、第３の端子７とＧＮＤ端子１３との間には、第４の電流パス手段１２ｄが設けられている。第３の端子７からの入力電流Ｉｉ３または出力電流Ｉｏ３は、それぞれ、第２の比較手段１０ｂに与えられており、また、この第２の比較手段１０ｂには、第２定電圧発生手段９ｂにて発生する電流も与えられている。そして、第２の比較手段１０ｂの出力に基づいて、第３および第４の電流パス手段１２ｂおよび１２ｄそれぞれが、適宜、選択される。
【００２７】
第１の比較手段１０ａは、第２の端子６からの入力電流Ｉｉ２または出力電流Ｉｏ２と、第１の定電圧発生手段９ａからの電流とを比較して、第２のホール素子３の駆動電流ＩＨ２が不足する場合には、第１の電流パス手段１２ａを選択して、第１のホール素子２に供給される電流の一部を、バイアス補正電流として、第２の端子６を介して第２のホール素子３に供給される。これに対して、第２のホール素子３の駆動電流ＩＨ２が過剰である場合には、第１の比較手段１０ａは、第２の電流パス手段１２ｂを選択して、第２のホール素子３に対する過剰の電流を、バイアス補正電流として、第３の端子７を介して、第３のホール素子４に供給する。
【００２８】
同様に、第２の比較手段１０ｂは、端子７からの入力電流Ｉｉ３または出力電流Ｉｏ３と、第２の定電圧発生手段９ｂからの電流と比較して、第３のホール素子４の駆動電流ＩＨ３が不足する場合には、第３の電流パス手段１２ｃを選択して、第２ホール素子３に供給される電流の一部を、バイアス補正電流として、第３の端子７を介して第３のホール素子４に供給する。これに対して、第３のホール素子４の駆動電流ＩＨ３が過剰である場合には、第２の比較手段１０ｂは、第４の電流パス手段１２ｄを選択して、第３のホール素子４に対する過剰の電流を、バイアス補正電流として、第４の端子１３を介して、ＧＮＤへとバイパスする。
【００２９】
一般的なホール素子は、各固体間において内部抵抗に差があり、各ホール素子における内部低抗値は、各固体間において、１．５〜２倍程度のバラツキになる。このために、例えば、図２に示すホール素子バイアス回路１において、各ホール素子２〜４が、それぞれの内部抵抗値にバラツキを有しており、最上位の第１ホール素子２に接続された第２ホール素子３の内部抵抗が、他の第１および第３の各ホール素子２および４の内部抵抗の２倍になっている場合に、直列接続された３つのホール素子２〜４の全体に電圧ＶＲ１が印加されて、各ホール素子２〜４に対するバイアス電圧が、それぞれ、ＶＲ１／３に保つためには、各ホール素子２〜４にそれぞれ流れる駆動電流が次の（３）式の関係になる必要がある。
【００３０】
Ｉｏ１＝ＩＨ１＝２ＩＨ２＝ＩＨ３    …（３）
この場合に、ホール素子２にＩＨ２の電流が流れるためには、ホール素子バイアス回路１の各端子５、６、７における入出力電流は、次の（４）式の関係になる。
【００３１】
ＩＨ１＝Ｉｉ２＋ＩＨ２
ＩＨ２＝Ｉｉ２＝Ｉｏ３
ＩＨ３＝ＩＨ２＋Ｉｏ３    …（４）
このために、第１の比較手段１０ａによって、第２の電流パス手段１２ｂが選択されて、内部抵抗の大きな第２ホール素子３への過剰な電流Ｉｉ２（＝ＩＨ２）は、第２電流パス手段１２ｂを介して、第３の端子７からの出力電流Ｉｏ３とされ、第３のホール素子４に供給される。その結果、第２のホール素子３の駆動電流は、他のホール素子２および４の駆動電流の１／２の電流となり、各ホール素子に対する電圧は、ＶＲ１／３となる。
【００３２】
なお、図２において、第２の定電圧発生手段９ｂと、第２の比較手段１０ｂと、第３および第４の電流パス手段１２ｃおよび１２ｄによって、バイアス電圧の設定手段１１（図１の定電圧供給手段１０に相当）が構成されている。
【００３３】
図２に示すホール素子バイアス回路１では、第２のホール素子３に対する電流が出力される端子６に、前段の第１のホール素子２に対する端子５への第１の電流パス手段１２ａと、後段の第３のホール素子４に対する端子７への第２の電流パス手段１２ｂとが設けられており、また、第３のホール素子４に対する電流が出力される端子７に、前段の第２のホール素子３に対する端子６への第３の電流パス手段１２ｃと、後段の第４のホール素子４に対する端子への第２の電流パス手段１２ｄとが設けられている。
【００３４】
これにより、各ホール素子２〜４にて生じる駆動電流の過不足は打ち消され、最終的に直列に接続されている各ホール素子２〜４の中で最も抵抗が小さくて最大電流を消費するいずれかのホール素子２〜４の駆動電流が、ホール素子２〜４の全体で消費される電流となり、それ以上の電流を必要としない。つまり、図２に示す回路では、内部抵抗の異なる各ホール素子２〜４を直列接続した状態で、それぞれ駆動する場合に、全てのホール素子２〜４を駆動するために必要とする全駆動電流は、使用するホール素子２〜４の数（３個）にて決定されるために、内部抵抗の異なるホール素子の接続順序（設定位置）を、特に限定する必要はない。このことは、内部抵抗の異なるホール素子に変更された場合も、同様である。
【００３５】
出力端子間に電流パス手段が設けられていない図１に示すホール素子バイアス回路１では、第２のホール素子３に対する電流Ｉ２（図２の電流Ｉｉ２）が過剰な場合には、その過剰な電流Ｉ２は、定電圧供給手段９を介してＧＮＤへと逃がされる。また、第３のホール素子４に対する電流Ｉ３（図２の電流Ｉｏ３に相当）が不足する場合には、その不足電流Ｉ３が、定電圧供給手段９を介して電源電圧ＶＣＣから供給されることになる。
【００３６】
従って、図１に示すホール素子バイアス回路１が、それぞれが独立した定電圧供給手段８〜１０によって形成されている場合においては、各ホール素子２〜４を駆動するために定電圧供給手段８からの駆動電流Ｉ１以外に、電源電圧ＶＣＣから出力端子７へ供給される電流Ｉ３（＝ＩＨ２）も必要となり、その結果、ホール素子２〜４に対する全駆動電流が、図２に示すホール素子バイアス回路１において、各ホール素子２〜４を駆動するために必要な全電流の１．５倍になる。
【００３７】
このように、図１に示すように、ホール素子バイアス回路１の端子５と６との間、端子６と７との間に、電流パス手段をそれぞれ設けていない場合には、各ホール素子２〜４の駆動電流Ｉ１とは異なる電流Ｉ３も消費されることになるが、図２に示すホール素子バイアス回路１では、このようなおそれがなく、消費電流を低減することができる。
【００３８】
（実施の形態３）
図３は、本発明のホール素子バイアス回路の実施の形態３を示す回路図である。このホール素子バイアス回路１は、図２に示すホール素子バイアス回路１と同様に、直列接続された３つのホール素子２、３、４に対して、バイアス電圧をそれぞれ印加するようになっている。ホール素子バイアス回路１の第１の端子５は、第１のホール素子２に接続されており、第２の端子６が、第１のホール素子２と第２のホール素子３との接続点に接続されている。さらに、端子７が、第２のホール素子３と第３のホール素子４との接続点に接続されている。
【００３９】
ホール素子バイアス回路１には、各ホール素子２〜４に対して電圧を印加する３つの第１〜第３の基準電圧源２２、２３、２４が設けられている。基準電圧源２２、２３、２４の電圧レベルは、その基準電圧源２２が最も大きく、次いで、基準電圧源２３が大きく、基準電圧源２４が最も小さくなっている。
【００４０】
各基準電圧源２２、２３、２４の出力端子は、第１〜第３の各バッファアンプ１４、１５、１６のマイナス端子にそれぞれ接続されている。そして、第１のバッファアンプ１４のプラス端子には、ホール素子バイアス回路１の第１の端子５が接続されており、第２のバッファアンプ１５のプラス端子には、第２の端子６が接続されており、さらに、第３のバッファアンプ１６のプラス端子には、第３の端子７が接続されている。
【００４１】
第１のバッファアンプ１４の出力端子は、ＰチャネルＭＯＳトランジスタ１７のゲートに接続されている。ＰチャネルＭＯＳトランジスタ１７のソースは、電源電圧ＶＣＣに接続されており、そのドレインが、第１の端子５に接続されている。
【００４２】
第２のバッファアンプ１５の出力端子は、ＰチャネルＭＯＳトランジスタ１８のゲートに接続されとともに、ＮチャネルＭＯＳトランジスタ１９のゲートに接続されている。ＰチャネルＭＯＳトランジスタ１８のソースは、第１の端子５に接続され、そのドレインが第２の端子６に接続されるとともに、ＮチャネルＭＯＳトランジスタ１９のドレインに接続されている。ＮチャネルＭＯＳトランジスタ１９のソースは、第３の端子７に接続されている。
【００４３】
第３のバッファアンプ１６の出力端子は、ＰチャネルＭＯＳトランジスタ２０のゲートに接続されとともに、ＮチャネルＭＯＳトランジスタ２１のゲートに接続されている。ＰチャネルＭＯＳトランジスタ２０のソースは、第２の端子６に接続され、そのドレインが第３の端子７に接続されるとともに、ＮチャネルＭＯＳトランジスタ２１のドレインに接続されている。ＮチャネルＭＯＳトランジスタ２１のソースは、グランド端子１３に接続されている。
【００４４】
このような構成のホール素子バイアス回路１の動作は、次の通りである。第１のバッファアンプ１４のマイナス端子には、基準電圧源２２からの出力電圧が基準電圧として与えられており、第１の端子５の電圧が、プラス端子に帰還されている。そして、第１の端子５の電圧が低下して、基準電圧源２２からの出力電圧よりも低下すると、第１のバッファアンプ１４の出力が低下して、第１のバッファアンプ１４が接続されているＰチャネルＭＯＳトランジスタ１７のゲートの電圧レベルも低下する。これにより、ＰチャネルＭＯＳトランジスタ１７に流れる電流が増加し、第１の端子５の電圧レベルが上昇する。
【００４５】
そして、第１の端子５の電圧が基準電圧源２２の電圧にまで上昇すると、第１のバッファアンプ１４の出力が上昇し、ＰチャネルＭＯＳトランジスタ１７のゲートの電圧レベルが上昇する。これにより、第１の端子５において、その電圧レベルが、基準電圧源２２の出力レベルに保持される。
【００４６】
第２のバッファアンプ１５も、同様に、そのプラス端子には、第２の端子６の電位が帰還されており、ＰチャネルＭＯＳトランジスタ１８は、第２の端子６の電圧レベルを、第２の基準電圧源２３の出力電圧に保持するように働く。
【００４７】
すなわち、第２の端子６の電圧が低下して、第２の基準電圧源２３からの出力電圧よりも低下すると、第２のバッファアンプ１４の出力が低下して、ＰチャネルＭＯＳトランジスタ１８のゲートの電圧レベルも低下する。これにより、ＰチャネルＭＯＳトランジスタ１８に流れる電流が増加し、第２の端子６の電圧レベルが上昇する。そして、第２の端子６の電圧が、第２の基準電圧源２３の電圧にまで上昇すると、第２のバッファアンプ１５の出力が上昇し、ＰチャネルＭＯＳトランジスタ１８のゲートの電圧レベルが上昇して、第２の端子６の電圧レベルを、第２の基準電圧源２３の出力電圧に保持する。
【００４８】
また、第２のバッファアンプ１５の出力は、ＮチャネルＭＯＳトランジスタ１９のゲートにも与えられており、第２の端子６の電圧レベルが上昇した場合には、第２のバッファアンプ１５の出力レベルが上昇する。これにより、ＮチャネルＭＯＳトランジスタ１９のゲート電圧レベルが上昇し、ＮチャネルＭＯＳトランジスタ１９のドレイン電流が増加する。その結果、第２の端子６の電流が、ＮチャネルＭＯＳトランジスタ１９に流れて、第２の端子６の出力レベルが低下する。そして、端子６の出力レベルが低下して、第２の基準電圧源の電圧レベルになると、ＮチャンネルＭＯＳトランジスタ１９がオフされて、第２の端子６の電圧レベルが第２の基準電圧源の電圧レベルに保持される。
【００４９】
第３の端子７においても、第３のバッファアンプ１６の出力に基づいて、ＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１が、オンおよびオフされることにより、第３の基準電圧源２４の電圧レベルに保持される。
【００５０】
全てのホール素子２、３、４は、端子５から供給される電流Ｉｏ１によって駆動され、第１の端子５は、第１の基準電圧源２２の電圧レベルに保持される。そして、第２の端子６の電圧レベルは、ＰチャネルＭＯＳトランジスタ１８およびＮチャネルＭＯＳトランジスタ１９によって、一定に保持され、第２の端子６において電流が不足した場合には、端子５から入力される電流Ｉｉ１が、電流Ｉｏ２として供給される。反対に、第２の端子６において電流が過剰となった場合には、第２の端子６から電流Ｉｉ２が出力されることになる。同様に、第３の端子７の電圧レベルも、ＰチャネルＭＯＳトランジスタ２０およびＮチャネルＭＯＳトランジスタ２１によって、一定に保持されることになる。
【００５１】
このように、第２および第３の各端子６および７の電圧レベルの調整が、一対のトランジスタと、定電圧源にて基準電圧が与えられる１つのバッファアンプとを組み合わせた簡潔な回路構成によって、それぞれ実現されるために、各回路を、それぞれ容易に設計することができる。
【００５２】
なお、上記構成では、１つの出力端子に対して、２つのトランジスタによって電流の調整を行っているが、上記の動作説明から明らかなように、各トランジスタが同時に動作して貫通電流が流れて、消費電流が増加するようなおそれがない。
【００５３】
また、上記の構成では、ＭＯＳトランジスタを用いて説明したが、ＰチャネルＭＯＳトランジスタをＰＮＰトランジスタ、ＮチャネルＭＯＳトランジスタをＮＰＮトランジスタとして、バイポーラ回路構成とすることにより、同様の動作が得られる。
【００５４】
さらに、ＰチャネルＭＯＳトランジスタ１９およびＮチャネルＭＯＳトランジスタ２０は、第２および第３の各端子６および７間の同一の電流パス経路にそれぞれ設けられているために、図４に示すように、この電流パス経路に、例えば、ＰチャネルＭＯＳトランジスタ１９にてオンおよびオフするようにして、第２のバッファアンプ１５の出力信号と、第３のバッファアンプ１６の出力信号をインバータ２６によって反転させた信号とを、ＯＲ（論理和）回路２５によって合成し、ＯＲ回路の出力を、ＰチャネルＭＯＳトランジスタ１９へ制御信号として入力するようにしてもよい。これにより、図３に示すホール素子バイアス回路１と同様の動作が得られる。
【００５５】
この場合、第２および第３の各端子６と７との間の電流パス経路に、ＮチャネルＭＯＳトランジスタ２０を設けて、第２バッファアンプ１５の出力信号をインバータによって反転させてＯＲ回路２５に入力させるとともに、第３のバッファアンプ１６の出力信号をＯＲ回路２５に直接入力させるようにしてもよい。
【００５６】
このような構成は、多数のホール素子を駆動するために多数の電流パスを必要とした場合にも適用でき、大きなトランジスタサイズを必要とする電流パス用のトランジスタの数を減らせるため、ホール素子バイアス回路１を小型化することができる。
【００５７】
（実施の形態４）
図５は、本発明の実施の形態４のホール素子バイアス回路を示す回路図である。このホール素子バイアス回路１は、図３に示すホール素子バイアス回路１における３つの基準電圧源２２、２３、２４に替えて、１つの基準電圧源２２の電圧を直列接続された３つの抵抗素子２５、２６、２７の抵抗分圧して、第１〜第３のバッファアンプ１４、１５、１６のマイナス端子に、それぞれ、基準電圧として与える構成になっている。これにより、ホール素子の数が増加しても、ホール素子の数だけ基準電圧源を準備する必要がなく、基準電圧源の増加による回路規模の増大、消費電流の増加が抑制される。
【００５８】
また、各バッファアンプ１４、１５、１６の電源電圧としては、ＶＣＣ−ＧＮＤ間の電圧を印加することなく、第１のバッファアンプ１４の電源電圧としては、電源電圧ＶＣＣおよび第２の端子６間の電圧が、また、第２のバッファアンプ１５の電源電圧としては、第２の端子６および第３の端子７間の電圧が、さらに、第３のバッファアンプ１６の電源電圧としては、第３の端子７および端子ＧＮＤ間の電圧が、それぞれ印加されている。
【００５９】
このように、各バッファアンプ１４〜１６に与えられる基準電圧近傍の電圧が、それぞれ印加されるために、各バッファアンプ１４〜１６における消費電流を低減することができる。このような構成は、ホール素子数が増加してバッファアンプの数が増加した場合にも適用できる。
【００６０】
【発明の効果】
本発明のホール素子バイアス回路は、このように、直列接続された複数のホール素子を定電圧駆動する端子が設けられているために、各ホール素子を定電圧駆動することができ、ホール素子数が増加しても、全体の駆動電流が増加することを抑制することができる。しかも、各ホール素子は、それぞれ、良好な温度特性によって動作する。
【００６１】
さらに、各出力端子間に、電流パスを設けることにより、全ホール素子で消費される電流を、さらに小さく抑えることが可能となる。しかも、ホール素子の数にかかわらず、消費されるホール素子の駆動電流は全ホール素子のうち、最大の電流を消費するホール素子の駆動電流だけでよく、従って、直列接続される各ホール素子の駆動電流がばらつくような場合にも、問題なく使用することができる。
【００６２】
さらに、定電圧を保持するためにバッファアンプを使用する場合において、その電源部を電圧レベル順に直列に接続することにより、各バッファアンプにおける消費電流を抑制することができ、前記ホール素子と同様に、使用されるバッファアンプの数に消費電流が依存することはない。
【図面の簡単な説明】
【図１】本発明のホール素子バイアス回路の実施の形態の一例を示すブロック図である。
【図２】本発明のホール素子バイアス回路の実施の形態の他の例を示すブロック図である。
【図３】本発明のホール素子バイアス回路の実施の形態のさらに他の例を示すブロック図である。
【図４】本発明のホール素子バイアス回路の実施の形態のさらに他の例を示すブロック図である。
【図５】本発明のホール素子バイアス回路の実施の形態のさらに他の例を示すブロック図である。
【図６】ホール素子の動作原理を示す説明図である。
【図７】従来のホール素子バイアス回路の一例を示すブロック図である。
【図８】従来のホール素子バイアス回路の他の例を示すブロック図である。
【符号の説明】
１  ホール素子バイアス回路
２〜３  ホール素子
５〜７  出力端子
１２ａ、１２ｂ、１２ｃ、１２ｄ  電流パス手段
１４〜１６  バッファアンプ
１７、１８、２０  ＰチャネルＭＯＳトランジスタ
１９、２１  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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