(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層を貫通して前記第１の半導体層に至るトレンチと、
前記第１の半導体層の上面よりも下方で前記トレンチの内壁面に設けられた厚いゲート絶縁膜と、
前記厚いゲート絶縁膜の上側で前記トレンチの内壁面に設けられた薄いゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ内を充填するゲート電極と、
前記トレンチに隣接して選択的に前記第２の半導体層の下から前記第１の半導体層側へ突出するように設けられ、前記ゲート絶縁膜に接する部分における下端が、前記厚いゲート絶縁膜と前記薄いゲート絶縁膜との境界と略同一レベルである第２導電型の半導体領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
第１導電型の第１の半導体層と、
前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層を貫通して前記第１の半導体層に至るトレンチと、
前記第１の半導体層の上面よりも下方で前記トレンチの内壁面に設けられた厚いゲート絶縁膜と、
前記厚いゲート絶縁膜の上側で前記トレンチの内壁面に設けられた薄いゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ内を充填するゲート電極と、
前記トレンチに隣接して前記第１の半導体層における前記第２の半導体層側の一部を選択的に第２導電型に反転させることにより形成され、前記ゲート絶縁膜に接する部分における下端が、前記厚いゲート絶縁膜と前記薄いゲート絶縁膜との境界と略同一レベルである第２導電型の半導体領域と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第２導電型の半導体領域のキャリア濃度は、前記第１の半導体層のキャリア濃度よりも高く、前記第２の半導体層のキャリア濃度よりも低いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記厚いゲート絶縁膜は、前記トレンチの幅の半分よりも小なる厚みを有し、
前記トレンチの底部には、前記厚いゲート絶縁膜に囲まれた凹部が形成され、
前記ゲート電極は、前記凹部にも充填されてなることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記厚いゲート絶縁膜は、前記トレンチの幅の半分よりも大なる厚みを有し、
前記トレンチの底部は、前記厚いゲート絶縁膜により略平坦に埋め込まれてなることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項６】
前記第２導電型の半導体領域は、前記厚いゲート絶縁膜とセルフアライン的に形成されてなることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記ゲート電極に印加する電圧に応じて、前記第２の半導体層及び前記第２導電型の半導体領域のうちの前記ゲート絶縁膜に隣接した部分にチャネルが形成可能とされたことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
第１導電型の第１の半導体層と、その上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に至るトレンチと、前記第１の半導体層の上面よりも下方で前記トレンチの内壁に設けられた厚いゲート絶縁膜と、を形成する工程と、
前記厚いゲート絶縁膜よりも上側で前記トレンチの内壁に薄いゲート絶縁膜を形成する工程と、
前記第１の半導体層のうちの前記厚いゲート絶縁膜よりも上側で前記トレンチに隣接した部分に第２導電型の不純物を導入することにより、前記ゲート絶縁膜に接する部分における下端が、前記厚いゲート絶縁膜と前記薄いゲート絶縁膜との境界と略同一レベルである第２導電型の半導体領域を形成する工程と、
前記ゲート絶縁膜を介して前記トレンチ内をゲート電極により充填する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
第１導電型の第１の半導体層と、その上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に至るトレンチと、前記第１の半導体層の上面よりも下方で前記トレンチの内壁に設けられた厚いゲート絶縁膜と、を形成する工程と、
前記第１の半導体層のうちの前記厚いゲート絶縁膜よりも上側で前記トレンチに隣接した部分に第２導電型の不純物を導入することにより第２導電型の半導体領域を形成する工程と、
前記厚いゲート絶縁膜よりも上側で前記トレンチの内壁に薄いゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記トレンチ内をゲート電極により充填する工程と、
を備え、
前記厚いゲート絶縁膜をマスクとして前記トレンチから前記第１の半導体層に前記第２導電型の不純物を導入することにより前記第２導電型の半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２の半導体層の上から前記第２導電型の不純物を打ち込むことにより前記第２導電型の半導体領域を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲート（trench gate）型の構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
トレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置は、電力スイッチングを始めとする各種の分野に利用されている。一例を挙げると、小型のトレンチゲート型ＭＯＳＦＥＴは、パソコンの内部において電源電圧（例えば、１７ボルト）を、ＣＰＵや各種ディスクドライブなどの電源レベル（例えば、１．７ボルト）に降圧させるために、動作周波数５００ｋＨｚ程度の高速スイッチング素子として用いられている。
【０００３】
近年の省エネルギー化などの要請から、これらの半導体装置に対しても、高効率化が要求されている。このためには、素子の導通損失の低減すなわち「オン抵抗（Ｒon）」の低減が有効である。このために、セルの微細化によるオン抵抗の低減が図られてきた。特に、素子構造に「トレンチゲート構造」を採用することで、チャネル幅を稼ぎ、大幅な高密度化が実現できるようになる。
【０００４】
図１１は、本発明者が本発明に至る過程で検討した半導体装置を表す模式図である。
すなわち、同図は、トレンチゲート型のｎチャネル型ＭＯＳＦＥＴのゲート付近の断面構造を表す。ｎ＋型基板７の上には、ｎ−型エピタキシャル領域６とｐ型ベース領域５がこの順に積層され、その表面からエピタキシャル層６に至るトレンチが形成されている。トレンチの中には、ゲート絶縁膜（ゲート酸化膜）３と埋め込みゲート電極１とからなる埋め込みゲートが設けられている。埋め込みゲートの上には層間絶縁膜４が適宜設けられ、またトレンチの上部周辺にはｎ型ソース領域２Ａと、ｐ＋型ソース領域２Ｂがそれぞれ形成されている。また、基板７の裏面側には、ドレイン電極８が適宜設けられている。
【０００５】
このＭＯＳＦＥＴは、ゲート電極１に所定のバイアス電圧を印加することにより、埋め込みトレンチの周囲にチャネル領域を形成して、ソース領域２Ａとドレイン領域との間を「オン」状態とするスイッチング動作をさせることができる。
【０００６】
さて、このような半導体装置において、動作効率を改善するためには、「オン抵抗」の低減とともに、スイッチング損失（Ｑｓｗ）を低減する必要がある。スイッチング損失を低減させるためには、素子の「寄生容量」を低減させて動作速度を上げることが重要である。
【０００７】
例えば、複数のスイッチング素子を組み合わせてインバータ制御などを行う場合、素子の動作速度が遅いと、整流アームの貫通電流を防ぐために、アームを構成するスイッチング素子の全てを「オフ」となる「デッドタイム」を長く設定する必要があり、損失が生ずる。これに対して、スイッチング素子の寄生容量を低下させて動作速度が速くなれば、「デッドタイム」を短縮することができ、損失を減らすことができる。
【０００８】
図１１に例示した半導体装置の寄生容量は、いくつかの成分に分けることができる。
まず、ドレイン・ゲート間容量（Ｃｇｄ）を挙げることができる。これは、エピタキシャル領域６とゲート酸化膜３とが接する部分において生ずる。次に、ドレイン・ソース間容量（Ｃｄｓ）を挙げることができる。これは、エピタキシャル領域６とベース領域５とが接するｐｎ接合部において生ずる。また、ゲート・ソース間容量（Ｃｇｓ）を挙げることができる。これは、ゲート酸化膜３とソース領域２Ａ及び、ゲート酸化膜３とベース領域５とが接する部分において生ずる。
【０００９】
これらの容量成分は、いずれも半導体装置のスイッチング動作に損失を与えるため、容量を低下させる必要がある。そして、これら容量成分の中でも、特にドレイン・ゲート間容量（Ｃｇｄ）を低下させることが容量の低減のために効果的である。
【００１０】
これら寄生容量を低下させる方法としては、接触部の面積を小さくする方法や、各半導体領域のキャリア濃度を下げることにより空乏化を促進させる方法なども考えられる。しかし、これらの方法による場合、半導体装置の「オン抵抗」と、「寄生容量」あるいは「耐圧」とがトレードオフの関係となり、総合的な性能の改良が困難になるという問題があった。
【００１１】
これに対して、特許文献１及び２には、トレンチの底部においてゲート酸化膜の厚みを厚くすることによりＣｇｄを低下させることが可能な構造が開示されている。
【００１２】
【特許文献１】
特開２００２−２９９６１９号公報
【特許文献２】
特許第２９１７９２２号公報
【００１３】
【発明が解決しようとする課題】
しかし、これら特許文献に開示された構造においては、オン抵抗（Ｒｏｎ）の低減とスイッチング損失（Ｑｓｗ）の低減とを両立させることが困難であるという問題があった。
【００１４】
図１２は、特許文献１及び２に開示されている構造のトレンチ底部を模式的に表した断面図である。すなわち、同図（ａ）は、特許文献１に開示された構造、同図（ｂ）は、特許文献２に開示された構造を表す。
【００１５】
図１２（ａ）に表した構造の場合、ゲート酸化膜３は、膜厚が薄いゲート酸化膜３ａと膜厚が厚いゲート酸化膜３ｂとを有する。そして、ｐ型ベース領域５とエピタキシャル領域６との境界Ｂ１は、ゲート酸化膜３の薄いゲート酸化膜３ａと厚いゲート酸化膜３ｂとの境界Ｂ２よりも下側にずれている。つまり、厚いゲート酸化膜３ｂは、ｐ型ベース領域５とｎ−型エピタキシャル領域６との境界Ｂ１よりも上側、すなわちｐ型ベース領域５に張り出している。ｐ型ベース領域５に隣接するゲート酸化膜３の厚みが厚くなると、ゲート電圧によるチャネル領域の形成が不十分となり、オン抵抗（Ｒｏｎ）が上昇する。図１２（ａ）に表した構造の場合、チャネル領域のうちで領域５ａの部分においてこのような問題が生ずる。
【００１６】
一方、図１２（ｂ）に表した構造の場合は、逆に、境界Ｂ１は、境界Ｂ２よりも上側にずれている。つまり、ゲート酸化膜３の薄いゲート酸化膜３ａがｎ−型エピタキシャル層に張り出している。すると、このオーバーラップ部６ａにおいては、ドレイン・ゲート間容量（Ｃｇｄ）が増大するため、スイッチング損失（Ｑｓｗ）が増加するという問題が生ずる。
【００１７】
このように、境界Ｂ１とＢ２との間に「ずれ」が生ずると、オン抵抗の増大またはスイッチング損失（Ｑｓｗ）の増加が生ずる。
つまり、理想的には、図１３に表した如く、ゲート酸化膜３の薄いゲート酸化膜３ａと厚いゲート酸化膜３ｂとの境界は、ベース領域５とエピタキシャル領域６との境界と一致させることが望ましい。
【００１８】
しかし、このような理想的な構造を安定的に製造することは、現実的には非常に困難である。何故ならば、ｐ型ベース領域５は、エピタキシャル層の表面からｐ型不純物を拡散させることにより形成されるため、その形成深さには、ある程度の「ばらつき」が生ずる。一方、トレンチの深さについても、ＲＩＥ（reactive ion etching）などのエッチングに際して、そのプロセス時間によって制御するため、ある程度の「ばらつき」が生じてしまうことは避けられない。
【００１９】
そのため、トレンチの上端（または、ベース領域５の表面）を基準にとっても、またはトレンチの底を基準にとっても、図１３のような境界Ｂ１とＢ２との理想的な位置関係を再現性良く実現することは困難である。
【００２０】
以上詳述したように、従来の技術によれば、トレンチゲート型の半導体装置において、低いオン抵抗（Ｒｏｎ）とスイッチング損失（Ｑｓｗ）とを両立させた構造を安定的に得ることは困難であった。
【００２１】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、オン抵抗とスイッチング損失の低減を両立でき、しかも安定的に量産が可能なトレンチゲート型の半導体装置及びその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様によれば、
第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に至るトレンチと、前記第１の半導体層の上面よりも下方で前記トレンチの内壁面に設けられた厚いゲート絶縁膜と、前記厚いゲート絶縁膜の上側で前記トレンチの内壁面に設けられた薄いゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内を充填するゲート電極と、前記トレンチに隣接して選択的に前記第２の半導体層の下から前記第１の半導体層側へ突出するように設けられ、前記ゲート絶縁膜に接する部分における下端が、前記厚いゲート絶縁膜と前記薄いゲート絶縁膜との境界と略同一レベルである第２導電型の半導体領域と、を備えたことを特徴とする半導体装置が提供される。
【００２３】
また、本発明の他の一態様によれば、
第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に至るトレンチと、前記第１の半導体層の上面よりも下方で前記トレンチの内壁面に設けられた厚いゲート絶縁膜と、前記厚いゲート絶縁膜の上側で前記トレンチの内壁面に設けられた薄いゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内を充填するゲート電極と、前記トレンチに隣接して前記第１の半導体層における前記第２の半導体層側の一部を選択的に第２導電型に反転させることにより形成され、前記ゲート絶縁膜に接する部分における下端が、前記厚いゲート絶縁膜と前記薄いゲート絶縁膜との境界と略同一レベルである第２導電型の半導体領域と、を備えたことを特徴とする半導体装置が提供される。
【００２４】
また、本発明の他の一態様によれば、
第１導電型の第１の半導体層と、その上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に至るトレンチと、前記第１の半導体層の上面よりも下方で前記トレンチの内壁に設けられた厚いゲート絶縁膜と、を形成する工程と、前記厚いゲート絶縁膜よりも上側で前記トレンチの内壁に薄いゲート絶縁膜を形成する工程と、前記第１の半導体層のうちの前記厚いゲート絶縁膜よりも上側で前記トレンチに隣接した部分に第２導電型の不純物を導入することにより、前記ゲート絶縁膜に接する部分における下端が、前記厚いゲート絶縁膜と前記薄いゲート絶縁膜との境界と略同一レベルである第２導電型の半導体領域を形成する工程と、前記ゲート絶縁膜を介して前記トレンチ内をゲート電極により充填する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、
第第１導電型の第１の半導体層と、その上に設けられた第２導電型の第２の半導体層と、前記第２の半導体層を貫通して前記第１の半導体層に至るトレンチと、前記第１の半導体層の上面よりも下方で前記トレンチの内壁に設けられた厚いゲート絶縁膜と、を形成する工程と、前記第１の半導体層のうちの前記厚いゲート絶縁膜よりも上側で前記トレンチに隣接した部分に第２導電型の不純物を導入することにより第２導電型の半導体領域を形成する工程と、前記厚いゲート絶縁膜よりも上側で前記トレンチの内壁に薄いゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記トレンチ内をゲート電極により充填する工程と、を備え、前記厚いゲート絶縁膜をマスクとして前記トレンチから前記第１の半導体層に前記第２導電型の不純物を導入することにより前記第２導電型の半導体領域を形成することを特徴とする半導体装置の製造方法が提供される。
【００２５】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００２６】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体装置の断面構造を例示する模式図である。すなわち、同図は、トレンチゲート型のｎチャネル型ＭＯＳＦＥＴのゲート付近の要部断面構造を表す。
また、図２は、この半導体装置の電極構造を例示する透視平面図である。
【００２７】
すなわち、ｎ＋型基板７の上には、ｎ−型エピタキシャル領域６とｐ型ベース領域５がこの順に積層され、その表面からエピタキシャル層６に至るトレンチが形成されている。トレンチの中には、ゲート酸化膜３と埋め込みゲート電極１とからなる埋め込みゲートが設けられている。埋め込みゲートの上には層間絶縁膜４が適宜設けられ、またトレンチの上部周辺にはｎ型ソース領域２Ａと、ｐ＋型ソース領域２Ｂがそれぞれ形成されている。また、基板７の裏面側には、ドレイン電極８が適宜設けられている。
【００２８】
図２を参照しつつ、このＭＯＳＦＥＴの平面構造について説明すると、図１において互いに並行して形成された複数の埋め込みゲート電極１は、これら埋め込みゲート電極１と略直交して形成されたゲート電極部ＧＥで連結され、さらにゲート電極部ＧＥに対するゲートコンタクトＧＣにより、図示しないゲート配線に接続されている。また、図示しない層間絶縁膜を介したソースコンタクトＳＣにより、ソース領域２Ａ、２Ｂに図示しないソース配線が接続される。これらゲート配線とソース配線とは、図示しない層間絶縁膜により絶縁されている。
【００２９】
本実施形態においては、ゲート酸化膜３は、厚みが薄いゲート酸化膜３ａと厚いゲート酸化膜３ｂとを有する。そして、これらの境界付近に隣接して半導体層中に選択的にｐ型化領域９が設けられている。
【００３０】
図３は、ｐ型化領域９の付近を拡大した要部断面図である。ｐ型ベース領域５とｎ−型エピタキシャル領域６との境界Ｂ１は、ｐ型化領域９の領域外においては、ゲート酸化膜３の薄いゲート酸化膜３ａと厚いゲート酸化膜３ｂとの境界Ｂ２よりも、距離ｄだけ上側にずれている。そして、ｐ型化領域９は、これらの段差をつなげるように略傾斜状に形成され、ｐ型ベース領域５の一部として作用する。つまり、ｐ型ベース領域５と同様に、ゲート電圧の印加によってｐ型化領域９にもチャネルを形成することができる。
【００３１】
本実施形態によれば、まず、ゲート酸化膜３に厚いゲート酸化膜３ｂを設けることにより、ゲート電極１とエピタキシャル領域６との間の寄生容量を低下させることができる。つまり、ドレイン・ゲート間容量（Ｃｇｄ）を低下させることにより、スイッチング損失（Ｑｓｗ）を低減できる。例えば、ゲート酸化膜３を厚膜化しない場合に比べて、ドレイン・ゲート間容量をおよそ４０パーセント程度、低減することも可能である。
【００３２】
また、本実施形態においては、厚いゲート酸化膜３ｂは、トレンチの幅の半分よりも小なる厚みを有する。このため、トレンチの底部には、厚いゲート酸化膜３ｂに囲まれた凹部が形成され、ゲート電極１が、この凹部にも充填されている。このように、厚いゲート酸化膜３ｂの内側にもゲート電極１を充填することにより、いわゆる「蓄積層効果」が得られる。すなわち、エピタキシャル領域６に隣接して形成されたトレンチに形成された厚い酸化膜３ｂを介してゲート電極１が存在すると、ゲート電極１に正のバイアスを印加した時に、エピタキシャル領域６の電子キャリアがトレンチの側壁の近傍に蓄積する。このため、図１３に例示した如くトレンチ底部に平坦な厚い酸化膜を形成した構造と比べて、オン抵抗（Ｒｏｎ）の増大を抑制できるという効果が得られる。
【００３３】
またさらに、ｐ型化領域９を設けることにより、図１２（ａ）及び（ｂ）に関して前述したような、境界Ｂ１とＢ２との「ずれ」を解消できる。つまり、ｐ型化領域９を設けることによって、境界Ｂ１を下方に傾斜させゲート酸化膜３の近くで境界Ｂ２とほぼ一致させることができる。
【００３４】
このようにして境界Ｂ１とＢ２とを略一致させれば、ゲート酸化膜３の薄いゲート酸化膜３ａがエピタキシャル領域６のほうに過度に張り出すこともなく、その逆に、ゲート酸化膜３の厚いゲート酸化膜３ｂがｐ型領域５のほうに過度に張り出すこともなくなる。その結果として、オン抵抗（Ｒｏｎ）の増大を抑制しつつ、ドレイン・ゲート間容量（Ｃｇｄ）を確実に低下させ、スイッチング損失（Ｑｓｗ）を低減することができる。
【００３５】
このｐ型化領域９は、後に詳述するように、トレンチの内側からｎ−型エピタキシャル領域６の一部にｐ型不純物を導入するか、または、ベース領域５の表面側からｎ−型エピタキシャル領域６の一部にｐ型不純物を打ち込むことにより形成することができる。そして、特に、トレンチの内側から不純物を導入した場合、ゲート酸化膜３の厚みの分布に応じて、セルフアライン（自己整合）的に形成することも可能となる。
【００３６】
ここで、各領域のキャリア濃度について説明すると、ｐ型ベース領域５の濃度は、概ね１０１７〜１０１８／ｃｍ３であり、ｎ−型エピタキシャル領域６の濃度は概ね１０１６／ｃｍ３のオーダーである。これらに対して、ｐ型化領域９の濃度は、これらの中間的な濃度とすることが望ましい。つまり、ｐ型化領域９のキャリア濃度は、概ね１０１７／ｃｍ３程度とすることができる。ｐ型化領域９のキャリア濃度をこの程度に設定すると、エピタキシャル領域６にｐ型不純物を導入することによる導電型の反転を容易に起こすことができる。また同時に、ｐ型ベース領域５のキャリア濃度を過度に上げすぎる心配もなくなる。
【００３７】
次に、本実施形態の半導体装置の製造方法について説明する。
【００３８】
図４は、本実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
まず、同図（ａ）に表したように、ｎ−型エピタキシャル領域６を有する半導体基板７の表面にｐ型不純物を拡散させてｐ型ベース領域５を形成し、さらにＳｉＯ２からなるマスクＭ１を被着パターニングする。そして、このマスクＭ１の開口部をエッチングして、エピタキシャル領域６まで突き抜ける第１のトレンチＴを形成する。トレンチＴの深さは例えば１マイクロメータで、その幅（図４における左右方向の幅）は例えば５００ナノメータ程度とすることができる。
【００３９】
次に、マスクＭ１を除去した後、図４（ｂ）に表したように、トレンチＴの内壁に厚い酸化膜３ｂを形成する。酸化膜３ｂの厚みは、例えば、２００ナノメータ程度とすることができる。その後、レジストＲを充填し、ウェーハ表面からアッシングなどの方法によりレジストＲを後退させる。そして、図示したように、レジストＲの上面がｐ型ベース領域５よりも下側になるように調節する。
【００４０】
次に、図４（ｃ）に表したように、レジストＲをマスクとして用い、酸化膜３ｂをエッチングする。つまり、レジストＲとほぼ同じ深さまで酸化膜３ｂを選択的に除去する。さらに、レジストＲ及び選択的にトレンチ底部に残した酸化膜３ｂをマスクとして用い、トレンチＴの側面にｐ型不純物を導入することによりｐ型化領域９を形成する。ｐ型不純物の導入方法としては、例えば、気相拡散法や、斜め方向からのイオン注入法を用いることができる。またこの際に、ｐ型不純物の導入量としては、前述したようにｎ−型エピタキシャル領域６の導電型がｐ型に反転し、且つ、ｐ型ベース領域５のキャリア濃度があまり上昇しない範囲とすることが望ましい。具体的には、ｐ型化領域９のキャリア濃度が、ｎ−型エピタキシャル領域６よりも高く、ｐ型ベース領域５よりも低い濃度となるようにｐ型不純物を導入することが望ましい。
【００４１】
その後、図４（ｄ）に表したように、レジストＲを除去してトレンチＴの上側に薄いゲート酸化膜３ａを形成し、残余の空間にゲート電極１を充填する。薄いゲート酸化膜３ａの厚みは、例えば、５０ナノメータ程度とすることができる。また、ゲート電極１としては、例えば、ポリ（多結晶）シリコンを用いることができる。
【００４２】
さらに、ｐ型ベース領域５の表面に、ｎ型ソース領域２を形成し、図示しない層間絶縁膜やドレイン電極などを形成すると、本実施形態の半導体装置の要部が完成する。
【００４３】
以上説明した本実施形態の製造方法によれば、図４（ｃ）に関して前述したように、厚い酸化膜３ｂをマスクとしてトレンチ内壁面にｐ型不純物を導入することにより、ｐ型化領域９をセルフアライン的に形成することができる。このようにして得られた構造においては、図３に例示したように、ｐ型化領域９（ｐ型ベース領域５の一部として作用する）とｎ−型エピタキシャル領域６との境界Ｂ１と、ゲート酸化膜３ａと３ｂとの境界Ｂ２と、を略一致させることができる。その結果として、オン抵抗（Ｒｏｎ）の増加を抑制しつつ、ドレイン・ゲート間容量（Ｃｇｄ）を確実に低下させ、スイッチング損失（Ｑｓｗ）を低減することができる。
【００４４】
なお、本実施形態においては、図４（ｂ）に関して前述したように、レジストＲの上面をｐ型ベース領域５よりも下になるように形成することが望ましい。この場合に、両者の位置関係は精密に制御する必要はない。本実施形態においては、ｐ型化領域９をセルフアライン的に形成できるからである。
【００４５】
レジストＲの上面と、ｐ型ベース領域５との位置関係を左右するプロセス要因としては、例えば、ベース領域５の拡散深さやトレンチＴのエッチング深さ、レジストＲを後退させる際のエッチング量などの「ばらつき」を挙げることができる。
【００４６】
しかし、本発明者の検討の結果によれば、例えば、レジストＲの上面が、ｐ型ベース領域５よりも２００ナノメータ程度低くなるようにプロセス条件を設定しておけば、これらプロセス条件に「ばらつき」が生じた場合でも、常にレジストＲの上面をベース領域５よりも下側に形成することができた。そして、ｐ型化領域９をセルフアライン的に形成することにより、本実施形態の半導体装置を極めて安定的に量産することが可能となる。
【００４７】
次に、本実施形態の半導体装置の製造方法の変型例について説明する。
【００４８】
図５は、本実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
同図（ａ）及び（ｂ）は、図４（ａ）及び（ｂ）に関して前述した工程と同様であるので説明を省略する。
【００４９】
これら工程の後、本具体例においては、図５（ｃ）に表したように、レジストＲをマスクとして厚い酸化膜３ｂをエッチングする。
【００５０】
しかる後に、図５（ｄ）に表したように、レジストＲを除去してトレンチＴの上側に薄いゲート酸化膜３ａを形成し、残余の空間にゲート電極１を充填する。そして、ｐ型ベース領域５の表面にマスクＭ２を形成し、その開口を介してｐ型不純物を導入することにより、ｐ型化領域９を形成する。この場合には、ｐ型不純物をウェーハ表面から深く導入する必要があるので、高エネルギのイオン注入法などを用いることが望ましい。
【００５１】
しかる後に、マスクＭ２を除去し、ｐ型ベース領域５の表面に、ｎ型ソース領域２を形成し、図示しない層間絶縁膜やドレイン電極などを形成すると、本実施形態の半導体装置の要部が完成する。
【００５２】
以上説明した本実施形態の第２の製造方法によれば、ウェーハ表面からｐ型不純物を導入することによってｐ型化領域９を形成し、オン抵抗（Ｒｏｎ）の増加を抑制しつつ、ドレイン・ゲート間容量（Ｃｇｄ）を確実に低下させ、スイッチング損失（Ｑｓｗ）を低減することが可能である。
【００５３】
次に、本実施形態の半導体装置の製造方法のさらなる変型例について説明する。
【００５４】
図６は、本実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【００５５】
本変型例においては、まず図６（ａ）に表したように、基板１の上にｎ−型エピタキシャル領域６を形成し、第１のトレンチＴ１を開口する。そして、トレンチＴ１の内壁に厚い酸化膜３ｂを、トレンチＴ１の幅の半分よりも小なる厚みで形成する。
【００５６】
しかる後に、図６（ｂ）に表したように、ｐ型ベース領域５をエピタキシャル成長させる。そして、第１のトレンチＴ１の上に、これに連続するように第２のトレンチＴ２を開口する。そしてさらに、第２のトレンチＴ２の底に露出している厚い酸化膜３ｂをエッチングし、その上面を後退させる。このエッチング・プロセスにより、酸化膜３ｂの上面をｐ型ベース領域５よりも下側に後退させることができる。
【００５７】
次に、図６（ｃ）に表したように、トレンチＴ１、Ｔ２の内壁にｐ型不純物を導入する。この工程は、図４（ｃ）に関して前述したものと同様に実施することができる。
【００５８】
そして図６（ｄ）に表したように、トレンチＴ１、Ｔ２の内壁に薄いゲート酸化膜３ａを形成し、残余の空間にゲート電極１を充填する。薄いゲート酸化膜３ａの厚みは、例えば、５０ナノメータ程度とすることができる。また、ゲート電極１としては、例えば、ポリ（多結晶）シリコンを用いることができる。
【００５９】
さらに、ｐ型ベース領域５の表面に、ｎ型ソース領域２を形成し、図示しない層間絶縁膜やドレイン電極などを形成すると、本実施形態の半導体装置の要部が完成する。
【００６０】
以上説明した本実施形態の第３の製造方法によれば、厚い酸化膜３ｂの上面を図６（ｂ）に関して前述したように、後退させることにより、ｐ型ベース領域５よりも下側に確実に形成することができる。しかる後に、ｐ型化領域９をセルフアライン的に形成することによって、オン抵抗（Ｒｏｎ）の増加を抑制しつつ、ドレイン・ゲート間容量（Ｃｇｄ）を確実に低下させ、スイッチング損失（Ｑｓｗ）を低減することができる。
【００６１】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。
【００６２】
図７は、本発明の第２の実施の形態にかかる半導体装置の断面構造を例示する模式図である。同図については、図１乃至図６に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００６３】
本実施形態においては、ゲート酸化膜３のうちの厚いゲート酸化膜３ｂは、トレンチの底部を略平坦に埋め尽くすように形成されている。つまり、図１に関して前述した第１の実施の形態の構造と比較した場合、厚いゲート酸化膜３ｂの膜厚をさらに厚く形成し、このゲート酸化膜３ｂがトレンチの幅の半分よりも大なる厚みを有するように形成する。このようにすると、図７に表したように、厚いゲート酸化膜３ｂは、トレンチの底部を略平坦に埋め尽くすように形成される。
【００６４】
このようにしても、ゲート電極１とエピタキシャル領域６との間の寄生容量を低下させることができる。つまり、ドレイン・ゲート間容量（Ｃｇｄ）を低下させることにより、スイッチング損失（Ｑｓｗ）を低減できる。例えば、ゲート酸化膜３を厚膜化しない場合に比べて、ドレイン・ゲート間容量をおよそ４０パーセント以上も低減することができる。
【００６５】
また、本実施形態においても、ｐ型化領域９を設けることにより、図１２（ａ）及び（ｂ）に関して前述したような、境界Ｂ１とＢ２との「ずれ」を解消できる。つまり、ｐ型化領域９を設けることによって、境界Ｂ１を下方に傾斜させゲート酸化膜３の近くで境界Ｂ２とほぼ一致させることができる。
【００６６】
このようにして境界Ｂ１とＢ２とを略一致させることにより、オン抵抗（Ｒｏｎ）の増大を抑制しつつ、ドレイン・ゲート間容量（Ｃｇｄ）を確実に低下させ、スイッチング損失（Ｑｓｗ）を低減することができる。そして、後に詳述するように、このｐ型化領域９も、セルフアライン的に形成することができる。
【００６７】
以下、本実施形態の半導体装置の製造方法について説明する。
【００６８】
図８は、本実施形態の半導体装置の第１の製造方法を表す工程断面図である。
【００６９】
本具体例においてはまず、図８（ａ）に表したように、基板７の上にｎ−型エピタキシャル領域６、ｐ型ベース領域５を形成する。そして、ｐ型ベース領域５を貫通してエピタキシャル領域６に至るトレンチＴを形成する。さらに、トレンチＴの両側壁に、窒化シリコン（ＳｉＮｘ）からなる被覆層Ｃを形成する。
【００７０】
次に、図８（ｂ）に表したように、被覆層Ｃにより覆われていないベース領域５の表面とトレンチＴの底部を酸化させ、厚い酸化膜３ｂを形成する。酸化膜３ｂの形成方法としては、いわゆる熱酸化法でもよく、あるいは酸素の中性粒子の注入法によっても厚い酸化膜３ｂを形成することが可能である。また、この工程においては、トレンチＴの深さをエピタキシャル領域６に至るように適宜調節すれば、厚い酸化膜３ｂの上面をｐ型ベース領域５よりも下側に設けることは容易である。
【００７１】
しかる後に、図８（ｃ）に表したように、被覆層Ｃを除去し、トレンチＴの側壁にｐ型不純物を導入してｐ型化領域９を形成する。この際も、厚い酸化膜３ｂがマスクとして作用し、ｐ型化領域９をセルフアライン的に形成することができる。
【００７２】
この後、図８（ｄ）に表したように、トレンチＴの側壁に薄い酸化膜３ａを形成し、残余の空間をゲート電極１により埋め込む。さらに、ｐ型ベース領域５の表面の厚い酸化膜３ｂを除去しｎ型ソース領域２などを適宜形成することにより、本実施形態の半導体装置の要部が完成する。
【００７３】
以上説明したように、本実施形態の製造方法によれば、トレンチの底部を略平坦に埋め尽くす厚い酸化膜３ｂを形成することが容易である。そして、ｐ型化領域９を、セルフアライン的に形成することにより、オン抵抗（Ｒｏｎ）の増大を抑制しつつ、ドレイン・ゲート間容量（Ｃｇｄ）を確実に低下させ、スイッチング損失（Ｑｓｗ）を低減させた半導体装置を安定的に量産することができる。
【００７４】
次に、本実施形態の半導体装置の製造方法の変型例について説明する。
【００７５】
図９は、本実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【００７６】
本変型例においては、まず図９（ａ）に表したように、基板１の上にｎ−型エピタキシャル領域６を形成し、第１のトレンチＴ１を開口する。そして、トレンチＴ１の内部に厚い酸化膜３ｂをトレンチＴ１の幅の半分よりも大なる厚みで形成し充填する。
【００７７】
しかる後に、図９（ｂ）に表したように、ｐ型ベース領域５をエピタキシャル成長させる。そして、第１のトレンチＴ１の上に、これに連続するように第２のトレンチＴ２を開口する。そしてさらに、第２のトレンチＴ２の底に露出している厚い酸化膜３ｂをエッチングし、その上面を後退させる。このエッチング・プロセスにより、酸化膜３ｂの上面をｐ型ベース領域５よりも下側に後退させることができる。
【００７８】
次に、図９（ｃ）に表したように、トレンチＴ１、Ｔ２の内壁にｐ型不純物を導入する。この工程は、図４（ｃ）に関して前述したものと同様に実施することができる。
【００７９】
そして図９（ｄ）に表したように、トレンチＴ１、Ｔ２の内壁に薄いゲート酸化膜３ａを形成し、残余の空間にゲート電極１を充填する。さらに、ｐ型ベース領域５の表面に、ｎ型ソース領域２を形成し、図示しない層間絶縁膜やドレイン電極などを形成すると、本実施形態の半導体装置の要部が完成する。
【００８０】
以上説明した本実施形態の第２の製造方法においては、厚い酸化膜３ｂの上面を図９（ｂ）に関して前述したように、後退させることにより、ｐ型ベース領域５よりも下側に確実に形成することができる。しかる後に、ｐ型化領域９をセルフアライン的に形成することによって、オン抵抗（Ｒｏｎ）の増加を抑制しつつ、ドレイン・ゲート間容量（Ｃｇｄ）を確実に低下させ、スイッチング損失（Ｑｓｗ）を低減することができる。
【００８１】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００８２】
例えば、本発明は、いわゆる「トレンチ型ゲート」を有する各種の半導体装置に適用して同様の作用効果が得られ、これらも本発明の範囲に包含される。
【００８３】
また、以上説明した半導体装置の各要素の材料、導電型、キャリア濃度、不純物、厚み、配置関係などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。
【００８４】
さらにまた、製造方法についても同様である。すなわち、ｐ型化領域９をセルフアライン的に形成するプロセスとして、例えば、図４（ｃ）には、トレンチの内壁に半導体層を露出させて行う具体例を例示したが本発明はこれには限定されない。
【００８５】
図１０は、ｐ型化領域９をセルフアライン的に形成する他の方法を表す要部断面図である。すなわち、薄い酸化膜３ａと厚い酸化膜３ｂとを形成した後に、これらの上からｐ型不純物を導入する。ここでは、例えば、薄い酸化膜３ａとして、厚みが５０ナノメータ程度の酸化シリコン、厚い酸化膜３ｂとして厚みが２００ナノメータ程度の酸化シリコンを用いることができる。このように、両者の厚みがある程度異なる場合には、ｐ型不純物ＩＭが、薄い酸化膜３ａを透過しても、厚い酸化膜３ｂは殆ど透過しないように導入することが容易である。つまり、厚い酸化膜３ｂはｐ型不純物ＩＭに対するマスクとして作用する。
【００８６】
この場合、図１０においてハッチにより表した領域にｐ型不純物が導入され、クロスハッチにより表した部分がｐ型化領域９となる。その結果として、ｐ型化領域９をセルフアライン的に形成することができる。
【００８７】
その他、上述した半導体装置とその製造方法の構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
【００８８】
【発明の効果】
以上詳述したように、本発明によれば、オン抵抗とスイッチング損失の低減を両立でき、しかも安定的に量産が可能なトレンチゲート型の半導体装置及びその製造方法を提供することができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置の断面構造を例示する模式図である。
【図２】図１の半導体装置の電極構造を例示する透視平面図である。
【図３】ｐ型化領域９の付近を拡大した要部断面図である。
【図４】第１実施形態の半導体装置の第１の製造方法の要部を表す工程断面図である。
【図５】第１実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図６】第１実施形態の半導体装置の第３の製造方法の要部を表す工程断面図である。
【図７】本発明の第２の実施の形態にかかる半導体装置の断面構造を例示する模式図である。
【図８】第２実施形態の半導体装置の第１の製造方法を表す工程断面図である。
【図９】第２実施形態の半導体装置の第２の製造方法の要部を表す工程断面図である。
【図１０】ｐ型化領域９をセルフアライン的に形成する他の方法を表す要部断面図である。
【図１１】本発明者が本発明に至る過程で検討した半導体装置を表す模式図である。
【図１２】特許文献１及び２に開示されている構造のトレンチ底部を模式的に表した断面図である。
【図１３】ゲート酸化膜３の薄いゲート酸化膜３ａと厚いゲート酸化膜３ｂとの境界を、ベース領域５とエピタキシャル領域６との境界と一致させた構造を表す断面図である。
【符号の説明】
１ ゲート電極
２Ａ  ｎ型ソース領域
２Ｂ  ｐ＋型ソース領域
３ ゲート酸化膜
３ａ 薄いゲート酸化膜
３ｂ 厚いゲート酸化膜
４ 層間絶縁膜
５ ｐ型ベース領域
６ ｎ−型エピタキシャル領域
６ａ オーバーラップ部
７ ｎ型基板
８ ドレイン電極
９ ｐ型化領域
Ｂ１、Ｂ２ 境界
Ｃ 被覆層
ＩＭ ｐ型不純物
Ｍ１、Ｍ２ マスク
Ｒ レジスト
Ｔ、Ｔ１、Ｔ２ トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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