(57)【特許請求の範囲】
【請求項１】
行アドレスと列アドレスがマルチプレクスされたメモリに対するアクセス方法として、
一の行アドレスについての複数の列アドレスとなる各列アドレスを、列アドレスのうちの所定数のビットを用いて連続してアクセスする場合に、最初にアクセスされる列アドレスのビットが、同一端子に供給される行アドレスのビットと同値となるようにすることを特徴とするメモリのアクセス方法。
【請求項２】
行アドレスと列アドレスがマルチプレクスされたメモリに対するメモリコントロール装置として、
一の行アドレスについての複数の列アドレスとなる各列アドレスを、列アドレスのうちの所定数のビットを用いて連続してアクセスする場合に、最初にアクセスされる列アドレスのビットが、同一端子に供給される行アドレスのビットと同値となるように変換する変換手段を備えたことを特徴とするメモリコントロール装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ−ＲＡＭに対するアクセス動作に適用することに好適なアクセス方法及びそれを実現するメモリコントロール装置に関するものである。
【背景技術】
【０００２】
Ｓ−ＲＡＭ（スタティックＲＡＭ）に比べて大容量化が容易で、またビットあたりのコストも安いＤ−ＲＡＭ（ダイナミックＲＡＭ）は、各種システムにおいて広く使用されている。
Ｄ−ＲＡＭの基本クロックとしては、入出力４ビット構成の場合、反転ＲＡＳ信号、反転ＣＡＳ信号、反転ＷＥ信号、反転ＯＥ信号がある。
【０００３】
反転ＲＡＳ信号は行アドレス（ＲＯＷアドレス）のラッチ、メモリセルデータの増幅、リフレッシュ動作、及びチップ全体のアクティブ／プリチャージ動作に関与する。
反転ＣＡＳ信号は列アドレス（ＣＯＬＵＭＮアドレス）のラッチ、データの読出／書込動作に関与する。
反転ＷＥ信号はデータの読出／書込動作に関与する。
反転ＯＥ信号はデータの読出動作に関与する。
【０００４】
また、例えば１Ｍワード×１ビットＤ−ＲＡＭの場合、１０ビットのアドレス端子が形成され、各アドレス端子には行アドレスと列アドレスがマルチプレクスされた状態で時分割されて入力されるため、２10×２10＝１０４８５７６個（１Ｍビット）のメモリセルの１つに対して任意にアクセスすることができる。
行アドレスは、反転ＲＡＳ信号の立ち下りによって各アドレス端子から内部の行アドレスバッファにラッチにされ、また列アドレスは、反転ＣＡＳ信号の立ち下りによって各アドレス端子から内部の列アドレスバッファにラッチにされる。  アクセス動作としては、反転ＲＡＳ信号で行アドレスを取り込み、その後の反転ＣＡＳ信号によって１又は複数の列アドレスが順次取り込まれることによって、行アドレス及び列アドレスで指定される所要のメモリセルに対するデータの書込／読出が行なわれる。
一般にＤ−ＲＡＭは、このようにすることでアドレス端子の本数を半分にしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、反転ＲＡＳ信号により行アドレスのアクセスが行なわれた場合、その１行についての全てのメモリセルに対応してセンスアンプを活性化させて、リフレッシュを実行すると同時に、各メモリセルのデータを出力バッファに取り込む。このため、行アドレスのアクセス時には大きなスパイク電流が流れるという性質がある。
一方、列アドレスのアクセスについては、反転ＣＡＳ信号により取り込まれた列アドレスにより、行アドレスのアクセスによって出力バッファに取り込まれたデータからその列アドレスとなるデータをデータバスに出力する動作となるため、電流量としてはさほど大きなものとはならない。
以上の性質から、Ｄ−ＲＡＭにおいては、反転ＲＡＳ信号による行アドレスアクセスの回数が多くなるほど消費電力が多くなり、Ｄ−ＲＡＭを使用するシステムにおける省電力化に対する大きな問題となっていた。
【０００６】
また、ロジック回路の集積化が進んで、数個のＩＣでシステムを構成できるようになると、ＩＣ内部の消費電力に対して、ＩＣ間をつなぐ端子のトランジェントによって、ＩＣの入出力容量やプリント基板の配線パターン容量を充放電するための電力の比率が高まってきた。
例えば、容量を駆動する消費電流ｉは、周波数ｆと容量Ｃと電圧振幅Ｖに比例し、ｉ＝ｆ・Ｃ・Ｖとなる。ここで、５Ｖ振幅で２０MHz 動作する端子の容量合計が２０ｐＦだとすると、１本の端子だけで２ｍＡ、１０ｍＷを消費することになる。これはＲＡＭなどでバス接続されるＩＣでは端子の本数が多く、その分消費電力も大きくなってしまう。例えば上記条件において、１０本のアドレス端子だけをみても、端子のトランジェントにより消費される電力は２０ｍＡ、１００ｍＷとなってしまい、これもＤ−ＲＡＭを使用するシステムにおける省電力化に対する大きな問題となっているため、各端子の入出力についてのトランジェント（ビット反転）を減少させることが求められている。
【０００７】
さらに、Ｄ−ＲＡＭの行アクセス時に発生するスパイク電流やＩＣ端子のトランジェントによってシステムノイズが増加し、これがアナログ回路へ飛び込んで性能を劣化させてしまうという問題もあった。
【課題を解決するための手段】
【０００８】
本発明は以上のような問題点に鑑みて、行アドレスに対するアクセス回数を減少させ、またアドレス端子のトランジェントを減少させることで、省電力化、省ノイズ化等を実現するメモリのアクセス方法及び及びメモリコントロール装置を提供することを目的とする。
【０００９】
このため、行アドレスと列アドレスがマルチプレクスされたメモリに対するアクセス方法として、一の行アドレスについての複数の列アドレスとなる各列アドレスを、列アドレスのうちの所定数のビットを用いて連続してアクセスする場合に、最初にアクセスされる列アドレスのビットが、同一端子に供給される行アドレスのビットと同値となるようにする。
【００１０】
また行アドレスと列アドレスがマルチプレクスされたメモリに対するメモリコントロール装置として、一の行アドレスについての複数の列アドレスとなる各列アドレスを、列アドレスのうちの所定数のビットを用いて連続してアクセスする場合に、最初にアクセスされる列アドレスのビットが、同一端子に供給される行アドレスのビットと同値となるように変換する変換手段を備える。
【００１１】
一の行アドレスについての複数の列アドレスとなる各列アドレスを、列アドレスのうちの所定数のビットを用いて連続してアクセスする場合に、最初にアクセスされる列アドレスのビットが、同一端子に供給される行アドレスのビットと同値となるようにすれば、アドレス端子が行アドレスから列アドレスに変化する際の反転をなくすことができる。
【発明の効果】
【００１２】
以上説明したように本発明では、一の行アドレスについての複数の列アドレスとなる各列アドレスを、列アドレスのうちの所定数のビットを用いて連続してアクセスする場合に、最初にアクセスされる列アドレスのビットが、同一端子に供給される行アドレスのビットと同値となるようにすれば、アドレス端子が行アドレスから列アドレスに変化する際の反転をなくすことができる。これも消費電力及びシステムノイズの低減を促進することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例として、まず磁気テープを記録媒体とし、回転ヘッドによってノントラッキング方式でオーディオデータを記録再生する記録再生装置において搭載されるＤ−ＲＡＭに対するアクセス方法及びメモリコントロール装置について説明する。
この場合、記録／再生やエラー訂正のためにオーディオデータ等をＤ−ＲＡＭに記憶させるものであるが、まず最初にデータフォーマットについて述べておく。
【００１４】
ノントラッキング方式で磁気テープに対する記録／再生を行なうものが知られているが、この場合、図８に示すように磁気テープＴにはヘッドのヘリカルスキャン方式により斜め方向にトラックＴＫが形成されていくことに対し、再生時にはＰａ，Ｐｂとして示すように記録時より高密度スキャンを行なうことにより、トラックを正確にトレースしなくてもトラックＴＫ上の全データを読み込むことができるようにしている。さらに読み込んだデータはデータとともに記録されているアドレスを用いて並び変えていくことで、正確な再生データストリームを再構成することができるようにしたものである。
【００１５】
図９にノントラッキング方式における磁気テープ上のトラックＴＫの構成を示す。
図９（ａ）に示すように、１トラックは１０８ブロックで構成される。１ブロックは２８８ビットである。
トラックのうち中央の９２ブロックがメインデータ領域とされ、その両側に９ブロックの内側２重記録領域、及び７ブロックの外側２重記録領域が形成されている。
【００１６】
内側２重記録領域では、その位置から外側方向に９２ブロック離れたメインデータ領域内のブロックと同一内容のデータが記録され、また外側２重記録領域では、その位置から内側方向に９２ブロック離れたメインデータ領域内のブロックと同一内容のデータが記録されている。これらは、テープの揺動でヘッドの当たり位置がずれても、互いに補い合うようにされ、つまりメインデータ領域内に記録されているブロックとしてのデータについて、読取不能のブロック（データ内容）が発生しないようにしている。
【００１７】
メインデータ領域については、中央の２ブロックがサブコード（ＡＵＸ）、その両側の各１ブロックがＩＢＧ（Inter-block Gap)、さらにその両側の各４ブロックが制御コード（ＣＴＬ）の領域とされる。そして、さらにその両側において、４０ブロックづつのデータ領域が形成される。
【００１８】
１ブロック内の信号フォーマットは図９（ｂ）のようになる。
まず先頭１１ビットがシンクパターンとされ、続いて１３ビットでアドレスＡＤＲＳが記録される。このアドレスＡＤＲＳは６ビットのトラックアドレスと７ビットのブロックアドレスにより構成されている。
各ブロックにはこのようにトラックアドレスとブロックアドレスが記録されていることにより、再生時には適正なブロック順序でデータストリームを再構成することができる。
【００１９】
ノントラッキング方式の場合、必ずしもトラックＴＫが正確にトレースされないため、図８に示したように高密度スキャンを行なうことで各トラックについて全ブロックを読み出すことができるようにしているが、この場合各ブロックの読出順序はランダムなものとなる。読み出されたブロックデータは一旦ＲＡＭに蓄えられるが、このとき、ＲＡＭ上ではトラックアドレスとブロックアドレスを用いて書き込みアドレスを生成し各ブロックデータを書き込んでいく。従って、或るトラックについて全ブロックが読み取れた段階では、ＲＡＭ上ではそのトラックのデータが並んでいるものとなる。従ってＲＡＭから順番にブロックデータを読み出せば適正なデータストリームが再構成されたことになる。
【００２０】
アドレスＡＤＲＳに続いて各１２ビットで４ワードのＰ，Ｑパリティ（ＰOD，ＱOD，ＰEV，ＱEV）が記録される。
そしてパリティワードに続いて各１２ビットで１６ワードの音声データ（Ｌ１，Ｒ１ ・・・・・・・Ｌ８，Ｒ８）が記録される。
１６ワードの音声データ（Ｌ１，Ｒ１ ・・・・・・・Ｌ８，Ｒ８）に続いて、各１２ビットで２つのＣＲＣワードが記録される。また、このＣＲＣワードには、オーバーライトプロテクトコード（ＯＷＰコード）も記録される。ＯＷＰコードは同じ２ワードを並べて２４ビットのＣＲＣとＥＸ−ＯＲをとってから記録するようにしている。従って再生時には、再生データから生成したＣＲＣとのＥＸ−ＯＲを取ることで、ＯＷＰコードを復元することができる。
【００２１】
以上のようなフォーマットのトラックデータについて記録時／再生時にそのデータを記憶するＤ−ＲＡＭについて説明する。
回転ヘッドのヘリカルスキャンにより回転ヘッドの１回転につき１トラックが記録され、また再生されることになるが、ここで１トラックを『Ｖ』と呼ぶこととすると、記録データ又は再生データを記憶するＤ−ＲＡＭには１２８Ｖ分の記憶容量を持つものとする。
従ってＤ−ＲＡＭ上ではまず、０Ｖ〜１２７Ｖというトラックに対応したアドレスとして、Ｖ６〜Ｖ０の７ビットによるアドレスが形成される。
【００２２】
次に１つのＶアドレス内のメモリーマップを図１に示す。Ｄ−ＲＡＭ内には、この図１のメモリ領域が１２８個分存在することになる。
１つのＶアドレス内では、１２８ブロック分の領域があり、ブロックアドレスとしてＢ０〜Ｂ６の７ビットで、００ｈ〜７Ｆｈのアドレスが形成される。（『ｈ』が付された値は１６進表記）
また各ブロックの領域は１６ワードで構成されており、Ｗ０〜Ｗ３の４ビットで０ｈ〜Ｆｈのワードアドレスが形成される。
以上、トラックアドレスＶ０〜Ｖ６、ブロックアドレスＢ０〜Ｂ７、ワードアドレスＷ０〜Ｗ３で、１８ビットのアドレス空間とされている。
【００２３】
Ａ／Ｄ変換、Ｄ／Ａ変換される音声データの系列は、３２ＫＨｚサンプリングで、Ｌ，Ｒの２チャンネルとし、１トラック（１Ｖ）の周期を２０ｍｓｅｃ（５０Ｈｚ）とすると、１ＶあたりＬチャンネル、Ｒチャンネルあわせて１２８０ワード存在する。つまり図９で説明したように１トラックにはデータ領域として８０ブロック存在し、各ブロックには、Ｌ１，Ｒ１ ・・・・・・・Ｌ８，Ｒ８の１６ワードが存在するため、１６×８０の１２８０ワードがこれに相当する。
【００２４】
この音声データとなる１２８０ワードは、図１に示した１Ｖ分のメモリ領域（１２８×１６＝２０４８ワード）において、後ろづめで書き込まれるとする。
即ち、１２８ブロックのうちで音声データには８０ブロックの領域が割り当てられ、図１に示すようにブロックアドレス３０ｈ〜７Ｆｈの領域（データエリア）に書き込まれる。このとき、Ｌ，Ｒチャンネルが交互にアドレスの進む順番にアクセスされる。ブロックアドレス３０ｈのワードアドレス０ｈがトラックの最初の音声データワード、ブロックアドレス７ＦｈのワードアドレスＦｈがトラックの最後の音声データワードとなる。
【００２５】
パリティ生成及び訂正処理については、チャンネル毎の時間軸で奇数番目（ＯＤ）と偶数番目（ＥＶ）の２つの系列に分けて独立して行なうことになる。
８ワードの音声データに対してクロスインターリーブでＰとＱの２つの単純パリティを生成する訂正系列とし、Ｐ系列にはＱワードを含まないものとする。
パリティ生成及び訂正処理は１Ｖの内部で完結しているもので、ブロックアドレス７Ｆｈを越えると、同じＶ（トラックアドレス）のブロックアドレス３０ｈに戻るものである。
【００２６】
ここで、Ｄ−ＲＡＭ内のデータに対する訂正処理時のアクセス順序は、奇数系列では図２（ａ）のようにＬ１，Ｒ１，Ｌ３，Ｒ３，ＰOD，Ｌ５，Ｒ５，Ｌ７，Ｒ７，ＱODとなり、また偶数系列では図２（ｂ）のようにＬ２，Ｒ２，Ｌ４，Ｒ４，ＰEV，Ｌ６，Ｒ６，Ｌ８，Ｒ８，ＱEVとなり、この順序でアクセスされる頻度が高いものとなっている。
【００２７】
このとき音声データ系列とＰ・Ｑ系列のインターリーブを施すと、Ｐ系列とＱ系列の各ワードに対するブロックアドレスの差は図２（ｃ）のようになり、これを相対ブロックアドレスとして図示したものが図２（ｄ）である。
これに、訂正するベースブロックアドレスを加算することで絶対ブロックアドレスが得られる。絶対ブロックアドレスが７Ｆｈを越えた場合は、５０ｈの減算を行なってブロックアドレスが３０ｈ〜７Ｆｈに納まるようにする。
各ワードのワードアドレスについては図２（ａ）（ｂ）に示されるようになる。
【００２８】
このようにして求められたデータワードのアドレスは、そのままＤ−ＲＡＭの実アドレスとなるが、Ｐワード及びＱワードについては仮想的なアドレスであり、Ｄ−ＲＡＭの実アドレスとするには変換を必要とする。
１ブロックにおけるＰワードとＱワードによるパリティワードＰOD，ＱOD，ＰEV，ＱEVは、１６ワードの音声データワードの１／４のワード数であるため、ＰワードとＱワードについては、アドレス変換を行なって、図１の０Ｃｈ〜１Ｆｈの２０ブロック分の領域（ＰＱエリア）に割り当てるようにする。
【００２９】
実際の変換方法としては、訂正系列から求めた上記したパリティワードの仮想的なブロックアドレスを２ビットシフトダウンして、ブロックアドレスＢ１，Ｂ０をワードアドレスＷ３，Ｗ２とし、ブロックアドレスＢ６〜Ｂ２をブロックアドレスＢ４〜Ｂ０とする。そしてワードアドレスＷ１は偶数／奇数（ＯＤ￣／ＥＶ）、ワードアドレスＷ０はＰ￣／Ｑとしてそのまま用いるようにし、１Ｖに含まれる３２０ワードのパリティワード（４ワード×８０ブロック）を、図１に示すように、０Ｃｈ〜１Ｆｈの２０ブロック分のエリア、即ち１６ワード×２０ブロックの３２０ワードの領域に納めるようにしている。
【００３０】
ここで、図３にメモリコントロール装置の構成を示す。
１は４ビット幅で４ＭのＤ−ＲＡＭを示し、一点鎖線によって区切られた２０として示すメモリコントローラとなるＩＣに対して外付けされている。２１はＩＣ２０のデータ入出力端子であり、４ビット端子として構成されている。これはＤ−ＲＡＭ１のＩ／Ｏ１〜Ｉ／Ｏ４に接続され、Ｄ−ＲＡＭに対しての書込データの供給及び読出データの取り込みが行なわれる。
【００３１】
２２はアドレス端子を示し、１０ビット端子として構成されている。このアドレス端子２２によりＤ−ＲＡＭ１に対してＡ９〜Ａ０のアドレスを供給する。
２３はＤ−ＲＡＭ１に対して反転ＣＡＳ信号を出力する反転ＣＡＳ端子、２４はＤ−ＲＡＭ１に対して反転ＲＡＳ信号を出力する反転ＲＡＳ端子、２５はＤ−ＲＡＭ１に対して反転ＷＥ信号を出力する反転ＷＥ端子である。
【００３２】
２６はＲＡＭアドレスバス（ＲＡバス）を示し、Ｄ−ＲＡＭに対してアクセスすべきアドレスデータが１８ビットで転送されてくる。１８ビットのアドレスとは、即ちトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６〜Ｂ０、ワードアドレスＷ３〜Ｗ０である。
２７ａ〜２７ｄはＲＡバス２６に接続されるバス端子である。バス端子２７ａは９ビット端子であり、トラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６，Ｂ５が取り込まれる。
バス端子２７ｂは７ビット端子であり、ブロックアドレスＢ４〜Ｂ０、ワードアドレスＷ３，Ｗ２が取り込まれる。
さらにバス端子２７ｃからはワードアドレスＷ１が取り込まれ、バス端子２７ｄからはワードアドレスＷ０が取り込まれる。
【００３３】
２８はアドレスフリップフロップ（アドレスＦＦ）であり、スロットクロック（ＳＬＯＴ・ＣＫ）によりバス端子２７ａ〜２７ｄに転送されてきた１８ビットのアドレスを取り込む。アドレスＦＦのＱ出力とされる１８ビットは今回のアドレスＡＤＲC とされる。その時点でバス端子２７ａ〜２７ｄに転送されている１８ビットは次回のアドレスＡＤＲN とされる。
【００３４】
２９はマグニチュードコンパレータであり、アドレスＦＦのＱ出力とされている今回のアドレスＡＤＲC のうちで行アドレス（ＲＯＷアドレス）が取り込まれ、またバス端子２７ａ〜２７ｄに転送されている次回のアドレスＡＤＲN のうちで行アドレスが取り込まれるようになされ、今回と次回の行アドレスを比較する構成とされている。なお、本実施例では行アドレスとしてトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６，Ｂ５、ワードアドレスＷ１の１０ビットが割り当てられている。この点については後述する。
【００３５】
３０は制御回路を示し、マスタークロックＭＣＫ、反転ＲＡＭ・ＥＮ信号（ＲＡＳ・ＥＮ￣）、マグネチュードコンパレータ２９からのＲＡＳホールド信号（ＲＡＳ・ＨＯＬＤ）が入力され、これらに応じて各種信号出力処理を行なうことになる。出力される信号は、反転ＷＥ信号（ＷＥ￣）、反転ＲＡＳ信号（ＲＡＳ￣）、反転ＣＡＳ信号（ＣＡＳ￣）、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）、カウンタクロック（ＣＮＴＲ・ＣＫ）、カウンタクリア（ＣＮＴＲ・ＣＬ）、スロットクロック（ＳＬＯＴ・ＣＫ）、ＲＡＳゲート信号（ＲＡＳ・ＧＡＴＥ）となる。
【００３６】
３１はグレイコードカウンタを示す。グレイコードカウンタ３１はカウンタクリア（ＣＮＴＲ・ＣＬ）によってクリアされた後、カウンタクロック（ＣＮＴＲ・ＣＫ）によりカウントアップ出力（Ｑ１，Ｑ０）を行なう。
３２，３３はＥＸ−ＯＲ回路であり、ＥＸ−ＯＲ回路３２はアドレスＦＦ２８から出力される行アドレスＲ９〜Ｒ０のうち、Ｒ１が供給され、グレイコードカウンタ３１の出力Ｑ１との排他的論理和を出力する。またＥＸ−ＯＲ回路３３はアドレスＦＦ２８から出力される行アドレスＲ９〜Ｒ０のうち、Ｒ０が供給され、グレイコードカウンタ３１の出力Ｑ０との排他的論理和を出力する。なお後述するが行アドレスＲ１は、ブロックアドレスＢ５が相当し、また行アドレスＲ０は、ワードアドレスＷ１が相当するものとなる。
【００３７】
３４はアドレスマルチプレクサであり、アドレス端子２２から１０ビットでＤ−ＲＡＭ１に対して行アドレス及び列アドレスを、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）に応じて時分割的に出力するものである。行アドレスＲ９〜Ｒ０としては、アドレスＦＦ２８から供給されるトラックアドレスＶ６〜Ｖ０、ブロックアドレスＢ６，Ｂ５、ワードアドレスＷ１で構成される。また列アドレスＣ９〜Ｃ０のうち、Ｃ９〜Ｃ２については、アドレスＦＦ２８から供給されるブロックアドレスＢ４〜Ｂ０、ワードアドレスＷ３，Ｗ２，Ｗ０で構成され、またＣ１，Ｃ０は、それぞれＥＸ−ＯＲ３２，３３の出力が割り当てられる。
【００３８】
この列アドレスＣ１，Ｃ０は、１ワード＝１６ビット幅のデータを４ビット幅のＤ−ＲＡＭ１で扱うために割り当てられているもので、反転ＲＡＳ信号（ＲＡＳ￣）による１回の行アドレスのアクセス中に、反転ＣＡＳ信号（ＣＡＳ￣）に応じてＣ１，Ｃ０によって列アドレスを４回アクセスすることで、１ワード（１６ビット）のデータの書込／読出を行なうようにしている。
【００３９】
以上のように図３に示した回路構成は、即ち信号処理ＩＣ２０において内部のＲＡバス２６から供給される１８ビットのアドレスを、行アドレス１０ビット、列アドレス８ビットに分けるとともに、１ワード内のアクセスのための列アドレスの２ビットを設定し、行アクセス及び列アクセスのためにＤ−ＲＡＭに対してＡ９〜Ａ０の１０ビットのアドレスを発生させる回路部となるものである。
【００４０】
この図３の回路部の動作を図４を用いて説明する。
まず、制御回路３０は、図４（ａ）に示すマスタークロックＭＣＫを３分周す
るカウンタの出力を図４（ｃ）（ｄ）のように分周出力ＱB ，ＱA とし、さらに２分周して図４（ｂ）のような反転スロットクロック（ＳＬＯＴ・ＣＫ￣）を生成する。
即ち、マスタークロックＭＣＫの６クロックの期間をＤ−ＲＡＭ１に対するアクセスの１スロットとしている。
また、反転スロットクロック（ＳＬＯＴ・ＣＫ￣）と分周出力ＱB の論理積をとって図４（ｅ）のようにＲＡＳゲート信号（ＲＡＳ・ＧＡＴＥ）を生成する。
【００４１】
ここで、ＲＡバス２６にはスロットクロック（ＳＬＯＴ・ＣＫ）で同期化された次回の（次回のスロットについての）アドレスＡＤＲC が出力されており、図４（ｆ）に示すようにＲＡＳゲート信号（ＲＡＳ・ＧＡＴＥ）がハイレベルになるまでに確定しているものとする。
ＲＡバス２６に出力されたアドレスは、スロットクロック（ＳＬＯＴ・ＣＫ）によってアドレスＦＦ２８にラッチされる。
【００４２】
ここで、ＴＭ1 として示すように、ＲＡバス２６に次回のアドレスＡＤＲN が出力されている時点では、ＴＭ2 として示す前回のスロットでＲＡバス２６に出力されたアドレスＡＤＲN が、スロットクロック（ＳＬＯＴ・ＣＫ）によってアドレスＦＦ２８にラッチされている。つまり、そのＴＭ2 でのアドレスＡＤＲN が、アドレスＦＦ２８から図４（ｉ）のように今回のアドレスＡＤＲC として出力されている。
【００４３】
マグニチュードコンパレータ２９には、アドレスＦＦ２８からの今回のアドレスＡＤＲC の行アドレス１０ビットと、ＲＡバス２６からの次回のアドレスＡＤＲN の行アドレス１０ビットが供給されることになるが、マグニチュードコンパレータ２９はＴＭ3 として示すＲＡＳゲート信号（ＲＡＳ・ＧＡＴＥ）のタイミングで比較動作を行なう。
そして一致した場合は、制御回路３０に対して図４（ｇ）に実線で示すようにハイレベルとなるＲＡＳホールド信号（ＲＡＳ・ＨＯＬＤ）を出力する。一方、一致しなかった場合は、図４（ｇ）に破線で示すようにローレベルとなるＲＡＳホールド信号（ＲＡＳ・ＨＯＬＤ）を出力する。
【００４４】
また、制御回路３０に対して、今回がＤ−ＲＡＭ１に対してアクセスしないスロットである場合は、図４（ｈ）に実線で示すようにハイレベルの反転ＲＡＭ・ＥＮ信号（ＲＡＭ・ＥＮ￣）が供給され、一方アクセスするスロットである場合は図４（ｈ）に破線で示すようにローレベルの反転ＲＡＭ・ＥＮ信号（ＲＡＭ・ＥＮ￣）が供給される。反転ＲＡＭ・ＥＮ信号（ＲＡＭ・ＥＮ￣）はスロットクロック（ＳＬＯＴ・ＣＫ）によって同期化されている。
【００４５】
これらの信号から制御回路３０は、図４（ｊ）に示すように反転ＲＡＳ・Ｄ信号（ＲＡＳ・Ｄ￣）を生成する。生成ロジックは、
（ＲＡＳ・Ｄ￣）＝｛（ＲＡＳ・ＧＡＴＥ）×（ＲＡＳ・ＨＯＬＤ￣）
＋（ＲＡＭ・ＥＮ￣）
としている。
そして反転ＲＡＳ・Ｄ信号（ＲＡＳ・Ｄ￣）を反転マスタークロック（ＭＣＫ￣）をクロックとするフリップフロップに供給して、その出力として図４（ｋ）に示すような反転ＲＡＳ信号（ＲＡＳ￣）を生成している。
【００４６】
以上の動作により、反転ＲＡＳ・Ｄ信号（ＲＡＳ・Ｄ￣）は、通常の場合、ＲＡＳホールド信号（ＲＡＳ・ＨＯＬＤ）＝１の場合、及び反転ＲＡＭ・ＥＮ信号（ＲＡＭ・ＥＮ￣）＝１の場合の３通りの場合について、それぞれ図４（ｊ）に示すようになり、これによって反転ＲＡＳ信号（ＲＡＳ￣）は、３通りの場合について、それぞれ図４（ｋ）に示すようになる。
【００４７】
まず、通常の場合、つまり反転ＲＡＭ・ＥＮ信号（ＲＡＭ・ＥＮ￣）＝０でアクセスするスロットであり、しかも今回のアドレスＡＤＲC の行アドレスと、次回のアドレスＡＤＲN の行アドレスが一致せず、ＲＡＳホールド信号（ＲＡＳ・ＨＯＬＤ）＝０である場合は、反転ＲＡＳ信号（ＲＡＳ￣）は、ＴＭ4 として示すように一旦ハイレベルに上り、再びローレベルに下がることになる。つまり、通常の行アクセスが実行される。
【００４８】
一方、今回のアドレスＡＤＲC の行アドレスと、次回のアドレスＡＤＲN の行アドレスが一致し、ＲＡＳホールド信号（ＲＡＳ・ＨＯＬＤ）＝１である場合はＴＭ5 として示す部分で反転ＲＡＳ信号（ＲＡＳ￣）はハイレベルにはならず、つまり、前後のスロットで反転ＲＡＳ信号（ＲＡＳ￣）はローレベルで連続されることになる。
【００４９】
また今回がアクセスするスロットではなく反転ＲＡＭ・ＥＮ信号（ＲＡＭ・ＥＮ￣）＝１の場合は、ＴＭ6 として示すように反転ＲＡＳ信号（ＲＡＳ￣）はハイレベルのままとされる。
【００５０】
以上のように、前後のスロットにおいて行アドレスが一致しているときは、反転ＲＡＳ信号（ＲＡＳ￣）が変化することがなくなり、つまり連続した２つ目のスロットでは反転ＲＡＳ信号（ＲＡＳ￣）の立ち下がりがないため行アクセスは行なわれずに列アクセスだけとなる。従ってこのときはＤ−ＲＡＭ１の内部でセンスアンプが活性化されず、スパイク電流は流れないことになる。
つまり、このように前後のスロットにおいて行アドレスが一致し、その２つ目のスロットでは行アクセスが不要な場合は、行アクセスを実行させないようにすることで、消費電力を減少させ、またシステムノイズを低減することが可能となる。
【００５１】
さらに、訂正処理については、１Ｖの時間内で各Ｖ毎に集中的にデータアクセスして行なうものであり、この処理期間中はＤ−ＲＡＭ１でのピーク電力が平均電力よりかなり大きくなることが余儀なくされる。このときシステムノイズの吸収という点を考慮すると、どうしても電流容量を大きくしなければならないが、上述のように行アクセスの回数を減らすことで、ピーク電力で決まる電源回路の容量を低く設計することも可能となり、また負荷変動による低周波の電源リップルがアナログ系に与える影響を軽減できることにもなる。
【００５２】
また、制御回路３０は、反転ＲＡＳ信号（ＲＡＳ￣）をマスタークロックＭＣＫをクロックとするフリップフロップに入力して、行アドレスと列アドレスの切換信号として図４（ｍ）に示すようなＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）を生成している。
反転ＲＡＳ信号（ＲＡＳ￣）からＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）を生成することにより、通常の場合、ＲＡＳホールド信号（ＲＡＳ・ＨＯＬＤ）＝１の場合、及び反転ＲＡＭ・ＥＮ信号（ＲＡＭ・ＥＮ￣）＝１の場合の３通りの場合について、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）はそれぞれ図４（ｍ）に示すようになる。
【００５３】
まず通常のアクセスの場合は、ＴＭ7 として示すように、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）が一旦ハイレベルになって行アドレスの選択に切り換わり、アドレスマルチプレクサ３４から図４（ｎ）にＴＭ8 として示すようにアドレスＡ９〜Ａ０として行アドレス（ＲＯＷ）が出力され、これがＤ−ＲＡＭ１では図４（ｋ）の反転ＲＡＳ信号（ＲＡＳ￣）の立ち下がりで取り込まれる。そしてその後ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）がローレベルになって列アドレスに切り換わり、アドレスマルチプレクサ３４から図４（ｎ）に示すようにアドレスＡ９〜Ａ０として列アドレス（ＣＯＬ０）が出力される。その後、そのスロットにおいてはアドレスマルチプレクサ３４から列アドレス（ＣＯＬ０〜ＣＯＬ３）が発生され、Ｄ−ＲＡＭ１では図４（ｌ）のような反転ＣＡＳ信号（ＣＡＳ￣）によって各列アドレスを取り込んでいくことになる。
【００５４】
また、今回のアドレスＡＤＲC の行アドレスと、次回のアドレスＡＤＲN の行アドレスが一致し、ＲＡＳホールド信号（ＲＡＳ・ＨＯＬＤ）＝１である場合はＴＭ9 として示す部分でＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）はローレベルのままであり、従ってこの期間は、アドレスマルチプレクサ３４からはＴＭ10として示すように、アドレスＡ９〜Ａ０として列アドレス（ＣＯＬ０）が出力される。つまり、不要な行アドレス（ＲＯＷ）はアドレス端子２２に出力されない。
【００５５】
また今回がアクセスするスロットではなく反転ＲＡＭ・ＥＮ信号（ＲＡＭ・ＥＮ￣）＝１の場合は、ＴＭ11として示すようにＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）はハイレベルのままであり、ＴＭ12として示すように、不要な列アドレス（ＣＯＬ）がアドレス端子２２に出力されることはなくなる。
【００５６】
このように、前後のスロットにおいて行アドレスが一致しているときは、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）を列アドレス側に固定することにより、Ｄ−ＲＡＭ１の全アドレス端子（Ａ９〜Ａ０）を不必要に反転させることをなくすことができる。これによって、端子容量やパターンの配線容量を充放電するための消費電力を減少させることができ、またシステムノイズを低減することができる。
【００５７】
以上のように本実施例では不必要な行アクセスやアドレス端子の反転を解消することで、省電力及びシステムノイズ低減を実現するものであるが、この機能をより有効に発揮させるための手段を続いて説明していく。
つまり、できるだけ列アクセスが連続するようにし、またアドレスの各ビットの反転回数を減らすことが、上記機能をより有効なものとすることができる。
【００５８】
まず、できるだけ列アクセスが連続し、行アドレスの変化する頻度が少なくなるようにするための行及び列アドレスの割り当てを設定することについて説明する。
Ｄ−ＲＡＭ１へのアクセス動作としては音声データのＤ／Ａ変換系への読出、Ａ／Ｄ変換系からの書込、テープへの記録系への読出、テープからの再生系からの書込、訂正処理のための読出がある。ここで、アクセス動作が集中するのは訂正処理時である。そこで訂正処理時のアクセスについて次のような工夫を行なうこととする。
【００５９】
訂正処理の場合、偶数ワードと奇数ワードで別個に行なわれるものであるため、図１に示したように偶数／奇数（ＯＤ￣／ＥＶ）となるワードアドレスＷ１は行アドレスに割り当てるようにする。これにより、偶数ワードの訂正処理時、及び奇数ワードの訂正処理時のそれぞれで、行アドレスのうちの１ビット（ワードアドレスＷ１）は変化しないようにする。
【００６０】
それ以外は、下位ビットから順に列アドレスに割り当て、残りを行アドレスとする。トラックアドレスＶ６〜Ｖ０は当然行アドレスに割り当てられるため、１０ビットの行アドレスＲ９〜Ｒ０は、図５（ａ）に示すように、トラックアドレスＶ６，Ｖ５，Ｖ４，Ｖ３，Ｖ２，Ｖ１，Ｖ０、ブロックアドレスＢ６，Ｂ５、ワードアドレスＷ１となる。
【００６１】
また、列アドレスＣ９〜Ｃ２は、図５（ｂ）に示すように、ブロックアドレスＢ４，Ｂ３，Ｂ２，Ｂ１，Ｂ０、ワードアドレスＷ３，Ｗ２，Ｗ０となり、また１６ビットの１ワード内を４下位アクセスするためのアドレスＱ１，Ｑ０が列アドレスＣ１，Ｃ０とされる。
【００６２】
このように割り当てた場合、連続アクセスして行アドレスが変化するのは、ブロックアドレスＢ６，Ｂ５が変化する境界となり、つまり図１のメモリマップ上でＲ−ＣＧとして示す境界である。従って、訂正処理でのアクセスで行アドレスが変化するのは、ブロックアドレスが３Ｆｈと４０ｈの境界又は５Ｆｈと６０ｈの境界を越えるとき、７Ｆｈから３０ｈに戻るとき、及び０Ｃｈ〜１ＦｈのＰＱエリアのアクセスに移行する時だけとなる。
【００６３】
この場合、奇数系列及び偶数系列でのアクセス順序は図２（ａ）（ｂ）で説明したが、行アドレス及び列アドレスの割当が図５のようにされ、また上述したように行アドレスが変化せず行アクセスが不要な場合は、反転ＲＡＳ信号（ＲＡＳ￣）がローレベルでつながることにより、偶数系列アクセスの場合も奇数系列アクセスの場合も、いづれも反転ＲＡＳ信号（ＲＡＳ￣）は図２（ｆ）のようになる。なお図２（ｅ）は比較のためにあげた従来のアクセス方式での反転ＲＡＳ信号（ＲＡＳ￣）である。
【００６４】
つまり図２（ｆ）のように本実施例の場合は、ＰワードとＱワードのアクセスについては実アドレスが０Ｃｈ〜１Ｆｈに変換されてしまうため行アドレスが変化し行アクセスが必要となるが、ほとんどの場合において、Ｐワード，Ｑワードのアクセスの前後以外では、反転ＲＡＳ信号（ＲＡＳ￣）はローレベルでつながって１つになる。つまり、奇数ワードではＬ１，Ｒ１，Ｌ３，Ｒ３、及びＬ５，Ｒ５，Ｌ７，Ｒ７のそれぞれが、１つの反転ＲＡＳ信号（ＲＡＳ￣）でアクセスされることになる。同様に偶数ワードでは、Ｌ２，Ｒ２，Ｌ４，Ｒ４、及びＬ６，Ｒ６，Ｌ８，Ｒ８のそれぞれが、１つの反転ＲＡＳ信号（ＲＡＳ￣）でアクセスされる。
【００６５】
ただし、音声データワードのアクセス時にブロックアドレスが３Ｆｈと４０ｈの境界又は５Ｆｈと６０ｈの境界を越えるとき、又は７Ｆｈから３０ｈに戻るときには、図２（ｆ）に破線1で示すように反転ＲＡＳ信号（ＲＡＳ￣）が一旦ハイレベルになり、４ワード連続のアクセスではなくなる。
しかしながら、全体の行アドレスのアクセス回数でみれば、１つの行アドレスのアクセスにおいて複数ワードが連続してアクセスされる頻度は非常に高いものとなり、図２（ｅ）のような従来のアクセスにおける反転ＲＡＳ信号（ＲＡＳ￣）に見られるように各ワード毎に行アドレスのアクセスを実行する場合に比べて、行アドレスのアクセス回数は大幅に少ないものとなる。
【００６６】
つまり、行アドレス及び列アドレスの割り当てを図５に示したように行なうことで、図３の回路による、行アドレスが連続して一致する場合は反転ＲＡＳ信号（ＲＡＳ￣）をローレベルでつなぎ、不要な行アクセスを実行しないようにするという機能が有効に発揮されることになり、省電力化とシステムノイズの低減を促進することができる。
【００６７】
次に、４ビット幅のＤ−ＲＡＭ１に対しては１ワード（１６ビット）のデータに対して４ビットづつ４回に分けてバースト的に連続アクセスするものであるが、この時に、このアクセスに用いる２ビットの列アドレスＣ１，Ｃ０の発生について工夫することにより、アドレス線の反転回数を減らすことができる。つまり、４回のバースト的な連続アクセスでは列アドレスＣ１，Ｃ０のアドレス線（Ａ１，Ａ０）が反転されるものであるが、この反転回数を減少させる。
【００６８】
このための回路構成が、図３に示したグレイコードカウンタ３１とＥＸ−ＯＲ３２，３３となる。
まず、従来の列アドレスＣ１，Ｃ０の発生方式としては、カウンタクリア（ＣＮＴＲ・ＣＬ）でクリアされる初期値０の２ビットのカウンタをカウンタクロック（ＣＮＴＲ・ＣＫ）で動作させ、その値をそのまま列アドレスＣ１，Ｃ０としていたが、本実施例では、カウンタ（グレイコードカウンタ３１）の出力２ビットと、行アドレスの２ビットとのそれぞれをＥＸ−ＯＲ３２，３３で排他的論理和をとって、それを列アドレスＣ１，Ｃ０としている。
【００６９】
これにより、本実施例ではアドレスマルチプレクサ３４から出力されるアドレスＡ１，Ａ０の値は、行アドレス（ＲＯＷ）→列アドレス（ＣＯＬ０）→（ＣＯＬ１）→（ＣＯＬ２）→（ＣＯＬ３）と変移する際、つまり１ワードのアクセス期間において、図６（ａ）のようになる。
【００７０】
つまり、アドレスＡ１，Ａ０となる行アドレスのうちのＲ１，Ｒ０の値が『０』であった場合は、次の列アドレス（ＣＯＬ０）ではアドレスＡ１，Ａ０となるＣ１，Ｃ０の値も『０』となり、同様に、行アドレスＲ１，Ｒ０の値が『１』のときは続く列アドレスＣ１，Ｃ０の値は『１』、行アドレスＲ１，Ｒ０の値が『２』のときは続く列アドレスＣ１，Ｃ０の値は『２』、行アドレスＲ１，Ｒ０の値が『３』のときは続く列アドレスＣ１，Ｃ０の値は『３』となる。
【００７１】
従来の方式では、図６（ｂ）に示すように列アドレスＣ１，Ｃ２の値は、列アドレス（ＣＯＬ０）のタイミングでは常に『０』であり、その前の行アドレスＲ１．Ｒ０の値が『１』又は『２』又は『３』の場合は、アドレスＡ１，Ａ０の一方又は両方に反転が生じていることになる。
つまり本実施例ではＥＸ−ＯＲ３２，３３で排他的論理和をとって、それを列アドレスＣ１，Ｃ０としていることにより、アドレス端子２２への出力が行アドレスから列アドレスに切り換わる際の反転を無くすことができることになる。
【００７２】
さらに本実施例では、一例としてグレイコードカウンタ３１を用いることにより、１ワードアクセス内の連続した列アクセスにおいても各ビットの反転回数を少なくなるようにしている。
従来の列アドレスＣ１，Ｃ０については、列アドレス（ＣＯＬ０）→（ＣＯＬ１）→（ＣＯＬ２）→（ＣＯＬ３）と変移する際、図６（ｂ）に示すように列アドレスＣ１，Ｃ０の値は『０』『１』『２』『３』と変化することになる。
【００７３】
ところがグレイコードカウンタ３１では図６（ａ）のように『０』『１』『３』『２』と変化する。なお、これは（ＣＯＬ０）のときの列アドレスＣ１，Ｃ０の値が『０』であるときの変化であり、上述のように（ＣＯＬ０）のときの列アドレスＣ１，Ｃ０の値はその前の行アドレスＲ１，Ｒ０の値によって変化するものであるため、各場合は次のようになる。
行アドレスＲ１，Ｒ０の値が『１』であるときは、列アドレスＣ１，Ｃ０の値は『１』『０』『２』『３』と変化し、行アドレスＲ１，Ｒ０の値が『２』であるときは、列アドレスＣ１，Ｃ０の値は『２』『３』『１』『０』と変化し、行アドレスＲ１，Ｒ０の値が『３』であるときは、列アドレスＣ１，Ｃ０の値は『３』『２』『０』『１』と変化することになる。
【００７４】
本実施例において（ＣＯＬ０）の前の行アドレス（ＲＯＷ）が『０』『１』『３』『２』の各場合について、アドレス端子Ａ１，Ａ０の波形を図７（ａ）に示す。なお、図７（ｂ）は比較のために従来のアドレス端子Ａ１，Ａ０の波形を示したものである。
【００７５】
図６（ａ）（ｂ）の各値に対応する、図７（ａ）（ｂ）のアドレス端子Ａ１，Ａ０の波形を比較してわかるように、本実施例の場合は、従来例に比べて図中ＮＴＲ１又はＮＴＲ２として示す部分の反転（トランジェント）がなくなっている。なお、ＮＴＲ１は上述したＥＸ−ＯＲ３２，３３で排他的論理和をとって列アドレス（ＣＯＬ・０）におけるＣ１，Ｃ０を得ることで解消されたトランジェントを示し、またＮＴＲ２は、グレイコードカウンタ３１の計数動作によって解消されたトランジェントを示している。
【００７６】
以上のように本実施例では列アドレスによる連続アクセス中にアドレス端子が反転する回数を効果的に減らすことができ、これによって端子容量やパターンの配線容量を充放電するための消費電力を減らし、またシステムノイズを低減することができる。
なお、列アドレスＣ１，Ｃ０を発生させるカウンタは必ずしもグレイコードカウンタとする必要はなく、あくまでトランジェント回数を減らすことができるように構成すればよい。
【００７７】
なお、この場合４回のアクセス順に対するメモリマップは、行アドレスの値によって変化してしまうが、ＲＡＭであるため、書込時と読出時の変換方法が同一である限り何ら問題はない。
【００７８】
またこの実施例ではノントラッキング方式の記録再生装置におけるＤ−ＲＡＭのアクセス方法として説明したが、この場合、Ｄ／Ａ変換系に或るワードを読み出したら、次に磁気テープからの読出データに備えて、そのメモリワードに対してエラーフラグをセットする動作が行なわれる。このときは、同一のアドレスに対するアクセスであるため、連続するアクセススロットで実行することにより、反転ＲＡＳ信号（ＲＡＳ￣）をローレベルでつなぐという機能を有効利用できることになる。
【００７９】
次に本発明の第２の実施例として、本発明を、マイクロプロセッサ（ＭＰＵ）と外付けのＤ−ＲＡＭ、及びそのコントロール回路（ＩＣ）に応用した実施例を説明する。
図１０は第２の実施例のブロック図である。５０，５１はそれぞれ２５６Ｋｂｉｔの４ビット幅のＤ−ＲＡＭである。５２はＭＰＵの８ビットのデータバスであり、このデータバス５２に対してＤ−ＲＡＭ５０，５１はそれぞれＤ０〜Ｄ３及びＤ４〜Ｄ７の４ビットづつが接続される。
５３はＭＰＵの１６ビットのアドレスバスである。
【００８０】
図１０において以上の構成部分以外がコントロール回路６０となり、６１は行アドレスフリップフロップ（行アドレスＦＦ）、６２はマグニチュードコンパレータ、６３は制御回路、６４は列アドレス変換部、６５はアドレスマルチプレクサである。
【００８１】
アドレスバス５３からの１６ビットのアドレスＡ１５〜Ａ０は、８ビットが行アドレス、８ビットが列アドレスとしてマルチプレクスしてＤ−ＲＡＭ５０，５１に対するアドレスとされる。
上位のアドレスＡ１５〜Ａ８は行アドレスとしてアドレスマルチプレクサ６５に供給される。またアドレスＡ１５〜Ａ８は、行アドレスＦＦ６１にも供給されてラッチされる。行アドレスＦＦ６１には制御回路６３からラッチクロック（ＬＡＴＣＨ・ＣＫ）が供給される。
【００８２】
さらにアドレスバス５３のアドレスＡ１５〜Ａ８はマグニチュードコンパレータ６２に供給される。
またマグニチュードコンパレータ６２には行アドレスＦＦ６１のラッチ出力も供給されることになる。
つまりマグニチュードコンパレータ６２には、アドレスバス５３からの現在の行アドレスＡＤＲC と、行アドレスＦＦ６１からの前回の行アドレスＡＤＲP が供給されて比較動作が行なわれることになる。
そして、その比較結果としてマグニチュードコンパレータ６２から制御回路６３に対して一致信号ＥＱが出力される。
【００８３】
また制御回路６３にはＭＰＵからのクロックＣＫ、反転リード信号（ＲＤ￣）、反転ライト信号（ＷＲ￣）が供給される。制御回路６３はこれらの信号と、一致信号ＥＱに応じて各種信号を出力する。即ち、反転ＲＡＳ信号（ＲＡＳ￣）、反転ＣＡＳ信号（ＣＡＳ￣）、反転ＷＥ信号（ＷＥ￣）、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）、及びラッチクロック（ＬＡＴＣＨ・ＣＫ）を出力する。
【００８４】
このコントローラ６０の動作を図１１で説明する。
図１１（ａ）はクロックＣＫであり、クロックＣＫの３クロック周期が１スロットとされる。
図１１（ｂ）はアドレスバス５３に出力されているアドレスを示しＡ１５〜Ａ８が行アドレス、Ａ７〜Ａ０が列アドレスとされる。この図では、行アドレスとして、ＲＯＷ１が出力された次のスロット以降、ＲＯＷ２という同一の行アドレスが連続された状態となった例が示されている。
【００８５】
制御回路６３では、図１１（ｃ）の反転リード信号（ＲＤ￣）及び図１１（ｄ）の反転ライト信号（ＷＲ￣）から図１１（ｅ）のラッチクロック（ＬＡＴＣＨ・ＣＫ）を生成して行アドレスＦＦ６１に出力する。
このラッチクロック（ＬＡＴＣＨ・ＣＫ）により、行アドレスＦＦ６１からの出力は図１１（ｆ）のようになり、つまり前回の行アドレスＲＯＷP となる。
マグニチュードコンパレータ６２は、図１１（ｂ）の行アドレス、即ち現在の行アドレスＲＯＷC と、図１１（ｆ）の前回の行アドレスＲＯＷP を比較することになり、従ってマグニチュードコンパレータ６２の出力であるＥＱ信号は図１１（ｇ）のようになる。
【００８６】
なお、図１１（ｈ）は反転ＲＡＳ信号（ＲＡＳ￣）、図１１（ｉ）はＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）、図１１（ｊ）はＤ−ＲＡＭ５０，５１に対するアドレス出力であり、この図１１（ｈ）（ｉ）（ｊ）では比較のために従来方式の場合も示している。
【００８７】
図１１（ｇ）においてＴＭ20の時点では、実際には同時点の行アドレス（ＲＯＷ１）を比較することになるため、ＥＱ信号がハイレベルとなるが、この期間は図１１（ｈ）にＴＭ22として示すように反転ＲＡＳ信号（ＲＡＳ￣）の立ち上がりは遅れることになる。そして実際にはアドレスバス５３に次の行アドレスがきた時点で、反転ＲＡＳ信号（ＲＡＳ￣）の状態が決定される。この例ではＴＭ20のタイミングの後に、今回の行アドレスとしてＲＯＷ２が供給される。このため前回の行アドレスＲＯＷ１と異なり、ＥＱ信号はローレベルに落ちることになる。
【００８８】
これによって反転ＲＡＳ信号（ＲＡＳ￣）は図１１（ｈ）のＴＭ22として示すタイミングで一旦ハイレベルになり、その後立ち下がることになる。このときＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）は図１１（ｉ）のＴＭ24のように、アドレスマルチプレクサ６５にＲＯＷアドレス出力を選択させることになる。したがってアドレスバス５３のアドレスＡ１５〜Ａ８によるＲＯＷ２という行アドレスがアドレスマルチプレクサ６５からＤ−ＲＡＭ５０，５１に出力され（図１１（ｊ）のＴＭ26）、ＴＭ22での反転ＲＡＳ信号（ＲＡＳ￣）によって取り込まれることになる。即ち行アクセスが実行される。
【００８９】
図１１の例では次のスロット以降では、行アドレスは連続してＲＯＷ２となる。この場合、図１１（ｇ）のＴＭ21のようにＥＱ信号は継続してハイレベルとなる。このとき、図１１（ｈ）のＴＭ23のように、反転ＲＡＳ信号（ＲＡＳ￣）はハイレベルに立ち上がらずに、ローレベルで連続されるものとなる。
【００９０】
つまり、この実施例でも、前後のスロットにおいて行アドレスが一致しているときは反転ＲＡＳ信号（ＲＡＳ￣）がローレベルでつながり、連続した２つ目のスロットでは反転ＲＡＳ信号（ＲＡＳ￣）の立ち下がりがないため行アクセスは行なわれずに列アクセスだけとなる。従ってこのときはＤ−ＲＡＭ５０，５１の内部でセンスアンプが活性化されず、スパイク電流は流れないことになる。これにより消費電力の減少、システムノイズの低減に寄与できる。
【００９１】
また、制御回路６３は、反転ＲＡＳ信号（ＲＡＳ￣）をクロックＣＫが供給されるフリップフロップにより、図１１（ｉ）に示すＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）を生成することになるが、従って図１１（ｈ）のＴＭ23のタイミングに相当するＴＭ25のタイミングでは、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）が行アドレス側に切り換わらない。つまり、図１１（ｊ）のＴＭ27のタイミングでは、アドレスマルチプレクサ６５からは不要な行アドレスは出力されないことになる。
【００９２】
即ちこの実施例でも、前後のスロットにおいて行アドレスが一致しているときは、ＲＡＳ／ＣＡＳ選択信号（ＲＡ／ＣＡ￣）を列アドレス側に固定することにより、Ｄ−ＲＡＭ５０，５１の全アドレス端子を不必要に反転させることをなくすことができる。これによって、端子容量やパターンの配線容量を充放電するための消費電力を減少させることができ、またシステムノイズを低減することができる。
【００９３】
図１１（ｋ）は反転ＣＡＳ信号（ＣＡＳ￣）、図１１（ｌ）は反転ＷＥ信号（ＷＥ￣）、図１１（ｍ）はデータバス５２の状態を示す。これらからも、本実施例が従来のアクセス方式の場合と同様のデータアクセスを、電力消費及びシステムノイズの低減を実現したうえで実行できることが理解される。
【００９４】
また本実施例では、アドレスバス５３からの１６ビットのアドレスデータについて、上位８ビットを行アドレスに割り当てている。すなわち、同一アドレスが連続される確率の高い上位８ビットを行アドレスとすることで、上述の不必要な行アドレスアクセスを実行させないという機能を有効に生かすことができる。
【００９５】
さらにＭＰＵではオペレーションコードやオペランドを連続でアクセスする場合や、データをブロック転送する場合が多いため、列アドレスが連続的に進んだときに下位アドレスのビットほど反転回数が多くなる。そこで、この実施例ではＥＸ−ＯＲ回路による列アドレス変換部６４を設け、アドレスバス５３のアドレスＡ７〜Ａ０については、それぞれ１ビット上位のアドレスとの排他的論理和を取るようにし、これを列アドレスＣ７〜Ｃ０としている。
【００９６】
従って列アドレス変換部６４に対する下位３ビットの入力Ａ２，Ａ１，Ａ０についてみてみると、図１２（ａ）のように下位３ビットの値が０〜７に順に進んだ場合、列アドレス変換部６４の出力である列アドレスの下位３ビットＣ２，Ｃ１，Ｃ０は、図１２（ｂ）のようになる。つまり、入力された下位３ビットの値０〜７については、３ビットの値としての順序は入れ換わって図１２（ｂ）のように０，１，３，２，６，７，５，４となるが、過不足はないため問題はなく、しかも図中ＮＴＲと示す部分のトランジェントが解消されていることになる。
【００９７】
つまり、連続アクセス中にアドレス端子が反転する回数を効果的に減らすことができ、これによって端子容量やパターンの配線容量を充放電するための消費電力を減らし、またシステムノイズを低減することができる。
【００９８】
なお、この実施例においてＤ−ＲＡＭ５０，５１に対するリフレッシュコントローラとしての機能を持たせるためには、上位にある行アドレスが一巡するように発生させればよいものとなる。
【００９９】
以上本発明について第１、第２の実施例を説明してきたが、本発明はこれら実施例以外でも、Ｄ−ＲＡＭを使用するシステムにおいて広く採用できるものである。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施例のＤ−ＲＡＭ内のメモリマップの説明図である。
【図２】第１の実施例の訂正処理の際のアクセス動作の説明図である。
【図３】第１の実施例のメモリコントローラのブロック図である。
【図４】第１の実施例のメモリコントローラの動作説明のための波形図である。
【図５】第１の実施例の行アドレス及び列アドレスの割り当ての説明図である。
【図６】第１の実施例のアドレス端子の反転回数の低減方式の説明図である。
【図７】第１の実施例のアドレス端子の反転回数の低減方式の説明図である。
【図８】ノントラッキング方式における記録／再生状態の説明図である。
【図９】ノントラッキング方式におけるトラックデータフォーマットの説明図である。
【図１０】第２の実施例のメモリコントローラのブロック図である。
【図１１】第２の実施例のメモリコントローラの動作説明のための波形図である。
【図１２】第２の実施例のアドレス端子の反転回数の低減方式の説明図である。
【符号の説明】
【０１０１】
１，５０，５１  Ｄ−ＲＡＭ
２０，６０  メモリコントローラ
２２  アドレス端子
２３  反転ＣＡＳ端子
２４  反転ＲＡＳ端子
２６  ＲＡバス
２７ａ〜２７ｄ  バス端子
２８  アドレスＦＦ
２９，６２  マグニチュードコンパレータ
３０，６３  制御回路
３１  グレイコードカウンタ
３２，３３  ＥＸ−ＯＲ回路
３４，６５  アドレスマルチプレクサ
５２  データバス
５３  アドレスバス
６１  行アドレスＦＦ
６４  列アドレス変換部
【図１】
0003644452.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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