(57)【特許請求の範囲】
【請求項１】
ＣＰＵおよびメモリを含む演算処理回路と、予め定めるプログラムに従って、内部配線が変更可能な入出力用の論理回路とを含み、
前記論理回路は、予め形成される複数の入力用または出力用の回路ブロックを有し、内部配線変更によって、複数の入力用または出力用の外部接続端子に対する各回路ブロックの接続状態が置換可能であることを特徴とする制御用半導体集積回路。
【請求項２】
ＣＰＵおよびメモリを含む演算処理回路と、予め定めるプログラムに従って、内部配線が変更可能な入出力用の論理回路とを含み、
前記論理回路は、予め入力用または出力用の外部接続端子にそれぞれ接続される入力用または出力用の回路ブロックと、未接続の回路ブロックとを有し、内部配線変更によって、外部接続端子に接続される回路ブロックに対する回路構成要素が追加可能であることを特徴とする制御用半導体集積回路。
【請求項３】
前記メモリには、前記論理回路の内部配線を前記プログラムに従って変更するためのデータを記憶する不揮発性メモリを備えることを特徴とする請求項１または２記載の制御用半導体集積回路。
【請求項４】
前記論理回路は、ＦＰＧＡであることを特徴とする請求項１〜３のいずれかに記載の制御用半導体集積回路。
【請求項５】
前記データは、前記論理回路に対する内部配線変更のための焼き付け装置に対する配線データであることを特徴とする請求項１〜４のいずれかに記載の制御用半導体集積回路。
【請求項６】
前記データは、前記論理回路を変更すべき回路をハードウエア記述言語で示す回路データであることを特徴とする請求項１〜４のいずれかに記載の制御用半導体集積回路。
【請求項７】
請求項１〜６のいずれかに記載のＣＰＵおよびメモリを含む演算処理回路と、予め定めるプログラムに従って、内部配線が変更可能な入出力用の論理回路とを含む制御用半導体集積回路であって、予め設定される複数種類の機能を、前記データに従う前記論理回路の内部配線変更によって切換え可能な制御用半導体集積回路を搭載し、
制御用半導体集積回路の機能切換えを指示する切換え指示手段と、
切換え指示手段によって、制御用半導体集積回路の機能切換えが指示されるとき、制御用半導体集積回路内のメモリに記憶されているデータに基づいて論理回路の内部配線変更を行う配線変更手段とを含むことを特徴とする電子制御装置。
【請求項８】
ＣＰＵおよびメモリを含む演算処理回路と、予め定めるプログラムに従って、内部配線が変更可能な入出力用の論理回路とを含む制御用半導体集積回路であって、予め設定される複数種類の機能を、前記データに従う前記論理回路の内部配線変更によって切換え可能な制御用半導体集積回路を搭載し、
制御用半導体集積回路の機能切換えを指示する切換え指示手段と、
切換え指示手段によって、制御用半導体集積回路の機能切換えが指示されるとき、制御用半導体集積回路内のメモリに記憶されているデータに基づいて論理回路の内部配線変更を行う配線変更手段とを含むことを特徴とする電子制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、使用条件に回路仕様を適合させることができる制御用半導体集積回路およびそれを搭載する電子制御装置に関する。
【０００２】
【従来の技術】
図６は、従来からの典型的な先行技術による制御用半導体集積回路の概略的な構成を示す。このような制御用半導体集積回路では、マイクロコンピュータ１が核となり、入力インターフェイスを含む専用のロジック回路２や出力インターフェイスを含む専用のロジック回路３が備えられる。各種センサ等を含む外部装置４からの入力信号は、専用のロジック回路２で処理され、入力インターフェイスを通ってマイクロコンピュータ１に入力される。マイクロコンピュータ１からの出力は、出力インターフェイスから直接または専用のロジック回路３を経て、各種アクチュエータなどの外部装置５に出力信号として与えられる。マイクロコンピュータ１内には、中央処理ユニット（以下、「ＣＰＵ」と略称する）６、ＲＯＭやＲＡＭなどのメモリ７、入力装置８および出力装置９が含まれる。入力装置８および出力装置９は、専用のロジック回路２，３に対する電気的なインターフェイスおよびバッファなどのために設けられる。専用のロジック回路２，３は、外部装置４，５の選択や制御などのために設けられる。
【０００３】
図６に示すような制御用半導体集積回路は、大規模集積回路（以下、「ＬＳＩ」と略称する）の一種で特定の用途に適合したシステムＬＳＩ１０として製造される。特定用途向けのＬＳＩを効率的に設計し、製造する技術はＡＳＩＣと呼ばれ、集積度と仕様変更への柔軟性との兼ね合いで、スタンダード・セル、ゲート・アレイ、フィールド・プログラマブル・ゲート・アレイ（以下、「ＦＰＧＡ」と略称する）およびプログラマブル・ロジック・デバイス（以下、「ＰＬＤ」と略称する）などが使い分けられている。システムＬＳＩ１０には、製造コストの関係でスタンダード・セルやゲート・アレイが使用される。メモリ７に設定するプログラムによって、ＣＰＵ６の動作で実現される機能の変更が可能である。
【０００４】
ＣＰＵを含み、機能の変更が可能な他の先行技術としては、たとえば特開平２−１４０８５１に、大規模集積回路内に動作モード設定レジスタを形成しておき、特定のタイミングで外部から動作の切換え用のデータの書き込みが可能な構成が開示されている。特開平３−７１３０７には、外部から与えられるコマンドに従って、複数の制御プログラムを選択して実行する先行技術が開示されている。特開平４−２８２７４０には、ＣＰＵのマイクロプログラム自体を書き換える先行技術が開示されている。
【０００５】
【発明が解決しようとする課題】
図６に示す先行技術では、専用のロジック回路２，３が必要となるため、１つのシステムＬＳＩ１０は、１つのシステムにしか対応することができない。したがって、ＣＰＵの動作で実現可能な範囲でしか機能変更を行うことができない。特開平３−７１３０７、特開平４−２８２７４０などの先行技術でも、ＣＰＵの動作で実現可能な範囲でしか機能変更を行うことができない。これらの先行技術がソフトウエアによって機能変更を行っているのに対し、特開平２−１４０８５１の先行技術では、ハードウエアの切り換えによる機能変更が可能である。ただし、可能な動作モードの全部が実行可能なハードウエアが用意され、その中から選択される動作モードに関連する部分のみが動作し、動作に関与しない部分は遊ぶことになるので、半導体集積回路としてハードウエア資源の利用効率が低下する。しかも、予め切り換えの対象になっているシステムにしか適用することができない。
【０００６】
本発明の目的は、ハードウエア資源を効率よく切り換えて、多くのシステムに適用することができる制御用半導体集積回路およびそれを搭載する電子制御装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明は、ＣＰＵおよびメモリを含む演算処理回路と、予め定めるプログラムに従って、内部配線が変更可能な入出力用の論理回路とを含み、
前記論理回路は、予め形成される複数の入力用または出力用の回路ブロックを有し、内部配線変更によって、複数の入力用または出力用の外部接続端子に対する各回路ブロックの接続状態が置換可能であることを特徴とする制御用半導体集積回路である。
また、内部配線変更によって、予め形成される複数の入力用または出力用の回路ブロックの複数の入力用または出力用の外部接続端子に対する接続状態が置換可能であるので、外部接続端子の使用頻度などに応じて接続状態を置換え、回路ブロックを効率的に利用することができる。
さらに本発明は、ＣＰＵおよびメモリを含む演算処理回路と、予め定めるプログラムに従って、内部配線が変更可能な入出力用の論理回路とを含み、
前記論理回路は、予め入力用または出力用の外部接続端子にそれぞれ接続される入力用または出力用の回路ブロックと、未接続の回路ブロックとを有し、内部配線変更によって、外部接続端子に接続される回路ブロックに対する回路構成要素が追加可能であることを特徴とする制御用半導体集積回路である。
本発明に従えば、予め定められるプログラムに従って、演算処理回路への入出力用の論理回路の内部配線を変更することができるので、必要とする動作に関与する機能のみを形成し、多くのシステムに対して適切にハードウエア資源を配分して、効率的な制御を行うことができる。
また、内部配線変更によって、予め入力用または出力用の外部接続端子にそれぞれ接続されている入力用または出力用の回路ブロックに、外部接続端子の使用頻度などに応じて未接続の回路ブロックを追加し、ハードウエア資源を効率的に利用することができる。
【０００８】
また本発明で前記メモリには、前記論理回路の内部配線を前記プログラムに従って変更するためのデータを記憶する不揮発性メモリを備えることを特徴とする。
本発明に従えば、メモリに備えられる不揮発性メモリに、論理回路の内部配線を変更するためのデータが記憶されるので、論理回路の内部配線変更用の外部装置にデータを読み出すことによって、容易に機能の変更を行うことができる。
【０００９】
また本発明で前記論理回路は、ＦＰＧＡであることを特徴とする。
本発明に従えば、論理回路がＦＰＧＡであるので、比較的大規模な変更を容易に行うことができる。
【００１０】
また本発明で前記データは、前記論理回路に対する内部配線変更のための焼き付け装置に対する配線データであることを特徴とする。
本発明に従えば、論理回路に対する内部配線変更のための焼き付け装置に対する配線データをメモリに記憶しておくので、焼き付け装置を外部に接続するだけで、容易に機能の変更を行うことができる。
【００１１】
また本発明で前記データは、前記論理回路を変更すべき回路をハードウエア記述言語で示す回路データであることを特徴とする。
本発明に従えば、論理回路を変更すべき回路をハードウエア記述言語で示す回路データをメモリに記憶しておくので、回路の機能が分かりやすく、多くの種類の回路をメモリに効率的に記憶することができる。
【００１４】
さらに本発明は、請求項１〜６のいずれかに記載のＣＰＵおよびメモリを含む演算処理回路と、予め定めるプログラムに従って、内部配線が変更可能な入出力用の論理回路とを含む制御用半導体集積回路であって、予め設定される複数種類の機能を、前記データに従う前記論理回路の内部配線変更によって切換え可能な制御用半導体集積回路を搭載し、
制御用半導体集積回路の機能切換えを指示する切換え指示手段と、
切換え指示手段によって、制御用半導体集積回路の機能切換えが指示されるとき、制御用半導体集積回路内のメモリに記憶されているデータに基づいて論理回路の内部配線変更を行う配線変更手段とを含むことを特徴とする電子制御装置である。
本発明に従えば、予め設定される入出力の機能を、論理回路の内部配線変更によって切換え可能な制御用半導体集積回路に対し、切換え指示手段によって機能切換えが指示される。配線変更手段は、制御用半導体集積回路内のメモリに記憶されているデータに基づいて論理回路の内部配線変更を行う。このような制御用半導体集積回路を搭載する電子制御装置は、多くのシステムに合わせて入出力の構成を変更し、効率的な制御を行うことができる。
さらに本発明は、ＣＰＵおよびメモリを含む演算処理回路と、予め定めるプログラムに従って、内部配線が変更可能な入出力用の論理回路とを含む制御用半導体集積回路であって、予め設定される複数種類の機能を、前記データに従う前記論理回路の内部配線変更によって切換え可能な制御用半導体集積回路を搭載し、
制御用半導体集積回路の機能切換えを指示する切換え指示手段と、
切換え指示手段によって、制御用半導体集積回路の機能切換えが指示されるとき、制御用半導体集積回路内のメモリに記憶されているデータに基づいて論理回路の内部配線変更を行う配線変更手段とを含むことを特徴とする電子制御装置である。
本発明に従えば、予め設定される複数種類の機能を、論理回路の内部配線変更によって切換え可能な制御用半導体集積回路に対し、切換え指示手段によって機能切換えが指示される。配線変更手段は、制御用半導体集積回路内のメモリに記憶されているデータに基づいて論理回路の内部配線変更を行う。このような制御用半導体集積回路を搭載する電子制御装置は、多くのシステムに合わせて論理回路の構成を変更し、効率的な制御を行うことができる。
【００１５】
【発明の実施の形態】
図１は、本発明の実施の一形態としての制御用半導体集積回路であるシステムＬＳＩ２０およびそれを搭載する電子制御装置の概略的な構成を示す。システムＬＳＩ２０は、基本的に、核としてのマイクロコンピュータ２１と、斜線を施して示す周辺としてのＦＰＧＡブロック２２とで構成される。ＦＰＧＡブロック２２は、システムＬＳＩ２０が使用されるシステムにおける各種センサ等の入力側の外部装置２４や各種アクチュエータを含む出力側の外部装置２５などに合わせて、内部配線変更のためのプログラムが施され、最適なハードウエア資源の配分が行われる。
【００１６】
マイクロコンピュータ２１内には、ＣＰＵ２６、メモリ２７、入力装置２８および出力装置２９が含まれる。メモリ２７には、ＲＯＭおよびＲＡＭが含まれ、ＲＯＭに格納されているプログラムに従ってＣＰＵ２６の動作が行われる。ＲＯＭには、ＦＰＧＡブロック２２の内部配線変更用のデータも記憶される。このデータは、ＦＰＧＡブロック自動配線用装置３０に読み込まれ、ＦＰＧＡブロック２２の配線を変更するプログラムとして利用可能である。
【００１７】
図２は、ＦＰＧＡブロック２２内で内部配線を変更するプログラムが可能である構成部分の一例を示す。（ａ）は複数のロジックブロック３１を含む内部配線変更可能部分を示し、（ｂ）は背部配線変更用の接続点の構成を示す。（ａ）に示すように、複数のロジックブロック３１が間隔をあけて分布している間に、スイッチマトリクス３２で交わる配線の基礎となる垂直方向のローカルライン３３と水平方向のローカルライン３４とが形成されている。ローカルライン３３，３４の他に、ロングライン３５およびダイレクトライン３６も形成されている。各ライン３３〜３６は、半導体集積回路基板上で異なる階層に形成され、接続点３７を設けることによって相互の電気的な接続が可能である。
【００１８】
接続点３７での電気的な接続をプログラム可能とするため、各接続点３７には、（ｂ）に示すように、プログラム用ＲＡＭ４０が備えられる。プログラム用ＲＡＭ４０の出力は、スイッチング用パストランジスタ４１を制御する。パストランジスタ４１が導通すると、上側ライン４２と下側ライン４３との間が電気的に接続される。すなわち、プログラム用ＲＡＭ４０に書き込むデータに応じて、接続点３７における導通または非導通を切換えることができる。ただし、プログラム用ＲＡＭにデータを設定するためには、予め定められる書き込み用のプログラムに従う必要がある。
【００１９】
一般に、ＦＰＧＡやＰＬＤなどのプログラム可能な論理回路では、多くの資源を利用して並列処理などを多くする方が高速動作が可能である。したがって、重要性がある部分には、ロジックブロック３１などの資源要素を多く配分するように、接続点３７を設定する必要がある。
【００２０】
図３は、図１のＦＰＧＡブロック自動配線用装置３０の内部構成の一例を示す。メモリ２８に記憶されているデータは、たとえばハードウエア記述言語（以下、「ＨＤＬ」と略称する）による回路データであり、システムＬＳＩ２０を適用する制御システムなどの必要に応じて、予め作成されている複数の回路データから選択され、ＨＤＬコンパイラ５１に入力される。ＨＤＬコンパイラ５１によって回路データをコンパイルした結果は、たとえばネットリストのような型式で自動配置配線プログラム５２に与えられ、焼き付け装置５３が動作可能な配線データに変換される。焼き付け装置５３は、変換された配線データに従って、図１のＦＰＧＡブロック２２に対する内部配線変更のための書き込みを行う。
【００２１】
図４は、本発明の実施の他の形態としてのシステムＬＳＩ６０に関連する構成を示す。本実施形態で、図１の形態に対応する部分には同一の参照符を付し、説明を省略する。システムＬＳＩ６０内には、予め複数のＦＰＧＡブロック６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ，６２Ｅ，６２Ｆが形成され、複数の外部入力装置７１，７２および外部出力装置８１，８２がそれぞれ接続される外部接続端子に対する割り当てを変更可能である。
【００２２】
外部入力装置７１および外部出力装置８１が第１のシステムを構成し、外部入力装置７２および外部出力装置８２が第２のシステムを構成する場合を想定する。たとえば、外部入力装置７１からの入力情報量が多いとして、ＦＰＧＡブロック６２Ａ，６２Ｂ，６２Ｄ，６２Ｅを第１システムに割り当て、ＦＰＧＡブロック６２Ｃ，６２Ｆを第２システムに割り当てておく。第２システムの情報量が増えると、ＦＰＧＡブロック６２Ｂ，６２Ｃ，６２Ｅ，６２Ｆを第２システムに割り当て、ＦＰＧＡブロック６２Ａ，６２Ｄを第１システムに割り当てるように、内部配線変更によって組み替える。入力情報量を評価し、複数のＦＰＧＡブロック間での割り当ての組み替えを自動的に行うようにすれば、動的な最適化を図ることができる。
【００２３】
図５は、本発明の実施のさらに他の形態としてのシステムＬＳＩ９０に関連する構成を示す。本実施形態で、図１または図４の形態に対応する部分には同一の参照符を付し、説明を省略する。システムＬＳＩ９０内には、複数のＦＰＧＡブロック９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ，９２Ｆが予め形成され、外部入力装置７１，７２や外部出力装置８１，８２に割り当てられている。システムＬＳＩ９０内には、斜線を施して示すような追加ブロック９３Ａ，９３Ｂ，９３Ｃ，９３Ｄ，９３Ｅ，９３Ｆとして利用可能なＦＰＧＡの領域が残されており、必要に応じて、ＦＰＧＡ自動配線用装置３０で書き込みを行うことによって、各ＦＰＧＡブロック９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ，９２Ｆにそれぞれ追加することができる。さらに、追加ブロック９３Ａ，９３Ｂ，９３Ｃ，９３Ｄ，９３Ｅ，９３Ｆは、対応するＦＰＧＡブロック９２Ａ，９２Ｂ，９２Ｃ，９２Ｄ，９２Ｅ，９２Ｆとは異なるＦＰＧＡブロックに対して追加することもできる。このようにして、ＦＰＧＡの回路ブロックを、適用するシステムの情報バランスに応じて書き換えることによって、情報の処理速度を向上させることができる。
【００２４】
以上説明した各実施の形態では、メモリにＨＤＬの回路データを記憶しているけれども、焼き付け装置５３に直接与えることができる配線データなどを記憶することもできる。ＨＤＬのデータをそのまま使えば、設計者の作業時間は大幅に削減することができる。また、同一記憶容量のメモリに記憶可能な回路データの量を多くすることができる。
【００２５】
各実施の形態で、内部配線変更用のデータを記憶するメモリとして、書き換え可能な不揮発性メモリであるＥＥＰＲＯＭやフラッシュＲＯＭを用いれば、システムＬＳＩ２０，６０，９０を電子制御装置に搭載してから、データを最新のものに書き換えることも容易である。たとえば、車載用のナビゲーション装置などで、最新の地図データを収録したＣＤ−ＲＯＭに、ソフトウエアのアップツーデート用のプログラムを追加すると同時に、ソフトウエアの修正に合わせて装置の入出力の取り扱いに対する変更のためのデータも添付しておくような応用が可能である。
【００２６】
【発明の効果】
以上のように本発明によれば、内部配線変更による置換によって、入出力の機能に対するハードウエア資源の割り当てが変更可能であるので、外部接続端子の使用頻度などに応じて接続状態を置換え、情報量に応じて回路ブロックを効率的に利用することができる。
さらに本発明によれば、予め定められるプログラムに従って、演算処理回路への入出力用の論理回路の内部配線を変更することができるので、１種類の制御用半導体集積回路で多くのシステムに対して対応することができる。大量生産が可能となるため、コストダウンを実現することもできる。また、情報量に応じて適切にハードウエア資源を配分し、外部環境の変化に対応して、情報の処理速度を向上させ、効率的な制御を行うことも可能である。
また、内部配線変更による追加によって、入出力用の回路ブロックの配分が情報量に応じて最適化可能であり、ハードウエア資源を効率的に利用することができる。
【００２７】
また本発明によれば、メモリに備えられる不揮発性メモリから、論理回路の内部配線を変更するためのデータを読み出すことによって、容易に機能の変更を行うことができる。
【００２８】
また本発明によれば、論理回路がＦＰＧＡであるので、比較的大規模な変更を容易に行うことができる。
【００２９】
また本発明によれば、焼き付け装置を外部に接続するだけで、内部配線変更用の配線データを利用して、容易に機能の変更を行うことができる。
【００３０】
また本発明によれば、論理回路を変更すべき回路をハードウエア記述言語で示す回路データをメモリに記憶しておくので、回路の機能が分かりやすく、多くの種類の回路をメモリに効率的に記憶することができる。ハードウエア記述言語のデータをそのまま使用するので、設計者の作業時間を削減し、作業の負担を軽減することができる。
【００３３】
さらに本発明によれば、制御用半導体集積回路内のメモリに記憶されているデータに基づいて論理回路の内部配線変更を行い、入出力の機能の最適化を図ることができるので、このような制御用半導体集積回路を搭載する電子制御装置は、多くのシステムに合わせて論理回路の構成を変更し、効率的な制御を行うことができる。
さらに本発明によれば、制御用半導体集積回路内のメモリに記憶されているデータに基づいて論理回路の内部配線変更を行い、機能の最適化を図ることができるので、このような制御用半導体集積回路を搭載する電子制御装置は、多くのシステムに合わせて論理回路の構成を変更し、効率的な制御を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のシステムＬＳＩ２０に関連する構成を示すブロック図である。
【図２】図１のシステムＬＳＩ２０内のＦＰＧＡブロック２２の基本構成を示すブロック図である。
【図３】図１のＦＰＧＡブロック自動配線用装置３０の構成を示すブロック図である。
【図４】本発明の実施の他の形態のシステムＬＳＩ６０に関連する構成を示すブロック図である。
【図５】本発明の実施のさらに他の形態のシステムＬＳＩ９０に関連する構成を示すブロック図である。
【図６】先行技術による制御用半導体集積回路に関連する構成を示すブロック図である。
【符号の説明】
２０，６０，９０  システムＬＳＩ
２１  マイクロコンピュータ
２２，６２Ａ〜６２Ｆ，９２Ａ〜９２Ｆ  ＦＰＧＡブロック
２４，２５  外部装置
２６  ＣＰＵ
２７  メモリ
３０  ＦＰＧＡブロック自動配線用装置
３１  ロジックブロック
３２  スイッチマトリックス
３７  接続点
４０  プログラムＲＡＭ
４１  パストランジスタ
５１  ＨＤＬコンパイラ
５３  焼き付け装置
７１，７２  外部入力装置
８１，８２  外部出力装置
９３Ａ〜９３Ｆ  追加ブロック
【図１】
0003686733.tif 000002
【図２】
0003686733.tif 000003
【図３】
0003686733.tif 000004
【図４】
0003686733.tif 000005
【図５】
0003686733.tif 000006
【図６】
0003686733.tif 000007