(57)【特許請求の範囲】
【請求項１】
行方向及び列方向にマトリックス状に配置された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、
前記各メモリセルトランジスタは、
半導体基板上に２種以上の絶縁膜を積層することにより、前記２種以上の絶縁膜の界面近傍に電荷を蓄え得るように形成された電荷蓄積層であって、前記２種以上の絶縁膜のうちの一部の絶縁膜を前記メモリセルトランジスタ毎に分離することにより、前記２種以上の絶縁膜の界面が前記メモリセルトランジスタ毎に分離されているが、前記一部の絶縁膜の残りの絶縁膜は分離されていない、電荷蓄積層と、
前記電荷蓄積層上に形成され、前記電荷蓄積層に電圧を印加するための、ワード線と、
前記電荷蓄積層の両側に位置する半導体基板表面側に形成されたソース／ドレイン領域とを備え、
列方向に配置された前記複数のメモリセルトランジスタにおいては、前記各ソース／ドレイン領域を共有する形で列方向に直列的に接続され、前記直列的に接続された複数のメモリセルトランジスタの両端を選択トランジスタが連続的に接続されており、各列毎に、ＮＡＮＤ型メモリセルを構成し、
前記各ワード線は行方向に並ぶ前記複数のメモリセルトランジスタの電荷蓄積層上を各行毎に共通接続するように、行方向に連続的に形成されている、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
列方向に形成された複数の前記ＮＡＮＤ型メモリセルのそれぞれの列の間における半導体基板表面側には、チャネル領域と同一導電型で、かつ、チャネル領域よりも濃い不純物濃度を有する、素子分離領域が列方向に形成されている、
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積層は、前記２種以上の絶縁膜の積層として、
半導体基板上に形成され、かつ、メモリセルトランジスタ毎に分離して形成された、下層酸化膜と、
前記下層酸化膜上に形成され、かつ、メモリセルトランジスタ毎に分離して形成された、窒化膜と、
を少なくとも備えていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積層は、前記２種以上の絶縁膜の積層として、さらに、
前記窒化膜上に形成された、上層酸化膜を、
備えていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書き込み／消去が可能な不揮発性半導体記憶装置に関するものであり、特に、電荷蓄積層として２種以上の絶縁膜を用い、これら２種以上の絶縁膜の界面近傍、つまり界面やその近傍に電荷を蓄積する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図１５及び図１６に、従来におけるＮＡＮＤ構造の不揮発性半導体記憶装置を示す。これらの図のうち、図１５は、半導体基板上に形成されたワード線部分を層間絶縁膜を除去して立体的に示す斜視図である。図１６（ａ）は不揮発性半導体記憶装置の平面図であり、図１６（ｂ）はその断面図である。
【０００３】
図１５からわかるように、この不揮発性半導体記憶装置の半導体基板１００の表面には、ワード線方向に複数の下層酸化膜１０２が連続的に形成されている。この下層酸化膜１０２上には、同様にワード線方向に窒化膜１０４が連続的に形成されている。この窒化膜１０４上には、やはり同様にワード線方向に上層酸化膜１０６が連続的に形成されている。上述した下層酸化膜１０２と窒化膜１０４と上層酸化膜１０６とで、電荷蓄積層１０７を構成している。上層酸化膜１０６の表面には、ワード線方向にワード線１０８が連続的に形成されている。このワード線は不純物をドーピングしたポリシリコンから構成されている。
【０００４】
図１６（ｂ）からわかるように、ワード線１０８の上側には、層間絶縁膜１０９を介して、ビット線方向にビット線１１０が形成されている。図１６（ａ）からわかるように、ビット線１１０の図中上側にはコンタクトホール１１２が設けられており、半導体基板１００表面側に形成されたドレイン領域Ｄと電気的に接続されている。また、この半導体基板１００表面側におけるワード線１０８の間には、ソース／ドレイン領域領域ＳＤが形成されている。図１５からわかるように、ワード線１０８下方の半導体基板１００表面側には、チャネル領域ＣＨが構成される。図１６における一点鎖線で囲った部分からわかるように、１本のワード線１０８とその図中上下に位置する２つのソース／ドレイン領域ＳＤとにより、１ビットのメモリセルトランジスタを構成している。図中下側のメモリセルトランジスタのさらに下側には、ソース領域Ｓがワード線方向に連続的に形成されている。
【０００５】
【発明が解決しようとする課題】
図１６（ｂ）からわかるように、従来においては、電荷蓄積層１０７の窒化膜１０４はワード線方向に連続的に設けられている。すなわち、２種以上の異種絶縁膜の界面近傍に電荷を蓄積するようにした不揮発性半導体記憶装置においては、各絶縁膜の界面はワード線方向に連続している。これは従来においては、電荷蓄積層１０７が絶縁膜で形成されていることから、その界面近傍に保持された電荷は移動しないと考えられたことによる。
【０００６】
ところが、経年変化や高温状態での使用で、下層酸化膜１０２と窒化膜１０４との間の界面近傍に保持された電荷が移動し広がることがあることが判明した。すなわち、絶縁膜である窒化膜１０４がメモリセルトランジスタ毎に分離されていないため、この界面近傍において保持電荷の移動が起こり得るのである。このように界面近傍に保持された電荷が移動すると、メモリトランジスタのしきい値が変動して、不揮発性半導体記憶装置におけるデータ保持特性が劣化し、信頼性の上で問題が生じる。
【０００７】
そこで本発明は、上記課題に鑑みてなされたものであり、２種以上の絶縁膜の界面近傍を保持電荷が移動しないようにすることにより、データ保持特性及び信頼性を向上させた不揮発性半導体記憶装置を提供することを目的とする。具体的には、２種以上の絶縁膜のうち窒化膜をメモリセルトランジスタ毎に分断することにより、電荷を保持する界面をワード線方向に分断し、保持電荷の移動が起きないようにした、不揮発性半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、
行方向及び列方向にマトリックス状に配置された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、
前記各メモリセルトランジスタは、
半導体基板上に２種以上の絶縁膜を積層することにより、前記２種以上の絶縁膜の界面近傍に電荷を蓄え得るように形成された電荷蓄積層であって、前記２種以上の絶縁膜のうちの一部の絶縁膜を前記メモリセルトランジスタ毎に分離することにより、前記２種以上の絶縁膜の界面が前記メモリセルトランジスタ毎に分離されているが、前記一部の絶縁膜の残りの絶縁膜は分離されていない、電荷蓄積層と、
前記電荷蓄積層上に形成され、前記電荷蓄積層に電圧を印加するための、ワード線と、
前記電荷蓄積層の両側に位置する半導体基板表面側に形成されたソース／ドレイン領域とを備え、
列方向に配置された前記複数のメモリセルトランジスタにおいては、前記各ソース／ドレイン領域を共有する形で列方向に直列的に接続され、前記直列的に接続された複数のメモリセルトランジスタの両端を選択トランジスタが連続的に接続されており、各列毎に、ＮＡＮＤ型メモリセルを構成し、
前記各ワード線は行方向に並ぶ前記複数のメモリセルトランジスタの電荷蓄積層上を各行毎に共通接続するように、行方向に連続的に形成されている、
ことを特徴とする。
【００１０】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、２種以上の絶縁膜を積層して電荷蓄積層として用いたＮＡＮＤ型メモリセルトランジスタを有する不揮発性半導体記憶装置において、２種以上の絶縁膜の界面の少なくとも１つを、メモリセルトランジスタ毎に分離することにより、この界面近傍に捕獲された電荷が移動し、広がることがないようにして、メモリセルトランジスタのしきい値の変動を抑制し、データ保持性を向上させたものである。以下、図面に基づいて本実施形態を詳細に説明する。
【００１１】
まず、図１及び図２に基づいて、本実施形態に係る不揮発性半導体記憶装置の構造を説明する。図１（ａ）は不揮発性半導体記憶装置の層間絶縁膜を透過して示す平面図であり、図１（ｂ）は（ａ）における（ｂ）−（ｂ）線断面図である。図２は不揮発性半導体記憶装置のワード線部分を層間絶縁膜を除去して立体的に示す斜視図である。
【００１２】
図１（ｂ）からわかるように、ｐ型シリコン基板からなる半導体基板１０の表面側には、この半導体基板１０よりも不純物濃度の高い素子分離領域１２が形成されている。この素子分離領域１２は、ビット線方向（列方向）に連続的に形成されており、ワード線方向（行方向）に並んだ各メモリセルトランジスタ間のフィールド反転を防止している。半導体基板１０上には、電荷蓄積層２０が形成されている。この電荷蓄積層２０は、メモリセルトランジスタ毎に島状に分離されて形成された下層酸化膜２３と、その上に同様にメモリセルトランジスタ毎に島状に分離されて形成された窒化膜２４と、を備えている。すなわち、図１（ａ）からわかるように、窒化膜２４はワード線方向にも分断されて、各メモリセルトランジスタ毎に形成されている。さらに、図１（ｂ）からわかるように、この電荷蓄積層２０は、これら下層酸化膜２３と窒化膜２４とを覆うようにワード線方向に連続的に形成された上層酸化膜２６を備えている。つまり、下層酸化膜２３と窒化膜２４と上側酸化膜２６とからなる３層の絶縁膜から、電荷蓄積層２０が構成されている。
【００１３】
同様に図１（ｂ）からわかるように、電荷蓄積層２０の上側には、ポリシリコン等からなるワード線３０がワード線方向に連続的に形成されている。すなわち、図１（ａ）からわかるように、ワード線方向に並んだ複数の窒化膜２４を覆うように、ワード線３０が形成されている。再び図１（ｂ）からわかるように、ワード線３０の上側には、この不揮発性半導体記憶装置の表面を覆うように、層間絶縁膜３２が形成されている。この層間絶縁膜３２の上側には、ビット線３４が形成されている。図１（ａ）からわかるように、このビット線３４は、ビット線方向に連続的に形成されている。このビット線３４の図中上側には、コンタクトホール３６が設けられており、このコンタクトホール３６を介してビット線３４は、半導体基板１０の表面側に形成されたドレイン領域Ｄと接続されている。ドレイン領域Ｄの下側には、上層酸化膜２６を有する選択トランジスタが接続され、その下にメモリセルトランジスタが位置する。ビット線方向に直列的に並んだ窒化膜２４の間には、それぞれ、ソース／ドレイン領域ＳＤが形成されている。また、図中における一番下側の窒化膜２４の下側には、上層酸化膜２６を有する選択トランジスタがあり、さらにその下側に共通のソース領域Ｓが形成されている。図２からわかるように、ワード線３０下側におけるソース／ドレイン領域ＳＤの間には、チャネル領域ＣＨが形成される。
【００１４】
このようなＮＡＮＤ型メモリセルトランジスタを有する不揮発性半導体記憶装置の回路図を、図３に示す。この図３からわかるように、ＮＡＮＤ型メモリセルトランジスタは、メモリセルトランジスタがソース／ドレイン領域ＳＤを共有する形で直列的に接続されている。また、これら直列的に接続されたメモリセルトランジスタの両端には、それぞれ１つの選択トランジスタが連続的に接続されている。
【００１５】
次に、図４乃至図７及び図１に基づいて、本実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。
【００１６】
まず、図４からわかるように、ｐ型シリコン基板からなる半導体基板１０の表面側に、熱酸化により酸化膜２２Ａを形成する。本実施形態においては、この酸化膜２２Ａは、１００〜２００オングストロームの厚さで形成する。続いて、この酸化膜２２Ａの上側に、レジストを塗布し、光リソグラフィーによりパターニングして、スリット状のレジスト開孔４０ａを有するレジスト４０を形成する。次に、この半導体基板１０にボロン等の不純物をイオン打ち込みにより打ち込むことにより、ｐ型の素子分離領域１２を形成する。つまり、レジスト開孔４０ａから不純物を打ち込むことにより、半導体基板１０のチャネル領域ＣＨにおける不純物濃度よりも濃い不純物濃度を有する、素子分離領域１２を形成する。
【００１７】
次に図５からわかるように、レジスト４０を除去した後、酸化膜２２Ａをウエットエッチングで除去し、そして下層酸化膜２３Ａを例えば５０〜８０オングストロームの厚さで熱酸化し形成する。続いて、下層酸化膜２３Ａの上側にＣＶＤにより窒化膜２４Ａを形成する。本実施形態においては、この窒化膜２４Ａは、８０〜１５０オングストロームの厚さで堆積する。次に、この窒化膜２４Ａの上側に、レジストを塗布し、光リソグラフィーによりパターニングすることにより、メモリセルトランジスタ形成予定領域のみレジストが残る様なスリット状のレジスト開孔４２ａを有するレジスト４２を形成する。続いて、ＲＩＥにより、下層酸化膜２３Ａと窒化膜２４Ａとをエッチングすることにより、下層酸化膜２３Ｂと窒化膜２４Ｂとを形成する。すなわち、下層酸化膜２３Ａと窒化膜２４Ａのうちのメモリセルトランジスタ形成予定領域以外の部分を除去して、下層酸化膜２３Ｂと窒化膜２４Ｂとを形成する。
【００１８】
次に図６からわかるように、レジスト４２を除去した後、これを熱酸化することにより、この表面に、上層酸化膜２６Ａを形成する。この熱酸化においては、窒化膜２４Ｂ上の上層酸化膜２６Ａの方が、半導体基板１０上の上層酸化膜２６Ａよりも、薄い膜厚で形成される。また、図７からわかるように、選択トランジスタ形成予定領域も同様に半導体基板１０の表面が露出しているため、選択トランジスタ用の酸化膜２６Ａも厚く形成される。続いて、図６からわかるように、この上層酸化膜２６Ａの上側に、ＣＶＤによりポリシリコン３０Ａを形成する。次に、このポリシリコン３０Ａの上側にレジストを塗布し、光リソグラフィーによりパターニングすることにより、ワード線方向に連続的に延びるレジスト４４を形成する。続いて、ＲＩＥをすることにより、上層酸化膜２６Ａと窒化膜２４Ｂと下層酸化膜２３Ｂとをエッチングする。すなわち、レジスト４４をマスクとしてエッチングすることにより、これら上層酸化膜２６Ａと窒化膜２４Ｂと下層酸化膜２３Ｂとを、ビット線方向に分離する。これにより、メモリセルトランジスタ毎に分離された下層酸化膜２３と窒化膜２４とが、形成される。また、ワード線方向に連続的に延びる上層酸化膜２６とワード線３０とが、形成される。
【００１９】
次に図１からわかるように、レジスト４４を除去した後、ソース／ドレイン領域のみ開口されたレジストパターンを用いて、この半導体基板１０にヒ素等の不純物をイオン打ち込みにより打ち込むことにより、ｎ型のドレイン領域Ｄと、ｎ型のソース／ドレイン領域ＳＤと、ｎ型のソース領域Ｓとを、形成する。続いて、この中間不揮発性半導体記憶装置上にＣＶＤにより層間絶縁膜３２を形成する。次に、この層間絶縁膜３２におけるドレイン領域Ｄ上に、光リソグラフィーとＲＩＥにより、コンタクトホール３６を開孔する。続いて、この中間不揮発性半導体記憶装置上に、スパッタリングによりアルミニウム等からなる配線層を堆積し、光リソグラフィーとＲＩＥによりこの配線層をエッチングすることにより、ビット線３４を形成する。以上の工程により、図１に示す不揮発性半導体記憶装置が得られる。
【００２０】
以上のように、第１実施形態に係る不揮発性半導体記憶装置によれば、図１からわかるように、電荷蓄積層２０における窒化膜２４をメモリセルトランジスタ毎に分離したので、保持された電荷の移動を防止することができる。より詳しく説明すると、電荷は、下層酸化膜２３と窒化膜２４との間の界面近傍、つまり界面やその近傍に捕獲される。この捕獲された電荷は、経年変化や高温状態の使用により、この界面近傍に沿って移動し広がり得る。ところが、本実施形態の場合、メモリセルトランジスタ毎に窒化膜２４が分断されているので、窒化膜２４と下層酸化膜２３との間の界面もメモリセルトランジスタ毎に分断されている。このため捕獲した電荷の移動を抑制し、データ保持性を向上させることができる。
【００２１】
〔第２実施形態〕
第２実施形態は、本発明をグランドセルアレイ型の不揮発性半導体記憶装置に適用することにより、２種以上の絶縁膜の界面近傍に捕獲された電荷が広がることがないようにして、メモリセルトランジスタのしきい値の変動を抑制し、データ保持性を向上させたものである。以下、図面に基づいて本実施形態を詳細に説明する。
【００２２】
まず、図８乃至図１０に基づいて、第２実施形態に係る不揮発性半導体記憶装置の構造を説明する。図８は第２実施形態に係る不揮発性半導体記憶装置の層間絶縁膜を透過して示す平面図であり、図９は図８におけるIX−IX線断面図であり、図１０は図８におけるX−X線断面図である。
【００２３】
図９からわかるように、ｐ型シリコンからなる半導体基板５０の表面側には、ｎ型のドレイン領域Ｄとｎ型のソース領域Ｓとが形成されている。図８からわかるように、これらドレイン領域Ｄとソース領域Ｓとは、ビット線方向に連続的に形成されている。図９からわかるように、この半導体基板５０の上側には、電荷蓄積層６０が形成されている。この電荷蓄積層６０は、下層酸化膜６３と窒化膜６４と上層酸化膜６６とを備えて構成されている。下層酸化膜６３と窒化膜６４とは、メモリセルトランジスタ毎に分離して形成されている。上層酸化膜６６はワード線方向に並んだ窒化膜６４を覆うように連続的に形成されている。この上層酸化膜６６の上側には、ワード線方向に連続的にポリシリコンからなるワード線６８が形成されている。このワード線６８と上述した窒化膜６４と下層酸化膜６３とドレイン領域Ｄとソース領域Ｓとチャネル領域ＣＨとで、１つのメモリセルトランジスタを構成している。ワード線６８の上側には、この不揮発性半導体記憶装置を覆うように、層間絶縁膜７０が形成されている。
【００２４】
図８からわかるように、各メモリセルトランジスタの窒化膜６４のビット線方向の間における半導体基板５０には、フィールド反転防止用の素子分離領域７２が形成されている。すなわち、図１０からわかるように、各メモリセルトランジスタのビット線方向の間には、半導体基板５０よりも濃い不純物濃度を有するｐ型の素子分離領域７２が形成されている。つまり、チャネル領域ＣＨ（図９参照）よりも濃い不純物濃度を有する素子分離領域７２が形成されている。図８からわかるように、ワード線６８の一端部にはコンタクトホール７４が形成されている。本実施形態においては、このコンタクトホール７４は、ワード線６８の１本毎に左右交互に形成されている。同様に、ドレイン領域Ｄとソース領域Ｓの一端部にもコンタクトホール７５が形成されている。本実施形態においては、このコンタクトホール７５は、ドレイン領域Ｄとソース領域Ｓとで上下交互に形成されている。これらコンタクトホール７４、７５を介して、ワード線６８及びソース／ドレイン領域Ｓ、Ｄは、配線層と電気的に接続されている。なお、ワード線方向にも複数のメモリトランジスタが直列的に接続されて設けられているが、図８においては省略している。
【００２５】
このようなグランドセルアレイ型の不揮発性半導体記憶装置の回路図を、図１１に示す。この図１１からわかるように、グランドセルアレイ型の不揮発性半導体記憶装置は、複数のメモリセルトランジスタが１本のソースＳと１本のドレイン領域Ｄを共通使用する形で接続されている。
【００２６】
次に図１２乃至図１４及び図８、図９に基づいて、第２実施形態に係る不揮発性半導体記憶装置の製造方法を説明する。
【００２７】
図１２からわかるように、ｐ型シリコン基板からなる半導体基板５０の表面側に、熱酸化により酸化膜６２Ａを形成する。本実施形態においては、この酸化膜６２Ａは、１００〜２００オングストロームの厚さで形成する。続いて、この酸化膜６２Ａの上側に、レジストを塗布し、光リソグラフィーによりパターニングして、レジスト開孔８０ａを有するスリット状のレジスト８０を形成する。次に、この半導体基板５０にボロン等の不純物をイオン打ち込みにより打ち込むことにより、素子分離予定領域７２Ａを形成する。つまり、レジスト開孔８０ａから不純物を打ち込むことにより、半導体基板５０の不純物濃度よりも濃い不純物濃度を有する、素子分離予定領域７２Ａを形成する。
【００２８】
次に図１３からわかるように、レジスト８０を除去した後、酸化膜６２Ａをウエットエッチングで除去し、そして、下層酸化膜６３Ａを例えば５０〜８０オングストロームの厚さで熱酸化により形成する。続いて、この下層酸化膜６３Ａの上側にＣＶＤにより窒化膜６４Ａを形成する。本実施形態においては、この窒化膜６４Ａは、８０〜１５０オングストロームの厚さで堆積する。次に、この窒化膜６４Ａの上側に、レジストを塗布し、光リソグラフィーによりパターニングすることにより、レジスト開孔８２ａを有するレジスト８２を形成する。このレジスト開孔８２ａは、レジスト８２にスリット状に形成する。続いて、ＲＩＥにより、下層酸化膜６３Ａと窒化膜６４Ａとをエッチングすることにより、下層酸化膜６３Ｂと窒化膜６４Ｂとを形成する。すなわち、下層酸化膜６３Ａと窒化膜６４Ａとを、隣接するメモリセルトランジスタと分離するように、ワード線方向に分離する。次にこのスリット開孔８２ａから、ヒ素やリン等をイオン打ち込みで打ち込むことにより、ｎ型のドレイン領域Ｄとソース領域Ｓとを形成する。この時、先に素子分離予定領域７２Ａに打ち込んだボロン等の濃度より、ドレイン領域Ｄ及びソース領域Ｓに打ち込んだヒ素やリン等の濃度の方が濃いため、ドレイン領域Ｄやソース領域Ｓが分断されることはない。これらドレイン領域Ｄやソース領域Ｓが形成されていない残余の素子分離予定領域７２Ａにより、素子分離領域７２（図８参照）が形成される。
【００２９】
次に図１４からわかるように、レジスト８２を除去した後、これを熱酸化することにより、この表面に、上層酸化膜６６Ａを形成する。この熱酸化においては、窒化膜６４Ｂ上の上層酸化膜６６Ａの方が、半導体基板５０上の上層酸化膜６６Ａよりも、薄い膜厚で形成される。続いて、この上層酸化膜６６Ａの上側に、ＣＶＤによりポリシリコン６８Ａを形成する。次に、このポリシリコン６８Ａの上側にレジストを塗布し、光リソグラフィーによりパターニングすることにより、スリット８４ａを備えてワード線方向に連続的に延びるレジスト８４を形成する。続いて、ＲＩＥにより、上層酸化膜６６Ａと窒化膜６４Ｂと下層酸化膜６３Ｂとをエッチングする。すなわち、レジスト８４をマスクとしてエッチングすることにより、これら上層酸化膜６６Ａと窒化膜６４Ｂと下層酸化膜６３Ｂとを、ビット線方向に分離する。これにより、メモリセルトランジスタ毎に分離された下層酸化膜６３と窒化膜６４とが、形成される。また、ワード線方向に連続的に延びる上層酸化膜６６とワード線６８とが、形成される。
【００３０】
次に図８及び図９からわかるように、レジスト８４を除去した後、この上にＣＶＤにより層間絶縁膜７０を形成する。次に、特に図８からわかるように、ワード線６８の一端部上に位置する層間絶縁膜７０に、光リソグラフィーとＲＩＥにより、コンタクトホール７４、７５を開孔する。続いて、この上に、スパッタリングによりアルミニウム等からなる配線層を堆積し、光リソグラフィーとＲＩＥによりこの配線層をエッチングすることにより、ワード線の配線と、ソース線及びビット線（いずれも図示省略）を形成する。以上の工程により、図８及び図９に示す不揮発性半導体記憶装置が得られる。
【００３１】
以上のように、第２実施形態に係る不揮発性半導体記憶装置によれば、グランドセルアレイ型の不揮発性半導体記憶装置において、異種絶縁膜の界面近傍に電荷を蓄積するようにしたので、この不揮発性半導体記憶装置の微細化を図ることができる。より詳しくは、従来のポリシリコン等の導通部材を用いてフローティングゲートを構成するタイプの不揮発性半導体記憶装置においては、フローティングゲートとチャネル領域との間の容量Ｃ１と、コントロールゲートとフローティングゲートの間の容量Ｃ２とが生じて、容量カップリングが発生する。この容量カップリングが生じてもフローティングゲートに十分な電圧を印加するためには、容量Ｃ２を容量Ｃ１よりもある程度大きくする必要がある。このためには、フローティングゲートを大きく形成して、フローティングゲートとコントロールゲートとの間に生じる容量Ｃ２を大きくしてやる必要があり、メモリセルトランジスタ間の距離を狭める障害になっている。つまり、このようにフローティングゲートを大きくする必要のあることが、従来の不揮発性半導体記憶装置の微細化の妨げになっていた。これに対して、本実施形態に係る不揮発性半導体記憶装置においては、電荷蓄積層６０として、下層酸化膜６２と窒化膜６４との間の界面を用いることとしたので、積層膜の各々の膜厚で書き込み消去電圧を抑制でき、メモリセルトランジスタ間の距離を狭めることができる。つまり、不揮発性半導体記憶装置の微細化を図ることができる。
【００３２】
さらに図９からわかるように、電荷蓄積層６０における窒化膜６４をメモリセルトランジスタ毎に分離したので、窒化膜６４と下層酸化膜６３との間の界面近傍に保持された電荷の移動を防止することができる。これにより、経年変化や高温状態の使用に対する、データ保持性を向上させることができる。
【００３３】
なお、本発明は上記実施形態に限定されず、種々に変形可能である。例えば、電荷蓄積層２０、６０を、下層酸化膜２３、６３と窒化膜２４、６４との２層構造のものとして、構成することも可能である。但し、本実施形態のように３層構造とすれば、下層酸化膜２３、６３と窒化膜２４、６４の界面近傍に捕獲され損なった電荷を、その上側の窒化膜２４、６４と上層酸化膜２６、６６の界面近傍で捕獲することができる。
【００３４】
また、第１実施形態の図５において、さらに窒化膜２４Ａ上に上層酸化膜２６Ａを堆積した後に、レジスト４２を塗布してもよい。同様に、第２実施形態の図１３において、さらに窒化膜６４Ａ上に上層酸化膜６６Ａを堆積した後に、レジスト８２を塗布してもよい。但し、これら第１及び第２実施形態のいずれの場合でも、ワード線３０、６８を形成するためのポリシリコンを堆積する前に、別途その表面に酸化膜を形成する必要がある。
【００３５】
さらに、上記実施形態においては、２種以上の絶縁膜として、酸化膜と窒化膜を用いたが、これに限定されるものではなく、例えば、酸化膜と不純物のドーピングされていないポリシリコンとの組み合わせでもよい。
【００３６】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、電荷蓄積層は２種以上の絶縁膜を積層して、この２種以上の絶縁膜の界面近傍に電荷を蓄え得るようにするとともに、これらの２種以上の絶縁膜のうちの少なくとも１つの絶縁膜をメモリセルトランジスタ毎に分離して形成することにより、絶縁膜の界面が隣接する他のメモリセルトランジスタと分離されるようにしたので、この絶縁膜の界面近傍に蓄えられた電荷が他のメモリセルトランジスタの範囲まで広がるのを抑制して、データ保持特性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の平面図と断面図。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置の斜視図。
【図３】ＮＡＮＤ型メモリセルトランジスタを有する不揮発性半導体記憶装置の回路図。
【図４】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造過程の一部を示す図。
【図５】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造過程の一部を示す図。
【図６】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造過程の一部を示す図。
【図７】図６におけるVII−VII線断面図。
【図８】本発明の第２実施形態に係る不揮発性半導体記憶装置の平面図。
【図９】図８に示す不揮発性半導体記憶装置のIX−IX線断面図。
【図１０】図８に示す不揮発性半導体記憶装置のX−X線断面図。
【図１１】グランドセルアレイ型の不揮発性半導体記憶装置の回路図。
【図１２】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造過程の一部を示す図。
【図１３】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造過程の一部を示す図。
【図１４】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造過程の一部を示す図。
【図１５】従来の不揮発性半導体記憶装置の斜視図。
【図１６】従来の不揮発性半導体記憶装置の平面図と断面図。
【符号の説明】
１０  半導体基板
１２  素子分離領域
２０  電荷蓄積層
２２  酸化膜
２３  下層酸化膜
２４  窒化膜
２６  上層酸化膜
３０  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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