(57)【特許請求の範囲】
【請求項１】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間を複数のサブフィールドに分割し、
前記サブフィールドの各々において、
画素データに応じて前記放電セルを発光セル又は非発光セルのいずれか一方に設定する選択放電を生起させる走査パルスを前記行電極各々に順次印加する画素データ書込行程と、
前記発光セルのみに維持放電を生起させる維持パルスを前記サブフィールドの重み付けに対応した回数分だけ前記行電極各々に印加する維持発光行程と、を実行し、
重み付けが大なるサブフィールドにおいて印加される前記維持パルスの印加周期に比して、重み付けが小なるサブフィールドにおいて印加される前記維持パルスの印加周期が長いことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
重み付けが大なるサブフィールドにおいて印加される前記維持パルス各々のパルス幅に比して、重み付けが小なるサブフィールドにおいて印加される前記維持パルス各々のパルス幅が長いことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
互いに隣接する前記行電極の各々に順次印加される前記走査パルスの印加周期を前記サブフィールド毎、複数サブフィールド毎、フィールド毎又は複数フィールド毎に異ならせたことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
印加周期の短い前記走査パルスが印加されるサブフィールドにおいて印加される前記走査パルスのパルス幅に比して、印加周期の長い前記走査パルスが印加されるサブフィールドにおいて印加される前記走査パルスのパルス幅が長いことを特徴とする請求項３記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記１フィールドの表示期間における先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを前記発光セル又は前記非発光セルのいずれか一方の状態に初期化するリセット放電を生起させるリセット行程を実行し、
複数の前記サブフィールド各々の内のいずれか１のサブフィールドでの前記画素データ書込行程のみで前記選択放電が生起されることを特徴とする請求項１〜４のいずれか１に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記１のサブフィールドよりも後方の少なくとも１のサブフィールドでの前記画素データ書込行程において、再び前記選択放電を生起させることを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
複数の前記サブフィールドの内の最後尾のサブフィールドにおいてのみで全ての前記放電セルを前記非発光セルの状態にする放電を生起させる消去行程を設けたことを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記リセット行程では、前記リセット放電により全ての前記放電セル内に壁電荷を形成せしめて前記放電セルの全てを前記発光セルの状態に初期化し、
前記画素データ書込行程では、前記選択放電により前記放電セル内に形成されている前記壁電荷を消滅させて前記放電セルを前記非発光セルに設定することを特徴とする請求項５記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
近年、表示装置の大型化に伴い、薄型の表示装置が要求され、各種の薄型表示装置が実用化されている。ＡＣ（交流放電）型のＰＤＰは、かかる薄型表示装置の１つとして着目されている。
ＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と交叉して配列された複数の行電極とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。ここで、ＰＤＰは放電現象を利用して発光表示を行うものである為、上記放電セルの各々は、発光しているか否かの２つの状態しかもたない。そこで、かかるＰＤＰにより中間調の輝度表示を実現させるべく、サブフィールド法を用いる。サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールド毎に、画素データ（Ｎビット）の各ビット桁の重み付けに対応した期間長を有する発光期間を夫々割り当てて発光駆動を行う。
【０００３】
図１は、かかるサブフィールド法を用いて中間調の輝度表示を行うプラズマディスプレイ装置の概略構成を示す図である。
図１において、駆動装置１００は、入力されたビデオ信号を１画素毎に対応したディジタルの画素データに変換し、この画素データに対応した画素データパルスをＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加すると共に、以下に説明するが如き各種の駆動パルスを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加して発光駆動制御を行う。尚、行電極Ｘ及びＹは一対にてＰＤＰ１０の１行を構成しており、上記列電極Ｄ１〜Ｄｍ各々に交叉して形成されている。これら列電極及び行電極対は、図示せぬ誘電体を挟んで形成されており、１組の列電極及び行電極対が交差する部分に１つの画素セルが形成される。
【０００４】
図２は、上記駆動装置１００による１フィールド期間での発光駆動フォーマットの一例を示す図である。
図２に示されるように、１フィールドの表示期間は、サブフィールドＳＦ１〜ＳＦ４なる４つのサブフィールドに分割されており、各サブフィールドにおいて、一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、及び消去行程Ｅを夫々実行する。
【０００５】
図３は、これら行程毎に、駆動装置１００がＰＤＰ１０の列電極及び行電極対に夫々印加する各種駆動パルスの印加タイミング（１サブフィールド内での）を示す図である。
先ず、一斉リセット行程Ｒｃにおいて、駆動装置１００は、図３に示されるが如き負極性のリセットパルスＲＰｘ及び正極性のリセットパルスＲＰＹを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に同時に印加する。これらリセットパルスＲＰｘ及びＲＰＹの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電されて、各放電セル内には一様に所定量の壁電荷が形成される。これにより、全ての放電セルは一旦、”発光セル”に初期設定される。
【０００６】
次に、画素データ書込行程Ｗｃにおいて、駆動装置１００は、図３に示されるが如き所定の走査パルス周期Ｔａにて、各行毎の画素データパルス群ＤＰ１〜ＤＰｎを順次列電極Ｄ１〜Ｄｍに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、ＰＤＰ１０の全放電セル各々に対応した入力画素データ各々から第１ビット目だけを抽出し、この第１ビット目の論理レベルに応じた画素データパルス群ＤＰを、１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行く。又、サブフィールドＳＦ２では、ＰＤＰ１０の全放電セル各々に対応した入力画素データ各々から第２ビット目だけを抽出し、この第２ビット目の論理レベルに応じた画素データパルス群ＤＰを、１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行くのである。更に、駆動装置１００は、かかる画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図３に示されるが如き負極性の走査パルスＳＰを上記走査パルス周期にて行電極Ｙ１〜Ｙｎへと順次印加して行く。ここで、かかる走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷は選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて”発光セル”の状態に初期化された放電セルは、”非発光セル”に推移する。一方、上記走査パルスＳＰと同時に低電圧の画素データパルスが印加された放電セルには上記選択消去放放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり”発光セル”の状態が維持される。又、駆動装置１００は、各走査パルスＳＰを各行電極Ｙに印加する直前に、図３に示されるが如き正極性のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに印加する。かかるプライミングパルスＰＰの印加に応じて各行毎にプライミング放電が生じる。このプライミング放電により、上記一斉リセット動作にて得られたものの時間経過と共に減少してしまった荷電粒子がＰＤＰ１０の放電空間内に再形成される。よって、荷電粒子が再形成された直後に走査パルスＳＰが印加されることになるので、選択消去放電が確実に生起されるようになり、画素データの書き込みミスが防止される。
【０００７】
次に、発光維持行程Ｉｃにおいて、駆動装置１００は、図３に示されるが如き正極性の維持パルスＩＰＸを所定の維持パルス周期Ｔｓにて繰り返し行電極Ｘ１〜Ｘｎに印加する。更に、駆動装置１００は、かかる維持パルスＩＰＸが行電極Ｘ１〜Ｘｎに印加されていない期間中に、図３に示されるが如き正極性の維持パルスＩＰＹを所定周期Ｔｓにて繰り返し行電極Ｙ１〜Ｙｎに印加する。ここで、各サブフィールド内において維持パルスＩＰＸ及びＩＰＹを印加する回数（期間）は、各サブフィールドの重み付けに対応して設定されている。
【０００８】
例えば、図２に示されるように、サブフィールドＳＦ１〜ＳＦ４各々毎に、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
なる回数（期間）比にて示される分だけ維持パルスＩＰＸ及びＩＰＹを印加するのである。
【０００９】
この際、上記画素データ書込行程Ｗｃの終了後、壁電荷が残留したままとなっている放電セル、すなわち”発光セル”のみが、これら維持パルスＩＰＸ及びＩＰＹが交互に印加される度に放電発光する。つまり、上記画素データ書込行程Ｗｃにおいて”発光セル”に設定された放電セルのみが、上述した如き回数（期間）分だけ点滅を繰り返してその発光状態を維持するのである。
【００１０】
次に、消去行程Ｅにおいて、駆動装置１００は、図３に示されるが如き消去パルスＥＰを行電極Ｘ１〜Ｘｎに印加することにより、全放電セルを一斉に消去放電せしめ、各放電セル内に残留している壁電荷を消去する。
このような図３に示されるが如き駆動を、図２のサブフィールドＳＦ１〜ＳＦ４各々で実行することにより１５段階の中間調の輝度表示が可能になるのである。
【００１１】
しかしながら、かかる駆動方法では、上記維持パルスＩＰＸ及びＩＰＹのパルス列によって発生する放射ノイズのスペクトルが、ある特定の周波数に集中してしまう為、放射ノイズが増大するという問題があった。
又、映像信号の各種リフレッシュレートに対応すべく、図３に示されるが如き走査パルス周期Ｔａ、及び維持パルス周期Ｔｓを短くすると、誤放電が起こる場合があるという問題も発生した。
【００１２】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、誤放電を防止しつつも放射ノイズを低減させて表示品質の向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間を複数のサブフィールドに分割し、前記サブフィールドの各々において、画素データに応じて前記放電セルを発光セル又は非発光セルのいずれか一方に設定する選択放電を生起させる走査パルスを前記行電極各々に順次印加する画素データ書込行程と、前記発光セルのみに維持放電を生起させる維持パルスを前記サブフィールドの重み付けに対応した回数分だけ前記行電極各々に印加する維持発光行程と、を実行し、重み付けが大なるサブフィールドにおいて印加される前記維持パルスの印加周期に比して、重み付けが小なるサブフィールドにおいて印加される前記維持パルスの印加周期を長くする。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図４は、本発明による駆動方法に基づいてプラズマディスプレイパネルを発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
図４に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ／Ｄ変換器１、駆動制御回路２、メモリ４、アドレスドライバ６、第１及び第２サスティンドライバ７及び８からなる駆動部と、から構成されている。
【００１５】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ１〜Ｄｍと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１６】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、入力されたアナログの入力映像信号をサンプリングしてこれを１画素毎に対応した例えば４ビットの画素データＤに変換し、これをメモリ４に供給する。
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込及び読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１７】
メモリ４は、駆動制御回路２から供給された書込信号に従って上記画素データＤを順次書き込む。かかる書込動作により、例えば、ＰＤＰ１０における１画面（ｎ行、ｍ列）分の画素データＤ１１−ｎｍの書き込みが終了すると、メモリ４は、駆動制御回路２から供給された読出信号に従って、この１画面分の画素データＤ１１−ｎｍを各ビット桁毎に読み出す。
【００１８】
すなわち、画素データＤ１１−ｎｍを各ビット桁毎に分割した、
ＤＢ１１１−ｎｍ：画素データＤ１１−ｎｍの第１ビット目
ＤＢ２１１−ｎｍ：画素データＤ１１−ｎｍの第２ビット目
ＤＢ３１１−ｎｍ：画素データＤ１１−ｎｍの第３ビット目
ＤＢ４１１−ｎｍ：画素データＤ１１−ｎｍの第４ビット目
各々を１行分毎に順次読み出してアドレスドライバ６に供給する。
【００１９】
駆動制御回路２は、図２に示されるが如き発光駆動フォーマットに従ってＰＤＰ１０を発光駆動制御すべく、各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
図５は、駆動制御回路２から供給された各種タイミング信号に応じて、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々が、ＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に印加する各種駆動パルスの印加タイミングを示す図である。
【００２０】
図５に示されるように、サブフィールドＳＦ１〜ＳＦ４各々内における一斉リセット行程Ｒｃにおいては、第１サスティンドライバ７が正極性のリセットパルスＲＰを行電極Ｘ１〜Ｘｎに印加する。これと同時に、第２サスティンドライバ８は、負極性のリセットパルスＲＰＹを行電極Ｙ１〜Ｙｎに印加する。これらリセットパルスＲＰｘ及びＲＰＹの同時印加により、ＰＤＰ１０中の全ての放電セルがリセット放電され、各放電セル内には一様に所定の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは、一旦、”発光セル”に初期設定される。
【００２１】
又、サブフィールドＳＦ１〜ＳＦ４各々内における画素データ書込行程Ｗｃにおいて、アドレスドライバ６は、上述した如くメモリ４から供給されたＤＢ１１１−ｎｍ、ＤＢ２１１−ｎｍ、ＤＢ３１１−ｎｍ、ＤＢ４１１−ｎｍ各々を各サブフィールドに割り当て、１行分毎に、各ビットの論理レベルに対応した電圧を有する画素データパルス群ＤＰ１〜ＤＰｎ各々を生成して順次列電極Ｄ１−ｍに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、先ず、上記ＤＢ１１１−ｎｍの第１行目に対応した分、つまり、ＤＢ１１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１を生成し、これを列電極Ｄ１−ｍに印加する。次に、ＤＢ１１１−ｎｍの第２行目に対応したＤＢ１２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２を生成して列電極Ｄ１−ｍに同時印加する。以下、同様にして、１行分毎の画素データパルス群ＤＰ３〜ＤＰｎを順次列電極Ｄ１−ｍに印加して行く。又、サブフィールドＳＦ２の画素データ書込行程Ｗｃでは、アドレスドライバ６は、先ず、上記ＤＢ２１１−ｎｍの第１行目に対応した分、つまり、ＤＢ２１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１を生成し、これを列電極Ｄ１−ｍに印加する。次に、ＤＢ２１１−ｎｍの第２行目に対応したＤＢ２２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２を生成して列電極Ｄ１−ｍに同時印加する。以下、同様にして、１行分毎の画素データパルス群ＤＰ３〜ＤＰｎを順次列電極Ｄ１−ｍに印加して行くのである。尚、アドレスドライバ６は、ＤＢの論理レベルが”１”である場合には高電圧の画素データパルスを生成し、”０”である場合には低電圧（０ボルト）の画素データパルスを生成するものとする。
【００２２】
ここで、第２サスティンドライバ８は、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図５に示されるが如き負極性の走査パルスＳＰを発生してこれを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて”発光セル”の状態に初期化された放電セルは、”非発光セル”に推移する。尚、低電圧の画素データパルスが印加された”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり”発光セル”の状態が維持される。更に、第２サスティンドライバ８は、かかる走査パルスＳＰを各行電極Ｙに印加する直前に、図５に示されるが如き正極性のプライミングパルスＰＰを行電極Ｙ１〜Ｙｎに印加する。このプライミングパルスＰＰの印加に応じて各行毎にプライミング放電が生じ、かかるプライミング放電により、上記一斉リセット動作にて得られたものの時間経過と共に減少してしまった荷電粒子がＰＤＰ１０の放電空間内に再形成される。よって、荷電粒子が再形成された直後に走査パルスＳＰが印加されることになるので、選択消去放電が確実に生起されるようになり、画素データの書き込みミスが防止される。
【００２３】
この際、各サブフィールド内での上記走査パルスＳＰの印加周期、つまり走査パルス周期Ｔａは、サブフィールド毎に異なっている。
すなわち、図５に示されるが如きサブフィールドＳＦ１での走査パルス周期Ｔａ１と、サブフィールドＳＦ２での走査パルス周期Ｔａ２とは互いに異なる周期長であり、又、この走査パルス周期Ｔａ２と、サブフィールドＳＦ３での走査パルス周期Ｔａ３とが互いに異なる周期長となっているのである。
【００２４】
又、サブフィールドＳＦ１〜ＳＦ４各々での発光維持行程Ｉｃにおいては、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して、交互に正極性の維持パルスＩＰＸ及びＩＰＹを印加する。尚、各サブフィールド内の発光維持行程Ｉｃにおいて、これら維持パルスＩＰＸ及びＩＰＹが印加される回数（期間）は、サブフィールドＳＦ毎に設定されている。例えば、図２に示されるように、サブフィールドＳＦ１での発光回数を”１”とした場合、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
なる回数（期間）比にて示される分だけ、各サブフィールド内の発光維持行程Ｉｃにおいて、維持パルスＩＰＸ及びＩＰＹを印加するのである。かかる維持パルスＩＰの印加により、上記画素データ書込行程Ｗｃにて壁電荷が残留したままとなっている放電セル、すなわち”発光セル”は、維持パルスＩＰＸ及びＩＰＹが印加される度に維持放電し、各サブフィールド毎に割り当てられた回数（期間）分だけその放電発光状態を維持する。よって、サブフィールドＳＦ１の発光維持行程Ｉｃによれば入力映像信号中の低輝度成分に対する表示が為され、サブフィールドＳＦ４の発光維持行程Ｉｃによれば高輝度成分に対する表示が為されるのである。
【００２５】
この際、各サブフィールド内での維持パルスＩＰの印加周期、つまり維持パルス周期Ｔｓ１〜Ｔｓ４各々は互いに異なっており、夫々以下の如き大小関係となっている。
Ｔｓ１＞Ｔｓ２＞Ｔｓ３＞Ｔｓ４
すなわち、発光回数の少ないサブフィールドほど、維持パルスＩＰの印加周期である維持パルス周期Ｔｓを長くしたのである。
【００２６】
このように、図５に示される駆動では、サブフィールド毎に走査パルスＳＰ及び維持パルスＩＰの印加周期を異ならせている。
これにより、各種駆動パルスのパルス列により発生する放射ノイズのスペクトルが所定周波数に集中することが防止され、放射ノイズの低減が図られる。
尚、上記実施例においては、１フィールドを４つのサブフィールドに分割して中間調の輝度表示を行う場合を例にとってその動作を説明したが、分割するサブフィールドの数は４つに限定されるものではない。
【００２７】
又、図５においては、各サブフィールド毎に、走査パルスＳＰ及び維持パルスＩＰの双方の印加周期を異ならせているが、どちらか一方の印加周期を異ならせるだけでも、上述した如き効果を得ることは出来る。
又、走査パルスＳＰ及び維持パルスＩＰのパルス幅を、夫々の印加周期に応じて変更するようにしても良い。すなわち、印加周期を長くした場合には、それに応じてこれら走査パルスＳＰ及び維持パルスＩＰのパルス幅を長くし、又、印加周期を短くした場合には、それに応じてこれら走査パルスＳＰ及び維持パルスＩＰのパルス幅を短くするのである。
【００２８】
又、１フィールド表示期間を、連続する複数のサブフィールドからなる少なくとも２つのサブフィールド群に分け、これらサブフィールド群間において走査パルスＳＰ及び維持パルスＩＰの印加周期を異ならせるようにしても良い。
更に、これら走査パルスＳＰ及び維持パルスＩＰの印加周期をフィールド又は複数のフィールドからなるフィールド群毎に異ならせるようにしても良い。
【００２９】
又、上記実施例においては、図２及び図５に示されるが如き、全てのサブフィールドの先頭部においてリセット行程Ｒｃを実行する発光駆動フォーマットに適用した場合について説明したが、これに限定されるものではない。
例えば、図６に示されるが如き、１フィールドの先頭のサブフィールドＳＦ１においてのみで、リセット行程Ｒｃを実行するようにした発光駆動フォーマットにも適用可能である。
【００３０】
図６に示される発光駆動フォーマットでは、１フィールドの表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割してＰＤＰを駆動制御する。各サブフィールド内では、ＰＤＰの各放電セルに対して画素データの書き込みを行って”発光セル”及び非発光セル”の設定を行う画素データ書込行程Ｗｃと、上記”発光セル”のみを図６に示される回数（期間）分だけ発光せしめることにより、発光状態を維持させる発光維持行程Ｉｃとを実施する。この際、各サブフィールドの発光維持行程Ｉｃにおいて実行する発光回数の比は、サブフィールドＳＦ１の発光維持行程Ｉｃにおいて実行する発光回数を”１”とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ１０：２５
ＳＦ１１：２８
ＳＦ１２：３２
ＳＦ１３：３５
ＳＦ１４：３９
となる。
【００３１】
この際、各サブフィールドＳＦ１〜ＳＦ１４で実行すべき発光回数の比を上述した如き非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２）にすることにより、入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
又、先頭のサブフィールドＳＦ１のみで、ＰＤＰの全放電セル内の壁電荷量を初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１４のみで、全放電セル内の壁電荷を一斉に消去する消去行程Ｅを実行する。
【００３２】
図７は、図６に示される発光駆動フォーマットに基づいてプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置の構成を示す図である。
図７に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ／Ｄ変換器１、駆動制御回路２、データ変換回路３０、メモリ４、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８からなる駆動部と、から構成されている。
【００３３】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ１〜Ｄｍと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００３４】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に対応した８ビットの画素データＤに変換してデータ変換回路３０に供給する。
図８は、かかるデータ変換回路３０の内部構成を示す図である。
図８において、ＡＢＬ（自動輝度制御）回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤＢＬを第１データ変換回路３２に供給する。
【００３５】
かかる輝度レベルの調整は、上述のように、各サブフィールドの発光維持行程Ｉｃにおいて実施する発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。つまり、ＡＢＬ回路３１は、画素データＤ（入力画素データ）に逆ガンマ補正を施して得られた逆ガンマ変換画素データの平均輝度に応じて、上記画素データＤの輝度レベルを自動調整する。これにより、輝度調整による表示品質の劣化を防止するのである。
【００３６】
図９は、かかるＡＢＬ回路３１の内部構成を示す図である。
図９において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤＢＬを出力する。データ変換回路３１２は、かかる輝度調整画素データＤＢＬを図１０に示されるが如き非線形特性からなる逆ガンマ特性（Ｙ＝Ｘ２．２）に変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、輝度調整画素データＤＢＬに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒの平均輝度を求め、これを上記レベル調整回路３１０に供給する。
【００３７】
更に、平均輝度検出回路３１１は、例えば図１１に示されるが如き輝度モード１〜４の中から、上記平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。ここで、駆動制御回路２は、かかる図１１に示されるが如き輝度モード信号ＬＣにしたがって、図６に示されるサブフィールドＳＦ１〜ＳＦ１４各々の維持発光行程Ｉｃにおいて維持放電すべき回数を設定する。
【００３８】
図８に示される第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビットの輝度調整画素データＤＢＬを図１２に示されるが如き変換特性に基づいて１４×１６／２５５（２２４／２５５）にした８ビット（０〜２２４）の変換画素データＨＤｐに変換して、これを多階調化処理回路３３に供給する。具体的には、８ビット（０〜２５５）の輝度調整画素データＤＢＬは、この変換特性に基づく図１３及び図１４に示される変換テーブルに従って変換される。すなわち、この変換特性は、輝度調整画素データＤＢＬのビット数、後述する多階調化処理による圧縮ビット数、及び表示階調数に応じて設定される。このように、多階調化処理の前段に、第１データ変換回路３２を設けて、表示階調数及び多階調化による圧縮ビット数に合わせた変換を行うことにより、輝度調整画素データＤＢＬを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）とをビット境界で切り分け、この信号に基づいて多階調化処理を行う。上述した如き第１データ変換回路３２によるデータ変換により、後段の多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止するのである。
【００３９】
図１５は、多階調化処理回路３３の内部構成を示す図である。
図１５に示されるように、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
誤差拡散処理回路３３０におけるデータ分離回路３３１は、第１データ変換回路３２から供給された８ビットの変換画素データＨＤＰ中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データとしての変換画素データＨＤＰ中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせた信号を遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１（例えば、”７／１６”）を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ１を更に（１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２（例えば、”３／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３（例えば、”５／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４（例えば、”１／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記変換画素データＨＤＰ中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算した際に桁上げがない場合には論理レベル”０”、桁上げがある場合には論理レベル”１”のキャリアウト信号ＣＯを発生してこれを加算器３３３に供給する。加算器３３３は、上記変換画素データＨＤＰ中の上位６ビット分からなる表示データに、上記キャリアウト信号ＣＯを加算したものを６ビットの上記誤差拡散処理画素データＥＤとして出力する。つまり、誤差拡散処理画素データＥＤのビット数は、上記変換画素データＨＤＰよりも小となるのである。
【００４０】
以下に、上記誤差拡散処理回路３３０の動作について説明する。
例えば、図１６に示されるが如きＰＤＰ１０の画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ（ｊ，ｋ）の左横の画素Ｇ（ｊ，ｋ−１）、左斜め上の画素Ｇ（ｊ−１，ｋ−１）、真上の画素Ｇ（ｊ−１，ｋ）、及び右斜め上の画素Ｇ（ｊ−１，ｋ＋１）各々に対応した誤差データ、すなわち、
画素Ｇ（ｊ，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ（ｊ−１，ｋ＋１）に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ（ｊ−１，ｋ）に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ（ｊ−１，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤＰの下位２ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣＯを変換画素データＨＤＰ中の上位６ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００４１】
かかる構成により、誤差拡散処理回路３３０では、変換画素データＨＤＰ中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ（ｊ，ｋ−１）、Ｇ（ｊ−１，ｋ＋１）、Ｇ（ｊ−１，ｋ）、Ｇ（ｊ−１，ｋ−１）｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素｛Ｇ（ｊ，ｋ）｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００４２】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された６ビットの誤差拡散処理画素データＥＤにディザ処理を施すことにより、誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を４ビットに減らした多階調化処理画素データＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００４３】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００４４】
図１７は、かかるディザ処理回路３５０の内部構成を示す図である。
図１７において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。例えば、図１８に示されるが如き、第ｊ行に対応した画素Ｇ（ｊ，ｋ）及び画素Ｇ（ｊ，ｋ＋１）、第（ｊ＋１）行に対応した画素Ｇ（ｊ＋１，ｋ）及び画素Ｇ（ｊ＋１，ｋ＋１）なる４つの画素各々に対して４つのディザ係数ａ、ｂ、ｃ、ｄを夫々発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１８に示されるように１フィールド毎に変更して行く。
【００４５】
すなわち、最初の第１フィールドにおいては、
画素Ｇ（ｊ，ｋ）      ：ディザ係数ａ
画素Ｇ（ｊ，ｋ＋１）  ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ）  ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ（ｊ，ｋ）      ：ディザ係数ｂ
画素Ｇ（ｊ，ｋ＋１）  ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ）  ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ（ｊ，ｋ）      ：ディザ係数ｄ
画素Ｇ（ｊ，ｋ＋１）  ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ）  ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ（ｊ，ｋ）      ：ディザ係数ｃ
画素Ｇ（ｊ，ｋ＋１）  ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ）  ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｂ
の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００４６】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ（ｊ，ｋ）、画素Ｇ（ｊ，ｋ＋１）、画素Ｇ（ｊ＋１，ｋ）、及び画素Ｇ（ｊ＋１，ｋ＋１）各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００４７】
例えば、図１８に示される第１フィールドにおいては、
画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ（ｊ，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、画素Ｇ（ｊ＋１，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、画素Ｇ（ｊ＋１，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄの各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００４８】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤＳとして図８に示される第２データ変換回路３４に供給する。
第２データ変換回路３４は、かかる４ビットの多階調化画素データＤＳを、図１９に示される如き変換テーブルに従って、１４ビットの変換画素データＨＤに変換する。
【００４９】
以上の如く、データ変換回路３０は、先ず、８ビットの画素データＤに対して誤差拡散及びディザ処理の如き多階調化処理を施すことにより、視覚上における輝度の階調数を維持しつつ、そのビット数を４ビットに削減した多階調化画素データＤｓを求める。次に、この多階調化画素データＤｓを、図１９に示されるが如き変換テーブルに従って、ＰＤＰ１０を実際に駆動する為の１４ビットの変換画素データＨＤに変換するのである。
【００５０】
図７のメモリ４は、上記データ変換回路３０から変換出力された１４ビットの変換画素データＨＤを、駆動制御回路２から供給された書込信号に従って上記順次書き込む。かかる書込動作により、１画面（ｎ行、ｍ列）分の変換画素データＨＤ１１−ｎｍの書き込みが終了すると、メモリ４は、駆動制御回路２から供給された読出信号に従って、この１画面分の変換画素データＨＤ１１−ｎｍを各ビット桁毎
すなわち、
ＤＢ１１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１ビット目
ＤＢ２１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第２ビット目
ＤＢ３１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第３ビット目
ＤＢ４１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第４ビット目
ＤＢ５１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第５ビット目
ＤＢ６１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第６ビット目
ＤＢ７１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第７ビット目
ＤＢ８１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第８ビット目
ＤＢ９１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第９ビット目
ＤＢ１０１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１０ビット目
ＤＢ１１１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１１ビット目
ＤＢ１２１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１２ビット目
ＤＢ１３１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１３ビット目
ＤＢ１４１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１４ビット目
の如く分割し、これらＤＢ１１１−ｎｍ、ＤＢ２１１−ｎｍ、・・・・、ＤＢ１４１１−ｎｍ各々を１行分毎に順次読み出してアドレスドライバ６に供給する。
【００５１】
駆動制御回路２は、図６に示されるが如き発光駆動フォーマットに従ってＰＤＰ１０を駆動制御すべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
図２０は、駆動制御回路２から供給された各種タイミング信号に応じて、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する各種駆動パルスの印加タイミングを示す図である。
【００５２】
図２０において、先ず、サブフィールドＳＦ１においてのみで実行する一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、図に示されるが如き負極性のリセットパルスＲＰｘ及び正極性のリセットパルスＲＰＹを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに同時に印加する。これらリセットパルスＲＰｘ及びＲＰＹの印加により、ＰＤＰ１０中の全ての放電セルがリセット放電され、各放電セル内には一様に所定の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは、一旦、”発光セル”に初期設定される。
【００５３】
次に、各サブフィールドの画素データ書込行程Ｗｃにおいて、アドレスドライバ６は、上述した如くメモリから供給されたＤＢ１１１−ｎｍ〜ＤＢ１４１１−ｎｍ各々から、その論理レベルに対応した電圧を有する画素データパルス群ＤＰ１１１−ｎｍ〜ＤＰ１４１１−ｎｍを生成する。アドレスドライバ６は、これら画素データパルス群ＤＰ１１１−ｎｍ〜ＤＰ１４１１−ｎｍ各々を、図２０に示されるようにサブフィールドＳＦ１〜ＳＦ１４に夫々割り当て、各サブフィールド毎にこれを１行分づつ順次列電極Ｄ１−ｍに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、先ず、上記ＤＢ１１１−ｎｍの内から第１行目に対応した分、つまりＤＢ１１１−１ｍを抽出し、これらＤＢ１１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１１を生成して列電極Ｄ１−ｍに印加する。次に、ＤＢ１１１−ｎｍの第２行目に対応したＤＢ１２１−２ｍを抽出し、これらＤＢ１２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１２を生成して列電極Ｄ１−ｍに同時印加する。以下、同様にして、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、１行分毎の画素データパルス群ＤＰ１３〜ＤＰ１ｎを順次列電極Ｄ１−ｍに印加して行くのである。尚、アドレスドライバ６は、ＤＢ１の論理レベルが例えば”１”である場合には高電圧の画素データパルスを生成し、ＤＢ１の論理レベルが”０”である場合には低電圧（０ボルト）の画素データパルスを生成するものとする。又、サブフィールドＳＦ２の画素データ書込行程Ｗｃでは、上記ＤＢ２１１−ｎｍの内から第１行目に対応した分、つまりＤＢ２１１−１ｍを抽出し、これらＤＢ２１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２１を生成して列電極Ｄ１−ｍに印加する。次に、ＤＢ２１１−ｎｍの第２行目に対応したＤＢ２２１−２ｍを抽出し、これらＤＢ２２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２２を生成して列電極Ｄ１−ｍに印加する。以下、同様にして、サブフィールドＳＦ２の画素データ書込行程Ｗｃでは、１行分毎の画素データパルス群ＤＰ２３〜ＤＰ２ｎを順次列電極Ｄ１−ｍに印加して行くのである。
【００５４】
アドレスドライバ６は、サブフィールドＳＦ３〜ＳＦ１４各々での画素データ書込行程Ｗｃにおいても上述した方法と同様に、ＤＢ３１１−ｎｍ〜ＤＢ１４１１−ｎｍ各々から画素データパルス群ＤＰ３１−ｎ〜ＤＰ１４１−ｎを生成し、これらを１行分毎に順次列電極Ｄ１−ｍに印加して行く。
ここで、第２サスティンドライバ８は、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図２０に示されるが如き負極性の走査パルスＳＰを発生してこれを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて”発光セル”の状態に初期化された放電セルは、”非発光セル”に推移する。尚、低電圧の画素データパルスが印加された”列”に形成されている放電セルでは放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり”発光セル”の状態が維持される。
【００５５】
この際、サブフィールドＳＦ１〜ＳＦ１４各々の画素データ書込行程Ｗｃにおいて実施される上記走査パルスＳＰの印加周期は、各サブフィールド毎に異ならせている。
すなわち、図２０に示されるが如きサブフィールドＳＦ１での走査パルス周期Ｔａ１と、サブフィールドＳＦ２での走査パルス周期Ｔａ２とは互いに異なる周期長であり、更に、この走査パルス周期Ｔａ２と、サブフィールドＳＦ３での走査パルス周期Ｔａ３とが互いに異なる周期長となっているのである。
【００５６】
これにより、各走査パルスのパルス列により発生する放射ノイズのスペクトルが所定周波数に集中することを防止して、放射ノイズの低減を図るのである。
又、サブフィールドＳＦ１〜ＳＦ１４各々での発光維持行程Ｉｃにおいては、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して、交互に正極性の維持パルスＩＰＸ及びＩＰＹを印加する。尚、各サブフィールド内の発光維持行程Ｉｃにおいて、これら維持パルスＩＰＸ及びＩＰＹが印加される回数（期間）は、サブフィールドＳＦ毎に設定されている。すなわち、図６に示されるように、サブフィールドＳＦ１での発光回数を”１”とした場合、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ１０：２５
ＳＦ１１：２８
ＳＦ１２：３２
ＳＦ１３：３５
ＳＦ１４：３９
なる回数（期間）比にて示される分だけ、各サブフィールド内の発光維持行程Ｉｃにおいて、維持パルスＩＰＸ及びＩＰＹを印加するのである。かかる維持パルスＩＰの印加により、上記画素データ書込行程Ｗｃにて壁電荷が残留したままとなっている放電セル、すなわち”発光セル”は、維持パルスＩＰＸ及びＩＰＹが印加される度に維持放電し、各サブフィールド毎に割り当てられた回数（期間）分だけその放電発光状態を維持する。よって、サブフィールドＳＦ１の発光維持行程Ｉｃによれば、入力映像信号の低輝度成分に対する発光表示が為され、一方、サブフィールドＳＦ１４の発光維持行程Ｉｃによれば、高輝度成分に対する発光表示が為されるのである。
【００５７】
この際、各サブフィールド内での維持パルスＩＰの印加周期、つまり維持パルス周期Ｔｓ１〜Ｔｓ１４各々は互いに異なっており、夫々以下の如き大小関係となっている。
Ｔｓ１＞Ｔｓ２＞Ｔｓ３・・・・＞Ｔｓ１３＞Ｔｓ１４
すなわち、発光回数の割り当てが少ないサブフィールドほど維持パルスＩＰの印加周期である維持パルス周期Ｔｓを長くしてある。
【００５８】
これにより、各維持パルスのパルス列により発生する放射ノイズのスペクトルが所定周波数に集中することを防止して、放射ノイズの低減を図る。更に、発光回数の割り当てが少ないサブフィールド、つまり低輝度成分に対する発光を為すサブフィールドでの維持パルス周期Ｔｓを長くし、その分だけ、発光回数の割り当てが多いサブフィールド、つまり高輝度成分に対する発光を為すサブフィールドでの維持パルス周期Ｔｓを短くしている。これにより、低輝度成分に対する発光を為すサブフィールドの発光維持行程Ｉｃでの誤放電を防止しているのである。
【００５９】
尚、図２０では、維持パルスＩＰ及び走査パルスＳＰ各々の印加周期と、各々のパルス幅との対応関係については図示していないが、これら維持パルスＩＰ及び走査パルスＳＰ各々のパルス幅は、夫々の印加周期に応じて設定される。すなわち、印加周期を長くした場合にはそれに応じてパルス幅も長くし、一方、印加周期を短くした場合にはそれに応じてパルス幅も短く設定するのである。
【００６０】
又、サブフィールドＳＦ１〜ＳＦ１４を２つのサブフィールド群に分け、先頭のサブフィールドＳＦ１（発光回数の割り当てが最も少ないサブフィールド）を含むサブフィールド群中の各サブフィールドで印加する維持パルスＩＰ及び走査パルスＳＰの印加周期及びパルス幅を、後続するサブフィールド群中の各サブフィールドで印加する維持パルスＩＰ及び走査パルスＳＰの印加周期及びパルス幅よりも長く設定するようにしても良い。
【００６１】
又、図２０に示されるが如き最後尾のサブフィールドＳＦ１４での消去行程Ｅにおいて、アドレスドライバ６は、消去パルスＡＰを発生してこれを列電極Ｄ１−ｍの各々に印加する。第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが”非発光セル”になるのである。
【００６２】
図７に示されるプラズマディスプレイ装置は、この図２０に示される動作を繰り返し実行することにより、１５段階の階調駆動を行う。
すなわち、図６及び図２０に基づく駆動を行う際に用いられる変換画素データＨＤは、図１９に示されるように１５パターンだけなので、１フィールド表示期間内に実施される発光駆動の全パターンもこれに応じて図１９に示されるが如き１５パターンとなる。
【００６３】
この際、図１９中に示される黒丸は、そのサブフィールドでの画素データ書込行程Ｗｃにおいて選択消去放電を実施することを示す。すなわち、１フィールドの先頭サブフィールドＳＦ１における一斉リセット行程Ｒｃによって、ＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留しつづけ、その間に存在するサブフィールドＳＦ各々での発光維持行程Ｉｃにおいて、発光を伴う維持放電が生起されるのである（白丸にて示す）。このように、各放電セルは、１フィールド内において上記選択消去放電が為されるまでの間、”発光セル”となり、その間に存在するサブフィールド各々での発光維持行程Ｉｃにおいて、各サブフィールドに対応した回数の分だけ発光を繰り返すのである。
【００６４】
かかる図１９に示されるが如き発光駆動パターンによれば、発光輝度比が約、｛０、１、４、９、１７、２７、４０、５６、７５、９７、１２２、１５０、１８２、２１７、２５６｝
となる１５段階の階調駆動が実施される。
ところが、上記Ａ／Ｄ変換器１から供給される画素データＤは、８ビット、すなわち、２５６段階の中間調を表現しているものである。そこで、上記１５段階の階調駆動によっても２５６段階に近い中間調表示を実現させるべく、図７に示されるプラズマディスプレイ装置では、図８に示される多階調化処理回路３３により、誤差拡散及びディザの如き多階調化処理を行っているのである。
【００６５】
以上の如く、図７に示されるプラズマディスプレイ装置においては、図６及び図１９に示されるように、１フィールドの先頭のサブフィールドにおいてのみでリセット行程Ｒｃを実行し、１フィールド中のサブフィールドの内のいずれか１のサブフィールドの画素データ書込行程Ｗｃにおいてのみで選択消去放電を行うのである。
【００６６】
かかる駆動方法を採用した場合にも、図２０に示されるように、各サブフィールド毎に維持パルスＩＰ及び走査パルスＳＰの印加周期を異ならせることにより、放射ノイズのスペクトルが所定周波数に集中することを防止して、放射ノイズの低減が為されるのである。更に、発光回数の割り当てが少ないサブフィールドほど維持パルスＩＰの印加周期を長くし、その分だけ、発光回数の割り当てが多いサブフィールドでの維持パルス周期Ｔｓを短くすることにより、発光維持行程Ｉｃでの誤放電を防止出来るのである。
【００６７】
尚、上記実施例においては、サブフィールドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込行程Ｗｃにおいて、選択消去放電を生起させるようにしている。
しかしながら、放電セル内に残留する荷電粒子の量が少ないと、例え走査パルスＳＰ及び高電圧の画素データパルスが同時に印加されても選択消去放電が正常に生起されず、放電セル内の壁電荷を消去できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。
【００６８】
そこで、図１９に示される発光駆動パターンに代わり、図２１に示されるが如き発光駆動パターンを採用して、このような誤った発光動作を防止するようにしても良い。
図２１に示される発光駆動パターンでは、互いに連続した２つのサブフィールド各々の画素データ書込行程Ｗｃにおいて、連続して選択消去放電を実施するようにしている（黒丸にて示す）。
【００６９】
かかる動作によれば、例え、１回目の選択消去放電で放電セル内の壁電荷を正常に消滅させることが出来なくても、２回目の選択消去放電により壁電荷の消滅が正常に行われるようになるので、前述した如き誤った発光動作を防止出来る。尚、これら２回分の選択消去放電は、必ずしも連続したサブフィールド間で行う必要はない。
【００７０】
例えば、図２２に示されるように、１回目の選択消去放電が終了した後、１サブフィールドおいてから、２回目の選択消去放電を行うようにしても良い。要するに、１回目の選択消去放電が終了した後の、いずれかのサブフィールドで２回目の選択消去放電を行うようにすれば良いのである。
又、１フィールド期間内で生起させる選択消去放電の回数は、２回に限定されるものではない。
【００７１】
例えば、図２３に示されるように、第２回目の選択消去放電が終了した後のいずれかのサブフィールド（三角印にて示す）において、第３、第４回目の選択消去放電を行って、壁電荷の消滅を確実にするのである。
【００７２】
【発明の効果】
以上詳述した如く、本発明においては、走査パルス及び維持パルスの少なくとも一方の印加周期をサブフィールド又は複数サブフィールド毎に異ならせることにより、これら駆動パルスのパルス列により発生する放射ノイズのスペクトルを分散させて、放射ノイズを低減させている。
【００７３】
更に、発光回数の少ないサブフィールドでの維持パルス周期を長くし、その分だけ、発光回数の多いサブフィールドでの維持パルス周期を短くすることにより、比較的、誤放電を起こしやすい発光回数の少ないサブフィールドでの誤放電を抑制している。
よって、本発明によれば、誤放電を防止しつつも放射ノイズを低減させて表示品質の向上を図ることが出来るのである。
【図面の簡単な説明】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】サブフィールド法による発光駆動フォーマットの一例を示す図である。
【図３】１サブフィールドにおいてＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図４】本発明による駆動方法に基づいてＰＤＰ１０を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図５】本発明による駆動方法に基づいてＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図６】発光駆動フォーマットの他の一例を示す図である。
【図７】図６に示される発光駆動フォーマットに従ってＰＤＰ１０を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図８】データ変換回路３０の内部構成を示す図である。
【図９】ＡＢＬ回路３１の内部構成を示す図である。
【図１０】データ変換回路３１２における変換特性を示す図である。
【図１１】輝度モードと各サブフィールドの発光維持行程にて実施される発光回数の比との対応関係を示す図である。
【図１２】第１データ変換回路３２における変換特性を示す図である。
【図１３】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１４】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１５】多階調化処理回路３３の内部構成を示す図である。
【図１６】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１７】ディザ処理回路３５０の内部構成を示す図である。
【図１８】ディザ処理回路３５０の動作を説明する為の図である。
【図１９】図６に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２０】図６に示される発光駆動フォーマットに基づいてＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図２１】図６に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの他の一例を示す図である。
【図２２】図６に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの他の一例を示す図である。
【図２３】図６に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの他の一例を示す図である。
【主要部分の符号の説明】
２  駆動制御回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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