(57)【特許請求の範囲】
【請求項１】
基板上に形成される赤外線検出回路であって、
赤外線を吸収することによる温度変化に応じて静電容量値が変化する赤外線検出容量手段とを備え、
前記赤外線検出容量手段は、
互いに対向する対向電極と、
前記対向電極に挟まれる強誘電体薄膜とを含み、
前記赤外線検出容量手段に対応して、前記基板上に前記赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段と、
前記赤外線検出容量手段および前記参照容量手段の一方電極に第１のパルス電圧を印加し、前記赤外線検出容量手段および前記参照容量手段の他方電極に前記第１のパルス電圧とは逆相の第２のパルス電圧を印加するためのパルス印加手段と、
前記第１および第２のパルス電圧の印加に応じて、前記赤外線検出容量手段の静電容量値と前記参照容量値との差動を増幅する検知増幅手段とを備える、赤外線検出回路。
【請求項２】
前記第１および第２のパルス電圧のオフ期間中に、前記赤外線検出容量手段および前記参照容量手段に蓄積された電荷をリセットするためのリセット手段をさらに備える、請求項１記載の赤外線検出回路。
【請求項３】
赤外線検出回路であって、
半導体基板の主表面上に形成される赤外線検知手段を備え、
前記赤外線検知手段は、
赤外線検出容量手段と、
前記赤外線検出容量手段に対応して、前記基板上に前記赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段とを含み、
前記赤外線検出容量手段は、
前記半導体主表面上に形成される下部電極と、
前記下部電極上に堆積された強誘電体薄膜と、
前記強誘電体薄膜上に堆積された上部電極とを有し、
前記半導基板体の裏面側から前記下部電極の形成される主表面直下に至る溝部をさらに含み、
前記赤外線検出容量手段および前記参照容量手段の一方電極に第１のパルス電圧を印加し、前記赤外線検出容量手段および前記参照容量手段の他方電極に前記第１のパルス電圧とは逆相の第２のパルス電圧を印加するためのパルス印加手段と、
前記第１および第２のパルス電圧の印加に応じて、前記赤外線検出容量手段の静電容量値と前記参照容量値との差動を増幅する検知増幅手段とをさらに備える、赤外線検出回路。
【請求項４】
前記第１および第２のパルス電圧のオフ期間中に、前記赤外線検出容量手段および前記参照容量手段に蓄積された電荷をリセットするためのリセット手段をさらに備える、請求項３記載の赤外線検出回路。
【請求項５】
赤外線２次元イメージセンサであって、
マトリックス状に配置された複数の画素セルを備え、
各前記画素セルは、
赤外線を吸収することによる温度変化に応じて静電容量値が変化する赤外線検出容量手段と、
前記赤外線検出容量手段に対応して、前記基板上に前記赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段と、
選択信号に応じて前記赤外線検出容量手段を選択する第１のスイッチ手段と、
前記選択信号に応じて前記参照容量手段を選択する第２のスイッチ手段とを含み、
前記赤外線検出容量手段および前記参照容量手段の一方電極に第１のパルス電圧を印加し、前記赤外線検出容量手段および前記参照容量手段の他方電極に前記第１のパルス電圧とは逆相の第２のパルス電圧を印加するためのパルス印加手段と、
前記第１および第２のパルス電圧の印加に応じて、前記選択信号に応じて選択された、前記赤外線検出容量手段の静電容量値と前記参照容量値との差動を増幅する検知増幅手段とをさらに備える、赤外線２次元イメージセンサ。
【請求項６】
前記赤外線検出容量手段は、
互いに対向する対向電極と、
前記対向電極に挟まれる強誘電体薄膜とを含む、請求項５記載の赤外線２次元イメージセンサ。
【請求項７】
赤外線２次元イメージセンサであって、
半導体基板の主表面上にマトリックス状に形成された複数の画素セルを備え、
各前記画素セルは、
赤外線検出容量手段と、
前記赤外線検出容量手段に対応して、前記基板上に前記赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段とを含み、
前記赤外線検出容量手段は、
半導体主表面上に形成される下部電極と、
前記下部電極上に堆積された強誘電体薄膜と、
前記強誘電体薄膜上に堆積された上部電極とを有し、
前記半導基板の裏面側から前記下部電極の形成される主表面直下に至る溝部と、
選択信号に応じて前記赤外線検出容量手段を選択する第１のスイッチ手段と、
前記選択信号に応じて前記参照容量手段を選択する第２のスイッチ手段とをさらに含み、
前記赤外線検出容量手段および前記参照容量手段の一方電極に第１のパルス電圧を印加し、前記赤外線検出容量手段および前記参照容量手段の他方電極に前記第１のパルス電圧とは逆相の第２のパルス電圧を印加するためのパルス印加手段と、
前記第１および第２のパルス電圧の印加に応じて、前記選択信号に応じて選択された、前記赤外線検出容量手段の静電容量値と前記参照容量値との差動を増幅する検知増幅手段とを備える、赤外線２次元イメージセンサ。
【請求項８】
前記第１および第２のパルス電圧のオフ期間中に、前記赤外線検出容量手段および前記参照容量手段に蓄積された電荷をリセットするためのリセット手段をさらに備える、請求項５または７記載の赤外線検出回路。
【請求項９】
半導体基板上に形成された赤外線検出回路であって、
前記半導体基板の主表面上に形成される赤外線検知手段を備え、
前記赤外線検知手段は、
赤外線を吸収することによる温度変化に応じて静電容量値が変化する赤外線検出容量手段と、
前記赤外線検出容量手段に対応して、前記基板上に前記赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段とを含み、
前記赤外線検出容量手段は、
前記半導体主表面上に形成される下部電極と、
前記下部電極上に堆積された強誘電体薄膜と、
前記強誘電体薄膜上に堆積された上部電極とを有し、
前記半導基板体の裏面側から前記下部電極の形成される主表面直下に至る溝部をさらに含み、
前記赤外線検出容量手段の静電容量値と前記参照容量値との差動を増幅する検知増幅手段とを備える、赤外線検出回路。
【請求項１０】
半導体基板上に形成される赤外線２次元イメージセンサであって、
前記半導体基板の主表面上にマトリックス状に形成された複数の画素セルを備え、
各前記画素セルは、
赤外線を吸収することによる温度変化に応じて静電容量値が変化する赤外線検出容量手段と、
前記赤外線検出容量手段に対応して、前記基板上に前記赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段とを含み、
前記赤外線検出容量手段は、
半導体主表面上に形成される下部電極と、
前記下部電極上に堆積された強誘電体薄膜と、
前記強誘電体薄膜上に堆積された上部電極とを有し、
前記半導基板の裏面側から前記下部電極の形成される主表面直下に至る溝部と、
選択信号に応じて前記赤外線検出容量手段を選択する第１のスイッチ手段と、
前記選択信号に応じて前記参照容量手段を選択する第２のスイッチ手段とをさらに含み、
前記選択信号に応じて選択された、前記赤外線検出容量手段の静電容量値と前記参照容量値との差動を増幅する検知増幅手段とを備える、赤外線２次元イメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、対象物体から放出される赤外線を検出する赤外線検出回路およびその赤外線強度の２次元的分布を測定可能な赤外線２次元イメージセンサに関する。
【０００２】
【従来の技術】
室温の物体や人体からは、波長１０μｍ付近の赤外線（熱線）が輻射されており、これを計測することにより、それらの存在や温度の情報が非接触で得られ、自動扉、侵入警戒器、電子レンジの調理モニタ、科学計測等のさまざまな応用がなされている。
【０００３】
こういった計測において、一番のキーデバイスは赤外センサであり、量子型赤外センサと熱型赤外センサの２種類に大きく分けられる。
【０００４】
量子型赤外センサは、感度が大きく検知能力に優れているが、冷却が必要なため装置が大型になるといった点で実用性に問題があるが、熱型赤外センサは、感度が量子型赤外センサよりは少し劣るものの室温動作が可能であるというメリットがあり、実用性に富んでいる。
【０００５】
このため、熱型赤外センサとして、焦電効果を用いるもの、抵抗ボロメータ、誘電ボロメータ、サーモパイル、ゴーレイセル等、数多くのものが提案されている。
【０００６】
なかでも、電界を印加して誘電率の温度変化を検知する誘電ボロメータは、他のセンサより感度が高く、チョッパが必要ない等の優れた特徴を有しており実用的見地から期待されている。
【０００７】
さらに、より高度な赤外線センシングとして、物体や風景の温度分布を非接触で得られる赤外線イメージセンサ（サーモグラフィー）への応用が期待される。
【０００８】
【発明が解決しようとする課題】
赤外イメージングのためには、焦電セラミックとシリコンＦＥＴ（電界効果型トランジスタ）とのアレイをバンプで結合したり、薄膜微小抵抗ボロメータをマイクロブリッジ構造上に形成し、シリコンＦＥＴアレイと結合した室温動作赤外線撮像素子が試作されている。
【０００９】
これらの素子においてはさらに、感度や画素数の増加による高分解能化等の高機能化が期待されている。しかし、従来の焦電型赤外センサや抵抗ボロメータ型赤外センサの検出では感度が限られており、あるいは、画素数も十分とはいえない。    さらに、ＦＥＴアレイを用いる場合、高分解能を実現しつつ、ノイズを低減し得る構造とすることが必要であるものの実用化には至っていない。
【００１０】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、集積化が容易で検出感度の向上と高分解能とを両立可能な赤外線２次元イメージセンサを提供することである。
【００１１】
この発明のさらに他の目的は、簡易な構成でノイズを抑制した赤外線検出回路を提供することである。
【００１２】
【課題を解決すための手段】
請求項１記載の赤外線検出回路は、基板上に形成される赤外線検出回路であって、赤外線を吸収することによる温度変化に応じて静電容量値が変化する赤外線検出容量手段とを備え、赤外線検出容量手段は、互いに対向する対向電極と、対向電極に挟まれる強誘電体薄膜とを含み、赤外線検出容量手段に対応して、基板上に赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段と、赤外線検出容量手段および参照容量手段の一方電極に第１のパルス電圧を印加し、赤外線検出容量手段および参照容量手段の他方電極に第１のパルス電圧とは逆相の第２のパルス電圧を印加するためのパルス印加手段と、第１および第２のパルス電圧の印加に応じて、赤外線検出容量手段の静電容量値と参照容量値との差動を増幅する検知増幅手段とを備える。
【００１３】
請求項２記の赤外線検出回路は、請求項１記載の赤外線検出回路の構成に加えて、第１および第２のパルス電圧のオフ期間中に、赤外線検出容量手段および参照容量手段に蓄積された電荷をリセットするためのリセット手段をさらに備える。
【００１４】
請求項３記載の赤外線検出回路は、半導体基板の主表面上に形成される赤外線検知手段を備え、赤外線検知手段は、赤外線検出容量手段と、赤外線検出容量手段に対応して、基板上に赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段とを含み、赤外線検出容量手段は、半導体主表面上に形成される下部電極と、下部電極上に堆積された強誘電体薄膜と、強誘電体薄膜上に堆積された上部電極とを有し、半導基板体の裏面側から下部電極の形成される主表面直下に至る溝部をさらに含み、赤外線検出容量手段および参照容量手段の一方電極に第１のパルス電圧を印加し、赤外線検出容量手段および参照容量手段の他方電極に第１のパルス電圧とは逆相の第２のパルス電圧を印加するためのパルス印加手段と、第１および第２のパルス電圧の印加に応じて、赤外線検出容量手段の静電容量値と参照容量値との差動を増幅する検知増幅手段とをさらに備える。
【００１５】
請求項４の赤外線検出回路は、請求項３記載の赤外線検出回路の構成に加えて、第１および第２のパルス電圧のオフ期間中に、赤外線検出容量手段および参照容量手段に蓄積された電荷をリセットするためのリセット手段をさらに備える。
【００１６】
請求項５記載の赤外線２次元イメージセンサは、マトリックス状に配置された複数の画素セルを備え、各画素セルは、赤外線を吸収することによる温度変化に応じて静電容量値が変化する赤外線検出容量手段と、赤外線検出容量手段に対応して、基板上に赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段と、選択信号に応じて赤外線検出容量手段を選択する第１のスイッチ手段と、選択信号に応じて参照容量手段を選択する第２のスイッチ手段とを含み、赤外線検出容量手段および参照容量手段の一方電極に第１のパルス電圧を印加し、赤外線検出容量手段および参照容量手段の他方電極に第１のパルス電圧とは逆相の第２のパルス電圧を印加するためのパルス印加手段と、第１および第２のパルス電圧の印加に応じて、選択信号に応じて選択された、赤外線検出容量手段の静電容量値と参照容量値との差動を増幅する検知増幅手段とをさらに備える。
【００１７】
請求項６記載の赤外線２次元イメージセンサは、請求項５記載の赤外線２次元イメージセンサにおいて、赤外線検出容量手段は、互いに対向する対向電極と、対向電極に挟まれる強誘電体薄膜とを含む。
【００１８】
請求項５記載の赤外線２次元イメージセンサは、半導体基板の主表面上にマトリックス状に形成された複数の画素セルを備え、各画素セルは赤外線検出容量手段と、赤外線検出容量手段に対応して、基板上に赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段とを含み、赤外線検出容量手段は、半導体主表面上に形成される下部電極と、下部電極上に堆積された強誘電体薄膜と、強誘電体薄膜上に堆積された上部電極とを有し、半導基板の裏面側から下部電極の形成される主表面直下に至る溝部と、選択信号に応じて赤外線検出容量手段を選択する第１のスイッチ手段と、選択信号に応じて参照容量手段を選択する第２のスイッチ手段とをさらに含み、赤外線検出容量手段および参照容量手段の一方電極に第１のパルス電圧を印加し、赤外線検出容量手段および参照容量手段の他方電極に第１のパルス電圧とは逆相の第２のパルス電圧を印加するためのパルス印加手段と、第１および第２のパルス電圧の印加に応じて、選択信号に応じて選択された、赤外線検出容量手段の静電容量値と参照容量値との差動を増幅する検知増幅手段とを備える。
請求項８記載の赤外線検出回路は、請求項５または７記載の赤外線検出回路の構成に加えて、第１および第２のパルス電圧のオフ期間中に、赤外線検出容量手段および参照容量手段に蓄積された電荷をリセットするためのリセット手段をさらに備える。
請求項９記載の赤外線検出回路は、基板上に形成された赤外線検出回路であって、半導体基板の主表面上に形成される赤外線検知手段を備え、赤外線検知手段は、赤外線を吸収することによる温度変化に応じて静電容量値が変化する赤外線検出容量手段と、赤外線検出容量手段に対応して、基板上に赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段とを含み、赤外線検出容量手段は、半導体主表面上に形成される下部電極と、下部電極上に堆積された強誘電体薄膜と、強誘電体薄膜上に堆積された上部電極とを有し、半導基板体の裏面側から下部電極の形成される主表面直下に至る溝部をさらに含み、赤外線検出容量手段の静電容量値と参照容量値との差動を増幅する検知増幅手段とを備える。
請求項１０記載の赤外線検出回路は、赤外線２次元イメージセンサであって、半導体基板の主表面上にマトリックス状に形成された複数の画素セルを備え、各画素セルは、赤外線を吸収することによる温度変化に応じて静電容量値が変化する赤外線検出容量手段と、赤外線検出容量手段に対応して、基板上に赤外線検出容量手段と並置して設けられ、参照静電容量値を有する参照容量手段とを含み、赤外線検出容量手段は、半導体主表面上に形成される下部電極と、下部電極上に堆積された強誘電体薄膜と、強誘電体薄膜上に堆積された上部電極とを有し、半導基板の裏面側から下部電極の形成される主表面直下に至る溝部と、選択信号に応じて赤外線検出容量手段を選択する第１のスイッチ手段と、選択信号に応じて参照容量手段を選択する第２のスイッチ手段とをさらに含み、選択信号に応じて選択された、赤外線検出容量手段の静電容量値と参照容量値との差動を増幅する検知増幅手段とを備える。
【００１９】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の赤外線２次元イメージセンサ１０００の構成を示す概略ブロック図である。
【００２０】
赤外線２次元イメージセンサ１０００は、外部からの制御信号（タイミング信号、アドレス信号等を含む）を受ける制御信号入力端子２と、外部制御信号に応じて赤外線２次元イメージセンサ１０００の動作を制御する信号を出力する制御回路１０と、画素セル２０がマトリックス状に配列されたセンサアレイ１６と、制御回路１０に制御されて、センサアレイ１６中の行の選択を行う行セレクタ１２と、制御回路１０により制御されてセンサアレイ１６中の列の選択を行う列セレクタ１４と、センサアレイ１６の列に対応して設けられ、選択された画素セルからの信号を増幅するオペアンプ２２と、センサアレイの列に対応して設けられオペアンプ２２からの信号の高周波ノイズの除去を行う帯域透過フィルタ２４と、制御回路１０により制御されて、帯域透過フィルタ２４からの信号を選択的に出力端子４に与えるマルチプレクサ２６とを含む。
【００２１】
制御回路１０は、外部からの制御信号に応じて、行セレクタ１２の動作を制御する信号ＣＬＫ１と、列セレクタ１４の動作を制御する信号ＣＬＫ２と、マルチプレクサ２６の動作を制御する信号ＳＣとを出力する。
【００２２】
図２は、図１の画素セル２０の構成を示す回路図である。
画素セル２０は、第１の駆動信号ＳＤ１が与えられるノード２０２と、第２の駆動信号ＳＤ２が与えられるノード２０４と、ノード２０２と２０４との間に直列に接続される抵抗体Ｒ１および参照容量ＣＲと、ノード２０２と２０４との間に直列に接続される抵抗体Ｒ２および赤外線検出容量ＣＦと、抵抗体Ｒ１と参照容量ＣＲとの接続ノードｎ１と画素セル２０の第１の出力ノードｎｔ１との間に直列に接続されるトランジスタＴｒ１およびＴｒ２と、抵抗体Ｒ２と赤外線検出容量ＣＦとの接続ノードｎ２と画素セル２０の第２の出力ノードｎｔ２との間に直列に接続されるトランジスタＴｒ３およびＴｒ４とを含む。
【００２３】
トランジスタＴｒ１およびＴｒ３は、行セレクタ１２からの信号Ｓｘに応じて導通または非導通状態となり、トランジスタＴｒ２およびＴｒ４は、列セレクタ１４からの信号Ｓｙに応じて導通または非導通状態となる。
【００２４】
後に説明するように、出力ノードｎｔ１およｎｔ２からは、それぞれ互いに相補な信号ＯＵＴおよび／ＯＵＴが出力される。
【００２５】
また、抵抗体Ｒ１およびＲ２としては、特に限定されないが、たとえば、注入抵抗やポリシリコン薄膜を用いることが可能である。もちろん、他の金属材料等の薄膜を抵抗体Ｒ１およびＲ１として用いることが可能である。
【００２６】
また、参照容量としては、特に限定されないが、赤外線が入射しないように遮蔽した赤外線検出容量と同様の強誘電体薄膜を用いたキャパシタとしたり、シリコン酸化膜を金属電極で挟んだ構造を用いることが可能である。
【００２７】
さらに、後に説明するように、赤外線検出容量としては、好ましくは、強誘電体材料、たとえば、（Ｂａ１−ｘ  Ｓｒｘ  ）ＴｉＯ３  （以下、ＢＳＴと呼ぶ）の薄膜を用いることが可能である。ただし、後の説明でも明らかなように赤外線を吸収したことによる温度変化にともなって誘電率の変化する材料であれば、ＢＳＴに限定されるものではない。
【００２８】
図３は、図２に示した回路をシリコン（Ｓｉ）などの半導体基板上に集積回路として形成する際の平面パターンを示す平面図であり、図４は、図３に示した平面図のＰ−Ｐ’断面を示す断面図である。
【００２９】
図３および図４を参照して、画素セル２０は、Ｓｉ基板３００上に堆積されたシリコン酸化膜３０４と、シリコン酸化膜３０４の開口部に形成されたＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に隣接して形成され、下部電極３０８（Ｐｔ／Ｔｉ積層膜）、強誘電体膜３１０（ＢＳＴ膜）および上部電極３１２（Ａｌ膜）とからなる赤外線検出容量ＣＦと、Ｓｉ基板３００の裏面側から赤外線検出容量ＣＦの直下部分の所定深さまで開口する溝部３３０とを含む。
【００３０】
ＭＯＳトランジスタＴｒ１は、シリコン酸化膜３０４の開口部のＳｉ基板主表面に形成され、基板の導伝型とは逆極性の不純物領域であるソース／ドレイン領域３２０および３２４と、ソース／ドレイン領域３２０および３２４に挟まれるＳｉ基板主表面に形成されたチャネル層３２２と、チャネル層直上のＳｉ基板主表面に堆積されたゲート酸化膜３０２およびゲート酸化膜３０２上に形成されたポリシリコンゲート電極３１４とを含む。
【００３１】
下部電極３０８は、シリコン酸化膜３０４の上部に堆積され層間絶縁膜となるシリコン酸化膜３０６上に堆積される。下部電極３０８は、ソース／ドレイン領域３２０とコンタクトしている。
【００３２】
ゲート電極３１４上には、下部電極３０８と同一の配線層により形成された引出し配線３１６が設けられ、下部電極３０８と同一の配線層により形成された引出し配線３１８とソース／ドレイン領域３２４とがコンタクトしている。
【００３３】
溝部３３０を設けるのは、画素セル２０が熱型赤外センサであって、その温度上昇が出力信号強度に直接影響することから、熱伝導の大きいＳｉ基板３００への熱のロスをできるだけ減少させるためである。
【００３４】
なお、図３中で領域ＧＶは、溝部３３０をエッチング形成する際の平面パターンであり、領域ＧＶを囲む領域ＧＥＳは、溝部３３０を裏面側からエッチングする際のエッチングストッパ層を形成する領域を意味する。たとえば、基板表面側からホウ素（Ｂ）等のイオン（たとえば、濃度３×１０１６ｃｍ−３以上）を注入しておくことで、Ｓｉのエッチングレートが減少することを利用する。
【００３５】
図５は、図４に示した赤外線検出容量ＣＦを構成する強誘電体薄膜の誘電率の温度依存性を示す図である。
【００３６】
この強誘電体膜は、ＢＳＴ［（Ｂａ１−ｘ  Ｓｒｘ  ）ＴｉＯ３  ］であり、レーザーアブレーション法により（１００）面のＳｉ基板上に堆積されたＰｔ／Ｔｉ／ＳｉＯ２  積層構造上に約１μｍの厚さ形成したものである。
【００３７】
ＢＳＴの組成ｘとしては、ｘ＝０．１７、０．３３、０．５０の３種類についての測定結果を示している。Ｂａ／Ｓｒの組成比によりキューリー温度Ｔｃはかなり変動するが、組成比〜２（ｘ＝０．３３）付近で、キューリー温度Ｔｃは２５℃〜３０℃となり、その付近で誘電率は大きく変化する。最大変動部の付近では、変化率は約１００／Ｋ（Ｋ：ケルビン）に達し、相対変化量に換算すると約１０％変動している。
【００３８】
次に、図４に示した画素セル２０の製造方法を、その第１〜第１２工程のフローを断面図に従って説明する。
【００３９】
図６〜図１７は、上記第１〜第１２工程をそれぞれ示す断面図である。
図６を参照して、第１工程においては、Ｓｉ基板３００表面に熱酸化によりシリコン酸化膜３０４を形成する。また、基板裏面にアラインメントマーク３０１をドライエッチング等の異方性エッチングにより形成する。
【００４０】
図７を参照して、第２工程ではシリコン酸化膜３０４の所定領域３０３をエッチングにより開口する。後に説明するようにこの領域３０３にＭＯＳトランジスタＴＲ１が形成される。
【００４１】
図８を参照して、レジストパターン３０５をマスクとしてＭＯＳトランジスタＴＲ１のチャネル部３２２へ、その導伝型に対応したイオン種のイオン注入を行った後、活性化のためのアニールを行う。
【００４２】
図９を参照して、Ｓｉ基板に対して熱酸化により、ゲート酸化膜３０２を堆積した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法等によりゲート電極となるポリシリコン３０７を堆積する。
【００４３】
図１０を参照して、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｙｃｈｉｎｇ）等の異方性エッチングによりポリシリコン３０７をパターニングして、エッチングすることによりゲート電極３１４が形成される。
【００４４】
図１１を参照して、ゲートパターンをマスクとして開口部３０３上およびシリコン酸化膜３０４上に堆積しているゲート酸化膜３０２をエッチング除去した後、ゲート電極３１４およびシリコン酸化膜３０４をマスクとしてソース／ドレイン領域３２０および３２４の不純物拡散を行う。
【００４５】
図１２を参照して、ＣＶＤ法等によりシリコン酸化膜３０６を堆積する。
図１３を参照して、基板裏面側からＲＩＥ等の異方性エッチングによりＳｉ基板３００の赤外線検出容量ＣＦ直下に溝部３３０を形成する。この溝部の開口寸法は、たとえば、数十μｍ×数十μｍの大きさである。
【００４６】
また、赤外線検出容量ＣＦの直下のＳｉ基板厚は、たとえば、０〜５０μｍの範囲であり、機械的強度の許す限り薄ければ薄いほどよい。
【００４７】
つまり、好ましくは、赤外線検出容量ＣＦの直下にはＳｉ基板が存在しなくなるまでエッチング除去することが望ましい。
【００４８】
図１４を参照して、ＭＯＳトランジスタＴＲ１のソース／ドレイン領域３２０および３２４ならびにゲート電極３１４上に開口するコンタクトホール（接続孔）をＲＩＥ等により形成する。
【００４９】
図１５を参照して、スパッタリング法あるいは、真空蒸着法およびリフトオフ法等により下部電極３０８ならびに引出し配線３１６および３１８となるＰｔ／Ｔｉ積層膜を形成する。
【００５０】
続いて、図１６を参照して、レーザーアブレーション法等により強誘電率膜３１０のＢＳＴ膜等を堆積する。レーザーアブレーションにより強誘電体膜を堆積することで、低基板温度での成膜が可能であり、ＦＥＴアレイが形成されている基板へのダメージを低く押さえることができる。
【００５１】
図１７を参照して、上部電極となるＡｌ膜３１２をスパッタリング法あるいは真空蒸着法等により所定パターンに形成する。
【００５２】
以上の工程により、図４に示したような断面構造を有する画素セル２０が形成される。
【００５３】
図４に示したような画素セル２０は、電界誘起焦電効果による誘電ボロメータであって、誘電率の温度変化を利用することにより、赤外線センサとして動作する。
【００５４】
この赤外線検知感度は、従来の電界印加なしの純粋の焦電効果を用いた場合に比べて、数十倍であり、抵抗型ボロメータに比べても約５倍と大きなものとなる。
【００５５】
さらに、誘電率を電界を加えて測定するためチョッパが必要なくなる。
さらに、後に説明するように、参照容量との差動をとることにより格段に感度を向上させることが可能な構成を比較的簡単な構造で実現できるため、二次元アレイとした場合にも高解像度を実現しやすいとの特徴を有する。
【００５６】
図１８は、図２に示した回路において、Ｒ１＝Ｒ２＝５０ｋΩ、ＣＲ＝１ｎＦとした場合に、赤外線検出容量ＣＦは１ｎＦを出発値として、０．００２ｎＦずつＣＦ＝１．０１ｎＦまで変化させた場合の画素セル２０の出力のＳＰＩＣＥによるシミュレーション結果である。
【００５７】
第１および第２の駆動信号ＳＤ１およびＳＤ２のパルス電圧は、オフ状態ではともに０Ｖであり、オン状態ではそれぞれ５Ｖ、−５Ｖであって、パルス周期は２００μｓｅｃである。パルス周期２００μｓｅｃ期間中、第１および第２の駆動信号ＳＤ１およびＳＤ２のオン期間は１００μｓｅｃであり、オフ期間は１００μｓｅｃである。
【００５８】
Ｘ−Ｙアドレススイッチとして動作する、ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４のサイズは、すべて同一で、ゲート幅（Ｗ）／ゲート長（Ｌ）の比で、Ｗ／Ｌ＝１０μｍ／１０μｍである。ＸアドレススイッチのトランジスタＴｒ１およびＴｒ３ならびにＹアドレススイッチのトランジスタＴｒ２およびＴｒ４の両者がオン状態となる時間は、上記パルス周期２００μｓｅｃ中の最初の３０μｓｅｃである。
【００５９】
図１８を参照して、出力波形は、きれいな周期波形となっおり、ＤＣオフセットの発生も見られない。
【００６０】
図１８中、点ＰＡ１においてトランジスタＴｒ１〜Ｔｒ４は、オフ状態となっている。また、たとえば０．２％と表示した波形は、赤外線検出容量ＣＦの容量値が基準値の１ｎＦから０．２％ずれた１．０００２ｎＦとなったときの波形であることを示す。
【００６１】
図１９に、図１８に示した出力波形の単一波形の拡大図を示す。赤外線検出容量の相対変動値１％では、約２０ｍＶの出力が得られることがわかる。
【００６２】
図２０は、図１８に示したのと同一のバイアス条件等において、トランジスタＴｒ１〜Ｔｒ４をオフ状態としなかった場合の出力波形を示す。
【００６３】
図２０からわかるように、トランジスタＴｒ１〜Ｔｒ４をオフ状態とする時間を遅らせることによりさらに出力電圧値を増加させることが可能である。
【００６４】
図１８〜図２０のシミュレーション結果も示すとおり、図２に示した画素セル２０の回路は、ダイナミック回路であり、出力電位は時間が経てば抵抗Ｒ１、Ｒ２を通して放電され電源電位０Ｖに戻る。よって出力電位は自然にリセットがかかるためＤＣオフセットは発生しないことになる。また、赤外線検出容量の相対変動値と出力電圧変動値とは線形な関係があることがわかる。
【００６５】
出力電圧の変動量としては、通常のオペアンプ入力感度に対して十分であり、このような画素セル２０が赤外線検出素子として十分機能することが分かる。
【００６６】
以上のように構成された画素セルにより、室温で高感度かつ簡易な構成の赤外線検出回路を実現することができ、それを２次元に配列した２次元センサアレイにより、高感度かつ高密度画素の室温動作赤外線２次元イメージセンサを実現することができる。
【００６７】
［実施の形態２］
図２１は、本発明の実施の形態２の画素セル１２０の構成を示す回路図である。図２２は、図２１に示した回路をシリコン（Ｓｉ）などの半導体基板上に集積回路として形成する際の平面パターンを示す平面図である。
【００６８】
図２１に示した画素セル１２０が、図２に示した実施の形態１の画素セル２０と異なる点は、抵抗Ｒ１および抵抗Ｒ２が、それぞれ容量Ｃ１およびＣ２となっている点であり、その他の点は同一であるので、同一部分には同一符号を付してその説明は繰り返さない。
【００６９】
赤外線検出容量ＣＦの直下には、実施の形態１と同様にしてＳｉ基板に溝部が形成されている。
【００７０】
したがって、画素セル１２０を２次元に配列することで、実施の形態１と同様に赤外線２次元イメージセンサを構成することが可能である。
【００７１】
図２３は、図２１に示した回路において、Ｃ１＝Ｃ２＝ＣＲ＝０．０１ｎＦとした場合に、赤外線検出容量ＣＦは０．０１ｎＦを出発値として、０．００００２ｎＦずつＣＦ＝０．０１０１ｎＦまで変化させた場合の画素セル１２０の出力のＳＰＩＣＥによるシミュレーション結果である。
【００７２】
第１および第２の駆動信号ＳＤ１およびＳＤ２のパルス電圧は、オフ状態ではともに０Ｖであり、オン状態ではそれぞれ５Ｖ、−５Ｖであって、パルス周期は２００μｓｅｃである。パルス周期２００μｓｅｃ期間中、第１および第２の駆動信号ＳＤ１およびＳＤ２のオン期間は１００μｓｅｃであり、オフ期間は１００μｓｅｃである。
【００７３】
ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４のサイズは、すべて同一で、ゲート幅（Ｗ）／ゲート長（Ｌ）の比で、Ｗ／Ｌ＝１０μｍ／１０μｍである。ＸアドレススイッチのトランジスタＴｒ１およびＴｒ３ならびにＹアドレススイッチのトランジスタＴｒ２およびＴｒ４の両者がオン状態となる時間は、上記パルス周期２００μｓｅｃ中の最初の１５μｓｅｃである。
【００７４】
なお、実際の回路動作時にはパルス電圧印加時のキャパシタ破壊の懸念があるために、保護抵抗として、ノード２０２とキャパシタＣ１またはＣ２の間にそれぞれ、１ｋΩの抵抗を挿入している
図２３を参照して、出力波形は、周期波形となっているが、経時的なＤＣオフセットの発生と増大が見られる。
【００７５】
図２３中、点ＰＡ１においてトランジスタＴｒ１〜Ｔｒ４は、オン状態からオフ状態となっている。
【００７６】
図２４に、図２３に示した出力波形の単一波形の拡大図を示す。図中、たとえば０．２％と表示した波形は、赤外線検出容量ＣＦの容量値が基準値の０．０１ｎＦから０．２％ずれた０．０１００２ｎＦとなったときの波形であることを示す。赤外線検出容量の相対変動値１％では、０％時に比べ約２５ｍＶの出力変動が得られることがわかる。
【００７７】
トランジスタＴｒ１〜Ｔｒ４がオン状態である期間中は、出力電位は一定値を示し、赤外線検出容量の相対変動値と出力電圧の変動値は線形な関係であることがわかる。
【００７８】
図２１に示した画素セル１２０では、出力電位が容量分割により決定されるので、出力電位の保持時間は、図２に示した画素セル２０に比べて非常に長くなる。たとえば、容量のリーク電流を完全に無視できれば、その保持時間は無限大となる。つまり、出力電位の検出はしやすい回路であるといえるが、図２３に示したとおり、ＤＣオフセットが発生してしまう。
【００７９】
このため、容量に蓄積された電荷をリセットする必要があり、パルス駆動信号ＳＤ１およびＳＤ２がオフ状態である期間中に蓄積電荷を引き抜かなければならない。たとえば、図１に示した制御回路１０の制御により、トランジスタＴｒ１〜Ｔｒ４（Ｗ／Ｌ＝１０μｍ／１０μｍ）でパルス駆動信号のオフ状態中に、出力ノードの電位を引き抜いた場合の出力波形を図２５に示す。
【００８０】
このように、パルス駆動信号のオフ状態中に、出力ノードの蓄積電荷を引き抜くことで、図２５に示すようにＤＣオフセットは発生しない。
【００８１】
以上のシミュレーション結果から、出力電圧の変動量としては、通常のオペアンプ入力感度に対して十分であり、このような画素セル１２０が赤外線検出素子として十分機能することが分かる。
【００８２】
以上のように構成された画素セルにより、室温で高感度かつ簡易な構成の赤外線検出回路を実現することができ、それを２次元に配列した２次元センサアレイにより、高感度かつ高密度画素の室温動作赤外線２次元イメージセンサを実現することができる。
【００８３】
［実施の形態３］
図２６は、本発明の実施の形態３の画素セル２２０の構成を示す回路図である。図２７は、図２６に示した回路をシリコン（Ｓｉ）などの半導体基板上に集積回路として形成する際の平面パターンを示す平面図である。
【００８４】
図２６に示した画素セル２２０が、図２１に示した実施の形態２の画素セル１２０と異なる点は、容量Ｃ１およびＣＲを省いた構成となっている点であり、これに対応してトランジスタＴｒ１およびＴｒ２も省かれている。その他の点は同一であるので、同一部分には同一符号を付してその説明は繰り返さない。
【００８５】
つまり、実施の形態３の画素セル２２０は、その出力の構成が差動出力ではないものの検出原理は、実施の形態２の画素セル１２０と同様である。
【００８６】
赤外線検出容量ＣＦの直下には、実施の形態１と同様にしてＳｉ基板に溝部が形成されている。
【００８７】
したがって、画素セル２２０を２次元に配列することで、実施の形態１と同様に赤外線２次元イメージセンサを構成することが可能である。
【００８８】
画素セル２２０でも、画素セル１２０と同様に、赤外線検出容量の相対変動が無い場合を基準とすると、赤外線検出容量の相対変動値１％に対して、出力電圧の変動値は約２５ｍＶである。
【００８９】
図２６および図２７に示した回路は、容量Ｃ１およびＣＲを省いた分、より簡易な構成の回路となり、画素セルの大きさを縮小できるので高画素密度化に有効である。
【００９０】
図２８は、図２６に示した回路において、Ｃ２＝０．０１ｎＦとした場合に、赤外線検出容量ＣＦは０．０１ｎＦを出発値として、０．００００２ｎＦずつＣＦ＝０．０１０１ｎＦまで変化させた場合の画素セル２２０の出力のＳＰＩＣＥによるシミュレーション結果である。
【００９１】
第１および第２の駆動信号ＳＤ１およびＳＤ２のパルス電圧も、実施の形態２と同様に、オフ状態ではともに０Ｖであり、オン状態ではそれぞれ５Ｖ、−５Ｖであって、パルス周期は２００μｓｅｃである。パルス周期２００μｓｅｃ期間中、第１および第２の駆動信号ＳＤ１およびＳＤ２のオン期間は１００μｓｅｃであり、オフ期間は１００μｓｅｃである。
【００９２】
ＮチャネルＭＯＳトランジスタＴｒ３およびＴｒ４のサイズは、ゲート幅（Ｗ）／ゲート長（Ｌ）の比で、Ｗ／Ｌ＝１０μｍ／１０μｍである。ＸアドレススイッチのトランジスタＴｒ３ならびにＹアドレススイッチのトランジスタＴｒ４の両者がオン状態となる時間は、上記パルス周期２００μｓｅｃ中の最初の１５μｓｅｃである。
【００９３】
なお、実際の回路動作時にはパルス電圧印加時のキャパシタ破壊の懸念があるために、保護抵抗として、ノード２０２とキャパシタＣ２の間に、１ｋΩの抵抗を挿入している。
【００９４】
図２８中、点ＰＡ１においてトランジスタＴｒ３およびＴｒ４は、オン状態からオフ状態となっている。
【００９５】
出力ノードの電位を、トランジスタＴｒ３およびＴｒ４がオフである期間中にリセットしない場合は、実施の形態２の場合と同様に、出力波形は、周期波形となるが、経時的なＤＣオフセットの発生と増大が見られることになる。
【００９６】
図２８では、このような出力ノードのリセットを行っているので、出力波形にはＤＣオフセットは見られない。図中、たとえば０．２％と表示した波形は、赤外線検出容量ＣＦの容量値が基準値の０．０１ｎＦから０．２％ずれた０．０１０００２ｎＦとなったときの波形であることを示す。赤外線検出容量の相対変動値１％では、約２５ｍＶの出力が得られることがわかる。
【００９７】
トランジスタＴｒ３およびＴｒ４がオン状態である期間中は、出力電位は一定値を示し、赤外線検出容量の相対変動値と出力電圧の変動値は線形な関係であることがわかる。
【００９８】
図２６に示した画素セル２２０でも、出力電位が容量分割により決定されるので、出力電位の保持時間は、図２に示した画素セル２０に比べて非常に長くなる。たとえば、容量のリーク電流を完全に無視できれば、その保持時間は無限大となる。
【００９９】
以上のシミュレーション結果から、出力電圧の変動量としては、通常のオペアンプ入力感度に対して十分であり、このような画素セル２２０が赤外線検出素子として十分機能することが分かる。
【０１００】
以上のように構成された画素セルにより、室温で高感度かつ簡易な構成の赤外線検出回路を実現することができ、それを２次元に配列した２次元センサアレイにより、高感度かつ高密度画素の室温動作赤外線２次元イメージセンサを実現することができる。
【０１０１】
［実施の形態４］
図２９は、本発明の実施の形態４の画素セル３２０の構成を示す回路図であり、図３０は、その変形例の画素セル４２０の構成を示す回路図である。
【０１０２】
すなわち、画素セル３２０は赤外線検出容量ＣＦの容量変動を直接検知する構成であるのに対し、画素セル４２０は、画素セル３２０に参照容量をＣＲを付加して、容量ＣＦおよびＣＲの差動をとる構成となっている。
【０１０３】
したがって、図２９に示した画素セル３２０が、図２６に示した実施の形態３の画素セル２２０と異なる点は、容量Ｃ２を省いた構成となっている点である。その他の点は同一であるので、同一部分には同一符号を付してその説明は繰り返さない。
【０１０４】
また、図３０に示した画素セル４２０が、図２１に示した実施の形態２の画素セル１２０と異なる点は、容量Ｃ１およびＣ２を省いた構成となっている点である。その他の点は同一であるので、同一部分には同一符号を付してその説明は繰り返さない。
【０１０５】
つまり、画素セル３２０と画素セル４２０とは、その出力の構成が差動出力であるかいなかという相違はあるものの、検出原理は互いに同様である。
【０１０６】
画素セル３２０と４２０とをＳｉ基板上に形成する場合、赤外線検出容量ＣＦの直下には、実施の形態１と同様にしてＳｉ基板に溝部が形成されている。
【０１０７】
したがって、画素セル３２０または４２０を２次元に配列することで、実施の形態１と同様に赤外線２次元イメージセンサを構成することが可能である。
【０１０８】
図２９および図３０に示した回路は、回路を構成する素子を省いた分、より簡易な構成の回路となり、画素セルの大きさを縮小できるので高画素密度化に有効である。
【０１０９】
ただし、出力ノードの電位を、トランジスタＴｒ１およびＴｒ２またはＴｒ１〜Ｔｒ４がオフである期間中にリセットしない場合は、実施の形態２の場合と同様に、出力波形は、周期波形となるが、経時的なＤＣオフセットの発生と増大が見られることになる。
【０１１０】
なお、現実に図２９または図３０に示した回路から出力変動を検出する場合、図２９に示した回路においては、出力ノードｔｎ１に所定数の画素セルについて共通に参照容量Ｃ１を付加し、図３０に示した回路においては、出力ノードｔｎ１およびｔｎ２に対して、所定数の画素セルについて共通となるようにそれぞれ参照容量Ｃ１およびＣ２を付加して、容量分割された電位を検出する構成とする。
【０１１１】
図３１は、図２９に示した回路において、Ｃ２＝０．０１ｎＦとした場合に、赤外線検出容量ＣＦは０．０１ｎＦを出発値として、０．０００２ｎＦずつＣＦ＝０．０１０１ｎＦまで変化させた場合の画素セル３２０の出力のＳＰＩＣＥによるシミュレーション結果である。
【０１１２】
第１および第２の駆動信号ＳＤ１およびＳＤ２のパルス電圧も、実施の形態２と同様に、オフ状態ではともに０Ｖであり、オン状態ではそれぞれ５Ｖ、−５Ｖであって、パルス周期は２００μｓｅｃである。パルス周期２００μｓｅｃ期間中、第１および第２の駆動信号ＳＤ１およびＳＤ２のオン期間は１００μｓｅｃであり、オフ期間は１００μｓｅｃである。
【０１１３】
ＮチャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４のサイズは、ゲート幅（Ｗ）／ゲート長（Ｌ）の比で、Ｗ／Ｌ＝１０μｍ／１０μｍである。ＸアドレススイッチのトランジスタＴｒ１およびＴｒ３ならびにＹアドレススイッチのトランジスタＴｒ２およびＴｒ４の両者がオン状態となる時間は、上記パルス周期２００μｓｅｃ中の最初の１５μｓｅｃである。
【０１１４】
図３１では、出力ノードのリセットを行っているので、出力波形にはＤＣオフセットは見られない。図中、たとえば０．２％と表示した波形は、赤外線検出容量ＣＦの容量値が基準値の０．０１ｎＦから０．２％ずれた０．０１００２ｎＦとなったときの波形であることを示す。
【０１１５】
図３２は、図３１の単一波形の拡大図である。赤外線検出容量の相対変動値１％では、約１５ｍＶの出力が得られることがわかる。また、赤外線検出容量ＣＦの容量変動に伴なう出力電位の変動はキャパシタにリークが無い限り、一定値を示す。また、赤外線検出容量ＣＦの相対変動値と出力電圧の変動値は、ほぼ線形な関係を示す。
【０１１６】
以上のシミュレーションから、出力電圧の変動量としては、通常のオペアンプ入力感度に対して十分であり、このような画素セル３２０または４２０が赤外線検出素子として十分機能することが分かる。
【０１１７】
以上のように構成された画素セルにより、室温で高感度かつ簡易な構成の赤外線検出回路を実現することができ、それを２次元に配列した２次元センサアレイにより、高感度かつ高密度画素の室温動作赤外線２次元イメージセンサを実現することができる。
【０１１８】
以上説明してきたような本発明にかかる赤外線検出回路および赤外線２次元イメージセンサにより、室温動作可能で小型の赤外線イメージセンサが実現されることで、簡便な構成でサーモグラフィーを得ることができる。
【０１１９】
これは、病気の早期発見、機器の故障診断、ガス漏れ検知などの屋内での応用にとどまらず、都市や自然環境監視、火災監視、自動車用暗視野下での運転補助、構造物の非破壊診断、侵入警戒、資源探査、気象観測等の屋外での応用を含めて幅広く適用することが可能である。
【０１２０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図されている。
【０１２１】
【発明の効果】
以上説明したとおり、本発明の画素セルにより、室温で高感度かつ簡易な構成の赤外線検出回路を実現することができ、それを２次元に配列した２次元センサアレイにより、高感度かつ高密度画素の室温動作赤外線２次元イメージセンサを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の赤外線２次元イメージセンサ１０００の構成を示す概略ブロック図である。
【図２】図画素セル２０の構成を示す回路図である。
【図３】図２に示した回路を半導体基板上に集積回路として形成する際の平面パターンを示す平面図である。
【図４】図３に示した平面図のＰ−Ｐ’断面を示す断面図である。
【図５】赤外線検出容量ＣＦを構成する強誘電体薄膜の誘電率の温度依存性を示す図である。
【図６】画素セル２０の製造フロー中の第１工程を示す断面図である。
【図７】画素セル２０の製造フロー中の第２工程を示す断面図である。
【図８】画素セル２０の製造フロー中の第３工程を示す断面図である。
【図９】画素セル２０の製造フロー中の第４工程を示す断面図である。
【図１０】画素セル２０の製造フロー中の第５工程を示す断面図である。
【図１１】画素セル２０の製造フロー中の第６工程を示す断面図である。
【図１２】画素セル２０の製造フロー中の第７工程を示す断面図である。
【図１３】画素セル２０の製造フロー中の第８工程を示す断面図である。
【図１４】画素セル２０の製造フロー中の第９工程を示す断面図である。
【図１５】画素セル２０の製造フロー中の第１０工程を示す断面図である。
【図１６】画素セル２０の製造フロー中の第１１工程を示す断面図である。
【図１７】画素セル２０の製造フロー中の第１２工程を示す断面図である。
【図１８】画素セル２０の出力のＳＰＩＣＥによるシミュレーション結果を示す図である。
【図１９】図１８に示した出力波形の単一波形を示す拡大図である。
【図２０】画素セル２０出力のＳＰＩＣＥによる他のシミュレーション結果を示す図である。
【図２１】本発明の実施の形態２の画素セル１２０の構成を示す回路図である。
【図２２】図２１に示した回路を半導体基板上に集積回路として形成する際の平面パターンを示す平面図である。
【図２３】画素セル１２０の出力のＳＰＩＣＥによるシミュレーション結果を示す図である。
【図２４】図２３に示した出力波形の単一波形を示す拡大図である。
【図２５】画素セル１２０出力のＳＰＩＣＥによる他のシミュレーション結果を示す図である。
【図２６】本発明の実施の形態３の画素セル２２０の構成を示す回路図である。
【図２７】図２６に示した回路を半導体基板上に集積回路として形成する際の平面パターンを示す平面図である。
【図２８】画素セル２２０の出力のＳＰＩＣＥによるシミュレーション結果を示す図である。
【図２９】本発明の実施の形態４の画素セル３２０の構成を示す回路図である。
【図３０】実施の形態４の変形例の画素セル４２０の構成を示す回路図である。
【図３１】画素セル３２０および４２０の出力のＳＰＩＣＥによるシミュレーション結果を示す図である。
【図３２】図３１に示した出力波形の単一波形を示す拡大図である。
【符号の説明】
２    制御信号入力端子
４    出力端子
１０  制御回路
１２  行セレクタ
１４  列セレクタ
１６  センサアレイ
２０    画素セル
２２  オペアンプ
２４    帯域透過フィルタ
２６    マルチプレクサ
１２０、２２０、３２０、４２０    画素セル
３００    シリコン基板
３０２    ゲート酸化膜
３０４、３０６    シリコン酸化膜
３０８    下部電極
３１０    強誘電体薄膜
３１２    上部電極
３１４    ゲート電極
３１６、３１８    引出し配線
３３０    溝部
１０００    赤外線２次元イメージセンサ
【図１】
0003626007.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0003626007.tif 000029
【図２９】
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【図３０】
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【図３１】
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【図３２】
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