(57)【特許請求の範囲】
【請求項１】
入力データと、該入力データが所定時間だけ遅延された第１遅延信号とからエッジを検出するエッジ検出部と、
検出されたエッジと、該検出されたエッジを所定時間だけ遅延してフィードバックされた信号とに基づき、エッジが検出されていない部分を補正して、再生されたクロック信号を出力するクロック信号再生部と
を有するバーストモードクロック信号再生装置において、
前記クロック信号再生部は、
第１入力信号を前記入力データの周期の整数倍だけ遅延させる第２遅延器と、
第２入力信号を前記入力データの半周期だけ遅延させる第３遅延器と、
前記エッジ検出部からの信号と前記第２遅延器からの信号とをＯＲ演算するＯＲゲートと、
該ＯＲゲートからの信号と前記第３遅延器からの信号とをＡＮＤ演算して、前記再生されたクロック信号を出力するＡＮＤゲートと
を含み、
前記第２遅延器への第１入力信号は、前記ＡＮＤゲートの出力信号であり、
前記第３遅延器への第２入力信号は、前記エッジ検出部からの信号を反転した信号である
ことを特徴とするバーストモードクロック信号再生装置。
【請求項２】
請求項１において、前記エッジ検出部は、
前記入力データを該入力データの半周期だけ遅延する第１遅延器と、
前記入力データと前記第１遅延器の出力信号とをＸＯＲ演算するＸＯＲゲートと
を備えたことを特徴とするバーストモードクロック信号再生装置。
【請求項３】
請求項１において、前記クロック信号再生部は、前記入力データの位相が反転しているか否かに応じて、前記再生された出力信号を反転する反転部をさらに備えたことを特徴とするバーストモードクロック信号再生装置。
【請求項４】
請求項１において、前記入力データは、前記ＯＲゲートの時間遅延と前記ＡＮＤゲートの時間遅延との和を、前記入力データの周期で除算して得られた値に該当するビットのプリアンブルを備えたことを特徴とするバーストモードクロック信号再生装置。
【請求項５】
入力データと、前記入力データを所定時間だけ遅延した第１遅延信号とからエッジを検出するエッジ検出ステップと、
該エッジ検出ステップにて検出されたエッジと、前記検出されたエッジを所定時間だけ遅延しフィードバックされた信号に基づき、エッジが検出されていない部分を補正し、再生されたクロック信号を出力する補正ステップと
を有するバーストモードクロック信号再生方法において、
前記クロック信号再生ステップは、
前記検出されたエッジと所定の第２遅延信号とをＯＲ演算して第１演算信号を出力するステップと、
ＡＮＤゲート出力を前記入力データの周期の整数倍だけ遅延させて前記第２遅延信号を出力するステップと、
前記第１演算信号と所定の第３遅延信号とをＡＮＤ演算して前記再生されたクロック信号を出力するステップと、
前記入力データと所定の第１遅延信号をＸＯＲ演算した結果を前記入力データの半周期だけ遅延させて前記第３遅延信号を出力するステップと
を備えたことを特徴とするバーストモードクロック信号再生方法。
【請求項６】
請求項５において、前記エッジ検出ステップは、
前記入力データを前記入力データの半周期だけ遅延して前記第１遅延信号を出力するステップと、
前記入力データ及び前記第１遅延信号をＸＯＲ演算して出力するステップと
を備えたことを特徴とするバーストモードクロック信号再生方法。
【請求項７】
請求項５において、前記クロック信号再生ステップは、入力データの位相が反転されているか否かに応じて、前記再生されたクロック信号を反転して出力するステップをさらに備えたことを特徴とするバーストモードクロック信号再生方法。
【請求項８】
請求項５において、前記入力データは、前記第１演算信号出力ステップによる時間遅延と、前記クロック信号出力ステップによる時間遅延との和を、前記入力データの周期で除算して得られた値に該当するビットのプリアンブルを備えたことを特徴とするバーストモードクロック信号再生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データからクロック信号を再生するバーストモードクロック信号再生装置及び方法に関し、より詳細には、データの位相がパケットごとに相異なるバーストモードデータからクロック信号を再生するバーストモードクロック信号再生装置及び方法に関する。
【０００２】
【従来の技術】
一般的に、クロック信号再生器においては、ＶＣＯ（Voltage Controlled oscillator）により生成されたクロック信号と入力データとの間に位相差が生じないように、フィードバックによりＶＣＯの制御電圧を制御して、入力データと同じ位相を有するクロック信号を再生するＰＬＬ（phase-locked loop）回路が使用されている。
【０００３】
しかし、この方法においては、位相合わせに極めて長い時間を要するから、この方法は、パケットごとにデータの位相が変わるバーストモードデータには適用できず、そこでバーストモードデータからクロック信号を再生するためには、バーストモードクロック再生器が必要であった。
【０００４】
このバーストモードクロック信号再生器は、バーストモードデータからクロック信号を再生するため、ゲートされた発振器を利用するものであり、図１に示すように、ゲートされた発振器１１０、１２０と、ゲートされた発振器１２０への入力データＳＡを反転するインバータ１３０と、ゲートされた発振器１１０、１２０からの信号ＳＢ，ＳＣをＮＯＲ演算し、クロック信号ＳＤを出力するＮＯＲゲート１４０とにより構成されている。
【０００５】
ゲートされた発振器１１０は、ＮＯＲゲート１１２と、ＮＯＲゲート１１２の出力信号Ｂを１ビット周期Ｔの１／２だけ遅延して、ＮＯＲゲート１１２にフィードバックして入力する遅延器１１４とより構成されている。他方、ゲートされた発振器１２０は、ＮＯＲゲート１２２と、ＮＯＲゲート１２２の出力信号Ｃを１ビット周期Ｔの１／２だけ遅延して、ＮＯＲゲート１２２にフィードバックする遅延器１２４とより構成されている。
【０００６】
ゲートされた発振器１１０、１２０は、入力データが論理１であるときは、論理０を出力し、他方、入力データが論理０であるときは、まず、論理１を出力し、Ｔ／２経過後に、出力信号として論理１がＮＯＲゲート１１２、１２２にフィードバックされて、論理０が出力される。そして、仮に入力データが引き続き論理０を保持している場合には、Ｔ／２の時間間隔で、論理１と論理０とが繰り返される。
【０００７】
したがって、ＮＯＲゲート１４０からは、周期Ｔを有するクロック信号が再生されることになる。
【０００８】
図２は図１のバーストモードクロック信号再生器の各部におけるタイミングを示す図であるが、この図２からは、入力データの位相が変わると、その変わった位相のクロック信号が出力されることが分かる。
【０００９】
このようなバーストモードクロック信号再生器は、再生できるクロック信号の周波数が、ゲートされた発振器１１０、１２０を構成するＮＯＲゲート１１２、１２２の２入力信号間の時間差により決まる。したがって、ＮＯＲゲート１１２、１２２において遅延が生じない理想的な場合で、遅延部１１４、１２４での遅延時間がＴ／２であるとすると、再生されるクロック信号の周波数は１／Ｔとなる。
【００１０】
【発明が解決しようとする課題】
しかしながら、実際は、ＮＯＲゲート１１２、１２４において遅延が生じるので、データの周波数が高くなればなるほど、ＮＯＲゲート１１２、１２４の遅延時間がＴ／２より長くなるから、このようなバーストモードクロック再生器によりクロック信号を再生できる周波数の上限は、ＮＯＲゲート１１２、１２４の遅延時間がＴ／２に等しいときの１／Ｔとなる。
【００１１】
このため、従来のバーストモードクロック信号再生器は、１０ＧＨｚ以上のデータを使用する光パケットスイッチングのような超高速パケット通信システムでは使用できなかった。
【００１２】
そこで、本発明は、上記のような問題点を解決し、光パケットスイッチングのような超高速パケット通信システムに適用できるバーストモードクロック信号再生装置及び方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１の発明は、入力データと、該入力データが所定時間だけ遅延された第１遅延信号とからエッジを検出するエッジ検出部と、検出されたエッジと、該検出されたエッジを所定時間だけ遅延してフィードバックされた信号とに基づき、エッジが検出されていない部分を補正して、再生されたクロック信号を出力するクロック信号再生部と
を有するバーストモードクロック信号再生装置において、
前記クロック信号再生部は、第１入力信号を前記入力データの周期の整数倍だけ遅延させる第２遅延器と、第２入力信号を前記入力データの半周期だけ遅延させる第３遅延器と、前記エッジ検出部からの信号と前記第２遅延器からの信号とをＯＲ演算するＯＲゲートと、該ＯＲゲートからの信号と前記第３遅延器からの信号とをＡＮＤ演算して、前記再生されたクロック信号を出力するＡＮＤゲートとを含み、
前記第２遅延器への第１入力信号は、前記ＡＮＤゲートの出力信号であり、
前記第３遅延器への第２入力信号は、前記エッジ検出部からの信号を反転した信号であることを特徴とする。
【００１４】
請求項１において、エッジ検出部は、入力データを該入力データの半周期だけ遅延する第１遅延器と、入力データと第１遅延器の出力信号とをＸＯＲ演算するＸＯＲゲートとを備えることができる。
【００１５】
請求項１の発明において、クロック信号再生部は、前記入力データの位相が反転しているか否かに応じて、前記再生された出力信号を反転する反転部をさらに備えることができる。
【００１６】
請求項１の発明において、入力データは、ＯＲゲートの時間遅延とＡＮＤゲートの時間遅延との和を、前記入力データの周期で除算して得られた値に該当するビットのプリアンブルを備えることができる。
【００１７】
請求項５の発明は、入力データと、前記入力データを所定時間だけ遅延した第１遅延信号とからエッジを検出するエッジ検出ステップと、該エッジ検出ステップにて検出されたエッジと、前記検出されたエッジを所定時間だけ遅延しフィードバックされた信号に基づき、エッジが検出されていない部分を補正し、再生されたクロック信号を出力する補正ステップとを有するバーストモードクロック信号再生方法において、
前記クロック信号再生ステップは、前記検出されたエッジと所定の第２遅延信号とをＯＲ演算して第１演算信号を出力するステップと、ＡＮＤゲート出力を前記入力データの周期の整数倍だけ遅延させて前記第２遅延信号を出力するステップと、前記第１演算信号と所定の第３遅延信号とをＡＮＤ演算して前記再生されたクロック信号を出力するステップと、前記入力データと所定の第１遅延信号をＸＯＲ演算した結果を前記入力データの半周期だけ遅延させて前記第３遅延信号を出力するステップとを備えたことを特徴とする。
【００１８】
請求項５の発明において、エッジ検出ステップは、入力データを前記入力データの半周期だけ遅延して第１遅延信号を出力するステップと、前記入力データ及び前記第１遅延信号をＸＯＲ演算して出力するステップとを備えることができる。
【００１９】
請求項５の発明において、クロック信号再生ステップは、入力データの位相が反転されているか否かに応じて、前記再生されたクロック信号を反転して出力するステップをさらに備えることができる。
【００２０】
請求項５の発明において、入力データは、第１演算信号出力ステップによる時間遅延と、前記クロック信号出力ステップによる時間遅延との和を、前記入力データの周期で除算して得られた値に該当するビットのプリアンブルを備えることができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００２６】
図３は本発明の一実施の形態を示す。これは、バーストモードクロック信号再生装置を採用したバーストモード受信器の例である。
【００２７】
このバーストモード受信器は、バーストモードクロック信号再生装置３００と、Ｄフリップフロップ３５０とを有する。バーストモードクロック信号再生装置３００は、入力されたバーストモードデータからクロック信号を再生する。Ｄフリップフロップ３５０は、バーストモードクロック信号再生器３００から供給されるクロック信号に合わせて入力データからデータを再生する。
【００２８】
したがって、バーストモード受信器にバーストモードデータが入力されれば、互いに一定の位相関係を有するクロック信号とデータとが出力される。
【００２９】
図４は図３のバーストモードクロック信号再生器の構成を示す。図４を参照すれば、本発明によるバーストモードクロック信号再生装置３００は、エッジ検出部４００及びクロック信号再生部４１０により構成される。
【００３０】
エッジ検出部４００は、入力データ（Ａ）を周期の半分だけ遅延して出力する第１遅延器４０２と、入力データと遅延器４０２の出力信号とが入力され、ＸＯＲ演算された信号（Ｂ）を出力するＸＯＲゲート４０４により構成されている。
【００３１】
したがって、入力データと、Ｔ／２だけ遅延された信号とが、ＸＯＲゲート４０２に入力されれば、データが論理０から論理１に変わるか、論理１から論理０に変わるとき、ＸＯＲゲート４０２の２入力が相異なるため、ＸＯＲゲート４０２は、Ｔ／２の間、論理１を出力するようになり、入力データのエッジを検出できる。
【００３２】
クロック信号再生部４１０は、ＯＲゲート４１２と、ＡＮＤゲート４１４と、第２遅延器４１６と、第３遅延器４１８とを有する。
【００３３】
ＯＲゲート４１２においては、エッジ検出部４００から供給される信号（Ｂ）と、データの１ビット周期Ｔの整数（＝ｎ）倍、すなわちｎＴだけ遅延された信号（Ｆ）とが、ＯＲ演算され、信号（Ｄ）が出力される。このようにすると、ＯＲゲート４１２のＯＲ演算により得られたパルス（Ｄ）、一定の周期を有するようになる。
【００３４】
第２遅延器４１６は、ＯＲゲート４１２の出力信号をｎＴだけ遅延させ、第２遅延器４１６からの信号は、ＯＲゲート４１２に供給する。
【００３５】
これにより、基本的なクロック信号は再生されないが、ＯＲゲート４１２を使用したので、ＸＯＲゲート４０４から出力される信号（Ｂ）と、第２遅延器４１６からフィードバックされた信号（Ｆ）との間に、若干の時間差が生じれば、ＯＲゲート４１２から出力されるパルス（Ｄ）の幅がより広くなる。
【００３６】
そこで、これを防止するために、ＸＯＲゲート４０４の出力の反転された信号を第３遅延器４１８によりＴ／２だけ遅延させた信号（Ｃ）と、ＯＲゲート４１２から出力された信号（Ｄ）とが、ＡＮＤゲート４１４によりＡＮＤ演算され、得られた信号（Ｅ）が第２遅延器４１６でｎＴだけ遅延され、第２遅延器４１６からの信号（Ｆ）がＯＲゲート４１２に供給される。
【００３７】
ここで、第１ないし第３遅延器４０２、４１６、４１８と、ゲート４０４、４１２、４１４の遅延時間との関係を説明する。入力データのエッジを検出するためのＸＯＲゲート４０４の２入力信号間の時間差は、Ｔ／２でなければならないが、この２信号間の時間遅延は、全体的に第１遅延器４０２により決定されるから、ＸＯＲゲート４０２の時間遅延により影響を受けない。
【００３８】
また、ＯＲゲート４１２の２入力間の時間遅延は、ＯＲゲート４１２の時間遅延と、ＡＮＤゲート４１４の時間遅延と、第２遅延器４１６の時間遅延との和で表せるが、この２入力間の時間遅延は、データの１ビット周期Ｔの整数倍であればよいから、時間遅延による動作周波数により制限されない。
【００３９】
最後に、ＡＮＤゲート４１４の２入力信号間の時間差は、Ｔ／２でなければならないが、信号Ｄは、信号Ｃに比べて、経由するゲート数が１つ多いから、すなわちＯＲゲート４１２を経由するから、信号Ｃを時間遅延させて、信号Ｄとの時間差を合わせることに問題はない。
【００４０】
このとき、ＯＲゲート４１２の時間遅延と、ＡＮＤゲート４１４の時間遅延と、第２遅延器４１６の時間遅延との和が、２Ｔの場合には、パケットの一番前に「１０」、３Ｔの場合には「１０１」、４Ｔの場合には「１０１０」、等々のように、Ｔのｎ倍に等しいプリアンブルビットがなければならない。入力データの位相が変わった場合には、図５のタイミング図から分かるように、位相が変わったクロック信号が再生され出力される。
【００４１】
図６は本発明によるバーストモードクロック信号再生手順を示すフローチャートである。第１遅延器４００は、入力データを入力データの半周期だけ遅延させ、得られた第１遅延信号を出力する（Ｓ６００）。ＸＯＲゲート４０４は、入力データと第１遅延信号とをＸＯＲ演算して出力する（Ｓ６１０）。第３遅延器４１８は、ＸＯＲゲート４０４の反転された出力信号を入力データの半周期だけ遅延させ、得られた第３遅延信号をＡＮＤゲート４１４に供給する（Ｓ６２０）。ＯＲゲート４１２は、ＸＯＲゲート４０４の出力信号と、第２遅延器４１６の第２遅延信号（ＡＮＤゲート４１４の出力信号を入力データの周期の整数倍だけ遅延させた信号）とをＯＲ演算し、得られた信号を出力する（Ｓ６３０）。
【００４２】
ＡＮＤゲート４１４は、第３遅延信号とＯＲゲート４１２の出力信号とをＡＮＤ演算し、得られた信号を出力する（Ｓ６４０）。入力データの位相が反転しているか否かを確認し（Ｓ６５０）、位相が反転されている場合には、ＡＮＤゲート４１４の出力信号を反転して、再生されたクロック信号を出力する（Ｓ６６０）。他方、位相が反転されていない場合には、ＡＮＤゲート４１４の出力信号を、再生されたクロック信号として出力する（Ｓ６７０）。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、入力データの位相がパケットごとに変わっても、再生できるクロックの周波数は、ゲート経由に起因する時間遅延の影響を受けない。
【図面の簡単な説明】
【図１】従来のバーストモードクロック信号再生器の構成を示すブロック図である。
【図２】従来のバーストモードクロック信号再生器の動作タイミングを示すタイミング図である。
【図３】バーストモード受信器の構成を示すブロック図である。
【図４】図３のバーストモードクロック信号再生装置の構成を示すブロック図である。
【図５】図４のバーストモードクロック信号再生装置の動作タイミングを示すタイミング図である。
【図６】バーストモードクロック信号再生手順を示すフローチャートである。
【符号の説明】
３００  バーストモードクロック信号再生装置
４００  エッジ検出器
４０２  第１遅延器
４０４  ＸＯＲゲート
４１０  クロック信号再生部
４１２  ＯＲゲート
４１４  ＡＮＤゲート
４１６  第２遅延器
４１８  第３遅延器
【図１】
0003720033.tif 000002
【図２】
0003720033.tif 000003
【図３】
0003720033.tif 000004
【図４】
0003720033.tif 000005
【図５】
0003720033.tif 000006
【図６】
0003720033.tif 000007