(57)【特許請求の範囲】
【請求項１】
半導体基板に第１の間隔で離間して形成された複数の第１のゲート電極と、
前記第１のゲート電極からそれぞれ絶縁して前記半導体基板内に配置され、互いに接続された第１のソース領域と、
前記第１の間隔より広い第２の間隔で前記第１のゲート電極の並び方向に離間して形成された第２のゲート電極と、
前記第２のゲート電極から絶縁して前記半導体基板内に配置された第２のソース領域と、
前記第１のゲート電極と前記第２のゲート電極との間に配置され、前記第１及び第２のソース領域に接続されたソースコンタクト部と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１及び第２のゲート電極と前記ソースコンタクト部との配列比は４：１又は３：１であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１及び第２のゲート電極はトレンチ構造であることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パターンレイアウトに係わり、特に、トレンチ構造のＭＯＳＦＥＴの半導体装置に関する。
【０００２】
【従来の技術】
図５に、現在の製品設計ルールによるオフセットメッシュ構造のＭＯＳＦＥＴのパターン上面図を示す。図５に示すように、このＭＯＳＦＥＴにおいて、トレンチゲート３８：ソースコンタクト４４の配列比は１：１となっている。すなわち、トレンチゲート３８のピッチ内には各１個のソースコンタクト４４が形成されている。
【０００３】
次に、従来の半導体装置の製造方法について説明する。なお、図６は、図５の６−６線に沿った断面図を示している。
【０００４】
まず、図６に示すように、例えばＮ+型の半導体基板３１上にＮ型のエピタキシャル層３２が形成される。このエピタキシャル層３２の表面に、Ｐ型のベース拡散層３３、Ｎ+型のソース拡散層３４からなる２重拡散層が形成される。次に、ソース拡散層３４上に形成されてパターニングされたレジスト（図示せず）をマスクとして、ソース拡散層３４及びベース拡散層３３が除去され、ベース拡散層３３を突き抜ける深さまでトレンチ３５が形成される。その後、レジストが除去される。次に、全面にゲート絶縁膜３６が形成され、このゲート絶縁膜３６上にゲート電極用のポリシリコン膜３７が形成される。その後、ゲート絶縁膜３６の表面が露出するまでポリシリコン膜３７が除去され、トレンチゲート３８が形成される。
【０００５】
次に、トレンチゲート３８と後述するソースコンタクトを分離するために、全面に層間膜３９が形成される。この層間膜３９上に形成されてパターニングされたレジスト（図示せず）をマスクとして、層間膜３９が除去され、レジストが除去される。さらに、ゲート絶縁膜３６、ソース拡散層３４、ベース拡散層３３が除去され、ソース拡散層３４を突き抜ける深さまでコンタクト孔４０が形成される。次に、層間膜３９をマスクとして不純物イオンが注入され、コンタクト孔４０の底部のベース拡散層２３内にＰ+型の拡散層４１が形成される。次に、全面にバリアメタル層４２が形成され、このバリアメタル層４２上にアルミニウム膜４３が形成され、ソースコンタクト４４が形成される。
【０００６】
【発明が解決しようとする課題】
ところで、図７に示すように、トレンチゲート３８に所望の電圧を印加した場合、トレンチ３５の側面にチャネル領域４５が形成される。ここで、このチャネル領域４５の数を増やせば、素子の抵抗を低下できる。
【０００７】
従って、チャネル領域４５の数を増やすために、側面にチャネル領域４５が形成されるトレンチゲート３８の数を一定領域内で増加することが考えられる。
【０００８】
しかしながら、トレンチゲート３８の相互間隔を小さくし、一定領域内でトレンチゲート３８の数を増加させた場合、ＰＥＰ（Photo Engraving Process）時に合わせずれが生じる。このため、ゲート−ソース間のマージン量が低下する。従って、ゲート−ソース間にショート不良が発生する。
【０００９】
また、ソースコンタクト４４の開口を小さくし、一定領域内でトレンチゲート３８の数を増加させた場合、コンタクト孔４０のアスペクト配列比が増加し、コンタクト孔４０の側面にバリアメタル層４２が十分に形成されなくなる。このため、アルミニウム膜４３のアルミニウムと基板のシリコンとが反応しアルミスパイクが発生する。従って、空乏層が適切に形成されないため、ドレイン−ソース間にリーク電流が発生する。
【００１０】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、チャネル領域の密度を増やし、素子の低抵抗化を図ることができる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１２】
本発明の半導体装置は、半導体基板に第１の間隔で離間して形成された複数の第１のゲート電極と、前記第１のゲート電極からそれぞれ絶縁して前記半導体基板内に配置され、互いに接続された第１のソース領域と、前記第１の間隔より広い第２の間隔で前記第１のゲート電極の並び方向に離間して形成された第２のゲート電極と、前記第２のゲート電極から絶縁して前記半導体基板内に配置された第２のソース領域と、前記第１のゲート電極と前記第２のゲート電極との間に配置され、前記第１及び第２のソース領域に接続されたソースコンタクト部とを具備する。
【００１３】
この際、前記第１及び第２のゲート電極と前記ソースコンタクト部との配列比は４：１又は３：１である。
【００１４】
また、前記第１及び第２のゲート電極はトレンチ構造である。
【００１５】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００１６】
図１に、本発明のオフセットメッシュ構造のＭＯＳＦＥＴのパターン上面図を示す。図１に示すように、トレンチゲート１８：ソースコンタクト２４の配列比は４：１となっている。すなわち、４つのトレンチゲート１８に対して、１つのソースコンタクト２４が配列されている。これらトレンチゲート１８のうち、ソースコンタクト２４の左側に配置された３つのトレンチゲート１８ａは、一端部が互いに接続され、他端部は互いに開放されている。この開放された部分で各ゲートのソース領域が、ソース接続領域２６を介してソースコンタクト２４と接続されている。
【００１７】
次に、本発明の半導体装置の製造方法について説明する。なお、図２は、図１の２−２線に沿った断面図を示している。
【００１８】
まず、図２に示すように、例えばＮ+型の半導体基板１１上にＮ型のエピタキシャル層１２が形成される。このエピタキシャル層１２の表面に、Ｐ型のベース拡散層１３、Ｎ+型のソース拡散層１４からなる２重拡散層が形成される。次に、ソース拡散層１４上に形成されてパターニングされたレジスト（図示せず）をマスクとして、ソース拡散層１４及びベース拡散層１３が除去され、ベース拡散層１３を突き抜ける深さまでトレンチ１５が形成される。この際、図１に示すトレンチゲート１８ａが形成されるトレンチの一端は互いに接続され、他端は互いに接続されていない。このため、この非接続部分でソース領域が接続されている。
【００１９】
その後、レジストが除去される。次に、全面にゲート絶縁膜１６が形成され、このゲート絶縁膜１６上にゲート電極用のポリシリコン膜１７が形成される。その後、ゲート絶縁膜１６の表面が露出するまでポリシリコン膜１７が除去され、トレンチゲート１８が形成される。
【００２０】
次に、トレンチゲート１８と後述するソースコンタクトを分離するために、全面に層間膜１９が形成される。この層間膜１９上に形成されてパターニングされたレジスト（図示せず）をマスクとして、層間膜１９が除去され、レジストが除去される。さらに、ゲート絶縁膜１６、ソース拡散層１４、ベース拡散層１３が除去され、ソース拡散層１４を突き抜ける深さまでコンタクト孔２０が形成される。次に、層間膜１９をマスクとして不純物イオンが注入され、コンタクト孔２０の底部のベース拡散層１３内にＰ+型の拡散層２１が形成される。次に、全面にバリアメタル層２２が形成され、このバリアメタル層２２上にアルミニウム膜２３が形成され、ソースコンタクト２４が形成される。
【００２１】
このように本発明は、図１に示すように、４つのトレンチゲート１８に対して１つのソースコンタクト２４が用いられているため、トレンチゲート１８：ソースコンタクト２４の配列比は４：１となっている。また、トレンチゲート１８ａの他端は開放されているソース接続領域２６が設けられている。
【００２２】
従って、図３に示すように、トレンチゲート１８ａ、１８ｂに所望の電圧が印加された場合、トレンチ１５の側面にチャネル領域２５が形成される。この際、チャネル領域２５を通過する電荷は、図１に示すソース接続領域２６を介して近隣のソースコンタクト２４から取り出される。
【００２３】
上記本発明の実施の形態によれば、トレンチゲート１８ａにソース接続領域２６を設け、トレンチゲート１８：ソースコンタクト２４の配列比を４：１としている。このため、チャネル領域２５の面積の密度を１５乃至２０％程度向上することができる。従って、ゲート−ソース間のショート不良、ドレイン−ソース間のリーク電流の問題を生じさせることなく、素子の低抵抗化を図ることができる。
【００２４】
なお、本発明は、上記実施形態に限定されるものではない。例えば、トレンチゲート：ソースコンタクトの配列比は４：１に限定されず、例えば３：１でもよい。
【００２５】
また、図４に示すように、チャネル領域の密度を従来と同様とし、トレンチゲート２７：ソースコンタクト２８の配列比を２：１としてもよい。このような場合は、コンタクト孔の開口を例えば１μｍと大きく形成することができるため、バリアメタル層を厚く形成できる。従って、ドレイン−ソース間のリーク電流の発生を抑制できる。
【００２６】
また、ゲートはトレンチ構造に限定されず、半導体基板上に形成されてもよい。
【００２７】
その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００２８】
【発明の効果】
以上説明したように本発明によれば、チャネル領域の密度を増やし、素子の低抵抗化を図ることができる半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明に係わるオフセットメッシュ構造のパターンを示す上面図。
【図２】図１の２−２線に沿った本発明に係わる半導体装置を示す断面図。
【図３】チャネル領域が形成された本発明に係わる半導体装置を示す断面図。
【図４】本発明に係わる他のオフセットメッシュ構造のパターンを示す上面図。
【図５】従来技術によるオフセットメッシュ構造のパターンを示す上面図。
【図６】図５の６−６線に沿った従来技術による半導体装置を示す断面図。
【図７】従来技術による半導体装置を示す断面図。
【符号の説明】
１１…半導体基板、
１２…エピタキシャル層、
１３…Ｐ型のベース拡散層、
１４…Ｎ+型のソース拡散層、
１５…トレンチ、
１６…ゲート絶縁膜、
１７…ポリシリコン膜、
１８、１８ａ、１８ｂ、２７…トレンチゲート、
１９…層間膜、
２０…コンタクト孔、
２１…Ｐ+型の拡散層、
２２…バリアメタル層、
２３…アルミニウム膜、
２４、２８…ソースコンタクト、
２５…チャネル領域、
２６…ソース接続領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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