(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に素子分離構造体を形成し、ＭＩＳＦＥＴ形成用の活性領域を画定する工程と、
前記活性領域の表面上に、ゲート絶縁膜を形成する工程と、
前記素子分離構造体及びゲート絶縁膜の上に、第１の導電膜を堆積する工程と、
前記第１の導電膜の上にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜の上に、第２の導電膜を堆積する工程と、
前記第２の導電膜をパターニングし、前記素子分離構造体の一部の領域の上方に該第２の導電膜からなる上部電極を残す工程と、
前記上部電極及びキャパシタ誘電体膜を覆うように、第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜を異方性エッチングし、前記上部電極の側面上に第１のスペーサ絶縁膜を残す工程と、
前記上部電極及び第１のスペーサ絶縁膜に覆われていない領域の前記キャパシタ誘電体膜を除去し、前記第１の導電膜を露出させる工程と、
前記第１の導電膜の表面のうち前記上部電極と第１のスペーサ絶縁膜とが配置された領域を内包する領域、及び前記活性領域上に形成されるＭＩＳＦＥＴのゲート電極に対応する領域とを第１のマスクパターンで覆う工程と、
前記第１のマスクパターンをマスクとして前記第１の導電膜をエッチングし、前記上部電極の下に前記第１の導電膜からなる下部電極を残し、前記活性領域の上に第１の導電膜からなるゲート電極を残す工程と
を有する半導体装置の製造方法。
【請求項２】
前記キャパシタ誘電体膜と第１の絶縁膜とが同一の材料で形成され、
前記第１の絶縁膜を異方性エッチングする工程及び前記キャパシタ誘電体膜を除去する工程において、前記第１の絶縁膜とキャパシタ誘電体膜とを連続的にエッチングする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記異方性エッチングは、前記第１のスペーサ絶縁膜の側面の最大傾斜角が４５°未満になる条件で行う請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の導電膜及び第２の導電膜は、シリコン膜である請求項１〜３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関し、特にＭＩＳＦＥＴとキャパシタを有する半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
図５及び図６を参照して、従来のキャパシタ及びＭＩＳＦＥＴを含む半導体装置の製造方法について説明する。
【０００３】
図５（Ａ）に示すように、ｐ型シリコン基板１００の表面層の一部の領域にｎ型ウェル１０２を形成する。シリコン基板１００の表面上に、フィールド酸化膜１０１を形成し、ｎ型ウェル１０２が形成された領域及びシリコン基板１００のｐ型表面層の領域に活性領域を画定する。活性領域の表面層を熱酸化し、ゲート酸化膜を形成する。
【０００４】
フィールド酸化膜１０１の上に、不純物を添加され、ｎ型導電性を付与された第１のポリシリコン膜１０３を堆積する。第１のポリシリコン膜１０３の上に、ＳｉＯ２  からなるキャパシタ誘電体膜１０４を堆積する。キャパシタ誘電体膜１０４の上に、不純物を添加され、ｎ型導電性を付与された第２のポリシリコン膜１０５を堆積する。
【０００５】
第２のポリシリコン膜１０５の表面のうち、フィールド酸化膜１０１の上方の一部の領域をレジストパターン１１０で覆う。レジストパターン１１０をマスクとして第２のポリシリコン膜１０５をエッチングする。その後、レジストパターン１１０を除去する。
【０００６】
図５（Ｂ）に示すように、第２のポリシリコン膜１０５からなる上部電極１０５ａが残る。
【０００７】
図５（Ｃ）に示すように、キャパシタ誘電体膜１０４及び上部電極１０５ａの表面上に、ＳｉＮ膜１０６を堆積する。ＳｉＮ膜１０６の表面のうち、上部電極１０５ａの上方の領域を内包する領域上にレジストパターン１１１を形成する。レジストパターン１１１をマスクとしてＳｉＮ膜１０６及びキャパシタ誘電体膜１０４をエッチングする。その後、レジストパターン１１１を除去する。
【０００８】
図６（Ａ）に示すように、上部電極１０５ａを被覆するようにＳｉＮ膜１０６ａが残り、その下にキャパシタ誘電体膜１０４ａが残る。第１のポリシリコン膜１０３の表面のうち、活性領域上のゲート電極に対応する領域をレジストパターン１０８で覆う。レジストパターン１０８及びＳｉＮ膜１０６ａをマスクとして第１のポリシリコン膜１０３をエッチングする。
【０００９】
図６（Ｂ）に示すように、活性領域のゲート絶縁膜上にゲート電極１０３ｂ及び１０３ｃが残る。また、ＳｉＮ膜１０６ａの下に、第１のポリシリコン膜１０３からなる下部電極１０３ａが残る。このようにして、下部電極１０３ａ、キャパシタ誘電体膜１０４ａ、及び上部電極１０５ａからなるキャパシタ１０９が形成される。
【００１０】
通常のＭＩＳＦＥＴ形成工程を経て、ｎ型ウェル１０２が形成されている活性領域内にｐチャネルＭＩＳＦＥＴを形成し、ｐ型の活性領域内にｎチャネルＭＩＳＦＥＴを形成する。
【００１１】
【発明が解決しようとする課題】
図５及び図６に示す方法では、キャパシタ１０９を形成するために、図５（Ａ）に示す上部電極に対応するレジストパターン１１０、及び図５（Ｃ）に示す下部電極に対応するレジストパターン１１１を用いた２回のフォトリソグラフィ工程が必要となる。すなわち、ＭＩＳＦＥＴを形成する工程の他に、２回のフォトリソグラフィ工程が加わる。
【００１２】
また、図５（Ａ）に示すレジストパターン１１０をマスクとしてキャパシタ誘電体膜１０４までをエッチングし、その後、キャパシタの下部電極とゲート電極とを１回のフォトリソグラフィ工程で形成する方法も提案されている。この方法によると、１回のフォトリソグラフィ工程の増加で、キャパシタを形成することができる。しかし、この方法では、キャパシタの上部電極の側面と下部電極の上面とが、キャパシタ誘電体膜の側面のみを介して隔離されることになる。このため、キャパシタの耐圧の低下や漏れ電流の増加が生じやすくなる。
【００１３】
本発明の目的は、フォトリソグラフィ工程の増加を抑制し、信頼性の高いキャパシタを形成することができる半導体装置の製造方法を提供することである。
【００１４】
本発明の他の目的は、フォトリソグラフィ工程の増加を抑制し、信頼性の高いキャパシタを形成することが可能な半導体装置を提供することである。
【００２０】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の表面に素子分離構造体を形成し、ＭＩＳＦＥＴ形成用の活性領域を画定する工程と、前記活性領域の表面上に、ゲート絶縁膜を形成する工程と、前記素子分離構造体及びゲート絶縁膜の上に、第１の導電膜を堆積する工程と、前記第１の導電膜の上にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜の上に、第２の導電膜を堆積する工程と、前記第２の導電膜をパターニングし、前記素子分離構造体の一部の領域の上方に該第２の導電膜からなる上部電極を残す工程と、前記上部電極及びキャパシタ誘電体膜を覆うように、第１の絶縁膜を堆積する工程と、前記第１の絶縁膜を異方性エッチングし、前記上部電極の側面上に第１のスペーサ絶縁膜を残す工程と、前記上部電極及び第１のスペーサ絶縁膜に覆われていない領域の前記キャパシタ誘電体膜を除去し、前記第１の導電膜を露出させる工程と、前記第１の導電膜の表面のうち前記上部電極と第１のスペーサ絶縁膜とが配置された領域を内包する領域、及び前記活性領域上に形成されるＭＩＳＦＥＴのゲート電極に対応する領域とを第１のマスクパターンで覆う工程と、前記第１のマスクパターンをマスクとして前記第１の導電膜をエッチングし、前記上部電極の下に前記第１の導電膜からなる下部電極を残し、前記活性領域の上に第１の導電膜からなるゲート電極を残す工程とを有する半導体装置の製造方法が提供される。
【００２１】
第１のマスクパターンで下部電極とゲート電極の両方が形成される。このため、フォトリソグラフィ工程の回数を低減することができる。
【００２２】
第１及び第２の導電膜を、シリコン膜で形成してもよい。
【００２５】
【発明の実施の形態】
図１及び図２を参照して、本発明の第１の実施例について説明する。
【００２６】
図１（Ａ）に示すように、不純物として硼素（Ｂ）が２×１０１５ｃｍ−３添加されｐ型導電性を付与されたシリコン基板１の表面層の一部の領域に、ｎ型ウェル３を形成する。ｎ型ウェル３の形成は、例えばリン（Ｐ）を、加速エネルギ２００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２の条件でイオン注入することにより行う。
【００２７】
シリコン基板１の表面上にトレンチ型の素子分離構造体２を形成する。素子分離構造体２は、例えば素子分離領域に溝を形成し、溝内を含む基板全面上にＳｉＯ２  膜を堆積し、このＳｉＯ２  膜を化学機械研磨（ＣＭＰ）して溝内にのみＳｉＯ２  膜を残すことにより形成される。素子分離構造体２により、ｎ型ウェル３内に活性領域４Ｐが画定され、シリコン基板１のｐ型表面層の領域に活性領域４Ｎが画定される。
【００２８】
活性領域４Ｐ及び４Ｎの表面層を熱酸化することにより、それぞれの活性領域上に厚さ約５ｎｍのゲート絶縁膜５Ｐ及び５Ｎを形成する。
【００２９】
素子分離構造体２及びゲート絶縁膜５Ｐ、５Ｎの上に、厚さ２００ｎｍの第１のポリシリコン膜６を堆積する。第１のポリシリコン膜６の堆積は、例えばＳｉＨ４  を用いた化学気相堆積（ＣＶＤ）により行う。気相拡散により第１のポリシリコン膜６にリン（Ｐ）を拡散させ、低抵抗化させる。例えば、第１のポリシリコン膜６のシート抵抗を１００Ω／□とする。
【００３０】
なお、気相拡散の代わりに固相拡散、イオン注入等を用いてもよいし、ＣＶＤによる成長中にＰを添加してもよい。また、第１のポリシリコン膜６の代わりにアモルファスシリコン膜を用いてもよいし、シリコン膜と金属シリサイド膜との積層構造、またはシリコン膜と高融点金属膜との積層構造を用いてもよい。
【００３１】
第１のポリシリコン膜６の上に、ＳｉＮからなる厚さ３０ｎｍのキャパシタ誘電体膜７を堆積する。キャパシタ誘電体膜７の堆積は、例えばＳｉＨ４  とＮＨ３  を用いたＣＶＤにより行う。なお、キャパシタ誘電体膜７としてＳｉＮの代わりに、ＳｉＯ２  、ＳｉＯＮを用いてもよいし、他の常誘電体材料または高誘電体材料を用いてもよい。
【００３２】
キャパシタ誘電体膜７の上に、厚さ２００ｎｍの第２のポリシリコン膜８を形成する。第２のポリシリコン膜８の形成は、第１のポリシリコン膜６の形成と同様の方法で行うことができる。第１のポリシリコン膜６の場合と同様に、第２のポリシリコン膜８の代わりにアモルファスシリコン膜を用いてもよいし、シリコン膜と金属シリサイド膜との積層構造、またはシリコン膜と高融点金属膜との積層構造を用いてもよい。
【００３３】
第２のポリシリコン膜８の表面のうち、素子分離構造体２の上方の一部の領域をレジストパターン９で覆う。レジストパターン９をマスクとして第２のポリシリコン膜８をエッチングする。第２のポリシリコン膜８のエッチングは、例えば塩素（Ｃｌ２  ）と酸素（Ｏ２  ）との混合ガスによるドライエッチングにより行う。第２のポリシリコン膜８のエッチング後、レジストパターン９を除去する。
【００３４】
図１（Ｂ）に示すように、素子分離構造体２の一部の領域上に第２のポリシリコン膜８からなる上部電極８ａが残る。上部電極８ａ及びキャパシタ誘電体膜７を覆うように、厚さ２５０ｎｍの第１の絶縁膜１０を堆積する。第１の絶縁膜１０は、キャパシタ誘電体膜７と同一材料により形成される。
【００３５】
第１の絶縁膜１０とその下のキャパシタ誘電体膜７を、反応性イオンエッチング（ＲＩＥ）等により異方性エッチングする。このエッチングは、例えばエッチングガスとしてＣＦ４  とＡｒとの混合ガスを用いて行う。第１の絶縁膜１０とキャパシタ誘電体膜７とが同一の材料で形成されているため、この２層を連続してエッチングすることができる。
【００３６】
図１（Ｃ）に示すように、上部電極８ａの側面上に第１の絶縁膜１０からなる第１のスペーサ絶縁膜１０ａが残る。上部電極８ａと第１のスペーサ絶縁膜１０ａの下に、キャパシタ誘電体膜７ａが残る。第１の絶縁膜１０とキャパシタ誘電体膜７とが区別されることなくエッチングされるため、第１のスペーサ絶縁膜１０ａの側面がキャパシタ誘電体膜７ａの側面に滑らかに連続する。
【００３７】
図２（Ａ）に示すように、上部電極８ａ、第１のスペーサ絶縁膜１０ａ、及びその周囲の第１のポリシリコン膜６の表面を覆うレジストパターン１２ａを形成する。同時に、第１のポリシリコン膜６の表面のうち、活性領域４Ｐと４Ｎ上のゲート電極形成領域を覆うレジストパターン１２ｂ及び１２ｃを形成する。
【００３８】
レジストパターン１２ａ〜１２ｃをマスクとして第１のポリシリコン膜６をエッチングする。このエッチングは、図１（Ａ）の工程で説明した第２のポリシリコン膜８のエッチングと同様の方法で行う。第１のポリシリコン膜６のエッチング後、レジストパターン１２ａ〜１２ｃを除去する。
【００３９】
図２（Ｂ）に示すように、キャパシタ絶縁膜７ａの下に第１のポリシリコン膜６からなる下部電極６ａが残る。さらに、活性領域４Ｐ及び４Ｎの上に、それぞれゲート電極６ｂ及び６ｃが残る。このようにして、素子分離構造体２の上に、下部電極６ａ、キャパシタ誘電体膜７ａ、及び上部電極８ａからなるキャパシタ１５が形成される。
【００４０】
その後、通常のＭＩＳＦＥＴ形成工程を経て、活性領域４Ｐ内に、ソース／ドレイン領域１６Ｐ、及びゲート電極６ｂを含むｐチャネルＭＩＳＦＥＴを形成し、活性領域４Ｎ内にソース／ドレイン領域１６Ｎ、及びゲート電極６ｃを含むｎチャネルＭＩＳＦＥＴを形成する。
【００４１】
上記実施例では、図２（Ａ）の工程において、キャパシタの下部電極とＭＩＳＦＥＴのゲート電極とを１回のパターニングで形成している。このため、キャパシタを形成するために必要となるフォトリソグラフィ工程の増加分は、図１（Ａ）に示す上部電極形成のための１回のみである。しかも、図１（Ｃ）に示すように、キャパシタ誘電体膜７ａを形成した状態の時に、上部電極８ａの露出した表面と下部電極となる第１のポリシリコン膜６の上面とは、第１のスペーサ絶縁膜１０ａの表面及びキャパシタ誘電体膜７ａの側面を介して隔離される。このため、上部電極７ａと下部電極との間のリーク電流に起因する歩留りの低下及び信頼性の低下を防止することができる。
【００４２】
なお、図１（Ｃ）に示す第１のスペーサ絶縁膜１０ａは、図２（Ｂ）に示すゲート電極６ｂ、６ｃの側面上のスペーサ絶縁膜とは別工程で形成される。このため、ＭＩＳＦＥＴの特性等に制約されることなく、第１のスペーサ絶縁膜１０ａの形状を決めることができる。
【００４３】
次に、図３及び図４を参照して、第２の実施例について説明する。第１の実施例の図１（Ｂ）に示す工程までと同様の方法で、第１の絶縁膜１０までの積層構造を形成する。
【００４４】
図３（Ａ）は、第１の実施例の図１（Ｂ）と同様の状態を示す。なお、第１の実施例では、キャパシタ誘電体膜７と第１の絶縁膜１０の一例としてＳｉＮを用いたが、第２の実施例ではＳｉＯ２  を用いる。キャパシタ誘電体膜７及び第１の絶縁膜１０は、例えばＳｉＨ４  とＯ２  を用いたＣＶＤにより堆積する。
【００４５】
図３（Ｂ）に示すように、第１の絶縁膜１０とキャパシタ誘電体膜７との積層を異方性エッチングする。このエッチングは、通常の側壁上のスペーサ絶縁膜形成のための反応性イオンエッチングによる異方性エッチングより入力電力を落とし、段差部を保護する生成物を生じやすい条件で行う。例えば、エッチングガスとしてＣＦ４  、ＣＨＦ３  、及びＡｒを用い、ガス流量をそれぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、及び１０００ｓｃｃｍとし、圧力１５００ｍＴｏｒｒ、入力電力４００Ｗ程度のエッチング条件となる。この場合、ＣＨＦ３  中の水素原子が段差部保護のための生成物の発生に寄与すると考えられる。このような条件で異方性エッチングを行うと、第１のスペーサ絶縁膜１０ａの側面及びキャパシタ誘電体膜７ａの側面の傾斜が緩やかになる。
【００４６】
図３（Ｃ）に示すように、基板の最表面を覆うように、窒化シリコンからなる厚さ約３０ｎｍの反射防止膜２０を堆積する。反射防止膜２０はＳｉリッチの膜であり、ＫｒＦ光源を用いて露光を行う際の反射防止膜として働く。なお、反射防止膜２０としてＳｉリッチの酸窒化シリコンを用いてもよい。
【００４７】
反射防止膜２０の表面のうち、上部電極８ａ、第１のスペーサ絶縁膜１０ａ、及びキャパシタ誘電体膜７ａからなるメサ構造に対応する領域を内包する領域を覆うレジストパターン２１ａを形成する。同時に、反射防止膜２０の表面のうち、活性領域４Ｐと４Ｎ上のゲート電極形成領域を覆うレジストパターン２１ｂ及び２１ｃを形成する。反射防止膜２０を形成しているため、ＫｒＦ光源を用いて微細なレジストパターンを再現性良く形成することができる。
【００４８】
レジストパターン２１ａ〜２１ｃをマスクとして、反射防止膜２０と第１のポリシリコン膜６をエッチングする。反射防止膜２０のエッチングは、例えば、熱燐酸を用いたウェットエッチングにより行う。第１のポリシリコン膜６のエッチングは、図１（Ａ）の工程で説明した第２のポリシリコン膜８のエッチングと同様の方法で行う。第１のポリシリコン膜６のエッチング後、レジストパターン２１ａ〜２１ｃを除去する。
【００４９】
図３（Ｄ）に示すように、キャパシタ絶縁膜７ａの下に第１のポリシリコン膜６からなる下部電極６ａが残る。さらに、活性領域４Ｐ及び４Ｎの上に、それぞれゲート電極６ｂ及び６ｃが残る。このようにして、素子分離構造体２の上に、下部電極６ａ、キャパシタ誘電体膜７ａ、及び上部電極８ａからなるキャパシタ１５が形成される。
【００５０】
キャパシタ１５、ゲート電極６ｂ及び６ｃの上面には、それぞれ反射防止膜２０ａ、２０ｂ、及び２０ｃが残っている。この状態で、半導体基板１の表面層のうちゲート電極６ｂ及び６ｃの各々の両側の領域に、ＬＤＤ構造用のイオン注入を行う。ゲート電極６ｂの両側の領域には、ＢＦ２  イオンを、加速エネルギ２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でイオン注入し、ゲート電極６ｃの両側の領域には、Ｐイオンを、加速エネルギ２０ｋｅＶ、ドーズ量５×１０１３ｃｍ−２の条件でイオン注入する。
【００５１】
図４（Ａ）に示すように、活性領域４Ｐの表面層の一部に、ｐ型の低濃度拡散領域２５Ｐが形成され、活性領域４Ｎの表面層の一部に、ｎ型の低濃度拡散領域２５Ｎが形成される。
【００５２】
半導体基板１の最表面上に、第２の絶縁膜を堆積し、この第２の絶縁膜を異方性エッチングし、ゲート電極６ｂ及び６ｃの側面上にそれぞれ第２のスペーサ絶縁膜２３ｂ及び２３ｃを残す。このとき、下部電極６ａの側面上にもスペーサ絶縁膜２３ａが残る。第１のスペーサ絶縁膜７ａの側面が急斜面になっていると、その斜面上にも第２の絶縁膜の一部が残り易くなる。
【００５３】
本実施例においては、第１のスペーサ絶縁膜７ａの側面を緩斜面としているため、約１０〜２０％程度のオーバエッチングを行うことにより、その斜面上に第２の絶縁膜が残ることを回避できる。この斜面上に第２の絶縁膜が残らないようにするためには、半導体基板１の表面を基準とした第１のスペーサ絶縁膜７ａの側面の最大傾斜角を４５°未満とすることが好ましい。
【００５４】
半導体基板１の表面層のうち、ゲート電極６ｂと第２のスペーサ絶縁膜２３ｂからなるメサ構造、及びゲート電極６ｃと第２のスペーサ絶縁膜２３ｃからなるメサ構造の各々の両側の領域に、ソース／ドレイン領域形成用のイオン注入を行う。ゲート電極６ｂを含むメサ構造の両側の領域には、ＢＦ２  イオンを、加速エネルギ２０ｋｅＶ、ドーズ量３×１０１５ｃｍ−２の条件でイオン注入し、ゲート電極６ｃを含むメサ構造の両側の領域には、砒素を、加速エネルギ３０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件でイオン注入する。
【００５５】
図４（Ｂ）に示すように、ゲート電極６ｂの両側の基板表面層にＬＤＤ構造を有するｐ型ソース／ドレイン領域２６Ｐが形成され、ゲート電極６ｃの両側の基板表面層にＬＤＤ構造を有するｎ型ソース／ドレイン領域２６Ｎが形成される。
【００５６】
キャパシタ１５の上、及びゲート電極６ｂ、６ｃの上に残っている反射防止膜２０ａ〜２０ｃを除去する。反射防止膜２０ａ〜２０ｃの除去は、例えば熱燐酸系のエッチャントを用いて行う。エキシマ光源等に対して反射防止膜として最適化した窒化シリコン膜は、通常の熱ＣＶＤによる窒化シリコン膜に比べて、絶縁性が極めて弱くなっている。このため、第１のスペーサ絶縁膜１０ａの斜面上に反射防止膜２０ａが残留すると、残留した反射防止膜２０ａのために上部電極８ａと下部電極６ａとの間の絶縁耐圧が低下したり、両者間にリーク電流が流れてしまう場合がある。
【００５７】
本実施例の場合には、図４（Ａ）の第２のスペーサ絶縁膜２３ａ〜２３ｃを形成するときに、上述のように第１のスペーサ絶縁膜１０ａの斜面上にＳｉＯ２  からなる絶縁膜が残らない。このため、熱燐酸により、第１のスペーサ絶縁膜１０ａの斜面上の反射防止膜２０ａを容易に除去することができ、リーク電流の発生を防止することができる。
【００５８】
図４（Ｃ）に示すように、上部電極８ａ、下部電極６ａ、ゲート電極６ｂ、６ｃ、及びソース／ドレイン領域２６Ｐ、２６Ｎの表面上に、金属シリサイドからなる低抵抗膜２８を形成する。以下、低抵抗膜２８の形成方法を簡単に説明する。
【００５９】
まず、弗酸系エッチャントを用いて、基板の表面の洗浄及び表面に形成された酸化シリコン膜の除去を行う。基板最表面上に、シリコンとシリサイド化合物を形成する金属、例えばＣｏ、Ｔｉ、Ｍｏ、Ｐｔ等からなる金属膜を堆積する。この金属膜の堆積は、例えばこれらの金属ターゲットをＡｒ雰囲気中でスパッタすることにより行う。基板を加熱し、金属膜とその下のシリコン領域とのシリサイド反応を進める。その後、未反応の金属膜を除去する。このようにして、所望の領域に自己整合的に金属シリサイドからなる低抵抗膜２８が形成される。
【００６０】
キャパシタ１５による基板表面の段差を少なくするために、上部電極８ａを薄く形成することが好ましい。上部電極８ａを薄くすると、一般的には、その側面上のスペーサ絶縁膜による上部電極８ａと下部電極６ａとの隔離領域が狭くなる。本実施例においては、上部電極８ａの側面上の第１のスペーサ絶縁膜１０ａを、ゲート電極６ｂ、６ｃの側面上の第２のスペーサ絶縁膜２３ｂ、２３ｃの形成とは別の工程で、幅広に形成することができる。このため、シリサイド反応時の金属のはい上がり現象等による上部電極８ａと下部電極６ａとの間の短絡を防止することができる。
【００６１】
また、図４（Ａ）の工程で、反射防止膜２０ａ〜２０ｃを除去する前に、第２のスペーサ絶縁膜２３ａ〜２３ｃを形成している。このため、反射防止膜２０ａ〜２０ｃの除去工程で用いる熱燐酸によるＭＩＳ構造界面の汚染を防止することができる。
【００６２】
なお、第２の実施例においても、第１の実施例の場合と同様に、１回のフォトリソグラフィ工程の増加でキャパシタを形成することができる。
【００６３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、キャパシタの上部電極と下部電極との間のリーク電流による信頼性の低下を防止することができる。また、ＭＩＳＦＥＴとキャパシタとを形成する際に、ＭＩＳＦＥＴの形成のためのフォトリソグラフィ工程に対して追加するフォトリソグラフィ工程の数を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の製造工程を説明するための基板の断面図（その１）である。
【図２】本発明の第１の実施例による半導体装置の製造工程を説明するための基板の断面図（その２）である。
【図３】本発明の第２の実施例による半導体装置の製造工程を説明するための基板の断面図（その１）である。
【図４】本発明の第２の実施例による半導体装置の製造工程を説明するための基板の断面図（その２）である。
【図５】従来例による半導体装置の製造工程を説明するための基板の断面図（その１）である。
【図６】従来例による半導体装置の製造工程を説明するための基板の断面図（その２）である。
【符号の説明】
１  シリコン基板
２  素子分離構造体
３  ｎ型ウェル
４Ｐ、４Ｎ  活性領域
５Ｐ、５Ｎ  活性領域
６  第１のポリシリコン膜
６ａ  下部電極
６ｂ、６ｃ  ゲート電極
７  キャパシタ誘電体膜
８  第２のポリシリコン膜
８ａ  上部電極
９、１２ａ〜１２ｃ、２１ａ〜２１ｃ  レジストパターン
１０  第１の絶縁膜
１０ａ  第１のスペーサ絶縁膜
１５  キャパシタ
１６Ｐ、１６Ｎ  ソース／ドレイン領域
２０  反射防止膜
２５Ｐ  ｐ型低濃度拡散領域
２５Ｎ  ｎ型低濃度拡散領域
２６Ｐ  ｐ型ソース／ドレイン領域
２６Ｎ  ｎ型ソース／ドレイン領域
２８  低抵抗膜
【図１】
0003626009.tif 000002
【図２】
0003626009.tif 000003
【図３】
0003626009.tif 000004
【図４】
0003626009.tif 000005
【図５】
0003626009.tif 000006
【図６】
0003626009.tif 000007