(57)【特許請求の範囲】
【請求項１】
半導体基板に形成され、該基板の導電型と反対の導電型を有するドレインおよびソースと、前記ソースおよびドレイン間の電流を制御するためのゲートと、前記基板内で前記ドレインから拡がる空乏層の前記ソースへ向けての伸長を抑制すべく前記基板内でソースを取り囲んで形成され前記基板と同一導電型を有しかつ前記基板の不純物濃度よりも高い不純物濃度を有する空乏層抑制領域とを含み、該空乏層抑制領域に取り囲まれて前記ソースと前記空乏層抑制領域との間に配置され、該空乏層抑制領域と同一導電型を有しかつ該空乏層抑制領域の不純物濃度よりも更に高い不純物濃度を有する空乏層抑制補助領域が形成されていることを特徴とする半導体装置。
【請求項２】
さらに、前記ドレインと同一導電型を有しかつ該ドレインの不純物濃度よりも低い不純物濃度を有し、前記基板内で前記ドレインを取り囲む空乏層拡大領域と、前記空乏層抑制領域内で前記ソースに隣接して形成され、前記空乏層抑制領域と同一導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有し前記基板の電位が浮動することを防止するための基板電極領域とを含み、該基板電極領域と一体的に前記空乏層抑制補助領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、前記半導体基板上にゲート酸化膜を介して前記空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、イオン注入法により、前記空乏層抑制領域内の所定の深さ位置に該空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第１の不純物注入領域を形成し、かつマスクを用いたイオン注入法により、前記空乏層抑制領域内の前記第１の不純物注入領域上および前記空乏層拡大領域内に、前記空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する第２および第３の不純物注入領域をそれぞれ形成すること、マスクを用いたイオン注入法により、前記空乏層抑制領域内の前記第２の不純物注入領域に隣接して、前記空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第４の不純物注入領域を形成すること、前記第１ないし第４の不純物注入領域の活性化を図るべく、前記半導体基板に熱処理を施すことを含む、半導体装置の製造方法。
【請求項４】
半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、前記半導体基板上にゲート酸化膜を介して前記空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、マスクを用いたイオン注入法により、前記空乏層抑制領域内の所定の深さ位置に該空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第１の不純物注入領域を形成しかつ前記空乏層抑制領域内の前記第１の不純物注入領域上および前記空乏層拡大領域内に前記空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する第２および第３の不純物注入領域をそれぞれ形成すること、前記マスクの除去後、前記第１ないし第３の不純物注入領域の活性化を図りかつ前記第２および第３の不純物注入領域上に前記第４の不純物注入領域上におけるよりも膜厚の大きな酸化膜を形成すべく、前記半導体基板に熱処理を施すこと、前記酸化膜の膜厚の大きな部分をマスクとして、イオン注入法により、前記空乏層抑制領域内の前記第２の不純物注入領域に隣接して、前記空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第４の不純物注入領域を形成すること、該第４の不純物注入領域の活性化を図るべく前記半導体基板に熱処理を施すことを含む、半導体装置の製造方法。
【請求項５】
半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、前記半導体基板上にゲート酸化膜を介して前記空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、前記空乏層抑制領域の一部を覆うマスクを形成し、該空乏層抑制領域の露出する部分および前記空乏層拡大領域に、イオン注入法により、前記空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する不純物注入領域をそれぞれ形成すること、前記マスクを利用したイオン注入法により、前記空乏層抑制領域における前記マスク直下および前記空乏層抑制領域における前記不純物注入領域直下に前記空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する不純物注入領域を同時的に形成すること、熱処理により、前記各不純物注入領域の活性化を図ることを含む、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタ（ＦＥＴ）のような半導体装置およびその製造方法に関し、特に、耐圧特性に優れた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＦＥＴでは、半導体基板上にゲート酸化膜を介して形成されたゲートへの印加電圧であるゲート電圧の有無により、半導体基板に形成されたソースおよびドレイン間の電流の導通が制御される。
ゲート電圧が印加されていないときのソースおよびドレイン間の耐電圧特性の向上を図るために、一般的には、半導体基板内に、ドレインから拡がる空乏層の拡大を図るための空乏層拡大領域が、ドレインを取り囲むように形成される。
【０００３】
この空乏層拡大領域により拡大された空乏層がソースに達すると、空乏層を経る短絡電流により、ソースおよびドレイン間でいわゆるパンチスルー現象が生じ、逆に、耐圧性の低下を招く。
そのため、この空乏層のソースへの伸長を抑制して、パンチスルー現象を防止するために、半導体基板には、空乏層拡大領域と共に、ソースを取り囲む空乏層抑制領域が形成される。
【０００４】
ところで、このような空乏層抑制領域は、半導体基板と同一の導電型を有し該半導体基板の不純物濃度よりも高い不純物濃度の領域で構成される。この空乏層抑制領域の形成には、一般的に、イオン注入法が用いられている。このイオン注入法では、半導体基板へ不純物イオンが注入された後、熱処理によるドライブインにより、不純物が活性化され、これにより不純物注入領域が空乏層抑制領域として所定の抑制機能を発揮する。
【０００５】
【発明が解決しようとする課題】
しかしながら、不純物の注入およびそれに引き続くドライブインの各工程で、空乏層抑制領域の深さ寸法を正確に制御することは容易ではない。
そのために、空乏層抑制領域の深さにばらつきが生じ易く、ソースの下方における空乏層抑制領域の厚さ寸法にばらつきが生じ易い。このばらつきはパンチスルーによるソースドレイン間の耐圧特性のばらつきの原因となる。
そこで、より安定した耐圧特性を示す半導体装置およびその製造方法の出現が待望されていた。
【０００６】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成１〉
本発明に係る半導体装置は、半導体基板に形成され、該半導体基板の導電型と反対の導電型を有するドレインおよびソースと、該ソースおよびドレイン間の電流を制御するためのゲートと、半導体基板内でドレインから拡がる空乏層のソースへ向けての伸長を抑制すべく半導体基板内でソースを取り囲んで形成され、半導体基板と同一導電型を有しかつ半導体基板の不純物濃度よりも高い不純物濃度を有する空乏層抑制領域とを含み、該空乏層抑制領域に取り囲まれてソースと空乏層抑制領域との間に配置され、該空乏層抑制領域と同一導電型を有しかつ該空乏層抑制領域の不純物濃度よりも更に高い不純物濃度を有する空乏層抑制補助領域が形成されていることを特徴とする（請求項１に対応）。
【０００７】
ここで、空乏層抑制補助領域と、空乏層抑制領域とにおける不純物濃度の比較は、それぞれの領域での最大不純物濃度、すなわちピーク濃度の比較を意味する。従って、空乏層抑制補助領域の不純物濃度が空乏層抑制領域のそれよりも高いと言うことは、前者の不純物ピーク濃度が後者のそれよりも高いことを意味する。
以下、各領域での不純物濃度の比較は、比較すべき各領域での最大不純物濃度すなわちピーク濃度の比較である。
【０００８】
〈作用１〉
本発明に係る半導体装置では、ドレインから拡がる空乏層がソースへ向けて伸長することを抑制すべくソースを取り囲んで形成される空乏層抑制領域に関連して、この空乏層抑制領域と該空乏層抑制領域に取り囲まれるソースとの間に空乏層抑制補助領域が形成される。
この空乏層抑制補助領域は、空乏層抑制領域の不純物濃度よりも高い不純物濃度を示すことから、空乏層抑制領域における空乏層抑制効果よりも高い抑制効果を発揮する。
【０００９】
本発明に係る半導体装置では、空乏層抑制領域よりも高い抑制効果を示す空乏層抑制補助領域が、空乏層抑制領域の深さ寸法の影響を最も受け易いソースの下方で、該ソースと空乏層抑制領域との間に挿入されている。
従って、空乏層抑制領域の深さ寸法のばらつきにより、ソースの下方における空乏層抑制領域の厚さ寸法にばらつきが生じても、両者間に介在しかつ空乏層抑制領域よりも高い抑制効果を示す空乏層抑制補助領域が空乏層のソースへの伸長を確実に抑制することから、空乏層抑制領域の深さ寸法のばらつきに拘わらず、空乏層抑制補助領域によって適正な空乏層抑制効果を達成することができる。
これにより、確実にパンチスルー現象が防止され、このパンチスルー現象による耐圧性の低下が防止されることから、安定した耐圧特性が得られる。
【００１０】
〈構成２〉
また、本発明に係る半導体装置の製造方法は、半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、半導体基板上にゲート酸化膜を介して空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、イオン注入法により、空乏層抑制領域内の所定の深さ位置に該空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第１の不純物注入領域を形成し、かつマスクを用いたイオン注入法により、空乏層抑制領域内の第１の不純物注入領域上および空乏層拡大領域内に、該空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する第２および第３の不純物注入領域をそれぞれ形成すること、マスクを用いたイオン注入法により、空乏層抑制領域内の第２の不純物注入領域に隣接して、空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第４の不純物注入領域を形成すること、第１ないし第４の不純物注入領域の活性化を図るべく、半導体基板に熱処理を施すことを含む（請求項３に対応）。
【００１１】
〈作用２〉
本発明の半導体装置の製造方法によれば、第２の不純物注入領域の活性化により空乏層抑制領域内にソースが形成され、第３の不純物注入領域の活性化により空乏層拡大領域内にドレイン領域が形成される。また、第１の不純物注入領域の活性化により、空乏層抑制領域内で該空乏層抑制領域とソースとの間に空乏層抑制補助領域が形成され、第４の不純物注入領域の活性化により半導体基板電位浮動防止用電極が形成される。
従って、耐圧特性に優れた本発明に係る半導体装置を比較的容易かつ能率的に製造することができる。
【００１２】
〈構成３〉
さらに、本発明に係る半導体装置の製造方法は、半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、半導体基板上にゲート酸化膜を介して空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、マスクを用いたイオン注入法により、空乏層抑制領域内の所定の深さ位置に該空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第１の不純物注入領域を形成しかつ空乏層抑制領域内の第１の不純物注入領域上および空乏層拡大領域内に空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する第２および第３の不純物注入領域をそれぞれ形成すること、マスクの除去後、前記第１ないし第３の不純物注入領域の活性化を図りかつ第２および第３の不純物注入領域上に前記第４の不純物注入領域上におけるよりも膜厚の大きな酸化膜を形成すべく、前記半導体基板に熱処理を施すこと、酸化膜の膜厚の大きな部分をマスクとして、イオン注入法により、空乏層抑制領域内の第２の不純物注入領域に隣接して、空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第４の不純物注入領域を形成すること、第４の不純物注入領域の活性化を図るべく半導体基板に熱処理を施すことを含む（請求項４に対応）。
【００１３】
〈作用３〉
本発明に係る半導体製造方法では、半導体基板電位浮動防止用電極の形成のための第４の不純物注入領域への選択的なイオン注入に用いるマスクとして、ソースおよびドレインのための第２および第３の不純物注入領域上に形成される膜厚の大きな酸化膜が利用される。
半導体基板の熱酸化により、その表面に酸化膜を成長させるとき、不純物濃度の高い領域における成長厚さは、不純物濃度の低い領域におけるそれよりも小さい。この性質を利用して、第２および第３の不純物注入領域上には、これらの不純物濃度よりも低い不純物濃度を示す空乏層抑制領域における第２の不純物注入領域外上に成長する酸化膜よりも膜厚の大きな酸化膜が選択的に形成される。
この膜厚の大きな部分をマスクとする選択的なイオン注入により、フォトリソグラフィのような格別なマスク形成のための工程を付加することなく第４の不純物注入領域を形成し、その活性化により、半導体基板電位浮動防止用電極電極を能率的に形成することができる。
【００１４】
〈構成４〉
さらに、本発明に係る半導体装置の製造方法は、半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、半導体基板上にゲート酸化膜を介して空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、空乏層抑制領域の一部を覆うマスクを形成し、該空乏層抑制領域の露出する部分および空乏層拡大領域に、イオン注入法により、空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する不純物注入領域をそれぞれ形成すること、マスクを利用したイオン注入法により、空乏層抑制領域におけるマスク直下および空乏層抑制領域における不純物注入領域直下に空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する不純物注入領域を同時的に形成すること、熱処理により、各不純物注入領域の活性化を図ることを含む（請求項５に対応）。
【００１５】
〈作用４〉
本発明に係る半導体製造方法では、空乏層抑制領域に形成される空乏層抑制補助領域のための第１の不純物注入領域および半導体基板電位浮動防止用電極のための第４の不純物注入領域が同時的なイオン注入により形成される。
半導体基板電位浮動防止用電極のための第４の不純物注入領域は半導体基板の表面に形成されるが、空乏層抑制補助領域は、第４の不純物注入領域に近接してそれよりも深い位置に形成される。
そこで、第４の不純物領域上に形成されるマスクを利用して、マスク直下の第４の不純物領域と、マスクから露出する第１の不純物注入領域とで、注入イオンの加速エネルギーおよびマスクの厚さ寸法に応じて、イオンの注入深さを適正に制御することができる。これにより、深さ位置の異なる２つの領域への不純物の同時的な注入により、第１の不純物注入領域および第４の不純物注入領域を同時的に形成することができる。
【００１６】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例１〉
図１は、本発明に係る半導体装置の製造工程を示す。図１には、例えばｐ型シリコン基板のようなｐ型半導体基板を用いたｎチャンネルＭＯＳＦＥＴの製造工程の例が示されている。
【００１７】
図１（ａ）に示されているように、例えばｐ型の導電型を示すシリコンからなるｐ型の半導体基板１０の所定箇所には、空乏層拡大領域１１が形成される。
空乏層拡大領域１１は、半導体基板１０の不純物とは反対の導電型である、ｎ型の導電型を示す。この空乏層拡大領域１１は、従来よく知られたイオン注入および熱処理により形成することができる。
【００１８】
空乏層拡大領域１１の形成のために、不純物が所定箇所に選択的に注入される。選択的なイオン注入のために、従来よく知られているように、例えば５０００Ａ゜の厚さ寸法を有するシリコン酸化膜１２が半導体基板１０上に形成される。また、このシリコン酸化膜１２に、フォトリソグラフィおよびエッチング技術を用いて、開口部１２ａが形成される。
【００１９】
半導体基板１０の開口部１２ａへの露出面には、この露出面をイオン注入による損傷から保護するための例えば５００Ａ゜の厚さ寸法を有するシリコン酸化膜１３が形成される。
開口部１２ａが形成されたシリコン酸化膜１２をマスクとして、半導体基板１０のシリコン酸化膜１３により表面が保護された部分には、イオン注入法により、ドナーである例えばリンが、１５０ｋｅＶのエネルギーで、５×１０１２個／ｃｍ２  の密度となるように注入される。
【００２０】
その後、半導体基板１０は、窒素雰囲気下で、例えば１２００℃、４０分間の熱処理を受ける。この熱処理により、注入イオンはドライブイン処理を受ける。このドライブイン処理により、不純物注入領域（１１）の不純物が活性化され、その結果、不純物注入領域（１１）により、ｎ−  型拡散層からなる空乏層拡大領域１１が形成される。
【００２１】
空乏層拡大領域１１の形成後、例えばフッ酸等を用いて、シリコン酸化膜１２およびシリコン酸化膜１３が除去される。
その後、図１（ｂ）に示されているような空乏層抑制領域１４のための所定領域およびその近傍に、前記したと同様なマスクを用いた選択的なイオン注入法により、アクセプタである例えばボロンが、１５０ｋｅＶのエネルギーで、２．５×１０１２個／ｃｍ２  の密度となるように、注入される。
その後、窒化膜を用いる従来よく知られたＬＯＣＯＳ法を用いて、空乏層拡大領域１１および前記したボロン注入領域を活性領域として露出させる約８０００Ａ゜の厚さ寸法を有するフィールド酸化膜１５が形成される。
【００２２】
このＬＯＣＯＳ法に関連する熱処理により、不純物として注入された前記ボロンがドライブイン処理を受ける。このドライブイン処理により、前記不純物ボロンが活性化され、このボロンの活性化により、ｐ型拡散層からなる空乏層抑制領域１４が形成される。
空乏層抑制領域１４は、半導体基板１０と同一のｐ型の導電型であり、半導体基板１０の不純物濃度よりも高い不純物濃度を示す。
【００２３】
フィールド酸化膜１５から露出する前記活性領域のうち、ゲート１６（図１（ｃ）参照）が形成される活性領域には、従来よく知られた熱処理により、例えば４００Ａ゜の厚さを有するゲート酸化膜１７が形成される。
【００２４】
空乏層拡大領域１１および空乏層抑制領域１４の形成後、図１（ｃ）に示されているように、例えば従来よく知られたＣＶＤ法により、例えば４０００Ａ゜の厚さ寸法を有するポリシリコンがゲート酸化膜１７上およびフィールド酸化膜１５上に形成される。このポリシリコンを含む積層体は、マスク形成のためのホトリソグラフィを利用した選択的なエッチング処理を受け、これにより、前記活性領域上で空乏層抑制領域１４に伸びるゲート１６が形成される。
【００２５】
ゲート１６の形成後、ホトリソグラフィを利用して形成される図示しないマスクを用いた選択的なイオン注入法により、空乏層抑制領域１４内の所定箇所（１８）に、空乏層抑制領域１４の底部から間隔ｈをおくように、例えばボロンが１５０ｋｅＶのエネルギーで、１×１０１４個／ｃｍ２  の密度となるように、注入される。このボロン注入により、第１の不純物注入領域（１８）が形成される。
この第１の不純物注入領域（１８）の形成のためのボロン注入では、ゲート１６がマスク作用の一部を担うことから、半導体基板１０のゲート１６下にボロンが注入されることはない。
【００２６】
第１の不純物注入領域（１８）の形成後、ホトリソグラフィを利用して形成されるマスクを用いた前記したと同様な選択的なイオン注入法により、空乏層抑制領域１４内における第１の不純物注入領域（１８）上の所定箇所（１９）および空乏層拡大領域１１内の所定箇所（２０）のそれぞれに、ドナーとなる例えばヒ素が４０ｋｅＶのエネルギーで、５×１０１５個／ｃｍ２  の密度となるように、注入される。
第１の不純物注入領域（１８）上への前記したヒ素イオンの注入により、第２の不純物注入領域（１９）が形成され、空乏層拡大領域１１内への前記したヒ素イオン注入により、第３の不純物注入領域（２０）が形成される。
【００２７】
さらに、空乏層抑制領域１４内の第２の不純物注入領域（１９）を除く残部に、同様なホトリソグラフィを利用して形成されるマスクを用いた選択的なイオン注入法により、例えばボロンが３５〜４０ｋｅＶのエネルギーで、２×１０１５個／cm２ の密度となるように、注入される。このボロンイオンの注入により、第１の不純物注入領域（１８）上には、第２の不純物注入領域（１９）に隣接して第４の不純物注入領（２１）が形成される。
【００２８】
これら空乏層抑制領域１４内の第１、第２および第４の各不純物注入領域（１８、１９および２１）および空乏層拡大領域１１内の第３の不純物注入領域（２０）の形成後、半導体基板１０には、熱処理が施される。
【００２９】
半導体基板１０への熱処理により、図１（ｄ）に示されているように、空乏層拡大領域１１内の第３の不純物注入領域（２０）に注入されたヒ素は、ドライブイン処理を受けることにより、活性化を受ける。
その結果、空乏層拡大領域１１内には、半導体基板１０の表面部分への露出面を除く部分が空乏層拡大領域１１に取り囲まれ、この空乏層拡大領域１１と同一導電型であるｎ型を示す、ｎ＋  型拡散層からなるドレイン２０が、形成される。
このドレイン２０を取り囲む空乏層拡大領域１１の不純物濃度は、ドレイン２０の不純物濃度よりも、低い値を示す。
【００３０】
また、半導体基板１０への前記した熱処理により、空乏層抑制領域１４内の第１、第２および第４の不純物注入領域（１８、１９および２１）の各不純物イオンは、ドライブイン処理を受けて、それぞれ活性化される。
第１の不純物注入領域（１８）上の第２の不純物注入領域（１９）のヒ素が活性化を受けることにより、第１の不純物注入領域（１８）上に、ドレイン２０と同一導電型を示すｎ＋  型拡散層からなるソース１９が形成される。
【００３１】
また、第１の不純物注入領域（１８）上の第４の不純物注入領域（２１）のボロンが活性化を受けることにより、第１の不純物注入領域（１８）上には、ソース１９に隣接したｐ＋  型拡散層（２１）が形成される。このｐ＋  型拡散層（２１）は、空乏層抑制領域１４と同一導電型を示し、空乏層抑制領域１４の不純物濃度よりも高い不純物濃度を示す。
これにより、ｐ＋  型拡散層２１は、半導体基板１０から空乏層抑制領域１４を経る順方向接続を可能とすることにより、従来におけると同様な半導体基板１０の表面での基板電位浮動防止用電極２１として、利用される。この電極２１は、通常、ソース１９と同電位におかれる。
【００３２】
さらに、第１の不純物注入領域（１８）のボロンが活性化を受けることにより、ソース１９の下方には、該ソースと空乏層抑制領域１４との間に介在しかつ電極２１と一体的なｐ型拡散層（１８）が形成される。
このｐ型拡散層（１８）は、空乏層抑制領域１４と同一の導電型を示し、しかも空乏層抑制領域１４の不純物濃度よりも高い不純物濃度を有する。
【００３３】
そのため、ドレイン２０およびソース１９間に所定の電圧が印加されると、図１（ｄ）に示すとおり、空乏層拡大領域１１の存在により、この空乏層拡大領域１１を取り巻いて形成される空乏層２２は、空乏層抑制領域１４の存在により、ソース１９へ向けての伸長を抑制される。
【００３４】
さらに、本発明に係る前記ＭＯＳＦＥＴでは、ソース１９の下方における該ソースと空乏層抑制領域１４との間に、ｐ型拡散層（１８）が形成されている。
このｐ型拡散層（１８）は空乏層抑制領域１４と同一導電型を示すことにより、空乏層抑制領域１４と同様な空乏層抑制作用を示す。しかも、ｐ型拡散層（１８）は、空乏層抑制領域１４の不純物濃度よりも高い不純物濃度を示す。そのため、ｐ型拡散層（１８）は、空乏層抑制領域１４の抑制作用よりも、強い抑制作用を発揮し、これにより、空乏層抑制補助領域１８として、作用する。
【００３５】
その結果、空乏層抑制領域１４の深さ寸法のばらつきに拘わらず、空乏層２２がソース１９の近傍に拡張することを確実に防止することができる。
特に、ソース１９の底部におけるドレイン２０の側に位置する角部は、一般的に、電位の集中を受け易く、この角部で絶縁破壊を生じ易い。
しかしながら、ソース１９の下方に位置する空乏層抑制補助領域１８が、ソース１９と空乏層２２との間に、絶縁破壊を防止するに適正な間隔を確保する。
従って、空乏層抑制領域１４が形成される深さ寸法の製作誤差等によるばらつきに拘わらす、確実にパンチスルー現象を発生を抑制することができる。
このことから、ゲート１６がゲート電圧を受けない限り、ドレイン２０およびソース１９間の絶縁性能を従来のＭＯＳＦＥＴよりも高めることができ、ばらつきのない均一な耐電圧特性を得ることができる。
【００３６】
図１（ｄ）に示した例では、空乏層抑制補助領域１８は、ソース１９の側方からドレイン２０の側へはみ出さない。この例に代えて、空乏層抑制補助領域１８をソース１９の側方からドレイン２０の側へはみ出して形成することができる。しかしながら、半導体基板１０の表面近傍におけるソース１９とドレイン２０との間の領域は、ゲート１６へのゲート電圧の印加時に、チャンネルが形成される領域であり、ソース１９からその側方へはみ出す空乏層抑制補助領域は、このチャンネルの不純物濃度の変更をもたらす虞がある。そのため、このチャンネルの不純物濃度の変更によるＭＯＳＦＥＴの例えば閾値等の電気特性の変更をもたらすことなく、その耐圧特性の向上を図る上で、図１（ｄ）に示したとおり、空乏層抑制補助領域１８をソース１９の側方から大きくはみ出さないように形成することが望ましい。
【００３７】
〈具体例２〉
第１具体例では、電極２１のための第４のイオン注入領域（２１）を形成するために、選択的イオン注入を可能とするための専用のマスクが用いられたが、このマスクを不要とすることができる。
図２は、第４のイオン注入領域（２１）を形成するための専用マスクを不要とする本発明に係る第２具体例の製造方法を示す製造工程図である。
【００３８】
図２（ａ）は、第１具体例に係る図１（ｂ）と同一の製造工程を示す。この製造工程では、半導体基板１０には、空乏層拡大領域１１および空乏層抑制領域１４が形成されており、また、フィールド酸化膜１５から露出する活性領域には、これを覆うゲート酸化膜１７が形成される。
ゲート酸化膜１７上には第１具体例で説明したとおり、ポリシリコンが積層され、これらの積層体により、図２（ｂ）に示されているように、前記したと同様なゲート１６が形成される。
【００３９】
その後、図１（ｂ）に沿って説明したと同様な方法により、図２（ｂ）に示されているような空乏層抑制領域１４の所定領域およびその近傍に、アクセプタである例えばボロンが、１００ｋｅＶのエネルギーで、１×１０１４個／ｃｍ２  の密度となるように、注入され、これにより、第１の不純物注入領域（１８）が形成される。
また、第１の不純物注入領域（１８）上および空乏層拡大領域１１内の所定箇所に、それぞれ前記したと同様なイオン注入法により、ヒ素イオンが注入される。このヒ素イオンの注入により、前記したと同様な第２および第３の不純物注入領域（１９および２０）がそれぞれ形成される。
【００４０】
第１〜第３の不純物注入領域（１８、１９および２０）の形成後、半導体基板１０は、熱処理を受ける。この熱処理により、第１〜第３の不純物注入領域の各不純物イオンはドライブイン処理を受ける。
これにより、第１の不純物注入領域により、空乏層抑制領域１４と同一導電型を示しかつ空乏層抑制領域１４の不純物濃度よりも高い不純物濃度を示す空乏層抑制補助領域１８が形成される。また、第２の不純物注入領域（１９）および第３の不純物注入領域（２０）により、それぞれの領域内の注入されたヒ素が活性化を受けることにより、空乏層抑制補助領域１８上に、ｎ＋  型拡散層からなるソース１９が形成され、また空乏層拡大領域１１内に空乏層拡大領域１１と同一導電型である、ｎ＋  型拡散層からなり、空乏層拡大領域１１の不純物濃度よりも高い不純物濃度を示すドレイン２０が、形成される。
【００４１】
この熱処理に関連して、半導体基板１０は、例えば１０００℃の水蒸気雰囲気下で、約１０分間の熱処理を受ける。この熱処理により、半導体基板１０のフィールド酸化膜１５から露出する活性領域には、酸化膜２３が成長する。
この熱酸化により成長する酸化膜の厚さ寸法は、半導体基板１０の不純物濃度が高い領域は、不純物濃度の低い領域に比較して大きい。
そのため、活性領域に成長する酸化膜２３は、不純物濃度が高いソース１９およびドレイン２０を覆う部分２３ａでは、約１０００Ａ゜の厚さに成長するのに比較して、その他の部分では、約５００Ａ゜の厚さに成長する。
【００４２】
この酸化成長膜２３の厚さの差をマスクとして利用して、すなわちその膜厚部分２３ａにイオン注入時のマスク作用を担わせることにより、空乏層抑制補助領域１８上のソース１９を除く部分に、例えばボロンを３５〜４０ｋｅＶのエネルギーで、２×１０１５個／ｃｍ２  の密度となるように、選択的に注入することができる。
【００４３】
この酸化成長膜２３の膜厚部分２３ａをマスクとする選択的なイオン注入法により、具体例１で述べたような第４の不純物注入のための専用のマスクを用いることなく、空乏層抑制領域内の第２の不純物注入領域に隣接して、空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第４の不純物注入領域を形成することができる。
また、ソース１９上に形成される膜厚部分２３ａのマスク作用により、第４の不純物注入領域がセルフアラインメントすなわち自己整合的に形成できることから、ソース１９と電極２１との合わせ余裕である許容誤差を見込む必要はなく、素子寸法の縮小化の上で、有利である。
この第４の不純物注入領域は、熱処理を受けることにより、その不純物の活性化が図られ、これにより、図２（ｃ）に示されるように、空乏層抑制補助領域１８と一体的な電極２１が形成され、また酸化成長膜２３は、従来よく知られた例えばアッシングにより、除去される。
【００４４】
このように、第２具体例によれば、第４の不純物注入のための専用のマスクを用いることなく、第４の不純物注入領域を形成することができることから、マスク形成のためのフォトリソグラフィおよびエッチング工程を削除することができ、これにより、製造工程の簡素化を図ることが可能となる。また、セルフアライメトにより、ソース１９と電極２１との合わせ余裕を不要とすることができ、ＭＯＳＦＥＴ素子の縮小化を図ることが可能となる。
【００４５】
〈具体例３〉
第１および第２具体例では、第１および第４の不純物注入領域（１８および２１）をそれぞれ独立したイオン注入により形成したが、これらを同時的に行うことができる。
【００４６】
図３（ａ）は、第１具体例に係る図１（ｂ）と同一の製造工程を示し、半導体基板１０には、空乏層拡大領域１１および空乏層抑制領域１４が形成されており、また、フィールド酸化膜１５から露出する活性領域には、これを覆うゲート酸化膜１７が形成される。
ゲート酸化膜１７上には第１および第２具体例で説明したとおり、ポリシリコンが積層され、これらの積層体により、図３（ｂ）に示されているように、前記したと同様なゲート１６が形成される。
【００４７】
その後、半導体基板１０のフィールド酸化膜１５から露出する活性領域に例えば２０００Ａ゜の厚さ寸法を有する熱酸化膜２４が形成される。続いて、フォトリソグラフおよびエッチングを用いて、熱酸化膜２４に、ドレインのための開口部２４ａおよびソースのための開口部２４ｂが、空乏層拡大領域１１および空乏層抑制領域１４のそれぞれに関連して形成される。
【００４８】
各開口部２４ａおよび２４ｂには、前記したと同様なイオン注入法により、例えばヒ素が、４０ｋｅＶのエネルギーで、５×１０１５個／ｃｍ２  の密度となるように、注入され、これにより、第２の不純物注入領域（１９）および第３の不純物注入領域（２０）が空乏層抑制領域１４および空乏層拡大領域１１にそれぞれ形成される。
【００４９】
その後、空乏層抑制領域１４上に、イオン注入法により、例えばボロンが、１５０ｋｅＶのエネルギーで、１×１０１６個／ｃｍ２  の密度となるように、注入される。
このボロンのイオン注入では、開口部２４ｂおよび熱酸化膜２４上に一括的にイオンが照射されるが、熱酸化膜２４に覆われた領域では、この熱酸化膜によって照射エネルギーの一部が吸収されることから、ボロンイオンは、半導体基板１０の表面から比較的浅い領域に打ち込まれ、第４の不純物注入領域（２１）を形成する。他方、開口部２４ｂの領域では、照射エネルギーが吸収されないことから、それよりも深い領域に打ち込まれ、第２の不純物注入領域（１９）下に、第１の不純物注入領域（１８）を形成する。
【００５０】
これら各不純物注入領域の各イオンは、前記したと同様な半導体基板１０の熱処理により、ドライブイン処理を受ける。このドライブイン処理により、第１の不純物注入領域は空乏層抑制補助領域１８としての機能を与えられ、第２の不純物注入領域はソース１９としての機能を与えられる。また、第３の不純物注入領域および第４の不純物注入領域は、ドレイン２０および電極２１としての機能がそれぞれ与えられる。
【００５１】
前記した第３の具体例では、開口部２４ｂを有する熱酸化膜２４を用いたイオン注入により、第１および第４の各不純物注入領域の形成のためのイオン注入を一括的すなわち同時的に行うことができ、また第４の不純物注入領域の形成のための専用のマスクを不要とすることができることから、製造工程の一層の簡素化を図ることができる。
さらに、第２および第４の各不純物注入領域の形成のための合わせ余裕が不要となることから、ＭＯＳＦＥＴ素子の縮小化を図ることが可能となる。
【００５２】
前記したところでは、本発明をｎチャンネルＭＯＳＦＥＴに適用した例について説明したが、本発明はｐチャンネルＭＯＳＦＥＴの他、種々の半導体装置に適用することができる。
【００５３】
【発明の効果】
本発明の半導体装置では、前記したように、空乏層抑制領域よりも高い抑制効果を示す空乏層抑制補助領域が、空乏層抑制領域の深さ寸法の影響を最も受け易いソースの下方で、該ソースと空乏層抑制領域との間に挿入されていることから、空乏層抑制領域の深さ寸法のばらつきに拘わらず、空乏層抑制補助領域によって適正な空乏層抑制効果を達成することができる。
従って、本発明の半導体装置によれば、確実にパンチスルー現象を防止することができ、このパンチスルー現象による耐圧性の低下を防止して、ばらつきのない均一な耐電圧特性を得ることができる。
【００５４】
また、本発明の半導体製造方法によれば、前記したように、イオン注入による各不純物注入領域の形成およびドライブインによる不純物の活性化により、空乏層抑制領域に関連するソース、空乏層抑制補助領域および半導体基板電位浮動防止用電極を効率的に形成することができ、これにより、耐圧性に優れた本発明に係る半導体装置を比較的容易かつ能率的に製造することができる。
【００５５】
さらに、本発明に係る半導体製造方法によれば、前記したように、半導体基板電位浮動防止用電極の形成のための第４の不純物注入領域への選択的なイオン注入に用いるマスクとして、ソースおよびドレインのための第２および第３の不純物注入領域上に熱成長により選択的に形成される膜厚の大きな酸化膜を利用し、この膜厚の大きな部分をマスクとする選択的なイオン注入により、第４の不純物注入領域を形成し、その活性化により、半導体基板電位浮動防止用電極電極を形成することができる。
従って、第４の不純物注入領域の形成のためにフォトリソグラフィのような格別なマスク形成のための工程を不要とし、これにより１つのフォトリソグラフィ工程の削減が可能となることから、耐圧性に優れた本発明に係る半導体装置を、一層能率的に製造することができる。
【００５６】
さらに、本発明に係る半導体製造方法によれば、前記したように、第４の不純物領域上に形成されるマスクを利用して、マスク直下の第４の不純物領域と、マスクから露出する第１の不純物注入領域とで、注入イオンの加速エネルギーおよびマスクの厚さ寸法に応じて、イオンの注入深さを適正に制御することができる。
従って、深さ位置の異なる２つの領域への不純物の同時的な注入により、第１の不純物注入領域および第４の不純物注入領域を同時的に形成することができることから、耐圧性に優れた本発明に係る半導体装置をさらに能率的に製造することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法を示す工程図であり、図１（ａ）は空乏層拡大領域の形成工程を示す断面図であり、図１（ｂ）は空乏層抑制領域の形成工程を示す断面図であり、図１（ｃ）は空乏層抑制補助領域の形成工程を示す断面図であり、図１（ｄ）は完成した本発明に係る半導体装置を示す断面図である。
【図２】本発明に係る半導体装置の他の製造方法を示す工程図であり、図２（ａ）は空乏層抑制領域の形成工程を示す断面図であり、図２（ｂ）は空乏層抑制領域の形成工程を示す断面図であり、図２（ｃ）は完成した半導体装置を示す断面図である。
【図３】本発明に係る半導体装置のさらに他の製造方法を示す工程図であり、図３（ａ）、図３（ｂ）および図３（ｃ）は、それぞれ図２（ａ）、図２（ｂ）および図２（ｃ）と同様な図面である。
【符号の説明】
１０  半導体基板
１１  空乏層拡大領域
１４  空乏層抑制領域
１６  ゲート
１７  ゲート酸化膜
１８  空乏層抑制補助領域（第１の不純物注入領域）
１９  ソース（第２の不純物注入領域）
２０  ドレイン（第３の不純物注入領域）
２１  基板電位浮動防止用電極
２２  空乏層
【図１】
0003634098.tif 000002
【図２】
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【図３】
0003634098.tif 000004