(57)【特許請求の範囲】
【請求項１】
電圧が印加される第１および第２の端子を有する整流装置において、
ドレインと、前記第２の端子に接続されたソースと、ゲートとを有するトランジスタと、
前記第１の端子と前記ドレインとの間に接続されたインダクタと、
前記第１の端子に接続された第１の検知トレース線と、前記第２の端子に接続された第２の検知トレース線と、制御電圧を前記ゲートに印加するために前記ゲートに動作可能に接続された制御トレース線とを有する制御回路とを具備し、
前記制御回路は、前記第１および第２の端子間の順方向電圧／電流特性を検知した時に前記トランジスタを順方向バイアスするための第１の制御電圧を発生させ、前記第１および第２の端子間の逆方向電圧／電流特性を検知した時に前記トランジスタを逆方向バイアスするための第２の制御電圧を発生させるように動作し、
前記インダクタは、前記バイアス状態の１つの状態から前記バイアス状態の他の１つの状態へ移行する際に前記トランジスタが逆導通することを阻止するように動作することを特徴とする整流装置。
【請求項２】
前記制御回路に電源を供給し、前記トランジスタを動作させる充電ポンプ回路をさらに具備していることを特徴とする請求項１記載の整流装置。
【請求項３】
前記第１の端子と第２の端子間の少なくとも第１のしきい値電圧レベルと第２のしきい値電圧レベルが予め定められ、前記制御回路に対して設定されていることを特徴とする請求項１記載の整流装置。
【請求項４】
前記第１のしきい値電圧レベルを横切る前記印加電圧を検出した時に、前記制御回路は前記トランジスタを順バイアス状態から逆バイアス状態にすることを特徴とする請求項３記載の整流装置。
【請求項５】
前記第２のしきい値電圧レベルを横切る前記印加電圧を検出した時に、前記制御電圧は前記トランジスタを逆バイアスするためにステップ制御されることを特徴とする請求項４記載の整流装置。
【請求項６】
前記第２のしきい値電圧レベルを横切る前記印加電圧を検出した時に、前記制御回路は前記トランジスタを逆バイアス状態から順バイアス状態にすることを特徴とする請求項３記載の整流装置。
【請求項７】
前記第１のしきい値電圧レベルを横切る前記印加電圧を検出した時に、前記制御電圧は前記トランジスタを順バイアスするためにステップ制御されることを特徴とする請求項６記載の整流装置。
【請求項８】
前記制御回路は、複数の論理素子に接続された複数の比較器から構成され、前記論理素子はオン駆動装置とオフ駆動装置を制御し、前記オン駆動装置は前記論理素子により起動された時に前記トランジスタの前記ゲートを充電させ、前記オフ駆動装置は前記論理素子により起動された時に前記トランジスタの前記ゲートを放電させることを特徴とする請求項１記載の整流装置。
【請求項９】
前記制御回路は、
２以上の可能性あるトリガ状態の第１の状態においてトリガ信号に応答するオン駆動装置と、
前記２以上の可能性あるトリガ状態の第２の状態においてトリガ信号に応答するオフ駆動装置と、
前記第１および第２の端子における電圧、前記印加電圧、前記制御電圧、および前記プリセットされたしきい値電圧を比較し、対応する比較結果信号を発生させる複数の比較器と、
前記比較結果信号に応答し、前記オン駆動装置または前記オフ駆動装置への入力に対する前記トリガ信号を発生させる複数の相互接続された論理素子とから構成され、
前記第１の状態の前記トリガ信号が前記トランジスタの前記ゲートを充電させるために前記オン駆動装置を起動させ、前記第２の状態の前記トリガ信号が前記トランジスタの前記ゲートを放電させるために前記オフ駆動装置を起動させることを特徴とする請求項１記載の整流装置。
【請求項１０】
前記比較結果信号に応答する中速オフ駆動装置がステップ方法で前記ゲート電圧を放電させることを特徴とする請求項９記載の整流装置。
【請求項１１】
前記比較結果信号に応答する中速オン駆動装置がステップ方法で前記ゲート電圧を充電させることを特徴とする請求項９記載の整流装置。
【請求項１２】
前記制御回路が、前記トランジスタを順バイアスするためのデューティサイクルを学習し、学習したデューティサイクルを予測し、前記トランジスタを順バイアスするための前記予測されたデューティサイクルの予め定められた部分に対応する時間量を提供するタイミング予測回路をさらに備えていることを特徴とする請求項９記載の整流装置。
【請求項１３】
前記インダクタがコイルであることを特徴とする請求項１記載の整流装置。
【請求項１４】
前記インダクタが所要量のインダクタンスを提供する計算された長さの導電トレース線であることを特徴とする請求項１記載の整流装置。
【請求項１５】
前記順方向特性と前記逆方向特性が電圧特性である請求項１記載の整流装置。
【請求項１６】
前記順方向特性と前記逆方向特性が電流特性である請求項１記載の整流装置。
【請求項１７】
インダクタの第２のインダクタ端子に接続された整流器の第１の端子に電圧が印加され、第１および第２の端子を有し、順バイアス状態と逆バイアスとの間で変動する整流器として、インダクタの第１のインダクタ端子に接続されたドレイン端子と、整流器の第２の端子に接続されたソース端子と、ゲート端子とを有するトランジスタを動作させる方法において、
前記第１および第２の端子間の印加電圧を検知し、
前記印加電圧が順方向特性または逆方向特性を有するか否かを決定し、
逆方向特性であることが決定された時に前記トランジスタを逆バイアスし、順方向特性であることが決定された時に前記トランジスタを順バイアスするステップを含むことを特徴とする方法。
【請求項１８】
前記第１および第２の端子間の少なくとも第１のしきい値電圧レベルと第２のしきい値電圧レベルが、前記順方向特性と前記逆方向特性を決定するために使用されることを特徴とする請求項１７記載の方法。
【請求項１９】
前記第１のしきい値電圧レベルを検出した時に、前記順バイアス状態の前記トランジスタが逆バイアス状態にされることを特徴とする請求項１８記載の方法。
【請求項２０】
前記印加電圧が前記第２のしきい値電圧レベルを横切ったことを検知した時に、前記トランジスタを逆バイアスするために前記制御電圧がステップ制御されることを特徴とする請求項１９記載の方法。
【請求項２１】
前記第２のしきい値電圧レベルを検出した時に、前記逆バイアス状態の前記トランジスタが順バイアス状態にされることを特徴とする請求項１８記載の方法。
【請求項２２】
前記印加電圧が前記第１のしきい値電圧レベルを横切ったことを検知した時に、前記トランジスタを順バイアスするために前記制御電圧がステップ制御されることを特徴とする請求項２１記載の方法。
【請求項２３】
前記インダクタがコイルであることを特徴とする請求項１７記載の方法。
【請求項２４】
前記インダクタが所要量のインダクタンスを提供する計算された長さの導電トレース線であることを特徴とする請求項１７記載の方法。
【請求項２５】
前記順方向特性および前記逆方向特性が電圧特性であることを特徴とする請求項１７記載の方法。
【請求項２６】
前記順方向特性および前記逆方向特性が電流特性であることを特徴とする請求項１７記載の方法。
【請求項２７】
ゲート、ソース、ドレインを有するトランジスタをダイオードとして動作させる回路において、
２以上の可能性あるトリガ状態の第１の状態においてトリガ信号に応答するオン駆動装置と、
前記２以上の可能性あるトリガ状態の第２の状態においてトリガ信号に応答するオフ駆動装置と、
前記第１および第２の端子における電圧、前記印加電圧、前記制御電圧、および前記プリセットされたしきい値電圧を比較し、対応する比較結果信号を発生させる複数の比較器と、
前記比較結果信号に応答し、前記オン駆動装置または前記オフ駆動装置への入力に対する前記トリガ信号を発生させる複数の相互接続された論理素子とから構成され、
前記第１の状態の前記トリガ信号が前記トランジスタの前記ゲートを充電させるために前記オン駆動装置を起動させ、前記第２の状態の前記トリガ信号が前記トランジスタの前記ゲートを放電させるために前記オフ駆動装置を起動させることを特徴とする回路。
【請求項２８】
前記比較結果信号に応答する中速オフ駆動装置がステップ方法で前記ゲート電圧を放電させることを特徴とする請求項２７記載の回路。
【請求項２９】
前記比較結果信号に応答する中速オン駆動装置がステップ方法で前記ゲート電圧を充電させることを特徴とする請求項２７記載の回路。
【請求項３０】
前記回路が、前記トランジスタを順バイアスするためにデューティサイクルを学習し、学習されたデューティサイクルを予測し、前記トランジスタを順バイアスするために前記予測されたデューティサイクルの予め定められた部分に対応する時間量を提供するタイミング予測回路をさらに具備していることを特徴とする請求項２７記載の回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、整流素子としてＭＯＳＦＥＴ素子を動作させるための方法および回路に関し、特に、ダイオードのように動作させるためにＭＯＳＦＥＴ素子を制御する回路に関する。
【０００２】
【従来の技術】
電力変換の分野では、順バイアス（すなわちオン）状態の間におけるＭＯＳＦＥＴ素子の低いドレイン電圧（順方向電圧）特性により、ＭＯＳＦＥＴ素子が整流素子として徐々に使用されてきている。例えば、通常のダイオードは約０．７Ｖの順方向電圧降下がある。供給電圧が３．３Ｖである低電圧の印加では、０．７Ｖの電圧降下が重要になる。整流素子として動作するＭＯＳＦＥＴ素子は、通常、（電流に依存して）０．２Ｖの順方向電圧降下よりも小さい。したがって低電圧の電力変換の適用に対しては、整流素子として動作するＭＯＳＦＥＴ素子は、より効率的で好ましい素子である。
【０００３】
整流素子として使用されるＭＯＳＦＥＴ素子は、同期整流ＭＯＳＦＥＴ（  ＳＲＭＯＳ）素子として呼ばれることがある。図１を参照すると、ＭＯＳＦＥＴのような  ＳＲＭＯＳは、ソース端子１４、ドレイン端子１２、およびゲート端子１６を有する３端子素子１０である。ここでは図示のためにＮＭＯＳが使用されているが、  ＳＲＭＯＳ素子およびここに開示されている発明は、  ＮＭＯＳ  ＭＯＳＦＥＴに制限されない。一般的に、  ＳＲＭＯＳ素子は制御回路１８により動作させる。
【０００４】
制御（ゲート）端子における電圧（Ｖｇｓ）は、２つの導電端子間、すなわちドレイン端子とソース端子間の抵抗（ＲＯＮ）を制御する。ＲＯＮが実質的に大きい場合、  ＳＲＭＯＳは逆バイアス（オフ）状態にあると考えられる。ＲＯＮが実質的に小さい場合、  ＳＲＭＯＳは順バイアス（オン）状態にあると考えられる。  ＳＲＭＯＳのオンとオフの状態を規定する正確なＲＯＮは、適用するものに依存する。
【０００５】
しきい値電圧（Ｖｔｈ）は、この電圧において  ＳＲＭＯＳがオン状態とオフ状態との間の境界にある  ＳＲＭＯＳのＶｇｓ電圧である。多くの適用において、  ＳＲＭＯＳのオン状態が望まれる場合にＶｇｓはＶｔｈより十分上に設定され、  ＳＲＭＯＳのオフ状態が望まれる場合にＶｇｓはゼロ以下に設定される。
【０００６】
ＳＲＭＯＳ素子がダイオードのように機能するためには、Ｖｄｓ電圧が負（  ＳＲＭＯＳがオン状態）である場合には、  ＳＲＭＯＳ素子のＶｇｓ電圧はＶｔｈ電圧より十分上でなければならず、Ｖｄｓ電圧が正（  ＳＲＭＯＳがオフ状態）である場合には、  ＳＲＭＯＳ素子のＶｇｓ電圧はＶｔｈ電圧より十分下でなければならない。この制御方法は同期化と呼ばれている。  ＳＲＭＯＳがオン状態の間は、Ｉｄｓ（ドレイン−ソース電流）はソースからドレインの方向にあり、順方向電流と呼ばれる。  ＳＲＭＯＳがオフ状態の間は、Ｉｄｓがないことが理想である。実際にはわずかな量の（ドレインからソースの方向の）逆方向電流があり、これは最小に維持しなければならない。
【０００７】
図２を参照すると、Ｖｄｓ波形に対する理想的なＶｇｓとＩｄｓの波形が図示されている。期間２０において示されているようにＶｄｓがハイ（  ＳＲＭＯＳがオフ）の場合には、Ｖｇｓはローであり、Ｉｄｓはゼロかもしくはほぼゼロである。期間２２において図示されているように移行期間中は、Ｖｄｓはゼロ交差より下に落ちて負領域に一時的に下がり、ほぼゼロボルトに上がる（一時的な低下は、ボディダイオードの導通によるものである）。ほぼ同時に、（破線により示されているように）Ｉｄｓが急上昇し、Ｖｇｓはハイになる。期間２４では、Ｖｄｓは負のままであり、Ｖｇｓはハイのままであり、Ｉｄｓはまったく一定レベルにある。期間２６では、Ｖｄｓはゼロ交差より上に上昇し、Ｖｇｓはターンオフし、Ｉｄｓはゼロまたはほぼゼロに減少する。その後Ｖｄｓはハイに戻り、これは再び  ＳＲＭＯＳのオフ状態である。
【０００８】
現在の  ＳＲＭＯＳ制御回路は、誤ったターンオン信号を発生させ、かなり複雑である点において問題があるものとして知られている。さらに  ＳＲＭＯＳとこの制御回路は、一般的に、特定の適用に対して設計され、特別な仕様にしたがって製作される。整流器としての一般的な適用に対する  ＳＲＭＯＳと制御回路はない。
【０００９】
従来技術の参考文献では、日本国特許出願特願平４−２４２９５５号は、図３を参照して、ドレイン端子とソース端子との間のＶｄｓ電圧を検知し、それにしたがってＶｇｓ電圧を制御することにより同期化を達成する回路を提供している。図２を参照すると、Ｖｄｓ電圧がゼロボルトより下に落ちた後に、制御回路がこのような低下を検知し、  ＳＲＭＯＳをターンオンさせるために必要なＶｇｓ電圧を発生させるのが理想的である。Ｖｄｓがゼロ交差より上に上昇すると、Ｖｇｓがターンオフされる。実際には、開示されている方法は、このような方法の有効な実現を妨げる非常に重要な実際上の問題をかかえている。
【００１０】
特に、正のしきい値レベルを使用して  ＳＲＭＯＳをオン状態からオフ状態に切り換える場合に１つの問題が生じる。図４を参照すると、この方法では、Ｖｄｓが負のレベルから正のレベルになった後にＶｄｓがわずかに正である時に、Ｖｇｓは、Ｖｔｈより十分上からゼロボルトに減少する。しかしながら、  ＳＲＭＯＳがオン状態の間は、ＶｇｓはＶｔｈより十分上であり（小さなＲＯＮ）、ＶｄｓはＩｄｓに対して感応しにくい。  ＳＲＭＯＳをターンオフした場合、ＲＯＮ値が小さいことから、Ｖｇｓの放電をトリガさせるために、Ｖｄｓが正のしきい値レベル３１に到達するように十分に正とさせる前に、実質的な逆方向のＩｄｓが必要とされ、これは、逆方向の導通３０と  ＳＲＭＯＳをターンオフする際の受入れ難い遅延となる。
【００１１】
別の問題は、  ＳＲＭＯＳをターンオフさせるためのしきい値レベルとして、（わずかに正のＶｄｓ電圧レベルを検知する場合と反対である）わずかに負であるＶｄｓ電圧レベルを使用した場合、変動するＶｄｓ電圧により  ＳＲＭＯＳが不安定となることである。特に、図５を参照すると、しきい値電圧レベル（３２）に到達する変動Ｖｄｓ電圧は、制御回路にＶｇｓを放電させることになる。しかしながら、Ｖｄｓがしきい値レベル３２より下に戻ると、  ＳＲＭＯＳをターンオンするためにＶｇｓは再び充電される。結果は、オン状態とオフ状態との間のＶｇｓ電圧変動となり、誤った  ＳＲＭＯＳのオンとオフとなる。
【００１２】
静的な  ＳＲＭＯＳ動作に対して、同様な方法が米国特許出願第０８／０４０，９２０号に開示されている。静的な  ＳＲＭＯＳ動作は、ＶｇｓがＶｔｈよりわずかに下であるがゼロよりも上であるＭＯＳＦＥＴ動作の特別なモードである。このモードでは、ＭＯＳＦＥＴは、比較的小さい（ソースからドレインへの）順方向電流を通すことができるが、（ドレインからソースへの）逆方向電流は通さない。開示された方法に伴う問題は、実際には実現することが非常に困難であることであり、これによりこの方法は実際の適用に対して不適切なものになる。さらに開示された方法は、先に説明した、逆導通の問題や誤ったターンオンおよびターンオフの状態に悩まされる。
【００１３】
【発明が解決しようとする課題】
したがって、誤ったターンオンおよびターンオフの状態を最小にする、  ＳＲＭＯＳを使用した整流方法および装置を提供することが本発明の目的である。
整流素子がターンオフした時に逆導通状態を最小にする、  ＳＲＭＯＳを使用した整流方法および装置を提供することが本発明の別の目的である。
さまざまな応用に対して一般的に適用することができる、  ＳＲＭＯＳを使用した整流方法および装置を提供することが本発明のさらに別の目的である。
簡単な設計の  ＳＲＭＯＳを使用した整流方法および装置を提供することが本発明のまたさらに別の目的である。
【００１４】
【課題を解決するための手段】
簡単に説明すると、本発明の好ましい実施形態は、  ＳＲＭＯＳ、インダクタおよび制御回路から構成されている。  ＳＲＭＯＳは、ゲート、ドレインおよびソースを備えている。  ＳＲＭＯＳのゲートは制御回路の出力に接続される。インダクタは  ＳＲＭＯＳのドレインに接続される。制御回路は、（ドレインに接続される）インダクタと  ＳＲＭＯＳのソースとの間にかかる電圧（または電流）を決定するために、２本の検知トレース線を使用する。順方向特性（電圧または電流）を検知した時、  ＳＲＭＯＳの順バイアスにより  ＳＲＭＯＳを通って電流が流れるようになる。逆方向特性（電圧または電流）を検知した時、  ＳＲＭＯＳの逆バイアスにより  ＳＲＭＯＳを通る電流の流れを遮断する。  ＳＲＭＯＳに対する、順バイアスしきい値電圧と逆バイアスしきい値電圧を設定するためにヒステリシスが使用される。  ＳＲＭＯＳを逆バイアスおよび順バイアスする際に、  ＳＲＭＯＳの誤ったターンオン／ターンオフを避けるために、Ｖｇｓはステップ的に（または曲線的に）制御される。
【００１５】
本発明は、電力変換の分野に制限されるものではなく、また、ＮＭＯＳやＰＭＯＳや他のタイプのトランジスタにも等しく適用することができる。
【００１６】
【発明の効果】
本発明の効果は、本発明が、誤ったターンオンおよびターンオフの状態を最小にする、  ＳＲＭＯＳを使用した整流方法および装置を提供できることである。
本発明の別の効果は、本発明が、整流素子がターンオフした時に逆導通状態を最小にすることである。
本発明のさらに別の効果は、本発明がさまざまな応用に対して一般的に適用できることである。
本発明のまたさらに別の効果は、本発明が簡単な設計であることである。
【００１７】
本発明のこれらおよび他の目的および効果は、図面のいくつかの図に図示されている好ましい実施形態の以下の詳細な説明を読めば、当業者に疑いなく明白になるであろう。
【００１８】
【発明の実施の形態】
図６を参照すると、本発明の好ましい実施形態が図示されている。２本の検知トレース線４２，４４  と出力トレース線４６を有する制御回路４０が、出力トレース線４６を介して  ＳＲＭＯＳ４８のゲート端子に接続されている。  ＳＲＭＯＳ４８のドレイン端子は、インダクタ５０に接続されている。制御回路４０は、２本の検知トレース線４２と４４を使用することによって、ポイントＤｘ  におけるインダクタとソース端子との間の電圧レベルを検知する。２本の検知トレース線が電圧レベルを検知しているが、ここに開示されている発明を損なうことなく、電流レベルを検知するように好ましい実施形態を容易に修正することができる。オプション電源（充電ポンプ回路）４１を制御回路４０に接続し、制御回路４０と  ＳＲＭＯＳ４８に必要な電圧を供給してもよい。
【００１９】
インダクタ５０は計算された電圧量ＶＬ  をもたらす。Ｖｄｓが負の電圧領域から正の電圧領域に交差する移行の間は、インダクタ５０に入るＩｄｓにおける変化（ΔＩｄｓ／Δｔ）が小さな電圧スパイクＶＬ  を生じさせる。図７を参照すると、電圧スパイクＶＬ  がＶｄｓと合計されると、合計された総電圧（Ｖｄｓ＋ＶＬ  ）５２が制御回路４０により検知される。Ｖｄｓ＋ＶＬ  電圧がプリセットされた電圧レベルＶｄｓ１  よりも大きいことを制御回路４０が決定すると、Ｖｇｓが放電される。したがって、電圧スパイクＶＬ  は時間的に少しだけ早く  ＳＲＭＯＳをターンオフさせ、これにより従来技術の大きくて望まれない逆導通状態が避けられる。
【００２０】
特定の適用および  ＳＲＭＯＳ素子の処理に依存して、少ない量のインダクタンスだけが必要とされるから、インダクタンスの量はトレース線自体に固有のインダクタンスから得ることができる。図８を参照すると、ドレイン端子から離れた計算された距離におけるＤｘ  に検知ポイントを配置することにより、ポイントＤとＤｘ  との間のトレース線によりもたらされるような固有の内部インダクタンス（５４）が、Ｖｄｓの移行の間に必要なＶＬ  電圧スパイクを供給する。結合線またはパッケージのリード線で利用できるインダクタンスも同様に使用することができる。誤ったターンオン／ターンオフ状態を生じさせる、Ｖｄｓが時間的にゆっくりと変化し、またはターンオフしきい値レベルにおいて後および前へ変動するケースを防ぐために、本発明の制御回路は２つのしきい値電圧レベルＶｄｓ１  とＶｄｓ２  を使用し、  ＳＲＭＯＳをターンオフさせる際にステップ的な（または曲線的な）Ｖｇｓ電圧レベルを発生させるように設計されている。図９を参照すると、ＶｄｓがＶｄｓ２  に達した時、制御回路はＶｇｓのステップ幅を減少させる。ＶｄｓがＶｄｓ１  しきい値レベルに達した時、Ｖｇｓを完全に放電させることができる。ＶｄｓがＶｄｓ２  しきい値レベルを横切り、そしてそのレベルより下に落ちると、Ｖｇｓは完全に放電しておらず、  ＳＲＭＯＳはオンのままである。
【００２１】
本発明により提供されるような望ましい電圧と電流の特性を説明した。これからは、好ましい実施形態の制御回路を説明する。図１０を参照すると、制御回路４０は、２本の検知トレース線４２と４４を  ＳＲＭＯＳ４８の両側に伸ばしている。  ＳＲＭＯＳ４８の一方の側では、検知トレース線４４が  ＳＲＭＯＳ４８のソース端子に接続されている。  ＳＲＭＯＳの他方の側では、検知トレース線４２がポイントＤｘ  において接続され、次に、  ＳＲＭＯＳ４８のドレイン端子と直列に接続されているインダクタ５０に接続されている。オプション電源（充電ポンプ回路）４９を制御回路４０に接続し、制御回路４０と  ＳＲＭＯＳ４８に必要な電圧を供給してもよい。
【００２２】
制御回路４０は、一般的に、比較器ブロック７６、  ＳＲＭＯＳ４８を動作させる際にオン駆動装置ブロック８０とオフ駆動装置ブロック８２を制御する制御論理回路ブロック７８とから構成されている。オン駆動装置ブロック８０がターンオンされる（オフ駆動装置ブロック８２がターンオフされる）と、Ｖｇｓはハイになり、  ＳＲＭＯＳ４８はターンオンされ、電圧を調整する。オフ駆動装置ブロック８２がターンオンされる（オン駆動装置ブロック８０がターンオフされる）と、Ｖｇｓが放電され、  ＳＲＭＯＳ４８はターンオフされる。
【００２３】
図１１を参照すると、制御回路の好ましい実施形態が図示されている。メイン比較器８２が、インバータ８４、カスケード比較器８６、および高速オン駆動装置８８を駆動する。メイン比較器８２は、ポイントＤｘ  における電圧とソース端子における電圧を比較する。Ｄｘ  電圧がソース電圧より低いと、メイン比較器８２はハイの出力信号を発生させる。
【００２４】
インバータ８４は、フリップフロップ９１のリセット端子とオプションタイミング予測回路９２に接続されている。フリップフロップ９１の目的は、高速オン駆動装置８８と  ＳＲＭＯＳのゲート端子との間の伝送ゲート９４を制御することである。メイン比較器８２がハイの時、フリップフロップ９１のリセット端子はローであり、オンラッチ端子にハイの信号を発生させる。フリップフロップ９１からのハイ信号は、伝送ゲート９４を閉じるようにさせる。結果的に、メイン比較器８２がハイ信号を発生させると、高速オン駆動装置８８が起動され、伝送ゲート９４が閉じて、  ＳＲＭＯＳのゲートを充電できるようになる。
【００２５】
フリップフロップ９１のセット端子は、ＶｇｓがＶｃｃ−２Ｖｂｅより大きい時にハイになる比較器９６の出力に接続されている。ここで、Ｖｃｃは電源電圧であり、Ｖｂｅはほぼダイオード電圧降下（０．７Ｖ）であり、Ｖｃｃ−２Ｖｂｅは  ＳＲＭＯＳのゲート端子の充電を停止するためのレベルである。比較器９６からの電圧がローの時、オンラッチ端子はローである。ロー信号を受けると伝送ゲート９４は開き、高速オン駆動装置８８から  ＳＲＭＯＳのゲートを切り離す。したがってＶｇｓがＶｃｃ−２Ｖｂｅより大きい場合、  ＳＲＭＯＳをターンオンするのに十分に高いレベルにＶｇｓが充電されており、充電が停止する。
【００２６】
メイン比較器８２はカスケード比較器８６を駆動する。カスケード比較器８６は、交差導通状態を防ぐために設けられ、もしなければ、非決定状態の間に交差導通状態が生じる。図１２を参照すると、（破線１２０  により示されているような）比較器出力信号と対比してＶｄｓが図示されている。比較器はプリセットしきい値レベル１２２  でターンオンし、別のプリセットしきい値レベル１２４  でターンオフする。しかしながら、（メイン比較器のような）単一の比較器は、オンからオフへの遅い移行期間１２６  を示す。この期間は、交差導通が生じるかもしれない非決定状態と呼ばれる。交差導通は、高速オン駆動装置と高速オフ駆動装置の両方がオンである望ましくない状態である。図１１を参照すると、交差導通状態が生じるのを防ぐためにカスケード比較器８６が設けられている。
【００２７】
カスケード比較器８６は、基準電圧Ｖｃｃ−２Ｖｂｅと、メイン比較器８２からの電圧とを比較する。カスケード比較器８６は、非常にシャープな移行をもたらすように選択されている。メイン比較器８２からの電圧が基準電圧を越えると、カスケード比較器８６はターンオンされ、これにより高速オン駆動装置８８がターンオンされる。基準電圧は、メイン比較器の移行がほぼ終了するレベルにセットされる。カスケード比較器８６がローの信号（オフ）を発生させた場合、高速オン駆動装置８８がターンオフされ、高速オフ駆動装置９６はターンオンされる。カスケード比較器８６がハイの信号（オン）を発生させた場合、高速オン駆動装置８８はターンオンされ、高速オフ駆動装置９６はターンオフされる。
【００２８】
インバータ８４も、高速オフ駆動装置９６に接続されているオプションタイミング予測回路９２を駆動する。オプションタイミング予測回路９２が使用されない場合、インバータ８４は高速オフ駆動装置９６に直接接続される。高速オフ駆動装置９６の出力は  ＳＲＭＯＳのゲート端子に接続され、ターンオンされた時にＶｇｓを放電させる。中速オフ駆動装置９８は、伝送ゲート１０２  が閉じている場合にゲート電圧を放電させるめに使用され、比較器８８と９０の両方がハイの信号を発生される時に伝送ゲート１０２  が閉じられる。比較器８８は、ポイントＤｘ  における電圧レベルが基準しきい値電圧レベルＶｄｓ２  より大きい時にハイになる比較器である（図１１）。比較器９０は、ゲート電圧Ｖｇｓをゲート基準電圧Ｖｇｓｐ  と比較し、ＶｇｓがＶｇｓｐ  よりも大きい時にハイになる。Ｖｇｓｐ  は、中速オフ駆動装置９８がターンオフされるべき場合のゲート電圧レベルを示しているゲート基準電圧である。中速オフ駆動装置９８は、図９に図示されているように、Ｖｇｓのステップ的な放電をもたらす。Ｖｇｓの徐々にカーブする放電も同様に本発明の技術的範囲に入ることに留意すべきである。
【００２９】
何らかの電力変換器の設計に対する場合のように、デューティ比（周期に対するオン時間）がサイクル間でわずかに変化するだけである状況に対して、オプションタイミング予測回路９２が設けられている。  ＳＲＭＯＳの制御回路は、電力変換器自体からの実際のターンオフ信号の直前に  ＳＲＭＯＳをターンオフさせることにより、したがって  ＳＲＭＯＳのターンオフ時間を予測することにより、この状況に対して利点を持っている。
【００３０】
多くの異なる構成のタイミング予測回路を設計することができる。タイミング予測回路の基本的な目的は、後続するサイクルにおけるターンオフタイミングを予測するために、前のターンオフタイミングを使用することである。タイミング予測回路は、前のサイクルからタイミング情報を得るので、タイミング予測回路は正確なターンオフタイミングを学習しなければならない。したがって、ターンオフタイミングが変化するごとに新しいターンオフタイミングを学習するために、タイミング予測回路は少なくとも１サイクルかかる。タイミング予測回路が新しいターンオフタイミングを学習する前は、逆導通の可能性がある。図１３に図示されているように、第１のサイクル（１３０  ）において、タイミング予測回路は通常のＶｇｓサイクルを学習し、予測Ｖｇｓサイクルは、前の予測Ｖｇｓサイクルと同じである。第２のサイクルでは、今度学習された予測Ｖｇｓサイクル（１３４  ）が、逆導通を防ぐために通常のＶｇｓサイクル（１３２  ）よりも期間がわずかに短い。
【００３１】
図１４は、制御回路に対して使用することができるタイミング予測回路のブロック図を図示している。Ｃｔｉｍｅは、Ｖｇｓがオンになるごとに直線的に充電され、Ｖｇｓがオフになるごとに放電される。Ｃｒｅｆ  はオン時間を記録するために使用され、Ｖｓｅｔ  とＣａｄｊ  は回路の微調整のために使用される。図１５は、図１４に図示されているタイミング予測回路のタイミング情報を図示している。  ＳＲＭＯＳのオン期間が増加すると、学習周期の出力信号期間も増加する。Ｃｒｅｆ  の電圧が調整された後、予め選択されたタイミング間隔に出力信号期間が戻される。  ＳＲＭＯＳオン信号の前縁に関してすべてのタイミングがとられている。
【００３２】
低電圧の適用において制御回路と  ＳＲＭＯＳに電力を供給するために、充電ポンプ回路が使用される。  ＳＲＭＯＳがオフ状態の間は  ＳＲＭＯＳのゲートが放電され、高い電源電圧に対する必要性はない。図１６を参照すると、ゲートＧ１  とＧ２  を閉じ、ゲートＧ３  とＧ４  を開くことにより、Ｖｉｎの電圧を有するように選択された個々のキャパシタの１群を、（  ＳＲＭＯＳのドレインや、電力変換器の出力や、変圧器の巻線などである）利用可能な電源１４０  によって個々に充電させることができる。  ＳＲＭＯＳがオン状態の間は、  ＳＲＭＯＳのゲートに対して高い電源電圧を供給するために、１群の個々のキャパシタは、ゲートＧ３  とＧ４  を閉じ、ゲートＧ１  とＧ２  を開くことにより直列に配置される。個々のキャパシタの数は所要の  ＳＲＭＯＳゲート電圧を決定する。この充電ポンプ回路は特別な充電ポンプ発振子を必要としないことに留意しなければならない。
【００３３】
特定の実施形態に関して本発明を上で説明したが、これらの別の実施形態および変形は当業者に疑いなく明白であることが予測される。したがって、本願の特許請求の範囲は、本発明の技術的範囲を逸脱することなく、このようなすべての別の実施形態および変形をカバーするように解釈されることが意図されている。
【図面の簡単な説明】
【図１】図１は、制御回路により動作させる  ＳＲＭＯＳを図示している。
【図２】図２は、所定のＶｄｓ波形に対する理想的なＶｇｓとＩｄｓの電圧波形特性を示している。
【図３】図３は、制御回路が  ＳＲＭＯＳにかかる電圧（または電流）を検知する従来技術の回路を示している。
【図４】図４は、従来技術の回路により発生されるような、逆導通をともなうＩｄｓの波形を示している。
【図５】図５は、従来技術の回路により発生されるような、誤ったターンオン状態と誤ったターンオフの状態を図示している。
【図６】図６は、本発明の好ましい実施形態を図示している。
【図７】図７は、より早いターンオフをトリガするスパイク電圧をともなうＶｄｓの波形を図示している。
【図８】図８は、本発明の別の実施形態を図示している。
【図９】図９は、好ましい実施形態の制御回路により発生されるようなステップ的なＶｇｓ波形特性を示している。
【図１０】図１０は、制御回路の一般的なブロック図を図示している。
【図１１】図１１は、制御回路の好ましい実施形態を示している。
【図１２】図１２は、非決定状態を生じさせる単一比較器の遅い移行特性を示している。
【図１３】図１３は、通常のＶｇｓと予測Ｖｇｓの２つのデューティサイクルを示している。
【図１４】図１４は、本発明の回路において使用されるタイミング回路を示している。
【図１５】図１５は、図１４の回路に対する関連タイミング図を図示している。
【図１６】図１６は、  ＳＲＭＯＳと制御回路に電力を供給するための充電ポンプ回路を図示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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