(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層部に形成された第１の不純物拡散層と、
第１の不純物拡散層に対して所定の間隔を置いて前記表層部に形成された第２の不純物拡散層と、
前記半導体基板上で前記第１および第２の不純物拡散層間に橋架された絶縁膜と、
前記絶縁膜上に形成された強誘電体膜とを備え、
前記強誘電体膜上に半導体薄膜が設けられ、
前記半導体薄膜の一端および他端にそれぞれ形成された第１ソース領域および第１ドレイン領域と、
前記第１ソース領域および前記第１ドレイン領域にそれぞれオーミック接続された第１ソース電極と第１ドレイン電極と、
さらに前記第１および第２の不純物拡散層にそれぞれオーミック接続された第２ソース電極および第２ドレイン電極とが設けられ、
前記半導体薄膜上にはゲート電極が設けられていることを特徴とする半導体装置。
【請求項２】
前記強誘電体膜と前記半導体薄膜との界面に形成される第１のヘテロ界面と、
前記絶縁膜を介して強誘電体膜と前記半導体基板との界面に形成される第２のヘテロ界面とを有し、
前記ゲート電極に電圧を印加することにより前記第１および前記第２のヘテロ界面に誘起される電子または正孔に対して、それぞれ前記第１および前記第２へテロ界面に平行な電界を加えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１および第２のヘテロ界面に対して垂直方向に電界を与える前記ゲート電極により、前記強誘電体膜内の残留分極を制御することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のヘテロ界面に平行な電界を与える前記第１ソース電極および前記第１ドレイン電極により、前記半導体薄膜内への電子または正孔の出し入れを行なうことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２のヘテロ界面に平行な電界を与える前記第２ソース電極および前記第２ドレイン電極により、前記半導体基板内への電子または正孔の出し入れを行なうことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ゲート電極により前記第１および第２のヘテロ界面に対して垂直方向に電界を与え、前記強誘電体膜内の残留分極を制御することを特徴とする請求項１に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の表層部に、所定の間隔を置いて形成された第１の不純物拡散層および第２の不純物拡散層と、
前記半導体基板上で前記第１および第２の不純物拡散層間に橋架された第１の絶縁膜と、
前記第１の絶縁膜上に形成された強誘電体膜とを備え、
前記強誘電体膜上に半導体薄膜が形成され、さらに該半導体薄膜上に第２の絶縁膜が設けられ、
前記半導体薄膜の一端および他端にそれぞれ形成された第１ソース領域および第１ドレイン領域と、
前記第１ソース領域および前記第１ドレイン領域にそれぞれオーミック接続された第１ソース電極と第１ドレイン電極と、
さらに前記第１および第２の不純物拡散層にそれぞれオーミック接続された第２ソース電極および第２ドレイン電極とが設けられ、
前記第２の絶縁膜上には、ゲート電極が設けられていることを特徴とする半導体装置。
【請求項８】
前記第１の絶縁膜を介して前記強誘電体膜と前記半導体薄膜との界面に形成される第１のヘテロ界面と、
前記第２の絶縁膜を介して強誘電体膜と前記半導体基板との界面に形成される第２のヘテロ界面とを有し、
前記ゲート電極に電圧を印加することにより前記第１および前記第２のヘテロ界面に誘起される電子または正孔に対して、それぞれ前記第１および前記第２へテロ界面に平行な電界を加えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１および第２のヘテロ界面に対して垂直方向に電界を与える前記ゲート電極により、前記強誘電体膜内の残留分極を制御することを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第１のヘテロ界面に平行な電界を与える前記第１ソース電極および前記第１ドレイン電極により、前記半導体薄膜内への電子または正孔の出し入れを行なうことを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記第２のヘテロ界面に平行な電界を与える前記第２ソース電極および前記第２ドレイン電極により、前記半導体基板内への電子または正孔の出し入れを行なうことを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記ゲート電極により前記第１および第２のヘテロ界面に対して垂直方向に電界を与え、前記強誘電体膜内の残留分極を制御することを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体の残留分極を利用して半導体能動領域に現れるキャリアの変調を行なう強誘電体トランジスタ及びその集積回路に係わり、従来の構造で構成された電界効果トランジスタよりもデータ保持特性に優れること特徴とする半導体装置に関わる。
【０００２】
【従来の技術】
従来、強誘電体電界効果トランジスタではゲート電極／強誘電体薄膜／半導体（ＭＦＳ：Ｍｅｔａｌ／Ｆｅｒｒｏｅｌｅｃｔｒｉｃ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造若しくはゲート電極／強誘電体薄膜／絶縁膜／半導体（ＭＦＩＳ：Ｍｅｔａｌ／Ｆｅｒｒｏｅｌｅｃｔｒｉｃ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が用いられている（例えば、非特許文献１参照）。即ちＭＦＳ、  ＭＦＩＳどちらの構造でも強誘電体薄膜（Ｆ層）がゲート電極と直接接続した構造になっている。
【０００３】
【非特許文献１】
Ｅ．  Ｔｏｋｕｍｉｔｓｕ，  Ｇ．  Ｆｕｊｉｉ，  ａｎｄ  Ｈ．  Ｉｓｈｉｗａｒａ，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  （１９９９），Ｖｏｌ．７５，  ｐ．５７５
【０００４】
【発明が解決しようとする課題】
従来の強誘電体ゲート電界効果トランジスタでは、強誘電体薄膜（Ｆ層）中にゲート電極によって制御された残留分極が発生し、その分極電荷を打ち消すように半導体中に生じたキャリアによってチャンネルのオンオフ制御を行っている。
しかし、この場合、例えばＭＦＳ構造では等価回路的には強誘電体キャパシタと半導体層に発生した空乏層起因の常誘電体キャパシタの直列接続となり、ゲート電極が半導体層に短絡された場合強誘電体キャパシタと半導体層に発生した常誘電体キャパシタがお互いの電界を打ち消し合う方向で作用する。これを減分極電界と言う。減分極電界が発生した結果、強誘電体キャパシタ及び常誘電体キャパシタで微小電流リークが生じ、各々のキャパシタ内の電界を打ち消してしまう。即ち半導体層に強誘電体の残留分極により発生した電荷は消失し、チャネルのオンオフ情報が失われてしまうことになる。
【０００５】
ＭＦＩＳ構造の場合でもＩ層が常誘電体キャパシタとして働くため同じように減分極電界が発生し、結局チャネルのオンオフ情報を長時間保持できないと言う問題が指摘されていた。この結果、現在までに報告されている最高の結果でも、強誘電体電界効果トランジスタのデータ保持時間は１０時間程度に留まっており、実用的なメモリーとして用いることはできないと言う問題がある。
【０００６】
この問題を解決するため、Ｉ層に絶縁性の高い物質を用いたり、減分極電界を緩和する回路構成が提案されているが、減分極電界が発生する限り本質的にはデータ保持特性の飛躍的な向上は望めない。すなわち減分極電界が本質的に発生しない様な構造が実用的なメモリーとして用いる前提条件と言っても過言ではない。
【０００７】
【課題を解決するための手段】
従来の強誘電体電界効果トランジスタでは強誘電体の一方が直接ゲート電極に接しており、そこに誘起される電荷がいわば裸の状態で保護されていない。他方、半導体に隣接した反対側では半導体のキャリアが分極電荷をシールし、保護された状態が実現している。減分極電界とは結局ゲート電極に現れた裸の電荷が様々な経路を辿って半導体と接触することにより発生する。
【０００８】
そこで、減分極電界が発生しないようにするために強誘電体薄膜の両側を半導体で保護し、強誘電体と半導体のヘテロ界面近傍でスクリーニングしてしまえば電界はヘテロ界面で局所的に補償されるため、もはや強誘電体を挟んで隣接する二つの半導体を短絡しても電界は発生しないことになる。即ち、ゲート電極を強誘電体薄膜の間に半導体を挟んだ構造を用いることで減分極電界は発生せず、強誘電体の分極電荷は保護されることになる。
【０００９】
但し、このような構造を作製した場合、半導体のチャネルをどの様に制御し、トランジスタ動作させるかが問題となる。本発明では強誘電体薄膜と半導体のヘテロ界面の半導体側に現れる電荷が半導体中のキャリアであることに着目し、ヘテロ界面に平行な電界で移動させることによりスイッチ動作が実現できることを利用している。この動作では強誘電体の分極電荷はスクリーニングされた状態が常に維持されるため、良好な保持特性が実現できる。
【００１０】
【発明の実施の形態】
＜実施例１＞
図１に本発明の一実施例を示す。先ず単結晶シリコン基板上に素子分離用のフィールド酸化膜を設け、トランジスタ能動領域を形成する。次にソース及びドレイン電極を低抵抗で接続させるための高濃度不純物を拡散したコンタクト領域を形成し、ここに熱酸化法で約５ｎｍのＳｉＯ２層を形成する。その上にゾルゲル法にて強誘電体薄膜であるＳｒＢｉ２Ｔａ２Ｏ９を２００ｎｍ堆積し８００℃一時間酸素雰囲気にて結晶化させた。この上に同じくゾルゲル法にてＳｒＴｉＯ３を１００ｎｍ堆積し、半導体領域とした。この上にゲート電極となるＰｔを５０ｎｍ堆積し、通常のフォトリソグラフィー技術を用いてゲート電極を図１の形状に加工し、更にソース、ドレイン電極形成のためのコンタクトホールを開けそこに電極となるＷを蒸着し３００℃３０分間１００％窒素中でアニールし、オーミック接触を得る。
【００１１】
図２に本実施例であるトランジスタのゲート印加電圧とソースドレイン間電流の関係の一例を示す。ゲート電極に強誘電体薄膜が分極反転するのに必要な電界（抗電界）以上の電界が強誘電体薄膜に掛かる電圧を印加すると強誘電体の分極が反転し電流電圧特性にヒステリシスが現れる。即ち、半導体に誘起される電荷が反転したためへテロ界面のチャネルの抵抗が変化しソースドレイン間電流値が変化する様子が現れている。図２の場合、強誘電体薄膜中の分極方向に依存し電流値の高い状態若しくは低い状態を維持し続けることが出来る。即ち不揮発にオンオフ状態が記憶されることになる。
【００１２】
図３にゲート電圧を−０．５Ｖに維持した状態でのソースドレイン間電流の時間依存性を示す。いわゆる保持特性である。図中２本の曲線がオン状態の電流値の変化とオフ状態の電流値の変化に対応する。図から明らかなように、本発明構造の場合、１００時間以上経過の後にも極く初期を除いては電流値に殆ど変化はなく、良好な保持特性が実現されていることが分かる。初期の電流低下は強誘電体／半導体へテロ界面に発生した欠陥準位にキャリアが捕獲される過程を表しており、界面特性の高品質化によって克服可能な現象である。図には本実施例でＳｒＴｉＯ３半導体層のみを省いた構造（ＭＦＩＳ構造）の素子の保持特性も併せて示した。こちらは減分極電界の影響によりオンオフの状態が数時間内に急速に近付いて結局１０時間程度でオンオフの区別が付かなくなってしまう。すなわちオンオフの情報が消失したことになる。
【００１３】
図７に強誘電体薄膜を中心としたバンド構造図を示す。本発明によれば強誘電体薄膜内の残留分極が作る電界は二つのヘテロ界面の半導体側に現れる補償電荷により完全にスクリーニングされ、半導体両面に設けた端子ａ、ｂには残留分極が作る電界による変化が現れない。
従って仮に端子ａとｂを短絡しても強誘電体や半導体内部には減分極電界が掛からないことになる。また半導体に現れた補償電荷は殆どが移動可能な電子及び正孔、即ちキャリアであり、ヘテロ界面に平行に電界を印加し、キャリアを移動させ電流を流すことが可能である。
しかもこのように補償電荷を移動させてもヘテロ界面に垂直方向の電荷補償条件は保たれるため、強誘電体内部の残留分極が影響を受けることはない。
【００１４】
すなわち本発明によれば、強誘電体電界効果トランジスタの保持特性に決定的に悪影響をおよぼす減分極電界を排除できるため、図３に示す様な良好なデータ保持特性を実現することが可能となる。
【００１５】
＜実施例２＞
図４に本発明の二つ目の実施例を示す。実施例１と同じように半導体／強誘電体／絶縁体／半導体（ＳｒＴｉＯ３／ＳｒＢｉ２Ｔａ２Ｏ９／ＳｉＯ２／Ｓｉ）を形成後約２ｎｍのＡｌ２Ｏ３を形成しその後Ｐｔゲート電極を形成する。即ちゲート電極／絶縁体／半導体／強誘電体／絶縁体／半導体（Ｐｔ／Ａｌ２Ｏ３／ＳｒＴｉＯ３／ＳｒＢｉ２Ｔａ２Ｏ９／ＳｉＯ２／Ｓｉ）の断面構造を持つ電界効果トランジスタである。薄いＡｌ２Ｏ３をゲート電極直下に挿入することでゲート耐圧が向上し、歩留まり良く強誘電体層に抗電界以上の高い電界を掛けることが可能となった。
【００１６】
＜実施例３＞
図５及び図６に本発明の三つ目の実施例を示す。実施例１と同じようにゲート電極／半導体／強誘電体／絶縁体／半導体（Ｐｔ／ＳｒＴｉＯ３／ＳｒＢｉ２Ｔａ２Ｏ９／ＳｉＯ２／Ｓｉ）の断面構造を持ちＳｉ半導体基板にソース電極及びドレイン電極を持つ構造となっている。
図５のＡ−Ａ’に沿って切断した断面は図１の構造になっている。またＢ−Ｂ’に沿って切断した断面は図６の構造になっている。
図６ではＳｒＴｉＯ３半導体層に対しコンタクトホールを形成しＡｕを蒸着してオーミック接触を実現しソース及びドレイン電極を形成した。
図５に示すように二組のソース／ドレイン電極は一つのゲート電極を共有しており、ゲート電極を介した一度の電圧印加でＳｉ半導体層にオン状態、ＳｒＴｉＯ３半導体層にオフ状態を実現することが可能である。また両半導体層の極性を変えればｐ型とｎ型のチャネルを持つトランジスタで双方がオンとなる様な状態を実現することも可能である。ゲート電極への抗電界以上の電圧印加を書き込み動作と定義すると、これらの書き込み動作により情報が不揮発に蓄積される。また実施例１で示したようにこれらの書き込み動作やソースドレイン電圧印加による減分極電界の発生はなく、不揮発情報は長時間安定して保持することが可能である。
また実施例３に示したように一つのゲートを共有し、二つの状態を不揮発に保持することが出来る素子を実現することも可能である。
【００１７】
なお、本発明の実施例では強誘電体薄膜としてＳｒＢｉ２Ｔａ２Ｏ９多結晶を用いているが、言うまでもなく他の強誘電体材料、例えばＢｉ４Ｔｉ３Ｏ１２や（Ｌａ，Ｂｉ）４Ｔｉ３Ｏ１２等の強誘電体薄膜を用いても同じように有効である。また、ＳｉＯ２絶縁膜の代りに他の常誘電体を用いる事も可能である。
【００１８】
本発明は当然のことながらＳｉ基板以外の半導体でも有効であり、またその上の強誘電体や第二の半導体、絶縁膜等もエピタキシャルに形成した単結晶の素子とすることも可能である。
【００１９】
このように単結晶素子を作製できればヘテロ界面の欠陥が減少し図３に示したデータ保持特性の初期に見られる僅かな電流劣化を抑制することも可能になると期待できる。
【００２０】
【発明の効果】
本発明によれば、強誘電体の残留分極を強誘電体薄膜に隣接した半導体内で補償することにより減分極電界が現れないため強誘電体の残留分極を反転させようとする作用が無くなり、従来になく長時間のデータ保持特性を実現することが可能となった。
【図面の簡単な説明】
【図１】第一の実施例の強誘電体電界効果トランジスタの断面構造。
【図２】第一の実施例のトランジスタのゲート電圧とソースドレイン間電流の関係。
【図３】第一の実施例のソースドレイン間電流の保持特性。
【図４】第二の実施例の強誘電体電界効果トランジスタの模式図。
【図５】第三の実施例の強誘電体電界効果トランジスタの鳥瞰図。
【図６】図５のＢ−Ｂ’に沿って切断した強誘電体電界効果トランジスタの断面構造。
【図７】本発明の強誘電体／半導体ダブルヘテロ構造のバンド図。
【符号の説明】
１は単結晶シリコン基板、２は高濃度不純物を拡散したソース電極コンタクト領域、３は高濃度不純物を拡散したドレイン電極コンタクト領域、４はソース電極、５はドレイン電極、６は熱酸化ＳｉＯ２膜、７はＳｒＢｉ２Ｔａ２Ｏ９強誘電体薄膜、８はＳｒＴｉＯ３半導体層、９はゲート電極、１０は強誘電体薄膜中の残留分極、１１は残留分極により第二の半導体中に誘起されたスクリーニング電荷、１２は残留分極により第一の半導体中に誘起されたスクリーニング電荷、１３はＡｌ２Ｏ３絶縁膜、１４は第二の半導体層にオーミック接触したソース電極、１５は第二の半導体層にオーミック接触したドレイン電極、１６は第二の半導体のバンド構造、１７は強誘電体薄膜のバンド構造、１８は第一の半導体のバンド構造である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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