(57)【特許請求の範囲】
【請求項１】
相切り替えタイミングを示す信号によりモータを制御することによって、装着されたディスクを駆動する駆動手段を含むディスク駆動装置であって、
前記モータを駆動する複数のドライブ信号の位相差に応じて、前記モータの相切り替えタイミングを決定する第一タイミング信号を生成する第一タイミング信号生成手段と、
供給された選択信号に応じて前記いずれか一つのドライブ信号のＮ周期又はＭ周期（Ｎ及びＭは異なる自然数）を選択的に計測する周期計測手段を含み、前記周期計測手段により計測された前記Ｎ周期又はＭ周期毎に前記モータの相切り替えタイミングを決定する第二タイミング信号を生成する第二タイミング信号生成手段と、
前記モータの回転速度に応じて、前記第一タイミング信号又は前記第二タイミング信号を選択的に前記駆動手段へ供給するモータ制御手段とを備えたことを特徴とするディスク駆動装置。
【請求項２】
前記ドライブ信号に応じて前記モータの回転速度を算出し、算出された前記回転速度に応じた選択信号を生成する速度算出手段をさらに備え、  前記モータ制御手段は、前記速度算出手段により生成された前記選択信号に応じて、前記第一タイミング信号又は前記第二タイミング信号を選択的に前記駆動手段へ供給する請求項１に記載のディスク駆動装置。
【請求項３】
前記モータ制御手段は、外部から供給される制御信号に応じて前記第一タイミング信号又は前記第二タイミング信号を選択的に前記駆動手段へ供給する請求項１に記載のディスク駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、装着されたディスクを駆動するディスク駆動装置に関するものである。
【０００２】
【従来の技術】
現在のポータブルＭＤ（ミニ・ディスク）装置においては、回転位置を検出するホール素子を持たないブラシレスの三相モータ（以下において、単に「モータ」とも呼ぶ。）によりＭＤが駆動されるが、該モータの回転により得られる複数の逆起エッジ信号の位相差より該モータの回転速度を演算し、相切り替えタイミングを決定している。
【０００３】
ここで、上記逆起エッジ信号とは、基準とされる中間電位と各相のコイルに誘起される逆起電圧とを比較したコンパレータの出力信号を意味する。なお、以下においては、このような方法によるモータの制御を、「第一ディレイモードによる制御」と呼ぶ。
【０００４】
しかしながら、モータの回転位置に応じた検出信号を生成するコンパレータにおいて相間のオフセットばらつきがあると、回転速度が低いときに悪影響を受けやすい。すなわち、上記コンパレータにオフセットがない理想的な状態と比較すると、該モータの回転位置に応じた上記検出信号に誤差を生じるため、場合によっては、該エッジの誤検出を防ぐマスク信号によりマスクされてしまい、該モータを正常にコントロールできなくなるという問題がある。
【０００５】
一方、従来においては、単一の逆起エッジ信号において、１周期つまりモータの１／４回転に相当する逆起エッジ間の時間間隔から回転速度を演算することにより、該モータを制御する方法がある。なお、以下においては、この方法によるモータの制御を「第二ディレイモードによる制御」と呼ぶ。
【０００６】
しかしながら、上記第二ディレイモードによる制御では、モータの１／４回転に相当する逆起エッジ間の時間間隔から回転速度を演算するため、モータの回転が急激に加速あるいは減速される場合には、生成される逆起エッジ信号が変形されるため、該モータの相切り替えが正常なタイミングで行われないという問題がある。
【０００７】
【発明が解決しようとする課題】
本発明は上記のような問題を解消するためになされたもので、モータの最適な制御を実現し得るディスク駆動装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の目的は、モータを駆動する複数のドライブ信号の位相差に応じて、モータの相切り替えタイミングを決定する第一タイミング信号を生成する第一タイミング信号生成手段と、供給された選択信号に応じていずれか一つのドライブ信号のＮ周期又はＭ周期（Ｎ及びＭは異なる自然数）を選択的に計測する周期計測手段を含み、周期計測手段により計測されたＮ周期又はＭ周期毎にモータの相切り替えタイミングを決定する第二タイミング信号を生成する第二タイミング信号生成手段と、モータの回転速度に応じて、第一タイミング信号又は第二タイミング信号を選択的に駆動手段へ供給するモータ制御手段とを備えたことを特徴とするディスク駆動装置を提供することにより達成される。このような手段によれば、回転速度に応じて、モータを第一タイミング信号又は第二タイミング信号により駆動することができる。
【０００９】
ここで、第二タイミング信号生成手段は、上記構成により、相切り替えタイミングを容易に制御することができ、該第二タイミング信号によりモータを駆動することによって、該モータの回転速度を容易に変化させることができる。
【００１０】
また、ドライブ信号に応じてモータの回転速度を算出し、算出された回転速度に応じた選択信号を生成する速度算出手段をさらに備え、モータ制御手段は、速度算出手段により生成された選択信号に応じて、第一タイミング信号又は第二タイミング信号を選択的に駆動手段へ供給するものとすれば、速度算出手段によりモータの回転速度が高速に算出されるため、モータ制御手段による回転速度に応じた制御を高速化することができる。
また、モータ制御手段は、外部から供給される制御信号に応じて第一タイミング信号又は第二タイミング信号を選択的に駆動手段へ供給するものとすれば、任意のタイミングにおいて外部からモータ制御手段へ制御信号を供給することによって、モータの制御における自由度を高めることができる。
【００１１】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１２】
図１は、本発明の実施の形態に係るディスク駆動装置の全体構成を示すブロック図である。図１に示されるように、本発明の実施の形態に係るディスク駆動装置は、ディスク１を回転させるスピンドルモータ３と、ディスク１に記録された信号を読み取る読み取り部５と、モータドライバ１０と、ＲＦアンプ１１と、システムＬＳＩ２０と、ヘッドホンアンプ２１とを備える。そして、読み取り部５はピックアップ７と、レーザダイオード（ＬＤ）及びフォトディテクトＩＣ（ＰＤ）からなる素子部９とを含む。また、システムＬＳＩ２０はＣＬＶサーボ回路１３とモータコントローラ１５、及びＭＣＵ１７とを含む。なお、上記スピンドルモータ３は上記三相モータよりなるが、詳しくは後述する。
【００１３】
ここで、スピンドルモータ３及び読み取り部５はモータドライバ１０に接続され、ＲＦアンプ１１は素子部９に接続される。また、システムＬＳＩ２０は、モータドライバ１０及びＲＦアンプ１１に接続され、ヘッドホンアンプ２１はシステムＬＳＩ２０に接続される。
そして、モータコントローラ１５はモータドライバ１０に接続され、ＣＬＶサーボ回路１３はモータコントローラ１５及びＭＣＵ１７に接続される。また、ＭＣＵ１７はモータコントローラ１５に接続される。
【００１４】
上記のような構成を有する本実施の形態に係るディスク駆動装置では、素子部９に含まれたフォトディテクトＩＣにより検知された信号がＲＦアンプ１１により増幅され、システムＬＳＩ２０によって所定の処理が施される。そして、該信号はヘッドホンアンプ２１により増幅され、オーディオ信号として出力される。
【００１５】
一方、ＣＬＶサーボ回路１３は、ＭＣＵ１７から供給される信号SWDT,SCLK,XLATに応じてパルス幅変調を実行することにより、信号ＳＰＦを生成してモータコントローラ１５へ供給する。なお、ＣＬＶサーボ回路１３は、信号ＸＷＬを生成してモータコントローラ１５へ供給する。
【００１６】
また、モータコントローラ１５は、ＭＣＵ１７から供給される信号SWDT,SCLK,XLATにより制御され、ＣＬＶサーボ回路１３から供給される信号ＳＰＦに基づいてスピンドルモータ３を駆動するためのドライブ電圧ＶＳを生成して、モータドライバ１０へ供給する。さらに、モータコントローラ１５は、スピンドルモータ３を制御するための論理ドライブ信号ＤＵ，ＤＶ，ＤＷを生成してモータドライバ１０へ供給する。
そして、モータドライバ１０は、供給された論理ドライブ信号ＤＵ，ＤＶ，ＤＷ及びドライブ電圧ＶＳに応じてモータの回転位置を示す信号ＣＵ，ＣＶ，ＣＷを生成し、モータコントローラ１５へ供給する。
【００１７】
図２は、図１に示されたモータドライバ１０に含まれたドライブ部１０ａの構成を示す図である。図２に示されるように、ドライブ部１０ａは三相制御部２３とプリドライバ２５、コンパレータ２７、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６及び中間ノードＮ１〜Ｎ３を含む。ここで、三相制御部２３はモータコントローラ１５に接続され、プリドライバ２５は三相制御部２３に接続される。
【００１８】
一方、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２とＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４、及びＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ６は、それぞれ電源電圧ノードＶｃｃと接地ノードとの間に直列接続され、各々のＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６のゲートは、プリドライバ２５に接続される。
【００１９】
また、ＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２の間に位置する中間ノードＮ１と、ＮチャネルＭＯＳトランジスタＮＴ３，ＮＴ４の間に位置する中間ノードＮ２、及びＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ６の間に位置する中間ノードＮ３は、モータＴＰＭとコンパレータ２７に接続され、モータＴＰＭの中点ＣＰはコンパレータ２７に接続される。なお、上記モータＴＰＭは、図１に示されたスピンドルモータ３に内蔵されるものである。
【００２０】
このような構成を有するドライブ部１０ａでは、三相制御部２３がモータコントローラ１５から供給された論理ドライブ信号ＤＵ，ＤＶ，ＤＷ及びドライブ電圧ＶＳに基づいて、モータＴＰＭを駆動する電流の向きを決定し、該電流の向きを指示する信号をプリドライバ２５へ供給する。このとき、プリドライバ２５は供給された該信号をデコードし、ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６のゲートへ閾値電圧以上の電圧を選択的に供給する。これにより、該ＮチャネルＭＯＳトランジスタＮＴ１〜ＮＴ６が選択的にオンされ、中間ノードＮ１〜Ｎ３の電位が調整されることによって、モータＴＰＭへ所定の向きに電流が供給される。
【００２１】
また、コンパレータ２７は、各相の電圧（中間ノードＮ１〜Ｎ３の電位）と中点ＣＰの電位とを比較することによって、モータの回転位置を示す信号ＣＵ，ＣＶ，ＣＷを生成し、モータコントローラ１５へ供給する。
【００２２】
図３は、図１に示されたモータコントローラ１５の構成を示す図である。図３に示されるように、モータコントローラ１５は、エッジ検出部３１と相切り替え部３３、ドライブ論理・ブレーキ論理回路３５、内挿エッジ回路３７、ディレイ部３９、コマンドデコードクロック発生部４０、マスク・リミッタ回路４１、ウィンドウ部４３、起動回路４５、ＰＷＭ回路４７、ＶＳ制御部４９、及び速度演算回路９１を含む。
【００２３】
ここで、エッジ検出部３１はモータドライバ１０に接続され、相切り替え部３３はエッジ検出部３１に接続され、ドライブ論理・ブレーキ論理回路３５は相切り替え部３３に接続される。また、内挿エッジ回路３７はエッジ検出部３１に接続され、ディレイ部３９はエッジ検出部３１と内挿エッジ回路３７及び速度演算回路９１に接続される。
【００２４】
また、コマンドデコードクロック発生部４０はＣＬＶサーボ回路１３とディレイ部３９及びＶＳ制御部４９に接続され、マスク・リミッタ回路４１は相切り替え部３３及びディレイ部３９に接続され、ウィンドウ部４３はマスク・リミッタ回路４１に接続される。そして、起動回路４５にはスピンドルモータ３を起動させる際に必要とされる起動パラメータが供給され、ＰＷＭ回路４７は起動回路４５に接続される。また、ＶＳ制御部４９はエッジ検出部３１と相切り替え部３３、ＰＷＭ回路４７、コマンドデコードクロック発生部４０、及び速度演算回路９１に接続され、速度演算回路９１はディレイ部３９に接続される。
【００２５】
以下において、上記のような構成を有するモータコントローラ１５の動作を説明する。エッジ検出部３１は、後述する図５と図６（ａ）〜（ｃ）、及び図１２（ａ）〜（ｃ）に示された信号ＣＵ，ＣＶ，ＣＷの遷移（エッジ）を検出して、各相のエッジ検出により得られたエッジ検出信号をＮＯＲ演算することによりエッジ検出信号ＸＥＧを生成し出力する。
【００２６】
また、ディレイ部３９は、エッジ検出部３１により生成されたエッジ検出信号ＸＥＧに応じて、相切り替えタイミングを計算する際に必要とされる遅延量を計算し、スピンドルモータ３の回転速度を表すエッジ間隔信号ＦＥＩを生成するが、後に詳しく説明する。
【００２７】
また、エッジ検出部３１により該エッジが正確に検出されない場合には、モータが脱調してしまうため、内挿エッジ回路３７は、検出されるエッジが欠如してしまった場合であってもスピンドルモータ３を正常に回転させるよう、エッジ検出部３１から供給されたエッジ検出信号ＸＥＧ及びディレイ部３９から供給されたエッジ間隔信号ＦＥＩに応じて、エッジを内挿すべく、相切り替え部３３及びディレイ部３９へエッジ検出信号を供給する。
【００２８】
また、相切り替え部３３は、エッジ検出部３１及び内挿エッジ回路３７から供給される信号と、ディレイ部３９で決定される遅延量とに応じて、モータＴＰＭの相切り替えタイミングを示すマスクセット信号ＸＭＳを生成し、マスク・リミッタ回路４１及びＶＳ制御部４９へ供給すると共に、スピンドルモータ３の回転を制御する制御信号をドライブ論理・ブレーキ論理回路３５へ供給する。
【００２９】
一方、起動回路４５は、上記のように、供給された起動パラメータに応じてスタート信号ＳＴ及び相切り替え信号を生成し、スタート信号ＳＴを相切り替え部３３へ供給すると共に、相切り替え信号を相切り替え部３３及びＰＷＭ回路４７へ供給する。このとき、ＰＷＭ回路４７は起動回路４５から供給された信号をパルス幅変調してパルス幅変調（ＰＷＭ）信号を生成する。また、ドライブ論理・ブレーキ論理回路３５は、スピンドルモータ３の回転を加速又は減速する回路であって、相切り替え部３３から供給された制御信号に応じて、論理ドライブ信号ＤＵ，ＤＶ，ＤＷを生成する。
【００３０】
そして、マスク・リミッタ回路４１は、ディレイ部３９から供給されたエッジ間隔信号ＦＥＩ及び相切り替え部３３から供給されたマスクセット信号ＸＭＳに応じてマスク時間を決定すると共に、スピンドルモータ３の回転速度を所定の範囲内に制限する。なお、マスク・リミッタ回路４１は、マスク信号ＭＳＫを生成してウィンドウ部４３へ供給する。
【００３１】
ここで、ウィンドウ部４３は、供給されたエッジ検出信号及びマスク信号ＭＳＫに応じてウィンドウ信号を生成し、エッジ検出部３１へ供給する。なお、このウィンドウ信号は、エッジ検出の許可又は不許可状態を示すパルス信号で、例えばハイレベルの間のみエッジ検出部３１からエッジ検出信号が出力される。
【００３２】
また、コマンドデコードクロック発生部４０は、ディレイ部３９から供給されるエッジ間隔信号ＦＥＩとＶＳ制御部４９から供給される信号BUSYとに応じてシリアル信号SRDTを生成し、ＭＣＵ１７へ供給する。このとき、ＭＣＵ１７はシリアル信号SRDTをソフトウェアの実行により監視しながら、コマンドSWDT,SCLK,XLATをコマンドデコードクロック発生部４０へ供給する。そして、コマンドデコードクロック発生部４０は、ＭＣＵ１７から供給されたコマンドSWDT,SCLK,XLATをデコードし、最大制御信号SPLTと選択信号SEL、コマンド信号SCD、及び制御切り替え信号SSWを生成する。
【００３３】
さらに、ＶＳ制御部４９は、ＰＷＭ回路４７から供給されたパルス幅変調信号とディレイ部３９から供給されたエッジ間隔信号ＦＥＩ、ＣＬＶサーボ回路１３から供給された信号ＳＰＦ，ＸＷＬ、相切り替え部３３から供給されたマスクセット信号ＸＭＳ、エッジ検出部３１から供給されたエッジ検出信号ＸＥＧ、コマンドデコードクロック発生部４０から供給された最大制御信号SPLTと選択信号ＳＥＬ及びコマンド信号ＳＣＤに応じて、ドライブ電圧ＶＳを生成しモータドライバ１０へ供給する。
【００３４】
また、ＶＳ制御部４９は、コマンドデコードクロック発生部４０から供給された制御切り替え信号SSWに応じて、相切り替え時にドライブ電圧ＶＳの最大値を減少させるいわゆるソフトスイッチング制御をオン・オフする。
【００３５】
また、速度演算回路９１は、ディレイ部３９から供給されたエッジ間隔信号ＦＥＩに応じてモータの回転速度を算出し、算出された回転速度が予め設定されたしきい値より小さい場合にはハイ（Ｈ）レベルの自動切り替え信号ＡＳＳを出力し、大きい場合にはロウ（Ｌ）レベルの自動切り替え信号ＡＳＳを出力する。
【００３６】
図４は、図３に示されたディレイ部３９に含まれたディレイ回路３９ａの構成を示す図である。図４に示されるように、ディレイ回路３９ａはセレクタ９３と第一遅延回路９５、第二遅延回路９７及びスイッチング回路ＳＷを含む。ここで、セレクタ９３はエッジ検出部３１と内挿エッジ回路３７に接続され、第一遅延回路９５はエッジ検出部３１に接続される。また、第二遅延回路９７はエッジ検出部３１とセレクタ９３、コマンドデコードクロック発生部４０及び相切り替え部３３に接続され、スイッチング回路ＳＷは第一遅延回路９５と第二遅延回路９７、コマンドデコードクロック発生部４０及び速度演算回路９１に接続される。そして、スイッチング回路ＳＷの出力端は相切り替え部３３に接続される。
【００３７】
上記のような構成を有するディレイ回路３９ａにおいて、第一遅延回路９５はエッジ検出部３１から供給されたエッジ検出信号ＸＥＧに応じて、エッジ間隔信号ＦＥＩを生成し出力すると共に、相切り替え信号ＳＤ１を生成してスイッチング回路ＳＷへ供給する。なお、相切り替え信号ＳＤ１は、上記第一ディレイモードによる制御を実現するための信号とされる。
【００３８】
一方、セレクタ９３にはエッジ検出部３１から信号RISEU, RISEV, RISEWが供給されると共に、内挿エッジ回路３７から内挿信号ＩＲＵ，ＩＲＶ，ＩＲＷが供給され、内挿エッジ回路３７から供給される選択信号ＩＳに応じて、上記信号RISEU, RISEV, RISEW又は内挿信号ＩＲＵ，ＩＲＶ，ＩＲＷのいずれか一組を、信号ＲＵ，ＲＶ，ＲＷとして選択的に出力する。そして、第二遅延回路９７は、コマンドデコードクロック発生部４０より供給されたコマンド信号に応じて、セレクタ９３から供給された信号より相切り替え信号ＳＤ２を生成してスイッチング回路ＳＷへ供給すると共に、遅延時間を示す信号ＤＴを生成してコマンドデコードクロック発生部４０へ供給する。
【００３９】
上記において、相切り替え信号ＳＤ２は上記第二ディレイモードによる制御を実現するための信号とされると共に、信号ＤＴはＭＣＵ１７へ供給されて、モータ回転数の監視に供される。
【００４０】
また、スイッチング回路ＳＷは、コマンドデコードクロック発生部４０から供給されるコマンド選択信号CSEL１、あるいは速度演算回路９１から供給される自動切り替え信号ＡＳＳに応じて、第一遅延回路９５により生成された相切り替え信号ＳＤ１又は第二遅延回路９７により生成された相切り替え信号ＳＤ２を選択的に相切り替え部３３へ供給する。ここで、より具体的には、スイッチング回路ＳＷは、ロウレベルの自動切り替え信号ＡＳＳが供給された場合には、第一ディレイモードによる制御を実行すべく相切り替え信号ＳＤ１を選択的に出力すると共に、ハイレベルの自動切り替え信号ＡＳＳが供給された場合には、第二ディレイモードによる制御を実行すべく相切り替え信号ＳＤ２を選択的に出力する。
【００４１】
図５は、図４に示された第一遅延回路９５の構成を示すブロック図である。図５に示されるように、第一遅延回路９５はディレイ用エッジ計測カウンタ９９とディレイ演算回路１０１、ディレイカウンタ１０３及びＦＧエッジレジスタ１０５を含む。
【００４２】
ここで、ディレイ用エッジ計測カウンタ９９はエッジ検出部３１に接続され、ディレイ演算回路１０１はディレイ用エッジ計測カウンタ９９に接続される。また、ディレイカウンタ１０３はディレイ演算回路１０１に接続され、ＦＧエッジレジスタ１０５はディレイ用エッジ計測カウンタ９９に接続される。そして、ディレイカウンタ１０３の出力端はスイッチング回路ＳＷに接続されると共に、ＦＧエッジレジスタ１０５はエッジ間隔信号ＦＥＩを出力する。
【００４３】
以下において、図６を参照しつつ、第一遅延回路９５の動作を説明する。ディレイ用エッジ計測カウンタ９９は、供給されるエッジ検出信号ＸＥＧをロードして、カウンタによりエッジ間の時間間隔を計測する。そして、ディレイ用エッジ計測カウンタ９９は、このカウント結果をデータＥＩとしてディレイ演算回路１０１及びＦＧエッジレジスタ１０５へ供給する。
【００４４】
また、ＦＧエッジレジスタ１０５は、供給されたデータＥＩを格納すると共に、該データＥＩに応じたエッジ間隔信号ＦＥＩをコマンドデコードクロック発生部４０へ供給する。このとき、コマンドデコードクロック発生部４０がＭＣＵ１７へエッジ間の時間間隔を示す信号を供給することによって、ＭＣＵ１７は該信号に応じてモータの回転数をモニタする。
【００４５】
一方、ディレイ演算回路１０１は、供給されたデータＥＩに応じて、各相の信号ＣＵ，ＣＶ，ＣＷ間における遅延量、すなわち図６に示された遅延時間Ｔａ，Ｔｂ，Ｔｃを計算する。そして、ディレイ演算回路１０１は、供給されたコマンド選択信号CSEL2に応じて、相切り替えタイミングを示す相切り替え信号ＳＤ１をロウレベルに活性化させるタイミングを決定する。
【００４６】
すなわち、ディレイ演算回路１０１は、図６に示されるように、信号ＣＵ，ＣＶ，ＣＷの遷移タイミングから相切り替え信号ＳＤ１をロウレベルへ活性化させるまでの遅延時間Ｔａ／２，Ｔｂ／２，Ｔｃ／２を算出する。なお、上記例における係数１／２は、ディレイ演算回路１０１に供給されるコマンド選択信号CSEL2に応じて選択されるが、ディレイ演算回路１０１については後に詳しく説明する。
【００４７】
また、ディレイカウンタ１０３は、ディレイ演算回路１０１により算出された遅延時間、すなわち上記例における遅延時間Ｔａ／２，Ｔｂ／２，Ｔｃ／２をカウントし、該カウント結果に応じて、図６（ｄ）に示された相切り替え信号ＳＤ１を生成する。なお、上記第一ディレイモードにおいては、相切り替え信号ＳＤ１が信号ＤＯとして相切り替え部３３へ供給され、相切り替え部３３は信号ＤＯに応じて論理ドライブ信号ＤＵ，ＤＶ，ＤＷの切り替えを制御する。
【００４８】
図７は、図５に示されたディレイ演算回路１０１の構成を示すブロック図である。図７に示されるように、ディレイ演算回路１０１はディレイ用エッジ計測カウンタ９９に対して並列接続された第一乃至第ｎ乗算回路１１１ａ〜１１１ｃと、第一乃至第ｎ乗算回路１１１ａ〜１１１ｃ及びコマンドデコードクロック発生部４０に接続された選択回路１１３とを含む。ここで、選択回路１１３の出力端はディレイカウンタ１０３に接続される。
【００４９】
図７に示された第一乗算回路１１１ａは、供給されたエッジの時間間隔を示すデータＥＩを１ビットずらすこと（ビットシフト）により、該時間間隔に１／２を乗じた値を有するデータを選択回路１１３へ供給する。また同様に、図７に示された第二乗算回路１１１ｂは、供給されたエッジの時間間隔を示すデータＥＩを２ビットずらすことにより、該時間間隔に１／４を乗じた値を有するデータを選択回路１１３へ供給する。このように、第ｎ乗算回路１１１ｃは、上記時間間隔に（ｎ／ｍ）を乗じた値（ここで、ｎ及びｍは任意の自然数）を有するデータを選択回路１１３へ供給する。
【００５０】
そして、選択回路１１３は、コマンドデコードクロック発生部４０から供給されたコマンド選択信号CSEL2に応じて、第一乃至第ｎ乗算回路１１１ａ〜１１１ｃから供給されたデータを選択的に出力する。
【００５１】
以下において、図４に示された第二遅延回路９７について説明する。図８は、図４に示された第二遅延回路９７の構成を示すブロック図である。図８に示されるように、第二遅延回路９７は並設されたＵ遅延部１０７ａとＶ遅延部１０７ｂ及びＷ遅延部１０７ｃと、遅延カウント部１０９とを含む。ここで、Ｕ遅延部１０７ａにはセレクタ９３から信号ＲＵが供給され、Ｖ遅延部１０７ｂにはセレクタ９３から信号ＲＶが供給され、Ｗ遅延部１０７ｃにはセレクタ９３から信号ＲＷが供給される。
【００５２】
また、Ｕ遅延部１０７ａとＶ遅延部１０７ｂ及びＷ遅延部１０７ｃには、コマンドデコードクロック発生部４０から供給されるコマンド選択信号CSEL3が供給される。また、遅延カウント部１０９はＵ遅延部１０７ａとＶ遅延部１０７ｂ及びＷ遅延部１０７ｃに接続されると共に、相切り替え部３３から信号ＳＵ，ＳＶ，ＳＷが供給され、エッジ検出部３１からエッジ検出信号ＸＥＧが供給され、コマンドデコードクロック発生部４０からコマンド選択信号CSEL4が供給される。
【００５３】
上記のような構成を有する第二遅延回路９７においては、Ｕ遅延部１０７ａとＶ遅延部１０７ｂ及びＷ遅延部１０７ｃが、それぞれ信号ＣＵ，ＣＶ，ＣＷの立ち上がり（ロウレベルからハイレベルへの遷移）あるいは立ち下がり（ハイレベルからロウレベルへの遷移）の時間間隔を計測するが、後に詳しく説明する。
そして、遅延カウント部１０９は、供給された信号ＳＵ，ＳＶ，ＳＷとエッジ検出信号ＸＥＧとに応じて、Ｕ遅延部１０７ａとＶ遅延部１０７ｂ及びＷ遅延部１０７ｃによって計測された上記時間間隔を選択してカウントする。これにより、遅延カウント部１０９は該カウント結果に応じて相切り替えタイミングを示す相切り替え信号ＳＤ２を生成してスイッチング回路ＳＷへ供給すると共に、上記時間間隔を示す信号ＤＴを出力する。なお、遅延カウント部１０９については後述する。
【００５４】
図９は、図８に示されたＵ遅延部１０７ａの構成を示す図である。なお、図８に示されたＶ遅延部１０７ｂ及びＷ遅延部１０７ｃは、図９に示されるＵ遅延部１０７ａと同様な構成を有する。
【００５５】
図９に示されるように、Ｕ遅延部１０７ａはカウンタ１１５とセレクタ１１７、エッジ計測カウンタ１１９及びレジスタ１２１を含む。ここで、カウンタ１１５はセレクタ９３に接続され、セレクタ１１７はカウンタ１１５とセレクタ９３及びコマンドデコードクロック発生部４０に接続される。また、エッジ計測カウンタ１１９はセレクタ１１７に接続され、レジスタ１２１はエッジ計測カウンタ１１９及びセレクタ１１７に接続される。
【００５６】
上記のような構成を有するＵ遅延部１０７ａにおいて、カウンタ１１５は供給された信号ＲＵのエッジを例えば二つ検出するたびに、活性化された信号ＡＲＵをセレクタ１１７へ供給する。一方、セレクタ１１７は供給されたコマンド選択信号CSEL3に応じて、信号ＲＵ又は信号ＡＲＵを選択的に出力する。
【００５７】
また、エッジ計測カウンタ１１９は、供給された信号に応じたエッジ時間間隔を計測するが、信号ＲＵが供給された場合には図１１（ａ）に示された信号ＣＵの一周期Ｔｕｎ、信号ＡＲＵが供給された場合には信号ＣＵの二周期の時間を計測することになる。
【００５８】
そして、レジスタ１２１はエッジ計測カウンタ１１９から供給された計測結果を示す信号を記憶すると共に、信号ＣＵの上記周期を示す信号ＵＥＴを遅延カウント部１０９へ供給する。なお、同様にＶ遅延部１０７ｂから信号ＣＶの周期を示す信号ＶＥＴが、Ｗ遅延部１０７ｃからは信号ＣＷの周期を示す信号ＷＥＴがそれぞれ遅延カウント部１０９へ供給される。
【００５９】
図１０は、図８に示された遅延カウント部１０９に含まれた相切り替え信号生成回路１０９ａの構成を示すブロック図である。図１０に示されるように、相切り替え信号生成回路１０９ａは、デコーダ１２３と選択回路１２５，１２９、第一乃至第ｎ乗算回路１２７ａ〜１２７ｃ、及びディレイカウンタ１３１を含む。
【００６０】
ここで、デコーダ１２３は相切り替え回路３３及びエッジ検出部３１に接続され、選択回路１２５はＵ遅延部１０７ａとＶ遅延部１０７ｂ及びＷ遅延部１０７ｃ、そしてデコーダ１２３に接続される。また、第一乃至第ｎ乗算回路１２７ａ〜１２７ｃは選択回路１２５に対して並列接続され、選択回路１２９はこれらの第一乃至第ｎ乗算回路１２７ａ〜１２７ｃ及びコマンドデコードクロック発生部４０に接続される。また、ディレイカウンタ１３１は選択回路１２９に接続される。
【００６１】
上記において、デコーダ１２３は供給された信号ＳＵ，ＳＶ，ＳＷ及びエッジ検出信号ＸＥＧをデコードして、得られたデコード信号を選択回路１２５へ供給する。このとき、選択回路１２５は供給された上記デコード信号に応じて、信号ＵＥＴ、信号ＶＥＴあるいは信号ＷＥＴのいずれかを選択的に出力する。
【００６２】
また、第一乗算回路１２７ａは、選択回路１２５から供給されたデータを一ビットシフトさせることにより該データに１／２を乗算し、該乗算結果を選択回路１２９へ供給すると共に、第二乗算回路１２７ｂは選択回路１２５から供給されたデータを二ビットシフトさせることにより、該データに１／４を乗算して該乗算結果を選択回路１２９へ供給する。なお、第ｎ乗算回路１２７ｃは選択回路１２５から供給されたデータをｎビットシフトさせること等により、該データに（ｑ／ｐ）を乗算し（但し、ｐ及びｑは任意の自然数）、該乗算結果を選択回路１２９へ供給する。
【００６３】
そして、選択回路１２９はコマンドデコードクロック発生部４０から供給されたコマンド選択信号CSEL4に応じて、第一乃至第ｎ乗算回路１２７ａ〜１２７ｃから供給された乗算結果を選択的にディレイカウンタ１３１へ供給する。このときディレイカウンタ１３１は、選択回路１２９から供給された信号により示される時間をカウントすることにより、所定のタイミングでロウレベルに活性化される相切り替え信号ＳＤ２を生成する。
【００６４】
ここで一例として、第一乃至第ｎ乗算回路１２７ａ〜１２７ｃによる乗算結果を利用することによって、信号ＣＵ，ＣＶ，ＣＷの各遷移タイミング毎に、信号ＣＵ，ＣＶ，ＣＷの各周期Ｔｕｎ，Ｔｖｎ，Ｔｗｎの１／１２に相当する時間だけ遅延したタイミングでロウレベルに活性化された相切り替え信号ＳＤ２が、図１１（ｄ）に示される。
【００６５】
以上より、本発明の実施の形態に係るディスク駆動装置は、第一ディレイモードでモータを制御する際に必要な相切り替え信号ＳＤ１を生成する第一遅延回路９５と、第二ディレイモードでモータを制御する際に必要な相切り替え信号ＳＤ２を生成する第二遅延回路９７を共に備え、速度演算回路９１から出力される自動切り替え信号ＡＳＳあるいはＭＣＵ１７から発行されたコマンドに応じたコマンド選択信号CSEL1により、相切り替え信号ＳＤ１，ＳＤ２を選択的に相切り替え部３３へ供給することができる。
【００６６】
すなわち、図１２に示されるように、モータの回転速度が上昇することによって、図１２（ａ）および図１２（ｂ）に示された信号ＣＵ，ＣＶのエッジ間隔Ｔｕｖが予め設定されたしきい値より小さくなった時刻Ｔｃｒにおいて、速度演算回路９１は図１２（ｄ）に示されるように、出力する自動切り替え信号ＡＳＳの論理レベルをハイレベルからロウレベルへ遷移させる。
【００６７】
これにより、図１２（ｅ）に示されるように、時刻Ｔｃｒまでは第二ディレイモードにおいて相切り替えのための信号ＤＯが生成され、時刻Ｔｃｒ以降においては第一ディレイモードにおいて信号ＤＯが生成される。
【００６８】
従って、スピンドルモータ３が予め設定された回転速度より遅い速度で回転しているときは、相間オフセットばらつきの影響を低減するために、スピンドルモータ３を第二ディレイモードにより制御し、スピンドルモータ３が該予め設定された回転速度より速い速度で回転するときは、モータの回転位置情報を高速に検出すべく、スピンドルモータ３を第一ディレイモードにより制御する。
【００６９】
一方、ＭＣＵ１７がスピンドルモータ３の回転速度に応じたコマンドをモータコントローラ１５へ発行することにより、スピンドルモータ３を回転速度に応じて最適に制御することができる。
【００７０】
以上より、本発明の実施の形態に係るディスク駆動装置によれば、量産時に発生するモータドライバ１０のプロセスばらつきに起因したモータの回転制御における不良を低減することができ、歩留まりを上げることができる。
【００７１】
また、モータの回転数が高いときや、モータの回転速度が急激に加速あるいは減速するときは、上記のように第一ディレイモードにおいてスピンドルモータ３を制御するため、モータの回転位置情報を高速に検出することによって、より精度の高い制御を実現することができる。
【００７２】
また、上記のようにＭＣＵ１７から発行されるコマンドによって、モータを制御するモードを切り替えることができるため、ソフトウェアを利用することによって容易にディレイモードを変更することができる。
【００７３】
さらに、本発明の実施の形態に係るディスク駆動装置によれば、速度演算回路９１がモータの回転速度に応じた自動切り替え信号ＡＳＳを生成することによって、該モードを自動的に切り替えることができるため、ＭＰＵ１７におけるソフトウェアの実行負担を低減することができ、ひいては該ソフトウェアをコード化して格納するＲＯＭやＲＡＭのサイズを小さくすることができるため、コストを低減することができる。
【００７４】
そしてまた、ディレイモードを切り替えるための速度演算回路９１は、システムＬＳＩ２０内に設けられたデジタル回路により実現されるため、容易に高集積化を図ることができ、この点からもコストを抑えることができる。
【００７５】
【発明の効果】
本発明に係るディスク駆動装置によれば、回転速度に応じてモータを第一タイミング信号又は第二タイミング信号により駆動することができるため、モータの回転状態によらず最適な制御を実現し、ディスク駆動装置の信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るディスク駆動装置の構成を示すブロック図である。
【図２】図１に示されたモータドライバに含まれた回路の構成を示す図である。
【図３】図１に示されたモータコントローラの構成を示すブロック図である。
【図４】図３に示されたディレイ部に含まれたディレイ回路の構成を示す図である。
【図５】図４に示された第一遅延回路の構成を示すブロック図である。
【図６】図５に示された第一遅延回路の動作を示すタイミングチャートである。
【図７】図５に示されたディレイ演算回路の構成を示すブロック図である。
【図８】図４に示された第二遅延回路の構成を示すブロック図である。
【図９】図８に示されたＵ遅延部の構成を示すブロック図である。
【図１０】図８に示された遅延カウント部に含まれた相切り替え信号生成回路の構成を示すブロック図である。
【図１１】図８に示された第二遅延回路の動作を示すタイミングチャートである。
【図１２】図１に示されたディスク駆動装置の動作を示すタイミングチャートである。
【符号の説明】
１  ディスク、３  スピンドルモータ、５  読み取り部、７  ピックアップ、９素子部、１０  モータドライバ、１０ａ  ドライバ部、１１  ＲＦアンプ、１３  ＣＬＶサーボ回路、１５  モータコントローラ、１７  ＭＣＵ（マイクロコンピュータユニット）、２０  システムＬＳＩ、２１  ヘッドホンアンプ、２３三相制御部、２５  プリドライバ、２７  コンパレータ、３１  エッジ検出部、３３  相切り替え部、３５  ドライブ論理・ブレーキ論理回路、３７  内挿エッジ回路、３９  ディレイ部、３９ａ  ディレイ回路、４０  コマンドデコードクロック発生部、４１  マスク・リミッタ回路、４３  ウィンドウ部、４５  起動回路、４７  ＰＷＭ回路、４９  ＶＳ制御部、９１  速度演算回路、９３，１１７  セレクタ、９５  第一遅延回路、９７  第二遅延回路、９９  ディレイ用エッジ計測カウンタ、１０１  ディレイ演算回路、１０３，１３１  ディレイカウンタ、１０５  ＦＧエッジカウンタ、１０７ａ  Ｕ遅延部、１０７ｂ  Ｖ遅延部、１０７ｃ  Ｗ遅延部、１０９  遅延カウント部、１０９ａ  相切り替え信号生成回路、１１１ａ，１２７ａ  第一乗算回路、１１１ｂ，１２７ｂ  第二乗算回路、１１１ｃ，１２７ｃ  第ｎ乗算回路、１１３，１２５，１２９  選択回路、１１５  カウンタ、１１９  エッジ計測カウンタ、１２１  レジスタ、１２３デコーダ、ＮＴ１〜ＮＴ６  ＮチャネルＭＯＳトランジスタ、ＴＰＭ  モータ、ＳＷ  スイッチング回路、Ｎ１〜Ｎ３  中間ノード、Ｖｃｃ  電源電圧ノード、ＣＰ  中点。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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