(57)【特許請求の範囲】
【請求項１】
メモリセルアレイのビット線が、選択トランジスタを介して結合されるデータ線に接続された電流センスアンプ回路において、
参照電圧発生部と、
負の入力端を前記データ線に接続し、正の入力端に前記参照電圧発生部の参照電圧を受ける差動増幅回路と、
前記差動増幅回路の出力をゲートに接続し、ソースを前記データ線に接続した第１のＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ゲートとドレインを結合し、前記第１のＮ型ＭＯＳトランジスタのドレインに接続した第１のＰ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ゲートを前記第１のＰ型ＭＯＳトランジスタのゲートに接続した第２のＰ型ＭＯＳトランジスタと、
ソースを接地電位に接続し、ドレインを前記第２のＰ型ＭＯＳトランジスタのドレインに接続した第２のＮ型ＭＯＳトランジスタと、
ソースを接地電位に接続し、ゲートとドレインを前記第２のＮ型ＭＯＳトランジスタのゲートに接続した第３のＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ドレインを前記第３のＮ型ＭＯＳトランジスタのドレインに接続した第３のＰ型ＭＯＳトランジスタと、
入力端を前記第２のＮ型ＭＯＳトランジスタのドレインに接続し、出力端を回路の出力端としたインバータ回路と、
前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所定の参照電流量となるように前記第３のＰ型ＭＯＳトランジスタのゲートに電圧を与える参照電流発生部とを備え、
前記参照電流量と前記データ線の電流量を比較することで前記データ線を流れるメモリセルの電流を検知する、
ことを特徴とする電流センスアンプ回路。
【請求項２】
メモリセルアレイのビット線が、選択トランジスタを介して結合されるデータ線に接続された電流センスアンプ回路において、
参照電圧発生部と、
負の入力端を前記データ線に接続し、正の入力端に前記参照電圧発生部の参照電圧を受ける差動増幅回路と、
前記差動増幅回路の出力をゲートに接続し、ソースを前記データ線に接続した第１のＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ゲートとドレインを結合し、前記第１のＮ型ＭＯＳトランジスタのドレインに接続した第１のＰ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ゲートを前記第１のＰ型ＭＯＳトランジスタのゲートに接続した第２のＰ型ＭＯＳトランジスタと、
ソースを接地電位に接続し、ドレインを前記第２のＰ型ＭＯＳトランジスタのドレインに接続した第２のＮ型ＭＯＳトランジスタと、
ソースを接地電位に接続し、ゲートとドレインを前記第２のＮ型ＭＯＳトランジスタのゲートに接続した第３のＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ドレインを前記第３のＮ型ＭＯＳトランジスタのドレインに接続した第３のＰ型ＭＯＳトランジスタと、
ソースまたはドレインのいずれか一方を前記第２のＰ型ＭＯＳトランジスタのドレインに接続し、他方を前記第３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲートをイコライズ信号が入力される第１の入力端に接続した第４のＮ型ＭＯＳトランジスタと、
ソースまたはドレインのいずれか一方を前記第２のＰ型ＭＯＳトランジスタのドレインに接続し、他方を前記第３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲートをイコライズ信号の反転信号が入力される第２の入力端に接続した第４のＰ型ＭＯＳトランジスタと、
正の入力端を前記第３のＰ型ＭＯＳトランジスタのドレインに接続し、負の入力端を前記第２のＰ型ＭＯＳトランジスタのドレインに接続し、出力端を回路の出力端としたコンパレータ回路と、
前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所定の参照電流量となるように前記第３のＰ型ＭＯＳトランジスタのゲートに電圧を与える参照電流発生部とを備え、
前記参照電流量と前記データ線の電流量を比較することで前記データ線を流れるメモリセルの電流を検知する、
ことを特徴とする電流センスアンプ回路。
【請求項３】
メモリセルアレイのビット線が、選択トランジスタを介して結合されるデータ線に接続された電流センスアンプ回路において、
参照電圧発生部と、
負の入力端を前記データ線に接続し、正の入力端に前記参照電圧発生部の参照電圧を受ける差動増幅回路と、
前記差動増幅回路の出力をゲートに接続し、ソースを前記データ線に接続した第１のＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ゲートとドレインを結合し、前記第１のＮ型ＭＯＳトランジスタのドレインに接続した第１のＰ型ＭＯＳトランジスタと、
前記第１のＰ型ＭＯＳトランジスタのドレインに接続されたｎ個（ｎは２以上の整数）の電流比較部とを備え、
各電流比較部について、
ソースを電源電位に接続し、ゲートを前記第１のＰ型ＭＯＳトランジスタのドレインに接続した第２のＰ型ＭＯＳトランジスタと、
ソースを接地電位に接続し、ドレインを前記第２のＰ型ＭＯＳトランジスタのドレインに接続した第２のＮ型ＭＯＳトランジスタと、
ソースを接地電位に接続し、ゲートとドレインを前記第２のＮ型ＭＯＳトランジスタのゲートに接続した第３のＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ドレインを前記第３のＮ型ＭＯＳトランジスタのドレインに接続した第３のＰ型ＭＯＳトランジスタと、
入力端を前記第２のＮ型ＭＯＳトランジスタのドレインに接続し、出力端を回路の出力端としたインバータ回路と、
前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所定の参照電流量となるように前記第３のＰ型ＭＯＳトランジスタのゲートに電圧を与える参照電流発生部とを備え、
前記ｎ個の電流比較部に属するｎ個の前記参照電流発生部は所定のそれぞれ異なる参照電流量に基づいた電圧を前記第３のＰ型ＭＯＳトランジスタに与え、各前記電流比較部が前記参照電流量と前記データ線の電流量とを比較することで前記データ線を流れるメモリセルの電流量を検知する、
ことを特徴とする電流センスアンプ回路。
【請求項４】
メモリセルアレイのビット線が、選択トランジスタを介して結合されるデータ線に接続された電流センスアンプ回路において、
参照電圧発生部と、
負の入力端を前記データ線に接続し、正の入力端に前記参照電圧発生部の参照電圧を受ける差動増幅回路と、
前記差動増幅回路の出力をゲートに接続し、ソースを前記データ線に接続した第１のＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ゲートとドレインを結合し、前記第１のＮ型ＭＯＳトランジスタのドレインに接続した第１のＰ型ＭＯＳトランジスタと、
前記第１のＰ型ＭＯＳトランジスタのドレインに接続されたｎ個（ｎは２以上の整数）の電流比較部とを備え、
各電流比較部について、
ソースを電源電位に接続し、ゲートを前記第１のＰ型ＭＯＳトランジスタのゲートに接続した第２のＰ型ＭＯＳトランジスタと、
ソースを接地電位に接続し、ドレインを前記第２のＰ型ＭＯＳトランジスタのドレインに接続した第２のＮ型ＭＯＳトランジスタと、
ソースを接地電位に接続し、ゲートとドレインを前記第２のＮ型ＭＯＳトランジスタのゲートに接続した第３のＮ型ＭＯＳトランジスタと、
ソースを電源電位に接続し、ドレインを前記第３のＮ型ＭＯＳトランジスタのドレインに接続した第３のＰ型ＭＯＳトランジスタと、
ソースまたはドレインのいずれか一方を前記第２のＰ型ＭＯＳトランジスタのドレインに接続し、他方を前記第３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲートをイコライズ信号が入力される第１の入力端に接続した第４のＮ型ＭＯＳトランジスタと、
ソースまたはドレインのいずれか一方を前記第２のＰ型ＭＯＳトランジスタのドレインに接続し、他方を前記第３のＰ型ＭＯＳトランジスタのドレインに接続し、ゲートをイコライズ信号の反転信号が入力される第２の入力端に接続した第４のＰ型ＭＯＳトランジスタと、
正の入力端を前記第３のＰ型ＭＯＳトランジスタのドレインに接続し、負の入力端を前記第２のＰ型ＭＯＳトランジスタのドレインに接続し、出力端を回路の出力端としたコンパレータ回路と、
前記第３のＰ型ＭＯＳトランジスタのドレイン電流が所定の参照電流量となるように前記第３のＰ型ＭＯＳトランジスタのゲートに電圧を与える参照電流発生部とを備え、
前記ｎ個の電流比較部に属するｎ個の前記参照電流発生部は所定のそれぞれ異なる参照電流量に基づいた電圧を前記第３のＰ型ＭＯＳトランジスタに与え、各前記電流比較部が前記参照電流量と前記データ線の電流量とを比較することで前記データ線を流れるメモリセルの電流量を検知する、
ことを特徴とする電流センスアンプ回路。
【請求項５】
請求項３または請求項４に記載の電流センスアンプ回路において、
ｎ個の前記電流比較部の出力端からの出力値が示すｎ＋１通りの状態を持つ読み出しデータに対して、前記データ線の検知される電流量の大きさの順に従ってグレイ符号を対応付けしたデータ出力を行うデータ変換部を備えた、
ことを特徴とする電流センスアンプ回路。
【請求項６】
請求項５記載の電流センスアンプ回路において、
ｎ＝３の場合において、データ変換部として排他的論理和回路（ＥＯＲ回路）を備え、１番目の前記電流比較部の出力と３番目の前記電流比較部の出力とを前記排他的論理和回路の入力に接続し、前記排他的論理和回路の出力をデータ変換部の第１の出力ビットとし、２番目の前記電流比較部の出力をデータ変換部の第２の出力ビットとした構成により、ｎ個の前記電流比較部の出力が示す読み出しデータを２ビットのグレイ符号に変換して出力する、
ことを特徴とする電流センスアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流センスアンプに関し、特に不揮発性半導体メモリ装置のメモリセルの電流を検知するための電流センスアンプに関するものである。
【０００２】
【従来の技術】
図７は、従来の電流センスアンプの一構成例を示す図である。
図７において、Ｍ１はＮ型ＭＯＳトランジスタであり、ソースを接地電位に接続し、ゲートを回路の入力端Ｎ１に接続している。Ｍ２はＰ型ＭＯＳトランジスタであり、ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ１のドレインに接続している。Ｍ３はＮ型ＭＯＳトランジスタであり、ソースを回路の入力端Ｎ１に接続し、ゲートをＰ型ＭＯＳトランジスタＭ２のドレインに接続している。Ｍ４はＰ型ＭＯＳトランジスタであり、ソースを電源電位に接続し、ゲートを接地電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ３のドレインに接続している。Ｘ１は第１のインバータであり、その入力をＰ型ＭＯＳトランジスタＭ４のドレインに接続し、出力を回路の出力端Ｎ２としている。Ｍ５はフローティングゲート型ＭＯＳトランジスタのメモリセルであり、その閾値電圧を操作することにより、電流を流す状態と流さない状態の２つの状態を用いることで記憶を実現している。Ｍ６はビット線選択ゲートトランジスタである。
【０００３】
ここで、Ｎ型ＭＯＳトランジスタＭ１とＰ型ＭＯＳトランジスタＭ２は、入力を回路の入力端Ｎ１に接続し、出力をＮ型ＭＯＳトランジスタＭ３のゲートに接続した第２のインバータＸ２を構成している。
【０００４】
上記構成の従来の電流センスアンプでは、入力端Ｎ１の電位に応じて、インバータＸ２の出力がＮ型ＭＯＳトランジスタＭ３を制御し、それにより入力端Ｎ１の電位が制御される。即ち、入力端Ｎ１の電位がインバータＸ２の閾値電位より低い場合、インバータＸ２は「Ｈ」レベルを出力し、Ｎ型ＭＯＳトランジスタＭ３がオンされ、入力端Ｎ１はチャージされる。また、入力端Ｎ１の電位がインバータＸ２の閾値電位より高い場合、インバータＸ２は「Ｌ］レベルを出力し、Ｎ型ＭＯＳトランジスタＭ３がオフされ、チャージを停止する。従って、インバータＸ２は、入力端Ｎ１の電位をインバータＸ２の閾値電圧にクランプする役割を持っている。
【０００５】
上記の働きにより入力端Ｎ１の電位が保持されると、メモリセルが電流を流す状態に記録されている場合、メモリセルの電流は、Ｐ型ＭＯＳトランジスタＭ４より、Ｎ型トランジスタＭ３を通して流れ、このときＰ型ＭＯＳトランジスタＭ４のドレイン電流とソース−ドレイン間電圧の特性に従って、Ｐ型ＭＯＳトランジスタのドレインの電位は電源電位より低くなり、インバータＸ１により回路の出力端Ｎ２には「Ｈ］レベルが出力される。また、メモリセルが電流を流さない状態に記録されている場合、Ｐ型ＭＯＳトランジスタのドレインの電位は電源電位であり、インバータＸ１によって回路の出力端には「Ｌ」レベルが出力される。
【０００６】
【発明が解決しようとする課題】
従来の電流センスアンプでは、検知する電流量はＰ型ＭＯＳトランジスタＭ４の特性に依存し、その特性はメモリセルの消去状態と書き込み状態の特性と交差しているため動作電源電圧に制限が生じていた。
また、従来の電流センスアンプでは、メモリセルの電流が所定の電流量を越えているかどうかの２状態を検出するもので、仮にＰ型ＭＯＳトランジスタＭ４の負荷を変えて多状態に記録されたメモリセルを読み出す場合、動作電源電圧範囲を確保することが難しい。そのため多状態（３状態以上）に記録されたメモリセルの読み出しには対応していない。
【０００７】
本発明は、上記の問題点を解消するためになされたもので、広い動作電源電圧範囲が得られ、また、多状態（３状態以上）に記録されたメモリセルの読み出しに対応できる電流センスアンプを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記電源電圧に関する動作範囲の制限に関する課題を解決するために、本発明の電流センスアンプは、参照電流発生回路と電流比較回路を備え、メモリセルの特性に沿った参照電流とメモリセル電流とを電流比較回路により比較することで、電源電圧等に関して広い動作範囲が得られる。
【０００９】
上記多状態に記録されたメモリセルの電流検出を可能とするために、本発明の電流センスアンプは、参照電流発生回路と電流比較回路の組を複数設置し、参照電流発生回路はメモリセルが取る状態に対応したそれぞれ異なった電流量の参照電流を発生し、メモリセル電流との比較を行う。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図６を用いて説明する。
実施の形態１．
図１は本発明の実施の形態１による電流センスアンプの構成を示す回路図である。図１において、Ｍ７，Ｍ１０，Ｍ１１，Ｍ１３，Ｍ１５はＮ型ＭＯＳトランジスタであり、Ｍ８，Ｍ９，Ｍ１２，Ｍ１４はＰ型ＭＯＳトランジスタである。また、Ｍ５はＦＧ型メモリセル（フローティングゲート型メモリセル）、Ｍ６はカラムゲート（選択トランジスタ）、Ｘ１は第１のインバータ回路、Ｘ２はＮ型ＭＯＳトランジスタＭ１３とＰ型ＭＯＳトランジスタＭ１４から成る第２のインバータ回路、Ｘ３は参照電流発生部である。
【００１１】
ここで、ＦＧ型メモリセルＭ５は、アレイ状に配置されたメモリセルの内で選択された１つのメモリセルを示しており、行を選択するワード線がそのコントロールゲートに接続されている。カラムゲートＭ６はメモリセルＭ５の列を選択するように接続されており、列を選択するカラム選択線がゲートに接続され、ドレインは入力ノードＮ１に接続されている。
【００１２】
Ｎ型ＭＯＳトランジスタＭ７（第１のＮ型ＭＯＳトランジスタ）は、ソースを入力ノードＮ１に接続し、ゲートをＮ型ＭＯＳトランジスタＭ１３のドレインに接続し、ドレインをＰ型ＭＯＳトランジスタＭ８（第１のＰ型ＭＯＳトランジスタ）のドレインに接続する。
【００１３】
Ｎ型ＭＯＳトランジスタＭ１３は、ソースを接地電位に接続し、ゲートを入力ノードＮ１に接続する。
Ｎ型ＭＯＳトランジスタＭ１５は、ソースを接地電位に接続し、ゲートを入力端Ｎ３に接続し、ドレインをＮ型ＭＯＳトランジスタＭ７のゲートに接続している。
【００１４】
Ｐ型ＭＯＳトランジスタＭ１４は、ソースを電源電位に接続し、ゲートを入力端Ｎ３に接続し、ドレインをＮ型ＭＯＳトランジスタＭ７のゲートに接続している。
Ｐ型ＭＯＳトランジスタＭ８（第１のＰ型ＭＯＳトランジスタ）は、ソースを電源電位に接続し、ゲートとドレインをＮ型ＭＯＳトランジスタＭ７（第１のＮ型ＭＯＳトランジスタ）のドレインに接続している。
【００１５】
Ｐ型ＭＯＳトランジスタＭ９（第２のＰ型ＭＯＳトランジスタ）は、ソースを電源電位に接続し、ゲートをＰ型ＭＯＳトランジスタＭ８（第１のＰ型ＭＯＳトランジスタ）のドレインに接続し、ドレインはノードＮ４に接続される。
Ｎ型ＭＯＳトランジスタＭ１０（第２のＮ型ＭＯＳトランジスタ）は、ソースを接地電位に接続し、ドレインをノードＮ４に接続している。
【００１６】
Ｎ型ＭＯＳトランジスタＭ１１（第３のＮ型ＭＯＳトランジスタ）は、ソースを接地電位に接続し、ゲートとドレインをＮ型ＭＯＳトランジスタＭ１０（第２のＮ型ＭＯＳトランジスタ）のゲートに接続している。
Ｐ型ＭＯＳトランジスタＭ１２（第３のＰ型ＭＯＳトランジスタ）は、ソースを電源電位に接続し、ゲートをノードＮ５に接続し、ドレインをＮ型ＭＯＳトランジスタＭ１１（第３のＮ型ＭＯＳトランジスタ）のドレインに接続している。
【００１７】
インバータ回路Ｘ１は、その入力をノードＮ４に接続し、出力を出力ノードＮ２に接続している。
参照電流発生部Ｘ３はノードＮ５に接続されている。
ここで、参照電流発生部Ｘ３は、Ｐ型ＭＯＳトランジスタＭ１２（第３のＰ型ＭＯＳトランジスタ）のドレイン電流量が所定の参照電流値となるようにＰ型ＭＯＳトランジスタＭ１２のゲートに電圧を与える。
【００１８】
以上のように構成された電流センスアンプについて、以下、その動作を説明する。
動作時に選択されたカラムゲートＭ６のカラム選択線には正の電圧が加えられ、選択されたＦＧ型メモリセルＭ５のワード線には正の電圧が加えられる。ＦＧ型メモリセルは、記録されたデータによりセル電流が流れる状態（以後、この状態を「０」状態と呼ぶ。）と流れない状態（以後、この状態を「１」状態と呼ぶ）のいずれかにある。
【００１９】
入力ノードＮ３に入力されるＳＡＥ信号（センスアンプイネーブル信号）が「Ｈ」の時、Ｎ型ＭＯＳトランジスタＭ１３とＰ型ＭＯＳトランジスタＭ１４から成るインバータ回路Ｘ２は、ノードＮ１の電位によりＮ型ＭＯＳトランジスタＭ７（第１のＮ型ＭＯＳトランジスタ）を制御しノードＮ１の電位をインバータ回路Ｘ２の論理反転電圧にクランプする働きをもち、入力ノードＮ１の電位を一定に保つ。この時、メモリセルＭ５を流れるセル電流はＮ型ＭＯＳトランジスタＭ７を通してＰ型ＭＯＳトランジスタＭ８（第１のＰ型ＭＯＳトランジスタ）より供給される。Ｐ型ＭＯＳトランジスタＭ８（第１のＰ型ＭＯＳトランジスタ）、及びＭ９（第２のＰ型ＭＯＳトランジスタ）から成るカレントミラー回路は、セル電流と同じ、或いは比例する値の電流をＰ型ＭＯＳトランジスタＭ９（第２のＰ型ＭＯＳトランジスタ）に流すように働く。
【００２０】
一方、参照電流発生回路Ｘ３は、所定の参照電流値の電流がＰ型ＭＯＳトランジスタＭ１２（第３のＰ型ＭＯＳトランジスタ）に流れるように動作し、Ｎ型ＭＯＳトランジスタＭ１０（第２のＮ型ＭＯＳトランジスタ）、及びＭ１１（第３のＮ型ＭＯＳトランジスタ）から成るカレントミラー回路は、Ｎ型ＭＯＳトランジスタＭ１０（第２のＮ型ＭＯＳトランジスタ）が参照電流値の電流を流すように働く。
ノードＮ４の電位はＰ型ＭＯＳトランジスタＭ９（第２のＰ型ＭＯＳトランジスタ）の流そうとする電流と、Ｎ型ＭＯＳトランジスタＭ１０（第２のＮ型ＭＯＳトランジスタ）の流そうとする電流の電流値の大小により定まる。
【００２１】
セル電流値が参照電流値より大きい場合、即ちメモリセルが「０」状態の場合、ノードＮ４は「Ｈ」を示し、セル電流値が参照電流値より小さい場合、即ちメモリセルが「１」状態の場合、ノードＮ４は「Ｌ」を示す。この読み出されたデータはインバータ回路Ｘ１を通して出力ノードＮ２より出力される。
ここで、参照電流発生回路の参照電流値は、「０」状態のメモリセルと「１」状態のメモリセルのセル電流−電源電圧特性の間を通るように設定されることにより動作電源電圧範囲の広いセンスアンプ回路が得られる。
【００２２】
参照電流発生回路としては図２（ａ），（ｂ），（ｃ）に示すような、回路を例としてあげることができる。
図２（ａ）は、参照電流発生回路の一例であり、Ｍ１６，Ｍ１７はＮ型ＭＯＳトランジスタ（第５のＮ型ＭＯＳトランジスタ，第６のＮ型ＭＯＳトランジスタ）であり、Ｍ１８はＰ型ＭＯＳトランジスタ（第５のＰ型ＭＯＳトランジスタ）であり、Ｘ４はインバータである。
ここで、Ｎ型ＭＯＳトランジスタＭ１６は、参照用のＦＧ型メモリセルであってもよい。
【００２３】
Ｎ型ＭＯＳトランジスタＭ１６は、ソースを接地電位に接続され、そのゲートには動作時に電源電位、或いは選択ワード線と同じ電圧が加えられる。Ｎ型ＭＯＳトランジスタＭ１７はソースをＮ型ＭＯＳトランジスタＭ１６のドレインに接続している。インバータ回路Ｘ４は、入力をＮ型ＭＯＳトランジスタＭ１６のドレインに接続し、出力をＮ型ＭＯＳトランジスタＭ１７のゲートに接続している。Ｐ型ＭＯＳトランジスタＭ１８は、ソースを電源電位に接続し、ゲートとソースをＮ型ＭＯＳトランジスタＭ１７のドレインに接続し、このノードを出力ノードＮ５としている。
【００２４】
図２（ｂ）は、参照電流発生回路の別の一例である。Ｍ１９，Ｍ２１はＮ型ＭＯＳトランジスタ（第８のＮ型ＭＯＳトランジスタ，第７のＮ型ＭＯＳトランジスタ）であり、Ｍ２０，Ｍ２２はＰ型ＭＯＳトランジスタ（第６のＰ型ＭＯＳトランジスタ，第７のＰ型ＭＯＳトランジスタ）であり、Ｒ１は抵抗である。
【００２５】
Ｐ型ＭＯＳトランジスタＭ２０のソースは電源電位に接続され、ゲートとドレインは出力ノードＮ５に接続されている。Ｎ型ＭＯＳトランジスタＭ１９はドレインをＰ型ＭＯＳトランジスタＭ２０のドレインに接続されている。抵抗Ｒ１の一端は接地電位に接続され、他端はＮ型ＭＯＳトランジスタＭ１９のソースに接続されている。Ｎ型ＭＯＳトランジスタＭ２１はソースを接地電位に接続され、ゲートとドレインをＮ型ＭＯＳトランジスタＭ１９のゲートに接続される。Ｐ型ＭＯＳトランジスタＭ２２はソースを電源電位に接続され、ゲートをＰ型ＭＯＳトランジスタＭ２０のドレインに接続され、ドレインをＮ型ＭＯＳトランジスタＭ２１のドレインに接続される。
【００２６】
上記構成の回路は定電流回路を構成し、電源電圧に依存しない所定の一定電流を流す。この時の電流値は抵抗Ｒ１の抵抗値と、Ｎ型ＭＯＳトランジスタＭ１９，Ｍ２１のサイズ比により定まる。
【００２７】
図２（ｃ）は、参照電流発生回路の別の一例である。Ｍ２３，Ｍ２５はＮ型ＭＯＳトランジスタ（第１０のＮ型ＭＯＳトランジスタ，第９のＮ型ＭＯＳトランジスタ）であり、Ｍ２４，Ｍ２６はＰ型ＭＯＳトランジスタ（第８のＰ型ＭＯＳトランジスタ，第９のＰ型ＭＯＳトランジスタ）であり、Ｒ２は抵抗である。
【００２８】
Ｐ型ＭＯＳトランジスタＭ２４はソースを電源電位に接続し、ゲートとドレインは出力ノードＮ５に接続している。Ｎ型ＭＯＳトランジスタＭ２３はソースを接地電位に接続し、ドレインをＰ型ＭＯＳトランジスタＭ２４のドレインに接続している。Ｎ型ＭＯＳトランジスタＭ２５はソースを接地電位に接続し、ゲートとドレインをＮ型ＭＯＳトランジスタＭ２３のゲートに接続している。Ｐ型ＭＯＳトランジスタＭ２６はゲートをＰ型ＭＯＳトランジスタＭ２４のドレインに接続し、ドレインをＮ型ＭＯＳトランジスタＭ２５のドレインに接続している。抵抗Ｒ２は一端を電源電位に接続し、他端をＰ型ＭＯＳトランジスタＭ２６のソースに接続している。
【００２９】
上記構成の回路は図２（ｂ）の回路と同様に定電流回路を構成し、電源電圧に依存しない所定の一定電流を流す。この時の電流値は抵抗Ｒ２の抵抗値と、Ｎ型ＭＯＳトランジスタＭ２３，Ｍ２５のサイズ比により定まる。
【００３０】
実施の形態２．
図３は本発明の実施の形態２による電流センスアンプ回路の構成を示す回路図である。
図３において、図１と同一符号は同一または相当部分である。また、Ｍ２７はＮ型ＭＯＳトランジスタ（第４のＮ型ＭＯＳトランジスタ）、Ｍ２８はＰ型ＭＯＳトランジスタ（第４のＰ型ＭＯＳトランジスタ）、Ｘ５はコンパレータである。
【００３１】
本実施の形態２による電流センスアンプ回路が図１に示す実施の形態１による電流センスアンプ回路と異なる点は、インバータＸ１による出力回路を、Ｎ型ＭＯＳトランジスタＭ２７（第４のＮ型ＭＯＳトランジスタ）とＰ型ＭＯＳトランジスタＭ２８（第４のＰ型ＭＯＳトランジスタ）とコンパレータＸ５から成る出力回路に置き換えている点である。以下、この異なる部分について説明する。
【００３２】
Ｎ型ＮＯＳトランジスタＭ２７（第４のＮ型ＭＯＳトランジスタ）は、ゲートを制御信号ＥＱに接続し、ソース、ドレインの一方をＮ型ＭＯＳトランジスタＭ１０（第２のＮ型ＭＯＳトランジスタ）のドレインに接続し、他方をＮ型ＭＯＳトランジスタＭ１１（第３のＮ型ＭＯＳトランジスタ）のドレインに接続している。Ｐ型ＭＯＳトランジスタＭ２８（第４のＰ型ＭＯＳトランジスタ）は、ゲートを制御信号ＥＱの反転信号に接続し、ソース、ドレインの一方をＮ型ＭＯＳトランジスタＭ１０（第２のＮ型ＭＯＳトランジスタ）のドレインに接続し、他方をＮ型ＭＯＳトランジスタＭ１１（第３のＮ型ＭＯＳトランジスタ）のドレインに接続している。コンパレータＸ５は、一方の入力をノードＮ４に接続し、他方をノードＮ６に接続し、出力を出力ノードＮ２に接続している。
【００３３】
次に、上記の様に構成された電流センスアンプ回路の動作を説明する。制御信号ＥＱは、センス動作開始前には「Ｈ」状態にあり、Ｎ型ＭＯＳトランジスタＭ２７（第４のＮ型ＭＯＳトランジスタ）とＰ型ＭＯＳトランジスタＭ２８（第４のＰ型ＭＯＳトランジスタ）がオンさせられ、ノードＮ４とノードＮ６が同電位であるように働く。次にセンス動作に入ると制御信号ＥＱは「Ｌ」になり、Ｎ型ＭＯＳトランジスタＭ２７（第４のＮ型ＭＯＳトランジスタ）とＰ型ＭＯＳトランジスタＭ２８（第４のＰ型ＭＯＳトランジスタ）をオフにする。これによりノードＮ４とノードＮ６の間にメモリセル電流値に従った電位差が生じ、この電位差をコンパレータＸ５が検知しデータを出力する。これにより、センス動作の高速化が計れる。
【００３４】
実施の形態３．
図４は本発明の実施の形態３による電流センスアンプ回路の構成を示す回路図である。
図４において、図１と同一符号は同一または相当部分である。また、Ｍ２９，Ｍ３０はＮ型ＭＯＳトランジスタであり、Ｍ３１，Ｍ３２はＰ型ＭＯＳトランジスタであり、Ｘ６は参照電圧回路である。
【００３５】
本実施の形態３による電流センスアンプ回路が図１に示す実施の形態１による電流センスアンプ回路と異なる点は、インバータＸ２が、ＭＯＳトランジスタＭ１３，Ｍ１４，Ｍ３１，Ｍ２９，Ｍ３０から成る差動増幅回路に置き換えられている点である。以下、この異なる部分について説明する。
【００３６】
Ｐ型ＭＯＳトランジスタＭ３１はソースを電源電位に接続し、ゲートとドレインをＰ型ＭＯＳトランジスタＭ１４のゲートに接続している。Ｐ型ＭＯＳトランジスタＭ３２はソースを電源電位に接続し、ゲートをイネーブル信号ＳＡＥに接続し、ドレインをＰ型ＭＯＳトランジスタＭ３１のドレインに接続している。Ｎ型ＭＯＳトランジスタＭ３０は、ゲートをイネーブル信号ＳＡＥに接続し、ドレインをＰ型ＭＯＳトランジスタＭ３１のドレインに接続している。Ｎ型ＭＯＳトランジスタＭ２９はソースを接地電位に接続し、ドレインをＮ型ＭＯＳトランジスタＭ３０のソースに接続している。参照電圧回路Ｘ６は出力をＮ型ＭＯＳトランジスタＭ２９のゲートに接続されている。
【００３７】
次に、以上の様に構成された電流センスアンプ回路の動作を説明する。イネーブル信号ＳＡＥが「Ｈ」で動作状態にあるとき、Ｐ型ＭＯＳトランジスタＭ１４，Ｍ３１とＮ型ＭＯＳトランジスタＭ１３，Ｍ３０，Ｍ２９はＮ型ＭＯＳトランジスタＭ１３とＭ２９のゲートを入力とした差動増幅回路Ｘ１０を構成しており、参照電圧回路Ｘ６の参照電圧とノードＮ１の電位差を増幅しＮ型ＭＯＳトランジスタＭ７のゲートに出力する。この出力によりＮ型ＭＯＳトランジスタＭ７が制御され、ノードＮ１の電位は参照電圧と同じになるように動作する。
これにより、ＦＧ型メモリセルのドレイン電圧は電源電圧に依らず一定であり、ワード線電圧がレギュレートされている場合、電源電圧に依らない一定のセル電流が得られる。
【００３８】
なお、この実施の形態３では、上記実施の形態１と同様、インバータＸ１を用いた出力回路を備えたものとしたが、上記実施の形態２のように、ゲートにイコライズ信号が入力されるＮ型ＭＯＳトランジスタとゲートにイコライズ信号の反転信号が入力されるＰ型ＭＯＳトランジスタとコンパレータから成る出力回路を備えたものとしてもよい。
【００３９】
実施の形態４．
図５は本発明の実施の形態４による電流センスアンプ回路の構成を示す回路図である。
図５において、図１と同一符号は同一または相当部分である。また、Ｍ１０（１）〜Ｍ１０（３）、Ｍ１１（１）〜Ｍ１１（３）はＮ型ＭＯＳトランジスタであり、Ｍ９（１）〜Ｍ９（３）、Ｍ１２（１）〜Ｍ１２（３）はＰ型ＭＯＳトランジスタであり、Ｘ１（１）〜Ｘ１（３）はインバータであり、Ｘ３（１）〜Ｘ３（３）は参照電流発生回路であり、Ｘ７は排他的論理和であり、Ｘ８（１）〜Ｘ８（３）は電流比較部であり、Ｘ９はデータ出力部である。
【００４０】
本実施の形態４による電流センスアンプ回路が図１に示す実施の形態１による電流センスアンプ回路と異なる点は、Ｎ型ＭＯＳトランジスタＭ１０，Ｍ１１、Ｐ型ＭＯＳトランジスタＭ９，Ｍ１２、インバータＸ１、参照電流発生回路Ｘ３から成る電流比較部Ｘ８を複数、この場合は３個有し、データ出力部Ｘ９が各電流比較部の出力を受けデータ出力を行う点である。以下、この異なる部分について説明する。
【００４１】
Ｐ型ＭＯＳトランジスタＭ９（１）はソースを電源電位に接続し、ゲートをＰ型ＭＯＳトランジスタＭ８のドレインに接続し、ドレインはノードＮ４（１）に接続される。Ｎ型ＭＯＳトランジスタＭ１０（１）は、ソースを接地電位に接続し、ドレインをノードＮ４（１）に接続している。Ｎ型ＭＯＳトランジスタＭ１１（１）はソースを接地電位に接続し、ゲートとドレインをＮ型ＭＯＳトランジスタＭ１０（１）のゲートに接続している。Ｐ型ＭＯＳトランジスタＭ１２（１）はソースを電源電位に接続し、ゲートをノードＮ５（１）に接続し、ドレインをＮ型ＭＯＳトランジスタＭ１１（１）のドレインに接続している。インバータＸ１（１）は、その入力をノードＮ４（１）に接続し、出力を出力ノードＮ２（１）に接続している。参照電流発生回路Ｘ３（１）はノードＮ５（１）に接続されている。
【００４２】
Ｐ型ＭＯＳトランジスタＭ９（１），Ｐ型ＭＯＳトランジスタＭ１２（１），Ｎ型ＭＯＳトランジスタＭ１０（１），Ｎ型ＭＯＳトランジスタＭ１１（１），インバータＸ１（１），参照電流発生回路Ｘ３（１）は、一つの電流比較部Ｘ８（１）を構成する。
【００４３】
以下同様に、Ｐ型ＭＯＳトランジスタＭ９（２），Ｎ型ＭＯＳトランジスタＭ１０（２），Ｎ型ＭＯＳトランジスタＭ１１（２），Ｐ型ＭＯＳトランジスタＭ１２（２），インバータＸ１（２），および参照電流発生回路Ｘ３（２）は、電流比較部Ｘ８（２）を構成し、Ｐ型ＭＯＳトランジスタＭ９（３），Ｎ型ＭＯＳトランジスタＭ１０（３），Ｎ型ＭＯＳトランジスタＭ１１（３），Ｐ型ＭＯＳトランジスタＭ１２（３），インバータＸ１（３），および参照電流発生回路Ｘ３（３）は、電流比較部Ｘ８（３）を構成している。データ出力部Ｘ９は、排他的論理和Ｘ７から成り、ノードＮ２（１）〜Ｎ２（３）を入力とし、ノードＮ７，Ｎ８を出力とする。
【００４４】
次に、以上の様に構成された電流センスアンプ回路の動作を説明する。参照電流発生回路Ｘ３（１）〜Ｘ３（３）は、参照電流発生回路Ｘ３（１）の参照電流をＩ１とし、参照電流発生回路Ｘ３（２）の参照電流をＩ２とし、参照電流発生回路Ｘ３（３）の参照電流をＩ３とすると、Ｉ１＜Ｉ２＜Ｉ３の関係で各々異なる参照電流値を発生させる。
【００４５】
この各々異なる参照電流に従って、電流比較部Ｘ３（１）〜Ｘ３（３）は、実施の形態１で説明した様にそれぞれ、参照電流とセル電流の比較を行い各出力ノードＮ２（１）〜Ｎ２（３）にデータが出力される。これにより電流センスアンプ回路は、メモリセルの電流量Ｉに従って、０≦Ｉ＜Ｉ１（状態「３」）、Ｉ１≦Ｉ＜Ｉ２（状態「２」）、Ｉ２≦Ｉ＜Ｉ３（状態「１」）、Ｉ３≦Ｉ（状態「０」）の４状態を検知することができる。
【００４６】
ここで、ノードＮ２（１）〜Ｎ２（３）の値（Ｎ２（１），Ｎ２（２），Ｎ２（３））と各検知される状態との対応は、状態「３」は（Ｈ，Ｈ，Ｈ）、状態「２」は（Ｌ，Ｈ，Ｈ）、状態「１」は（Ｌ，Ｌ，Ｈ）、状態「０」は（Ｌ，Ｌ，Ｌ）である。
【００４７】
データ出力部Ｘ９は、上記４状態を２ビットのデータに変化して出力する役割を果たし、ノードＮ７，Ｎ８の値（Ｎ８，Ｎ７）として、状態「３」は（１，０）、状態「２」は（１，１）、状態「１」は（０，１）、状態「０」は（０，０）を出力する。データ出力部Ｘ９は、データをグレイコードで出力するため、例えば、メモリセル電流値が参照電流値に近いために電流比較動作において出力が１状態ずれた場合においてもノードＮ７，Ｎ８の出力データは１ビットのみの誤りとなり、誤り訂正を導入する場合との親和性がある。
【００４８】
なお、この実施の形態４では、上記実施の形態１と同様、インバータＸ２を用いた入力回路を備えたものとしたが、上記実施の形態３のような差動増幅回路を用いた入力回路を備えたものとしてもよい。
【００４９】
実施の形態５．
図６は本発明の実施の形態５による電流センスアンプ回路の構成を示す回路図である。
図６において、図５と同一符号は同一または相当部分である。また、Ｍ２７（１）〜Ｍ２７（３）はＮ型ＭＯＳトランジスタであり、Ｍ２８（１）〜Ｍ２８（３）はＰ型ＭＯＳトランジスタであり、Ｘ５（１）〜Ｘ５（３）はインバータである。
【００５０】
本実施の形態５による電流センスアンプ回路が図５に示す実施の形態４による電流センスアンプ回路と異なる点は、インバータＸ１（１）〜Ｘ１（３）による出力回路をＮ型ＭＯＳトランジスタＭ２７（１）〜Ｍ２７（３）とＰ型ＭＯＳトランジスタＭ２８（１）〜Ｍ２８（３）とコンパレータＸ５（１）〜Ｘ５（３）から成る出力回路に置き換えている点である。以下、この異なる部分について説明する。
【００５１】
電流比較部Ｘ８（１）について、Ｎ型ＭＯＳトランジスタＭ２７（１）は、ゲートを制御信号ＥＱに接続し、ソース，ドレインの一方をＮ型ＭＯＳトランジスタＭ１０（１）のドレイン、即ちノードＮ４（１）に接続し、他方をＮ型ＭＯＳトランジスタＭ１１（１）のドレイン、即ちノードＮ６（１）に接続している。Ｐ型ＭＯＳトランジスタＭ２８（１）は、ゲートを制御信号ＥＱの反転信号に接続し、ソース，ドレインの一方をノードＮ４（１）に接続し、他方をノードＮ６（１）に接続している。コンパレータＸ５（１）は一方の入力をノードＮ４（１）に接続し、他方をノードＮ６（１）に接続し、出力をノードＮ２（１）に接続している。他の電流比較部Ｘ８（２），Ｘ８（３）についても上記電流比較部Ｘ８（１）と同様の構成を有する。
【００５２】
次に、以上の様に構成された電流センスアンプ回路の動作を説明する。制御信号ＥＱは、センス動作開始前には「Ｈ」状態にあり、Ｎ型ＭＯＳトランジスタＭ２７（１）〜Ｍ２７（３）とＰ型ＭＯＳトランジスタＭ２８（１）〜Ｍ２８（３）はオン状態にあり、ノードＮ４（１）〜Ｎ４（３）とノードＮ６（１）〜Ｎ６（３）が各々同電位であるように働く。次にセンス動作に入ると制御信号ＥＱは「Ｌ」になり、Ｎ型ＭＯＳトランジスタＭ２７（１）〜Ｍ２７（３）とＰ型ＭＯＳトランジスタＭ２８（１）〜Ｍ２８（３）をオフにする。これによりノードＮ４（１）〜Ｎ４（３）とノードＮ６（１）〜Ｎ６（３）の間に夫々メモリセル電流値に従った電位差が生じ、この電位差を各コンパレータＸ５（１）〜Ｘ５（３）が検知しデータを出力する。これにより、センス動作の高速化が計れる。
【００５３】
なお、この実施の形態５では、上記実施の形態１と同様、インバータＸ２を用いた入力回路を備えたものとしたが、上記実施の形態３のような差動増幅回路を用いた入力回路を備えたものとしてもよい。
【００５４】
【発明の効果】
以上のように、本発明によれば、電流センスアンプ回路において、参照電流発生回路と電流比較回路を備え、メモリセルの特性に沿った参照電流とメモリセル電流とを電流比較回路により比較する構成としたから、電源電圧等に関して広い動作範囲が得られる効果がある。
【００５５】
また、本発明によれば、電流センスアンプ回路において、参照電流発生回路と電流比較回路の組を複数設置し、参照電流発生回路はメモリセルが取る状態に対応したそれぞれ異なった電流量の参照電流を発生し、メモリセル電流との比較を行う構成としたから、多状態に記録されたメモリセルの電流検出を可能とでき、メモリセルの記録密度を高くできる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１による電流センスアンプを示す回路図。
【図２】本発明の実施の形態による電流センスアンプの参照電流回路の構成例を示す回路図。
【図３】本発明の実施の形態２による電流センスアンプを示す回路図。
【図４】本発明の実施の形態３による電流センスアンプを示す回路図。
【図５】本発明の実施の形態４による電流センスアンプを示す回路図。
【図６】本発明の実施の形態５による電流センスアンプを示す回路図。
【図７】従来の電流センスアンプを示す回路図。
【符号の説明】
Ｍ１，Ｍ３  Ｎ型ＭＯＳトランジスタ
Ｍ２，Ｍ４  Ｐ型ＭＯＳトランジスタ
Ｍ５  ＦＧ型メモリセル
Ｍ６  選択ゲート
Ｍ７，Ｍ１０，Ｍ１１，Ｍ１３，Ｍ１５  Ｎ型ＭＯＳトランジスタ
Ｍ８，Ｍ９，Ｍ１２，Ｍ１４  Ｐ型ＭＯＳトランジスタ
Ｍ１６，Ｍ１７，Ｍ１９，Ｍ２１，Ｍ２３，Ｍ２５  Ｎ型ＭＯＳトランジスタ
Ｍ１８，Ｍ２０，Ｍ２２，Ｍ２４，Ｍ２６  Ｐ型ＭＯＳトランジスタ
Ｍ２７，Ｍ２９，Ｍ３０  Ｎ型ＭＯＳトランジスタ
Ｍ２８，Ｍ３１，Ｍ３２  Ｐ型ＭＯＳトランジスタ
Ｍ１０（１）〜Ｍ１０（３），Ｍ１１（１）〜Ｍ１１（３），Ｍ２７（１）〜Ｍ２７（３）  Ｎ型ＭＯＳトランジスタ
Ｍ９（１）〜Ｍ９（３），Ｍ１２（１）〜Ｍ１２（３），Ｍ２８（１）〜Ｍ２８（３）  Ｐ型ＭＯＳトランジスタ
Ｘ１，Ｘ１（１）〜Ｘ１（３），Ｘ２  インバータ
Ｘ３，Ｘ３（１）〜Ｘ３（３）  参照電流回路
Ｘ４  インバータ
Ｘ５，Ｘ５（１）〜Ｘ５（３）  コンパレータ
Ｘ６  参照電圧回路
Ｘ７  排他的論理和
Ｘ８（１）〜Ｘ８（３）  電流比較部
Ｘ９  データ出力部
Ｒ１，Ｒ２  抵抗体
Ｎ１，Ｎ３，Ｎ５，Ｎ５（１）〜Ｎ５（３）  回路の入力ノード
Ｎ４，Ｎ４（１）〜Ｎ４（３），Ｎ６，Ｎ６（１）〜Ｎ６（３）  回路のノード
Ｎ２，Ｎ２（１）〜Ｎ２（３），Ｎ７，Ｎ８  回路の出力ノード
【図１】
0003611497.tif 000002
【図２】
0003611497.tif 000003
【図３】
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【図４】
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【図５】
0003611497.tif 000006
【図６】
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【図７】
0003611497.tif 000008