(57)【特許請求の範囲】
【請求項１】
第１の入力信号の電圧をβ、第２の入力信号の電圧をｘ、第３の入力信号の所定電圧をαとするとき、
ｙ＝β／（α＋ｘ）
なる割算式を、
第１の式β／αと、
第２の式β・ｘ／｛α（α＋ｘ）｝とに分離してそれぞれ演算し、
前記第１の式に基づく演算回路の出力信号から前記第２の式に基づく演算回路の近似出力信号を減算することにより、前記割算式の演算を等価的に実行し、演算精度を向上させるように構成したことを特徴とするアナログ除算回路。
【請求項２】
任意の電圧βを持つ第１の入力信号を分子とし、他の任意の電圧ｘを持つ第２の入力信号と所定の電圧αを持つ第３の入力信号との加算信号を分母として除算を行うべきアナログ除算回路において、
前記第２の入力信号と前記第３の入力信号とを加算する加算器と、
前記所定の電圧αに相当するゲインを持ち、前記加算器の出力を増幅する第１の演算増幅器と、
前記第１の入力信号と前記第２の入力信号を乗算する乗算器と、
この乗算器の出力を前記第１の演算増幅器の出力で除算する除算器と、
前記所定の電圧αの逆数１／αに相当するゲインを持ち、前記第１の入力信号を（１／α）倍する第２の演算増幅器と、
この第２の演算増幅器の出力から前記除算器の出力または、その出力に所定の係数を乗じた出力を減算する減算器と、
をもって、前記分母および分子の関係を有する演算を等価的に実行させることにより演算精度を向上させるように構成したことを特徴とするアナログ除算回路。
【請求項３】
加振機の振動台の３次元の変位に対応する軸信号をそれぞれ検出し、各軸信号間の相互干渉をアナログ回路により補償する加振機におけるクロストーク補償回路において、
特定の軸信号電圧ｘを持つ第２の入力信号と所定の電圧αを持つ第３の入力信号とを加算する加算器と、
前記所定の電圧αに相当するゲインを持ち、前記第１の加算器の出力を増幅する第１の演算増幅器と、
前記特定の軸以外の他の２軸の軸信号を基に所定の演算処理を施してなる電圧βを持つ第１の入力信号と前記第２の入力信号を乗算する乗算器と、
この乗算器の出力を前記第１の演算増幅器の出力で除算する除算器と、
前記所定の電圧αの逆数１／αに相当するゲインを持ち、前記第１の入力信号を（１／α）倍する第２の演算増幅器と、
この第２の演算増幅器の出力から前記除算器の出力またはその出力に所定の係数を乗じた出力を減算する減算器と、
を有し、前記３次元の軸信号をそれぞれ順次検出し、特定の軸信号の１つを前記乗算器および加算器に入力し、他の２つの軸信号に所定の演算処理を施して得られる電圧βなる入力信号を前記第２の演算増幅器に入力することにより、他の２軸との間における相互干渉を補償し得る特定の軸の補償電圧を前記減算器より得るように構成したことを特徴とするアナログ除算回路を用いた加振機におけるクロストーク補償回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ除算回路およびそのアナログ除算回路を用いた加振機におけるクロストーク補償回路に関し、より詳細には、本発明は、アナログ除算回路における演算回路を演算式を変形した状態で構成し、演算精度を向上させたアナログ除算回路およびそのアナログ除算回路を用いた加振機におけるクロストーク補償回路に関するものである。
【０００２】
【従来の技術】
従来のアナログ除算回路は、一般に図６に示すように、１個の除算器７１と１個の加算器７２とにより構成される。このアナログ除算回路は、下記の（１）式の演算を実行するものである。
【０００３】
ｙ＝β／（α＋ｘ）   …（１）
この除算器７１の一方の入力端には、「β／１０」なる第１の入力信号が入力され、他方の入力端には、「ｘ」なる第２の入力信号と、一定値「α」なる第３の入力信号とを加算する加算器７２の出力信号が入力され、これら第１の入力信号と第２および第３の入力信号の加算信号が除算器７１へ入力されると、除算器７１は、（１）式の演算を実行する。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来のアナログ除算回路では、除算器７１の出力が、そのまま演算出力となっているため、演算出力の精度に除算器７１の精度（演算精度、温度特性、安定度、等）がストレートに影響する。言い換えれば、比較的に演算精度および諸特性の劣る除算器７１の性能が、アナログ除算回路全体の精度および特性をそのまま決定してしまう、という問題を伴う。
【０００５】
一方、アナログ除算回路に代えてデジタル除算回路を用いた場合には、コストが大幅に上昇するという問題のほか、分解能（Ａ／Ｄ変換器およびＤ／Ａ変換器）とソフトウェアのスピードにより階段状の出力となり、不要な（試験に影響を及ぼす）周波数成分の加速度を発生してしまう（フィルタを用いた場合には、位相差が発生してしまう）という問題を伴う。
ところで、大気中あるいは水中において試験体に左右（Ｘ軸）方向、前後（Ｙ軸方向）および上下（Ｚ軸）方向にそれぞれ振動を与えて、試験体に対する各種影響を試験するための加振機がある。
この加振機は、図２および図３に示すように、振動台２０に任意の振動を与えるために、Ｘ−Ｙ水平２軸方向に各２個のアクチュエータＸ１，Ｘ２，Ｙ１，Ｙ２および垂直方向に４個のアクチュエータＺ１，Ｚ２，Ｚ３，Ｚ４が設けられている。
【０００６】
ところが、これらのアクチュエータＸ１，Ｘ２，Ｙ１，Ｙ２およびＺ１〜Ｚ４により振動台２０を加振する場合、例えば、Ｘ軸を中心として揺動するローリング（φ）、Ｙ軸を中心として揺動するピッチング（θ）、Ｚ軸を中心として揺動するヨーイング（ψ）が発生する。そのため、これらのローリング、ピッチングおよびヨーイングが、各軸方向への振動（振幅）の態様に干渉（クロストーク）を与え、Ｘ軸方向、Ｙ軸方向、Ｚ軸方向に所定の振動を正確に与えることができない。
従って、このクロストークの補償を正確に行わない限り、精度の高い振動試験を行うことができない。
【０００７】
本発明は、上述した事情に鑑みてなされたもので、その第１の目的とするところは、所定の割算を高速且つ高精度で実行し得る安価なアナログ除算回路を提供することにあり、
その第２の目的とするところは、加振機において３次元の振動を与える場合に、３軸方向の振動成分以外に各軸方向に本来与えるべきものでない回転力成分が混入して生じるクロストークを、高精度且つ高速度で低コストのアナログ除算回路を用いて補償し得る、加振機におけるクロストーク補償回路を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、上記第１の目的を達成するために、第１の入力信号の電圧をβ、第２の入力信号の電圧をｘ、第３の入力信号の所定電圧をαとするとき、
ｙ＝β／（α＋ｘ）
なる割算式を、
第１の式β／αと、
第２の式β・ｘ／｛α（α＋ｘ）｝とに分離してそれぞれ演算し、
前記第１の式に基づく演算回路の出力信号から前記第２の式に基づく演算回路の近似出力信号を減算することにより、前記割算式の演算を等価的に実行し、演算精度を向上させるように構成したことを特徴とするものである。
【０００９】
請求項２に記載の発明は、上記第１の目的を達成するために、任意の電圧βを持つ第１の入力信号を分子とし、他の任意の電圧ｘを持つ第２の入力信号と所定の電圧αを持つ第３の入力信号との加算信号を分母として除算を行うべきアナログ除算回路において、
前記第２の入力信号と前記第３の入力信号とを加算する加算器と、
前記所定の電圧αに相当するゲインを持ち、前記加算器の出力を増幅する第１の演算増幅器と、
前記第１の入力信号と前記第２の入力信号を乗算する乗算器と、
この乗算器の出力を前記第１の演算増幅器の出力で除算する除算器と、
前記所定の電圧αの逆数１／αに相当するゲインを持ち、前記第１の入力信号を（１／α）倍する第２の演算増幅器と、
この第２の演算増幅器の出力から前記除算器の出力または、その出力に所定の係数を乗じた出力を減算する減算器と、
をもって、前記分母および分子の関係を有する演算を等価的に実行させることにより演算精度を向上させるように構成したことを特徴とするものである。
【００１０】
請求項３に記載の発明は、上記第２の目的を達成するために、加振機の振動台の３次元の変位に対応する軸信号をそれぞれ検出し、各軸信号間の相互干渉をアナログ回路により補償する加振機におけるクロストーク補償回路において、
特定の軸信号電圧ｘを持つ第２の入力信号と所定の電圧αを持つ第３の入力信号とを加算する加算器と、
前記所定の電圧αに相当するゲインを持ち、前記第１の加算器の出力を増幅する第１の演算増幅器と、
前記特定の軸以外の他の２軸の軸信号を基に所定の演算処理を施してなる電圧βを持つ第１の入力信号と前記第２の入力信号を乗算する乗算器と、
この乗算器の出力を前記第１の演算増幅器の出力で除算する除算器と、
前記所定の電圧αの逆数１／αに相当するゲインを持ち、前記第１の入力信号を（１／α）倍する第２の演算増幅器と、
この第２の演算増幅器の出力から前記除算器の出力またはその出力に所定の係数を乗じた出力を減算する減算器と、
を有し、前記３次元の軸信号をそれぞれ順次検出し、特定の軸信号の１つを前記乗算器および加算器に入力し、他の２つの軸信号に所定の演算処理を施して得られる電圧βなる入力信号を前記第２の演算増幅器に入力することにより、他の２軸との間における相互干渉を補償し得る特定の軸の補償電圧を前記減算器より得るように構成したことを特徴とするものである。
【００１１】
【作用】
上記のように構成された請求項１に記載のアナログ除算回路は、第１の入力信号の電圧をβ、第２の入力信号の電圧をｘ、第３の入力信号の電圧をαとするとき、上述の（１）式、即ち、
ｙ＝β／（α＋ｘ）
の割算式よりなる演算を直接行うことなく、先ず第１の式β／αと、
第２の式β・ｘ／｛α（α＋ｘ）｝とに分離して、それぞれ別途に演算し、第１の式に基づく演算回路の出力信号から第２の回路に基づく演算回路の近似出力信号を減算することにより、前記割算式の割算を等価的に実行するようにして、上記割算式の演算精度を高めている。
【００１２】
即ち、図６に示す従来例の場合の除算器による割算は、β／（α＋ｘ）であるのに対し、本発明に係る除算器による割算は、ｘ・β／｛α（α＋ｘ）｝であるので、除算器の出力は、従来例の場合に比べ、ｘ／α倍となる。
従って、αがｘに比して大きい程、除算器の出力が小さくなり、除算器の精度の影響の低減に効果がある。
【００１３】
また、請求項２に記載の発明に係るアナログ除算回路は、請求項１に記載のアナログ除算回路を具体化したものであり、任意の電圧ｘを持つ第２の入力信号と所定の電圧αを持つ第３の入力信号とを第１の加算器で加算し、この第１の加算器の出力を、所定の電圧αに相当するゲインを持つ第１の演算増幅器で増幅し、一方、第１の入力信号と第２の入力信号を乗算器により乗算し、次に除算器でこの乗算器の出力を第１の演算増幅器の出力で除算し、また、前記所定の電圧αの逆数１／αに相当するゲインを持つ、第２の演算増幅器で第１の入力信号βを１／αに低減し、この第２の演算増幅器の出力から前記除算器の出力または、その出力に所定の係数を乗じた出力を減算器により減算することで、β／（α＋ｘ）の演算を等価的に実行させ、演算精度の向上を実現している。
【００１４】
また、請求項３に記載のアナログ除算回路を用いた加振機におけるクロストーク補償回路は、加振機の振動台の３次元の軸信号をそれぞれ検出して各軸間の相互干渉を補償する際に、上記請求項２に記載の発明に係るアナログ除算回路を適用するもので、特定の軸信号（ｘ軸、ｙ軸またはｚ軸の各方向の変位信号）電圧を持つ第２の入力信号ｘを加算器と乗算器に入力し、所定の電圧αを持つ第３の入力信号を上記第１の加算器に入力し、一方、前記特定の軸以外の他の２軸の軸信号を基に所定の演算処理を施してなる電圧βを持つ第１の入力信号を第２の演算増幅器と上記乗算器にそれぞれ入力し、上記請求項２に記載のアナログ除算回路と同様の演算処理を各軸毎に実行させ、他の２軸との間における相互干渉を補償するための特定の軸（ｘ軸、ｙ軸およびｚ軸）の補償電圧を減算器より得るようにしている。
【００１５】
【発明の実施の形態】
次に、添付図面を参照して本発明に係るアナログ除算回路およびこのアナログ除算回路を用いた加振機におけるクロストーク補償回路の実施の形態を詳細に説明する。
図１は、本発明に係るアナログ除算回路の実施の一形態の回路構成を示す回路図、図２および図３は、本発明に係る加振機の振動台およびその振動台を加振するアクチュエータを含んだ加振機の構成を示す斜視図および平面図、図４〜図６は、本発明に係るアナログ除算回路を用いた加振機におけるクロストーク補償回路の構成を示す回路図である。
【００１６】
先ず、図１に示した回路図を参照しつつアナログ除算回路の本発明の実施の一形態を説明すると、１は加算器であり、この場合、任意の電圧ｘを持つ第２の入力信号と所定の電圧αを持つ第３の入力信号とを加算（α＋ｘ）するものである。
２は、第１の演算増幅器であり、この場合、上記所定の電圧αに相当するゲイン（利得）を有し、第１の加算器１の出力（α＋ｘ）をα倍に増幅するものである。
【００１７】
３は、乗算器であり、この場合、任意の電圧βを持つ第１の入力信号と任意の電圧ｘを持つ上記第２の入力信号とを乗算（β・ｘ）するもので、本実施の形態では、一般に市販されているＭＰＹ５３４（ＬＤ）を用いている。
４は、除算器であり、この場合、上記乗算器３の出力（β×ｘ）を分子とし、上記第１の演算増幅器２の出力｛α・（α＋ｘ）｝を分母として、除算を実行するもので、本実施の形態では、高精度アナログ・デバイダ（型式名：「Ｄ１Ｖ１００」、商標：「ＢＵＲＲ−ＢＲＯＷＮ」、メーカー：ＢＵＲＲ−ＢＲＯＷＮ社）を用いている。
【００１８】
因に、このアナログ・デバイダは、最大誤差０．２０％Ｆ．Ｓ．温度係数０．０２％Ｆ．Ｓ．／℃（ＴＹＰ）の性能を持ち、高精度レーザ・トリミングにより外付け部品が不要であるため、使い易く低価格である、という利点がある。
５は、第２の演算増幅器であり、この場合、上記任意の電圧βを持つ第１の入力信号を受け、この電圧βに所定の電圧αの逆数（１／α）に相当するゲイン（利得）を係数として乗ずるものである。
【００１９】
６は、減算器であり、この場合、上記第２の演算増幅器５の出力（β／α）と、上記除算器４の出力［β・ｘ／｛α（α＋ｘ）｝］とを受け、前者の出力（β／α）から後者の出力［β・ｘ／｛α（α＋ｘ）｝］を減算するものである。
本実施の形態に係るアナログ除算回路において上記のように構成したのは、次のような根拠に基づく。
従来の技術の欄に記載した下記（１）式
ｙ＝β／（α＋ｘ）                  （α＝定数）……（１）
は、次のように変形することができる。
【００２０】
0003638690.tif 000002
本実施例のアナログ除算回路は、上記（１）式の演算を行う代りに、上記（２）式の演算を実行するように構成したものである。
【００２１】
このように構成されたアナログ除算回路の作用につき説明する。
先ず、任意の電圧（変動電圧）βを有する第１の入力信号が、第２の演算増幅器５の入力端と乗算器３の一方の入力端にそれぞれ入力され、任意の電圧（変動電圧）ｘを有する第２の入力信号が、乗算器３の他方の入力端と加算器１の一方の入力端にそれぞれ入力され、所定（一定）の電圧αを有する第３の入力信号が、加算器１の他方の入力端に入力されるものとして、以下に説明する。
先ず、第２の演算増幅器５は、第１の入力信号（電圧β）を受け、所定電圧αの逆数に相当するゲイン（利得）１／αをもって第１の信号電圧βに係数（１／α）を乗ずる演算を実行し、その出力（β／α）を、次段の減算器６に与える。
【００２２】
一方、乗算器３は、第１の入力信号（任意の電圧β）と第２の入力信号（任意の電圧ｘ）とを共に受け、両信号を乗ずる演算を実行し、その演算結果（β・ｘ）を次段の除算器４に与える。
また、加算器１は、第２の入力信号（電圧ｘ）と第３の入力信号（電圧α＝一定）とを共に受け、両信号（αとｘ）を加算し、その加算結果（α＋ｘ）を、次段の第１の演算増幅器２に与える。
【００２３】
この加算器１の出力（α＋ｘ）を受けた第１の演算増幅器２は、上記所定電圧αに相当するゲイン（利得）をもって、一定の定数αを乗ずる演算（増幅）をし、その演算結果｛α（α＋ｘ）｝を除算器４に与える。すると除算器４は、乗算器３の出力（β・ｘ）を分子とし、第１の演算増幅器２の出力｛α（α＋ｘ）｝を分母として除算を実行し、その演算結果［β・ｘ／｛α（α＋ｘ）｝］を減算器６に与える。
このように第２の演算増幅器５の出力（β／α）と除算器４の出力［β・ｘ／｛α（α＋ｘ）｝］を受けた減算器６は、前者の出力から後者の出力を減算し、その演算結果ｙを出力端から出力する。
【００２４】
これにより、上記（２）式の演算がアナログ除算回路（加算器１〜減算器６）により高精度で実行されたことになる。
即ち、図６に示す従来例の除算器による割算は、β／（α＋ｘ）であるのに対し、本発明に係る除算器による割算は、
ｘ・β／｛α・（α＋ｘ）｝
であるので、除算器の出力は、従来例の場合に比べ、ｘ／α倍となる。
従って、αがｘに比べて大きい程、除算器の出力が小さくなり割算の精度に対する影響の低減に効果がある。
【００２５】
次に、上述したアナログ除算回路を加振機におけるクロストーク補償回路に適用した実施の形態について説明する。
上述したように、加振機は、振動台２０に任意の振動を与えるために、Ｘ−Ｙ水平２軸方向に各２個のアクチュエータＸ1 ，Ｘ2 およびＹ1 ，Ｙ2 が設けられ、Ｚ軸（垂直）方向に４個のアクチュエータＺ1 〜Ｚ4 が設けられている。
【００２６】
図４は、本発明に係る加振機におけるクロストーク補償回路および周辺回路の回路構成例を示すブロック図、図５は、上記クロストーク補償回路のより詳細な回路構成を示す回路図である。
図４において、信号増幅器３１側は、各軸毎に二乗演算器４１ｘ，４１ｙ，４１ｚ（以下これらを総称して「４１」と称する）と、クロストーク演算回路４２ｘ，４２ｙ，４２ｚ（以下これらを総称して「４２」と称する）と加算器４３ｘ，４３ｙ，４３ｚ（以下これらを総称して「４３」と称する）とをもって構成されている。
【００２７】
例えば、ｘ軸方向成分用の二乗演算器４１ｘは、ｘ軸方向入力信号ｘから二乗信号ｘc2／１０を演算する。他のｙ軸方向成分用およびｚ軸方向成分用の二乗演算器４１ｙおよび４１ｚは、それぞれｙ軸方向入力信号ｙおよびｚ軸方向入力信号ｚから二乗信号ｙc2／１０およびｚc2／１０を演算する。
クロストーク演算回路４２（４２ｘ，４２ｙ，４２ｚ）は、該当する軸方向信号ｘc ，ｙc ，ｚc と該当外の二乗信号ｘc2／１０，ｙc2／１０，ｚc2／１０とを受けてクロストーク信号Δｘ，Δｙ，Δｚをそれぞれ算出する。
【００２８】
このようにして算出されたクロストーク信号Δｘ，ΔｙおよびΔｚは、該当軸信号ｘc ，ｙc ，およびｚc とそれぞれ加算器４３ｘ，４３ｙおよび４３ｚで加算され、それぞれ複数のサーボアンプ３２ｘ1 と３２ｘ2 ，３２ｙ1 と３２ｙ2 および３２ｚ1 〜３２ｚ4 を経てそれぞれのアクチュエータｘ1 とｘ2 、ｙ1 とｙ2 およびｚ3 とｚ4 へと出力される。
図５は、本発明に係る加振機におけるクロストーク補償回路の構成をより具体的に示す回路図である。
この実施の形態におけるクロストーク演算回路４２（４２ｘ〜４２ｚ）の回路構成は、基本的に図１に示したアナログ除算回路と同様である。
【００２９】
この図５は、ｚ軸信号（ｚ軸方向入力信号）ｚc を基準としたクロストーク信号Δｚの抽出回路であり、これと同様のクロストーク演算回路４２ｘ，４２ｙがＸ軸信号ＸおよびＹ軸信号Ｙに関しても同様に設けられている。
この図５に示すクロストーク演算回路４２ｘは、上記二乗演算器４１ｘおよび４１ｙからそれぞれ二乗信号ｘc2およびｙc2を受けた第３および第４の演算器７および８がそれぞれ所定の利得（ゲイン）０．４５６６９および０．１６３３４で演算処理したものを、第２の加算器９により加算し（このときの値は、上述した図１のβ／１０に相当する）、その出力を乗算器３の一方の入力端ａに入力する。
【００３０】
一方、ｚ軸方向入力信号ｚc は、乗算器３の他方の入力端ｂに入力される。乗算器３は、第２の加算器９の出力β／１０とｚ方向入力信号ｚc とに基づき、｛（β／１０）・ｚc ｝／１０なる乗算を行なう。この乗算結果をＮとする。
第１の加算器１は、第３の入力信号α（この場合、α＝８．９２５９）と第５の演算増幅器１０によりｚ軸方向入力信号に所定のゲイン（この場合１／１０）をもって演算処理された値ｚc ／１０とを受けて加算し、その結果を、第１の演算増幅器２に出力する。第１の演算増幅器２においては、第３の入力信号αに相当するゲイン（この場合、α／１０）をもって第１の加算器１の出力を演算し、その演算結果を除算器４に出力する（この演算結果をＤとする）。
【００３１】
除算器４では、上記ＮとＤとを入力に受けて、１０・Ｎ／Ｄの除算を行い、その演算結果を、第６の演算増幅器１１に出力する。
この演算結果は、第６の演算増幅器１１により、１／１０の利得で演算処理されて、減算器６に入力される。
上記β／１０のデータ信号を受ける第２の演算増幅器５では、１０／α（この場合、０．１２０３４）の利得をもってβ／１０を演算増幅し、減算器６に出力する。
【００３２】
減算器６は、これら第２の演算増幅器５の出力から第６の演算増幅器１１の出力を減ずる演算を行う。この演算結果Δｚが、クロストーク補償信号である。
即ち、上述のクロストーク演算回路４２は、各軸方向の入力信号（目標信号電圧）ｘc ，ｙc ，ｚc が相互に干渉（クロストーク）するのを補償する信号Δｘ，Δｙ，Δｚを算出するものであるが、これらは、各アクチュエータＸ，Ｙ，Ｚの長さ、ジョイント方法、等により決定される。
【００３３】
図５に示した実施の形態のアナログ補償回路においては、Ｚ軸方向入力信号（目標信号電圧ｚc ）に対するクロストーク補償信号Δｚを得るために、上記（２）式のように変形した演算式を実行するようにしたものである。
即ち、ｘ方向、ｙ方向、ｚ方向のクロストーク補償信号Δｘ，Δｙ，Δｚは、次のような近似式で表現される。
0003638690.tif 000003
【００３４】
これらの各式において、分子をβとおき、分母の第１項をαとおき、分母の第２項をｘとおき、上記（２）式のように変形した変形演算を実行する。
例えば、ｚ軸方向成分に関してあてはめてみると、上記式を１／１０としてα＝８．９２５９、ｘ＝ｚc ／１０、β＝０．４５６６９ｘc2＋０．１６３３４ｙc2となる。
次に、図５に示す実施の形態におけるアナログ除算器の演算精度を考察する。
各演算素子の精度は、一般的な素子のＴｙｐ（ティピカル）値として、下記のように仮定する。
【００３５】
【表１】
0003638690.tif 000004
【００３６】
この場合の第３の入力信号αの値を、８．９２５９とする。環境温度変化２０℃における各素子の理論誤差は、以下のようになる。
即ち、実施例の理論誤差は、イ：乗算器による誤差、ロ：除算器による誤差、ハ：その他の素子の誤差、に分類される。
これら上記仮定値に基づく数値は、それぞれ下記のようになる。
イ．（０．２５＋０．１６）×１／８＝０．０５２％Ｆ．Ｓ．
ロ．（０．２＋０．４）×１／１０＝０．０６％Ｆ．Ｓ．
ハ．  ０．０５％Ｆ．Ｓ．
従ってクロストーク演算回路全体では、
イ＋ロ＋ハ＝０．０５２＋０．０６＋０．０５＝０．１７％Ｆ．Ｓ．／２０℃の誤差となる。
尚、上記のイの計算における１／８の根拠は、次のようである。
即ち、乗算器３の出力は、β・ｘ／１０であり、第６の演算増幅器１１から減算器６への出力は、β・ｘ／α（α＋ｘ）であるから、これらの式中のαにα＝８．９２５９を代入して両者を対比すると、ｘ（Ｚc ）が最小値の−１のときでも、約１／８となるからである。
【００３７】
また、ロの計算における１／１０の根拠は、除算器４の出力が、１／１０の利得を持つ第６の演算増幅器１１に減衰されているからである。
このように本発明の上記実施の形態においては、回路全体で０．１７％Ｆ．Ｓ／２０℃の誤差に止めることができる。
これに対し、図６に示した従来例のアナログ除算回路では、除算器７１の出力がそのまま出力となるため、０．６％Ｆ．Ｓ．／２０℃となり、他の素子による誤差約０．０５％／２０℃と合せると、回路全体では、０．６＋０．０５（％Ｆ．Ｓ．／２０℃）＝０．６５％Ｆ．Ｓ．／２０℃となるので、本発明の実施の形態によれば、いかに精度を大幅に改善（約３．８倍、誤差としては１／３．８）させることができるかが分る。
【００３８】
次に、上記第３の入力信号αの値の適正な範囲について検討することとする。先ず、乗算器３の精度は、上述したように、０．４１％／２０℃である。これをδm とすると、乗算器３の出力は、β・ｘ／１０、Δｚへの出力は、βｘ／｛α・（α＋ｘ）｝であるから、Δｚへの乗算器３の誤差の影響は、１０・δm ／｛α（α＋ｘ）｝である。
一方、除算器４による誤差は、上記ロの通り、０．０６％Ｆ．Ｓ．／２０℃であるから、乗算器３と除算器４による誤差の合計は、下記式により得られる数値となる。
【００３９】
１０・δm ／｛α（α＋ｘ）｝＋０．０６［％Ｆ．Ｓ．／２０℃］
また、その他の素子の誤差を含めた全体誤差は、下記式により得られる。
δ＝１０・δm ／｛α（α＋ｘ）｝＋０．０６＋０．０５［％Ｆ．Ｓ．／２０℃］
従来回路における誤差は、上述の通り、０．６５［％Ｆ．Ｓ．／２０℃］である。
従って、従来回路での誤差より小さくするためには、下記の条件を満たす必要がある。
【００４０】
０．６５＞δ
０．６５＞１０・δm ／｛α（α＋ｘ）｝＋０．０６＋０．０５
なお、δm ＝０．４１％であるため、上記条件は、
α・（α＋ｘ）＞７．６
となる。また、α≧０であるため、下記の条件が成立する。
【００４１】
α＞｛−ｘ＋（ｘ2 ＋４×７．６）1/2 ｝／２
さらに、図５の実施例では、ｘは−１〜＋１の範囲（ｚc ／１０）であるため、ｘ＝−１のときが最もαが大きくなり、この時のαは、α＞３．３となる。
従って、上記αの値を３．３以上の適宜な値とすることで、図６に示す従来のアナログ除算回路より精度を大幅に向上させることができる。
【００４２】
因に、本実施例の形態においては、αの値を、回路構成の利便性と所望の精度を確保できる、α＝８．９２５９に定めたものである。
上述したように、本実施例の形態をなすアナログ除算回路を用いることにより、従来のアナログ除算回路を用いる場合と比較して、演算誤差を１／２〜１／４に低減化することができ、しかも演算速度が速いという効果が得られると共に、ディジタル処理で問題となるような量子化による不要な周波数成分の発生や分解能および演算スピードによる誤差等がなく、また、アナログ除算回路そのものは安価な回路素子の採用と簡略な構成で安価に製作し得るという利点がある。
【００４３】
また、本実施の形態に係るアナログ除算回路を用いた加振機におけるクロストーク補償回路は、油圧アクチュエータに与える目標信号電圧（変位信号）ｘc 、ｙc 、ｚc の相互に干渉（クロストーク）が生じても、各アクチュエータの長さやジョイント寸法等に応じて、決定した、上記（３−１）式、（３−２）式、（３−３）式のような近似式を図５に示すような回路をもって補償信号、Δｘ，ΔｙおよびΔｚを演算処理することで、極めてクロストークの少ない状態で、加振対象物をｘ，ｙ，ｚ方向に加振することができる。
【００４４】
尚、この加振機の用途としては、種々の構造物について、実物大もしくは、縮尺度の比較的小さいモデルによる実証試験が、精密に行なえ、各種構造物やコンポーネントの耐震性に関する計測・研究に供することができる。
尚、上述した実施の形態は、本発明の好適な一つの実施の形態ではあるが、これに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形して実施することができる。
【００４５】
例えば、図１において、乗算器３の一方の入力端に、第１の入力信号としてβ／１０を入力し、他方の入力端に、ゲインが１０の演算増幅器を介して第２の入力信号ｘを入力するように構成してもよい。但し、このように構成した場合、第２の演算増幅器５のゲインを１０／αとする演算機能を持たせ、除算器４に、二つの入力信号の除算値を１０倍する演算機能を持たせ、第１の演算増幅器２にα／１０のゲインを持たせ、さらに除算器４の出力端と、減算器６との間に１／１０のゲインを持つ演算増幅器を付設する必要がある。
【００４６】
【発明の効果】
以上詳しく説明したところから明らかなように、本発明によれば、比較的簡略な構成で、安価な回路素子、特に安価な除算器および乗算器を用いながら、演算誤差を従来のアナログ除算回路に比べて１／２〜１／４に低減化することができると共にディジタル除算回路における問題点（量子化による誤差および不要な周波数成分の発生・高コスト）のないアナログ除算回路を提供することができる。
【００４７】
また、本発明によれば、比較的簡略な構成で、安価な回路素子、特に安価な除算器および乗算器を用いながら、加振器のアクチュエータに生ずるクロストークを極めて良好に且つ高い応答性をもって補償し得るアナログ補償回路を提供することができる。
【図面の簡単な説明】
【図１】本発明のアナログ除算回路の実施の形態を示す回路構成ブロック図である。
【図２】本発明のアナログ除算回路を用いた加振機の動作原理を説明するための斜視図である。
【図３】図２の加振機の振動台を加振するアクチュエータの配置例を示した平面図である。
【図４】図３の加振機のクロストーク補償回路の全体構成を示すブロック図である。
【図５】図４の加振機のクロストーク補償回路のより詳細な回路の構成例を示した回路図である。
【図６】従来のアナログ除算回路の回路構成例を示すブロック図である。
【符号の説明】
１  加算器
２，５，７，８，９，１０，１１  演算増幅器
３  乗算器
４  除算器
６  減算器
９  第２の加算器
２０  振動台
３１  信号増幅器
３２，３２ｘ1 ，３２ｘ2 ，３２ｙ1 ，３２ｙ2 ，３２ｚ1 〜３２ｚ4   サーボアンプ
４１，４１ｘ，４１ｙ，４１ｚ  二乗演算器
４２，４２ｘ，４２ｙ，４２ｚ  クロストーク演算回路
４３，４３ｘ，４３ｙ，４３ｚ  加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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