(57)【特許請求の範囲】
【請求項１】
三相交流入力の各相にインダクタンスを接続し、三相ブリッジを構成する各制御素子の各々にダイオードを逆並列に接続した三相整流器力率改善回路に於いて、
整流出力電圧を制御するモードの内、前記三相整流器出力の正電位側の各制御素子、又は負電位側の各制御素子の、いずれかで三相交流入力の各相を同時に短絡するモードを構成した事を特徴とする三相整流器力率改善回路の制御方式。
【請求項２】
請求項１記載の制御方式に於いて、
前記正電位側の各制御素子、又は負電位側の各制御素子の、いずれかを同時に短絡するモードは、前記正電位側の各制御素子、又は負電位側の各制御素子の短絡モード期間は、全てのトリガ信号を反転して各制御素子に印加することを特徴とする三相整流器力率改善回路の制御方式。
【請求項３】
請求項２記載の制御方式に於いて、
前記反転トリガ信号を各制御素子に印加する回路は、短絡側の各制御素子のトリガ信号のＮＯＲ出力と、前記短絡側の各制御素子の各々のトリガ信号とのＯＲ出力で構成されている事を特徴とする三相整流器力率改善回路の制御方式。
【請求項４】
請求項１〜３のいずれか１項記載の制御方式に於いて、
前記各制御素子は、ＦＥＴ，ＩＧＢＴ，サイリスタ又はバイポーラトランジスタのいずれかである事を特徴とする三相整流器力率改善回路の制御方式。
【請求項５】
請求項４記載の制御方式に於いて、
前記各制御素子がＦＥＴである時は、前記各制御素子に逆並列のダイオードは、前記ＦＥＴの寄生ダイオードである事を特徴とする三相整流器力率改善回路の制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は三相整流器力率改善回路の制御方式に関するものである。
【０００２】
図１は、従来から用いられている三相整流器の力率改善回路である。
又、図２は、この力率改善回路に用いられる制御回路であり、制御素子Ｑ1、 Ｑ4の１アーム分の制御ブロック示す。
従って、三相全体としては、電圧制御系と鋸歯状波発生部を共通部分として、図２と同じブロックが３個で構成される。
【０００３】
図３は三相交流入力電圧の波形である。
Ｕ相電圧ＶUが４５°の時の各相電圧は図の点線で示す通りである。
又、図４は、ＶUが４５°付近の時の各相のゲートドライブ波形例であり、デ ッドタイムの無い場合を示す。
【０００４】
鋸歯状波電圧に対する各相の電圧レベルは図４の（ａ）に示す。
鋸歯状波の各相電圧に対するスレショルドレベルによって、各制御素子のゲート信号は、図４（ｂ）の▲１▼〜▲４▼の４つのモードに分けられる。
【０００５】
図５は、図４のゲート信号のスイッチングモード毎の、電流の流れを示す等価回路である。
例えば図４の第１モードでは、Ｑ1、Ｑ2、Ｑ3の制御素子がオンであるので、 図５の▲１▼の様な電流の流れを示す等価回路となる。
同様にして入力商用電圧１周期について見てみると、Ｑ1〜Ｑ6に同等の電流が流れている。
すなわち、制御素子Ｑ1〜Ｑ6は容量が同じ素子を使う必要がある。
【０００６】
【発明の目的】
本発明は負電位側の制御素子Ｑ4、Ｑ5、Ｑ6（又は正電位側の制御素子Ｑ1、Ｑ2、Ｑ3）に、より多くの電流を流すことにより、反対電位側、すなわち正電位側
の制御素子Ｑ1、Ｑ2、Ｑ3（又は、負電位側制御素子Ｑ4、Ｑ5、Ｑ6）の電流を減らし、一方の電位側、例えば正電位側の制御素子Ｑ1、Ｑ2、Ｑ3（又は負電位側 の制御素子Ｑ4、Ｑ5、Ｑ6）を容量の小さい、価格の安い素子の使用を可能にす ることを目的とする。
【０００７】
【課題を解決する為の手段】
本発明は、三相交流入力の各相のインダクタンスを、接続して整流器入力とし、三相ブリッジを構成する各制御素子の各々にダイオードを逆並列に接続した三相整流器力率改善回路に於いて、整流出力電圧を制御する一連のモードの内、三相整流器出力の正電位側の各制御素子、又は負電位側の各制御素子のいずれかで三相交流入力の各相を同時に短絡するモードを構成した事を特徴とする三相整流器力率改善回路の制御方式である。
【０００８】
これを実現するための一つの手段は、正電位側の各制御素子、又は負電位側の各制御素子の短絡モード期間は、全てのトリガ信号を反転して各制御素子に印加する。
【０００９】
さらにこれを実現する一つの回路は、各制御素子に反転トリガ信号を印加する回路が、短絡側の各制御素子のトリガ信号ＮＯＲ出力と、短絡側の各制御素子の各々のトリガ信号とのＯＲ出力で構成すればよい。
【００１０】
尚、本発明の三相整流器の各制御素子は、ＦＥＴ，ＩＧＢＴ，サイリスタ又はバイポーラトランジスタなどの制御機能を有する素子であればいずれでも構わない。
又、ＦＥＴの場合は、これに逆並列のダイオードをＦＥＴの寄生ダイオードにしてもよい。
【００１１】
【実施の形態】
図５において、モード▲１▼は三相入力すべてを整流後の直流電圧の正電圧側で短絡し、モード▲４▼は負電圧側で短絡している。
モード▲１▼、▲４▼ともに、出力側の平滑コンデンサＣ0には入力から電流は流れ込 んでいない。
したがってモード▲１▼、▲４▼ともに、入力から見た等価回路は図６の様になる。
【００１２】
入力商用電圧１周期についてみると、必ず、正電圧側の短絡モード▲１▼と負電圧側の短絡モード▲４▼が存在する。
したがって、モード▲１▼かモード▲４▼のどちらかに統一しようというのが、本発明の制御方式である。
【００１３】
たとえば、モード▲１▼の状態をなくす場合、モード▲１▼の状態の期間をモード▲４▼の状態の期間に変換すれば、等価的な動作は変わらない。
【００１４】
またモード▲１▼がモード▲４▼に置き換わることでＵ相電圧ＶUが４５゜付近では、 全てのモード▲１▼〜▲４▼においてＱ2には電流が流れないことがわかる。
この結果、入力商用電圧１周期についてみてみると、正電位側の各制御素子に流れる電流量は、従来技術の約１／２となる。
この為、正電位側の各制御素子Ｑ1、Ｑ2、Ｑ3を小容量化して安価な素子に置 きかえられる。
同様に、モード▲４▼をモード▲１▼に置き換える場合は、負電位側の制御素子Ｑ4、 Ｑ5、Ｑ6を小容量化して安価な素子にする事ができる。
【００１５】
また、図１の回路例では、制御素子Ｑ1〜Ｑ6がＩＧＢＴになっているが、バイポーラトランジスタやサイリスタでも良いし、ＦＥＴを使用してＤ1〜Ｄ6はＦＥＴの寄生ダイオードとしても良い。
【００１６】
本発明の制御方式を実現する為の一実施例回路図を図７に示す。
この回路はＯＲ及びＮＯＲ素子を用いて構成しているが、ＮＡＮＤ素子を用いて実現する事も出来る。
図８は、図７の回路によって生成される、各制御素子のゲート信号波形を示す図である。
図７及び図８を用いてこの実施例を説明する。
【００１７】
従来方式で、負電位側の各制御素子Ｑ4、Ｑ5、Ｑ6に印加されるべき信号をＧ Ｑ4’、ＧＱ5’、ＧＱ6’とし、これらの信号がＮＯＲ素子に入力され、それぞ れの信号波形の位相関係は図８に示す様になっている。
【００１８】
そして、ＮＯＲ出力信号と各信号ＧＱ4’、ＧＱ5’、ＧＱ6’のそれぞれの信 号をＯＲ素子（ＯＲ1，ＯＲ2，ＯＲ3）に入力する。
そして、各ＯＲ素子の出力に生成された信号と、その反転信号を各制御素子のトリガ信号とする。
【００１９】
すなわち、各制御素子のトリガ信号ＧＱ1”〜ＧＱ6”は、図８に示す様な位相で生成される。
制御素子Ｑ1にＧＱ1”、制御素子Ｑ4にＧＱ4”というようにトリガ信号を印加すると、図８に示す様に従来技術で述べたモード▲１▼は、本発明の信号によりモード▲４▼となり、本来のモード▲４▼と同一モードになっている事がわかる。
【００２０】
これにより、モード▲１▼はなくなり、図５の等価回路の▲２▼、▲３▼、▲４▼のみが存在する事になる。
【００２１】
【発明の効果】
本発明の制御方式により、従来技術とほぼ同等の性能を維持しつつ、より安価な三相整流器の力率改善回路を提供できるようになった。
【図面の簡単な説明】
【図１】三相整流器の力率改善回路。
【図２】三相整流器力率改善回路の制御回路。
【図３】三相交流入力相電圧の波形。
【図４】Ｕ相電圧ＶUが４５°付近の時の各相のゲートドライブ波形。
【図５】各スイッチングモード時の電流の流れを示す等価回路。
【図６】モード▲１▼と▲４▼の時の三相整流器の等価回路。
【図７】本発明の制御回路の一実施例。
【図８】図７の回路によって生成される各制御素子のゲート信号波形。
【符号の説明】
Ｑ1〜Ｑ6  制御素子
Ｄ1〜Ｄ6  ダイオード
Ｃ1〜Ｃ3  入力平滑コンデンサ
Ｃ0       出力平滑コンデンサ
Ｌ1〜Ｌ3  インダクタンス
ＮＯＲ    ＮＯＲＩＣ
ＯＲ1〜ＯＲ3  ＯＲＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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