(57)【特許請求の範囲】
【請求項１】
アドレス信号をデコーディングして第１ロウ信号及び第１ロウ信号とは常に反対のロジック状態の第２ロウ信号を生成する少なくとも一つのサブロウデコーダと、
サブロウデコーダと接続され、第１の制御回路及び第２の制御回路を含む少なくとも一つのサブワードライン駆動部とを備え、
前記第１制御回路は第１ロウ信号と第１イネーブル信号とを入力し、第１ロウ信号及び第１イネーブル信号が共に活性化され、第２ロウ信号が不活性化されたとき第１ワードラインを活性化させ、前記第１制御回路は、第１ロウ信号が不活性化され、第２ロウ信号が活性化されているとき、当該第２ロウ信号に応答して第１ワードラインに生じるノイズを除去する第１ノイズ防止回路と、前記第１イネーブル信号に応答して前記第１ロウ信号を前記第１ワードラインに伝達する第１伝達回路とを含み、
前記第２の制御回路は第１ロウ信号と第２イネーブル信号とを入力し、第１ロウ信号及び第２イネーブル信号が共に活性化され、第２ロウ信号が不活性化されたとき第２ワードラインを活性化させ、前記第２制御回路は、第１ロウ信号が不活性され、第２ロウ信号が活性化されているとき、当該第２ロウ信号に応答して第２ワードラインに生じるノイズを除去する第２ノイズ防止回路と、前記第２イネーブル信号に応答して前記第１ロウ信号を前記第２ワードラインに伝達する第２伝達回路とを含むことを特徴とするワードライン駆動回路。
【請求項２】
前記第１ノイズ防止回路は、第１ワードラインと接地との間に接続され、第２ロウ信号に応答して動作し、前記第２ノイズ防止回路は、第２ワードラインと接地との間に接続され、第２ロウ信号に応答して動作することを特徴とする請求項１記載のワードライン駆動回路。
【請求項３】
前記第１伝達回路は、
第１ドレインと、第１ロウ信号を受ける第１ソースと、第１イネーブル信号を受ける第１ゲートとを有するＰＭＯＳトランジスタと、
前記第１ドレイン及び第１ワードラインに接続される第２ドレインと、低ロジックレベルに接続される第２ソースと、第１イネーブル信号を受ける第２ゲートとを有する第１ＮＭＯＳトランジスタとを含み、
前記第１ノイズ防止回路は、第１ワードラインに接続される第３ドレインと、低ロジックレベルに接続される第３ソースと、第２ロウ信号を受ける第３ゲートとを有する第２ＮＭＯＳトランジスタからなり、
前記第２伝達回路は、
第４ドレインと、第１ロウ信号を受ける第４ソースと、第２イネーブル信号を受ける第４ゲートとを有するＰＭＯＳトランジスタと、
前記第４ドレイン及び第２ワードラインに接続される第５ドレインと、低ロジックレベルに接続される第５ソースと、第２イネーブル信号を受ける第５ゲートとを有する第３ＮＭＯＳトランジスタとを含み、
前記第２ノイズ防止回路は、第２ワードラインに接続される第６ドレインと、低ロジックレベルに接続される第６ソースと、第２ロウ信号を受ける第６ゲートとを有する第４ＮＭＯＳトランジスタからなることを特徴とする請求項１記載のワードライン駆動回路。
【請求項４】
前記サブロウデコーダは、アドレス信号を入力し前記第１ロウ信号を発生させるロウ信号発生部と、前記第２ロウ信号を発生させるためのインバーターとを含むことを特徴とする請求項１記載のワードライン駆動回路。
【請求項５】
前記第１ノイズ防止回路は、前記第１ワードラインと接地との間に接続され、そのゲートに前記第２ロウ信号を受ける第１トランジスタから構成され、前記第２ノイズ防止回路は、前記第２ワードラインと接地との間に接続され、そのゲートに前記第２ロウ信号を受ける第２トランジスタから構成されることを特徴とする請求項１記載のワードライン駆動回路。
【請求項６】
ワードライン駆動回路は、複数個のサブロウデコーダを含む少なくとも一つのロウデコーダと、前記各サブロウデコーダに接続された複数個のサブワードライン駆動部とを更に備えることを特徴とする請求項１記載のワードライン駆動回路。
【請求項７】
ワードライン駆動回路は、複数個のロウデコーダを更に備えることを特徴とする請求項１記載のワードライン駆動回路。
【請求項８】
ワードライン駆動回路は、第１イネーブル信号を発生させるために第１初期イネーブル信号を反転する第１インバータと、第２イネーブル信号を発生させるために第２初期イネーブル信号を反転する第２インバータとを更に備えることを特徴とする請求項１記載のワードライン駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特にノイズを迅速に除去してワードラインの選択信頼性を高めるに適した階層的なワードライン構造を有する半導体メモリ装置のワードライン駆動回路に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置におけるワードライン駆動回路は、ロウアドレスとカラムアドレスをデコードしてメモりセルに接続されたワードラインを駆動又は非駆動する役割を有する。そして、ワードライン配線の間隙はメモリセルのサイズが減少すればするほど狭くなるが、このような状況に対応するべく階層的なワードライン構造を有する半導体メモリ装置が用いられている。このような階層的なワードライン駆動回路では、各メインワードライン駆動部に複数個のサブワードライン駆動部が接続されているので、ワードライン配線の狭間隙に対応することができる。
【０００３】
以下、階層的なワードライン構造を有する従来のワードライン駆動回路を図面を参照して説明する。
図１は従来のワードライン駆動回路の一部回路図である。
【０００４】
従来のワードライン駆動回路では、図１に示すように、一つのロウデコーディング部１の信号を入力して動作するサブワードライン駆動部２ａ〜２ｎが、ロウ方向に複数個形成されている。
【０００５】
ここで、各々のサブワードライン駆動部２ａ〜２ｎは、ロウデコーディング部１の信号に応答して動作する一つのＰＭＯＳトランジスタＭＰ１〜ＭＰｎと、一つのＮＭＯＳトランジスタＭＮ１〜ＭＮｎとから構成される。この際、各々のサブワードライン駆動部２ａ〜２ｎを構成する各々のＰＭＯＳトランジスタＭＰ１〜ＭＰｎの一端は、各ワードライン駆動選択部ＷＤ１、・・・、ＷＤｎに接続されている。例えば、ロウデコーディング部１へロウデコーディング信号が入力され、第１ワードライン駆動選択部ＷＤ１が選択されると、第１サブワードライン駆動部２ａが動作して最終的に第１のワードラインＷ／Ｌ１が選択される。ロウデコーディング部１へロウデコーディング信号が入力され、第ｎのワードライン駆動選択部ＷＤｎが選択されると、第ｎのサブワードライン駆動部２ｎが動作して最終的に第ｎのワードラインＷ／Ｌｎが選択される。
【０００６】
【発明が解決しようとする課題】
上記のような従来の半導体メモリ装置のワードライン駆動回路は下記のような問題点があった。
【０００７】
ワードライン駆動選択部を通じてワードラインを選択する際に、選択されないサブワードライン駆動部からノイズが発生して非選択のワードラインが選択されることがあった。すなわち、従来の構成を有するサブワードライン駆動部にノイズが発生した場合、迅速にノイズが除去できないため、所望のワードラインが選択されないか、或いは非選択のワードラインが選択される。
【０００８】
本発明は上記した問題点を解決するためになされたものであり、その目的は、ワードラインの選択信頼性を向上させる半導体メモリ装置のワードライン駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、半導体メモリ装置のワードライン駆動回路がアドレス信号をデコーディングして第１ロウ信号及び第１ロウ信号とは常に反対のロジック状態の第２ロウ信号を生成する少なくとも一つのサブロウデコーダと、サブロウデコーダと接続され、第１の制御回路及び第２の制御回路を含む少なくとも一つのサブワードライン駆動部とを備え、前記第１制御回路は第１ロウ信号と第１イネーブル信号とを入力し、第１ロウ信号及び第１イネーブル信号が共に活性化され、第２ロウ信号が不活性化されたとき第１ワードラインを活性化させ、前記第１制御回路は、第１ロウ信号が不活性化され、第２ロウ信号が活性化されているとき、当該第２ロウ信号に応答して第１ワードラインに生じるノイズを除去する第１ノイズ防止回路と、前記第１イネーブル信号に応答して前記第１ロウ信号を前記第１ワードラインに伝達する第１伝達回路とを含み、前記第２制御回路は第１ロウ信号と第２イネーブル信号とを入力し、第１ロウ信号及び第２イネーブル信号が共に活性化され、第２ロウ信号が不活性化されたとき第２ワードラインを活性化させ、前記第２制御回路は、第１ロウ信号が不活性化され、第２ロウ信号が活性化されているとき、当該第２ロウ信号に応答して第２ワードラインに生じるノイズを除去する第２ノイズ防止回路と、前記第２イネーブル信号に応答して前記第１ロウ信号を前記第２ワードラインに伝達する第２伝達回路とを含むことを要旨とする。
【００１１】
請求項２に記載の発明は、請求項１記載のワードライン駆動回路において、前記第１ノイズ防止回路は、第１ワードラインと接地との間に接続され、第２ロウ信号に応答して動作し、前記第２ノイズ防止回路は、第２ワードラインと接地との間に接続され、第２ロウ信号に応答して動作することを要旨とする。
【００１３】
請求項３に記載の発明は、請求項１記載のワードライン駆動回路において、前記第１伝達回路は、第１ドレインと、第１ロウ信号を受ける第１ソースと、第１イネーブル信号を受ける第１ゲートとを有するＰＭＯＳトランジスタと、前記第１ドレイン及び第１ワードラインに接続される第２ドレインと、低ロジックレベルに接続される第２ソースと、第１イネーブル信号を受ける第２ゲートとを有する第１ＮＭＯＳトランジスタとを含み、前記第１ノイズ防止回路は、第１ワードラインに接続される第３ドレインと、低ロジックレベルに接続される第３ソースと、第２ロウ信号を受ける第３ゲートとを有する第２ＮＭＯＳトランジスタからなり、前記第２伝達回路は、第４ドレインと、第１ロウ信号を受ける第４ソースと、第２イネーブル信号を受ける第４ゲートとを有するＰＭＯＳトランジスタと、前記第４ドレイン及び第２ワードラインに接続される第５ドレインと、低ロジックレベルに接続される第５ソースと、第２イネーブル信号を受ける第５ゲートとを有する第３ＮＭＯＳトランジスタとを含み、前記第２ノイズ防止回路は、第２ワードラインに接続される第６ドレインと、低ロジックレベルに接続される第６ソースと、第２ロウ信号を受ける第６ゲートとを有する第４ＮＭＯＳトランジスタからなることを要旨とする。
【００１４】
請求項４に記載の発明は、請求項１記載のワードライン駆動回路において、前記サブロウデコーダは、アドレス信号を入力し前記第１ロウ信号を発生させるロウ信号発生部と、前記第２ロウ信号を発生させるためのインバータとを含むことを要旨とする。
【００１５】
請求項５に記載の発明は、請求項１記載のワードライン駆動回路において、前記第１ノイズ防止回路は、前記第１ワードラインと接地との間に接続され、そのゲートに前記第２ロウ信号を受ける第１トランジスタから構成され、前記第２ノイズ防止回路は、前記第２ワードラインと接地との間に接続され、そのゲートに前記第２ロウ信号を受ける第２トランジスタから構成されることを要旨とする。
【００１８】
請求項６に記載の発明は、請求項１記載のワードライン駆動回路において、ワードライン駆動回路は、複数個のサブロウデコーダを含む少なくとも一つのロウデコーダと、前記各サブロウデコーダに接続された複数個のサブワードライン駆動部とを更に備えることを要旨とする。
【００１９】
請求項７に記載の発明は、請求項１記載のワードライン駆動回路において、ワードライン駆動回路は、複数個のロウデコーダを更に備えることを要旨とする。
【００２０】
請求項８に記載の発明は、請求項１記載のワードライン駆動回路において、ワードライン駆動回路は、第１イネーブル信号を発生させるために第１初期イネーブル信号を反転する第１インバータと、第２イネーブル信号を発生させるために第２初期イネーブル信号を反転する第２インバータとを更に備えることを要旨とする。
【００２１】
【発明の実施の形態】
以下、添付図面に基づいて本発明の半導体メモリ装置のワードライン駆動回路について説明する。
【００２２】
図２は本発明の半導体メモリ装置のワードライン駆動回路の全体的なブロック構成図、図３は本発明の半導体メモリ装置のワードライン駆動回路の単位ブロック図、図４は図３の回路的構成図、図５は本発明の半導体メモリ装置のワードライン駆動回路の動作タイミング図である。
【００２３】
本実施の形態の半導体メモリ装置のワードライン駆動回路は、図２に示すように、ロウデコーダ２０とサブワードライン駆動部２１、２５とを備える。ロウデコーダ２０はカラム方向に沿って複数個設けられ、ロウデコーディングプリチャージ信号ＲＤＰＲ(Row Decoding Precharge)を入力し、ロウアドレスを選択する。サブワードライン駆動部２１、２５は１つのロウデコーダ２０に対してロウ方向に沿ってｎ個設けられ、対応するロウデコーダの出力信号を入力し、ワードラインを選択する。
【００２４】
各サブワードライン駆動部２１、２５には２つのサブワードライン駆動選択部(Word Line enable Selection)２２が設けられている。各サブワードライン駆動選択部２２は第１、第２、第３、第４サブワードラインイネーブル信号ＷＬＥＮ０、ＷＬＥＮ１、ＷＬＥＮ２、ＷＬＥＮ３を選択的に入力して対応するサブワードライン制御部を駆動する。サブワードライン駆動部２１、２５は一つのロウデコーダ２０に対してロウ方向に複数個形成されており、第１、第２、第３、第４サブワードラインイネーブル信号ＷＬＥＮ０、ＷＬＥＮ１、ＷＬＥＮ２、ＷＬＥＮ３はロウ方向の２つのサブワードライン駆動部２１、２５を一組にして反復的に供給れる。
【００２５】
半導体メモリ装置は更にセンスアンプ２３とカラムデコーディング部２４とを備える。センスアンプ２３は、複数個のサブワードライン駆動部２１、２５により選択されたワードラインに直交するビットライン（図示せず）を介してメモリセルのデータをセンシングする。カラムデコーディング部２４は、カラム方向のアドレスを選択する。以下、一つのロウデコーダ２０、ロウデコーダに対してロウ方向に複数個形成されたサブワードライン駆動部２１、２５、及び各サブワードラインを駆動するためのサブワードライン駆動選択部２２を「ワードライン駆動部６０」と称する。従って、本実施の形態の半導体メモリ装置のワードライン駆動回路においてはカラム方向に「ワードライン駆動部６０」が複数個形成されている。
【００２６】
次に、各ワードライン駆動部６０の構成について図３に基づいて説明する。
ロウデコーダ２０は、カラム方向に整列された第１〜第ｍのロウデコーディング部２０ａ、２０ｂ、２０ｃ、２０ｄ・・・を有する。各々のロウデコーディング部は、第１、第２メインワードライン信号ＭＷＬ１、ＭＷＬ２を出力する。第１〜第ｎのサブワードライン駆動部２１、２５は、カラム方向に整列された第１〜第ｍのブロック２１ａ、２１ｂ、２１ｃ、２１ｄ・・・、２５ａ、２５ｂ、２５ｃ、２５ｄから構成される。第１〜第ｍのブロック２１ａ、２１ｂ、２１ｃ、２１ｄ・・・、２５ａ、２５ｂ、２５ｃ、２５ｄの各々は第１、第２サブワードライン駆動制御回路部５０、５２を備える。
【００２７】
複数個（２ｎ個）のサブワードライン駆動選択部２２は、対応するサブワードライン駆動部２１、２５を選択する。複数個のサブワードライン駆動選択部２２は、２つを一単位としてそれぞれ第１〜第４サブワードラインイネーブル信号ＷＬＥＮ０、ＷＬＥＮ１、ＷＬＥＮ２、ＷＬＥＮ３を入力して、対応するサブワードライン駆動部を駆動する。  例えば、第１サブワードラインイネーブル信号ＷＬＥＮ０はサブワードライン駆動選択部２２を介して第１、第３、第５、・・・、第ｎー１のサブワードライン駆動部２１、２５の各々の第１サブワードライン駆動制御回路部５０に印加される。第２サブワードラインイネーブル信号ＷＬＥＮ１は第２、第４、第６、・・・、第ｎのサブワードライン駆動部２１、２５の各々の第１サブワードライン駆動制御回路部５０に印加される。第３サブワードラインイネーブル信号ＷＬＥＮ２は第１、第３、第５、・・・、第ｎー１のサブワードライン駆動部２１、２５の各々の第２サブワードライン駆動制御回路部５２に印加される。第４サブワードラインイネーブル信号ＷＬＥＮ３は第２、第４、第６、・・・、第ｎのサブワードライン駆動部２１、２５の各々の第２サブワードライン駆動制御回路部５２に印加される。
【００２８】
以下、このようにして構成された本発明の半導体メモリ装置のワードライン駆動回路の回路的構成を、図３、図４を参照して詳細に説明する。
まず、図３、図４に示すように、第１〜第ｍのロウデコーディング部２０ａ、２０ｂ、２０ｃ、２０ｄ・・・の各々は、一端が高電位Ｖｐｐレベルに接続された同種接合ＰＭＯＳトランジスタ３０ａ、３０ｂと、同種接合ＰＭＯＳトランジスタ３０ａ、３０ｂの他端と低電位電源Ｖｓｓに順に直列接続された第１、第２、第３、第４ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４とを備える。
【００２９】
同種接合ＰＭＯＳトランジスタ３０ａ、３０ｂと第４ＮＭＯＳトランジスタＭＮ４はロウデコーディングプリチャージ信号ＲＤＰＲを入力て動作する。第１、第２、第３ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３は第１、第２、第３プリデコーディングアドレス信号ＰＸｉ、ＰＸｊ、ＰＸｋを入力して動作する。各ロウのロウデコーディング部２０ａ、２０ｂ、２０ｃ、２０ｄ・・・は、同種接合ＰＭＯＳトランジスタ３０ａ、３０ｂと第１ＮＭＯＳトランジスタＭＮ１との間の第１ノードＮ１からの信号を入力して動作するＣＭＯＳトランジスタ（ＣＭＯＳインバータ）３１を備える。第１のロウデコーディング部２０ａのＣＭＯＳトランジスタ３１の出力端子には第１メインワードラインＭＷＬ１に接続され、第１ノードＮ１には第２メインワードラインＭＷＬ２が接続されている。
【００３０】
サブワードライン駆動選択部２２は一つのインバータ５９を有し、第１、第２、第３、第４サブワードラインイネーブル信号ＷＬＥＮ０、ＷＬＥＮ１、ＷＬＥＮ２、ＷＬＥＮ３を入力して各第１、第２サブワードライン駆動制御回路部５０、５２に伝達する。
【００３１】
第１及び第２サブワードライン駆動部２１、２５の第１ブロック２１ａ、２５ａの各々は第１及び第２サブワードライン駆動制御回路部５０、５２を有する。第１ブロック２１ａの第１サブワードライン駆動制御回路部５０は第１ＰＭＯＳトランジスタＭＰ１、第５ＮＭＯＳトランジスタＭＮ５及び第６ＮＭＯＳトランジスタＭＮ６を備える。第１ＰＭＯＳトランジスタＭＰ１は第１メインワードラインＭＷＬ１の信号を一端（ソース）に入力し、第１サブワードラインイネーブル信号ＷＬＥＮ０を反転した信号に応答して動作する。第５ＮＭＯＳトランジスタＭＮ５は、第１ＰＭＯＳトランジスタＭＰ１の他端（ドレイン）と低電位電源Ｖｓｓ（接地又は低ロジックレベル）との間に接続され、第１サブワードラインイネーブル信号ＷＬＥＮ０を反転した信号に応答して動作する。第６ＮＭＯＳトランジスタＭＮ６は、第１ＰＭＯＳトランジスタＭＰ１と第５ＮＭＯＳトランジスタＭＮ５との間の第３ノードＮ３と接地Ｖｓｓとの間に接続され、第２メインワードラインＭＷＬ２の信号に応答して動作する。
【００３２】
この際、第６ＮＭＯＳトランジスタＭＮ６は、第１サブワードライン駆動制御回路部５０にノイズが発生する際にそのノイズを接地へ逃がす役割を有する。
第１ブロック２１ａの第２サブワードライン駆動制御回路部５２は、第１ＰＭＯＳトランジスタＭＰ１と第５ＮＭＯＳトランジスタＭＮ５が第３サブワードラインイネーブル信号ＷＬＥＮ２を反転した信号に応答して動作する。この構成を除いて、第２サブワードライン駆動制御回路部５２は、第１ブロック２１ａの第１サブワードライン駆動制御回路部５０の構成と同様である。
【００３３】
第１ブロック２５ａの第１サブワードライン駆動制御回路部５０は、第１ＰＭＯＳトランジスタＭＰ１と第５ＮＭＯＳトランジスタＭＮ５が第２サブワードラインイネーブル信号ＷＬＥＮ１を反転した信号に応答して動作する。この構成を除いて、第１ブロック２５ａの第１サブワードライン駆動制御回路部５０は、第１ブロック２１ａの第１サブワードライン駆動制御回路部５０の構成と同様である。
【００３４】
第１ブロック２５ａの第２サブワードライン駆動制御回路部５２は、第１ＰＭＯＳトランジスタＭＰ１と第５ＮＭＯＳトランジスタＭＮ５が第４サブワードラインイネーブル信号ＷＬＥＮ３を反転した信号に応答して動作する。この構成を除いて、第１ブロック２５ａの第２サブワードライン駆動制御回路部５２は、第１ブロック２１ａの第１サブワードライン駆動制御回路部５０の構成と同様である。
【００３５】
第１ブロック２１ａの第１サブワードライン駆動制御回路部５０には第１のワードラインＷ０１が接続されており、第１ブロック２５ａの第１サブワードライン駆動制御回路部５０には第１１のワードラインＷ１１が接続されている。
【００３６】
第１ブロック２１ａの第２ワードライン駆動制御回路部５２には第２１のワードラインＷ２１が接続されており、第１ブロック２５ａの第２サブワードライン駆動制御回路部５２には第３１のワードラインＷ３１が接続されている。すなわち、第１、第２サブワードライン駆動部２１、２５の第１ブロック２１ａ、２５ａには４本のワードラインが接続されている。
【００３７】
第３〜第ｎのサブワードライン駆動部２１、２５の第１〜第ｍのブロック２１ａ、２５ａは第１、第２サブワードライン駆動部２１、２５の第１ブロック２１ａ、２５ａと同じ構成を有し、２つを１単位にしてロウ及びカラム方向に複数個形成されている。
【００３８】
上記構成を有する半導体メモリ装置のワードライン駆動回路の動作を、図２、図３、図４、図５を参照して説明する。
まず、所望のメモリセルのセンシングの際には、所望のメモリセルに接続されたワードラインを選択するために任意のロウデコーダ２０にロウデコーディングプリチャージ信号ＲＤＰＲが供給され、カラムデコーディング部２４にカラムデコーディング信号が供給される。
【００３９】
以下、第１ブロック２１ａに接続された第１のワードラインＷ０１を選択する場合の動作について説明する。
まず、ロウデコーディングプリチャージ信号ＲＤＰＲ、第１、第２、第３プリデコーディングアドレス信号ＰＸｉ、ＰＸｊ、ＰＸｋがすべて‘ロー’であれば、第１ノードＮ１がＶｐｐレベルにチャージされ、‘ハイ’レベルに初期化される。これにより、第２メインワードラインＭＷＬ２がＶｐｐレベルに設定される。この後、ロウデコーディングプリチャージ信号ＲＤＰＲ、第１、第２、第３プリデコーディングアドレス信号ＰＸｉ、ＰＸｊ、ＰＸｋがすべて‘ハイ’となると、第１ノードＮ１の‘ハイ’レベルが第１、第２、第３、第４ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４を介して接地へディスチャージされ、第１ノードＮ１は‘ロー’に設定される。ＣＭＯＳトランジスタ３１のＰＭＯＳトランジスタＭＰは第１ノードＮ１の‘ロー’信号に応答してターンオンされ、第２ノードＮ２がＶｐｐレベルの‘ハイ’に設定される。そして、第１メインワードラインＭＷＬ１は‘ハイ’信号を示す（活性化される）。
【００４０】
このような状態で、第１のワードラインＷ０１を選択するために第１サブワードラインイネーブル信号ＷＬＥＮ０が‘ハイ’に設定され（活性化され）、第２、第３、第４サブワードラインイネーブル信号ＷＬＥＮ１、ＷＬＥＮ２、ＷＬＥＮ３は‘ロー’に保持される。そして、ハイレベルの第１サブワードラインイネーブル信号ＷＬＥＮ０がサブワードライン駆動選択部２２を介して‘ロー’レベル信号に反転される。反転された‘ロー’レベル信号は第１サブワードライン駆動部の第１ブロック２１ａの第１サブワードライン駆動制御回路部５０に伝達され、第１ＰＭＯＳトランジスタＭＰ１がターンオンされる。これにより、第１ＰＭＯＳトランジスタＭＰ１の一端の第１メインワードラインＭＷＬ１の‘ハイ’信号が第３ノードＮ３を介して第１のワードラインＷ０１に供給される。すなわち、第１のワードラインＷ０１が活性化される。
【００４１】
ここで、第１サブワードラインイネーブル信号ＷＬＥＮ０が‘ロー（不活性）’であり、第２メインワードラインＭＷＬ２が‘ハイ’であるとき、第３ノードＮ３部分からノイズが発生すると、所望しないワードラインが選択される恐れがある。しかしながら、このノイズは第２メインワードラインＭＷＬ２の信号に応答して第６ＮＭＯＳトランジスタＭＮ６がターンオンされることにより、その第６ＮＭＯＳトランジスタＭＮ６を介して接地へ放出される。従って、ノイズを迅速に除去して、非選択のワードラインが選択されるのを防止することができ、ワードラインの選択信頼性を高めることができる。
【００４２】
【発明の効果】
以上説明したように、請求項１〜８に記載の発明によれば、ワードライン駆動回路にノイズが発生した場合に、ノイズ防止回路を通じてノイズが接地に迅速放出されるので、ワードラインの選択信頼性を高めることができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】従来例の半導体メモリ装置のワードライン駆動回路を示す図。
【図２】本発明の半導体メモリ装置のワードライン駆動回路の全体的なブロック構成図。
【図３】本発明の半導体メモリ装置のワードライン駆動回路の単位ブロック図。
【図４】図３の回路的構成図。
【図５】本発明の半導体メモリ装置のワードライン駆動回路の動作タイミング図。
【符号の説明】
２０…ロウデコーダ
２０ａ〜２０ｄ…第１〜第４のロウデコーディング部（サブロウデコーダ）
２１、２５…第１、第２サブワードライン駆動部
３０ａ、３０ｂ…同種接合ＰＭＯＳトランジスタ
３１…ＣＭＯＳトランジスタ（ＣＭＯＳインバータ）
ＭＮ１〜ＭＮ６…第１〜第６ＮＭＯＳトランジスタ（３０ａ、３０ｂ、ＭＮ１〜ＭＮ６はロウ信号発生部を構成する。）
５０…第１サブワードライン駆動制御回路部（第１制御回路）
５２…第２サブワードライン駆動制御回路部（第２制御回路）
５９…インバータ
ＷＬＥＮ０〜ＷＬＥＮ３…第１〜第４サブワードラインイネーブル信号（イネーブル信号）
Ｗ０１、Ｗ１１、Ｗ２１、Ｗ３１…第１、第１１、第２１、第３１のワードライン
ＭＰ１…第１ＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
ＭＮ５…第５ＮＭＯＳトランジスタ（第１ＮＭＯＳトランジスタ、ＭＰ１及びＭＮ５は第１又は第２制御回路及び第１又は第２伝達回路を構成する。）
ＭＮ６…第６ＮＭＯＳトランジスタ（第２ＮＭＯＳトランジスタ、ＭＮ６は第１又は第２ノイズ防止回路を構成する。）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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