(57)【特許請求の範囲】
【請求項１】
ＲＯＭ救済回路であって、
ワードラインから入力するデータの制御を受けてビットラインから入力する情報をアクセスするＲＯＭセルアレイ部（１０）と、
前記ＲＯＭセルアレイ部（１０）でセルの不良が発生すると、該セルに対応する列アドレスおよびローアドレスをテストモードから印加するアドレス信号により検出し、エラー検出信号を出力する列アドレス検出部（２０）およびローアドレス検出部（３０）と、
前記列アドレス検出部（２０）およびローアドレス検出部（３０）から出力するエラー検出信号を受けて、それらエラー検出信号が発生した列アドレスおよびローアドレスを不良の発生する以前に有したセルの正常な情報と同様な情報を有した列アドレスおよびローアドレスに置換する列アドレス変換部（４０）およびローアドレス変換部（５０）とを備え、
前記列アドレス変換部（４０）は、前記列アドレス検出部（２０）から出力するエラー検出信号を受けて、不良の発生する以前に有したセルの正常な情報と同様な情報を有したセルの列アドレスを発生する列アドレス発生部（４１）と、
前記列アドレス発生部（４１）から出力する列アドレスをエラー検出信号（ＥＡＤＸ）により選択する列アドレス選択部（４２）とを備え、
前記列アドレス発生部（４１）は、
インバータ（Ｉ４１）で反転されたエラー検出信号（ＥＡＤＸ）により駆動するＰＭＯＳトランジスタ（ＭＰ４１）と、
電源電圧（Ｖｃｃ）がゲート側に接続されたＮＭＯＳトランジスタ（ＭＮ４１）と、
前記ＰＭＯＳトランジスタ（ＭＰ４１）から出力するエラーアドレス信号（ＥＡ４１）が前記ＮＭＯＳトランジスタ（ＭＮ４１）のドレイン側に印加するのを遮断させるためのヒューズ（Ｆ４１）とを備え、
前記アドレス選択部（４２）は、前記エラー検出信号（ＥＡＤＸ）により前記ＰＭＯＳトランジスタ（ＭＰ４１）から出力するエラーアドレス信号（ＥＡ４１）とインバータ（Ｉ４２）で反転されたエラーアドレス信号（／ＥＡ４１）とを各々選択するＰＭＯＳトランジスタ（ＭＰ４２）およびＮＭＯＳトランジスタ（ＭＮ４１）、を備えたＲＯＭ救済回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＲＯＭ救済回路に関し、特に、不良の発生したセルに対応するアドレスを不良の発生する以前に有したセルの正常な情報と同様な情報の記憶されたセルに対応する他のアドレスに置換し、正常な情報をアクセスし得るようにしたＲＯＭ救済回路に関する。
【０００２】
【従来の技術】
図３は、従来のＲＯＭ救済回路を示したブロック図であり、図４は、図３のＲＯＭセルアレイ部を示した要部拡大回路図であり、図５は、図３の列アドレス検出部を示した要部拡大回路図である。
【０００３】
従来、ＲＯＭ救済回路においては、図３に示すように、ワードラインＷＬ１〜ＷＬｎから入力するデータの制御を受けてビットラインＢＬ１〜ＢＬｎから入力する情報をアクセスするＲＯＭセルアレイ部１と、そのＲＯＭセルアレイ部１のセルに不良が発生するとき、テストモードから印加したアドレス信号Ａ１〜Ａｎ，／Ａ１〜／Ａｎ（以下、反転信号には／を付ける。）により、その不良セルに該当する列アドレスおよびローアドレスを各々検出してエラー検出信号ＥＡＤＸ，ＥＡＤＹを発生する列アドレス検出部２およびローアドレス検出部３と、それら列アドレス検出部２およびローアドレス検出部３から各々エラー検出信号ＥＡＤＸ，ＥＡＤＹを受けて不良アドレスに対応するセルに記憶された情報を救済する各冗長部（Ｒｅｄｕｎｄａｎｃｙ）４，５と、を備えていた。
【０００４】
かつ、ＲＯＭセルアレイ部１においては、図４に示すように、各ワードラインＷＬ１〜ＷＬｎから入力するデータの制御を受けて各ビットラインＢＬ１〜ＢＬｎから入力する情報をアクセスする複数個のセルＲＣ１〜ＲＣｎにより構成され、それらセルＲＣ１〜ＲＣｎは、各ワードラインＷＬ１〜ＷＬｎがゲート側に接続され、各ビットラインＢＬ１〜ＢＬｎがドレイン側に接続された各ＮＭＯＳトランジスタＭＮ１〜ＭＮｎと、それら各ＮＭＯＳトランジスタＭＮ１〜ＭＮｎのソース側に接続されたヒューズＦ１〜Ｆｎとを備えていた。
【０００５】
また、列アドレス検出部２においては、図５に示すように、ゲート側に接続されたＰＭＯＳトランジスタＭＰ１のソース側に電源電圧Ｖｃｃが接続され、ＰＭＯＳトランジスタＭＰ１のドレイン側とテストモードから印加される列アドレス信号Ａ１〜Ａｎ，／Ａ１〜／Ａｎにより駆動される各ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎ，ＭＮ２１〜ＭＮ２ｎのドレイン側との間に、各々ヒューズＦ１１〜Ｆ１ｎ，Ｆ２１〜Ｆ２ｎが接続されている。そして、ヒューズＦ１１〜Ｆ１ｎ，Ｆ２１〜Ｆ２ｎは、それらＮＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎ，ＭＮ２１〜ＭＮ２ｎの駆動により切断され、エラー検出信号ＥＡＤＸが出力されるようになっていた。さらにローアドレス検出部３は、列アドレス検出部２と同様に構成され、エラー検出信号ＥＡＤＹを出力するようになっていた。
【０００６】
そして、このように構成された従来のＲＯＭ救済回路の作用においては、各ワードラインＷＬ１〜ＷＬｎから入力されるデータの制御をＲＯＭセルアレイ部１が受けて、各ビットラインＢＬ１〜ＢＬｎから入力される情報をアクセスする。しかし、この場合もしセルＲＣ１でアクセスされるべき情報が高電位状態であって、低電位状態がアクセスされると、そのセルＲＣ１は不良が発生したので電気的方法またはレーザ光線によりそのセルＲＣ１のヒューズＦ１が切断される。次いで、テストモードから印加したアドレス信号Ａ１〜Ａｎ，／Ａ１〜／Ａｎは、列アドレス検出部２およびローアドレス検出部３を各々通過し、その不良の発生したセルのローアドレスおよび列アドレスが各々検出され、エラー検出信号ＥＡＤＸ，ＥＡＤＹが各々出力される。
【０００７】
すなわち、図５に示したように、列アドレス検出部２の各ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎ，ＭＮ２１〜ＭＮ２ｎのゲート側に不良の発生したセルのアドレス信号Ａ１〜Ａｎ，／Ａ１〜／Ａｎが入力されると、それらアドレス信号Ａ１〜Ａｎ，／Ａ１〜／Ａｎが印加するＮＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎ，ＭＮ２１〜ＭＮ２ｎが各々動作され、それらＮＭＯＳトランジスタＭＮ１１〜ＭＮ１ｎ，ＭＮ２１〜ＭＮ２ｎによりヒューズＦ１１〜Ｆ１ｎ，Ｆ２１〜Ｆ２ｎが各々切断される。したがって、ＰＭＯＳトランジスタＭＰ１から印加した電源電圧Ｖｃｃがエラー検出信号ＥＡＤＸに出力されるが、セルの不良が発生するとエラー検出信号ＥＡＤＸは高電位状態になる。かつ、ローアドレス検出部３は列アドレス検出部２と同様に動作するので、ローアドレス検出部３から出力するエラー検出信号ＥＡＤＹも高電位状態になる。
【０００８】
その後、それらエラー検出信号ＥＡＤＸ，ＥＡＤＹは各々冗長部４，５に印加し、不良の発生したセルの情報を救済するが、この場合、不良の発生したセルのアドレス信号Ａ１〜Ａｎ，／Ａ１〜／Ａｎが印加すると、列アドレス検出部２およびローアドレス検出部３から検出された列アドレスおよびローアドレスに記憶されたすべての情報が救済される。
【０００９】
【発明が解決しようとする課題】
然るに、このように構成された従来のＲＯＭ救済回路においては、任意のアドレスに対応するセルに不良が発生する場合、該アドレスに対応する列アドレスおよびローアドレスに記憶されたすべての情報を救済しなければならず、その情報を救済するための冗長部を別途に設置するようになっていて、チップの面積が大きくなるという問題があった。
【００１０】
ゆえに、本発明は、このような問題を解決し、セルをアクセスするために必要なアドレスを不良の発生する以前にセルの有した情報と同様な情報を有した他のアドレスに置換し、その置換したアドレスに対応するセルに記憶された情報をアクセスして、冗長部なしに不良の発生したセルの情報を救済し得るＲＯＭ救済回路を提供することである。
【００１１】
【課題を解決するための手段】
請求項１の発明に係るＲＯＭ救済回路は、ワードラインから入力するデータの制御を受けてビットラインから入力する情報をアクセスするＲＯＭセルアレイ部と、ＲＯＭセルアレイ部でセルの不良が発生すると、該セルに対応する列アドレスおよびローアドレスをテストモードから印加するアドレス信号により検出し、エラー検出信号を出力する列アドレス検出部およびローアドレス検出部と、列アドレス検出部およびローアドレス検出部から出力するエラー検出信号を受けて、それらエラー検出信号が発生した列アドレスおよびローアドレスを不良の発生する以前に有したセルの正常な情報と同様な情報を有した列アドレスおよびローアドレスに置換する列アドレス変換部およびローアドレス変換部とを備えている。列アドレス変換部は、列アドレス検出部から出力するエラー検出信号を受けて、不良の発生する以前に有したセルの正常な情報と同様な情報を有したセルの列アドレスを発生する列アドレス発生部と、列アドレス発生部から出力する列アドレスをエラー検出信号により選択する列アドレス選択部とを備えている。列アドレス発生部は、インバータで反転されたエラー検出信号により駆動するＰＭＯＳトランジスタと、電源電圧がゲート側に接続されたＮＭＯＳトランジスタと、ＰＭＯＳトランジスタから出力するエラーアドレス信号がＮＭＯＳトランジスタのドレイン側に印加するのを遮断させるためのヒューズとを備えている。アドレス選択部は、エラー検出信号によりＰＭＯＳトランジスタから出力するエラーアドレス信号とインバータで反転されたエラーアドレス信号とを各々選択するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備えている。
【００１２】
請求項２では、請求項１の列アドレス変換部は、列アドレス検出部から出力するエラー検出信号を受けて、不良の発生する以前に有したセルの正常な情報と同様な情報を有したセルの列アドレスを発生する列アドレス発生部と、列アドレス発生部から出力する列アドレスをエラー検出信号により選択する列アドレス選択部とを備えている。
【００１３】
請求項３では、請求項１のローアドレス変換部は、列アドレス変換部と同様に、ローアドレス発生部とローアドレス選択部とを備えている。
【００１４】
請求項４では、請求項２の列アドレス発生部は、インバータで反転されたエラー検出信号により駆動するＰＭＯＳトランジスタと、電源電圧がゲート側に接続されたＮＭＯＳトランジスタと、ＰＭＯＳトランジスタから出力するエラーアドレス信号がＮＭＯＳトランジスタのドレイン側に印加するのを遮断させるためのヒューズとを備えている。
【００１５】
請求項５では、請求項２のアドレス選択部は、エラー検出信号によりＰＭＯＳトランジスタから出力するエラーアドレス信号とインバータで反転されたエラーアドレス信号とを各々選択するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを備えている。
【００１６】
【作用】
この発明に係るＲＯＭ救済回路は、ＲＯＭセルアレイ部のセルに不良が発生すると、列アドレス検出部およびローアドレス検出部からその不良の発生したセルに対応する列アドレスおよびローアドレスを各々検出し、エラー検出信号が出力される。そして、それらエラー検出信号はアドレス変換部に印加され、不良の発生したセルに対応するアドレスが不良の発生する以前に有したセルの正常な情報と同様な情報を有したセルに対応するアドレスに置換される。置換されたアドレスに記憶されたセルの情報は不良の発生したセルの情報にアクセスされ、不良の発生したセルの情報が救済される。
【００１７】
【実施例】
図１は、この発明の一実施例によるＲＯＭ救済回路を示したブロック図であり、図２は、図１の列アドレス変換部を示した要部拡大回路図である。
【００１８】
以下、実施例について図１および図２を用いて詳細に説明する。図１に示すように、各ワードラインＷＬ１〜ＷＬｎから入力するデータの制御を受けて、各ビットラインＢＬ１〜ＢＬｎから入力する情報を各々アクセスするＲＯＭセルアレイ部１０と、ＲＯＭセルアレイ部１０のセルに不良が発生するとき、そのセルに対応する列アドレスおよびローアドレスをテストモードから印加するアドレス信号Ａ１〜Ａｎ，／Ａ１〜／Ａｎにより検出し、エラー検出信号ＥＡＤＸ，ＥＡＤＹを発生する列アドレス検出部２０およびローアドレス検出部３０と、それら列アドレス検出部２０およびローアドレス検出部３０から供給されるエラー検出信号を受けて、エラー検出信号の発生した列アドレスおよびローアドレスを不良の発生する以前のセルに記憶された正常な情報と同様な情報を有したセルに対応する列アドレスおよびローアドレスに置換する列アドレス変換部４０およびローアドレス変換部５０とをＲＯＭ救済回路は備えている。
【００１９】
さらに列アドレス変換部４０は、図２に示すように列アドレス検出部２０から出力するエラー検出信号ＥＡＤＸを受けて、正常な情報を有したセルに対応する列アドレスを発生する列アドレス発生部４１と、その列アドレス発生部４１から出力する列アドレスをエラー検出信号ＥＡＤＸにより選択する列アドレス選択部４２とを備えている。
【００２０】
列アドレス発生部４１は、インバータＩ４１で反転されたエラー検出信号／ＥＡＤＸにより駆動されるＰＭＯＳトランジスタＭＰ４１と、ＰＭＯＳトランジスタＭＰ４１のソース側および電源電圧Ｖｃｃに接続されたＮＭＯＳトランジスタＭＮ４１と、ＮＭＯＳトランジスタＭＮ４１のドレイン側に各々接続されたヒューズＦ４１およびインバータＩ４２とにより構成されている。
【００２１】
列アドレス選択部４２は、エラー検出信号ＥＡＤＸによりＰＭＯＳトランジスタＭＰ４１から出力するエラーアドレス信号ＥＡ４１とインバータＩ４２で反転されたエラーアドレス信号／ＥＡ４１とを各々選択するＰＭＯＳトランジスタＭＰ４２およびＮＭＯＳトランジスタＭＮ４２を備えている。
【００２２】
ローアドレス変換部５０は、列アドレス変換部４０と同様にローアドレス発生部とローアドレス選択部とにより構成され、それらローアドレス発生部およびローアドレス選択部は列アドレス発生部４１および列アドレス選択部４２と同様に構成されている。
【００２３】
このように構成された本発明に係るＲＯＭ救済回路の作用に対し、１０番目の列アドレスと２０番目のローアドレスとに対応するセルに各々不良が発生した場合を例示して説明する。ワードラインＷＬ１〜ＷＬｎから入力するデータの制御を受けて、ビットラインＢＬ１〜ＢＬｎから入力する情報をアクセスするとき、１０番目の列アドレスおよび２０番目のローアドレスに対応するセルの情報が高電位状態にアクセスされるべきである。しかし、それらセルに不良が発生し、低電位状態でアクセスされると、それらセルに対するヒューズＦ１〜Ｆｎは電気的方法またはレーザ光線により切断される。すなわち、テストモードから出力するアドレス信号Ａ１〜Ａｎ，／Ａ１〜／Ａｎは列アドレス検出部２０およびローアドレス検出部３０に各々印加され、不良の発生した各セルに対応する列アドレスおよびローアドレスを感知してそれらセルの列アドレスおよびローアドレスに対応するヒューズＦ１１〜Ｆ１ｎ，Ｆ２１〜Ｆ２ｎを各々切断し、エラー検出信号ＥＡＤＸ，ＥＡＤＹが各々出力される。
【００２４】
次に、それら列アドレス検出部２０およびローアドレス検出部３０から各々出力されたエラー検出信号ＥＡＤＸ，ＥＡＤＹは、列アドレス変換部４０およびローアドレス変換部５０に各々印加され、１０番目の列アドレスと２０番目のローアドレスとを各々低電位状態を情報を有した他の列アドレスとローアドレスに置換させる。この場合、もし３０番目の列アドレスと４０番目のローアドレスに対応する各セルの情報が各々低電位状態であると、１０番目の列アドレスと２０番目のローアドレスとを３０番目の列アドレスと４０番目のローアドレスとに各々置換し、それら置換された列アドレスとローアドレスとはＲＯＭセルアレイ部１０に印加される。
【００２５】
すなわち、図２に示すように、列アドレス検出部２０から印加したエラー検出信号ＥＡＤＸは、セルの不良が発生すると高電位状態になり、その高電位のエラー検出信号ＥＡＤＸは列アドレス発生部４１のインバータＩ４１で反転された低電位状態になり、ＰＭＯＳトランジスタＭＰ４１に印加される。次に、ＰＭＯＳトランジスタＭＰ４１は、ＯＮ状態になり、高電位のエラーアドレス信号ＥＡ４１が出力され、同時にインバータＩ４２で反転されて低電位のエラーアドレス信号／ＥＡ４１が各々出力されることになる。この場合、電気的方法またはレーザ光線により、ヒューズＦ４１が切断され、ＮＭＯＳトランジスタＭＮ４１が分離される。
【００２６】
次いで、それら高電位および低電位のエラーアドレス信号ＥＡ４１，／ＥＡ４１は、列アドレス選択部４２のＰＭＯＳトランジスタＭＰ４２とＮＭＯＳトランジスタＭＮ４２とに印加し、エラー検出信号ＥＡＤＸによりそれらエラーアドレス信号ＥＡ４１，／ＥＡ４１が選択されるが、エラー検出信号ＥＡＤＸが高電位であるのでＮＭＯＳトランジスタＭＮ４２がＯＮ状態になり、低電位のエラーアドレス信号／ＥＡ４１が選択され、１０番目の列アドレスを低電位状態の情報が記憶されたセルに対応する３０番目の列アドレスに置換させる。
【００２７】
一方、ローアドレス検出部３０から出力したエラー検出信号ＥＡＤＹは、ローアドレス変換部５０に印加してエラーアドレス信号が出力され、２０番目のローアドレスを４０番目のローアドレスに置換してＲＯＭセルアレイ部１０に印加させる。したがって、ＲＯＭセルアレイ部１０は、１０番目の列アドレスと２０番目の列アドレスとに対応するセルの代わりに、３０番目の列アドレスと４０番目のローアドレスに対応するセルの有した情報をアクセスし、正常な情報をアクセスするようになる。
【００２８】
【発明の効果】
以上のようにこの発明によれば、不良の発生したセルに対応するアドレスを不良の発生する以前に有したセルの正常な情報と同様な情報の記憶されたセルに対応する他のアドレスに置換し、冗長部（Ｒｅｄｕｎｄａｎｃｙ）なしに正常な情報をアクセスすることができるため、チップの面積を減らし、不良の発生したセルの非正常な情報のみを救済して処理速度および時間を短縮できるという効果がある。
【図面の簡単な説明】
【図１】この発明の一実施例によるＲＯＭ救済回路を示したブロック図である。
【図２】図１の列アドレス変換部を示した要部拡大回路図である。
【図３】従来のＲＯＭ救済回路を示したブロック図である。
【図４】図３のＲＯＭセルアレイ部を示した要部拡大回路図である。
【図５】図３の列アドレス検出部を示した要部拡大回路図である。
【符号の説明】
１０  ＲＯＭセルアレイ部
２０  列アドレス検出部
３０  ローアドレス検出部
４０  列アドレス変換部
４１  列アドレス発生部
４２  列アドレス選択部
５０  ローアドレス変換部
ＥＡＤＸ，ＥＡＤＹ  エラー検出信号
ＥＡ４１，／ＥＡ４１  エラーアドレス信号
Ｆ４１  ヒューズ
Ｉ４１，Ｉ４２  インバータ
ＭＰ４１，ＭＰ４２  ＰＭＯＳトランジスタ
ＭＮ４１，ＮＭ４２  ＮＭＯＳトランジスタ
【図１】
0003626976.tif 000002
【図２】
0003626976.tif 000003
【図３】
0003626976.tif 000004
【図４】
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【図５】
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