(57)【特許請求の範囲】
【請求項１】
入力信号をサンプリングするサンプル・ホールド回路と、インピーダンス変換を行なうバッファ回路と、各々コンパレータと差動アンプとからなる複数のＭＡＧアンプ回路がカスケード接続されてなるビット判定回路と、上記各ＭＡＧアンプ回路内のコンパレータから出力される信号をラッチするラッチ回路とを備えたＡＤ変換回路において、
上記バッファ回路は、差動増幅段と該差動増幅段の出力側に接続された第１のエミッタフォロワ段と第２のエミッタフォロワ段とを有し、上記第１のエミッタフォロワ段で初段のＭＡＧアンプ回路の差動アンプを、また上記第２のエミッタフォロワ段で初段のＭＡＧアンプ回路のコンパレータをそれぞれ駆動するように構成されてなることを特徴とするＡＤ変換回路。
【請求項２】
上記第１のエミッタフォロワ段は、エミッタフォロワ・トランジスタと、該トランジスタのエミッタ端子に接続されたレベルシフト手段とを含んで構成されているとともに、上記第２のエミッタフォロワ段の入力端子は上記第１のエミッタフォロワ段のエミッタフォロワ・トランジスタのエミッタ端子に接続されていることを特徴とする請求項１に記載のＡＤ変換回路。
【請求項３】
テスト信号を入力するためのバッファ回路を備え、上記第１のエミッタフォロワ段のエミッタフォロワ・トランジスタのエミッタ端子に、上記テスト信号入力用のバッファ回路の出力端子が接続されていることを特徴とする請求項２に記載のＡＤ変換回路。
【請求項４】
磁気ディスクを回転駆動する回転駆動モータと、磁気ディスクに記憶されているデータを読み取る磁気ヘッドと、該磁気ヘッドの位置決めを行なうヘッド駆動モータと、上記磁気ヘッドにより読み取られた信号を増幅する読出し回路と、前記読出し回路からの読出し信号をＡＤ変換するＡＤ変換回路を備え記憶データを再生する信号処理回路と、上記回転駆動モータを制御する制御回路とを備えた磁気ディスク装置において、
上記読出し信号をＡＤ変換するＡＤ変換回路として、請求項１，２または３に記載のＭＡＧアンプ方式のＡＤ変換回路を用いたことを特徴とする磁気ディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＡＧアンプ方式のＡＤ変換回路に関し、特に初段のＭＡＧアンプの入力波形歪みの低減に利用して有効な技術に関する。
【０００２】
【従来の技術】
従来、コンパレータと差動アンプの対からなるＭＡＧアンプを備えたＭＡＧアンプ方式のＡＤ変換回路として、例えば図４に示すような回路がある。
【０００３】
図４に示されているＡＤ変換回路は、入力信号をサンプリングするサンプル・ホールド回路１１と、インピーダンス変換を行なうバッファ回路１２と、カスケード接続された複数段（図では６段）のＭＡＧアンプ回路１３ａ〜１３ｆと、各ＭＡＧアンプ回路１３ａ〜１３ｆ内のコンパレータから出力される信号をラッチするラッチ回路１４と、このラッチ回路に取り込まれたコード（グレイコード）をバイナリコードに変換するコード変換回路１５と、変換されたコードをラッチするパイプラインラッチ回路１６と、ラッチされた信号を出力する出力回路１７等から構成されている。
【０００４】
そして、各ＭＡＧアンプ回路１３ａ〜１３ｆは、各々同一の差動信号を入力とする一対の差動アンプとビット判定用のコンパレータとから構成されており、サンプル・ホールド回路の出力信号が各ＭＡＧアンプ回路１３ａ〜１３ｆの差動アンプにより順次段階的に増幅して次段のＭＡＧアンプ回路に伝え、各ＭＡＧアンプのコンパレータの出力をラッチ回路１４にそれぞれラッチしてそのパルス幅を各々クロックで計数することにより、各ビットの判定結果を得るように構成されている。
【０００５】
従来、上記のようなＭＡＧアンプ方式のＡＤ変換回路におけるＭＡＧアンプ１３の前段のバッファ回路１２としては、図５に示すように、一対のエミッタフォロワ回路１２ａ，１２ｂからなる回路が用いられていた。
【０００６】
【発明が解決しようとする課題】
図４におけるバッファ回路１２として、図５に示すようなエミッタフォロワ回路１２ａ，１２ｂからなる回路を使用したＭＡＧアンプ方式のＡＤ変換回路においては、エミッタフォロワ回路の出力端子に初段のＭＡＧアンプ回路１３ａのコンパレータ３１と差動アンプ３２の入力端子が共通に接続された構成とされていた。そのため、コンパレータのスイッチング動作によってコンパレータを構成する差動トランジスタのベース・コレクタ間容量を介して差動アンプの入力ライン上の信号にノイズが伝わって入力交流波形に歪みが生じ、これが下位ビットのＭＡＧアンプに次々と伝達されるため、有効ビットが減少するすなわちＡＤ変換の精度が低下するという問題点があることが明らかとなった。従来のＭＡＧアンプ方式のＡＤ変換回路は、特に初段のＭＡＧアンプで入力波形歪みが発生しやすいため、それが後段のＭＡＧアンプに伝達されて歪みが増幅されてしまうという欠点があった。
【０００７】
この発明の目的は、ＭＡＧアンプへの入力波形歪みが小さく、精度の高いＡＤ変換動作が可能なＭＡＧアンプ方式のＡＤ変換回路を提供することにある。
【０００８】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１０】
すなわち、入力信号をサンプリングするサンプル・ホールド回路と、インピーダンス変換を行なうバッファ回路と、各々コンパレータと差動アンプとからなる複数のＭＡＧアンプ回路がカスケード接続されてなるビット判定回路と、各ＭＡＧアンプ回路内のコンパレータから出力される信号をラッチするラッチ回路とを備えたＡＤ変換回路において、上記バッファ回路を、差動増幅段と該差動増幅段の出力側に接続された第１のエミッタフォロワ段と第２のエミッタフォロワ段とにより構成し、上記第１のエミッタフォロワ段で初段のＭＡＧアンプ回路の差動アンプ（もしくはコンパレータ）を、また第２のエミッタフォロワ段で初段のＭＡＧアンプ回路のコンパレータ（もしくは差動アンプ）をそれぞれ駆動するようにしたものである。
【００１１】
上記した手段によれば、コンパレータの動作に伴うノイズが差動アンプの入力端子に伝わりにくくなるため、差動アンプの入力波形歪みが抑制され、高精度のＡＤ変換動作が可能になる。
【００１２】
なお、上記バッファ回路を構成する第１および第２のエミッタフォロワ段は差動増幅段の出力ノードに接続するようにしても良いし、第１および第２のエミッタフォロワ段のうち第１のエミッタフォロワ段にレベルシフト手段を設け、この第１のエミッタフォロワ段の次段に第２のエミッタフォロワ段の入力端子を接続しても良い。
【００１３】
これにより、コンパレータの動作に伴うノイズが差動アンプの入力端子に一層伝わりにくくなるため、差動アンプの入力波形歪みが抑制され、高精度のＡＤ変換動作が可能になる。
【００１４】
さらに、テスト信号入力用のバッファ回路（例えば差動アンプ２０とエミッタフォロワ・トランジスタＱ２０，Ｑ２１）を設けて、上記第１のエミッタフォロワ段のエミッタフォロワ・トランジスタのエミッタ端子に、テスト信号入力用のバッファ回路の出力端子を接続するようにしても良い。
これにより、サンプル・ホールド回路を介さずにＭＡＧアンプに信号を入力してＭＡＧアンプのテスト動作を行なわせることができるとともに、そのテスト信号入力用のバッファアンプを設けたことによる影響が本来のバッファ回路に及ばないようにすることができる。
【００１５】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１６】
図１は、本発明に係るＭＡＧアンプ方式のＡＤ変換回路の一実施例を示す。図１に示されているＡＤ変換回路では、アナログ入力端子ＩＮａに入力されたアナログ入力Ｖinをサンプリングするサンプル・ホールド回路１１と、バッファ回路１２と、１つのＭＡＧアンプ回路１３ａのみが示されているが、実際にはこのＭＡＧアンプ回路１３ａの後段に、ＡＤ変換の精度に応じて任意の数のＭＡＧアンプ回路がカスケードに接続されてビット判定回路が構成される。
図１の実施例においては、サンプル・ホールド回路１１と初段のＭＡＧアンプ回路１３ａとの間に設けられるバッファ回路１２が、同図に示すように、差動増幅段２１とこれに接続された第１のエミッタフォロワ段２２とこれに接続された第２のエミッタフォロワ段２３とにより構成され、第１のエミッタフォロワ段２２によって初段ＭＡＧアンプ回路１３ａの差動アンプ３２が、また第２のエミッタフォロワ段２３によって初段ＭＡＧアンプ回路１３ａのコンパレータ３１がそれぞれ駆動されるように構成されている。
【００１７】
上記差動増幅段２１は、特に制限されないが、この実施例ではｇｍアンプで構成されており、上記サンプル・ホールド回路１１の出力端子にベースが接続された一対の差動トランジスタＱ１，Ｑ２と、この差動トランジスタＱ１，Ｑ２のコレクタ端子と電源電圧Ｖｃｃとの間にそれぞれ直列接続された抵抗Ｒ１，Ｒ２およびトランジスタＱ３，Ｑ４と、トランジスタＱ１，Ｑ２のエミッタ端子に接続された定電流源Ｉ１，Ｉ２と、トランジスタＱ１，Ｑ２のエミッタ端子間に接続された抵抗Ｒ３とから構成され、トランジスタＱ３，Ｑ４のコレクタから出力が取り出されるようにされている。なお、Ｄ１は上記トランジスタＱ３，Ｑ４のベースバイアス電圧を供給するダイオードである。
【００１８】
第１のエミッタフォロワ段２２は、上記トランジスタＱ３，Ｑ４のコレクタにベースが接続されたトランジスタＱ５，Ｑ６と、このトランジスタＱ５，Ｑ６のエミッタ端子側にそれぞれ接続されたレベルシフト用のダイオードＤ２，Ｄ３および定電流源Ｉ３，Ｉ４から構成されている。
【００１９】
第２のエミッタフォロワ段２３は、上記トランジスタＱ５，Ｑ６のエミッタにベースが接続されたトランジスタＱ７，Ｑ８と、このトランジスタＱ７，Ｑ８のエミッタ端子にそれぞれ接続された定電流源Ｉ５，Ｉ６とから構成されている。そして、上記第１のエミッタフォロワ段２２のダイオードＤ２，Ｄ３のカソード側のノードｎ３，ｎ４に初段ＭＡＧアンプ回路１３ａの差動アンプ３２の入力端子が、また第２のエミッタフォロワ段２３のトランジスタＱ７，Ｑ８のエミッタ端子に初段ＭＡＧアンプ回路１３ａのコンパレータ３１の入力端子がそれぞれ接続されている。つまり、この実施例においては、トランジスタＱ５，Ｑ６のエミッタ電圧が、コンパレータ３１に対してはトランジスタＱ７，Ｑ８のベース・エミッタ間ＰＮ接合でその順方向電圧分低くされて、また差動アンプ３２に対してはダイオードＤ２，Ｄ３のＰＮ接合でその順方向電圧分低くされて、それぞれ入力されることにより、コンパレータ３１と差動アンプ３２の入力レベルが一致するように構成されている。
従って、第２のエミッタフォロワ段２３のトランジスタＱ７，Ｑ８のベースも差動増幅段２１の出力ノードに接続する変形も可能であり、その場合には第１のエミッタフォロワ段２２のダイオードＤ２，Ｄ３を省略することでコンパレータ３１と差動アンプ３２の入力レベルを一致させることができる。
ただし、そのようにした場合には、図５の従来回路に比べればコンパレータ３１から差動アンプ３２への影響は小さくできるものの、トランジスタＱ５，Ｑ６のベースにコンパレータ３１の影響が及びそれが増幅されてエミッタに現れるので、図１の実施例の回路の方がコンパレータの影響を小さくできるという利点がある。
なお、第２のエミッタフォロワ段２３のトランジスタＱ７，Ｑ８のベースも差動増幅段２１の出力ノードに接続するという考えの延長上には、コンパレータ３１と差動アンプ３２に対してそれぞれその前段にエミッタフォロワ回路のみを設けてサンプル・ホールド回路１１の出力で駆動するという方式もある。その場合、バッファ回路１２内の差動増幅段２１が不用になるという利点はあるものの、サンプル・ホールド回路の負荷が大きくなって回路の動作速度が遅くなるという欠点が生じるので、ＭＡＧアンプは従来の回路をそのまま使用する場合には上記実施例のように差動増幅段２１を設けた構成の方が良く、それによって、ＭＡＧアンプを設計し直すことなく動作速度を保証できるので望ましい。
【００２０】
図２は図１に示されているＭＡＧアンプ１３ａ〜１３ｆ内のコンパレータ３１の具体的な回路例を示す。
【００２１】
この実施例のコンパレータは、上記バッファ回路内の差動増幅段２１と同様に、特に制限されないが、ｇｍアンプで構成されており、上記サンプル・ホールド回路１１の出力端子にベースが接続されたバッファ回路１２の出力端子すなわち図１の出力エミッタフォロワトランジスタＱ７，Ｑ８のエミッタ端子にベースが接続される一対の差動トランジスタＱ９，Ｑ１０と、この差動トランジスタＱ９，Ｑ１０のコレクタ端子と電源電圧Ｖｃｃとの間にそれぞれ接続された抵抗Ｒ５，Ｒ６と、上記トランジスタＱ９，Ｑ１０のエミッタ端子に接続された定電流源Ｉ７，Ｉ８と、トランジスタＱ９，Ｑ１０のエミッタ端子間に接続された抵抗Ｒ４と、トランジスタＱ９，Ｑ１０のコレクタ端子間に互いに逆向きに接続された一対のダイオードＤ４，Ｄ５とから構成され、トランジスタＱ９，Ｑ１０のコレクタから出力が取り出されるようにされている。なお、上記トランジスタＱ９，Ｑ１０のコレクタ端子間に接続されたダイオードＤ４，Ｄ５は、出力の振幅をクランプするクランプ素子して機能し、回路の動作速度の向上に寄与する。
図３は、本発明に係るＭＡＧアンプ方式のＡＤ変換回路の他の実施例を示す。この実施例は、図１のバッファ回路１２に加えて、テスト信号Ｔｉｎ，／Ｔｉｎを外部から入力するためのバッファアンプ（図１の差動増幅段２１と同様の構成の回路）２０を設け、このバッファアンプ２０の出力をエミッタフォロワ・トランジスタＱ２１，Ｑ２２を介してバッファ回路１２内のダイオードＤ２，Ｄ３のアノード側のノードｎ１，ｎ２に接続させるようにしたものである。この実施例回路にあっては、サンプル・ホールド回路１１を介さずにＭＡＧアンプに信号を入力してＭＡＧアンプのテスト動作を行なわせることができるとともに、そのテスト信号入力用のバッファアンプを設けたことによる影響が本来のバッファ回路１２に及ぶおそれも少ないという利点がある。
【００２２】
次に、本発明に係るＡＤ変換回路を使用して好適なシステムの一例を説明する。図６はハードディスク装置の概略構成、図７はハードディスク装置を構成する信号処理回路（ＬＳＩ）の構成を示すもので、本発明に係るＭＡＧアンプ方式のＡＤ変換回路は、信号処理ＬＳＩ内に設けられる。
【００２３】
図６のハードディスク装置の構成を簡単に説明すると、５０は磁気ディスク、５１は磁気ディスクを回転させるスピンドルモータ、５２は磁気ディスク５０に対するデータの書込み、読取りを行なう磁気ヘッド、５３は磁気ヘッド５２の位置決め用のボイスコイルモータ、５４は磁気ヘッド５２に書込み電流を流すライトアンプや磁気ヘッド５２により読み取られた信号を増幅するためのリードアンプを有するリード・ライトＩＣ、５５はライトデータにＩＤ情報を付加して書込み信号を形成したり読出し信号からデータを抽出したりする信号処理用ＬＳＩ、５６はボイスコイルモータ５３を駆動するドライバ、５７はスピンドルモータ５１を駆動するドライバ、５８はマイクロプロセッサ等に代わってハードディスク装置全体を制御するハードディスク・コントローラである。図６の実施例では、ハードディスク・コントローラ５８がスピンドルモータ５１を制御するように構成されているが、ハードディスク・コントローラ５８とは別個にスピンドルモータ５１を制御する回路を設けても良い。
【００２４】
上記信号処理用ＬＳＩ５５にはリード系の回路とライト系の回路が設けられており、このうちリード系の回路は、図７に示すように、読出し信号Ｒｉｎｘ，Ｒｉｎｙを増幅する前記実施例のＡＧＣループ回路５０１と、読出し信号Ｒｉｎｘ，Ｒｉｎｙのデータ部の信号をデジタル信号に変換するＡＤ変換回路５０３と、ヘッド位置決め用のサーボ信号を生成するサーボ信号生成回路５０４などから構成されている。読出し信号Ｒｉｎｘ，Ｒｉｎｙのデータ部の信号をデジタル信号に変換するＡＤ変換回路５０３として、本発明のＭＡＧアンプ方式のＡＤ変換回路を用いることにより、ディスクから読み取られた信号のエラーレートが低減する。
【００２５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、バッファ回路１２内のエミッタフォロワ回路を構成するトランジスタとしてＮＰＮ型バイポーラ・トランジスタを使用しているが、ＰＮＰ型トランジスタを使用することも可能である。また、ダイオードＤ２，Ｄ３の代わりにバイポーラ・トランジスタを用いることも可能である。定電流源Ｉ３〜Ｉ６は抵抗で置き換えても良い。
【００２６】
さらに、上記実施例では、差動増幅段２１やコンパレータ３１として差動トランジスタのエミッタにそれぞれ定電流源が接続されてなるｇｍアンプを使用しているが、１つの定電流源が共通に接続されている電圧入力―電圧出力型の差動増幅回路を使用するようにしてもよい。
【００２７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＭＡＧアンプ方式のＡＤ変換回路に適用した場合について説明したが、この発明はそれに限定されるものでなく、同一の信号で動作するコンパレータと差動アンプを内蔵した半導体集積回路に広く利用することができる。
【００２８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００２９】
すなわち、この発明に従うと、ＭＡＧアンプへの入力波形歪みが小さく、精度の高いＡＤ変換動作が可能なＭＡＧアンプ方式のＡＤ変換回路が得られるという効果がある。
【図面の簡単な説明】
【図１】本発明に係るＭＡＧアンプ方式のＡＤ変換回路の第１の実施例を示す回路構成図である。
【図２】ＭＡＧアンプ内のコンパレータの具体例を示す回路図である。
【図３】本発明に係るＭＡＧアンプ方式のＡＤ変換回路の第２の実施例を示す回路構成図である。
【図４】従来のＭＡＧアンプ方式のＡＤ変換回路におけるバッファ回路の構成を示す回路構成図である。
【図５】ＭＡＧアンプ方式のＡＤ変換回路の全体構成例を示す回路構成図である。
【図６】ＭＡＧアンプ方式のＡＤ変換回路の応用システムの一例としてのハードディスク装置の概略構成を示すブロック図である。
【図７】ハードディスク装置を構成する信号処理回路（ＬＳＩ）のリード系の回路の構成例を示すブロック図である。
【符号の説明】
１１  サンプル・ホールド回路
１２  バッファ回路
１３ａ〜１３ｆ  ＭＡＧアンプ回路
２１  差動増幅段
２２  第１のエミッタフォロワ段
２３  第２のエミッタフォロワ段
３１  コンパレータ
３２  差動アンプ
【図１】
0003707653.tif 000002
【図２】
0003707653.tif 000003
【図３】
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【図４】
0003707653.tif 000005
【図５】
0003707653.tif 000006
【図６】
0003707653.tif 000007
【図７】
0003707653.tif 000008