(57)【特許請求の範囲】
【請求項１】
半導体基板の主面を素子分離絶縁膜によって第１の活性領域と第２の活性領域とに区画する工程と、
前記第１の活性領域及び第２の活性領域の上に第１の絶縁膜及び第１の導電膜を順次形成する工程と、
前記第１の導電膜及び第１の絶縁膜における前記第１の活性領域に対して選択的にエッチングを行なって、前記第１の活性領域に前記第１の絶縁膜からコントロールゲート絶縁膜を形成すると共に前記第１の導電膜からコントロールゲート電極を形成する工程と、
前記第１の活性領域の上に前記コントロールゲート電極を含む全面にわたって第２の絶縁膜及び第２の導電膜を形成する工程と、
前記第２の絶縁膜及び第２の導電膜に対してエッチバックを行なって、前記コントロールゲート電極の表面を露出すると共に、前記コントロールゲート電極の側面上に前記第２の絶縁膜を介して前記第２の導電膜からなる表面が露出したフローティングゲート電極を形成する工程と、
前記第１の導電膜及び第１の絶縁膜における前記第２の活性領域に対して選択的にエッチングを行なって、前記第２の活性領域に前記第１の絶縁膜からゲート絶縁膜を形成すると共に前記第１の導電膜からゲート電極を形成する工程と、
前記半導体基板の前記第１の活性領域における前記コントロールゲート電極及びフローティングゲート電極の側方の領域に第１のソース領域及び第１のドレイン領域を形成する工程と、
前記半導体基板の前記第２の活性領域における前記ゲート電極の側方の領域に第２のソース領域及び第２のドレイン領域を形成する工程と、
表面が露出した前記コントロールゲート電極及びフローティングゲート電極上を含む前記第１の活性領域の上に該第１の活性領域を覆う保護絶縁膜を形成する工程と、
形成した前記保護絶縁膜をマスクとして、前記第２のソース領域、第２のドレイン領域及びゲート電極の上面をそれぞれサリサイド化する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板の主面を素子分離絶縁膜によって第１の活性領域と第２の活性領域とに区画する工程と、
前記第１の活性領域及び第２の活性領域の上に第１の絶縁膜及び第１の導電膜を順次形成する工程と、
前記第１の導電膜及び第１の絶縁膜における前記第１の活性領域に対して選択的にエッチングを行なって、前記第１の活性領域に前記第１の絶縁膜からコントロールゲート絶縁膜を形成すると共に前記第１の導電膜からコントロールゲート電極を形成する工程と、
前記第１の活性領域の上に前記コントロールゲート電極を含む全面にわたって第２の絶縁膜及び第２の導電膜を形成する工程と、
前記第２の絶縁膜及び第２の導電膜に対してエッチバックを行なって、前記コントロールゲート電極の表面を露出すると共に、前記コントロールゲート電極の側面上に前記第２の絶縁膜を介して前記第２の導電膜からなる表面が露出したフローティングゲート電極を形成する工程と、
前記第１の導電膜及び第１の絶縁膜における前記第２の活性領域に対して選択的にエッチングを行なって、前記第２の活性領域に前記第１の絶縁膜からゲート絶縁膜を形成すると共に前記第１の導電膜からゲート電極を形成する工程と、
前記半導体基板の前記第１の活性領域における前記コントロールゲート電極及びフローティングゲート電極の側方の領域に第１のソース領域及び第１のドレイン領域を形成する工程と、
前記半導体基板の前記第２の活性領域における前記ゲート電極の側方の領域に第２のソース領域及び第２のドレイン領域を形成する工程と、
表面が露出した前記コントロールゲート電極及びフローティングゲート電極を覆う保護絶縁膜を形成する工程と、
形成した前記保護絶縁膜をマスクとして、前記第１のソース領域、第１のドレイン領域、第２のソース領域、第２のドレイン領域及びゲート電極の上面をそれぞれサリサイド化する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記コントロールゲート電極を形成する工程と前記第２の絶縁膜を形成する工程との間に、前記半導体基板における前記フローティングゲート電極の形成領域に前記コントロールゲート電極のゲート幅方向に沿って段差部を形成する工程をさらに備えていることを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
前記第１のソース領域及び第１のドレイン領域を形成した後に、前記第２のソース領域及び第２のドレイン領域を形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項５】
前記保護絶縁膜を形成する工程は、前記ゲート電極を覆う工程をも含み、
前記保護絶縁膜における前記ゲート電極の側面上に位置する部分から前記ゲート電極の側壁絶縁膜を形成する工程をさらに備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項６】
前記保護絶縁膜を形成する工程と前記側壁絶縁膜を形成する工程とは同時に行なうことを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コントロールゲートとフローティングゲートとが基板上に隣接して設けられるスプリットゲート型のＥＥＰＲＯＭからなる半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
電気的に消去及び書き込みが可能な不揮発性半導体記憶装置として、フローティングゲートを持つＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が良く知られている。
【０００３】
近年、半導体記憶装置の超微細化、高集積化及び高性能化が熱望されており、コントロールゲート電極の側壁に容量絶縁膜を介したフローティングゲート電極を備え、低電圧でも動作が可能な、いわゆるスプリットゲート型ＥＥＰＲＯＭ装置が提案されている。
【０００４】
一般に、ＥＥＰＲＯＭ装置に対する書き込み動作は、ドレイン領域とコントロールゲート電極に高電圧を印加し、チャネル領域のドレイン近傍でホットエレクトロンを発生させ、発生したホットエレクトロンをフローティングゲート電極へ加速して注入することにより行なわれる。一方、消去動作は、フローティングゲート電極に注入された電荷をトンネル絶縁膜を介してソース領域、ドレイン領域又はチャネル領域に放出させることにより行なわれる。
【０００５】
以下、従来のスプリットゲート型半導体記憶装置について図９を参照しながら説明する。
【０００６】
図９に示すように、従来の半導体記憶装置は、シリコンからなる半導体基板１０１上に形成された素子分離絶縁膜１０２により区画された記憶回路部１００と論理回路部２００とを有している。
【０００７】
半導体基板１０１上の記憶回路部１００には、ゲート絶縁膜１０３を介してコントロールゲート電極１０４が形成されている。コントロールゲート電極１０４の段差部１０１ａ側の側面上で且つ段差部１０１ａ上には該段差部１０１ａを跨ぐフローティングゲート電極１０５が絶縁膜１０６を介して形成されている。
【０００８】
半導体基板１０１のコントロールゲート電極１０４側にはソース領域１０７が形成され、フローティングゲート電極１０５側にはドレイン領域１０８が形成されている。コントロールゲート電極１０４、フローティングゲート電極１０５、ソース領域１０７及びドレイン領域１０８の各露出部分は、金属シリサイド膜１１０により覆われている。
【０００９】
半導体基板１０１上の論理回路部２００には、ゲート絶縁膜１１１を介してゲート電極１１２が形成され、該ゲート電極１１２の側面上には側壁絶縁膜１１３が形成されている。半導体基板１０１のゲート電極１１２の側方の領域にはソースドレイン領域１１４が形成され、ゲート電極１１２及びソースドレイン領域１１４の露出部分は、金属シリサイド膜１１０により覆われている。
【００１０】
このように、従来の、記憶回路部１００と論理回路部２００とが混載された、コントロールゲート電極１０４、フローティングゲート電極１０５、ソース領域１０７、ドレイン領域１０８、ゲート電極１１２及びソースドレイン領域１１４の上部には全面的に金属シリサイド膜１１０が形成されて、記憶回路部１００及び論理回路部２００を構成する素子の高速化が図られている。
【００１１】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体記憶装置は、膜厚が極めて小さい絶縁膜１０６を挟んで隣接するコントロールゲート電極１０４及びフローティングゲート電極１０５を有しているため、シリサイド化により該コントロールゲート電極１０４及びフローティングゲート電極１０５の電極同士が短絡してしまうという問題を有している。
【００１２】
本発明は、前記従来の問題を解決し、スプリットゲート型半導体記憶装置であって、論理回路部と記憶回路部とが混載する半導体記憶装置の超微細化及び高性能化を可能とすることを目的とする。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、記憶回路部のコントロールゲート電極及びフローティングゲート電極に対してシリサイド化を行なわないようにする構成とする。
【００１４】
具体的に、本発明に係る第１の半導体記憶装置は、半導体基板に設けられた第１の活性領域上にコントロールゲート絶縁膜を介して形成されたコントロールゲート電極と、コントロールゲート電極の側面上に容量絶縁膜を介し且つ第１の活性領域上にトンネル絶縁膜を介して形成されたフローティングゲート電極と、第１の活性領域におけるコントロールゲート電極及びフローティングゲート電極の側方に形成された第１のソース領域及び第１のドレイン領域と、半導体基板における第１の活性領域と電気的に絶縁されてなる第２の活性領域上にゲート絶縁膜を介して形成されたゲート電極と、第２の活性領域におけるゲート電極の側方に形成された第２のソース領域及び第２のドレイン領域とを備え、第２のソース領域、第２のドレイン領域及びゲート電極の上面にのみ金属シリサイド膜を有している。
【００１５】
第１の半導体記憶装置によると、第２の活性領域に含まれる論理素子を構成する第２のソース領域、第２のドレイン領域及びゲート電極の上面にのみ金属シリサイド膜を有しているため、第１の活性領域に含まれる記憶素子を構成するコントロールゲート電極及びフローティングゲート電極はシリサイド化されていないので、コントロールゲート電極とフローティングゲート電極とが短絡することがない。その上、記憶回路部である第１の活性領域はシリサイド化されていないため、第１のソース領域及び第１のドレイン領域と外部との電気的導通を図るコンタクトを形成する際のマスク合わせのマージンを小さくできるので、第１の活性領域の超微細化が図れる。その結果、記憶素子を含む記憶回路部と論理素子を含む論理回路部とを１つの半導体基板に混載した半導体記憶装置の超微細化と高性能化とを両立できる。
【００１６】
本発明に係る第２の半導体記憶装置は、半導体基板に設けられた第１の活性領域上にコントロールゲート絶縁膜を介して形成されたコントロールゲート電極と、コントロールゲート電極の側面上に容量絶縁膜を介し且つ第１の活性領域上にトンネル絶縁膜を介して形成されたフローティングゲート電極と、第１の活性領域におけるコントロールゲート電極及びフローティングゲート電極の側方に形成された第１のソース領域及び第１のドレイン領域と、半導体基板における第１の活性領域と電気的に絶縁されてなる第２の活性領域上にゲート絶縁膜を介して形成されたゲート電極と、第２の活性領域におけるゲート電極の側方に形成された第２のソース領域及び第２のドレイン領域とを備え、第１のソース領域、第１のドレイン領域、第２のソース領域、第２のドレイン領域及びゲート電極の上面にのみ金属シリサイド膜を有している。
【００１７】
第２の半導体記憶装置によると、第１の活性領域に含まれる記憶素子を構成するコントロールゲート電極及びフローティングゲート電極はシリサイド化されていないため、コントロールゲート電極とフローティングゲート電極とが短絡することがない。しかも、第１の活性領域の第１のソース領域及び第１のドレイン領域はシリサイド化されているため、これら各領域のコンタクト抵抗を低減することができる。
【００１８】
第１又は第２の半導体記憶装置において、半導体基板が、フローティングゲート電極の下側部分にフローティングゲート電極が跨ぐように形成された段差部を有していることが好ましい。このようにすると、書き込み動作時に、コントロールゲート電極の下側に形成されるチャネル領域からフローティングゲート電極に注入されるホットエレクトロンの注入効率を向上することができる。
【００１９】
本発明に係る第１の半導体記憶装置の製造方法は、半導体基板の主面を素子分離絶縁膜によって第１の活性領域と第２の活性領域とに区画する工程と、第１の活性領域及び第２の活性領域の上に第１の絶縁膜及び第１の導電膜を順次形成する工程と、第１の導電膜における第１の活性領域に対して選択的にエッチングを行なって、第１の活性領域に第１の絶縁膜からコントロールゲート絶縁膜を形成すると共に第１の導電膜からコントロールゲート電極を形成する工程と、第１の活性領域の上にコントロールゲート電極を含む全面にわたって第２の絶縁膜及び第２の導電膜を形成する工程と、第２の絶縁膜及び第２の導電膜に対してエッチバックを行なって、コントロールゲート電極の側面上に第２の絶縁膜を介して第２の導電膜からなるフローティングゲート電極を形成する工程と、第１の導電膜における第２の活性領域に対して選択的にエッチングを行なって、第２の活性領域に第１の絶縁膜からゲート絶縁膜を形成すると共に第１の導電膜からゲート電極を形成する工程と、半導体基板の第１の活性領域におけるコントロールゲート電極及びフローティングゲート電極の側方の領域に第１のソース領域及び第１のドレイン領域を形成する工程と、半導体基板の第２の活性領域におけるゲート電極の側方の領域に第２のソース領域及び第２のドレイン領域を形成する工程と、第１の活性領域の上に該第１の活性領域を覆う保護絶縁膜を形成した後、形成した保護絶縁膜をマスクとして、第２のソース領域、第２のドレイン領域及びゲート電極の上面をそれぞれサリサイド化する工程とを備えている。
【００２０】
第１の半導体記憶装置の製造方法によると、第１の活性領域の上に該第１の活性領域を覆う保護絶縁膜を形成した後、該保護絶縁膜をマスクとして、第２のソース領域、第２のドレイン領域及びゲート電極の上面をそれぞれサリサイド化するため、第１の活性領域に含まれる記憶素子のコントロールゲート電極、フローティングゲート電極、第１のソース電極及び第１のドレイン電極はシリサイド化されないので、コントロールゲート電極とフローティングゲート電極とが短絡することがない。その上、記憶回路部である第１の活性領域はシリサイド化されないため、第１のソース領域及び第２のソース領域と外部との電気的導通を図るコンタクトを形成する際のマスク合わせのマージンが小さくなるので、第１の活性領域の超微細化を実現できる。その結果、第１の活性領域である記憶回路部と第２の活性領域である論理回路部とを１つの半導体基板に混載した半導体記憶装置の超微細化と高性能化とを達成することができる。
【００２１】
本発明に係る第２の半導体記憶装置の製造方法は、半導体基板の主面を素子分離絶縁膜によって第１の活性領域と第２の活性領域とに区画する工程と、第１の活性領域及び第２の活性領域の上に第１の絶縁膜及び第１の導電膜を順次形成する工程と、第１の導電膜における第１の活性領域に対して選択的にエッチングを行なって、第１の活性領域に第１の絶縁膜からコントロールゲート絶縁膜を形成すると共に第１の導電膜からコントロールゲート電極を形成する工程と、第１の活性領域の上にコントロールゲート電極を含む全面にわたって第２の絶縁膜及び第２の導電膜を形成する工程と、第２の絶縁膜及び第２の導電膜に対してエッチバックを行なって、コントロールゲート電極の側面上に第２の絶縁膜を介して第２の導電膜からなるフローティングゲート電極を形成する工程と、第１の導電膜における第２の活性領域に対して選択的にエッチングを行なって、第２の活性領域に第１の絶縁膜からゲート絶縁膜を形成すると共に第１の導電膜からゲート電極を形成する工程と、半導体基板の第１の活性領域におけるコントロールゲート電極及びフローティングゲート電極の側方の領域に第１のソース領域及び第１のドレイン領域を形成する工程と、半導体基板の第２の活性領域におけるゲート電極の側方の領域に第２のソース領域及び第２のドレイン領域を形成する工程と、コントロールゲート電極及びフローティングゲート電極を覆う保護絶縁膜を形成した後、形成した保護絶縁膜をマスクとして、第１のソース領域、第１のドレイン領域、第２のソース領域、第２のドレイン領域及びゲート電極の上面をそれぞれサリサイド化する工程とを備えている。
【００２２】
第２の半導体記憶装置の製造方法によると、コントロールゲート電極及びフローティングゲート電極を覆う保護絶縁膜を形成した後、該保護絶縁膜をマスクとして、第１のソース領域、第１のドレイン領域、第２のソース領域、第２のドレイン領域及びゲート電極の上面をそれぞれサリサイド化するため、第１の活性領域に含まれる記憶素子のコントロールゲート電極及びフローティングゲート電極はシリサイド化されないので、コントロールゲート電極とフローティングゲート電極とが短絡することがない。その上、第１の活性化領域における第１のソース領域及び第１のドレイン領域の上面がシリサイド化されているため、第１のソース領域及び第１のドレイン領域のコンタクト抵抗を低減することができる。
【００２３】
第１又は第２の半導体記憶装置の製造方法は、コントロールゲート電極を形成する工程と第２の絶縁膜を形成する工程との間に、半導体基板におけるフローティングゲート電極の形成領域にコントロールゲート電極のゲート幅方向に沿って段差部を形成する工程をさらに備えていることが好ましい。
【００２４】
第１又は第２の半導体記憶装置の製造方法において、第１のソース領域及び第１のドレイン領域を形成した後に、第２のソース領域及び第２のドレイン領域を形成することが好ましい。このようにすると、第２のソース領域及び第２のドレイン領域を第１のソース領域及び第１のドレイン領域よりも浅い接合となるように形成できるため、論理回路部である第２の活性領域のより高性能化を実現できるので、スプリットゲート型半導体記憶装置のより高性能化が可能となる。
【００２５】
第１又は第２の半導体記憶装置の製造方法において、保護絶縁膜を形成する工程がゲート電極を覆う工程をも含み、保護絶縁膜におけるゲート電極の側面上に位置する部分からゲート電極の側壁絶縁膜を形成する工程をさらに備えていることが好ましい。このようにすると、第２の活性領域に含まれる素子の側壁絶縁膜を形成するためだけの絶縁膜形成工程を省略できるので、その分の工程を簡略化できる。
【００２６】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００２７】
図１は本発明の一実施形態に係る半導体記憶装置の断面構成を示している。図１に示すように、本実施形態に係る半導体記憶装置は、例えば、シリコン又は上にシリコン層を有する半導体基板１１上に形成され、シャロウトレンチ分離（ＳＴＩ）構造等を有する酸化シリコンからなる素子分離絶縁膜１２により区画された記憶回路部１と論理回路部２とを有している。
【００２８】
半導体基板１１上の記憶回路部１には、コントロールゲート絶縁膜１３を介してコントロールゲート電極１４が形成され、該コントロールゲート電極１４における基板段差部１１ａ側の側面上で且つ該段差部１１ａを跨ぐフローティングゲート電極１５が絶縁膜１６を介して形成されている。この絶縁膜１６は、コントロールゲート電極１４とフローティングゲート電極１５との間では容量絶縁膜として機能し、フローティングゲート電極１５と半導体基板１１との間ではトンネル絶縁膜として機能する。半導体基板１１における記憶回路部１のコントロールゲート電極１４側には第１のソース領域としてのソース領域１７が形成され、フローティングゲート電極１５側には第１のドレイン領域としてのドレイン領域１８が形成されている。
【００２９】
半導体基板１１上の論理回路部２には、ゲート絶縁膜２０を介してゲート電極２１が形成され、該ゲート電極２１の側面上には側壁絶縁膜２２が形成されている。半導体基板１１のゲート電極２１の側方の領域には、第２のソース領域及び第２のドレイン領域としてのソースドレイン領域２３が形成され、ゲート電極２１及びソースドレイン領域２３の各露出部分は、例えばコバルト又はタングステン等を用いた金属シリサイド膜２４により覆われている。
【００３０】
このように、本実施形態は、記憶回路部１と論理回路部２とを混載した半導体記憶装置であって、記憶回路部１の記憶素子は、半導体基板１１上にコントロールゲート電極１４とフローティングゲート電極１５とが絶縁膜１６を介して隣接し共に半導体基板１１と対向するスプリットゲート型ＥＥＰＲＯＭ装置である。また、半導体基板１１におけるフローティングゲート電極１５の下側の領域にはゲート幅方向に延びると共に、フローティングゲート電極１５が跨ぐように形成された基板段差部１１ａが設けられている。この基板段差部１１ａにより、半導体基板１１におけるコントロールゲート電極１４の下側で発生するホットエレクトロンのフローティングゲート電極１５への注入効率が向上する。
【００３１】
本実施形態に係る半導体記憶装置は、記憶回路部１のコントロールゲート電極１４とフローティングゲート電極１５との各露出部分が共にシリサイド化されていないため、コントロールゲート電極１４及びフローティングゲート電極１５同士が金属シリサイド膜２４による短絡を生じない。その結果、記憶回路部１と論理回路部２とを混載する半導体装置であっても、論理回路部２に対してはシリサイド化による動作の高速化を図ることができる。
【００３２】
その上、記憶回路部１のソース領域１７及びドレイン領域１８と外部との電気的な導通を図るコンタクトを形成する際に、これらのソース領域１７及びドレイン領域１８がシリサイド化されていない分だけ、リソグラフィ工程のマスクの重ね合わせのマージンを小さくすることができ、記憶回路部１の微細化が促進される。従って、記憶回路部１と論理回路部２とを混載するスプリットゲート型半導体記憶装置を確実に形成できる上に、記憶回路部１の超微細化及び論理回路部２の高性能化が可能となる。
【００３３】
以下、前記のように構成された半導体記憶装置の製造方法について図面を参照しながら説明する。
【００３４】
図２〜図４は一実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。
【００３５】
まず、図２（ａ）に示すように、シリコンからなる半導体基板３１の上部に、深さが３００ｎｍ程度の素子分離用溝を形成し、形成した素子分離用溝に酸化シリコンを充填して素子分離絶縁膜３２を形成することにより、第１の活性領域としての記憶回路部１と、第２の活性領域としての論理回路部２とを区画する。その後、熱酸化法により、半導体基板３１の主面上に膜厚が約１０ｎｍの酸化シリコンからなる第１の絶縁膜３３Ａを形成し、続いて、減圧ＣＶＤ法により、第１の絶縁膜３３Ａの上に、膜厚が約２００ｎｍの多結晶シリコン膜を堆積する。
【００３６】
その後、多結晶シリコン膜に対して、加速電圧が約１０ｋｅＶでドーズ量が約２×１０15ｃｍ-2の燐（Ｐ）イオンを注入し、続いて、例えば窒素雰囲気において温度が約８００℃で１５分間のアニールを施すことにより、多結晶シリコン膜から第１の導電膜３４Ａを形成する。その後、フォトリソグラフィ法により、第１の導電膜３４Ａ上にコントロールゲート電極形成用のパターンを持つ第１のレジストパターン８１を形成する。
【００３７】
次に、第１のレジストパターン８１をマスクとして、第１の導電膜３４Ａ及び第１の絶縁膜３３Ａに対して異方性のドライエッチングを行なって、図２（ｂ）に示すように、記憶回路部１に第１の絶縁膜３３Ａからなるコントロールゲート絶縁膜３３Ｂと第１の導電膜３４Ａからなるコントロールゲート電極３４Ｂとを形成する。その後、第１のレジストパターン８１を除去した後、フォトリソグラフィ法を用いて、半導体基板３１における記憶回路部１の主面上に、コントロールゲート電極３４Ｂのドレイン側の側面から間隔をおき且つゲート幅方向に沿うようにドレイン領域側を露出する段差部形成用の第２のレジストパターン８２を形成する。続いて、第２のレジストパターン８２をマスクとして、半導体基板３１に対して等方性のドライエッチングを行なうことにより、半導体基板３１の上部に深さが約３０ｎｍの基板段差部３１ａを形成する。
【００３８】
次に、図２（ｃ）に示すように、第２のレジストパターン８２を除去した後、熱酸化法により、半導体基板３１上の記憶回路部１にコントロールゲート電極３４Ｂを含む全面にわたって酸化シリコンからなる第２の絶縁膜３５を形成し、続いて、減圧ＣＶＤ法により、ｎ型不純物濃度を１×１０20ｃｍ-3程度含み、膜厚が約１００ｎｍの導電性多結晶シリコンからなる第２の導電膜を堆積する。その後、堆積した第２の導電膜及び第２の絶縁膜３５に対して異方性ドライエッチによる、１１０ｎｍ相当分のエッチバックを行なって、コントロールゲート電極３４Ｂの側壁に導電性多結晶シリコンからなるサイドウォール膜を形成する。さらに、フォトリソグラフィ法により、フローティングゲート電極形成用の第３のレジストパターン８３を形成し、形成した第３のレジストパターン８３をマスクとして、コントロールゲート電極３４Ｂに対する基板段差部３１ａと反対側のサイドウォール膜及び第２の絶縁膜３５を異方性のドライエッチングにより除去することにより、基板段差部３１ａの上で第２の絶縁膜３５と接するフローティングゲート電極３６を形成する。
【００３９】
ここで、第２の絶縁膜３５はコントロールゲート電極３４Ｂとの対向部分で容量絶縁膜として機能し、半導体基板３１との対向部分でトンネル絶縁膜として機能する。
【００４０】
次に、図３（ａ）に示すように、第３のレジストパターン８３を除去した後、フォトリソグラフィ法により、第１の導電膜３４Ａ上の論理回路部２に、ゲート電極形成用のパターンを持つ第４のレジストパターン８４を形成する。続いて、第４のレジストパターン８４をマスクとして、第１の導電膜３４Ａ及び第１の絶縁膜３３Ａに対して異方性のドライエッチングを行なって、論理回路部２に第１の絶縁膜３３Ａからなるゲート絶縁膜３３Ｃと第１の導電膜３４Ａからなるゲート電極３４Ｃとを形成する。
【００４１】
次に、図３（ｂ）に示すように、第４のレジストパターン８４を除去した後、フォトリソグラフィ法により、論理回路部２をマスクする第５のレジストパターン８５を形成し、論理回路部２においては第５のレジストパターン８５をマスクとし、記憶回路部１においてはコントロールゲート電極３４Ｂ及びフローティングゲート電極３６をマスクとして、半導体基板３１に砒素（Ａｓ）イオンを注入する。
【００４２】
次に、図３（ｃ）に示すように、第５のレジストパターン８５を除去した後、フォトリソグラフィ法により、今度は、記憶回路部１をマスクする第６のレジストパターン８６を形成し、記憶回路部１においては第６のレジストパターン８６をマスクとし、論理回路部２においてはゲート電極３４Ｃをマスクとして、半導体基板３１に燐イオンを注入する。
【００４３】
次に、図４（ａ）に示すように、第６のレジストパターン８６を除去した後、減圧ＣＶＤ法により、半導体基板３１の上に全面にわたって膜厚が約１００ｎｍのシリコン酸化膜を堆積する。続いて、堆積したシリコン酸化膜に対して１１０ｎｍ相当分のエッチバックを行なって、ゲート電極３４Ｃにシリコン酸化膜からなる側壁絶縁膜３７を形成する。その後、フォトリソグラフィ法により、記憶回路部１をマスクする第７のレジストパターン８７を形成し、記憶回路部１においては第７のレジストパターン８７をマスクとし、論理回路部２においてはゲート電極３４Ｃ及び側壁絶縁膜３７をマスクとして、半導体基板３１に砒素イオンを注入する。
【００４４】
次に、図４（ｂ）に示すように、第７のレジストパターン８７を除去した後、半導体基板３１に対して、温度が約８００〜８５０℃で６０分間程度の熱処理を行なって、注入された不純物イオンを活性化することにより、半導体基板３１の記憶回路部１におけるコントロールゲート電極３４Ｂ側にソース領域３８を形成し、フローティングゲート電極３６側にドレイン領域３９を形成する。これと同時に、半導体基板３１の論理回路部２におけるゲート電極３４Ｃの側方にソースドレイン領域４０を形成する。その後、減圧ＣＶＤ法により、半導体基板３１上に全面にわたって、記憶回路部１のシリサイド化防止用であって、その膜厚が約４０ｎｍの酸化シリコンからなる保護絶縁膜４１を堆積する。続いて、フォトリソグラフィ法により、堆積した保護絶縁膜４１における記憶回路部１をマスクする第８のレジストパターン８８を形成し、形成した第８のレジストパターン８８をマスクとして、保護絶縁膜４１における論理回路部２を、エッチング残渣が生じないように膜厚の４０ｎｍにオーバエッチ量の約１０％分を加算した４５ｎｍ程度のエッチングを行なって除去する。
【００４５】
次に、図４（ｃ）に示すように、第８のレジストパターン８８を除去した後、蒸着法又はスパッタ法等により半導体基板３１上にタングステン又はコバルト等の金属膜を堆積し、サリサイド法を用いて、堆積した金属膜とシリコンの露出部分とに金属シリサイド膜４２を形成する。続いて、保護絶縁膜４１を除去し、その後、図示はしていないが、金属配線工程、保護膜（パッシベーション膜）形成工程及びボンディングパッド形成工程を経て半導体記憶装置が完成する。
【００４６】
以上説明したように、本実施形態によると、記憶回路部１のコントロールゲート電極３４Ｂ及びフローティングゲート電極３６に対してはシリサイド化を行なわないことにより、両電極同士の短絡を防止できるため、スプリットゲート型半導体記憶装置であっても、記憶回路部１と論理回路部２との混載化プロセスを実現できると共に、装置の超微細化及び高性能化を実現できる。
【００４７】
なお、本実施形態においては、記憶回路部１及び論理回路部２にはそれぞれ１つの素子のみを例示的に示しているが、通常の装置ではそれぞれ複数個の素子を含む構成であることはいうまでもない。
【００４８】
（一実施形態の第１変形例）
以下、本発明の一実施形態の第１変形例について図面を参照しながら説明する。
【００４９】
図５は本実施形態の第１変形例に係る半導体記憶装置の断面構成を示している。図５において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５０】
図５に示すように、本変形例に係る半導体記憶装置は、記憶回路部１のソース領域１７及びドレイン領域１８の上部に金属シリサイド膜２４が設けられているが、コントロールゲート電極１４とフローティングゲート電極１５との各露出部分がシリサイド化されていないため、コントロールゲート電極１４及びフローティングゲート電極１５同士が金属シリサイド膜２４による短絡を生じない。このため、記憶回路部１と論理回路部２とを混載する半導体装置であっても、論理回路部２に対してはシリサイド化による動作の高速化を図ることができる。
【００５１】
その上、本変形例の特徴として、記憶回路部１のソース領域１７及びドレイン領域１８の上部に金属シリサイド膜２４を有しているため、ソース領域１７及びドレイン領域１８のコンタクト抵抗を低減でき、動作の高速化を図ることができる。従って、混載型の半導体記憶装置を確実に形成できる上に、記憶回路部１及び論理回路部２の高性能化が可能となる。
【００５２】
以下、前記のように構成された第１変形例に係る半導体記憶装置の製造方法について図面を参照しながら説明する。
【００５３】
図６（ａ）及び（ｂ）は本実施形態の第１変形例に係る半導体記憶装置の製造方法の部分的工程の断面構成を示している。ここでは、一実施形態に係る製造方法と相違する工程のみを説明し、図６（ａ）及び（ｂ）は一実施形態に係る製造方法の図４（ｂ）及び（ｃ）に代わる工程を示している。
【００５４】
図６（ａ）に示すように、第７のレジストパターン８７を除去した後、半導体基板３１に対して、温度が約８５０℃で６０分間程度の熱処理を行なって、注入された不純物イオンを活性化することにより、半導体基板３１の記憶回路部１におけるコントロールゲート電極３４Ｂ側にソース領域３８を形成し、フローティングゲート電極３６側にドレイン領域３９を形成する。これと同時に、半導体基板３１の論理回路部２におけるゲート電極３４Ｃの側方にソースドレイン領域４０を形成する。その後、減圧ＣＶＤ法により、半導体基板３１上に全面にわたって、膜厚が約４０ｎｍの酸化シリコンからなり、コントロールゲート電極３４Ｂ及びフローティングゲート電極３６のシリサイド化防止用の保護絶縁膜４１Ａを堆積し、続いて、フォトリソグラフィ法により、コントロールゲート電極３４Ｂ及びフローティングゲート電極３６をマスクする第８のレジストパターン８８Ａを形成し、形成した第８のレジストパターン８８Ａをマスクとして、保護絶縁膜４１Ａの露出部分を、エッチング残渣が生じないように膜厚の４０ｎｍにオーバエッチ量の約１０％分を加算した４５ｎｍ程度のエッチングを行なって除去する。
【００５５】
次に、図６（ｂ）に示すように、第８のレジストパターン８８Ａを除去した後、蒸着法又はスパッタ法等により半導体基板３１上にタングステン又はコバルト等の金属膜を堆積し、サリサイド法を用いて、堆積した金属膜とシリコンの露出部分とに金属シリサイド膜４２を形成する。続いて、保護絶縁膜４１Ａを除去し、その後、金属配線工程、保護膜（パッシベーション膜）形成工程及びボンディングパッド形成工程を経て半導体記憶装置が完成する。
【００５６】
以上説明したように、本変形例によると、記憶回路部１のコントロールゲート電極３４Ｂ及びフローティングゲート電極３６に対してはシリサイド化を行なわないことにより、両電極同士の短絡を防止できるため、スプリットゲート型半導体記憶装置であっても、記憶回路部１と論理回路部２との混載化プロセスを実現できると共に装置の高性能化を実現できる。その上、記憶回路部１のソース領域３８及びドレイン領域３９の上部に金属シリサイド膜４２を設けているため、ソース領域３８及びドレイン領域３９のコンタクト抵抗を低減でき、記憶回路部１の高速化をも達成することができる。
【００５７】
（一実施形態の第２変形例）
以下、本発明の一実施形態の第２変形例に係る半導体記憶装置の製造方法について図面を参照しながら説明する。
【００５８】
図７（ａ）〜（ｃ）は一実施形態の第２変形例に係る半導体記憶装置の製造方法の部分的工程の断面構成を示している。ここでも、一実施形態に係る製造方法と相違する工程のみを説明し、図７（ａ）〜（ｃ）は一実施形態に係る製造方法の図３（ｃ）及び図４（ａ）に代わる工程を示している。
【００５９】
図７（ａ）に示すように、記憶回路部１のソース領域３８とドレイン領域３９とを論理回路部２のイオン注入工程を行なう前に熱処理による活性化を行ない、論理回路部２のソースドレイン領域４０Ａの活性化と分けて行なう。
【００６０】
具体的には、図３（ｂ）に示した第５のレジストパターン８５を除去した後、温度が約８５０℃で６０分間程度の熱処理を行なって、半導体基板３１の記憶回路部１に注入された砒素イオンを活性化することにより、半導体基板３１の記憶回路部１におけるコントロールゲート電極３４Ｂ側に接合深さが約０．３μｍのソース領域３８を形成し、フローティングゲート電極３６側にも接合深さが約０．３μｍのドレイン領域３９を形成する。その後、フォトリソグラフィ法により、記憶回路部１をマスクする第６のレジストパターン８６を形成し、記憶回路部１においては第６のレジストパターン８６をマスクとし、論理回路部２においてはゲート電極３４Ｃをマスクとして、半導体基板３１に燐イオンを注入する。
【００６１】
次に、図７（ｂ）に示すように、第６のレジストパターン８６を除去した後、減圧ＣＶＤ法により、半導体基板３１の上に全面にわたって膜厚が約１００ｎｍのシリコン酸化膜を堆積する。続いて、堆積したシリコン酸化膜に対して１１０ｎｍ相当分のエッチバックを行なって、ゲート電極３４Ｃにシリコン酸化膜からなる側壁絶縁膜３７を形成する。その後、フォトリソグラフィ法により、記憶回路部１をマスクする第７のレジストパターン８７を形成し、記憶回路部１においては第７のレジストパターン８７をマスクとし、論理回路部２においてはゲート電極３４Ｃ及び側壁絶縁膜３７をマスクとして、半導体基板３１に砒素イオンを注入する。
【００６２】
次に、図７（ｃ）に示すように、第７のレジストパターン８７を除去した後、温度が約１０００℃で１０秒間程度の急速昇温熱（ＲＴＡ）処理を行なって、半導体装置３１の論理回路部２に注入された燐イオン及び砒素イオンを活性化することにより、半導体基板３１の論理回路部２におけるゲート電極３４Ｃの側方に接合深さが約０．１５μｍのソースドレイン領域４０Ａを形成する。
【００６３】
この後は、一実施形態のように、論理回路部２のシリコンの露出部をシリサイド化するか、又はその第１変形例のように記憶回路部１のソース領域３８及びドレイン領域３９の露出部にもシリサイド化を行なう。
【００６４】
このように、第２変形例によると、論理回路部２のソースドレイン領域４０Ａと記憶回路部１のソース領域３８及びドレイン領域３９を別々の工程で行なうため、論理回路部２のソースドレイン領域４０Ａの接合を浅接合とすることができるので、論理回路部２の素子の動作をさらに高速化でき、スプリットゲート型半導体記憶装置のより高性能化が可能となる。
【００６５】
（一実施形態の第３変形例）
以下、本発明の一実施形態の第３変形例に係る半導体記憶装置の製造方法について図面を参照しながら説明する。
【００６６】
図８（ａ）〜（ｃ）は一実施形態の第３変形例に係る半導体記憶装置の製造方法の部分的工程の断面構成を示し、図８（ａ）〜（ｃ）は図４（ａ）以降の工程に代わる工程を示している。ここでも、一実施形態に係る製造方法と相違する工程のみを説明する。前述した実施形態及びその変形例においては、ゲート電極３４Ｃの側壁絶縁膜３７は、記憶回路部１においては除去されており、利用されていない。第３変形例においては、側壁絶縁膜形成用の絶縁膜を記憶回路部１のシリサイド化防止用の保護絶縁膜として用いる構成とする。
【００６７】
具体的には、図３（ｃ）に示した第６のレジストパターン８６を除去した後、減圧ＣＶＤ法により、半導体基板３１の上に全面にわたって膜厚が約１００ｎｍのシリコン酸化膜を堆積する。続いて、図８（ａ）に示すように、フォトリソグラフィ法により、記憶回路部１におけるコントロールゲート電極３４Ｂ及びフローティングゲート電極３６をマスクするレジストパターン９０を形成し、形成したレジストパターン９０をマスクとして、堆積したシリコン酸化膜に対して１１０ｎｍ相当分のエッチバックを行なって、記憶回路部１にシリコン酸化膜からなる保護絶縁膜３７Ａを形成すると共に、論理回路部２のゲート電極３４Ｃにシリコン酸化膜からなる側壁絶縁膜３７を形成する。
【００６８】
次に、図８（ｂ）に示すように、レジストパターン９０を除去した後、フォトリソグラフィ法により、記憶回路部１をマスクする第７のレジストパターン８７を形成し、記憶回路部１においては第７のレジストパターン８７をマスクとし、論理回路部２においてはゲート電極３４Ｃ及び側壁絶縁膜３７をマスクとして、半導体基板３１に砒素イオンを注入する。
【００６９】
次に、図８（ｃ）に示すように、第７のレジストパターン８７を除去した後、半導体基板３１に対して、温度が約８５０℃で６０分間程度の熱処理を行なって、注入された不純物イオンを活性化することにより、半導体基板３１の記憶回路部１におけるコントロールゲート電極３４Ｂ側にソース領域３８を形成し、フローティングゲート電極３６側にドレイン領域３９を形成する。これと同時に、半導体基板３１の論理回路部２におけるゲート電極３４Ｃの側方にソースドレイン領域４０を形成する。
【００７０】
その後、公知のサリサイド法により、記憶回路部１におけるソース領域３８及びドレイン領域３９並びに論理回路部２におけるソースドレイン領域４０及びゲート電極３４Ｃの露出部に金属シリサイド膜４２を形成する。
【００７１】
なお、レジストパターン９０を記憶回路部１の全面を覆うように形成すれば、ソース領域３８及びドレイン領域３９のシリサイド化をも防止する保護絶縁膜３７Ａを形成できる。
【００７２】
また、第２変形例のように、論理回路部２のソースドレイン領域４０の活性化処理を記憶回路部１のソース領域３８及びドレイン領域３９の活性化処理とは別に、ＲＴＡ法により行なっても良い。
【００７３】
このように、第３変形例によると、記憶回路部１のシリサイド化防止用の保護絶縁膜３７Ａと論理回路部２のゲート電極３４Ｃの側壁絶縁膜３７とを同一の工程で形成するため、プロセスを簡略化でき、その結果、半導体記憶装置のコストを低減することができる。
【００７４】
【発明の効果】
本発明に係る半導体記憶装置及びその製造方法によると、第１の活性領域に含まれる記憶素子を構成する、基板上に互いに隣接してなるスプリットゲート型のコントロールゲート電極及びフローティングゲート電極をシリサイド化しないため、コントロールゲート電極とフローティングゲート電極とが短絡することがないので、スプリットゲートを有する記憶回路と論理回路とを混載するプロセスを実現でき、半導体記憶装置の超微細化、高性能化及び低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るスプリットゲート型半導体記憶装置を示す概略的な構成断面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係るスプリットゲート型半導体記憶装置の製造方法を示す工程順の概略的な構成断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係るスプリットゲート型半導体記憶装置の製造方法を示す工程順の概略的な構成断面図である。
【図４】（ａ）〜（ｃ）は本発明の一実施形態に係るスプリットゲート型半導体記憶装置の製造方法を示す工程順の概略的な構成断面図である。
【図５】本発明の一実施形態の第１変形例に係る半導体記憶装置を示す概略的な構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の一実施形態の第１変形例に係るスプリットゲート型半導体記憶装置の製造方法を示す部分的な工程順の構成断面図である。
【図７】（ａ）〜（ｃ）は本発明の一実施形態の第２変形例に係るスプリットゲート型半導体記憶装置の製造方法を示す部分的な工程順の構成断面図である。
【図８】（ａ）〜（ｃ）は本発明の一実施形態の第３変形例に係るスプリットゲート型半導体記憶装置の製造方法を示す部分的な工程順の構成断面図である。
【図９】従来のスプリットゲート型半導体記憶装置を示す概略的な構成断面図である。
【符号の説明】
１      記憶回路部（第１の活性領域）
２      論理回路部（第２の活性領域）
１１    半導体基板
１１ａ  基板段差部（段差部）
１２    素子分離絶縁膜
１３    コントロールゲート絶縁膜
１４    コントロールゲート電極
１５    フローティングゲート電極
１６    絶縁膜
１７    ソース領域（第１のソース領域）
１８    ドレイン領域（第１のドレイン領域）
２０    ゲート絶縁膜
２１    ゲート電極
２２    側壁絶縁膜
２３    ソースドレイン領域（第２のソース領域、第２のドレイン領域）
２４    金属シリサイド膜
３１    半導体基板
３１ａ  基板段差部（段差部）
３２    素子分離絶縁膜
３３Ａ  第１の絶縁膜
３３Ｂ  コントロールゲート絶縁膜
３３Ｃ  ゲート絶縁膜
３４Ａ  第１の導電膜
３４Ｂ  コントロールゲート電極
３４Ｃ  ゲート電極
３５    第２の絶縁膜
３６    フローティングゲート電極
３７    側壁絶縁膜
３７Ａ  保護絶縁膜
３８    ソース領域（第１のソース領域）
３９    ドレイン領域（第１のドレイン領域）
４０    ソースドレイン領域（第２のソース領域、第２のドレイン領域）
４０Ａ  ソースドレイン領域（第２のソース領域、第２のドレイン領域）
４１    保護絶縁膜
４１Ａ  保護絶縁膜
４２    金属シリサイド膜
８１    第１のレジストパターン
８２    第２のレジストパターン
８３    第３のレジストパターン
８４    第４のレジストパターン
８５    第５のレジストパターン
８６    第６のレジストパターン
８７    第７のレジストパターン
８８    第８のレジストパターン
８８Ａ  第８のレジストパターン
９０    レジストパターン
【図１】
0003686318.tif 000002
【図２】
0003686318.tif 000003
【図３】
0003686318.tif 000004
【図４】
0003686318.tif 000005
【図５】
0003686318.tif 000006
【図６】
0003686318.tif 000007
【図７】
0003686318.tif 000008
【図８】
0003686318.tif 000009
【図９】
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