(57)【特許請求の範囲】
【請求項１】
メモリ・クロックと、
複数のブロック・アドレス線および複数の行アドレス線を有する複数のアドレス線と、
前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るための行事前デコーダと、
前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るためのブロック事前デコーダと、
行および列に配列されたメモリ・セルのアレイをそれぞれ有する複数のメモリ・ブロックと、
前記ブロック・アドレス信号に応答するメモリ・ブロックを選択するためのブロック選択デコーダと、
前記グローバル行アドレス信号に応答するアレイの行を選択するためのグローバル行デコーダと
を有するメモリ・デバイス。
【請求項２】
前記行事前デコーダが複数のドミノ・ゲートを有し、かつ前記ブロック事前デコーダが複数のドミノ・ゲートを有することを特徴とする、請求項１に記載のデバイス。
【請求項３】
前記メモリ・デバイスがアドレス線パッドを有する集積回路であり、前記ドミノ・ゲートが、該集積回路上の前記アドレス線パッドが配置されている場所の近くに物理的に配置されていることを特徴とする、請求項２に記載のデバイス。
【請求項４】
前記メモリ・デバイスがＳＲＡＭであることを特徴とする、請求項１に記載のデバイス。
【請求項５】
前記ＳＲＡＭが、クロックに同期しており、かつ該クロックの１サイクルの期間よりも短いアクセス・タイムを有することを特徴とする、請求項４に記載のデバイス。
【請求項６】
行アドレス線、ブロック・アドレス線およびメモリ・クロックを有するメモリ・デバイス内のメモリ・セルの行を選択するための方法であって、前記メモリ・セルの行がメモリ・ブロック内にあり、該メモリ・ブロックが行および列に配列されたメモリ・セルのアレイを有する方法において、
（ａ）前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るステップと、
（ｂ）前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るステップと、
（ｃ）前記ブロック・アドレス信号を復号し、メモリ・ブロックを選択するステップと、
（ｄ）前記グローバル行アドレス信号を復号し、メモリ・ブロック内のメモリの行を選択するステップと
を含む選択方法。
【請求項７】
前記事前復号および同期ステップ（ａ）,（ｂ）が、ほぼ同時に発生することを特徴とする、請求項６に記載の、メモリ・デバイス内のメモリ・セルの行を選択する方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、メモリ・デバイス用のアドレス線を復号する方法に関する。さらに詳細には、メモリ・デバイス用のグリッチのないアドレス復号を保証するための方法および装置に関する。
【０００２】
【従来の技術】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の速度を上げる１つの方法は、１つの大きいメモリ・ブロックを小さいメモリ・ブロックに分割することである。個々のブロックにアクセスするには、ＳＲＡＭに別の復号段（各メモリ・ブロック用のブロック・デコーダ）を追加する必要があるが、メモリ・ブロックの小形化に関連して寄生容量および抵抗が低下するので、性能は向上する。容量が低下すると、小さいブロックを駆動する回路の速度が上がる。このように組織されたメモリは、ブロック・アーキテクチャＳＲＡＭとして知られている。
【０００３】
ブロック・アーキテクチャＳＲＡＭへのアドレス線は、３つの異なる種類に分類できる。第１の組のアドレス線は、アクセス中のメモリの特定のブロックを指定する。第１の組のアドレス線に基づく特定のブロックを選択するには、ブロック・デコーダが使用される。第２および第３のグループは、アクセス中のＳＲＡＭの特定のブロック内の行および列を指定する。行デコーダは行の選択に使用され、列デコーダは列の選択に使用される。「ワード線」という語は、通常、動作時に、選択されたブロックのメモリ・セルのアドレスされた行を選択する１組の導体のことを指す。メモリ・セルの特定の行のローカル・ワード線（ＬＷＬ）は、メモリ・セルの行の対応する行アドレスおよびブロック・アドレスが選択されると、活性化される。このアーキテクチャは、分割ワード線法とも呼ばれる。ＳＲＡＭのこの構成のための列アドレスは、メモリ・セルの選択された行をＳＲＡＭの入出力に多重化する役目を果たす。例えば、メモリ・ブロックの各行のメモリ・セルの数が１２８であり、入出力ラインが１６ビット幅であるとすると、列選択マルチプレクサは、１２８の活性化されたセルの中から所望の１６のメモリ・セルを選択する。このＳＲＡＭアーキテクチャの場合、列デコーダは、行デコーダまたはブロック・デコーダほど重要ではない。行デコーダは、メモリの複数のブロックに結合されている。特定のブロック内のローカル・ワード線は、グローバル行デコーダの出力とブロック選択線の「論理積をとる」ことによって選択される。行デコーダの出力は、一般にグローバル・ワード線と呼ばれる。列デコーダ機能を実行するのに必要な論理は、はるかに簡単になる。したがって、列デコーダに関するタイミング上の制約は、グローバル行デコーダまたはブロック選択デコーダに関するタイミング上の制約よりもはるかに緩和される。
【０００４】
ＳＲＡＭのアドレス復号に関する従来の問題は、ローカル・ワード線上に発生するグリッチである。グリッチは、アドレス線上の遅延スキュー、またはアドレス復号論理ブロックの伝播遅延に起因して形成される。一般に、ＳＲＡＭローカル・ワード線信号は、グローバル・ワード線とブロック選択デコーダの両方によって制御される。アドレス線の遅延およびグローバル行デコーダへの組合せ論理、およびアドレス線の遅延およびブロック選択への組合せ論理は、集積回路を横切って異なる経路を伝播する。２つの異なる経路の遅延は異なる。選択されたメモリ・セルのローカル・ワード線は、グローバル・ワード線とメモリ・セルの特定の行に対応するブロック選択の論理積「ＡＮＤ」である。特定のＳＲＡＭ回路のレイアウトによっては、グローバル行デコーダ経路がブロック選択デコーダ経路よりも大きい遅延を有する状況が発生する場合がある。グリッチは、メモリの特定のブロックに連続してアクセスを行った場合に発生するが、このアクセスは、異なるグローバル・ワード線を有するメモリ・セルの行へのアクセスである。
【０００５】
図１は、同期ブロック・アーキテクチャＳＲＡＭに使用される一般に受け入れられたアドレス線複号を示す。アドレス線は、マスタ／スレーブ形フリップフロップ１１０、１１１、１１２、１１３の組によってＳＲＡＭにラッチされる。複数のマスタ・スレーブ・フリップフロップ１１０、１１１は、グローバル・ワード線に関連するアドレス線をラッチし、複数のマスタ・スレーブ・フリップフロップ１１２、１１３は、ブロック選択に関連するアドレス線をラッチする。ラッチされた後のアドレス線信号は、ディレイ１１４、１１５とともに、グローバル行デコーダ１１６およびブロック選択デコーダ１１７に伝播する。ブロック選択デコーダ１１７は、クロック（ＣＬＫ）を使用してクロック同期される。これは、クロックの出力がセンスアンプのプリチャージを駆動するためである。センスアンプは、メモリ・セル（ビット線）の出力信号を増幅し、その後出力信号はＳＲＡＭ集積回路上の出力ピンに到達する。正しく動作するには、メモリ・セルへのアクセスが行われる前にセンスアンプがプリチャージされる必要がある。ブロック選択デコーダ１１７は、メモリの所要のブロックをアクセスし、センスアンプのプリチャージ信号を発生する。メモリ・アクセスの前にセンスアンプをプリチャージする際のタイミングの制約により、ブロック選択デコーダがクロック同期されていなければならない。グローバル行デコーダ１１６は、クロック線がすべてのグローバル行デコーダに結合されていなければならないので、クロック同期できない。これは、多量のクロック資源を消費し、クロック線に望ましくない容量を追加することになる。デコーダ１１６、１１７の出力は、ディレイ１１８、１１９とともに、ローカル・ワード線信号を発生する「ＡＮＤ」ゲード１２０に伝播する。
【０００６】
ローカル・ワード線は、アクセスするメモリの特定のブロック内のメモリ・セルの行を活性化させる。メモリのブロックの各行には、その行を選択できるローカル・ワード線が１つある。ローカル・ワード線にグリッチが発生していれば、メモリのブロック内のメモリの２つの行が同時にアクセス可能であることを意味する。所望のローカル・ワード線は、メモリ・セルの所望の行をアクセスし、望ましくないローカル・ワード線に発生しているグリッチは、メモリ・セルの望ましくない行をアクセスする。これは、望ましくない状況であり、ＳＲＡＭの誤動作が発生する。図１に示されているＳＲＡＭアドレス・デコーダ・アーキテクチャは、グローバル・ワード線復号の際の遅延およびブロック選択復号の際の遅延が十分に制御されていない場合、ローカル・ワード線にグリッチを発生する。遅延を制御するには、ＳＲＡＭチップ内のすべてのメモリ・ブロック内のすべてのメモリの行をアクセスするすべてのローカル・ワード線を検査し、シミュレートする必要がある。
【０００７】
図２は、グローバル・ワード線波形（ＧＷＬ）およびローカル・ワード線（ＬＷＬ）にグリッチ２２１を発生させるブロック選択波形（ＢＳ）を示す。グリッチ２２１は、メモリの同じブロックの、特定のブロック内の異なる行に、２回メモリ・アクセスした場合に発生する。グリッチ２２１は、次のブロック選択（ＢＳ）が発生する前にグローバル・ワード線波形（ＧＷＬ）がオフにならないために発生することが図２の波形からわかる。
【０００８】
グリッチ２２１を有するローカル・ワード線（ＬＷＬ）に対する従来の解決法は、グローバル・ワード線（ＧＷＬ）が、次のブロック選択（ＢＳ）が発生する前に常にオフになるようにすることであった。これは、グローバル・ワード線信号を発生するＳＲＡＭの論理ゲート内のＮＭＯＳ／ＰＭＯＳトランジスタのゲート幅の比を変えることによって行っていた。基本的には、グローバル・ワード線（ＧＷＬ）が以前よりも速くオフになるように、ゲートを修正していた。グローバル・ワード線（ＧＷＬ）が速くオフになると、ローカル・ワード線のグリッチは発生しない。この修正の結果、グローバル・ワード線（ＧＷＬ）が以前よりも遅れてターンオンするようになる。図３は、この修正を行った波形の状態を示す。元の波形は、点線で示されている。図３は、ローカル・ワード線（ＬＷＬ）信号がわずかに遅れていることを示す。この遅延の結果、元よりもメモリ・アクセスに時間がかかるようになる。その他の望ましくない面は、ローカル・ワード線のグリッチが発生しないように、ＳＲＡＭ回路の設計者が、新しい回路のレイアウトを行うごとに、ブロック選択およびグローバル・ワード線を監視する必要があることである。ブロック選択（ＢＳ）およびグローバル・ワード線（ＧＷＬ）は、どのローカル・ワード線にもグリッチがないように、ＳＲＡＭチップ全体にわたって整合されている必要がある。それには、広範なシミュレーションを行って、ＳＲＡＭが指定したとおりに確実に動作するように、多数の変数を徹底的に試験する必要がある。ＳＲＡＭの設計またはチップのレイアウトを変更するごとに、シミュレーション・プロセスを繰り返す必要がある。これは、明らかに充分な問題の解決法ではない。
【０００９】
【発明が解決しようとする課題】
本発明は、ローカル・ワード線にグリッチが発生しないようにし、かつ従来の解決法ほどメモリ・アクセス・タイムが大きくならない同期ＳＲＡＭアドレス復号法を提供する。ローカル・ワード線のグリッチは、グリッチが発生すると、メモリ・ブロック内のメモリ・セルの２つの異なる行が同時にアクセスされるので、望ましくない。
【００１０】
【課題を解決するための手段】
本発明は、メモリ・クロックおよび複数のアドレス線を有するメモリ・デバイスにおいて実施することができる。アドレス線は、複数のブロック・アドレスおよび複数の行アドレス線からなる。メモリ・デバイスは、各行アドレス線を事前復号し、メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るための行事前デコーダと、各ブロック・アドレス線を事前復号し、メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るためのブロック事前デコーダとを備えている。メモリ・デバイスは、それぞれ行および列に配列されたメモリ・セルのアレイを有する複数のメモリのブロックも備えている。さらに、メモリ・デバイスは、ブロック・アドレス信号に応答するメモリのブロックを選択するためのブロック選択デコーダおよび、グローバル行アドレス信号に応答するアレイの行を選択するためのグローバル行デコーダを備えている。
【００１１】
メモリ・デバイス内の行事前デコーダおよびブロック事前デコーダでは、ドミノ・ゲートを使用して、望ましくないグリッチを防止することが可能である。ドミノ・ゲートは、入力、出力および制御信号入力を備えている。ドミノ・ゲートは、制御信号がｌｏｗの場合、論理レベルｈｉｇｈを出力することによって機能し、制御信号がｈｉｇｈの場合、ドミノ・ゲートの入力における信号の機能と等しいレベルを出力することによって機能する。ブロック選択またはグローバル・ワード線の論理レベルを決定するために復号するすべてのアドレス線は、ドミノ・ゲートを通過する。本発明では、ドミノ・ゲートへの制御信号は、同期ＳＲＡＭクロックである。ＳＲＡＭクロックがｌｏｗの場合、ドミノ・ゲートの出力は、論理レベルｈｉｇｈ、またはプリチャージ・モードである。ＳＲＡＭクロックがｈｉｇｈの場合、ドミノ・ゲートの出力は、ＳＲＡＭ入力におけるアドレス線の機能を果たすことになる。
【００１２】
【実施例】
本発明を表す一般的なブロック図を図４に示す。アドレス線は、まずアドレス・ラッチ４０１および４０２によってラッチされる。第１のラッチ４０１においてラッチされたアドレス線は、行アドレス線４０３を駆動する。第２のラッチ４０２においてラッチされたアドレス線は、ブロック・アドレス線４０４を駆動する。行アドレス線４０３は、行事前デコーダ４０６によって事前復号され、同期ＳＲＡＭクロック４０５に同期させられる。行事前デコーダ４０６は、クロック４０５の入力がｌｏｗの場合、行アドレス信号４０８をｈｉｇｈに駆動する。クロック４０５がｈｉｇｈの場合、行事前デコーダ４０６は、さらに行アドレス信号４０８を駆動するが、行事前デコーダ４０６の入力における行アドレス線４０３の機能は果たさない。ブロック・アドレス線４０４は、ブロック事前デコーダ４０７によって事前復号され、同期ＳＲＡＭクロック４０５に同期させられる。ブロック事前デコーダ４０７は、クロック４０５の入力がｌｏｗの場合、ブロック・アドレス信号４０９をｈｉｇｈに駆動する。クロック４０５がｈｉｇｈの場合、ブロック事前デコーダ４０７は、さらにブロック・アドレス信号４０９を駆動するが、ブロック事前デコーダ４０７の入力におけるブロック・アドレス線４０４の機能は果たさない。この新しい事前復号および同期方法を用いれば、ローカル・ワード線４１３のグリッチが発生しないように、グローバル行デコーダ４１０およびブロック選択デコーダ４１１の出力信号の時間を合わせることができる。
【００１３】
図５は、本発明のアドレス線復号構成を示す。図１に示す従来技術のマスタ・スレーブ形フリップフロップ構成は、入力ラッチ・セクション５０１、５０２に代わっている。図４の事前デコーダは、ドミノ・ゲート５０３、５０４に代わっている。入力ラッチ・セクション５０１、５０２は、出力にインバータを備えている。この反転は、次段にドミノ・ゲート５０３、５０４があるので必要となる。ドミノ・ゲート５０３、５０４では、それらの内部で信号が反転しない。図１の元のスレーブ・ラッチ１１１、１１３の場合は反転した。この反転は、入力ラッチ５０１、５０２に反転を組み込むことによって修正される。ブロック選択デコーダ５０８は、この構成の場合クロックする必要はない。従来技術の構成も、グローバル行デコーダ５０７もどちらもクロックではない。グローバル行デコーダ５０７およびブロック選択デコーダ５０８は、アドレス線の入力を復号して、ＳＲＡＭの所要のブロックおよび行を選択する。図５は、各アドレス選択機能間の電気接続の経路長に関連する信号経路のディレイ５０５、５０６、５０９、５１０も示す。
【００１４】
図５のドミノ・ゲート５０３、５０４は、制御信号がｌｏｗの場合、論理レベルｈｉｇｈを出力し、制御信号がｈｉｇｈの場合、それらの入力における信号の機能と等しいレベルを出力する。ブロック選択またはグローバル・ワード線の論理レベルを決定するために復号するすべてのアドレス線は、ドミノ・ゲートを通過する。本発明では、ドミノ・ゲートへの制御信号は、同期ＳＲＡＭクロック（ＣＬＫ）である。その結果、ＳＲＡＭクロックがｌｏｗの場合、ドミノ・ゲートの出力は、論理レベルｈｉｇｈ、またはプリチャージ・モードである。ＳＲＡＭクロックがｈｉｇｈの場合、ドミノ・ゲートの出力は、ＳＲＡＭ入力におけるアドレス線の機能を果たすことになる。ドミノ・ゲートは、ダイナミック回路設計に使用されているが、それらを使用して、ＳＲＡＭアドレス線復号の際に発生するローカル・ワード線のグリッチを解決した人はいない。ドミノ・ゲート５０３、５０４は、ＳＲＡＭ集積回路上のアドレス・パッドに近い場所に物理的に配置されている。これは、クロック線が、予め通過させる必要のない限り、ＳＲＡＭのチップの周囲にまたはそれを横切ってルート決めされないので、有利である。クロックのルーティングを少なくすることは、クロック線上の容量が低下することを意味する。したがって、クロック・スキューが小さくなるのが観測され、またチップの電力消費が小さくなる。
【００１５】
ドミノ・ゲートを使用したＳＲＡＭデコード・アドレス線波形が図６に示されている。これらの波形に関して観測されるいくつかの重要な特徴がある。グローバル・ワード線（ＧＷＬ）は、第２のブロック選択（ＢＳ）の十分前にオフになる。ローカル・ワード線は、アドレス線を復号するのに必要な時間だけ遅れる。図６のグローバル・ワード線（ＧＷＬ）が早くオフになるため、ローカル・ワード線（ＬＷＬ）にグリッチが発生しなくなる。ドミノ・ゲートによりローカル・ワード線（ＬＷＬ）にグリッチが発生しなくなるので、ローカル・ワード線（ＬＷＬ）の速度が上がる。これは、ローカル・ワード線（ＬＷＬ）信号を発生するＳＲＡＭの論理ゲート内のＮＭＯＳ／ＰＭＯＳトランジスタのゲート幅の比を変えることによって達成できる。図６の点線は、グリッチのある元の波形を示す。
【００１６】
本発明のＳＲＡＭ復号の動作を支える一般的な概念は、次のように説明できる。まず、所望のメモリ・アドレスは、クロックの突端上にラッチされる。次に、グローバル・ワード線およびブロック選択デコーダが、アドレス線を復号し、システム・クロックの次の突端の前にメモリの正しい行を選択する。アドレスが復号されると、選択されたメモリ・ブロックのメモリ・セルの所望の行のローカル・ワード線が活性化される。これは、アドレス線の復号がクロック・サイクルの１／２内で行われる判断基準を規定する。しかしながら、ローカル・ワード線（ＬＷＬ）にグリッチが発生しないことも保証される。また、この構成では、ＳＲＡＭ回路の設計者が、チップのレイアウトが新しい回路設計に変わるたびに、ＳＲＡＭ設計全体に関してローカル・ワード線のすべてについてグリッチがないか検査する必要がなくなる。
【００１７】
以上、本発明の実施例について詳述したが、以下、本発明を各実施態様毎に列挙する。
（１）．  メモリ・クロックと、
複数のブロック・アドレスおよび複数の行アドレス線を有する複数のアドレス線と、
前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のグローバル行アドレス信号を得るための行事前デコーダと、
前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、複数のブロック・アドレス信号を得るためのブロック事前デコーダと、
行および列に配列されたメモリ・セルのアレイを有する複数のメモリのブロックと、
前記ブロック・アドレス信号に応答するメモリのブロックを選択するためのブロック選択デコーダと、
前記グローバル行アドレス信号に応答するアレイの行を選択するためのグローバル行デコーダとを有するメモリ・デバイス。
（２）．  前記行事前デコーダが複数のドミノ・ゲートを有し、かつ前記ブロック選択デコーダが複数のドミノ・ゲートを有することを特徴とする、（１）に記載のデバイス。
（３）．  前記メモリ・デバイスがアドレス線パッドを有する集積回路であり、前記ドミノ・ゲートが、集積回路上のアドレス線パッドが配置されている場所の近くに物理的に配置されていることを特徴とする、（２）に記載のデバイス。
（４）．  前記メモリ・デバイスがＳＲＡＭであることを特徴とする、（１）に記載のデバイス。
（５）．  前記ＳＲＡＭが、クロックに同期しており、かつクロックのサイクルの期間よりも少ないアクセス・タイムを有することを特徴とする、（４）に記載のデバイス。
（６）．  行アドレス線、ブロック・アドレス線およびメモリ・クロックを有するメモリ・デバイス内のメモリ・セルの行を選択するための方法であって、前記メモリ・セルの行がメモリのブロック内にあり、前記メモリのブロックが行および列に配列されたメモリ・セルのアレイを有する方法において、
（ａ）前記各ブロック・アドレス線を事前復号し、前記メモリ・クロックに同期させて、前記複数のブロック・アドレス信号を得るステップと、
（ｂ）前記各行アドレス線を事前復号し、前記メモリ・クロックに同期させて、前記複数のグローバル行アドレス信号を得るステップと、
（ｃ）前記ブロック・アドレス信号を復号し、メモリのブロックを選択するステップと、
（ｄ）前記グローバル行アドレス信号を復号し、メモリ・ブロック内のメモリの行を選択するステップとを含む選択方法。
（７）．  前記事前復号ステップ（ａ）および前記同期ステップ（ｂ）が、ほぼ同時に発生することを特徴とする、（６）に記載の、メモリ・デバイス内のメモリ・セルの行を選択する方法。
【００１８】
【発明の効果】
以上のように、本発明を用いると、ブロック・アーキテクチャＳＲＡＭのローカル・ワード線のグリッチの発生がなくなり、かつ高速にメモリ・アクセスできる同期ＳＲＡＭアドレス復号法及びメモリ・デバイスを提供することができる。
【図面の簡単な説明】
【図１】従来技術のＳＲＡＭアドレス・デコーダの機能概略図である。
【図２】ローカル・ワード線にグリッチがある従来技術のＳＲＡＭアドレス・デコーダの波形を示す図である。
【図３】ローカル・ワード線のＳＲＡＭアドレス・デコーダのグリッチの従来技術の解決法の波形を示す図である。
【図４】本発明の一般的な機能ブロック図を示す図である。
【図５】本発明のためのＳＲＡＭアドレス・デコーダの機能概略図である。
【図６】本発明のＳＲＡＭアドレス・デコーダの波形を示す図である。
【符号の説明】
４０１  行アドレス・ラッチ
４０２  ブロック・アドレス・ラッチ
４０３  行アドレス線
４０４  ブロック・アドレス線
４０５  クロック
４０６  行事前デコーダ
４０７  ブロック事前デコーダ
４０８  行アドレス信号
４０９  ブロック・アドレス信号
４１０  グローバル行デコーダ
４１１  ブロック選択デコーダ
４１３  ローカル・ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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