(57)【特許請求の範囲】
【請求項１】
第１磁性体層と、前記第１磁性体層に積層したスペーサ層と、前記スペーサ層に積層した第２磁性体層と、前記第１磁性体層、前記スペーサ層、および前記第２磁性体層からなる積層構造の少なくとも一方の側部に設けられた絶縁層と、前記絶縁層を介して前記積層構造の側部に設けられたゲート電極とを備え、前記ゲート電極に印加する電圧により、前記第１および第２磁性体層の少なくとも一方の磁性体層の、強磁性状態を有する磁気感応領域のサイズを制御することを特徴とする磁気抵抗効果素子。
【請求項２】
前記磁気感応領域は狭窄されることを特徴とする請求項１記載の磁気抵抗効果素子。
【請求項３】
第１磁性体層と、前記第１磁性体層に積層したスペーサ層と、前記スペーサ層に積層した第２磁性体層と、前記第１磁性体層、前記スペーサ層、および前記第２磁性体層からなる積層構造の少なくとも一方の側部に設けられた絶縁層と、前記絶縁層を介して前記積層構造の側部に設けられたゲート電極とを備え、前記ゲート電極に印加する電圧により、前記スペーサ層の導通領域のサイズが変えられ、前記導通領域は狭窄されることを特徴とする磁気抵抗効果素子。
【請求項４】
前記ゲート電極に印加する電圧により磁気感応領域が変えられる前記磁性体層は、III−Ｖ族系半導体結晶、II−VI族系半導体結晶、IV族系半導体結晶、カルコパイライト系半導体結晶、および非晶質系半導体のいずれか一つを母体とし、磁性元素として遷移金属元素および希土類元素のうちの少なくとも一つ含んでいることを特徴とする請求項１または２記載の磁気抵抗効果素子。
【請求項５】
前記スペーサ層が、III−Ｖ族系半導体結晶、あるいは、II−VI族系半導体結晶、あるいは、IV族系半導体結晶、あるいは、カルコパイライト系半導体結晶、あるいは、非晶質系半導体であることを特徴とする請求項３記載の磁気抵抗効果素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果素子に関する。
【０００２】
【従来の技術】
今日、磁気記録密度の向上に伴い、ハードディスクドライブの高密度化が要求され、微小ビットを高感度で検出する磁気抵抗効果素子を用いた磁気ヘッドの研究が進められている。微小ビットを高感度で検出するためには、磁気抵抗効果素子の磁気感応領域のサイズを小さくすることが必要となる。
【０００３】
従来の磁気抵抗効果素子における磁気感応領域のサイズ制御（例えば、現時点では１５０ｎｍが限界）は、積層膜厚と加工によって微小ビットに対応した微小素子を形成することにより行われている。しかしながら、形成サイズが加工限界に近づきつつあるため、素子作製が困難になってきている。
【０００４】
一方、磁性体と半導体とを組み合わせた磁性半導体を用いた磁性半導体/半導体/磁性半導体の３層構造における磁気抵抗効果素子が提案されている。しかしながら、素子全体での動作のため微小領域での動作ができない（例えば、非特許文献１参照）。
【０００５】
さらに、III−Ｖ族希薄磁性半導体(In,Mn)Asや(Ga,Mn)Asにおいて、キャリア濃度の制御を外部からFET動作によって行い、磁性半導体の磁化状態を制御した報告がなされている。しかしながら、これらも素子全体の磁化を制御するため微小領域での動作ができない（例えば、非特許文献２参照）。
【０００６】
ところで、磁性体層と半導体層を利用した磁気抵抗効果素子が知られている（例えば、特許文献１参照）。この素子も素子全体での磁気抵抗効果を利用した素子であるために、微小領域での動作ができない。また、磁化領域をスペーサ層によって分割した構造が知られている（例えば、特許文献２参照）。この構造では、スペーサ層に対して外部からの刺激により磁化領域間の磁気的相互作用を変化させて、磁化領域の磁化制御に用いるものであるため、磁気抵抗効果素子としての機能は有してはいない。
【０００７】
【非特許文献１】
N. Akiba et al.:Appl. Phys. Lett., 73, 2122 (1998), D. Chiba et al.:Physica E, 10, 278 (2001)
【非特許文献２】
H. Ohno et al.:Nature, 408, 944 (2000), D. Chiba et al.:Extended Abstracts ob the 7th symposium on the PASPS, A7, p25 (2001)
【特許文献１】
特許登録第３２５３６９６号公報
【特許文献２】
特開平１１−３３０３８７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、磁気抵抗効果素子の磁気感応領域のサイズを制御することは、ヘッドアプリケーションに限らず微小なビット信号を高感度で検出する上で非常に有効な技術となりうるが、実用化されていないのが現状である。
【０００９】
本発明では、上記事情を考慮してなされたものであって、微小なビット信号を高感度で検出することのできる磁気抵抗効果素子を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の一態様による磁気抵抗効果素子は、第１磁性体層と、前記第１磁性体層に積層したスペーサ層と、前記スペーサ層に積層した第２磁性体層と、前記第１磁性体層、前記スペーサ層、および前記第２磁性体層からなる積層構造に隣接する絶縁層と、前記絶縁層に隣接するゲート電極とを備え、前記ゲート電極に印加する電圧により磁気感応領域を制御することを特徴とする。
【００１１】
なお、前記ゲート電極に印加する電圧により、前記第１および第２磁性体層の少なくとも一方の磁性体層の磁気感応領域のサイズが変えられるように構成しても良い。
【００１２】
なお、前記磁気感応領域は、狭窄されることが好ましい。
【００１３】
なお、前記ゲート電極に印加する電圧により、前記スペーサ層の導通領域のサイズが変えられるように構成しても良い。
【００１４】
なお、前記導通領域は、狭窄されることが好ましい。
【００１５】
なお、前記ゲート電極に印加する電圧により磁気感応領域が変えられる前記磁性体層は、III−Ｖ族系半導体結晶、II−VI族系半導体結晶、IV族系半導体結晶、カルコパイライト系半導体結晶、および非晶質系半導体結晶のいずれか一つを母体とし、磁性元素として遷移金属元素および希土類元素のうちの少なくとも一つ含んでいるように構成しても良い。
【００１６】
なお、前記スペーサ層が、III−Ｖ族系半導体結晶、あるいは、II−VI族系半導体結晶、あるいは、IV族系半導体結晶、あるいは、カルコパイライト系半導体結晶、あるいは、非晶質系半導体結晶であるように構成しても良い。
【００１７】
【発明の実施の形態】
本発明の実施形態について、図面を参照して詳細に説明する。
【００１８】
（第１実施形態）
本発明の第１実施形態による磁気抵抗効果素子の構成を図１（ａ）に示す。この実施形態による磁気抵抗効果素子は、強磁性体からなる磁性体層１１と、スペーサ層２０と、磁性半導体層１２ａとが積層されている積層構造体であり、さらに、積層構造体の周囲に絶縁体層３０を介してゲート電極３１を設けた構成となっている。このようなゲート電極３１を有する積層構造体の磁気抵抗効果素子において、ゲート電極３１に印加する電圧によって磁性半導体層１２ａの磁性状態を変化させ、磁気感応領域のサイズを制御する構成となっている。例えば、図１（ｂ）において、ゲート電極３１に正の電圧を印加すると、磁性半導体層１２ａ中に含まれる荷電子帯正孔が中央部の領域に集まり、伝導帯電子が端部領域に集まる。すると、荷電子帯正孔が集まる中央部が強磁性状態１３ａとなり、伝導帯電子が集まる端部領域が常磁性状態１３ｂとなる。したがって、ゲート電極３１の電圧を制御することにより、磁性半導体層１２ａのキャリア濃度が制御可能となり、磁性半導体層１２ａを強磁性状態１３ａと常磁性状態１３ｂとに制御することができる。磁性半導体層１２ａの幅は１５０ｎｍ程度であり、従来はこの幅が磁気感応領域となっていた。しかし、本実施形態においては、強磁性状態となる領域１３ａは磁性半導体層１２ａの幅の１／３程度、すなわち５０ｎｍ程度となる。これにより、磁気感応領域のサイズを従来の場合に比べて電界方向に狭く（狭窄）することが容易に可能となり、微小なビット信号を高感度で検出することができる。なお、図１（ａ）はゲートに電圧を印加しない状態を示し、磁性半導体層１２ａが強磁性状態１３ａとなっている。
【００１９】
本実施形態に用いられる磁性半導体層１２ａにおいては、母体となる半導体は、半導体特性の点からは、外部電界により所要濃度のキャリアを生成、消滅できるものであれば良く、また、キャリア濃度によって磁化状態が制御できる磁性半導体であれば良い。
【００２０】
半導体として代表的なものは、III−Ｖ族系半導体、II−VI族系半導体、IV族系半導体、カルコパイライト系半導体および非晶質系半導体であるが、上記磁性半導体特性および磁化状態を満たせば良いのであるから、これらの半導体結晶に限定されない。例えばIII−Ｖ族系半導体結晶においては、GaAs、GaN、GaP、GaSb、AlAs、AlN、AlP、AlSb、InAs、InN、InP、InSb、および、これらの混晶等、II−VI族系半導体結晶においては、ZnSe、MgSe、CdSe、BeSe、ZnS、MgS、CdS、BeS、ZnTe、MgTe、CdTe、BeTe、ZnO、MgO、CdO、BeO、および、これらの混晶等、IV族系半導体結晶においては、Si、Ge、C等、および、カルコパイライト系半導体においては、CdGeP2、CdSnP2、CdSiP2、ZnGeP2、ZnSnP2、ZnSiP2、CdGeAs2、CdSnAs2、CdSiAs2、ZnGeAs2、ZnSnAs2、ZnSiAs2、CuAlS2、CuGaS2、CuInS2、AgAlS2、AgGaS2、AgInS2、CuAlSe2、CuGaSe2、CuInSe2、AgAlSe2、AgGaSe2、AgInSe2、CuAlTe2、CuGaTe2、CuInTe2、AgAlTe2、AgGaTe2、AgInTe2、等、また、非晶質系半導体においては、非晶質Si、非晶質Ge、非晶質半導体化合物などを用いることができる。
【００２１】
なかでも、III−Ｖ族系半導体結晶においては、GaAs、InAs、GaP、InP、InSb、GaN、および、これらの混晶、またII−VI族系半導体結晶においては、ZnSe、CdTe、CdS、ZnO、および、これらの混晶、またカルコパイライト系半導体結晶においては、CdGeP2、ZnGeP2、等が好ましい。さらに、これら族系半導体結晶の他に、VI族系半導体（Se、Te等）、IV−VI族系半導体（PbS、PbSe、PbTe等）有機半導体（C60フラーレン、アンドラセン、ポリアセチレン、ポリイン等）等も、上記磁性半導体特性および磁化状態を満たす限りにおいては、当然用いることができる。
【００２２】
磁性半導体中に含まれる磁性元素として、遷移金属元素、希土類元素があるが、上記磁性半導体特性および磁化状態を満たせば良いのであるから、磁性元素に限定されない。
【００２３】
そのような磁性元素として、V、Cr、Mn、Fe、Co、Ni等その他の遷移金属元素、またIIIａ族のSc、Y等、および、Ce、Er等のランタノイド等の希土類元素を含んだものが好ましい。
【００２４】
さらに、上記磁性元素として、上記遷移金属元素と上記希土類元素の両方を含有するものも好ましいことは当然である。そして、実際には、母体となる半導体結晶の内部での結晶整合性、さらに所望の磁性を得る点をも考慮して、磁性元素を選択する。
【００２５】
したがって、磁性半導体として混晶化する半導体結晶と磁性元素の具体的な組み合わせは、電界によって生成、消滅できるキャリア濃度や、期待できる磁性の観点から総合的に評価して、適宜選択すれば良い。例えば、GaNとMn、GaAsとMn、GaAsとCr、CdGeP2とMn、ZnGeP2とMn、SiとCe、SiとEr等の組み合わせがあるが、これらの組み合わせに限定されるものではない。
【００２６】
なお本実施形態の場合には、スペーサ層２０の材料としては上記半導体結晶でも非磁性の金属でも良く、特に限定されるものではない。さらに、磁性体層１１の材料としては、上記磁性半導体層でも強磁性金属でも良く、さらに上記磁性元素を含有する合金あるいは化合物であっても良く、特に限定されるものではないが、磁性体層１１、１２とスペーサ層２０の境界として界面形状を壊さないものを用いれば良い。
【００２７】
本実施形態による、ゲート電極を用いた磁気抵抗効果素子の磁気感応領域サイズの制御においては、磁性半導体層１２の磁性がキャリア濃度と磁性元素の濃度に依るものなので、半導体結晶と磁性元素の組み合わせに関して特に限定するものではないが、前述の観点から総合的に評価して、適宜選択できるものである。特に、キャリア濃度の制御が広範囲で制御できるGaN（III−Ｖ族系半導体結晶）と、磁性半導体として室温を含む広い温度範囲で強磁性を呈することができるMn元素との組み合わせが好ましい。さらに、スペーサ層２０と磁性体層１１の材料としては、前述の観点から評価して、適宜選択できるものであるが、特にスペーサ層には界面形状が制御し易いGaN（III−Ｖ族系半導体結晶）を用い、低抵抗にするためにMgをドープしたGaN:Mgが好ましい。また磁性体層１１には磁性体層１２と同様にGaN:Mnとの組み合わせが好ましい。
【００２８】
しかし、前述したように、本実施形態による磁気抵抗効果素子の積層構造体は、GaN:Mn/GaN:Mg/GaN:Mnの組み合わせに限定されるものではなく、上記多種多様な様態に応じ、適宜、選択・設定されるべきものである。
【００２９】
以上説明したように、本実施形態によれば、磁気感応領域のサイズ制御を容易に行うことが可能となり、微小ビット信号を高感度で検出することができる。
【００３０】
（第１変形例）
なお、第１実施形態においては、スペーサ層２０を挟んで磁性体層１１と磁性半導体層１２ａが積層された積層構造体の周囲に絶縁体層３０を介してゲート電極３１が形成された構造となっていた。しかし、図２（ａ）に示すように、スペーサ層２０を挟んで磁性体層１１と磁性半導体層１２ａが積層された積層構造体の片側にのみゲート絶縁体層３０を介してゲート電極３１を設けた構成であっても良い。この場合、磁性半導体層１２ａは、電圧が印加されないときは、常磁性状態である。図２（ａ）は、ゲート電極３１に電圧を印加しない状態を示し、磁性半導体層１２ａが常磁性状態１３ｂであることを表している。この第１変形例の磁気抵抗効果素子において、図２（ｂ）に示すようにゲート電極に負の電圧を印加することによって、磁性半導体層１２中に含まれる伝導帯電子をゲート電極３１から遠くの領域に追いやるとともに荷電子帯正孔をゲート電極３１に近づけて伝導帯電子および荷電子帯正孔の濃度を変化させる。これにより、磁性半導体層１２の常磁性状態の領域１３ｂを縮小し、強磁性状態の領域１３ａをゲート電極３１の近くに形成する。すなわち、強磁性状態１３ａの領域のサイズを制御することが可能となり、微小ビット信号を高感度で検出することができる。
【００３１】
（第２変形例）
また、図３（ａ）に示すように、スペーサ層２０を挟んで強磁性体からなる磁性体層１１と磁性半導体層１２ｂが積層された積層構造体の片側にのみゲート絶縁体層３０を介してゲート電極３１を設けた構成であっても良い。この場合、磁性半導体層１２ｂは、電圧が印加されないときは、強磁性状態である。図３（ａ）は、ゲート電極３１に電圧を印加しない状態を示し、磁性半導体層１２ｂが強磁性状態１３ａであることを表している。この第２変形例の磁気抵抗効果素子において、図３（ｂ）に示すように正の電圧を印加することによって、磁性半導体層１２ｂ中に含まれる荷電子帯正孔をゲート電極３１から遠くに追いやるとともに伝導帯電子をゲート電極３１に近づけて伝導帯電子や荷電子帯正孔の濃度を変化させる。これにより、磁性半導体層１２ｂの強磁性状態１３ａの領域を縮小し、常磁性状態１３ｂの領域を形成する。すなわち、強磁性状態１３ａの領域サイズを制御することが可能となり、微小ビット信号を高感度で検出することができる。
【００３２】
（第２実施形態）
次に、本発明の第２実施形態による磁気抵抗効果素子を図４（ａ）、（ｂ）を参照して説明する。本実施形態による磁気抵抗効果素子の構成を図４（ａ）に示す。この実施形態による磁気抵抗効果素子は、強磁性体からなる磁性体層１１と、半導体からなるスペーサ層２０ａと、強磁性体からなる磁性層１２とが積層されている積層構造体であり、さらに、積層構造体の周囲に絶縁体層３０を介してゲート電極３１を設けた構成となっている。このようなゲート電極３１を有する積層構造体の磁気抵抗効果素子において、ゲート電極３１に電圧を印加することによって、スペーサ層２０ａ中に含まれる伝導帯電子や荷電子帯正孔の濃度を変化させ、電流導通領域のサイズを制御する構成となっている。例えば、図４（ｂ）に示すように、ゲート電極３１に電圧を印加することによって、スペーサ層２０ａ中に含まれる伝導帯電子や荷電子帯正孔の濃度を変化させ、これにより、電流導通領域２１ａを電界方向に縮小し、スペーサ層２０ａ中の電気抵抗を変化させる。なお、図４（ｂ）において、符号２１ｂは電流非導通領域を示している。
【００３３】
すなわち、本実施形態による磁気抵抗効果素子においては、ゲート電極３１に電圧を印加することによって、伝導状態が変化する。したがって、ゲート電極３１の電圧を制御することにより、導通領域のサイズを制御することができることになる。磁気抵抗効果素子の導通領域のサイズが電界方向に縮小することにより、電流が電気導通領域以外に流れないため、実効的に磁気感応領域のサイズも縮小する、すなわち狭窄されることになる。
【００３４】
本実施形態のスペーサ層２０ａにおいて、母体となる半導体は、半導体特性の点からは、外部電界により所要濃度のキャリアを生成、消滅できるものであれば良い。
【００３５】
半導体として代表的なものは、III−Ｖ族系半導体、II−VI族系半導体、IV族系半導体、カルコパイライト系半導体および非晶質系半導体であるが、外部電界により所要濃度のキャリアを生成、消滅できるものであれば良いのであるから、これらの半導体結晶に限定されない。例えばIII−Ｖ族系半導体結晶においては、GaAs、GaN、GaP、GaSb、AlAs、AlN、AlP、AlSb、InAs、InN、InP、InSb、および、これらの混晶等、II−VI族系半導体結晶においては、ZnSe、MgSe、CdSe、BeSe、ZnS、MgS、CdS、BeS、ZnTe、MgTe、CdTe、BeTe、ZnO、MgO、CdO、BeO、および、これらの混晶等、IV族系半導体結晶においては、Si、Ge、C等、および、カルコパイライト系半導体においては、CdGeP2、CdSnP2、CdSiP2、ZnGeP2、ZnSnP2、ZnSiP2等、また、非晶質系半導体においては、非晶質Si、非晶質Ge、非晶質半導体化合物などを用いることができる。
【００３６】
なかでも、III−Ｖ族系半導体結晶においては、GaAs、InAs、GaP、InP、InSb、GaN、および、これらの混晶、またII−VI族系半導体結晶においては、ZnSe、CdTe、CdS、ZnO、および、これらの混晶が好ましい。さらに、これら族系半導体結晶のほかに、VI族系半導体（Ｓｅ、Ｔｅ等）、IV−VI族系半導体（PbS、PbSe、PbTe等）有機半導体（C60フラーレン、アンドラセン、ポリアセチレン、ポリイン等）等も、上記半導体特性を満たす限りにおいては、当然用いることができる。
【００３７】
なお本実施形態の場合には、磁性体層１１、１２の材料としては上記磁性半導体結晶でも強磁性金属でも良く、第１実施形態で説明した磁性元素を含有する合金あるいは化合物であっても良く、特に限定されるものではないが、磁性体層１１、１２とスペーサ層２０ａの境界として界面形状を壊さないものを用いればよい。
【００３８】
本実施形態による磁気抵抗効果素子の磁気感応領域サイズの制御においては、スペーサ層２０ａのキャリア濃度に依るものなので、半導体結晶を特に限定するものではないが、前述の観点から総合的に評価して、適宜選択できる。特に、キャリア濃度の制御が広範囲で制御できるGaN（III−Ｖ族系半導体結晶）を用い、低抵抗にするためにMgをドープしたGaN:Mgが好ましい。さらに、磁性体層１１と磁性体層１２の材料としては、前述の観点から評価して、適宜選択できるものであるが、磁性体層１１、１２には、GaN（III−Ｖ族系半導体結晶）と磁性元素Mnとの組み合わせによるのが好ましい。
【００３９】
しかし、前述したように、本実施形態による磁気抵抗効果素子の積層構造体は、GaN:Mn/GaN:Mg/GaN:Mnの組み合わせに限定されるものではなく、上記多種多様な様態に応じ、適宜、選択・設定されるべきものである。
【００４０】
以上説明したように、本実施形態によれば、スペーサ層２０ａ中の電気導通領域のサイズの制御、すなわち磁気感応領域のサイズの制御を容易に行うことが可能となり、微小ビット信号を高感度で検出することができる。
（第１変形例）
なお、第２実施形態では、半導体からなるスペーサ層２０ａを挟んで磁性体層１１と磁性層１２が積層された積層構造体の両側に絶縁体層３０を介してゲート電極３１が形成された構造となっていた。しかし、図５（ａ）に示すように、磁性体層１１と磁性体層１２間に高抵抗の半導体からなるスペーサ層２０ｂが設けられた積層構造体の片側にのみゲート絶縁体層３０を介してゲート電極３１を設けた構成であっても良い。図５（ａ）は、ゲート電極３１に電圧を印加しない状態を示し、このとき、スペーサ層２０ｂが高抵抗状態となっており、スペーサ層２０ｂの全領域で電流が流れない状態にあることを示している。この第１変形例の磁気抵抗効果素子において、図５（ｂ）に示すようにゲート電極に電圧を印加することによって、スペーサ層２０ｂ中の伝導帯電子や荷電子帯正孔の濃度を変化させ、スペーサ層２０ｂの電気導通領域２１ａを新たに形成し、これにより電気導通領域２１ａのサイズを制御することが可能となる。この結果、磁気感応領域も小さくすることが可能となり、微小ビット信号を高感度で検出することができる。
【００４１】
（第２変形例）
また、図６（ａ）に示すように、半導体からなるスペーサ層２０ｃを挟んで磁性体層１１と磁性体層１２が積層された積層構造体の片側にのみゲート絶縁体層３０を介してゲート電極３１を設けた構成であっても良い。この場合、スペーサ層２０ｃは、電圧が印加されないときは低抵抗となる半導体から構成されている。図６（ａ）は、ゲート電極３１に電圧を印加状態で、スペーサ層２０ｃの全領域が電気導通領域となる状態を示している。図６（ｂ）に示すように、電圧を印加することによって、スペーサ層２０ｃ中の伝導帯電子や荷電子帯正孔の濃度を変化させ、スペーサ層２０ｃの電気導通領域２１ａを縮小し、電気導通領域２１ａのサイズを制御することが可能となる。この結果、磁気感応領域も小さくすることが可能となり、微小ビット信号を高感度で検出することができる。
【００４２】
以上第１および第２の実施形態で説明したように、磁気抵抗効果素子のゲート電極を用いた磁気感応領域のサイズ制御は、加工によるサイズ制御を必要としないので、従来の磁気抵抗効果素子に比べて磁気感応領域のサイズを小さくすることができる。
【００４３】
次に、本発明による磁気抵抗効果素子の実施例を図７乃至図１７を参照して説明する。なお、下記の実施例においては、磁気抵抗効果素子の製造は図７乃至図９の製造工程断面図にしたがって行われる。
【００４４】
（実施例１）
まず、アンモニアを窒素源として用いた分子線エピタキシー装置によって、GaN:Mgからなるドープ基板４０を８００℃で３０分アニールし、アニール終了後、基板温度を７００℃に降温して、GaNバッファー層（図示せず）を堆積した。この時の金属Gaセル温度は900℃で、アンモニアをクラッキングせずに５ｓｃｃｍ流した。堆積終了後、直ちにGaN:Mnからなる磁化自由層となる磁性半導体層１２の作製に移行した。このプロセスは８００℃に加熱された金属Mnセルのシャッターを開けて、Ga、アンモニアと同時に供給することで作製した。堆積した膜厚は１０ｎｍである。
【００４５】
次に、Mnセルのシャッターを閉じて、直ちに３３０℃に加熱したMgセルのシャッターを開けて、スペーサ層として機能するGaN:Mgからなる非磁性層２０を４ｎｍ堆積し、続いてMgセルのシャッターを閉じて、直ちに９００℃に加熱された金属Mnセルのシャッターを開けて、GaN:Mnからなる磁性半導体層１１を１０ｎｍ堆積し、磁気抵抗効果膜を作製した。堆積速度は、約８０ｎｍ／ｈである。
【００４６】
その後、分子線エピタキシー装置から取り出しスパッタ装置にて、磁気抵抗効果膜上に磁化固着層１１の磁化を固着するPtMnからなる反強磁性層４２を２０ｎｍ堆積し、さらに上部電極膜４４（下からTa３ｎｍ/Cu２０ｎｍ/Ta５ｎｍ）を堆積した（図７（ａ）参照）。
【００４７】
次に、上部電極膜４４上にフォトレジストあるいは電子ビーム用レジストを用いてＴ型のマスク４６を形成した。レジストマスク４６の幅は１５０ｎｍとした（図７（ｂ）参照）。
【００４８】
次に、このマスク４６越しにイオンミリングにて上部電極膜４４、PtMn膜４２、
磁性半導体層１１、スペーサ層２０、磁性半導体層１２、および基板４０を一括でパターニングする（図７（ｃ）参照）。このとき、基板４０がエッチングされるまでパターニングするのは、磁化自由層（フリー層とも云う）となる磁性半導体層１２の側部に後述のゲート電極３１を形成し、十分なゲート電圧を印加可能とするためである。
【００４９】
続いて、マスク４６をそのままにして積層方向の側面（４面とも）に斜め方向からSiO2からなる絶縁体層３０を５０ｎｍ堆積する（図８（ａ）参照）。その後、絶縁体層３０上（４面とも）にゲート電極膜として機能するCoPtからなるハードマグネット層３１を１００ｎｍ堆積し（図８（ｂ）参照）、アルミナ膜４８を２０ｎｍ堆積する（図８（ｃ）参照）。
【００５０】
続いて、マスク４６を有機溶剤にてリフトオフし（図９（ａ）参照）、NiFeからなる膜厚１μｍの上シールド膜５０を形成し（図９（ｂ）参照）、最後に、基板４０に下電極膜５２（下からTa３ｎｍ/Cu２０ｎｍ/Ta５ｎｍ）、NiFeからなる膜厚１μｍの下シールド膜５４を順次堆積する（図９（ｃ）参照）。
【００５１】
このようにして形成した磁気抵抗効果素子の磁化自由層１２付近の断面形状を図１０に示す。積層構造（図１０（ａ））の側面一面を削り磁気抵抗効果素子の膜部分を露出させ（図１０（ｂ））、露出した面にSiO2からなる絶縁層を２ｎｍ堆積した（図１０（ｃ））。ハードバイアス方向（ハードマグネット層３１は１面のみ図示、他の２面とも同じ方向にバイアスしている）、磁化固着層（ピン層とも云う）１１の磁化方向、および磁化自由層１２の磁気情報に対する磁化方向の状態を図１０（ｄ）に示している。磁化固着層１１と、磁化自由層１２およびハードマグネット層３１との間では磁化方向が９０度になるようにしてある。
【００５２】
このようにして作製した磁気抵抗効果素子をＸ−Ｙ方向に動作可能なピエゾ素子上に接続し、ゲート電極に印加する電圧を制御しながら、GaN基板４０と上部電極４４との間における抵抗測定をしながら、約１０ｎｍサイズの分散された磁気ビットの磁気情報観察を行った（図１１参照）。その結果、ゲート電極３１に対し電圧印加していない時には、分解能が悪く磁気ビットの観察ができなかったが、ゲート電極３１に印加する電圧に対して、磁気媒体１００に記憶された磁気ビットの分解能変化が観察された。＋１０Ｖの電圧の印加で磁気媒体１００に記憶された磁気ビットを観察できる分解能を有していた。
【００５３】
（実施例２）
実施例１と同様に、アンモニアを窒素源として用いた分子線エピタキシー装置にて、GaN:Mgからなるドープ基板４０を８００℃で３０分アニールし、アニール終了後、基板温度を７００℃に降温して、GaNバッファー層を堆積した。この時の金属Gaセル温度は９００℃で、アンモニアをクラッキングせずに５ｓｃｃｍ流した。堆積終了後、直ちにGaN:Mnからなる磁性半導体層１２の作製に移行した。このプロセスは７５０℃に加熱された金属Mnセルのシャッターを開けて、Ga、アンモニアと同時に供給することで作製した。堆積した膜厚は１０ｎｍである。次に、Mnセルのシャッターを閉じて、直ちに３３０℃に加熱したMgセルのシャッターを開けて、スペーサ層として機能するGaN:Mgからなる非磁性層２０を４ｎｍ堆積し、続いてMgセルのシャッターを閉じて、直ちに９００℃に加熱された金属Mnセルのシャッターを開けて、GaN:Mnからなる磁化固着層となる磁性半導体層１１を１０ｎｍ堆積し、磁気抵抗効果素子部を作製した。堆積速度は、約８０ｎｍ／ｈである。その後、分子線エピタキシー装置から取り出しスパッタ装置にて、磁気抵抗効果素子上に磁化固着層となる磁性半導体層１１の磁化を固定するPtMnからなる反強磁性層４２を２０ｎｍ堆積し、さらに上部電極膜（下からTa３ｎｍ/Cu２０ｎｍ/Ta５ｎｍ）４４を堆積した。
【００５４】
次に実施例１と同様のプロセスを実施し、ゲート電極３１となるハードバイアス層は一面にのみ堆積している。形成した構造の磁化自由層１２付近の断面形状を図１２に示す。積層構造（図１２（ａ）参照）の側面一面を削り磁気抵抗効果膜部分を露出させ（図１２（ｂ）参照）、露出した面にSiO2からなる絶縁層６２を２ｎｍ堆積した（図１２（ｃ））。
【００５５】
実施例１と同様に測定を行った結果、−９Ｖの電圧の印加で磁気媒体１００に記憶された磁気ビットを観察できる分解能を有していた（図１３参照）。
【００５６】
（実施例３）
実施例１と同様に、アンモニアを窒素源として用いた分子線エピタキシー装置にて、GaN:Mgからなるドープ基板４０を８００℃で３０分アニールし、アニール終了後、基板温度を７００℃に降温して、GaNからなるバッファー層を堆積した。この時の金属Gaセル温度は９００℃で、アンモニアをクラッキングせずに５ｓｃｃｍ流した。堆積終了後、直ちにGaN:Mnからなる磁性半導体層１２の作製に移行した。このプロセスは８００℃に加熱された金属Mnセルのシャッターを開けて、Ga、アンモニアと同時に供給することで作製した。堆積した膜厚は１０ｎｍである。次に、Mnセルのシャッターを閉じて、直ちに３３０℃に加熱したMgセルのシャッターを開けて、スペーサ層として機能するGaN:Mgからなる非磁性層２０を４ｎｍ堆積し、続いてMgセルのシャッターを閉じて、直ちに９００℃に加熱された金属Mnセルのシャッターを開けて、GaN:Mnからなる磁性半導体層１１を１０ｎｍ堆積し、磁気抵抗効果膜を作製した。堆積速度は、約８０ｎｍ／ｈである。
【００５７】
その後、分子線エピタキシー装置から取り出しスパッタ装置にて、磁気抵抗効果膜上に、磁気固着層となる磁性半導体層１１の磁化を固着するPtMnからなる反強磁性層４２を２０ｎｍ堆積し、さらに上部電極膜（下からTa３ｎｍ/Cu２０ｎｍ/Ta５ｎｍ）を堆積した。
【００５８】
次に、実施例１と同様のプロセスを実施し、ゲート電極となるハードバイアス層３１は一面にのみ堆積している。形成した構造のフリー層１２付近の断面形状を図１４に示す。積層構造（図１４（ａ）参照）の側面一面を削り磁気抵抗効果膜部分を露出させ（図１４（ｂ）参照）、露出した面にSiO2からなる絶縁層６４を２ｎｍ堆積した（図１４（ｃ））。
【００５９】
実施例１と同様に測定を行った結果、＋１５Ｖの電圧の印加で磁気媒体１００に記憶された磁気ビットを観察できる分解能を有していた（図１５参照）。
【００６０】
（実施例４）
実施例１と同様に、アンモニアを窒素源として用いた分子線エピタキシー装置にて、GaN:Mgからなるドープ基板４０を８００℃で３０分アニールし、アニール終了後、基板温度を７００℃に降温して、GaNバッファー層を堆積した。この時の金属Gaセル温度は９００℃で、アンモニアをクラッキングせずに５ｓｃｃｍ流した。堆積終了後、直ちにGaN:Mnからなる磁性半導体層１２の作製に移行した。このプロセスは７５０℃に加熱された金属Mnセルのシャッターを開けて、Ga、アンモニアと同時に供給することで作製した。堆積した膜厚は１０ｎｍである。
【００６１】
次に、Mnセルのシャッターを閉じて、直ちに３３０℃に加熱したMgセルのシャッターを開けて、スペーサ層として機能するGaN:Mgからなる非磁性層２０を４ｎｍ堆積し、続いてMgセルのシャッターを閉じて、直ちに９００℃に加熱された金属Mnセルのシャッターを開けて、GaN:Mnからなる磁性半導体層１１を１０ｎｍ堆積し、磁気抵抗効果膜を作製した。堆積速度は、約８０ｎｍ／ｈである。その後、分子線エピタキシー装置から取り出し、スパッタ装置にて、磁気抵抗効果膜上に磁化固着層１１の磁化を固着するPtMnからなる反強磁性層４２を２０ｎｍ堆積し、さらに上部電極膜（下からTa３ｎｍ/Cu２０ｎｍ/Ta５ｎｍ）４４を堆積した。
【００６２】
次に、実施例１と同様のプロセスを実施した。形成した構造のフリー層１２付近の断面形状を図１６に示す。積層構造（図１６（ａ）参照）の側面一面を削り磁気抵抗効果膜部分を露出させ（図１６（ｂ）参照）、露出した面にSiO2からなる絶縁層６６を２ｎｍ堆積し（図１６（ｃ）参照）、堆積した絶縁層６６上にTaからなるゲート電極膜３１ａを５ｎｍ堆積し（図１６（ｄ）参照）、絶縁層６８を２ｎｍ堆積した（図１６（ｅ）参照）。
【００６３】
実施例１と同様に測定を行った結果、−５Ｖの電圧の印加で磁気媒体１００に記憶された磁気ビットを観察できる分解能を有していた（図１７参照）。
【００６４】
（実施例５）
アンモニアを窒素源として用いた分子線エピタキシー装置にて、GaN:Mgからなるドープ基板４０を８００℃で３０分アニールし、アニール終了後、基板温度を７００℃に降温して、GaNバッファー層を堆積した。この時の金属Gaセル温度は９００℃で、アンモニアをクラッキングせずに５ｓｃｃｍ流した。堆積終了後、直ちにGaN:Mnからなる磁性半導体層１２の作製に移行した。このプロセスは９００℃に加熱された金属Mnセルのシャッターを開けて、Ga、アンモニアと同時に供給することで作製した。堆積した膜厚は１０ｎｍである。次に、Mnセルのシャッターを閉じて、直ちに、３００℃に加熱したMgセルのシャッターを開けて、スペーサ層として機能するGaN:Mgからなる非磁性層２０を４ｎｍ堆積し、続いてMgセルのシャッターを閉じて、直ちに９００℃に加熱された金属Mnセルのシャッターを開けて、GaN:Mnからなる磁性半導体層１１を１０ｎｍ堆積し、磁気抵抗効果膜を作製した。堆積速度は、約８０ｎｍ／ｈである。その後、分子線エピタキシー装置から取り出しスパッタ装置にて、磁気抵抗効果膜上に、磁化固着層１１の磁化を固着するPtMnからなる反強磁性層４２を２０ｎｍ堆積し、さらに上部電極膜（下からTa３ｎｍ/Cu２０ｎｍ/Ta５ｎｍ）４４を堆積した。
【００６５】
実施例１と同様のプロセスを実施し、実施例１と同様に測定を行った結果、＋１３Ｖの電圧の印加で磁気媒体に記憶された磁気ビットを観察できる分解能を有していた。測定中の概略図は図１１と同様である。
【００６６】
（実施例６）
アンモニアを窒素源として用いた分子線エピタキシー装置にて、GaN:Mgからなるドープ基板４０を８００℃で３０分アニールし、アニール終了後基板温度を７００℃に降温して、GaNバッファー層を堆積した。この時の金属Gaセル温度は９００℃で、アンモニアをクラッキングせずに５ｓｃｃｍ流した。堆積終了後、直ちにGaN:Mnからなる磁性半導体層１２の作製に移行した。このプロセスは９００℃に加熱された金属Mnセルのシャッターを開けて、Ga、アンモニアと同時に供給することで作製した。堆積した膜厚は１０ｎｍである。次に、Mnセルのシャッターを閉じて、直ちに、２７０℃に加熱したMgセルのシャッターを開けて、スペーサ層として機能するGaN:Mgからなる非磁性層を４ｎｍ堆積し、続いて９００℃に加熱された金属Mnセルのシャッターを開けて、直ちにGaN:Mnからなる磁性半導体層１１を１０ｎｍ堆積し、磁気抵抗効果膜を作製した。堆積速度は、約８０ｎｍ／ｈである。その後、分子線エピタキシー装置から取り出しスパッタ装置にて、磁気抵抗効果膜上にPtMnからなる反強磁性層４２を２０ｎｍ堆積し、さらに上部電極膜（下からTa３ｎｍ/Cu２０ｎｍ/Ta５ｎｍ）４４を堆積した。
【００６７】
実施例２と同様のプロセスを実施し、実施例１同様に測定を行った結果、−１０Ｖの電圧の印加で磁気媒体に記憶された磁気ビットを観察できる分解能を有していた。測定中の概略図は図１３と同様である。
【００６８】
（実施例７）
アンモニアを窒素源として用いた分子線エピタキシー装置にて、GaN:Mgからなるドープ基板４０を８００℃で３０分アニールし、アニール終了後、基板温度を７００℃に降温して、GaNバッファー層を堆積した。この時の金属Gaセル温度は９００℃で、アンモニアをクラッキングせずに５ｓｃｃｍ流した。堆積終了後、直ちにGaN:Mnからなる磁性半導体層１２の作製に移行した。このプロセスは９００℃に加熱された金属Mnセルのシャッターを開けて、Ga、アンモニアと同時に供給することで作製した。堆積した膜厚は１０ｎｍである。次に、Mnセルのシャッターを閉じて、直ちに、３００℃に加熱したMgセルのシャッターを開けて、スペーサ層として機能するGaN:Mgからなる非磁性層２０を４ｎｍ堆積し、続いてMgセルのシャッターを閉じて、直ちに９００℃に加熱された金属Mnセルのシャッターを開けて、GaN:Mnからなる磁性半導体層１１を１０ｎｍ堆積し、磁気抵抗効果膜を作製した。堆積速度は、約８０ｎｍ／ｈである。その後、分子線エピタキシー装置から取り出しスパッタ装置にて、磁気抵抗効果膜上にPtMnからなる反強磁性層４２を２０ｎｍ堆積し、さらに上部電極膜（下からTa３ｎｍ/Cu２０ｎｍ/Ta５ｎｍ）を堆積した。
【００６９】
実施例３と同様のプロセスを実施し、実施例１と同様に測定を行った結果、＋１８Ｖの電圧の印加で磁気媒体に記憶された磁気ビットを観察できる分解能を有していた。測定中の概略図は図１５と同様である。
【００７０】
（実施例８）
アンモニアを窒素源として用いた分子線エピタキシー装置にて、GaN:Mgからなるドープ基板４０を８００℃で３０分アニールし、アニール終了後、基板温度を７００℃に降温して、GaNバッファー層を堆積した。この時の金属Gaセル温度は９００℃で、アンモニアをクラッキングせずに５ｓｃｃｍ流した。堆積終了後、直ちにGaN:Mnからなる磁性半導体層１２の作製に移行した。このプロセスは９００℃に加熱された金属Mnセルのシャッターを開けて、Ga、アンモニアと同時に供給することで作製した。堆積した膜厚は１０ｎｍである。次に、Mnセルのシャッターを閉じて、直ちに、２７０℃に加熱したMgセルのシャッターを開けて、スペーサ層として機能するGaN:Mgからなる非磁性層２０を４ｎｍ堆積し、続いて９００℃に加熱された金属Mnセルのシャッターを開けて、直ちにGaN:Mnからなる磁性半導体層１１を１０ｎｍ堆積し、磁気抵抗効果膜を作製した。堆積速度は、約８０ｎｍ／ｈである。その後、分子線エピタキシー装置から取り出しスパッタ装置にて、磁気抵抗効果膜上にPtMnからなる反強磁性層４２を２０ｎｍ堆積し、さらに上部電極膜（下からTa３ｎｍ/Cu２０ｎｍ/Ta５ｎｍ）４４を堆積した。
【００７１】
実施例４と同様のプロセスを実施し、実施例１と同様に測定を行った結果、−７Ｖの電圧の印加で磁気媒体に記憶された磁気ビットを観察できる分解能を有していた。分解能を有していた。測定中の概略図は図１７と同様である。
【００７２】
（実施例９）
図１８に示すように、実施例４のハードバイアス層３１に＋１１Ｖを印加し、ゲート電極３１ａに−５Ｖの電圧を印加した状態で、実施例１と同様に測定を行った結果、磁気媒体に記憶された磁気ビットを観察できる分解能を有していた。
【００７３】
（実施例１０）
図１８に示す実施例９の測定の場合と同様に、実施例８のハードバイアス層３１に＋１３Ｖを印加し、ゲート電極３１ａに−７Ｖの電圧を印加した状態で、実施例１と同様に測定を行った結果、磁気媒体に記憶された磁気ビットを観察できる分解能を有していた。
【００７４】
なお、上記実施例１乃至実施例１０においては、磁化固着層となる磁性体層１１が上電極４４側に、磁化自由層となる磁性体層１２が下電極５２側に設けられていたが、磁化固着層となる磁性体層１１を下電極５２側に、磁化自由層となる磁性体層１２を上電極４４側に設けても良い。
【００７５】
【発明の効果】
以上述べたように、本発明によれば、微小なビット信号を高感度で検出することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による磁気抵抗効果素子の構成を示す断面図。
【図２】第１実施形態の第１変形例の構成を示す断面図。
【図３】第１実施形態の第２変形例の構成を示す断面図。
【図４】本発明の第２実施形態による磁気抵抗効果素子の構成を示す断面図。
【図５】第２実施形態の第１変形例の構成を示す断面図。
【図６】第２実施形態の第２変形例の構成を示す断面図。
【図７】本発明の磁気抵抗効果素子の製造過程を示す工程断面図。
【図８】本発明の磁気抵抗効果素子の製造過程を示す工程断面図。
【図９】本発明の磁気抵抗効果素子の製造過程を示す工程断面図。
【図１０】本発明の磁気抵抗効果素子のフリー層付近での製造工程を説明する図。
【図１１】図１０に示す製造工程によって製造された磁気抵抗効果素子の微小ビット検出を説明する図。
【図１２】本発明の磁気抵抗効果素子のフリー層付近での製造工程を説明する図。
【図１３】図１２に示す製造工程によって製造された磁気抵抗効果素子の微小ビット検出を説明する図。
【図１４】本発明の磁気抵抗効果素子のフリー層付近での製造工程を説明する図。
【図１５】図１４に示す製造工程によって製造された磁気抵抗効果素子の微小ビット検出を説明する図。
【図１６】本発明の磁気抵抗効果素子のフリー層付近での製造工程を説明する図。
【図１７】図１６に示す製造工程によって製造された磁気抵抗効果素子の微小ビット検出を説明する図。
【図１８】実施例９および１０の微小ビット検出を説明する図。
【符号の説明】
１１、１２  磁性体層
１２ａ  磁性半導体層
１３ａ  強磁性磁化領域
１３ｂ  常磁性磁化領域
２０  スペーサ層
２１ａ  電流導通領域
２１ｂ  電流非導通領域
３０  絶縁層
３１  ゲート電極
４２  反強磁性膜
４４  上部電極層
５２  下部電極層
【図１】
0003643823.tif 000002
【図２】
0003643823.tif 000003
【図３】
0003643823.tif 000004
【図４】
0003643823.tif 000005
【図５】
0003643823.tif 000006
【図６】
0003643823.tif 000007
【図７】
0003643823.tif 000008
【図８】
0003643823.tif 000009
【図９】
0003643823.tif 000010
【図１０】
0003643823.tif 000011
【図１１】
0003643823.tif 000012
【図１２】
0003643823.tif 000013
【図１３】
0003643823.tif 000014
【図１４】
0003643823.tif 000015
【図１５】
0003643823.tif 000016
【図１６】
0003643823.tif 000017
【図１７】
0003643823.tif 000018
【図１８】
0003643823.tif 000019