(57)【特許請求の範囲】
【請求項１】
導電性半導体基板上に一導電型の第一の半導体層及びノンドープの第二の半導体層及び一導電型高不純物濃度の第三の半導体層を順に積層形成する工程と、
次いで、第三の半導体層上に絶縁膜を形成してから該絶縁膜に開口を該開口のサイズに比較して大きいピッチをもって配列形成する工程と、
次いで、前記開口を介しエッチングを行って第三の半導体層から第二の半導体層内に達し且つ該開口に比較して大きいサイズをもつ正四面体溝（ＴＳＲ）を形成する工程と、
次いで、前記正四面体溝内に電子親和力が大きい一導電型チャネル層及び一導電型チャネル層に比較して電子親和力が小さい第一のバリヤ層及び第一のバリヤ層に比較して電子親和力が大きい電子蓄積層及び電子蓄積層に比較して電子親和力が小さい第二のバリヤ層を順に積層再成長する工程と、
次いで、前記正四面体溝の先端に位置する電子蓄積層の一部である量子ドットに対向するゲート電極を第二のバリヤ層上に形成する工程と、
次いで、前記積層再成長させた各半導体層をゲート電極と同パターンにメサ・エッチングする工程と、
次いで、ドレイン電極をゲート電極の周囲に表出されている第三の半導体層上に、また、ソース電極を導電性半導体基板裏面にそれぞれ形成する工程と
が含まれてなることを特徴とする半導体記憶装置の製造方法。
【請求項２】
正四面体溝を形成する際のマスクとして用いた絶縁膜の開口を介して該正四面体溝内に一導電型チャネル層及び第一のバリヤ層及び電子蓄積層及び第二のバリヤ層を順に積層再成長してから同じく該絶縁膜の開口を介してゲート電極材料の被着を行って該正四面体溝の先端に位置する電子蓄積層の一部である量子ドットに対向するゲート電極を第二のバリヤ層上に形成すること
を特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
正四面体溝内に積層再成長した各半導体層をゲート電極と自己整合でメサ・エッチングしてから同じくゲート電極と自己整合でドレイン電極を第三の半導体層上に形成することを特徴とする請求項１或いは２記載の半導体記憶装置の製造方法。
【請求項４】
ドレイン電極を形成してから該ドレイン電極と自己整合で第三の半導体層表面からメサ・エッチングを行って素子間分離を行うこと
を特徴とする請求項１乃至３の何れか１記載の半導体記憶装置の製造方法。
【請求項５】
正四面体溝内に積層再成長した各半導体層をゲート電極と自己整合でメサ・エッチングした後、該メサの側面に絶縁膜からなるサイド・ウォールを形成してからゲート電極と自己整合でドレイン電極を第三の半導体層上に形成すること
を特徴とする請求項１或いは２或いは４記載の半導体記憶装置の製造方法。
【請求項６】
正四面体溝の形成及び各半導体層の積層再成長及びゲート電極の形成にマスクとして用いた絶縁膜の開口を拡大してからゲート電極と自己整合でドレイン電極を第三の半導体層上に形成すること
を特徴とする請求項１乃至５の何れか１記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティング・ゲートをもち低消費電力で高密度化が可能なフラッシュ・メモリを含む半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、フローティング・ゲートをもつフラッシュ・メモリに於いては、電荷を蓄積する為のフローティング半導体層のサイズを小さくし、究極的には量子ドットとすることで消費電力の低減、及び、高密度集積化が可能となる。
【０００３】
この電荷を蓄積する為の量子ドットをもつフラッシュ・メモリを制御性良く作成する技術として、ＴＳＲ（ｔｅｔｒａｈｅｄｒａｌ  ｓｈａｐｅｄ  ｒｅｃｅｓｓ）構造にフローティング半導体層を含むヘテロ接合を再成長させる技術が知られている。
【０００４】
図１０乃至図１３はＴＳＲ構造を用いるフラッシュ・メモリに関する先行技術を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図及び要部切断説明図（図１３）である（要すれば、先行技術として「特願平９−３１１７０１号」を参照）。
【０００５】
図１０（Ａ）参照
１０−（１）
ｎ型半導体基板１上にｎ型半導体層（第一の半導体層）２、ノンドープ半導体層（第二の半導体層）３、ｎ型半導体層（第三の半導体層）４を形成する。
【０００６】
各半導体部分の主要なデータは、
▲１▼  ｎ型半導体基板１
材料：半絶縁性ＧａＡｓ
▲２▼  ｎ型半導体層２
材料：ｎ−ＧａＡｓ
不純物：Ｓｅ
不純物濃度：５×１０18〔cm-3〕
▲３▼  ノンドープ半導体層３
材料：ｉ−ＧａＡｓ
▲４▼  ｎ型半導体層４
材料：ｎ−ＧａＡｓ
不純物：Ｓｅ
不純物濃度：５×１０18〔cm-3〕
【０００７】
図１０（Ｂ）参照
１０−（２）
プラズマＣＶＤ（ｐｌａｓｍａ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さが２００〔ｎｍ〕のＳｉＯ2 
からなる絶縁膜５を形成する。
【０００８】
１０−（３）
電子ビーム・リソグラフィ技術を適用することに依り、ＳｉＯ2 からなる絶縁膜５に直径が１〔μｍ〕程度である開口５Ａを形成する。
【０００９】
図１１（Ａ）参照
１１−（１）
エッチャントをブロムメタノールとするウエット・エッチング法を適用することに依り、開口５Ａを介してｎ型半導体層４とノンドープ半導体層３の異方性エッチングを行ない、開口５Ａよりも大きいサイズの正四面体溝（ＴＳＲ）
３Ａを形成する。
【００１０】
図１１（Ｂ）参照
１１−（２）
ＭＯＶＰＥ（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）法を適用することに依り、電子親和力が大きいｎ型半導体層（チャネル層）６、半導体層６に比較して電子親和力が小さいノンドープ半導体層（第一のバリヤ層）７、半導体層７に比較して電子親和力が大きいノンドープ半導体層（電子蓄積層）８、ノンドープ半導体層８に比較して電子親和力が小さいノンドープ半導体層（第二のバリヤ層）９を形成する。
【００１１】
各半導体部分の主要なデータは、
▲１▼  ｎ型半導体層（チャネル層）６
材料：ｎ型ＩｎＧａＡｓ
不純物：Ｓｅ
不純物濃度：１×１０18〔cm-3〕
厚さ：１５〔ｎｍ〕
▲２▼  ノンドープ半導体層（第一のバリヤ層）７
材料：ｉ−ＡｌＧａＡｓ
厚さ：１５〔ｎｍ〕
▲３▼  ノンドープ半導体層（電子蓄積層）８
材料：ｉ−ＩｎＧａＡｓ
厚さ：５〔ｎｍ〕
▲４▼  ノンドープ半導体層（第二のバリヤ層）９
材料：ｉ−ＡｌＧａＡｓ
厚さ：１０〔ｎｍ〕
【００１２】
図１２（Ａ）参照
１２−（１）
リソグラフィ技術、及び、真空蒸着法などを適用することに依り、正四面体溝３Ａの周囲に在る絶縁膜５の一部を除去して表出させたｎ型半導体層４上及びｎ型半導体基板１の裏面に厚さが５０〔ｎｍ〕／２００〔ｎｍ〕のＡｕＧｅ／Ａｕからなるドレイン電極１０及びソース電極１１を形成して、温度４５０〔℃〕、１〔分〕間の合金化熱処理を行う。
【００１３】
図１２（Ｂ）参照
１２−（２）
真空蒸着法及びリソグラフィ技術などを適用することに依り、厚さが２００〔ｎｍ〕のＡｌからなるゲート電極１２を形成する。
【００１４】
図１３（Ａ）及び（Ｂ）参照
１３−（１）
素子の周辺に於いて、表面から第一の半導体層であるｎ型半導体層２内に達するメサ・エッチングを行って素子間を分離する。
【００１５】
前記したＴＳＲ構造を用いて半導体記憶装置を製造する場合、ＴＳＲのサイズを微細化すると共に配列ピッチを縮小することでフラッシュ・メモリの高集積化が可能になり、また、その場合、電子蓄積層であるノンドープ半導体層８の底部分に生成されるフローティング量子ドットのサイズは変わらずにＴＳＲのファセット面（傾斜面）に於ける面積のみが小さくなるので、フローティング量子ドットに電子を出し入れする際、ＴＳＲのファセット面に形成されている量子井戸層を介して流れる電流、即ち、前記フローティング量子ドットに流れることなく、ファセット面に於ける第一のバリヤ層であるノンドープ半導体層７、電子蓄積層であるノンドープ半導体層８、第二のバリヤ層であるノンドープ半導体層９を経てチャネル層であるｎ型半導体層６に流れてしまう電流は少なくなり、従って、消費電力を低減することができる。
【００１６】
従来、前記説明したような微細ＴＳＲ構造を制御性良く作成する為の技術としては、ＴＳＲサイズ、及び、ＴＳＲ配列ピッチを共に縮小する方法、並びに、ＴＳＲ配列ピッチを変えずにＴＳＲサイズのみを縮小する方法が知られている。
【００１７】
ＴＳＲサイズ、及び、ＴＳＲ配列ピッチを共に縮小する方法では、メモリのドレイン電極１０を形成する為マスク位置合わせ余裕が少なくなり、メモリを製造する際の歩留りが悪くなる旨の問題がある。
【００１８】
また、ＴＳＲ配列ピッチを変えずにＴＳＲサイズのみを縮小する方法では、ヘテロ接合を生成させる各半導体層を再成長させる速度を十分に遅くしないと、再成長させる半導体層の層厚を正確に制御することが困難であり、しかも、配列ピッチが変化しない為、高集積化することができない旨の問題がある。
【００１９】
【発明が解決しようとする課題】
本発明では、ＴＳＲ構造を用いたフラッシュ・メモリに於ける書き込み時及び消去時の消費電力を低減させ、また、微細構造形成の制御性を向上して高密度化及び製造歩留りの向上を実現させようとする。
【００２０】
【課題を解決するための手段】
本発明では、等方性エッチングに依ってマスク膜に微細な開口を形成し、その開口を介して各半導体層の異方性エッチングを行って前記開口に比較して大きいサイズのＴＳＲを形成する点では先行技術と変わりないが、その後、マスクを残したまま、量子井戸構造の形成及びゲート電極用金属膜の形成を行うことで、フローティング量子ドット及びその近傍にのみ対応するゲート電極を自己整合的に形成し、更に、そのゲート電極をマスクに自己整合的にファセット面の量子井戸構造をエッチングすることが基本になっている。
【００２１】
そのようにすると、ゲート電極は当初に形成したマスク膜に於ける開口に近い大きさの微細なものとなり、また、その下に在る量子井戸構造も同じ大きさとなるのであるから、フローティング量子ドットに電子を出し入れする際、必要な電流に並行して量子井戸を流れる電流は著しく少なくなり、メモリ動作時に於ける消費電力は低減される。
【００２２】
この他、若干の工程増加にはなるが、前記基本の手段に平坦化する為の研磨工程を付加することで、ドレイン電極形成時に十分な位置合わせ精度を確保できるようにしたり、或いは、ゲート電極に自己整合的にドレイン電極を形成できるようにして製造歩留りを向上することが可能である。
【００２３】
前記したところから、本発明に依る半導体記憶装置の製造方法に於いては、
（１）
導電性半導体基板（例えばｎ−ＧａＡｓ基板２１）上に一導電型の第一の半導体層（例えばｎ−ＧａＡｓ層２２）及びノンドープの第二の半導体層（例えばｉ−ＧａＡｓ層２３）及び一導電型高不純物濃度の第三の半導体層（例えばｎ−ＧａＡｓ層２４）を順に積層形成する工程と、次いで、第三の半導体層上に絶縁膜（例えばＳｉＯ2 からなる絶縁膜２５）を形成してから該絶縁膜に開口（例えば開口２５Ａ）を該開口のサイズに比較して大きいピッチをもって配列形成する工程と、次いで、前記開口を介しエッチングを行って第三の半導体層から第二の半導体層内に達し且つ該開口に比較して大きいサイズをもつ正四面体溝（ＴＳＲ）（例えば正四面体溝（ＴＳＲ）２３Ａ）を形成する工程と、次いで、前記正四面体溝内に電子親和力が大きい一導電型チャネル層（例えばｎ−ＩｎＧａＡｓからなるチャネル層２６）及び一導電型チャネル層に比較して電子親和力が小さい第一のバリヤ層（例えばｉ−ＡｌＧａＡｓからなる第一のバリヤ層２７）及び第一のバリヤ層に比較して電子親和力が大きい電子蓄積層（例えばｉ−ＩｎＧａＡｓからなる電子蓄積層２８）及び電子蓄積層に比較して電子親和力が小さい第二のバリヤ層（例えばｉ−ＡｌＧａＡｓからなる第二のバリヤ層２９）を順に積層再成長する工程と、次いで、前記正四面体溝の先端に位置する電子蓄積層の一部である量子ドット（例えば量子ドット２８Ｄ）に対向するゲート電極（例えばゲート電極３０）を第二のバリヤ層上に形成する工程と、次いで、前記積層再成長させた各半導体層をゲート電極と同パターンにメサ・エッチングする工程と、次いで、ドレイン電極（例えばドレイン電極３１）をゲート電極の周囲に表出されている第三の半導体層上に、また、ソース電極（例えばソース電極３２）を導電性半導体基板裏面にそれぞれ形成する工程とが含まれてなることを特徴とするか、又は、
【００２４】
（２）
前記（１）に於いて、正四面体溝（例えば正四面体溝２３Ａ）を形成する際のマスクとして用いた絶縁膜（例えば絶縁膜２５）の開口（例えば開口２５Ａ）を介して該正四面体溝内に一導電型チャネル層（例えばチャネル層２６）及び第一のバリヤ層（例えばバリヤ層２７）及び電子蓄積層（例えば電子蓄積層２８）及び第二のバリヤ層（例えばバリヤ層２９）を順に積層再成長してから同じく該絶縁膜の開口を介してゲート電極材料（例えばＡｌ等）の被着を行って該正四面体溝の先端に位置する電子蓄積層の一部である量子ドット（例えば量子ドット２８Ｄ）に対向するゲート電極（例えばゲート電極３０）を第二のバリヤ層上に形成することを特徴とするか、又は、
【００２５】
（３）
前記（１）或いは（２）に於いて、正四面体溝（例えば正四面体溝２３Ａ）内に積層再成長した各半導体層（例えばチャネル層２６、バリヤ層２７、電子蓄積層２８、バリヤ層２９）をゲート電極（例えばゲート電極３０）と自己整合でメサ・エッチングしてから同じくゲート電極と自己整合でドレイン電極（例えばドレイン電極３１）を第三の半導体層（例えばｎ−ＧａＡｓ層２４）上に形成することを特徴とするか、又は、
【００２６】
（４）
前記（１）乃至（３）の何れか１に於いて、ドレイン電極（例えばドレイン電極３１）を形成してから該ドレイン電極と自己整合で第三の半導体層（例えばｎ−ＧａＡｓ層２４）表面からメサ・エッチングを行って素子間分離を行うことを特徴とするか、又は、
【００２７】
（５）
前記（１）或いは（２）或いは（４）に於いて、正四面体溝（例えば正四面体溝２３Ａ）内に積層再成長した各半導体層（例えばチャネル層２６、バリヤ層２７、電子蓄積層２８、バリヤ層２９）をゲート電極（例えばゲート電極３０）と自己整合でメサ・エッチングした後、該メサの側面に絶縁膜からなるサイド・ウォールを形成してからゲート電極と自己整合でドレイン電極（例えばドレイン電極３１）を第三の半導体層（例えばｎ−ＧａＡｓ層２４）上に形成することを特徴とするか、又は、
【００２８】
（６）
前記（１）乃至（５）の何れか１に於いて、正四面体溝（例えば正四面体溝２３Ａ）の形成及び各半導体層（例えばチャネル層２６、バリヤ層２７、電子蓄積層２８、バリヤ層２９）の積層再成長及びゲート電極（例えばゲート電極３０）の形成にマスクとして用いた絶縁膜（例えば絶縁膜２５）の開口（例えば開口２５Ａ）を拡大してからゲート電極と自己整合でドレイン電極（例えばドレイン電極３１）を第三の半導体層（例えばｎ−ＧａＡｓ層２４）上に形成することを特徴とする。
【００３１】
前記手段を採ることに依り、ＴＳＲ構造を用いたフラッシュ・メモリに於ける書き込み時及び消去時の消費電力を低減させ、また、微細構造形成の制御性を向上して高密度化及び製造歩留りの向上を実現することができる。
【００３２】
【発明の実施の形態】
図１乃至図５は本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【００３３】
図１（Ａ）参照
１−（１）
ＭＯＶＰＥ法を適用することに依り、基板２１上に第一の半導体層２２、第二の半導体層２３、第三の半導体層２４を形成する。
【００３４】
この場合に於ける各半導体部分に関する主要なデータを例示すると次の通りである。
▲１▼  基板２１
材料：ｎ−ＧａＡｓ
不純物濃度：１×１０18〔cm-3〕
▲２▼  第一の半導体層２２
材料：ｎ−ＧａＡｓ
不純物：Ｓｅ
不純物濃度：５×１０18〔cm-3〕
厚さ：２００〔ｎｍ〕
▲３▼  第二の半導体層２３
材料：ｉ−ＧａＡｓ
厚さ：２０〔ｎｍ〕
▲４▼  第三の半導体層２４
材料：ｎ−ＧａＡｓ
不純物：Ｓｅ
不純物濃度：５×１０18〔cm-3〕
厚さ：２〔μｍ〕
【００３５】
ここで、ｉ−ＧａＡｓからなる第二の半導体層２３の厚さは、後に形成するＴＳＲ内にＩｎＧａＡｓ層を再成長して生成させる量子ドットのサイズ程度をもって定め、それに依って、ｎ−ｉ−ｎダイオード電流がＴＳＲメモリ電流に比較して十分に小さくなるようにする。
【００３６】
図１（Ｂ）参照
１−（２）
プラズマＣＶＤ法を適用することに依り、第三の半導体層２４の表面に厚さが２００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜２５を形成する。
【００３７】
１−（３）
電子ビーム・リソグラフィ技術を適用することに依り、絶縁膜２５のエッチングを行って、直径が０．３〔μｍ〕の開口２５Ａを形成する。
【００３８】
この開口２５Ａは、メモリ・セル・アレイにする為に多数を配列した状態に形成するのであるが、配列のピッチは開口２５Ａの大きさに比較して十分に大きくすることが必要であり、その理由は、後にドレイン電極を形成する際の十分な位置合わせ精度を確保する為である。
【００３９】
図２（Ａ）参照
２−（１）
エッチャントをリン酸系エッチング液とするウエット・エッチング法を適用することに依り、開口２５Ａをもつ絶縁膜２５をマスクに第三の半導体層２４の等方性エッチングを行ってリセス２４Ａを形成する。
【００４０】
図２（Ｂ）参照
２−（２）
エッチャントをブロムメタノールとするウエット・エッチング法を適用することに依り、開口２５Ａを介して第三の半導体層２４及び第二の半導体層２３の異方性エッチングを行って正四面体溝（ＴＳＲ）２３Ａを形成する。
【００４１】
この際、正四面体溝２３Ａの平面の面積は、正四面体溝２３Ａが形成されていない部分の面積と同程度になるように、且つ、正四面体溝２３Ａの配列ピッチに比較して十分に大きなサイズとし、後にヘテロ接合を生成する為の量子井戸層などを再成長させる際の成長速度を十分に遅くなるようにすることで、層厚を正確に制御できるようにする。
【００４２】
図３（Ａ）参照
３−（１）
ＭＯＶＰＥ法を適用することに依り、絶縁膜２５の開口２５Ａを介して正四面体溝２３Ａのファセット面にチャネル層２６、第一のバリヤ層２７、電子蓄積層２８、第二のバリヤ層２９を成長させる。尚、電子蓄積層２８に於ける正四面体溝２３Ａの底部に位置する部分は量子ドット２８Ｄを構成する。
【００４３】
前記したように、正四面体溝２３Ａのサイズを配列ピッチに比較して十分に大きくしてあるので、本工程で各半導体層を再成長させる速度は緩徐であることから、各層厚の制御は容易且つ正確に実施することが可能である。
【００４４】
ここで成長した各半導体層に関する主要なデータを例示すると次の通りである。
▲１▼  チャネル層２６
材料：ｎ−ＩｎＧａＡｓ
電子親和力：大
不純物：Ｓｅ
不純物濃度：１×１０18〔cm-3〕
厚さ：１５〔ｎｍ〕
▲２▼  第一のバリヤ層２７
材料：ｉ−ＡｌＧａＡｓ
電子親和力：チャネル層２６に比較して小
厚さ：１５〔ｎｍ〕
▲３▼  電子蓄積層２８
材料：ｉ−ＩｎＧａＡｓ
電子親和力：第一のバリヤ層２７に比較して大
厚さ：５〔ｎｍ〕
▲４▼  第二のバリヤ層２９
材料：ｉ−ＡｌＧａＡｓ
電子親和力：電子蓄積層２８に比較して小
厚さ：１０〔ｎｍ〕
【００４５】
図３（Ｂ）参照
３−（２）
真空蒸着法を適用することに依り、厚さが２００〔ｎｍ〕のＡｌ膜を形成すると、絶縁膜２５の開口２５Ａから正四面体溝２３Ａ内に入って第二のバリヤ層２９上に被着されたものが量子ドット２８Ｄに対応するゲート電極３０となる。
【００４６】
図４（Ａ）参照
４−（１）
ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法を適用することに依り、表面から第三の半導体層２４内に達し、且つ、ゲート電極３０のエッジが在る近傍の深さまで研磨を行って平坦化する。
【００４７】
図４（Ｂ）参照
４−（２）
エッチング・ガスを例えば塩素系ガスとするドライ・エッチング法を適用することに依り、ゲート電極３０をマスクにして第二のバリヤ層２９から第一のバリヤ層２７内に達するまで再成長各半導体層のエッチングを行ってメサ形状にする。尚、この際、表出されている第三の半導体層２４もエッチングされて薄層化する。
【００４８】
図５（Ａ）参照
５−（１）
真空蒸着法、及び、リソグラフィ技術を適用することに依り、ドレイン電極３１及びソース電極３２を形成する。
【００４９】
各電極は、厚さ５０〔ｎｍ〕／２００〔ｎｍ〕であるＡｕＧｅ／Ａｕで構成され、温度４５０〔℃〕で１〔分〕間の合金化熱処理を行ってオーミックにしたものである。
【００５０】
尚、前記工程４−（１）に於いて、表面を平坦化する為に研磨を行ない、また、前記工程４−（２）に於いて、再成長各半導体層のエッチングを行ってメサ形状にする際に第三の半導体層２４もエッチングされた為、最終的な正四面体溝２３Ａのサイズは当初に設定した大きさに比較して小さくなっていて、この段階では配列ピッチの方が大きい状態となり、従って、正四面体溝２３Ａの周囲には十分な面積余裕があり、ドレイン電極３１を形成する際の位置合わせは容易且つ精密に行うことができ、製造歩留りは向上する。
【００５１】
図５（Ｂ）参照
５−（２）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスを塩素系ガ スとするドライ・エッチング法を適用することに依り、第三の半導体層２４及び第二の  半導体層２３をメサ・エッチングして素子間分離を行って完成する。
【００５２】
以上の工程を経て完成された半導体記憶装置に於いては、フローティング量子ドット２８Ｄに電子を出し入れする際、フローティング量子ドット２８Ｄに対応する以外の部分を並行して流れる電流は著しく少なくなり、従って、メモリの書き込み及び消去時の消費電力は低減される。
【００５３】
図６及び図７は本発明に於ける実施の形態２を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１乃至図３について説明した実施の形態１の工程１−（１）乃至３−（２）は、実施の形態２に於いても同じであるから省略し、その次の工程から説明する。
【００５４】
図６（Ａ）参照
６−（１）
ゲート電極３０を形成した後、フッ酸に浸漬して、ＳｉＯ2 からなる絶縁膜２５のエッチングを行ない、正四面体溝２３Ａ内の第二のバリヤ層２９が全面が表出された状態で停止する。
【００５５】
図６（Ｂ）参照
６−（２）
ＣＭＰ法を適用することに依り、絶縁膜２５上に在るＡｌ膜を研磨して除去する。
【００５６】
図７（Ａ）参照
７−（１）
エッチャントをリン酸系エッチング液とするウエット・エッチング法を適用することに依り、ゲート電極３０をマスクとして第二のバリヤ層２９など再成長半導体層のメサ・エッチングを行って、正四面体溝２３Ａ内のファセット面に第三の半導体層２４を表出させる。
【００５７】
７−（２）
真空蒸着法を適用することに依り、厚さが５０〔ｎｍ〕／２００〔ｎｍ〕のＡｕＧｅ／Ａｕ膜を形成し、ゲート電極３０に対して自己整合的にドレイン電極３１を形成し、また、基板２１の裏面に同様なＡｕＧｅ／Ａｕ膜からなるソース電極３２を形成してから、温度を４５０〔℃〕、時間を１〔分〕とする合金化熱処理を行ってオーミックにする。
【００５８】
図７（Ｂ）参照
７−（３）
ＣＭＰ法を適用することに依り、絶縁膜２５並びにその上に在るＡｕＧｅ／Ａｕ膜を研磨して除去する。
【００５９】
７−（４）
プラズマＣＶＤ法を適用することに依り、厚さが例えば２００〔ｎｍ〕であるＳｉＯ2 膜を形成する。
【００６０】
７−（５）
エッチング・ガスをＣＦ4 ＋Ｏ2 ガスとするドライ・エッチング法を適用することに依り、前記工程７−（４）で形成したＳｉＯ2 膜の異方性エッチングを行ってサイド・ウォール３３を形成する。
【００６１】
尚、サイド・ウォール３３は、メサ化された再成長各半導体層とドレイン電極３１との間を埋めて保護するので、その部分が後のエッチング工程で損傷を受けることはなくなる。
【００６２】
７−（４）
エッチング・ガスを例えば塩素系ガスとするドライ・エッチング法を適用することに依り、第三の半導体層２４及び第二の半導体層２３をメサ・エッチングして素子間分離を行って完成する。
【００６３】
以上の工程を経て完成された半導体記憶装置に於いては、正四面体溝２３Ａ内のファセット面に表出された第三の半導体層２４の殆ど全面にドレイン電極３１を形成することができるので、素子のコンタクト抵抗は低減され、また、素子サイズが１〔μｍ〕程度の高密度メモリとすることができる。
【００６４】
図８及び図９は本発明に於ける実施の形態３を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図１乃至図３について説明した実施の形態１の工程１−（１）乃至３−（２）は、実施の形態３に於いても同じであるから省略し、その次の工程から説明する。
【００６５】
図８（Ａ）参照
８−（１）
ゲート電極３０を形成した後、フッ酸に浸漬して、ＳｉＯ2 からなる絶縁膜２５のエッチングを行ない、開口２５Ａの直径が０．３〔μｍ〕であったものを０．５〔μｍ〕に拡大する。
【００６６】
図８（Ｂ）参照
８−（２）
ＣＭＰ法を適用することに依り、絶縁膜２５上に在るＡｌ膜を研磨して除去する。
【００６７】
図９（Ａ）参照
９−（１）
エッチャントをリン酸系エッチング液とするウエット・エッチング法を適用することに依り、ゲート電極３０をマスクとして第二のバリヤ層２９など再成長半導体層のメサ・エッチングを行って、正四面体溝２３Ａ内のファセット面に第三の半導体層２４を表出させる。
【００６８】
９−（２）
径を拡大した開口２５Ａをもつ絶縁膜２５をマスクにして、真空蒸着法を適用することに依り、厚さが５０〔ｎｍ〕／２００〔ｎｍ〕のＡｕＧｅ／Ａｕ膜を形成し、ゲート電極３０に対して自己整合的にドレイン電極３１を形成し、また、基板２１の裏面に同様なＡｕＧｅ／Ａｕ膜からなるソース電極３２を形成してから、温度を４５０〔℃〕、時間を１〔分〕とする合金化熱処理を行ってオーミックにする。
【００６９】
図９（Ｂ）参照
９−（３）
ＣＭＰ法を適用することに依り、絶縁膜２５並びにその上に在るＡｕＧｅ／Ａｕ膜を研磨して除去する。
【００７０】
９−（４）
エッチング・ガスを例えば塩素系ガスとするドライ・エッチング法を適用することに依り、第三の半導体層２４及び第二の半導体層２３をメサ・エッチングして素子間分離を行って完成する。
【００７１】
以上の工程を経て完成された半導体記憶装置に於いては、ドレイン電極３１が著しく小型化されるので、素子サイズが０．５〔μｍ〕程度の高密度メモリにすることができる。
【００７２】
【発明の効果】
本発明に依る半導体記憶装置の製造方法に於いては、導電性半導体基板上に一導電型の第一の半導体層及びノンドープの第二の半導体層及び一導電型高不純物濃度の第三の半導体層を順に積層形成し、第三の半導体層上に絶縁膜を形成してから該絶縁膜に開口を該開口のサイズに比較して大きいピッチをもって配列形成し、前記開口を介しエッチングを行って第三の半導体層から第二の半導体層内に達し且つ該開口に比較して大きいサイズをもつ正四面体溝（ＴＳＲ）を形成し、前記正四面体溝内に一導電型チャネル層及び第一のバリヤ層及び電子蓄積層及び第二のバリヤ層を順に積層再成長し、前記正四面体溝の先端に位置する電子蓄積層の一部である量子ドットに対向するゲート電極を第二のバリヤ層上に形成し、前記積層再成長させた各半導体層をゲート電極と同パターンにメサ・エッチングし、ドレイン電極をゲート電極の周囲に表出されている第三の半導体層上に、ソース電極を導電性半導体基板裏面にそれぞれ形成する。
【００７３】
前記構成を採ることに依り、ＴＳＲ構造を用いたフラッシュ・メモリに於ける書き込み時及び消去時の消費電力を低減させ、また、微細構造形成の制御性を向上して高密度化及び製造歩留りの向上を実現することができる。
【図面の簡単な説明】
【図１】本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図２】本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図３】本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図４】本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図５】本発明に於ける実施の形態１を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図６】本発明に於ける実施の形態２を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図７】本発明に於ける実施の形態２を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図８】本発明に於ける実施の形態３を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図９】本発明に於ける実施の形態３を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図１０】ＴＳＲ構造を用いるフラッシュ・メモリに関する先行技術を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図１１】ＴＳＲ構造を用いるフラッシュ・メモリに関する先行技術を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図１２】ＴＳＲ構造を用いるフラッシュ・メモリに関する先行技術を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図１３】ＴＳＲ構造を用いるフラッシュ・メモリに関する先行技術を説明する為の工程要所に於ける半導体記憶装置を表す要部切断説明図である。
【符号の説明】
２１  基板
２２  第一の半導体層
２３  第二の半導体層
２３Ａ  正四面体溝（ＴＳＲ）
２４  第三の半導体層
２４Ａ  リセス
２５  絶縁膜
２５Ａ  開口
２６  チャネル層
２７  第一のバリヤ層
２８  電子蓄積層
２８Ｄ  フローティング量子ドット
２９  第二のバリヤ層
３０  ゲート電極
３１  ドレイン電極
３２  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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