(57)【特許請求の範囲】
【請求項１】
磁気抵抗メモリ効果をもつメモリセル（ＭＣ）が設けられており、該メモリセルはそれぞれ複数の列ライン（ＢＬ０〜ＢＬｎ）のうちの１つと複数の行ライン（ＷＬ０〜ＷＬｍ）のうちの１つとの間に接続されており、
前記列ライン（ＢＬ０〜ＢＬｎ）は読み出し増幅器（３）と接続可能であり、
選択されたメモリセル（ＭＣ３）と接続された列ライン（ＢＬ２）を介して、該選択されたメモリセル（ＭＣ３）からデータ信号（ＤＡ）を読み出すために、または該選択されたメモリセル（ＭＣ３）へデータ信号（ＤＡ）を書き込むために、前記行ライン（ＷＬ０〜ＷＬｍ）をそれぞれ選択信号用端子（ＧＮＤ）と接続可能である、
集積メモリにおいて、
前記複数の列ラインのうち１つ列ライン（ＢＬ０）が欠陥メモリセル（ＭＣ２）を介して複数の行ラインのうち１つの行ライン（ＷＬ２）と接続されていて、やはり該１つの行ライン（ＷＬ２）と接続されている１つのメモリセル（ＭＣ３）を読み出すときに、前記１つの列ライン（ＢＬ０）は切替手段（３０）により読み出し増幅器（３）から電気的に絶縁され、
前記１つの列ライン（ＢＬ０）が欠陥メモリセル（ＭＣ２）を介して前記１つの行ライン（ＷＬ２）と接続されていて、複数の列ラインのうち別の列ライン（ＷＬ１）と接続されているメモリセル（ＭＣ１）を読み出すときには、前記１つの列ライン（ＢＬ０）は切替手段（３０）により読み出し増幅器（３）と接続されていることを特徴とする集積メモリ。
【請求項２】
前記列ライン（ＢＬ０〜ＢＬｎ）は個々のドライバ回路（３０〜３ｎ）と接続されており、該ドライバ回路は導通状態または非導通状態で駆動される、請求項１記載の集積メモリ。
【請求項３】
個々のドライバ回路（３０〜３ｎ）にメモリユニット（４０〜４ｎ）が割り当てられており、該メモリユニットにより前記ドライバ回路（３０〜３ｎ）が制御される、請求項２記載の集積メモリ。
【請求項４】
前記メモリユニット（４０〜４ｎ）は、電気的にプログラミング可能なまたはエネルギー照射によりプログラミング可能な少なくとも１つの素子（５０）を有する、請求項３記載の集積メモリ。
【請求項５】
前記集積メモリは、列ライン（ＢＬ０〜ＢＬｎ）のうちの１つを置き換えるため、少なくとも１つの冗長ライン（ＲＢＬ）を有する、請求項１から４のいずれか１項記載の集積メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗メモリ効果をもつメモリセルが設けられており、該メモリセルはそれぞれ複数の列ラインのうちの１つと複数の行ラインのうちの１つとの間に接続されており、前記列ラインは読み出し増幅器と接続されており、選択されたメモリセルと接続された列ラインを介して、該選択されたメモリセルからデータ信号を読み出すために、または該選択されたメモリセルへデータ信号を書き込むため、前記行ラインはそれぞれ選択信号用端子と接続可能である、集積メモリに関する。
【０００２】
【従来の技術】
磁気抵抗メモリ効果をもつメモリセルはデータ信号格納のために通常、その状態を変化させることのできる強磁性層を有している。このようなメモリ効果は一般にいわゆるＧＭＲ（ｇｉａｎｔ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）効果またはＴＭＲ（  ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）効果として知られている。この場合、その種のメモリセルの電気抵抗は強磁性層における磁化に依存している。
【０００３】
このような集積メモリセルを備えた集積メモリはいわゆるＭＲＡＭメモリとも呼ばれるが、これはたとえばＤＲＡＭ型の集積メモリと同じように構成されていることが多い。このようなメモリは通常、互いに実質的に平行に延在する行ラインと列ラインを備えたメモリセルアレイを有しており、その際、一般に行ラインは列ラインと交差して延びている。
【０００４】
このようなＭＲＡＭメモリは  ＷＯ  ９９／１４７６０  から公知である。これによれば、行ラインのうちの１つと列ラインのうちの１つとの間にそれぞれメモリセルが接続されており、個々の行ラインおよび列ラインと電気的に接続されている。この場合、磁気抵抗メモリ効果を有するこれらのメモリセルは、ここでは行ラインおよび列ラインよりも高抵抗である。メモリセルと接続された列ラインを介してメモリセルのうちの１つのデータ信号を読み出すために、またはメモリセルの１つへデータ信号を書き込むために、行ラインはそれぞれ選択信号用の端子と接続されている。これらの列ラインは、メモリセルのうちの１つのデータ信号の読み出しのために、読み出し増幅器つまりセンスアンプに接続されている。この読み出しのために、列ライン上で検出可能な電流が測定される。
【０００５】
このようなＭＲＡＭメモリには、データ信号の読み出しまたは書き込みのためにメモリセルをアドレス指定に応じてそれぞれの列ラインと接続させるダイオードやトランジスタが存在しない。このため、特にメモリセルの幾何学的配置において有利である。
【０００６】
たとえば製造プロセスにおける変動などの製造条件的な影響や経年変化の結果として、各メモリセルの抵抗が不所望に比較的低くなり、それにより誤動作を起こす可能性がある。このような欠陥メモリセルを介在させると、それぞれの接続された列ラインや行ラインは実質的に短絡してしまう。この列ラインもしくは行ラインに沿ったその他のメモリセルにもまた、このような短絡が起こる。さらに機能テストの際に、メモリセルのうちの１つによる短絡のために、該当するラインに沿っているその他のメモリセルがテストできなくなる可能性もある。欠陥メモリセルを有するメモリの修復の際、該当する各行ラインまたは列ラインのみを交換することによってはこの問題は解決しない。その理由は、その他の関係するラインのメモリセルに依然として短絡によりその機能に障害が生じているからである。しかも依然として存在している短絡によって他のラインにも寄生電流が引き起こされ、そのような寄生電流は読み出しプロセスまたは書き込みプロセスに悪影響を及ぼすおそれがある。したがってこのような場合は、欠陥メモリセルの両方の該当するラインを交換しなければならない。
【０００７】
【発明が解決しようとする課題】
したがって本発明の課題は、冒頭で述べた形式の集積メモリにおいて、行ラインと列ラインとの間で短絡を引き起こす欠陥メモリセルが存在するときに、残りのメモリセルにおけるデータ信号の適正な読み書きを十分可能にすることである。
【０００８】
【課題を解決するための手段】
本発明によればこの課題は、複数の列ラインのうち１つ列ラインが欠陥メモリセルを介して複数の行ラインのうち１つの行ラインと接続されていて、やはり該１つの行ラインと接続されている１つのメモリセルを読み出すときに、前記１つの列ラインは切替手段により読み出し増幅器から電気的に絶縁され、前記１つの列ラインが欠陥メモリセルを介して前記１つの行ラインと接続されていて、複数の列ラインのうち別の列ラインと接続されているメモリセルを読み出すときには、前記１つの列ラインは切替手段により読み出し増幅器と接続されていることにより解決される。従属請求項には本発明の有利な実施形態が示されている。
【０００９】
【発明の実施の形態】
本発明による集積メモリの場合、接続されている行ラインと列ラインとの間で短絡を引き起こす欠陥メモリセルが発生したとき、該当する列ラインをセンスアンプ内で分離し、対応する接続された行ラインを引き続き駆動させることができるようにする。欠陥メモリセルとつながっている行ラインはたとえば、集積メモリの通常動作またはテスト動作のために引き続き使用することができる。対応する列ラインはセンスアンプにおいて分離後、一種の浮いた状態またはフローティング状態となっているので、短絡したメモリセルを介してその列ラインを、欠陥メモリセルとつながっている行ラインの電位におくことができる。これにより該当する行ラインを介した読み出しプロセスまたは書き込みプロセスは、もはや欠陥メモリセルによっても悪影響を及ぼされない。この場合、センスアンプにおいて該当する列ラインを分離するための手間は比較的僅かである。場合によっては行われる修復のためには、該当する列ラインを置き換えるだけでよい。
【００１０】
本発明によるメモリの１つの実施形態によれば、列ラインは個々のドライバ回路と接続されており、これは導通状態または非導通状態で駆動可能である。これらのドライバ回路を介して列ラインを、データ信号の読み出しまたは書き込みにあたりそれが電気的に分離されるよう制御することができる。このためにドライバ回路は非導通状態で駆動される。個々のドライバ回路はたとえばトランジスタの形態の切替手段を有しており、これはそのソース・ドレイン区間を介して個々の列ラインと接続されている。それらのトランジスタは相応の非導通状態で駆動される。
【００１１】
本発明の１つの実施形態によれば個々のドライバ回路にメモリユニットが割り当てられており、そのメモリユニットによって個々のドライバ回路を制御することができる。個々のメモリユニットにはたとえば、列ラインのいずれがそれぞれ欠陥メモリセルと接続されているか、などの情報を格納することができる。その際、個々のメモリユニットは、割り当てられている個々のドライバ回路のために対応する制御信号を発生する。メモリユニットはたとえば、電気的にプログラミング可能な素子またはエネルギー照射によりプログラミング可能な素子をそれぞれ有している。後者はたとえばいわゆるレーザフューズのかたちで形成することができ、これはレーザビームを用いてプログラミングすることができる。格納すべき情報は、このようなプログラミング可能な素子によって持続的に格納することができるので、欠陥メモリセル検出のための機能テストを１度だけ実行すればよい。
【００１２】
集積メモリは有利には欠陥メモリセル修復のために冗長メモリセルを有しており、これは少なくとも１つの冗長列ラインにまとめられていて、欠陥メモリセルをもつ通常の列ラインをアドレスに従い置き換えることができる。この場合、集積メモリはたとえば外部の検査装置によって検査され、ついでいわゆる冗長分析に基づき冗長素子のプログラミングが行われる。その際、冗長回路はたとえばプログラミング可能なフューズの形態のプログラミング可能な素子を有しており、これは置き換えるべきラインのアドレスを格納するために用いられる。
【００１３】
欠陥メモリセルが存在している場合に集積メモリを修復するためには、該当する列ラインだけを冗長列ラインと置き換えれば十分である。短絡の生じた列ラインはセンスアンプにおいて読み出し時または書き込み時に電気的に分離されるので、該当する行ラインを引き続き駆動することができる。これにより有利には修復の手間を少なくすることができる。
【００１４】
集積メモリが複数の冗長的な行ラインと列ラインを有している場合、欠陥メモリセルとつながっている列ラインが事前に絶縁されていれば、欠陥メモリセルが存在する状況で残りのメモリセルについて機能テストを続けることができる。このようにすることで、たとえ欠陥メモリセルが合間に発生しても、集積メモリの多数のメモリセルをテストすることができる。このことの利点は、後続の冗長分析に基づき冗長ラインの所期の最適なプログラミングを行えることである。冗長ラインの個数はたいていは制約されているので、製造すべき集積メモリの歩留まりをこのようにして高めることができる。
【００１５】
次に、図面を参照しながら本発明について詳しく説明する。
【００１６】
【実施例】
図１には、磁気抵抗メモリ効果をもつメモリセルＭＣを備えたＭＲＡＭメモリの実施例が示されている。メモリセルとして、列ラインおよび行ラインよりも高抵抗であれば、すべての公知のＧＭＲ／ＴＭＲ素子が適している。ここでは列ラインをビット線ＢＬ０〜ＢＬｎと称し、行ラインをワード線ＷＬ０〜ＷＬｍと称する。このメモリは、ここでは実例として挙げた個数のワードラインとビットラインを有している。マトリックス状のメモリセルフィールド１に配置されているこれらのメモリセルＭＣは、それぞれビットラインＢＬ０〜ＢＬｎのうちの１つとワードラインＷＬ０〜ＷＬｍのうちの１つの間に接続されている。
【００１７】
メモリセルＭＣのうちの１つに情報つまりデータ信号を書き込むため、つながっている対応するビット線およびワード線が図示されていない個々の電流源と接続される。対応する線に流れる電流によって、該当するメモリセルＭＣの配置されている線の交差点に、結果として生じた重畳された磁界が生成され、これによって該当するメモリセルの磁気層が特定の状態におかれる。この場合、メモリセルは磁気ヒステリシスを有している。
【００１８】
これらのメモリセルＭＣのうちの１つからデータ信号を読み出すために、対応するビット線が読み出し増幅器すなわちセンスアンプ３と接続されている。読み出しのためには該当するワード線が行選択回路２により制御され、これには切替手段を介して所定の選択信号つまり選択電位たとえば基準電圧ＧＮＤ＝０Ｖが印加され、その結果、読み出すべきメモリセルを電流が流れるようになる。他のすべてのワード線ならびに個々のビット線は、所定の電位たとえばＶ１＝０．５Ｖにおかれる。メモリセルを流れる電流は、対応するビット線におけるセンスアンプ３によって検出される。
【００１９】
図１に示されたメモリセルＭＣ２は、ワードラインＷＬ２とビットラインＢＬ０との間に接続されている。このメモリセルＭＣ２に欠陥があると仮定する。このメモリセルＭＣ２を介してビットラインＢＬ０とワードラインＷＬ２は短絡するが、これは図１に概略的に短絡カーブＫＳで示してある。この短絡がたとえばメモリの通常作動中に生じると、上述のようにしてワードラインＷＬ２に沿ったメモリセルを選択する際、適正な読み出しプロセスを行うことができなくなる：たとえばメモリセルＭＣ２のデータ信号を読み出すため、ワードラインＷＬ２が選択電位ＧＮＤ＝０Ｖにおかれる。他のワード線ＷＬ０，ＷＬ１，ＷＬｍは電位Ｖ１＝０．５Ｖにおかれている。同様にビット線ＢＬ０〜ＢＬｎも電位Ｖ１＝０．５Ｖにおかれている。短絡したメモリセルＭＣ２により、ワード線ＷＬ２の電位レベルが変化する。この電位レベルは、メモリセルＭＣ２の残留抵抗に依存して０Ｖと０．５Ｖの間で揺れ動く。このような状況でメモリセルＭＣ３の情報を読み出そうとするならば、センスアンプ３によって検出すべき電流は電位レベルの変化に起因して誤ったものとなるおそれがある。このような状況ではメモリセルＭＣ３の適正な読み出しプロセスは不可能である。
【００２０】
この場合、ビット線ＢＬ０を冗長ビット線と置き換えるのでは不十分である。ワード線ＷＬ２とビット線ＢＬ０は依然として短絡しているので、ワード線ＷＬ２に沿って適正な読み出しプロセスを行うことができない。このような状況では、ワード線ＷＬ２も冗長ワード線と置き換えなければならない。その結果、たとえばメモリセルＭＣ３をもはやビット線ＢＬ２を介して読み出したり書き込んだりすることはできない。
【００２１】
選択回路２とセンスアンプ３は、制御手段としてのアクセスコントローラ４によりつまりはその信号Ｓ１，Ｓ２により制御される。既述のように、メモリセルセルＭＣ３のデータ信号ＤＡをメモリセルＭＣ３とつながっているビット線ＢＬ２を介して読み出すために、行ラインＷＬ２が選択電位ＧＮＤにおかれる。本発明によれば短絡の生じているビット線ＢＬ０は、メモリセルＭＣ３のデータ信号ＤＡの読み出しのためセンスアンプ３内で絶縁されるように制御される。つまりこのビット線はセンスアンプ３内で、一種の浮いた状態またはフローティング状態をとる。短絡したメモリセルＭＣ２とつながっているビット線ＢＬ０は、メモリセルＭＣ３のデータ信号ＤＡを読み出すためそれに応じてメモリセルＭＣ２を介して電位ＧＮＤ＝０Ｖまで放電させられる。この状態に達すればただちに、ビット線ＢＬ２を介してメモリセルＭＣ３の読み出しを行うことができる。ワード線ＷＬ２つまりはその電位レベルは、この時点でもはや欠陥メモリセルＭＣ２の影響を受けなくなる。
【００２２】
図１にはさらに、センスアンプ３の１つの実施形態が示されている。ビット線ＢＬ０〜ＢＬｎはそれぞれドライバ回路３０〜３ｎと接続されている。この場合、ドライバ回路３０〜３ｎは同じように構成されている。これらのドライバ回路はたとえばスイッチングトランジスタを有しており、これらは導通状態または非導通状態で駆動可能である。ドライバ回路３０〜３ｎを介して、ビット線ＢＬ０〜ＢＬｎにたとえば電位Ｖ１を印加することができる。このためドライバ回路３０〜３ｎないしはそれらのスイッチングトランジスタは相応の導通状態である。個々のビット線ＢＬ０〜ＢＬｎをセンスアンプ３において電気的に絶縁する目的で、対応するドライバ回路３０〜３ｎもしくはそのそれらの対応するスイッチングトランジスタは相応の非導通状態で駆動される。
【００２３】
個々のドライバ回路３０〜３ｎには個々のメモリユニット４０〜４ｎが対応づけられている。その際、各ドライバ回路はメモリユニットにより制御可能である。メモリユニット４０〜４ｎはたとえば電気的にプログラミング可能な素子５０を有しており、この素子には格納する情報を持続的に記憶することができる。たとえばメモリユニット４０には、ビット線ＢＬ０はそれが欠陥メモリセルＭＣ２とつながっていることからデータ信号ＤＡの読み出しにあたりセンスアンプ３において相応に絶縁すべきである、という対応する情報が格納されている。
【００２４】
メモリセルフィールド１のメモリセルＭＣは、機能テストにおいてたとえばその機能に関して調べられる。その際に欠陥メモリセルＭＣが検出されたとき、対応するビット線を既述のようにして制御することができる。これによって、読み出しプロセスまたは書き込みプロセスに対し短絡によって悪影響が及ぼされることなく、メモリセルフィールド１を完全にテストすることができる。欠陥メモリセルＭＣが発生した場合、該当するビット線ＢＬ０〜ＢＬｎを図示された冗長ビット線ＲＢＬに置き換えることができる。冗長ビット線ＲＢＬによる修復にあたり、該当するビット線（たとえばビット線ＢＬ０）だけを置き換えればよい。
【図面の簡単な説明】
【図１】磁気抵抗メモリ効果をもつメモリセルＭＣを備えたＭＲＡＭメモリの１つの実施例を示す図である。
【符号の説明】
ＢＬ０〜ＢＬｎ  列ラインないしはビット線
ＷＬ０〜ＷＬｍ  行ラインないしはワード線
ＲＢＬ  冗長ライン
ＭＣ  メモリセル
ＭＣ２  欠陥メモリセル
ＫＳ  短絡
ＤＡ  データ信号
２  行選択回路
３  センスアンプ
３０〜３ｎ  ドライバ回路
４  制御手段ないしはアクセスコントローラ
４０〜４ｎ  メモリユニット
５０  プログラミング可能な素子
【図１】
0003626120.tif 000002