(57)【特許請求の範囲】
【請求項１】
三次元的に積層され、入出力パッドを備える複数の半導体チップと、
該半導体チップと対を成して積層され、前記入出力パッドへ相互接続される配線及び第１のバイア／スルーホールを備える複数の配線フィルムと、
該配線フィルムの間を埋めて積層され、前記第１のバイア／スルーホールへ直接接続される第２のバイア／スルーホールを備える複数の接着フィルムと、
を有することを特徴とする三次元積層モジュール。
【請求項２】
前記配線フィルムの絶縁材料は、エポキシ、ポリイミドまたはアラミドから成り、
前記接着フィルムの接着材料は、エポキシまたはポリイミドから成り、
前記配線、第１のバイア／スルーホール及び第２のバイア／スルーホールの導体材料は、銅から成る、
請求項１記載の三次元積層モジュール。
【請求項３】
前記第１のバイア／スルーホールまたは前記第２のバイア／スルーホールは、導電性ペーストまたは異方導電性ポリマから成る、
請求項１記載の三次元積層モジュール。
【請求項４】
前記第１のバイア／スルーホール及び第２のバイア／スルーホールは、それぞれ導体によって埋め込まれたフィルドバイア／スルーホール構造を有し、交互に積み重なる、
請求項１記載の三次元積層モジュール。
【請求項５】
三次元的に積層され、入出力パッドを備える複数の半導体チップと、
該半導体チップと対を成して積層され、該半導体チップがフリップチップダイアタッチにより接着され、前記入出力パッドへ直接接続されるダイレクトバイア／スルーホールとこれへ相互接続される配線及び第１のバイア／スルーホールとを備える複数の配線フィルムと、
該配線フィルムの間を埋めて積層され、前記第１のバイア／スルーホールへ直接接続される第２のバイア／スルーホールを備える複数の接着フィルムと、
を有することを特徴とする三次元積層モジュール。
【請求項６】
三次元的に積層され、入出力パッドを備える複数の半導体チップと、
該半導体チップと対を成して積層され、該半導体チップがバンプまたは異方導電性ポリマによりフリップチップ接続され、該バンプまたは異方導電性ポリマを介在して前記入出力パッドへ相互接続される配線及び第１のバイア／スルーホールとを備える複数の配線フィルムと、
該配線フィルムの間を埋めて積層され、前記第１のバイア／スルーホールへ直接接続される第２のバイア／スルーホールを備える複数の接着フィルムと、
を有することを特徴とする三次元積層モジュール。
【請求項７】
三次元的に積層され、入出力パッドを備える複数の半導体チップと、
該半導体チップと対を成して積層され、前記入出力パッドへＴＡＢ接続されるインナリードと、これへ相互接続される配線及び第１のバイア／スルーホールとを備える複数の配線フィルムと、
該配線フィルムの間を埋めて積層され、前記第１のバイア／スルーホールへ直接接続される第２のバイア／スルーホールを備える複数の接着フィルムと、
を有することを特徴とする三次元積層モジュール。
【請求項８】
三次元的に積層され、入出力パッドを備える複数の半導体チップと、
該半導体チップと対を成して積層され、前記入出力パッドへ相互接続される第１の配線及び第１のバイア／スルーホールを備える複数の配線フィルムと、
最外層に積層され、外部端子とこれへ相互接続される第２の配線及び第２のバイア／スルーホールとを備える配線基板と、
前記配線フィルム同士または前記配線基板との間を埋めて積層され、前記第１のバイア／スルーホールまたは前記第２のバイア／スルーホールへ直接接続される第３のバイア／スルーホールを備える複数の接着フィルムと、
を有することを特徴とする三次元積層モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体チップを三次元的に積層したモジュールに係り、特に多ピン且つ小型化に好適な実装構造を有する三次元積層モジュ−ルに関する。
【０００２】
【従来の技術】
従来の三次元積層モジュールは、各層の半導体チップ間の層間接続方式により三種類に大別される。代表的な公知例として、例えば文献１（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ４５ｔｈ  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ＆  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，１９９５，ｐｐ．６５６−６６３）、文献２（同誌、ｐｐ．１１７４−１１７８）、及び文献３（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ  Ｍｕｌｔｉ−ｃｈｉｐ  Ｍｏｄｕｌｅ  Ｃｏｎｆｅｒｅｎｃｅ，１９９４，ｐｐ．６８−７３）に記載がある。
【０００３】
文献１の三次元積層モジュールは、モールド部分の側面に形成しためっき配線によって層間接続を行なうため、側面めっき配線型として分類される。図７にその断面構造図を示す。モジュール９１０の各層を構成するユニットは、半導体チップ９１１を搭載したテープキャリア９１３から成る。実装プロセスでは、先ず、チップ９１１をテープキャリア９１３へダイボンディングして、ワイヤ９１２を接続する。次に、このキャリア９１３を積み重ねて全体をモールドし、樹脂９１４（エポキシ等）によりキューブ形状に固める。その後、キューブ側面の樹脂部分を切断してワイヤ９１２の断面を露出させてから、側面全面にめっきを施し、レーザ切断により層間接続用の配線パターン９１５を加工する。最後に、キューブ底面にリードフレーム９１６を取り付ける。
【０００４】
文献２のモジュールは、積層チップの側面に形成した薄膜配線により層間接続を行なっており、側面薄膜配線型として分類される。図８の断面構造図に示すように、モジュール９２０ではチップ９２１を垂直に立てて配線基板９２７へ接続する。実装プロセスでは、先ず、チップ９２１の入出力パッドからエッジに至る（図８の下方向に向かう）薄膜配線９２２をチップ９２１の表面に形成する。これらのチップ９２１を接着剤９２３により互いに貼り合わせて積層し、キューブ形状にする。この後、キューブの側面に層間接続用の薄膜配線９２４と、セラミック基板９２７へ接続するための半田バンプ９２５を形成する。半田バンプ９２５と基板９２７を介して、チップ９２１とピングリッドアレイ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ：ＰＧＡ）９２８が相互接続される。キューブと基板９２７の間隙には、バンプ９２５の熱疲労を防止するためにエンカプスラント９２６を充填する。
【０００５】
文献３のモジュールは、各層の間に挟んだ額縁基板のスルーホールにより層間接続を行なうので、額縁基板接続型として分類される。図９に断面構造図を示す。モジュール９３０の層構成ユニットは、２個のチップ９３１がＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）９３２により両面実装されたインタポーザ配線基板９３３から成る。実装プロセスは、先ず、各々のチップ９３１にＴＡＢテープ９３２のインナリードをボンディングし、テープキャリアの状態にする。この２枚のテープキャリアのアウタリードをインタポーザ基板（ポリイミドフィルム）９３３へボンディングする。次に、このインタポーザ基板９３３をスティフナと呼ばれる額縁基板９３４と交互に重ね合わせて半田により接合する。層間接続とボールグリッドアレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ：ＢＧＡ）９３５への接続は、額縁基板９３４内部のスルーホールを介して行なわれる。
【０００６】
【発明が解決しようとする課題】
昨今、ハイエンドプロセッサから携帯機器に至るまでシステムの高性能化とダウンサイジングが急速に進んでいる。これに伴って、半導体チップの実装には高密度化と多ピン化、さらに低コスト化が強く求められている。実装密度の向上は、チップ間の伝播ディレイの短縮や、装置の軽量小型化を実現するために不可欠である。信号／電源ピン数の増加は、データ転送の高スループット化や、高速動作時の電源ノイズの低減にとって必要である。コストの低減には、より簡便な実装構造とプロセスを指向しなくてはならない。
【０００７】
高密度実装への取組みとしては、従来からパッケージの小型化が精力的に行なわれて来た。最近では、チップサイズパッケージや、パッケージの無い究極のベアチップ実装も検討されている。但し、これらの取組みは複数のパッケージやチップを平面的（二次元的）に並べて実装することを前提としており、チップの合計面積よりも実装面積を削減することは原理的に不可能である。すなわち、平面実装方式は高密度化に限界がある。
【０００８】
三次元積層方式は、従来のパッケージ実装やベアチップ実装よりさらに高密度化を図るために提案された実装方式であり、最近学会で注目されている。上述した三種類のモジュール（側面めっき配線型、側面薄膜配線型、額縁基板接続型）はその代表例である。チップを三次元的に積み重ねることにより、平面実装方式に比べて実装面積を格段に削減できることは自明であろう。チップ間すなわち層間の配線長はきわめて短くなり、伝播ディレイを短縮できる。したがって、三次元積層方式の実用化にとって今後の重要な課題は、平面実装方式に比べて小さい面積から多数のピンをいかに取り出すか、また、単体チップのパッケージに比べて複雑な積層構造をいかに簡便に低コストで実現するかである。以下、これらの観点にたって、従来の三種類の積層モジュールを検証する。
【０００９】
第１番目の側面めっき配線型では、積層したチップをキューブ形状にモールドし、キューブの側面にめっきを施し、レーザ加工によりパターニングする。めっき配線はリードフレームから成るＩ／Ｏピンに接続される。この実装方式では、キューブのフットプリントは個々のチップの面積より一回り大きく、１〜２ｃｍ角になる。チップから側面への引き出しがワイアであること、めっきが多層化できないことと、配線のパターニングがキューブの寸法精度やレーザの加工精度に依存することなどを考慮すると、配線とリードのピッチは１ｍｍ程度であり、モジュールの四辺から取り出せるピン数は高々４０〜６０ピンである。また、側面へのパターニングでは、個々のキューブの向きをプロセス中に幾度か変える必要がある。これはプレーナなプロセスではないため、現行の低コストパッケージではごく一般的なリールトゥーリールのような量産ラインには組み込みにくい。コストの上昇を招く懸念がある。
【００１０】
第２番目の側面薄膜配線型では、薄膜配線を形成したチップを貼り合わせて積層し、キューブの側面に薄膜配線とバンプを形成し、チップを垂直に立ててバンプをベース配線基板に接続する。この方式では、キューブの体積は他の二種類のモジュールに比べて最も小さくなるが、モジュールの実装面積はベース基板の面積に等しい。基板面積は通常２．５４ｍｍピッチのＰＧＡのピン数に依存しており、１００ピンならば約３ｃｍ角、ピン数を増せばさらに大きくなってしまう。平面実装方式に比べると確かに実装面積が削減されるが、その効果は薄れてくる。モジュールの高さは、チップを垂直に実装するため薄型化できず、約１ｃｍになる。これは、携帯機器などへの適用にとって障壁になる。また、チップ及びキューブ側面への薄膜配線プロセスは、厚膜やラミネート等に比べて非常にコストがかかる。これは周知の事実である。その上、側面めっき配線型と同様に、側面へのプロセスは量産に向いていない。したがって、側面薄膜配線型モジュールは比較的大規模なシステムへの適用は可能であるが、汎用品としては不適であると言わざるを得ない。
【００１１】
第３番目の額縁基板接続型では、チップをインタポーザ基板へＴＡＢテープにより接続し、積層したインタポーザ基板同士を額縁基板のスルーホールにより接続する。この方式の実装には、チップの面積に加えて、ＴＡＢテープのアウタリード部の面積と額縁基板の面積が余分に必要になる。また、額縁基板の厚さが１ｍｍ弱あるためにスルーホールのピッチは約１ｍｍ必要であり、２００ピンならば約３ｃｍ角にまで広がってしまう。モジュールの高さに関しては、インタポーザや額縁基板の厚さを考慮すると２チップ分で約１ｍｍ必要であり、チップ数が増えると薄型とは言えなくなる。ＴＡＢリードや額縁基板の接続は、側面めっき配線型や側面薄膜配線型とは異なり、面の向きを変える必要がないプレーナなプロセスであるから、流れ作業に適している。しかし、ＴＡＢテープ、インタポーザ、額縁基板等の部品点数が他方式に比べて多いため、部品コストがかさむというデメリットがある。
【００１２】
以上述べたように、従来から提案されている三種類の三次元積層モジュールは、サイズ（面積、高さ）、ピン数、コスト（部品、組立）に対して一長一短がある。簡単にまとめると、側面めっき配線型は多ピン化と量産性、側面薄膜配線型は薄型化とプロセスコスト、額縁基板接続型は小面積化と部品コストに難点がある。これらの特性は主に層間接続方式に起因しており、これが実装上の鍵を握っていると言ってよい。そこで、本発明では特に層間接続方式に着目することにした。
【００１３】
本発明は以下の（１）〜（８）を目的とする。
【００１４】
（１）高密度且つ簡便な層間接続構造を新たに導入することにより、小型、多ピン、低コストという長所を兼ね備えた実装構造を有する三次元積層モジュールを提供する。
【００１５】
（２）上記モジュール実装構造において、チップから層間接続部に至る相互接続に適合した配線材料と絶縁材料を提供する。
【００１６】
（３）上記モジュール実装構造において、高密度または簡便に形成できる層間接続部の構成材料を提供する。
【００１７】
（４）上記モジュール実装構造において、より微細化且つ狭ピッチ化が可能な層間接続構造を提供する。
【００１８】
（５）新しい層間接続構造に類したチップ接続構造により、チップと層間接続部を高密度且つ簡便に相互接続する。
【００１９】
（６）チップ接続構造に従来技術を巧みに取り入れることにより、チップと層間接続部を簡便に相互接続する。
【００２０】
（７）チップ接続構造に他の従来技術を巧みに取り入れることにより、チップと層間接続部を簡便に相互接続する。
【００２１】
（８）層間接続部に対してより多くの外部端子を相互接続できる積層構造を提供する。
【００２２】
【課題を解決するための手段】
本発明による三次元積層モジュールは、上記（１）〜（８）の目的を達成するため、それぞれ以下の〈１〉〜〈８〉の構成にする。
【００２３】
〈１〉半導体チップを搭載した配線フィルムを層構成ユニットとして、このユニットを接着フィルムを間に挟んで積み重ねた実装構造から成る。層間接続は、配線フィルムに形成された第１のバイア／スルーホール（バイアホールまたはスルーホール）と、接着フィルムに形成された第２のバイア／スルーホールとを直接接続することによって行なう。配線／接着フィルムやその内部のバイア／スルーホールは、プリント配線基板やフレキシブル配線基板等と同様の安価な生産設備を使って、めっき、印刷等の簡便なプロセスにより製作される。実装プロセスでは、先ず、チップを配線フィルムにボンディングする。この後、配線フィルムと接着フィルムを交互に積層し、プレスして接着硬化させ、同時に両者のバイア／スルーホールを接続する。モジュール実装面積は、主にチップ領域とバイア／スルーホール領域の合計面積で決まる。後者の面積は層間接続及びＩ／Ｏピンの数に依存する。Ｉ／Ｏピンは、バイア／スルーホール領域とチップ領域の下面からＢＧＡ、ＰＧＡ、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）等の形態で取り出される。例えば、バイア／スルーホールの配列ピッチを２００〜３００μｍ、ＢＧＡのピッチを約１ｍｍとすると、約２ｃｍ角の小さな実装面積から数１００ピン取り出すことができる。なお、本発明による実装方式を従来の三種類の方式（側面めっき配線型、側面薄膜配線型、額縁基板接続型）と区別するため、以後、フィルム接続型と呼ぶことにする。
【００２４】
フィルム接続型と側面めっき配線型を比べると、フィルム接続型の実装面積は、キューブをチップの近辺で切り出す側面めっき配線型に比べて若干大きくなる場合がある。しかし、配線フィルムは多層化が可能であり、１００μｍピッチ以下の微細な配線パターンとバイア／スルーホールを形成できることから、単層で約１ｍｍピッチのめっき配線に比べて、層間接続の数を大幅に増やせる利点がある。また、フィルム接続型のＩ／Ｏピンはモジュール底面からアレイで取り出せるので、モジュールの四辺からしかリードを取り出せない側面めっき配線型に比べて多ピン化できる。また、フィルム接続型の実装プロセスはプレーナな流れ作業に適しており、バイア／スルーホールはプロセス以前に予め配線／接着フィルムに作り込めるので、積層した後でキューブの向きを変えて側面に配線を形成する側面めっき配線型に比べて、コストが低減できる。
【００２５】
フィルム接続型と側面薄膜配線型を比べると、Ｉ／Ｏピン数が同じであれば、約１ｍｍピッチのＢＧＡを用いたフィルム接続型の方が、２．５４ｍｍピッチのＰＧＡを用いた側面薄膜配線型に比べて実装面積が小さくなる。また、フィルム接続型は薄い配線／接着フィルムを（場合によっては薄く研磨したチップを）積層するので、チップを垂直に立てて実装する側面薄膜配線型に比べて、モジュールを薄型化できる。実装プロセスに関しては、フィルム接続型では高価且つ困難な側面の薄膜配線を形成する必要がなく、予め製作しておいた配線フィルムを重ねて接着するという簡単な作業で済むため、プロセスコストを低減できる。
【００２６】
フィルム接続型と額縁基板接続型を比べると、フィルム接続型では、額縁基板接続型のようなＴＡＢのアウタリードに対する余分な面積が不要である。その上、フィルム接続型のバイア／スルーホール領域の面積の方が額縁基板のスルーホール領域より小さくなる。これは、１ｍｍ程度の厚い額縁基板に形成されるスルーホールの配列ピッチは厚さと同程度まで広げる必要があるが、数１０μｍ〜１００μｍ程度の薄い配線／接着フィルム各々に形成されるバイア／スルーホールの配列ピッチは数１００μｍ以下に狭められるからである。したがって、フィルム接続型の方が額縁基板接続型より実装面積を削減できる。フィルム接続型のＩ／Ｏピンはチップ領域とバイア／スルーホール領域の下面から取り出せるので、スルーホール領域からしかピンを取り出していない額縁基板接続型に比べてピン数を稼げる。また、フィルム接続型の部品点数は、額縁基板接続型のＴＡＢテープや額縁基板の分だけ少なくなるので、部品コストを低減できる利点がある。
【００２７】
〈２〉配線フィルムの絶縁材料としてエポキシ、ポリイミドまたはアラミドを用い、接着フィルムの接着材料としてエポキシまたはポリイミドを用い、配線とバイア／スルーホールの導体材料として銅を用い、チップから層間接続部に至る相互接続を構成する。
【００２８】
エポキシ、ポリイミド、またはアラミドから成る有機材料は薄型フィルムの製作が容易であり、微細な配線パターンを形成でき、レーザやホトリソグラフィ等により小径のバイア／スルーホールを加工できる。このうち、ポリイミドとアラミドは、信号伝送にとって有利な低誘電率を有しており、モジュールの半田付けに対して優れた耐熱性を示す。さらにアラミドは、熱膨張係数がチップに近く、強度が非常に高い。エポキシやポリイミドから成る接着材料は上記の絶縁材料に対する接着性に優れている。銅は電気抵抗が低いので、配線や層間接続を伝わる信号の減衰や伝播ディレイを抑制できる。
【００２９】
〈３〉層間接続を行なうバイア／スルーホールを導電性ペーストまたは異方導電性ポリマによって形成する。導電性ペーストはレーザやドリル等によって配線フィルムまたは接着フィルムへ加工された穴に充填され、バイア／スルーホールを構成する。配線フィルムのランドやパッドとのインタースティシャルバイア接続や、各層のフィルム間のスタックトバイア接続（カラム接続）が行なえるので、層間接続の小面積化と高密度化が可能になる。導電性ペーストの材料は銅や銀等の金属粉と樹脂から成り、フィルム基材との熱膨張係数が近いため接続信頼性が高い。特に、銅ペーストは極めて低い接続抵抗とマイグレーションに対する優れた耐性を備えている。
【００３０】
異方導電性ポリマは金属粒子と有機ポリマから成り、接着フィルムとして配線フィルムの間に供給される。配線フィルムのバイア／スルーホールのランド（凸部）に挟まれた部分では、金属粒子がランド間を橋渡しすることによりバイア／スルーホールとしての導通が得られる。その他の部分では間隔が離れているので、橋渡しが生じずに絶縁が保たれる。異方導電性ポリマは比較的高い接続抵抗を示すが、接着フィルムに穴の加工や導体のパターニングを行なう必要がなく、配線フィルムとの位置合わせが要らなくなるので、層間接続を簡便に行なえる利点がある。
【００３１】
〈４〉めっき金属や導電性ペースト等の導体によってバイア／スルーホールを埋め込んだ構造を採用する。これにより、小径でアスペクト比の高いバイア／スルーホールが形成できる上、配線フィルムのバイア／スルーホールと接着フィルムのバイア／スルーホールとを交互に直上に積み重ねることができる。すなわち、スタックトバイア接続（カラム接続）が可能になる。埋め込まない構造のように開口を避けてスタッガード状やスパイラル状にバイア／スルーホールを積み重ねる必要がないので、バイア／スルーホールを狭いピッチで配列でき、モジュール実装面積を低減できる。
【００３２】
〈５〉チップをフリップチップで配線フィルムに接着し（フリップチップダイアタッチ）、チップの入出力パッドに直接形成されたダイレクトバイア／スルーホールによりパッドと配線フィルムの配線を接続する。ダイレクトバイア／スルーホールはチップの四辺に限らず、チップ表面の任意の位置から二次元アレイ状に取り出せるので、多数の入出力を要するチップに適している。また、ダイレクトバイア／スルーホールは、層間接続を行なうバイア／スルーホールと同様に穴開けとめっきやペースト充填等のプロセスによって簡便に形成できる。
【００３３】
ダイレクトバイア／スルーホールによるフリップチップ接続と半田バンプによる一般的なフリップチップ接続を比べると、前者の形成プロセスは、後者の半田バンプの真空蒸着、リフロー、接続、再リフロー等の形成プロセスに比べて、工程数と生産設備の両面でコストが低減できる。ダイレクトバイア／スルーホールの直径は配線フィルムの厚さと同程度まで小さくすることができるので、１００μｍ以上の径の半田バンプに比べて高密度なチップ接続が可能になる。また、ダイレクトバイア／スルーホールは配線フィルムの内部に在るので、外部に在る半田バンプに比べて積層モジュールを薄型化できる利点もある。
【００３４】
〈６〉チップをバンプ、ワイアまたは異方導電性ポリマにより配線フィルムへボンディングし、パッドと配線を接続する。層間接続は配線／接着フィルムを貫通するバイア／スルーホールによって行なう。バンプとしては半田バンプの他、金ワイアバンプを用いる。後者は熱圧着または導電性樹脂によりチップまたは配線フィルムに接続される。異方導電性ポリマは接着フィルムとしてチップと配線フィルムの間に供給され、金属粒子の橋渡しによって導通を得る。
【００３５】
先程、ダイレクトバイア／スルーホールの方がバンプより有利であると述べた。しかし、例えばワイヤボンディング、ＴＡＢ、バンプ等を想定して製造された既存のチップをそのままフィルム接続型積層構造に流用したい場合、パッドの配置、パッドを構成する金属の組成、パッド周辺のパッシベーション膜の段差等によって、ダイレクトバイア／スルーホールの形成が困難であることが有り得る。したがって、バンプの方が選択肢として優位になる。また、比較的パッド数が少ない場合やパッドがチップの四辺に配置されている場合にはワイアも採用し得る。積層モジュール以外にＬＳＩパッケージやマルチチップモジュールを目的としてバンプやワイアの生産ラインに既に投資を行なっている場合には、これらの方がダイレクトバイア／スルーホールより低コストになることがある。
【００３６】
異方導電性ポリマは、既に述べたように薄いフィルムとして供給されるので、バンプやワイアに比べてモジュールを薄型化できる。接続プロセスではチップと配線フィルムとのアライメントを行なう必要がない。接続抵抗や信頼性に対する仕様が満足できれば、ダイレクトバイア／スルーホールやバンプによるチップ接続よりも有利になる可能性がある。なお、チップ接続にバンプや異方導電性ポリマを用いても、本発明による層間接続の有意性は損なわれない。
【００３７】
〈７〉配線フィルム自体に設けたインナリードをチップの入出力パッドへＴＡＢ接続する。インナリードは、配線フィルム上の配線と配線／接着フィルムに設けた層間接続用バイア／スルーホールとを経て、Ｉ／Ｏピンに相互接続される。従来の額縁基板接続型積層構造ではインナリードとアウタリードが形成されたＴＡＢテープとインタポーザ基板と層間接続用額縁基板とを併用しており、本発明のフィルム接続型の構成とは明らかに異なっている。
【００３８】
ＴＡＢ接続そのものはＬＳＩパッケージ技術として普及している。従来のインナリードとアウタリードが形成されたＴＡＢフィルムの代わりに、本発明によるバイア／スルーホールとインナリードが形成された配線フィルムを用いれば、既存の生産ラインを流用でき、低コスト化を図れる。但し、ＴＡＢではチップの四辺にしか接続を行なえず、リードのインダクタンスが比較的大きいため、多数の入出力を要するチップや動作周波数の高いチップには適していない。この場合には、フィルム接続型積層構造のチップ接続方式としてダイレクトバイア／スルーホールやバンプを採用した方が良い。
【００３９】
〈８〉チップと配線フィルムから成る層構成ユニットと共に、接着フィルムによって最外層に配線基板を積層する。配線フィルムと配線基板は、ユニット間と同様に接着フィルムに形成されたバイア／スルーホールによって接続される。配線基板はプリント基板またはセラミック基板から成り、その底面にＢＧＡ、ＰＧＡ、ＬＧＡ等のＩ／Ｏピンが接続される。
【００４０】
配線基板は多層化が可能であり、配線収容量が大きい。最外層に配線フィルムを用いる場合に比べて、本発明の配線基板では、各層のチップとＩ／Ｏピンとの間の複雑な信号配線や電源／クロックの分配を容易に行なえる。したがって、Ｉ／Ｏピン数をより増やすことができる。また、配線基板はフィルムに比べて剛性が高く、モジュールの機械的信頼性が向上する。
【００４１】
プリント基板はセラミック基板より誘電率が低く、部品コストが安い。特に、積層モジュールを大型プリント基板へ実装する場合は、Ｉ／Ｏピンの熱応力に対する信頼性の点で、プリント基板の方がセラミック基板より有利である。セラミック基板は一般的なプリント基板に比べて配線ピッチを狭められるので、さらに高密度な配線と多ピン化が可能になる（ビルドアップ型、インタースティシャルバイアホール型等の高密度プリント基板はセラミック基板と遜色無い）。また、モジュールに大型チップを用いる場合には、熱膨張係数がチップに近いセラミック基板の方が、チップに働く熱応力を低減できる。セラミック基板は耐熱性と耐湿性に優れるので、Ｉ／Ｏピンの半田付け、モジュールのリペア、封止等に対する信頼性が高い。
【００４２】
【発明の実施の形態】
以下、図面を用いて本発明の実施例を詳細に説明する。
【００４３】
図１は第１実施例の三次元積層モジュールの全体断面構造図、図２及び図３は部分断面構造図である。図１において、三次元積層モジュール１００は、８個の半導体チップ１１０と、８枚の配線フィルム１２０と、８枚の接着フィルム１３０と、１枚の配線基板１４０から構成されており、エンカプスラント１５０により封止されている。チップ１１０と配線フィルム１２０の対を層構成ユニットとして、８層のユニットと配線基板１４０が接着フィルム１３０を間に挟んで三次元的に積層されている。
【００４４】
層構成ユニットとユニットの間、及びユニットと配線基板１４０の間の層間接続は、配線フィルム１２０に形成されたバイアホール１２５と接着フィルムに形成されたバイアホール１３１を接続することにより行なわれている。チップ１１０のパッド１１１は、ダイレクトバイアホール１２４と、配線フィルム１２０の配線と、バイアホール１２５と１３１による層間接続と、配線基板１４０の配線を経て、配線基板１４０の底面のＩ／Ｏピン１４１に相互接続されている。
【００４５】
チップ１１０は集積回路が形成された半導体チップから成る。本第１実施例では×１６ビット構成の２５６ＭｂｉｔＤＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を８個用いたので、モジュール１００の総記憶容量は２５６ＭＢｙｔｅである。チップサイズは約１１×２０ｍｍ２であり、厚さは研磨加工により５０μｍにした。チップ１１０のＩ／Ｏパッド１１１の数はデータ、アドレス、コントロール等の信号と電源とを合わせて約６０であり、パッド１１１の配列間隔の最小値は約１００μｍである。チップ１個当りの消費電力は約０．３Ｗである。チップ１１０は、回路面を配線フィルム１２０の方へ向けて、接着材１１２により配線フィルム１２０にフリップチップダイアタッチされている。チップ１１０のＩ／Ｏパッド１１１は、図２に示すようにパッド１１１に直接形成されたダイレクトバイアホール１２４によって配線フィルム１２０に接続されている。
【００４６】
配線フィルム１２０は２つの導体層１２１、１２３と絶縁層１２２から成る。本第１実施例では、導体層１２１、１２３として厚さ１０μｍの銅箔、絶縁層１２２として厚さ２５μｍのポリイミドフィルムを用いた。導体層１２１、１２３には、図２と図３に示すように配線１２６やランド１２７等の配線パターンが形成されており、配線ピッチは５０μｍである。配線フィルム１２０には、パッド１１１と配線パターンに接続されるダイレクトバイアホール１２４と、バイアホール１３１と配線パターンに接続されるバイアホール１２５とが形成されている。ダイレクトバイアホール１２４は図２に示すようにめっき銅によって埋め込まれている。その直径は、パッド１１１の配列間隔と配線フィルム１２０の厚さを考慮して約５０μｍとした。バイアホール１２５は図３に示すように銅ペーストによって埋め込まれており、直径は８０μｍ、配列ピッチは３００μｍである。
【００４７】
接着フィルム１３０としては、配線フィルム１２０に対する接着強度が大きいポリイミド接着材から成るフィルムを用いた。厚さは７５μｍである。接着フィルム１３０の所定の位置には、バイアホール１２５や配線基板１４０に接続されるバイアホール１３１が形成されている。バイアホール１３１は図３に示すように銅ペーストによって埋め込まれており、直径と配列ピッチはそれぞれ８０μｍと３００μｍである。なお、接着フィルム１３０の厚さとバイアホール１３１の直径及びピッチは、チップ１１０の厚さや配線フィルム１２０同士の間隔を考慮に入れて決めた。バイアホール１２５の直径とピッチは、バイアホール１３１の値に等しく設定した。
【００４８】
配線基板１４０は、４層で厚さ約０．３５ｍｍのプリント配線基板から成り、インタースティシャルバイアホール構造の配線回路が形成されている。配線基板１４０の底面には、配列ピッチ１ｍｍ、マトリクス１３×２１のＢＧＡから成るＩ／Ｏピン１４１が接続されている。ピン数は非接続ピンを含めて２７３ピンである。配線基板１４０は、バイアホール１２５、１３１から成る層間接続（ピッチ０．３ｍｍ）と、これよりピッチが大きいＩ／Ｏピン１４１とを相互接続する役目を担っている。
【００４９】
エンカプスラント１５０はエポキシモールド材から成り、積層されたユニットと配線基板１４０の表面や側面を保護している。エンカプスラント１５０を含めたモジュール１００のサイズは１５×２３ｍｍ２、モジュール１００をボードに半田付けした時の高さは約２ｍｍである。
【００５０】
第１実施例の三次元積層モジュール１００の実装プロセスを以下に述べる。
【００５１】
（１）予め配線パターンとバイアホール１２５が形成されたテープ状の配線フィルム１２０をリールトゥーリールの生産ラインにセットする。プローブテストに合格したチップ１１０は、ウエハからダイシングしておく。
【００５２】
（２）リールから順次送り出されて来るテープ状の配線フィルム１２０に、チップ１１０を接着材１１２によってフリップチップダイアタッチする。
【００５３】
（３）チップ１１０のパッド１１１に対応する位置に、配線フィルム１２０と接着剤１１２に対してレーザ穴開け加工を施す。
【００５４】
（４）配線フィルム１２０の表面の上記の穴以外の部分をフィルムレジストで保護してから、上記の穴を埋め込むように銅めっきを行なう。こうして図２に示すようなバイアホール１２４が形成される。
【００５５】
（５）配線パターン上に設けたテストパッドを利用してチップ１１０と配線フィルム１２０との導通テストを行なう。
【００５６】
（６）テープ状の配線フィルム１２０を切断する。チップ１１０が配線フィルム１２０に接続された層構成ユニットが出来上がる。必要ならば、ユニットのバーンインテスト等を実施する。
【００５７】
（７）予めバイアホール１３１が形成された接着フィルム１３０を準備しておき、複数のユニットと複数の接着フィルム１３０と配線基板１４０を互いに積み重ねる。このとき、図３（Ａ）に示すようにバイアホール１２５とバイアホール１３１が重なるようにガイドピンによってアライメントする。
【００５８】
（８）積み重ねたユニットと複数の接着フィルム１３０と配線基板１４０を一括してプレスし、接着する。図３（Ｂ）に示すようにバイアホール１２５とバイアホール１３１が接続される。
【００５９】
（９）配線フィルム１２０と接着フィルム１３０の余分な部分を切断し、それらの側面を揃える。こうして、小片のプレートのような積層体が出来上がる。
【００６０】
（１０）配線基板１４０のＩ／Ｏピン１４１に対応する部分を除いて、積層体をエンカプスラント１５０によりモールドする。
【００６１】
（１１）配線基板１４０にＢＧＡ（半田ボール）を載せてリフローし、Ｉ／Ｏピン１４１を形成する。
【００６２】
（１２）モジュール１００をＢＧＡソケットに取り付け、バーンインテスト、外観検査等を実施する。以上のプロセスを経て、モジュール１００が完成する。
【００６３】
本第１実施例によれば、三次元積層モジュール１００を小型化し、その実装面積を低減できる効果がある。バイアホール１２５と１３１はそれぞれ薄い配線フィルム１２０（厚さ４５μｍ）と薄い接着フィルム１３０（厚さ７５μｍ）に形成されるので、それらの直径をフィルム厚さと同程度の８０μｍにまで小さくすることができ、配列ピッチを３００μｍに狭めることができる。さらに、バイアホール１２５と１３１は導体埋め込み構造を有しているので、互いに直接積み重ねて接続できる。したがって、層間接続を高密度化し、層間接続領域の面積を削減できる。また、チップ１１０を配線フィルム１２０を接続するダイレクトバイアホール１２４は、配線フィルム１２０内部に形成されるので、余分な面積や厚さを必要としない。以上の結果として、モジュール実装面積は約３５０ｍｍ２に成り、チップ１１０の面積（約２２０ｍｍ２）に対する実装効率として６４％という高い値が得られる。
【００６４】
モジュール１００は薄型であるという特長も有している。薄く研磨したチップ１１０（厚さ５０μｍ）と薄い配線フィルム１２０により層構成ユニットを構成しているので、ユニット厚さは約１２０μｍである。８層のユニットを配線基板１４０の上に積み重ねても、合計厚さはたったの約１．４ｍｍにしかならない。したがって、Ｉ／Ｏピン１４１の分を加えてモジュール高さは約２ｍｍであり、薄型化が実現できる。
【００６５】
このように、モジュール１００は小型且つ薄型であるにもかかわらず、２７２ピンという多数のＩ／Ｏピン１４１を取り出すことができる。微細なダイレクトバイアホール１２４によってチップ１１０を配線フィルム１２０に接続し、高密度な層間接続によって各層のチップ１１０と配線基板１４０を接続し、配線基板１４０の高密度な多層配線によってチップ１１０とＩ／Ｏピン１４１との相互接続を行なうことができるので、多ピン化に対応できる。配線基板１４０の底面全体をＩ／Ｏピン１４１の接続領域として利用できるので、バイアホール１２５と１３１の配列ピッチ（３００μｍ）に比べてＩ／Ｏピン１４１のＢＧＡのピッチ（１ｍｍ）が大きくても、十分な数のＩ／Ｏピン１４１が得られる。
【００６６】
モジュール１００の実装プロセスは低コスト化が可能である。上述したように、配線フィルム１２０や接着フィルム１３０を左から右に（または右から左に）平面的に流しながら、層構成ユニットを積み重ねて加圧接着するという簡便な作業をこなせばよいので、自動化に適している。モジュール１００に用いられる主要構成部品は、チップ１１０を除けば配線フィルム１２０と接着フィルム１３０である。部品点数が少ない上、これらは量産品として供給されるので、部品コストも抑えることができる。
【００６７】
配線フィルム１２０の絶縁層１２２と接着フィルム１３０の絶縁材として用いたポリイミドは、熱的に安定で、機械的に強靱であり、化学的な耐性に優れているので、モジュール１００の構成材料に適している。また、ポリイミドは、電気的には低い誘電率（〜３）と高い破壊電圧を示す。配線フィルム１２０の導体層１２１、１２３とバイアホール１２５、１３１の主要導体として用いた銅は、通常の金属の中で最も高い電気伝導度（０．６×１０６／Ωｃｍ）を有しており、低誘電率のポリイミドと共に信号伝送特性の向上に寄与している。銅粒子とエポキシ樹脂から成る導電性ペーストによって埋め込まれたバイアホール１２５、１３１の接続抵抗は数ｍΩ以下である。なお、銅は高い熱伝導度を有しているので、導体層１２１、１２３とバイアホール１２５、１３１は信号伝送路としてだけでなく、放熱路としても働く。モジュール１００の総発熱量は約２．４Ｗであるが、チップ１１０の最大温度上昇を３０℃以下に抑えることができる。
【００６８】
以上述べたように、本第１実施例の三次元積層モジュール１００は小型、薄型、多ピン、低コストという特長を有している。大容量小型メモリモジュール（記憶容量２５６ＭＢ、実装面積１５×２３ｍｍ２）として、プロセッサシステム用主記憶装置から携帯機器用メモリカードに至るまで適用範囲は広い。一般的なシステムではプロセッサチップや制御用チップと共に多数個のメモリチップを使用するため、メモリ部分の小型化と薄型化はシステム全体のダウンサイジングにとって非常に効果が大きい。モジュールの多ピン化は、多ビット構成のメモリチップの採用を可能にし、データ転送スループットの向上に対して大いに貢献する。低コスト化は、量産品としての厳しい要求を満足するレベルにある。信頼性検査は必要に応じてフィルムキャリアとして実施できるので、積層によって歩留まりが下がることはない。
【００６９】
なお、本第１実施例の構成や材料、そして実装プロセスは、モジュールの要求性能や目標コストに応じて選択することができる。例えば、モジュールの積層数や外観、モジュールに搭載するチップの種類、配線層や層間接続の設計、Ｉ／Ｏピンの数や種類等々、仕様を適宜変更できることは言うまでもない。チップとして、ＤＲＡＭに限らずＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、論理ＬＳＩ、ゲートアレイ等、様々なチップが用いられ、用途に応じてこれらを組み合わせて積層することもある。チップ接続用ダイレクトバイアホールは、アディティブめっきやサブトラクティブめっきによる形成方法があり、めっきの代わりに導電性ペーストで埋め込むこともできる。既に述べたが、チップ接続としてバンプ、異方導電性ポリマ、ＴＡＢ等を採用する場合もある。チップが搭載される配線フィルムには、低コスト材料としてポピュラーなエポキシフィルムやそのコンポジット材、その他にもビスマレイミドトリアジン、マレイミドスチリル、シアネートエスター等が用いられる。例えば、アラミドファブリックとエポキシ基材から成るコンポジットフィルムは低誘電率と低熱膨張係数を有しており、高速化と低熱応力化に適している。配線／接着フィルムに形成される層間接続用バイアホールとしては、銅ペーストの他、銀ペーストやめっき等を用いてもよい。接着フィルムに異方導電性ポリマフィルムを用いることによって簡便に層間接続を行なう場合もある。配線基板としては、層構成ユニットと同様の配線フィルムやセラミック基板が用いられることがあり、Ｉ／Ｏピン等の仕様によっては配線基板を設けないこともある。Ｉ／Ｏピンには、ＢＧＡの他にバンプ、ＰＧＡ、ＬＧＡ等が用いられるが、ピン数が少なくて良い場合にはリードフレームやＴＡＢを採用することも可能である。
【００７０】
次に、本発明による第２実施例について説明する。第２実施例では、第１実施例と概ね同様の実装構造によって、ＤＲＡＭモジュールの代わりにＳＲＡＭモジュールを構成した例を示す。図４は第２実施例の三次元積層モジュールの全体断面構造図である。図４において、三次元積層モジュール２００では、半導体チップ２１０と配線フィルム２２０から成る１０層のユニットと、１０枚の接着フィルム２３０と、１枚のダミーフィルム２２６が積層されており、エンカプスラント２５０によって被覆されている。モジュール２００の実装面積は１２×１７ｍｍ２、ボード実装時の高さは約１．２ｍｍである。
【００７１】
チップ２１０は、第１実施例と同様に接着剤２１２によって配線フィルム２２０にフリップチップダイアタッチされ、Ｉ／Ｏパッド２１１がダイレクトバイアホール２２４によって配線フィルム２２０に接続されている。チップ２１０は×１８ビット構成の４ＭｂｉｔＳＲＡＭから成り、モジュール２００の総記憶容量は４ＭＢである。チップサイズは約６×１２ｍｍ２であり、厚さは３０μｍにまで薄くした。１個のチップ２１０の消費電力は約２Ｗなので、モジュール２００の総消費電力は約２０Ｗになる。Ｉ／Ｏパッド２１１の数は信号と電源含めて約１００である。
【００７２】
層間接続は、配線フィルム２２０に形成されたバイアホール２２５と、接着フィルム２３０に形成されたバイアホール２３１によって行なわれている。配線フィルム２２０は導体層２２１、２２３と絶縁層２２３から成る。配線フィルム２２０と接着フィルム２３０、これらに形成されたバイアホール２２５、２３１等の基本仕様は第１実施例と同様である。但し、接着フィルム２３０の厚さは、チップ２１０の厚さに対応して５０μｍを選択した。ダミーフィルム２２６は最上層のユニットを保護するために有り、その材料とサイズは絶縁層２２３と同じである。
【００７３】
Ｉ／Ｏピン２４０は、第１実施例のような配線基板にではなく、最下層の配線フィルム２２０のバイアホール２２５に直接接続されている。このため、チップ２１０と配線フィルム２２０の上下の配置は第１実施例と逆様になっている。Ｉ／Ｏピン２４０は半田バンプから成り、バイアホール２２５、２３１と同じ０．３ｍｍピッチで二次元アレイ状に配列されている。Ｉ／Ｏピン２４０の総数は約４２０であり、非常に多い。
【００７４】
本第２実施例によれば、第１実施例とほぼ同様の構成で小型、薄型、多ピンのＳＲＡＭモジュール２００を実現できる。モジュール２００は、例えばマイクロプロセッサチップと共に二次キャッシュとして多層配線基板にフリップチップ実装され、プロセッサモジュールやプロセッサカードとして用いられる。モジュール２００の高さが１．２ｍｍという薄型化によって、バイアホール２２５、２３１から成る層間接続が短くなるので、抵抗と容量が低減され、第１実施例のＤＲＡＭモジュールに比べてさらに高速動作が可能になる。また、Ｉ／Ｏピン２４０をバイアホール２２５に直結したことにより、第１実施例に比べて小さい実装面積（約２００ｍｍ２）から、４００ピンを超えるＩ／Ｏピン２４０を取り出すことができる。したがって、高速化と多ピン化が達成されるので、プロセッサと二次キャッシュの間で非常に高いスループットのデータ転送を行なうことが可能になり、プロセッサの高性能化を実現できる。
【００７５】
なお、Ｉ／Ｏピン２４０の配列ピッチが第１実施例のような標準的なＢＧＡに比べて小さくなっているが、プロセッサモジュールやプロセッサカードの多層配線基板では比較的任意にピッチを決められるので支障はない。モジュール２００の総発熱量は第１実施例に比べてかなり増加しているが、プロセッサチップとともに強制冷却が行なわれるので問題はない。チップ２１０の最大温度上昇は５０℃以下に抑制することができる。
【００７６】
本発明による第３実施例では、第１実施例や第２実施例のダイレクトバイアホールによるチップ接続の代わりに、バンプ、ワイア、または異方導電性ポリマによってチップ接続を行ない、三次元積層モジュール一つでプロセッサモジュールを構成した例を示す。図５は第３実施例の三次元積層モジュールの全体断面構造図である。図５において、モジュール３００のユニットは、１組の半導体チップ３１０と配線フィルム３５０、１組のチップ３２０と配線フィルム３６０、４組のチップ３３０と配線フィルム３７０、１組のチップ３４０と配線フィルム３８０から構成されている。これらのユニットと配線基板３９０は、１枚の接着フィルム４６０、４枚の接着フィルム４７０、１枚の接着フィルム４８０、１枚の接着フィルム４９０によって互いに積層され、エンカプスラント３９２により被覆されている。
【００７７】
チップ３１０は約９ｍｍ角のマイクロプロセッサチップから成り、銅導体層４層のポリイミド配線フィルム３５０にフリップチップボンディングされている。Ｉ／Ｏパッド３１１は、金バンプ３１２と導電性樹脂によって配線フィルム３５０に接続される。配線フィルム３５０には埋込み型スルーホール３５１が形成されており、その表面にはチップ３１０の周辺にバイパスコンデンサ４１０が搭載されている。チップ３１０と配線フィルム３５０の間は樹脂３１３によって封止されている。ユニットの厚さは約１８０μｍである。
【００７８】
チップ３２０は約１１ｍｍ角のメモリ／バスコントローラチップから成り、Ｉ／Ｏパッド３２１がワイア３２２によって４層のポリイミド配線フィルム３６０にボンディングされている。配線フィルム３６０には埋込み型スルーホール３６１が形成されている。チップ３２０の表面は樹脂３２３によって封止されている。ユニットの厚さは約２００μｍである。
【００７９】
チップ３３０は約８×１７ｍｍ２のＤＲＡＭチップから成り、２層のポリイミド配線フィルム３７０にフリップチップボンディングされている。Ｉ／Ｏパッド３３１は、金バンプ３３２と導電性樹脂によって配線フィルム３７０に接続される。配線フィルム３７０には埋込み型バイアホール３７１が形成されている。チップ３３０と配線フィルム３７０の間は樹脂３３３によって封止されている。ユニットの厚さは約１５０μｍである。
【００８０】
チップ３４０は約６×１５ｍｍ２のＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）チップから成り、２層のポリイミド配線フィルム３８０にフリップチップボンディングされている。Ｉ／Ｏパッド３４１は、異方導電性ポリマフィルム３４２によって配線フィルム３８０に接続され、封止されている。配線フィルム３８０には埋込み型バイアホール３８１が形成されている。ユニットの厚さは約１２０μｍである。
【００８１】
接着フィルム４６０、４７０、４８０、４９０は、それぞれ厚さ１２５μｍ、１００μｍ、７５μｍ、５０μｍのポリイミド接着フィルムから成り、それぞれに層間接続用の埋込み型バイアホール４６１、４７１、４８１、４９１が形成されている。これらの直径はフィルムの厚さを考慮して１５０μｍにし、配列ピッチを６００μｍにした。層間接続用のスルーホール３５１、３６１、バイアホール３７１、３８１の直径とピッチも同じである。なお、配線フィルム３５０、３６０、３７０、３８０の配線ピッチは、上記直径とピッチを鑑みて１２０μｍにした。
【００８２】
配線基板３９０は、サイズ３０×３０×０．５ｍｍ３の４層のセラミック配線基板から成る。その底面に接続されたＩ／Ｏピン３９１は１００ｍｉｌ面心配列のショートピンＰＧＡから成り、その総数は非接続ピンを含めて２６５である。配線基板３９０から上の部分はエンカプスラント３９２が塗布されている。モジュール３００の実装面積は３０×３０ｍｍ２、配線基板３９０の下面からエンカプスラント３９２の上面までの高さは（バイパスコンデンサ４１０を含めて）、約２ｍｍである。
【００８３】
本第３実施例によれば、小型、薄型、多ピンのプロセッサモジュール３００を実現できる。モジュール３００は、例えばパーソナルな携帯機器やファクトリーオートメーション機器等に組み込まれて使用される。マイクロプロセッサ３１０、メモリ／バスコントローラ３２０、メモリ３３０、３４０が３ｃｍ角の面積と２ｍｍの厚さに集積されるので、上記のような機器の小型、薄型化にとって貢献する所が大きい。もちろん、必要に応じて他のチップ、例えばグラフィックスメモリやそのコントーラ等も積層することができる。
【００８４】
第３実施例では、ダイレクトバイアホール接続に拠らなくても、ワイアボンディング３２２や、バンプ３１２、３３２または異方導電性ポリマ３４２によるフリップチップボンディングによって、既存のチップをそのままコンパクトに積層することができる。ワイアまたはバンプによるチップ接続ではユニットが第１実施例や第２実施例に比べて厚くなるので、バイアホール３７１、３８１、４６１、４７１、４８１、４９１とスルーホール３５１、３６１の配列ピッチが広がっているが、それでも層間接続は本発明によらない従来方式に比べて十分高密度である。この層間接続により、マイクロプロセッサ３１０とメモリ／バスコントローラ３２０の間、メモリ／バスコントローラ３２０とＤＲＡＭ３３０／ＲＯＭ３４０の間、メモリ／バスコントローラ３２０と外部（Ｉ／Ｏピン３９１）の間の多数の相互接続を行なうことができる。
【００８５】
第３実施例ではＩ／Ｏピン３９１にＰＧＡを採用し、その配列ピッチが第１実施例や第２実施例に比べて広がっているが、これは例えばモジュール３００をグレードアップのためにユーザが交換する場合を想定したからである。なお、第３実施例ではモジュール３００の上面から熱が逃げるように、発熱量の大きいチップ３１０、３２０が上層に配置されており、比較的低電力動作を行なわせる場合には自然空冷で十分である。高周波数で消費電力が上がる場合には、例えばモジュール３００の上面に放熱フィンを接触させる等の方法により冷却できる。生産性と信頼性に関しては、各々のチップについてバーンイン試験等が必要ならば、各ユニット毎にフィルムキャリアとして検査を実施すればよい。したがって、積層した時の歩留まりと信頼性を確保できる。
【００８６】
最後に、第４実施例ではチップ接続としてＴＡＢを用いてＤＲＡＭモジュールを構成した例を示す。図６は第４実施例の三次元積層モジュールの全体断面構造図である。図６のモジュール５００では、半導体チップ５１０と配線フィルム５２０から成る８層のユニットと７枚の接着フィルム５３０が積層されている。
【００８７】
チップ５１０は約７×１５ｍｍ２のＤＲＡＭチップから成る。第１実施例でダイレクトバイアホール接続を行なったチップと異なり、チップ５１０の四辺にＩ／Ｏパッド５１１が配置されている。配線フィルム５２０は１７ｍｍ角、導体層２層のポリイミド配線フィルムから成り、配線フィルム５２０に設けられたインナリード５２４の金バンプ５２５がＩ／Ｏパッド５１１に接続されている。チップ５１０の表面とインナリード５２４の周囲はエンカプスラント５１２によって封止されており、エンカプスラント５１２を含めたユニットの厚さは約２００μｍである。配線フィルム５２０とポリイミド接着フィルム５３０にはそれぞれ層間接続用のバイアホール５２６と５３１が形成されており、最下層のバイアホール５４０には半田バンプから成るＩ／Ｏピン５４０が接続されている。バイアホール５２６、５３１とＩ／Ｏピン５４０の配列ピッチは０．８ｍｍであり、総ピン数は約１２０である。モジュール５００の実装面積は配線フィルム５２０のサイズに等しく、実装時の高さは約２ｍｍである。
【００８８】
本第４実施例によれば、従来のＴＡＢ接続技術と本発明による層間接続を組み合わせることにより、手軽に三次元積層モジュール５００を実現できる。第１実施例や第２実施例等に比べるとピン数が少ないものの、ＴＡＢ接続用に設計された既存のチップ５１０をそのまま流用し、小型且つ薄型のモジュール５００として提供できる。主要部品はチップ５１０と配線フィルム５２０と接着フィルム５３０しか無いので、コストが低く抑えられている。
【００８９】
以上、本発明による三次元積層モジュールを図面とともに説明した。本発明の要件は配線／接着フィルムに形成されたバイア／スルーホールによって高密度な層間接続を実施したことにあり、これがモジュールの小型化、薄型化、多ピン化、さらには低コスト化、高速化等の効果を生ぜしめる。本発明はハイエンドシステムから民生品に至るまで広範な分野に適用されるので、半導体チップやモジュールの仕様に応じて変更される。上記実施例中に説明した使用材料や実装プロセス等だけが本発明の適用形態でないことは自明であろう。
【００９０】
【発明の効果】
上記〈１〉〜〈８〉の構成によれば、それぞれ以下の《１》〜《８》の効果がある。
【００９１】
《１》チップを接続した配線フィルムから成る層構成ユニットと接着フィルムとを積層したフィルム接続型積層構造において、配線／接着フィルム各々に形成したバイア／スルーホールにより高密度な層間接続を行なえるので、小型、薄型、多ピン、低コストという長所を兼ね備えた三次元積層モジュールが得られる。
【００９２】
従来の側面めっき配線型のめっき配線に比べて、本発明は配線フィルムを多層化でき、配線／接着フィルムに形成したバイア／スルーホールを狭ピッチ化できるので、層間接続とＩ／Ｏピンの数を増大できる。また、側面へのめっき配線プロセスと異なり、本発明のフィルム接続プロセスは量産に適したプレーナなプロセスであるので、プロセスコストを削減できる。
【００９３】
従来の側面薄膜配線型のチップを基板に垂直に立てて実装する方式に比べて、本発明は薄いチップと薄い配線／接着フィルムを平行に積み重ねるので、モジュールの高さを低減できる。側面薄膜配線型でＩ／Ｏピンとして用いられるＰＧＡに比べて、本発明では配列ピッチの狭いＢＧＡを用いることができるので、ピン領域を削減でき、或いはピン数を増大できる。また、側面へ高価な薄膜配線を形成するプロセスに比べて、本発明では配線フィルムと接着フィルムを積層プレスする簡単なプロセスにより層間接続が行なわれるので、プロセスコストを削減できる。
【００９４】
従来の額縁基板接続型の厚い額縁基板に形成されたスルーホールに比べて、本発明は薄い配線／接着フィルムにバイア／スルーホールを高密度に形成できるので、層間接続領域の面積を削減できる。しかも、額縁基板接続型のＴＡＢアウタリードに対する面積が本発明では不要になるので、さらにモジュール実装面積が小さくなる。額縁基板の下面だけから取り出されるＩ／Ｏピンに比べて、本発明はＩ／Ｏピンを配線フィルム全面から取り出せるので、多ピン化できる。また、ＴＡＢテープ、インタポーザ基板、額縁基板という多数の部品から構成される額縁基板接続型に比べて、本発明の構成部品は配線フィルムと接着フィルムしか無いので、部品コストを削減できる。
【００９５】
《２》配線／接着フィルムの絶縁材料としてエポキシ、ポリイミド、アラミドを用い、配線／層間接続の導体材料として銅を用いる。これにより、薄いフィルムを製作できるので、モジュールを薄型化できる。また、配線パターンを微細化でき、バイア／スルーホールを小径化できるので、層間接続を高密度に形成できる。さらに、誘電率と配線／接続抵抗を低減できるので、チップからＩ／Ｏピンに至る相互接続において高速信号伝送を行なえる。
【００９６】
《３》導電性ペーストを充填したバイア／スルーホールによりインタースティシャルバイア接続やスタックトバイア接続が可能になるので、層間接続を高密度化でき、モジュール実装面積を削減できる。または、異方導電性ポリマから成る接着フィルムを用いることにより、接着フィルムへの穴開けやパターニングを省略でき、積層時のアライメントが不要になるので、部品／プロセスコストが低減できる。
【００９７】
《４》めっき金属または導電性ペーストから成るフィルドバイア接続構造により上記と同様に層間接続を高密度化できるので、実装面積が削減できる上、配線／接続のルーティングの制限が減り、設計自由度が増える。
【００９８】
《５》チップ接続方式として、フリップチップダイアタッチしたチップと配線フィルムをダイレクトバイア／スルーホールによって接続する。ダイレクトバイア／スルーホールはチップの全表面から多数取り出すことができるので、チップとモジュールの多ピン化に貢献できる。また、ダイレクトバイア／スルーホールは層間接続用バイア／スルーホールと同様に配線フィルムの内部に簡便に形成できるので、バンプのような高さやＴＡＢのようなリード領域を必要とせず、モジュール実装面積を削減できる。
【００９９】
《６》バンプ、ワイア、または異方導電性ポリマを用いたチップ接続により、ワイアボンディング、バンプ、ＴＡＢ等を想定して製造された既存チップも三次元積層モジュールとして実装できる。特にＬＳＩパッケージ等のためにバンプやワイアの生産ラインが稼働している場合には、ダイレクトバイア／スルーホールより低コスト化が図れる。異方導電性ポリマは、ダイレクトバイア／スルーホールやバンプのように接続部の加工を行なう必要が無く、接続プロセスは簡便な接着だけで良いので、部品とプロセスのコストを低減できる。
【０１００】
《７》配線フィルム自体に設けたインナリードをチップにＴＡＢ接続することにより、従来の額縁基板接続型に比べて部品点数を削減した上、配線／接着フィルムのバイア／スルーホールによって高密度な層間接続を行なえる。本発明はチップの入出力数が比較的少なく、動作周波数が比較的低い場合に適用できるので、ＬＳＩパッケージ等の既存の生産ラインを流用することによりダイレクトバイア／スルーホールやバンプに比べてコストを低減できる。
【０１０１】
《８》配線基板を配線／接着フィルムと同様にして最外層に積層する。最外層に配線フィルムを用いたモジュールに比べると、配線基板は配線収容量が大きいので、さらに多数のＩ／Ｏピンを取り出せる。また、配線基板の層数、配線ピッチ、誘電率、熱膨張係数、剛性、耐熱性、吸湿性、材料コスト等の特性に応じて、積層モジュールの性能、コスト、及び信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明による第１実施例の三次元積層モジュールの全体断面構造図。
【図２】本発明による第１実施例の三次元積層モジュールの部分断面構造図。
【図３】本発明による第１実施例の三次元積層モジュールの部分断面構造図。
【図４】本発明による第２実施例の三次元積層モジュールの全体断面構造図。
【図５】本発明による第３実施例の三次元積層モジュールの全体断面構造図。
【図６】本発明による第４実施例の三次元積層モジュールの全体断面構造図。
【図７】従来技術による三次元積層モジュールの全体断面構造図。
【図８】従来技術による三次元積層モジュールの全体断面構造図。
【図９】従来技術による三次元積層モジュールの全体断面構造図。
【符号の説明】
１００、２００、３００、５００…三次元積層モジュール
１１０、２１０、３１０、３２０、３３０、３４０、５１０…半導体チップ
１１１、２１１、３１１、３２１、３３１、３４１、５１１…Ｉ／Ｏパッド
１２０、２２０、３５０、３６０、３７０、３８０…配線フィルム
１３０、２３０、４６０、４７０、４８０、４９０…接着フィルム
１２５、１３１、２２５、２３１、３７１、３８１、４６１、４７１、４８１、４９１…バイアホール
３５１、３６１…スルーホール
１２４、２２４…ダイレクトバイアホール
３１２、３３２…バンプ
３２２…ワイア
３４２…異方導電性ポリマ
５２４…インナリード
１４０、３９０…配線基板
１４１、２４０、３９１、５４０…Ｉ／Ｏピン
１５０、２５０、３９２、５１２…エンカプスラント。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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