(57)【特許請求の範囲】
【請求項１】
制御可能な周波数、位相および振幅の正弦波信号を発生するダイレクト・ディジタル・シンセサイザを個々に含む複数の信号発生チャンネルと、
前記各信号発生チャンネルの前記各ダイレクト・ディジタル・シンセサイザを制御することにより、前記各信号発生チャンネルから出力される各正弦波信号の間の位相および振幅の関係を所望のものに設定する制御部とを備えたことを特徴とする信号発生装置。
【請求項２】
前記制御部は、前記各信号発生チャンネルから出力される各正弦波信号の間の位相および振幅の関係を検出する信号検出手段を更に備えたことを特徴とする請求項１記載の信号発生装置。
【請求項３】
前記信号検出手段は、前記各信号発生チャンネルのうち特定のものから出力される信号を基準信号として選択する第１の信号選択手段と、残る全ての信号発生チャンネルのうちの一つから出力される信号を比較対象の信号として順次選択する第２の信号選択手段と、これら第１，第２の選択手段で選択された信号の間の位相と振幅とを比較する比較手段とを備えたことを特徴とする請求項２記載の信号発生装置。
【請求項４】
前記各信号発生チャンネルから出力される正弦波信号は、アレイ・アンテナ装置の各アンテナ素子から出力される到来電波の受信信号を模擬するための信号であることを特徴とする請求項１乃至３のそれぞれに記載の信号発生装置。
【請求項５】
同一個数の信号発生チャンネルを含む信号発生部が複数設置され、各信号発生部を構成する対応の信号発生チャンネルの出力どうしが合成され、この合成された信号が前記各アンテナ素子から出力される多重到来波の受信信号を模擬することを特徴とする請求項４に記載の信号発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アレイ・アンテナ装置の性能を試験する試験用模擬信号の発生などに利用される信号発生装置に関するものである。
【０００２】
【従来の技術】
人や車両などの移動体を対象とする無線通信システムでは、交信中の移動体の方向を探知したり、交信対象の移動体に対してビームを向けるなどの目的で、アレイ・アンテナ装置が利用される。この種のアレイ・アンテナ装置では、複数のアンテナ素子が所定の配列で空間に配列され、各アンテナ素子の受信信号の位相や振幅（複素振幅）と、各アンテナ素子の指向性と、各アンテナ素子どうしの位置関係とから電波の到来方向が検出される。また、この種のアレイ・アンテナ装置では、各アンテナ素子から送信する電波の位相を制御することにより、電波を特定の方向に送信することもできる。このようなアレイ・アンテナ装置の典型的な一例として、直線上や円周上に５本程度のアンテナ素子が等間隔で配置される。
【０００３】
上記アレイ・アンテナ装置の製造・開発に際しては、経済性の点から、屋外で実際に電波を受信するよりも試験用の模擬信号の発生装置が利用される。すなわち、各アンテナ素子から出力される受信信号を模擬するために、５系統程度の信号発生系統が形成され、各信号発生系統から、位相や振幅の異なる信号が発生される。
【０００４】
従来、この種の試験用模擬信号発生装置としては、図４に示すような構成の装置が使用されていた。信号発生器で発生された試験用の正弦波信号が信号分配器で複数の成分に分割され、アナログ形式の遅延回路と増幅器とによってそれぞれに所望の遅延量と振幅とが付与され、試験用模擬信号としてそれぞれの出力端子から出力される。
【０００５】
他の従来装置として、図５に示す構成のものも知られている。この従来装置では、信号発生器から出力されるアナログ試験信号が、Ａ／Ｄ変換器で一旦ディジタル信号に変換される。このディジタル信号は、信号分配器で複数の成分に分割され、各成分はＦＩＦＯメモリを通過する際の遅延を受けてＤ／Ａ変換回路に供給される。再びアナログ信号に復元された試験用信号は、増幅器による振幅の調整を受けたのち各出力端子から出力される。各ＦＩＦＯメモリの遅延量の変更は、その縦列段数の変更などにより行われる。
【０００６】
【発明が解決しようとする課題】
図４に示す構成の従来装置では、アナログ形式の遅延回路が遅延線や遅延素子を使用して実現される。このような遅延回路では、発生させる試験信号の周波数や、試験対象のアレイアンテナの構成などに応じて遅延量を広範囲にわたって変更することが必要になる。このため、多数の遅延線や遅延素子を準備する必要があり、装置が複雑・高価になるという問題がある。
【０００７】
また、図５に示す構成の従来装置では、図４の従来装置とは異なり、ディジタル形式で実現される遅延回路の構成は容易である。しかしながら、信号発生器で発生したアナログ信号を一旦ディジタル信号に変換するための高精度かつ高周波のＡ／Ｄ変換器を実現することが困難であり、このため、発生可能な試験用信号の最高周波数はこのＡ／Ｄ変換器の性能で制限されてしまうという問題がある。実際には、１４ビットの精度のＡ／Ｄ変換器であれば、動作可能な最高周波数が数十ＭＨｚ  に制限されてしまう。なお、Ｄ／Ａ変換器については、１４ビットの精度で数百ＭＨｚ  の高周波数で動作するものが実現可能である。更に、図５の信号発生装置では、特開平１１ー１４５９１７号公報で指摘されているように、遅延分解能を高めるようとするとＦＩＦＯのメモリ量が増大するという問題もある。
【０００８】
【課題を解決するための手段】
上記従来技術の課題を解決する本発明の信号発生装置は、制御可能な周波数、位相および振幅の正弦波信号を発生するダイレクト・ディジタル・シンセサイザをそれぞれ含む複数の信号発生チャンネルと、各信号発生チャンネルの各ダイレクト・ディジタル・シンセサイザを制御することにより各信号発生チャンネルから出力される各正弦波信号の間の位相および振幅の関係を所望のものに設定する制御部とを備えることにより、高周波数までの試験用正弦波信号を簡易・安価に発生できるように構成されている。
【０００９】
【発明の実施の形態】
本発明の一つの好適な実施の形態によれば、上記制御部が各信号発生チャンネルから出力される各正弦波信号の間の位相および振幅の関係を検出する信号検出手段を備えたフィードバック方式の構成を採用することにより、装置の一層の低廉化が実現される。
【００１０】
本発明の他の好適な実施の形態によれば、上記信号検出手段が各信号発生チャンネルのうち特定のものから出力される信号を基準信号として選択する第１の信号選択手段と、残る全ての信号発生チャンネルのうちの一つから出力される信号を比較対象の信号として順次選択する第２の信号選択手段と、これら第１，第２の選択手段で選択された信号の間の位相と振幅とを比較する比較手段とを備えるという相対系の構成を採用することにより、動作の安定性に関する要求が緩やかな安価な素子や回路を用いて、装置を安価に実現可能としている。
【００１１】
本発明の更に他の好適な実施の形態によれば、各信号発生チャンネルから出力される正弦波信号は、アレイアンテナ素子から出力される受信信号を模擬するための信号として利用される。そして、このような各信号発生チャンネルから構成される信号発生部が複数設置され、各信号発生部に含まれる対応の信号発生チャンネルの出力どうしが合成され、この合成された信号が各アレイアンテナ素子から出力される受信信号を模擬することにより、試験対象のアレイアンテナに複数の送信源からの電波が到来した場合や、単一の送信源からマルチパスを経て電波が到来した場合の試験に必要なアレイアンテナの受信信号を模擬できるように構成されている。
【００１２】
【実施例】
図１は、本発明の一実施例の信号発生装置の構成を示すブロック図である。この信号発生装置は、５本のアンテナ素子で構成されるアレイ・アンテナの性能を試験するのに使用するためのものであり、５本アンテナ素子からの５種類の試験用模擬信号を発生する。これら５種類の試験用模擬信号を発生する５個の信号発生チャンネルのそれぞれは、ダイレクト・ディジタル・シンセサイザＤＤＳｉ、濾波器Ｆｉ、増幅器Ａｉ、減衰器ＡＴｉ、切替器ＳＷｉ（ｉ＝１〜５）を備えている。
【００１３】
上記５個の信号発生チャンネルに加えて、各チャンネルに共通のクロック信号を供給する第１のクロック供給部ＣＬ１と、各チャンネルのダイレクト・ディジタル・シンセサイザＤＤＳｉを制御する制御部ＣＮＴと、各チャンネルが発生した信号を検出する第１，第２のＡ／Ｄ変換部Ａ／Ｄ１，Ａ／Ｄ２と、これら第１，第２のＡ／Ｄ変換部にサンプリングのためのクロック信号を供給する第２のクロック発生回路ＣＬ２と、制御部ＣＮＴに制御指令を入力するキーボードなどで構成される入力部ＩＮとを備えている。
【００１４】
各信号発生チャンネルのダイレクト・ディジタル・シンセサイザＤＤＳｉの原理的な構成についてその前半部分のみを簡略化して図３に例示する。このシンセサイザＤＤＳｉの前半部分は、正弦波信号のディジタル振幅値を保持する正弦波保持メモリＭと、この正弦波保持メモリＭに読出しアドレスを供給するアドレス発生回路Ａとから構成されている。なお、このダイレクト・ディジタル・シンセサイザの後半部分は図示を省略するが、振幅調整用の乗算器と、Ｄ／Ａ変換器とから構成されている。アドレス発生回路Ａには、図１の第１のクロック発生回路ＣＬ１からクロック信号が供給されると共に、図１の制御部ＣＮＴから読み出し先頭アドレスが供給される。
【００１５】
正弦波保持メモリＭの各記憶領域には、０ボルトを中心にして−Ｖボルトから＋Ｖボルトまでの範囲にわたって変化する１周期分の正弦波信号を等しい時間間隔でサンプリングすることによって得られる振幅のディジタル値が、図案化して図示するように、読み出しアドレスの増加の順番に保持されている。アドレス保持回路Ａでは、外部から供給されるクロック信号の周期でアドレスが１ステップずつ増加され、各アドレスに保持される振幅のディジタル値が読み出される。読み出された正弦波信号の振幅のディジタル値は、図示しない乗算器において制御部ＣＮＴが指定する係数の乗算によって振幅が調整されたのち、図示しないＤ／Ａ変換回路においてアナログ信号に変換され、ダイレクト・ディジタル・シンセサイザＤＤＳｉから出力される。
【００１６】
図１の制御部ＣＮＴは、ユーザが入力部ＩＮから入力する制御指令に従って、第１のクロック発生部ＣＬ１に、これが発生するクロック信号の周波数を変更させることにより、各信号発生系統のダイレクト・ディジタル・シンセサイザＤＤＳｉが発生する正弦波信号の周波数を変化させる。この周波数の変更は、数百ＭＨｚ  もの高周波数領域までにわたって行われる。
【００１７】
制御部ＣＮＴは、同様に、ユーザが入力部ＩＮから入力する制御指令に従って、各チャンネルの信号発生部のダイレクト・ディジタル・シンセサイザＤＤＳｉのアドレス発生回路Ａ（図３）に指令する読み出し先頭アドレスを変更することにより、このシンセサイザが発生する正弦波信号の位相を変化させる。さらに、制御回路ＣＮＴは、各ダイレクト・ディジタル・シンセサイザＤＤＳｉの内部に設置されている乗算器に振幅調整用の係数を供給することにより、各信号発生チャンネルから出力される正弦波信号の振幅を変化させる。
【００１８】
更に、制御部ＣＮＴは、クロック信号の周波数に応じて各信号発生チャンネルに含まれる濾波器Ｆｉの特性を変更させ、あるいは、ダイナミックレンジを増大させるために、増幅器Ａｉや減衰器ＡＴｉの特性を変更させる。
【００１９】
各信号発生チャンネルの最終段には、制御部ＣＮＴによって制御される信号切替器ＳＷｉが設置されている。この信号切替器ＳＷｉの二つの出力端子のうち、一方は信号出力端子Ｏｉに接続され、他方は信号検出部のＡ／Ｄ変換部１又はＡ／Ｄ変換部２の入力端子に接続されている。すなわち、チャンネル１の切替器ＳＷ１の他方の出力端子は、長さａの信号線を介して第１のＡ／Ｄ変換部１の入力端子に接続されている。また、チャンネル２乃至５のそれぞれの切替器ＳＷ２〜ＳＷ５の他方の出力端子は、長さｂの個別の信号線と長さｃの共通の信号線を介して第２のＡ／Ｄ変換部２の入力端子に接続されている。そして、ａ＝ｂ＋ｃの関係によって各チャンネルの切替器ＳＷｉとＡ／Ｄ変換部１，２の入力端子までの長さ（電気長）が等しくなるように設定されている。
【００２０】
まず、５個の信号発生チャンネルのそれぞれにおいてユーザが入力部ＩＮから指示した周波数で信号の発生が開始される。まず、各チャンネルのダイレクト・ディジタル・シンセサイザＤＤＳｉの出力の位相と振幅が同一の値になるように初期設定が行われる。次に、切替器ＳＷ１とＳＷ２の操作により、チャンネル１の正弦波信号をＡ／Ｄ変換部１に入力させ、チャンネル２の正弦波信号をＡ／Ｄ変換部２に入力させる。Ａ／Ｄ変換部１，２から出力されるディジタル信号が制御部ＣＮＴに帰還される。
【００２１】
制御部ＣＮＴは、Ａ／Ｄ変換部１，２から帰還されたディジタル正弦波信号の位相差と振幅差とを検出し、これらの差がゼロになるように、チャンネル２のダイレクト・ディジタル・シンセサイザＤＤＳｉの読み出し先頭アドレスと乗算器の係数の変更とによって位相と振幅とを調整するという較正処理を行う。振幅の変更は、図３の正弦波保持メモリＭから読み出された１６ビットの正弦波信号に１６ビットの係数を乗算することによって行われる。この信号発生チャンネル２についての較正が終了すると、同様の較正処理がチャンネル３からチャンネル５までの各信号発生部について順次反復され、較正が行われる。この結果、全てのチャンネルからの出力の位相と振幅とが一致せしめられる。
【００２２】
この較正処理が終了すると、チャンネル２〜５のチャンネル１に対する較正済みの位相差と振幅比とが入力部ＩＮで定められた受信電波の到来方向などの試験条件に合致する値となるように、チャンネル２〜５のダイレクト・ディジタル・シンセサイザＤＤＳｉに位相と振幅とが設定される。
【００２３】
上述のような手順を経て各信号発生チャンネルから出力される正弦波信号位相と振幅の設定が終了すると、切替器ＳＷ１〜５が切替えられ、各信号発生チャンネルで発生されたアナログ正弦波信号が各チャンネルの出力端子Ｏ１〜Ｏ５に供給される。各出力端子Ｏ１〜Ｏ５から出力されるアナログ正弦波信号は、試験用信号として、図示しない試験対象の方向探知装置などに供給される。
【００２４】
入力部ＩＮから指定される試験条件（例えば、受信電波の到来方向）に基づいて設定される各チャンネルの正弦波信号の位相差や振幅比は、理論的に算定されたものであってもよく、あるいは、実際のアレイアンテナについて実験的に得られたものであってもよい。
【００２５】
例えば、空間的に配置されたアレイアンテナに方位角θ、仰角Φから信号が到来した場合、（ｘｍ，ｙｍ，ｚｍ  ）の位置に配置されたｍ番目のアンテナ素子の指向性をＢｍ（θ、Φ）とすれば、このアンテナ素子の受信信号Ｓｍは、次式で与えられる。
Ｓｍ（θ，Φ）
＝Ｂｍ（θ、Φ）ｅｘｐ［ｊ（  ２π／  λ（ｘｍｓｉｎθ  ｓｉｎΦ＋ｙｍ  ｃｏｓθ  ｓｉｎΦ＋ｚｍ  ｃｏｓΦ）］
ただし、λは到来電波の波長である。
【００２６】
図２は、本発明の他の実施例の信号発生装置の構成を示す機能ブロック図である。この実施例の信号発生装置は、図１に示した信号発生装置１０を構成する５個の信号発生チャンネル（切替器ＳＷｉを除く）から構成される信号発生部と同一の構成を有する複数の信号発生部Ａ、Ｂ・・・・Ｎを備えている。この信号発生装置は、更に、各信号発生部Ａ〜Ｎに共通の部分として、各信号発生部にクロック信号を供給するクロック発生部と、各信号発生部を構成する各信号発生チャンネルから出力される正弦波信号のうち対応のものどうしを加算する加算器Ｓ１〜Ｓ５と、加算された信号の振幅を減衰させる可変減衰器と、加算された信号を出力端子ＯＴ１〜ＯＴ５とＡ／Ｄ変換器Ａ／Ｄ１、２とに切替える切替器ＳＷと、加算部に供給される各到来電波を模擬する正弦波信号に振幅と位相とを設定する制御部ＣＮＴとを備えている。Ａ／Ｄ変換器Ａ／Ｄ１、２は、図１の信号発生装置の場合と同様に、較正のための信号を検出するためのものである。また、切替器ＳＷも、図１の場合と同様に、チャンネル１の出力をＡ／Ｄ変換器１に切替えると共に、チャンネル２〜５の一つの出力をそれぞれＡ／Ｄ変換器２に切替える構成となっている。
【００２７】
各信号発生部の５個の信号発生チャンネルの対応のものから出力される正弦波信号が加算器Ｓ１〜Ｓ５において加算され、出力端子ＯＴ１〜ＯＴ５に出力される。図２中の信号発生部Ａ〜Ｎのそれぞれは、異なる信号発生源から送信され、あるいは、共通の信号発生源から送信され異なる伝搬経路を経て、５本のアレイアンテナのそれぞれに受信される受信信号を模擬するためのものである。信号発生部Ａ〜Ｎで発生される信号の周波数は全て異なり得る。また、信号発生部Ａ〜Ｎ内での５個の信号発生チャンネルから出力される正弦波信号の位相差や振幅比は、受信電波の到来方向などに応じて全て独立に設定可能となっている。
【００２８】
以上、本発明の信号発生装置を、アレイアンテナによる受信信号を模擬するために利用する場合を例示した。しかしながら、本発明の信号発生装置は、他の信号を模擬したり、あるいは、音波を探知するマイクロホン・アレイなど他の目的のために拡張することもてきる。
【００２９】
【発明の効果】
以上詳細に説明したように、本発明の信号発生装置によれば、制御可能な周波数、位相および振幅の正弦波信号を発生する複数のダイレクト・ディジタル・シンセサイザの制御によって所望の正弦波信号が発生される。この結果、高周波の試験信号を簡易・安価な回路構成のもとに発生できるという効果が奏される。
【００３０】
本発明の一つの好適な実施の形態によれば、各信号発生チャンネルから出力される各正弦波信号の間の位相および振幅の関係を検出する信号検出手段を備えたフィードバック方式が採用される。このため、信号の位相や振幅の関係を調整するための労力と時間とが大幅に節減でき、製造費用の低廉化が実現される。また、高い動作の安定性を必要としない安価な素子や回路の使用も可能になり、装置の一層の低廉化が実現される。
【００３１】
本発明の他の好適な実施の形態によれば、上記信号検出手段が複数のチャンネルの一つから出力される信号を基準信号として選択し、残る全てのチャンネルの一つから順次選択される信号との位相と振幅とを比較するという相対系の構成が採用される。このため、装置を動作の安定性に対する要求が一層緩やかな安価な素子や回路で構成することが可能になり、装置の一層の低廉化が実現できるという利点がある。
【図面の簡単な説明】
【図１】本発明の一実施例の信号発生装置の構成を示す機能ブロック図である。
【図２】本発明の他の実施例の信号発生装置の構成を示す機能ブロック図である。
【図３】図１のダイレクト・ディジタル・シンセサイザの構成と動作を説明するための概念図である。
【図４】従来の信号発生装置の構成の一例を示す機能ブロック図である。
【図５】従来の信号発生装置の構成の他の一例を示す機能ブロック図である。
【符号の説明】
ＤＤＳ１〜ＤＤＳ５    ダイレクト・ディジタル・シンセサイザ
Ｆ１〜Ｆ５        濾波器
Ａ１〜Ａ５        増幅器
ＡＴ１  〜ＡＴ５      減衰器
ＳＷ１  〜ＳＷ５      切替器
Ｏ１  〜Ｏ５      信号出力端子
Ａ／Ｄ１〜Ａ／Ｄ５        Ａ／Ｄ変換部
ＣＮＴ              制御部
ＣＬ１            クロック発生部
【図１】
0003611300.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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