(57)【特許請求の範囲】
【請求項１】
順序依存性のある判断の系列を含む問題を、依存入出力を持たない判断処理を葉（leaf）とし、上位優先決定処理を前記葉以外の他のノードとする２分木（binary tree ）でモデル化して解く演算装置の演算方法であって、
前記依存入出力を持たない判断処理は、前記判断に対応して、Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力し、
前記上位優先決定処理は、前記判断の系列に対応する２つの依存入出力を持たない判断処理の仮の結論または前段における２つの上位優先決定処理の仮の結論を入力とし、上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論を仮の結論とし、上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断処理の仮の結論または下位にある上位優先決定処理の仮の結論を仮の結論として出力し、
上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許され、
前記２分木の葉となる全判断処理、並びに、前記２分木において同じ深さにある全上位優先決定処理を、それぞれ並列に処理し、前記２分木の根（root）となる上位優先決定処理の仮の結論を前記問題の結論とする
演算装置の演算方法。
【請求項２】
Ｒ進数または論理値情報の数量である単数または複数のデータ入力と”有効”または”無効”の２値情報である依存入力に基づいて、前記データ入力及び前記依存入力が共に有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ判断ノードをＮ個（Ｎは任意の正整数）有し、
前記依存入出力を持つ判断ノード間に相対的な順序関係が存在し、最上位の依存入出力を持つ判断ノードの前記依存入力が常に”有効”であり、より上位に位置する依存入出力を持つ判断ノードの前記依存出力が該依存入出力を持つ判断ノードの１つ下位に位置する依存入出力を持つ判断ノードの前記依存入力として接続されることにより構成される順序依存性のある判断の系列構造でモデル化できる全ての問題を、
Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードをＮ個有し、
前記Ｎ個の依存入出力を持たない判断ノードを葉（leaf）とする２分木（binary tree ）構造に、
変換する演算装置の演算方法であって、
前記依存入出力を持つ判断ノードを、
Ｒ進数または論理値情報の数量である単数または複数のデータ入力と常に”有効”である依存入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ内包判断ノードと、前記内包判断ノードの依存出力が”有効”になったときに不確定符号”Ｑ”を出力する不確定符号発生ノードとを有し、当該依存入出力を持たない判断ノードの仮の結論として前記不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードに置き換え、
前記依存入出力を持たない判断ノードを葉とし、上位優先決定ノードを構成要素とする２分木を形成し、
前記上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許される
演算装置の演算方法。
【請求項３】
Ｒ進数または論理値情報の数量である単数または複数のデータ入力と”有効”または”無効”の２値情報である依存入力に基づいて、前記データ入力及び前記依存入力が共に有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ判断ノードをＮ個（Ｎは任意の正整数）有し、
前記依存入出力を持つ判断ノード間に相対的な順序関係が存在し、最上位の依存入出力を持つ判断ノードの前記依存入力が常に”有効”であり、より上位に位置する依存入出力を持つ判断ノードの前記依存出力が該依存入出力を持つ判断ノードの１つ下位に位置する依存入出力を持つ判断ノードの前記依存入力として接続されることにより構成される順序依存性のある判断の系列構造でモデル化できる全ての問題を、
Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力するＮ個の依存入出力を持たない判断ノードと、
前記判断の系列に対応する２つの依存入出力を持たない判断ノードの仮の結論または当該上位優先決定ノードの前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を当該上位優先決定ノードの仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を当該上位優先決定ノードの仮の結論として出力する上位優先決定ノードと、を有し、
前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）構造に、
変換する演算装置の演算方法であって、
前記上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許され、
前記依存入出力を持つ判断ノードを、
Ｒ進数または論理値情報の数量である単数または複数のデータ入力と常に”有効”である依存入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ内包判断ノードと、前記内包判断ノードの依存出力が”有効”になったときに不確定符号”Ｑ”を出力する不確定符号発生ノードとを有し、当該依存入出力を持たない判断ノードの仮の結論として前記不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードに置き換える
演算装置の演算方法。
【請求項４】
ｎビット２進数のデータ入力に対して、最上位ビットから最下位ビットの方向で最初に”１”または”０”であるビット位置を、或いは、最上位ビットから最下位ビットの方向に”１”または”０”の連続する数をそれぞれ２進数数値として出力するプライオリティエンコード機能を、依存入出力を持たない判断処理を葉（leaf）とし、上位優先決定処理を前記葉以外の他のノードとする２分木（binary tree ）でモデル化して解く演算装置の演算方法であって、
前記依存入出力を持たない判断処理は、前記データ入力の各ビットに対応して、１ビットのデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力し、
前記上位優先決定処理は、前記データ入力の各ビットに対応する２つの依存入出力を持たない判断処理の仮の結論または前段における２つの上位優先決定処理の仮の結論を入力とし、上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論を仮の結論とし、上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断処理の仮の結論または下位にある上位優先決定処理の仮の結論を仮の結論として出力し、
上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許され、
前記２分木の葉となる全判断処理、並びに、前記２分木において同じ深さにある全上位優先決定処理を、それぞれ並列に処理し、前記２分木の根（root）となる上位優先決定ノードの仮の結論を前記プライオリティエンコードの結論とする
演算装置の演算方法。
【請求項５】
請求項１記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶した
コンピュータにより読み取り可能な記憶媒体。
【請求項６】
請求項２記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶した
コンピュータにより読み取り可能な記憶媒体。
【請求項７】
請求項３記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶した
コンピュータにより読み取り可能な記憶媒体。
【請求項８】
請求項４記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶した
コンピュータにより読み取り可能な記憶媒体。
【請求項９】
順序依存性のある判断の系列を含む問題を解く演算装置であって、
前記判断に対応して、Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードと、
前記判断の系列に対応する２つの依存入出力を持たない判断ノードの仮の結論または前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を仮の結論として出力する上位優先決定ノードと、を有し、
前記上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許され、
前記問題を、前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）でモデル化して、前記葉となる全判断ノード、並びに、前記２分木において同じ深さにある全上位優先決定ノードを、それぞれ同時に処理し、前記２分木の根（root）となる上位優先決定ノードの仮の結論を前記問題の結論とする
演算装置。
【請求項１０】
Ｒ進数または論理値情報の数量である単数または複数のデータ入力と”有効”または”無効”の２値情報である依存入力に基づいて、前記データ入力及び前記依存入力が共に有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ判断ノードをＮ個（Ｎは任意の正整数）有し、
前記依存入出力を持つ判断ノード間に相対的な順序関係が存在し、最上位の依存入出力を持つ判断ノードの前記依存入力が常に”有効”であり、より上位に位置する依存入出力を持つ判断ノードの前記依存出力が該依存入出力を持つ判断ノードの１つ下位に位置する依存入出力を持つ判断ノードの前記依存入力として接続されることにより構成される順序依存性のある判断の系列構造を、
Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードをＮ個有し、
前記Ｎ個の依存入出力を持たない判断ノードを葉（leaf）とする２分木（binary tree ）構造に、
変換して構成する演算装置であって、
前記依存入出力を持つ判断ノードを、
Ｒ進数または論理値情報の数量である単数または複数のデータ入力と常に”有効”である依存入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ内包判断ノードと、前記内包判断ノードの依存出力が”有効”になったときに不確定符号”Ｑ”を出力する不確定符号発生ノードとを有し、仮の結論として前記不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードに置き換え、
前記依存入出力を持たない判断ノードを葉とし、上位優先決定ノードを構成要素とする２分木を形成し、
前記上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許される
演算装置。
【請求項１１】
Ｒ進数または論理値情報の数量である単数または複数のデータ入力と”有効”または”無効”の２値情報である依存入力に基づいて、前記データ入力及び前記依存入力が共に有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ判断ノードをＮ個（Ｎは任意の正整数）有し、
前記依存入出力を持つ判断ノード間に相対的な順序関係が存在し、最上位の依存入出力を持つ判断ノードの前記依存入力が常に”有効”であり、より上位に位置する依存入出力を持つ判断ノードの前記依存出力が該依存入出力を持つ判断ノードの１つ下位に位置する依存入出力を持つ判断ノードの前記依存入力として接続されることにより構成される順序依存性のある判断の系列構造を、
Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力するＮ個の依存入出力を持たない判断ノードと、
前記判断の系列に対応する２つの依存入出力を持たない判断ノードの仮の結論または前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を仮の結論として出力する上位優先決定ノードと、を有し、
前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）構造に、
変換して構成する演算装置であって、
前記上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許され、
前記依存入出力を持つ判断ノードを、
Ｒ進数または論理値情報の数量である単数または複数のデータ入力と常に”有効”である依存入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ内包判断ノードと、前記内包判断ノードの依存出力が”有効”になったときに不確定符号”Ｑ”を出力する不確定符号発生ノードとを有し、仮の結論として前記不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードに置き換えた
演算装置。
【請求項１２】
ｎビット２進数のデータ入力に対して最上位ビットから最下位ビットの方向で最初に”１”または”０”であるビット位置を２進数数値として出力するプライオリティエンコード機能を備えた演算装置であって、
前記データ入力の各ビットに対応して、１ビットのデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードと、
前記データ入力の各ビットに対応する２つの依存入出力を持たない判断ノードの仮の結論または前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を仮の結論として出力する上位優先決定ノードと、を有し、
前記上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許され、
前記プライオリティエンコード機能を、前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）でモデル化して、前記葉となる全判断ノード、並びに、前記２分木において同じ深さにある全上位優先決定ノードを、それぞれ同時に処理し、前記２分木の根（root）となる上位優先決定ノードの仮の結論を前記プライオリティエンコードの結論とする
演算装置。
【請求項１３】
前記２分木は、葉となる前記判断ノードをｎ個有し、
前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木は、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （ＮｓはＮs+1 ／２を越える最小の整数）個、それぞれ有し、
前記判断ノードは、対応する前記データ入力のビット信号線であり、
前記部分２分木の深さｍのノードとなる下位より第ｐm 番目（ｐm ＝１〜Ｎm）の上位優先決定ノードは、
前記データ入力の第（２×ｐm −２）ビット信号線及び第（２×ｐm −１）ビット信号線をそれぞれ第０ビット入力及び第１ビット入力とし、
前記第０ビット入力及び第１ビット入力の論理和をとって第１ビット出力として出力する論理和手段と、
前記第１ビット入力を第０ビット出力として出力する接続線と、を有し、
前記部分２分木の深さｓのノードとなる下位より第ｐs 番目（ｐs ＝１〜Ｎs）の上位優先決定ノードは、
前記部分２分木の深さ（ｓ＋１）のノードとなる第（２×ｐs −１）番目の上位優先決定ノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ下位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記部分２分木の深さ（ｓ＋１）のノードとなる第（２×ｐs ）番目の上位優先決定ノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ上位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、
前記下位の第（ｍ−ｓ）ビット入力及び前記上位の第（ｍ−ｓ）ビット入力の論理和をとって第（ｍ−ｓ＋１）ビット出力として出力する論理和手段と、
前記上位の第（ｍ−ｓ）ビット入力を第（ｍ−ｓ）ビット出力として出力する接続線と、
（ｍ−ｓ＋１）個の選択手段と、を有し、
下位から第ｑ番目（ｑ＝１〜ｍ−ｓ＋１）の選択手段は、前記上位の第（ｍ−ｓ）ビットを選択入力とし、該選択入力が”真”のときに前記上位の第（ｑ−１）ビット入力を、該選択入力が”偽”のときに前記下位の第（ｑ−１）ビット入力をそれぞれ選択して第（ｑ−１）ビット出力として出力する
請求項１２記載の演算装置。
【請求項１４】
ｎビット２進数のデータ入力に対して最上位ビットから最下位ビットの方向に”１”または”０”の連続する数を２進数数値として出力するプライオリティエンコード機能を備えた演算装置であって、
前記データ入力の各ビットに対応して、１ビットのデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードと、
前記データ入力の各ビットに対応する２つの依存入出力を持たない判断ノードの仮の結論または前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を仮の結論として出力する上位優先決定ノードと、を有し、
前記上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許され、
前記プライオリティエンコード機能を、前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）でモデル化して、前記葉となる全判断ノード、並びに、前記２分木において同じ深さにある全上位優先決定ノードを、それぞれ同時に処理し、前記２分木の根（root）となる上位優先決定ノードの仮の結論を前記プライオリティエンコードの結論とする
演算装置。
【請求項１５】
前記２分木は、葉となる前記判断ノードをｎ個有し、
前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木は、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ有し、
前記判断ノードは、対応する前記データ入力のビット信号線であり、
前記部分２分木の深さｍのノードとなる下位より第ｐm 番目（ｐm ＝１〜Ｎm）の上位優先決定ノードは、
前記データ入力の第（２×ｐm −２）ビット信号線及び第（２×ｐm −１）ビット信号線をそれぞれ第０ビット入力及び第１ビット入力とし、
前記第０ビット入力及び第１ビット入力の論理和をとって第１ビット出力として出力する論理和手段と、
前記第１ビット入力の否定をとって第０ビット出力として出力する否定論理手段と、を有し、
前記部分２分木の深さｓのノードとなる下位より第ｐs 番目（ｐs ＝１〜Ｎs）の上位優先決定ノードは、
前記部分２分木の深さ（ｓ＋１）のノードとなる第（２×ｐs −１）番目の上位優先決定ノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ下位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記部分２分木の深さ（ｓ＋１）のノードとなる第（２×ｐs ）番目の上位優先決定ノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ上位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、
前記下位の第（ｍ−ｓ）ビット入力及び前記上位の第（ｍ−ｓ）ビット入力の論理和をとって第（ｍ−ｓ＋１）ビット出力として出力する論理和手段と、
前記上位の第（ｍ−ｓ）ビット入力の否定をとって第（ｍ−ｓ）ビット出力として出力する否定論理手段と、
（ｍ−ｓ＋１）個の選択手段と、を有し、
下位から第ｑ番目（ｑ＝１〜ｍ−ｓ＋１）の選択手段は、前記上位の第（ｍ−ｓ）ビットを選択入力とし、該選択入力が”真”のときに前記上位の第（ｑ−１）ビット入力を、該選択入力が”偽”のときに前記下位の第（ｑ−１）ビット入力をそれぞれ選択して第（ｑ−１）ビット出力として出力する
請求項１４記載の演算装置。
【請求項１６】
順序依存性のある判断の系列を含む問題を解く演算装置であって、
前記判断に対応して、１または複数個の入力情報に基づく結果として”真”、”偽”、及び、”真または偽のどちらでもない、或いは、わからない”の何れかを出力する判断ノードと、
前記判断の系列に対応する２つの判断ノードの判断結果または前段における２つの上位優先決定ノードの判断結果を入力とし、上位の判断ノードまたは上位にある上位優先決定ノードの判断結果が”真”または”偽”である場合には該上位の判断ノードまたは上位にある上位優先決定ノードの判断結果を出力し、上位の判断ノードまたは上位にある上位優先決定ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には下位の判断ノードまたは下位にある上位優先決定ノードの判断結果を出力する上位優先決定ノードと、を有し、
前記上位優先決定ノードにおいては、入力される符号と出力される符号の表現は同一である必要はなく、符号表現の縮約の変換を行うことが許され、
前記問題を、前記判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）でモデル化して、前記葉となる全判断ノード、並びに、前記２分木において同じ深さにある全上位優先決定ノードを、それぞれ同時に処理する
演算装置。
【請求項１７】
前記演算装置が任意のＲ進数における２数の比較を行うものであって、該２数の各桁についての比較判断が前記順序依存性のある判断の系列を形成する場合に、
前記判断ノードは、同位桁の２数の差の結果が正になるときに”真または偽”を、該結果が負になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力する
請求項１６記載の演算装置。
【請求項１８】
前記演算装置が任意のＲ進数における２数の加算を行うものであって、各桁における桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に、
前記判断ノードは、同位桁の２数の和の結果がＲ以上になるときに”真または偽”を、該結果が（Ｒ−２）になるときに”偽または真”を、該結果が（Ｒ−１）になるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力する
請求項１６記載の演算装置。
【請求項１９】
前記演算装置が任意のＲ進数における２数の減算を行うものであって、各桁における桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、
前記判断ノードは、同位桁の２数の差の結果が負になるときに”真または偽”を、該結果が正になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力する
請求項１６記載の演算装置。
【請求項２０】
順序依存性のある判断の系列における判断がｎ個であるときに、
前記２分木は、葉（leaf）となる前記判断ノードをｎ個有し、
前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木は、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ有する
請求項１６記載の演算装置。
【請求項２１】
前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、
前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、  前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とする
請求項１６記載の演算装置。
【請求項２２】
前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、
前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、
任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号”Ｑ”を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、
前記Ｋ演算子は、
Ｔi ＫＴj ＝Ｔij
（Ｔi,1 ，Ｔi,0 ）Ｋ（Ｔj,1 ，Ｔj,0 ）＝（Ｔij,1，Ｔij,0）
＝（Ｔi,1 ＋Ｔj,1 ，Ｔi,1 ・Ｔi,0 ＋＾Ｔi,1 ・Ｔj,0 ）
として与えられる
請求項１６記載の演算装置。
【請求項２３】
前記上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段と、を有する
請求項２２記載の演算装置。
【請求項２４】
順序依存性のある判断の系列における判断をｎ個とし、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ有するときに、
前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり＾符号Ｔij,0として出力する第２選択手段と、を有し、
前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードは、
前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段と、を有する
請求項２２記載の演算装置。
【請求項２５】
前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、
前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、
任意の符号Ｘが、前記値符号”Ｙ”を｛００｝、前記値符号”Ｎ”を｛１１｝、前記値符号”Ｑ”を｛１０｝とし、｛０１｝を使用禁止（値符号”Ｆ”）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、
前記Ｋ演算子は、
Ｔi ＫＴj ＝Ｔij
（Ｔi,1 ，Ｔi,0 ）Ｋ（Ｔj,1 ，Ｔj,0 ）＝（Ｔij,1，Ｔij,0）
＝（Ｔi,0 ＋Ｔi,1 ・Ｔj,1 ，Ｔi,0 ＋Ｔi,1 ・Ｔj,0 ）
として与えられる
請求項１６記載の演算装置。
【請求項２６】
前記上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理積と前記符号Ｔi,0 との論理和をとって符号Ｔij,1として出力する第１の複合論理ゲート手段と、
前記符号Ｔi,1 及び前記符号Ｔj,0 の論理積と前記符号Ｔi,0 との論理和をとって符号Ｔij,0として出力する第２の複合論理ゲート手段と、を有する
請求項２５記載の演算装置。
【請求項２７】
順序依存性のある判断の系列における判断をｎ個とし、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ有するときに、
前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理積と前記符号Ｔi,0 との否定論理和をとって符号＾Ｔij,1として出力する第３の複合論理ゲート手段と、
前記符号Ｔi,1 及び前記符号Ｔj,0 の論理積と前記符号Ｔi,0 との否定論理和をとって符号＾Ｔij,0として出力する第４の複合論理ゲート手段と、を有し、
前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードは、
前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の論理和と前記符号＾Ｔi,0 との否定論理積をとって符号Ｔij,1として出力する第５の複合論理ゲート手段と、
前記符号＾Ｔi,1 及び前記符号＾Ｔj,0 の論理和と前記符号＾Ｔi,0 との否定論理積をとって符号Ｔij,0として出力する第６の複合論理ゲート手段と、を有する
請求項２５記載の演算装置。
【請求項２８】
前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、
前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、
任意の符号Ｘが、前記値符号”Ｙ”を｛０１｝、前記値符号”Ｎ”を｛１０｝、前記値符号”Ｑ”を｛１１｝とし、｛００｝を使用禁止（値符号”Ｆ”）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、
前記Ｋ演算子は、
Ｔi ＫＴj ＝Ｔij
（Ｔi,1 ，Ｔi,0 ）Ｋ（Ｔj,1 ，Ｔj,0 ）＝（Ｔij,1，Ｔij,0）
＝（＾Ｔi,0 ＋Ｔi,1 ・Ｔj,1 ，＾Ｔi,1 ＋Ｔi,0 ・Ｔj,0 ）
として与えられ、
前記上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理積と前記符号＾Ｔi,0 との論理和をとって符号Ｔij,1として出力する第７の複合論理ゲート手段と、
前記符号Ｔi,0 及び前記符号Ｔj,0 の論理積と前記符号＾Ｔi,1 との論理和をとって符号Ｔij,0として出力する第８の複合論理ゲート手段と、を有する
請求項１６記載の演算装置。
【請求項２９】
前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、
前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、
任意の符号Ｘが、前記値符号”Ｙ”を｛００｝、前記値符号”Ｎ”を｛１０｝、前記値符号”Ｑ”を｛１１｝とし、｛０１｝を使用禁止（値符号”Ｆ”）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、
前記Ｋ演算子は、
Ｔi ＫＴj ＝Ｔij
（Ｔi,1 ，Ｔi,0 ）Ｋ（Ｔj,1 ，Ｔj,0 ）＝（Ｔij,1，Ｔij,0）
＝（Ｔi,1 ・（＾Ｔi,0 ＋Ｔj,1 ），Ｔi,0 ・Ｔj,0 ）
として与えられ、
前記上位優先決定ノードは、
前記符号＾Ｔi,0 及び前記符号Ｔj,1 の論理和と前記符号Ｔi,1 との論理積をとって符号Ｔij,1として出力する第９の複合論理ゲート手段と、
前記符号Ｔi,0 及び前記符号Ｔj,0 の論理積をとって符号Ｔij,0として出力する論理積手段と、を有する
請求項１６記載の演算装置。
【請求項３０】
前記演算装置がｎビット２進数における２数（Ｘａ，Ｙｂ）の比較を行うものであって、該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての比較判断が前記順序依存性のある判断の系列を形成する場合に、
前記判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、
前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段と、を有する
請求項２２記載の演算装置。
【請求項３１】
前記上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段と、を有し、
前記２分木の根（root）となる上位優先決定ノードの出力がＱ＝｛０＊｝ならば「２数（Ｘａ，Ｙｂ）は等しい」と、該出力がＹ＝｛１１｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＞Ｙｂを持つ」と、該出力がＮ＝｛１０｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＜Ｙｂを持つ」と、それぞれ解釈する
請求項３０記載の演算装置。
【請求項３２】
前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ有するときに、
前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段と、を有し、
前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードは、
前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段と、を有し、
ｍが偶数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力がＱ＝｛０＊｝ならば「２数（Ｘａ，Ｙｂ）は等しい」と、該出力がＹ＝｛１１｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＞Ｙｂを持つ」と、該出力がＮ＝｛１０｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＜Ｙｂを持つ」と、それぞれ解釈し、
ｍが奇数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力がＱ＝｛１＊｝ならば「２数（Ｘａ，Ｙｂ）は等しい」と、該出力がＹ＝｛００｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＞Ｙｂを持つ」と、該出力がＮ＝｛０１｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＜Ｙｂを持つ」と、それぞれ解釈する
請求項３０記載の演算装置。
【請求項３３】
前記演算装置が符号有りｎビット２進数における２数（Ｘａ，Ｙｂ）の比較を行う場合に、
前記２数のＭＳＢ（Most Significant Bit）についての比較判断を行う判断ノードは、前記桁値Ｘａn-1 を桁値Ｙｂn-1 として、前記桁値Ｙｂn-1 を桁値Ｘａn-1 として、それぞれ扱う
請求項３０記載の演算装置。
【請求項３４】
前記演算装置がｎビット２進数における２数（Ｘａ，Ｙｂ）の比較を行うものであって、該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての比較判断が前記順序依存性のある判断の系列を形成する場合に、
前記判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の否定の否定論理積をとって符号Ｔi,1 として出力する否定論理積手段と、
前記桁値Ｘａi 及び前記桁値Ｙｂi の否定の否定論理和をとって符号Ｔi,0 として出力する否定論理和手段と、を有する
請求項２５記載の演算装置。
【請求項３５】
ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に、
前記判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、
前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段と、を有する
請求項２２記載の演算装置。
【請求項３６】
前記２数のＬＳＢ（Least Significant Bit ）についての桁上げの存否判断を行う判断ノードは、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段と、を有し、
符号Ｔ0,1 を出力しない
請求項３５記載の演算装置。
【請求項３７】
前記上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段と、を有し、
前記上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を有して、符号Ｔij,1を出力せず、
前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈する
請求項３６記載の演算装置。
【請求項３８】
前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ有するときに、
前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、  前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段と、を有し、
前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、  前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段と、を有し、
前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を有して、符号Ｔij,1を出力せず、
前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を有して、符号Ｔij,1を出力せず、
ｍが偶数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、
ｍが奇数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力符号＾Ｔij,0が”０”ならば「桁上げ出力有り」と、該出力符号＾Ｔij,0が”１”ならば「桁上げ出力無し」と、それぞれ解釈する
請求項３６記載の演算装置。
【請求項３９】
ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に、
前記判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の否定論理積をとって符号Ｔi,1 として出力する否定論理積手段と、
前記桁値Ｘａi 及び前記桁値Ｙｂi の否定論理和をとって符号Ｔi,0 として出力する否定論理和手段と、を有する
請求項２５記載の演算装置。
【請求項４０】
ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合であって、前記２分木を、前記２数の各桁Ｘａj ，Ｙｂj （ｊ＝０〜ｎ−２）についての桁上げの存否判断を行う判断ノードを葉として構成し、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1
／２を越える最小の整数）個、それぞれ有するときに、
前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードは、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段と、を有して、符号Ｔ0,1 を出力せず、
前記２数の各桁Ｘａk ，Ｙｂk （ｋ＝１〜ｎ−１）についての桁上げの存否判断を行う判断ノードは、
前記桁値Ｘａj 及び前記桁値Ｙｂj の排他的否定論理和をとって符号Ｔj,1 として出力する排他的否定論理和手段と、
前記桁値Ｘａj を符号Ｔj,0 として出力する接続手段、或いは、前記桁値Ｙｂj を符号Ｔj,0 として出力する接続手段と、を有し、
前記上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を有して、符号Ｔij,1を出力せず、
前記上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段と、を有し、
前記２分木の葉の数が２の累乗でない場合には、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードに対応する上位優先決定ノードを、該判断ノードが出力する符号Ｔ0,0 をそのまま伝搬させるダミーノードとし、
前記２数のＭＳＢについての桁上げの存否判断を行う判断ノードの出力符号Ｔn-1,1 の否定と、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0との排他的論理和をとって、前記２数のＭＳＢについての和の結果とする排他的論理和手段を有する
請求項２２記載の演算装置。
【請求項４１】
ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合であって、前記２分木を、前記２数の各桁Ｘａj ，Ｙｂj （ｊ＝０〜ｎ−２）についての桁上げの存否判断を行う判断ノードを葉として構成し、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1
／２を越える最小の整数）個、それぞれ有するときに、
前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードは、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段と、を有して、符号Ｔ0,1 を出力せず、
前記２数の各桁Ｘａk ，Ｙｂk （ｋ＝１〜ｎ−１）についての桁上げの存否判断を行う判断ノードは、
前記桁値Ｘａj 及び前記桁値Ｙｂj の排他的否定論理和をとって符号Ｔj,1 として出力する排他的否定論理和手段と、
前記桁値Ｘａj を符号Ｔj,0 として出力する接続手段、或いは、前記桁値Ｙｂj を符号Ｔj,0 として出力する接続手段と、を有し、
前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段と、を有し、
前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、  前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段と、を有し、
前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を有して、符号Ｔij,1を出力せず、
前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を有して、符号Ｔij,1を出力せず、
前記２分木の葉の数が２の累乗でない場合には、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードに対応する上位優先決定ノードを、該判断ノードが出力する符号Ｔ0,0 を反転して伝搬させるダミーノードとし、
ｍが偶数の場合には、前記２数のＭＳＢについての桁上げの存否判断を行う判断ノードの出力符号Ｔn-1,1 の否定と、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0との排他的論理和をとって、前記２数のＭＳＢについての和の結果とする排他的論理和手段を有し、
ｍが奇数の場合には、前記２数のＭＳＢについての桁上げの存否判断を行う判断ノードの出力符号Ｔn-1,1 の否定と、前記２分木の根となる上位優先決定ノードの出力符号＾Ｔij,0の否定との排他的論理和をとって、前記２数のＭＳＢについての和の結果とする排他的論理和手段を有する
請求項２２記載の演算装置。
【請求項４２】
ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が順序依存性のある判断の系列を形成する場合に、
前記２数の各桁値Ｘａi ，Ｙｂi に基づいて同位桁の和の結果が２以上になるときに”真または偽”を、該結果がゼロになるときに”偽または真”を、該結果が１になるときに”真または偽のどちらでもない、或いは、わからない”を、判断結果としてそれぞれ出力するｎ個の判断ノードと、
行が前記２数の各奇数桁に対応するｎ／２行ｍ列（ｍはｌｏｇ2 ｎを越える最小の整数）の上位優先決定ノードマトリクスと、を有し、
前記第１列の上位優先決定ノード群は、
第ｈ1 −１桁の判断ノード及び第ｈ1 桁の判断ノード（ｈ1 ＝１〜ｎ−１の奇数）の判断結果を入力とし、第ｈ1 桁の判断ノードの判断結果が”真”または”偽”である場合には該ｈ1 桁の判断ノードの判断結果を出力し、第ｈ1 桁の判断ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈ1 −１桁の判断ノードの判断結果を出力する第ｈ1 行の上位優先決定ノードを有し、
前記第ｋ列の上位優先決定ノード群（ｋ＝２〜ｍ）は、
第１から第２k-1 −１までの奇数行の上位優先決定ノードの判断結果をそれぞれそのまま伝搬させるダミーノードとしての第１から第２k-1 −１までの奇数行の上位優先決定ノードと、
第ｈk −２k-1 行の上位優先決定ノード及び第ｈk 行の上位優先決定ノード（ｈk ＝２k-1 〜ｎ−１の奇数）の判断結果を入力とし、第ｈk 行の上位優先決定ノードの判断結果が”真”または”偽”である場合には該ｈk 行の上位優先決定ノードの判断結果を出力し、第ｈk 行の上位優先決定ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈk −２k-1 行の上位優先決定ノードの判断結果を出力する第ｈk 行の上位優先決定ノードと、を有し、
前記ｎ個の判断ノード、並びに、前記各列の上位優先決定ノード群を、それぞれ同時に処理する
演算装置。
【請求項４３】
前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、
前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、
前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とする
請求項４２記載の演算装置。
【請求項４４】
前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、
前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、
任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号”Ｑ”を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、
前記Ｋ演算子は、
Ｔi ＫＴj ＝Ｔij
（Ｔi,1 ，Ｔi,0 ）Ｋ（Ｔj,1 ，Ｔj,0 ）＝（Ｔij,1，Ｔij,0）
＝（Ｔi,1 ＋Ｔj,1 ，Ｔi,1 ・Ｔi,0 ＋＾Ｔi,1 ・Ｔj,0 ）
として与えられる
請求項４２記載の演算装置。
【請求項４５】
前記第１桁から第ｎ−１桁までの判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、
前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段と、を有し、
前記第０桁の判断ノードは、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段と、を有して、符号Ｔ0,1 を出力せず、
前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段と、を有し、
前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を有して、符号Ｔij,1を出力せず、
前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、
前記演算装置は、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、
和生成手段と、を有し、
前記和生成手段は、
前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、
前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、
前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｘａf またはＹｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択して第ｆ＋１桁への桁上げとして出力する第ｆ行の桁上げ生成手段と、
前記第ｆ桁の判断ノードの出力符号Ｔf,1 の否定と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的論理和手段と、
前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 の否定と前記第ｆ行の桁上げ生成手段の出力との排他的論理和をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の排他的論理和手段と、を有する
請求項４４記載の演算装置。
【請求項４６】
前記第１桁から第ｎ−１桁までの判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、
前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段と、を有し、
前記第０桁の判断ノードは、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段と、を有して、符号Ｔ0,1 を出力せず、
前記第ｋ列の第１から第２k-1 −１までの奇数行の上位優先決定ノードは、（ｋ＝２〜ｍ）は、第１から第２k-1 −１までの奇数行の上位優先決定ノードの判断結果をそれぞれ反転して伝搬させるダミーノードとし、
前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する選択手段と、を有し、
前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段と、を有し、
前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を有して、符号Ｔij,1を出力せず、
前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を有して、符号Ｔij,1を出力せず、
ｍが偶数の場合には、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、
ｍが奇数の場合には、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号＾Ｔij,0の否定をとった符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、
前記演算装置は、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、
和生成手段と、を有し、
前記和生成手段は、ｍが偶数の場合には、
前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、
前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、
前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｘａf またはＹｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択して第ｆ＋１桁への桁上げとして出力する第ｆ行の桁上げ生成手段と、
前記第ｆ桁の判断ノードの出力符号Ｔf,1 の否定と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的論理和手段と、
前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 の否定と前記第ｆ行の桁上げ生成手段の出力との排他的論理和をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の排他的論理和手段と、を有し、
ｍが奇数の場合には、
前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、
前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、
前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｘａf またはＹｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号の否定を、それぞれ選択して第ｆ＋１桁への桁上げとして出力する第ｆ行の桁上げ生成手段と、
前記第ｆ桁の判断ノードの出力符号Ｔf,1 の否定と前記第ｆ−１行の上位優先決定ノードの出力符号の否定との排他的論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的論理和手段と、
前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 の否定と前記第ｆ行の桁上げ生成手段の出力との排他的論理和をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の排他的論理和手段と、を有する
請求項４４記載の演算装置。
【請求項４７】
前記第１桁から第ｎ−１桁までの判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、
前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段と、を有し、
前記第０桁の判断ノードは、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したのの否定をとり符号Ｔ0,0 として出力する選択手段と、を有して、符号Ｔ0,1 を出力せず、
前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段と、を有し、
前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を有して、符号Ｔij,1を出力せず、
前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、
前記演算装置は、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、
和生成手段と、を有し、
前記和生成手段は、
前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、
前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、
前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｘａf またはＹｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択したものの否定をとって第ｆ＋１桁への桁上げとして出力する第ｆ行の桁上げ生成手段と、
前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的否定論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的否定論理和手段と、
前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記第ｆ行の桁上げ生成手段の出力との排他的論理和をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の排他的論理和手段と、を有する
請求項４４記載の演算装置。
【請求項４８】
前記第１桁から第ｎ−１桁までの判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、
前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段と、を有し、
前記第０桁の判断ノードは、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したのの否定をとり符号Ｔ0,0 として出力する選択手段と、を有して、符号Ｔ0,1 を出力せず、
前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段と、を有し、
前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を有して、符号Ｔij,1を出力せず、
前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、
前記演算装置は、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、
和生成手段と、を有し、
前記和生成手段は、
前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、
前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、
前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 と該行への入力桁値Ｘａf またはＹｂf との否定論理積をとる否定論理積手段と、前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記否定論理積手段の出力との排他的論理和をとって第ｆ＋１行の第０被選択信号を出力する排他的論理和手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ＋１行の第０被選択信号との排他的否定論理和をとって第ｆ＋１行の第１被選択信号を出力する排他的否定論理和手段と、
前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的否定論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的否定論理和手段と、
前記第ｆ−１行の上位優先決定ノードの出力符号が”１”をとるとき前記第ｆ＋１行の第１被選択信号を、該出力符号が”０”をとるとき前記第ｆ＋１行の第０被選択信号を、それぞれ選択したものの否定をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の和生成選択手段と、を有する
請求項４４記載の演算装置。
【請求項４９】
ｎビット２進数における２数の減算（Ｘａ−Ｙｂ）における各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、
前記判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、
前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段と、を有する
請求項４４記載の演算装置。
【請求項５０】
前記２数のＬＳＢ（Least Significant Bit ）についての桁借りの存否判断を行う判断ノードは、
前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁借り入力が”１”をとるとき前記否定論理和手段の出力を、該桁借り入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段と、を有し、
符号Ｔ0,1 を出力しない
請求項４９記載の演算装置。
【請求項５１】
前記上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段と、を有し、
前記上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を有して、符号Ｔij,1を出力せず、
前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0が”０”ならば「桁借り出力無し」と、それぞれ解釈する
請求項５０記載の演算装置。
【請求項５２】
前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ有するときに、
前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、  前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段と、を有し、
前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、  前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段と、を有し、
前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を有して、符号Ｔij,1を出力せず、
前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を有して、符号Ｔij,1を出力せず、
ｍが偶数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0が”０”ならば「桁借り出力無し」と、それぞれ解釈し、
ｍが奇数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力符号＾Ｔij,0が”０”ならば「桁借り出力有り」と、該出力符号＾Ｔij,0が”１”ならば「桁借り出力無し」と、それぞれ解釈する
請求項５０記載の演算装置。
【請求項５３】
ｎビット２進数における２数の減算（Ｘａ−Ｙｂ）における各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、
前記２数の各桁値Ｘａi ，Ｙｂi に基づいて同位桁の２数の差の結果が負になるときに”真または偽”を、該結果が正になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ判断結果として出力するｎ個の判断ノードと、
行が前記２数の各奇数桁に対応するｎ／２行ｍ列（ｍはｌｏｇ2 ｎを越える最小の整数）の上位優先決定ノードのマトリクスと、を有し、
前記第１列の上位優先決定ノード群は、
第ｈ1 −１桁の判断ノード及び第ｈ1 桁の判断ノード（ｈ1 ＝１〜ｎ−１の奇数）の判断結果を入力とし、第ｈ1 桁の判断ノードの判断結果が”真”または”偽”である場合には該ｈ1 桁の判断ノードの判断結果を結果とし、第ｈ1 桁の判断ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈ1 −１桁の判断ノードの判断結果を結果として出力する第ｈ1 行の上位優先決定ノードを有し、
前記第ｋ列の上位優先決定ノード群（ｋ＝２〜ｍ）は、
第１から第２k-1 −１までの奇数行の上位優先決定ノードの判断結果をそれぞれそのまま伝搬させるダミーノードとしての第１から第２k-1 −１までの奇数行の上位優先決定ノードと、
第ｈk −２k-1 行の上位優先決定ノード及び第ｈk 行の上位優先決定ノード（ｈk ＝２k-1 〜ｎ−１の奇数）の判断結果を入力とし、第ｈk 行の上位優先決定ノードの判断結果が”真”または”偽”である場合には該ｈk 行の上位優先決定ノードの判断結果を結果とし、第ｈk 行の上位優先決定ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈk −２k-1 行の上位優先決定ノードの判断結果を結果として出力する第ｈk 行の上位優先決定ノードと、を有し、
前記ｎ個の判断ノード、並びに、前記各列の上位優先決定ノード群を、それぞれ同時に処理する
演算装置。
【請求項５４】
前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、
前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号j に対して優越する関係にある場合に、
前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とする
請求項５３記載の演算装置。
【請求項５５】
前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、
前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号j に対して優越する関係にある場合に、
任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、
前記Ｋ演算子は、
Ｔi ＫＴj ＝Ｔij
（Ｔi,1 ，Ｔi,0 ）Ｋ（Ｔj,1 ，Ｔj,0 ）＝（Ｔij,1，Ｔij,0）
＝（Ｔi,1 ＋Ｔj,1 ，Ｔi,1 ・Ｔi,0 ＋＾Ｔi,1 ・Ｔj,0 ）
として与えられる
請求項５３記載の演算装置。
【請求項５６】
前記第１桁から第ｎ−１桁までの判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、
前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段と、を有し、
前記第０桁の判断ノードは、
前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁借り入力が”１”をとるとき前記否定論理和手段の出力を、該桁借り入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段と、を有して、符号Ｔ0,1 を出力せず、  前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段と、を有し、
前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を有して、符号Ｔij,1を出力せず、
前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁借り出力として、該出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0が”０”ならば「桁借り出力無し」と、それぞれ解釈し、
前記演算装置は、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、
差生成手段と、を有し、
前記差生成手段は、
前記第０桁の排他的論理和手段の出力と当該演算装置への桁借り入力との排他的論理和をとって第０桁の差の結果とする第０行の排他的論理和手段と、
前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 との排他的論理和をとって第１桁の差の結果とする第１行の排他的論理和手段と、
前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｙｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択して第ｆ＋１桁への桁借りとして出力する第ｆ行の桁借り生成手段と、
前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的論理和をとって第ｆ桁の差の結果とする第ｆ行の排他的論理和手段と、
前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記第ｆ行の桁借り生成手段の出力との排他的論理和をとって第ｆ＋１桁の差の結果とする第ｆ＋１行の排他的論理和手段と、を有する
請求項５５記載の演算装置。
【請求項５７】
前記第１桁から第ｎ−１桁までの判断ノードは、
前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、
前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段と、を有し、
前記第０桁の判断ノードは、
前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、
前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、
当該演算装置への桁借り入力が”１”をとるとき前記否定論理和手段の出力を、該桁借り入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段と、を有して、符号Ｔ0,1 を出力せず、
前記第ｋ列の第１から第２k-1 −１までの奇数行の上位優先決定ノードは、（ｋ＝２〜ｍ）は、第１から第２k-1 −１までの奇数行の上位優先決定ノードの判断結果をそれぞれ反転して伝搬させるダミーノードとし、
前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する選択手段と、を有し、
前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、
前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段と、を有し、
前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を有して、符号Ｔij,1を出力せず、
前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、
前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を有して、符号Ｔij,1を出力せず、
ｍが偶数の場合には、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁借り出力として、該出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0が”０”ならば「桁借り出力無し」と、それぞれ解釈し、
ｍが奇数の場合には、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号＾Ｔij,0を当該演算装置の桁借り出力として、該出力符号＾Ｔij,0が”０”ならば「桁借り出力有り」と、該出力符号＾Ｔij,0が”１”ならば「桁借り出力無し」と、それぞれ解釈し、
前記演算装置は、
前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、
差生成手段と、を有し、
前記差生成手段は、ｍが偶数の場合には、
前記第０桁の排他的論理和手段の出力と当該演算装置への桁借り入力との排他的論理和をとって第０桁の差の結果とする第０行の排他的論理和手段と、
前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 との排他的論理和をとって第１桁の差の結果とする第１行の排他的論理和手段と、
前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｙｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択して第ｆ＋１桁への桁借りとして出力する第ｆ行の桁借り生成手段と、
前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的論理和をとって第ｆ桁の差の結果とする第ｆ行の排他的論理和手段と、
前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記第ｆ行の桁借り生成手段の出力との排他的論理和をとって第ｆ＋１桁の差の結果とする第ｆ＋１行の排他的論理和手段と、を有し、
ｍが奇数の場合には、
前記第０桁の排他的論理和手段の出力と当該演算装置への桁借り入力との排他的論理和をとって第０桁の差の結果とする第０行の排他的論理和手段と、
前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 との排他的論理和をとって第１桁の差の結果とする第１行の排他的論理和手段と、
前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｙｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号の否定を、それぞれ選択して第ｆ＋１桁への桁借りとして出力する第ｆ行の桁借り生成手段と、
前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号の否定との排他的論理和をとって第ｆ桁の差の結果とする第ｆ行の排他的論理和手段と、
前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記第ｆ行の桁借り生成手段の出力との排他的論理和をとって第ｆ＋１桁の差の結果とする第ｆ＋１行の排他的論理和手段と、を有する
請求項５５記載の演算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、並列処理可能な演算装置の演算方法、該方法をコンピュータプログラムとして記憶した記憶媒体、及び演算装置に係り、特に、そのままでは並列処理が不可能な順序依存性のある判断の系列を含む問題を、並列処理が可能な不確定符号２分木に変換する手法・概念を導入して、より簡潔な回路構成で、且つ、より高速な演算処理を可能とした演算装置の演算方法、記憶媒体及び演算装置に関する。
【０００２】
また本発明は、任意のＲ進数または２進数の比較、加算、減算、差の絶対値演算等の演算を並列に処理する演算装置の演算方法、該方法をコンピュータプログラムとして記憶した記憶媒体、及び演算装置に係り、特に、そのままでは並列処理が不可能な順序依存性のある判断の系列を含む問題を、並列処理が可能な２分木に変換する手法・概念を導入して、より簡潔な回路構成で、且つ、より高速な演算処理を可能とした演算装置の演算方法、記憶媒体及び演算装置に関する。
【０００３】
【従来の技術】
本明細書の前半では、そのままでは並列処理が不可能な順序依存性のある判断の系列を含む問題を、並列処理が可能な不確定符号２分木に変換する手法・概念について開示を行うが、該手法・概念を適用する演算装置として、ここでは、プライオリティエンコーダを採り上げる。従来のプライオリティエンコーダの一例として、入力をビット０からビット７までの８ビット入力とし、出力を有効出力１ビット及び数値出力３ビットの４ビット出力としたプライオリティエンコーダ（第１の従来例）の真理値表を図６５に示す。
【０００４】
ここに、プライオリティエンコーダとは、入力データのＭＳＢ（左端）からＬＳＢ（右端）の方向へ１ビットずつ見ていったとき、最初に”１”となっているビットの位置（桁）を２進数の数値として返す関数の回路である。８ビット入力の場合、返す数字は”７”〜”０”であり、出力は３ビットで足りる。しかし、入力ビットが全部”０”であった場合（無効な場合）と入力ビットに１個でも１が含まれる場合（有効な場合）とを区別するため、更に有効ビットなるものを加え、計４ビット出力とする。
【０００５】
例えば、入力が
００１１０１０１，  ００１１１１１１，  ００１０００００
の場合、何れも第５ビットが最初の１であるので、出力は１１０１（”有効”且つ”５”) となる。尚、ここでは、ＭＳＢ（左端）寄りである程、優先順位が高いと仮定している。しかし、逆の場合でも本質的に違いはない。話を簡単にするため本明細書では、終始、ＭＳＢ寄りである程、優先順位が高いと仮定する。
【０００６】
プライオリティエンコーダのこのような機能は、複数の選択肢の中から１つのものを選び出すようなとき、いわゆる調停を行うようなときに必要となる。例えば、バス結合された複数の機能ユニットが、同時にバスに対して出力を行おうとする場合、プライオリティエンコーダによって調停が行われる。
【０００７】
図６６は、プライオリティエンコーダＭＰＥによるバスＳＢの調停を説明するディジタル装置の構成図である。同図のディジタル装置では、１本のバスＳＢに対して８個の機能ユニットＭＵ０〜ＭＵ７がスイッチング手段ＳＷ０〜ＳＷ７を介して接続されており、プライオリティエンコーダＭＰＥの出力に基づきスイッチング手段ＳＷ０〜ＳＷ７の開閉制御を行って、８個の機能ユニットＭＵ０〜ＭＵ７のバス接続制御を行っている。即ち、プライオリティエンコーダＭＰＥは、各機能ユニットのバス使用要求ＲＱ０〜ＲＱ７を入力とし、バス使用を許可する機能ユニットの番号を出力する。プライオリティエンコーダＭＰＥが出力する機能ユニット番号はデコーダＭＤＣによって解釈され、スイッチング手段ＳＷ０〜ＳＷ７を制御するバス接続制御信号ＣＢＣ０〜ＣＢＣ７となる。
【０００８】
また、図６７には特開平８−１４７１４２号公報に開示されている「プライオリティ検出用カウンタ装置」の部分回路である８ビット入力のプライオリティエンコーダの構成図を示す。尚、本従来例の公報では入力ビット列の先頭から並ぶ”０”の数を高速に計測するものとして開示されている。ここで議論の対象となっているプライオリティエンコーダと、機能は正確には同等ではないが、数値出力の反転をとれば同質のものとなる。
【０００９】
本従来例の８ビットプライオリティエンコーダの構成は、高さｍ＝３の２分木でモデル化され、該２分木の深さ３のノードＮＤ０１，ＮＤ２３，ＮＤ４５及びＮＤ６７は、それぞれ、入力データの内の２ビットを入力して該ビット列が”０１”，”００”となるのを検出するもので、論理積ゲート回路及び論理和ゲート回路を備えている。また、２分木の深さ２のノードＮＤ０３及びＮＤ４７は、セレクタ、論理積ゲート回路及び論理和ゲート回路を備え、セレクタは論理積ゲート回路の出力に応じてビット列の”００”，”０１”を選択的に識別し、論理積ゲート回路は入力の一方が全て”０”で入力の他方が全て”０”ではないことを、論理和ゲート回路は全て”０”となることをそれぞれ検出する。更に、２分木の深さ１のノードＮＤ０７は、２個のセレクタ、並びに、論理積ゲート回路及び論理和ゲート回路を備え、深さ２のノードと同様に機能する。
【００１０】
〔使用する語句の説明〕
また、本明細書の後半では、そのままでは並列処理が不可能な順序依存性のある判断の系列を含む問題を、並列処理が可能な２分木に変換する手法・概念について開示を行うが、該手法・概念を適用する演算装置として、ここでは、論理回路を２分木状に形成することによって実現される比較器、加算器、減算器及び差の絶対値演算器等を採り上げる。そこで前もって、本明細書において頻繁に使用する「２分木」という語句を正しく定義しておく。
【００１１】
岩波情報科学事典によれば、各ノードにおいて枝が２本以下の順序木を「２分木」という（岩波情報科学事典, 岩波書店, 1990, p.550 ）。また特に、木の高さがノードの個数Ｎの対数（ｌｏｇ2 Ｎ）にほぼ等しいような偏りの少ない２分木を「平衡２分木」という（同文献p.683 ）。更に、平衡２分木の特別な場合として、高さｈの２分木において、深さｉ（０≧ｉ＜ｈ）のノードが２i 個存在し、深さｈのノードが左詰めに並んでいるとき、これを「完全２分木」という（同文献p.550 ）。
【００１２】
平衡２分木は、木の高さが葉の個数の対数にほぼ等しいという性質を持ち、どの葉もほぼ同じ深さに存在する。また、完全２分木では、任意の２つの葉の高さの差は１以下である。この性質は高速演算装置を実現する上で重要である。２分木状に論理回路を形成し、木の葉を入力、木の根を出力とする演算装置では、木の高さはクリティカルパスの段数を表す。
【００１３】
完全２分木状の論理回路では、どの入力（葉）からもほぼ同じ段数で出力（根）に至る。従って、入力から出力へ至る他の経路の段数と比較して、飛び抜けて長いクリティカルパスは存在しない。この性質を応用して、完全２分木状に論理回路を構成し、高速演算装置を実現する方法が知られている。
【００１４】
尚、本明細書において頻繁に使用する「２分木」という言葉は、特に断りのない限り「完全２分木」を意味している。平衡２分木でなく、葉の高さがそれぞれ異なるような２分木を言う場合には「偏りのある２分木」ということにする。
【００１５】
〔従来の２分木状論理回路〕
先ず、従来の２分木状論理回路による演算装置の第２の従来例として、特開平６−２８１５８号公報に開示されている「桁上げ先見加算方法とその装置」を採り上げる。該公報では、一般的な桁上げ先見加算（ＢＬＣ；Binary Look-ahead Carry ）の改良方式によるＢＬＣ加算器、並びに、ブロック桁上げ先見加算（ＢＣＬＡ；Block Carry Look Ahead）の改良方式によるＢＣＬＡ加算器について開示がなされている。
【００１６】
図６８は、特開平６−２８１５８号公報に開示されたＢＬＣ加算の改良方式に従った８ビットＢＬＣ加算器における各ビットの桁上げ生成部分（ＢＬＣアレイ）を具体的に示した構成図である。
【００１７】
ここで、８ビットＢＬＣ加算器に入力される加数Ｘ及び被加数Ｙを、それぞれ
Ｘ＝Ｘ7 Ｘ6 …Ｘ1 Ｘ0 ，  Ｙ＝Ｙ7 Ｙ6 …Ｙ1 Ｙ0
とし、Ｘ7 とＹ7 は符号とする。また、Ｃi-1 （ｉ＝０〜７）をビットｉへの桁上げ入力とし、最下位ビット（ビット０）への桁上げ入力をＣ-1とし、当該８ビットＢＬＣ加算器の桁上げ出力をＣ7 とする。また、ｉ桁で桁上げが発生することを示す桁上げ生成関数をＧi とし、ｉ桁が下位の桁からくる桁上げＣi-1 を上位へ伝えることを示す桁上げ伝搬関数をＰi とする。
【００１８】
図６８の８ビットＢＬＣ加算器では、加数Ｘ及び被加数Ｙが桁上げ生成・伝搬関数生成部５０２に入力され、桁上げ生成関数Ｇi 及び桁上げ伝搬関数Ｐi が８対生成される。更に、−１ビットの桁上げ生成関数と見なされる桁上げ入力Ｃinを加え、合計９対の桁上げ生成関数及び桁上げ伝搬関数Ｇ0 ，Ｐ0 〜Ｇ7 ，Ｐ7 及びＣinを桁上げ生成部５０１へ入力する。但し、この時、−１ビットの桁上げ伝搬関数は０である。桁上げ生成部５０１から出力された桁上げＣ-1〜Ｃ7 は、各ビットの桁上げ伝搬関数Ｐ0 〜Ｐ7 と共に、和生成部５００に入力されて和Ｓ0 〜Ｓ7 が生成される。
【００１９】
桁上げ生成・伝搬関数生成部５０２は、加数Ｘi 及び被加数Ｙi を入力して、桁上げ生成関数Ｇi 及び桁上げ伝搬関数Ｐi を生成する８個の入力セルＩＣ０〜ＩＣ７と、１個のダミーセルＩＣＤを並列に備える。図６９（ａ）に本従来例の入力セルの回路図を示す。同図において、入力セルＩＣは、加数Ｘi 及び被加数Ｙi の論理積をとって桁上げ生成関数Ｇi を出力するＡＮＤゲート回路ＧＡ５１と、加数Ｘi 及び被加数Ｙi の論理和をとって桁上げ伝搬関数Ｐi を出力するＯＲゲート回路ＧＯ５１とを備えた構成である。尚、ダミーセルＩＣＤは駆動能力を高めるバッファセルである。
【００２０】
また桁上げ生成部５０１は、９×４のセルマトリクスによって構成され、第１列目は−１ビット目をダミーセルＣＣＤ１−１とし０ビット目〜７ビット目を桁上げ生成セルＣＣ１０〜ＣＣ１７とする構成で、第２列目は−１ビット目及び０ビット目をダミーセルＣＣＤ２−１，ＣＣＤ２０とし１ビット目〜７ビット目を桁上げ生成セルＣＣ２１〜ＣＣ２７とする構成で、第３列目は−１ビット目〜２ビット目をダミーセルＣＣＤ３−１〜ＣＣＤ３２とし３ビット目〜７ビット目を桁上げ生成セルＣＣ３３〜ＣＣ３７とする構成で、更に、第４列目は−１ビット目〜６ビット目をダミーセルＣＣＤ４−１〜ＣＣＤ４６とし７ビット目を桁上げ生成セルＣＣ４７とする構成でそれぞれ構成されている。図６９（ｂ）に本従来例の桁上げ生成セルの回路図を示す。同図において、桁上げ生成セルＣＣは、桁上げ伝搬関数Ｐi と桁上げ生成関数Ｇj との論理積を取った値について更に桁上げ生成関数Ｇi との論理和をとる複合論理ゲート回路ＧＣ５１と、桁上げ伝搬関数Ｐi 及びＰj の論理積をとるＡＮＤゲート回路ＧＡ５２とを備えた構成である。
【００２１】
更に、和生成部５００は、図６９（ｃ）に示すように、桁上げ生成部５０１から出力された桁上げＣi-1 と桁上げ伝搬関数Ｐi との排他的論理和をとって和Ｓi を出力するＥＸＯＲゲート回路ＧＸ５ｉを、８個並列に備えた構成である。
【００２２】
本従来例の８ビットＢＬＣ加算器は、このように、桁上げ入力Ｃinを最下位ビットの１ビット下の桁上げ生成関数と見なすことで、桁上げ生成部５０１の構成をより簡略化し、遅延時間及び消費電力を削減するものである。
【００２３】
次に、従来の２分木状論理回路による演算装置の第３の従来例として、Ｎビット符号有り２進数比較器について説明する。図７０は、符号有り２進数Ｘ及びＹ
Ｘ＝Ｘn Ｘn-1 …Ｘ1 Ｘ0 ，  Ｙ＝Ｙn Ｙn-1 …Ｙ1 Ｙ0
を入力して最終的な結論｛Greater Than，Less Than ，Equal ｝を出力するＮビット符号有り２進数比較器の構成図である。
【００２４】
Ｎビット符号有り２進数比較器は、同図に示すように、主に２つの構成要素を備えた構成となっている。１つは符号無し２進数Ｘ’及びＹ’
Ｘ’＝Ｘn-1 …Ｘ1 Ｘ0 ，  Ｙ’＝Ｙn-1 …Ｙ1 Ｙ0
を入力して一時的な結論｛Greater Than，Less Than ，Equal ｝を出力する（Ｎ−１）ビット符号無し２進数比較器６００であり、もう１つは（Ｎ−１）ビット符号無し２進数比較器の一時的な結論と符号有り２進数Ｘ及びＹの符号ビットＸn ，Ｙn とから最終的な結論を出力する符号判定回路６０１である。尚、符号有り２進数Ｘ及びＹでは、そのＭＳＢ（Most Significant Bit；最上位ビット）Ｘn 及びＹn が符号を示している。ＭＳＢ＝０の時は正の数、ＭＳＢ＝１の時は負の数である。
【００２５】
このように、本従来例の符号有り２進数比較器では、ＭＳＢ以外の入力ビットを（Ｎ−１）ビット符号無し２進数比較器６００に入力して一時的な比較結果を最初に得る。この一時的な比較結果と符号有り２進数Ｘ及びＹのＭＳＢとを符号判定回路６０１に入力し、最終的な比較結果を得る。
【００２６】
また、符号判定回路６０１で行なわれる内容は以下の通りである。
(a) 符号有り２進数Ｘ及びＹのＭＳＢが異なる場合：
符号有り２進数Ｘ及びＹのどちらかが正でどちらかが負である。
従って、一時的な比較結果に関わり無く、大小の結論を出力する。
(b) 符号有り２進数Ｘ及びＹのＭＳＢが同じ場合：
符号有り２進数Ｘ及びＹは共に正か、共に負である。
結論は、第（Ｎ−１）ビットから第０ビットまでの入力によって求めた、一時的な比較結果に依存する。
従って、一時的な比較結果を最終結論として出力する。
【００２７】
次に、従来の２分木状論理回路による演算装置の第４の従来例として、減算器について説明する。従来の減算器において用いられている手法は、基本となる論理式によって大きく２つに分けられる。第１の手法は１ビット２進数の減算の定義によるものであり、第２の手法はＸ−Ｙの減算においてＸにＹの２の補数を加算するものである。
【００２８】
先ず、減算器の第１の手法においては、２つの１ビット２進数（Ｘ，Ｙ）と外部桁借り（Borrow）入力Ｂｉｎによる減算を、以下のように定義する。尚、本明細書においては、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子で、排他的論理和を(+) でそれぞれ表記する。
0003728858.tif 000002
また、（１）式の真理値表は図７１（ａ）に示す如くなる。
【００２９】
一方、減算器の第２の手法は、「Ｘ−Ｙ」という演算が「Ｘ＋（Ｙの２の補数）」という演算と等価であることに注目して、加算器を応用して減算器とするものである。Ｙの２の補数は、Ｙの全ビットを反転したものに”１”を加算することによって得られる。”１”を加算するには加算器の外部桁上げ入力Ｃｉｎを”１”とすればよい。即ち＾Ｃｉｎ＝Ｂｉｎである。従って１ビット２進数の場合、論理式による減算の定義は、以下のようになる。
0003728858.tif 000003
また、（２）式の真理値表は図７１（ｂ）に示す如くなる。また、加算器５００により実現した構成例は図７２に示す如くなる。
【００３０】
（１）式と（２）式を比べた場合、差Ｄの論理式は全く同じであり、外部桁借り出力Ｂｏｕｔの論理式は、同じ論理関数を（１）式では正論理出力により、（２）式では負論理出力によりそれぞれ表したものである。従って、論理回路で実現することを考えた場合、（１）式と（２）式とではゲート数・遅延の点において差はない。このため従来の減算器においては、特に利点を見い出せない（１）式の定義による減算器はあまり用いられておらず、（２）式の定義による減算器のように、既に良く知られた加算器を用いて減算器を実現する方法が簡単であり、一般に広く用いられている。
【００３１】
次に、従来の２分木状論理回路による演算装置の第５の従来例として、差の絶対値演算を行う演算装置について説明する。２進数の場合に限らず、任意のＮ進数の非負の数Ｘ，Ｙの差（Ｘ−Ｙ）の絶対値｜Ｘ−Ｙ｜を求める方法として、以下のような方法が知られている。
【００３２】
差の絶対値演算の第１の方法は、ＸとＹを比較して、大きい方から小さい方を引くものである。また第２の方法は、（Ｘ−Ｙ）の減算と（Ｙ−Ｘ）の減算を同時に計算し、結果が正である方を絶対値とするものである。更に第３の方法は、（Ｘ−Ｙ）の減算を行い、該減算の結果が正だったらそれを絶対値とし、また該減算の結果が負だったら符号を反転して絶対値とするものである。
【００３３】
２進数における差の絶対値演算として良く採られる方法は、第２及び第３の方法である。図７３は第２の方法による差の絶対値演算器の構成図である。２つの減算器５１１，５１２によりそれぞれ（Ｘ−Ｙ）の減算と（Ｙ−Ｘ）の減算を同時に計算し、（Ｘ−Ｙ）の減算結果の符号に基づいてセレクタ５１３により結果が正である方を絶対値として選択する。
【００３４】
また、図７４は第３の方法による差の絶対値演算器の構成図である。１個の減算器５２１と１個のインクリメンタ（＋１演算器）とを内部に含む２の補数化器５２２、並びに、必要なビット幅を持つ１個のセレクタ５２３で構成される。減算器５２１により（Ｘ−Ｙ）の減算を行い、一方で２の補数化器５２２により該減算の結果の２の補数を生成しておき、セレクタ５２３では、減算器５２１による演算結果の符号に基づいて、減算結果が正だったら減算器５２１の差出力を絶対値とし、また該減算結果が負だったら２の補数化器５２２の２の補数出力を符号を絶対値とする。尚、減算結果が負であった場合、符号を反転するために減算結果の２の補数を生成するが、２の補数はデータの全てのビットを反転した後、インクリメンタで１を加えることによって得られる。
【００３５】
【発明が解決しようとする課題】
先ず、上記第１の従来例（プライオリティエンコーダ）について考察する。半導体集積回路の集積密度は年々向上し続けており、現在では、多くの機能ユニットを持つことが可能になった。今後も高度な並列処理を実現するため、集積密度の向上に合わせて、機能ユニットの数も多くなっていくことは確実である。このような背景から、調停機能を持つプライオリティエンコーダは、キーデバイスの１つであるということができ、その実現においては、特に高速性が重要であるという事情がある。
【００３６】
次に、上記第２の従来例（８ビットＢＬＣ加算器）について考察する。ＢＬＣ加算器等の２分木状論理回路による演算装置においては、概ね、
（Ｇｉ，Ｐｉ）＠（G ｊ，Ｐｊ）＝（Ｇｉ＋（Ｐｉ＊G ｊ），Ｐｉ＊Ｐｊ）
と同様な意味を持つ演算子”＠”を定義している。即ち、第２の従来例の８ビットＢＬＣ加算器では、該演算子”＠”を論理回路で実現し、これを要素とした２分木を使用している。演算子”＠”を実現する具体的な論理回路は図６９（ｂ）となる。
【００３７】
しかしながら、この演算子”＠”は、図６９（ｂ）からも明らかなように、論理関数（Ｇｉ＋（Ｐｉ＊Ｇｊ））、即ち、複合論理ゲート回路ＧＡ５１（ＡＮＤ−ＯＲゲート回路）の論理関数を含んでいる。最近、演算装置における高速化の手法として、トランスミッションゲートで論理を構築する方法が注目されている。例えば、文献（牧野，鈴木，森中，他，「ＣＧに適した機能を有する２８６MHz ，６４ビット浮動小数点乗算器」，電子情報通信学会技術研究報告ICD95-146, pp.13-20, 1995 ）においては、複合論理ゲート回路よりもトランスミッションゲートで構築された論理装置の方が高速であることが述べられている。また、複合論理ゲート回路は、負荷の駆動能力が小さく配線容量の増加に弱い。従って、従来の２分木状論理回路による演算装置は、スタンダードセル等によって構築される演算装置には不向きであるという事情があった。
【００３８】
また、特に第２の従来例の８ビットＢＬＣ加算器は、演算子”＠”の論理回路をアレイ状に配置して各ビットへの桁上げ信号を生成する、いわゆるＢＬＣアレイであり、外部桁上げ入力Ｃｉｎを−１ビットの入力と見なし、ＢＬＣアレイにも第−１行目を設けていることから、ゲート数が多く面積も大きくなるという事情があった。
【００３９】
また、上記第３の従来例（Ｎビット符号有り２進数比較器）の２分木状論理回路による演算装置においては、ＭＳＢ以外の入力ビットを（Ｎ−１）ビット符号無し２進数比較器６００に入力して一時的な比較結果を得た後、該一時的な比較結果と符号有り２進数Ｘ及びＹのＭＳＢを符号判定回路６０１に入力して最終的な比較結果を得るが、（Ｎ−１）ビット符号無し２進数比較器６００における入力段の論理回路は、ゲート数が多く複雑であり、更に、符号無し２進数比較器の後段に符号判定回路を縦属接続して実現されるので、符号判定回路６０１の分だけ遅延を増加させてしまうという事情があった。
【００４０】
次に、上記第４の従来例（減算器）について考察すると、２の補数を用いる従来の減算器の課題を論じる場合、論点は大きく２つに分かれる。１つは減算器の核を成す加算器に関する事項と、もう１つは加算器を減算器をする際に生じる事項である。前者の事項は加算器自体に関する事項であるのでここでは省略し、後者、即ち加算器を減算器にする際に生じる事項について考察する。
【００４１】
加算器の構成方法はＣＬＡ，ＢＣＬＡ，ＣSelectAdder ，ＣSkipAdder 等いろいろある。しかし、２の補数の与え方はこのような構成方法には依存しない。加算器を減算器にする場合は、図７２に示したように、Ｙの全ビットを反転したものを加算器５００のＹ入力に、桁借り入力Ｂｉｎを反転したものを加算器５００の桁上げ入力Ｃｉｎにそれぞれ加えればよい。即ち、加算器と減算器の差異は入力Ｙと入力Ｃｉｎにインバータ（否定論理ゲート回路）が付くか否かという点のみにある。従って、従来の減算器では、加算器にインバータを付加するためにゲート数及び信号伝搬遅延が共に増加してしまうという事情があった。
【００４２】
次に、上記第５の従来例（差の絶対値演算を行う演算装置）について考察すると、上記３つの方法の内、先ず、第２の方法による絶対値演算器は、図７３に示したように、２個の減算器５１１，５１２と必要なビット幅を持つ１個のセレクタ５１３で構成される。この第２の方法による差の絶対値演算器の優れた点は、演算速度が速いことである。減算を並列に行うので、ＣＬＡ，ＢＣＬＡ型の減算器を用いた場合、演算時間はデータビット幅Ｎの対数（ｌｏｇ2 Ｎ）に比例する。しかしながら、欠点として、２つの減算器が必要でありゲート数が多いという事情もある。
【００４３】
また、第３の方法による絶対値演算器は、図７４に示したように、１個の減算器５２１と１個の２の補数化器５２２、並びに、必要なビット幅を持つ１個のセレクタ５２３で構成される。この第３の方法による差の絶対値演算器の優れた点は、ハードウェア量が少ないことである。インクリメンタはＣＬＡ，ＢＣＬＡ型の減算器と比べ、半分以下のトランジスタ数で実現できる。２個の減算器が必要な第２の方法と比べてハードウェア量は明らかに少ない。しかしながら、欠点として第３の方法による差の絶対値演算器は演算遅延が大きく、遅い。つまり、ＣＬＡ，ＢＣＬＡ型の減算器の遅延はデータビット幅Ｎの対数（ｌｏｇ2 Ｎ）に比例し、高速なＣＬＡ，ＢＣＬＡ型インクリメンタの遅延もまたデータビット幅Ｎの対数（ｌｏｇ2 Ｎ）に比例することから、減算の結果をインクリメンタに入力することを考えれば、総合的な遅延は（２×ｌｏｇ2 Ｎ）に比例することとなる。従って、明らかに、第２の方法による差の絶対値演算器と比べて第３の方法による差の絶対値演算器の信号伝搬遅延は大きくなる。
【００４４】
本発明は、上記従来の事情に鑑みてなされたものであって、上記第１の従来例における高速性の要望といった事情に鑑みてなされたものであって、そのままでは並列処理が不可能な順序依存性のある判断の系列を含む問題を、並列処理が可能な２分木に変換する手法・概念を導入して、より簡潔な回路構成でより高速なプライオリティエンコード等の演算処理が可能な演算装置の演算方法、記憶媒体及び演算装置を提供することを目的としている。
【００４５】
また本発明の他の目的は、そのままでは並列処理が不可能な順序依存性のある判断の系列を含む問題を、並列処理が可能な２分木に変換する手法・概念を導入して、より簡潔な回路構成で、比較、加算、減算、或いは差の絶対値演算等の演算についてより高速な処理が可能な演算装置の演算方法、記憶媒体及び演算装置を提供することである。
【００４６】
上記問題を解決するために、本発明の演算装置の演算方法は、順序依存性のある判断の系列を含む問題を、依存入出力を持たない判断処理を葉（leaf）とし、上位優先決定処理を前記葉以外の他のノードとする２分木（binary tree ）でモデル化して解く演算装置の演算方法であって、前記依存入出力を持たない判断処理は、前記判断に対応して、Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力し、前記上位優先決定処理は、前記判断の系列に対応する２つの依存入出力を持たない判断処理の仮の結論または前段における２つの上位優先決定処理の仮の結論を入力とし、上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論を仮の結論とし、上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断処理の仮の結論または下位にある上位優先決定処理の仮の結論を仮の結論として出力し、前記２分木の葉となる全判断処理、並びに、前記２分木において同じ深さにある全上位優先決定処理を、それぞれ並列に処理し、前記２分木の根（root）となる上位優先決定処理の仮の結論を前記問題の結論とするものである。
【００４７】
また、本発明の演算装置の演算方法は、Ｒ進数または論理値情報の数量である単数または複数のデータ入力と”有効”または”無効”の２値情報である依存入力に基づいて、前記データ入力及び前記依存入力が共に有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ判断ノードをＮ個（Ｎは任意の正整数）具備し、前記依存入出力を持つ判断ノード間に相対的な順序関係が存在し、最上位の依存入出力を持つ判断ノードの前記依存入力が常に”有効”であり、より上位に位置する依存入出力を持つ判断ノードの前記依存出力が該依存入出力を持つ判断ノードの１つ下位に位置する依存入出力を持つ判断ノードの前記依存入力として接続されることにより構成される順序依存性のある判断の系列構造でモデル化できる全ての問題を、Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードをＮ個具備し、前記Ｎ個の依存入出力を持たない判断ノードを葉（leaf）とする２分木（binary tree ）構造に、変換する演算装置の演算方法であって、前記依存入出力を持つ判断ノードを、Ｒ進数または論理値情報の数量である単数または複数のデータ入力と常に”有効”である依存入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ内包判断ノードと、前記内包判断ノードの依存出力が”有効”になったときに不確定符号”Ｑ”を出力する不確定符号発生ノードとを具備し、当該依存入出力を持たない判断ノードの仮の結論として前記不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードに置き換えるものである。
【００４８】
また、本発明の演算装置の演算方法は、Ｒ進数または論理値情報の数量である単数または複数のデータ入力と”有効”または”無効”の２値情報である依存入力に基づいて、前記データ入力及び前記依存入力が共に有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ判断ノードをＮ個（Ｎは任意の正整数）具備し、前記依存入出力を持つ判断ノード間に相対的な順序関係が存在し、最上位の依存入出力を持つ判断ノードの前記依存入力が常に”有効”であり、より上位に位置する依存入出力を持つ判断ノードの前記依存出力が該依存入出力を持つ判断ノードの１つ下位に位置する依存入出力を持つ判断ノードの前記依存入力として接続されることにより構成される順序依存性のある判断の系列構造でモデル化できる全ての問題を、Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力するＮ個の依存入出力を持たない判断ノードと、前記判断の系列に対応する２つの依存入出力を持たない判断ノードの仮の結論または当該上位優先決定ノードの前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を当該上位優先決定ノードの仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を当該上位優先決定ノードの仮の結論として出力する上位優先決定ノードとを具備し、前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）構造に、変換する演算装置の演算方法であって、前記依存入出力を持つ判断ノードを、Ｒ進数または論理値情報の数量である単数または複数のデータ入力と常に”有効”である依存入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ内包判断ノードと、前記内包判断ノードの依存出力が”有効”になったときに不確定符号”Ｑ”を出力する不確定符号発生ノードとを具備し、当該依存入出力を持たない判断ノードの仮の結論として前記不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードに置き換えるものである。
【００４９】
ｎビット２進数のデータ入力に対して、最上位ビットから最下位ビットの方向で最初に”１”または”０”であるビット位置を、或いは、最上位ビットから最下位ビットの方向に”１”または”０”の連続する数をそれぞれ２進数数値として出力するプライオリティエンコード機能を、依存入出力を持たない判断処理を葉（leaf）とし、上位優先決定処理を前記葉以外の他のノードとする２分木（binary tree ）でモデル化して解く演算装置の演算方法であって、前記依存入出力を持たない判断処理は、前記データ入力の各ビットに対応して、１ビットのデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力し、前記上位優先決定処理は、前記データ入力の各ビットに対応する２つの依存入出力を持たない判断処理の仮の結論または前段における２つの上位優先決定処理の仮の結論を入力とし、上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論を仮の結論とし、上位の依存入出力を持たない判断処理の仮の結論または上位にある上位優先決定処理の仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断処理の仮の結論または下位にある上位優先決定処理の仮の結論を仮の結論として出力し、前記２分木の葉となる全判断処理、並びに、前記２分木において同じ深さにある全上位優先決定処理を、それぞれ並列に処理し、前記２分木の根（root）となる上位優先決定ノードの仮の結論を前記プライオリティエンコードの結論とするものである。
【００５０】
本発明の演算装置の演算方法は、順序依存性のある判断の系列を含む問題を、該判断に対応する判断処理を葉（leaf）とする２分木（binary tree ）でモデル化して解く演算装置の演算方法であって、前記判断処理は、１または複数個の入力情報に基づく判断結果として”真”、”偽”、及び、”真または偽のどちらでもない、或いは、わからない”の何れかを出力し、前記判断処理を並列に処理するものである。
【００５１】
また、本発明の演算装置の演算方法は、前記演算装置が任意のＲ進数における２数の比較を行うものであって、該２数の各桁についての比較判断が前記順序依存性のある判断の系列を形成する場合に、前記判断処理は、同位桁の２数の差の結果が正になるときに”真または偽”を、該結果が負になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するものである。
【００５２】
また、本発明の演算装置の演算方法は、前記演算装置が任意のＲ進数における２数の加算を行うものであって、各桁における桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に、前記判断処理は、同位桁の２数の和の結果がＲ以上になるときに”真または偽”を、該結果が（Ｒ−２）になるときに”偽または真”を、該結果が（Ｒ−１）になるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するものである。
【００５３】
また、本発明の演算装置の演算方法は、前記演算装置が任意のＲ進数における２数の減算を行うものであって、各桁における桁借りの存否判断が前記順序依存性のある判断の系列を形成する場合に、前記判断処理は、同位桁の２数の差の結果が負になるときに”真または偽”を、該結果が正になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するものである。
【００５４】
また、本発明の演算装置の演算方法は、前記演算装置が任意のＲ進数における２数（Ｘ，Ｙ）の差の絶対値を求めるものであって、前記判断処理は、同位桁の２数の差（Ｘ−Ｙ）の結果が負になるときに”真”を意味する値符号”Ｙ”を、該結果が正になるときに”偽”を意味する値符号”Ｎ”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を意味する値符号”Ｑ”を当該ノードの判断結果として出力するものである。
【００５５】
また、本発明の演算装置の演算方法は、順序依存性のある判断の系列を含む問題を、該判断に対応する判断処理を葉（leaf）とし、上位優先決定処理を前記葉以外の他のノードとする２分木（binary tree ）でモデル化して解く演算装置の演算方法であって、前記判断処理は、１または複数個の入力情報に基づく判断結果として”真”、”偽”、及び、”真または偽のどちらでもない、或いは、わからない”の何れかを出力し、前記上位優先決定処理は、前記判断の系列に対応する２つの判断処理の判断結果または前段における２つの上位優先決定処理の判断結果を入力とし、上位の判断処理または上位にある上位優先決定処理の判断結果が”真”または”偽”である場合には該上位の判断処理または上位にある上位優先決定処理の判断結果を出力し、上位の判断処理または上位にある上位優先決定処理の判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には下位の判断処理または下位にある上位優先決定処理の判断結果を出力し、
前記２分木の葉となる全判断処理、並びに、前記２分木において同じ深さにある全上位優先決定処理を、それぞれ並列に処理するものである。
【００５６】
また、本発明の演算装置の演算方法は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定処理は、前記上位の判断処理の判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断処理の判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とするものである。
【００５７】
また、本発明の演算装置の演算方法は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定処理は、前記上位の判断処理の判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断処理の判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号”Ｑ”を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000004
として与えられるものである。
【００５８】
また、本発明の演算装置の演算方法は、任意のＲ進数におけるｎ桁の２数（Ｘ，Ｙ）の差の絶対値を、第１桁から第ｇ桁（ｇ＝１〜ｎ）までの判断処理を葉（leaf）とし、前記葉以外の他のノードを上位優先決定処理とするｎ個の２分木（binary tree ）が全て埋め込まれたｎ個１列の判断処理及びｎ行ｍ列（ｍはｌｏｇ2 ｎを越える最小の整数）の上位優先決定処理によるマトリクスによってモデル化して求める演算装置の演算方法であって、前記判断処理は、同位桁の２数の差（Ｘ−Ｙ）の結果が負になるときに”真”を意味する値符号”Ｙ”を、該結果が正になるときに”偽”を意味する値符号”Ｎ”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を意味する値符号”Ｑ”を判断結果として出力し、前記上位優先決定処理は、前記判断の系列に対応する２つの判断処理の判断結果または前段における２つの上位優先決定処理の判断結果を入力とし、上位の判断処理または上位にある上位優先決定処理の判断結果が”真”または”偽”である場合には該上位の判断処理または上位にある上位優先決定処理の判断結果を出力し、上位の判断処理または上位にある上位優先決定処理の判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には下位の判断処理または下位にある上位優先決定処理の判断結果を出力し、前記ｎ個１列の判断処理及びｎ行ｍ列の上位優先決定処理によるマトリクスを構成する各列の構成要素を、それぞれ同時に処理して、前記第ｍ列の各上位優先決定処理から各桁の桁借りを生成するものである。
【００５９】
また、本発明の演算装置の演算方法は、前記第ｎ行第ｍ列の上位優先決定処理から生成された最上位桁の桁借り生成結果に基づいて、前記２数の差（Ｘａ−Ｙｂ）の結果について符号を判定する符号判定ステップと、前記符号判定ステップの符号判定の結果、負の場合若しくは負またはゼロの場合には、前記第ｍ列の上位優先決定処理群の内、前記第ｎ行の上位優先決定処理を除いた上位優先決定処理の出力符号について、値符号”Ｑ”を値符号”Ｑ”に、値符号”Ｙ”を値符号”Ｎ”に、値符号”Ｎ”を値符号”Ｙ”にそれぞれ置換し、正またはゼロの場合若しくは正の場合には、前記置換を行わずにそのままとする符号置換ステップと、前記符号置換ステップ後に、前記置換結果または前記上位優先決定処理の出力符号について、値符号”Ｑ”を値符号”Ｎ”に置換して各桁の桁借りを得る第２符号置換ステップとを具備するものである。
【００６０】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項１記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００６１】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項２記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００６２】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項３記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００６３】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項５記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００６４】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項６記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００６５】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項７記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００６６】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項８記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００６７】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項９記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００６８】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項１０記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００６９】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項１３記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００７０】
また、本発明のコンピュータにより読み取り可能な記憶媒体は、請求項１４記載の演算装置の演算方法をコンピュータに実行させるためのプログラムとして記憶したものである。
【００７１】
また、本発明の演算装置は、順序依存性のある判断の系列を含む問題を解く演算装置であって、前記判断に対応して、Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードと、前記判断の系列に対応する２つの依存入出力を持たない判断ノードの仮の結論または前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を仮の結論として出力する上位優先決定ノードとを具備し、前記問題を、前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）でモデル化して、前記葉となる全判断ノード、並びに、前記２分木において同じ深さにある全上位優先決定ノードを、それぞれ同時に処理し、前記２分木の根（root）となる上位優先決定ノードの仮の結論を前記問題の結論とする。
【００７２】
また、本発明の演算装置は、Ｒ進数または論理値情報の数量である単数または複数のデータ入力と”有効”または”無効”の２値情報である依存入力に基づいて、前記データ入力及び前記依存入力が共に有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ判断ノードをＮ個（Ｎは任意の正整数）具備し、前記依存入出力を持つ判断ノード間に相対的な順序関係が存在し、最上位の依存入出力を持つ判断ノードの前記依存入力が常に”有効”であり、より上位に位置する依存入出力を持つ判断ノードの前記依存出力が該依存入出力を持つ判断ノードの１つ下位に位置する依存入出力を持つ判断ノードの前記依存入力として接続されることにより構成される順序依存性のある判断の系列構造を、Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードをＮ個具備し、前記Ｎ個の依存入出力を持たない判断ノードを葉（leaf）とする２分木（binary tree ）構造に、変換して構成する演算装置であって、前記依存入出力を持つ判断ノードを、Ｒ進数または論理値情報の数量である単数または複数のデータ入力と常に”有効”である依存入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ内包判断ノードと、前記内包判断ノードの依存出力が”有効”になったときに不確定符号”Ｑ”を出力する不確定符号発生ノードとを具備し、仮の結論として前記不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードに置き換えた。
【００７３】
また、本発明の演算装置は、Ｒ進数または論理値情報の数量である単数または複数のデータ入力と”有効”または”無効”の２値情報である依存入力に基づいて、前記データ入力及び前記依存入力が共に有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ判断ノードをＮ個（Ｎは任意の正整数）具備し、前記依存入出力を持つ判断ノード間に相対的な順序関係が存在し、最上位の依存入出力を持つ判断ノードの前記依存入力が常に”有効”であり、より上位に位置する依存入出力を持つ判断ノードの前記依存出力が該依存入出力を持つ判断ノードの１つ下位に位置する依存入出力を持つ判断ノードの前記依存入力として接続されることにより構成される順序依存性のある判断の系列構造を、Ｒ進数または論理値情報の数量である単数または複数のデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力するＮ個の依存入出力を持たない判断ノードと、前記判断の系列に対応する２つの依存入出力を持たない判断ノードの仮の結論または前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を仮の結論として出力する上位優先決定ノードとを具備し、前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）構造に、変換して構成する演算装置であって、前記依存入出力を持つ判断ノードを、Ｒ進数または論理値情報の数量である単数または複数のデータ入力と常に”有効”である依存入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、Ｒ進数または論理値情報の数量である結論出力と”有効”または”無効”の２値情報である依存出力を出力する依存入出力を持つ内包判断ノードと、前記内包判断ノードの依存出力が”有効”になったときに不確定符号”Ｑ”を出力する不確定符号発生ノードとを具備し、仮の結論として前記不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードに置き換えた。
【００７４】
また、本発明の演算装置は、ｎビット２進数のデータ入力に対して最上位ビットから最下位ビットの方向で最初に”１”または”０”であるビット位置を２進数数値として出力するプライオリティエンコード機能を備えた演算装置であって、前記データ入力の各ビットに対応して、１ビットのデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードと、前記データ入力の各ビットに対応する２つの依存入出力を持たない判断ノードの仮の結論または前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を仮の結論として出力する上位優先決定ノードとを具備し、前記プライオリティエンコード機能を、前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）でモデル化して、前記葉となる全判断ノード、並びに、前記２分木において同じ深さにある全上位優先決定ノードを、それぞれ同時に処理し、前記２分木の根（root）となる上位優先決定ノードの仮の結論を前記プライオリティエンコードの結論とする。
【００７５】
また、本発明の演算装置は、前記２分木は、葉となる前記判断ノードをｎ個具備し、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木は、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （ＮｓはＮs+1 ／２を越える最小の整数）個、それぞれ具備し、前記判断ノードは、対応する前記データ入力のビット信号線であり、前記部分２分木の深さｍのノードとなる下位より第ｐm 番目（ｐm ＝１〜Ｎm ）の上位優先決定ノードは、前記データ入力の第（２×ｐm −２）ビット信号線及び第（２×ｐm −１）ビット信号線をそれぞれ第０ビット入力及び第１ビット入力とし、前記第０ビット入力及び第１ビット入力の論理和をとって第１ビット出力として出力する論理和手段と、前記第１ビット入力を第０ビット出力として出力する接続線とを具備し、前記部分２分木の深さｓのノードとなる下位より第ｐs 番目（ｐs ＝１〜Ｎs ）の上位優先決定ノードは、前記部分２分木の深さ（ｓ＋１）のノードとなる第（２×ｐs −１）番目の上位優先決定ノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ下位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記部分２分木の深さ（ｓ＋１）のノードとなる第（２×ｐs ）番目の上位優先決定ノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ上位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記下位の第（ｍ−ｓ）ビット入力及び前記上位の第（ｍ−ｓ）ビット入力の論理和をとって第（ｍ−ｓ＋１）ビット出力として出力する論理和手段と、前記上位の第（ｍ−ｓ）ビット入力を第（ｍ−ｓ）ビット出力として出力する接続線と、（ｍ−ｓ＋１）個の選択手段とを具備し、下位から第ｑ番目（ｑ＝１〜ｍ−ｓ＋１）の選択手段は、前記上位の第（ｍ−ｓ）ビットを選択入力とし、該選択入力が”真”のときに前記上位の第（ｑ−１）ビット入力を、該選択入力が”偽”のときに前記下位の第（ｑ−１）ビット入力をそれぞれ選択して第（ｑ−１）ビット出力として出力する。
【００７６】
また、本発明の演算装置は、ｎビット２進数のデータ入力に対して最上位ビットから最下位ビットの方向で最初に”１”または”０”であるビット位置を２進数数値として出力するプライオリティエンコード機能を備えた演算装置であって、当該演算装置は、高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の２分木でモデル化され、前記２分木は、深さｍのノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備し、前記２分木の深さｍの下位より第ｐm 番目（ｐm ＝１〜Ｎm ）のノードは、前記データ入力の第（２×ｐm −２）ビット信号線及び第（２×ｐm −１）ビット信号線をそれぞれ第０ビット入力及び第１ビット入力とし、前記第０ビット入力及び第１ビット入力の論理和をとって第１ビット出力として出力する論理和手段と、前記第１ビット入力を第０ビット出力として出力する接続線とを具備し、前記２分木の深さｓの下位より第ｐs 番目（ｐs ＝１〜Ｎs ）のノードは、前記２分木の深さ（ｓ＋１）の第（２×ｐs −１）番目のノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ下位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記２分木の深さ（ｓ＋１）の第（２×ｐs ）番目のノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ上位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記下位の第（ｍ−ｓ）ビット入力及び前記上位の第（ｍ−ｓ）ビット入力の論理和をとって第（ｍ−ｓ＋１）ビット出力として出力する論理和手段と、前記上位の第（ｍ−ｓ）ビット入力を第（ｍ−ｓ）ビット出力として出力する接続線と、（ｍ−ｓ＋１）個の選択手段とを具備し、下位から第ｑ番目（ｑ＝１〜ｍ−ｓ＋１）の選択手段は、前記上位の第（ｍ−ｓ）ビットを選択入力とし、該選択入力が”真”のときに前記上位の第（ｑ−１）ビット入力を、該選択入力が”偽”のときに前記下位の第（ｑ−１）ビット入力をそれぞれ選択して第（ｑ−１）ビット出力として出力する。
【００７７】
また、本発明の演算装置は、ｎビット２進数のデータ入力に対して最上位ビットから最下位ビットの方向に”１”または”０”の連続する数を２進数数値として出力するプライオリティエンコード機能を備えた演算装置であって、前記データ入力の各ビットに対応して、１ビットのデータ入力に基づいて、前記データ入力が有効になった時点で所定の判断を実行し、仮の結論として”確定できない”旨の不確定符号”Ｑ”と数量とを一元化した形式の符号を出力する依存入出力を持たない判断ノードと、前記データ入力の各ビットに対応する２つの依存入出力を持たない判断ノードの仮の結論または前段における２つの上位優先決定ノードの仮の結論を入力とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”でない場合には該上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論を仮の結論とし、上位の依存入出力を持たない判断ノードの仮の結論または上位にある上位優先決定ノードの仮の結論が不確定符号”Ｑ”である場合には下位の依存入出力を持たない判断ノードの仮の結論または下位にある上位優先決定ノードの仮の結論を仮の結論として出力する上位優先決定ノードとを具備し、前記プライオリティエンコード機能を、前記依存入出力を持たない判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）でモデル化して、前記葉となる全判断ノード、並びに、前記２分木において同じ深さにある全上位優先決定ノードを、それぞれ同時に処理し、前記２分木の根（root）となる上位優先決定ノードの仮の結論を前記プライオリティエンコードの結論とする。
【００７８】
また、本発明の演算装置は、前記２分木は、葉となる前記判断ノードをｎ個具備し、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木は、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備し、前記判断ノードは、対応する前記データ入力のビット信号線であり、前記部分２分木の深さｍのノードとなる下位より第ｐm 番目（ｐm ＝１〜Ｎm ）の上位優先決定ノードは、前記データ入力の第（２×ｐm −２）ビット信号線及び第（２×ｐm −１）ビット信号線をそれぞれ第０ビット入力及び第１ビット入力とし、前記第０ビット入力及び第１ビット入力の論理和をとって第１ビット出力として出力する論理和手段と、前記第１ビット入力の否定をとって第０ビット出力として出力する否定論理手段とを具備し、前記部分２分木の深さｓのノードとなる下位より第ｐs 番目（ｐs ＝１〜Ｎs ）の上位優先決定ノードは、前記部分２分木の深さ（ｓ＋１）のノードとなる第（２×ｐs −１）番目の上位優先決定ノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ下位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記部分２分木の深さ（ｓ＋１）のノードとなる第（２×ｐs ）番目の上位優先決定ノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ上位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記下位の第（ｍ−ｓ）ビット入力及び前記上位の第（ｍ−ｓ）ビット入力の論理和をとって第（ｍ−ｓ＋１）ビット出力として出力する論理和手段と、前記上位の第（ｍ−ｓ）ビット入力の否定をとって第（ｍ−ｓ）ビット出力として出力する否定論理手段と、（ｍ−ｓ＋１）個の選択手段とを具備し、下位から第ｑ番目（ｑ＝１〜ｍ−ｓ＋１）の選択手段は、前記上位の第（ｍ−ｓ）ビットを選択入力とし、該選択入力が”真”のときに前記上位の第（ｑ−１）ビット入力を、該選択入力が”偽”のときに前記下位の第（ｑ−１）ビット入力をそれぞれ選択して第（ｑ−１）ビット出力として出力する。
【００７９】
また、本発明の演算装置は、ｎビット２進数のデータ入力に対して最上位ビットから最下位ビットの方向に”１”または”０”の連続する数を２進数数値として出力するプライオリティエンコード機能を備えた演算装置であって、当該演算装置は、高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の２分木でモデル化され、前記２分木は、深さｍのノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備し、前記２分木の深さｍの下位より第ｐm 番目（ｐm ＝１〜Ｎm ）のノードは、前記データ入力の第（２×ｐm −２）ビット信号線及び第（２×ｐm −１）ビット信号線をそれぞれ第０ビット入力及び第１ビット入力とし、前記第０ビット入力及び第１ビット入力の論理和をとって第１ビット出力として出力する論理和手段と、前記第１ビット入力の否定をとって第０ビット出力として出力する否定論理手段とを具備し、前記２分木の深さｓの下位より第ｐs 番目（ｐs ＝１〜Ｎs ）のノードは、前記２分木の深さ（ｓ＋１）の第（２×ｐs −１）番目のノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ下位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記２分木の深さ（ｓ＋１）の第（２×ｐs ）番目のノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ上位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、前記下位の第（ｍ−ｓ）ビット入力及び前記上位の第（ｍ−ｓ）ビット入力の論理和をとって第（ｍ−ｓ＋１）ビット出力として出力する論理和手段と、前記上位の第（ｍ−ｓ）ビット入力の否定をとって第（ｍ−ｓ）ビット出力として出力する否定論理手段と、（ｍ−ｓ＋１）個の選択手段とを具備し、下位から第ｑ番目（ｑ＝１〜ｍ−ｓ＋１）の選択手段は、前記上位の第（ｍ−ｓ）ビットを選択入力とし、該選択入力が”真”のときに前記上位の第（ｑ−１）ビット入力を、該選択入力が”偽”のときに前記下位の第（ｑ−１）ビット入力をそれぞれ選択して第（ｑ−１）ビット出力として出力する。
【００８０】
また、本発明の演算装置は、順序依存性のある判断の系列を含む問題を解く演算装置であって、前記判断に対応して、１または複数個の入力情報に基づく判断結果として”真”、”偽”、及び、”真または偽のどちらでもない、或いは、わからない”の何れかを出力する判断ノードを具備し、前記問題を、前記判断ノードを葉（leaf）とする２分木（binary tree ）でモデル化して、前記葉となる全判断ノードを同時に処理するものである。
【００８１】
また、本発明の演算装置は、前記演算装置が任意のＲ進数における２数の比較を行うものであって、該２数の各桁についての比較判断が前記順序依存性のある判断の系列を形成する場合に、前記判断ノードは、同位桁の２数の差の結果が正になるときに”真または偽”を、該結果が負になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するものである。
【００８２】
また、本発明の演算装置は、前記演算装置が任意のＲ進数における２数の加算を行うものであって、各桁における桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に、前記判断ノードは、同位桁の２数の和の結果がＲ以上になるときに”真または偽”を、該結果が（Ｒ−２）になるときに”偽または真”を、該結果が（Ｒ−１）になるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するものである。
【００８３】
また、本発明の演算装置は、前記演算装置が任意のＲ進数における２数の減算を行うものであって、各桁における桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、前記判断ノードは、同位桁の２数の差の結果が負になるときに”真または偽”を、該結果が正になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するものである。
【００８４】
また、本発明の演算装置は、順序依存性のある判断の系列を含む問題を解く演算装置であって、前記判断に対応して、１または複数個の入力情報に基づく結果として”真”、”偽”、及び、”真または偽のどちらでもない、或いは、わからない”の何れかを出力する判断ノードと、前記判断の系列に対応する２つの判断ノードの判断結果または前段における２つの上位優先決定ノードの判断結果を入力とし、上位の判断ノードまたは上位にある上位優先決定ノードの判断結果が”真”または”偽”である場合には該上位の判断ノードまたは上位にある上位優先決定ノードの判断結果を出力し、上位の判断ノードまたは上位にある上位優先決定ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には下位の判断ノードまたは下位にある上位優先決定ノードの判断結果を出力する上位優先決定ノードとを具備し、前記問題を、前記判断ノードを葉（leaf）とし、前記上位優先決定ノードを前記葉以外の他のノードとする２分木（binary tree ）でモデル化して、前記葉となる全判断ノード、並びに、前記２分木において同じ深さにある全上位優先決定ノードを、それぞれ同時に処理するものである。
【００８５】
また、本発明の演算装置は、前記演算装置が任意のＲ進数における２数の比較を行うものであって、該２数の各桁についての比較判断が前記順序依存性のある判断の系列を形成する場合に、前記判断ノードは、同位桁の２数の差の結果が正になるときに”真または偽”を、該結果が負になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するものである。
【００８６】
また、本発明の演算装置は、前記演算装置が任意のＲ進数における２数の加算を行うものであって、各桁における桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に、前記判断ノードは、同位桁の２数の和の結果がＲ以上になるときに”真または偽”を、該結果が（Ｒ−２）になるときに”偽または真”を、該結果が（Ｒ−１）になるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するものである。
【００８７】
また、本発明の演算装置は、前記演算装置が任意のＲ進数における２数の減算を行うものであって、各桁における桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、前記判断ノードは、同位桁の２数の差の結果が負になるときに”真または偽”を、該結果が正になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するものである。
【００８８】
また、本発明の演算装置は、順序依存性のある判断の系列における判断がｎ個であるときに、前記２分木は、葉（leaf）となる前記判断ノードをｎ個具備し、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木は、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備するものである。
【００８９】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、  前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とするものである。
【００９０】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号”Ｑ”を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000005
として与えられるものである。
【００９１】
また、本発明の演算装置は、前記上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備するものである。
【００９２】
また、本発明の演算装置は、順序依存性のある判断の系列における判断をｎ個とし、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備するときに、前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり＾符号Ｔij,0として出力する第２選択手段とを具備し、前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードは、前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段とを具備するものである。
【００９３】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛００｝、前記値符号”Ｎ”を｛１１｝、前記値符号”Ｑ”を｛１０｝とし、｛０１｝を使用禁止（値符号”Ｆ”）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000006
として与えられるものである。
【００９４】
また、本発明の演算装置は、前記上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理積と前記符号Ｔi,0 との論理和をとって符号Ｔij,1として出力する第１の複合論理ゲート手段と、前記符号Ｔi,1 及び前記符号Ｔj,0 の論理積と前記符号Ｔi,0 との論理和をとって符号Ｔij,0として出力する第２の複合論理ゲート手段とを具備するものである。
【００９５】
また、本発明の演算装置は、順序依存性のある判断の系列における判断をｎ個とし、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備するときに、前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理積と前記符号Ｔi,0 との否定論理和をとって符号＾Ｔij,1として出力する第３の複合論理ゲート手段と、前記符号Ｔi,1 及び前記符号Ｔj,0 の論理積と前記符号Ｔi,0 との否定論理和をとって符号＾Ｔij,0として出力する第４の複合論理ゲート手段とを具備し、前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードは、前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の論理和と前記符号＾Ｔi,0 との否定論理積をとって符号Ｔij,1として出力する第５の複合論理ゲート手段と、前記符号＾Ｔi,1 及び前記符号＾Ｔj,0 の論理和と前記符号＾Ｔi,0 との否定論理積をとって符号Ｔij,0として出力する第６の複合論理ゲート手段とを具備するものである。
【００９６】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛０１｝、前記値符号”Ｎ”を｛１０｝、前記値符号”Ｑ”を｛１１｝とし、｛００｝を使用禁止（値符号”Ｆ”）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000007
として与えられ、前記上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理積と前記符号＾Ｔi,0 との論理和をとって符号Ｔij,1として出力する第７の複合論理ゲート手段と、前記符号Ｔi,0 及び前記符号Ｔj,0 の論理積と前記符号＾Ｔi,1 との論理和をとって符号Ｔij,0として出力する第８の複合論理ゲート手段とを具備するものである。
【００９７】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、前記上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び前記下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛００｝、前記値符号”Ｎ”を｛１０｝、前記値符号”Ｑ”を｛１１｝とし、｛０１｝を使用禁止（値符号”Ｆ”）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000008
として与えられ、前記上位優先決定ノードは、前記符号＾Ｔi,0 及び前記符号Ｔj,1 の論理和と前記符号Ｔi,1 との論理積をとって符号Ｔij,1として出力する第９の複合論理ゲート手段と、前記符号Ｔi,0 及び前記符号Ｔj,0 の論理積をとって符号Ｔij,0として出力する論理積手段とを具備するものである。
【００９８】
また、本発明の演算装置は、前記演算装置がｎビット２進数における２数（Ｘａ，Ｙｂ）の比較を行うものであって、該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての比較判断が前記順序依存性のある判断の系列を形成する場合に、前記判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段とを具備するものである。
【００９９】
また、本発明の演算装置は、前記上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記２分木の根（root）となる上位優先決定ノードの出力がＱ＝｛０＊｝ならば「２数（Ｘａ，Ｙｂ）は等しい」と、該出力がＹ＝｛１１｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＞Ｙｂを持つ」と、該出力がＮ＝｛１０｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＜Ｙｂを持つ」と、それぞれ解釈するものである。
【０１００】
また、本発明の演算装置は、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備するときに、前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段とを具備し、前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードは、前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段とを具備し、ｍが偶数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力がＱ＝｛０＊｝ならば「２数（Ｘａ，Ｙｂ）は等しい」と、該出力がＹ＝｛１１｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＞Ｙｂを持つ」と、該出力がＮ＝｛１０｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＜Ｙｂを持つ」と、それぞれ解釈し、ｍが奇数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力がＱ＝｛１＊｝ならば「２数（Ｘａ，Ｙｂ）は等しい」と、該出力がＹ＝｛００｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＞Ｙｂを持つ」と、該出力がＮ＝｛０１｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＜Ｙｂを持つ」と、それぞれ解釈するものである。
【０１０１】
また、本発明の演算装置は、前記演算装置が符号有りｎビット２進数における２数（Ｘａ，Ｙｂ）の比較を行う場合に、前記２数のＭＳＢ（Most Significant Bit）についての比較判断を行う判断ノードは、前記桁値Ｘａn-1 を桁値Ｙｂn-1 として、前記桁値Ｙｂn-1 を桁値Ｘａn-1 として、それぞれ扱うものである。
【０１０２】
また、本発明の演算装置は、前記演算装置がｎビット２進数における２数（Ｘａ，Ｙｂ）の比較を行うものであって、該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての比較判断が前記順序依存性のある判断の系列を形成する場合に、前記判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の否定の否定論理積をとって符号Ｔi,1 として出力する否定論理積手段と、前記桁値Ｘａi 及び前記桁値Ｙｂi の否定の否定論理和をとって符号Ｔi,0 として出力する否定論理和手段とを具備するものである。
【０１０３】
また、本発明の演算装置は、ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に、前記判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備するものである。
【０１０４】
また、本発明の演算装置は、前記２数のＬＳＢ（Least Significant Bit ）についての桁上げの存否判断を行う判断ノードは、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備し、符号Ｔ0,1 を出力しないものである。
【０１０５】
また、本発明の演算装置は、前記上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を具備して、符号Ｔij,1を出力せず、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈するものである。
【０１０６】
また、本発明の演算装置は、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備するときに、前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、  前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段とを具備し、前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、  前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段とを具備し、前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を具備して、符号Ｔij,1を出力せず、前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を具備して、符号Ｔij,1を出力せず、ｍが偶数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、ｍが奇数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力符号＾Ｔij,0が”０”ならば「桁上げ出力有り」と、該出力符号＾Ｔij,0が”１”ならば「桁上げ出力無し」と、それぞれ解釈するものである。
【０１０７】
また、本発明の演算装置は、ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に、前記判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の否定論理積をとって符号Ｔi,1 として出力する否定論理積手段と、前記桁値Ｘａi 及び前記桁値Ｙｂi の否定論理和をとって符号Ｔi,0 として出力する否定論理和手段とを具備するものである。
【０１０８】
また、本発明の演算装置は、ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合であって、前記２分木を、前記２数の各桁Ｘａj ，Ｙｂj （ｊ＝０〜ｎ−２）についての桁上げの存否判断を行う判断ノードを葉として構成し、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備するときに、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードは、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記２数の各桁Ｘａk ，Ｙｂk （ｋ＝１〜ｎ−１）についての桁上げの存否判断を行う判断ノードは、前記桁値Ｘａj 及び前記桁値Ｙｂj の排他的否定論理和をとって符号Ｔj,1 として出力する排他的否定論理和手段と、前記桁値Ｘａj を符号Ｔj,0 として出力する接続手段、或いは、前記桁値Ｙｂj を符号Ｔj,0 として出力する接続手段とを具備し、前記上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を具備して、符号Ｔij,1を出力せず、前記上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記２分木の葉の数が２の累乗でない場合には、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードに対応する上位優先決定ノードを、該判断ノードが出力する符号Ｔ0,0 をそのまま伝搬させるダミーノードとし、前記２数のＭＳＢについての桁上げの存否判断を行う判断ノードの出力符号Ｔn-1,1 の否定と、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0との排他的論理和をとって、前記２数のＭＳＢについての和の結果とする排他的論理和手段を具備するものである。
【０１０９】
また、本発明の演算装置は、ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合であって、前記２分木を、前記２数の各桁Ｘａj ，Ｙｂj （ｊ＝０〜ｎ−２）についての桁上げの存否判断を行う判断ノードを葉として構成し、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備するときに、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードは、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記２数の各桁Ｘａk ，Ｙｂk （ｋ＝１〜ｎ−１）についての桁上げの存否判断を行う判断ノードは、前記桁値Ｘａj 及び前記桁値Ｙｂj の排他的否定論理和をとって符号Ｔj,1 として出力する排他的否定論理和手段と、前記桁値Ｘａj を符号Ｔj,0 として出力する接続手段、或いは、前記桁値Ｙｂj を符号Ｔj,0 として出力する接続手段とを具備し、前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段とを具備し、前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段とを具備し、前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を具備して、符号Ｔij,1を出力せず、前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードが出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を具備して、符号Ｔij,1を出力せず、前記２分木の葉の数が２の累乗でない場合には、前記２数のＬＳＢについての桁上げの存否判断を行う判断ノードに対応する上位優先決定ノードを、該判断ノードが出力する符号Ｔ0,0 を反転して伝搬させるダミーノードとし、ｍが偶数の場合には、前記２数のＭＳＢについての桁上げの存否判断を行う判断ノードの出力符号Ｔn-1,1 の否定と、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0との排他的論理和をとって、前記２数のＭＳＢについての和の結果とする排他的論理和手段を具備し、ｍが奇数の場合には、前記２数のＭＳＢについての桁上げの存否判断を行う判断ノードの出力符号Ｔn-1,1 の否定と、前記２分木の根となる上位優先決定ノードの出力符号＾Ｔij,0の否定との排他的論理和をとって、前記２数のＭＳＢについての和の結果とする排他的論理和手段を具備するものである。
【０１１０】
また、本発明の演算装置は、ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が順序依存性のある判断の系列を形成する場合に、前記２数の各桁値Ｘａi ，Ｙｂi に基づいて同位桁の和の結果が２以上になるときに”真または偽”を、該結果がゼロになるときに”偽または真”を、該結果が１になるときに”真または偽のどちらでもない、或いは、わからない”を、判断結果としてそれぞれ出力するｎ個の判断ノードと、行が前記２数の各桁に対応するｎ行ｍ列（ｍはｌｏｇ2 ｎを越える最小の整数）の上位優先決定ノードマトリクスとを具備し、前記第１列の上位優先決定ノード群は、第０桁の判断ノードの判断結果をそのまま伝搬させるダミーノードとしての第０行の上位優先決定ノードと、第ｈ1 −１桁の判断ノード及び第ｈ1 桁の判断ノード（ｈ1 ＝１〜ｎ−１）の判断結果を入力とし、第ｈ1 桁の判断ノードの判断結果が”真”または”偽”である場合には該ｈ1 桁の判断ノードの判断結果を出力し、第ｈ1 桁の判断ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈ1 −１桁の判断ノードの判断結果を出力する第ｈ1 行の上位優先決定ノードとを具備し、前記第ｋ列の上位優先決定ノード群（ｋ＝２〜ｍ）は、第０行から第２k-1 −１行までの上位優先決定ノードの判断結果をそれぞれそのまま伝搬させるダミーノードとしての第０行から第２k-1 −１行までの上位優先決定ノードと、第ｈk −２k-1 行の上位優先決定ノード及び第ｈk 行の上位優先決定ノード（ｈk ＝２k-1 〜ｎ−１）の判断結果を入力とし、第ｈk 行の上位優先決定ノードの判断結果が”真”または”偽”である場合には該ｈk 行の上位優先決定ノードの判断結果を出力し、第ｈk 行の上位優先決定ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈk −２k-1 行の上位優先決定ノードの判断結果を出力する第ｈk 行の上位優先決定ノードとを具備し、前記ｎ個の判断ノード、並びに、前記各列の上位優先決定ノード群を、それぞれ同時に処理するものである。
【０１１１】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とするものである。
【０１１２】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000009
として与えられる。
【０１１３】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり、符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を具備して、符号Ｔij,1を出力せず、前記第ｍ列の第０行から第ｎ−１行までの上位優先決定ノードの出力符号Ｔij,0をそれぞれ第１桁から第ｎ−１桁まで及び当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈するものである。
【０１１４】
また、本発明の演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、前記第１桁から第ｎ−１桁までの判断ノードの出力符号Ｔi,1 の否定と前記第ｍ列の第０行から第ｎ−２行までの上位優先決定ノードの出力符号Ｔij,0とのそれぞれの排他的論理和をとって第１桁から第ｎ−１桁までの和の結果とする第１行から第ｎ−１行までの排他的論理和手段とを備えた和生成手段とを具備するものである。
【０１１５】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記第１列第０行の上位優先決定ノード及び前記第ｋ列の第０行から第２k-1 −１行までの上位優先決定ノード（ｋ＝２〜ｍ）は、第０桁の判断ノードの判断結果及び第０行から第２k-1 −１行までの上位優先決定ノードの判断結果をそれぞれ反転して伝搬させるダミーノードとし、前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段とを具備し、前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段とを具備し、前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を具備して、符号Ｔij,1を出力せず、前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を具備して、符号Ｔij,1を出力せず、ｍが偶数の場合には、前記第ｍ列の第０行から第ｎ−１行までの上位優先決定ノードの出力符号Ｔij,0をそれぞれ第１桁から第ｎ−１桁まで及び当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、ｍが奇数の場合には、前記第ｍ列の第０行から第ｎ−１行までの上位優先決定ノードの出力符号＾Ｔij,0をそれぞれ第１桁から第ｎ−１桁まで及び当該演算装置の桁上げ出力として、該出力符号＾Ｔij,0が”０”ならば「桁上げ出力有り」と、該出力符号＾Ｔij,0が”１”ならば「桁上げ出力無し」と、それぞれ解釈するものである。
【０１１６】
また、本発明の演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、ｍが偶数の場合には、前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、前記第１桁から第ｎ−１桁までの判断ノードの出力符号Ｔi,1 の否定と前記第ｍ列の第０行から第ｎ−２行までの上位優先決定ノードの出力符号Ｔij,0とのそれぞれの排他的論理和をとって第１桁から第ｎ−１桁までの和の結果とする第１行から第ｎ−１行までの排他的論理和手段とを備えた和生成手段とを具備し、ｍが奇数の場合には、前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、前記第１桁から第ｎ−１桁までの判断ノードの出力符号Ｔi,1 の否定と前記第ｍ列の第０行から第ｎ−２行までの上位優先決定ノードの出力符号＾Ｔij,0の否定とのそれぞれの排他的論理和をとって第１桁から第ｎ−１桁までの和の結果とする第１行から第ｎ−１行までの排他的論理和手段とを備えた和生成手段とを具備するものである。
【０１１７】
また、本発明の演算装置は、ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が順序依存性のある判断の系列を形成する場合に、前記２数の各桁値Ｘａi ，Ｙｂi に基づいて同位桁の和の結果が２以上になるときに”真または偽”を、該結果がゼロになるときに”偽または真”を、該結果が１になるときに”真または偽のどちらでもない、或いは、わからない”を、判断結果としてそれぞれ出力するｎ個の判断ノードと、行が前記２数の各奇数桁に対応するｎ／２行ｍ列（ｍはｌｏｇ2 ｎを越える最小の整数）の上位優先決定ノードマトリクスとを具備し、前記第１列の上位優先決定ノード群は、第ｈ1 −１桁の判断ノード及び第ｈ1 桁の判断ノード（ｈ1 ＝１〜ｎ−１の奇数）の判断結果を入力とし、第ｈ1 桁の判断ノードの判断結果が”真”または”偽”である場合には該ｈ1 桁の判断ノードの判断結果を出力し、第ｈ1 桁の判断ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈ1 −１桁の判断ノードの判断結果を出力する第ｈ1 行の上位優先決定ノードを具備し、前記第ｋ列の上位優先決定ノード群（ｋ＝２〜ｍ）は、第１から第２k-1 −１までの奇数行の上位優先決定ノードの判断結果をそれぞれそのまま伝搬させるダミーノードとしての第１から第２k-1 −１までの奇数行の上位優先決定ノードと、第ｈk −２k-1 行の上位優先決定ノード及び第ｈk 行の上位優先決定ノード（ｈk ＝２k-1 〜ｎ−１の奇数）の判断結果を入力とし、第ｈk 行の上位優先決定ノードの判断結果が”真”または”偽”である場合には該ｈk 行の上位優先決定ノードの判断結果を出力し、第ｈk 行の上位優先決定ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈk −２k-1 行の上位優先決定ノードの判断結果を出力する第ｈk 行の上位優先決定ノードとを具備し、前記ｎ個の判断ノード、並びに、前記各列の上位優先決定ノード群を、それぞれ同時に処理するものである。
【０１１８】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とするものである。
【０１１９】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号”Ｑ”を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000010
として与えられるものである。
【０１２０】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を具備して、符号Ｔij,1を出力せず、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、前記演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、和生成手段とを具備し、前記和生成手段は、前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｘａf またはＹｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択して第ｆ＋１桁への桁上げとして出力する第ｆ行の桁上げ生成手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 の否定と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的論理和手段と、前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 の否定と前記第ｆ行の桁上げ生成手段の出力との排他的論理和をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の排他的論理和手段とを具備するものである。
【０１２１】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記第ｋ列の第１から第２k-1 −１までの奇数行の上位優先決定ノードは、（ｋ＝２〜ｍ）は、第１から第２k-1 −１までの奇数行の上位優先決定ノードの判断結果をそれぞれ反転して伝搬させるダミーノードとし、前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する選択手段とを具備し、前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段とを具備し、前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を具備して、符号Ｔij,1を出力せず、前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を具備して、符号Ｔij,1を出力せず、ｍが偶数の場合には、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、ｍが奇数の場合には、前記第ｍ列の第ｎ��１行の上位優先決定ノードの出力符号＾Ｔij,0の否定をとった符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、前記演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、和生成手段とを具備し、前記和生成手段は、ｍが偶数の場合には、前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｘａf またはＹｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択して第ｆ＋１桁への桁上げとして出力する第ｆ行の桁上げ生成手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 の否定と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的論理和手段と、前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 の否定と前記第ｆ行の桁上げ生成手段の出力との排他的論理和をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の排他的論理和手段とを具備し、ｍが奇数の場合には、前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｘａf またはＹｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号の否定を、それぞれ選択して第ｆ＋１桁への桁上げとして出力する第ｆ行の桁上げ生成手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 の否定と前記第ｆ−１行の上位優先決定ノードの出力符号の否定との排他的論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的論理和手段と、前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 の否定と前記第ｆ行の桁上げ生成手段の出力との排他的論理和をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の排他的論理和手段とを具備するものである。
【０１２２】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したのの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を具備して、符号Ｔij,1を出力せず、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、前記演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、和生成手段とを具備し、前記和生成手段は、前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｘａf またはＹｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択したものの否定をとって第ｆ＋１桁への桁上げとして出力する第ｆ行の桁上げ生成手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的否定論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的否定論理和手段と、前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記第ｆ行の桁上げ生成手段の出力との排他的論理和をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の排他的論理和手段とを具備するものである。
【０１２３】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和手段と、前記桁値Ｘａi を符号Ｔi,0 として出力する接続手段、或いは、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁上げ入力が”１”をとるとき前記否定論理和手段の出力を、該桁上げ入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したのの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を具備して、符号Ｔij,1を出力せず、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁上げ出力として、該出力符号Ｔij,0が”１”ならば「桁上げ出力有り」と、該出力符号Ｔij,0が”０”ならば「桁上げ出力無し」と、それぞれ解釈し、前記演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、和生成手段とを具備し、前記和生成手段は、前記第０桁の排他的論理和手段の出力と当該演算装置への桁上げ入力との排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和手段と、前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果とする第１行の排他的論理和手段と、前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 と該行への入力桁値Ｘａf またはＹｂf との否定論理積をとる否定論理積手段と、前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記否定論理積手段の出力との排他的論理和をとって第ｆ＋１行の第０被選択信号を出力する排他的論理和手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ＋１行の第０被選択信号との排他的否定論理和をとって第ｆ＋１行の第１被選択信号を出力する排他的否定論理和手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的否定論理和をとって第ｆ桁の和の結果とする第ｆ行の排他的否定論理和手段と、前記第ｆ−１行の上位優先決定ノードの出力符号が”１”をとるとき前記第ｆ＋１行の第１被選択信号を、該出力符号が”０”をとるとき前記第ｆ＋１行の第０被選択信号を���それぞれ選択したものの否定をとって第ｆ＋１桁の和の結果とする第ｆ＋１行の和生成選択手段とを具備するものである。
【０１２４】
また、本発明の演算装置は、ｎビット２進数における２数の減算（Ｘａ−Ｙｂ）における各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、前記判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備するものである。
【０１２５】
また、本発明の演算装置は、前記２数のＬＳＢ（Least Significant Bit ）についての桁借りの存否判断を行う判断ノードは、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁借り入力が”１”をとるとき前記否定論理和手段の出力を、該桁借り入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備し、符号Ｔ0,1 を出力しないものである。
【０１２６】
また、本発明の演算装置は、前記上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を具備して、符号Ｔij,1を出力せず、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0が”０”ならば「桁借り出力無し」と、それぞれ解釈するものである。
【０１２７】
また、本発明の演算装置は、前記２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなる前記上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる前記上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備するときに、前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、  前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段とを具備し、前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、  前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段とを具備し、前記部分２分木の前記深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を具備して、符号Ｔij,1を出力せず、前記部分２分木の前記深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードとなる上位優先決定ノードの内、前記２数のＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を具備して、符号Ｔij,1を出力せず、ｍが偶数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0が”０”ならば「桁借り出力無し」と、それぞれ解釈し、ｍが奇数の場合には、前記２分木の根（root）となる上位優先決定ノードの出力符号＾Ｔij,0が”０”ならば「桁借り出力有り」と、該出力符号＾Ｔij,0が”１”ならば「桁借り出力無し」と、それぞれ解釈するものである。
【０１２８】
また、本発明の演算装置は、ｎビット２進数における２数の減算（Ｘａ−Ｙｂ）における各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、前記２数の各桁値Ｘａi ，Ｙｂi に基づいて同位桁の２数の差の結果が負になるときに”真または偽”を、該結果が正になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ判断結果として出力するｎ個の判断ノードと、行が前記２数の各桁に対応するｎ行ｍ列（ｍはｌｏｇ2 ｎを越える最小の整数）の上位優先決定ノードのマトリクスとを具備し、前記第１列の上位優先決定ノード群は、第０桁の判断ノードの判断結果をそのまま伝搬させるダミーノードとしての第０行の上位優先決定ノードと、第ｈ1 −１桁の判断ノード及び第ｈ1 桁の判断ノード（ｈ1 ＝１〜ｎ−１）の判断結果を入力とし、第ｈ1 桁の判断ノードの判断結果が”真”または”偽”である場合には該ｈ1 桁の判断ノードの判断結果を結果とし、第ｈ1 桁の判断ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈ1 −１桁の判断ノードの判断結果を結果として出力する第ｈ1 行の上位優先決定ノードとを具備し、前記第ｋ列の上位優先決定ノード群（ｋ＝２〜ｍ）は、第０行から第２k-1 −１行までの上位優先決定ノードの判断結果をそれぞれそのまま伝搬させるダミーノードとしての第０行から第２k-1 −１行までの上位優先決定ノードと、第ｈk −２k-1 行の上位優先決定ノード及び第ｈk 行の上位優先決定ノード（ｈk ＝２k-1 〜ｎ−１）の判断結果を入力とし、第ｈk 行の上位優先決定ノードの判断結果が”真”または”偽”である場合には該ｈk 行の上位優先決定ノードの判断結果を結果とし、第ｈk 行の上位優先決定ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈk −２k-1 行の上位優先決定ノードの判断結果を結果として出力する第ｈk 行の上位優先決定ノードとを具備し、前記ｎ個の判断ノード、並びに、前記各列の上位優先決定ノード群を、それぞれ同時に処理するものである。
【０１２９】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とするものである。
【０１３０】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000011
として与えられるものである。
【０１３１】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁借り入力が”１”をとるとき前記否定論理和手段の出力を、該桁借り入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を具備して、符号Ｔij,1を出力せず、前記第ｍ列の第０行から第ｎ−１行までの上位優先決定ノードの出力符号Ｔij,0をそれぞれ第１桁から第ｎ−１桁まで及び当該演算装置の桁借り出力として、該出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0が”０”ならば「桁借り出力無し」と、それぞれ解釈するものである。
【０１３２】
また、本発明の演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、前記第０桁の排他的論理和手段の出力と当該演算装置への桁借り入力との排他的論理和をとって第０桁の差の結果とする第０行の排他的論理和手段と、前記第１桁から第ｎ−１桁までの判断ノードの出力符号Ｔi,1 と前記第ｍ列の第０行から第ｎ−２行までの上位優先決定ノードの出力符号Ｔij,0とのそれぞれの排他的論理和をとって第１桁から第ｎ−１桁までの差の結果とする第１行から第ｎ−１行までの排他的論理和手段とを備えた差生成手段とを具備するものである。
【０１３３】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁借り入力が”１”をとるとき前記否定論理和手段の出力を、該桁借り入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記第１列第０行の上位優先決定ノード及び前記第ｋ列の第０行から第２k-1 −１行までの上位優先決定ノード（ｋ＝２〜ｍ）は、第０桁の判断ノードの判断結果及び第０行から第２k-1 −１行までの上位優先決定ノードの判断結果をそれぞれ反転して伝搬させるダミーノードとし、前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段とを具備し、前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段とを具備し、前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を具備して、符号Ｔij,1を出力せず、前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を具備して、符号Ｔij,1を出力せず、ｍが偶数の場合には、前記第ｍ列の第０行から第ｎ−１行までの上位優先決定ノードの出力符号Ｔij,0をそれぞれ第１桁から第ｎ−１桁まで及び当該演算装置の桁借り出力として、該出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0���”０”ならば「桁借り出力無し」と、それぞれ解釈し、ｍが奇数の場合には、前記第ｍ列の第０行から第ｎ−１行までの上位優先決定ノードの出力符号＾Ｔij,0をそれぞれ第１桁から第ｎ−１桁まで及び当該演算装置の桁借り出力として、該出力符号＾Ｔij,0が”０”ならば「桁借り出力有り」と、該出力符号＾Ｔij,0が”１”ならば「桁借り出力無し」と、それぞれ解釈するものである。
【０１３４】
また、本発明の演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、ｍが偶数の場合には、前記第０桁の排他的論理和手段の出力と当該演算装置への桁借り入力との排他的論理和をとって第０桁の差の結果とする第０行の排他的論理和手段と、前記第１桁から第ｎ−１桁までの判断ノードの出力符号Ｔi,1 と前記第ｍ列の第０行から第ｎ−２行までの上位優先決定ノードの出力符号Ｔij,0とのそれぞれの排他的論理和をとって第１桁から第ｎ−１桁までの差の結果とする第１行から第ｎ−１行までの排他的論理和手段とを備えた差生成手段とを具備し、ｍが奇数の場合には、前記第０桁の排他的論理和手段の出力と当該演算装置への桁借り入力との排他的論理和をとって第０桁の差の結果とする第０行の排他的論理和手段と、前記第１桁から第ｎ−１桁までの判断ノードの出力符号Ｔi,1 と前記第ｍ列の第０行から第ｎ−２行までの上位優先決定ノードの出力符号＾Ｔij,0の否定とのそれぞれの排他的論理和をとって第１桁から第ｎ−１桁までの差の結果とする第１行から第ｎ−１行までの排他的論理和手段とを備えた差生成手段とを具備するものである。
【０１３５】
また、本発明の演算装置は、ｎビット２進数における２数の減算（Ｘａ−Ｙｂ）における各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、前記２数の各桁値Ｘａi ，Ｙｂi に基づいて同位桁の２数の差の結果が負になるときに”真または偽”を、該結果が正になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ判断結果として出力するｎ個の判断ノードと、行が前記２数の各奇数桁に対応するｎ／２行ｍ列（ｍはｌｏｇ2 ｎを越える最小の整数）の上位優先決定ノードのマトリクスとを具備し、前記第１列の上位優先決定ノード群は、第ｈ1 −１桁の判断ノード及び第ｈ1 桁の判断ノード（ｈ1 ＝１〜ｎ−１の奇数）の判断結果を入力とし、第ｈ1 桁の判断ノードの判断結果が”真”または”偽”である場合には該ｈ1 桁の判断ノードの判断結果を結果とし、第ｈ1 桁の判断ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈ1 −１桁の判断ノードの判断結果を結果として出力する第ｈ1 行の上位優先決定ノードを具備し、前記第ｋ列の上位優先決定ノード群（ｋ＝２〜ｍ）は、第１から第２k-1 −１までの奇数行の上位優先決定ノードの判断結果をそれぞれそのまま伝搬させるダミーノードとしての第１から第２k-1 −１までの奇数行の上位優先決定ノードと、第ｈk −２k-1 行の上位優先決定ノード及び第ｈk 行の上位優先決定ノード（ｈk ＝２k-1 〜ｎ−１の奇数）の判断結果を入力とし、第ｈk 行の上位優先決定ノードの判断結果が”真”または”偽”である場合には該ｈk 行の上位優先決定ノードの判断結果を結果とし、第ｈk 行の上位優先決定ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈk −２k-1 行の上位優先決定ノードの判断結果を結果として出力する第ｈk 行の上位優先決定ノードとを具備し、前記ｎ個の判断ノード、並びに、前記各列の上位優先決定ノード群を、それぞれ同時に処理するものである。
【０１３６】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号j に対して優越する関係にある場合に、前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とするものである。
【０１３７】
また、本発明の演算装置は、前記判断結果である”真”を値符号”Ｙ”と、”偽”を値符号”Ｎ”と、”真または偽のどちらでもない、或いは、わからない”を値符号”Ｑ”とそれぞれするとき、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号j に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000012
として与えられるものである。
【０１３８】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁借り入力が”１”をとるとき前記否定論理和手段の出力を、該桁借り入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、  前記ダミーノードを除く前記上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記ダミーノードを除く上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段を具備して、符号Ｔij,1を出力せず、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁借り出力として、該出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0が”０”ならば「桁借り出力無し」と、それぞれ解釈し、前記演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、差生成手段とを具備し、前記差生成手段は、前記第０桁の排他的論理和手段の出力と当該演算装置への桁借り入力との排他的論理和をとって第０桁の差の結果とする第０行の排他的論理和手段と、前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 との排他的論理和をとって第１桁の差の結果とする第１行の排他的論理和手段と、前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｙｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択して第ｆ＋１桁への桁借りとして出力する第ｆ行の桁借り生成手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的論理和をとって第ｆ桁の差の結果とする第ｆ行の排他的論理和手段と、前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記第ｆ行の桁借り生成手段の出力との排他的論理和をとって第ｆ＋１桁の差の結果とする第ｆ＋１行の排他的論理和手段とを具備するものである。
【０１３９】
また、本発明の演算装置は、前記第１桁から第ｎ−１桁までの判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記第０桁の判断ノードは、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理和をとる否定論理和手段と、前記桁値Ｘａ0 の否定である＾Ｘａ0 及び前記桁値Ｙｂ0 の否定論理積をとる否定論理積手段と、当該演算装置への桁借り入力が”１”をとるとき前記否定論理和手段の出力を、該桁借り入力が”０”をとるとき前記否定論理積手段の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力する選択手段とを具備して、符号Ｔ0,1 を出力せず、前記第ｋ列の第１から第２k-1 −１までの奇数行の上位優先決定ノードは、（ｋ＝２〜ｍ）は、第１から第２k-1 −１までの奇数行の上位優先決定ノードの判断結果をそれぞれ反転して伝搬させるダミーノードとし、前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する選択手段とを具備し、前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、前記符号＾Ｔi,1 及び前記符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積手段と、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段とを具備し、前記ダミーノードを除く第ｍ−ｐ列（ｐはｐ＝０〜ｍ−１の偶数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力する第２選択手段を具備して、符号Ｔij,1を出力せず、前記ダミーノードを除く第ｍ−ｑ列（ｑはｑ＝１〜ｍ−１の奇数）の上位優先決定ノードの内、前記第０桁の判断ノードが本来出力すべき符号Ｔ0,1 に起因する上位優先決定ノードは、前記符号＾Ｔi,1 が”０”をとるとき前記符号＾Ｔi,0 を、前記符号＾Ｔi,1 が”１”をとるとき前記符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力する第３選択手段を具備して、符号Ｔij,1を出力せず、ｍが偶数の場合には、前記第ｍ列の第ｎ−１行の上位優先決定ノードの出力符号Ｔij,0を当該演算装置の桁借り出力として、該出力符号Ｔij,0が”１”ならば「桁借り出力有り」と、該出力符号Ｔij,0が”０”ならば「桁借り出力無し」と、それぞれ解釈し、ｍが奇数の場合には、前記第ｍ列の第ｎ−１行の上位優先決定ノード���出力符号＾Ｔij,0を当該演算装置の桁借り出力として、該出力符号＾Ｔij,0が”０”ならば「桁借り出力有り」と、該出力符号＾Ｔij,0が”１”ならば「桁借り出力無し」と、それぞれ解釈し、前記演算装置は、前記桁値Ｘａ0 及び前記桁値Ｙｂ0 の排他的論理和をとる第０桁の排他的論理和手段と、差生成手段とを具備し、前記差生成手段は、ｍが偶数の場合には、前記第０桁の排他的論理和手段の出力と当該演算装置への桁借り入力との排他的論理和をとって第０桁の差の結果とする第０行の排他的論理和手段と、前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 との排他的論理和をとって第１桁の差の結果とする第１行の排他的論理和手段と、前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｙｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号を、それぞれ選択して第ｆ＋１桁への桁借りとして出力する第ｆ行の桁借り生成手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号との排他的論理和をとって第ｆ桁の差の結果とする第ｆ行の排他的論理和手段と、前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記第ｆ行の桁借り生成手段の出力との排他的論理和をとって第ｆ＋１桁の差の結果とする第ｆ＋１行の排他的論理和手段とを具備し、ｍが奇数の場合には、前記第０桁の排他的論理和手段の出力と当該演算装置への桁借り入力との排他的論理和をとって第０桁の差の結果とする第０行の排他的論理和手段と、前記第０桁の判断ノードの出力符号Ｔ0,0 と第１桁の判断ノードの出力符号Ｔ1,1 との排他的論理和をとって第１桁の差の結果とする第１行の排他的論理和手段と、前記第ｆ桁の判断ノード（ｆ＝２〜ｎ−１までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｙｂf を、前記出力符号Ｔf,1 が”０”をとるとき前記第ｆ−１行の上位優先決定ノードの出力符号の否定を、それぞれ選択して第ｆ＋１桁への桁借りとして出力する第ｆ行の桁借り生成手段と、前記第ｆ桁の判断ノードの出力符号Ｔf,1 と前記第ｆ−１行の上位優先決定ノードの出力符号の否定との排他的論理和をとって第ｆ桁の差の結果とする第ｆ行の排他的論理和手段と、前記第ｆ＋１桁の判断ノードの出力符号Ｔf+1,1 と前記第ｆ行の桁借り生成手段の出力との排他的論理和をとって第ｆ＋１桁の差の結果とする第ｆ＋１行の排他的論理和手段とを具備するものである。
【０１４０】
また、本発明の演算装置は、ｎビット２進数における２数（Ｘａ，Ｙｂ）の差の絶対値を求める演算装置であって、前記２数の各桁値Ｘａi ，Ｙｂi （ｉ＝１〜ｎ−１）に基づいて同位桁の２数の差（Ｘａi −Ｙｂi ）の結果が負になるときに”真”を意味する値符号”Ｙ”を、該結果が正になるときに”偽”を意味する値符号”Ｎ”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を意味する値符号”Ｑ”を判断結果として出力する判断ノードを具備し、行が前記２数の各桁に対応するｎ行ｍ列（ｍはｌｏｇ2 ｎを越える最小の整数）の上位優先決定ノードのマトリクスと、差の絶対値演算における各桁の桁借りを生成する桁借り生成部とを具備し、前記第１列の上位優先決定ノード群は、第０桁の判断ノードの判断結果をそのまま伝搬させるダミーノードとしての第０行の上位優先決定ノードと、第ｈ1 −１桁の判断ノード及び第ｈ1 桁の判断ノード（ｈ1 ＝１〜ｎ−１）の判断結果を入力とし、第ｈ1 桁の判断ノードの判断結果が”真”または”偽”である場合には該ｈ1 桁の判断ノードの判断結果を結果とし、第ｈ1 桁の判断ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈ1 −１桁の判断ノードの判断結果を結果として出力する第ｈ1 行の上位優先決定ノードとを具備し、前記第ｋ列の上位優先決定ノード群（ｋ＝２〜ｍ）は、第０行から第２k-1 −１行までの上位優先決定ノードの判断結果をそれぞれそのまま伝搬させるダミーノードとしての第０行から第２k-1 −１行までの上位優先決定ノードと、第ｈk −２k-1 行の上位優先決定ノード及び第ｈk 行の上位優先決定ノード（ｈk ＝２k-1 〜ｎ−１）の判断結果を入力とし、第ｈk 行の上位優先決定ノードの判断結果が”真”または”偽”である場合には該ｈk 行の上位優先決定ノードの判断結果を結果とし、第ｈk 行の上位優先決定ノードの判断結果が”真または偽のどちらでもない、或いは、わからない”の場合には第ｈk −２k-1 行の上位優先決定ノードの判断結果を結果として出力する第ｈk 行の上位優先決定ノードとを具備し、前記桁借り生成部は、前記第ｎ−１行第ｍ列の上位優先決定ノードから生成された第ｎ−１桁の桁借り生成結果に基づいて、前記２数の差（Ｘａ−Ｙｂ）の結果について符号を判定する符号判定手段と、前記符号判定手段の符号判定の結果、負の場合若しくは負またはゼロの場合には、前記第ｍ列の上位優先決定ノード群の内、前記第ｎ−１行の上位優先決定ノードを除いた第０行から第ｎ−２行までの上位優先決定ノードの出力符号について、値符号”Ｑ”を値符号”Ｑ”に、値符号”Ｙ”を値符号”Ｎ”に、値符号”Ｎ”を値符号”Ｙ”にそれぞれ置換し、正またはゼロの場合若しくは正の場合には、前記置換を行わずにそのままとする第０行から第ｎ−２行までの符号置換手段と、前記第０行から第ｎ−２行までの符号置換手段の出力について、それぞれ値符号”Ｑ”を値符号”Ｎ”に置換して各桁の桁借りを得る第０行から第ｎ−２行までの第２符号置換手段とを具備し、前記ｎ個の判断ノード、前記各列の上位優先決定ノード群、並びに、前記第０行から第ｎ−２行までの符号置換手段及び第２符号置換手段を、それぞれ同時に処理するものである。
【０１４１】
また、本発明の演算装置は、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、前記Ｋ演算子は、前記符号Ｔi が値符号”Ｙ”または値符号”Ｎ”である場合には該値符号”Ｙ”または値符号”Ｎ”を前記符号Ｔijがとる値符号とし、前記符号Ｔi が値符号”Ｑ”の場合には前記符号Ｔj のとる値符号を前記符号Ｔijがとる値符号とするものである。
【０１４２】
また、本発明の演算装置は、前記上位優先決定ノードは、上位の判断ノードの判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断ノードの判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として与えられ、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、任意の符号Ｘが、前記値符号”Ｙ”を｛１１｝、前記値符号”Ｎ”を｛１０｝、前記値符号を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、前記Ｋ演算子は、
0003728858.tif 000013
として与えられるものである。
【０１４３】
また、本発明の演算装置は、前記判断ノードは、前記桁値Ｘａi 及び前記桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力する排他的論理和手段と、前記桁値Ｙｂi を符号Ｔi,0 として出力する接続手段とを具備し、前記ダミーノードを除く上位優先決定ノードは、前記符号Ｔi,1 及び前記符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和手段と、前記符号Ｔi,1 が”１”をとるとき前記符号Ｔi,0 を、前記符号Ｔi,1 が”０”をとるとき前記符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する選択手段とを具備し、前記符号判定手段は、前記第ｎ−１行第ｍ列の上位優先決定ノードからの出力符号Ｔijが値符号”Ｙ”のとき”真”、値符号”Ｑ”または”Ｎ”のとき”偽”、或いは、該出力符号Ｔijが値符号”Ｙ”または”Ｑ”のとき”真”、値符号”Ｎ”のとき”偽”となる符号判定信号を出力し、前記第０行から第ｎ−２行までの符号置換手段は、前記符号判定手段からの符号判定信号と前記第０行から第ｎ−２行までの上位優先決定ノードの出力符号Ｔij,0との排他的論理和をそれぞれとる排他的論理和手段を具備し、前記第０行から第ｎ−２行までの第２符号置換手段は、前記第０行から第ｎ−２行までの符号置換手段の出力と前記第０行から第ｎ−２行までの上位優先決定ノードの出力符号Ｔij,1との論理積をそれぞれとる論理積手段を具備し、当該演算装置は、前記第０桁の判断ノードの出力符号Ｔi,1 を差の絶対値の結果とする持続手段と、前記第１桁から第ｎ−１桁までの判断ノードの出力符号Ｔi,1 と前記第０行から第ｎ−２行までの第２符号置換手段の出力とのそれぞれの排他的論理和をとって第１桁から第ｎ−１桁までの差の絶対値の結果とする第１行から第ｎ−１行までの排他的論理和手段とを備えた差生成手段とを具備するものである。
【０１４４】
また、本発明の演算装置は、前記演算装置が符号有りｎビット２進数における２数（Ｘａ，Ｙｂ）の差の絶対値演算を求める場合に、前記２数のＭＳＢ（Most Significant Bit）についての比較判断を行う判断ノードは、前記桁値Ｘａn-1 を桁値Ｙｂn-1 として、前記桁値Ｙｂn-1 を桁値Ｘａn-1 として、それぞれ扱うものである。
【０１４５】
本発明の演算装置及びその演算方法では、順序依存性のある判断の系列を含む問題を解くにあたり、前記問題を、依存入出力を持たない判断ノードを葉（leaf）とし、上位優先決定ノードを葉以外の他のノードとする２分木（binary tree ）でモデル化して、並列に処理し、２分木の根となる上位優先決定ノードの仮の結論を前記問題の結論とする。
【０１４６】
また、本発明の演算装置及びその演算方法では、依存入出力を持つ判断ノード間に相対的な順序関係が存在し、最上位の依存入出力を持つ判断ノードの依存入力が常に”有効”であり、より上位に位置する依存入出力を持つ判断ノードの依存出力が該依存入出力を持つ判断ノードの１つ下位に位置する依存入出力を持つ判断ノードの依存入力として接続されることにより構成される順序依存性のある判断の系列構造を、依存入出力を持たない判断ノードを葉とし、上位優先決定ノードを葉以外の他のノードとする２分木構造に変換する場合に、依存入出力を持つ判断ノードを、内包判断ノードと不確定符号発生ノードとを具備した依存入出力を持たない判断ノードに置き換える。
【０１４７】
順序依存性のある判断の系列構造は、人間の論理的思考において頻繁に見受けられるものであり、該系列構造では、複数の判断を定められた順序で行う必要があり、並列処理が不可能である。このような構造をそのまま処理シーケンスに置き換えて処理プログラム等を実現した場合、その処理時間は、各判断処理の処理時間の判断処理個数をｎとした場合には、最悪の場合ｎ個分の和となって非常に長いものとなる。また、該系列構造をそのまま論理回路に置き換えて演算回路を実現した場合でも、当該演算装置のクリティカルパス段数は非常に長いものとなる。本発明により、順序依存性のある判断の系列構造を２分木構造に変換すれば、その処理時間は高々ｌｏｇ2 ｎを越える最小の整数個分の和となってより高速に処理することが可能となり、また効率良く並列処理可能な高速演算装置を実現することも可能である。
【０１４８】
本発明の演算装置及びその演算方法では、順序依存性のある判断の系列を含む問題を解くにあたり、判断に対応して、１または複数個の入力情報に基づく判断結果として”真”、”偽”、及び、”真または偽のどちらでもない、或いは、わからない”の何れかを出力する判断ノードまたは判断処理を葉とする２分木でモデル化して、葉となる全判断ノードまたは判断処理を並列的に処理する。
【０１４９】
また、本発明の演算装置及びその演算方法では、任意のＲ進数ｎ桁における２数の比較を行うときの該２数の各桁についての比較判断が順序依存性のある判断の系列を形成する場合に適用することが可能である。比較の３値符号生成質問によって生成される３値符号を３値符号２分木に入力するように構成すれば、即ち、２分木の葉となる各判断ノードを、同位桁の２数の差の結果が正になるときに”真または偽”を、該結果が負になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するように構成すれば、正しい比較結果を得ることができる。即ち、比較の３値符号生成質問は２進数に限らず任意のＲ進数に適応可能であり、比較の３値符号生成質問を応用することによって、任意のＲ進数の比較プログラムまたは比較器を導くことが可能となる。また従来、オーダーΟ（ｎ）の時間で処理されていたものが、対数オーダーΟ（ｌｏｇ2 ｎ）の時間で処理が可能となる。
【０１５０】
また、本発明の演算装置及びその演算方法では、任意のＲ進数ｎ桁における２数の加算を行うときの各桁における桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に適用することも可能である。和の３値符号生成質問によって生成される３値符号を３値符号２分木に入力するように構成すれば、即ち、２分木の葉となる各判断ノードを、同位桁の２数の和の結果がＲ以上になるときに”真または偽”を、該結果が（Ｒ−２）になるときに”偽または真”を、該結果が（Ｒ−１）になるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ出力するように構成すれば、加算における桁上げを先見することができる。即ち、和の３値符号生成質問は２進数に限らず任意のＲ進数に適応可能であり、和の３値符号生成質問を導入することによって、任意のＲ進数の加算プログラムまたは加算器を導くことが可能となる。また従来、オーダーΟ（ｎ）の時間で処理されていたものが、対数オーダーΟ（ｌｏｇ2 ｎ）の時間で処理が可能となる。
【０１５１】
また、本発明の演算装置及びその演算方法では、任意のＲ進数ｎ桁における２数の減算について、各桁における桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、該判断系列を含む問題を解くにあたり、判断に対応して、１または複数個の入力情報に基づいて、同位桁の２数の差の結果が負になるときに”真または偽”を、該結果が正になるときに”偽または真”を、該結果がゼロになるときに”真または偽のどちらでもない、或いは、わからない”を、それぞれ当該ノードの判断結果として出力する判断ノードを具備し、前記問題を、前記判断ノードを葉とする２分木でモデル化して、並列に処理する。即ち、差の３値符号生成質問は、２進数に限らず任意のＲ進数に適応可能であり、差の３値符号生成質問を導入することによって、任意のＲ進数の減算プログラムまたは減算器を導くことが可能となる。何故なら、例えば減算器の場合には、多値論理回路やアナログ回路のようなＲ進表現が可能な回路方式を用いて、この３値符号生成質問に沿うような３値符号生成回路を実現することができれば、後は加算器におけるＢＬＣアレイに相当する３値符号２分木のＢＬＢアレイ（本明細書では、加算器における桁上げ先見加算（ＢＬＣ；Binary Look-ahead Carry ）方式に習って、ＢＬＢ（Binary Look-ahead Borrow）方式，ＢＬＢアレイと称して用いる）によって、各桁への桁借りを生成できるからである。差生成のために、（Ｘｉ−Ｙｉ−Ｂｉ）を実現する回路（そのＲ進数における１桁分の減算器）を別途用意し、これと組み合わせれば、Ｒ進数減算器となる。また従来、オーダーΟ（ｎ）の時間で処理されていたものが、対数オーダーΟ（ｌｏｇ2 ｎ）の時間で処理が可能となる。
【０１５２】
また、本発明の演算装置及びその演算方法では、順序依存性のある判断の系列を含む問題を解くにあたり、判断に対応して、１または複数個の入力情報に基づく判断結果として”真”、”偽”、及び、”真または偽のどちらでもない、或いは、わからない”の何れかを出力する判断ノードまたは判断処理を葉とし、上位の判断結果が”真”または”偽”というはっきりしたものである場合には該上位の判断結果を出力とし、上位の判断結果が”真または偽のどちらでもない、或いは、わからない”という曖昧な場合には下位の判断結果を出力とする上位優先決定ノードまたは上位優先決定処理を葉以外の他のノードとする３値符号２分木でモデル化して、葉となる全判断ノードまたは全判断処理、並びに、３値符号２分木において同じ深さにある全上位優先決定ノードまたは全上位優先決定処理を、それぞれ並列的に処理する。
【０１５３】
例えば、順序依存性のある判断の系列における判断がｎ個であるときには、３値符号２分木は、判断ノードをｎ個具備し、該２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木は、深さｍのノードとなる上位優先決定ノードをＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなる上位優先決定ノードをＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ具備して構成される。このような３値符号２分木という概念の導入により、順序依存性のあるｎ個の判断の系列構造を深さｍの完全２分木状の構造に変換でき、比較、加算等の処理時間のオーダーをΟ（ｌｏｇ2 ｎ）とすることができ、より高速に処理することが可能となる。
【０１５４】
また、本発明の演算装置及びその演算方法では、”真”を”Ｙ”、”偽”を”Ｎ”、”真または偽のどちらでもない、或いは、わからない”を”Ｑ”という符号で割り当てるとき、上位優先決定ノードまたは上位優先決定処理の機能を、上位の判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子として定義し、符号Ｔi が符号Ｔj に対して優越する関係にある場合に、該Ｋ演算子を、符号Ｔi が”Ｙ”または”Ｎ”である場合にはそのまま”Ｙ”または”Ｎ”を符号Ｔijがとる値とし、符号Ｔi が”Ｑ”の場合には符号Ｔj のとる値を符号Ｔijがとる値とする、と定義する。このように、Ｋ演算子を導入することにより、３値２分木の構成要素である上位優先決定ノードまたは上位優先決定処理の機能を代数的に扱うことが可能となる。また、これによってＫ演算子が結合則を満たすことが明らかにされ、３値符号２分木が導く結論が正しいことも直接的に証明される。
【０１５５】
更に、本発明の演算装置及びその演算方法では、３値符号の２進数表現として、”Ｙ”を｛１１｝、”Ｎ”を｛１０｝、”Ｑ”を｛０＊｝（ここに、”＊”はドントケア）とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てる場合に、Ｋ演算子を実現する２値論理関数を、
0003728858.tif 000014
として定義する。このように、適当な２進数表現を３値符号に割り当てることによって、Ｋ演算子をブール代数の関数「Ｋ論理関数」として導くことが可能となる。また、Ｋ論理関数を実現するＫ論理回路を完全２分木状に形成することによって、３値符号２分木の概念を２進数論理回路で実現できる。３値符号２分木で実現したい処理の内容を十分考慮し、適切な３値符号生成回路を該３値符号２分木の葉とすることによって、様々な演算装置を簡単に導くことが可能となる。
【０１５６】
また、本発明のコンピュータにより読み取り可能な記憶媒体では、上記演算装置の演算方法がコンピュータに実行させるためのプログラムとして記憶されている。該プログラムは、不確定符号２分木という概念の導入により、順序依存性のあるｎ個の判断の系列構造を深さｍの完全２分木状の構造を実現するものであり、各種演算の処理時間のオーダーをΟ（ｌｏｇ2 ｎ）とすることができ、より高速処理が可能な処理プログラムとなっている。
【０１５７】
また、本発明のコンピュータにより読み取り可能な記憶媒体では、上記演算装置の演算方法がコンピュータに実行させるためのプログラムとして記憶されている。該プログラムは、３値符号２分木という概念の導入により、順序依存性のあるｎ個の判断の系列構造を深さｍの完全２分木状の構造を実現するものであり、比較、加算、減算等の各種演算の処理時間のオーダーをΟ（ｌｏｇ2 ｎ）とすることができ、より高速処理が可能な処理プログラムとなっている。
【０１５８】
更に、本発明のコンピュータにより読み取り可能な記憶媒体では、差の絶対値演算を行う演算装置の演算方法がコンピュータに実行させるためのプログラムとして記憶されている。該プログラムは、上記Ｎ桁の減算プログラムに符号置換プログラムが付加されたと等価であり、減算処理時間のオーダーΟ（ｌｏｇ2 ｎ）に符号置換プログラムの定数時間が付加されたのみで、より高速処理が可能な処理プログラムとなっている。
【０１５９】
また、本発明の演算装置及びその演算方法では、ｎビット２進数のデータ入力に対して、最上位ビットから最下位ビットの方向で最初に”１”または”０”であるビット位置を、或いは、最上位ビットから最下位ビットの方向に”１”または”０”の連続する数をそれぞれ２進数数値として出力するプライオリティエンコード機能を実現する場合に、該プライオリティエンコード機能を、依存入出力を持たない判断ノードを葉とし、上位優先決定ノードを前記葉以外の他のノードとする２分木でモデル化して、並列に処理し、２分木の根となる上位優先決定ノードの仮の結論をプライオリティエンコードの結論とする。
【０１６０】
従来のプライオリティエンコーダは、順序依存性のある判断の系列構造を持つため低速であるという欠点を持っていたが、本発明によるプライオリティエンコーダは不確定符号２分木構造による並列処理によってより高速である。尚、プライオリティエンコード機能を持つ不確定符号２分木は抽象的な構造図であるので、これを論理回路以外の実現主体（機械（アレイプロセッサの構成）やコンピュータプログラム等）にも適応することが可能である。
【０１６１】
また、本発明の演算装置では、高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の２分木でモデル化し、２分木の深さｍの各ノードを、論理和手段と接続線または否定論理手段とで実現し、他の深さｓのノードを、論理和手段、接続線または否定論理手段、及び、（ｍ−ｓ＋１）個の選択手段で実現しているため、非常に簡単な構成で演算装置を構成することができ、また、信号伝搬遅延が入力ビット幅数の対数に比例するため、多入力ビットでも、高速動作が可能である。
【０１６２】
また、本発明の演算装置では、上位優先決定ノードにおいて、論理和手段により符号Ｔi,1 及び符号Ｔj,1 の論理和をとって符号Ｔij,1として出力し、選択手段により、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、”０”をとるとき符号Ｔj,0 をそれぞれ選択して符号Ｔij,0として出力する。このように、Ｋ論理関数を、論理和手段及び選択手段による論理回路で実現することによって、３値符号２分木を論理回路で実現できる。
【０１６３】
また、｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路では複合論理ゲート回路ではなく選択手段（セレクタ）が用いられている。従って、本発明による２分木の論理回路は、上記「従来の技術」で説明したような複合論理ゲート回路による不利な側面を持たない。更に、文献（牧野，鈴木，森中，他，「ＣＧに適した機能を有する２８６MHz ，６４ビット浮動小数点乗算器」，電子情報通信学会技術研究報告ICD95-146, pp.14-15, 1995 ）にも述べられているように、セレクタはトランスミッションゲートで簡単に構築することができる。このような構成のセレクタは、従来の２分木を構成している論理回路をトランスミッションゲートで構築したものと比べて、単純で速い。また、セレクタは負荷駆動能力を制御しやすい為、スタンダードセル設計にも有利である。
【０１６４】
また、本発明の演算装置では、３値符号２分木の葉を除く高さｍの部分２分木を構成する上位優先決定ノードについて、正論理入力・正論理出力の論理回路が多段に縦属接続されている構造を、正論理入力・負論理出力の段（ＰＮ段）と負論理入力・正論理出力の段（ＮＰ段）が交互に縦属接続される構造に変換する、いわゆる極性最適化を行った論理回路構造をも提案する。極性最適化した構造によって、冗長なトランジスタを削減することができ、演算装置を回路面積及び動作速度の点で改善することができる。
【０１６５】
また、本発明の演算装置及びその演算方法では、３値符号の２進数表現として、”Ｙ”を｛００｝、”Ｎ”を｛１１｝、”Ｑ”を｛１０｝とし、｛０１｝を使用禁止”Ｆ”とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てる場合に、Ｋ演算子を実現する２値論理関数を、
0003728858.tif 000015
として定義する。このように、適当な２進数表現を３値符号に割り当てることによって、Ｋ演算子をブール代数の他のＫ論理関数としても導くことが可能となる。
【０１６６】
また、本発明の演算装置及びその演算方法では、３値符号の２進数表現として、”Ｙ”を｛０１｝、”Ｎ”を｛１０｝、”Ｑ”を｛１１｝とし、｛００｝を使用禁止”Ｆ”とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てる場合に、Ｋ演算子を実現する２値論理関数を、
0003728858.tif 000016
として定義する。このように、適当な２進数表現を３値符号に割り当てることによって、Ｋ演算子をブール代数の他のＫ論理関数としても導くことが可能となる。
【０１６７】
また、本発明の演算装置及びその演算方法では、３値符号の２進数表現として、”Ｙ”を｛００｝、”Ｎ”を｛１０｝、”Ｑ”を｛１１｝とし、｛０１｝を使用禁止”Ｆ”とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てる場合に、Ｋ演算子を実現する２値論理関数を、
0003728858.tif 000017
として定義する。このように、適当な２進数表現を３値符号に割り当てることによって、Ｋ演算子をブール代数の他のＫ論理関数としても導くことが可能となる。
【０１６８】
ここで、｛００，０１，１１，１０｝＝｛Ｙ，Ｆ，Ｑ，Ｎ｝割り当てにおけるＫ論理回路では、上位優先決定ノードとして、第１の複合論理ゲート手段により、符号Ｔi,1 及び符号Ｔj,1 の論理積と符号Ｔi,0 との論理和をとって符号Ｔij,1として出力し、第２の複合論理ゲート手段により、符号Ｔi,1 及び符号Ｔj,0 の論理積と符号Ｔi,0 との論理和をとって符号Ｔij,0として出力する。
【０１６９】
また、｛００，０１，１１，１０｝＝｛Ｆ，Ｙ，Ｎ，Ｑ｝割り当てや、｛００，０１，１１，１０｝＝｛Ｙ，Ｆ，Ｑ，Ｎ｝割り当てにおいても、同様に、Ｋ論理関数は、単一または２個の複合論理ゲート手段による論理回路によって実現することができる。従って、設計者が実現したい処理を十分考慮し適切な３値符号生成質問を定義したならば、後は最も都合の良い３値符号２分木の系統を選べばよい。即ち、処理内容に合わせた系統を選択し、適切な３値符号２分木状の演算回路を実現することが可能となる。
【０１７０】
また、本発明の演算装置では、ｎビット２進数（Ｘａ，Ｙｂ）の比較において、該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての比較判断が順序依存性のある判断の系列を形成する場合に、判断ノードは、排他的論理和手段により、桁値Ｘａi 及び桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力し、接続手段により桁値Ｘａi を符号Ｔi,0 として出力する。このように、２分木の葉となる判断ノードにより比較における３値符号を生成するよう構成することで、２進数の比較器を実現できる。
【０１７１】
また、本発明の演算装置では、｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路として、上位優先決定ノードを、符号Ｔij,1を出力する論理和手段、及び、符号Ｔij,0を出力する選択手段で実現し、２分木の根となる上位優先決定ノードの出力がＱ＝｛０＊｝ならば「２数（Ｘａ，Ｙｂ）は等しい」と、該出力がＹ＝｛１１｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＞Ｙｂを持つ」と、該出力がＮ＝｛１０｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＜Ｙｂを持つ」と、それぞれ解釈する。このように、本発明による符号無し２進数を比較する演算装置は、従来の２分木状の比較器に対し、単純で高速化に有利である。即ち、上述のように、本発明の比較器は複合論理ゲート回路（或いは複合論理ゲート回路の論理関数）を持たず、複合論理ゲート回路の不利な側面を持っていないからである。また、３値符号を生成する入力段の論理回路も単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０１７２】
更に、本発明の演算装置では、符号有りｎビット２進数における２数（Ｘａ，Ｙｂ）の比較において、２数のＭＳＢについての比較判断を行う判断ノードは、桁値Ｘａn-1 を桁値Ｙｂn-1 として、桁値Ｙｂn-1 を桁値Ｘａn-1 として、それぞれ扱い、他の桁の判断ノードにおけるＸａi ，Ｙｂi の扱いと逆にする。このように、本発明では、ＭＳＢのＸ，Ｙ入力を交換することによって符号無し２進数比較器を符号有り２進数比較器に変換でき、符号判定回路を必要としない符号有り２進数比較器を実現できる。従って、本発明の符号有り２進数比較器は、従来の符号有り２進数比較器に比べて符号判定回路が無い分、遅延が小さい。尚、この変換方法は、３値符号２分木の概念によって導き出されたものであるが、一般の符号無し２進数比較器にも適応可能である。
【０１７３】
また、本発明の演算装置では、ｎビット２進数における２数（Ｘａ，Ｙｂ）の加算における該２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁上げの存否判断が前記順序依存性のある判断の系列を形成する場合に、判断ノードは、排他的否定論理和手段により、桁値Ｘａi 及び桁値Ｙｂi の排他的否定論理和をとって符号Ｔi,1 として出力し、接続手段により、桁値Ｘａi または桁値Ｙｂi を符号Ｔi,0 として出力する。このように、２分木の葉となる判断ノードにより加算における３値符号を生成するよう構成することで、２進数加算器の桁上げ先見回路を実現できる。
【０１７４】
また、本発明のｎビット２進加算を行う演算装置では、ＬＳＢ（ビット０）についての桁上げの存否判断においては、判断結果が”Ｑ”とはならず必ず”Ｙ”または”Ｎ”のどちらかになるという「ビット０の確定的性質」を回路の構成に反映させる。即ち、ＬＳＢについての桁上げの存否判断を行う判断ノードは、選択手段により、当該演算装置への桁上げ入力が”１”をとるとき桁値Ｘａ0 及び桁値Ｙｂ0 の否定論理和を、該桁上げ入力が”０”をとるとき桁値Ｘａ0 及び桁値Ｙｂ0 の否定論理積を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力し、符号Ｔ0,1 を出力しない。
【０１７５】
また、Ｋ論理関数を具現する上位優先決定ノードの２分木においても、上位優先決定ノードの内、ＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、論理和手段及び選択手段による構成とするが、該符号Ｔ0,1 に本来的に起因する上位優先決定ノードは、選択手段のみによる単純化された構成として符号Ｔij,1を出力しない。即ち、選択手段により、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、符号Ｔi,1 が”０”をとるとき符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する。そして最終結論として、２分木の根となる上位優先決定ノードによって、出力符号Ｔij,0が”１”ならば「桁上げ出力有り」、出力符号Ｔij,0が”０”ならば「桁上げ出力無し」とそれぞれ解釈する。
【０１７６】
このように、ＬＳＢ（ビット０）について確定的な性質を利用して、ＬＳＢの桁上げ存否判断を行う判断ノードについて当該演算装置への桁上げ入力を反映させるように構成することで、後段に続く上位優先決定ノードの２分木構造を単純化させることができ、従来のＢＬＣ加算器のように第−１行目を持つことなく、従来のＢＬＣ加算器よりも１行少ないＢＬＣアレイを構成できる。これはゲート数・面積の点で優れている。また、Ｋ論理関数を具現する上位優先決定ノードの２分木においても、選択手段のみによる単純化された構成の上位優先決定ノードを備えることによって、論理的に冗長な回路を削除することができ、トランジスタ数の少ない２分木を形成することが可能である。更に、本発明によるｎビット２進加算を行う演算装置では、上述のように、複合論理ゲート回路（或いは複合論理ゲート回路の論理関数）を持たず、複合論理ゲート回路の不利な側面を持っていないことから、従来の加算器に比較して単純で高速化に有利である。また、３値符号を生成する入力段の論理回路も単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０１７７】
また、和を生成するためには、２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての排他的論理和（Ｘａi(+)Ｙｂi ）の演算結果と桁上げ信号が必要であるが、本発明のｎビット２進加算を行う演算装置では、｛００，０１，１１，１０」＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路の２分木を用いた場合、各桁Ｘａj ，Ｙｂj （ｊ＝１〜ｎ−２）についての桁上げの存否判断を行う判断ノードに、桁値Ｘａj 及び桁値Ｙｂj の排他的否定論理和をとって符号Ｔj,1 として出力する排他的否定論理和手段を含んでいることから、該出力符号Ｔj,1 を反転するのみで各桁（Ｘａj ，Ｙｂj ）についての排他的論理和を得ることができ、より簡単な構成で和を生成することが可能である。また、３値符号を生成する判断ノードの論理構造自体も単純で、より少ないゲート数（トランジスタ数）で実現可能である。即ち、｛００，０１，１１，１０」＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路の２分木を用いれば、加算器の入力段・和の生成段のトランジスタ数を総合的に削減することが可能である。
【０１７８】
また、本発明のＢＬＣ加算方式の演算装置では、ＬＳＢ（ビット０）についての桁上げの存否判断においては、判断結果が”Ｑ”とはならず必ず”Ｙ”または”Ｎ”のどちらかになるという「ビット０の確定的性質」を回路の構成に反映させる。即ち、ＬＳＢについての桁上げの存否判断を行う判断ノードは、選択手段により、当該演算装置への桁上げ入力が”１”をとるとき桁値Ｘａ0 及び桁値Ｙｂ0 の否定論理和を、該桁上げ入力が”０”をとるとき桁値Ｘａ0 及び桁値Ｙｂ0 の否定論理積を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力し、符号Ｔ0,1 を出力しない。
【０１７９】
また、Ｋ論理関数を具現する上位優先決定ノードにおいても、ＬＳＢについての桁上げの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、論理和手段及び選択手段による構成とするが、該符号Ｔ0,1 に本来的に起因する上位優先決定ノードは、選択手段のみによる単純化された構成として符号Ｔij,1を出力しない。即ち、選択手段により、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、符号Ｔi,1 が”０”をとるとき符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する。
【０１８０】
このように、ＬＳＢ（ビット０）について確定的な性質を利用して、ＬＳＢの桁上げ存否判断を行う判断ノードについて当該演算装置への桁上げ入力を反映させるように構成することで、後段に続く上位優先決定ノードマトリクスを単純化させることができ、従来のＢＬＣ加算器のように第−１行目を持つことなく、従来のＢＬＣ加算器よりも１行少ないＢＬＣアレイを構成できる。これはゲート数・面積の点で優れている。また、Ｋ論理関数を具現する上位優先決定ノードマトリクスにおいても、選択手段のみによる単純化された構成の上位優先決定ノードを部分的に備えることによって、論理的に冗長な回路を削除することができ、トランジスタ数の少ない２分木を形成することが可能である。更に、本発明によるＢＬＣ加算方式の演算装置では、上述のように、複合論理ゲート回路（或いは複合論理ゲート回路の論理関数）を持たず、複合論理ゲート回路の不利な側面を持っていないことから、従来のＢＬＣ加算器に比較して単純で高速化に有利である。また、３値符号を生成する入力段の論理回路も単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０１８１】
また、本発明のＢＬＣ加算方式の演算装置では、ＢＬＣアレイの偶数行を削除し、ゲート数の削減を図った縮小ＢＬＣアレイを用いることによって、ＢＬＣアレイのゲート数とＢＬＣアレイに数多く存在する距離の長い配線を半分に減らすことが可能である。一方で演算段数が１段増えてしまうが、このことは必ずしも遅延の増加を意味しない。何故なら、ＢＬＣアレイの素子数及び配線が半減したためＢＬＣアレイの構造がシンプルとなり遅延を小さくする効果が生じるからである。結果的に、偶数行を削除しないＢＬＣアレイと削除したＢＬＣアレイの加算器の遅延は同等となる。尚且つ、削除したＢＬＣアレイの加算器はトランジスタ数及び配線の単純さにおいて優れている。
【０１８２】
このことは従来の技術では明確に指摘されていない。本発明のＢＬＣ加算方式の演算装置における桁上げ生成方法は、２ビットを１まとまりとして扱った桁上げ生成といえる。従来の技術においても複数のビットを１とまとまりとして扱う方法が提案されているが、この場合の和の生成段の論理回路は複雑なものとなり、演算段数も増加する。結果的に、ＢＬＣアレイのシンプルさと引き替えに遅延が増加することについて妥協しているものである。
【０１８３】
更に、本発明のＢＬＣ加算方式の演算装置における桁上げ生成方法で特筆すべき点は、際限なく多くのビットを１まとまりとするのではなく、１まとまりを２ビット分に制限することを規定したことにある。このことによって、高速性を維持したままＢＬＣアレイのトランジスタ数及び配線を半減することを可能にした。
【０１８４】
また、本発明の演算装置では、ｎビット２進数における２数の減算（Ｘａ−Ｙｂ）における各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての桁借りの存否判断が順序依存性のある判断の系列を形成する場合に、判断ノードは、排他的論理和手段により桁値Ｘａi 及び桁値Ｙｂi の排他的論理和をとって符号Ｔi,1 として出力し、接続手段により桁値Ｙｂi を符号Ｔi,0 として出力する。このように、２分木の葉となる判断ノードにより減算における３値符号を生成するよう構成することで、２進数減算器の桁借り先見回路を実現できる。また、３値符号を生成する入力段の論理回路自体も単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０１８５】
このように、本発明の２進減算を行う演算装置では、入力段に用いる判断ノード（３値符号生成回路）は、従来の減算器のように加算器の入力段にインバータを付加した構成ではなく、３値符号２分木を適用した加算器の入力段（３値符号生成回路）とゲート数及び信号伝搬遅延が同等の構成でありながら、内部の論理として差を求める論理演算の一部を含んでいる。従って、ゲート数の増加や信号伝搬遅延の増大を招くことなく、理想的な構成で減算器を実現することが可能である。更に、出力段の差生成で行うべき論理演算を含むことから、出力段の論理回路構成が簡単になり、より少ないゲート数で実現できる。
【０１８６】
また、本発明のｎビット２進減算を行う演算装置では、ＬＳＢ（ビット０）についての桁借りの存否判断においては、判断結果が”Ｑ”となることはなく、必ず”Ｙ”または”Ｎ”のどちらかになるという「ビット０の確定的性質」を回路の構成に反映させる。即ち、ＬＳＢについての桁借りの存否判断を行う判断ノードは、選択手段により、当該演算装置への桁借り入力が”１”をとるとき桁値Ｘａ0 の否定と桁値Ｙｂ0 との否定論理和を、該桁上げ入力が”０”をとるとき桁値Ｘａ0 の否定と桁値Ｙｂ0 との否定論理積を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力し、符号Ｔ0,1 を出力しない。
【０１８７】
また、Ｋ論理関数を具現する上位優先決定ノードの２分木においても、上位優先決定ノードの内、ＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、論理和手段及び選択手段による構成とするが、該符号Ｔ0,1 に本来的に起因する上位優先決定ノードは、選択手段のみによる単純化された構成として符号Ｔij,1を出力しない。即ち、選択手段により、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、符号Ｔi,1 が”０”をとるとき符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する。そして最終結論として、２分木の根となる上位優先決定ノードによって、出力符号Ｔij,0が”１”ならば「桁借り出力有り」、出力符号Ｔij,0が”０”ならば「桁借り出力無し」とそれぞれ解釈する。
【０１８８】
このように、ＬＳＢ（ビット０）について確定的な性質を利用して、ＬＳＢの桁借り存否判断を行う判断ノードについて当該演算装置への桁借り入力を反映させるように構成することで、後段に続く上位優先決定ノードの２分木構造を単純化させることができ、ゲート数・面積の点で優れた演算装置を実現できる。また、Ｋ論理関数を具現する上位優先決定ノードの２分木においても、選択手段のみによる単純化された構成の上位優先決定ノードを備えることによって、論理的に冗長な回路を削除することができ、トランジスタ数の少ない２分木を形成することが可能である。
【０１８９】
また、本発明の演算装置では、｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路では、複合論理ゲート回路ではなく選択手段（セレクタ）が用いられている。従って、本発明による２分木の論理回路は、負荷の駆動能力が小さく配線容量の増加に弱いといった複合論理ゲート回路による不利な側面を持たない。また、上述のように、セレクタは、より高速な論理装置の構築が可能なトランスミッションゲートで簡単に構築することができ、従来の２分木を構成している論理回路をトランスミッションゲートで構築したものと比べても、単純で速い。また、セレクタは負荷駆動能力を制御しやすい為、スタンダードセル設計にも有利である。
【０１９０】
また、差を生成するためには、２数の各桁（Ｘａi ，Ｙｂi ；ｉ＝０〜ｎ−１）についての排他的論理和（Ｘａi(+)Ｙｂi ）の演算結果と桁借り信号が必要であるが、本発明のｎビット２進減算を行う演算装置では、｛００，０１，１１，１０」＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路の２分木を用いた場合、各桁Ｘａj ，Ｙｂj （ｊ＝１〜ｎ−２）についての桁上げの存否判断を行う判断ノードに、桁値Ｘａj 及び桁値Ｙｂj の排他的論理和をとって符号Ｔj,1 として出力する排他的論理和手段を含んでいることから、より簡単な構成で差を生成することが可能である。また、３値符号を生成する判断ノードの論理構造自体も単純で、より少ないゲート数（トランジスタ数）で実現可能である。即ち、｛００，０１，１１，１０」＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路の２分木を用いれば、減算器の入力段及び差の生成段のトランジスタ数を総合的に削減することが可能である。
【０１９１】
また、本発明の加算器におけるＢＬＣアレイに相当する３値符号２分木のＢＬＢアレイによって２進減算を行う演算装置では、ＬＳＢ（ビット０）についての桁借りの存否判断においては、判断結果が”Ｑ”となることはなく、必ず”Ｙ”または”Ｎ”のどちらかになるという「ビット０の確定的性質」を回路の構成に反映させる。即ち、ＬＳＢについての桁借りの存否判断を行う判断ノードは、選択手段により、当該演算装置への桁借り入力が”１”をとるとき桁値Ｘａ0 の否定と桁値Ｙｂ0 との否定論理和を、該桁借り入力が”０”をとるとき桁値Ｘａ0 の否定と桁値Ｙｂ0 との否定論理積を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力し、符号Ｔ0,1 を出力しない。また、Ｋ論理関数を具現する上位優先決定ノードにおいても、ＬＳＢについての桁借りの存否判断を行う判断ノードが本来出力すべき符号Ｔ0,1 に起因しない上位優先決定ノードは、論理和手段及び選択手段による構成とするが、該符号Ｔ0,1 に本来的に起因する上位優先決定ノードは、選択手段のみによる単純化された構成として符号Ｔij,1を出力しない。即ち、選択手段により、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、符号Ｔi,1 が”０”をとるとき符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力する。
【０１９２】
このように、ＬＳＢ（ビット０）について確定的な性質を利用して、ＬＳＢの桁借り存否判断を行う判断ノードについて当該演算装置への桁借り入力を反映させるように構成することで、後段に続く上位優先決定ノードマトリクスを単純化させることができ、従来の減算器においてＢＬＣ加算器を使用する場合でも、該従来のＢＬＣ加算器のように第−１行目を持つことなく、従来のＢＬＣ加算器よりも１行少ないＢＬＣアレイを構成できる。これはゲート数及び面積の点で優れている。また、Ｋ論理関数を具現する上位優先決定ノードマトリクスにおいても、選択手段のみによる単純化された構成の上位優先決定ノードを部分的に備えることによって、論理的に冗長な回路を削除することができ、トランジスタ数の少ない２分木を形成することが可能である。更に、本発明によるＢＬＢアレイによって２進減算を行う演算装置では、上述のように、複合論理ゲート回路（或いは複合論理ゲート回路の論理関数）を持たず、複合論理ゲート回路の不利な側面を持っていないことから、従来のＢＬＣ加算器を使用した減算器に比較して、単純で高速化に有利である。また、３値符号を生成する入力段の論理回路も単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０１９３】
また、本発明のＢＬＢアレイによって２進減算を行う演算装置では、ＢＬＢアレイの偶数行を削除し、ゲート数の削減を図った縮小ＢＬＢアレイを用いることによって、ＢＬＢアレイのゲート数とＢＬＢアレイに数多く存在する距離の長い配線を半分に減らすことが可能である。一方で演算段数が１段増えてしまうが、このことは必ずしも遅延の増加を意味しない。何故なら、ＢＬＢアレイの素子数及び配線が半減したためＢＬＢアレイの構造がシンプルとなり遅延を小さくする効果が生じるからである。結果的に、偶数行を削除しないＢＬＢアレイと削除したＢＬＢアレイの加算器の遅延は同等となる。尚且つ、削除したＢＬＢアレイの減算器はトランジスタ数及び配線の単純さにおいて優れている。
【０１９４】
また、本発明の演算装置及びその演算方法では、任意のＲ進数におけるｎ桁の２数（Ｘ，Ｙ）の差の絶対値演算を求める場合に、先ず、判断ノード（差の３値符号生成回路）を葉とし葉以外の他のノードを上位優先決定ノードとする３値符号２分木が全て埋め込まれた判断ノード群及び上位優先決定ノードマトリクスによってモデル化された減算器における判断ノードによって、最小桁を含む全桁についての差の３値符号生成を行う。これにより、（Ｘ−Ｙ）時の３値符号生成と（Ｙ−Ｘ）時の３値符号生成が対照的になり、従って、桁借り生成結果も（Ｘ−Ｙ）時と（Ｙ−Ｘ）時とで対照的になる。このため、（Ｘ−Ｙ）を仮定して桁借り生成を行った後、該桁借り生成結果を元にして極めて簡単な方法で（Ｙ−Ｘ）時の桁借り生成結果を得ることができる。
【０１９５】
また、本発明の演算装置及びその演算方法では、任意のＲ進数におけるｎ桁の２数（Ｘ，Ｙ）の差の絶対値演算を求める場合に、判断ノード群及び上位優先決定ノードマトリクスによってモデル化された減算器において、判断ノードによって生成された最小桁を含む全桁についての差の３値符号生成を上位優先決定ノードマトリクスに与えて、各桁の桁借り生成を行う。桁借り生成の結果も３値符号で出力されるが、該出力は入力段での３値符号生成で規定した対称性が維持されている。従って、（Ｘ−Ｙ）時の桁借り生成結果から、容易に（Ｙ−Ｘ）時の桁借り生成結果を得ることができる。
【０１９６】
また、本発明の演算装置及びその演算方法では、任意のＲ進数におけるｎ桁の２数（Ｘ，Ｙ）の差の絶対値演算を求める場合に、判断ノード群及び上位優先決定ノードマトリクスによってモデル化された減算器において、判断ノードによって生成された最小桁を含む全桁についての差の３値符号生成を上位優先決定ノードマトリクスに与えて、各桁の桁借りを生成した後、最上位桁の桁借り生成結果に基づいて、２数の差の結果について符号を判定する。最上位桁の桁借り生成結果の符号が”Ｙ”ならＸ＜Ｙであり、桁借り生成結果の符号置換を行い、結果の符号が”Ｑ”ならＸ＝Ｙであり、桁借り生成結果の符号置換を行うか或いはそのままとし、結果の符号が”Ｎ”ならＸ＞Ｙであり、桁借り生成結果をそのままとする。尚、対称符号置換では、値符号”Ｑ”を値符号”Ｑ”に、値符号”Ｙ”を値符号”Ｎ”に、値符号”Ｎ”を値符号”Ｙ”にそれぞれ置き換える。これにより、（Ｘ−Ｙ）の桁借り生成結果から、（Ｙ−Ｘ）の桁借り生成結果を簡単に得ることができ、理想的な演算変換を実現できる。
【０１９７】
また、本発明の演算装置及びその演算方法では、ｎビット２進数の２数（Ｘ，Ｙ）の差の絶対値演算を求める場合に、判断ノード（３値符号生成回路）群及び上位優先決定ノードマトリクス（単純化されないＫ論理回路マトリクス）による３値符号２分木ＢＬＢアレイにおいて、３値符号生成回路によって生成されたビット０を含む全ビットについての差の３値符号生成を単純化されないＫ論理回路マトリクスに与えて、各桁の桁借りを生成した後、ＭＳＢの桁借り生成結果に基づいて、２数の差の結果について符号を判定する。ＭＳＢの桁借り生成結果の符号が”Ｙ”ならＸ＜Ｙであり、桁借り生成結果の符号置換を行い、結果の符号が”Ｑ”ならＸ＝Ｙであり、桁借り生成結果の符号置換を行うか或いはそのままとし、結果の符号が”Ｎ”ならＸ＞Ｙであり、桁借り生成結果をそのままとする。尚、対称符号置換では、値符号”Ｑ”を値符号”Ｑ”に、値符号”Ｙ”を値符号”Ｎ”に、値符号”Ｎ”を値符号”Ｙ”にそれぞれ置き換える。これにより、（Ｘ−Ｙ）の桁借り生成結果から、（Ｙ−Ｘ）の桁借り生成結果を簡単に得ることができ、理想的な演算変換を実現できる。
【０１９８】
また符号置換の後、更に、該置換結果または前記上位優先決定ノード（Ｋ論理回路）の出力符号について、値符号”Ｑ”を値符号”Ｎ”に置換して各桁の桁借りを得る。つまり、符号置換後の値符号”Ｑ”は、「桁借りは起きない」ことを意味していることに注目し、値符号”Ｑ”を値符号”Ｎ”に置き換えるものである。値符号”Ｑ”を値符号”Ｎ”に置き換えた後の桁借り生成結果は、値符号”Ｙ”と値符号”Ｎ”のみとなり、値符号”Ｙ”は「桁借りが起きる」こと、即ち桁上りＢｉ＝１を、また値符号”Ｎ”は「桁借りが起きない」こと、即ち桁上りＢｉ＝０をそれぞれ意味していることとなる。これは減算器における桁借り生成結果と同じであり、従って、ここより先は減算器と同様の論理回路を用いて、差の絶対値を得ることができる。
【０１９９】
また、本発明の演算装置では、最上位桁の桁借り生成結果の符号判定を行う符号判定手段は、出力符号が値符号”Ｙ”のとき”真”、値符号”Ｑ”または”Ｎ”のとき”偽”となる符号判定信号を出力し、或いは、出力符号が値符号”Ｙ”または”Ｑ”のとき”真”、値符号”Ｎ”のとき”偽”となる符号判定信号を出力し、符号判定信号が”真”ならＸ≦Ｙであるので桁借り生成結果の符号置換を行い、符号判定信号が”偽”ならＸ≧Ｙであるので桁借り生成結果をそのままとする符号置換手段は、排他的論理和手段によって、符号判定信号と上位優先決定ノード（Ｋ論理回路）の出力符号との排他的論理和をとり、符号置換の後、更に、該置換結果または上位優先決定ノード（Ｋ論理回路）の出力符号について、値符号”Ｑ”を値符号”Ｎ”に置換して各桁の桁借りを得る第２符号置換手段は、論理積手段によって、符号置換手段の出力と上位優先決定ノード（Ｋ論理回路）の出力符号との論理積をとる。これにより、（Ｘ−Ｙ）の演算から（Ｙ−Ｘ）の演算への変換を、ビット幅ｎに依存せず定数オーダーで高速に行うことが可能となり、また、必要なゲート数も少ない。
【０２００】
また、本発明の符号無し差の絶対値を演算する演算装置では、桁借り生成終了後の３値符号の対称性に注目し、（Ｘ−Ｙ）から（Ｙ−Ｘ）への演算変換を、桁借り生成結果の符号置換によって実現している。従来の方法では、（Ｘ−Ｙ）の演算から（Ｙ−Ｘ）の演算への変換を、（Ｘ−Ｙ）の演算結果を求めた後に２の補数を計算することによって行っていたが、本発明では、（Ｘ−Ｙ）の演算で桁借り生成が終了した段階で、符号置換により（Ｙ−Ｘ）の演算への変換を行う。尚、符号置換は、符号置換回路によって少ないゲート数で高速に行うことが出来る。従って、本発明の符号無し差の絶対値を演算する演算装置によれば、ゲート数が少なく、高速に差の絶対値演算を行い得る演算装置を実現することができる。
【０２０１】
また、本発明の演算装置では、符号有りｎビット２進数における２数（Ｘａ，Ｙｂ）の差の絶対値演算を求める場合に、２数のＭＳＢについての比較判断を行う判断ノードは、桁値Ｘａn-1 を桁値Ｙｂn-1 として、桁値Ｙｂn-1 を桁値Ｘａn-1 として、それぞれ扱い、他の桁の判断ノードにおけるＸａi ，Ｙｂi の扱いと逆にする。このように、本発明では、ＭＳＢのＸ，Ｙ入力を交換することによって符号無し差の絶対値演算器を符号有り差の絶対値演算器に変換でき、トランジスタ数，配線，面積及び信号伝搬遅延を増大させることなく、極めて簡単な方法で、符号無し差の絶対値演算器を符号有り差の絶対値演算器とすることができる。
【０２０２】
【発明の実施の形態】
以下、目次に従って、「順序依存性のある判断の系列」，「３値符号２分木」，「３値符号２分木の２進数論理回路への適用」，「順序依存性を持つ判断の系列構造」，「不確定符号２分木」，「不確定符号２分木の２進数論理回路への適用」について説明する。尚、「不確定符号２分木の２進数論理回路への適用」では、本発明の演算装置の実施例について、〔第１実施例〕，〔第２実施例〕としてプライオリティエンコーダを、「３値符号２分木の２進数論理回路への適用」では、〔第３実施例〕として比較器を，〔第４実施例〕として加算器を、ＢＬＣアレイ及び縮小したＢＬＣアレイを、〔第５実施例〕として減算器、ＢＬＢアレイ及び縮小したＢＬＢアレイを，〔第６実施例〕として差の絶対値演算器を、それぞれ順に図面を参照して詳細に説明する。
【０２０３】
（目次）
［１］  順序依存性を持つ判断の系列構造
１．１      順序依存性を持つ判断の系列
１．２      「順序依存性を持つ判断の系列構造」の定義と定理
１．２．１  「依存入出力を持つ判断ノード」の定義
１．２．２  「順序依存性のある判断の系列構造」の定義
１．２．３  順序依存性のある判断の系列構造の並列実行不可能定理
１．２．４  順序依存性のある判断の系列構造の正当性定理
１．２．５  モデルの妥当性
１．２．６  順序依存性のある判断の系列構造の遅延
１．４      従来のプライオリティエンコーダの論理回路とその問題点
［２］  不確定符号２分木
２．１      順序・順位関係を保存したまま判断を並列に行う方法の発見
２．２      定義と定理
２．２．１  「依存入出力を持たない判断ノード」の定義
２．２．２  「上位優先決定ノード」の定義
２．２．３  「不確定符号２分木」の定義
２．２．４  不確定符号２分木の正当性定理
２．２．５  不確定符号２分木の遅延
２．２．６  順序依存性のある判断の系列構造を不確定符号２分木に変換する手続き（構造変換原理）
２．２．７  構造変換原理の同一性定理
２．２．８  最下位判断ノードの例外規定
［３］  不確定符号２分木の２進数論理回路への適用：
高速プライオリティエンコーダ
３．１      不確定符号２分木によるプライオリティエンコーダ
３．２      最適なプライオリティエンコーダの論理構成
３．３      不確定符号２分木の２進数論理回路への適用の効果
［４］  順序依存性のある判断の系列
４．１      序
４．２      順序依存性のある判断の系列
４．２．１  比較の場合
４．２．２  加算の桁上げの場合
４．２．３  減算の桁借りの場合
４．２．４  順序依存性のある判断の系列という構造
［５］  ３値符号２分木
５．１      新しい機能の導入
５．２      ３値符号２分木
５．３      Ｋ演算子の定義と代数的性質
［６］  ３値符号２分木の２進数論理回路への適用
６．１      ３値符号２分木の一例
６．１．１  ３値符号の２進数表現
６．１．２  Ｋ演算子の論理関数
６．２      比較器の実施例
６．２．１  比較の３値符号生成
６．２．２  比較器の全体構成
６．３      加算器の実施例
６．３．１  和の３値符号生成
６．３．２  ビット０の確定的性質
６．３．３  桁上げ生成２分木の構成
（桁上げ生成２分木の場合）
（和の生成）
（桁上げ生成２分木の全体構成：ＢＬＣアレイ）
（縮小ＢＬＣアレイ）
６．３．４  ３値符号の他の割り当て
６．３．５  実施例の変形
６．４      減算器の実施例
６．４．１  差の３値符号生成
６．４．２  ビット０の確定的性質
６．４．３  桁借り生成２分木の構成
（桁借り生成２分木の場合）
（桁借り生成２分木の全体構成：ＢＬＢアレイ）
（極性の最適化）
（差の生成）
（縮小ＢＬＢアレイ）
６．４．４  ３値符号２分木の減算器への適用の効果
６．５      差の絶対値演算器の実施例
６．５．１  理想的な差の絶対値演算器の構成
６．５．２  Ｘ−ＹとＹ−Ｘの違い
６．５．３  ３値符号による差の絶対値演算の手順
６．５．４  符号置換回路
６．５．５  符号無し差の絶対値演算器の構成
６．５．６  符号有り差の絶対値演算器の構成
６．５．７  ３値符号２分木の差の絶対値演算器適用の効果
【０２０４】
［１］    順序依存性を持つ判断の系列構造
１．１    順序依存性を持つ判断の系列
プライオリティエンコーダの機能を人間が行うとしたら、その人はどのように思考し、正しい出力を導くのであろうか？  プライオリティエンコーダの機能の定義から、以下のようになるであろう。
【０２０５】
ステップＳＰ１．  入力ビット中の最も優先順位の高いビット（ＭＳＢ）を見る。”１”なら”１１１１”（”有効”且つ”７”）を出力し、動作を完了する。また、”０”なら下位桁のビットに依存するので、ここでは値を出力できない（分からない）ので、次へ進む。
ステップＳＰ２．  ＭＳＢより１つ下のビットを見る。”１”なら”１１１０”（”有効”且つ”６”）を出力し、動作を完了する。”０”なら下位桁のビットに依存するので次へ進む。
ステップＳＰ３．  ＭＳＢから２つ下のビットを見る。”１”なら”１１０１”（”有効”且つ”５”）を出力し、動作を完了する。”０”なら下位桁のビットに依存するので次へ進む。
ステップＳＰ４．からステップＳＰ６．も同様に処理する。
ステップＳＰ７．  ＭＳＢより７つ下のビット（ＬＳＢ）を見る。”１”なら”１０００”（”有効”且つ”０”）を出力し、動作を完了する。”０”なら”０＊＊＊”（”無効”）（ここで、＊はドントケアを表す）を出力し、動作を完了する。
【０２０６】
この思考過程において重要なのは判断の順序である。個々の判断を、自由に任意のタイミングで行うことは許されない。例えば、ビット６を見る前に先だってビット３を見て、それが”１”なら”１０１１”（”有効”且つ”３”）を出力する、という行為が間違っているのは明らかである。従って、複数の判断には、それを実行する順序関係が存在する、といえる。判断が順序関係を保って行われるためには、「当該の判断では明確な結論が下せない、次の（下位の）判断に依存するので答えられない、分からない、という状態になって初めて、次の（下位の）判断の実行が許される。」という制約条件が必要である。
【０２０７】
複数の判断が順序依存性を持っていて、順番に実行されるという関係を抽象的な図で表すと図１のようになる。個々の判断が「依存」という関係によって直列に連なっているのが、特徴である。図１のような有向グラフで表すことのできる構造を、本明細書では「順序依存性を持つ判断の系列構造」と呼ぶ。
【０２０８】
本発明の実施例として後述するプライオリティエンコーダに限らず、この構造は人の思考の内に頻繁に見受けられる。例えば、２数の大小比較、加算における桁上げの生起、減算における桁借りの生起等を人間が考えているとき、その人の思考の内に、この構造が存在している。
【０２０９】
思考の外においても、「順序依存性を持つ判断の系列構造」は良く見受けられる。プライオリティエンコーダの手続きの記述や図１に示したような図による表現もそうであるし、Ｃ言語で書かれたプログラム
0003728858.tif 000018
は特に馴染み深い。
【０２１０】
このことは、「順序依存性を持つ判断の系列構造」が言語や図によって表現することができ、他の人に正確に伝えることが可能であることを示している。しかし、この構造は人に教え伝えることのできるものであるけれども、人はこの構造を、誰かから教えられる前に既に知っている。この構造は人間に本来的に備わっている元型の１つの側面であり、元型の持つ力の現れであるといえる。この力は大変重要だが、非常に身近にあり、殆ど意識することなく我々は用いている。この点に関する議論は本明細書の主題から逸脱するので、これ以上は言及しない。
【０２１１】
１．２    「順序依存性を持つ判断の系列構造」の定義と定理
「順序依存性を持つ判断の系列構造」というモデルの論理的な妥当性を示すため、ここでモデルを正しく定義し、その一般的性質を明らかにする。
【０２１２】
１．２．１  「依存入出力を持つ判断ノード」の定義
(1) 見た目の特徴：
図１中の、判断と書かれた丸の１つ１つを「依存入出力を持つ判断ノード」と呼ぶ。依存入出力を持つ判断ノードは、図２（ａ）に示すように、単数または複数のデータ入力と依存入力を持ち、結論出力と依存出力を持つ、判断の最小単位である。
【０２１３】
(2) 入出力されるもの：
データ入力及び結論出力は２進法に限らず、任意の形式（有限桁数のＮ進数または（”真”，”偽”の）論理値等）の数量を扱う。一方、依存入力及び依存出力は、”有効”または”無効”の２値の情報を扱う。
【０２１４】
(3) 機能モデル：
この依存入出力を持つ判断ノードは、データ入力及び依存入力が共に有効になった時点で初めて、決められた判断の実行を開始する。与えられた入力データから明確な結論を下せる場合、その値を結論として出力し、依存出力は”無効”とする。一方、与えられた入力からでは、当該の判断ノードが明確な判断が下せない場合、結論出力は行わず（”無効”が出力される）、依存出力に”有効”を出力する。出力は２つあるが、２つ同時に有効になることはない。
【０２１５】
(4) 遅延モデル：
この依存入出力を持つ判断ノードが実行を開始し、結論または依存のどちらかを出力し終えるまでの間に、遅延が生じると仮定する。この遅延の大きさは、構造が実現される媒体に応じて適宜定めて良い。十分に小さくすることは許されるが、０にすることは許されない。
【０２１６】
１．２．２  「順序依存性のある判断の系列構造」の定義
(1) 見た目の特徴：
「順序依存性のある判断の系列構造」は、「依存入出力を持つ判断ノード」が依存入出力を介して、図２（ｂ）に示すように、直列に連なることを特徴とする構造である。また、それぞれの依存入出力を持つ判断ノードの結論出力は１つにまとめられる。依存入出力を持つ判断ノード間には、相対的な順位・順序関係が存在する。図２（ｂ）では、上に位置するノードほど順位が高い。順位・順序は、順序的思惟に従う。
【０２１７】
(2) 入出力されるもの：
判断に必要な全てのデータを入力とし、決められた順序的思惟に基づく結論を出力する。データ入力は任意の形式で表される数量である。結論もまた任意の形式で表される数量である。良くあるのは、（ True ／ False／ Unknown )等の論理値である。
【０２１８】
(3) 機能モデル：
データ入力が与えられた時点で、最上位の依存入出力を持つ判断ノードから実行が始まる。最上位の依存入出力を持つ判断ノードに限っては、特別に、依存入力が常に”有効”になっている。このため、データが到着し次第、その判断の実行を開始することができる。これ以降、「依存入出力を持つ判断ノード」の定義に従って、後続の依存入出力を持つ判断ノードの実行が行われていく。その過程で明確な結論が出力された場合には、それを最終的な結論として出力する。依存入出力を持つ判断ノードの性質から、それに続く依存入出力を持つ判断ノードの実行は行われない。最下位にある依存入出力を持つ判断ノードは下位に対する依存性を持たない。従って、「下位に依存するので分からない。」という状況は起こり得ない。このため、最下位にある依存入出力を持つ判断ノードは依存出力を持たない。
【０２１９】
(4) 遅延モデル：
この順序依存性のある判断の系列構造に入力が与えられ、結論が出力されるまでの間に生じる遅延というものは、結論が出されるまで実行された依存入出力を持つ判断ノードの遅延の総和に等しい。
【０２２０】
１．２．３  順序依存性のある判断の系列構造の、並列実行不可能定理
以上の各定義から、次の定理を導くことができる。
【０２２１】
［補助定理１］：
２つの「依存入出力を持つ判断ノード」が依存入出力を介して接続されるとき、この２つの判断ノードは同時に実行できない。
【０２２２】
［証明］：
２つの依存入出力を持つ判断ノードの内、上位にある方をＡ、その下位にあるものをＢとする。判断ノードＢの実行を開始するためには、判断ノードＢの依存入力が有効になることが必要条件である（依存入出力を持つ判断ノードの定義より）。また、判断ノードＢの依存入力を有効にするためには、判断ノードＡの依存出力が有効になる他はない。判断ノードＡの依存出力が有効になる時というのは、判断ノードＡの実行が終了し、その結果として「依存するので分からない」ことが判明した時点以外にない（依存入出力を持つ判断ノードの定義より）。
【０２２３】
従って、判断ノードＢの実行開始のためには、少なくとも判断ノードＡの実行終了を待つ必要がある。待つ時間は０ではなく、少なくとも判断ノードＡで生じる遅延時間以上である。故に、２つの「依存入出力を持つ判断ノード」が依存入出力を介して接続されるとき、この２つの判断ノードは同時に実行できない。：［証明終わり］
【０２２４】
［定理１］：
「順序依存性を持つ判断の系列構造」においては、任意の複数の依存入出力を持つ判断ノードを並列に実行することは不可能である。
【０２２５】
［証明］：
数学的帰納法により、補助定理１は容易に「依存入出力を介して直列に連なるＮ個の判断ノードは同時に実行できない。（Ｎは自然数）」と拡張できる。
順序依存性を持つ判断の系列構造においては、全ての依存入出力を持つ判断ノードが依存入出力によって、直列に接続されている（順序依存性を持つ判断の系列構造の定義より）。これは、「依存入出力を介して直列に連なるＮ個の依存入出力を持つ判断ノード」に相当し、従って同時に実行できない。：［証明終わり］
【０２２６】
１．２．４  順序依存性のある判断の系列構造の、正当性定理
［定理２］：
順序依存性を持つ判断の系列構造においては、複数の依存入出力を持つ判断ノードが存在し、そのどれもが結論を出力し得る。しかし、有効な正しい結論を出力するものは、ただ１つである。複数の判断の結論が相対立することは、起こり得ない。つまり、矛盾しない。
【０２２７】
［証明］：
補助定理１より、連続する２つの依存入出力を持つ判断ノードが同時に結論を出力することは起こり得ない。何故なら、結論は判断の実行結果であるからである。同様に、定理１より、複数の結論が同時に出力され相対立する状況は起こり得ない。
【０２２８】
では、遅延を持って生じた結論が相対立する状況は起こり得るか？  ここで、依存入出力を介して直列に連なるＮ個の依存入出力を持つ判断ノードの内、任意の１つの依存入出力を持つ判断ノードで、有効な結論が出力された場合を仮定する。結論出力が有効の時、その依存入出力を持つ判断ノードの依存出力は無効となる（依存入出力を持つ判断ノードの定義より）。従って、この依存入出力を持つ判断ノードより下位にある全ての依存入出力を持つ判断ノードは実行開始され得ず、有効な結論は出力されるはずがない。即ち、「ある依存入出力を持つ判断ノードが有効な結論を出力した場合、より下位にある全ての依存入出力を持つ判断ノードは有効な結論を出力できない。」といえる。
【０２２９】
一方、この依存入出力を持つ判断ノードが結論を出力し得たということは、この依存入出力を持つ判断ノードの実行が行われたことを示している。依存入出力を持つ判断ノードの実行開始のための必要条件の１つは、１つ上の依存入出力を持つ判断ノードが結論を出力できずに、依存出力が有効になることである。同様にして、実行開始の必要条件を上に向かって遡っていくと結局、ある依存入出力を持つ判断ノードの実行開始の条件は、「それより上位にある依存入出力を持つ判断ノードの全てが結論を出力できず依存出力を有効にした場合、且つその時に限る。（データ入力は暗黙の内に揃っているとする）」といえる。即ち、「結論を出力した依存入出力を持つ判断ノードより上位にある依存入出力を持つ判断ノードは全て、有効な結論を出力できなかった」といえる。
【０２３０】
故に、順序依存性を持つ判断の系列構造においては、結論を出力した依存入出力を持つ判断ノードよりも上位にある依存入出力を持つ判断ノード、下位にある依存入出力を持つ判断ノードの全ては、有効な結論を出力していない。有効な結論を出力している依存入出力を持つ判断ノードは、当該依存入出力を持つ判断ノード以外に存在しない。：［証明終わり］
【０２３１】
１．２．５  順序依存性のある判断の系列構造モデルの妥当性
定理１、定理２は、先に定義した順序依存性のある判断の系列構造モデルの妥当性を保証している。つまり、順序依存性のある判断の系列構造モデルにおける依存入出力を持つ判断ノードは決められた順序に従って実行される（定理１より）。また、結論は常に１つである（定理２より）。従って、本章の第３節で述べた人の順序的思考過程を、この順序依存性のある判断の系列構造モデルを使って説明できる。
【０２３２】
１．２．６  順序依存性のある判断の系列構造の遅延
説明では、これから、「順序依存性のある判断の系列構造」の結論が得られるまでの遅延を重要視していく。本明細書の主題は、人間の持つ思考過程を機械に模倣させること、より具体的には、論理回路に人の思考を代行させることにある。この場合、論理回路のハードウエア量（ゲート数またはトランジスタ数）と演算時間（信号伝搬遅延時間）が重要となる。
【０２３３】
論理回路を設計する人間の内に「順序依存性のある判断の系列構造」があり、これに従って論理回路を構成した場合、この論理回路は「順序依存性のある判断の系列構造」を持つ。そして、この論理回路の信号伝搬遅延は「順序依存性のある判断の系列構造」の遅延の一般的性質に従う。では、「順序依存性のある判断の系列構造」の遅延の一般的性質とはどのようなものか？
【０２３４】
この構造の遅延の特徴の第１は、遅延の大きさが判断過程によって大きく左右されることである。例えば図１では、最上位の判断で結論が得られれば遅延は１（単位）であるし、最下位まで判断を待たなければならない時には８（単位）である。
【０２３５】
また、特徴の第２は、遅延の最悪値（最下位まで判断を行う場合）が、依存入出力を持つ判断ノードの数に比例することである。例えば、依存入出力を持つ判断ノードが３２個直列に連なっている構造では、最悪の遅延は３２（単位）となる。
【０２３６】
「信号伝搬遅延時間が一定しない」論理回路というものは、現在主流であるクロック同期パイプライン型計算機に不適である。この計算機においては、論理回路は決められた時間（クロック周期）内に、結果を出力しなければならない。「信号伝搬遅延時間が一定しない」ため、どのような入力の場合でも、論理回路が時間内に結果を出力することを保証するには、クロック周期を論理回路の最悪遅延時間以上にする必要がある。しかしその最悪遅延時間は「判断ノードの数に比例」する。一般に、判断ノードの数は論理回路の入力ビット幅に比例する。このような論理回路の信号伝搬遅延がパイプライン中で無視できない程大きくなったとき、この論理回路は計算機のクロック周波数を決定し、計算機の性能を大きく左右する。後の節では、このような論理回路の具体例として、プライオリティエンコーダの論理回路を採り上げる。
【０２３７】
現在の計算機、とりわけマイクロプロセサにおいては、データビット幅及び機能ユニット数が増加する傾向は今後も続く。このような背景にあっては、入力ビット幅に比例するよりも小さい信号伝搬遅延の論理回路が重要である。ひいては、依存入出力を持つ判断ノード数に比例する遅延を持つ「順序依存性を持つ判断の系列構造」自体を、別のより高速な構造に作り替える、一般的な手続きを確立することが重要である。
【０２３８】
１．４    従来のプライオリティエンコーダの論理回路とその問題点
図３には、従来のプライオリティエンコーダの論理回路を示す。図３の論理回路は、図１に示したような順序依存性のある判断の系列構造を持っているが、一見すると、図１と図３は同一の構造でないように見受けられる。何故ならば、図３においては、ビット６を入力とする論理ゲートＧＯＶ６，ＧＯ２６，ＧＯ１６，ＧＯ０６の出力は、それぞれビット７を入力とする論理ゲートＧＯＶ７，ＧＯ２７，ＧＯ１７，ＧＯ０７の入力に接続されている。これに対し図１では、ビット６を入力とする判断ノード６の依存出力は、判断ノード５の依存入力として接続されている。つまり、論理ゲートの配置の順序が、判断ノードの配置の順序と逆になっている。
【０２３９】
しかしながら、それにも関わらず、図３に示したプライオリティエンコーダの論理回路は、順序依存性のある判断の系列構造を持つといえる。図３の論理回路の構造を一般化したものが図４である。論理ゲートＤＣＢで出力された結果が最終出力に至るかどうかは、経由する論理ゲートＤＣＡに左右される。入力ａは論理ゲートＤＣＢの結果出力を抑制することができる。そして、入力ｂとは何の関係もない、入力ａのみに基づく結果を出力できる。これは、入力ａが入力ｂに対して優越している、即ち優位の位置にある、ということを示している。
【０２４０】
図４のように、「個々の入力に順位関係が存在し、より上位の結果出力が、下位にある他の結果を抑制して最終的な結論として出力される」機能を実現し、且つ「上位が、下位に対して行う抑制の制御構造が直列に連なる」構造とは、まさしく順序依存性のある判断の系列構造のことである。
【０２４１】
図３が図１と異なるように見える原因は、図３中には「依存する」という情報を伝える信号線が、明確には存在していないことにある。しかし実際には、図１の構造の「下位に対して依存する／しない」という”語”が、図３では「下位の結果を採択する／抑制する」という”語”に置き換えられたに過ぎないのであって、意味内容の同一性は保たれている。
【０２４２】
一般に、順序依存性のある判断の系列構造を論理回路で実現した場合、図３、図４に示した論理回路構造のように、上位の入力を受ける論理ゲートほど出力側に近く配置された構造となる。このような論理回路の構造の典型例として、桁上げ伝搬加算器（Carry Ripple Adder）が挙げられる。
【０２４３】
前節の最後に述べたように、順序依存性のある判断の系列構造をもつ論理回路は、その最悪遅延時間が入力ビット幅数に比例して増加する、という欠点を持つ。従来のプライオリティエンコーダも、この欠点を持っている。図３の例では、入力ビット幅数が増加した分だけ論理和ゲート回路または論理積ゲート回路が直列に付加されていき、演算段数が増加していく。
【０２４４】
以上まとめると、次のようになる。「順序依存性のある判断の系列構造」を持つ論理回路（例えば、図３）は、高速動作の計算機に適さない。何故ならば、以下の理由による。即ち、(a) パイプライン計算機の内部においては、論理回路の最悪遅延時間が、その計算機のクロック周期を決める１つの重要な要素であり、(b) 「順序依存性のある判断の系列構造」を持つ論理回路の最悪遅延時間は、入力のビット幅数に比例するからである。従って、最悪遅延時間が、入力ビット幅数に比例するよりも小さい、論理回路や演算器が重要となる。
【０２４５】
［２］    不確定符号２分木
２．１    順序・順位関係を保存したまま判断を並列に行う方法の発見
１．２．３の定理１で述べたように、順序依存性のある判断の系列構造では、判断の並列処理が不可能である。並列処理が不可能な理由は、個々の依存入出力を持つ判断ノードにはデータ入力とは別に、制御入力ともいうべき依存入力が存在するからである。
【０２４６】
全ての判断ノードが、データ入力時点で即時実行を開始できるためには、即ち、判断が並列に処理できるためには、どうすればよいのか？  それは、「個々の判断ノードが依存入力を持たず、データ入力だけを持つ」ようにすれば良い。各判断ノードが依存入力を持たなくなった為、依存出力も必要なくなる。依存出力が有効になる状態、即ち、「下位に依存するので分からない。答えられない。或いは確定できない。」という状態が生じた場合には、不確定符号”Ｑ”（Indeterminate Sign "Q"）を結論として出力することにする。このようにして得られた判断ノードを「依存入出力を持たない判断ノード」と呼ぶ。また、この依存入出力を持たない判断ノードの出力を、「仮の結論」と呼ぶ。
【０２４７】
当然、依存入出力を持たない判断ノードの数だけ「仮の結論」が存在する。これらを一つにまとめあげ、唯一の正しい結論を導かねばならない。本来、判断ノード間には順序関係が存在していた。従って、仮の結論が複数あった場合、最も上位の依存入出力を持たない判断ノードの仮の結論を、最終的な結論としなければならない。
【０２４８】
例えば、依存入出力を持たない判断ノードが２つあって、それらが異なる仮の結論を出力している場合、正しい一つの結論は、上位の仮の結論でなければならない。では、下位の仮の結論が最終的な結論と成り得るのはどのような場合か？それは、上位の判断において明確な結論を出せなかった場合である。即ち、上位の依存入出力を持たない判断ノードにおいて不確定符号”Ｑ”が出力された場合である。このような場合に限り、下位の仮の結論が最終的な結論と成り得る。
【０２４９】
このようにして、相異なる２つの仮の結論を１つの正しい結論に導く操作・行為を、本明細書では「上位優先決定の機能」と呼び、この機能を持つ抽象的な単位を、依存入出力を持たない判断ノードに対して、「上位優先決定ノード」と呼ぶことにする。
【０２５０】
上位優先決定ノードの出力が、次の上位優先決定ノードの入力となるようにして、多段に上位優先決定ノードを組み合わせることによって、３つ以上の仮の結論がある場合でも、正しい１つの結論に導くことが可能となる（証明は後述）。
【０２５１】
組み上げられた上位優先決定ノードの構造は、その性質から、自ずと２分木になる。ここに、不確定符号を用いることによって判断の並列処理を可能にする２分木状の構造を「不確定符号２分木」と名付ける。
【０２５２】
２．２    定義と定理
前節で述べたように、新たな概念である「依存入出力を持たない判断ノード」と「上位優先決定の機能（上位優先決定ノード）」を導入することによって、順序的思惟の判断を並列に行う方法を見い出した。ここでは、これら概念を定義する。そして、「順序依存性のある判断の系列構造」を「不確定符号２分木」に変換する手続きを一般化する。
【０２５３】
２．２．１  「依存入出力を持たない判断ノード」の定義
(1) 見た目の特徴：
依存入出力を持たない判断ノードは、図５（ａ）に示すように、単数または複数のデータ入力と、仮の結論出力を持つ、判断の単位である。依存入力・依存出力は持たない。この依存入出力を持たない判断ノードの出力値を「仮の結論」と呼ぶ。
【０２５４】
(2) 入出力されるもの：
データ入力は２進法に限らず、任意の形式（有限桁数のＮ進数または（”真”または”偽”の）論理値等）の数量を扱う。一方、仮の結論出力は、不確定符号”Ｑ”と数量を一元化した形式の符号を出力する。
【０２５５】
(3) 機能モデル：
この依存入出力を持たない判断ノードは、データ入力が与えられた時点で、判断の実行を開始する。即ち、実行の開始は、他の依存入出力を持たない判断ノードの実行結果に依存しない。与えられた入力データから明確な結論を下せる場合には、その結果を出力する。一方、与えられた入力からでは当該依存入出力を持たない判断ノードが明確な判断を下せない場合には、不確定符号”Ｑ”を出力する。
【０２５６】
「依存入出力を持たない判断ノード」と「依存入出力を持つ判断ノード」の関係を表すと図５（ｂ）に示す如くなる。同図に示すように、「依存入出力を持たない判断ノード」は、「依存入出力を持つ判断ノード」を包含できる性質を持つ。この性質を利用して、「依存入出力を持つ判断ノード」から「依存入出力を持たない判断ノード」を作ることができる。
【０２５７】
(4) 遅延モデル：
この依存入出力を持たない判断ノードが実行を開始し、仮の結論を出力し終えるまでの間に遅延が生じると仮定する。この遅延の大きさは、構造が実現される媒体に応じて適宜定めて良い。十分に小さくすることは許されるが、０にすることは許されない。
【０２５８】
２．２．２  「上位優先決定ノード」の定義
(1) 見た目の特徴：
上位優先決定ノードは、図６（ａ）に示すように、２つの入力と、１つの出力を持つ、「上位優先決定」を実現する機能の単位である。この２つの入力は対等でない。一方が図中の”Ｈ”となる上位入力、もう一方が図中のＬとなる下位入力である。
【０２５９】
(2) 入出力されるもの：
２つの仮の結論を入力とし、「上位優先決定」に基づいて２つの仮の結論の内の１つを選び、当該上位優先決定ノードの仮の結論として出力する。
【０２６０】
(3) 機能モデル：
２つの入力に、それぞれ仮の結論が与えられた時点で実行を開始し、「上位優先決定」に従って、図６（ｂ）に示す如く、２つの仮の結論の内のどちらか１つを選び、これを出力する。
【０２６１】
(4) 遅延モデル：
この上位優先決定ノードに２つの仮の結論が与えられ、１つの正しい仮の結論を導くまでの間に遅延が生じると仮定する。この遅延の大きさは、構造が実現される媒体に応じて適宜定めて良い。十分に小さくすることは許されるが、０にすることは許されない。
【０２６２】
(5) 「上位優先決定」とは：
上位優先決定ノードにおいては、図６（ｂ）に示すように、上位に入力された仮の結論が不確定符号”Ｑ”以外の場合、この上位入力の符号を出力する。一方、上位に入力された仮の結論が不確定符号”Ｑ”であった場合、下位入力の符号を出力する。このような選択・決定方法を「上位優先決定」と呼ぶ。
【０２６３】
(6) 符号表現の変換について：
入力される符号と出力される符号の表現は、必ずしも同一である必要はない。必要に応じて、符号表現の縮約／拡張等の変換を行うことが許される。勿論、符号の持つ意味内容を変えることは許されない。
【０２６４】
例えば、「符号表現の縮約」の変換については、以下の如くである。即ち、入力される符号が、｛１２３４，５６７８，９０１２，Ｑ｝の４種類しかない場合、｛１２３４，５６７８，９０１２，Ｑ｝を｛１，２，０，Ｑ｝に変換する、というように、桁数の小さい表現を用いて表すことが許される。但し、以降の過程で不都合が生じないことを条件とする。例えば、それぞれの表現が表している本来の意味を失うようなことがあってはいけない。（即ち、”１”は”１２３４”を、”２”は”５６７８”を、”０”は”９０１２”を意味する。）
【０２６５】
２．２．３  「不確定符号２分木」の定義
(1) 見た目の特徴：
不確定符号２分木は、図７に示すように、「依存入出力を持たない判断ノード」を葉とし、「上位優先決定ノード」を構成要素とする２分木である。特に、高速性が要求される場合には平衡２分木モデルを使用するのが望ましい。内部の依存入出力を持たない判断ノード間には、相対的な順位・順序関係が存在する。図７では、左にある依存入出力を持たない判断ノードほど順位が高い。順位・順序は、順序的思惟に従う。
【０２６６】
(2) 入出力されるもの：
判断に必要な全てのデータを入力とし、１つの正しい結論を出力する。データ入力は、任意の形式で表される数量である。また、結論も任意の形式で表される。良くあるのは、（ True ／ False／ Unknown）等の論理値である。
【０２６７】
(3) 機能モデル：
データ入力が与えられた時点で、全ての依存入出力を持たない判断ノードは実行を開始し、並列に処理を行う。ある遅延の後、各依存入出力を持たない判断ノードの出力に仮の結論が生成される。「上位優先決定ノード」によって、仮の結論の数は徐々に減っていき、遂には唯一つの正しい結論が導かれる。この時の上位優先決定ノードの処理は、従属関係にある場合を除いて、並列に行われる。
【０２６８】
(4) 遅延モデル：
この不確定符号２分木の構造に入力が与えられ、最終的な結論が得られるまでに要する時間は、この不確定符号２分木構造の木の高さに比例する。ここでの木の高さとは、入力段である依存入出力を持たない判断ノード（葉）から最終出力の上位優先決定ノード（根）までの段数で最大のものをいう。
【０２６９】
２．２．４  不確定符号２分木の、正当性定理
［定理３］：
不確定符号２分木で最終的に導き出される結論は、正しい。
【０２７０】
［証明］：
平衡２分木状に構成された「上優先決定ノード」によって、Ｎ個の仮の結論は、１つの最終結論に導かれる。最初に、この最終結論の正しさについて証明する。「最初の時点において存在する、全ての仮の結論は正しい。」且つ「最初の時点において、複数の仮の結論の間に存在する順序・順位関係（順序的思惟に由来する）は明示的である。」と前提する。この前提は、正しく機能する判断ノードを、入力の系列順位に沿って配置（例えば、横一線と）することによって保証される。
【０２７１】
i) 仮の結論が１個の時
この唯一つの仮の結論が正しいことは、疑いようがない。もし正しくないとすれば、依存入出力を持たない判断ノードの仮の結論生成に誤りがあることになり、当初の前提に反する。
【０２７２】
ii) 仮の結論の数が２個の時
この２個の仮の結論を、上位優先決定ノードに入力する。その結果、１つの仮の結論が導かれる。この導かれた１つの結論の正しさは、上優先決定の原理より証明される。上位優先決定の原理とは、「(a) 上位の仮の結論が明確な場合、上位の仮の結論を採択する。(b) 上位が下位に依存することにより上位で明確な結論を下し得ない場合、即ち、上位の仮の結論が「不確定」を意味する場合に限って、下位の仮の結論を採択する。」という２者択一の原則である。本来、２つの仮の結論の間には、順序的思惟に由来する順序・順位関係が存在している。上位優先決定の原理がこの順序・順位関係を保ち、正しい結論を導くことは、明らかである。
【０２７３】
iii)仮の結論の個数が２以上の偶数（２Ｎ個：Ｎは自然数）の時
２Ｎ個の仮の結論の間には、順序的思惟に由来する順序・順位関係が存在する。ここで、全ての仮の結論を横一線に、上位から下位に向かって順に並べる。上位から２つずつ仮の結論を取っていき、Ｎ個のペアを作る。各ペアそれぞれに対して上位優先決定ノードを与え、各ペアにおいて１つの結論を導く。ii) より、それぞれ導かれた結論は正しい。これらは全て、まだ仮の結論である。この時点で、Ｎ個の仮の結論が横一線に並んで存在している。Ｎ個の仮の結論の間にある順序・順位関係は、この並び順によって明示的に保存されている。
【０２７４】
iv) 仮の結論の数が３以上の奇数（２Ｎ＋１個：Ｎは自然数）の時
（２Ｎ＋１）個の仮の結論の間には、順序的思惟に由来する順序・順位関係が存在する。ここで、全ての仮の結論を横一線に、上位から下位に向かって順に並べる。上位から２つずつ仮の結論を取っていき、Ｎ個のペアを作る。最下位にあった１個は余る。各ペアそれぞれに対して上位優先決定ノードを与え、各ペアにおいて１つの結論を導く。これらの結論と同一のレベルに、余りの１個をそのまま導く。ii) より、それぞれ導かれた結論は正しい。これらは全て、まだ仮の結論である。この時点で、（Ｎ＋１）個の仮の結論が横一線に並んで存在している。（Ｎ＋１）個の仮の結論の間にある順序・順位関係は、この並び順によって明示的に保存されている。
【０２７５】
v)一般に、仮の結論の数が自然数（Ｎ）の時
Ｎ個の仮の結論の間には、順序的思惟に由来する順序・順位関係が存在する。ここで、全ての仮の結論を横一線に、上位から下位に向かって順に並べる。ここでＮが偶数ならiii)を、Ｎが奇数ならiv) を適応する。その結果、仮の結論の個数は、ＮからＮ’＝Ｎ／２に、或いは、ＮからＮ’＝（Ｎ＋１）／２に減る。明らかに、ここに、Ｎ’は自然数である。再び、Ｎ’が偶数ならiii)を、Ｎ’が奇数ならiv) を適応する。以上の操作を、仮の結論が１個になるまで繰り返す。 i) より、この導かれた唯一つの仮の結論の、最終結論としての正しさは疑いようがない。これを最終結論とする。
【０２７６】
従って、数学的帰納法により、「平衡２分木状に構成された上位優先決定ノードによって、Ｎ個の仮の結論から導かれる１つの結論は、正しい。」といえる。不確定符号２分木のモデル（依存入出力を持たない判断ノード及び上位優先決定ノードの配置）は、この帰納法的証明の前提条件を満たす。故に、不確定符号２分木で最終的に導き出される結論は、正しい。：［証明終わり］
【０２７７】
２．２．５  不確定符号２分木の遅延
本明細書では、不確定符号２分木構造が結論を出すまでの遅延（段数）を重要視している。順序依存性のある判断の系列構造の段数は、依存入出力を持つ判断ノードの数（Ｎ）に比例したが、不確定符号２分木の段数は、これより確実に小さいものでなければならない。
【０２７８】
第３項で述べたように、不確定符号２分木の段数は、この構造の木の高さである。平衡２分木の時、葉（依存入出力を持たない判断ノード）の数がＮ個の時、高さはｌｏｇ2 Ｎにほぼ等しく、全ての葉の高さもほぼ等しい。従って、
Ｎ＞ｌｏｇ2 Ｎ（Ｎは自然数）
という関係から、順序依存性のある判断の系列構造よりも、不確定符号２分木（平衡２分木）の方が、確実に少ない段数で結論を導くことができるといえる。
【０２７９】
２．２．６  順序依存性のある判断の系列構造を不確定符号２分木に変換する手続き（構造変換原理）
順序依存性のある判断の系列構造を、不確定符号２分木に変換する手続き、即ち、構造変換原理は、以下の手順で実現される。
【０２８０】
ステップＳPC１．依存入出力を持つ判断ノードを元に、依存入出力を持たない判断ノードを作る。図５（ｂ）のように、「依存入出力を持たない判断ノード」は、「依存入出力を持つ判断ノード」を包含する関係にある。従って、
(i) 依存入力に常に「有効」を入力し、
(ii)依存出力に、不確定符号発生器をつける、
という操作によって、依存入出力を持たない判断ノードを作ることができる。
【０２８１】
ステップＳPC２．依存入出力を持たない判断ノードを葉とし、上位優先決定ノードを当該２分木の要素とする２分木を、図７に示す如く構成する。この時、入力の系列順位・仮の結論の順位関係を正しく保つように注意して、依存入出力を持たない判断ノードを配置し、上位優先決定ノードの接続を行う。
【０２８２】
２．２．７  構造変換原理の同一性定理
［定理４］：
順序依存性のある判断の系列構造と、それを元にした構造変換原理による不確定符号２分木は、同じ入力を与えれば、必ず同じ最終結論を出力する。
【０２８３】
［証明］：
定理２より、「順序依存性のある判断の系列構造」の出力が、順序的思惟に基づく正しい結論であることは明らかであり、また、定理３より、「不確定符号２分木」の出力が正しい結論であることも明らかである。
【０２８４】
「不確定符号２分木」で最初に行われる判断（依存入出力を持たない判断ノード）は、図５（ｂ）に示したように、「順序依存性のある判断の系列構造」の判断（依存入出力を持つ判断ノード）を包含している。「依存入出力を持たない判断ノード」が明確な結論（不確定符号”Ｑ”以外）を出力したとき、その結論は内部の「依存入出力を持つ判断ノード」の結論そのものである。
【０２８５】
従って、同じ入力を、両者（「順序依存性のある判断の系列構造」と「不確定符号２分木」）にそれぞれ与えた場合、両者は同じ判断に基づいた結論をそれぞれ出力する。正しい結論は、ただ一つである。両者の結論は共に正しい。故に、両者が出力する結論は同一である。：［証明終わり］
【０２８６】
２．２．８  最下位判断ノードの例外規定
図２（ｂ）に示されるように、順序依存性のある判断の系列構造の、最下位にある依存入出力を持つ判断ノードは、下位に対する依存性が無く依存出力を持たない。構造変換原理に従って、最下位の依存入出力を持つ判断ノードを、依存入出力を持たない判断ノードに変換した場合、該依存入出力を持たない判断ノードは不確定符号”Ｑ”を出力しない。即ち、図５（ｂ）に示すように、不確定符号”Ｑ”は、内部で依存出力が有効になったときに出力されるからである。従って、このような不確定符号”Ｑ”を出力しない依存入出力を持たない判断ノードも存在する。
【０２８７】
２．２．１の「依存入出力を持たない判断ノード」の定義では、依存入出力を持たない判断ノードは、不確定符号”Ｑ”を出力することを特徴とする、と述べた。ここで、「最下位の依存入出力を持たない判断ノードに限っては、不確定符号”Ｑ”を出力しない場合も許される。」という例外規定を設ける。
【０２８８】
このような最下位の依存入出力を持たない判断ノードと通常の依存入出力を持たない判断ノードとが接続される上位優先決定ノードは、不確定符号”Ｑ”を出力しない。これは、上位優先決定の原理から明らかである。上位入力が不確定符号”Ｑ”である場合に限って下位入力の符号が出力され、且つその時、下位入力が不確定符号”Ｑ”である場合に限って不確定符号”Ｑ”が出力される。今の場合、最下位の依存入出力を持たない判断ノードは不確定符号”Ｑ”を出力しない。従って、上位優先決定ノードも不確定符号”Ｑ”を出力しない。
【０２８９】
この性質を利用すると、出力する符号の種類が１つ減る。従って、２．２．２で述べた「符号表現の変換」を用いて、よりトランジスタ数の少ない、最適な論理回路を導くことができる。ちなみに、最下位ではない依存入出力を持たない判断ノードが不確定符号”Ｑ”を出力しない、という場合は考える必要がない。不確定符号”Ｑ”を出力しない依存入出力を持たない判断ノードより下にある、全ての依存入出力を持たない判断ノードの存在は無意味になるからである。
【０２９０】
［３］    不確定符号２分木の２進数論理回路への適用：
３．１    不確定符号２分木によるプライオリティエンコーダ
〔第１実施例〕
１．２で述べた、従来のプライオリティエンコーダにおける順序依存性のある判断の系列構造を、２．２．６で述べた構造変換原理に従って、不確定符号２分木に変換する。ここに、第１実施例で扱うプライオリティエンコード機能は、ｎビット２進数のデータ入力に対して最上位ビットから最下位ビットの方向で最初に”１”であるビット位置を２進数数値として出力するものである。
【０２９１】
従来のプライオリティエンコーダ（例として、８ビット入力、４ビット出力）における順序依存性のある判断の系列構造は、図１に示される系列構造である。図１中の依存入出力を持つ判断ノードは、単一で１ビットのデータ入力と依存入力を持ち、データ入力と依存入力が共に有効になった場合に、判断の実行を開始する。判断の実行内容は、以下の通りである。
データ入力＝１の場合：
データ出力＝定められた数値，依存出力＝”無効”
データ入力＝０の場合：
データ出力＝無効，依存出力＝”有効”
【０２９２】
構造変換原理における、「依存入出力を持つ判断ノード」を「依存入出力を持たない判断ノード」に変換する手続きを適応して、図８に示すような依存入出力を持たない判断ノードを得る。
【０２９３】
得られた依存入出力のない判断ノードを葉とし、上位優先決定ノードを要素とする平衡２分木を、図９に示すように構成する。同図に示す構造が、プライオリティエンコーダを実現する不確定符号２分木である。
【０２９４】
この２分木のノードのそれぞれを論理回路に置き換えることによって、プライオリティエンコーダの論理回路を得ることができる。論理回路を導くには、数量の符号及び不確定符号”Ｑ”を適切な２進コードに変換する必要がある。特に、不確定符号”Ｑ”にどのような２進コードを割り当てるかは重要であり、論理回路の形式、ゲート数及び信号伝搬遅延を大きく左右する。本実施例で扱う８ビット入力、４ビット出力のプライオリティエンコーダの２進コード割り当てを図１０（ａ）に示す。
【０２９５】
２進コードの割り当てが決まると、依存入出力を持たない判断ノード及び上位優先決定ノードの真理値表が、図１０（ｂ）及び（ｃ）に示す如く求められる。そしてついに、これらの真理値表から、依存入出力を持たない判断ノード及び上位優先決定ノードの論理回路が、図１１に示す如く導かれる。
【０２９６】
図１１に示した回路図は、プライオリティエンコーダの一部分であり、ビット０に対応した判断ノードＬ０ａ、ビット１に対応した判断ノードＬ１ａ、及び、判断ノードＬ０ａ，Ｌ１ａの出力を入力とする上位優先決定ノードＮ０１ａを含む回路図である。他のビットに対応する判断ノードの論理回路も図１０（ｂ）に示す真理値表に従って、同様に構成でき、また、不確定符号２分木の他のノードとなる上位優先決定ノードの論理回路については全て、図１１に示した上位優先決定ノードＮ０１ａの構成と同じものを使用する。このようにして得られた判断ノード及び上位優先決定ノードの論理回路を、図９のように組み合わせれば、８ビット入力、４ビット出力のプライオリティエンコーダの論理回路が完成する。
３．２    最適なプライオリティエンコーダの論理構成
３．１（不確定符号２分木によるプライオリティエンコーダ）で示したプライオリティエンコーダの論理回路（図１１参照）は、一応正しく動作はするが、まだ冗長な部分が多く、ゲート数が余りにも多い。その原因は、この回路の不確定符号２分木が、依存入出力を持たない判断ノードから最後の上位優先決定ノードに至るまで、一貫して共通した符号体系（図１０（ａ）の２進コード割り当て）を用いていることにある。
【０２９７】
２．２．２の上位優先決定ノードの定義から、各階層での符号の表現の仕方を変えることが許されている。従って、各階層において有利な２進コード割り当てを用いることが可能である。ここでは、階層毎に２進コードの論理圧縮を行うことによって、集積回路で用いるのに最適な論理回路を導く過程を示す。
【０２９８】
先ず、図１１に注目する。図中の上位優先決定ノードＮ０１ａに入力される２進コードは、”１００１”（”有効”且つ数値”１”），”１０００”（”有効”且つ数値”０”），”０＊＊＊”（”無効”）の３通りである。”１”と”０”のどちらを選んでも第２ビット及び第１ビットは共に”００”であるため、この部分に関するセレクタＳＬ０１３及びＳＬ０１２を除去できる。共通の”００”は、上位優先決定ノードＮ０１ａ内で付加すれば良く、判断ノードＬ０ａ，Ｌ１ａ中で生成する必要はない。従って、判断ノードＬ０ａ，Ｌ１ａ及び上位優先決定ノードＮ０１ａそれぞれが共に簡単化され、判断ノードＬ０ｂ，Ｌ１ｂ及び上位優先決定ノードＮ０１ｂに置き換えられた図１２の構成を得る。
【０２９９】
更に、図１２の構成では、上位優先決定ノードＮ０１ｂ内のセレクタＳＬ０１１のデータ入力が、左の１入力は”１”に、右の０入力は”０”にそれぞれ固定されている点に注目して、セレクタＳＬ０１１を除去し該セレクタＳＬ０１１の選択信号をそのままスルーさせる構成に簡単化する。その結果、判断ノードＬ０，Ｌ１及び上位優先決定ノードＮ０１ｃに置き換えられた図１３のような非常に簡単な回路構成を得る。
【０３００】
以上のような考え方を後段の回路、即ち、データ入力のビット０及びビット１に対応した判断ノードＬ０，Ｌ１及び上位優先決定ノードＮ０１ｃによる構成と、該構成と同等のデータ入力のビット２及びビット３に対応した判断ノードＬ２，Ｌ３及び上位優先決定ノードＮ２３ｃによる構成と、上位優先決定ノードＮ０３ａとを含む回路構成（図１４参照）に対しても適用していく。尚、図１４の構成は、４ビット入力のプライオリティエンコーダの構成である。
【０３０１】
図１４の構成において、上位優先決定ノードＮ０３ａは、上位側の入力として”１０１１”（”有効”且つ数値”３”），”１０１０”（”有効”且つ数値”２”），”０＊＊＊”（”無効”）を、下位側の入力として”１００１”（”有効”且つ数値”１”），”１０００”（”有効”且つ数値”０”），”０＊＊＊”（”無効”）をそれぞれ受け取る。ここで、”３”，”２”，”１”，”０”のどれを選んでも第２ビット目が共通して”０”であるため、該第２ビット目が反映されるセレクタＳＬ０３３を除去できる。また、第１ビット目が反映されるセレクタＳＬ０３２は、左の１入力が”１”に、右の０入力が”０”にそれぞれ固定されているため、セレクタＳＬ０３２を除去し該セレクタＳＬ０３２の選択信号をそのままスルーさせる構成に簡単化できる。結果として、判断ノードＬ０，Ｌ１，Ｌ２，Ｌ３及び上位優先決定ノードＮ０１，Ｎ２３，Ｎ０３ｂに置き換えられた図１５のような簡単な回路構成を得る。
【０３０２】
以上示した回路を使って、８ビット入力のプライオリティエンコーダを構成すると図１６に示すような構成となる。即ち、図１６は、データ入力のビット０〜ビット３に対応した判断ノードＬ０〜Ｌ３及び上位優先決定ノードＮ０１，Ｎ２３，Ｎ０３ｂによる構成と、該構成と同等のデータ入力のビット４〜ビット７に対応した判断ノードＬ４〜Ｌ７及び上位優先決定ノードＮ４５，Ｎ６７，Ｎ４７ｂによる構成と、上位優先決定ノードＮ０７ａとを含む回路構成である。
【０３０３】
図１６の構成において、上位優先決定ノードＮ０７ａにおける第２ビット目が反映されるセレクタＳＬ０７３は、左の１入力が”１”に、右の０入力が”０”にそれぞれ固定されているため、セレクタＳＬ０７３を除去し該セレクタＳＬ０７３の選択信号をそのままスルーさせる構成に簡単化できる。結果として、判断ノードＬ０〜Ｌ７及び上位優先決定ノードＮ０１，Ｎ２３，Ｎ４５，Ｎ６７，Ｎ０３，Ｎ４７，Ｎ０７に置き換えられた、図１７に示すような、非常に簡単な最終的な回路構成の、最適な８ビット入力プライオリティエンコーダの論理回路が導かれる。
【０３０４】
図１７において、ｎ（ｎ＝８）ビット入力プライオリティエンコーダの構成は、上位優先決定ノードを構成要素とする高さｍ（ｍ＝３）の平衡２分木でモデル化され、該２分木は、深さ３のノードをＮm （Ｎm ＝４）個、深さｓ（ｓ＝１，２）のノードをＮs （Ｎs ＝２，１）個、それぞれ具備して構成され、２分木の深さ３の下位より第ｐm 番目（ｐm ＝１〜４）のノードは、データ入力の第（２×ｐm −２）ビット信号線及び第（２×ｐm −１）ビット信号線をそれぞれ第０ビット入力及び第１ビット入力とし、第０ビット入力及び第１ビット入力の論理和をとって第１ビット出力として出力する論理和ゲート回路と、第１ビット入力を第０ビット出力として出力する接続線とを具備して構成し、２分木の深さｓ（ｓ＝１，２）の下位より第ｐs 番目（ｐs ＝１〜Ｎs ；Ｎs ＝２，１）のノードは、２分木の深さ（ｓ＋１）の第（２×ｐs −１）番目のノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ下位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、２分木の深さ（ｓ＋１）の第（２×ｐs ）番目のノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ上位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、下位の第（ｍ−ｓ）ビット入力及び上位の第（ｍ−ｓ）ビット入力の論理和をとって第（ｍ−ｓ＋１）ビット出力として出力する論理和ゲート回路と、上位の第（ｍ−ｓ）ビット入力を第（ｍ−ｓ）ビット出力として出力する接続線と、（ｍ−ｓ＋１）個のセレクタとを具備して構成し、下位から第ｑ番目（ｑ＝１〜ｍ−ｓ＋１）のセレクタは、上位の第（ｍ−ｓ）ビットを選択入力とし、該選択入力が”１”のときに上位の第（ｑ−１）ビット入力を、該選択入力が”０”のときに下位の第（ｑ−１）ビット入力をそれぞれ選択して第（ｑ−１）ビット出力として出力するものである。
【０３０５】
尚、実際には、スタティックＣＭＯＳ論理で実現するような場合には、図１７の構成に対して、更に極性最適化が行われる場合もある。ここで、「極性最適化」とは、正論理入力・正論理出力の論理回路（ここでは、上位優先決定ノード）が多段に縦属接続されている構造を、正論理入力・負論理出力の段（ＰＮ段）と負論理入力・正論理出力の段（ＮＰ段）が交互に縦属接続される構造に変換する技法である。この極性最適化の技法を用いることによって、冗長なトランジスタを削減し、トランジスタ数・動作速度を改善できる。
【０３０６】
〔第２実施例〕
次に、図１８には、プライオリティエンコード機能を、８ビット２進数のデータ入力に対して最上位ビットから最下位ビットの方向に”０”の連続する数を２進数数値として出力するものとした場合のプライオリティエンコーダの真理値表を示す。
【０３０７】
このプライオリティエンコード機能には、例えば、浮動小数点演算の正規化等に使用されるビットシフト量計数用プライオリティエンコーダとしての用途がある。これは、例えば、浮動小数点演算の加算において、２つのオペランドの符号が逆で且つそれらの値が近い場合には、加算の結果の先頭に０が並ぶ、いわゆる「桁落ち」が発生するため、先頭に並ぶ０の数を数え、この数値に基づいて仮数部を左方向へシフトすると共に、指数部からその数値を差し引く手順が必要となる。即ち、ビット列の先頭から並ぶ０の数を計数するビットシフト量計数用プライオリティエンコーダが必要となる。
【０３０８】
図１９は、本発明の第２実施例に係るビットシフト量計数用プライオリティエンコーダの構成図を示す。同図の構成は、第１実施例と同様に、図１８の真理値表に対して２進コード割り当てを決定し、依存入出力を持たない判断ノード及び上位優先決定ノードの真理値表を求め、該依存入出力を持たない判断ノード及び上位優先決定ノードの論理回路を導いた後、更に論理圧縮を行った結果である。
【０３０９】
図１９において、ｎ（ｎ＝８）ビット２進数入力に対するプライオリティエンコーダの構成は、高さｍ（ｍ＝３）の２分木でモデル化され、該２分木は、深さｍのノードをＮm （Ｎm ＝４）個、深さｓ（ｓ＝１，２）のノードをＮs （Ｎs ＝２，１）個、それぞれ具備し、２分木の深さ３の下位より第ｐm 番目（ｐm ＝１〜４）のノードは、データ入力の第（２×ｐm −２）ビット信号線及び第（２×ｐm −１）ビット信号線をそれぞれ第０ビット入力及び第１ビット入力とし、第０ビット入力及び第１ビット入力の論理和をとって第１ビット出力として出力する論理和ゲート回路と、第１ビット入力の否定をとって第０ビット出力として出力する否定論理ゲート回路とを具備し、２分木の深さｓ（ｓ＝１，２）の下位より第ｐs 番目（ｐs ＝１〜Ｎs ；Ｎs ＝２，１）のノードは、２分木の深さ（ｓ＋１）の第（２×ｐs −１）番目のノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ下位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、２分木の深さ（ｓ＋１）の第（２×ｐs ）番目のノードの第０ビット出力から第（ｍ−ｓ）ビット出力をそれぞれ上位の第０ビット入力から第（ｍ−ｓ）ビット入力とし、下位の第（ｍ−ｓ）ビット入力及び上位の第（ｍ−ｓ）ビット入力の論理和をとって第（ｍ−ｓ＋１）ビット出力として出力する論理和ゲート回路と、上位の第（ｍ−ｓ）ビット入力の否定をとって第（ｍ−ｓ）ビット出力として出力する否定論理ゲート回路と、（ｍ−ｓ＋１）個のセレクタとを具備し、下位から第ｑ番目（ｑ＝１〜ｍ−ｓ＋１）のセレクタは、上位の第（ｍ−ｓ）ビットを選択入力とし、該選択入力が”１”のときに上位の第（ｑ−１）ビット入力を、該選択入力が”０”のときに下位の第（ｑ−１）ビット入力をそれぞれ選択して第（ｑ−１）ビット出力として出力するものである。尚、実際には、スタティックＣＭＯＳ論理で実現するような場合には、図１９の構成に対して、更に極性最適化が行われる場合もある。
【０３１０】
３．３    不確定符号２分木の２進数論理回路への適用の効果
不確定符号２分木の２進数論理回路への適用の効果として、先ず第１に、「順序依存性のある判断の系列構造」の定義によるものがある。信号伝搬遅延時間が入力のビット幅に比例するという性質を持つシーケンシャルな論理回路を、２分木状の高速な論理回路に変換するためには、最初に、シーケンシャルな論理回路に存在する「順序依存性のある判断の系列構造」を見出す必要がある。「順序依存性のある判断の系列構造」の定義によって、その論理回路設計者は、シーケンシャルな論理回路の中に、「依存入出力を持つ判断ノード」を見い出すことが可能となる。
【０３１１】
第２に、「不確定符号２分木」そのものの定義と、この２分木の構成要素である「依存入出力を持たない判断ノード」及び「上位優先決定ノード」の定義によるものがある。不確定符号２分木は、その高さが判断ノードの個数Ｎの対数（ｌｏｇ2 Ｎ）に比例する。不確定符号２分木構造を論理回路に応用することによって、シーケンシャルな論理回路よりも確実に高速な演算器を実現することができる。また、「依存入出力を持たない判断ノード」及び「上位優先決定ノード」の定義によって、その論理回路設計者は、判断ノード及び上位優先決定ノードの論理回路を導き、正しく組み合わせることができ、高速な２分木状の論理回路を実現できる。
【０３１２】
第３に、「順序依存のある判断の系列構造」を「不確定符号２分木」に変換する方法、即ち「構造変換原理」によるものがある。論理回路設計者が順序的思考に基づいて作り出した論理回路は、「順序依存性のある判断の系列構造」であることが多い。このような論理回路は、信号伝搬遅延が入力ビット幅数に比例し、低速であるという問題点を持っている。これに対し、「不確定符号２分木」の構造で作られた論理回路は、信号伝搬遅延が入力ビット幅数の対数に比例し、高速であるという利点を持っている。「構造変換原理」によって、その論理回路設計者は、低速な「順序依存性のある判断の系列構造」を、高速な「不確定符号２分木」に変換することができるようになる。
【０３１３】
第４に、構造変換原理によって導かれた、プライオリティエンコーダの機能を持つ不確定符号２分木によるものがある。従来のプライオリティエンコーダは、順序依存性のある判断の系列構造を持つため、低速であるという欠点を持っていたが、本発明によるプライオリティエンコーダは、不確定符号２分木で作られているため高速である。プライオリティエンコーダの機能を持つ不確定符号２分木は、具体的な論理回路ではなく、抽象的な構造図であり、従ってこれを、論理回路以外の実現主体（機械（アレイプロセッサの構成）やコンピュータプログラム等）にも適応することが可能である。例えばこの構造を、並列コンピュータのプログラムとして実現した場合、これは、高速な調停プログラムになる。
【０３１４】
第５に、不確定符号２分木による高速プライオリティエンコーダの論理回路によるものがある。従来のプライオリティエンコーダの論理回路では、信号伝搬遅延が入力ビット幅数に比例するため、多入力ビットでは、高速動作は不可能である。本発明のプライオリティエンコーダの論理回路では、信号伝搬遅延が入力ビット幅数の対数に比例するため、多入力ビットでも、高速動作が可能である。
【０３１５】
また、従来の技術で説明した、特開平８−１４７１４２号公報において、高さｍ＝３の２分木でモデル化された８ビットプライオリティエンコーダの構成（図２２参照）と、第２実施例に係る高さｍ＝３の２分木でモデル化された８ビットプライオリティエンコーダの構成（図１９参照）とを対比すれば、第１に、従来の各２分木のノードに含まれている論理積ゲート回路及び論理和ゲート回路が第２実施例の各２分木のノードに含まれている論理和ゲート回路及び否定論理ゲート回路に相当しており、回路構成がより簡単化されている点で、また第２に、従来の論理積ゲート回路の入力段に反転信号を必要とするのに対して第２実施例では不要であることから、ゲート数及び信号伝搬遅延の点で、それぞれ第２実施例による８ビットプライオリティエンコーダの構成が優れていると結論付けられる。
【０３１６】
尚、今後も、マイクロプロセッサの機能ユニット数は増加し、動作周波数も向上していくのは確実である。このような背景にあっては、本発明のプライオリティエンコーダの利用価値は非常に高い、といえる。
【０３１７】
［４］  順序依存性のある判断の系列
４．１      序
この章では、本発明の基本的概念「３値符号２分木」について説明する。本発明の本質は、並列処理不可能な順序依存性のある判断の系列を、並列処理可能な３値符号２分木に変換する手法にある。該手法の応用範囲は広く、２進数の比較器、加算器、減算器、或いは差の絶対値演算器に留まらず、任意のＮ進数における高速比較器、高速加算器、高速減算器、或いは高速な差の絶対値演算器等を導くことが可能である。また、比較、加算、減算、或いは差の絶対値演算という演算に限らず、次節で述べるような「順序依存性のある判断の系列」という構造を持つ問題の全てに適応可能である。
【０３１８】
４．２      順序依存性のある判断の系列
４．２．１  比較の場合
人間が２つの数の大小を考える場合、どのような思考過程をたどるのだろうか。ここで、桁数は同じと仮定する。２つの数の例として、１０進数の２つの数
Ｘ＝３１４１，  Ｙ＝３１５０
の比較を考える。便宜上、「Ｘ＞Ｙですか？」という質問に対して、
Ｘ＞Ｙなら「Ｙｅｓ」，Ｘ＜Ｙなら「Ｎｏ」，Ｘ＝Ｙなら「どちらでもない」
と答える形式とする。
【０３１９】
一般に、人間が２数の比較を考えるとすれば、以下のような順序で思考するに違いない。尚、計算機で引き算をして正負を見る、と意見する人は次のように考えてほしい。「１０億桁の２数の比較に際し、１桁の桁落ちも許されない。」と。
【０３２０】
ステップＳＣ１：最上位桁（千の位）の数字を比較する。具体例では、同じ数値”３”なので答えが出せない。即ち、どちらともいえない。つまり、答えは１つ下の桁に依存する。従って、１つ下の桁を見てみる。
ステップＳＣ２：百の位の数字を比較する。具体例では、同じ数値”１”なので答えが出せない（どちらともいえない）。つまり、答えは１つ下の桁に依存する。従って、１つ下の桁を見てみる。
ステップＳＣ３：十の位の数字を比較する。具体例では、数値Ｘ＝４，Ｙ＝５であるのでＹの数値が大きい。だから答えは”Ｎｏ”である。この結果は、ここより下の桁の結果に依存しない。
ステップＳＣ４：最終結論を得る。具体例では”Ｎｏ”であるので、最終結論”Ｘ＜Ｙ”を得る。
【０３２１】
普通の人は、先ず最上位の桁（具体例では千の位）にある数字を見て、その桁のみの数字で大小を判定するであろう。ここで大小の決着が付くならば、即座に結論を出すことができる。もし同じ数値であった場合には、１つ下の桁（百の位）を見て、そこで判断をする必要がある。百の位においてもまだ同じ数値であった場合には、更に１つ下の桁（十の位）を見て判断する必要がある。この例では、十の位まで見て初めて結論を下すことができる。もちろん一の位を見る必要はない。
【０３２２】
本具体例で、十の位を先に見ても正しい結論を出すことができるからといって、任意の数の組み合わせにおいて、千・百の位を見る前に先立って、十の位を見ただけで結論を出すことはできない。即ち、判断の順序には依存関係が存在する。
【０３２３】
このことを図式的に表したのが図２０である。これは有向グラフであるので、”判断”或いは”結論”と書かれた丸は１つのノードと見なされる。”判断”と書かれたノードは”結論”と書かれたノードに対してＹｅｓまたはＮｏで答える。しかし、与えられた入力だけではＹｅｓまたはＮｏとも判断が付かない場合には、従属する判断ノードに依頼する。従属する判断ノードは主（あるじ）たる判断ノードから依頼があるまでは勝手に自己で結論を下すことはしない。
【０３２４】
一般に、論理的な人間が行う比較の判断は、図２０に示すように順序的である。このような順序的方法を模して、ソフトウェアによる比較プログラムやハードウェアによる比較器を構成した場合、比較する数の桁に比例して、処理または演算の手間（時間）は増えていく。何故なら、個々の判断は順序に依存するため同時にできないからである。例えば、被演算数が３０桁の場合、最悪３０回の過程を経なければ結論は得られないことになる。
【０３２５】
４．２．２  加算の桁上げの場合
別の具体例として、今度は人間が２つの数の和を求める場合を考える。ここでは、１０進数の２つの数
Ｘ＝１２３６，  Ｙ＝２７５６
の和の千の位を求める場合を想定しよう。図２１の説明図に示すように、明らかに、和の千の位は”３”か”４”のどちらかである。即ち、千の位の数字同士を足せば明らかに”３”である。また、ここに百の位からの桁上げがあれば”４”となる。つまり、和を求める場合の明示的でない情報というのは桁上げであり、桁上げが発生するか否かを考えることこそ、加算の思考の本質に他ならない。従って、「Ｘ＋Ｙの結果、百の位から千の位へ桁上げが発生しますか？」という質問に対して、発生するなら「Ｙｅｓ」、発生しないなら「Ｎｏ」と答える形式を定めることができる。この場合「どちらでもない。」という答えは有り得ない。即ち、以下のような順序で思考すると考えられる。
【０３２６】
ステップＳＡ１．百の位から千の位への桁上がりは、すぐには答えられない。
何故なら、百の位の数字を足すと”９”になるからである。もし十の位からの桁上がりがあれば、百の位から千の位への桁上がりも起こる。しかし、十の位からの桁上がりが無ければ、百の位から千の位への桁上がりも起こらない。従って百の位を見ただけでは答えられない。
答えは１つ下の桁（十の位）に依存する。
ステップＳＡ２．十の位から百の位への桁上がりは、１つ下の桁（一の位）がどうであっても、絶対”０”である。何故なら、十の位の数字を足すと”８”であり、一の位で桁上がりが発生したとしても、十の位はそれを吸収してしまうからである。
ステップＳＡ３．結論…千の位への桁上がりはない。即ち”Ｎｏ”である。
ちなみに、一の位から十の位への桁上がりは、絶対に”１”である。比較の場合と同じく、”判断”及び”結論”のノードを備えた有向グラフにより、この思考の過程を表すと図２２に示すようになる。やはり比較の場合と同様に、順序依存性のある判断の系列という構造が見受けられる。
【０３２７】
４．２．３  減算の桁借り場合
更に、別の具体例として、人間が２つの数の差を求める場合を考える。例えば、図２３に示すような１０進数の２つの数（Ｘ＝３１４１，Ｙ＝２１３９）の減算（Ｘ−Ｙ）の場合で、差の千の位を求める時の判断の過程を考える。この場合、明らかに千の位は”１”か”０”のどちらかである。千の位の数字のみで差を求めれば”１”であり、百の位からの桁借りがあれば”０”となる。つまり、１つ下の位から桁借りが起こるか否かが明示的でない。加算における思考の本質が桁上げであるのと同様に、減算における思考の本質は桁借りであるといえる。この例の場合の桁借りが起こるか否かを判断する過程は以下のようになる。
【０３２８】
ステップＳＳ１．百の位から千の位への桁借りは、すぐには答えられない。
何故なら、百の位の数字の差は”０”になるからである。
もし十の位からの桁借りがあれば、百の位から千の位への桁借りも起こる。
しかし、十の位からの桁借りが無ければ、
百の位から千の位への桁借りも起こらない。
従って百の位を見ただけでは答えられない。
答えは１つ下の桁（十の位）に依存する。
ステップＳＳ２．十の位から百の位への桁借りは、
１つ下の桁（一の位）がどうであっても、絶対に起こらない。
何故なら、十の位の数字の差は１であり一の位で桁借りが起こったとしても、十の位はそれを伝えないからである。
ステップＳＳ３．結論…千の位への桁借りはない。即ち”Ｎｏ”である。
【０３２９】
４．２．４  順序依存性のある判断の系列という構造
以上のように、比較を考える場合も、加算の桁上げを考える場合にも、順序依存性のある判断の系列という構造が共通して存在している。また、桁借りが起こるか否かを判断する過程を図示すれば図２４に示す如くである。同図に示されるように、減算を考える場合に、桁借りが起こるか否か判断する過程が順序依存性のある系列構造であることが明らかである。このような構造が備える特筆すべき性質は、順序依存性のため複数の判断を同時に行うことができないことである。
【０３３０】
つまり、「依存」の入力を持つ判断ノードは、主（あるじ）たる判断ノードから「おまえに依存するので判断してくれ。」と指示されるまで、動作しない。即ち、個々の判断ノードは、自身の入力（Ｘ，Ｙ）のみから独自の結論（Ｙｅｓ／Ｎｏ）を出すことはできない。そして、これら全ての判断ノードは依存の入出力でひと続きにつながっている。従って、同時に複数の判断を行うことは許されない。即ち、順序依存性のある判断の系列という構造では、複数の判断の並列処理は不可能である。
【０３３１】
［５］  ３値符号２分木
５．１      新しい機能の導入
前章の考察により、順序依存性のある判断の系列という構造では、複数の判断を並列して処理することができないという結論が出された。並列処理を可能にするためには、新しい機能を導入しなければならない。
【０３３２】
まず、判断ノードから依存の入出力を削除する。そして、これまで「Ｙｅｓ」または「Ｎｏ」の２通りの答え方しか許されなかった判断ノードに、３つめの答え方「どちらともいえない，わからない」を許すことにする。この曖昧な答え方に”Ｑ”という記号表現を当てる。従って、新たな判断ノードは、図２５（ａ）に示すような、３値の符号｛Ｙ，Ｎ，Ｑ｝を出力することになる。
【０３３３】
また、２つの判断ノードによる判断結果を入力として、どちらか１つを選択決定し出力する、上位優先決定の機能を導入する。図２５（ｂ）は該機能を実現する上位優先決定ノードの説明図である。前節（順序依存性のある判断の系列）で説明したように、入力データ（Ｘ，Ｙ）には順序の系列が存在し、順位の上位／下位が明示的に定義されている。従って、このような入力データ（Ｘ，Ｙ）から得られた判断ノードの判断結果にも、順位の上位／下位が暗黙の内に含まれている。従って、２つの判断ノードによる判断結果を入力とする上位優先決定ノードの機能も、一方は上位の入力、もう一方は下位の入力として定められる。上位優先決定ノードの上位入力に、Ｙｅｓ／Ｎｏというはっきりした判断結果が与えられた場合には、上位の判断結果が選ばれ、上位優先決定ノードの出力は上位の入力と同一となる。また、上位の入力に”Ｑ”という曖昧な判断結果が与えられた場合のみ、下位の判断結果が選ばれ、上位優先決定ノードの出力は下位の入力と同一となる。
【０３３４】
以上のような、３値の符号｛Ｙ，Ｎ，Ｑ｝を出力する判断ノードを「葉（leaf）」とし、上位優先決定ノードを「ノード（node）」として、図２５（ｃ）に示す如く構成される２分木（binary tree ）を、「３値符号２分木」と定義する。
【０３３５】
５．２      ３値符号２分木
前項で定義した３値符号２分木は、複数ある判断がそれぞれ独立に行われる。即ち、複数の判断を同時に行うことができる。何故なら、判断ノードはもはや依存の入出力を持たないからである。この為、他の判断の結果に依存することなく、入力データが与えられた時点で判断結果を出力することが可能である。また、複数の暫定的な判断結果は、上位優先決定ノードの機能によって１つにまとめあげられる。ただ１つに導かれる最終的な結論の正しさは、帰納法により証明することができる。３値符号２分木は、順序依存性のある判断を並列に処理する方法であるといえる。
【０３３６】
５．３      Ｋ演算子の定義と代数的性質
上位優先決定ノードは、２つの符号（∈｛Ｙ，Ｎ，Ｑ｝）から１つの符号（∈｛Ｙ，Ｎ，Ｑ｝）を導く。これは代数的に閉じており、演算子としての性質を持っている。従って、上位優先決定ノードの機能を代数的に取り扱えるよう演算子として定義し、「Ｋ演算子」と名付ける。
【０３３７】
通常の演算子の定義に習って、Ｋ演算子の定義を図２６（ａ）に示すような図表で表す。図２６（ａ）において、「Ｈ側」とは上位入力側のことであり、「Ｌ側」とは下位入力のことである。Ｈ側が”Ｑ”という曖昧な場合は、Ｌ側の入力がそのまま出力される。また、Ｈ側がＹｅｓ／Ｎｏというはっきりしたものである場合は、Ｌ側が何であってもＨ側の入力がそのまま出力される。
【０３３８】
ここで、３値符号とＫ演算子で作られる系の抽象代数的性質について考察を加える。先ず、群であるためには、以下の３つの条件を満たせばよい。：
１．結合則を満たす。  ２．単位元が存在する。  ３．逆元が存在する。
【０３３９】
１．Ｋ演算子は、以下の如く結合則を満たす。
（ＹＫＮ）ＫＱ＝ＹＫ（ＮＫＱ）＝Ｙ
（ＹＫＱ）ＫＮ＝ＹＫ（ＱＫＮ）＝Ｙ
（ＱＫＹ）ＫＮ＝ＱＫ（ＹＫＮ）＝Ｙ
（ＹＫＮ）ＫＹ＝ＹＫ（ＮＫＹ）＝Ｙ
【０３４０】
２．以下の如く、Ｑが単位元である。
ＹＫＱ＝ＱＫＹ＝Ｙ
ＮＫＱ＝ＱＫＮ＝Ｎ
ＱＫＱ＝ＱＫＱ＝Ｑ
【０３４１】
３．逆元が存在しない。
ＹＫＺ＝Ｑ  且つ  ＮＫＺ＝Ｑ  を満たすＺ（∈｛Ｙ，Ｎ，Ｑ｝）
は存在しない。言い替えれば、逆演算が存在しない。
従って、群ではない。また、群であるか否かということとは別に、Ｋ演算子は可換でないという性質も持っている。
【０３４２】
まとめると、３値符号とＫ演算子で作られる系というものは、可換でなく、逆演算が存在しない不可逆な演算過程であるといえる。但し、結合則が成り立つことから、３値符号２分木が導き出す結論が正しいことを直接証明することができる。
【０３４３】
［６］  ３値符号２分木の２進数論理回路への応用
６．１      ３値符号２分木の１例
６．１．１  ３値符号の２進数表現
３値符号２分木を２進数論理回路で実現すると、２進数の比較器或いは桁上げ生成器を応用した２進数の加算器を構成することができる。その為には３値符号を２進数で表現する必要がある。当然、最低２ビット必要である。
【０３４４】
符号は３種類であるのに対し、２ビットの２進数は４通りの表現がある。３つの符号に４通りの表現を割り当てる組み合わせは、後述するように、６０通り存在する。例として、ここではその中の１つである
｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝            …（１）
という割り当て方を採用する。Ｑに｛００｝と｛０１｝という２通りの表現の割り当てがなされている。これはＱ＝｛０＊｝という表現を意味している。”＊”はドントケアで、”０”でも”１”でもどちらでも良い、という意味である。
【０３４５】
６．１．２  Ｋ演算子の論理関数
図２６（ａ）よりＫ演算子の入出力の関係が定義され、（１）式により３値符号の２進数表現が与えられた。従って、Ｋ演算子を実現する（２値の）論理関数が次式の如く導かれる（図２６（ｂ）参照）。
【０３４６】
即ち、上位の判断結果に起因する符号Ｔi ∈｛Ｙ，Ｎ，Ｑ｝及び下位の判断結果に起因する符号Ｔj ∈｛Ｙ，Ｎ，Ｑ｝の２つの符号から１つの符号Ｔij∈｛Ｙ，Ｎ，Ｑ｝を導くＫ演算子は、任意の符号Ｘが、”Ｙ”を｛１１｝、”Ｎ”を｛１０｝、”Ｑ”を｛０＊｝とする２ビット２進数（Ｘ,1，Ｘ,0）で割り当てられ、論理和を＋演算子で、論理積を・演算子で、否定を＾演算子でそれぞれ表記するとき、
0003728858.tif 000019
として与えられる。
【０３４７】
（２）式を「｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理関数」と定義する。そして、図２６（ｃ），（ｄ）に示すように、この（２）式からＫ論理関数を実現する論理回路（Ｋ論理回路）を導くことができる。
【０３４８】
即ち、図２６（ｄ）において、Ｋ論理回路ＫＬは、符号Ｔi,1 及び符号Ｔj,1 の論理和をとって符号Ｔij,1として出力する論理和ゲート回路ＧＯ１と、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、符号Ｔi,1 が”０”をとるとき符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力するセレクタ（選択手段）ＳＬ１とを有して構成される。尚、３値符号の２進数表現の割り当て方が異なれば、Ｋ論理関数も変わり、Ｋ論理回路も変わる。
【０３４９】
〔第３実施例〕
６．２      比較器の実施例
６．２．１  比較の３値符号生成
前節で導いたＫ論理回路は、３値符号２分木の概念図（図２５参照）における上位優先決定機能のノードに相当する。従って、概念図上の判断ノードも論理回路で実現すれば、２進数の比較を行う論理回路を作ることができる。
【０３５０】
比較における判断の内容は、「１．２．１  比較の場合」で述べた比較の判断に、若干の修正を加えることによって得られる。
比較の３値符号生成質問：「同位桁の２数の差（Ｘｉ−Ｙｉ）を取った場合、
正になりますか（即ち、Ｘｉ＞Ｙｉ）（Ｙｅｓ）？、
負になりますか（即ち、Ｘｉ＜Ｙi ）（Ｎｏ）？
０ですか（Ｘi ＝Ｙｉ）（Ｑ）？」
【０３５１】
この比較の３値符号生成質問を２進数に当てはめると、図２７（ａ）に示すような論理関数の真理値表が得られ、更に、論理関数
Ｔi,1 ＝Ｘｉ(+) Ｙｉ
Ｔi,0 ＝Ｘｉ                                              …（３）
を得る。尚、比較の３値符号生成質問は２進数に限らず、任意のＮ進数に適応可能である。
【０３５２】
従って（３）式より、比較器の入力段となる比較の３値符号生成回路は図２７（ｂ）に示す如くなる。図２７（ｂ）において、比較の３値符号生成回路ＣＧＣは、桁値Ｘｉ及び桁値Ｙｉの排他的論理和をとって符号Ｔi,1 として出力する排他的論理和ゲート回路ＧＸＯ１と、桁値Ｘｉを符号Ｔi,0 として出力する接続線ＳＧＮ１とを有して構成される。
【０３５３】
６．２．２  比較器の全体構成
次に、比較の３値符号生成回路ＣＧＣを葉（入力段）とし、Ｋ論理回路ＫＬを構成要素として２分木を形成すると、図２８に示すような構造の論理回路となる。これは図２５（ｃ）に示した３値符号２分木の概念構造そのものに他ならない。即ち、図２８は、３値符号２分木を２進数論理回路で実現した場合の一般的な構造であって、８ビットの場合を示している。
【０３５４】
つまり、順序依存性のある判断の系列を含む問題を解く演算装置では、判断ノードとしての比較の３値符号生成回路ＣＧＣ０〜ＣＧＣ７と、上位優先決定ノードとしてのＫ論理回路ＫＬ１１，ＫＬ２１，ＫＬ２２，ＫＬ３１〜ＫＬ３４とを有して構成し、比較の３値符号生成回路ＣＧＣ０〜ＣＧＣ７を葉、Ｋ論理回路ＫＬ１１，ＫＬ２１，ＫＬ２２，ＫＬ３１〜ＫＬ３４を葉以外の他のノードとした３値符号２分木で該問題をモデル化している。尚、葉となる比較の３値符号生成回路ＣＧＣ０〜ＣＧＣ７、並びに、３値符号２分木において同じ深さにあるＫ論理回路ＫＬ１１、Ｋ論理回路ＫＬ２１，ＫＬ２２及びＫ論理回路ＫＬ３１〜ＫＬ３４は、それぞれ同時に実行される。
【０３５５】
一般的に、順序依存性のある判断の系列における判断がｎ個であるときには、３値符号２分木は、葉となる比較の３値符号生成回路ＣＧＣ（判断ノード）をｎ個有し、該３値符号２分木の葉を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木は、深さｍのノードとなるＫ論理回路（上位優先決定ノード）をＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなるＫ論理回路をＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ有することとなる。
【０３５６】
３値符号生成回路に比較の３値符号生成回路ＣＧＣを入力段として用いると２進数の比較器となる。ここでは、符号無し８ビットの比較器の構成図を図２９に示す。
【０３５７】
図２９において、比較の３値符号生成回路ＣＧＣ０〜ＣＧＣ７は、図２７（ｂ）に示した排他的論理和ゲート回路ＧＸＯ１及び接続線ＳＧＮ１を備えた構成で、またＫ論理回路ＫＬ１１，ＫＬ２１，ＫＬ２２，ＫＬ３１〜ＫＬ３４は、図２６（ｄ）に示した論理和ゲート回路ＧＯ１及びセレクタＳＬ１を備えた構成で、それぞれ実現されている。
【０３５８】
比較結果は２分木の「根（root）」であるＫ論理回路ＫＬ１１の出力Ｔ７０（Ｔ70,1，Ｔ70,0の２ビット）を解釈することで得られる。即ち、
Ｔ７０＝｛０＊｝なら符号Ｑを表しＸ＝Ｙであり、
Ｔ７０＝｛１０｝なら符号Ｎを表しＸ＜Ｙであり、
Ｔ７０＝｛１１｝なら符号Ｙを表しＸ＞Ｙである。
【０３５９】
次に、２の補数を用いた符号付き２進数の比較器は、符号無しの比較器を用いて実に驚くべき簡単な方法で実現できる。それはＸとＹの最上位ビット（ＭＳＢ）を交換して比較の３値符号生成回路に入力すれば良いだけである。図２９の構成に対してこのことを適用したものが図３０である。図３０は２の補数を用いた符号付き２進数の比較器の構成図を示す。即ち、本来、図２７（ｂ）に定義した比較の３値符号生成回路ＣＧＣでは入力端子の上側をＸ、下側をＹとしているが、図３０の符号付き２進数比較器では、ＭＳＢを除く全ての比較の３値符号生成回路ＣＧＣ０〜ＣＧＣ６については、入力を図２７（ｂ）の定義のままに接続し、ＭＳＢの比較の３値符号生成回路ＣＧＣ７’に限っては、図２７（ｂ）の定義とは逆の接続としてＸ７を下側、Ｙ７を上側に入力している。
【０３６０】
何故、たったこれだけの処置で符号無し２進数比較器を符号有り２進数論理回路に変換することができるのか。それは、３値符号２分木の概念によって簡単に説明できる。符号有り２進数のＭＳＢはその数の正負を表現している。ＭＳＢが”０”ならば正、”１”ならば負である。今、我々は、（Ｘ＞Ｙ）ならば”Ｙ”、（Ｘ＜Ｙ）ならば”Ｎ”、（Ｘ＝Ｙ）ならば”Ｑ”という３値符号を生成するよう各ビットの入力段に規定した。ＭＳＢにおいては（０（正）＞１（負））であることに注意して、３値符号生成の真理値表を作ると図３１に示すようになる。
【０３６１】
これは、通常の比較の３値符号生成において、ＸとＹを交換した場合に他ならない。ＭＳＢが同じである場合には、残りの入力ビットを符号無し２進数と見なして比較すればよい。このことは２の補数の性質から明らかである。
【０３６２】
次に、実際の論理回路の設計においては、ＣＭＯＳ論理回路の性質を考慮し、極性最適化という技法が用いられる。ここで、「極性最適化」とは、正論理入力・正論理出力の論理回路が多段に縦属接続されている構造を、正論理入力・負論理出力の段（ＰＮ段）と負論理入力・正論理出力の段（ＮＰ段）が交互に縦属接続される構造に変換する技法である。この極性最適化の技法を用いることによって、冗長なトランジスタを削減し、トランジスタ数・動作速度を改善できる。
【０３６３】
ここに示した本実施例の比較器にも極性最適化を行うことができる。即ち、正論理入力・正論理出力のＫ論理回路ＫＬに極性最適化を行って、図３２（ａ）に示す正論理入力・負論理出力のＫ論理回路ＫＬＰＮと図３２（ｂ）に示す負論理入力・正論理出力のＫ論理回路ＫＬＮＰを得る。
【０３６４】
図３２（ａ）において、正論理入力・負論理出力のＫ論理回路ＫＬＰＮは、符号Ｔi,1 及び符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和ゲート回路ＧＮＯ１と、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、符号Ｔi,1 が”０”をとるとき符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力するセレクタ（第２選択手段）ＳＬ２とを備えて構成されている。
【０３６５】
図３２（ｂ）において、負論理入力・正論理出力のＫ論理回路ＫＬＮＰは、符号＾Ｔi,1 及び符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積ゲート回路ＧＮＡ１と、符号＾Ｔi,1 が”０”をとるとき符号＾Ｔi,0 を、符号＾Ｔi,1 が”１”をとるとき符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力するセレクタ（第３選択手段）ＳＬ３とを備えて構成されている。
【０３６６】
これら正論理入力・負論理出力のＫ論理回路ＫＬＰＮ及び負論理入力・正論理出力のＫ論理回路ＫＬＮＰを用いて、図３３に示すような極性最適化された比較器を得る。これをｎビットの比較器に適用すると、以下の如くなる。即ち、２分木の葉（３値符号生成回路）を除く高さｍ（ｍはｌｏｇ2 ｎを越える最小の整数）の部分２分木が、深さｍのノードとなるＫ論理回路をＮm （Ｎm はｎ／２を越える最小の整数）個、深さｓ（ｓはｓ＝１〜ｍ−１の整数）のノードとなるＫ論理回路をＮs （Ｎs はＮs+1 ／２を越える最小の整数）個、それぞれ有するときに、部分２分木の深さｍ−ｐ（ｐはｐ＝０〜ｍ−１の偶数）のノードはＫ論理回路ＫＬＮＰで、部分２分木の深さｍ−ｑ（ｑはｑ＝１〜ｍ−１の奇数）のノードはＫ論理回路ＫＬＰＮで、それぞれ構成され、ｍが偶数の場合には、２分木の根となるＫ論理回路ＫＬＮＰの出力がＱ＝｛０＊｝ならば「２数（Ｘａ，Ｙｂ）は等しい」と、該出力がＹ＝｛１１｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＞Ｙｂを持つ」と、該出力がＮ＝｛１０｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＜Ｙｂを持つ」と、それぞれ解釈し、ｍが奇数の場合には、２分木の根となるＫ論理回路ＫＬＰＮの出力がＱ＝｛１＊｝ならば「２数（Ｘａ，Ｙｂ）は等しい」と、該出力がＹ＝｛００｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＞Ｙｂを持つ」と、該出力がＮ＝｛０１｝ならば「２数（Ｘａ，Ｙｂ）は大小関係Ｘａ＜Ｙｂを持つ」と、それぞれ解釈する。
【０３６７】
尚、実際の構成としては、最終出力の後に更に適切なデコード回路を付加し、３ビットの出力端子｛ＧＴ（Greater Than），ＬＴ（Less Than ），ＥＱ（EQual ）｝を設ける場合もある。
【０３６８】
以上のように、本実施例の比較器では、８ビット２進数（Ｘ，Ｙ）の比較において、比較の３値符号生成回路（判断ノード）ＣＧＣを排他的論理和ゲート回路ＧＸＯ１及び接続線ＳＧＮ１で実現して、２分木の葉となる該３値符号生成回路により比較における３値符号を生成するよう構成することで、２進数の比較器を実現できる。また、｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路ＫＬを、符号Ｔij,1を出力する論理和ゲート回路ＧＯ１及び符号Ｔij,0を出力するセレクタＳＬ１で実現する。これにより、本実施例による符号無し２進数を比較する比較器は、従来の２分木状の比較器に対し、単純で高速化に有利である。何故なら、本実施例の比較器は複合論理ゲート回路（或いは複合論理ゲート回路の論理関数）を持たず、複合論理ゲート回路の不利な側面を持っていないからである。また、３値符号を生成する入力段の比較の３値符号生成回路ＣＧＣの回路構造も単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０３６９】
また、本実施例の比較器では、符号有り８ビット２進数における２数（Ｘ，Ｙ）の比較において、２数のＭＳＢについての比較判断を行う比較の３値符号生成回路ＣＧＣは、桁値Ｘ７を桁値Ｙ７として、桁値Ｙ７を桁値Ｘ７としてそれぞれ扱うという簡単な交換によって符号無し２進数比較器を符号有り２進数比較器に変換でき、符号判定回路を必要としない符号有り２進数比較器を実現できる。従って、本実施例の符号有り２進数比較器は、従来の符号有り２進数比較器に比べて符号判定回路が無い分、遅延が小さい。
【０３７０】
〔第４実施例〕
６．３      加算器の実施例
６．３．１  和の３値符号生成
次に、桁上げが起こるか否かを判定する３値符号２分木を形成するには、「１．２．２  加算の桁上げの場合」で述べた判断の内容をもとに、和の３値符号生成質問を以下の如く定義すれば良い。
【０３７１】
和の３値符号生成質問（Ｒ進数の場合）：
「同位桁の２数の和（Ｘｉ＋Ｙｉ）は、Ｒ以上になりますか
（１０進数なら１０以上。即ち、絶対に桁上げが起こる。）（Ｙｅｓ）？、
（Ｒ−２）以下になりますか
（１０進数なら８以下。即ち、絶対に桁上げは起こらない。 )（Ｎｏ）？、
（Ｒ−１）になりますか
（１０進数なら９。即ち、桁上げが起こるか否かは１つ下の桁の結果に依存する。）（Ｑ）？」
【０３７２】
この和の３値符号生成質問を２進数に当てはめると、図３４（ａ）に示すような論理関数の真理値表を得て、論理関数
Ｔi,1 ＝＾（Ｘｉ(+) Ｙｉ）
Ｔi,0 ＝Ｘｉ  又は  Ｔi,0 ＝Ｙｉ                          …（４）
を得る。ここで、”＾”は続く論理変数の反転を意味する論理演算子である。従って、（４）式より、加算器の入力段となる和の３値符号生成回路は、図３４（ｂ）に示す如くなる。
【０３７３】
即ち、図３４（ｂ）において、加算器の入力段となる判断ノードは、桁値Ｘｉ及び桁値Ｙｉの排他的否定論理和をとって符号Ｔi,1 として出力する排他的否定論理和ゲート回路ＧＮＸ１と、桁値Ｘｉを符号Ｔi,0 として出力する接続線ＳＧＡ１とを備えた和の３値符号生成回路ＣＧＡか、或いは、排他的否定論理和ゲート回路ＧＮＸ１と、桁値Ｙｉを符号Ｔi,0 として出力する接続線ＳＧＡ２とを有する備えた和の３値符号生成回路ＣＧＡ’によって実現される。
【０３７４】
６．３．２  ビット０の確定的性質
「１．２．２  加算の桁上げの場合」で述べたように、桁上げが起こるか否か？という質問に対し、最終結論で「依存するので分からない。」と答えることは有りえない。何故なら、ビット０には確定的な性質があり、答えが必ず”Ｙｅｓ”か”Ｎｏ”のどちらかになるからである。ビット０においては、下位桁に対する依存性はない。依存しないので分からないはずはなく、”Ｑ”と答えることはない。これに基づいたビット０の３値符号生成の真理値表を図３５（ａ）に示す。ここで、Ｃｉｎは外部からの桁上げ入力である。
【０３７５】
真理値表から、符号Ｔ0,1 が常に”１”となっていることが明らかである。このような入力に関わらず常に一定の値を取る出力は削除することができる。この結果として得られる、ビット０の和の３値符号生成回路ＣＧＡ０を図３５（ｂ）に示す。
【０３７６】
図３５（ｂ）において、ビット０の和の３値符号生成回路ＣＧＡ０は、桁値Ｘ０及び桁値Ｙ０の否定論理和をとる否定論理和ゲート回路ＧＮＯ２と、桁値Ｘ０及び桁値Ｙ０の否定論理積をとる否定論理積ゲート回路ＧＮＡ２と、当該加算器への桁上げ入力Ｃｉｎが”１”をとるとき否定論理和ゲート回路ＧＮＯ２の出力を、該桁上げ入力Ｃｉｎが”０”をとるとき否定論理積ゲート回路ＧＮＡ２の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力するセレクタ（選択手段）ＳＬ４とを有して構成され、符号Ｔ0,1 を出力しない。
【０３７７】
また、符号Ｔ0,1 が常に”１”であることを利用して、Ｋ論理回路ＫＬの冗長な論理を削除することができる。加算器における削除前のＫ論理回路の２分木を図３６（ａ）に示す。常に”１”となる信号（図中、太線）が次々と伝搬していくことが分かる。このような常に一定の値を取る経路上の論理は、削除しても差し支えない。従って、図３６（ｂ）に示すように、冗長な論理を削除し、単純化されたＫ論理回路ＫＬＲを用いた２分木を得る。
【０３７８】
図３６（ｂ）において、Ｋ論理回路の内、２数のＬＳＢについての桁上げの存否判断を行う和の３値符号生成回路ＣＧＡ０が本来出力すべき符号Ｔ0,1 に起因するＫ論理回路は、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、符号Ｔi,1 が”０”をとるとき符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力するセレクタ（選択手段）ＳＬ５を備えた単純化したＫ論理回路ＫＬＲによって実現され、符号Ｔij,1を出力しない。尚、２分木の根となるＫ論理回路ＫＬＲの出力符号が”１”ならば「桁上げ出力有り」と、該出力符号が”０”ならば「桁上げ出力無し」と、それぞれ解釈される。
【０３７９】
以上のような論理を削除する行為が妥当であることは、以下の例え話しで直観的に理解されるだろう。「的中率９０％以上を誇る、どんな時にも晴れの予報しか出さない天気予報屋がある。人々はこの天気予報屋のいうことに耳を傾けるだろうか？  …晴れとしかいわないことが分かっているから、誰も聞く耳を持つまい。」
【０３８０】
６．３．３  桁上げ生成２分木の構成
（桁上げ生成２分木の場合）
和の３値符号生成回路ＣＧＡを葉とし、Ｋ論理回路ＫＬまたはＫＬＲを構成要素として形成される２分木によって、桁上げを生成する２分木を実現できる。具体例として、８ビットの場合を図３７に示す。ビット０からの信号が伝搬するＫ論理回路は単純化されたＫ論理回路ＫＬＲである。また、単純化されたＫ論理回路ＫＬＲの出力は１ビットである。
【０３８１】
図３７において、８ビット２進数（Ｘ，Ｙ）の加算器は、判断ノードとしての和の３値符号生成回路ＣＧＡ０〜ＣＧＡ７と、上位優先決定ノードとしてのＫ論理回路ＫＬＲ１１ｏ，ＫＬ２１ｏ，ＫＬＲ２２ｏ，ＫＬ３１ｏ〜ＫＬ３３ｏ，ＫＬＲ３４ｏとを有して構成し、和の３値符号生成回路ＣＧＣ０〜ＣＧＣ７を葉、Ｋ論理回路ＫＬＲ１１ｏ，ＫＬ２１ｏ，ＫＬＲ２２ｏ，ＫＬ３１ｏ〜ＫＬ３３ｏ，ＫＬＲ３４ｏを葉以外の他のノードとした３値符号２分木で問題をモデル化している。尚、葉となる和の３値符号生成回路ＣＧＡ０〜ＣＧＡ７、並びに、２分木において同じ深さにあるＫ論理回路ＫＬＲ１１ｏ、Ｋ論理回路ＫＬ２１ｏ，ＫＬＲ２２ｏ及びＫ論理回路ＫＬ３１ｏ〜ＫＬ３３ｏ，ＫＬＲ３４ｏは、それぞれ同時に実行する。
【０３８２】
図３７の具体例では、８ビットの２数の加算で生じる桁上げ信号Ｃｏｕｔ（外部出力）を生成する２分木を示した。一般に、ビットｎへの桁上げ信号を生成するにはビット（ｎ−１）からビット０までを範囲とする２分木が必要となる。尚、図３７の構成についても、その変形として、極性の最適化を図った構成とすることができる。
【０３８３】
（和の生成）
最終的な和の生成は、同位桁の和（（Ｘｉ＋Ｙｉ）ｍｏｄ  ２）（ｉ＝０〜７）に、ビット（ｉ−１）からビットｉへの桁上げＣｉを加えることによって得られる。例として和のビット７を求める回路を図３８に示す。
【０３８４】
ビット７の和出力Ｓ７は同位桁の和（Ｘ７＋Ｙ７）に、ビット６からビット７への桁上げＣ７を加えることによって得られる。
0003728858.tif 000020
【０３８５】
ビット６からビット７への桁上げＣ７はビット６からビット０までを範囲とする２分木によって生成される。この２分木の出力とＸ７(+) Ｙ７との排他的論理和（ＥＸＯＲ）を取ることにより、最終的なビット７の和出力Ｓ７が得られる。
【０３８６】
図３８において、ビット７の和出力Ｓ７を求める構成は、ＬＳＢについての桁上げの存否判断を行う判断ノードとしての和の３値符号生成回路ＣＧＡ０と、２数の各桁Ｘｋ，Ｙｋ（ｋ＝１〜６）についての桁上げの存否判断を行う判断ノードとしての和の３値符号生成回路ＣＧＡ１〜ＣＧＡ６と、ＭＳＢの判断ノードとしての和の３値符号生成回路ＣＧＡ７とを有し、２分木を、２数の各桁Ｘａj ，Ｙｂj （ｊ＝０〜６）についての和の３値符号生成回路（判断ノード）ＣＧＡ０〜ＣＧＡ６を葉として構成し、Ｋ論理回路の内、和の３値符号生成回路ＣＧＡ０が本来出力すべき符号Ｔ0,1 に起因するＫ論理回路はＫ論理回路ＫＬ（ＫＬ２１７，ＫＬ３１７，ＫＬ３２７，ＫＬ３３７）とし、該符号Ｔ0,1 に起因しないＫ論理回路は単純化したＫ論理回路ＫＬＲ（ＫＬＲ１１７，ＫＬＲ２２７）として構成し、和の３値符号生成回路ＣＧＡ７の出力符号Ｔ7,1 の否定論理ゲート回路ＧＮ１による否定と、２分木の根となるＫ論理回路ＫＬＲ１１７の出力符号Ｔ60,0との排他的論理和をとって、ＭＳＢについての和の結果Ｓ７とする排他的論理和ゲート回路ＧＸＯ２を有して構成されている。尚、ここで用いた２分木は葉の数が２の累乗でないので、ダミーノードＫＬＤ３４７が挿入されている。また、本構成についても、その変形として、極性の最適化を図った構成とすることができる。更に、否定論理ゲート回路ＧＮ１及び排他的論理和ゲート回路ＧＸ０２の構成は、１個の排他的否定論理和ゲート回路に置き換えることができる。
【０３８７】
この３値符号２分木の優れた特徴として、Ｘ７(+) Ｙ７の排他的論理和演算が３値符号生成の内に含まれていることが挙げられる。３値符号生成ではＸ７(+) Ｙ７の反転形が出力されるが、これは容易に非反転形にすることができる。但し、この性質が得られるのは｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおける３値符号生成の場合である。
【０３８８】
一般に３値符号の表現の割り当て方を変えれば、３値符号生成回路の構成も変わる。従って、和の生成を行う論理回路もそれに応じた適切なものを用いる必要がある。但し、２分木の構造自体に変化はない。
【０３８９】
以上のように、本実施例の加算器では、８ビット２進数（Ｘ，Ｙ）の加算において、和の３値符号生成回路（判断ノード）ＣＧＡを排他的否定論理和ゲート回路ＧＮＸ１及び接続線ＳＧＡ１またはＳＧＡ２により実現し、２分木の葉となる和の３値符号生成回路ＣＧＡにより加算における３値符号を生成するよう構成することで、２進数加算器の桁上げ先見回路を実現できる。
【０３９０】
また、本実施例の８ビット２進加算を行う加算器では、ＬＳＢ（ビット０）について確定的な性質を利用して、ＬＳＢの桁上げ存否判断を行う和の３値符号生成回路ＣＧＡ０について桁上げ入力Ｃｉｎを反映させるように構成することで、後段に続くＫ値論理回路の２分木構造を単純化させることができ、従来のＢＬＣ加算器のように第−１行目を持つことなく、従来のＢＬＣ加算器よりも１行少ないＢＬＣアレイを構成できる。これはゲート数・面積の点で優れている。また、Ｋ論理関数を具現するＫ値論理回路の２分木においても、セレクタのみによる単純化された構成のＫ値論理回路ＫＬＲを備えることによって、論理的に冗長な回路を削除することができ、トランジスタ数の少ない２分木を形成することが可能である。更に、本実施例による８ビット２進加算器では、複合論理ゲート回路（或いは複合論理ゲート回路の論理関数）を持たず、複合論理ゲート回路の不利な側面を持っていないことから、従来の加算器に比較して単純で高速化に有利である。また、３値符号を生成する和の３値符号生成回路ＣＧＡも単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０３９１】
また、本実施例の８ビット２進加算器では、｛００，０１，１１，１０」＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路の２分木を用いた場合、各桁Ｘｊ，Ｙｊ（ｊ＝１〜ｎ−２）についての桁上げの存否判断を行う判断ノードに、桁値Ｘｊ及び桁値Ｙｊの排他的否定論理和をとって符号Ｔj,1 として出力する排他的否定論理和ゲート回路ＧＮＸ１を含んでいることから、該出力符号Ｔj,1 を反転するのみで各桁（Ｘｊ，Ｙｊ）についての排他的論理和を得て、より簡単な構成で和を生成することが可能である。また、３値符号を生成する判断ノードの論理構造自体も単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０３９２】
（桁上げ生成２分木の全体構成：ＢＬＣアレイ）
次に、ビット７への桁上げを生成する２分木を形成したのと同様に、各ビットへの桁上げを生成する２分木を各ビット毎に形成し、重ね合せると図３９のようになる。
【０３９３】
図３９では、和の３値符号生成回路及びＫ演算子を実現するＫ論理回路がアレイ状に配置されている。これがいわゆるＢＬＣアレイである。実際には、図４０に示すような極性最適化を施したＢＬＣアレイが用いられる。尚、極性最適化を施した場合、ダミーノードは論理反転を行う反転ダミーノード（インバータ）に置き換えられる。
【０３９４】
図３９において、ＢＬＣアレイの構成は、各桁値Ｘｉ，Ｙｉに基づいて判断結果として３値のいずれかを出力するｎ＝８個の和の３値符号生成回路（判断ノード）ＣＧＡ０〜ＣＧＡ７と、行が各桁に対応する８行３列（ｍ＝３はｌｏｇ2 ８＝３として得られる）のＫ論理回路マトリクスとを有して構成されている。Ｋ論理回路マトリクスについて、第１列のＫ論理回路群は、第０桁の和の３値符号生成回路ＣＧＡ０の判断結果をそのまま伝搬させるダミーノードとしての第０行のＫ論理回路ＫＬＤ１０と、第１行の単純化したＫ論理回路ＫＬＲ１１と、第２行から第７行までのＫ論理回路ＫＬ１２〜ＫＬ１７とを備え、第２列のＫ論理回路群は、ダミーノードとしての第０行及び第１行のＫ論理回路ＫＬＤ２０，ＫＬＤ２１と、第２行及び第３行の単純化したＫ論理回路ＫＬＲ２２，ＫＬＲ２３と、第４行から第７行までのＫ論理回路ＫＬ２４〜ＫＬ２７とを備え、第３列のＫ論理回路群は、ダミーノードとしての第０行から第３行までのＫ論理回路ＫＬＤ３０〜ＫＬＤ３３と、第４行から第７行までの単純化したＫ論理回路ＫＬＲ３４〜ＫＬＲ３７とを備えて構成されている。尚、８個の判断ノード、並びに、各列のＫ論理回路群は、それぞれ同時に実行される。また、第３列の第０行から第７行までのＫ論理回路の出力符号は、それぞれ第１桁から第７桁までへの桁上りＣ１〜Ｃ７及び外部への桁上げ出力Ｃｏｕｔとして、該出力符号が”１”ならば「桁上げ出力有り」と、該出力符号が”０”ならば「桁上げ出力無し」と、それぞれ解釈される。
【０３９５】
図３９の構成に対して、更に、桁値Ｘ０及び桁値Ｙ０の排他的論理和をとる第０桁の排他的論理和ゲート回路、並びに、第０桁の排他的論理和ゲート回路の出力と桁上げ入力Ｃｉｎとの排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和ゲート回路と、第１桁から第７桁までの和の３値符号生成回路ＣＧＡ１〜ＣＧＡ７の出力符号Ｔi,1 の否定と第３列の第０行から第６行までのＫ論理回路ＫＬＤ３０〜ＫＬＤ３３，ＫＬＲ３４〜ＫＬＲ３６の出力符号とのそれぞれの排他的論理和をとって第１桁から第７桁までの和の結果とする第１行から第７行までの排他的論理和ゲート回路とを備えた和生成回路とを付加すれば、ＢＬＣ加算方式の加算器を構成することができる。
【０３９６】
また、図４０において、極性最適化されたＢＬＣアレイの構成は、各桁値Ｘｉ，Ｙｉに基づいて判断結果として３値のいずれかを出力するｎ＝８個の和の３値符号生成回路（判断ノード）ＣＧＡ０〜ＣＧＡ７と、行が各桁に対応する８行３列（ｍ＝３はｌｏｇ2 ８＝３として得られる）のＫ論理回路マトリクスとを有して構成されている。Ｋ論理回路マトリクスについて、第１列のＫ論理回路群は、第０桁の和の３値符号生成回路ＣＧＡ０の判断結果を反転して伝搬させるダミーノードとしての第０行のＫ論理回路ＫＬＤＰＮ１０と、第１行の単純化したＫ論理回路ＫＬＲＰＮ１１と、第２行から第７行までのＫ論理回路ＫＬＰＮ１２〜ＫＬＰＮ１７とを備え、第２列のＫ論理回路群は、反転ダミーノードとしての第０行及び第１行のＫ論理回路ＫＬＤＮＰ２０，ＫＬＤＮＰ２１と、第２行及び第３行の単純化したＫ論理回路ＫＬＲＮＰ２２，ＫＬＲＮＰ２３と、第４行から第７行までのＫ論理回路ＫＬＮＰ２４〜ＫＬＮＰ２７とを備え、第３列のＫ論理回路群は、反転ダミーノードとしての第０行から第３行までのＫ論理回路ＫＬＤＰＮ３０〜ＫＬＤＰＮ３３と、第４行から第７行までの単純化したＫ論理回路ＫＬＲＰＮ３４〜ＫＬＲＰＮ３７とを備えて構成されている。尚、８個の判断ノード、並びに、各列のＫ論理回路群は、それぞれ同時に実行する。また、第３列の第０行から第７行までのＫ論理回路の出力符号は、ｍ＝３（奇数）であるので、それぞれ第１桁から第７桁まで及び外部への桁上げ出力Ｃｏｕｔとして、該出力符号が”０”ならば「桁上げ出力有り」と、該出力符号が”１”ならば「桁上げ出力無し」と、それぞれ解釈される。
【０３９７】
図４０の構成に対して、更に、桁値Ｘ０及び桁値Ｙ０の排他的論理和をとる第０桁の排他的論理和ゲート回路、並びに、第０桁の排他的論理和ゲート回路の出力と桁上げ入力Ｃｉｎとの排他的論理和をとって第０桁の和の結果とする第０行の排他的論理和ゲート回路と、第１桁から第７桁までの和の３値符号生成回路ＣＧＡ１〜ＣＧＡ７の出力符号Ｔi,1 の否定と第３列の第０行から第６行までのＫ論理回路ＫＬＤＰＮ３０〜ＫＬＤＰＮ３３，ＫＬＲＰＮ３４〜ＫＬＲＰＮ３６の出力符号の否定とのそれぞれの排他的論理和をとって第１桁から第７桁までの和の結果とする第１行から第７行までの排他的論理和ゲート回路とを備えた和生成回路とを付加すれば、極性最適化を図ったＢＬＣ加算方式の加算器を構成することができる。
【０３９８】
以上のように、本実施例のＢＬＣ加算方式のＢＬＣ加算器では、ＬＳＢ（ビット０）について確定的な性質を利用して、ＬＳＢの桁上げ存否判断を行う和の３値符号生成回路ＣＧＡ０について桁上げ入力Ｃｉｎを反映させるように構成することで、後段に続くＫ値論理回路の２分木構造を単純化させることができ、従来のＢＬＣ加算器のように第−１行目を持つことなく、従来のＢＬＣ加算器よりも１行少ないＢＬＣアレイを構成できる。これはゲート数・面積の点で優れている。また、Ｋ論理関数を具現するＫ値論理回路の２分木においても、セレクタのみによる単純化された構成のＫ値論理回路ＫＬＲを備えることによって、論理的に冗長な回路を削除することができ、トランジスタ数の少ない２分木を形成することが可能である。更に、本実施例によるＢＬＣ加算方式の加算器では、複合論理ゲート回路（或いは複合論理ゲート回路の論理関数）を持たず、複合論理ゲート回路の不利な側面を持っていないことから、従来のＢＬＣ方式の加算器に比較して単純で高速化に有利である。また、３値符号を生成する和の３値符号生成回路ＣＧＡも単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０３９９】
（縮小ＢＬＣアレイ）
しかしながら、図３９及び図４０に示したＢＬＣアレイは、トランジスタ数があまりにも多い。そこで、ＢＬＣアレイのゲート数を更に削減するために、ＢＬＣアレイの偶数行を削除し、図４１に示すような、縮小されたＢＬＣアレイを用いて加算器を実現する。
【０４００】
縮小ＢＬＣアレイは、偶数ビットへの桁上げ信号を生成するのみであり、奇数ビットへの桁上げ信号は直接得られない。即ち、図４１に図示されているビット６及びビット７においては、ビット６への桁上げ信号は得られているが、ビット７への桁上げ信号は得られていない。ビット７への桁上げ信号は、ビット６への桁上げ信号とビット６の入力段で生成された３値符号とによって間接的に生成される。このように、縮小ＢＬＣアレイは、奇数段への桁上げを生成する段が２分木に縦属接続される構成となるため、遅延がやや増加するが、ゲート数は大幅に減少する。
【０４０１】
図４１において、縮小ＢＬＣアレイの構成は、各桁値Ｘｉ，Ｙｉに基づいて判断結果として３値のいずれかを出力するｎ＝８個の和の３値符号生成回路（判断ノード）ＣＧＡ０〜ＣＧＡ７と、行が奇数の各桁に対応する４行３列（ｍ＝３はｌｏｇ2 ８＝３として得られる）のＫ論理回路マトリクスとを有して構成されている。Ｋ論理回路マトリクスについて、第１列のＫ論理回路群は、第１行の単純化したＫ論理回路ＫＬＲ１１と、第３行，第５行及び第７行のＫ論理回路ＫＬ１３，ＫＬ１５及びＫＬ１７とを備え、第２列のＫ論理回路群は、ダミーノードとしての第１行のＫ論理回路ＫＬＤ２１と、第３行の単純化したＫ論理回路ＫＬＲ２３と、第５行及び第７行のＫ論理回路ＫＬ２５，ＫＬ２７とを備え、第３列のＫ論理回路群は、ダミーノードとしての第１行及び第３行のＫ論理回路ＫＬＤ３１，ＫＬＤ３３と、第５行及び第７行の単純化したＫ論理回路ＫＬＲ３５，ＫＬＲ３７とを備えて構成されている。尚、８個の判断ノード、並びに、各列のＫ論理回路群は、それぞれ同時に実行される。
【０４０２】
また図４１では、更に、和生成部１００が付加されている。即ち、和生成部１００は、桁値Ｘ０及び桁値Ｙ０の排他的論理和をとる第０桁の排他的論理和ゲート回路ＧＸＳ０と、和生成回路とを備えている。ここに、和生成回路は、第０桁の排他的論理和ゲート回路ＧＸＳ０の出力と桁上げ入力Ｃｉｎとの排他的論理和をとって第０桁の和の結果Ｓ０とする第０行の排他的論理和ゲート回路ＧＸＯ０と、第０桁の和の３値符号生成回路ＣＧＡ０の出力符号Ｔ0,0 と第１桁の和の３値符号生成回路ＣＧＡ１の出力符号Ｔ1,1 の否定との排他的論理和をとって第１桁の和の結果Ｓ１とする第１行の排他的論理和ゲート回路（図示せず）と、第ｆ桁の和の３値符号生成回路ＣＧＡｆ（ｆ＝２〜６までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値ＸｆまたはＹｆを、出力符号Ｔf,1 が”０”をとるとき第ｆ−１行のＫ論理回路の出力符号を、それぞれ選択して第ｆ＋１桁への桁上げとして出力する第ｆ行のセレクタ（桁上げ生成手段）ＳＬｆ（図にはＳＬ７のみ表示）と、第ｆ桁の和の３値符号生成回路ＣＧＡｆの出力符号Ｔf,1 の否定と第ｆ−１行のＫ論理回路の出力符号との排他的論理和をとって第ｆ桁の和の結果Ｓｆとする第ｆ行の排他的論理和ゲート回路ＧＸＯｆと、第ｆ＋１桁の和の３値符号生成回路ＣＧＡｆ＋１の出力符号Ｔf+1,1 の否定と第ｆ行のセレクタＳＬｆの出力との排他的論理和をとって第ｆ＋１桁の和の結果Ｓｆ＋１とする第ｆ＋１行の排他的論理和ゲート回路ＧＸＯｆ＋１とを備えて構成されている。
【０４０３】
また、図４１に図示した和生成回路の部分論理回路は、ビット６の和の生成部分とビット６の３値符号解釈、ビット７への桁上げ生成部分及びビット７の和の生成部分の３つの部分から構成されている。この論理回路は｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるものである。従って、他の割り当て方を採用すれば、和の生成回路は当然違う論理構成となるが、基本的枠組みは今述べた３つの部分で構成される。
【０４０４】
また図４２及び図４３では、和の生成回路の他の構成例を示す。先ず、図４２では、ビット６の和の生成部分及びビット７の和の生成部分について示したものである。即ち、ビット２からビット７までの和の生成回路の部分構成は、第ｆ桁の和の３値符号生成回路ＣＧＡｆ（ｆ＝２〜６までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値Ｘａf またはＹｂf を、出力符号Ｔf,1 が”０”をとるとき第ｆ−１行のＫ論理回路の出力符号を、それぞれ選択したものの否定をとって第ｆ＋１桁への桁上げとして出力する第ｆ行のセレクタ（桁上げ生成手段）ＳＬＡｆと、第ｆ桁の判断ノードの出力符号Ｔf,1 と第ｆ−１行のＫ論理回路の出力符号との排他的否定論理和をとって第ｆ桁の和の結果Ｓｆとする第ｆ行の排他的否定論理和ゲート回路ＧＸＮＡｆと、第ｆ＋１桁の和の３値符号生成回路ＣＧＡｆ＋１の出力符号Ｔf+1,1 と第ｆ行のセレクタＳＬＡｆの出力との排他的論理和をとって第ｆ＋１桁の和の結果Ｓｆ＋１とする第ｆ＋１行の排他的論理和ゲート回路ＧＸＡｆとを備えて構成されている。
【０４０５】
次に図４３は、和の生成回路の他の構成例におけるビット６の和の生成部分及びビット７の和の生成部分の部分構成図を示す。ビット２からビット７までの和の生成回路の部分構成は、第ｆ桁の和の３値符号生成回路ＣＧＡｆ（ｆ＝２〜６までの偶数）の出力符号Ｔf,1 と該行への入力桁値Ｘａf またはＹｂf との否定論理積をとる否定論理積ゲート回路ＧＡＢｆ１と、第ｆ＋１桁の和の３値符号生成回路ＣＧＡｆ＋１の出力符号Ｔf+1,1 と否定論理積ゲート回路ＧＡＢｆ１の出力との排他的論理和をとって第ｆ＋１行の第０被選択信号を出力する排他的論理和ゲート回路ＧＸＢｆ２と、第ｆ桁の和の３値符号生成回路ＣＧＡｆの出力符号Ｔf,1 と第ｆ＋１行の第０被選択信号との排他的否定論理和をとって第ｆ＋１行の第１被選択信号を出力する排他的否定論理和ゲート回路ＧＸＢｆ３と、第ｆ桁の和の３値符号生成回路ＣＧＡｆの出力符号Ｔf,1 と第ｆ−１行のＫ論理回路の出力符号との排他的否定論理和をとって第ｆ桁の和の結果Ｓｆとする第ｆ行の排他的否定論理和ゲート回路ＧＸＮＢｆと、第ｆ−１行のＫ論理回路の出力符号が”１”をとるとき第ｆ＋１行の第１被選択信号を、該出力符号が”０”をとるとき第ｆ＋１行の第０被選択信号を、それぞれ選択したものの否定をとって第ｆ＋１桁の和の結果Ｓｆ＋１とする第ｆ＋１行のセレクタ（和生成選択手段）ＳＬＢｆとを備えて構成する。図４１の構成と比べて、ハードウェア量は増加するが、信号伝搬遅延時間がクリティカルとなる桁上げ信号を含む経路について、図４１におけるセレクタ及び排他的論理和ゲート回路の遅延が、図４３ではセレクタの選択端子から出力端子までのみの遅延となって、より高速に和の生成を行い得る加算器を実現できる。
【０４０６】
以上のように、本実施例の縮小したＢＬＣ加算方式の加算器では、ＢＬＣアレイの偶数行を削除し、ゲート数の削減を図った縮小ＢＬＣアレイを用いることによって、ＢＬＣアレイのゲート数とＢＬＣアレイに数多く存在する距離の長い配線を半分に減らすことが可能である。一方で演算段数が１段増えてしまうが、ＢＬＣアレイの素子数及び配線が半減したためＢＬＣアレイの構造がシンプルとなって遅延を小さくする効果が生じることとなり、段数の増加は必ずしも遅延の増加を意味しない。結果的に、偶数行を削除しないＢＬＣアレイと削除したＢＬＣアレイの加算器の遅延は同等となる。尚且つ、縮小したＢＬＣアレイによる加算器はトランジスタ数及び配線の単純さにおいて優れている。
【０４０７】
６．３．４  ３値符号の他の割り当て
３値符号の２進数表現を変えることによって、入力段の論理回路がより洗練されたものになる場合がある。即ち、別の表現の割り当て方をすれば、入力段に限らず、２分木の構成要素の論理回路も変わり得る。
【０４０８】
ここで、改めて上述した割り当て方を、
｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝
と表記する。”Ｑ”に対して２つの２進数表現が割り当てられているが、これは、Ｑ＝｛０＊｝であることを意味している。”＊”はドントケアである。
【０４０９】
３値符号｛Ｑ，Ｙ，Ｎ｝に、４通りの２進数の表現｛００，０１，１１，１０｝を割り当てる場合、余った１つの表現をどうするかによって、幾つかの系統に分かれる。図４４及び図４５には、上述した割り当てを含む３値符号２分木の代表的な４つの系統と、そのＫ論理関数及びＫ論理回路を示す。
【０４１０】
先ず、図４４（ａ）に示す｛００，０１，１１，１０｝＝｛Ｙ，Ｆ，Ｑ，Ｎ｝割り当てでは、Ｋ論理関数は次式の如くなる。尚、”Ｆ”は禁止（Forbidden ）を意味する。
Ｔ１＝Ｈ１・（＾Ｈ０＋Ｌ１）
Ｔ０＝Ｈ０・Ｌ０
【０４１１】
また、Ｋ論理回路は、符号Ｈが符号Ｌに対して優越する関係にある場合に、符号Ｈ０の否定である符号＾Ｈ０及び符号Ｌ１の論理和と符号Ｈ１との論理積をとって符号Ｔ１として出力する複合論理ゲート回路（第９の複合論理ゲート手段）ＧＣ９と、符号Ｈ０及び符号Ｌ０の論理積をとって符号Ｔ０として出力する論理積ゲート回路ＧＡ１とを備えて構成されている。
【０４１２】
次に、図４４（ｂ）に示す｛００，０１，１１，１０｝＝｛Ｆ，Ｙ，Ｑ，Ｎ｝割り当てでは、Ｋ論理関数は次式の如くなる。
Ｔ１＝＾Ｈ０＋Ｈ１・Ｌ１
Ｔ０＝＾Ｈ１＋Ｈ０・Ｌ０
【０４１３】
また、Ｋ論理回路は、符号Ｈが符号Ｌに対して優越する関係にある場合に、符号Ｈ１及び符号Ｌ１の論理積と符号Ｈ０の否定である符号＾Ｈ０との論理和をとって符号Ｔ１として出力する複合論理ゲート回路（第７の複合論理ゲート手段）ＧＣ７と、符号Ｈ０及び符号Ｌ０の論理積と符号Ｈ１の否定である符号＾Ｈ１との論理和をとって符号Ｔ０として出力する複合論理ゲート回路（第８の複合論理ゲート手段）ＧＣ８とを備えて構成されている。
【０４１４】
次に、図４５（ａ）に示す｛００，０１，１１，１０｝＝｛Ｙ，Ｆ，Ｎ，Ｑ｝割り当てでは、Ｋ論理関数は次式の如くなる。
Ｔ１＝Ｈ０＋Ｈ１・Ｌ１
Ｔ０＝Ｈ０＋Ｈ１・Ｌ０
【０４１５】
また、Ｋ論理回路は、符号Ｈが符号Ｌに対して優越する関係にある場合に、
符号Ｈ１及び符号Ｌ１の論理積と符号Ｈ０との論理和をとって符号Ｔ１として出力する複合論理ゲート回路（第１の複合論理ゲート手段）ＧＣ１と、符号Ｈ１及び符号Ｌ０の論理積と符号Ｈ０との論理和をとって符号Ｔ０として出力する複合論理ゲート回路（第２の複合論理ゲート手段）ＧＣ２と備えて構成されている。
【０４１６】
６．３．５  実施例の変形
更に、図４５（ｂ）に示す｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てについては、上述した実施例等の展開において使用した割り当てであり、比較のために図示したものである。即ち、｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てによる比較器及び加算器の実施例は上述の通りである。ここで、｛Ｙ，Ｆ，Ｎ，Ｑ｝割り当てによる比較器及び加算器を考える場合でも、同様にして、図４５（ａ）をＫ論理回路として２分木を形成すればよい。２分木の構造、縮小ＢＬＣアレイの構造自体は、同一である。但し、比較器及び加算器の入力段、加算器の和の生成回路等は、これに適した論理回路構成のものを使用する必要がある。図４６にこれらの回路例を示す。
【０４１７】
図４６（ａ）は、比較器を｛００，０１，１１，１０｝＝｛Ｙ，Ｆ，Ｎ，Ｑ｝割り当てにより構成する場合の入力段である比較の３値符号生成回路ＣＧＣａの回路図である。同図において、比較の３値符号生成回路ＣＧＣａは、ｎビットの各桁（Ｘｉ，Ｙｉ；ｉ＝０〜ｎ−１）について、桁値Ｘｉと桁値Ｙｉの否定論理ゲート回路ＧＮ１１による否定との否定論理積をとって符号Ｔi,1 として出力する否定論理積ゲート回路ＧＮＡ１１と、桁値Ｘｉと桁値Ｙｉの否定論理ゲート回路ＧＮ１１による否定との否定論理和をとって符号Ｔi,0 として出力する否定論理和ゲート回路ＧＮＯ１１とを備えた構成である。
【０４１８】
また、図４６（ｂ）は、加算器を｛００，０１，１１，１０｝＝｛Ｙ，Ｆ，Ｎ，Ｑ｝割り当てにより構成する場合の入力段である和の３値符号生成回路ＣＧＡａの回路図である。同図において、和の３値符号生成回路ＣＧＡａは、ｎビットの各桁（Ｘｉ，Ｙｉ；ｉ＝０〜ｎ−１）について、桁値Ｘｉ及び桁値Ｙｉの否定論理積をとって符号Ｔi,1 として出力する否定論理積ゲート回路ＧＮＡ１２と、桁値Ｘｉ及び桁値Ｙｉの否定論理和をとって符号Ｔi,0 として出力する否定論理和ゲート回路ＧＮＯ１２とを備えた構成である。
【０４１９】
また、図４６（ｃ）及び（ｄ）は、３値符号２分木を｛００，０１，１１，１０｝＝｛Ｙ，Ｆ，Ｎ，Ｑ｝割り当てにより構成する場合であって、極性最適化を施す場合の上位優先決定ノードとなる正論理入力・負論理出力のＫ論理回路ＫＬａＰＮ及び負論理入力・正論理出力のＫ論理回路ＫＬａＮＰの回路図である。
【０４２０】
図４６（ｃ）において、正論理入力・負論理出力のＫ論理回路ＫＬａＰＮは、上位の判断結果に起因する符号Ｔi 及び下位の判断結果に起因する符号Ｔj を入力とするとき、符号Ｔi,1 及び符号Ｔj,1 の論理積と符号Ｔi,0 との否定論理和をとって符号＾Ｔij,1として出力する複合論理ゲート回路ＧＣ３と、符号Ｔi,1 及び符号Ｔj,0 の論理積と符号Ｔi,0 との否定論理和をとって符号＾Ｔij,0として出力する複合論理ゲート回路ＧＣ４とを備えた構成である。
【０４２１】
図４６（ｄ）において、負論理入力・正論理出力のＫ論理回路ＫＬａＮＰは、上位の判断結果に起因する符号＾Ｔi 及び下位の判断結果に起因する符号＾Ｔj を入力とするとき、符号＾Ｔi,1 及び符号＾Ｔj,1 の論理和と符号＾Ｔi,0 との否定論理積をとって符号Ｔij,1として出力する複合論理ゲート回路ＧＣ５と、符号＾Ｔi,1 及び符号＾Ｔj,0 の論理和と符号＾Ｔi,0 との否定論理積をとって符号Ｔij,0として出力する複合論理ゲート回路ＧＣ６とを備えた構成である。
【０４２２】
更に、図４６（ｅ）は、加算器を｛００，０１，１１，１０｝＝｛Ｙ，Ｆ，Ｎ，Ｑ｝割り当てにより構成する場合の和生成の部分回路図であって、図６０の回路構成図における和生成回路に置き換わるものである。同図において、奇数ビット及び偶数ビットの和を生成する部分回路は、奇数ビットの和の３値符号生成回路（入力段）からの出力符号Ｔi,1 及び＾符号Ｔi,0 の否定論理積をとる否定論理積ゲート回路ＧＡ２１と、偶数ビットの和の３値符号生成回路（入力段）からの出力符号＾Ｔj,1 及び符号Ｔj,0 の否定論理和をとる否定論理和ゲート回路ＧＮＯ２１と、否定論理和ゲート回路ＧＮＯ２１の出力が”１”のときに偶数ビットへの桁上げを、該出力が”０”のときに偶数ビットの和の３値符号生成回路からの出力符号＾Ｔj,1 をそれぞれ選択したものの否定をとって奇数ビットへの桁上げ信号として出力するセレクタＳＬ１１と、否定論理積ゲート回路ＧＡ２１の出力とセレクタＳＬ１１の出力（奇数ビットへの桁上げ）との排他的論理和をとって奇数ビットの和の結果として出力する排他的論理和ゲート回路ＧＸ１１と、否定論理和ゲート回路ＧＮＯ２１の出力と偶数ビットへの桁上げ信号との排他的論理和をとって偶数ビットの和の結果として出力する排他的論理和ゲート回路ＧＸ１２とを備えた構成である。
【０４２３】
以上のように、本発明の演算装置及びその演算方法では、設計者が実現したい処理を十分考慮し適切な３値符号生成質問を定義したならば、後は最も都合の良い３値符号２分木の系統を選べばよく、処理内容に合わせた系統を選択することによって、適切な３値符号２分木状の演算装置及びその演算方法を実現することが可能となる。
【０４２４】
〔第５実施例〕
６．４      減算器の実施例
６．４．１  差の３値符号生成
次に、桁借りが起こるか否かを判定する３値符号２分木を形成するには、「４．２．３  減算の桁借りの場合」で述べた判断の内容をもとに、差の３値符号生成質問を以下の如く定義すれば良い。
【０４２５】
差の３値符号生成質問：「同位桁の２数の差（Ｘｉ−Ｙｉ）は、
負になりますか（即ち、桁借りが起こる。Ｘｉ＜Ｙｉ）（Ｙｅｓ）？、
正になりますか（即ち、桁借りが起こらない。Ｘｉ＞Ｙｉ）（Ｎｏ）？
０になりますか（即ち、１つ下の位に依存するので分からない。
Ｘｉ＝Ｙｉ）（Ｑ）？」
【０４２６】
この質問をｎビット２進数の減算に当てはめると、図４７（ａ）のような論理関数の真理値表を得て、さらに論理関数
Ｔi,1 ＝Ｘｉ(+) Ｙｉ
Ｔi,0 ＝Ｙｉ                                            …（６）
を得る。従って、（６）式より、減算器の入力段となる差の３値符号生成回路は図４７（ｂ）に示す如くなる。
【０４２７】
即ち、図４７（ｂ）において、減算器の入力段となる判断ノードは、桁値Ｘｉ及び桁値Ｙｉの排他的論理和をとって符号Ｔi,1 として出力する排他的否定論理和ゲート回路ＧＸ１と、桁値Ｙｉを符号Ｔi,0 として出力する接続線ＳＧＳとを備えた差の３値符号生成回路ＣＧＳｉ（ここにｉは，ｉ＝０〜ｎ−１）によって実現される。
【０４２８】
本発明に係る減算器の入力段に用いる差の３値符号生成回路は、従来の減算器のように加算器の入力段にインバータを付加した構成ではなく、後述のように加算器の入力段（和の３値符号生成回路）とゲート数及び信号伝搬遅延が同等の構成でありながら、内部の論理として差を求める論理演算の一部を含んでいる。従って、ゲート数の増加や信号伝搬遅延の増大を招くことなく、理想的な構成で減算器を実現することが可能である。更に、出力段の差生成で行うべき論理演算を含むことから、出力段の論理回路が簡単になり、より少ないゲート数で実現できる。
【０４２９】
尚、差の３値符号生成質問は２進数に限らず、任意のＲ進数について適応できる。何故なら、多値論理回路やアナログ回路のようなＲ進表現が可能な回路方式を用いて、この３値符号生成質問に沿うような差の３値符号生成回路を実現することができれば、あとは加算器におけるＢＬＣアレイに相当する３値符号２分木のＢＬＢアレイによって、各桁への桁借りＢｉを生成できるからである。差生成の為に、（Ｘｉ−Ｙｉ−Ｂｉ）を実現する回路（そのＲ進数における１桁分の減算器）を別途用意し、これと組み合わせれば、Ｒ進数減算器となる。
【０４３０】
６．４．２  ビット０の確定的性質
「４．２．３  減算の桁借りの場合」で述べたように、桁借りが起こるか否か？という質問に対し、最終結論で「依存するので分からない。」と答えることは有りえない。何故なら、ビット０には確定的な性質があり、答えが必ず”Ｙｅｓ”か”Ｎｏ”のどちらかになるからである。ビット０においては、下位桁に対する依存性はない。依存しないので分からないはずはなく、”Ｑ”と答えることはない。これに基づいたビット０の３値符号生成の真理値表を図４８（ａ）に示す。ここで、Ｂｉｎは外部からの桁借り入力である。
【０４３１】
真理値表から、符号Ｔ0,1 が常に”１”となっていることが明らかである。このような入力に関わらず常に一定の値を取る出力は削除することができる。この結果として得られる、ビット０の差の３値符号生成回路ＣＧＳ０を図４８（ｂ）に示す。
【０４３２】
図４８（ｂ）において、ビット０の差の３値符号生成回路ＣＧＳ０は、桁値Ｘ０の否定論理ゲート回路ＧＮ２１による否定と桁値Ｙ０との否定論理和をとる否定論理和ゲート回路ＧＮＯ２１と、桁値Ｘ０の否定論理ゲート回路ＧＮ２１による否定と桁値Ｙ０との否定論理積をとる否定論理積ゲート回路ＧＮＡ２１と、当該減算器への桁借り入力Ｂｉｎが”１”をとるとき否定論理和ゲート回路ＧＮＯ２１の出力を、該桁借り入力Ｂｉｎが”０”をとるとき否定論理積ゲート回路ＧＮＡ２１の出力を、それぞれ選択したものの否定をとり符号Ｔ0,0 として出力するセレクタ（選択手段）ＳＬ２１とを有して構成され、符号Ｔ0,1 を出力しない。
【０４３３】
また、符号Ｔ0,1 が常に”１”であることを利用して、Ｋ論理回路ＫＬの冗長な論理を削除することができる。減算器における削除前のＫ論理回路の２分木を図４９（ａ）に示す。常に”１”となる信号（図中、太線）が次々と伝搬していくことが分かる。このような常に一定の値を取る経路上の論理は、削除しても差し支えない。従って、図４９（ｂ）に示すように、冗長な論理を削除し、単純化されたＫ論理回路ＫＬＲを用いた２分木を得る。
【０４３４】
図４９（ｂ）において、Ｋ論理回路の内、２数のＬＳＢについての桁借りの存否判断を行う差の３値符号生成回路ＣＧＳ０が本来出力すべき符号Ｔ0,1 に起因するＫ論理回路は、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、符号Ｔi,1 が”０”をとるとき符号Ｔj,0 を、それぞれ選択して符号Ｔij,0として出力するセレクタ（選択手段）を備えた単純化したＫ論理回路ＫＬＲによって実現され、符号Ｔij,1を出力しない。尚、２分木の根となるＫ論理回路ＫＬＲの出力符号が”１”ならば「桁借り出力有り」と、該出力符号が”０”ならば「桁借り出力無し」と、それぞれ解釈される。
【０４３５】
６．４．３  桁借り生成２分木の構成
（桁借り生成２分木の場合）
差の３値符号生成回路ＣＧＳｉ（ｉ＝０〜ｎ−１）を葉とし、Ｋ論理回路ＫＬまたはＫＬＲを構成要素として形成される２分木によって、桁借りを生成する２分木を実現できる。具体例として、８ビットの場合を図５０に示す。ビット０からの信号が伝搬するＫ論理回路は単純化されたＫ論理回路ＫＬＲである。また、単純化されたＫ論理回路ＫＬＲの出力は１ビットである。
【０４３６】
図５０において、８ビット２進数（Ｘ，Ｙ）の桁借り生成２分木は、判断ノードとしての差の３値符号生成回路ＣＧＳ０〜ＣＧＳ７と、上位優先決定ノードとしてのＫ論理回路ＫＬＲ１１，ＫＬ２１，ＫＬＲ２２，ＫＬ３１〜ＫＬ３３，ＫＬＲ３４とを有して構成し、差の３値符号生成回路ＣＧＳ０〜ＣＧＳ７を葉、Ｋ論理回路ＫＬＲ１１，ＫＬ２１，ＫＬＲ２２，ＫＬ３１〜ＫＬ３３，ＫＬＲ３４を葉以外の他のノードとした３値符号２分木で問題をモデル化している。尚、葉となる差の３値符号生成回路ＣＧＳ０〜ＣＧＳ７、並びに、２分木において同じ深さにあるＫ論理回路ＫＬＲ１１、Ｋ論理回路ＫＬ２１，ＫＬＲ２２及びＫ論理回路ＫＬ３１〜ＫＬ３３，ＫＬＲ３４は、それぞれ同時に実行する。
【０４３７】
図５０の具体例では、８ビットの２数の減算で生じる桁借り信号Ｂｏｕｔ（外部出力）を生成する２分木を示した。一般に、ビットｎへの桁借り信号を生成するにはビット（ｎ−１）からビット０までを範囲とする２分木が必要となる。
【０４３８】
以上のように、本実施例の減算器では、８ビット２進数（Ｘ，Ｙ）の減算において、差の３値符号生成回路（判断ノード）ＣＧＳｉを排他的論理和ゲート回路ＧＸ２１及び接続線ＳＧＳにより実現し、２分木の葉となる差の３値符号生成回路ＣＧＳｉにより減算における３値符号を生成するよう構成することで、２進数減算器の桁借り先見回路を実現できる。また、差の３値符号生成回路の論理自体も単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０４３９】
（桁借り生成２分木の全体構成：ＢＬＢアレイ）
ビット７への桁借りを生成する２分木を形成したのと同様に、各ビットへの桁借りを生成する２分木を各ビット毎に形成し、重ね合せると図５１のようになる。
【０４４０】
図５１では、差の３値符号生成回路及びＫ演算子を実現するＫ論理回路がアレイ状に配置されている。これが加算器におけるＢＬＣアレイに相当する３値符号２分木のＢＬＢアレイである。
【０４４１】
図５１において、ＢＬＢアレイの構成は、各桁値Ｘｉ，Ｙｉに基づいて判断結果として３値のいずれかを出力するｎ＝８個の差の３値符号生成回路（判断ノード）ＣＧＳ０〜ＣＧＳ７と、行が各桁に対応する８行３列（ｍ＝３はｌｏｇ2 ８＝３として得られる）のＫ論理回路マトリクスとを有して構成されている。Ｋ論理回路マトリクスについて、第１列のＫ論理回路群は、第０桁の差の３値符号生成回路ＣＧＳ０の判断結果をそのまま伝搬させるダミーノードとしての第０行のＫ論理回路ＫＬＤ１０と、第１行の単純化したＫ論理回路ＫＬＲ１１と、第２行から第７行までのＫ論理回路ＫＬ１２〜ＫＬ１７とを備え、第２列のＫ論理回路群は、ダミーノードとしての第０行及び第１行のＫ論理回路ＫＬＤ２０，ＫＬＤ２１と、第２行及び第３行の単純化したＫ論理回路ＫＬＲ２２，ＫＬＲ２３と、第４行から第７行までのＫ論理回路ＫＬ２４〜ＫＬ２７とを備え、第３列のＫ論理回路群は、ダミーノードとしての第０行から第３行までのＫ論理回路ＫＬＤ３０〜ＫＬＤ３３と、第４行から第７行までの単純化したＫ論理回路ＫＬＲ３４〜ＫＬＲ３７とを備えて構成されている。尚、８個の判断ノード、並びに、各列のＫ論理回路群は、それぞれ同時に実行される。また、第３列の第０行から第７行までのＫ論理回路の出力符号は、それぞれ第１桁から第７桁までの桁借りＢ１〜Ｂ７及び外部への桁借り出力Ｂｏｕｔとして、該出力符号が”１”ならば「桁借り出力有り」と、該出力符号が”０”ならば「桁借り出力無し」と、それぞれ解釈される。
【０４４２】
実際の論理回路の設計においては、ＣＭＯＳ論理回路の性質を考慮し、極性最適化という技法が用いられる。ここで、「極性最適化」とは、正論理入力・正論理出力の論理回路が多段に縦属接続されている構造を、正論理入力・負論理出力の段（ＰＮ段）と負論理入力・正論理出力の段（ＮＰ段）が交互に縦属接続される構造に変換する技法である。この極性最適化の技法を用いることによって、冗長なトランジスタを削減し、トランジスタ数・動作速度を改善できる。
【０４４３】
ここに示した本実施例の減算器にも極性最適化を行うことができる。即ち、正論理入力・正論理出力のＫ論理回路ＫＬに極性最適化を行って、図５２（ａ）に示す正論理入力・負論理出力のＫ論理回路ＫＬＰＮと図５２（ｂ）に示す負論理入力・正論理出力のＫ論理回路ＫＬＮＰを得る。
【０４４４】
図５２（ａ）において、正論理入力・負論理出力のＫ論理回路ＫＬＰＮは、符号Ｔi,1 及び符号Ｔj,1 の否定論理和をとって符号＾Ｔij,1として出力する否定論理和ゲート回路ＧＮＯ１と、符号Ｔi,1 が”１”をとるとき符号Ｔi,0 を、符号Ｔi,1 が”０”をとるとき符号Ｔj,0 を、それぞれ選択したものの否定をとり符号＾Ｔij,0として出力するセレクタ（第２選択手段）ＳＬ２とを備えて構成されている。
【０４４５】
図５２（ｂ）において、負論理入力・正論理出力のＫ論理回路ＫＬＮＰは、符号＾Ｔi,1 及び符号＾Ｔj,1 の否定論理積をとって符号Ｔij,1として出力する否定論理積ゲート回路ＧＮＡ１と、符号＾Ｔi,1 が”０”をとるとき符号＾Ｔi,0 を、符号＾Ｔi,1 が”１”をとるとき符号＾Ｔj,0 を、それぞれ選択したものの否定をとり符号Ｔij,0として出力するセレクタ（第３選択手段）ＳＬ３とを備えて構成されている。
【０４４６】
これら正論理入力・負論理出力のＫ論理回路ＫＬＰＮ及び負論理入力・正論理出力のＫ論理回路ＫＬＮＰを、図５１のＢＬＢアレイに対して用れば、図５３に示すような極性最適化を施したＢＬＢアレイを得る。尚、極性最適化を施した場合、ダミーノードは論理反転を行う反転ダミーノード（インバータ）に置き換えられる。
【０４４７】
図５４において、極性最適化されたＢＬＢアレイの構成は、各桁値Ｘｉ，Ｙｉに基づいて判断結果として３値のいずれかを出力するｎ＝８個の差の３値符号生成回路（判断ノード）ＣＧＳ０〜ＣＧＳ７と、行が各桁に対応する８行３列（ｍ＝３はｌｏｇ2 ８＝３として得られる）のＫ論理回路マトリクスとを有して構成されている。Ｋ論理回路マトリクスについて、第１列のＫ論理回路群は、第０桁の差の３値符号生成回路ＣＧＳ０の判断結果を反転して伝搬させるダミーノードとしての第０行のＫ論理回路ＫＬＤＰＮ１０と、第１行の単純化したＫ論理回路ＫＬＲＰＮ１１と、第２行から第７行までのＫ論理回路ＫＬＰＮ１２〜ＫＬＰＮ１７とを備え、第２列のＫ論理回路群は、反転ダミーノードとしての第０行及び第１行のＫ論理回路ＫＬＤＮＰ２０，ＫＬＤＮＰ２１と、第２行及び第３行の単純化したＫ論理回路ＫＬＲＮＰ２２，ＫＬＲＮＰ２３と、第４行から第７行までのＫ論理回路ＫＬＮＰ２４〜ＫＬＮＰ２７とを備え、第３列のＫ論理回路群は、反転ダミーノードとしての第０行から第３行までのＫ論理回路ＫＬＤＰＮ３０〜ＫＬＤＰＮ３３と、第４行から第７行までの単純化したＫ論理回路ＫＬＲＰＮ３４〜ＫＬＲＰＮ３７とを備えて構成されている。尚、８個の判断ノード、並びに、各列のＫ論理回路群は、それぞれ同時に実行する。また、第３列の第０行から第７行までのＫ論理回路の出力符号は、ｍ＝３（奇数）であるので、それぞれ第１桁から第７桁までの桁借りＢ１〜Ｂ７及び外部への桁借り出力Ｂｏｕｔとして、該出力符号が”０”ならば「桁借り出力有り」と、該出力符号が”１”ならば「桁借り出力無し」と、それぞれ解釈される。
【０４４８】
以上のように、本実施例のＢＬＢ減算方式のＢＬＢ減算器では、ＬＳＢ（ビット０）について確定的な性質を利用して、ＬＳＢの桁借り存否判断を行う差の３値符号生成回路ＣＧＳ０について桁借り入力Ｂｉｎを反映させるように構成することで、後段に続くＫ値論理回路の２分木構造を単純化させることができる。これはゲート数及び面積の点で優れている。また、Ｋ論理関数を具現するＫ値論理回路の２分木においても、セレクタのみによる単純化された構成のＫ値論理回路ＫＬＲを備えることによって、論理的に冗長な回路を削除することができ、トランジスタ数の少ない２分木を形成することが可能である。更に、本実施例によるＢＬＢ減算方式の減算器では、複合論理ゲート回路（或いは複合論理ゲート回路の論理関数）を持たず、複合論理ゲート回路の不利な側面を持っていないことから、高速化に有利である。また、３値符号を生成する差の３値符号生成回路ＣＧＳも単純で、より少ないゲート数（トランジスタ数）で実現可能である。
【０４４９】
（差の生成）
最終的な演算結果である差の生成は、同位桁の差（Ｘｉ−Ｙｉ）（ｉ＝０〜７）に、ビット（ｉ−１）からビットｉへの桁借りＢｉを更に引くことによって得られる。例えば、ビット７の差出力Ｄ７を求める回路を図５４に示す。尚、図５４は、図５１のＢＬＢアレイに付加される差の生成段を説明するもので、同図（ａ）ではビット７の差出力Ｄ７を、同図（ｂ）ではビット０の差出力Ｄ０をそれぞれ生成する部分回路図を示している。
【０４５０】
ビット７の和出力Ｓ７は同位桁の差（Ｘ７−Ｙ７）に、ビット６からビット７への桁借りＢ７を更に引くことによって得られる。
0003728858.tif 000021
【０４５１】
即ち、ビット６からビット７への桁借りＢ７はビット６からビット０までを範囲とする２分木によって生成される。この２分木の出力とＸ７(+) Ｙ７との排他的論理和（ＥＸＯＲ）を取ることにより、最終的なビット７の差出力Ｄ７が得られる。
【０４５２】
３値符号２分木の優れた特徴として、Ｘ７(+) Ｙ７の排他的論理和演算が差の３値符号生成回路ＣＧＳｉの内に含まれていることが挙げられる。但し、この性質が得られるのは｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおける３値符号生成の場合である。一般に３値符号の表現の割り当て方を変えれば、差の３値符号生成回路の構成も変わる。従って、差の生成を行う論理回路もそれに応じた適切なものを用いる必要がある。但し、２分木の構造自体に変化はない。
【０４５３】
差を生成するために、図５１のＢＬＢアレイに対して付加すべき構成は、以下の如くなる。即ち、桁値Ｘ０及び桁値Ｙ０の排他的論理和をとる第０桁の排他的論理和ゲート回路ＧＸＫ０、並びに、第０桁の排他的論理和ゲート回路ＧＸＫ０の出力と桁借り入力Ｂｉｎとの排他的論理和をとって第０桁の差の結果Ｄ０とする第０行の排他的論理和ゲート回路ＧＸＤ０と、第１桁から第７桁までの差の３値符号生成回路ＣＧＳ１〜ＣＧＳ７の出力符号Ｔi,1 とＫ論理回路マトリクスの第３列の第０行から第６行までのＫ論理回路ＫＬＤ３０〜ＫＬＤ３３，ＫＬＲ３４〜ＫＬＲ３６の出力符号とのそれぞれの排他的論理和をとって第１桁から第７桁までの差の結果Ｄ１〜Ｄ７とする第１行から第７行までの排他的論理和ゲート回路ＧＸＤ１〜ＧＸＤ７とを備えた差生成回路とを図５１に対して付加すれば、ＢＬＢ減算方式の減算器を構成することができる。
【０４５４】
図５３の極性最適化を施した構成に対しても、同様に、桁値Ｘ０及び桁値Ｙ０の排他的論理和をとる第０桁の排他的論理和ゲート回路ＧＸＫ０、並びに、第０桁の排他的論理和ゲート回路ＧＸＫ０の出力と桁借り入力Ｂｉｎとの排他的論理和をとって第０桁の差の結果Ｄ０とする第０行の排他的論理和ゲート回路ＧＸＤ０と、第１桁から第７桁までの差の３値符号生成回路ＣＧＡ１〜ＣＧＡ７の出力符号Ｔi,1 と第３列の第０行から第６行までのＫ論理回路ＫＬＤＰＮ３０〜ＫＬＤＰＮ３３，ＫＬＲＰＮ３４〜ＫＬＲＰＮ３６の出力符号の否定とのそれぞれの排他的論理和をとって第１桁から第７桁までの差の結果Ｄ１〜Ｄ７とする第１行から第７行までの排他的論理和ゲート回路とを備えた差生成回路とを付加すれば、極性最適化を図ったＢＬＢ減算方式の減算器を構成することができる。
【０４５５】
以上のように、本実施例の減算器では、｛００，０１，１１，１０」＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおけるＫ論理回路の２分木を用いた場合、各桁Ｘｊ，Ｙｊ（ｊ＝１〜ｎ−２）についての桁借りの存否判断を行う判断ノードに、桁値Ｘｊ及び桁値Ｙｊの排他的論理和をとって符号Ｔj,1 として出力する排他的論理和ゲート回路ＧＸ２１を含んでいることから、該出力符号Ｔj,1 によって各桁（Ｘｊ，Ｙｊ）についての排他的論理和を得て、より簡単な構成で差を生成することが可能である。
【０４５６】
（縮小ＢＬＢアレイ）
しかしながら、図５１及び図５３に示したＢＬＢアレイは、トランジスタ数があまりにも多い。そこで、ＢＬＢアレイのゲート数を更に削減するために、ＢＬＢアレイの偶数行を削除し、図５５に示すような、縮小されたＢＬＢアレイを用いて減算器を実現する。
【０４５７】
縮小ＢＬＢアレイは、偶数ビットへの桁借り信号Ｂ２，Ｂ４，Ｂ６，Ｂｏｕｔを生成するのみであり、奇数ビットへの桁借り信号Ｂ１，Ｂ３，Ｂ５，Ｂ７は直接得られない。
【０４５８】
図５５において、縮小ＢＬＢアレイの構成は、各桁値Ｘｉ，Ｙｉに基づいて判断結果として３値のいずれかを出力するｎ＝８個の差の３値符号生成回路（判断ノード）ＣＧＳ０〜ＣＧＳ７と、行が奇数の各桁に対応する４行３列（ｍ＝３はｌｏｇ2 ８＝３として得られる）のＫ論理回路マトリクスとを有して構成されている。Ｋ論理回路マトリクスについて、第１列のＫ論理回路群は、第１行の単純化したＫ論理回路ＫＬＲ１１と、第３行，第５行及び第７行のＫ論理回路ＫＬ１３，ＫＬ１５及びＫＬ１７とを備え、第２列のＫ論理回路群は、ダミーノードとしての第１行のＫ論理回路ＫＬＤ２１と、第３行の単純化したＫ論理回路ＫＬＲ２３と、第５行及び第７行のＫ論理回路ＫＬ２５，ＫＬ２７とを備え、第３列のＫ論理回路群は、ダミーノードとしての第１行及び第３行のＫ論理回路ＫＬＤ３１，ＫＬＤ３３と、第５行及び第７行の単純化したＫ論理回路ＫＬＲ３５，ＫＬＲ３７とを備えて構成されている。尚、８個の判断ノード、並びに、各列のＫ論理回路群は、それぞれ同時に実行される。
【０４５９】
また図５６は、図５５の縮小ＢＬＢアレイに付加される差の生成段を説明するもので、同図（ａ）ではビット７及びビット６の差出力Ｄ７及びＤ６を、同図（ｂ）ではビット０及びビット１の差出力Ｄ０及びＤ１をそれぞれ生成する部分回路図を示している。
【０４６０】
差を生成するために、図５５の縮小ＢＬＢアレイに対して付加すべき構成は、以下の如くなる。即ち、桁値Ｘ０及び桁値Ｙ０の排他的論理和をとる第０桁の排他的論理和ゲート回路ＧＸＫ０と、差の生成段とを備えている。ここに、差の生成段は、第０桁の排他的論理和ゲート回路ＧＸＫ０の出力と桁借り入力Ｂｉｎとの排他的論理和をとって第０桁の差の結果Ｄ０とする第０行の排他的論理和ゲート回路ＧＸＤ０と、第０桁の差の３値符号生成回路ＣＧＳ０の出力符号Ｔ0,0 と第１桁の差の３値符号生成回路ＣＧＳ１の出力符号Ｔ1,1 との排他的論理和をとって第１桁の差の結果Ｄ１とする第１行の排他的論理和ゲート回路ＧＸＤ１と、第ｆ桁の差の３値符号生成回路ＣＧＳｆ（ｆ＝２〜７までの偶数）の出力符号Ｔf,1 が”１”をとるとき該行への入力桁値ＸｆまたはＹｆを、出力符号Ｔf,1 が”０”をとるとき第ｆ−１行のＫ値論理回路の出力符号を、それぞれ選択して第ｆ＋１桁への桁借りとして出力する第ｆ行のセレクタ（桁借り生成手段）ＳＬＫｆ（図にはＳＬＫ７のみ表示）と、第ｆ桁の差の３値符号生成回路ＣＧＳｆの出力符号Ｔf,1 と第ｆ−１行のＫ値論理回路の出力符号との排他的論理和をとって第ｆ桁の差の結果Ｄｆとする第ｆ行の排他的論理和ゲート回路ＧＸＤｆと、第ｆ＋１桁の差の３値符号生成回路ＣＧＳｆ＋１の出力符号Ｔf+1,1 と第ｆ行のセレクタＳＬＫｆの出力との排他的論理和をとって第ｆ＋１桁の差の結果Ｄｆ＋１とする第ｆ＋１行の排他的論理和ゲート回路ＧＸＤｆ＋１とを備えて構成されている。
【０４６１】
以上のように、本実施例の縮小したＢＬＢ減算方式の減算器では、ＢＬＢアレイの偶数行を削除し、ゲート数の削減を図った縮小ＢＬＢアレイを用いることによって、ＢＬＢアレイのゲート数とＢＬＢアレイに数多く存在する距離の長い配線を半分に減らすことが可能である。一方で演算段数が１段増えてしまうが、ＢＬＢアレイの素子数及び配線が半減したためＢＬＢアレイの構造がシンプルとなって遅延を小さくする効果が生じることとなり、段数の増加は必ずしも遅延の増加を意味しない。結果的に、偶数行を削除しないＢＬＢアレイと削除したＢＬＢアレイの減算器の遅延は同等となる。尚且つ、縮小したＢＬＢアレイによる減算器はトランジスタ数及び配線の単純さにおいて優れている。
【０４６２】
６．４．４  ３値符号２分木の減算器への適用の効果
従来の減算器は、加算器の入力段にインバータを付加した構成であり、その分ゲート数・遅延が増加するという欠点を持っていた。本発明に係る３値符号２分木を用いた減算器はそのような欠点を持っていない。ここでは、加算器との差異を明確にして、従来の減算器との比較を行う。
【０４６３】
先ず、入力段の３値符号生成回路については、図４７（ｂ）に示した減算器における差の３値符号生成回路ＣＧＳと図１３（ｂ）に示した加算器における和の３値符号生成回路ＣＧＡとを比較して明らかなように、両者の違いは、３値符号生成回路中にある論理ゲート回路が排他的否定論理和ＥＸＮＯＲ（加算器）か排他的論理和ＥＸＯＲ（減算器）かという点だけである。現在の集積回路設計技術においては、図５７に示すように、排他的否定論理和ＥＸＮＯＲ（同図（ａ）参照））と排他的否定論理和ＥＸＯＲ（同図（ｂ）参照）は、トランスファーゲートのゲートに対する結線が若干異なるだけで、回路構造は全く同じである。即ち、入力段の３値符号生成回路のゲート数及び信号伝搬遅延については、加算器と減算器の間で差はない。従って、本実施例の３値符号２分木を適用した減算器は、従来の加算器の入力段にインバータを付加した構成の減算器と比較して、インバータを付加することなく実現され、ゲート数の増加及び信号伝搬遅延の増大という欠点を持つことなく実現可能である。
【０４６４】
〔第６実施例〕
６．５      差の絶対値演算器の実施例
６．５．１  理想的な差の絶対値演算器の構成
上記「発明が解決しようとする課題」では、従来の差の絶対値演算器の欠点等について述べたが、理想的な差の絶対値演算器の構成として考えられるのは、（Ｘ−Ｙ）の演算過程から（Ｙ−Ｘ）の演算過程を簡単に導き出す方法である。具体的にいえば、以下のような処理ステップで与えられる。
ステップＳAA１．Ｘ＞Ｙを仮定し、（Ｘ−Ｙ）の演算を行う。
ステップＳAA２．（Ｘ−Ｙ）の結果が負になるなら、仮定は間違っていたので、
（Ｙ−Ｘ）の演算をしなければならない。
ここで、（Ｘ−Ｙ）の演算過程から、（Ｙ−Ｘ）の演算過程に変換する。
尚、ステップＳAA２で要求される演算変換は、その手間がデータビット幅ｎに依存せず高速なもの（定数Ｃ＜ｌｏｇ2 ｎ）で、１個の減算器よりも確実に少ないゲート数で実現する必要がある。
【０４６５】
６．５．２  Ｘ−ＹとＹ−Ｘの違い
２つの２進数
Ｘ＝０１１１１１０１，  Ｙ＝００００００１０
の減算（Ｘ−Ｙ）の過程を図５８に示す。入力段で生成される３値符号は
（Ｑ，Ｎ，Ｎ，Ｎ，Ｎ，Ｎ，Ｙ，Ｎ）                        …（９）
である。（Ｙ−Ｘ）の場合はどうか？  入力段で生成される３値符号は
（Ｑ，Ｙ，Ｙ，Ｙ，Ｙ，Ｙ，Ｎ，Ｙ）                      …（１０）
である。
【０４６６】
この例が教えるのは、（Ｘ−Ｙ）と（Ｙ−Ｘ）の場合の生成される３値符号の対称性である。（９）の符号をそれぞれ、”Ｑ”は”Ｑ”に、”Ｙ”は”Ｎ”に、”Ｎ”は”Ｙ”に置換すると、（１０）が得られることが分かる。従って、この例は、３値符号を用いれば、理想的な差の絶対値演算器が驚くほど単純に実現できるのではないかという希望を抱かせる。何故なら、入力段で生成された３値符号は、３値符号２分木のＢＬＢアレイを通して各桁の桁借り生成となるのであり、入力段の３値符号が対称性を持つなら、自ずとその桁借り生成の結果も対称性を持つはずであるからである。この例では、（９）から得られる桁借り生成結果は、
（Ｎ，Ｎ，Ｎ，Ｎ，Ｎ，Ｎ，Ｙ，Ｎ）                      …（１１）
となり、（１０）から得られる桁借り生成結果は、
（Ｙ，Ｙ，Ｙ，Ｙ，Ｙ，Ｙ，Ｎ，Ｙ）                      …（１２）
となる。やはり対称性は明らかである。
【０４６７】
従って、差の絶対値演算を得る手順として、次の手順が考えられる。
ステップＳAB１．（Ｘ−Ｙ）の演算を桁借り生成まで行う。
ステップＳAB２．（Ｘ＜Ｙ）であることが判明し、
（Ｙ−Ｘ）に変更する必要がある時には、
対称性を用いて桁借り生成結果を置換する。
（Ｘ−Ｙ）のままで良い時は、桁借り生成結果もそのままとする。
（Ｘ＜Ｙ）であるかどうかの判定は、桁借り生成結果の左端の符号を見れば分かる。最大桁（左端）の符号がＹなら（Ｘ＜Ｙ）であり、Ｎなら（Ｘ＞Ｙ）である。ステップＳAB３．ステップＳAB２．で得た桁借り生成結果を減算器で使用した差の生成論理回路に入力し、差を生成する。
この値こそが差の絶対値である。
【０４６８】
しかし、この方法では必ずしも正しい結果を得ることはできない。そこで、図５９に示す別の例を考える。即ち、
Ｘ＝０１１１１１００，  Ｙ＝００００００１０
の減算（Ｘ−Ｙ）の場合、入力段で生成される３値符号は
（Ｑ，Ｎ，Ｎ，Ｎ，Ｎ，Ｎ，Ｙ，Ｎ）                      …（１３）
である。（Ｙ−Ｘ）の場合はどうか？  入力段で生成される３値符号は
（Ｑ，Ｙ，Ｙ，Ｙ，Ｙ，Ｙ，Ｎ，Ｎ）                      …（１４）
である。
（１３）と（１４）を見比べると、一見、先程の対称性が成立しているように見える。確かに、左から７つ目までは対称的である。しかし、ビット０の符号（一番右）だけは例外である。（１３）も（１４）もビット０の符号は”Ｎ”である。この非対称性は、桁借りの生成結果にまで及ぶため、先の手順では差の絶対値を得ることはできない。
【０４６９】
６．５．３  ３値符号による差の絶対値演算の手順
前述の２つの例において、前者はビット０を含めて対称性が成立していた。一方、後者はビット０に限り対称性が成り立っていなかった。前者の場合のＸ，Ｙのビット０はそれぞれ”１”，”０”で、後者の場合のＸ，Ｙのビット０は両方共”０”である。しかし、どちらの例でも生成される３値符号は同じ”Ｎ”であった。ここに、問題の本質がある。
【０４７０】
前者の例の場合、即ち、Ｘ，Ｙのビット０の数字が異なる場合、（Ｘ−Ｙ）のＸとＹを交換すればビット０における大小関係も逆転する。従って、符号”Ｎ”を符号”Ｙ”に置換するのは当然である。しかし、後者の例の場合、即ち、Ｘ，Ｙのビット０の数字が同じ場合、（Ｘ−Ｙ）のＸとＹを交換してもビット０における大小関係は変わらない。従って、符号”Ｎ”を符号”Ｙ”に置換するのは不自然である。同じ符号”Ｎ”であるにも関わらず、ＸとＹを交換した場合の対処の仕方が２通りあるため、対称性が崩れてしまっているのである。このような事態は、「（Ｘ０−Ｙ０）の演算で桁借りは起きない（”Ｎ”）。（Ｙ０−Ｘ０）の演算では桁借りが起こる（”Ｙ”）。」という場合と、「（Ｘ０−Ｙ０）の演算で桁借りは起きない（”Ｎ”）。（Ｙ０−Ｘ０）の演算でも桁借りは起きない（”Ｎ”）。」という場合を区別して扱う必要があることを示唆している。
【０４７１】
実は、単純な方法で、この事態を解決することが可能である。それはビット０の３値符号生成を、他のビットの３値符号生成と同様に行えば良いのである。ビット０以外では、（Ｘ，Ｙ）のビットがそれぞれ（０，０）／（１，１）の時は「桁借りが起きるかどうか分からない。」という意味で符号”Ｑ”を、（１，０）の時は「桁借りは起きない。」という意味で符号”Ｎ”を、（０，１）の時は「桁借りが起きる。」という意味で符号”Ｙ”を生成する。ビット０の場合、（０，０）／（１，１）の時は「（Ｘ０−Ｙ０）の演算で桁借りは起きない（”Ｎ”）。（Ｙ０−Ｘ０）の演算でも桁借りは起きない（”Ｎ”）。」 という意味で符号”Ｑ”を、（１，０）の時は「（Ｘ０−Ｙ０）の演算で桁借りは起きない（”Ｎ”）。（Ｙ０−Ｘ０）の演算では桁借りが起こる（”Ｙ”）。」 という意味で符号”Ｎ”を、（０，１）の時は符号”Ｙ”を生成すれば都合が良い。
【０４７２】
この符号の生成を、図６０に示すように、先程示した後者の例（Ｘ＝０１１１１１００，Ｙ＝００００００１０）に当てはめてみる。
（ＸーＹ）の場合、入力段で生成される３値符号は
（Ｑ，Ｎ，Ｎ，Ｎ，Ｎ，Ｎ，Ｙ，Ｑ）                      …（１５）
である。（Ｙ−Ｘ）の場合は
（Ｑ，Ｙ，Ｙ，Ｙ，Ｙ，Ｙ，Ｎ，Ｑ）                      …（１６）
となる。明らかに、３値符号の対称性が成立している。即ち、（１５）の符号をそれぞれ”Ｑ”を”Ｑ”に、”Ｙ”を”Ｎ”に、”Ｎ”を”Ｙ”に置換すると、（１６）が得られる。桁借り生成結果も同様に対称性が成立している。
【０４７３】
但し、（１５）を３値符号２分木のＢＬＢアレイに入力し、桁借りの生成結果得ようとする場合、注意が必要である。減算器で用いたＢＬＢアレイは、ビット０の確定的性質に基づいて単純化されたＢＬＢアレイであった。即ち、ビット０の３値符号生成においては符号”Ｑ”が用いられないことを利用し、内部の論理回路を単純化したものである。（１５），（１６）を見て明らかなように、差の絶対値演算においては、ビット０に符号”Ｑ”が用いられる。従って、減算器とは異なり、単純化してないＫ論理回路ＫＬのみで構成した２分木のＢＬＢアレイが必要となる。
【０４７４】
この絶対値演算用のＢＬＢアレイから得られる桁借り生成結果を解釈する場合にも、注意を払わねばならない。桁借り生成結果に符号”Ｑ”が含まれる場合、必ずそれはビット０で生成された”Ｑ”である。ビット０以外で生成された符号”Ｑ”は、下位桁の”Ｙ”／”Ｎ”で必ず打ち消されてしまうからである。ビット０で生成された符号”Ｑ”は「下位桁に依存するので分からない」という意味を表しているのではない。前述したように、「（Ｘ０−Ｙ０）の演算で桁借りは起きない（”Ｎ”）。（Ｙ０−Ｘ０）の演算でも桁借りは起きない（”Ｎ”）。」 ことを意味している。従って、最終的な桁借り生成の場合は、符号”Ｑ”を符号”Ｎ”に置き換えて行う必要がある。
【０４７５】
今までは（Ｘ−Ｙ）の桁借りの生成結果から、（Ｙ−Ｘ）の桁借りの生成結果を得る方法について考察を加えてきた。では、差の絶対値はどうやったら得られるのか。１ビットの場合、以下の関係が成り立つ。
0003728858.tif 000022
これは減算器の出力段で差を生成するのと同じ関係（（６）式）を示している。即ち、差の絶対値演算の最終的な桁借り生成が得られたなら、これ以降は減算における差を求める論理回路を用いて実現できる。
【０４７６】
以上の考察を基に得られた、３値符号を用いた正しい差の絶対値を得る手順を以下に示す。
ステップＳAC１．（Ｘ−Ｙ）を仮定し、減算器の入力段の回路（差の３値符号生成論理回路）を用いて、各桁の３値符号生成を行う。
ビット０も他のビットと同様に”Ｑ”を用いた符号生成を行う。
ステップＳAC２．生成された各桁の３値符号を絶対値演算用の３値符号２分木ＢＬＣアレイに入力し、桁借り生成を行う。
ステップＳAC３．得られた桁借り生成結果の左端の符号に注目する。
左端の符号が”Ｙ”なら（Ｘ＜Ｙ）であり桁借り生成結果の符号置換を行う。
”Ｑ”なら（Ｘ＝Ｙ）であり桁借り生成結果の符号置換を行うか或いはそのままとする。
”Ｎ”なら（Ｘ＞Ｙ）であり桁借り生成結果はそのままとする。
ここでいう符号置換とは、”Ｑ”を”Ｑ”に、”Ｙ”を”Ｎ”に、
”Ｎ”を”Ｙ”にそれぞれ置き換えることである。
ステップＳAC４．ステップＳAC３の後、桁借り生成結果に符号”Ｑ”が含まれていたら”Ｎ”に置き換える。
ステップＳAC５．ステップＳAC４より得られる
最終的な桁借り生成結果の符号は”Ｙ”／”Ｎ”のみとなっている。
”Ｙ”ならＢｉ＝１、”Ｎ”ならＢｉ＝０とし、
これを差の生成回路（減算器の出力段）に入力する。
また、３値符号生成入力段で得られる（Ｘｉ(+) Ｙｉ）の値も差の生成回路に入力する。
ステップＳAC６．差の生成回路において、
（Ｘｉ(+) Ｙｉ(+) Ｂｉ）を演算し、出力する。
これこそが差の絶対値である。
【０４７７】
６．５．４  符号置換回路
前項の最後に述べた手順のステップＳAC３，ステップＳAC４での符号置換を実現する論理回路を、新たに作る必要がある。これ以外に必要となる論理回路は、第５実施例に係る減算器において得られている。
【０４７８】
即ち、ｎビット２進数における２数（Ｘ，Ｙ）の差の絶対値演算を求める演算装置は、ビット０を含む全ビットについての差の３値符号を生成する判断ノード（差の３値符号生成回路）群、並びに、上位優先決定ノードマトリクス（単純化されないＫ論理回路マトリクス）による３値符号２分木ＢＬＢアレイと、差の絶対値演算における各桁の桁借りを生成する桁借り生成部と、差の生成部とを備えた構成である。
【０４７９】
ここで、桁借り生成部は、第ｎ−１行第ｍ列のＫ論理回路から生成された第ｎ−１桁の桁借り生成結果に基づいて、２数の差（Ｘ−Ｙ）の結果について符号を判定して符号判定信号ＳＧＮを出力する符号判定回路と、符号判定回路の符号判定の結果が負若しくは負またはゼロ（符号判定信号ＳＧＮ＝１）の場合には、第ｍ列のＫ論理回路群の内、第ｎ−１行のＫ論理回路を除いた第０行から第ｎ−２行までのＫ論理回路の出力符号について、値符号”Ｑ”を値符号”Ｑ”に、値符号”Ｙ”を値符号”Ｎ”に、値符号”Ｎ”を値符号”Ｙ”にそれぞれ置換し、符号判定の結果が正またはゼロ若しくは正（符号判定信号ＳＧＮ＝０）の場合には、該符号置換を行わずにそのままし、その後、該符号置換或いはそのままとした結果出力について、それぞれ値符号”Ｑ”を値符号”Ｎ”に置換して各桁の桁借りを得る第０行から第ｎ−２行までの符号置換回路とを備えた構成である。
【０４８０】
図６１には、｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおける、第ｉ行（ｉ＝０〜ｎ−２）の符号置換回路ＳＣｉの回路図（図６１（ａ））と、符号判定の符号判定結果に基づく符号変換（最終桁借り生成）を説明する図表（図６１（ｂ）及び（ｃ））とを示す。
【０４８１】
第０行から第ｎ−２行までの符号置換回路ＳＣｉは２段で構成され、第１段目では対称符号置換が施される。即ち、排他的論理和ゲート回路ＧＸＡｉにより、符号判定信号ＳＧＮと第０行から第ｎ−２行までのＫ論理回路の出力符号Ｔij,0との排他的論理和をそれぞれとって、符号判定信号ＳＧＮ＝１のとき、Ｋ論理回路の出力符号Ｔij,0について、値符号”Ｑ”を値符号”Ｑ”に、値符号”Ｙ”を値符号”Ｎ”に、値符号”Ｎ”を値符号”Ｙ”にそれぞれ置換し、符号判定信号ＳＧＮ＝０のときには、該符号置換を行わずにそのままとする。また、第２段目では、論理積ゲート回路ＧＡＡｉにより、排他的論理和ゲート回路ＧＸＡｉの出力と第０行から第ｎ−２行までのＫ論理回路の出力符号Ｔij,1との論理積をそれぞれとって、値符号”Ｑ”を値符号”Ｎ”に置換して各桁の最終桁借りを得る。このとき、最終桁借り符号はＹ／Ｎの２値となるため、該出力は１ビットになる。
【０４８２】
この図から明らかなように、符号置換回路ＳＣｉは単純な論理でしかも高速である。尚且つ、この符号置換に要する時間はデータビット幅ｎに依存せず、定数のオーダーである。従って、従来の２の補数生成に用いられるインクリメンタに対して、演算時間及びハードウェア量の両方において優れているといえる。
【０４８３】
６．５．５  符号無し差の絶対値演算器の構成
３値符号を用い抽象的に表現された差の絶対値演算回路の構成を図６２に示す。図中の符号判定回路は、｛００，０１，１１，１０｝＝｛Ｑ，Ｑ，Ｙ，Ｎ｝割り当てにおいては、論理積ゲート回路１個のみで実現できる。また、図中の各構成要素の回路構成について、図６１（ａ）に示した符号置換回路ＳＣ０〜ＳＣ６の他は、第５実施例の減算器において既に示されており、入力段にある差の３値符号生成回路ＣＧＳ０’及びＣＧＳ１〜ＣＧＳ７は図４７（ｂ）に、Ｋ論理回路マトリクスを構成するＫ論理回路ＫＬ１１〜ＫＬ１７，ＫＬ２２〜ＫＬ２７及びＫＬ３４〜ＫＬ３７は図５（ｄ）に、出力段である差の生成段ＳＧ１〜ＳＧ７は図５４（ａ）に、それぞれ示されている。
【０４８４】
尚、減算器（第５実施例）におけるＢＬＢアレイの構成とは異なり、図６２のＢＬＢアレイでは、ビット０の差の３値符号生成回路ＣＧＳ０’は他のビットの差の３値符号生成回路ＣＧＳ１〜ＣＧＳ７と同じものを使用し、また、Ｋ論理回路マトリクスは単純化されたＫ論理回路ＫＬＲを使用していない。これに伴って、ダミーノードＫＬＤ１０’，ＫＬＤ２０’，ＫＬＤ２１’，ＫＬＤ３０’〜ＫＬＤ３３’も１ビット幅から２ビット幅に拡張されている。また、図６２においてはビット０の差の生成段ＳＧ０が省略されているが、これについても図５４（ｂ）に示される通りである。
【０４８５】
６．５．６  符号有り差の絶対値演算器の構成
ここまでに述べてきた差の絶対値演算器は、符号無し２進数を仮定している。例えば、
Ｘ＝００００B （＝０D ），Ｙ＝１１１１B （＝１５D ）の場合なら、
ＡＢＳ（Ｘ−Ｙ）＝１１１１B （＝１５D ）
という値を出力する。ここで、付記される”Ｂ”は２進数を、”Ｄ”は１０進数をそれぞれ示している。
【０４８６】
一方、入力される２つの２進数を、２の補数を用いた符号有り２進数とみなした時、
Ｘ＝００００B （＝０D ），Ｙ＝１１１１B （＝−１D ）の場合なら、
ＡＢＳ（Ｘ−Ｙ）＝０００１B （＝１D ）
という値となる。このように、入力が全く同じ場合（Ｘ＝００００，Ｙ＝１１１１）でも意味が異なるため、出力は異なる。従って、図６２の符号無し差の絶対値演算器をそのままの形で、符号有り差の絶対値演算器として使用することはできない。
【０４８７】
しかしながら、驚くべきことに、図６２の符号無し差の絶対値演算器に僅かな変更を加えるだけで、符号有り差の絶対値演算器を得ることができる。即ち、入力Ｘ，ＹのそれぞれのＭＳＢを交換して、入力に加えるだけでよい。図６３は符号有り差の絶対値演算器の構成図である。同図において、２数のＭＳＢ（ビット７）についての３値符号生成を行う３値符号生成回路ＣＧＳ７’は、桁値Ｘ７を桁値Ｙ７として、桁値Ｙ７を桁値Ｘ７として、それぞれ扱い、他のビットの３値符号生成回路ＣＧＳ０’，ＣＧＳ１〜ＣＧＳ６におけるＸｉ，Ｙｉの扱いと逆になっている。
【０４８８】
６．５．７  ３値符号２分木の差の絶対値演算器適用の効果
以上説明したように、本実施例の差の絶対値演算器では、２数（Ｘ，Ｙ）の差の絶対値演算を求める場合に、３値符号生成回路群及び単純化されないＫ論理回路マトリクスによる３値符号２分木ＢＬＢアレイを使用し、先ず、差の３値符号生成回路群によって、ビット０を含む全ビットについての差の３値符号生成を行う。これにより、（Ｘ−Ｙ）時の３値符号生成と（Ｙ−Ｘ）時の３値符号生成が対照的になり、従って、桁借り生成結果も（Ｘ−Ｙ）時と（Ｙ−Ｘ）時とで対照的になる。このため、（Ｘ−Ｙ）を仮定して桁借り生成を行った後、該桁借り生成結果を元にして極めて簡単な方法で（Ｙ−Ｘ）時の桁借り生成結果を得ることができる。
【０４８９】
次に、差の３値符号生成回路によって生成されたビット０を含む全ビットについての差の３値符号生成をＫ論理回路マトリクスに与えて、各桁の桁借り生成を行う。桁借り生成の結果も３値符号で出力されるが、該出力は入力段での３値符号生成で規定した対称性が維持されている。従って、（Ｘ−Ｙ）時の桁借り生成結果から、容易に（Ｙ−Ｘ）時の桁借り生成結果を得ることができる。
【０４９０】
また、差の３値符号生成回路によって生成されたビット０を含む全ビットについての差の３値符号生成を単純化されないＫ論理回路マトリクスに与えて、各桁の桁借りを生成した後、ＭＳＢの桁借り生成結果に基づいて、２数の差の結果について符号を判定する。ＭＳＢの桁借り生成結果の符号が”Ｙ”ならＸ＜Ｙであり、桁借り生成結果の符号置換を行い、結果の符号が”Ｑ”ならＸ＝Ｙであり、桁借り生成結果の符号置換を行うか或いはそのままとし、結果の符号が”Ｎ”ならＸ＞Ｙであり、桁借り生成結果をそのままとする。尚、対称符号置換では、値符号”Ｑ”を値符号”Ｑ”に、値符号”Ｙ”を値符号”Ｎ”に、値符号”Ｎ”を値符号”Ｙ”にそれぞれ置き換える。これにより、（Ｘ−Ｙ）の桁借り生成結果から、（Ｙ−Ｘ）の桁借り生成結果を簡単に得ることができ、理想的な演算変換を実現できる。
【０４９１】
また符号置換の後、更に、該置換結果またはＫ論理回路の出力符号について、値符号”Ｑ”を値符号”Ｎ”に置換して各桁の桁借りを得る。つまり、符号置換後の値符号”Ｑ”は、「桁借りは起きない」ことを意味していることに注目し、値符号”Ｑ”を値符号”Ｎ”に置き換えるものである。値符号”Ｑ”を値符号”Ｎ”に置き換えた後の桁借り生成結果は、値符号”Ｙ”と値符号”Ｎ”のみとなり、値符号”Ｙ”は「桁借りが起きる」こと、即ち桁上りＢｉ＝１を、また値符号”Ｎ”は「桁借りが起きない」こと、即ち桁上りＢｉ＝０をそれぞれ意味していることとなる。これは減算器における桁借り生成結果と同じであり、従って、ここより先は減算器と同様の論理回路を用いて、差の絶対値演算器を実現することができる。
【０４９２】
また、「従来の技術」で説明したように、従来、頻繁に用いられてきた差の絶対値演算器の実現方法は２つある。１つは２つの減算器を用いて（Ｘ−Ｙ）と（Ｙ−Ｘ）を並列に行う方法（第２の方法）であり、高速であるがゲート数が多いという特徴があった。もう１つは１つの減算器と１つのインクリメンタを用いて（Ｘ−Ｙ）を行い必要に応じて２の補数を生成する方法（第３の方法）であり、ゲート数こそ少ないが低速であるという特徴があった。この第２及び第３の方法による差の絶対値演算器と本発明による差の絶対値演算器におけるゲート数及び遅延についての定性的な比較を図６４に示す。
【０４９３】
一般にＮ≧８程度の実用的な範囲においては以下のような関係が成り立つ。
(a) ゲート数について、
ｋT Ｎ＋ｋA ｌｏｇ2 Ｎ  （本発明の差の絶対値演算器）
≦１．４ｋA Ｎｌｏｇ2 Ｎ  （第３の方法による差の絶対値演算器）
≦ｋS Ｎ＋ｋA ２Ｎｌｏｇ2 Ｎ（第２の方法による差の絶対値演算器）
(b) 遅延について、
ＣT ＋ＣA ｌｏｇ2 Ｎ  （本発明の差の絶対値演算器）
≒  ＣS ＋ＣA ｌｏｇ2 Ｎ  （第２の方法による差の絶対値演算器）
≦  ＣS ＋ＣA ２ｌｏｇ2 Ｎ  （第３の方法による差の絶対値演算器）
【０４９４】
従って、本発明による差の絶対値演算器は、従来の差の絶対値演算器と比べて、ゲート数及び信号伝搬遅延の両方の点において優れているといえる。
【０４９５】
【発明の効果】
以上説明したように、本発明の演算装置及びその演算方法、並びに、該演算方法をプログラムとして記憶した記憶媒体によれば、順序依存性のある判断の系列構造を不確定符号２分木構造に変換すれば、その処理時間は高々ｌｏｇ2 ｎを越える最小の整数個分の和となってより高速に処理することが可能となり、また効率良く並列処理可能な高速演算装置を実現することも可能である。
【０４９６】
また、本発明の演算装置及びその演算方法、並びに、該演算方法をプログラムとして記憶した記憶媒体によれば、順序依存性のある判断の系列構造を完全２分木状の構造に変換すれば、その処理時間は高々ｌｏｇ2 ｎを越える最小の整数個分の和となってより高速に処理することが可能となり、また効率良く並列処理可能な高速演算装置を実現することも可能である。
【０４９７】
更に、本発明の演算装置及びその演算方法、並びに、該演算方法をプログラムとして記憶した記憶媒体によれば、任意のＲ進数における２数の比較、加算、減算、差の絶対値演算等の各種演算における順序依存性のある判断の系列構造を完全２分木状の構造に変換すれば、その処理時間は高々ｌｏｇ2 ｎを越える最小の整数個分の和となってより高速に処理することが可能となり、また効率良く並列処理可能な高速演算装置を実現することも可能である。
【図面の簡単な説明】
【図１】プライオリティエンコーダにおける順序依存性を持つ判断の系列構造の概念説明図である。
【図２】順序依存性を持つ判断の系列構造及び依存入出力を持つ判断ノードの定義を説明する概念説明図である。
【図３】従来のプライオリティエンコーダの論理回路図である。
【図４】順序依存性を持つ判断の系列構造の論理回路における典型構造を説明する説明図である。
【図５】依存入出力を持たない判断ノードの定義を説明する概念説明図である。
【図６】上位優先決定ノードの定義を説明する概念説明図である。
【図７】不確定符号２分木の定義を説明する概念説明図である。
【図８】プライオリティエンコーダにおける依存入出力を持つ判断ノードを包含する依存入出力を持たない判断ノードの概念説明図である。
【図９】プライオリティエンコーダを実現する不確定符号２分木の概念説明図である。
【図１０】図１０（ａ）は不確定符号２分木の符号体系の説明図、図１０（ｂ）は各判断ノードの真理値表、図１０（ｃ）は上位決定優先ノードの真理値表である。
【図１１】本発明の第１実施例に係るプライオリティエンコーダの判断ノード、上位優先決定ノードによる不確定符号２分木論理回路図である。
【図１２】第１実施例のプライオリティエンコーダの不確定符号２分木論理回路図を論理圧縮し最適化していく過程の説明図（その１）である。
【図１３】第１実施例のプライオリティエンコーダの不確定符号２分木論理回路図を論理圧縮し最適化していく過程の説明図（その２）である。
【図１４】第１実施例のプライオリティエンコーダの不確定符号２分木論理回路図を論理圧縮し最適化していく過程の説明図（その３）である。
【図１５】第１実施例のプライオリティエンコーダの不確定符号２分木論理回路図を論理圧縮し最適化していく過程の説明図（その４）である。
【図１６】第１実施例のプライオリティエンコーダの不確定符号２分木論理回路図を論理圧縮し最適化していく過程の説明図（その５）である。
【図１７】第１実施例のプライオリティエンコーダの不確定符号２分木論理回路の圧縮・最適化により最終的に得られた論理回路図である。
【図１８】本発明の第２実施例に係る８ビット入力４ビット出力のビットシフト量計数用プライオリティエンコーダの真理値表である。
【図１９】第２実施例のビットシフト量計数用プライオリティエンコーダの構成図である。
【図２０】比較における人間の順序的思考の概念を説明する概念説明図である。
【図２１】加算における人間の思考の概念を説明する概念説明図である。
【図２２】加算における人間の順序的思考の概念を説明する概念説明図である。
【図２３】減算における人間の思考の概念を説明する概念説明図である。
【図２４】減算における人間の順序依存性を持つ判断の系列を説明する説明図である。
【図２５】本発明の原理説明図であり、３値符号２分木とその構成要素となる判断ノード及び上位優先決定ノードの概念説明図である。
【図２６】Ｋ演算子の定義とその論理関数を説明する説明図である。
【図２７】比較の場合の３値符号生成を説明する真理値表及び比較の３値符号生成回路の回路図である。
【図２８】３値符号２分木を２進数論理回路で実現した場合の一般的な構造を示す構成図である。
【図２９】本発明の第３実施例に係る８ビット２進数の符号無し比較器の構成図である。
【図３０】本発明の第３実施例に係る８ビット２進数の符号有り比較器の構成図である。
【図３１】３値符号の真理値表を例示する説明図である。
【図３２】極性最適化したＫ論理回路の回路図である。
【図３３】極性最適化した８ビット２進数符号無し比較器の構成図である。
【図３４】加算の場合の３値符号生成を説明する真理値表及び和の３値符号生成回路の回路図である。
【図３５】ビット０の確定的性質に基づく真理値表とビット０の和の３値符号生成回路の回路図である。
【図３６】ビット０の確定的性質により単純化されるＫ論理回路の説明図である。
【図３７】本発明の第４実施例に係る８ビット２進数の桁上げ生成２分木の構成図である。
【図３８】８ビット２進数のＭＳＢの和を生成する回路の回路図である。
【図３９】本発明の第４実施例に係るＢＬＣアレイの構成図である。
【図４０】本発明の第４実施例に係る極性最適化したＢＬＣアレイの構成図である。
【図４１】本発明の第４実施例に係る縮小したＢＬＣアレイと和生成部によるＢＬＣ加算方式の加算器の構成図である。
【図４２】図４１のＢＬＣ加算方式の加算器における和生成回路を他の構成とした変形例の構成図（その１）である。
【図４３】図４１のＢＬＣ加算方式の加算器における和生成回路を他の構成とした変形例の構成図（その２）である。
【図４４】３値符号２分木の符号割り当ての説明図であり、その代表のＫ論理回路の回路図（その１）である。
【図４５】３値符号２分木の符号割り当ての説明図であり、その代表のＫ論理回路の回路図（その２）である。
【図４６】本発明の他の割り当てである｛Ｙ，Ｆ，Ｎ，Ｑ｝互換による比較器・加算器の構成要素の回路図である。
【図４７】減算の場合の３値符号生成を説明する真理値表及び差の３値符号生成回路の回路図である。
【図４８】ビット０の確定的性質に基づく真理値表とビット０の差の３値符号生成回路の回路図である。
【図４９】ビット０の確定的性質により単純化されるＫ論理回路の説明図である。
【図５０】本発明の第５実施例に係る８ビット２進数の桁借り生成２分木の構成図である。
【図５１】本発明の第５実施例に係る８ビット２進数の桁借りを生成するＢＬＢアレイの構成図である。
【図５２】極性最適化したＫ論理回路の回路図である。
【図５３】極性最適化した８ビット２進数の桁借りを生成するＢＬＢアレイの構成図である。
【図５４】ＢＬＢアレイを用いた減算器の桁借り生成から差の生成までの構成を説明する部分構成図である。
【図５５】本発明の第５実施例に係る減算器の入力段から桁借り生成までを構成する縮小したＢＬＢアレイのの構成図である。
【図５６】縮小ＢＬＢアレイを用いた減算器の桁借り生成から差の生成までの構成を説明する部分構成図である。
【図５７】排他的論理和ゲート回路及び排他的否定論理和ゲート回路の内部回路図である。
【図５８】減算において生成される３値符号を比較する説明図（その１：一見、対称性が成立して見える例）である。
【図５９】減算において生成される３値符号を比較する説明図（その２：ビット０において対称性が成立しない例）である。
【図６０】ビット０の３値符号生成を対称的にした場合の３値符号の比較を説明する説明図である。
【図６１】本発明の第６実施例に係る差の絶対値演算器における符号置換回路の回路図と符号判定の符号判定結果に基づく符号変換（最終桁借り生成）を説明する図表の説明図である。
【図６２】本発明の第６実施例に係る符号無し差の絶対値演算器の全体構成図である。
【図６３】本発明の第６実施例に係る符号有り差の絶対値演算器の全体構成図である。
【図６４】従来の第２及び第３の方法による差の絶対値演算器と本発明による差の絶対値演算器におけるゲート数及び遅延についての定性的な比較を説明する説明図である。
【図６５】８ビット入力４ビット出力のプライオリティエンコーダの真理値表である。
【図６６】プライオリティエンコーダの適用例としてのバス調停を説明する説明図である。
【図６７】従来の８ビット入力４ビット出力のプライオリティエンコーダの論理回路図である。
【図６８】従来の８ビットＢＬＣ加算方式によるＢＬＣ加算器におけるＢＬＣアレイの構成図である。
【図６９】従来の８ビットＢＬＣ加算方式によるＢＬＣ加算器における入力段の回路図である。
【図７０】従来の符号有り２進数比較器の構成図である。
【図７１】１ビット２進数の減算の定義、並びに、ＸにＹの２の補数を加算してＸ−Ｙの減算を行う場合の真理値表を示す説明図である。
【図７２】従来の加算器を用いた減算器の構成図である。
【図７３】従来の第２の方法による差の絶対値演算器の構成図である。
【図７４】従来の第３の方法による差の絶対値演算器の構成図である。
【符号の説明】
ＧＯＶ１〜ＧＯＶ７，ＧＯ２５〜ＧＯ２７，ＧＯ１３〜ＧＯ１７，ＧＯ０２〜ＧＯ０７，ＧＯＶ０１，ＧＯＶ２３，ＧＯＶ４５，ＧＯＶ６７，ＧＯＶ０３，ＧＯＶ４７，ＧＯＶ０７…論理和ゲート回路、ＧＮ０１…否定論理ゲート回路、ＤＣＢ，ＤＣＡ…論理ゲート回路、Ｌ０ａ，Ｌ１ａ，Ｌ０ｂ，Ｌ１ｂ，Ｌ０〜Ｌ７…判断ノード、Ｎ０１ａ，Ｎ０１ｂ，Ｎ０１ｃ，Ｎ０１，Ｎ２３ｃ，Ｎ２３，Ｎ４５，Ｎ６７，Ｎ０３ａ，Ｎ０３ｂ，Ｎ０３，Ｎ４７ｂ，Ｎ４７，Ｎ０７ａ，Ｎ０７…上位優先決定ノード、ＳＬ０１１〜ＳＬ０１３，ＳＬ０３１〜ＳＬ０３３，ＳＬ４７１，ＳＬ０７１〜ＳＬ０７３…セレクタ、ＧＯＺ０１，ＧＯＺ２３，ＧＯＺ４５，ＧＯＺ６７，ＧＯＺ０３，ＧＯＺ４７，ＧＯＺ０７…論理和ゲート回路、ＧＮＺ０１，ＧＮＺ２３，ＧＮＺ４５，ＧＮＺ６７，ＧＮＺ０３，ＧＮＺ４７，ＧＮＺ０７…否定論理ゲート回路、ＺＬ０〜ＺＬ７…判断ノード、ＺＮ０１，ＺＮ２３，ＺＮ４５，ＺＮ６７，ＺＮ０３，ＺＮ４７，ＺＮ０７…上位優先決定ノード、ＳＺ０３１，ＳＺ４７１，ＳＺ０７１〜ＳＺ０７２…セレクタ、ＫＬ…Ｋ論理回路（上位優先決定ノード）、ＧＯ１…論理和ゲート回路、ＳＬ１…セレクタ（選択手段）、Ｔi,1 ，Ｔj,1 …Ｋ論理回路の入力（符号）、Ｔij,1，Ｔij,0…Ｋ論理回路の出力（符号）、ＣＧＣ…比較器の３値符号生成回路（判断ノード）、ＧＸＯ１…排他的論理和ゲート回路、ＳＧＮ１…接続線、Ｘｉ，Ｙｉ…３値符号生成回路の入力（符号）、Ｔi,1 ，Ｔi,0 …３値符号生成回路の出力（符号）、ＣＧＣ０〜ＣＧＣ７…比較の３値符号生成回路、ＫＬ１１，ＫＬ２１，ＫＬ２２，ＫＬ３１〜ＫＬ３４…Ｋ論理回路、Ｔ70，＾Ｔ70…Ｋ論理回路ＫＬ１１の出力（符号）、Ｘ０〜Ｘ７，Ｙ０〜Ｙ７…３値符号生成回路の入力（符号）、Ｔ0 〜Ｔ7 …３値符号生成回路の出力（符号）、Ｔ10，Ｔ32，Ｔ54，Ｔ76，Ｔ30，Ｔ74…Ｋ論理回路ＫＬ１１の出力（符号）、ＫＬＰＮ，ＫＬＰＮ１１，ＫＬＰＮ３１〜ＫＬＰＮ３４…正論理入力・負論理出力のＫ論理回路、ＧＮＯ１…否定論理和ゲート回路、ＳＬ２…セレクタ（第２選択手段）、ＫＬＮＰ，ＫＬＮＰ２１，ＫＬＮＰ２２…負論理入力・正論理出力のＫ論理回路、ＧＮＡ１…否定論理積ゲート回路、ＳＬ３…セレクタ（第３選択手段）、ＣＧＡ，ＣＧＡ’…加算器の３値符号生成回路（判断ノード）、ＧＮＸ１…排他的否定論理和ゲート回路、ＳＧＡ１，ＳＧＡ２…接続線、ＣＧＡ０…ビット０の和の３値符号生成回路、ＧＮＯ２…否定論理和ゲート回路、ＧＮＡ２…否定論理積ゲート回路、ＳＬ４…セレクタ（選択手段）、ＫＬＲ…単純化されたＫ論理回路、ＣＧＡ０〜ＣＧＡ７…和の３値符号生成回路、ＫＬ２１ｏ，ＫＬ３１ｏ〜ＫＬ３３ｏ…Ｋ論理回路、ＫＬＲ１１ｏ，ＫＬＲ２２ｏ，ＫＬＲ３４ｏ…単純化されたＫ論理回路、Ｃｏｕｔ…桁上げ信号（外部出力）、ＫＬ２１７，ＫＬ３１７，ＫＬ３２７，ＫＬ３３７…Ｋ論理回路、ＫＬＲ１１７，ＫＬＲ２２７…単純化したＫ論理回路、ＫＬＤ３４７…ダミーノード、ＧＮ１…否定論理ゲート回路、ＧＸＯ２…排他的論理和ゲート回路、Ｓ７…ＭＳＢについての和の結果、ＫＬＤ１０，ＫＬＤ２０，ＫＬＤ２１，ＫＬＤ３０〜ＫＬＤ３３…Ｋ論理回路（ダミーノード）、ＫＬＲ１１，ＫＬＲ２���，ＫＬＲ２３，ＫＬＲ３４〜ＫＬＲ３７…単純化したＫ論理回路、ＫＬ１２〜ＫＬ１７，ＫＬ２４〜ＫＬ２７…Ｋ論理回路、ＫＬＤＰＮ１０，ＫＬＤＮＰ２０，ＫＬＤＮＰ２１，ＫＬＤＰＮ３０〜ＫＬＤＰＮ３３…Ｋ論理回路（反転ダミーノード）、ＫＬＲＰＮ１１，ＫＬＲＮＰ２２，ＫＬＲＮＰ２３，ＫＬＲＰＮ３４〜ＫＬＲＰＮ３７…単純化したＫ論理回路、ＫＬＰＮ１２〜ＫＬＰＮ１７，ＫＬＮＰ２４〜ＫＬＮＰ２７…Ｋ論理回路、ＧＮ６，ＧＮ７…否定論理ゲート回路、１００…和生成回路、Ｓ０〜Ｓ７…和出力、ＳＬ７，ＳＬＡ７…セレクタ（桁上げ生成手段）、ＳＬＢ７…セレクタ（和生成選択手段）、ＧＸＯ６，ＧＸＯ７，ＧＸＡ７，ＧＸＢ７２…排他的論理和ゲート回路、ＧＸＮＡ６，ＧＸＮＢ６，ＧＸＢ７３…排他的否定論理和ゲート回路、ＣＧＣａ…比較器の３値符号生成回路、ＧＮ１１…否定論理ゲート回路、ＧＮＯ１１，ＧＮＯ１２…否定論理和ゲート回路、ＧＡＢ７１，ＧＮＡ１１，ＧＮＡ１２…否定論理積ゲート回路、ＣＧＡａ…加算器の３値符号生成回路、ＫＬａＰＮ…正論理入力・負論理出力のＫ論理回路、ＫＬａＮＰ…負論理入力・正論理出力のＫ論理回路、ＧＣ１〜ＧＣ９…複合論理ゲート回路、ＧＡ１…論理積ゲート回路、ＧＡ２１…否定論理積ゲート回路、ＧＮＯ２１…否定論理和ゲート回路、ＳＬ１１…セレクタ、ＧＸ１１，ＧＸ１２…排他的論理和ゲート回路、ＣＧＳｉ…減算器の３値符号生成回路（判断ノード）、ＧＸ２１…排他的論理和ゲート回路、ＳＧＳ…接続線、ＣＧＳ０〜ＣＧＳ７…差の３値符号生成回路、ＣＧＳ０，ＣＧＳ０’…ビット０の差の３値符号生成回路、ＧＮＯ２１…否定論理和ゲート回路、ＧＮＡ２１…否定論理積ゲート回路、Ｂｏｕｔ…桁借り信号（外部出力）、ＧＮ２１…否定論理ゲート回路、ＧＸＯ２…排他的論理和ゲート回路、Ｄ７…ＭＳＢについての差の結果、Ｄ０〜Ｄ７…差出力、ＳＬＫ７…セレクタ（桁借り生成手段）、ＧＸＤ６，ＧＸＤ７…排他的論理和ゲート回路、ＧＸＫ０，ＧＸＤ０，ＧＸＤ１…排他的論理和ゲート回路、ＩＮＶ１〜ＩＮＶ６…インバータ、ＧＴ１〜ＧＴ４…トランスファーゲート、ＧＸＡｉ、ＧＡＡｉ、ＫＬＤ１０’，ＫＬＤ２０’，ＫＬＤ２１’，ＫＬＤ３０’〜ＫＬＤ３３’…Ｋ論理回路（２ビットのダミーノード）、ＳＤ…符号判定回路、ＳＣ０〜ＳＣ６…符号置換回路、ＳＧ１〜ＳＧ７…差の生成段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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