(57)【特許請求の範囲】
【請求項１】
互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、
入力信号をディジタル化するディジタル化手段、
前記ディジタル化手段の出力を離散直交変換する変換手段、
前記ディジタル化手段の出力を所定期間分加算する加算手段、および
前記加算手段の加算結果に基づいて前記変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器。
【請求項２】
互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、
入力信号をディジタル化するディジタル化手段、
前記ディジタル化手段の出力を離散直交変換する変換手段、
前記ディジタル化手段の或る時点の出力とそれより所定期間前の出力との減算を行う減算手段、
前記減算手段の減算結果に基づいて前記変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器。
【請求項３】
前記ディジタル化手段は、クロック発生手段、前記クロック発生手段からのクロックをサンプリングクロックとする第１のＡ／Ｄ変換手段、および前記クロック発生手段からのクロックの９０°移相成分をサンプリングクロックとする第２のＡ／Ｄ変換手段を含み、
前記第１のＡ／Ｄ変換手段および前記第２のＡ／Ｄ変換手段のいずれか一方の出力を前記加算手段に与える、請求項１または２記載の復調器。
【請求項４】
前記ディジタル化手段は、クロック発生手段、前記クロック発生手段からのクロックをサンプリングクロックとする第１のＡ／Ｄ変換手段、前記クロック発生手段からのクロックの９０°移相成分をサンプリングクロックとする第２のＡ／Ｄ変換手段、および前記第１のＡ／Ｄ変換手段および前記第２のＡ／Ｄ変換手段のそれぞれの出力を加算する第１の加算手段を含み、
前記第１の加算手段の出力を前記加算手段に与える、請求項１または２記載の復調器。
【請求項５】
互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、
入力信号をディジタル化するディジタル化手段、
前記ディジタル化手段の出力を離散直交変換する変換手段、
前記ディジタル化手段の出力を２乗する２乗化手段、
前記２乗化手段の出力を所定期間分加算する加算手段、および
前記加算手段の加算結果に基づいて前記変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器。
【請求項６】
互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、
入力信号をディジタル化するディジタル化手段、
前記ディジタル化手段の出力を離散直交変換する変換手段、
前記ディジタル化手段の出力を２乗する２乗化手段、
前記２乗化手段の或る時点の出力とそれより所定期間前の出力との減算を行う減算手段、および
前記減算手段の減算結果に基づいて前記変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器。
【請求項７】
互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、
入力信号をディジタル化するディジタル化手段、
前記ディジタル化手段の出力を離散直交変換する変換手段、
前記互いに直交する複数のキャリアの全てに直交する直交信号を発生する直交信号発生手段、
前記ディジタル化手段の出力と前記直交信号発生手段の出力を乗算する乗算手段、
前記乗算手段の出力を所定期間分加算する加算手段、および
前記加算手段の加算結果に基づいて前記変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器。
【請求項８】
互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、
入力信号をディジタル化するディジタル化手段、
前記ディジタル化手段の出力を離散直交変換する変換手段、
前記互いに直交する複数のキャリアの全てに直交する直交信号を発生する直交信号発生手段、
前記ディジタル化手段の出力と前記直交信号発生手段の出力を乗算する乗算手段、
前記乗算手段の或る時点の出力とそれより所定期間前の出力との減算を行う減算手段、および
前記減算手段の減算結果に基づいて前記変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器。
【請求項９】
前記ディジタル化手段は、クロック発生手段、前記クロック発生手段からのクロックをサンプリングクロックとする第１のＡ／Ｄ変換手段、および前記クロック発生手段からのクロックの９０°移相成分をサンプリングクロックとする第２のＡ／Ｄ変換手段を含み、
前記２乗化手段は、前記第１のＡ／Ｄ変換手段の出力と前記第２のＡ／Ｄ変換手段の出力とを加算する第２の加算手段、および前記第２の加算手段の出力を２乗する第１の２乗化手段を含む、請求項５または６記載の復調器。
【請求項１０】
前記ディジタル化手段は、クロック発生手段、前記クロック発生手段からのクロックをサンプリングクロックとする第１のＡ／Ｄ変換手段、および前記クロック発生手段からのクロックの９０°移相成分をサンプリングクロックとする第２のＡ／Ｄ変換手段を含み、
前記２乗化手段は、前記第１のＡ／Ｄ変換手段の出力を２乗する第２の２乗化手段、前記第２のＡ／Ｄ変換手段の出力を２乗する第３の２乗化手段、および前記第２および第３の２乗化手段の出力の和をとる第３の加算手段を含む、請求項５または６記載の復調器。
【請求項１１】
前記ディジタル化手段は、クロック発生手段、前記クロック発生手段からのクロックをサンプリングクロックとする第１のＡ／Ｄ変換手段、および前記クロック発生手段からのクロックの９０°移相成分をサンプリングクロックとする第２のＡ／Ｄ変換手段を含み、
前記乗算手段は、前記第１のＡ／Ｄ変換手段および前記第２のＡ／Ｄ変換手段のいずれか一方の出力と前記直交信号発生手段からの直交信号とを乗算する、請求項７または８記載の復調器。
【請求項１２】
前記ディジタル化手段は、クロック発生手段、前記クロック発生手段からのクロックをサンプリングクロックとする第１のＡ／Ｄ変換手段、前記クロック発生手段からのクロックの９０°移相成分をサンプリングクロックとする第２のＡ／Ｄ変換手段、および前記第１のＡ／Ｄ変換手段および前記第２のＡ／Ｄ変換手段のそれぞれの出力を加算する第１の加算手段を含み、
前記乗算手段は、前記第１の加算手段の出力と前記直交信号発生手段からの直交信号とを乗算する、請求項７または８記載の復調器。
【請求項１３】
前記加算手段は、前記ディジタル手段または前記乗算手段の出力を記憶する第１の記憶手段、前記第１の記憶手段の出力を加算する第４の加算手段、および前記第４の加算手段の出力の絶対値あるいは、２乗演算からなり、前記第４の加算手段出力の信号の大きさを表す値を求める第１の絶対値手段を含む、請求項１、５または６記載の復調器。
【請求項１４】
前記加算手段は、前記第４の加算手段の出力を遅延させる第１の遅延手段、および前記第４の加算手段の出力と前記第１の遅延手段の出力との差をとりその出力差を前記第１の絶対値手段に与える第１の減算手段を含む、請求項１３記載の復調器。
【請求項１５】
前記減算手段は、前記減算手段の出力の絶対値あるいは、２乗演算からなり、前記減算手段出力の信号の大きさを表す値を求める第２の絶対値手段を含む、請求項１、５または６記載の復調器。
【請求項１６】
前記減算手段は、前記変換手段の出力を遅延させる第２の遅延手段、および前記変換手段の出力と前記第２の遅延手段の出力との差をとりその出力差を前記第２の絶対値手段に与える第２の減算手段を含む、請求項１５記載の復調器。
【請求項１７】
前記減算手段は、前記変換手段の出力から所定値を減算しその結果を前記第２の絶対値手段に与える第２の減算手段を含む、請求項１５記載の復調器。
【請求項１８】
前記変換開始タイミング設定手段は、前記加算手段または前記減算手段の出力を順次記憶する第２の記憶手段、前記第２の記憶手段の内容から最適値を検索しそれに対応する変換期間の終了点を求める最適値探索手段、および前記最適値探索手段の出力に基づき前記変換手段の変換開始タイミングを設定する手段を含む、請求項１ないし８のいずれかに記載の復調器。
【請求項１９】
前記変換開始タイミング設定手段は、前記加算手段または前記減算手段の出力の時間平均値を順次記憶する第３の記憶手段、前記第３の記憶手段の内容から最適値を検索しそれに対応する変換期間の終了点を求める最適値探索手段、および前記最適値探索手段の出力に基づき前記変換手段の変換開始タイミングを設定する手段を含む、請求項１ないし８のいずれかに記載の復調器。
【請求項２０】
前記最適値探索手段は、前記第２または第３の記憶手段の内容から最小値を探しそれに対応する変換期間の終了点を求める、請求項１８または１９記載の復調器。
【請求項２１】
前記最適値探索手段は、前記第２または第３の記憶手段の内容からエッジを探しそれに対応する変換期間の終了点を求める、請求項１８または１９記載の復調器。
【請求項２２】
前記第１または第２の絶対値手段の出力を受けるバンドパスフィルタを備える、請求項１３ないし１７のいずれかに記載の復調器。
【請求項２３】
前記離散直交変換は離散フーリエ変換を含む、請求項１ないし２２のいずれかに記載の復調器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、復調器に関し、特にたとえば、地上系ディジタルテレビ放送や移動体向けディジタル音声放送などに用いられかつ互いに直交する複数のキャリアを用いた変換信号（ＯＦＤＭ）を復調する、復調器に関する。
【０００２】
【従来の技術】
ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）は、互いに直交する多数の搬送波を用いたディジタル変調方式で、多数のキャリアの周波数スペクトラムはある程度重なっているので、周波数の利用効率が良く、また、フェージングにも強い。ＯＦＤＭについては、たとえば、ＮＨＫ技研Ｒ＆Ｄ１９９２年９月号（Ｎｏ．  ２１）、Ｐ２８〜Ｐ３６、斎藤、森山“多値ＯＦＤＭを用いた地上系ディジタル放送用変調方式の検討”に述べられている。
【０００３】
ＯＦＤＭの原理は図２１に示すように、決められた個数だけパラレルに取り出されたデータを入力としてＩＤＦＴ（Ｉｎｖｅｒｓｅ  Ｄｉｓｃｒｅｔｅ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ：離散逆フーリエ変換）を行う。ＩＤＦＴされた信号は周波数軸上にキャリアが並んだ形で出力されＯＦＤＭ信号となる。これが送信信号で、受信は送信と逆の過程で行われる。
【０００４】
簡単な例で説明する。ＯＦＤＭのキャリア周波数のうち最も低いものをｆとし、表１のように条件を設定する。
【０００５】
【表１】
0003634399.tif 000002
【０００６】
なお、有効シンボル長はＤＦＴ（Ｄｉｓｃｒｅｔｅ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ：離散フーリエ変換）を行う期間であり、ガードインターバル長はゴーストの影響を少なくするためにシンボル長を延長したものである。したがって、１つのシンボルの伝送期間は、有効シンボル長＋ガードインターバル長である。
入力信号をａ０  〜ａ７  とすると、ＩＤＦＴは、数１で表される。
【０００７】
【数１】
ｙ＝ａ０    ｃｏｓ（２πｆｔ）＋ａ１    ｓｉｎ（２πｆｔ）＋ａ２    ｃｏｓ（２×２πｆｔ）＋ａ３    ｓｉｎ（２×２πｆｔ）＋ａ４    ｃｏｓ（３×２πｆｔ）＋ａ５    ｓｉｎ（３×２πｆｔ）＋ａ６    ｃｏｓ（４×２πｆｔ）＋ａ７    ｓｉｎ（４×２πｆｔ）
ＱＰＳＫの場合は、ａ０  〜ａ７  は１または−１である。
【０００８】
一方受信は、数２の性質を用いる。
【０００９】
【数２】
0003634399.tif 000003
【００１０】
したがって、数３が得られる。
【００１１】
【数３】
0003634399.tif 000004
【００１２】
数３のデータは、ＤＦＴ回路（図２１）から出力される。
このようにして、ＯＦＤＭの変復調が可能となる。
【００１３】
【発明が解決しようとする課題】
ここで、ＤＦＴ期間は有効シンボル長でなければならない（図２２参照）。したがって、ＤＦＴの開始時点および終了時点を適正に決めなければならない。なぜなら、ＤＦＴ期間が前方にずれるとゴーストの影響を受ける恐れがあり、また、後方にずれると別のデータが混入してしまう恐れがあるからである。
【００１４】
このＤＦＴの開始時点および終了時点を決定する方法の１つとして同期信号を付加して実現する方法があるが、これでは同期信号が新たに必要となる。
それゆえに、この発明の主たる目的は、ＤＦＴ期間を適正に決定できる、復調器を提供することである。
この発明の他の目的は、特別な同期信号なしにＤＦＴ期間を適正に決定できる、復調器を提供することである。
【００１５】
【課題を解決するための手段】
第１の発明は、互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、入力信号をディジタル化するディジタル化手段、ディジタル化手段の出力を離散直交変換する変換手段、ディジタル化手段の出力を所定期間分加算する加算手段、および加算手段の加算結果に基づいて変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器である。
【００１６】
第２の発明は、互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、入力信号をディジタル化するディジタル化手段、ディジタル化手段の出力を離散直交変換する変換手段、ディジタル化手段の或る時点の出力とそれより所定期間前の出力との減算を行う減算手段、減算手段の減算結果に基づいて変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器である。
【００１７】
第３の発明の一態様は、互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、入力信号をディジタル化するディジタル化手段、ディジタル化手段の出力を離散直交変換する変換手段、ディジタル化手段の出力を２乗する２乗化手段、２乗化手段の出力を所定期間分加算する加算手段、および加算手段の加算結果に基づいて変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器である。
第３発明の他の態様は、互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、入力信号をディジタル化するディジタル化手段、ディジタル化手段の出力を離散直交変換する変換手段、ディジタル化手段の出力を２乗する２乗化手段、２乗化手段の或る時点の出力とそれより所定期間前の出力との減算を行う減算手段、および減算手段の減算結果に基づいて変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器である。
【００１８】
第４の発明の一態様は、互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、入力信号をディジタル化するディジタル化手段、ディジタル化手段の出力を離散直交変換する変換手段、互いに直交する複数のキャリアの全てに直交する直交信号を発生する直交信号発生手段、ディジタル化手段の出力と直交信号発生手段の出力を乗算する乗算手段、乗算手段の出力を所定期間分加算する加算手段、および加算手段の加算結果に基づいて変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器である。
第４の発明の他の態様は、互いに直交する複数のキャリアを用いた変調信号を復調する復調器において、入力信号をディジタル化するディジタル化手段、ディジタル化手段の出力を離散直交変換する変換手段、互いに直交する複数のキャリアの全てに直交する直交信号を発生する直交信号発生手段、ディジタル化手段の出力と直交信号発生手段の出力を乗算する乗算手段、乗算手段の或る時点の出力とそれより所定期間前の出力との減算を行う減算手段、および減算手段の減算結果に基づいて変換手段の変換開始タイミングを設定する変換開始タイミング設定手段を備えることを特徴とする、復調器である。
【００１９】
【作用】
第１の態様では、ディジタル化手段の出力を加算手段で加算する。
あるいは、第２の態様では、ディジタル化手段の或る時点の出力とそれより所定期間前の出力との減算を減算手段で行う。
あるいは、第３の態様では、たとえば、乗算手段で、ディジタル化手段の出力を２乗したり、ディジタル化手段の出力と直交信号発生手段の出力とを乗算したりする。そして、乗算手段の出力を加算手段で加算する。また、第４の態様では、乗算手段の或る時点の出力とそれより所定期間前の乗算手段の出力との減算を減算手段で行う。
【００２０】
ディジタル化手段に与えられる入力信号の変換の期間が有効シンボル長期間内であれば、加算手段や減算手段での計算結果は所定値をとり得る。したがって、加算手段や減算手段によって時系列的に求められる各計算結果と予め設定された所定値とを比較し、その所定値に最も近い計算結果や所定値からそれ以外の値への遷移点（エッジ）を変換開始タイミング設定手段の最適値探索手段で探索し、それに対応する変換期間の終了点を求める。その変換期間の終了点に基づいて変換手段の変換開始タイミングを設定する。すると、有効シンボル長期間内に収まる変換期間が求まる。
【００２１】
【発明の効果】
この発明によれば、有効シンボル長と等しい適正なＤＦＴ期間を得ることができる。この適正なＤＦＴ期間を、特別な同期信号なしに得ることができる。
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００２２】
【実施例】
図１に、この発明の一実施例の復調器１０を示す。
復調器１０は以下のような原理を利用したものである。
入力信号をたとえばａ０  〜ａ７  とすると、入力信号は数４によって表される。
【００２３】
【数４】
0003634399.tif 000005
【００２４】
これを２乗すると、数５が得られる。
【００２５】
【数５】
0003634399.tif 000006
【００２６】
そして、数２の関係を利用すると、数５は有効シンボル長期間内では数６のように表される。すなわち、有効シンボル長の期間内で２０個のサンプリングをした場合には８０になり、ＤＦＴ期間はずれていないことになる。
ここでは各キャリアの変調方式はＱＰＳＫを想定しており、ａ２ｋ２  ＝１を利用している。
【００２７】
【数６】
0003634399.tif 000007
【００２８】
しかし、ＤＦＴ期間が前方にずれてガードインターバル長を含むとゴーストの影響を受け、後方にずれると２つのシンボルに跨がるので、数６が成立する可能性は低くなる。したがって、
【００２９】
【数７】
0003634399.tif 000008
【００３０】
が０になったタイミングがＤＦＴ期間の終了点である。このＤＦＴ期間の終了点を求めるには、▲１▼或る期間の
【００３１】
【数８】
0003634399.tif 000009
【００３２】
と１シンボル期間前の数８との差の絶対値が最小になるタイミングをＤＦＴ期間の終了点としてもよいし、▲２▼数７が最小になるタイミングをＤＦＴ期間の終了点としてもよい。このように数７が“０”ではなく“最小”になるタイミングをＤＦＴ期間の終了点としているのは、実際には雑音が加わり、“０”となる場合があるからである。
【００３３】
図１に示す復調器１０ａは、上述の▲１▼の原理を利用したものである。
図１を参照して、この実施例の復調器１０ａは、クロック発生回路２０からのサンプリングクロックによって入力信号をサンプリングしてＡ／Ｄ変換するＡ／Ｄ変換器１２を含む。Ａ／Ｄ変換器１２からのディジタルデータは、ＤＦＴ回路１４および２乗化回路１６に与えられる。ＤＦＴ回路１４は、ディジタルデータをＤＦＴする。詳細については後述する。２乗化回路１６は、ディジタルデータを２乗した後、２乗した値をラッチ回路１８に与える。ラッチ回路１８は、（有効シンボル長）／（サンプリング周期）＝２０個のＤラッチ１８ａ〜１８ｔを含む。Ｄラッチ１８ａないし１８ｔは、それぞれクロック発生回路２０からのクロックによってラッチタイミングが決定され、各Ｄラッチ１８ａないし１８ｔの出力は、それぞれ加算器２２で加算される。すなわち、数６の演算が行われる。なお、クロック発生回路２０は、カウンタ３４およびノイズ除去回路３８（ともに後述）にもクロックを出力する。そして、加算器２２の出力は、遅延回路２４によって１データシンボル長遅延される。そして、減算器２６で、加算器２２の出力から遅延回路２４の出力が減算され、絶対値回路２８で減算器２６の出力の符号がとられる。絶対値回路２８の出力は、ＢＰＦ３０によってそのノイズが除去され、メモリ３２に格納される。なお、ＢＰＦ３０は、ノイズが少ない場合にはなくてもよい。以下に述べる各実施例についても同様である。メモリ３２は、（１データシンボル長）／（サンプリング周期）＝２５を周期とするカウンタ３４の出力とＢＰＦ３０の出力とを対応づけて記憶する。すなわち、１データシンボル長には２５個のサンプリング点がある（図５（Ｃ））。メモリ３２には、絶対値回路２８からの過去２５サンプル分の出力が記憶される。そして、メモリ３２に記憶された過去２５サンプル分の出力（データ）のうちの最適値すなわち最小値をサンプリング２５回毎に最小値探索回路３６によって求め、最小値探索回路３６は、それに対応するカウンタ３４のカウント値を出力する。なお、カウンタ３４は、クロック発生回路２０の出力をカウントし、（１データシンボル長）／（サンプリング周期）＝２５を周期とするカウンタであり、カウント値および２５回に１回のキャリーを出力する。
【００３４】
メモリ３２および最小値探索回路３６は、図２に示すように構成される。
メモリ３２は、シフトレジスタ３２ａおよび３２ｂを含み、最小値探索回路３６は、論理回路３６ａ，選択回路３６ｂおよびＤ−ＦＦ３６ｃを含む。シフトレジスタ３２ａは、絶対値回路２８からＢＰＦ３０を介して与えられる絶対値を順次記憶する。シフトレジスタ３２ａの記憶内容を古いものから順にＶ２４〜Ｖ０  とすると、そのうちの最も値の小さい記憶内容Ｖｉ  （ｉは０〜２４のいずれか）に対応する値ｉが論理回路３６ａから出力される。シフトレジスタ３２ｂは、カウンタ３４のカウント値を順次記憶し、古いものから順に記憶内容をＣ２４〜Ｃ０  とする。そして、選択回路３６ｂは、論理回路３６ａの出力値ｉに従い、Ｃ２４〜Ｃ０  の中からＣｉ  を選択して、Ｄ−ＦＦ３６ｃに与える。Ｄ−ＦＦ３６ｃは、カウンタ３４のキャリー出力で選択回路３６ｂから出力されるカウント値Ｃｉ  を保持する。
【００３５】
図１に戻って、最小値探索回路３６から出力されるカウント値Ｃｉ  はノイズ除去回路３８に与えられ、ノイズ除去回路３８ではカウント値Ｃｉ  のノイズ成分が取り除かれる。
実際には、真の最小値以外の値がノイズ等によって最小値になることがある。したがって、最小値探索回路３６の出力のノイズ（誤り）を取り除くためにノイズ除去回路３８を用いる。すなわち、最小値探索回路３６から異常なカウント値が出力されたときでも、ノイズ除去回路３８を通すことによってその異常なカウント値を出力しないようにする。ノイズ除去回路３８を図３に示す。
【００３６】
ノイズ除去回路３８は論理回路３８ａを含む。論理回路３８ａには最小値探索回路３６からのカウント値Ｃｉ  が入力され、（Ｃｉ  −Ｘ）ＭＯＤ２５−１３≦０のときのみ“１”を選択回路３８ｂに出力する。選択回路３８ｂは、論理回路３８ａから“１”が出力されたときに（Ｘ＋Ｅ）演算回路３８ｃを選択し、論理回路３８ａから“０”が出力されたときに（Ｘ−Ｅ）演算回路３８ｄを選択する。（Ｘ＋Ｅ）演算回路３８ｃおよび（Ｘ−Ｅ）演算回路３８ｄは、それぞれ（Ｘ＋Ｅ）および（Ｘ−Ｅ）を演算する回路である。ここでＥは、１以下の値である。そして、選択回路３８ｂからの出力はＤ−ＦＦ３８ｅに与えられる。Ｄ−ＦＦ３８ｅは、選択回路３８ｂの出力をクロック発生回路２０からのクロックタイミングで保持し、その値をＸとして出力する。Ｄ−ＦＦ３８ｅから出力される値Ｘは、整数化回路３８ｆによって小数点以下が切り捨てあるいは切り上げられ、整数化される。そして、整数化された値Ｘ′は、ＤＦＴ回路１４およびＤＦＴ開始時点設定回路４０にそれぞれ与えられる。この値Ｘ′はＤＦＴ期間の終了点すなわちＤＦＴ終了カウント値となる。このようにして、徐々に値Ｘをカウント値Ｃｉ  に近づけることにより、ＤＦＴ回路１４およびＤＦＴ開始時点設定回路４０にそれぞれ与えられる値Ｘ′の急激な変化を避けている。
【００３７】
そして、ＤＦＴ開始時点設定回路４０は、ノイズ除去回路３８からの出力Ｘ′に基づいてＤＦＴの開始時点すなわちＤＦＴ開始タイミングを決める。
ＤＦＴ開始時点設定回路４０では、（ＤＦＴ終了カウント値Ｘ＋４）ＭＯＤ２５を計算することによって、（ＤＦＴ開始時点カウント値−１）が求められ、その値がＤＦＴ回路１４に与えられる。ＤＦＴ回路１４は、図４に示すように構成される。
【００３８】
図４を参照して、ＤＦＴ回路１４は、上述の数３を演算する回路であり、同様の回路が８種類存在する。図４にはそのうちの１つを示す。ＤＦＴ回路１４は乗算回路１４ａを含む。乗算回路１４ａは、入力信号と関数発生器１４ｂの出力とを乗算する。関数発生器１４ｂは、クロック発生回路２０からのクロックタイミングで、  ｓｉｎ（Ｎ×２πｆｔｉ  ）または  ｃｏｓ（Ｎ×２πｆｔｉ  ）を発生し、乗算回路１４ａに与える。乗算回路１４ａの出力とＤ−ＦＦ１４ｄの出力とが加算回路１４ｃで加算される。Ｄ−ＦＦ１４ｄは加算回路１４ｃの出力を保持する。また、比較回路１４ｅは、カウンタ３４のカウント値が（ＤＦＴ開始時点カウント値−１）になるとリセット信号をＤ−ＦＦ１４ｄに出力する。すると、Ｄ−ＦＦ１４ｄはそのリセット信号によってリセットされる。Ｄ−ＦＦ１４ｄの出力は、１／１０回路１４ｆによって１／１０倍され、Ｄ−ＦＦ１４ｇには、１／１０回路１４ｆからの出力が与えられる。比較回路１４ｈは、カウンタ３４のカウント値がＤＦＴ終了カウント値になるとラッチ信号をＤ−ＦＦ１４ｇに出力する。Ｄ−ＦＦ１４ｇは、ラッチ信号が与えられると、１／１０回路１４ｆからの出力を保持する。
【００３９】
このような復調器１０ａにおいて、Ａ／Ｄ変換器１２およびクロック発生回路２０がディジタル化手段に、ＤＦＴ１４が変換手段に、２乗化回路１６が乗算手段に、ラッチ回路１８，加算回路２２，遅延回路２４，減算回路２６および絶対値回路２８が加算手段に、メモリ３２，カウンタ３４，最小値探索回路３６，ノイズ除去回路３８およびＤＦＴ開始時点設定回路４０が変換開始タイミング設定手段に、それぞれ相当する。
【００４０】
このように構成される復調器１０ａにおいて、加算器２２の出力はサンプリング２５回につき１回その値が８０になる（図５（Ａ））。そして、減算回路２６では、加算回路２２から出力される値から、サンプリングクロック２５個前の値を減算するため、２５回につき１回はその値が０になる（図５（Ｂ））。すなわち、絶対値演算を行う絶対値回路２８からの出力は、２５回につき１回はその値が０、すなわち最小値になる。そして、絶対値回路２８からの出力が最小になるときのカウンタ３４のカウント値は毎回ほぼ同じはずである。絶対値回路２８の出力が最小になるカウント値を上述のようにＣｉ  とすると、そのタイミングはＤＦＴ期間の終了点となる。したがって、図５（Ｃ）からわかるように、ＤＦＴ期間の開始点は、（Ｃｉ  ＋５）ＭＯＤ２５で求められる。その結果、ＤＦＴ期間は、（Ｃｉ  ＋５）ＭＯＤ２０〜Ｃｉ  となる。以上より、絶対値回路２８の出力が最小になるカウント値Ｃｉ  を求めると、ＤＦＴ開始時点がわかり、適正なＤＦＴ期間を求めることができる。
【００４１】
また、図１に示す復調器１０ａの遅延回路２４を用いる代わりに、図６に示すように８０発生回路４２を用いてもよい。すなわち、上述の▲２▼の原理を用いる。その他の点については図１実施例と同様に構成され、同様の効果が得られるので、重複する説明は省略する。
なお、入力信号からＩ成分およびＱ成分をそれぞれ求める場合には、ＤＦＴ回路１４の前段は、図７または図８に示すように構成され得る。
【００４２】
まず、図７では、クロック発生回路２０の出力をサンプリングクロックとするＡ／Ｄ変換器１２ａ，クロック発生回路２０の出力が与えられる９０°移相回路４４，および９０°移相回路４４によって得られる９０°移相成分をサンプリングクロックとするＡ／Ｄ変換器１２ｂを含む。そして、Ａ／Ｄ変換器１２ａおよび１２ｂの出力を加算回路４６で加算し、その出力を２乗化回路１６に与えて２乗し、ラッチ回路１８に与える。
【００４３】
また、図８では、同じく９０°移相回路４４，Ａ／Ｄ変換器１２ａおよび１２ｂを含み、Ａ／Ｄ変換器１２ａの出力を２乗化回路１６ａで２乗し、Ａ／Ｄ変換器１２ｂの出力を２乗化回路１６ｂで２乗し、２乗化回路１６ａおよび１６ｂのそれぞれの出力を加算回路４６で加算し、ラッチ回路１８に与える。
図７では、Ａ／Ｄ変換器１２ａ，１２ｂ，クロック発生回路２０，９０°移相回路４４がディジタル化手段に、加算回路４６および２乗化回路１６が乗算手段に、それぞれ相当する。図８では、Ａ／Ｄ変換器１２ａ，１２ｂ，クロック発生回路２０，９０°移相回路４４がディジタル化手段に、２乗化回路１６ａ，１６ｂ，加算回路４６が乗算手段に、それぞれ相当する。
【００４４】
なお、図７および図８に示す変形例ではいずれも、２つのＡ／Ｄ変換器１２ａおよび１２ｂのそれぞれの出力を用いたが、いずれか一方の出力だけすなわちＩ成分またはＱ成分のいずれか一方だけを用いてもよい。この場合に図６に示す変形例を適用すると、所定値発生回路たる８０発生回路４２は、４０発生回路に置き換えられることに留意されたい。以下の実施例においても同様である。
【００４５】
次いで、図９に他の実施例の復調器１０ｂを示す。
なお、復調器１０ａではＱＰＳＫを対象としたが、復調器１０ｂでは各キャリアの変調方式は限定されない。
復調器１０ｂは以下に述べるような原理を利用したものである。
上述の数４で示される入力信号に、全てのキャリア信号に直交する信号、たとえば  ｃｏｓ（５×２πｆｔ）を乗算すると値は０となる。これは、数２の関係を適用した結果である。しかし、ＤＦＴ期間が前方にずれてガードインターバル長を含みかつゴーストがある場合や、後方にずれて２つのシンボルに跨がったりすると、値は０になる可能性は低い。したがって、値が０になったタイミングがＤＦＴ期間の終了点である。実際には、雑音等があるので、絶対値が最小になるタイミングをＤＦＴ期間の終了点とする。図９に示す復調器１０ｂはこのような原理を利用したものである。
【００４６】
復調器１０ｂでは、乗算手段に相当する直交信号発生回路４８および乗算回路５０を含む。直交信号発生回路４８は、全てのキャリアに直交する信号、たとえば  ｃｏｓ（５×２πｆｔ）を、クロック発生回路２０からのクロックタイミングで発生させる。乗算回路５０は、Ａ／Ｄ変換器１２の出力と直交信号発生回路４８の出力とを乗算し、ラッチ回路１８に与える。そして、この復調器１０ｂでは、サンプリングクロック２５回につき１回の割合で加算器２２から出力される値が０になる（図５（Ｂ））ので、絶対値回路２４から出力される値も２５回につき１回の割合で０、すなわち最小値になる。したがって、図１の実施例では必要であった遅延回路２４および減算回路２６は、復調器１０ｂでは不要となる。
【００４７】
その他の構成については図１に示す復調器１０ａと同様に構成され、また同様の効果が得られるので、その重複する説明は省略する。
また、入力信号からＩ成分およびＱ成分をそれぞれ求める場合には、ディジタル化手段および乗算手段は図１０または図１１に示すように構成され得る。
まず、図１０では、図７および図８に示す実施例と同様に、ディジタル化手段に相当するＡ／Ｄ変換器１２ａ，１２ｂ，クロック発生回路２０および９０°移相回路４４を含む。そして、乗算回路５０は、Ａ／Ｄ変換器１２ａおよび１２ｂのいずれか一方の出力と直交信号発生回路４８の出力とを乗算して、ラッチ回路１８に与える。
【００４８】
また、図１１では、図１０実施例と同様に、Ａ／Ｄ変換器１２ａ，１２ｂ，クロック回路発生２０および９０°移相回路４４を含み、Ａ／Ｄ変換器１２ａおよび１２ｂのそれぞれの出力を加算回路４６で加算する。これらがディジタル化手段に相当する。そして、その加算結果と直交信号発生回路４８の出力とを乗算回路５０で乗算して、ラッチ回路１８に与える。
【００４９】
なお、上述の各実施例では、Ａ／Ｄ変換器１２の出力を２乗したものや、Ａ／Ｄ変換器１２の出力と複数のキャリアの全てに直交な信号とを乗算した結果等を用いたが、これに限定されず、Ａ／Ｄ変換器１２の出力とその出力に（−）を付した、すなわち１８０°位相が異なる信号どうしを乗算したものを用いてもよい。この場合には、図１に示す実施例と同様に構成でき、また図６に示す変形例を適用できることはいうまでもない。以下に述べる実施例においても同様である。
【００５０】
また、図１に示す実施例や図６に示す変形例において、減算回路２６で所定値を減算しないようにしてもよい。すなわち、遅延回路２４，８０発生回路４２および減算回路２６を用いることなく、加算回路２２からの出力を直接に絶対値回路２８に与えるようにしてもよい。この場合には、最小値探索回路３６の代わりに、最適値を探索する回路が用いられ得ることはいうまでもなく、数８が最少になるタイミングをＤＦＴ期間の終了点とすればよい。。
【００５１】
なお、数４に示される入力信号に含まれる全てのキャリア信号に直交する信号には、時間的に一定な信号（すなわち直流信号）も含まれる。その値を１とすると、図９に示す復調器１０ｂの実施例および図１０，図１１に示す変形例において、直交信号発生回路４８および乗算回路５０を省いた構成にできる。すなわち、図１２に示す復調器１０ｃおよび図１３，図１４に示す変形例のように簡単に構成できる。他の構成については、先の実施例および変形例と同様であるので、重複する説明は省略する。
【００５２】
次いで、図１５に他の実施例の復調器１０ｄを示す。
復調器１０ｄは以下に述べるような原理を利用したものである。
上述の数４において、ａ２ｋ  ｃｏｓ（（ｋ＋１）×２πｆ（ｔ−１／ｆ））−ａ２ｋ′  ｃｏｓ（（ｋ＋１）×２πｆｔ）は、ａ２ｋとａ２ｋ′とが等しければ０となり、違えば０とならない。これは  ｓｉｎの項でも同じである。したがって、サンプリングポイント（ｔ−１／ｆ）とｔとが有効シンボル長期間内であれば０となり、ＤＦＴ期間が前方にずれてガードインターバル長を含みかつゴーストがある場合や、後方にずれて２つのシンボルに跨がったりすると、０になる可能性は低い。したがって、値が０になったタイミングがＤＦＴ期間の終了点である。実際には、雑音等があるので、絶対値が最少になるタイミングをＤＦＴ期間の終了点とする。図１５に示す復調器１０ｄはこのような原理を利用したものである。
【００５３】
復調器１０ｄは、減算手段に相当する遅延回路５２，減算回路５４および絶対値回路２８を含む。
復調器１０ｄでは、Ａ／Ｄ変換器１２の出力を１／ｆすなわち有効シンボル長だけ遅延する遅延回路５２に与える。減算回路５４では遅延回路５２の出力とＡ／Ｄ変換器１２の出力との減算を行う。減算回路５４の出力は絶対値回路２４に与えられる。絶対値回路２８の出力は復調器１０ｂの場合と同じく２５回につき１回の割合で０、すなわち最小値になる。
【００５４】
その他の構成については復調器１０ａや１０ｂと同様であるので、重複する説明は省略する。
なお、入力信号からＩ成分およびＱ成分のそれぞれを求める場合には、ディジタル化手段は上述の図１３または図１４のように構成され得る。図１３のように構成する場合には、Ｉ成分およびＱ成分にそれぞれ対応するＡ／Ｄ変換器１２ａ（１２ｂ）および１２ｂ（１２ａ）のいずれかの出力をＡ／Ｄ変換器１２の出力の代わりに用いればよく、また、図１４のように構成する場合には、加算回路４６の出力を変換器１２の出力の代わりに用いればよい。
【００５５】
また、図１６に示す復調器１０ｅのように乗算手段に相当する２乗化回路１６や、図１７に示す復調器１０ｆのように乗算手段に相当する直交信号発生回路４８および乗算回路５０を、さらに付加してもよい。
図１６に示す復調器１０ｅにおいて、入力信号からＩ成分およびＱ成分をそれぞれ求める場合には、Ａ／Ｄ変換器１２および２乗化回路１６を図７および図８のように構成してもよい。同様に、図１７に示す復調器１０ｆにおいて、入力信号からＩ成分およびＱ成分をそれぞれ求める場合には、Ａ／Ｄ変換器１２，直交信号発生回路４８および乗算回路５０を図１０および図１１のように構成してもよい。
【００５６】
また、復調器１０ａないし１０ｆで用いられる論理回路３６ａでは、Ｖ０  〜Ｖ２４のうち最も小さい値をＶｉ  としたが、この場合ゴーストが少ないと図１８に示すように０になるポイントが複数存在し（ａ，ｂ，ｃ）、ｉを特定できない場合がある。したがって、論理回路３６ａで適当な閾値ＴＨを設定し、Ｖｉ  ＜ＴＨかつＶ（ｉ＋１）ＭＯＤ２５＞ＴＨとなるときのｉを最小値Ｖｉ  の「ｉ」とみなす方法、すなわちエッジを求める方法を用いてもよい。
【００５７】
論理回路３６ａでのエッジ探索をソフト処理する場合の動作は、たとえば図１９に示すようになる。
まず、ステップＳ１において、ｉ＝０として初期設定し、ステップＳ３において、Ｖ１  ＜ＴＨかつＶ（ｉ＋１）ＭＯＤ２５≧ＴＨか否かを判断する。ステップＳ３の条件を満たさなければステップＳ５においてｉを１つインクリメントし、ステップＳ３の条件を満たせば、ステップＳ７においてｉを出力し、終了する。このようにして、エッジを探索する。
【００５８】
また、復調器１０ａないし１０ｆのそれぞれのメモリ３２は絶対値回路２８やＢＰＦ３０の出力をそのまま記憶したが、ノイズ除去のため、数データシンボルにわたる時間平均値を記憶してもよい。この回路を図２０に示す。絶対値回路２８またはＢＰＦ３０の出力には除算回路５６が接続され、絶対値回路２８またはＢＰＦ３０の出力を所定値で除算する。この実施例では、たとえば１００データシンボルにわたる平均をとるとすると、この場合には「÷１００」を演算する。除算回路５６の出力は、加算回路５８に与えられ、メモリ３２の最も古い記憶データ、すなわち２５サンプル前のデータと加算する。加算回路５８の出力はメモリ３２に記憶される。このようにして、メモリ３２内には、絶対値回路２８やＢＰＦ３０の出力の２５サンプル毎の累算値が記憶される。そして、カウンタ５９でカウンタ３４のキャリーをカウントし、カウンタ５９の値が或る値、この実施例では１００になる毎に最小値探索回路３６にパルスを与える。最小値探索回路３６では、パルスを与えられる毎に上述した所定の動作を行う。なお、遅延回路６０は、最小値探索回路３６の所定の動作時間より長い遅延量をもち、最小値探索回路３６の所定動作終了後にメモリ３２をリセットする。したがって、メモリ３２は、この実施例では１００シンボルに１回リセットされることになり、また、最小値探索回路３６では１００シンボル分の時間平均値を利用することになり、ノイズ除去されたデータを利用できる。なお、除算回路５６は必ずしも必要ではない。
【００５９】
また、このようにメモリ３２に格納された時間平均値を最小値探索回路３６に与え、上述のようにエッジ探索を行ってもよい。
なお、絶対値回路２８では、入力される値を２乗するようにしてもよい。
また、上述の各実施例では、離散直交変換としてＤＦＴを用いた場合について述べたが、これに限定されないことはいうまでもない。
【００６０】
さらに、上述の実施例では直交関数系として三角関数を用いて説明したが、別の直交関数系、たとえばウオルシュ関数でもよいことはいうまでもない。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】メモリおよび最小値探索回路を示すブロック図である。
【図３】ノイズ除去回路を示すブロック図である。
【図４】ＩＤＦＴ回路を示すブロック図である。
【図５】１つのシンボルの伝送期間の状態を示す図解図である。
【図６】図１実施例の変形例の要部を示すブロック図である。
【図７】図１実施例のその他の変形例の要部を示すブロック図である。
【図８】図１実施例のさらにその他の変形例の要部を示すブロック図である。
【図９】この発明の他の実施例を示すブロック図である。
【図１０】図９実施例の変形例の要部を示すブロック図である。
【図１１】図９実施例のその他の変形例の要部を示すブロック図である。
【図１２】この発明のその他の実施例を示すブロック図である。
【図１３】図１２実施例の変形例の要部を示すブロック図である。
【図１４】図１２実施例のその他の変形例の要部を示すブロック図である。
【図１５】この発明の他の実施例を示すブロック図である。
【図１６】この発明のその他の実施例を示すブロック図である。
【図１７】この発明のさらにその他の実施例を示すブロック図である。
【図１８】絶対値回路（またはＢＰＦ）の出力を示すグラフである。
【図１９】エッジ探索の処理動作を示すフロー図である。
【図２０】絶対値回路（またはＢＰＦ）の出力の時間平均値を求める構成を示す要部ブロック図である。
【図２１】ＯＦＤＭの原理を示すブロック図である。
【図２２】１データシンボル長を示す図解図である。
【符号の説明】
１０ａ〜１０ｆ  …復調器
１２，１２ａ，１２ｂ  …Ａ／Ｄ変換器
１４  …ＤＦＴ回路
１６，１６ａ，１６ｂ  …２乗化回路
１８  …ラッチ回路
２０  …クロック発生回路
２２，４６，５８  …加算回路
２４，５２，６０  …遅延回路
２６，５４  …減算回路
２８  …絶対値回路
３０  …ＢＰＦ
３２  …メモリ
３４，５９  …カウンタ
３６  …最小値探索回路
３８  …ノイズ除去回路
４０  …ＤＦＴ開始時点設定回路
４２  …８０発生回路
４４  …９０°移相回路
４８  …直交信号発生回路
５０  …乗算回路
５６  …除算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0003634399.tif 000027
【図１９】
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【図２０】
0003634399.tif 000029
【図２１】
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【図２２】
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