(57)【特許請求の範囲】
【請求項１】
メモリセルアレイにＲＡＭアレイとＳＡＭアレイとを有し、ＲＡＭアレイの列選択とＳＡＭアレイの列選択とをそれぞれ専用の列デコーダにより行うように構成されたマルチポートメモリの列デコーダ配置構造において、
メモリセルアレイを多数のサブセルアレイに分割配置し、且つ各サブセルアレイの片側にＲＡＭ用列デコーダ及びＳＡＭ用列デコーダをまとめて１つのデコーダ群として配置し、
ＲＡＭ用列デコーダとＳＡＭ用列デコーダとを１列ずつ交互に配列して共通の電源線から電源を供給するようにした
ことを特徴とする列デコーダ配置構造。
【請求項２】
メモリセルアレイにＲＡＭアレイとＳＡＭアレイとを有し、ＲＡＭアレイの列選択とＳＡＭアレイの列選択とをそれぞれ専用の列デコーダにより行うように構成されたマルチポートメモリの列デコーダ配置構造において、
メモリセルアレイを多数のサブセルアレイに分割して方形に配置すると共にその方形内に列プリデコーダを配置し、且つ列プリデコーダ側となる各サブセルアレイの片側にＲＡＭ用列デコーダ及びＳＡＭ用列デコーダをまとめて１つのデコーダ群として配置し、
ＲＡＭ用列デコーダとＳＡＭ用列デコーダとを１列ずつ交互に配列して共通の電源線から電源を供給するようにした
ことを特徴とする列デコーダ配置構造。
【請求項３】
メモリセルアレイにＲＡＭアレイとＳＡＭアレイとを有し、ＲＡＭアレイの列選択とＳＡＭアレイの列選択とをそれぞれ専用の列デコーダにより行うように構成されたマルチポートメモリの列デコーダ配置構造において、
メモリセルアレイを多数のサブセルアレイに分割して方形に配置すると共にその方形内に列プリデコーダを配置し、且つ列プリデコーダ側となる各サブセルアレイの片側に、電源線を共有するようにしてＲＡＭ用列デコーダとＳＡＭ用列デコーダを１列ずつ交互に配列し１つのデコーダ群として配置したことを特徴とする列デコーダ配置構造。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はマルチポートメモリに関し、特にビデオＲＡＭに代表されるデュアルポートメモリにおけるＲＡＭ用列デコーダ及びＳＡＭ用列デコーダの配置構造に関するものである。
【０００２】
【従来の技術】
ノートブック形コンピュータに代表される携帯用コンピュータ等が急速に普及するにつれ、マルチポートメモリ、中でも特にビデオＲＡＭの重要性が増してきている。このビデオＲＡＭは、ランダムアクセス型のメモリセルによるダイナミックＲＡＭの機能に、高速でデータを伝送できるシリアルアクセス型のメモリセルによるＳＡＭ機能を付加し、そして、それらを非同期的に使用できるようにしたデュアルポートメモリである。このような構成のビデオＲＡＭは、ダイナミックＲＡＭポートをシステムのＣＰＵに接続し、高速のＳＡＭポートをＣＲＴやビデオカメラ等の外部システムに接続して用いることでシステムに対する応用力にかなり優れており、したがってその応用範囲も急速に拡大している。
【０００３】
そのため近年では、更なる多機能化及び記憶容量増大の要求に応じてより高集積のビデオＲＡＭの必要性が叫ばれており、その開発が進められている。しかしながら、制限されたチップ面積内で高集積化を行うには、高度の技術を必要とし、さらに、電力消費や高速アクセス等の問題を解決しなければならない。
【０００４】
例えば、ビデオＲＡＭの高集積化は単位面積当りのメモリセル数増加を意味し、そのメモリセル数の増加に伴って、各メモリセルをデコーディングするためのデコーダ数も増加することになる。このデコーダの増加がチップの高集積化に不利な要素として働き、チップのレイアウトを難しくしている。特にビデオＲＡＭの場合には、１つの単位セルアレイにＲＡＭアレイ及びＳＡＭアレイが共存し、これらがそれぞれ独立した列（column）デコーダを必要とするため、高集積化に不利な要素となっている。
【０００５】
これに関して、図６に、従来技術によるビデオＲＡＭの列デコーダの配置をブロック図で示す。同図に示すようなアレイ構造は当該分野で一般的なビデオＲＡＭの構造で、例えば、三星電子社のビデオＲＡＭ製品であるＫＭ４２４Ｃ２５７やＫＭ４２８Ｃ１２８等に採用された技術である。
【０００６】
外部から与えられる列アドレスは列アドレス入力バッファ２を通じて入力され、この列アドレス入力バッファ２の出力信号ＣＡｉが、ＲＡＭ用列プリデコーダ４に、また、ＳＡＭカウンタ６を経てＳＡＭ用列プリデコーダ８にそれぞれ入力される。そして、ＲＡＭ用列プリデコーダ４の出力信号ＲＤＣＡｉｊは、ＲＡＭ用列デコーダ１２に入力され、ＳＡＭ用列プリデコーダ８の出力信号ＳＤＣＡｉｊは、ＳＡＭ用列デコーダ１４に入力される。
【０００７】
この図６に示す構成では、ＲＡＭ用列デコーダ１２及びＳＡＭ用列デコーダ１４がサブセルアレイ１０を挟んで両側に分離配置されている。尚、図６では、両側にＲＡＭ用列デコーダ１２及びＳＡＭ用列デコーダ１４を有する４個の単位セルアレイをもつビデオＲＡＭを示している。
【０００８】
図７に、図６におけるＲＡＭ用列デコーダ１２及びＳＡＭ用列デコーダ１４のサブセルアレイ１０に対するレイアウトをより詳細に示し、そのデータ伝送過程を説明する。ＲＡＭ用列デコーダ１２の出力信号ＲＣＳＬｉ（ｉ＝０、１、２、…）はＲＡＭ用入出力トランジスタ２２、２４のＯＮ／ＯＦＦ動作、ＳＡＭ用列デコーダ１４の出力信号ＳＣＳＬｉはＳＡＭ用入出力トランジスタ２６、２８のＯＮ／ＯＦＦ動作を担当する。そして、ＲＡＭ用入出力トランジスタ２２、２４のチャネルにはＲＡＭ用入出力線ＲＩＯ、バーＲＩＯがそれぞれ接続され、ＳＡＭ用入出力トランジスタ２６、２８のチャネルにはＳＡＭ用入出力線ＳＩＯ、バーＳＩＯがそれぞれ接続される。尚、各入出力トランジスタについては１列のみ具体的に示し、後は省略している。
【０００９】
メモリセルに対し読出／書込を行うとき、ＲＡＭアレイ１０Ａに記憶されている、あるいは記憶されるデータのアクセスは、ＲＡＭ用入出力線ＲＩＯ、バーＲＩＯを通じての伝送で行われる。また、ＳＡＭ用列デコーダ１４の出力信号ＳＣＳＬｉがＳＡＭ用入出力トランジスタ２６、２８を導通させることで、ラッチ形態のＳＡＭアレイ１０Ｂに貯蔵されたデータがＳＡＭ用入出力線ＳＩＯ、バーＳＩＯに伝送される。
【００１０】
このような従来のビデオＲＡＭでは、１つのセルアレイにＲＡＭアレイ１０ＡとＳＡＭアレイ１０Ｂが隣接して共存し、これらが列デコーダをそれぞれ備えるようにされ、そしてＲＡＭ用列デコーダ１２及びＳＡＭ用列デコーダ１４は、サブセルアレイ１０を間に置いて向かい合う形で分離させて設けられている。この配置構造によると、ＲＡＭ用列デコーダ１２とＳＡＭ用列デコーダ１４のそれぞれに電源供給用の電源線を別々に接続しなければならず、また図６を参照すると分かるように、ＳＡＭ用列プリデコーダ８の出力信号ＳＤＣＡｉｊを遠く離れたＳＡＭ用列デコーダ１４まで印加する必要がある。そのため、集積度の増加に従ってチップレイアウト上不利に働くことになり、しかも実際に高度のレイアウト技術を必要としている。すなわち、レイアウトの効率性低下及び高集積化の障害の各要因となっている。さらに、ＳＡＭ用列プリデコーダ８の出力信号ＳＤＣＡｉｊをＳＡＭ用列デコーダ１４へ供給するための信号線が長いため、その負荷容量（loading  capacitance）が大きくなる。これは、信号線が極微細化される高集積のビデオＲＡＭにおいて一層深刻な問題となる。
【００１１】
【発明が解決しようとする課題】
したがって本発明の目的は、第一に、チップの集積度を容易に向上させられるような列デコーダの配置構造を提供することにある。第二に、レイアウト効率により優れた列デコーダの配置構造を提供することにある。第三に、容易で効率的なレイアウト設計が可能でレイアウト面積を最小化でき、チップの集積度を向上させられるような列デコーダの配置構造を提供することにある。第四に、列デコーディングに関連する信号線の負荷容量を抑制できるような列デコーダの配置構造を提供することにある。第五に、プリデコーダから列デコーダまでの間隔を短くできて高集積化に適した列デコーダの配置構造を提供することにある。第六に、列デコーディングに関連する信号線の負荷容量を最小化すると共にチップに占めるレイアウト面積を最小化できるような列デコーダの配置構造を提供することにある。
【００１２】
【課題を解決するための手段】
このような目的を達成するために本発明では、分割配置された各サブセルアレイに対し、その片側にＲＡＭ用列デコーダ及びＳＡＭ用列デコーダをまとめて１つのデコーダ群としてそれぞれ配置することを主な特徴する。
【００１３】
より具体的には、メモリセルアレイを多数のサブセルアレイに分割して方形に配置すると共に、その各サブセルアレイスのなす方形内にＲＡＭ用とＳＡＭ用の各列プリデコーダを配置し、そして、各サブセルアレイの列プリデコーダ側となる片側にＲＡＭ用列デコーダ及びＳＡＭ用列デコーダをまとめて１つのデコーダ群をなすようにして配置する。
【００１４】
このような配置構造においては、セルアレイの片側に１つにまとめて配置するので、ＲＡＭ用列デコーダ及びＳＡＭ用列デコーダは共通の電源線を使用することが可能となる。また、ＲＡＭ用列プリデコーダ、ＳＡＭ用列プリデコーダ、ＲＡＭ用列デコーダ、そしてＳＡＭ用列デコーダをすべて近接させて配置することが可能となり、各回路を最短距離で結ぶことができる。したがって、効率的なレイアウトを行え高集積化により適しており、さらに、列デコーディングに関係する信号線すべてをより短くできるので、負荷容量を極力抑えられる。
【００１５】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、図中の同じ部分には可能な限り共通の符号を使用する。
【００１６】
この実施例においてはマルチポートメモリとしてビデオＲＡＭを取り上げ、本発明の全般的な理解のために、ＲＡＭ用列デコーダ数及びＳＡＭ用列デコーダ数等を特定した詳細な構造を提示する。しかしながら、当該技術分野における通常の知識を有する者であれば、本発明はそれに限定されずとも多様に実施可能であることは理解できよう。
【００１７】
ここで使用される“列デコーダ”とは、セルデータが伝送される経路を指定するためのもので、その経路を直接的に指定するデコーダを意味し、“列プリデコーダ”とは、セルデータが伝送される経路を指定するためのもので、列アドレス入力バッファと列デコーダとの間に位置してその経路を間接的に指定するデコーダを意味する。
【００１８】
図１は、この例のビデオＲＡＭの列デコーダの配置を示すブロック図である。同図に示すビデオＲＡＭにおける列デコーダの配置構造の特徴は、主にＲＡＭ・ＳＡＭ用列デコーダ１００にある。すなわち、ＲＡＭ用とＳＡＭ用の各列デコーダを分離配置するのではなく、サブセルアレイ１０の片側に両者を共存させた点に大きな特徴がある。
【００１９】
この実施例のメモリセルアレイは、４個のサブセルアレイ１０に分割して配置されている。そして、本発明による列デコーダの配置構造に最適な例として、４個のサブセルアレイ１０を縦と横（行と列）方向に方形をなすようにして対称的に配置しておいて、その各サブセルアレイ１０の間を周辺回路用に使用している。したがって、ＲＡＭ用列プリデコーダ４及びＳＡＭ用列プリデコーダ８は、各サブセルアレイ１０の間、すなわち方形内に設けられる。このような配置は、チップのレイアウトを容易にし、同時に、各ＲＡＭ・ＳＡＭ用列デコーダ１００とＲＡＭ用列プリデコーダ４及びＳＡＭ用列プリデコーダ８との間を最小間隔とする最適の構造となる。その結果、ＳＡＭ用列プリデコーダ８（あるいはＲＡＭ用列プリデコーダ４）の出力信号ＳＤＣＡｉｊ（ＲＤＣＡｉｊ）を図６に示すように遠くまで伝送する必要がなくなり、すぐ隣となるＲＡＭ・ＳＡＭ用列デコーダ１００に送ればすむ。すなわち、列プリデコーダと列デコーダとを近接させて設けられるため、信号線の負荷容量を大幅に抑制できる。
【００２０】
図２は、図１中のＲＡＭ・ＳＡＭ用列デコーダ１００についての構成例を示し、分図Ａ、Ｂでそれぞれ異なった構成例を示している。
【００２１】
図２Ａの構成では、ＲＡＭ用列デコーダとＳＡＭ用列デコーダが交互に１列ずつ配列されている。すなわち、ＲＡＭ用列デコーダ及びＳＡＭ用列デコーダが１列ずつ交互に配列されて１つのデコーダ群を形成し、それにより、両者が電源線を共有するようになっている。尚、この図２Ａには１列ずつＲＡＭ用列デコーダ及びＳＡＭ用列デコーダを交互に配置する例を示しているが、２列ずつＲＡＭ用列デコーダ及びＳＡＭ用列デコーダを交互に配置する構成も可能である。
【００２２】
図２Ｂの構成では、ＲＡＭ用列デコーダをまとめたＲＡＭ用列デコーダ群とＳＡＭ用列デコーダをまとめたＳＡＭ用列デコーダ群とを隣り合わせて配置し、１つのデコーダ群を形成している。この場合、１つのデコーダ群を形成するＲＡＭ用列デコーダとＳＡＭ用列デコーダは、配線の効率からすると図示のように図中横方向（列方向）に隣接させるのが好ましい。この構成によれば、両者は電源線を共有できるうえ、ビット線間隔（pitch ）の微細化にも適している。
【００２３】
これら図２Ａ、Ｂに示す構成において、例えば１つのサブセルアレイ１０にビット線対ＢＬ、バーＢＬが５１２個設けられる場合、ＲＡＭ用列デコーダを２５６個、ＳＡＭ用列デコーダを１２８個として実施すればよいが、ただし、これは列アドレスのコーディング条件に応じて適切に実施すべきものである。
【００２４】
図３に、図１に示した構成におけるＲＡＭ用列デコーダ及びＳＡＭ用列デコーダの各出力信号の接続関係について、１列を代表的に示して説明する。すなわち、ＲＡＭ・ＳＡＭ用列デコーダ１００から信号ＲＣＳＬｉ及び信号ＳＣＳＬｉが出力され、信号ＲＣＳＬｉはＲＡＭ用入出力トランジスタ４２、４４（列ゲート）を制御し、信号ＳＣＳＬｉはＳＡＭ用入出力トランジスタ４６、４８（列ゲート）を制御するようにつながれる。
【００２５】
図４は各プリデコーダの具体例で、図４ＡはＲＡＭ用プリデコーダの回路図、図４ＢはＳＡＭ用プリデコーダの回路図である。図示の回路構成は、特に説明するまでもなくすでによく知られたものである。図１に示したＲＡＭ用列プリデコーダ４、ＳＡＭ用列プリデコーダ８はこのような回路から構成されている。
【００２６】
図５は各デコーダの具体例で、図５ＡはＲＡＭ用列デコーダの回路図、図５ＢはＳＡＭ用列デコーダの回路図である。これらの回路構成もよく知られたもので、その説明は省略する。図２に示したＲＡＭ・ＳＡＭ用列デコーダ１００のＲＡＭ用列デコーダ、ＳＡＭ用列デコーダはこのような回路から構成される。
【００２７】
【発明の効果】
以上説明してきたように本発明は、ＲＡＭ用列デコーダとＳＡＭ用列デコーダを分離してセルアレイの両側に設けるのではなく、セルアレイの片側に共存させて設ける配置構造とした。それにより、列プリデコーダと列デコーダとの間隔を最小化でき、これらの間の信号線の負荷容量を無視できる程度まで抑制し得る。また、列デコーダに関するレイアウトを効率よく行え、チップ上の占有面積を最小化できるので、チップの高集積化に適している。
【図面の簡単な説明】
【図１】本発明による列デコーダの配置構造の実施例を示すブロック図。
【図２】Ａは、図１中に示す列デコーダの構成の一例を示すブロック図、Ｂは、図１中に示す列デコーダの構成の他の例を示すブロック図。
【図３】図１中に示す列デコーダとサブセルアレイとの間の接続関係を簡単に示す回路図。
【図４】Ａは、ＲＡＭ用列プリデコーダの具体例を示す回路図、Ｂは、ＳＡＭ用列プリデコーダの具体例を示す回路図。
【図５】Ａは、ＲＡＭ用列デコーダの具体例を示す回路図、Ｂは、ＳＡＭ用列デコーダの具体例を示す回路図。
【図６】従来における列デコーダの配置構造を示すブロック図。
【図７】図６中に示す列デコーダとサブセルアレイとの間の接続関係を簡単に示す回路図。
【符号の説明】
２  列アドレス入力バッファ
４  ＲＡＭ用列プリデコーダ
６  ＳＡＭカウンタ
８  ＳＡＭ用列プリデコーダ
１０  サブセルアレイ
１００  ＲＡＭ・ＳＡＭ用列デコーダ
【図１】
0003715663.tif 000002
【図２】
0003715663.tif 000003
【図３】
0003715663.tif 000004
【図４】
0003715663.tif 000005
【図５】
0003715663.tif 000006
【図６】
0003715663.tif 000007
【図７】
0003715663.tif 000008