(57)【特許請求の範囲】
【請求項１】
複数の行電極と前記行電極に交叉して配列され複数の列電極との各交叉部に画素を担う放電セルが形成されているプラズマディスプレイパネルを備えたプラズマディスプレイ装置であって、
全ての前記行電極に一斉にリセットパルスを印加することにより全ての前記放電セルに壁電荷を形成させるリセット手段と、
前記行電極の各々にプライミングパルス及び走査パルスを順次、印加することにより画素データの書込を為す画素データ書込手段と、
前記リセットパルスの印加直後に前記行電極各々を一旦接地してからフローティング状態に設定するスイッチング手段と、を有することを特徴とするプラズマディスプレイ装置。
【請求項２】
前記画素データ書込手段は、前記スイッチング手段によって前記行電極の各々がフローティング状態に設定されてから前記行電極各々の電位を負電位に設定した後に前記プライミングパルスの印加を行うことを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項３】
前記プライミングパルスは正電圧のパルスであり、前記走査パルスは負電圧のパルスであることを特徴とする請求項１記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
平面表示装置としてのプラズマディスプレイパネル（以下、ＰＤＰと称する）として、ＡＣ（交流放電）型のＰＤＰが知られている。
【０００３】
図１は、かかるＡＣ型のＰＤＰを駆動する駆動装置を含んだプラズマディスプレイ装置の概略構成を示す図である。
【０００４】
図１において、ＰＤＰ１０には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成されている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交叉部に１つの放電セルが形成される。
【０００５】
駆動装置１は、供給された映像信号を１画素毎のＮビットの画素データに変換し、これをＰＤＰ１０における１行分毎にｍ個の画素データパルスに変換してＰＤＰ１０の列電極Ｄ1〜Ｄm各々に印加する。
【０００６】
更に、駆動装置１は、図２に示されるが如きタイミングにて、リセットパルスＲＰX、リセットパルスＲＰY、プライミングパルスＰＰ、走査パルスＳＰ、維持パルスＩＰX、維持パルスＩＰY、及び消去パルスＥＰ各々を含んだ行電極駆動信号を生成し、これを上記ＰＤＰ１０の行電極対（Ｙ1〜Ｙn、Ｘ1〜Ｘn）に印加する。
【０００７】
図２において、駆動装置１は、先ず、正電圧のリセットパルスＲＰxを発生してこれを全ての行電極Ｘ1〜Ｘnに印加すると同時に、負電圧のリセットパルスＲＰyを発生してこれを行電極Ｙ1〜Ｙn の各々に印加する（一斉リセット行程）。
【０００８】
かかるリセットパルスの印加によりＰＤＰ１０の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
【０００９】
次に、駆動装置１は、上記メモリ１３から供給されてくる各行毎の画素データに対応した正電圧の画素データパルスＤＰ1〜ＤＰmを発生し、これらを１行分毎に順次、列電極Ｄ1〜Ｄmに印加して行く。更に、駆動装置１は、上記画素データパルスＤＰ1〜ＤＰmを列電極Ｄ1〜Ｄmに印加するタイミングと同一タイミングにて、負電圧でありかつ比較的パルス幅の小なる走査パルスＳＰを発生し、これを図２に示されるように、行電極Ｙ1からＹnへと順次印加して行く。この際、走査パルスＳＰが印加された行電極に存在する放電セルの内で、高電圧の画素データパルスが印加された放電セルでは放電が生じてその壁電荷の大半が失われる。一方、画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。すなわち、列電極に印加された画素データパルスに応じて、各放電セル内に壁電荷が残留するか否かが決定するのである。これは、走査パルスＳＰの印加に応じて、各放電セルに対して画素データの書き込みが為されたということなのである。尚、駆動装置１は、かかる負電圧の走査パルスＳＰを各行電極Ｙに印加する直前に、図２に示されるが如き正電圧のプライミングパルスＰＰを行電極Ｙ1〜Ｙnに印加する（画素データ書込行程）。
【００１０】
かかるプライミングパルスＰＰの印加により、上記一斉リセット動作にて得られ、時間経過と共に減少してしまった上記荷電粒子が、ＰＤＰ１０の放電空間内に再形成される。よって、かかる荷電粒子が存在する内に、上記走査パルスＳＰの印加による画素データの書き込みが為されることになる。
【００１１】
次に、駆動装置１は、正電圧の維持パルスＩＰYを連続して行電極Ｙ1〜Ｙn 各々に印加すると共に、かかる維持パルスＩＰYの印加タイミングとは、ずれたタイミングにて正電圧の維持パルスＩＰXを連続して行電極Ｘ1〜Ｘn各々に印加する（維持放電行程）。
【００１２】
かかる維持パルスＩＰX及びＩＰYが交互に印加されている期間に亘り、上記壁電荷が残留したままとなっている放電セルが放電発光を繰り返しその発光状態を維持する。
【００１３】
次に、駆動装置１は、負電圧の消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に一斉に印加して、各放電セル内に残留している壁電荷を消去する（壁電荷消去行程）。
【００１４】
しかしながら、図２に示される駆動では、走査パルスＳＰの印加により行電極Ｙ上の電圧を負電圧側に推移させているので、この際、行電極Ｙ上において過渡的な負電圧側へのレベル変化が生じてしまう。よって、このレベル変化に伴う無効な電流が流れて消費電力を増大させてしまうという問題が生じていた。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、かかる問題を解決すべく為されたものであり、低消費電力化を図ることができるプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
請求項１記載によるプラズマディスプレイ装置は、複数の行電極と前記行電極に交叉して配列され複数の列電極との各交叉部に画素を担う放電セルが形成されているプラズマディスプレイパネルを備えたプラズマディスプレイ装置であって、全ての前記行電極に一斉にリセットパルスを印加することにより全ての前記放電セルに壁電荷を形成させるリセット手段と、前記行電極の各々にプライミングパルス及び走査パルスを順次、印加することにより画素データの書込を為す画素データ書込手段と、前記リセットパルスの印加直後に前記行電極各々を一旦接地してからフローティング状態に設定するスイッチング手段と、を有することを特徴とするプラズマディスプレイ装置。
【発明を実施するための最良の形態】
【００１７】
プラズマディスプレイパネルの全ての放電セルに壁電荷を形成されるリセットパルスを一斉に行電極の各々に印加した後に、行電極を一旦接地してからフローティング状態に設定する。
【実施例】
【００１８】
以下、本発明の実施例を図を参照しつつ説明する。
【００１９】
図３は、本発明によるプラズマディスプレイ装置の全体構成を示す図である。
【００２０】
かかる図３において、Ａ／Ｄ変換器１１は、供給されてきたアナログの映像信号をサンプリングして１画素毎のＮビットの画素データに変換しこれをメモリ１３に供給する。パネル駆動制御回路１２は、かかる映像信号中に含まれる水平同期信号及び垂直同期信号を検出し、この検出タイミングに基づいて以下に説明するが如き各種信号を生成し、これらをメモリ１３、行電極ドライバ１００、及び列電極ドライバ２００の各々に供給する。
【００２１】
メモリ１３は、パネル駆動制御回路１２から供給されてくる書込信号に応じて上記画素データを順次書き込む。更に、メモリ１３は、上記パネル駆動制御回路１２から供給されてくる読出信号に応じて、上述の如く書き込まれた画素データをＰＤＰ（プラズマディスプレイパネル）２０の１行分毎に読み出し、これを列電極ドライバ２００に供給する。
【００２２】
ＰＤＰ２０には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｄ1〜Ｄmが形成されている。この際、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交叉部に１つの放電セルが形成される。
【００２３】
列電極ドライバ２００は、上記メモリ１３から供給されてくる１行分の画素データ各々に対応した画素データパルスを発生し、これを上記パネル駆動制御回路１２から供給される画素データパルス印加タイミング信号に応じて、上記ＰＤＰ２０の列電極Ｄ1〜Ｄm各々に印加する。
【００２４】
行電極ドライバ１００は、上記パネル駆動制御回路１２から供給されてくる各種タイミング信号に応じて、図４に示されるが如きリセットパルスＲＰX及び維持パルスＩＰXを含んだ行電極Ｘ駆動信号を生成し、これを上記ＰＤＰ２０の行電極Ｘ1〜Ｘn各々に同時に印加する。
【００２５】
又、行電極ドライバ１００は、上記パネル駆動制御回路１２から供給されてくる各種タイミング信号に応じて、図４に示されるが如きリセットパルスＲＰY、プライミングパルスＰＰ、走査パルスＳＰ、維持パルスＩＰY及び消去パルスＥＰ各々を含んだ行電極Ｙ駆動信号を生成し、これを上記ＰＤＰ２０の行電極Ｙ1〜Ｙn各々に印加する。
【００２６】
図４において、行電極ドライバ１００は、先ず、負電圧のリセットパルスＲＰxを有する行電極Ｘ駆動信号Ｘ1〜Ｘn各々を全ての行電極Ｘ1〜Ｘnに印加すると同時に、正電圧のリセットパルスＲＰyを有する行電極Ｙ駆動信号Ｙ1〜Ｙn各々を行電極Ｙ1〜Ｙnに印加する。かかるリセットパルスＲＰyの印加後、行電極ドライバ１００は、行電極Ｙ1〜Ｙn各々に印加すべき行電極Ｙ駆動信号Ｙ1〜Ｙn各々の電圧レベルを０[V]に戻す（一斉リセット行程）。
【００２７】
上記リセットパルスＲＰx及びＲＰyの同時印加により、ＰＤＰ２０の全ての放電セルが放電してその放電空間内に荷電粒子が生成される。かかる放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
【００２８】
次に、行電極ドライバ１００は、行電極Ｙ1〜Ｙn各々に印加すべき行電極Ｙ駆動信号Ｙ1〜Ｙnの電圧レベルを図４に示されるが如く負電圧−ＶSにする。その後、列電極ドライバ２００は、各行毎の画素データに対応した正電圧の画素データパルスＤＰ1〜ＤＰmを１行分毎に順次、列電極Ｄ1〜Ｄmに印加して行く。行電極ドライバ１００は、各画素データパルスＤＰ1〜ＤＰmが列電極Ｄ1〜Ｄmに印加される直前に、正電圧のプライミングパルスＰＰを有する行電極Ｙ駆動信号Ｙ1〜Ｙnを生成し、これらを順次、行電極Ｙ1〜Ｙnへと印加して行く。かかるプライミングパルスＰＰの印加後、行電極ドライバ１００は、行電極Ｙ駆動信号Ｙ1〜Ｙn各々の電圧レベルを一旦上記負電圧−ＶSに戻す。ここで、上記列電極ドライバ２００による画素データパルスＤＰ1〜ＤＰmの印加が終了すると、行電極ドライバ１００は、各行電極Ｙ駆動信号Ｙ1〜Ｙn各々の電圧レベルを順次、正電圧に切り換えて行く（画素データ書込行程）。
【００２９】
尚、かかる画素データ書込行程において行電極ドライバ１００は、図５に示されるが如き基本駆動信号ａに、レベルシフト信号ｂにて示されるレベルシフトを施すとにより、図４に示されるが如き各行電極Ｙ駆動信号Ｙ1〜Ｙn各々を生成するのである。この際、かかるレベルシフト信号ｂにおけるパルスＭＰのパルス周期は、画素データパルスＤＰの印加周期と同一であり、かつそのパルス幅は画素データパルスＤＰと同一である。又、レベルシフト信号ｂにおけるパルスＭＰの振幅レベルはＶCであり、レベルシフト信号ｂ自体が全体に負電圧−ＶSの分だけオフセットされている。
【００３０】
ここで、上記画素データ書込行程において、各プライミングパルスＰＰの終了後の行電極Ｙ駆動信号が負電圧−ＶSである際に、上記パルスＭＰの分だけその電圧レベルが−（ＶS＋ＶC）まで下がった部分が走査パルスＳＰとなる。かかる走査パルスＳＰが印加された行電極に付随する各放電セルには、画素データパルスＤＰ1〜ＤＰm各々のパルス電圧値に応じた壁電荷が残留する。すなわち、放電セル１行分毎に画素データの書き込みが為されるのである。
【００３１】
かかる走査パルスＳＰが行電極Ｙ1〜Ｙnまで印加されて、全ての行に対する画素データの書込が終了すると、行電極ドライバ１００は、上述の如き行電極Ｙ駆動信号に対するレベルシフト動作を停止する。ここで、行電極ドライバ１００は、負電圧の維持パルスＩＰYが連続する行電極Ｙ駆動信号Ｙ1〜Ｙnを行電極Ｙ1〜Ｙn各々に印加する。更に、行電極ドライバ１００は、かかる維持パルスＩＰYの印加タイミングとはずれたタイミングの正電圧の維持パルスＩＰXが連続する行電極Ｘ駆動信号Ｘ1〜Ｘn各々を行電極Ｘ1〜Ｘn各々に印加する（維持放電行程）。
【００３２】
かかる維持パルスＩＰX及びＩＰYが交互に印加されている期間に亘り、上記画素データ書込行程終了後も壁電荷が残留したままとなっている放電セルのみが放電発光を繰り返しその発光状態を維持する。
【００３３】
次に、行電極ドライバ１００は、正電圧であり、かつそのパルス幅が比較的小なる消去パルスＥＰを含んだ行電極Ｙ駆動信号Ｙ1〜Ｙn各々を行電極Ｙ1〜Ｙn各々に一斉に印加して、ＰＤＰ２０の全放電セル内に残留している壁電荷を消去する（壁電荷消去行程）。
【００３４】
図６は、行電極ドライバ１００の内部構成の内で、上述した如き行電極Ｙ駆動信号Ｙ1〜Ｙn各々を生成する部分を示す図である。
【００３５】
図６に示されるように行電極ドライバ１００は、電源電位シフト回路１０１、維持パルス発生回路１０２、リセットパルス発生回路１０３、及び走査パルス発生回路１０４1〜１０４nから構成される。
【００３６】
電源電位シフト回路１０１には、後述する第１電源Ｂ１の直流電圧Ｖ1よりも所定電圧ＶSだけ低い直流電圧を発生し、かつその負側端子が接地されている第２電源Ｂ２ａ、及び、かかる第２電源Ｂ２ａの正側端子とその正側端子同士が互いに接続されており、直流電圧ＶCを発生する第２電源Ｂ２ｂが設けられている。かかる電源電位シフト回路１０１におけるスイッチング素子ＳＷ２ａは、上記パネル駆動制御回路１２から供給されたＳＷ２ａ制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において第２電源Ｂ２ａの正側端子（又は第２電源Ｂ２ｂの正側端子）の電位をライン２上に印加する。又、電源電位シフト回路１０１におけるスイッチング素子ＳＷ２ｂは、上記パネル駆動制御回路１２から供給されたＳＷ２ｂ制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において第２電源Ｂ２ｂの負側端子の電位をライン２上に印加する。
【００３７】
維持パルス発生回路１０２におけるスイッチング素子ＳＷ６は、上記パネル駆動制御回路１２から供給されたＳＷ６制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において第３電源Ｂ３の正側端子の電位をライン２上に印加する。尚、第３電源Ｂ３は、直流電圧Ｖ3を発生するものであり、その負側端子は接地されている。更に、かかる維持パルス発生回路１０２には、その一端が接地されているコンデンサＣ１が設けられている。スイッチング素子ＳＷ７は、上記パネル駆動制御回路１２から供給されたＳＷ７制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において上記コンデンサＣ１の他端に発生した電位をコイルＬ１を介してダイオードＤ１のアノード端に印加する。スイッチング素子ＳＷ８は、上記パネル駆動制御回路１２から供給されたＳＷ８制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において上記コンデンサＣ１の他端に発生した電位をコイルＬ２を介してダイオードＤ２のカソード端に印加する。スイッチング素子ＳＷ９は、上記パネル駆動制御回路１２から供給されたＳＷ９制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において接地電位をダイオードＤ３のカソード端に印加する。かかるダイオードＤ３のアノード端、上記ダイオードＤ１のカソード端、及び上記ダイオードＤ２のアノード端は互いに上記ライン２に接続されている。
【００３８】
又、リセットパルス発生回路１０３におけるスイッチング素子ＳＷ１０は、上記パネル駆動制御回路１２から供給されたＳＷ１０制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において、抵抗Ｒ１を介した第４電源Ｂ４の正側端子の電位を上記ライン２上に印加する。尚、第４電源Ｂ４は、直流の電圧Ｖ4を発生するものであり、その負側端子は接地されている。リセットパルス発生回路１０３におけるスイッチング素子ＳＷ１１は、上記パネル駆動制御回路１２から供給されたＳＷ１１制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において、接地電位をダイオードＤ４のカソード端に印加する。かかるダイオードＤ４のアノード端は上記ライン２に接続されている。
【００３９】
走査パルス発生回路１０４1〜１０４n各々は互いに同一回路構成からなり、夫々第１電源Ｂ１からの給電をうけている。尚、かかる第１電源Ｂ１は、上述した如き直流の電圧Ｖ1を発生し、その正側端子の電位は上記ライン２に接続されている。
【００４０】
各走査パルス発生回路１０４におけるスイッチング素子ＳＷ１ａは、上記パネル駆動制御回路１２から供給されたＳＷ１ａ制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において、上記ライン２上の電位を行電極駆動ライン３に印加する。この際、かかる行電極駆動ライン３上に印加された電位が上述した如き行電極Ｙ駆動信号となってＰＤＰ２０の行電極Ｙに印加されるのである。各走査パルス発生回路１０４におけるスイッチング素子ＳＷ１ｂは、上記パネル駆動制御回路１２から供給されたＳＷ１ｂ制御信号の論理レベルに応じたオン／オフ動作を為し、そのオン動作時において、第１電源Ｂ１の負側端子の電位を上記行電極駆動ライン３に印加する。又、各走査パルス発生回路１０４には、スイッチング素子ＳＷ３がオン状態となると上記ライン２上の電位を上記行電極駆動ライン３に印加するダイオードＤ５、及びアノード端が上記行電極駆動ライン３に接続されており、かつカソード端が上記ライン２に接続されているダイオードＤ６が設けられている。
【００４１】
尚、上記スイッチング素子の各々は、実際には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ等からなる半導体スイッチである。
【００４２】
以下に、かかる図６に示されるが如き構成からなる行電極ドライバ１００の内部動作について説明する。
【００４３】
図７は、上記一斉リセット行程、画素データ書込行程、維持放電行程各々での、パネル駆動制御回路１２による各ＳＷ制御信号の供給タイミングと、かかるＳＷ制御信号によって生成される行電極Ｙ駆動信号の一例を示す図である。
【００４４】
尚、図７に示される実施例においては、各ＳＷ制御信号の論理レベルが"０"である場合には、スイッチング素子はオフ状態となり、"１"である場合にはオン状態になるものとする。
【００４５】
一斉リセット行程
先ず、上記パネル駆動制御回路１２は、ＳＷ３、ＳＷ１ａ及びＳＷ１１制御信号のみを論理レベル"１"とし、その他を全て論理レベル"０"とする。
【００４６】
これにより、図６におけるスイッチング素子ＳＷ３、ＳＷ１ａ及びＳＷ１１がオン状態となるので、行電極Ｙ駆動信号のレベルは図７に示されるが如く"０"[V]となる。
【００４７】
次に、パネル駆動制御回路１２は、
ＳＷ１０制御信号：論理レベル"１"
ＳＷ１１制御信号：論理レベル"０"
に夫々切り換える。
【００４８】
これにより、図６のリセットパルス発生回路１０３におけるスイッチング素子ＳＷ１０がオン状態となり、抵抗Ｒ１、スイッチング素子ＳＷ１０、ライン２０、スイッチング素子ＳＷ３及びダイオードＤ５を夫々介して、第４電源Ｂ４の正側端子電位が行電極駆動ライン３上に印加される。この際、かかる行電極駆動ライン３上の行電極Ｙ駆動信号の信号レベルは、上記抵抗Ｒ１の作用により"０"[V]から徐々に上昇して第４電源Ｂ４の電源電圧Ｖ4に達する。
【００４９】
ここで、パネル駆動制御回路１２は、
ＳＷ１０制御信号：論理レベル"０"
ＳＷ１１制御信号：論理レベル"１"
に切り換える。
【００５０】
これにより、図６のリセットパルス発生回路１０３におけるスイッチング素子ＳＷ１１がオン状態となり、行電極駆動ライン３上の行電極Ｙ駆動信号の信号レベルは、図７に示されるが如く"０"[V]になる。この際、かかるリセットパルス発生回路１０３の動作によって得られた正電圧のパルスが上記リセットパルスＰＲYとなる。
【００５１】
次に、パネル駆動制御回路１２は、ＳＷ１１制御信号の論理レベルを"０"に切り換えて、リセットパルス発生回路１０３におけるスイッチング素子ＳＷ１１をオフ状態にする。
【００５２】
かかる動作により、上記ライン２はフローティング状態、つまり電圧印加が一切為されていない状態となる。
【００５３】
画素データ書込行程
ライン２がフローティング状態にある際に、パネル駆動制御回路１２は、
ＳＷ２ａ制御信号：論理レベル"１"
ＳＷ３制御信号：論理レベル"０"
に切換える。
【００５４】
これにより、ライン２上の電位は−ＶSとなり、これが行電極駆動ライン３に印加され、負電圧の行電極Ｙ駆動信号として導出されることになる。
【００５５】
尚、このように行電極Ｙ駆動信号のレベルを負電圧に切り替えるにあたり、予め、上述のようにライン２上をフローティング状態にしておくので行電極Ｙ駆動信号には過渡的な負電圧側へのレベル変化が生じない。つまり、かかる構成によれば、この過渡的なレベル変化による無駄な電流が流れなくなるので、電力消費を抑えられるのである。
【００５６】
その後、ＳＷ２ａ制御信号及びＳＷ２ｂ制御信号各々の論理レベルを図７に示されるように、"１"から"０"、"０"から"１"へと交互に切換えてこれを繰り返す。
【００５７】
これにより、図６の電源電位シフト回路１０１におけるスイッチング素子ＳＷ２ａ及びＳＷ２ｂが交互にオン／オフ動作を行って、ライン２０上の電位に対して図５のｂに示されるが如きレベルシフトが為される。
【００５８】
つまり、
ＳＷ２ａ制御信号：論理レベル"１"
ＳＷ２ｂ制御信号：論理レベル"０"
である場合には、電源電位シフト回路１０１におけるスイッチング素子ＳＷ２ａがオン状態、ＳＷ２ｂがオフ状態となるので、行電極駆動ライン３上の行電極Ｙ駆動信号のレベルは、負電圧−ＶSとなる。
【００５９】
一方、
ＳＷ２ａ制御信号：論理レベル"０"
ＳＷ２ｂ制御信号：論理レベル"１"
である場合には、電源電位シフト回路１０１におけるスイッチング素子ＳＷ２ａがオフ状態、ＳＷ２ｂがオン状態となるので、行電極駆動ライン３上の行電極Ｙ駆動信号のレベルは、負電圧−（ＶS＋ＶC）となるのである。
【００６０】
次に、パネル駆動制御回路１２は、
ＳＷ１ａ制御信号：論理レベル"１"
ＳＷ１ｂ制御信号：論理レベル"０"
に切り替える。
【００６１】
これにより、走査パルス発生回路１０４におけるスイッチング素子ＳＷ１ａがオン状態、スイッチング素子ＳＷ１ｂがオフ状態となり、行電極駆動ライン３上の行電極Ｙ駆動信号は、図７に示されるが如く、第２電源Ｂ２ａにおける電源電圧Ｖ1と等しい正電圧のレベルとなる。
【００６２】
ここで、パネル駆動制御回路１２は、
ＳＷ１ａ制御信号：論理レベル"０"
ＳＷ１ｂ制御信号：論理レベル"１"
に切り替える。
【００６３】
これにより、行電極駆動ライン３上の行電極Ｙ駆動信号は、図５のレベルシフト信号ｂと同一形態の負電圧となる。この際得られた正電圧のパルスが上記プライミングパルスＰＰとなる。
【００６４】
ここで、
ＳＷ２ａ制御信号：論理レベル"１"
ＳＷ２ｂ制御信号：論理レベル"０"
である場合には、電源電位シフト回路１０１におけるスイッチング素子ＳＷ２ａがオン状態、ＳＷ２ｂがオフ状態となるので、行電極駆動ライン３上の行電極Ｙ駆動信号のレベルは、負電圧−ＶSとなる。
【００６５】
一方、
ＳＷ２ａ制御信号：論理レベル"０"
ＳＷ２ｂ制御信号：論理レベル"１"
である場合には、電源電位シフト回路１０１におけるスイッチング素子ＳＷ２ａがオフ状態、ＳＷ２ｂがオン状態となるので、行電極駆動ライン３上の行電極Ｙ駆動信号のレベルは、負電圧−（ＶS＋ＶC）となる。
【００６６】
この際、図７に示されるように、プライミングパルスＰＰの後に行電極Ｙ駆動信号のレベルが上記負電圧−（ＶS＋ＶC）となった部分が、上記走査パルスＳＰとなる。
【００６７】
かかる走査パルスＳＰを発生した後、パネル駆動制御回路１２は、
ＳＷ１ａ制御信号：論理レベル"１"
ＳＷ１ｂ制御信号：論理レベル"０"
に切り替える。
【００６８】
これにより、行電極駆動ライン３上の行電極Ｙ駆動信号は、図７に示されるが如く、図５のレベルシフト信号ｂの分だけレベルシフトされた正電圧の信号となる。
【００６９】
維持放電行程
次に、パネル駆動制御回路１２は、
ＳＷ２ａ制御信号：論理レベル"０"
ＳＷ２ｂ制御信号：論理レベル"０"
ＳＷ３制御信号：論理レベル"１"
ＳＷ１ａ制御信号：論理レベル"０"
ＳＷ１ｂ制御信号：論理レベル"１"
に切り替え、更に、ＳＷ６制御信号、ＳＷ７制御信号、ＳＷ８制御信号、ＳＷ９制御信号各々を図７に示されるように、"０"から"１"、"１"から"０"へと切換えてこれを繰り返す。
【００７０】
尚、ＳＷ３制御信号の論理レベルが"１"となると、スイッチング素子ＳＷ３がオン状態となり、ライン２上の電位がダイオードＤ５を介して行電極駆動ライン３上に印加される。つまり、ライン２上の電位がそのまま行電極Ｙ駆動信号の信号レベルとなるのである。
【００７１】
ここで、ＳＷ９制御信号の論理レベルが"１"である場合には、維持パルス発生回路１０２におけるスイッチング素子ＳＷ９がオン状態となるので、ライン２上の電位は"０"[V]となり、行電極Ｙ駆動信号の信号レベルも"０"[V]となる。次に、ＳＷ７制御信号の論理レベルが"１"となると、維持パルス発生回路１０２におけるスイッチング素子ＳＷ７はオン状態となる。この際、維持パルス発生回路１０２のコンデンサＣ１及びコイルＬ１の作用によりライン２上の電位は徐々に上昇して行く。ここで、ＳＷ６制御信号の論理レベルが"１"となると、維持パルス発生回路１０２におけるスイッチング素子ＳＷ６がオン状態となるので、ライン２上の電位は第３電源Ｂ３の電源電圧Ｖ3と等しいレベルになる。次に、ＳＷ８制御信号の論理レベルが"１"となると、維持パルス発生回路１０２におけるスイッチング素子ＳＷ８はオン状態となる。この際、維持パルス発生回路１０２のコンデンサＣ１及びコイルＬ２の作用によりライン２上の電位は徐々に下降して行く。これらスイッチング素子ＳＷ６〜スイッチング素子ＳＷ９による一連の動作により、行電極Ｙ駆動信号には、図７に示されるが如き維持パルスＩＲYがあらわれるのである。
【００７２】
このように、図６に示される実施例においては、第１電源Ｂ１の正側端子の電位及び負側端子の電位を交互に行電極に印加することによりプライミングパルス及び走査パルス各々を発生する（走査パルス発生回路１０４）にあたり、かかる第１電源Ｂ１よりも小なる直流電圧を発生しかつその負側端子が接地されている第２電源のＢ２ａの正側端子の電位をかかる第１電源Ｂ１の正側端子に印加することにより上記第１電源の負側端子の電位を負側にシフトさせる（電源電位シフト回路）ようにしている。
【００７３】
以上の如く、本発明においては、ライン２上を一旦、フローティング状態にしてから電極Ｙのレベルを負電圧に切り替えるようにしたので、行電極Ｙ上には過渡的な負電圧側へのレベル変化が生じなくなる。よって、かかる構成によれば、この過渡的なレベル変化による無駄な電流が流れなくなるので、電力消費が抑えられる。
【図面の簡単な説明】
【００７４】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】図１の駆動装置による行電極駆動信号のタイミングを示す図である。
【図３】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図４】本発明の駆動装置による行電極駆動信号のタイミングを示す図である。
【図５】行電極Ｙ駆動信号におけるレベルシフトを示す図である。
【図６】行電極ドライバ１００の内部構成を示す図である。
【図７】各ＳＷ制御信号と行電極Ｙ駆動信号との対応関係を示す図である。
【符号の簡単な説明】
【００７５】
２０      ＰＤＰ
１００    行電極ドライバ
１０１    電源電位シフト回路
１０２    維持パルス発生回路
１０３    リセットパルス発生回路
１０４    走査パルス発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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