(57)【特許請求の範囲】
【請求項１】
半導体基板のメモリーセル領域の第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、
上記メモリーセル領域における半導体基板の上面の高さ位置が上記周辺回路領域における半導体基板の上面の高さ位置よりも下方になるように、両者の上面間に高低差を形成する第１の工程と、
上記メモリーセル領域における上記半導体基板の上面上にトンネル絶縁膜及び第１の導体膜を順次形成し、上記第１の導体膜の上面の高さ位置を上記周辺回路領域における半導体基板の上面の高さ位置と同じにする第２の工程と、
上記第２の工程の後に、上記メモリーセル領域及び上記周辺回路領域における半導体基板に、第１，第２の活性領域をそれぞれ取り囲む素子分離用溝を形成する第３の工程と、
上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第４の工程とを備え、
上記第１の工程は、
上記メモリーセル領域上に開口を有するマスク部材を用いたエッチングにより、上記メモリーセル領域の半導体基板をある深さまで部分的に除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板のメモリーセル領域の第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、
上記メモリーセル領域における半導体基板の上面の高さ位置が上記周辺回路領域における半導体基板の上面の高さ位置よりも下方になるように、両者の上面間に高低差を形成する第１の工程と、
上記メモリーセル領域における上記半導体基板の上面上にトンネル絶縁膜及び第１の導体膜を順次形成し、上記第１の導体膜の上面の高さ位置を上記周辺回路領域における半導体基板の上面の高さ位置と同じにする第２の工程と、
上記第２の工程の後に、上記メモリーセル領域及び上記周辺回路領域における半導体基板に、第１，第２の活性領域をそれぞれ取り囲む素子分離用溝を形成する第３の工程と、
上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第４の工程とを備え、
上記第１の工程は、
基板上に絶縁膜を形成する工程と、
上記絶縁膜のうち上記周辺回路領域上の部分を選択的に除去する工程と、
上記絶縁膜の残存部分をマスクに用いて、上記周辺回路領域において露出している上記半導体基板の表面上に半導体結晶膜をエピタキシャル成長させる工程と、
上記絶縁膜の残存部分を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板のメモリーセル領域の第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、
上記メモリーセル領域における半導体基板の上面の高さ位置が上記周辺回路領域における半導体基板の上面の高さ位置よりも下方になるように、両者の上面間に高低差を形成する第１の工程と、
上記メモリーセル領域における上記半導体基板の上面上にトンネル絶縁膜及び第１の導体膜を順次形成し、上記第１の導体膜の上面の高さ位置を上記周辺回路領域における半導体基板の上面の高さ位置と同じにする第２の工程と、
上記第２の工程の後に、上記メモリーセル領域及び上記周辺回路領域における半導体基板に、第１，第２の活性領域をそれぞれ取り囲む素子分離用溝を形成する第３の工程と、
上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第４の工程とを備え、
上記第２の工程は、
基板上に、トンネル絶縁膜及び第１の導体膜を順次形成する工程と、
上記メモリーセル領域と上記周辺回路領域における上記メモリーセル領域との境界付近の領域とを少なくとも覆うマスク部材を用いたエッチングにより、上記第１の導体膜及び上記トンネル絶縁膜を順次選択的に除去する工程と、
上記マスク部材を除去した後、残存している上記第１の導体膜のうち上記周辺回路領域における上記メモリーセル領域との境界付近の領域で突出している部分をＣＭＰにより除去する工程と、
上記周辺回路領域における上記トンネル絶縁膜をエッチングにより除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記第４の工程の後に、
基板上に、ゲート絶縁膜用絶縁膜，第２の導体膜及び導体保護膜を順次形成する工程と、
制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記導体保護膜及び上記第２の導体膜を選択的に除去して、上記第１の活性領域には制御ゲート電極及びその上の電極保護膜を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程と、
上記マスク部材を除去した後、上記周辺回路領域を覆うマスク部材と上記電極保護膜とをマスクとして用いたエッチングにより、上記ゲート絶縁膜用絶縁膜及び第１の導体膜を選択的に除去して、上記第１の活性領域に浮遊ゲート電極を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記第４の工程の後に、
基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次形成する工程と、
上記メモリーセル領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２の導体膜を選択的に除去して、上記第２の活性領域にゲート電極を形成する工程と、
上記マスク部材を除去した後、上記周辺回路領域と制御ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２の導体膜，上記ゲート絶縁膜用絶縁膜及び上記第１の導体膜を順次選択的に除去して、上記第１の活性領域に制御ゲート電極及び浮遊ゲート電極を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記第４の工程の後に、
上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜を選択的に除去して、上記第１の活性領域に浮遊ゲート電極を形成する工程と、
上記マスク部材を除去した後、基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次形成する工程と、
制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜，上記ゲート絶縁膜用絶縁膜及び上記第２の導体膜を選択的に除去して、上記第１の活性領域には浮遊ゲート電極から半導体基板に跨る制御ゲート電極を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置の製造方法において、
上記ゲート絶縁膜用絶縁膜の形成は、上記ゲート絶縁膜用絶縁膜の上記メモリーセル領域における厚みを上記周辺回路領域における厚みよりも大きくするように行うことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板のメモリーセル領域の第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、
上記周辺回路領域における上記半導体基板が露出している状態で、上記メモリーセル領域に、トンネル絶縁膜と、該トンネル絶縁膜上の第１の導体膜と、該第１の導体膜上の導体保護膜とを形成する第１の工程と、
上記周辺回路領域における上記半導体基板の上に半導体結晶を成長させて、上面の高さ位置が上記メモリーセル領域内の上記第１の導体膜の上面の高さ位置と同じである半導体結晶膜を形成する第２の工程と、
上記第１の導体膜上の上記第１の導体保護膜を除去する第３の工程と、
上記メモリーセル領域及び上記周辺回路領域に上記第１，第２の活性領域を取り囲む素子分離用の溝を形成する第４の工程と、
上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第５の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
上記第１の工程は、
上記半導体基板の上に、トンネル絶縁膜，第１の導体膜及び導体保護膜を順次形成する工程と、
上記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域における上記導体保護膜，第１の導体膜及び上記トンネル絶縁膜を順次除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
上記第１の工程は、
上記半導体基板の上に、トンネル絶縁膜及び第１の導体膜を順次形成する工程と、
上記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域における上記第１の導体膜及び上記トンネル絶縁膜を除去する工程と、
上記マスク部材を除去した後、上記メモリーセル領域の上記第１の導体膜と上記周辺回路領域の上記半導体基板との上に、上記第１の導体膜の上では上記半導体基板の上よりも厚くなるように第１の導体保護膜を形成する工程と、
エッチバックにより、上記メモリーセル領域における上記第１の導体膜上の第１の導体保護膜が残存する条件で、上記周辺回路領域の上記第１の導体保護膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、
上記第１の工程は、
上記半導体基板の上に、トンネル絶縁膜，第１の導体膜及び第１の導体保護膜を順次形成する工程と、
上記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域の上記第１の導体保護膜，第１の導体膜及びトンネル絶縁膜を除去する工程と、
上記マスク部材を除去した後、基板上に、第２の導体保護膜を形成する工程と、
エッチバックにより、上記第１の導体膜上の第１の導体保護膜が残存する条件で、上記第１の導体膜の側面上に第２の導体保護膜を残しながら上記第２の導体保護膜を除去する工程とを含むことを特徴とすることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
上記第５の工程の後に、
基板上に、ゲート絶縁膜用絶縁膜，第２の導体膜及び保護膜を形成する工程と、
制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記保護膜及び上記第２の導体膜を選択的に除去して、上記第１の活性領域には制御ゲート電極及びその上の電極保護膜を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程と、
上記マスク部材を除去した後、上記周辺回路領域を覆うマスク部材と上記電極保護膜とをマスクとして用いたエッチングにより、上記ゲート絶縁膜用絶縁膜及び第１の導体膜を選択的に除去して、上記第１の活性領域に浮遊ゲート電極を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
上記第５の工程の後に、
基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次形成する工程と、
上記メモリーセル領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２の導体膜を選択的に除去して、上記第２の活性領域にゲート電極を形成する工程と、
上記マスク部材を除去した後、上記周辺回路領域と制御ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２の導体膜，上記ゲート絶縁膜用絶縁膜及び上記第１の導体膜を順次選択的に除去して、上記第１の活性領域に制御ゲート電極及び浮遊ゲート電極を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項８〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
上記第５の工程の後に、
上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜を選択的に除去して、上記第１の活性領域に浮遊ゲート電極を形成する工程と、
上記マスク部材を除去した後、基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次形成する工程と、
制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜，上記ゲート絶縁膜用絶縁膜及び上記第２の導体膜を選択的に除去して、上記メモリーセル領域には上記第１の活性領域における浮遊ゲート電極から半導体基板に跨る制御ゲート電極を、上記周辺回路領域にはゲート電極をそれぞれ形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項８〜１４のうちいずれか１つに記載の半導体装置の製造方法において、
上記ゲート絶縁膜用絶縁膜の形成は、上記ゲート絶縁膜用絶縁膜の上記メモリーセル領域における厚みを上記周辺回路領域における厚みよりも大きくするように行うことを特徴とする半導体装置の製造方法。
【請求項１６】
半導体基板のメモリーセル領域の少なくとも第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の少なくとも第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、
上記メモリーセル領域における半導体基板の上面の高さ位置が上記周辺回路領域における半導体基板の上面の高さ位置よりも下方になるように、両者の上面間に高低差を形成する第１の工程と、
上記メモリーセル領域における上記半導体基板の上面上にトンネル絶縁膜及び第１の導体膜を順次形成し、上記第１の導体膜の上面の高さ位置を上記周辺回路領域における半導体基板の上面の高さ位置と同じにする第２の工程と、
基板上に、ゲート絶縁膜用絶縁膜及び第２の導体膜を形成する第３の工程と、
上記第３の工程の後に、上記メモリーセル領域及び上記周辺回路領域における半導体基板に、第１，第２の活性領域をそれぞれ取り囲む素子分離用溝を形成する第４の工程と、
上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第５の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
上記第５の工程の後に、
基板上に、第３の導体膜及び導体保護膜を順次形成する工程と、
制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記導体保護膜、上記第３の導体膜及び上記第２の導体膜を選択的に除去して、上記第１の活性領域には制御ゲート電極及びその上の電極保護膜を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程と、
上記マスク部材を除去した後、上記周辺回路領域を覆うマスク部材及び上記電極保護膜をマスクとしたエッチングにより、上記ゲート絶縁膜用絶縁膜及び第１の導体膜を順次選択的に除去して上記第１の活性領域に浮遊ゲート電極を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、
上記第５の工程の後に、
基板上に第３の導体膜を形成する工程と、
上記メモリーセル領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第３の導体膜及び第２の導体膜を選択的に除去して上記第２の活性領域にゲート電極を形成する工程と、
上記マスク部材を除去した後、上記周辺回路領域と制御ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第３の導体膜、上記第２の導体膜、上記ゲート絶縁膜用絶縁膜及び上記第１の導体膜を順次選択的に除去して上記第１の活性領域に上記制御ゲート電極及び上記浮遊ゲート電極を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
上記第５の工程の後に、
上記メモリーセル領域内の上記第２の導体膜及びゲート絶縁膜用絶縁膜を除去する工程と、
上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜を選択的に除去して上記第１の活性領域に浮遊ゲート電極を形成する工程と、
上記マスク部材を除去した後、上記第１の活性領域の上記浮遊ゲート電極の上に選択的に第２のゲート絶縁膜用絶縁膜を形成し、さらに基板上に第３の導体膜を形成する工程と、
制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２及び第３の導体膜を選択的に除去して、上記第１の活性領域には浮遊ゲート電極から半導体基板に跨る制御ゲート電極を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６，１７又は１８記載の半導体装置の製造方法において、
上記ゲート絶縁膜用絶縁膜の形成は、上記ゲート絶縁膜用絶縁膜の上記メモリーセル領域における厚みを上記周辺回路領域における厚みよりも大きくするように行うことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１６〜２０のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の工程は、
基板上にシリコン酸化膜及びシリコン窒化膜を順次形成する工程と、
上記メモリーセル領域のシリコン窒化膜を選択的に除去する工程と、
上記シリコン窒化膜をマスクとして熱酸化を行い、上記メモリーセル領域における半導体基板の上にＬＯＣＯＳ膜を形成する工程と、
上記シリコン窒化膜及び上記ＬＯＣＯＳ膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１６〜２０のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の工程は、
上記メモリーセル領域上に開口を有するマスク部材を用いたエッチングにより、上記メモリーセル領域の半導体基板をある深さまで部分的に除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１６〜２０のうちいずれか１つに記載の半導体装置の製造方法において、
上記第１の工程は、
基板上に絶縁膜を形成する工程と、
上記絶縁膜のうち上記周辺回路領域上の部分を選択的に除去する工程と、
上記絶縁膜の残存部分をマスクに用いて、上記周辺回路領域において露出している上記半導体基板の表面上に半導体結晶膜をエピタキシャル成長させる工程と、
上記絶縁膜の残存部分を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１６〜２０のうちいずれか１つに記載の半導体装置の製造方法において、
上記第２の工程は、
基板上に、トンネル絶縁膜及び第１の導体膜を順次形成する工程と、
上記第１の導体膜を、少なくとも上記周辺回路領域の上記トンネル絶縁膜が露出するまでＣＭＰにより除去する工程と、
上記周辺回路領域における上記トンネル絶縁膜をエッチングにより除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項１６〜２０のうちいずれか１つに記載の半導体装置の製造方法において、
上記第２の工程は、
基板上に、トンネル絶縁膜及び第１の導体膜を順次形成する工程と、
上記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域における上記第１の導体膜及び上記トンネル絶縁膜を順次選択的に除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１６〜２０のうちいずれか１つに記載の半導体装置の製造方法において、
上記第２の工程は、
基板上に、トンネル絶縁膜及び第１の導体膜を順次形成する工程と、
上記メモリーセル領域と上記周辺回路領域における上記メモリーセル領域との境界付近の領域とを少なくとも覆うマスク部材を用いたエッチングにより、上記第１の導体膜及び上記トンネル絶縁膜を順次選択的に除去する工程と、
上記マスク部材を除去した後、残存している上記第１の導体膜のうち上記周辺回路領域における上記メモリーセル領域との境界付近の領域で突出している部分をＣＭＰにより除去する工程と、
上記周辺回路領域における上記トンネル絶縁膜をエッチングにより除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２７】
半導体基板のメモリーセル領域の第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、
上記周辺回路領域における上記半導体基板が露出している状態で、上記メモリーセル領域に、トンネル絶縁膜と、該トンネル絶縁膜上の第１の導体膜と、該第１の導体膜上の導体保護膜とを形成する第１の工程と、
上記周辺回路領域における上記半導体基板の上に半導体結晶を成長させて、上面の高さ位置が上記メモリーセル領域内の上記第１の導体膜の上面の高さ位置と同じである半導体結晶膜を形成する第２の工程と、
上記第１の導体膜上の上記第１の導体保護膜を除去する第３の工程と、
基板上に、ゲート絶縁膜用絶縁膜及び第２の導体膜を形成する第４の工程と、
上記メモリーセル領域及び上記周辺回路領域に上記第１，第２の活性領域を取り囲む素子分離用の溝を形成する第５の工程と、
上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第６の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７記載の半導体装置の製造方法において、
上記第１の工程は、
上記半導体基板の上に、トンネル絶縁膜，第１の導体膜及び導体保護膜を順次形成する工程と、
上記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域における上記導体保護膜，第１の導体膜及び上記トンネル絶縁膜を順次除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２７記載の半導体装置の製造方法において、
上記第１の工程は、
上記半導体基板の上に、トンネル絶縁膜及び第１の導体膜を順次形成する工程と、
上記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域における上記第１の導体膜及び上記トンネル絶縁膜を除去する工程と、
上記マスク部材を除去した後、上記メモリーセル領域の上記第１の導体膜と上記周辺回路領域の上記半導体基板との上に、上記第１の導体膜の上では上記半導体基板の上よりも厚くなるように第１の導体保護膜を形成する工程と、
エッチバックにより、上記メモリーセル領域における上記第１の導体膜上の第１の導体保護膜が残存する条件で、上記周辺回路領域の上記第１の導体保護膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２７記載の半導体装置の製造方法において、
上記第１の工程は、
上記半導体基板の上に、トンネル絶縁膜，第１の導体膜及び第１の導体保護膜を順次形成する工程と、
上記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域の上記第１の導体保護膜，第１の導体膜及びトンネル絶縁膜を除去する工程と、
上記マスク部材を除去した後、基板上に、第２の導体保護膜を形成する工程と、
エッチバックにより、上記第１の導体膜上の第１の導体保護膜が残存する条件で、上記第１の導体膜の側面上に第２の導体保護膜を残しながら上記第２の導体保護膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２７記載の半導体装置の製造方法において、
上記第６の工程の後に、
基板上に、第３の導体膜及び導体保護膜を順次形成する工程と、
制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記導体保護膜、上記第３の導体膜及び上記第２の導体膜を選択的に除去して、上記第１の活性領域には制御ゲート電極及びその上の電極保護膜を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程と、
上記マスク部材を除去した後、上記周辺回路領域を覆うマスク部材及び上記電極保護膜をマスクとしたエッチングにより、上記ゲート絶縁膜用絶縁膜及び第１の導体膜を順次選択的に除去して、上記第１の活性領域に浮遊ゲート電極を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２７記載の半導体装置の製造方法において、
上記第６の工程の後に、
基板上に第３の導体膜を形成する工程と、
上記メモリーセル領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第３の導体膜及び第２の導体膜を選択的に除去して上記第２の活性領域にゲート電極を形成する工程と、
上記マスク部材を除去した後、上記周辺回路領域と制御ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第３の導体膜、上記第２の導体膜、上記ゲート絶縁膜用絶縁膜及び上記第１の導体膜を順次選択的に除去して上記第１の活性領域に上記制御ゲート電極及び上記浮遊ゲート電極を形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２７記載の半導体装置の製造方法において、
上記第６の工程の後に、
上記メモリーセル領域内の上記第２の導体膜及びゲート絶縁膜用絶縁膜を除去する工程と、
上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜を選択的に除去して上記第１の活性領域に浮遊ゲート電極を形成する工程と、
上記マスク部材を除去した後、上記第１の活性領域の上記浮遊ゲート電極の上に選択的に第２のゲート絶縁膜用絶縁膜を形成し、さらに基板上に第３の導体膜を形成する工程と、
制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２及び第３の導体膜を選択的に除去して、上記第１の活性領域には浮遊ゲート電極から半導体基板に跨る制御ゲート電極を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項３４】
請求項２７，２８，２９，３０，３１又は３３記載の半導体装置の製造方法において、
上記ゲート絶縁膜用絶縁膜の形成は、上記ゲート絶縁膜用絶縁膜の上記メモリーセル領域における厚みを上記周辺回路領域における厚みよりも大きくするように行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲート電極及び制御ゲート電極を有する不揮発性メモリーセルを内臓する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、システム機器の価格低下及び商品サイクルの短期間化にともない、半導体装置に対する低コスト化及び開発期間の短縮が強く要望されている。特に、フラッシュメモリーと最先端のロジック回路とを混載して集積した半導体装置（フラッシュ混載ロジックＬＳＩ）は、１チップ化によるコストの低減に加えて開発期間の短縮も実現可能なデバイスとして、その将来が有望視されている。
【０００３】
ここで、フラッシュメモリーやＤＲＡＭ・ロジックなどの異種デバイスを１チップ化するためには、素子密度の向上が不可欠であり、素子密度の向上のためには加工寸法の微細化が必須条件である。そして、加工寸法を微細化するための重要なファクターとして、マスクパターンに対する形成パターンの忠実性と、リソグラフィーによるパターン形成時の基板内の平坦性とがある。
【０００４】
加工精度の微細化については、各素子間を絶縁分離するための素子分離を形成する技術が重要である。この素子分離形成法としては、従来から選択酸化法（ＬＯＣＯＳ法）が用いられているが、この方法ではバーズビークによりパターンシフトを引き起こす、つまりマスクパターンに対する形成パターンの忠実性が悪化するという問題があり、素子密度を向上するにはほぼ限界に近づいている。そこで、最近では、メモリーセル領域においては、ＬＯＣＯＳ法に変わり、バーズビークの発生しないトレンチ分離法が用いられている。トレンチ分離を用いたフラッシュメモリーの従来例として、例えば特開平３―２９５２７６号公報等に開示されている技術がある。
【０００５】
図１７は、上記公報に開示されている半導体装置の構造を示す断面図である。同図に示すように、Ｐ型シリコン基板２０１には、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとが設けられている。ここで、図１７は、メモリーセル領域Ｒｍｅｍｏにおいてはゲート長方向に垂直な断面における構造を、周辺回路領域Ｒｐｅｒｉにおいてはゲート長方向に平行な断面における構造をそれぞれ示している。メモリーセル領域Ｒｍｅｍｏにおいては、溝型素子分離２１８によって囲まれる活性領域内に、トンネル酸化膜２１３ａと、浮遊ゲート電極２１４と、ゲート絶縁膜２１５と、制御ゲート電極２１６ａと、シリサイド層２２０ａと、ソース・ドレイン領域となる不純物層（図示せず）とを有する不揮発性メモリーセルが設けられている。一方、周辺回路領域Ｒｐｅｒｉにおいては、ＬＯＣＯＳ膜２１２によって囲まれる活性領域内に、ゲート酸化膜２１３ｂと、ゲート電極２１６ｂと、シリサイド層２２０ｂと、ソース・ドレイン領域となる不純物層２２３とを有する電界効果トランジスタが設けられている。そして、基板上には層間絶縁膜２２２が堆積されており、その上にビット線２２４が形成されている。この従来の半導体装置は、たとえば以下の手順によって形成される。
【０００６】
初めに周辺回路領域ＲｐｅｒｉにＬＯＣＯＳ膜２１２を形成した後、メモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉにトンネル酸化膜２１３ａ及びゲート酸化膜２１３ｂをそれぞれ形成する。次に、浮遊ゲート電極２１４及びゲート絶縁膜２１５をメモリーセル領域Ｒｍｅｍｏに選択的に形成する。
【０００７】
その後、ゲート電極膜を基板の全面上に堆積した後、リソグラフィ及びエッチングによりこれをパターニングして、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極２１６ａと、周辺回路領域Ｒｐｅｒｉのゲート電極２１６ｂとを形成する。
【０００８】
さらに、リソグラフィ及びエッチングによりメモリーセル領域Ｒｍｅｍｏ内に活性領域を囲む素子分離用の溝を形成し、絶縁膜を基板の全面上に堆積した後平坦化することにより、絶縁膜を溝に埋め込んで溝型素子分離２１８を形成する。
【０００９】
その後、制御ゲート電極２１６ａ及びゲート電極２１６ｂ上にシリサイド層２２０ａ，２２０ｂをそれぞれ形成した後、基板上に層間絶縁膜２２２を堆積し、その上にビット線２２４を形成する。
【００１０】
このように、メモリーセル領域Ｒｍｅｍｏに溝型素子分離２１８を形成することによって、マスクパターンに対する形成パターンの忠実性を向上させ、メモリーセル領域の高密度化を図るものである。また、溝型素子分離２１８を浮遊ゲート電極２１３ａに自己整合的に形成することにより、セル面積の縮小を図るものである。
【００１１】
なお、不揮発性メモリーセルの浮遊ゲート電極と、電界効果トランジスタの制御ゲート電極とを共通の導体膜で構成するような工程も採られている。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では以下のような問題があった。
【００１３】
上記従来の技術によってメモリーセル領域における素子密度の向上を図ることができるものの、半導体装置全体の高密度化のためには、メモリーセル領域の小面積化のみでなく周辺回路領域の小面積化もあわせて行う必要がある。そこで、周辺回路領域の素子分離も従来のＬＯＣＯＳ法に変えてトレンチ分離法で形成することが考えられるが、従来の技術では、全体の平坦性を良好に保つことができないという問題があった。すなわち、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとにトレンチ分離構造の素子分離を同時に形成しようとすると、メモリーセル領域Ｒｍｅｍｏにおける浮遊ゲート２１４の存在によりメモリーセル領域Ｒｍｅｍｏの制御ゲート電極２１６ａと、周辺回路領域Ｒｐｅｒｉのゲート電極２１６ｂとの間に高低差が存在することになり、そのために基板全体としての平坦性が悪化することになる。
【００１４】
すなわち、マスクパターンに対する形成パターンの忠実性と基板の平坦性とを同時に実現することが困難であり、そのためにフラッシュ混載ロジックＬＳＩ等の１チップ化を実現することは困難であった。
【００１５】
本発明はかかる点に鑑みてなされたものであり、その目的は、簡便な方法でメモリーセル領域及び周辺回路領域の両方の素子密度を向上させ、かつ平坦性を良好に維持しうる半導体装置及びその製造方法を提供するものである。
【００１６】
【課題を解決するための手段】
上記目的を達成するために本発明が講じた基本的な手段は、半導体装置及びその製造方法として、周辺回路領域の活性領域における半導体基板の上面が、メモリーセル領域における半導体基板の上面よりも高く、かつ浮遊ゲートの上面と同じ高さを有するものとすることにある。
【００２８】
本発明の第１の半導体装置の製造方法は、半導体基板のメモリーセル領域の第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、上記メモリーセル領域における半導体基板の上面の高さ位置が上記周辺回路領域における半導体基板の上面の高さ位置よりも下方になるように、両者の上面間に高低差を形成する第１の工程と、上記メモリーセル領域における上記半導体基板の上面上にトンネル絶縁膜及び第１の導体膜を順次形成し、上記第１の導体膜の上面の高さ位置を上記周辺回路領域における半導体基板の上面の高さ位置と同じにする第２の工程と、上記第２の工程の後に、上記メモリーセル領域及び上記周辺回路領域における半導体基板に、第１，第２の活性領域をそれぞれ取り囲む素子分離用溝を形成する第３の工程と、上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第４の工程とを備え、上記第１の工程は、上記メモリーセル領域上に開口を有するマスク部材を用いたエッチングにより、上記メモリーセル領域の半導体基板をある深さまで部分的に除去する工程を含んでいる。
【００２９】
この方法により、第２の工程において、メモリーセル領域における第１の導体膜と周辺回路領域における半導体基板の上面とが平坦化された状態で、第３，第４の工程でトレンチ分離構造の素子分離が形成されるので、平坦性が良好でかつ全体に亘って高密度に素子を有する半導体装置の形成が可能になる。
【００３０】
上記第１の半導体装置の製造方法において、上記第４の工程の後に、基板上に、ゲート絶縁膜用絶縁膜，第２の導体膜及び導体保護膜を順次形成する工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記導体保護膜及び上記第２の導体膜を選択的に除去して、上記第１の活性領域には制御ゲート電極及びその上の電極保護膜を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程と、上記マスク部材を除去した後、上記周辺回路領域を覆うマスク部材と上記電極保護膜とをマスクとして用いたエッチングにより、上記ゲート絶縁膜用絶縁膜及び第１の導体膜を選択的に除去して、上記第１の活性領域に浮遊ゲート電極を形成する工程とをさらに備えることにより、メモリーセル領域のゲート絶縁膜，浮遊ゲート電極と周辺回路領域のゲート絶縁膜，ゲート電極とがそれぞれ共通の部材によって形成されるので、安価かつ容易に高密度の半導体装置を形成することが可能となる。また、浮遊ゲート電極が制御ゲート電極をマスクとするエッチングによって形成されるので、マスク合わせのマージンが不要となり、メモリーセル領域の高密度化が可能となる。
【００３１】
上記第１の半導体装置の製造方法において、上記第４の工程の後に、基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次形成する工程と、上記メモリーセル領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２の導体膜を選択的に除去して、上記第２の活性領域にゲート電極を形成する工程と、上記マスク部材を除去した後、上記周辺回路領域と制御ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２の導体膜，上記ゲート絶縁膜用絶縁膜及び上記第１の導体膜を順次選択的に除去して、上記第１の活性領域に制御ゲート電極及び浮遊ゲート電極を形成する工程とをさらに備えることにより、メモリーセル領域のゲート絶縁膜，浮遊ゲート電極と周辺回路領域のゲート絶縁膜，ゲート電極とがそれぞれ共通の部材によって形成されるので、安価かつ容易に高密度の半導体装置を形成することが可能となる。また、浮遊ゲート電極と制御ゲート電極とが共通のマスク部材を用いたエッチングによって形成されるので、マスク合わせのマージンが不要となり、メモリーセル領域の高密度化が可能となる。
【００３２】
上記第１の半導体装置の製造方法において、上記第４の工程の後に、上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜を選択的に除去して、上記第１の活性領域に浮遊ゲート電極を形成する工程と、上記マスク部材を除去した後、基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次形成する工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜，上記ゲート絶縁膜用絶縁膜及び上記第２の導体膜を選択的に除去して、上記第１の活性領域には浮遊ゲート電極から半導体基板に跨る制御ゲート電極を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程とをさらに備えることにより、高密度化されたスプリットゲート型不揮発性メモリーセルを有する半導体装置が形成されることになる。
【００３３】
上記第１の半導体装置の製造方法において、上記ゲート絶縁膜用絶縁膜の形成を、上記ゲート絶縁膜用絶縁膜の上記メモリーセル領域における厚みを上記周辺回路領域における厚みよりも大きくするように行うことにより、不揮発性メモリーセルの浮遊ゲート電極−制御ゲート電極間の容量絶縁膜として機能するゲート絶縁膜と、電界効果トランジスタのゲート絶縁膜とでは異なる適正な厚みをそれぞれ有する不揮発性メモリーセルと電界効果トランジスタとを備えた半導体装置が形成されることになる。
【００４１】
本発明の第２の半導体装置の製造方法は、半導体基板のメモリーセル領域の第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、上記周辺回路領域における上記半導体基板が露出している状態で、上記メモリーセル領域に、トンネル絶縁膜と、該トンネル絶縁膜上の第１の導体膜と、該第１の導体膜上の導体保護膜とを形成する第１の工程と、上面の高さ位置が上記メモリーセル領域内の上記第１の導体膜の上面の高さ位置と同じである半導体結晶膜を形成する第２の工程と、上記第１の導体膜上の上記第１の導体保護膜を除去する第３の工程と、上記メモリーセル領域及び上記周辺回路領域に上記第１，第２の活性領域を取り囲む素子分離用の溝を形成する第４の工程と、上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第５の工程とを備えている。
【００４２】
この方法により、第１の工程が終了した時点で、メモリーセル領域における半導体基板の上面と周辺回路領域における半導体基板の上面との間に高低差が形成されているとともに、不揮発性メモリーセルの浮遊ゲート電極を構成する第１の導体膜の上面と周辺回路領域における半導体基板の上面とが平坦化されている。したがって、第１の半導体装置の製造方法と同様に、平坦性のよい高密度化された半導体装置を容易に形成することができる。
【００４３】
そして、第２の半導体装置の製造方法においては、第１の工程は、以下のような工程によって容易に実現できる。
【００４４】
上記第２の半導体装置の製造方法において、上記第１の工程に、上記半導体基板の上に、トンネル絶縁膜，第１の導体膜及び導体保護膜を順次形成する工程と、記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域における上記導体保護膜，第１の導体膜及び上記トンネル絶縁膜を順次除去する工程とを含ませることができる。
【００４５】
上記第２の半導体装置の製造方法において、上記第１の工程に、上記半導体基板の上にトンネル絶縁膜及び第１の導体膜を順次形成する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域における上記第１の導体膜及び上記トンネル絶縁膜を除去する工程と、上記マスク部材を除去した後、上記メモリーセル領域の上記第１の導体膜と上記周辺回路領域の上記半導体基板との上に、上記第１の導体膜の上では上記半導体基板の上よりも厚くなるように第１の導体保護膜を形成する工程と、エッチバックにより、上記メモリーセル領域における上記第１の導体膜上の第１の導体保護膜が残存する条件で、上記周辺回路領域の上記第１の導体保護膜を除去する工程とを含ませることができる。
【００４６】
上記第２の半導体装置の製造方法において、上記第１の工程に、上記半導体基板の上に、トンネル絶縁膜，第１の導体膜及び第１の導体保護膜を順次形成する工程と、上記メモリーセル領域を覆うマスク部材を用いたエッチングにより、上記周辺回路領域の上記第１の導体保護膜，第１の導体膜及びトンネル絶縁膜を除去する工程と、上記マスク部材を除去した後、基板上に第２の導体保護膜を形成する工程と、エッチバックにより、上記第１の導体膜上の第１の導体保護膜が残存する条件で、上記第１の導体膜の側面上に第２の導体保護膜を残しながら上記第２の導体保護膜を除去する工程とを含ませることができる。
【００４７】
上記第２の半導体装置の製造方法において、上記第５の工程の後に、基板上にゲート絶縁膜用絶縁膜，第２の導体膜及び保護膜を形成する工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記保護膜及び上記第２の導体膜を選択的に除去して、上記第１の活性領域には制御ゲート電極及びその上の電極保護膜を、上記第２の活性領域にはゲート電極をそれぞれ形成する工程と、上記マスク部材を除去した後、上記周辺回路領域を覆うマスク部材と上記電極保護膜とをマスクとして用いたエッチングにより、上記ゲート絶縁膜用絶縁膜及び第１の導体膜を選択的に除去して、上記第１の活性領域に浮遊ゲート電極を形成する工程とをさらに備えることができる。
【００４８】
上記第２の半導体装置の製造方法において、上記第５の工程の後に、基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次形成する工程と、上記メモリーセル領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２の導体膜を選択的に除去して、上記第２の活性領域にゲート電極を形成する工程と、上記マスク部材を除去した後、上記周辺回路領域と制御ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第２の導体膜，上記ゲート絶縁膜用絶縁膜及び上記第１の導体膜を順次選択的に除去して、上記第１の活性領域に制御ゲート電極及び浮遊ゲート電極を形成する工程とをさらに備えることができる。
【００４９】
上記第２の半導体装置の製造方法において、上記第５の工程の後に、上記周辺回路領域と浮遊ゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜を選択的に除去して、上記第１の活性領域に浮遊ゲート電極を形成する工程と、上記マスク部材を除去した後、基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を順次形成する工程と、制御ゲート電極形成領域とゲート電極形成領域とを覆うマスク部材を用いたエッチングにより、上記第１の導体膜，上記ゲート絶縁膜用絶縁膜及び上記第２の導体膜を選択的に除去して、上記メモリーセル領域には上記第１の活性領域における浮遊ゲート電極から半導体基板に跨る制御ゲート電極を、上記周辺回路領域にはゲート電極をそれぞれ形成する工程とをさらに備えることができる。
【００５０】
上記第２の半導体装置の製造方法において、上記ゲート絶縁膜用絶縁膜の形成は、上記ゲート絶縁膜用絶縁膜の上記メモリーセル領域における厚みを上記周辺回路領域における厚みよりも大きくするように行うことが好ましい。
【００５１】
本発明の第３の半導体装置の製造方法は、半導体基板のメモリーセル領域の少なくとも第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の少なくとも第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、上記メモリーセル領域における半導体基板の上面の高さ位置が上記周辺回路領域における半導体基板の上面の高さ位置よりも下方になるように、両者の上面間に高低差を形成する第１の工程と、上記メモリーセル領域における上記半導体基板の上面上にトンネル絶縁膜及び第１の導体膜を順次形成し、上記第１の導体膜の上面の高さ位置を上記周辺回路領域における半導体基板の上面の高さ位置と同じにする第２の工程と、基板上に、ゲート絶縁膜用絶縁膜及び第２の導体膜を形成する第３の工程と、上記第３の工程の後に、上記メモリーセル領域及び上記周辺回路領域における半導体基板に、第１，第２の活性領域をそれぞれ取り囲む素子分離用溝を形成する第４の工程と、上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第５の工程とを備えている。
【００５２】
この方法により、２つの導体膜からなるゲート電極を有する電界効果トランジスタを周辺回路領域に配置し、かつ上述の作用効果を発揮できる半導体装置の形成が可能となる。
【００５３】
本発明の第４の半導体装置の製造方法は、半導体基板のメモリーセル領域の第１の活性領域上にトンネル絶縁膜，浮遊ゲート電極，ゲート絶縁膜及び制御ゲート電極を有する不揮発性メモリーセルを形成する一方、半導体基板の周辺回路領域の第２の活性領域上にゲート絶縁膜及びゲート電極を有する電界効果型トランジスタを形成するための半導体装置の製造方法であって、上記周辺回路領域における上記半導体基板が露出している状態で、上記メモリーセル領域に、トンネル絶縁膜と、該トンネル絶縁膜上の第１の導体膜と、該第１の導体膜上の導体保護膜とを形成する第１の工程と、上記周辺回路領域における上記半導体基板の上に半導体結晶を成長させて、上面の高さ位置が上記メモリーセル領域内の上記第１の導体膜の上面の高さ位置と同じである半導体結晶膜を形成する第２の工程と、上記第１の導体膜上の上記第１の導体保護膜を除去する第３の工程と、基板上にゲート絶縁膜用絶縁膜及び第２の導体膜を形成する第４の工程と、上記メモリーセル領域及び上記周辺回路領域に上記第１，第２の活性領域を取り囲む素子分離用の溝を形成する第５の工程と、上記溝を絶縁膜で埋め込んで溝型の素子分離を形成する第６の工程とを備えている。
【００５４】
この方法により、エピタキシャル成長により形成された周辺回路における半導体基板を有し、かつ２つの導体膜からなるゲート電極を有する電界効果トランジスタを周辺回路領域に配置した半導体装置が形成される。
【００５５】
【発明の実施の形態】
（第１の実施形態）
まず、第１の実施形態に係る半導体装置及び半導体装置の製造方法について、図１，図２ａ〜２ｆ及び図３ａ〜３ｅを参照しながら説明する。
【００５６】
図１は第１の実施形態に係る半導体装置の構造を示す断面図である。同図において、１０は半導体基板、１１１はメモリーセル領域Ｒｍｅｍｏの制御ゲート電極、１１２は浮遊ゲート電極、１１３は周辺回路領域Ｒｐｅｒｉのゲート電極、１０２は素子分離を構成する埋め込み絶縁膜、１２１は層間絶縁膜、１２２は接続孔、１２３は金属配線をそれぞれ示す。
【００５７】
図２ａ〜２ｆ及び図３ａ〜３ｅは、第１の実施形態に係る半導体装置の製造工程を示す断面図である。ただし、いずれも図９に示す９Ａ−９Ａ線における断面図である。すなわち、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとにおいて、ゲート長方向に平行な断面とゲート長方向に直交する断面とにおけるメモリーセル及びＭＯＳＦＥＴの断面図を示している。
【００５８】
まず、図２ａに示す工程で、半導体基板１０の表面を酸化して厚みが約１０ｎｍのパッド酸化膜２１を形成し、その上に厚みが約１５０ｎｍのシリコン窒化膜２２を堆積する。その後、メモリーセル領域Ｒｍｅｍｏ上に開口を有するレジスト膜５１を形成し、このレジスト膜５１をマスクとするエッチングにより、メモリーセル領域のシリコン窒化膜２２を除去する。
【００５９】
次に、図２ｂに示す工程で、レジスト膜５１を除去した後基板の全面を酸化して、メモリーセル領域Ｒｍｅｍｏにおける表面が露出しているパッド酸化膜２１をさらに厚くして、厚みが約２００ｎｍのフィールド酸化膜１０３を形成する。
【００６０】
次に、図２ｃに示す工程で、半導体基板１０上のシリコン窒化膜２２，パッド酸化膜２１及びフィールド酸化膜１０３を全て除去する。
【００６１】
次に、図２ｄに示す工程で、半導体基板１０の全面を酸化して、厚みが約１０ｎｍのトンネル酸化膜３１を形成し、さらに第１の導体膜である厚みが約１００ｎｍの多結晶シリコン膜３２を堆積する。
【００６２】
次に、図２ｅに示す工程で、トンネル酸化膜３１をストッパーにしたＣＭＰ（化学機械的研磨）を行って周辺回路領域Ｒｐｅｒｉの多結晶シリコン膜３２を除去し基板全体を平坦化する。このとき、メモリーセル領域Ｒｍｅｍｏにおいては多結晶シリコン膜３２が露出しており、周辺回路領域Ｒｐｅｒｉにおいてはトンネル酸化膜３１が露出している。その後、選択的エッチングにより、周辺回路領域Ｒｐｅｒｉにおいて露出しているトンネル酸化膜３１のみを除去する。
【００６３】
次に、図２ｆに示す工程で、基板の全面上にパッド酸化膜２３及びシリコン窒化膜２４を形成した後、素子分離を形成しようとする領域を開口したレジスト膜５２を形成する。そして、このレジスト膜５２をマスクとするエッチングにより、シリコン窒化膜２４と、パッド酸化膜２３と、多結晶シリコン膜３２と、トンネル酸化膜３１と、半導体基板１０の一部とを順次選択的に除去して、素子分離用の溝１０１を形成する。
【００６４】
次に、図３ａに示す工程で、ＣＶＤ法によるシリコン酸化膜の堆積及びＣＭＰによる平坦化を行って、素子分離用の溝１０１への埋め込み絶縁膜１０２を形成する。
【００６５】
次に、図３ｂに示す工程で、選択的エッチング（例えばウエットエッチング）により、シリコン窒化膜２４及びパッド酸化膜２３を除去して基板の上面をほぼ平坦にする。このとき、メモリーセル領域Ｒｍｅｍｏにおいては多結晶シリコン膜３２の表面が露出している一方、周辺回路領域Ｒｐｅｒｉにおいては半導体基板１０の表面が露出している。
【００６６】
次に、図３ｃに示す工程で、基板の全面上に厚みが約１０ｎｍのゲート酸化膜３３と、厚みが約１５０ｎｍの第２の導体膜である多結晶シリコン膜３４と、導体保護膜としての厚みが約１５０ｎｍのシリコン酸化膜３５とを形成する。
【００６７】
次に、図３ｄに示す工程で、メモリーセル領域Ｒｍｅｍｏ内の制御ゲート電極を形成しようとする領域と周辺回路領域Ｒｐｅｒｉのゲート電極を形成しようとする領域とを覆うレジスト膜５３を形成し、このレジスト膜５３をマスクとするエッチングにより、シリコン酸化膜３５及び多結晶シリコン膜３４を選択的に除去して、メモリーセル領域Ｒｍｅｍｏには制御ゲート電極１１１を形成し、周辺回路領域Ｒｐｅｒｉにはゲート電極１１３を形成する。なお、いずれの領域においても、パターニングされたシリコン酸化膜３５により電極保護膜が構成されている。
【００６８】
次に、図３ｅに示す工程で、レジスト膜５３を除去した後、メモリーセル領域Ｒｍｅｍｏを開口したレジスト膜５１を形成し、このレジスト膜５１をマスクとするエッチングにより、メモリーセル領域Ｒｍｅｍｏのゲート酸化膜３３及び多結晶シリコン膜３２を選択的に除去して、メモリーセル領域Ｒｍｅｍｏに浮遊ゲート電極１１２を形成する。
【００６９】
その後の工程の図示は省略するが、レジスト膜５１を除去した後、層間絶縁膜の形成，コンタクトホールの形成、配線層の形成等を行って、メモリーセル領域Ｒｍｅｍｏには、不揮発性メモリーセルを形成し、周辺回路領域Ｒｐｅｒｉには、メモリーセルの駆動用回路に配置される電界効果型トランジスタや、ロジック回路に配置される電界効果型トランジスタを形成する。
【００７０】
本実施形態によれば、まず、図２ａ〜２ｃに示す工程で、メモリーセル領域における半導体基板の上面と周辺回路領域とにおける半導体基板の上面との間に、浮遊ゲート電極とトンネル酸化膜の厚みを見込んだ高低差を形成しておくことによって、後の工程を容易かつ高精度で進めることができ、以下のような効果を得ることができる。
【００７１】
以上の製造工程によって形成された半導体装置のメモリーセル領域Ｒｍｅｍｏにおいては、ゲート長方向に直交する断面内において素子分離を構成する埋め込み絶縁膜１０２は浮遊ゲート電極１１２に対して、浮遊ゲート電極１１２は制御ゲート電極１１１に対して、それぞれ自己整合的に形成されているので、各部材を形成するためのマスク合わせのためのマージンが不要となり、メモリーセル領域Ｒｍｅｍｏをより高密度化することができる。
【００７２】
また、トレンチ分離を形成する直前の工程（図２ｅに示す工程）で、基板の上面が平坦化されているので、素子分離形成用のレジスト膜５２を形成する際のフォトリソグラフィー工程を高精度かつ容易に行うことができるとともに、素子分離用溝１０１への絶縁膜の埋め込みとその後の平坦化とが何の制約もなく容易に行える。このことにより、１回のトレンチ分離形成工程で、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉの両方のトレンチ分離を微細に形成することができる。そして、周辺回路領域Ｒｐｅｒｉ及びメモリーセル領域Ｒｍｅｍｏ双方において、素子分離がＬＯＣＯＳ膜ではなくトレンチ分離によって構成されているので、半導体装置全体の高密度化を図ることができる。
【００７３】
さらに、本実施形態の製造工程では、制御ゲート電極１１１及びゲート電極１１３を形成する工程（図３ｄ参照）において、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとの間に高低差がほとんどなくほぼ平坦であるため、ゲート電極形成用のレジスト膜５３を形成するためのフォトリソグラフィー工程を高精度かつ容易に行うことができるとともに、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１と周辺回路領域Ｒｐｅｒｉのゲート電極１１３との上面位置が同じであるので、その後の金属配線パターンの形成を容易に行うことができる。
【００７４】
よって、実用化が可能な製造コストで、フラッシュメモリーとＤＲＡＭ・ロジックなどの異種デバイスとを１チップ化することが可能となるのである。
【００７５】
（第２の実施形態）
次に、第２の実施形態について、図４ａ〜４ｅを参照しながら説明する。本実施形態においても、半導体装置の構造は上記第１の実施形態と同じである。図４ａ〜４ｅは、第２の実施形態に係る半導体装置の製造工程を示す断面図である。ただし、いずれも図９に示す９Ａ−９Ａ線における断面図である。
【００７６】
本実施形態においても、上記第１の実施形態と同様に、図２ａ〜２ｆに示す工程と同じ処理を行う。これらの処理については説明を省略する。
【００７７】
次に、図４ａに示す工程で、ＣＶＤ法によるシリコン酸化膜の堆積とＣＭＰによる平坦化とを行って、溝への埋め込み絶縁膜１０２を形成する。
【００７８】
次に、図４ｂに示す工程で、シリコン窒化膜２４及びパッド酸化膜２３を除去する。このとき、メモリーセル領域Ｒｍｅｍｏにおいては多結晶シリコン膜３２の表面が露出している一方、周辺回路領域Ｒｐｅｒｉにおいては半導体基板１０の表面が露出している。
【００７９】
次に、図４ｃに示す工程で、基板の全面上に厚みが約１０ｎｍのゲート酸化膜３３と、厚みが約１５０ｎｍの第２の導体膜である多結晶シリコン膜３４とを形成する。
【００８０】
次に、図４ｄに示す工程で、メモリーセル領域Ｒｍｅｍｏ全体と周辺回路領域Ｒｐｅｒｉのゲート電極を形成しようとする領域とを覆うレジスト膜５４を形成し、このレジスト膜５４をマスクとするエッチングにより、多結晶シリコン膜３４を選択的に除去して、周辺回路領域Ｒｐｅｒｉにゲート電極１１３を形成する。
【００８１】
次に、図４ｅに示す工程で、レジスト膜５４を除去した後、周辺回路領域Ｒｐｅｒｉ全体とメモリーセル領域Ｒｍｅｍｏの制御ゲート電極を形成しようとする領域とを覆うレジスト膜５５を形成し、このレジスト膜５５をマスクとするエッチングにより、メモリーセル領域Ｒｍｅｍｏの多結晶シリコン膜３４，ゲート酸化膜３３及び多結晶シリコン膜３２を選択的に除去して、メモリーセル領域Ｒｍｅｍｏに制御ゲート電極１１１と浮遊ゲート電極１１２とを形成する。
【００８２】
その後の工程の図示は省略するが、レジスト膜５５を除去した後、層間絶縁膜の形成，コンタクトホールの形成、配線層の形成等を行って、メモリーセル領域Ｒｍｅｍｏには、不揮発性メモリーセルを形成し、周辺回路領域Ｒｐｅｒｉには、メモリーセルの駆動用回路に配置される電界効果型トランジスタや、ロジック回路に配置される電界効果型トランジスタを形成する。
【００８３】
本実施形態によれば、メモリーセル領域Ｒｍｅｍｏにおいて、ゲート長方向に直交する断面内において素子分離を構成する埋め込み絶縁膜１０２が浮遊ゲート電極１１２に対して、浮遊ゲート電極１１２は制御ゲート電極１１１に対して、それぞれ自己整合的に形成されているので、上記第１の実施形態と同様に、メモリーセル領域Ｒｍｅｍｏをより高密度化することができる。
【００８４】
また、トレンチ分離を形成する直前の工程（図２ｅに示す工程）で、基板の上面が平坦化されているので、上記第１の実施形態と同様に、１回のトレンチ分離形成工程で、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉの両方のトレンチ分離を微細に形成することができる。そして、周辺回路領域Ｒｐｅｒｉ及びメモリーセル領域Ｒｍｅｍｏ双方において、素子分離がＬＯＣＯＳ膜ではなくトレンチ分離によって構成されているので、半導体装置全体の高密度化を図ることができる。
【００８５】
さらに、制御ゲート電極１１１及びゲート電極１１３を形成する直前の工程（図４ｃ参照）において、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとの間に高低差がほとんどなくほぼ平坦であるため、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１と周辺回路領域Ｒｐｅｒｉのゲート電極１１３との上面位置が同じとなるので、その後の金属配線パターンの形成を容易に行うことができる。
【００８６】
よって、本実施形態の製造方法によっても、上記第１の実施形態と同様に、実用的な製造コストで、フラッシュメモリーとＤＲＡＭ・ロジックなどの異種デバイスを１チップ化することが可能となるのである。
【００８７】
特に、本実施形態の半導体装置の製造方法によれば、第１の実施形態の製造方法に比べ、多結晶シリコン膜３４の上にシリコン酸化膜などからなる導体保護膜を設ける必要がなく、その分だけ工程を簡略化できる。
【００８８】
尚、本実施形態では周辺回路領域Ｒｐｅｒｉのゲート電極１１３を先に形成してからメモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１及び浮遊ゲート電極１１２を形成したが、先にメモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１及び浮遊ゲート電極１１２を形成してから周辺回路領域Ｒｐｅｒｉのゲート電極１１３を形成してもよい。
【００８９】
（第３の実施形態）
次に、第３の実施形態について、図５ａ〜５ｅを参照しながら説明する。図５ａ〜５ｅは第３の実施形態に係る半導体装置の製造工程を示す断面図である。ただし、いずれも図９に示す９Ａ−９Ａ線における断面図である。すなわち、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとにおいて、ゲート長方向に平行な断面とゲート長方向に直交する断面とにおけるメモリーセル及びＭＯＳＦＥＴの断面図を示している。
【００９０】
本実施形態においても、上記第１の実施形態と同様に、図２ａ〜２ｆに示す工程と同じ処理を行う。これらの処理については説明を省略する。
【００９１】
次に、図５ａに示す工程で、ＣＶＤ法によるシリコン酸化膜の堆積とＣＭＰによる平坦化とを行い、溝への埋め込み絶縁膜１０２を形成する。
【００９２】
次に、図５ｂに示す工程で、シリコン窒化膜２４及びパッド酸化膜２３を除去する。このとき、メモリーセル領域Ｒｍｅｍｏにおいては多結晶シリコン膜３２の表面が露出している一方、周辺回路領域Ｒｐｅｒｉにおいては半導体基板１０の表面が露出している。
【００９３】
次に、図５ｃに示す工程で、周辺回路領域Ｒｐｅｒｉ全体とメモリーセル領域Ｒｍｅｍｏの浮遊ゲート電極を形成しようとする領域とを覆うレジスト膜５６を形成し、このレジスト膜５６をマスクとするエッチングにより、メモリーセル領域Ｒｍｅｍｏに浮遊ゲート電極１１２を形成する。
【００９４】
次に、図５ｄに示す工程で、レジスト膜５６を除去した後、基板の全面上に厚みが約１０ｎｍのゲート酸化膜３３と、厚みが約１５０ｎｍの第２の導体膜である多結晶シリコン膜３４とを形成する。
【００９５】
次に、図５ｅに示す工程で、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極を形成しようとする領域と周辺回路領域Ｒｐｅｒｉのゲート電極を形成しようとする領域とを覆うレジスト膜５３を形成し、このレジスト膜５３をマスクとするエッチングにより、多結晶シリコン膜３４を選択的に除去して、周辺回路領域Ｒｐｅｒｉにゲート電極１１３を形成する一方、メモリーセル領域Ｒｍｅｍｏに、ゲート酸化膜３３を介して浮遊ゲート電極１１２から半導体基板１０に跨る制御ゲート電極１１１を形成する。
【００９６】
その後の工程の図示は省略するが、レジスト膜５３を除去した後、層間絶縁膜の形成，コンタクトホールの形成、配線層の形成等を行って、メモリーセル領域Ｒｍｅｍｏには、不揮発性メモリーセルを形成し、周辺回路領域Ｒｐｅｒｉには、メモリーセルの駆動用回路に配置される電界効果型トランジスタや、ロジック回路に配置される電界効果型トランジスタを形成する。
【００９７】
本実施形態の製造方法によって、第１，第２の実施形態のようなスタックゲート型のメモリーセルに比べてより優れたデータ保持特性を有するスプリットゲート型のメモリーセルに対しても、上記第１，第２の実施形態と同様の効果を発揮することができる。
【００９８】
すなわち、メモリーセル領域Ｒｍｅｍｏにおいて、ゲート長方向に直交する断面内において素子分離を構成する埋め込み絶縁膜１０２が浮遊ゲート電極１１２に対して自己整合的に形成されているので、上記第１の実施形態と同様に、メモリーセル領域Ｒｍｅｍｏをより高密度化することができる。
【００９９】
また、トレンチ分離を形成する直前の工程（図２ｅに示す工程）で、基板の上面が平坦化されているので、上記第１の実施形態と同様に、１回のトレンチ分離形成工程で、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉの両方のトレンチ分離を微細に形成することができる。そして、周辺回路領域Ｒｐｅｒｉ及びメモリーセル領域Ｒｍｅｍｏ双方において、素子分離がＬＯＣＯＳ膜ではなくトレンチ分離によって構成されているので、半導体装置全体の高密度化を図ることができる。
【０１００】
さらに、浮遊ゲート電極１１２を形成する直前の工程（図５ｂ参照）において、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとの間に高低差がほとんどなくほぼ平坦であるため、その後のフォトリソグラフィー工程を円滑に行うことができ、金属配線パターンの形成も容易に行うことができる。
【０１０１】
よって、本実施形態の製造方法によっても、上記第１，第２の実施形態と同様に、実用的な製造コストで、フラッシュメモリーとＤＲＡＭ・ロジックなどの異種デバイスを１チップ化することが可能となるのである。
【０１０２】
（第４の実施形態）
次に、第４の実施形態について、図６，図７ａ〜７ｇ及び図８ａ〜７ｄを参照しながら説明する。ただし、いずれも図９に示す９Ａ−９Ａ線における断面図である。すなわち、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとにおいて、ゲート長方向に平行な断面とゲート長方向に直交する断面とにおけるメモリーセル及びＭＯＳＦＥＴの断面図を示している。
【０１０３】
図６は第４，第５の実施形態における半導体装置の断面図である。同図において、１０は半導体基板、１１１はメモリーセル領域Ｒｍｅｍｏの制御ゲート電極、１１２は浮遊ゲート電極、１１３は周辺回路領域Ｒｐｅｒｉのゲート電極、１０２は素子分離を構成する埋め込み絶縁膜、１２１は層間絶縁膜、１２２は接続孔、１２３は金属配線をそれぞれ示す。上記第１〜第３の実施形態に係る半導体装置の構造に対するこの半導体装置の特徴は、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１と周辺回路領域Ｒｐｅｒｉのゲート電極１１３とが、いずれも２層の多結晶シリコン膜で構成されている点である。
【０１０４】
図７ａ〜７ｇ及び図８ａ〜８ｄは、本実施形態に係る半導体装置の製造工程を示す断面図である。
【０１０５】
まず、図７ａに示す工程で、半導体基板１０を酸化して厚みが約１０ｎｍのパッド酸化膜２１を形成し、その上に厚みが約１５０ｎｍのシリコン窒化膜２２を堆積する。その後、メモリーセル領域Ｒｍｅｍｏを開口したレジスト膜５１を形成し、このレジスト膜５１をマスクとするエッチングにより、メモリーセル領域Ｒｍｅｍｏのシリコン窒化膜２２を除去する。
【０１０６】
次に、図７ｂに示す工程で、レジスト膜５１を除去した後基板の全面を酸化して、メモリーセル領域Ｒｍｅｍｏにおける表面が露出しているパッド酸化膜２１をさらに厚くして、フィールド酸化膜１０３を形成する。
【０１０７】
次に、図７ｃに示す工程で、半導体基板１０上のシリコン窒化膜２２，パッド酸化膜２１及びフィールド酸化膜１０３を全て除去する。
【０１０８】
次に、図７ｄに示す工程で、半導体基板１０の全面を酸化して、厚みが約１０ｎｍのトンネル酸化膜３１を形成し、さらに第１の導体膜である厚みが約１００ｎｍの多結晶シリコン膜３２を堆積する。
【０１０９】
次に、図７ｅに示す工程で、トンネル酸化膜３１をストッパーにしたＣＭＰを行って周辺回路領域Ｒｐｅｒｉの多結晶シリコン膜３２を除去し基板全体を平坦化する。このとき、メモリーセル領域Ｒｍｅｍｏにおいては多結晶シリコン膜３２が露出しており、周辺回路領域Ｒｐｅｒｉにおいてはトンネル酸化膜３１が露出している。その後、選択的エッチングにより、周辺回路領域Ｒｐｅｒｉにおいて露出しているトンネル酸化膜３１のみを除去する。
【０１１０】
次に、図７ｆに示す工程で、基板の全面上に厚みが約１０ｎｍのゲート酸化膜３３と、第２の導体膜としての厚みが約１５０ｎｍの多結晶シリコン膜３４とを形成する。
【０１１１】
次に、図７ｇに示す工程で、素子分離を形成しようとする領域を開口したレジスト膜５２を形成する。そして、このレジスト膜５２をマスクとするエッチングにより、多結晶シリコン膜３４，ゲート酸化膜３３，多結晶シリコン膜３２，トンネル酸化膜３１及び基板１０を順次エッチングして素子分離用の溝１０１を形成する。
【０１１２】
次に、図８ａに示す工程で、ＣＶＤ法によるシリコン酸化膜の堆積及び多結晶シリコン膜３４をストッパーにしたＣＭＰによる平坦化を行い、素子分離用の溝１０１への埋め込み絶縁膜１０２を形成する。
【０１１３】
次に、図８ｂに示す工程で、基板の全面上に第３の導体膜として厚みが約５０ｎｍの多結晶シリコン膜３６と、導体保護膜としての厚みが約１５０ｎｍのシリコン酸化膜３５とを形成する。
【０１１４】
次に、図８ｃに示す工程で、メモリーセル領域ｍｅｍｏの制御ゲート電極を形成しようとする領域と周辺回路領域Ｒｐｅｒｉのゲート電極を形成しようとする領域とを覆うレジスト膜５３を形成し、このレジスト膜５３をマスクとするエッチングにより、シリコン酸化膜３５，多結晶シリコン膜３６及び多結晶シリコン膜３４を選択的に除去して、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１と周辺回路領域Ｒｐｅｒｉのゲート電極１１３とを形成する。
【０１１５】
次に、図８ｄに示す工程で、レジスト膜５３を除去した後、メモリーセル領域Ｒｍｅｍｏを開口し周辺回路領域Ｒｐｅｒｉを覆うレジスト膜５１を形成し、このレジスト膜５１，制御ゲート電極１１１及びシリコン酸化膜３５をマスクとするエッチングにより、メモリーセル領域Ｒｍｅｍｏ内のゲート酸化膜３３及び多結晶シリコン膜３２を選択的に除去して、メモリーセル領域Ｒｍｅｍｏに浮遊ゲート電極１１２を形成する。
【０１１６】
その後の工程の図示は省略するが、レジスト膜５１を除去した後、層間絶縁膜の形成，コンタクトホールの形成、配線層の形成等を行って、メモリーセル領域Ｒｍｅｍｏには、不揮発性メモリーセルを形成し、周辺回路領域Ｒｐｅｒｉには、メモリーセルの駆動用回路に配置される電界効果型トランジスタや、ロジック回路に配置される電界効果型トランジスタを形成する。
【０１１７】
本実施形態によれば、メモリーセル領域Ｒｍｅｍｏにおいて、ゲート長方向に直交する断面内において素子分離を構成する埋め込み絶縁膜１０２が浮遊ゲート電極１１２に対して、浮遊ゲート電極１１２は制御ゲート電極１１１に対して、それぞれ自己整合的に形成されているので、上記第１〜第３の実施形態と同様に、メモリーセル領域Ｒｍｅｍｏをより高密度化することができる。
【０１１８】
また、トレンチ分離を形成する直前の工程（図７ｆに示す工程）で、基板の上面が平坦化されているので、上記第１〜第３の実施形態と同様に、１回のトレンチ分離形成工程で、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉの両方のトレンチ分離を微細に形成することができる。そして、周辺回路領域Ｒｐｅｒｉ及びメモリーセル領域Ｒｍｅｍｏ双方において、素子分離がＬＯＣＯＳ膜ではなくトレンチ分離によって構成されているので、半導体装置全体の高密度化を図ることができる。
【０１１９】
さらに、制御ゲート電極１１１及びゲート電極１１３を形成する直前の工程（図８ｂ参照）において、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとの間に高低差がほとんどなくほぼ平坦であるため、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１と周辺回路領域Ｒｐｅｒｉのゲート電極１１３との上面位置が同じとなるので、その後の金属配線パターンの形成を容易に行うことができる。
【０１２０】
よって、本実施形態の製造方法によっても、上記第１の実施形態と同様に、実用的な製造コストで、フラッシュメモリーとＤＲＡＭ・ロジックなどの異種デバイスを１チップ化することが可能となるのである。
【０１２１】
特に、本実施形態の半導体装置の製造方法によれば、周辺回路領域Ｒｐｅｒｉのゲート電極１１３が２層の多結晶シリコン膜で形成されかつ素子分離がゲート電極１１３の下層膜３４に自己整合的に形成されている（図８ｄの右端部分参照）ために、通常トレンチ分離で問題となるトレンチ側面からの電界集中による特性変動を抑制することができる。
【０１２２】
（第５の実施形態）
次に、第５の実施形態について、図１０ａ〜１０ｄを参照しながら説明する。図１０ａ〜１０ｄは、第５の実施形態に係る半導体装置の製造工程を示す断面図である。ただし、いずれも図９に示す９Ａ−９Ａ線における断面図である。すなわち、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとにおいて、ゲート長方向に平行な断面とゲート長方向に直交する断面とにおけるメモリーセル及びＭＯＳＦＥＴの断面図を示している。
【０１２３】
本実施形態においても、上記第４の実施形態で説明した図７ａ〜７ｇに示す工程と同じ処理を行う。これらの処理については説明を省略する。
【０１２４】
次に、図１０ａに示す工程で、ＣＶＤ法によるシリコン酸化膜の堆積及び多結晶シリコン膜３４をストッパーにしたＣＭＰによる平坦化を行い、素子分離用の溝１０１への埋め込み絶縁膜１０２を形成する。
【０１２５】
次に、図１０ｂに示す工程で、基板の全面上に第３の導体膜として厚みが約５０ｎｍの多結晶シリコン膜３６を形成する。
【０１２６】
次に、図１０ｃに示す工程で、メモリーセル領域ｍｅｍｏ全体と周辺回路領域Ｒｐｅｒｉのゲート電極を形成しようとする領域とを覆うレジスト膜５４を形成し、このレジスト膜５４をマスクとするエッチングにより、多結晶シリコン膜３６及び多結晶シリコン膜３４を選択的に除去して、周辺回路領域Ｒｐｅｒｉにゲート電極１１３とを形成する。
【０１２７】
次に、図１０ｄに示す工程で、レジスト膜５４を除去した後、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極を形成しようとする領域と周辺回路領域Ｒｐｅｒｉ全体とを覆うレジスト膜５５を形成し、このレジスト膜５５をマスクとするエッチングにより、メモリーセル領域Ｒｍｅｍｏ内の多結晶シリコン膜３６及び３４，ゲート酸化膜３３及び多結晶シリコン膜３２を選択的に除去して、メモリーセル領域Ｒｍｅｍｏに制御ゲート電極１１１及び浮遊ゲート電極１１２を形成する。
【０１２８】
その後の工程の図示は省略するが、レジスト膜５５を除去した後、層間絶縁膜の形成，コンタクトホールの形成、配線層の形成等を行って、メモリーセル領域Ｒｍｅｍｏには、不揮発性メモリーセルを形成し、周辺回路領域Ｒｐｅｒｉには、メモリーセルの駆動用回路に配置される電界効果型トランジスタや、ロジック回路に配置される電界効果型トランジスタを形成する。
【０１２９】
本実施形態によれば、メモリーセル領域Ｒｍｅｍｏにおいて、ゲート長方向に直交する断面内において素子分離を構成する埋め込み絶縁膜１０２が浮遊ゲート電極１１２に対して、浮遊ゲート電極１１２は制御ゲート電極１１１に対して、それぞれ自己整合的に形成されているので、上記第１〜第３の実施形態と同様に、メモリーセル領域Ｒｍｅｍｏをより高密度化することができる。
【０１３０】
また、トレンチ分離を形成する直前の工程（図７ｆに示す工程）で、基板の上面が平坦化されているので、上記第１〜第３の実施形態と同様に、１回のトレンチ分離形成工程で、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉの両方のトレンチ分離を微細に形成することができる。そして、周辺回路領域Ｒｐｅｒｉ及びメモリーセル領域Ｒｍｅｍｏ双方において、素子分離がＬＯＣＯＳ膜ではなくトレンチ分離によって構成されているので、半導体装置全体の高密度化を図ることができる。
【０１３１】
さらに、上記第４の実施形態と同様に、制御ゲート電極１１１及びゲート電極１１３を形成する直前の工程（図１０ｂ参照）において、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとの間に高低差がほとんどなくほぼ平坦であるため、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１と周辺回路領域Ｒｐｅｒｉのゲート電極１１３との上面位置が同じとなるので、その後の金属配線パターンの形成を容易に行うことができる。
【０１３２】
よって、本実施形態の製造方法によっても、上記第４の実施形態と同様に、実用的な製造コストで、フラッシュメモリーとＤＲＡＭ・ロジックなどの異種デバイスを１チップ化することが可能となるのである。
【０１３３】
また、上記第４の実施形態と同様に、周辺回路領域Ｒｐｅｒｉのゲート電極１１３が２層の多結晶シリコン膜で形成されかつ素子分離がゲート電極１１３の下層膜３４に自己整合的に形成されている（図１０ｄの右端部分参照）ために、通常トレンチ分離で問題となるトレンチ側面からの電界集中による特性変動を抑制することができる。
【０１３４】
特に、本実施形態の製造工程では、第４の実施形態に比べて、多結晶シリコン膜３６の上にシリコン酸化膜等の導体保護膜を設ける必要がなく、その分だけ工程を簡略化できる。
【０１３５】
尚、本実施形態では、周辺回路領域Ｒｐｅｒｉのゲート電極１１３を先に形成してからメモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１及び浮遊ゲート電極１１２を形成したが、先にメモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１及び浮遊ゲート電極１１２を形成してから周辺回路領域Ｒｐｅｒｉのゲート電極１１３を形成してもよい。
【０１３６】
（第６の実施形態）
次に、第６の実施形態に係る半導体装置の製造方法について、図１１ａ〜１１ｆを参照しながら説明する。図１１ａ〜１１ｆは第６の実施形態に係る半導体装置の製造工程を示す断面図である。ただし、いずれも図９に示す９Ａ−９Ａ線における断面図である。すなわち、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとにおいて、ゲート長方向に平行な断面とゲート長方向に直交する断面とにおけるメモリーセル及びＭＯＳＦＥＴの断面図を示している。
本実施形態においても、まず、上記第４の実施形態で説明した図７ａ〜７ｇに示す工程と同じ処理を行う。これらの処理については説明を省略する。
【０１３７】
次に、図１１ａに示す工程で、ＣＶＤ法によるシリコン酸化膜の堆積及び多結晶シリコン膜３４をストッパーにしたＣＭＰによる平坦化を行い、素子分離用の溝１０１への埋め込み絶縁膜１０２を形成する。
【０１３８】
次に、図１１ｂに示す工程で、メモリーセル領域Ｒｍｅｍｏを開口したレジスト膜５１を形成し、このレジスト膜５１をマスクとするエッチングにより、メモリーセル領域Ｒｍｅｍｏの多結晶シリコン膜３４および第１のゲート酸化膜３３を選択的に除去する。
【０１３９】
次に、図１１ｃに示す工程で、周辺回路領域Ｒｐｅｒｉ全体とメモリーセル領域Ｒｍｅｍｏの浮遊ゲート電極を形成しようとする領域とを覆うレジスト膜５６を形成し、このレジスト膜５６をマスクとするエッチングにより、メモリーセル領域Ｒｍｅｍｏ内の多結晶シリコン膜３２を選択的に除去してメモリーセル領域Ｒｍｅｍｏの浮遊ゲート電極１１２を形成する。
【０１４０】
次に、図１１ｄに示す工程で、レジスト膜５６を除去した後、基板の全面上に厚みが約１０ｎｍの第２のゲート酸化膜３７を形成する。さらに、基板の上に、周辺回路領域Ｒｐｅｒｉを開口したレジスト膜５７を形成し、このレジスト膜５７をマスクとするエッチングにより、周辺回路領域Ｒｐｅｒｉの第２のゲート酸化膜３７を除去する。
【０１４１】
次に、図１１ｅに示す工程で、レジスト膜５７を除去した後、基板の全面上に第３の導体膜として厚みが約５０ｎｍの多結晶シリコン膜３６を堆積する。
【０１４２】
次に、図１１ｆに示す工程で、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極を形成しようとする領域と周辺回路領域Ｒｐｅｒｉのゲート電極を形成しようとする領域とを覆うレジスト膜５３を形成し、このレジスト膜５３をマスクとするエッチングにより、多結晶シリコン膜３６及び多結晶シリコン膜３４を選択的に除去してメモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１と周辺回路領域Ｒｐｅｒｉのゲート電極１１３とを形成する。
【０１４３】
その後の工程の図示は省略するが、レジスト膜５３を除去した後、層間絶縁膜の形成，コンタクトホールの形成、配線層の形成等を行って、メモリーセル領域Ｒｍｅｍｏには、不揮発性メモリーセルを形成し、周辺回路領域Ｒｐｅｒｉには、メモリーセルの駆動用回路に配置される電界効果型トランジスタや、ロジック回路に配置される電界効果型トランジスタを形成する。
【０１４４】
このように本実施形態によれば、第４，第５の実施形態のようなスタックゲート型のメモリーセルに比べてより優れたデータ保持特性を有するスプリットゲート型のメモリーセルに対しても、第４，第５の実施形態と同様の効果を発揮することができる。
【０１４５】
すなわち、メモリーセル領域Ｒｍｅｍｏにおいて、ゲート長方向に直交する断面内において素子分離を構成する埋め込み絶縁膜１０２が浮遊ゲート電極１１２に対して、浮遊ゲート電極１１２は制御ゲート電極１１１に対して、それぞれ自己整合的に形成されているので、メモリーセル領域Ｒｍｅｍｏをより高密度化することができる。
【０１４６】
また、トレンチ分離を形成する直前の工程（図７ｆに示す工程）で、基板の上面が平坦化されているので、１回のトレンチ分離形成工程で、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉの両方のトレンチ分離を微細に形成することができる。そして、周辺回路領域Ｒｐｅｒｉ及びメモリーセル領域Ｒｍｅｍｏ双方において、素子分離がＬＯＣＯＳ膜ではなくトレンチ分離によって構成されているので、半導体装置全体の高密度化を図ることができる。
【０１４７】
さらに、制御ゲート電極１１１及びゲート電極１１３を形成する前の工程（図１１ａ参照）において、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとの間に高低差がほとんどなくほぼ平坦であるため、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１と周辺回路領域Ｒｐｅｒｉのゲート電極１１３との上面位置が同じとなるので、その後の金属配線パターンの形成を容易に行うことができる。
【０１４８】
よって、本実施形態の製造方法によっても、上記第４，第５の実施形態と同様に、実用的な製造コストで、フラッシュメモリーとＤＲＡＭ・ロジックなどの異種デバイスを１チップ化することが可能となるのである。
【０１４９】
また、上記第４，第５の実施形態と同様に、周辺回路領域Ｒｐｅｒｉのゲート電極１１３が２層の多結晶シリコン膜で形成されかつ素子分離がゲート電極１１３の下層膜３４に自己整合的に形成されている（図１１ｆの右端部分参照）ために、通常トレンチ分離で問題となるトレンチ側面からの電界集中による特性変動を抑制することができる。
【０１５０】
（第７の実施形態）
次に、第７の実施形態に係る半導体装置の製造方法について、図１２ａ〜１２ｃを参照しながら説明する。図１２ａ〜１２ｃは第７の実施形態に係る半導体装置の製造工程のうち平坦化工程までを示す断面図である。
【０１５１】
まず、図１２ａに示す工程で、半導体基板１０上に、メモリーセル領域Ｒｍｅｍｏを開口し周辺回路領域Ｒｐｅｒｉを覆うレジスト膜５１を形成し、このレジスト膜５１をマスクとするエッチングにより、メモリーセル領域Ｒｍｅｍｏの半導体基板１０を深さ１００ｎｍ分だけ除去する。
【０１５２】
次に、図１２ｂに示す工程で、レジスト膜５１を除去した後、基板の全面を酸化して厚みが約１０ｎｍのトンネル酸化膜３１を形成し、さらにトンネル酸化膜３１の上に第１の導体膜として厚みが１００ｎｍの多結晶シリコン膜３２を形成する。そして、多結晶シリコン酸化膜３２の上に、メモリーセル領域Ｒｍｅｍｏを覆いかつ周辺回路領域Ｒｐｅｒｉを開口したレジスト膜５７を形成する。
【０１５３】
次に、図１２ｃに示す工程で、このレジスト膜５７をマスクとするエッチングにより、周辺回路領域の多結晶シリコン膜３２及びトンネル酸化膜３１を除去する。
【０１５４】
その後の工程の図示は省略するが、レジスト膜５７を除去してから、上記第１〜第６の実施形態と同様の処理を行うことにより、メモリーセル領域Ｒｍｅｍｏには浮遊ゲート電極及び制御ゲート電極を有するメモリーセルを、周辺回路領域Ｒｐｅｒｉにはゲート電極を有する電界効果型トランジスタを形成することができる。例えば第１の実施形態における図２ｆ，図３ａ〜３ｅに示す工程や、第４の実施形態における図７ｆ，７ｇ及び図８ａ〜８ｄに示す工程と同様の処理を行う。
【０１５５】
本実施形態によれば、図１２ｃに示す工程で、メモリーセル領域Ｒｍｅｍｏにおいて浮遊ゲート電極を構成する多結晶シリコン膜３２が形成されており、メモリーセル領域Ｒｍｅｍｏにおける多結晶シリコン膜３２の上面と、周辺回路領域Ｒｐｅｒｉの半導体基板１０の上面とがほぼ平坦化されている。したがって、上記第１〜第６の実施形態に係る半導体装置の製造工程よりも簡便な工程で、メモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉ双方における素子密度を向上させることができる。
【０１５６】
特に、本実施形態によれば、浮遊ゲート電極及びトンネル酸化膜の分を見込んでメモリーセル領域Ｒｍｅｍｏの半導体基板面の高さを周辺回路領域Ｒｐｅｒｉの半導体基板面の高さよりも低くする高低差形成工程を、通常のＬＯＣＯＳ法を用いずにエッチング法により形成することにより工程を簡略化することができる。また、メモリーセル領域Ｒｍｅｍｏの第１の導体膜である多結晶シリコン膜３２の上面と周辺回路領域Ｒｐｅｒｉの半導体基板面との高さをほぼ同一とする平坦化工程をエッチングにより形成することにより、ＣＭＰでのディッシングによる第１の導体膜の膜厚のばらつきを抑制できる。
【０１５７】
（第８の実施形態）
次に、第８の実施形態に係る半導体装置の製造方法について、図１３ａ〜１３ｅを参照しながら説明する。図１３ａ〜１３ｅは、第８の実施形態に係る半導体装置の製造工程のうち平坦化工程までを示す断面図である。
【０１５８】
まず、図１３ａに示す工程で、半導体基板１０の全面を酸化して厚みが約１００ｎｍのシリコン酸化膜２５を形成し、その上に、メモリーセル領域Ｒｍｅｍｏを覆いかつ周辺回路領域Ｒｐｅｒｉを開口したレジスト膜５７を形成した後、このレジスト膜５７をマスクとするエッチングにより、周辺回路領域Ｒｐｅｒｉのシリコン酸化膜２５を除去する。
【０１５９】
次に、図１３ｂに示す工程で、レジスト膜５７を除去した後、周辺回路領域Ｒｐｅｒｉの半導体基板１０表面が露出した領域の上に、選択エピタキシャル成長により厚みが約１００ｎｍの単結晶シリコン膜１１を成長させる。つまり、メモリーセル領域Ｒｍｅｍｏのシリコン酸化膜２５の上面と周辺回路領域Ｒｐｅｒｉの単結晶シリコン膜１１の上面とがほぼ平坦になるようにする。
【０１６０】
次に、図１３ｃに示す工程で、メモリーセル領域Ｒｍｅｍｏ内のシリコン酸化膜２５を除去した後、基板の全面を酸化して厚みが約１０ｎｍのトンネル酸化膜３１を形成し、更にその上に第１の導体膜として厚みが約１００多結晶シリコン膜３２を形成する。
【０１６１】
次に、図１３ｄに示す工程で、メモリーセル領域Ｒｍｅｍｏ全体と、メモリーセル領域Ｒｍｅｍｏから周辺回路領域Ｒｐｅｒｉにおよそ１μｍ程度だけ入った領域とを覆いかつ残りの周辺回路領域Ｒｐｅｒｉを開口したレジスト膜５８を形成し、このレジスト膜５８をマスクとするエッチングにより、周辺回路領域Ｒｐｅｒｉの多結晶シリコン膜３２を除去する。
【０１６２】
次に、図１３ｅに示す工程で、レジスト膜５８を除去した後、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとの境界に突出している多結晶シリコン膜３２をＣＭＰにより除去し、さらに、周辺回路領域Ｒｐｅｒｉのトンネル酸化膜３１を除去することにより、基板全体を平坦化する。
【０１６３】
その後の工程の図示は省略するが、上記第１〜第６の実施形態と同様の処理を行うことにより、メモリーセル領域Ｒｍｅｍｏには浮遊ゲート電極及び制御ゲート電極を有するメモリーセルを、周辺回路領域Ｒｐｅｒｉにはゲート電極を有する電界効果型トランジスタを形成することができる。例えば第１の実施形態における図２ｆ，図３ａ〜３ｅに示す工程や、第４の実施形態における図７ｆ，７ｇ及び図８ａ〜８ｄに示す工程と同様の処理を行う。
【０１６４】
本実施形態によっても、図１３ｅに示す工程で、メモリーセル領域Ｒｍｅｍｏにおいて浮遊ゲート電極を構成する多結晶シリコン膜３２が形成されており、この多結晶シリコン膜３２の上面と、周辺回路領域Ｒｐｅｒｉの半導体基板１０の上面とが平坦化されている。したがって、上記第１〜第６の実施形態と同様に、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉ双方における素子密度を向上させることができる。
【０１６５】
特に、本実施形態によれば、メモリーセル領域Ｒｍｅｍｏの半導体基板面の高さを周辺回路領域Ｒｐｅｒｉの半導体基板面の高さよりも低くする高低差形成工程を選択エピタキシャル成長により形成することにより、トンネル酸化膜及びゲート酸化膜の耐圧が向上する。また、メモリーセル領域Ｒｍｅｍｏの第１の導体膜である多結晶シリコン膜３２の上面と周辺回路領域Ｒｐｅｒｉの半導体基板面の高さを同一とする平坦化工程を、エッチングとＣＭＰを併用して形成することにより、ＣＭＰでのディッシングによる第１の導体膜の膜厚のばらつきを抑制し、かつ基板上面が平坦でないことに起因するレジスト膜５８のマスク合わせずれを考慮する必要がなくなる。
【０１６６】
（第９の実施形態）
次に、第９の実施形態に係る半導体装置の製造方法について、図１４ａ〜１４ｄを参照しながら説明する。図１４ａ〜１４ｄは、第９の実施形態に係る半導体装置の製造工程のうち平坦化工程までを示す断面図である。
【０１６７】
まず、図１４ａに示す工程で、半導体基板１０の全面を酸化して厚みが約１０ｎｍのトンネル酸化膜３１を形成し、さらにその上に第１の導体膜として厚みが約１００ｎｍの多結晶シリコン膜３２を形成する。そして、多結晶シリコン膜３２の上にメモリーセル領域Ｒｍｅｍｏを覆い周辺回路領域Ｒｐｅｒｉを開口したレジスト膜５７を形成した後、このレジスト膜５７をマスクとするエッチングにより、周辺回路領域Ｒｐｅｒｉの多結晶シリコン膜３２及びトンネル酸化膜３１を除去する。
【０１６８】
次に、図１４ｂに示す工程で、レジスト膜５７を除去した後、基板の全面を酸化して導体保護膜となる厚みが約３０ｎｍのシリコン酸化膜２６を形成する。ここで、増速酸化現象により単結晶シリコンよりも多結晶シリコンの方が酸化速度が速いため、多結晶シリコン膜３２上に厚みが約３０ｎｍのシリコン酸化膜２６を形成すると、周辺回路領域Ｒｐｅｒｉの基板上には厚みが約１０ｎｍのシリコン酸化膜２６が形成される。増速酸化の度合いは酸化温度及び酸化雰囲気にも依存するため、酸化条件としてはより低温（８５０℃以下）で高水蒸気濃度で行うのが望ましい。
【０１６９】
次に、図１４ｃに示す工程で、異方性のエッチングを行って、基板上のシリコン酸化膜２６を除去する。この際、多結晶シリコン膜３２上のシリコン酸化膜２６が全て除去されないように、エッチング量を１５ｎｍ程度として、メモリーセル領域Ｒｍｅｍｏの多結晶シリコン膜３２上に残存するシリコン酸化膜２６の厚みを１５ｎｍ程度にしておく。
【０１７０】
次に、図１４ｄに示す工程で、周辺回路領域Ｒｐｅｒｉの半導体基板１０の表面が露出している領域の上に、選択エピタキシャル成長により厚みが約１００ｎｍの単結晶シリコン膜１１を成長させる。その後、図示されていないが、メモリーセル領域Ｒｍｅｍｏのシリコン酸化膜２６を除去して、基板の全面をほぼ平坦化する。
【０１７１】
その後の工程の図示は省略するが、上記第１〜第６の実施形態と同様の処理を行うことにより、メモリーセル領域Ｒｍｅｍｏには浮遊ゲート電極及び制御ゲート電極を有するメモリーセルを、周辺回路領域Ｒｐｅｒｉにはゲート電極を有する電界効果型トランジスタを形成することができる。例えば第１の実施形態における図２ｆ，図３ａ〜３ｅに示す工程や、第４の実施形態における図７ｆ，７ｇ及び図８ａ〜８ｄに示す工程と同様の処理を行う。
【０１７２】
本実施形態によっても、図１４ｅに示す工程で、メモリーセル領域Ｒｍｅｍｏにおいて浮遊ゲート電極を構成する多結晶シリコン膜３２が形成されており、その後のシリコン酸化膜２６の除去によって、この多結晶シリコン膜３２の上面と周辺回路領域Ｒｐｅｒｉの半導体基板１０の上面とが平坦化されている。したがって、上記第１〜第６の実施形態と同様に、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉ双方における素子密度を向上させることができる。
【０１７３】
また、本実施形態によれば、メモリーセル領域Ｒｍｅｍｏの基板面の高さを周辺回路領域Ｒｐｅｒｉの基板面の高さよりも低くする高低差形成工程と、メモリーセル領域Ｒｍｅｍｏの第１の導体膜である多結晶シリコン膜３２の上面と周辺回路領域Ｒｐｅｒｉの基板面の高さをほぼ同一とする平坦化工程をマスクを形成することなく行うことができるので、大幅な工程数の削減ができる。
【０１７４】
（第１０の実施形態）
次に、第１０の実施形態に係る半導体装置の製造方法について、図１５ａ〜１５ｄを参照しながら説明する。図１５ａ〜１５ｄは、本実施形態に係る半導体装置の製造工程を示す断面図である。
【０１７５】
まず、図１５ａに示す工程で、半導体基板１０の全面を酸化して厚みが約１０ｎｍのトンネル酸化膜３１を形成し、さらにその上に第１の導体膜として厚みが約１００ｎｍの多結晶シリコン膜３２と第１の導体保護膜として厚みが約５０ｎｍのシリコン酸化膜２７を形成する。そして、シリコン酸化膜２７の上にメモリーセル領域Ｒｍｅｍｏを覆い周辺回路領域Ｒｐｅｒｉを開口したレジスト膜５７を形成した後、このレジスト膜５７をマスクとするエッチングにより、周辺回路領域Ｒｐｅｒｉのシリコン酸化膜２７，多結晶シリコン膜３２及びトンネル酸化膜３１を除去する。
【０１７６】
次に、図１５ｂに示す工程で、レジスト膜５７を除去した後、基板の全面を酸化して第２の導体保護膜としての厚みが約２０ｎｍのシリコン酸化膜２８を形成する。ここで、シリコン酸化膜２８の形成は、ＣＶＤ法によってもよいし酸化法によってもよい。
【０１７７】
次に、図１５ｃに示す工程で、異方性のエッチングを行って、基板上のシリコン酸化膜２８を除去する。この際、メモリーセル領域Ｒｍｅｍｏの多結晶シリコン膜３２上の第２の導体保護膜であるシリコン酸化膜２８が全て除去されても、多結晶シリコン膜３２の上にはあらかじめ第１の導体保護膜としてのシリコン酸化膜２７が形成されているので、メモリーセル領域Ｒｍｅｍｏの多結晶シリコン膜３２がエッチングされるおそれはない。
【０１７８】
次に、図１５ｄに示す工程で、周辺回路領域Ｒｐｅｒｉの半導体基板１０の表面が露出している領域の上に、選択エピタキシャル成長により厚みが約１００ｎｍの単結晶シリコン膜１１を成長させる。その後、図示されていないが、メモリーセル領域Ｒｍｅｍｏのシリコン酸化膜２７を除去して、基板の全面をほぼ平坦化する。
【０１７９】
その後の工程の図示は省略するが、上記第１〜第６の実施形態と同様の処理を行うことにより、メモリーセル領域Ｒｍｅｍｏには浮遊ゲート電極及び制御ゲート電極を有するメモリーセルを、周辺回路領域Ｒｐｅｒｉにはゲート電極を有する電界効果型トランジスタを形成することができる。例えば第１の実施形態における図２ｆ，図３ａ〜３ｅに示す工程や、第４の実施形態における図７ｆ，７ｇ及び図８ａ〜８ｄに示す工程と同様の処理を行う。
【０１８０】
本実施形態によっても、図１５ｅに示す工程で、メモリーセル領域Ｒｍｅｍｏにおいて浮遊ゲート電極を構成する多結晶シリコン膜３２が形成されており、その後のシリコン酸化膜２７の除去によって、この多結晶シリコン膜３２の上面と周辺回路領域Ｒｐｅｒｉの半導体基板１０の上面とが平坦化されている。したがって、上記第１〜第６の実施形態と同様に、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉ双方における素子密度を向上させることができる。
【０１８１】
また、メモリーセル領域Ｒｍｅｍｏの基板面の高さを周辺回路領域Ｒｐｅｒｉの基板面の高さよりも低くする高低差形成工程と、メモリーセル領域Ｒｍｅｍｏの第１の導体膜である多結晶シリコン膜３２の上面と周辺回路領域Ｒｐｅｒｉの基板面の高さをほぼ同一とする平坦化工程をマスクを形成することなく行うことができるので、大幅な工程数の削減ができる。
【０１８２】
さらに、本実施形態によれば、第２の導体保護膜であるシリコン酸化膜２８のエッチング時のプロセス余裕度が向上し、歩留まりが改善される。
【０１８３】
（第１１の実施形態）
次に、第１１の実施形態に係る半導体装置の製造方法について、図１６ａ，１６ｂを参照しながら説明する。図１６ａ〜１６ｂは、本実施形態に係る半導体装置の製造工程を示す断面図である。
【０１８４】
まず、図１６ａに示す工程で、半導体基板１０の全面を酸化して厚みが約１０ｎｍのトンネル酸化膜３１を形成し、さらにその上に第１の導体膜として厚みが約１００ｎｍの多結晶シリコン膜３２と導体保護膜として厚みが約５０ｎｍのシリコン酸化膜２７を形成する。そして、シリコン酸化膜２７の上にメモリーセル領域Ｒｍｅｍｏを覆い周辺回路領域Ｒｐｅｒｉを開口したレジスト膜５７を形成した後、このレジスト膜５７をマスクとするエッチングにより、周辺回路領域Ｒｐｅｒｉのシリコン酸化膜２７，多結晶シリコン膜３２及びトンネル酸化膜３１を除去する。
【０１８５】
次に、図１６ｂに示す工程で、周辺回路領域Ｒｐｅｒｉの半導体基板１０の表面が露出している領域の上に、選択エピタキシャル成長により厚みが約１００ｎｍの単結晶シリコン膜１１を成長させる。その後、図示されていないが、メモリーセル領域Ｒｍｅｍｏのシリコン酸化膜２７を除去して、基板の全面をほぼ平坦化する。
【０１８６】
その後の工程の図示は省略するが、上記第１〜第６の実施形態と同様の処理を行うことにより、メモリーセル領域Ｒｍｅｍｏには浮遊ゲート電極及び制御ゲート電極を有するメモリーセルを、周辺回路領域Ｒｐｅｒｉにはゲート電極を有する電界効果型トランジスタを形成することができる。例えば第１の実施形態における図２ｆ，図３ａ〜３ｅに示す工程や、第４の実施形態における図７ｆ，７ｇ及び図８ａ〜８ｄに示す工程と同様の処理を行う。
【０１８７】
本実施形態によっても、図１６ｂに示す工程で、メモリーセル領域Ｒｍｅｍｏにおいて浮遊ゲート電極を構成する多結晶シリコン膜３２が形成されており、その後のシリコン酸化膜２７の除去によって、この多結晶シリコン膜３２の上面と周辺回路領域Ｒｐｅｒｉの半導体基板１０の上面とが平坦化されている。したがって、上記第１〜第６の実施形態と同様に、簡便な工程でメモリーセル領域Ｒｍｅｍｏ及び周辺回路領域Ｒｐｅｒｉ双方における素子密度を向上させることができる。
【０１８８】
また、メモリーセル領域Ｒｍｅｍｏの基板面の高さを周辺回路領域Ｒｐｅｒｉの基板面の高さよりも低くする高低差形成工程と、メモリーセル領域Ｒｍｅｍｏの第１の導体膜である多結晶シリコン膜３２の上面と周辺回路領域Ｒｐｅｒｉの基板面の高さをほぼ同一とする平坦化工程をマスクを形成することなく行うことができるので、大幅な工程数の削減ができる。
【０１８９】
特に、本実施形態によれば、上記第９，第１０の実施形態に比べて、極めて簡便な工程で単結晶シリコン膜１１を形成することができる利点がある。
【０１９０】
なお、多結晶シリコン膜３２の側面が絶縁膜で保護されていないことから、メモリーセル領域Ｒｍｅｍｏと周辺回路領域Ｒｐｅｒｉとの境界付近における単結晶シリコン膜１１の結晶性が悪化するなどのおそれがあるが、その後の工程で、この付近に素子分離用溝を形成すれば、そのような結晶性のよくない部分は容易に除去することができる。
【０１９１】
（その他の実施形態）
上記第１〜第１０の実施形態では、不揮発性メモリーセル及び電界効果型トランジスタのソース・ドレイン領域や、ウェル形成用、しきい値電圧制御用のイオン注入及び熱処理工程などについては省略したが、周知の技術を用いてこれらの工程を行うことはいうまでもない。
【０１９２】
また、上記各実施形態において、素子分離用溝１０１への埋め込み絶縁膜１０２を形成する際の平坦化工程ではＣＭＰを行ったが、レジストエッチバック法やスピンエッチング法によってもよい。この場合、多結晶シリコン膜がエッチングストッパーとして機能できる程度に十分な選択比があるならば、第１〜第３の実施形態におけるシリコン窒化膜２４に変えて多結晶シリコン膜を用いることもできる。
【０１９３】
第１〜第５の実施形態におけるゲート酸化膜３３は、周辺回路領域Ｒｐｅｒｉの電界効果型トランジスタのゲート絶縁膜及びメモリーセル領域Ｒｍｅｍｏの浮遊ゲート電極と制御ゲート電極の間の容量絶縁膜として機能し、共通の厚みを有している。ただし、メモリーセル領域Ｒｍｅｍｏの制御ゲート電極１１１と周辺回路領域Ｒｐｅｒｉのゲート電極１１３とでは印加電圧等の条件が異なるので、両者を互いに異なる膜厚を有するように形成することもできる。その場合は、以下のような工程を行うことができる。
【０１９４】
まず、図３ｃ等に示す工程で、ゲート酸化膜３３（第１のゲート絶縁膜）を酸化法もしくはＣＶＤ法による堆積で形成した後、メモリーセル領域Ｒｍｅｍｏを覆うレジスト膜を形成し、周辺回路領域Ｒｐｅｒｉのゲート酸化膜３３の厚みを薄くするかあるいは全厚み分を除去する。その後、全面に、第２のゲート絶縁膜を酸化法もしくはＣＶＤ法による堆積で形成し、その後第２の導体膜として多結晶シリコン膜３４を堆積すればよい。このような工程により、周辺回路領域Ｒｐｅｒｉとメモリーセル領域Ｒｍｅｍｏとでは異なる膜厚のゲート絶縁膜を形成することができる。ただし、図３ｃ等に示す工程において、酸化法によってゲート酸化膜３３を形成する場合には、すでに述べた増速酸化現象によって、単結晶シリコンよりも多結晶シリコンの方が酸化の進行が速いので、メモリーセル領域Ｒｍｅｍｏにおけるゲート酸化膜３３は周辺回路領域Ｒｐｅｒｉにおけるゲート酸化膜３３よりもかなり厚くなるのが一般的である。したがって、必ずしも上述の工程を行わなくても、メモリーセル領域Ｒｍｅｍｏにおけるゲート酸化膜の厚みを周辺回路領域Ｒｐｅｒｉにおけるゲート酸化膜の厚みよりも大きくすることは可能である。
【０１９５】
さらには、膜厚の大きい側のゲート絶縁膜をメモリーセル領域Ｒｍｅｍｏ内のみでなく、周辺回路領域Ｒｐｅｒｉでの高耐圧用や入出力用の電界効果型トランジスタに使用してもよい。
【０１９６】
また、第１〜第６の実施形態における導体膜として多結晶シリコン膜を用いたが、第１〜第３の実施形態における第２の導体膜としては多結晶シリコン膜（又は非晶質シリコン膜）と金属または金属化合物との積層膜、また第４〜第６の実施形態における第３の導体膜としては金属または金属化合物の単層膜もしくは多結晶シリコン膜（又は非晶質シリコン膜）と金属または金属化合物との積層膜としてもよい。
【０１９７】
【発明の効果】
本発明の半導体装置又はその製造方法によれば、半導体装置の平坦性を良好に維持しながら、各領域におけるマスクパターンに対する形成パターンの忠実性をも高く維持することができ、半導体装置全体の高密度化とコストの低減により、フラッシュ混載ロジック等の半導体装置の１チップ化を実現できる。
【図面の簡単な説明】
【図１】第１及び第２の実施形態に係る半導体装置の構造を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造工程のうち素子分離用溝を形成する工程までの各工程を示す断面図である。
【図３】第１の実施形態に係る半導体装置の製造工程のうち埋め込み絶縁膜を形成する工程から後の各工程を示す断面図である。
【図４】第２の実施形態に係る半導体装置の製造工程のうち埋め込み絶縁膜を形成する工程から後の各工程を示す断面図である。
【図５】第３の実施形態に係る半導体装置の製造工程のうち埋め込み絶縁膜を形成する工程から後の各工程を示す断面図である。
【図６】第４及び第５の実施形態に係る半導体装置の構造を示す断面図である。
【図７】第４の実施形態に係る半導体装置の製造工程のうち素子分離用溝を形成する工程までの各工程を示す断面図である。
【図８】第４の実施形態に係る半導体装置の製造工程のうち埋め込み絶縁膜を形成する工程から後の各工程を示す断面図である。
【図９】各実施形態に係る半導体装置の平面図である。
【図１０】第５の実施形態に係る半導体装置の製造工程のうち埋め込み絶縁膜を形成する工程から後の各工程を示す断面図である。
【図１１】第６の実施形態に係る半導体装置の製造工程のうち埋め込み絶縁膜を形成する工程から後の各工程を示す断面図である。
【図１２】第７の実施形態に係る半導体装置の製造工程のうち平坦化を行う工程までの各工程を示す断面図である。
【図１３】第８の実施形態に係る半導体装置の製造工程のうち平坦化を行う工程までの各工程を示す断面図である。
【図１４】第９の実施形態に係る半導体装置の製造工程のうち平坦化を行う工程までの各工程を示す断面図である。
【図１５】第１０の実施形態に係る半導体装置の製造工程のうち平坦化を行う工程までの各工程を示す断面図である。
【図１６】第１１の実施形態に係る半導体装置の製造工程のうち平坦化を行う工程までの各工程を示す断面図である。
【図１７】従来の半導体装置の構造を示す断面図である。
【符号の説明】
１０  半導体基板
１１  単結晶シリコン膜（単結晶半導体膜）
２１  パッド酸化膜
２２  シリコン窒化膜
２３  パッド酸化膜
２４  シリコン窒化膜、
２５〜２８  シリコン酸化膜
３１  トンネル酸化膜
３２  多結晶シリコン膜
３３  ゲート酸化膜
３４  多結晶シリコン膜
３５  シリコン酸化膜
３６  多結晶シリコン膜
３７  ゲート酸化膜
５１〜５８  レジスト膜、
１０１  素子分離用溝
１０２  埋め込み絶縁膜
１０３  フィールド酸化膜
１１１  制御ゲート電極
１１２  浮遊ゲート電極
１１３  ゲート電極
１２１  層間絶縁膜
１２２  接続孔
１２３  金属配線
【図１】
0003611445.tif 000002
【図２】
0003611445.tif 000003
【図３】
0003611445.tif 000004
【図４】
0003611445.tif 000005
【図５】
0003611445.tif 000006
【図６】
0003611445.tif 000007
【図７】
0003611445.tif 000008
【図８】
0003611445.tif 000009
【図９】
0003611445.tif 000010
【図１０】
0003611445.tif 000011
【図１１】
0003611445.tif 000012
【図１２】
0003611445.tif 000013
【図１３】
0003611445.tif 000014
【図１４】
0003611445.tif 000015
【図１５】
0003611445.tif 000016
【図１６】
0003611445.tif 000017
【図１７】
0003611445.tif 000018