(57)【特許請求の範囲】
【請求項１】
定周期の伝送フレームで伝送する伝送データを挿入するチャネルの選択情報を格納するメモリと、
前記メモリの下位アドレスをアクセスする下位アドレス信号を前記伝送フレームの周期で発生する下位アドレス発生手段と、
前記メモリの上位アドレスをアクセスする上位アドレス信号を外部入力のフレーム切換信号および前記下位アドレスに基づいて発生し、前記下位アドレス発生手段による前記下位アドレス信号の出力と同期して出力する上位アドレス発生手段と
を備えることを特徴とする伝送フレームの構成変更方式。
【請求項２】
請求項１に記載の伝送フレームの構成変更方式において、
前記外部入力のフレーム切換信号は、２値のレベル信号または複数ビットのディジタル信号である
ことを特徴とする伝送フレームの構成変更方式。
【請求項３】
請求項２に記載の伝送フレームの構成変更方式において、
上位アドレス発生手段は、
前記フレーム切換信号の入力を検出する第１検出手段と、
下位アドレス信号が前記メモリの下位アドレスの全てをアクセスするタイミングを検出する第２検出手段と、
前記第１検出手段が検出した後の前記第２検出手段の検出に応答して前記下位アドレス信号に所定値または前記フレーム切換信号の値を加算した前記上位アドレス信号を出力するアドレス信号出力手段と
を備えることを特徴とする伝送フレームの構成変更方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、伝送フレームの構成変更方式に関する。
遠隔地に設置され、監視情報やある定まった情報を継続して伝送する伝送装置では、固定長の伝送フレームを用い、各チャネルに伝送データを割り当てて伝送する。そして、例えば新たな監視情報など、割り当て外の新たな伝送データが生じた場合は、チャネルに空きがなければフレームの構成を変更して当該新伝送データにチャネル割り当てを行い、伝送することが行われている。
遠隔地に設置される伝送装置として例えば、宇宙飛翔体に搭載される伝送装置では、振動、衝撃、歪み等の他、宇宙空間でのＸ線量、赤外線量等の計測データを地上に送信して来るが、同種の伝送装置を各種の飛翔体に適用することを考えると、飛翔体によって伝送データの種類や数が区々となって伝送フレームのチャネル数を超える場合があるので、伝送装置に予め伝送フレームの構成を変更できる機能を備える必要が生ずる。
【０００２】
【従来の技術】
図８は、従来の伝送装置の伝送フレーム構成変更部の構成例である。図８において、この伝送フレーム構成変更部は、スイッチ５１と、メモリ５２と、カウンタ５３と、Ａ／Ｄ変換器５４と、並列直列変換回路（以下「Ｐ／Ｓ変換回路」という）５５と、タイミング信号発生回路５６と、スイッチ５７とを備える。
【０００３】
カウンタ５３の出力端は、メモリ５２のアドレス入力端とタイミング信号発生回路５６の制御信号入力端とに接続される。タイミング信号発生回路５６の出力端は、Ａ／Ｄ変換器５４とＰ／Ｓ変換回路５５のタイミング信号入力端とに接続される。
スイッチ５１は、２ｒ個の切換入力端｛＃０〜＃（２ｒ−１）｝を有し、切換制御入力端がメモリ５２のデータ出力端に接続され、切換出力端がＡ／Ｄ変換器５４の入力端に接続される。Ａ／Ｄ変換器５４の出力端は、Ｐ／Ｓ変換回路５５の入力端に接続され、Ｐ／Ｓ変換回路５５の出力端は外部の送信部に接続される。
【０００４】
そして、スイッチ５７は、図示例では、２入力のスイッチであり、それぞれの切換入力端が計測機器５８、５９の出力端に接続され、切換出力端がスイッチ５１の切換入力端＃０に接続され、切換制御入力端に外部からフレーム切換信号が印加される。
【０００５】
図９は、従来の伝送装置の伝送フレーム構成変更部の動作説明図である。以下図９を参照して従来の伝送フレーム構成変更部の動作を説明する。図９（ａ）に示すように、当該伝送装置の伝送フレームは、チャネル０〜チャネル（２ｒ−１）までの２ｒ個のチャネルを備える。つまり、スイッチ５１の切換入力端は、２ｒ個のチャネルと１対１に対応している。各切換入力端に印加される伝送信号（ａ１〜ａｘ）は、前述した例で言えば、振動、衝撃、歪み、Ｘ線量、赤外線量等の計測信号である。
【０００６】
カウンタ５３は、ｍビットのカウンタであり、伝送フレームの周期に同期して繰り返し計数し、ｍビットのカウント値をメモリ５２に読み出しアドレスとして与え、タイミング信号発生回路５６に制御信号として与える。
メモリ５２には、チャネル０〜チャネル（２ｒ−１）までのチャネルを選択するチャネル選択情報（ｒビット）が格納される。このチャネル選択情報は、カウンタ５３のｍビットのカウント値に従って読み出され、スイッチ５１の切換制御入力端に印加される。
【０００７】
その結果、スイッチ５１では、各フレームにおいて、切換入力端＃０から切換入力端＃（２ｒ−１）までを順々に切り替えてＡ／Ｄ変換器５４に接続する動作が行われる。Ａ／Ｄ変換器５４には、切換入力端＃０に印加される伝送信号ａ１、切換入力端＃１に印加される伝送信号ａ２、切換入力端＃２に印加される伝送信号ａ３、切換入力端＃（２ｒ−１）に印加される伝送信号ａｘが順々に入力する。
Ａ／Ｄ変換器５４では、タイミング信号発生回路５６からのサンプリング信号に従ってａ１、ａ２、ａ３、・・、ａｘの各伝送信号を順々にディジタル化し、Ｐ／Ｓ変換回路５５では、ディジタル化されたａ１、ａ２、ａ３、・・、ａｘのパラレルの伝送データをタイミング信号発生回路５６からのタイミング信号に従って順々にシリアルの伝送データへ変換して送信部へ出力する。送信部では、各伝送データを対応するチャネルに挿入して図９（ｂ）に示すような伝送フレームを構成し、送信する。
【０００８】
ところで、以上の説明は、図８において計測機器５８と５９の何れか１つだけが装備され、その計測信号を伝送信号ａ１として送信する場合のものであるが、計測機器５８と５９の双方の計測信号を伝送する場合には、チャネル数が足りないので、２入力のスイッチ５７を設け、計測機器５８と５９の双方の計測信号を切り換えて伝送信号ａ１として送信することを行う。このスイッチ５７の切換制御信号は、外部から入力するフレーム切換信号である。
【０００９】
【発明が解決しようとする課題】
ところで、フレーム切換信号は、通常、伝送フレームの周期とは無関係な任意の時間を計時する度に発生するタイマ信号が使用されるので、伝送フレームとの同期がとれていない場合には、図９（ｃ）（ｄ）に示すように同一のチャネルで切換前後のデータが混在する事態の生ずるおそれがある。これを回避するには、同期回路を付加すれば良いが、そうすると回路規模が増大する。
【００１０】
また、伝送信号の発生側で切り換える上述した従来の方式では、新たに伝送するデータが増えた場合に、切換制御が煩雑化し、柔軟に対応することが困難となる。
本発明は、このような課題を解決すべく創作されたもので、簡単に切換の同期を取ることができると共に、伝送するデータの追加に対し簡易に、かつ、柔軟に対応できる伝送フレームの構成変更方式を提供することを目的とする。
【００１１】
【課題を解決するための手段】
図１は、請求項１、２に記載の発明の原理ブロック図である。
請求項１に記載の発明は、定周期の伝送フレームで伝送する伝送データを挿入するチャネルの選択情報を格納するメモリ１と、メモリ１の下位アドレスをアクセスする下位アドレス信号を伝送フレームの周期で発生する下位アドレス発生手段２と、メモリ１の上位アドレスをアクセスする上位アドレス信号を外部入力のフレーム切換信号および下位アドレスに基づいて発生し、下位アドレス発生手段による下位アドレス信号の出力と同期して出力する上位アドレス発生手段３とを備えることを特徴とする。
【００１２】
即ち、メモリ１には、各種フレームのチャネル選択情報を格納し、上位アドレスと下位アドレスとを与えて個別に読み出せるようにしてある。メモリ１の読み出しアドレスは、下位アドレスと上位アドレスを加算して与える構成となっている。メモリ１の下位アドレスは、下位アドレス発生手段２が伝送フレームの周期で発生する下位アドレス信号によってアクセスされる。一方、メモリ１の上位アドレスは、上位アドレス発生手段３が、下位アドレス信号と外部入力のフレーム切換信号とによって発生する。
【００１３】
具体的には、上位アドレス発生手段３は、フレーム切換信号が入力したとき直ちに上位アドレス信号を発生するのではなく、下位アドレス信号によってフレーム周期を監視し、フレーム切換信号がフレーム途中で入力した場合でもフレームの切り換わりに同期して上位アドレス信号を発生する。
その結果、確実にフレーム周期に同期してフレーム構成を変更できることになり、同一チャネルで変更前後の伝送データが混在する事態の発生をなくすことができる。
【００１４】
請求項２に記載の発明は、請求項１に記載の伝送フレームの構成変更方式において、外部入力のフレーム切換信号は、２値のレベル信号または複数ビットのディジタル信号であることを特徴とする。
即ち、上位アドレス発生手段３は、上位アドレス信号の内容を、フレーム切換信号の内容とは無関係に設定できるが、フレーム切換信号の内容に依存して発生することもできる。後者の場合、フレーム切換信号が高レベルと低レベルの２値のレベル信号である場合には、一方のレベルへの変化の都度１つ歩進した上位アドレス信号を生成でき、フレーム切換信号が複数ビットのディジタル信号である場合には、その複数ビットのディジタル信号が示す値の上位アドレス信号を生成でき、フレーム構成の変更に柔軟性を持たせることが可能となる。
【００１５】
図２は、請求項３に記載の発明の原理ブロック図である。
請求項３に記載の発明は、請求項２に記載の伝送フレームの構成変更方式において、上位アドレス発生手段３は、フレーム切換信号の入力を検出する第１検出手段５と、下位アドレス信号がメモリ１の下位アドレスの全てをアクセスするタイミングを検出する第２検出手段６と、第１検出手段５が検出した後の第２検出手段６の検出に応答して下位アドレス信号に所定値またはフレーム切換信号の値を加算した上位アドレス信号を出力するアドレス信号出力手段７とを備えることを特徴とする。
【００１６】
即ち、上位アドレス発生手段３では、第２検出手段６が、下位アドレス信号がメモリ１の下位アドレスの全てをアクセスするタイミング、つまりフレームの切り換わりタイミングを検出することを繰り返しているが、その途中で第１検出手段５が、フレーム切換信号の入力を検出すると、アドレス信号出力手段７が、第１検出手段５が検出した後の第２検出手段６の検出に応答して、つまりフレームの切り換わりタイミングで下位アドレス信号に所定値またはフレーム切換信号の値を加算した上位アドレス信号を出力する。
【００１７】
その結果、任意のフレーム構成への変更がフレーム周期に同期して行われる。かかる上位アドレス発生手段３は、ソフトウェア処理またはハードフェア処理で簡易に構成できる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１９】
図３は、請求項１、２に対応する実施形態の構成図である。なお、従来例（図８）と同一構成部分には、同一符号・名称を付してある。この実施形態では、スイッチ５７を省略し、スイッチ５１に代えてスイッチ１１とし、メモリ５２に代えてメモり１２とし、新たにフレーム構成信号発生回路１３を設けてある。フレーム切換信号は、フレーム構成信号発生回路１３に入力する。
【００２０】
スイッチ１１は、切換入力端の数をスイッチ５１のそれよりも増加させ、各計測機器５８、５９等の出力信号を直接切換入力端に接続できるようにしたものである。図示例では、２ｓ個の切換入力端｛＃０〜＃（２ｓ−１）｝を有するとしてある。したがって、メモリ１２からスイッチ１１の切換制御入力端に出力されるチャネル選択信号は、ｓビットで構成される。但し、伝送フレームのチャネル数は、従来例と同様に、２ｒ  個である（ｓ＞ｒ）。
【００２１】
メモリ１２は、読み出しアドレスが下位のｍビットと上位のｎビットに区分した（ｍ＋ｎ）ビットで構成され、ｍビットの下位アドレス信号は、従来（図８）と同様にカウンタ５３から与えられるｍビットのカウント値である。この実施形態では、カウンタ５３のｍビットのカウント値は、フレーム構成信号発生回路１３にも与えられる。
【００２２】
フレーム構成信号発生回路１３は、メモリ１２のｎビットの上位アドレスをアクセスするフレーム構成信号（上位アドレス信号）をカウンタ５３の出力である下位アドレス信号と外部入力のフレーム切換信号とによって発生する。フレーム切換信号は、この実施形態では、従来例（図９（ｄ））と同様に、高レベルと低レベルを繰り返す２値のレベル信号である。
【００２３】
なお、フレーム構成信号発生回路１３は、具体的には、後述する図５（ソフトウェア処理による構成）や図６（ハードウェア処理による構成）に示すように構成される。
以上の構成において請求項１、２との対応関係は、次のようになっている。メモリ１には、メモリ１２が対応する。下位アドレス発生手段２には、カウンタ５３が対応する。上位アドレス発生手段３には、フレーム構成信号発生回路１３が対応する。上位アドレス信号には、フレーム構成信号が対応する。
【００２４】
図４は、実施形態の伝送装置の伝送フレーム構成変更部の動作説明図である。以下、図４を参照して請求項１、２に対応する実施形態の動作を説明する。
スイッチ１１では、計測機器５８の出力（伝送信号ａ１’）が切換入力端＃０に印加され、計測機器５９の出力（伝送信号ａ１”）が切換入力端＃１に印加されている。フレーム構成信号発生回路１３に入力するフレーム切換信号は、図４（ａ）に示すように、任意の時間間隔で高レベルと低レベルを繰り返すいわゆるタイマ信号である。図示例では、低レベル→高レベル→低レベルと変化している。
【００２５】
カウンタ５３は、電源投入時や起動指令入力時に初期化され、初期値の０から最終値の２ｍ−１  までのカウント動作を繰り返し行う。このカウンタ５３のカウント値が、メモリ１２の下位アドレスに与えられると共に、フレーム構成信号発生回路１３に入力する。
フレーム構成信号発生回路１３は、カウンタ５３が初期値０から最終値２ｍ−１  に向けてのカウント動作を繰り返し行っている間、フレーム切換信号が、低レベルから高レベルに立ち上がるのを監視している。そして、図示例では、最初の低レベルの期間において、例えばｎビットが全て“０”であるフレーム構成信号をメモリ１２の上位アドレスに与える。
【００２６】
要するに、メモリ１２は、ｍビットの下位アドレスに０〜２ｍ−１  までを１周期とする下位アドレス信号がカウンタ５３から繰り返し与えられ、ｎビットの上位アドレスに全て“０”である上位アドレス信号が与えられる。この状態が、図４（ｂ）の左半分に示すフレーム構成１である。メモリ１２では、ｓビットのチャネル選択情報が読み出され、スイッチ１１の切換制御入力端に出力される。スイッチ１１では、ａ１’、ａ２、・・、ａｘの伝送信号が印加される２ｒ  個の切換入力端が選択される。このときのフレーム構成は、図４（ｃ）の左半分に示す通りとなる。
【００２７】
次いで、図４（ａ）に示すように、フレーム切換信号が、低レベルから高レベルに立ち上がると、フレーム構成信号発生回路１３は、この立ち上がり変化後のフレーム先頭を検知し（図４（ｂ））、即ちカウンタ５３のカウント値が２ｍ−１  になるのを待機し、それを検知すると、フレーム構成信号を例えば最下位ビットだけを“１”にして出力する。この状態が、図４（ｂ）の右半分に示すフレーム構成２である。
【００２８】
その結果、スイッチ１１に与えられるチャネル選択情報の内容が変更され、スイッチ１１では、ａ１”、ａ２、・・、ａｘの伝送信号が印加される２ｒ  個の切換入力端が選択される。このときのフレーム構成は、図４（ｃ）の右半分に示す通りとなる。
このように、フレーム構成が、フレーム切換信号の変化に応じてフレーム構成１からフレーム構成２へ変更されるが、フレーム切換信号の変化を受けて即座にフレーム構成を変更するのではなく、フレームの先頭を検知してから切換を行うので、フレーム切換信号をフレーム周期に同期して発生させる回路を別に設けることなく、簡便に伝送フレームの周期に同期してフレーム構成の変更を行うことができ、従来のように同一チャネルにおいて前後データが混在することをなくすことができる。
【００２９】
そして、この実施形態では、フレーム切換信号は、従来例（図９）と同様に、高レベルと低レベルの２値のレベル信号であるが、複数ビットのディジタル信号で構成し、上位アドレスをフレーム切換信号のディジタル値で規定するようにすれば、任意のフレーム構成に変更できる。
次に、図５は、請求項３に対応する実施形態（フレーム構成信号発生回路をソフトウェア処理で構成した例）の動作フローチャートである。図５において、電源投入等の起動信号を受けて、フレーム構成信号を出力するｎビットのフレームカウンタを“０”にクリアし（Ｓ１）、メモリ１１の上位アドレスを初期設定する。フレーム構成は、図４（ｂ）の左半分に示すフレーム構成１に対応する。
【００３０】
次いで、フレーム切換信号の入力を待機し（Ｓ２）、即ち、前述の例で言えばフレーム切換信号が低レベルから高レベルに立ち上がるのを待機する。
フレーム切換信号が低レベルから高レベルに立ち上がるのを検知すると、フレームの先頭を示すフレームパルスの入力を待機する（Ｓ３）。フレームパルスはメモリ１１のｍビットの下位アドレスの全てがアクセスされたとき入力する。
【００３１】
フレームの先頭を検知すると、フレームカウンタに所定値を加算し（Ｓ４）、メモリ１１の上位アドレスを変更設定する。上記例で言えば、全て“０”にしたｎビットに“１”を加算する。そして、再度フレーム切換信号の入力を待機する（Ｓ２）。フレーム構成は、図４（ｂ）の右半分に示すフレーム構成２に変更される。
【００３２】
したがって、請求項３との対応関係は次のようになる。第１検出手段５には、Ｓ２が対応する。第２検出手段６には、Ｓ３が対応する。アドレス出力手段７には、Ｓ４が対応する。
次に、図６は、請求項３に対応する実施形態（フレーム構成信号発生回路をハードウェア処理で構成した例）の構成図である。図６において、フレーム構成信号発生回路１３は、Ｄフリップフロップ（以下「ＤＦ／Ｆ」という）２１と、ＯＲゲート２２と、４ビットのカウンタの複数個（２３１、２３２、・・、２３ｎ）とで構成される。
【００３３】
ＤＦ／Ｆ２１は、Ｄ端子に電源（＋Ｖ）が接続され、クロック端子ＣＫにフレーム切換信号が印加され、Ｑ−  端子に４ビットのカウンタの複数個（２３１、２３２、・・、２３ｎ）のクロック端子ＣＫが接続され、クリア端子ＣＬＲ  にＯＲゲート２２の出力端が接続される。ＯＲゲート２２は、入力端にカウンタ５３のｍビットの出力端が接続される。
【００３４】
４ビットのカウンタの複数個（２３１、２３２、・・、２３ｎ）では、クリア端子ＣＬＲ  にコンデンサを含む電源リセット回路が接続され、各カウンタの４ビットの出力端子ＱＡ、ＱＢ、ＱＣ、ＱＤは、全体としてメモリ１２のｎビットの上位アドレス端に接続される。各カウンタでは、カウンタ２３１  のイネーブル端子ＥＮが電源（＋Ｖ）に接続される点を除けば、前段カウンタの桁上げ端子ＣＡＲが、次段カウンタのイネーブル端子ＥＮに接続される。
【００３５】
以上の構成において、請求項３との対応関係は、次のようになっている。第１検出手段５には、ＤＦ／Ｆ２１が対応する。第２検出手段６には、ＯＲゲート２２が対応する。アドレス信号出力手段７には、４ビットのカウンタの複数個（２３１、２３２、・・、２３ｎ）が対応する。
図７は、請求項３に対応する実施形態（フレーム構成信号発生回路をハードウェア処理で構成した例）の動作説明図である。以下、図７を参照してこの実施形態の動作を説明する。
【００３６】
電源投入によって、４ビットのカウンタ（２３１、２３２、・・、２３ｎ）がクリアされる。これにより、メモリ１２の上位アドレスを与えるフレーム構成信号は、“０”に設定される。同時に、カウンタ５３もクリアされ、カウンタ５３が０〜２ｍ−１  までを繰り返しカウントすることでメモリ１１の下位アドレスの全てが繰り返しアクセスされる。その結果、カウンタ５３が０〜２ｍ−１  までカウントする周期を１周期とする伝送フレームが繰り返し形成される（図７（ａ））。
【００３７】
フレーム切換信号は、前述したように、低レベルと高レベルを任意の時間間隔で繰り返すレベル信号である。ＤＦ／Ｆ２１は、初期状態では、Ｑ出力端子を低レベルにし、Ｑ−  出力端子を高レベルにしている。図７（ｂ）に示すように、このフレーム切換信号が、１フレーム周期の途中で低レベルから高レベルに立ち上がると、ＤＦ／Ｆ２１は、電源電圧（＋Ｖ）の高レベルを取り込むので、Ｑ−  出力端子を高レベルから低レベルに立ち下げる（図７（ｄ））。
【００３８】
カウンタ５３が、カウント動作を進行し、最初の値である０をカウントしたときＯＲゲート２２が出力を低レベルにし（図７（ｃ））、ＤＦ／Ｆ２１をクリアするので、ＤＦ／Ｆ２１は、Ｑ−  出力端子を低レベルから高レベルに立ち上げる（図７（ｄ））。
すると、４ビットのカウンタ（２３１、２３２、・・、２３ｎ）では、カウンタ２３１が１つカウントするので、フレーム構成信号は、図７（ｅ）に示すように、最下位ビット（ＬＳＢ）に“１”が設定され、フレーム構成が変更される。
【００３９】
なお、フレーム切換信号は、タイマ信号のように任意の時間間隔で高レベルと低レベルを繰り返す２値のレベル信号とし、低レベルから高レベルに立ち上がる度に１を加算した上位アドレス１を形成する構成で説明したが、その他フレーム切換信号は、複数ビットからなるディジタル信号で構成し、上位アドレスを複数ビットが示す値で形成しても良い。これによれば、任意のフレーム構成への変更を簡易に行うことができる。また、上位アドレスは、フレーム切換信号とは無関係に形成しても良いことは言うまでもない。
【００４０】
【発明の効果】
以上説明したように、請求項１に記載の発明は、各種フレームのチャネル選択情報を格納するメモリの読み出しアドレスを、下位アドレスと上位アドレスを加算して与える構成とし、下位アドレスを伝送フレームの周期でアクセスするとともに、上位アドレスをフレーム切換信号が入力したとき直ちに発生するのではなく、下位アドレス信号から得られるフレーム周期に同期して上位アドレスを発生する。したがって、確実にフレーム周期に同期してフレーム構成を変更できることになり、同一チャネルで変更前後の伝送データが混在する事態の発生をなくすことができる。
【００４１】
請求項２に記載の発明は、外部入力のフレーム切換信号を２値のレベル信号または複数ビットのディジタル信号とすることができるので、上位アドレスをフレーム切換信号の内容に依存して設定する場合には、フレーム構成の変更に柔軟性を持たせることが可能となる。
請求項３に記載の発明は、任意のフレーム構成への変更を指示する上位アドレスをフレーム周期に同期して発生できる上位アドレス発生手段を簡易に構成できる。
【図面の簡単な説明】
【図１】請求項１、２に記載の発明の原理ブロック図である。
【図２】請求項３に記載の発明の原理ブロック図である。
【図３】請求項１、２に対応する実施形態の構成図である。
【図４】実施形態の伝送装置の伝送フレーム構成変更部の動作説明図である。
【図５】請求項３に対応する実施形態（フレーム信号発生回路のソフトウェアによる構成）の動作フローチャートである。
【図６】請求項３に対応する実施形態（フレーム信号発生回路のハードウェアによる構成）の構成図である。
【図７】請求項３に対応する実施形態（フレーム構成信号発生回路をハードウェア処理で構成した例）の動作説明図である。
【図８】従来の伝送装置の伝送フレーム構成変更部の構成例である。
【図９】従来の伝送装置の伝送フレーム構成変更部の動作説明図である。
【符号の説明】
１  メモリ
２  下位アドレス発生手段
３  上位アドレス発生手段
５  第１発生手段
６  第２発生手段
７  アドレス発せ手手段
１１  スイッチ
１２  メモリ
１３  フレーム信号発生回路
２１  Ｄフリップフロップ（ＤＦ／Ｆ）
２２  ＯＲゲート
２３１〜２３Ｎ  カウンタ
５３  カウンタ
５４  Ａ／Ｄ変換器
５５  並列直列変換回路（Ｐ／Ｓ変換回路）
５６  タイミング信号発生回路
【図１】
0003634541.tif 000002
【図２】
0003634541.tif 000003
【図３】
0003634541.tif 000004
【図４】
0003634541.tif 000005
【図５】
0003634541.tif 000006
【図６】
0003634541.tif 000007
【図７】
0003634541.tif 000008
【図８】
0003634541.tif 000009
【図９】
0003634541.tif 000010