(57)【特許請求の範囲】
【請求項１】
第１、第２のセルアレイ領域の間に、前記第１、第２のセルアレイ領域の奇数列又は偶数列のビット線を対象とする第１のセンスアンプ列と、
前記第１、第２のセルアレイ領域の前記第１のセンスアンプ列が対象としない列のビット線を対象とする第２のセンスアンプ列とを、
前記第１のセンスアンプ列が前記第１のセルアレイ領域側に配置され、前記第２のセンスアンプ列が前記第２のセルアレイ領域側に配置されるように配置すると共に、
前記第１のセンスアンプ列と前記第１のセルアレイ領域との間に、前記第１のセルアレイ領域のビット線を前記第１、第２のセンスアンプ列のセンスアンプに接続する第１のビット線トランスファ回路列を配置し、
前記第２のセンスアンプ列と前記第２のセルアレイ領域との間に、前記第２のセルアレイ領域のビット線を前記第１、第２のセンスアンプ列のセンスアンプに接続する第２のビット線トランスファ回路列を配置し、
前記第１のセンスアンプ列のセンスアンプに接続される前記第２のセルアレイ領域のビット線は、前記第２のセンスアンプ列のセンスアンプの上層の金属配線を介して前記第１のセンスアンプ列のセンスアンプに接続され、
前記第２のセンスアンプ列のセンスアンプに接続される前記第１のセルアレイ領域のビット線は、前記第１のセンスアンプ列のセンスアンプの上層の金属配線を介して前記第２のセンスアンプ列のセンスアンプに接続されるダイナミックＲＡＭにおいて、
前記第１のセンスアンプ列のセンスアンプと、前記第１のセンスアンプ列のセンスアンプの上層の金属配線との間、及び、前記第２のセンスアンプ列のセンスアンプと、前記第２のセンスアンプ列のセンスアンプの上層の金属配線との間には、シールド層が設けられていることを特徴とするダイナミックＲＡＭ。
【請求項２】
前記シールド層は、メモリセルを構成するキャパシタの対向電極で構成されていることを特徴とする請求項１記載のダイナミックＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置のうち、情報の記憶にダイナミック型のメモリセルを用いるダイナミックＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ．以下、ＤＲＡＭという）に関する。
【０００２】
近年、ＤＲＡＭにおいては、２５６Ｍビット、１Ｇビットと大容量化が進み、より微細な素子形成技術が要求されているが、他方において、微細な素子形成を緩和する手法として、階層化ワード線方式や、リラックスト・センスアンプ方式や、シェアード・センスアンプ方式などが提案されている。
【０００３】
【従来の技術】
図５はＤＲＡＭにおけるブロックと称される領域の配列例を示す概略的平面図であり、図５中、１はチップ本体、２Ａ〜２Ｐ、３Ａ〜３Ｐはブロックと称される領域である。
【０００４】
ここに、図６は、図５に示すようにブロック２Ａ〜２Ｐ、３Ａ〜３Ｐを配列してなる従来のＤＲＡＭの一例の要部を示す概略的平面図であり、ブロック２Ａ、２Ｂの一部分を示している。
【０００５】
このＤＲＡＭは、ノンシェアード型のセンスアンプをリラックスト・センスアンプ方式で配列してなるものであり、図６中、４−０Ｌはブロック２Ａ内の左側のセルアレイ領域、４−０Ｒはブロック２Ａ内の右側のセルアレイ領域、４−１Ｌはブロック２Ｂ内の左側のセルアレイ領域である。
【０００６】
また、ＢＬ００Ｌ〜／ＢＬ０３Ｌはセルアレイ領域４−０Ｌに配列されているビット線の一部、ＢＬ００Ｒ〜／ＢＬ０３Ｒはセルアレイ領域４−０Ｒに配列されているビット線の一部、ＢＬ１０Ｌ〜／ＢＬ１３Ｌはセルアレイ領域４−１Ｌに配列されているビット線の一部である。
【０００７】
また、５−００Ｌ〜５−０３Ｌ、５−００Ｒ〜５−０３Ｒ、５−１０Ｌ〜５−１３Ｌは、ビット線をビット線リセット電圧ＶＲにリセットするビット線リセット回路である。
【０００８】
ここに、５−００Ｌ、５−０１Ｌ、５−０２Ｌ、５−０３Ｌはそれぞれビット線ＢＬ００Ｌ、／ＢＬ００Ｌ用、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ用、ビット線ＢＬ０２Ｌ、／ＢＬ０２Ｌ用、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌ用のビット線リセット回路である。
【０００９】
また、５−００Ｒ、５−０１Ｒ、５−０２Ｒ、５−０３Ｒはそれぞれビット線ＢＬ００Ｒ、／ＢＬ００Ｒ用、ビット線ＢＬ０１Ｒ、／ＢＬ０１Ｒ用、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒ用、ビット線ＢＬ０３Ｒ、／ＢＬ０３Ｒ用のビット線リセット回路である。
【００１０】
また、５−１０Ｌ、５−１１Ｌ、５−１２Ｌ、５−１３Ｌはそれぞれビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌ用、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ様、ビット線ＢＬ１２Ｌ、／ＢＬ１２Ｌ用、ビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌ用のビット線リセット回路である。
【００１１】
また、６−００Ｌ、６−０１Ｌ、６−０２Ｌ、６−０３Ｌはそれぞれビット線ＢＬ００Ｌ、／ＢＬ００Ｌ用、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ用、ビット線ＢＬ０２Ｌ、／ＢＬ０２Ｌ用、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌ用のセンスアンプである。
【００１２】
また、６−００Ｒ、６−０１Ｒ、６−０２Ｒ、６−０３Ｒはそれぞれビット線ＢＬ００Ｒ、／ＢＬ００Ｒ用、ビット線ＢＬ０１Ｒ、／ＢＬ０１Ｒ用、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒ用、ビット線ＢＬ０３Ｒ、／ＢＬ０３Ｒ用のセンスアンプである。
【００１３】
また、６−１０Ｌ、６−１１Ｌ、６−１２Ｌ、６−１３Ｌはそれぞれビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌ用、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ用、ビット線ＢＬ１２Ｌ、／ＢＬ１２Ｌ用、ビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌ用のセンスアンプである。
【００１４】
ここに、図７は、ビット線リセット回路５−００Ｌを代表的に示しており、他のビット線リセット回路も同様に構成されている。
【００１５】
図７中、８はビット線リセット電圧ＶＲを供給するビット線リセット電圧線、９はビット線リセット信号φＲ００Ｌを伝送するビット線リセット信号線、１０〜１２はビット線リセット信号φＲ００Ｌによりオン（導通）、オフ（非導通）を制御されるｎＭＯＳトランジスタである。
【００１６】
このように、このＤＲＡＭは、リラックスト・センスアンプ方式を採用し、ノン・シェアード型のセンスアンプをビット線対２組（ビット線４本）ごとに配置することにより、センスアンプの設計最小寸法を緩和するというものであるが、センスアンプ列の数が多くなってしまうという問題点を有していた。
【００１７】
そこで、また、従来、図８にその要部を示すようなＤＲＡＭが提案されている。即ち、図８は、図５に示すようにブロック２Ａ〜２Ｐ、３Ａ〜３Ｐを配列してなる従来のＤＲＡＭの他の例の要部を示す概略的平面図であり、ブロック２Ａ、２Ｂの一部分を示している。なお、図８において、図６に対応する部分には同一符号を付し、その重複説明は省略する。
【００１８】
このＤＲＡＭは、ブロック２Ａ〜２Ｐの領域及びブロック３Ａ〜３Ｐの領域の最端部のセンスアンプをノン・シェアード型のセンスアンプで構成し、ブロック２Ａ〜２Ｐの領域及びブロック３Ａ〜３Ｐの領域の最端部以外のセンスアンプをシェアード型のセンスアンプで構成し、これらセンスアンプをリラックスト・センスアンプ方式で配列してなるものである。
【００１９】
図８中、６−００１、６−００３はそれぞれビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ、ＢＬ０１Ｒ、／ＢＬ０１Ｒ用、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌ、ＢＬ０３Ｒ、／ＢＬ０３Ｒ用のシェアード型のセンスアンプである。
【００２０】
また、６−０１０、６−０１２はそれぞれビット線ＢＬ００Ｒ、／ＢＬ００Ｒ、ＢＬ１０Ｌ、／ＢＬ１０Ｌ用、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒ、ＢＬ１２Ｌ、／ＢＬ１２Ｌ用のシェアード型のセンスアンプである。
【００２１】
また、６−１１１、６−１１３はそれぞれビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ、ＢＬ１１Ｒ、／ＢＬ１１Ｒ用、ビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌ、ＢＬ１３Ｒ、／ＢＬ１３Ｒ用のシェアード型のセンスアンプである。
【００２２】
また、１４−００Ｌ〜１４−０３Ｌ、１４−００Ｒ〜１４−０３Ｒ、１４−１０Ｌ〜１４−１３Ｌ、１４−１１Ｒ、１４−１３Ｒはビット線とセンスアンプとの接続を図るビット線トランスファ回路である。
【００２３】
ここに、１４−００Ｌ、１４−０１Ｌ、１４−０２Ｌ、１４−０３Ｌはそれぞれビット線ＢＬ００Ｌ、／ＢＬ００Ｌ用、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ用、ビット線ＢＬ０２Ｌ、／ＢＬ０２Ｌ用、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌ用のビット線トランスファ回路である。
【００２４】
また、１４−００Ｒ、１４−０１Ｒ、１４−０２Ｒ、１４−０３Ｒはそれぞれビット線ＢＬ００Ｒ、／ＢＬ００Ｒ用、ビット線ＢＬ０１Ｒ、／ＢＬ０１Ｒ用、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒ用、ビット線ＢＬ０３Ｒ、／ＢＬ０３Ｒ用のビット線トランスファ回路である。
【００２５】
また、１４−１０Ｌ、１４−１１Ｌ、１４−１２Ｌ、１４−１３Ｌはそれぞれビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌ用、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ用、ビット線ＢＬ１２Ｌ、／ＢＬ１２Ｌ用、ビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌ用のビット線トランスファ回路である。
【００２６】
また、１４−１１Ｒ、１４−１３Ｒはそれぞれビット線ＢＬ１１Ｒ、／ＢＬ１１Ｒ用、ビット線ＢＬ１３Ｒ、／ＢＬ１３Ｒ用のビット線トランスファ回路である。
【００２７】
また、１５−００Ｌ、１５−０１Ｌはビット線トランスファ信号ＢＬＴ０Ｌを伝送するビット線トランスファ信号線、１５−００Ｒ、１５−０１Ｒはビット線トランスファ信号ＢＬＴ０Ｒを伝送するビット線トランスファ信号線である。
【００２８】
また、１５−１０Ｌ、１５−１１Ｌはビット線トランスファ信号ＢＬＴ１Ｌを伝送するビット線トランスファ信号線、１５−１０Ｒはビット線トランスファ信号ＢＬＴ１Ｒを伝送するビット線トランスファ信号線である。
【００２９】
ここに、図９は、ビット線トランスファ回路１４−００Ｌを代表的に示しており、他のビット線トランスファ回路も同様に構成されている。
【００３０】
図９中、１７、１８はビット線トランスファ信号ＢＬＴ０Ｌによりオン、オフを制御されるｎＭＯＳトランジスタである。
【００３１】
このように、このＤＲＡＭは、リラックスト・センスアンプ方式と、シェアード・センスアンプ方式とを組み合わせることにより、センスアンプの設計最小寸法を緩和すると共に、センスアンプ列の数を図６に示すＤＲＡＭの場合の約半数に減らすというものである。
【００３２】
【発明が解決しようとする課題】
しかし、このＤＲＡＭにおいては、ブロック２Ａ、３Ａの左端のセンスアンプ及びブロック２Ｐ、３Ｐの右端のセンスアンプは、ノンシェアード型のセンスアンプを使用することになり、その分、面積増になってしまう問題点があった。
【００３３】
また、このＤＲＡＭにおいては、各セルアレイ領域の両端にビット線トランスファ回路を形成しなければならず、このため、各セルアレイ領域の両端にビット線トランスファ信号線を配線しなければならず、ビット線トランスファ回路の制御が複雑になってしまうという問題点があった。
【００３４】
本発明は、かかる点に鑑み、チップ面積の低減化と、ビット線トランスファ回路の制御の簡略化とを図ることができるようにしたＤＲＡＭを提供することを目的とする。
【００３５】
【課題を解決するための手段】
本発明によるＤＲＡＭは、第１、第２のセルアレイ領域の間に、第１、第２のセルアレイ領域の奇数列又は偶数列のビット線を対象とする第１のセンスアンプ列と、第１、第２のセルアレイ領域の第１のセンスアンプ列が対象としない列のビット線を対象とする第２のセンスアンプ列とを、第１のセンスアンプ列が第１のセルアレイ領域側に配置され、第２のセンスアンプ列が前記第２のセルアレイ領域側に配置されるように配置すると共に、第１のセンスアンプ列と第１のセルアレイ領域との間に、第１のセルアレイ領域のビット線を第１、第２のセンスアンプ列のセンスアンプに接続する第１のビット線トランスファ回路列を配置し、第２のセンスアンプ列と第２のセルアレイ領域との間に、第２のセルアレイ領域のビット線を第１、第２のセンスアンプ列のセンスアンプに接続する第２のビット線トランスファ回路列を配置してなる複数の領域をビット線の延在方向に配列している部分を設けるというものである。
【００３６】
本発明によれば、第１、第２のセンスアンプ列のセンスアンプは、シェアード型のセンスアンプとされ、かつ、第１、第２のセンスアンプ列のセンスアンプはリラックスト・センスアンプ方式で配列されているので、チップ面積の低減化を図ることができる。
【００３７】
また、本発明によれば、各セルアレイ領域の片側の端部外側にビット線トランスファ回路を配置するように構成されているので、ビット線トランスファ信号線も、各セルアレイ領域の片側の端部外側に配線すれば足り、ビット線トランスファ回路の制御の簡略化を図ることができる。
【００３８】
【発明の実施の形態】
以下、図１〜図４を参照して、本発明の実施の第１、第２、第３の形態について説明する。
【００３９】
第１の形態・・図１
図１は本発明の実施の第１の形態の要部を示す概略的平面図であり、本発明をホールデット・ビット線方式を採用するＤＲＡＭに適用した場合の一例の要部を示している。なお、図１において、図６、図８に対応する部分には同一符号を付し、その重複説明は省略する。
【００４０】
図１中、６−００はビット線ＢＬ００Ｌ、／ＢＬ００Ｌ、ＢＬ００Ｒ、／ＢＬ００Ｒに対応して設けられたシェアード型のセンスアンプ、６−０１はビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌ、ＢＬ０１Ｒ、／ＢＬ０１Ｒに対応して設けられたシェアード型のセンスアンプである。
【００４１】
また、６−０２はビット線ＢＬ０２Ｌ、／ＢＬ０２Ｌ、ＢＬ０２Ｒ、／ＢＬ０２Ｒに対応して設けられたシェアード型のセンスアンプ、６−０３はビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌ、ＢＬ０３Ｒ、／ＢＬ０３Ｒに対応して設けられたシェアード型のセンスアンプである。
【００４２】
また、６−１０はビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌ、ＢＬ１０Ｒ、／ＢＬ１０Ｒに対応して設けられたシェアード型のセンスアンプ、６−１１はビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌ、ＢＬ１１Ｒ、／ＢＬ１１Ｒに対応して設けられたシェアード型のセンスアンプである。
【００４３】
また、６−１２はビット線ＢＬ１２Ｌ、／ＢＬ１２Ｌ、ＢＬ１２Ｒ、／ＢＬ１２Ｒに対応して設けられたシェアード型のセンスアンプ、６−１３はビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌ、ＢＬ１３Ｒ、／ＢＬ１３Ｒに対応して設けられたシェアード型のセンスアンプである。
【００４４】
即ち、本発明の実施の第１の形態においては、各ブロックの左側のセルアレイ領域と右側のセルアレイ領域との間の左側には、左側及び右側のセルアレイ領域の奇数列のビット線対を対象とするセンスアンプ列が配置され、各ブロックの左側のセルアレイ領域と右側のセルアレイ領域との間の右側には、左側及び右側のセルアレイ領域の偶数列のビット線対を対象とするセンスアンプ列が配置されている。
【００４５】
また、ビット線リセット回路５−００Ｌはビット線ＢＬ００Ｌ、／ＢＬ００Ｌの左端部に接続され、ビット線リセット回路５−０１Ｌはビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌの左端部に接続され、ビット線リセット回路５−０２Ｌはビット線ＢＬ０２Ｌ、／ＢＬ０２Ｌの左端部に接続され、ビット線リセット回路５−０３Ｌはビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌの左端部に接続されている。
【００４６】
また、ビット線リセット回路５−００Ｒはビット線ＢＬ００Ｒ、／ＢＬ００Ｒの右端部に接続され、ビット線リセット回路５−０１Ｒはビット線ＢＬ０１Ｒ、／ＢＬ０１Ｒの右端部に接続され、ビット線リセット回路５−０２Ｒはビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒの右端部に接続され、ビット線リセット回路５−０３Ｒはビット線ＢＬ０３Ｒ、／ＢＬ０３Ｒの右端部に接続されている。
【００４７】
また、ビット線リセット回路５−１０Ｌはビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌの左端部に接続され、ビット線リセット回路５−１１Ｌはビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌの左端部に接続され、ビット線リセット回路５−１２Ｌはビット線ＢＬ１２Ｌ、／ＢＬ１２Ｌの左端部に接続され、ビット線リセット回路５−１３Ｌはビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌの左端部に接続されている。
【００４８】
即ち、本発明の実施の第１の形態においては、各ブロックの左側のセルアレイ領域のビット線については、左端部にビット線リセット回路が接続され、各ブロックの右側のセルアレイ領域のビット線については、右端部にビット線リセット回路が接続されている。
【００４９】
また、ビット線トランスファ回路１４−００Ｌはビット線ＢＬ００Ｌ、／ＢＬ００Ｌの右端部に形成され、ビット線トランスファ回路１４−０１Ｌはビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌの右端部に形成され、ビット線トランスファ回路１４−０２Ｌはビット線ＢＬ０２Ｌ、／ＢＬ０２Ｌの右端部に形成され、ビット線トランスファ回路１４−０３Ｌはビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌの右端部に形成されている。
【００５０】
また、ビット線トランスファ回路１４−００Ｒはビット線ＢＬ００Ｒ、／ＢＬ００Ｒの左端部に形成され、ビット線トランスファ回路１４−０１Ｒはビット線ＢＬ０１Ｒ、／ＢＬ０１Ｒの左端部に形成され、ビット線トランスファ回路１４−０２Ｒはビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒの左端部に形成され、ビット線トランスファ回路１４−０３Ｒはビット線ＢＬ０３Ｒ、／ＢＬ０３Ｒの左端部に形成されている。
【００５１】
また、ビット線トランスファ回路１４−１０Ｌはビット線ＢＬ１０Ｌ、／ＢＬ１０Ｌの右端部に形成され、ビット線トランスファ回路１４−１１Ｌはビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌの右端部に形成され、ビット線トランスファ回路１４−１２Ｌはビット線ＢＬ１２Ｌ、／ＢＬ１２Ｌの右端部に形成され、ビット線トランスファ回路１４−１３Ｌはビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌの右端部に形成されている。
【００５２】
また、ビット線トランスファ回路１４−１０Ｒはビット線ＢＬ１０Ｒ、／ＢＬ１０Ｒの左端部に形成され、ビット線トランスファ回路１４−１１Ｒはビット線ＢＬ１１Ｒ、／ＢＬ１１Ｒの左端部に形成され、ビット線トランスファ回路１４−１２Ｒはビット線ＢＬ１２Ｒ、／ＢＬ１２Ｒの左端部に形成され、ビット線トランスファ回路１４−１３Ｒはビット線ＢＬ１３Ｒ、／ＢＬ１３Ｒの左端部に形成されている。
【００５３】
即ち、本発明の実施の第１の形態においては、ビット線トランスファ回路は、各ブロックの左側のセルアレイ領域においては、ビット線対の右端部に接続されており、各ブロックの右側のセルアレイ領域においては、ビット線対の左端部に接続されている。
【００５４】
なお、本発明の実施の第１の形態においては、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌは、センスアンプ６−００とセンスアンプ６−０２との間の領域を介してセンスアンプ６−０１に接続され、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌは、センスアンプ６−０２とセンスアンプ６−０４（図示せず）との間の領域を介してセンスアンプ６−０３に接続されている。
【００５５】
また、ビット線ＢＬ００Ｒ、／ＢＬ００Ｒは、センスアンプ６−０１に隣接する領域を介してセンスアンプ６−００に接続され、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒは、センスアンプ６−０１とセンスアンプ６−０３との間の領域を介してセンスアンプ６−０２に接続されている。
【００５６】
また、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌは、センスアンプ６−１０とセンスアンプ６−１２との間の領域を介してセンスアンプ６−０１に接続され、ビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌは、センスアンプ６−１２とセンスアンプ６−１４（図示せず）との間の領域を介してセンスアンプ６−０３に接続されている。
【００５７】
また、ビット線ＢＬ１０Ｒ、／ＢＬ１０Ｒは、センスアンプ６−１１に隣接する領域を介してセンスアンプ６−１０に接続され、ビット線ＢＬ１２Ｒ、／ＢＬ１２Ｒは、センスアンプ６−１１とセンスアンプ６−１３との間の領域を介してセンスアンプ６−１２に接続されている。
【００５８】
即ち、各ブロックにおいて、右側のセンスアンプ列のセンスアンプに接続される左側のセルアレイ領域のビット線対は、最終列のビット線対を除き、左側のセンスアンプ列のセンスアンプ間の領域を介して右側のセンスアンプ列のセンスアンプに接続され、左側のセンスアンプ列のセンスアンプに接続される右側のセルアレイ領域のビット線は、第１列目のビット線対を除き、右側のセンスアンプ列のセンスアンプ間の領域を介して左側のセンスアンプ列のセンスアンプに接続されている。
【００５９】
このように、本発明の実施の第１の形態によれば、各ブロックの左側のセルアレイ領域と右側のセルアレイ領域との間にシェアード型のセンスアンプを二列、リラックスト・センスアンプ方式で配列させ、ノン・シェアード型のセンスアンプを使用していないので、ホールデット・ビット線方式を採用するＤＲＡＭについて、センスアンプのレイアウトの緩和と、チップ面積の低減化とを図ることができる。
【００６０】
また、ビット線トランスファ回路は、各セルアレイ領域の片側の端部の外側に形成するとしているので、ビット線トランスファ信号線も、各セルアレイ領域の片側の端部の外側に配線すれば足り、ビット線トランスファ回路の制御の簡略化を図ることができる。
【００６１】
第２の形態・・図２、図３
図２は本発明の実施の第２の形態の要部を示す概略的平面図であり、本発明をホールデット・ビット線方式を採用するＤＲＡＭに適用した場合の他の例の要部を示している。なお、図２において、図１、図６、図８に対応する部分には同一符号を付し、その重複説明は省略する。
【００６２】
本発明の実施の第２の形態においては、ビット線ＢＬ０１Ｌ、／ＢＬ０１Ｌは、センスアンプ６−００の上層の金属配線を介してセンスアンプ６−０１に接続され、ビット線ＢＬ０３Ｌ、／ＢＬ０３Ｌは、センスアンプ６−０２の上層の金属配線を介してセンスアンプ６−０３に接続されている。
【００６３】
また、ビット線ＢＬ００Ｒ、／ＢＬ００Ｒは、センスアンプ６−０１の上層の金属配線を介してセンスアンプ６−００に接続され、ビット線ＢＬ０２Ｒ、／ＢＬ０２Ｒは、センスアンプ６−０３の上層の金属配線を介してセンスアンプ６−０２に接続されている。
【００６４】
また、ビット線ＢＬ１１Ｌ、／ＢＬ１１Ｌは、センスアンプ６−１０の上層の金属配線を介してセンスアンプ６−１１に接続され、ビット線ＢＬ１３Ｌ、／ＢＬ１３Ｌは、センスアンプ６−１２の上層の金属配線を介してセンスアンプ６−１３に接続されている。
【００６５】
また、ビット線ＢＬ１０Ｒ、／ＢＬ１０Ｒは、センスアンプ６−１１の上層の金属配線を介してセンスアンプ６−１０に接続され、ビット線ＢＬ１２Ｒ、／ＢＬ１２Ｒは、センスアンプ６−１３の上層の金属配線を介してセンスアンプ６−１２に接続されている。
【００６６】
また、図３はブロック２Ａ、３Ａの一部分をより詳しく示す図であり、図３中、２０−０はビット線ＢＬ００Ｌを構成する金属配線からなる主ビット線、２１−０はビット線ＢＬ００Ｌを構成するポリサイド配線からなる副ビット線である。
【００６７】
また、／２０−０はビット線／ＢＬ００Ｌを構成する金属配線からなる主ビット線、／２１−０はビット線／ＢＬ００Ｌを構成するポリサイド配線からなる副ビット線である。
【００６８】
また、２０−１はビット線ＢＬ０１Ｌを構成する金属配線からなる主ビット線、２１−１はビット線ＢＬ０１Ｌを構成するポリサイド配線からなる副ビット線である。
【００６９】
また、／２０−１はビット線／ＢＬ０１Ｌを構成する金属配線からなる主ビット線、／２１−１はビット線／ＢＬ０１Ｌを構成するポリサイド配線からなる副ビット線である。
【００７０】
また、Ｃ００、Ｃ０１、Ｃ０ｍ、Ｃ０・ｍ＋１、Ｃ１０、Ｃ１１、Ｃ１ｍ、Ｃ１・ｍ＋１はメモリセル、ＷＬ０、ＷＬ１、ＷＬｍ、ＷＬｍ＋１はワード線、２２−０は副ビット線選択信号φＳ０を伝送する副ビット線選択信号線、２２−ｎは副ビット線選択信号φＳｎを伝送する副ビット線選択信号線である。
【００７１】
また、２３−０、２４−０、２５−０、２６−０は副ビット線選択信号φＳ０によりオン、オフが制御されるｎＭＯＳトランジスタ、２３−ｎ、２４−ｎ、２５−ｎ、２６−ｎは副ビット線選択信号φＳｎによりオン、オフが制御されるｎＭＯＳトランジスタである。
【００７２】
即ち、本発明の実施の第２の形態は、ポリサイド配線からなる副ビット線の上層に金属配線からなる主ビット線を形成し、選択されたワード線の位置に応じた副ビット線選択信号を活性レベルにし、副ビット線と主ビット線とを接続する階層化ビット線方式を採用するものである。
【００７３】
また、２７−０、２７−１はビット線リセット電圧ＶＲを供給するビット線リセット電圧線、２８−０Ｌはビット線リセット信号φＲ０Ｌを伝送するビット線リセット信号線、２８−０Ｒはビット線リセット信号φＲ０Ｒを伝送するビット線リセット信号線、２８−１Ｌはビット線リセット信号φＲ１Ｌを伝送するビット線リセット信号線である。
【００７４】
また、ビット線リセット回路５−００Ｌ、５−０１Ｌにおいて、２９〜３４はビット線リセット信号φＲ０Ｌによりオン、オフが制御されるｎＭＯＳトランジスタである。
【００７５】
また、ビット線リセット回路５−００Ｒ、５−０１Ｒにおいて、３５〜４０はビット線リセット信号φＲ０Ｒによりオン、オフが制御されるｎＭＯＳトランジスタである。
【００７６】
また、ビット線リセット回路５−１０Ｌ、５−１１Ｌにおいて、４１〜４６はビット線リセット信号φＲ１Ｌによりオン、オフが制御されるｎＭＯＳトランジスタである。
【００７７】
また、４７−０Ｌはビット線トランスファ信号ＢＬＴ０Ｌを伝送するビット線トランスファ信号線、４７−０Ｒはビット線トランスファ信号ＢＬＴ０Ｒを伝送するビット線トランスファ信号線である。
【００７８】
また、ビット線トランスファ回路１４−００Ｌ、１４−０１Ｌにおいて、４８〜５１はビット線トランスファ信号ＢＬＴ０Ｌによりオン、オフが制御されるｎＭＯＳトランジスタである。
【００７９】
また、ビット線トランスファ回路１４−００Ｒ、１４−０１Ｒにおいて、５２〜５５はビット線トランスファ信号ＢＬＴ０Ｒによりオン、オフが制御されるｎＭＯＳトランジスタである。
【００８０】
また、５６はＰチャネル・センスアンプ駆動信号φＰＤＲを伝送するＰチャネル・センスアンプ駆動信号線、５７、５８はＮチャネル・センスアンプ駆動信号φＮＤＲを伝送するＮチャネル・センスアンプ駆動信号線である。
【００８１】
また、センスアンプ６−００、６−０１において、５９〜６２はｐＭＯＳトランジスタ、６３〜６６はｎＭＯＳトランジスタである。
【００８２】
また、６７−０はセンスアンプ６−００、６−０１の上層の金属配線であり、ｎＭＯＳトランジスタ４８を介してビット線ＢＬ００Ｌを構成する主ビット線２０−０に接続され、ｎＭＯＳトランジスタ５２を介してビット線ＢＬ００Ｒを構成する主ビット線に接続される。
【００８３】
また、／６７−０はセンスアンプ６−００、６−０１の上層の金属配線であり、ｎＭＯＳトランジスタ４９を介してビット線／ＢＬ００Ｌを構成する主ビット線／２０−０に接続され、ｎＭＯＳトランジスタ５３を介してビット線／ＢＬ００Ｒを構成する主ビット線に接続される。
【００８４】
また、６７−１はセンスアンプ６−００、６−０１の上層の金属配線であり、ｎＭＯＳトランジスタ５０を介してビット線ＢＬ０１Ｌを構成する主ビット線２０−１に接続され、ｎＭＯＳトランジスタ５４を介してビット線ＢＬ０１Ｒを構成する主ビット線に接続される。
【００８５】
また、／６７−１はセンスアンプ６−００、６−０１の上層の金属配線であり、ｎＭＯＳトランジスタ５１を介してビット線／ＢＬ０１Ｌを構成する主ビット線／２０−１に接続され、ｎＭＯＳトランジスタ５５を介してビット線／ＢＬ０１Ｒを構成する主ビット線に接続される。
【００８６】
ここに、センスアンプ６−００は金属配線６７−０、／６７−０に接続され、センスアンプ６−０１は金属配線６７−１、／６７−１に接続されている。
【００８７】
このように、本発明の実施の第２の形態によれば、各ブロックの左側のセルアレイ領域と右側のセルアレイ領域との間にシェアード型のセンスアンプを二列、リラックスト・センスアンプ方式で配列させ、ノン・シェアード型のセンスアンプを使用していないので、ホールデット・ビット線方式を採用するＤＲＡＭについて、センスアンプのレイアウトの緩和と、チップ面積の低減化とを図ることができる。
【００８８】
また、ビット線トランスファ回路は、各セルアレイ領域の片側の端部の外側に形成するとしているので、ビット線トランスファ信号線も、各セルアレイ領域の片側の端部の外側に配線すれば足り、ビット線トランスファ回路の制御の簡略化を図ることができる。
【００８９】
また、ビット線を階層化し、ビット線を構成する金属配線からなる主ビット線をセンスアンプの上層の金属配線を介してセンスアンプに接続することができるように構成しているので、センスアンプの領域を拡大することができ、センスアンプのレイアウトの緩和を本発明の実施の第１の形態の場合よりも緩和することができると共に、ビット線の全体の低容量化、低抵抗化を実現することができ、低消費電力化、高速化を図ることができる。
【００９０】
なお、センスアンプと上層の金属配線との間にシールド層、たとえば、外部から供給される電源電圧ＶＣＣの１／２の電圧又は外部から供給される電源電圧ＶＣＣを降圧してなる電源電圧ＶＩＩの１／２の電圧が印加されるセル対向電極を配置する場合には、センスアンプと上層の金属配線とをシールドし、センスアンプと上層の金属配線との相互干渉による誤動作を防止することができる。
【００９１】
第３の形態・・図４
図４は本発明の実施の第３の形態の要部を示す回路図であり、本発明をシングル・ビット線方式を採用するＤＲＡＭに適用した例を示している。なお、図４において、図１〜図３、図６、図８に対応する部分には同一符号を付し、その重複説明は省略する。
【００９２】
図４中、７０−００Ｌはビット線ＢＬ００Ｌを構成する金属配線からなる主ビット線、７１−００Ｌ、７２−００Ｌはビット線ＢＬ００Ｌを構成するポリサイド配線からなる副ビット線である。
【００９３】
また、７０−０１Ｌはビット線ＢＬ０１Ｌを構成する金属配線からなる主ビット線、７１−０１Ｌ、７２−０１Ｌはビット線ＢＬ０１Ｌを構成するポリサイド配線からなる副ビット線である。
【００９４】
また、７０−００Ｒはビット線ＢＬ００Ｒを構成する金属配線からなる主ビット線、７０−０１Ｒはビット線ＢＬ０１Ｒを構成する金属配線からなる主ビット線である。
【００９５】
また、７０−１０Ｌはビット線ＢＬ１０Ｌを構成する金属配線からなる主ビット線、７０−１１Ｌはビット線ＢＬ１１Ｌを構成する金属配線からなる主ビット線である。
【００９６】
即ち、本発明の実施の第３の形態は、ポリサイド配線からなる副ビット線の上層に金属配線からなる主ビット線を形成し、選択されたワード線の位置に応じた副ビット線選択信号を活性レベルにし、副ビット線と主ビット線とを接続する階層化ビット線方式を採用するものである。
【００９７】
また、７３−００Ｌはビット線ＢＬ００Ｌに対応して設けられているビット線リセット回路をなすｎＭＯＳトランジスタ、７３−０１Ｌはビット線ＢＬ０１Ｌに対応して設けられているビット線リセット回路をなすｎＭＯＳトランジスタである。
【００９８】
また、７３−００Ｒはビット線ＢＬ００Ｒに対応して設けられているビット線リセット回路をなすｎＭＯＳトランジスタ、７３−０１Ｒはビット線ＢＬ０１Ｒに対応して設けられているビット線リセット回路をなすｎＭＯＳトランジスタである。
【００９９】
また、７３−１０Ｌはビット線ＢＬ１０Ｌに対応して設けられているビット線リセット回路をなすｎＭＯＳトランジスタ、７３−１１Ｌはビット線ＢＬ１１Ｌに対応して設けられているビット線リセット回路をなすｎＭＯＳトランジスタである。
【０１００】
また、７４−００Ｌ、７４−０１Ｌはビット線トランスファ信号ＢＬＴ０Ｌによりオン、オフが制御されるビット線トランスファ回路を構成するｎＭＯＳトランジスタである。
【０１０１】
また、７４−００Ｒ、７４−０１Ｒはビット線トランスファ信号ＢＬＴ０Ｒによりオン、オフが制御されるビット線トランスファ回路を構成するｎＭＯＳトランジスタである。
【０１０２】
また、７５−００はビット線ＢＬ００Ｌ、ＢＬ００Ｒに対応して設けられているカレントミラー差動増幅回路からなるセンスアンプ、７５−０１はビット線ＢＬ０１Ｌ、ＢＬ０１Ｒに対応して設けられているカレントミラー差動増幅回路からなるセンスアンプであり、７６〜８３はｐＭＯＳトランジスタ、８４〜９５はｎＭＯＳトランジスタである。
【０１０３】
また、Ｖｒｅｆは基準電圧、φ１はセンスアンプ活性化信号、φ２は再書込みイネーブル信号、９６は再書込みイネーブル信号を反転するインバータである。
【０１０４】
また、φＰＤＲはビット線を高レベルにチャージアップするための再書込みドライブ信号、φＮＤＲはビット線を低レベルにディスチャージするための再書込みドライブ信号である。
【０１０５】
なお、再書込みドライブ信号φＰＤＲは、電源電圧ＶＣＣ又は内部降圧電圧としても良く、再書込みドライブ信号φＮＤＲは、接地電圧ＶＳＳとしても良い。
【０１０６】
また、９７−００はセンスアンプ７５−００、７５−０１の上層の金属配線であり、ｎＭＯＳトランジスタ７４−００Ｌを介してビット線ＢＬ００Ｌを構成する主ビット線７０−００Ｌに接続され、ｎＭＯＳトランジスタ７４−００Ｒを介してビット線ＢＬ００Ｒを構成する主ビット線７０−００Ｒに接続される。
【０１０７】
また、９７−０１はセンスアンプ７５−００、７５−０１の上層の金属配線であり、ｎＭＯＳトランジスタ７４−０１Ｌを介してビット線ＢＬ０１Ｌを構成する主ビット線７０−０１Ｌに接続され、ｎＭＯＳトランジスタ７４−０１Ｒを介してビット線ＢＬ０１Ｒを構成する主ビット線７０−０１Ｒに接続される。
【０１０８】
このように、本発明の実施の第３の形態によれば、各ブロックの左側のセルアレイ領域と右側のセルアレイ領域との間にシェアード型のセンスアンプを二列、リラックスト・センスアンプ方式で配列させ、ノン・シェアード型のセンスアンプを使用していないので、シングル・ビット線方式を採用するＤＲＡＭについて、センスアンプのレイアウトの緩和と、チップ面積の低減化とを図ることができる。
【０１０９】
また、ビット線トランスファ回路は、各セルアレイ領域の片側の端部の外側に形成するとしているので、ビット線トランスファ信号線も、各セルアレイ領域の片側の端部の外側に配線すれば足り、ビット線トランスファ回路の制御の簡略化を図ることができる。
【０１１０】
また、ビット線を階層化し、ビット線を構成する金属配線からなる主ビット線をセンスアンプの上層に配線するように構成しているので、ビット線を階層化しない場合よりも、センスアンプの領域を拡大することができると共に、ビット線の全体の低容量化、低抵抗化を実現することができ、低消費電力化、高速化を図ることができる。
【０１１１】
また、センスアンプとして、カレントミラー差動増幅回路を使用しているので、フリップフロップ回路からなるセンスアンプを使用する場合よりも高速化を図ることができる。
【０１１２】
なお、センスアンプと上層の金属配線との間にシールド層、たとえば、外部から供給される電源電圧ＶＣＣの１／２の電圧又は外部から供給される電源電圧ＶＣＣを降圧してなる電源電圧ＶＩＩの１／２の電圧が印加されるセル対向電極を配置する場合には、センスアンプと上層の金属配線とをシールドし、センスアンプと上層の金属配線との相互干渉による誤動作を防止することができる。
【０１１３】
【発明の効果】
以上のように、本発明によれば、各ブロックの左側のセルアレイ領域と右側のセルアレイ領域との間にシェアード型のセンスアンプを２列、リラックスト・センスアンプ方式で配列させ、ノン・シェアード型のセンスアンプを使用していないので、レイアウトの緩和と、チップ面積の低減化とを図ることができると共に、ビット線トランスファ回路は、各セルアレイ領域の片側の端部の外側に形成するとしているので、ビット線トランスファ信号線も、各セルアレイ領域の片側の端部の外側に配線すれば足り、ビット線トランスファ回路の制御の簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の要部を示す概略的平面図である。
【図２】本発明の実施の第２の形態の要部を示す概略的平面図である。
【図３】本発明の実施の第２の形態におけるブロックの一部分をより詳しく示す図である。
【図４】本発明の実施の第３の形態の要部を示す回路図である。
【図５】ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）におけるブロックと称される領域の配列例を示す概略的平面図である。
【図６】図５に示すようにブロックを配列してなる従来のＤＲＡＭの一例の要部を示す概略的平面図である。
【図７】図６に示す従来のＤＲＡＭが備えるビット線リセット回路の構成を示す回路図である。
【図８】図５に示すようにブロックを配列してなる従来のＤＲＡＭの他の例の要部を示す概略的平面図である。
【図９】図８に示す従来のＤＲＡＭが備えるビット線トランスファ回路の構成を示す回路図である。
【符号の説明】
２Ａ〜２Ｐ、３Ａ〜３Ｐ  ブロック
４−０Ｌ、４−０Ｒ、４−１Ｌ、４−１Ｒ  セルアレイ領域
【図１】
0003610637.tif 000002
【図２】
0003610637.tif 000003
【図３】
0003610637.tif 000004
【図４】
0003610637.tif 000005
【図５】
0003610637.tif 000006
【図６】
0003610637.tif 000007
【図７】
0003610637.tif 000008
【図８】
0003610637.tif 000009
【図９】
0003610637.tif 000010