(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳ集積回路デバイスにおいて、第二電圧レベル（低レベル）から第一電圧レベル（高レベル）に受動的に復帰させる終端回路が接続されたバスラインを前記第一電圧レベルから前記第二電圧レベルに駆動するためのドライバ回路であって、
前記バスラインの駆動電流を複数段に設定可能であると共に前記複数段が順次的に動作するプルダウンネットワーク回路と、
前記終端回路に接続され、前記バスラインを前記第二電圧レベルから前記第一電圧レベルに回復するに際し前記終端回路による前記バスラインの回復動作を補助するアクティブ主張解除補助回路と、
前記プルダウンネットワークと前記バスラインに接続され、前記アクティブ主張解除補助回路を制御するプログラム可能な制御回路と、から構成され、
前記アクティブ主張解除補助回路は、前記バスラインが前記第二電圧レベルから前記第一電圧レベルに回復する途中に発生する主張解除イネーブル信号によって前記バスラインの回復動作を行うことを特徴とするＣＭＯＳバスドライバ回路。
【請求項２】
バスラインと、
前記バスラインを第一電圧レベル（高レベル）から第二電圧レベル（低レベル）に駆動するためのドライバ回路と、
前記バスラインの駆動電流を複数段に設定可能であると共に前記複数段が順次的に動作するプルダウンネットワーク回路と、
前記バスラインに接続され、前記バスラインを前記第二電圧レベルから前記第一電圧レベルに受動的に復帰させる終端回路と、を有し、
前記ドライバ回路は、
前記終端回路に接続され、前記バスラインを前記第二電圧レベルから前記第一電圧レベルに回復するに際し前記終端回路による前記バスラインの回復動作を補助するアクティブ主張解除補助回路と、
前記プルダウンネットワークと前記バスラインに接続され、前記アクティブ主張解除補助回路を制御するプログラム可能な制御回路と、を備え、
前記アクティブ主張解除補助回路は、前記バスラインが前記第二電圧レベルから前記第一電圧レベルに回復する途中に発生する主張解除イネーブル信号によって前記バスラインの回復動作を行うことを特徴とするバスシステム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はデータバスおよび制御バスを駆動するための回路に関し、特に、小型コンピューターシステムインターフェースバスのような高速単一端ワイヤード・オアバス（fast, single-ended, wired-or）アーキテクチャを駆動するための改良型ＣＭＯＳドライバ回路に関する。
【０００２】
【従来の技術】
コンピューターハードウェアの開発における変らぬ目標の一つは一層高速度で、従って一層高い動作周波数で作動する装置を設計することである。コンピューターの動作周波数を増大することによる基本的結果として、マシーンサイクル時間周期（machine cycle time period）も相応に減少しなければならないことである。これまでに達成された処理速度の増大を有効利用するためには、一層高いデータ速度でデータ転送ができる（すなわち一層短時間のマシーンサイクル時間周期で作動できる）データ転送デバイスを開発することが必要である。
【０００３】
そのようなデータ転送デバイスの一つは小型コンピューターシステムインターフェース（small computer system interface,SCSI）である。ＳＣＳＩは、或与えられたクラスのデバイスの範囲内でホストコンピューターにデバイス非依存性を与えることのできる８ビット並列Ｉ／Ｏバスである。この事実は、当該システムハードウェアにもソフトにも主要な変更を施すことなく異なるディスクドライブ、テープドライブ、プリンタおよび通信デバイスをホストコンピューターに追加できることを意味する。ＳＣＳＩバスには二つの異なる型の構成のもの、すなわち単一端構成（single-ended configuration）および差動構成（differential configuration）のもの、がある。単一端ドライバ兼レシーバ型の構成はＴＴＬ（トランジスタ-トランジスタ論理回路）論理レベルを使用し、主に６メートルまでの有線通信に企図されるが、差動構成のものはＥＩＡ  ＲＳ-４８５信号を使用し、主に２５メートルまでの有線通信に企図されている。
【０００４】
通常、単一端バス構成は、ドライバ回路によるバスラインのアクティブ低状態の主張（active low assertion of bus line）に続き定格の３．３ボルトにバスラインを受動的に回復する終端回路（terminator circuit）で終端される。終端回路の一例が図５に示してある。このバスラインは２２０オーム抵抗器および３３０オーム抵抗器を含む電圧分割ネットワークにより受動的に回復される。この場合、この終端バスラインは３３０オーム抵抗器で発生される電圧レベルまで受動的に回復される。
【０００５】
単一端バスは又終端化バス（terminated buses）とも呼ばれ、通常、「ワイヤード・オア（wired-or）」バス構成に形成される。ワイヤード・オアバス構成とは単一バスラインに結合された或数のラインドライバ回路を有するバスアーキテクチャを言う。当該バスラインに結合されている各ラインドライバ回路は自らの目的のために独立にバスラインを主張（assertion of bus line）し、主張解除（deassertion）する。
【０００６】
ＳＣＳＩ構成のような単一端の、ワイヤード・オアバス構成に関連し結線に起因する最も普遍的な問題は、単一端バスの受信端で生じるデータバイトのダブルクロッキング（double-clocking of data bytes）である。ダブルクロッキング問題は、バスの送信端のドライバ回路によりバス信号の主張解除（低から高への遷移）の期間に当該レシーバ回路が遭遇する負電圧反射（negative voltage reflections）に原因する。これら電圧反射は粗略な結線設計構成の結果として生じるインピーダンス・ミスマッチングに起因する。
【０００７】
【発明が解決しようとする課題】
図３にダブルクロッキング問題の例を示す。図３の線Ａは典型的な終端回路（図５）によるバス信号の受動的主張解除（受動的なレベル回復）を表す。バス上の電圧レベルがレシーバのしきい値レベル以上に上昇するに伴い、レシーバの出力（線Ｂ）は高となるが、バスライン上の負電圧反射は一時的にバスラインの電圧レベルをレシーバしきい値未満に降下させ、従って一時的にレシーバの出力を低にさせる。一旦負のアンダーシュートが経過すると、バスラインは高レベルを回復し、このためレシーバ出力を再び高に駆動する。
【０００８】
従って粗略な結線設計により引き起こされるバスライン上の電圧反射の大きさを低減させる高速の単一端ワイヤード・オアバスアーキテクチャを駆動するための改良型ＣＭＯＳドライバ回路を与える必要がある。さらに負電圧反射がバスラインをバスラインに結合されたレシーバのしきい値レベル未満に駆動することを防止できる高速の単一端ワイヤード・オアバスアーキテクチャ駆動用の改良型ＣＭＯＳドライバ回路を与える必要がある。
【０００９】
それゆえ本発明の課題は短いマシーンサイクル時間周期で作動する新規且つ有用なＣＭＯＳドライバ回路を与えることである。
【００１０】
本発明のもう一つの課題は、粗略な結線設計構成に対処できるように構築可能なＣＭＯＳドライバ回路を与えることである。
【００１１】
本発明のさらに別の課題は、バスラインを伝わる電圧反射の大きさを低減するＣＭＯＳドライバ回路を与えることである。
【００１２】
本発明のさらに別の課題は一層良好な高レベルノイズマージン（noise margin）を与えるＣＭＯＳドライバ回路を与えることにより負電圧反射によるダブルクロッキング問題を防止することである。
【００１３】
【課題を解決するための手段】
このため、本発明は、ＣＭＯＳ集積回路デバイスにおいて、第二電圧レベル（低レベル）から第一電圧レベル（高レベル）に受動的に復帰させる終端回路が接続されたバスラインを前記第一電圧レベルから前記第二電圧レベルに駆動するためのドライバ回路であって、前記バスラインの駆動電流を複数段に設定可能であると共に前記複数段が順次的に動作するプルダウンネットワーク回路と、前記終端回路に接続され、前記バスラインを前記第二電圧レベルから前記第一電圧レベルに回復するに際し前記終端回路による前記バスラインの回復動作を補助するアクティブ主張解除補助回路と、前記プルダウンネットワークと前記バスラインに接続され、前記アクティブ主張解除補助回路を制御するプログラム可能な制御回路と、から構成され、前記アクティブ主張解除補助回路は、前記バスラインが前記第二電圧レベルから前記第一電圧レベルに回復する途中に発生する主張解除イネーブル信号によって前記バスラインの回復動作を行うことを特徴とするＣＭＯＳバスドライバ回路を提供するものである。
【００１４】
本発明は、さらに、バスラインと、前記バスラインを第一電圧レベル（高レベル）から第二電圧レベル（低レベル）に駆動するためのドライバ回路と、前記バスラインの駆動電流を複数段に設定可能であると共に前記複数段が順次的に動作するプルダウンネットワーク回路と、前記バスラインに接続され、前記バスラインを前記第二電圧レベルから前記第一電圧レベルに受動的に復帰させる終端回路と、を有し、前記ドライバ回路は、前記終端回路に接続され、前記バスラインを前記第二電圧レベルから前記第一電圧レベルに回復するに際し前記終端回路による前記バスラインの回復動作を補助するアクティブ主張解除補助回路と、前記プルダウンネットワークと前記バスラインに接続され、前記アクティブ主張解除補助回路を制御するプログラム可能な制御回路と、を備え、前記アクティブ主張解除補助回路は、前記バスラインが前記第二電圧レベルから前記第一電圧レベルに回復する途中に発生する主張解除イネーブル信号によって前記バスラインの回復動作を行うことを特徴とするバスシステムを提供するものである。
【００１５】
本発明の別の実施例では、上記ドライバ回路および終端回路がバスラインに結合されている場合の、終端されたバスシステムを開示している。このドライバ回路はさらに、急速ターンオフデバイス（quick turn-off device）および第二制御手段を含む。この急速ターンオフデバイスは上記第二制御手段により発生されたターンオフ信号に応答して主張デバイスを急速にターンオフするため、主張デバイスに接続される。上記第二制御手段は入力信号に応答して主張デバイスおよび急速ターンオフデバイスを制御する。ユーザーが選択できる第二イネーブル信号が上記第一制御手段に結合され、上記アクティブ主張解除補助デバイスをイネーブル化し、イネーブル化解除できる。さらに上記主張デバイスがイネーブル化解除されるときにアクティブ主張解除補助デバイスをイネーブル化するための制御信号が上記第一制御手段および第二制御手段の間に結合される。
【００１６】
【実施例】
本発明のＣＭＯＳドライバ回路１０が図１にブロック線図で示してある。この回路はデータもしくは制御バス４２の電圧レベルをプルアップ（主張）するための主張デバイス１４およびプルダウン（主張解除）を補助するためのアクティブ主張解除補助デバイス１２を含む。出力ライン２４およびＰＡＤセル２２が主張デバイス１４およびアクティブ主張解除補助デバイス１２を制御バス４２に結合する。
【００１７】
ユーザーイネーブル信号３０、制御信号３６、および主張解除イネーブル信号２６の存在下にアクティブ主張解除補助デバイス１２を作動（イネーブル化）させるため、主張解除制御器１６が設けられる。
【００１８】
制御信号３６を介して主張デバイス１４をイネーブル化させ、差動解除させるため、主張制御器２０が設けられる。制御信号３６は入力ライン３４上に受信される入力信号に応答して主張制御器２０により発生される。制御信号３６はさらに主張解除制御器１６に結合される。動作上、高（論理１）入力信号が入力ライン３４上に受信されると制御信号３６は主張デバイス１４をイネーブル化すると同時にアクティブ主張解除補助デバイス１２を主張解除制御器１６を介してイネーブル化解除する。このことにより、アクティブ主張解除補助デバイス１２および主張デバイス１４が同時にイネーブル化すことを防止する。同様にして低（論理０）入力信号が入力ライン３４上に受信されると制御信号３６は主張デバイス１４をイネーブル化解除すると同時に主張解除制御器１６を介してアクティブ主張解除補助デバイス１２をイネーブル化解除する。
【００１９】
主張制御器２０は同様にして、入力ライン３４上に受信された入力信号に応答して急速ターンオフ信号３８を介し急速ターンオフデバイス１８をイネーブル化させ、イネーブル化解除する。動作上、主張制御器２０は入力ライン３４上に受信された低入力信号に応答して急速ターンオフデバイス１８をイネーブル化させる。急速ターンオフデバイス１８はイネーブル化されると、制御バス４２上の低信号を主張解除する終端回路（terminator circuit）２３をアクティブ主張解除補助デバイス１２が一層効果的に補助するため、主張解除する主張デバイス１４を補助する。
【００２０】
主張解除イネーブル信号２６は、主張デバイス１４が制御バス４２上の低信号レベルの主張を実質的に完了したとき、主張解除制御器１６に結合される。
【００２１】
ユーザーイネーブル信号３０はＣＭＯＳドライバ回路１０のアクティブ主張解除補助特性をイネーブル化させ、又イネーブル化解除すべくユーザーが選択できる信号である。ユーザーがこの特性を選択する場合の一例は通信ケーブル内のインピーダンスミスマッチがデータ転送エラーを来たしていることが判明した場合である。
【００２２】
イネーブル信号２６、３０および制御信号３６の両方が主張解除制御器１６に存在するときは、主張解除制御器１６はライン２８を介してアクティブ主張解除補助デバイス１２をイネーブル化させることとなる。このときアクティブ主張解除補助デバイス１２は、制御バス４２上のアクティブ低信号を主張解除するに際し能動的に終端回路２３を補助するため、ＰＡＤセル２２および出力ライン２４を介してＶｃｃ電源電圧を制御バス４２に結合する。
【００２３】
本発明の好ましい実施例の詳細な線図が図２に示してある。制御バス４２を転送されるべき情報の論理ビットは入力ライン３４を介してＣＭＯＳドライバ回路１０の主張制御器２０に供給される。主張制御器２０は図２に示す実施例以外の構成でも与えることができることを了解されたい）。
【００２４】
【主張デバイス】
一般的に言って、ドライバ回路は高から低への信号遷移の時間が減少するに伴い、接地反跳問題（ground bounce problems）を増々受けやすくなる。すなわち遷移時間が高速になるほど接地反跳感受性（ground bounce susceptibility）が高くなる。本発明の主張デバイス１４はグレード化（等級化）されたプルダウンネットワーク（graded pull-down network）１４であり、これは後で詳述する主張解除イネーブル信号２６の接続を除き、先行技術に知られたものである。このグレード化されたプルダウンネットワーク１４は、投入率（slew-rate）が制御しつつ制御バス４２上のアクティブ低信号レベルの主張を与えることにより接地反跳問題に対する感受性を低減する。かかる制御はバスラインにおける接地反跳により誘起された電圧反射の大きさを低減するものである。
【００２５】
グレード化されたプルダウンネットワーク１４は８段構成に配置されたＮＭＯＳトランジスタ４４の上方バンクおよびＮＭＯＳトランジスタ４６の低部バンクを含む。この場合各段のドレーン端子は出力ライン２４を介して制御バス４２に結合されると共に各段のゲート端子は電圧分割器ネットワーク４８および５０を介して制御信号３６に結合される。
【００２６】
図２を参照すると解かるように、入力ライン３４上の高ビットが制御信号３６を高に強制し、従ってプルダウンネットワーク１４を導通させる。動作上、制御信号３６が高であるときはこの信号はトランジスタ４４／１および４６／１を含むプルダウンネットワーク１４の第一段を順方向にバイアスする。第一段トランジスタが出力ライン２４からの電流を吸い込み始めると、バスライン４２の電圧レベルが減少し始める。ネットワーク４４／２および４６／２、４４／３および４６／３、等の残りの段は順次導通し、このためプルダウンネットワーク１４のターンオンが等級化され、これによりバスライン４２上で制御された低信号レベルの主張が行われる。
【００２７】
【急速ターンオフデバイス】
一般的に言って、プルダウンネットワーク１４はその大きな電流処理容量のため、又その投入率が制御された構成をもつため、低レベルの制御信号３６に応答してターンオフするのが遅い。プルダウンネットワーク１４をターンオフすることのここ困難性はバスライン４２を主張解除するのを送らせることになる。その理由はプルダウンネットワーク１４がほとんど完全にオフとなるまではアクティブ主張解除補助デバイス１２がバスライン４２をプルアップすることに顕著な影響を及ぼさないからである。この遅延は解決しようとしているデューティーサイクル問題における主要な時間を消費してしまうので許容することができない。
【００２８】
この問題を解決するため、急速ターンオフ信号３８に応答してターンオフするに際し急速ターンオフデバイス１８がプルダウンネットワーク１４を補助する。急速ターンオフ信号３８は、入力ライン３４上に低入力ビットが存在するとき主張制御器２０により発生される。急速ターンオフデバイス１８は、それぞれのドレーン端子が抵抗性電圧分割器ネットワーク４８、５０にそれぞれ接続され、かつそれぞれのゲート端子が急速ターンオフ信号３８にそれぞれ接続された二つのＮＭＯＳトランジスタ２２／１、２２／２を含む。
【００２９】
動作上、入力ライン３４上の低入力信号が主張制御器２０をしてプルダウンネットワーク１４に逆バイアスをかけさせると共に、トランジスタ２２／１および２２／２を導通させる急速ターンオフ信号３８を発生させる。トランジスタ２２／１および２２／２はそれぞれライン４０、４１を介して接地への択一的経路を与えることによりトランジスタバンク４４および４６に逆方向バイアスをかけるのを補助する。
【００３０】
【主張解除イネーブル信号】
プルダウンネットワーク１４をターンオフする際の遅延はＣＭＯＳドライバ回路１０の電力消費にも有害な影響を与える。一般的に言って電力がＣＭＯＳ回路内で消費される時間はＶｃｃ電源電圧から接地への完全な経路が存在するときだけである。ＣＭＯＳドライバ回路１０内で接地への完全な経路が存在する時間はアクティブ主張解除補助デバイス１２およびプルダウンネットワーク１４が同時的に導通する時だけである。しかし主張解除イネーブル信号２６にとってプルダウンネットワーク１４のターンオフにおいて誘起される遅延は必然的に電力を消費する。なぜならば（ユーザーがアクティブ主張解除補助特性をアクティブ化したと仮定すると）プルダウンネットワーク１４がターンオフになり始めると同時にアクティブ主張解除補助デバイス１２が制御バス４２上の低信号レベルの主張解除を試みるからである。従って信号遷移が起きる度にＶｃｃから接地への完全な経路が存在することになろう。
【００３１】
この導通の重畳を最小限に留めるため、主張解除イネーブル信号２６はプルダウンネットワーク１４がほとんどターンオフされたことを示すアクティブ低信号を主張解除制御器１６に与える。主張解除イネーブル信号２６は第三段のプルダウンネットワーク１４に接続される。プルダウンネットワーク１４のトランジスタバンク４４および４６のそれぞれのトランジスタ４４／３、４６／３が逆バイアスされると、ライン２６上の低信号レベルはプルダウンネットワーク１４がシャットダウンを行っていること、それゆえ今やアクティブ主張解除補助デバイス１２をアクティブ化することができることを示す。これによってプルダウンネットワーク１４が完全にシャットオフとなる直前までアクティブ主張解除補助デバイス１２のターンオンを遅延させることができ、それゆえデューティーサイクルを改善しながら同時に電力消費を最小限に留めることとなる。
【００３２】
図２に見られる場合は主張解除イネーブル信号２６は第三段のプルダウンネットワーク１４に接続される。主張解除イネーブル信号２６は他の段のプルダウンネットワーク１４に接続することもでき、その場合も本発明の範囲に含まれることを了解されたい。
【００３３】
【アクティブ主張解除補助デバイス】
バスライン４２上でアクティブ低信号を主張することに関連した接地反跳問題と正に対照的なことは、データ転送速度が増大する（マシーンサイクル時間周期がより短くなる）に伴い、信号遷移縁が次第にデューティーサイクルの有意な部分となる事実である。信号遷移が起きるに要する時間は非常に重要な意味をもち、その時間は高いデータ転送速度を達成しようとするほどその限定因子となる。
【００３４】
通常、信号レベルはバスライン上の受動的終端部により回復される。より高速度のデータ転送の要請がある場合、受動的終端方式では主張解除する際のバスラインのプルアップ速度が余りにも遅い。そのためデューティーサイクルを劣化させると共にノイズ耐性（noise immunity）を危険なレベルに低下させる。ノイズ耐性が低下するのは、受動的レベル回復手段がダブるクロッキング問題を引き起こす負電圧スパイクに対する耐性を与えることができるだけの短時間内に十分にバスラインをプルアップすることができないからである。
【００３５】
上述した理由から、本発明のドライバ回路は線２４を介してバスライン４２をプルアップするに際して終端回路２３を補助するためのアクティブ主張解除補助デバイス１２を与える。アクティブ主張解除補助デバイス１２はライン２８を介して主張解除制御器１６によりイネーブル化される。（主張解除制御器１６は図２に例示する実施例とは異なる構成で与えることができることを了解されたい。）主張解除制御器１６がアクティブ主張解除補助デバイス１２をイネーブル化させることができるようにするため、ユーザーイネーブル信号３０、制御信号３６および主張解除イネーブル信号２６はすべてアクティブ低信号レベルになければならない。アクティブ主張解除補助デバイス１２はバスラインをプルアップするに際して単に終端回路２３を補助するだけであり、バスライン４２のプルアップに主要な役割を果たすわけではない。アクティブ主張解除補助デバイス１２は電圧の貫通供給（voltage feedthrough）の起きる可能性を除去するために選択されるＮＭＯＳトランジスタであり、これにより電力が降下して誤動作を起こしやすくなっている集積回路チップ上のＰＭＯＳデバイスにワイヤード・オアバス構成のバス電圧が結合できる。
【００３６】
図４は本発明の、ユーザー選択可能なアクティブ主張解除補助特性があるときのバス信号の応答を例示する。もしも（レジスタ選択可能なユーザーイネーブル信号３０を介して）ユーザーがこのアクティブ主張解除補助特性を選択すると、バスライン４２はバスライン４２が終端回路２３のみにより受動的に回復された場合よりもより高い信号レベルにまでプルアップされる。このアクティブ主張解除補助特性は、これが選択された場合、粗略な結線設計構成により引き起こされる負電圧反射がバス信号を２ボルトのレシーバしきい値レベル未満に降下させることを防止する。このアクティブ主張解除補助特性を選択しない場合、バスラインは同一マージン（程度）のノイズ耐性を得ることはできない。その結果、バスライン上の負電圧反射はバスラインをレシーバしきい値レベル未満に降下させることになり、ダブルクロッキング問題を引き起こす。
【００３７】
【効果】
以上のように本発明は、短時間のマシーンサイクル時間周期で動作する、高速の、単一端ワイヤード・オアバスアーキテクチャを駆動するための改良型ＣＭＯＳドライバ回路を与えることが了解されよう。このドライバ回路は粗略な結線設計構成に対処すべく構築することができ、バスラインを伝わる電圧反射の大きさを低減し、また、良好な高レベルノイズマージンを与えることによりダブルクロッキング問題を起こす負電圧反射を防止する。
【図面の簡単な説明】
【図１】本発明に基づくＣＭＯＳドライバ回路のブロック線図である。
【図２】本発明のＣＭＯＳドライバ回路の好ましい実施例の略線図である。
【図３】バスライン上の信号の主張解除とこれに応答するレシーバの出力を示すグラフである。
【図４】本発明の特徴とする、ユーザーが選択可能なアクティブ主張解除補助特性を選択したとき、これに応答するバス信号を示すグラフである。
【図５】単一端バスラインを終端するための典型的な受動的終端回路の図例である。
【符号の説明】
１０    ＣＭＯＳドライバ回路
２４    出力ライン
２６    主張解除イネーブル信号
２８    ライン
３０    ユーザーイネーブル信号
３４    入力ライン
３６    制御信号
３８    急速ターンオフ信号
４０    ライン
４２    制御バス
【図１】
0003713056.tif 000002
【図２】
0003713056.tif 000003
【図３】
0003713056.tif 000004
【図４】
0003713056.tif 000005
【図５】
0003713056.tif 000006