(57)【特許請求の範囲】
【請求項１】
可制御結合部を経て相互接続されたマスタ及びスレーブを有する少なくとも一つのフリップフロップを有する電子回路を試験するために、フリップフロップの静止電流試験を含む試験方法において、
前記可制御結合部が単方向性であるフリップフロップに対し静止電流試験を実施し、
この静止電流試験がマスタからスレーブへのクロック制御データ転送後の静止電流を測定する、
ことを特徴とする電子回路の試験方法。
【請求項２】
可制御の単方向性結合部を経て相互接続されたマスタ及びスレーブを有するフリップフロップを具え、そのマスタ及びスレーブの各々が各自の双方向性スイッチを有し、且つマスタが第１及び第２インバータを含んでいる電子回路において、第１インバータの入力端子が前記単方向性結合部に接続されていることを特徴とする電子回路。
【請求項３】
前記単方向性結合部がバッファを具えていることを特徴とする請求の範囲２記載の電子回路。
【請求項４】
前記スレーブが第３及び第４インバータを具え、第３インバータの入力端子が前記単方向性結合部に接続され、且つ前記フリップフロップは前記第３インバータの入力端子及び前記単方向性結合部に接続された入力端子を有する出力バッファを具えていることを特徴とする請求の範囲２記載の電子回路。
【発明の詳細な説明】
発明の技術分野
本発明は可制御結合部を経て相互接続されたマスタ及びスレーブを有する少なくとも一つのフリップフロップを有する電子回路を試験するために、フリップフロップの静止電流試験を行う電子回路の試験方法に関するものである。本発明は更にこのようなフリップフロップを具える電子回路に関するものである。
背景技術
スタティックフリップフロップはディジタルCMOS集積回路の設計の重要なビルディングブロックである。代表的なディジタルCMOS集積回路は数千個のフリップフロップを含むことができる。代表的なマスタ−スレーブフリップフロップは転送ゲートを経て相互接続されたマスタラッチとスレーブラッチを具えている。これらのラッチの各々はデータ書込み及びデータラッチをイネーブルする追加の転送ゲートをそれぞれ含んでいる。このフリップフロップの使用動作時においてはマスタ及びスレーブが転送ゲートのコンプリメンタリ制御により交互にイネーブルされてフリップフロップの入力がその出力から機能的に切り離される。
CMOS内に製造されているようなスタティックフリップフロップは、縮退故障を生ずる短絡欠陥を静止電流測定（IDDQ試験ともいう）により特別の条件なしで検出することができないという同一の問題を共有している。短絡欠陥は歩留りの損失をまねく最も重要な単一製造欠陥メカニズムとみなせる。IDDQ試験でフリップフロップのこのような欠陥の検出を可能にするためには特別の試験容易設計が必要とされる。IDDQ試験はブール試験の品質を向上させる補足的試験として認識され、専門家の間ではIDDQ試験技術により達成される試験品質は他の試験方法による試験品質に匹敵しないという意見が大勢を占めている。
本出願人の欧州特許出願0633530号（PHN14,520）は順序論理回路を組合せ論回路に変換することを提案している。この変換は、短絡欠陥及び開路欠陥の検出のためにIDDQ試験技術を用いてフリップフロップ回路及び走査チェーン回路を試験することを可能にする。組合せ論理回路に可逆的に変換しうるフリップフロップの能力の使用により試験の複雑度が著しく低減するとともに故障検出率が著しく向上する。基本的には、組合せ回路への変換はフリップフロップを透過性にする。欠陥により生起する論理的矛盾はフリップフロップのデータ入力により確認される。フリップフロップチェーン全体を透過性にすることにより試験の複雑度が劇的に低減する。
上述の欧州特許出願0633530号に記載された試験方法においては、マスタ及びスレーブを同時にイネーブルして組合せ論理回路に変換し、従ってIDDQ試験に好適ならしめる。この変換を透過状態にするには追加の回路が必要とされる。例えば、この追加の回路はクロック信号とその論理相補信号の独立の制御を与えるものである。この構成は各フリップフロップに対し２つのクロックラインを必要とし、コストを上昇するとともに、クロック信号とその相補信号との間の適正なタイミング関係を回路全体に亘って保証する必要があるため設計のタイミング基準に影響を与える。順序回路を組合せ回路に可逆的に変換する実現手段のこれ以上の詳細及び変形例については上述の欧州特許出願0633530号を参照されたい。
発明の目的
本発明の目的は試験の複雑度及びコストを更に低減することにある。本発明の他の目的は追加の回路を使用することなくフリップフロップのIDDQ試験を可能にすることにある。
発明の概要
この目的のために、本発明は頭書に記載した試験方法において、前記可制御結合部を単方向性にしたフリップフロップに静止電流試験を実施し、この静止電流試験によりマスタからスレーブへのクロック制御データ転送後の静止電流を測定することを特徴とする。
前記欧州特許出願0633530号に記載されている方法では、フリップフロップを透過性にしなければ、マスタ−スレーブフリップフロップ内の固有の低抵抗短絡欠陥をIDDQ試験により検出することはできない。しかし、この方法は透過性にするために追加の回路を必要とする。本発明は、特に、マスタとスレーブとの間の結合部を単方向性にすれば、フリップフロップ又はフリップフロップチェーンを透過性にする必要がないという洞察に基づくものである。
可制御結合部は通常転送ゲートで実現される。しかし、マスタ及びスレーブ間のこのような双方向性通路は、マスタからスレーブへのデータ転送中に、例えばスレーブ内の短絡欠陥によるマスタのオーバライトが可能になる。このオーバライトはこの遷移フェーズ中における電圧矛盾の結果として生じ、静止状態では検出不能である。本発明者は、マスタとスレーブとの間の可制御結合部を少なくとも試験中単方向性にすれば、電圧矛盾がマスタのデータに影響を与えないで持続され、この電圧矛盾をIDDQ試験により検出することができることを確かめた。
バッファ回路を経て結合されたマスタ及びスレーブを有するフリップフロップがアカタの米国特許5,189,315号から既知である。このバッファ回路はマスタをスレーブの不所望な影響から阻止し、フリップフロップをバッファ無しフリップフロップにおいて達成しうるクロックレートより高いクロックレートに好適ならしめる。しかし、この公知刊行物はIDDQ技術の使用はもちろん、このような回路のテスタビリティについて全く触れていない。本発明は、マスタ及びスレーブ間に単方向性結合部を有するフリップフロップは静止電流測定法を用いて試験するのに極めて好適であることを認識してなしたものである。
単方向結合部は双方向性スイッチと直列のバッファ回路を具えるものとすることができる。例えば、バッファ回路は慣例のCMOS型インバータとし、双方向性スイッチは慣例の転送ゲートとする。或いは又、単方向性結合部はマスタに接続された第１入力端子と、スレーブに接続された出力端子と、イネーブル用の第２入力端子とを有するバッファを具えるものとすることができる。その適切なイネーブル及びディセーブルは転送ゲードの制御と同一の機能を有するものとする。このようなバッファとしてスイッチトインバータを使用することができる。
完全のため、"Metastability Behavior of CMOS ASIC Flip−Flop in Theory and Test",J.H.Horstmann etal.,IEEE Journal of Solid State Circuits,Vol.24,No.1,Febr.1989,pp.146−157,特にFig.13（ｂ）を参照されたい。この参考文献には準安定性を短縮するために通常の転送ゲートの代わりにスイッチトインバータをマスタ−スレーブフリップフロップ全体に亘って使用することをが開示されている。スイッチトインバータはその電源端子間に相補クロック制御トランジスタを経て接続された慣例のCMOSインバータである。マスタ及びスレーブ間の結合部のみならず、マスタ及びスレーブ内のスイッチもこのようなスイッチトインバータからなる。しかし、本発明では、マスタ及びスレーブ間の結合部のみを単方向性にし、マスタ及びスレーブが各自双方向性スイッチを具えるようにするのが好ましい。スイッチトインバータのために、この従来設計は本発明の回路より多数の追加のトランジスタ及びクロック制御タップを必要とする。また、この公知文献もテスタビリティの問題について全く触れていない。
以上に説明したように、本発明は単方向性結合部内のバッファの駆動能力がフリップフロップの動作に大きな役割を果たすことを認識した。この駆動能力は欠陥により生じた電圧矛盾の場合に静止電流を持続させIDDQ検出可能にするとともに、正常動作中のスレーブのオーバライトを可能にする。即ち、本発明者は、試験及び正常動作に関連する駆動能力はマスタの駆動能力ではなくバッファの駆動能力である点を認識した。このため、単方向性結合部を有するフリップフロップの伝搬遅延を低減するために、マスタのインバータはフリップフロップの入力端子と出力端子との間の信号路外に位置させる方がよい。上述したアカタのフリップフロップでは、信号路内にマスタインバータを含み、従って追加の不要な伝搬遅延を生ずる。本発明では、マスタは第１及び第２インバータを具え、第１インバータの入力端子が単方向性結合部に接続され、その出力端子が第２インバータの入力端子に接続されているものとする。
【図面の簡単な説明】
本発明を添付図面を参照して実施例につき更に詳細に説明する。添付図面において、
図１は代表的な従来のフリップフロップの構成図であり；
図２は単方向性結合部を有するフリップフロップの構成図であり；
図３は単方向性結合部及び最適化した信号パスを有するフリップフロップの構成図であり；
図４はフリップフロップチェーンの構成図である。
全図を通して同一の符号は同一の又は対応する素子を示す。
詳細な実施例
図１は代表的なフリップフロップ102を具える電子回路100の構成図である。フリップフロップ102は単相クロックマスタ−スレーブフリップフロップである。フリップフロップ102は入力端子Ｄに接続された転送ゲートTG1と、インバータ104及び106と転送ゲートTG2とかなるマスタと、転送ゲートTG3と、インバータ108及び110と転送ゲートTG4とからなるスレーブとを含む。転送ゲートTG1〜TG4はクロック制御される。
クロック信号が低レベルのとき、転送ゲートTG1及びTG4が導通し、転送ゲートTG2及びTG3が阻止され、クロック信号が高レベルのとき、転送ゲートTG2及びTG3が導通し、転送ゲートTG1及びTG4が阻止される。クロックが低レベルのとき、マスタ104/106/TG2が入力端子Ｄからデータを受信し、スレーブ108/110/TG4が先に受信したデータを保持する。クロック信号が高レベルになると、マスタ104/106/TG2はもはや入力端子Ｄからデータを受信せず、スレーブ108/110/TG4がマスタ104/106/TG2により供給される新しいデータを受信する。欠陥のないフリップフロップでは、スレーブ108/110/TG4はマスタ104/106/TG2から受信したデータと一致する状態を示す。
スレーブ内のノードs1と電源端子VDD（図示せず）又は電源端子VSS（図示せず）との間に低抵抗短絡が存在し、１縮退故障又は０縮退故障を生ずるものと仮定する。クロックの正遷移時に、転送ゲートTG1及びTG4が導通状態から阻止状態に変化し、転送ゲートTG2及びTG3が阻止状態から導通状態に変化する。ノードm2がこれまで転送ゲートTG4を経てノードＱにより駆動されていたノードs1を駆動しはじめる。ノードm2への入力はノードm1により決まる。ノードm1自体は、転送ゲートTG1がターンオフするとともに転送ゲートTG2がターンオンするために遷移（トランジトリ）フェーズを経験する。従って、ノードm1は制限された駆動能力を有する。欠陥のない場合には、一対の逆並列接続インバータを経る正帰還によりフリップフロップ102がこの遷移フェーズを越えることができる。今、短絡欠陥のために、ノードs1が常にVDD又はVSSレベルに駆動されるものとする。ノードs1に低抵抗短絡欠陥がある場合には、この欠陥の駆動能力はノードm2の駆動能力よりはるかに強い。その結果として、マスタ104/106/TG2が転送ゲートTG3を経て欠陥の駆動によりオーバーライトされる。この動作はSRAMセル内で実行される書き込み動作に類似する。定常状態では何の電流も流れず、従って既知のIDDQ試験技術により欠陥を検出することはできない。同様に、スレーブ108/110/TG4内にはIDDQ測定により検出されない他の短絡及びゲート酸化膜欠陥が発生しうる。センシブルIDDQ試験を実行すためには、欧州特許出願EP−A0633530号に説明されているように、フリップフロップ102を透過性にするために追加のクロック及び（反転）クロック独立制御回路が必要とされる。上述した欠陥の電圧検出は回路レベルパラメータ及び可観測性要件に依存する。
図２は追加の回路を付加する必要のないIDDQ試験に好適なフリップフロップ202を具える電子回路200の構成図である。機能的には、フリップフロップ202は上述のアカタの回路に対応する。再び、図１につき検討したようにノードs1に短絡欠陥があるものと仮定する。マスタ104/106/TG2が欠陥によりオーバライトされなければ、スレーブ108/110/TG4内の短絡欠陥をIDDQ試験により検出可能である。マスタ104/106/TG2がオーバライトされなければ、論理的矛盾は維持される。これは、マスタ104/106/TG2とスレーブ108/110/TG4との間の結合部を単方向性にすることにより達成される。図１のフリップフロップ102においてはこの結合部が双方向性である転送ゲートTG3のみからなる点に注意されたい。マスタ及びスレーブ間の単方向性結合部は、図２に示すように、例えばノードm2と転送ゲートTG3との間の追加のインバータ204により形成することができる。入力端子Ｄが低論理レベルに維持され、クロックも低レベルであるものとする。この場合にはノードm4も低レベルである。次いでクロックが高論理レベルに変化する。このクロックの変化が転送ゲートTG3を導通し始める。その結果として、インバータ204により低レベルに駆動されるノードm4と短絡欠陥により高レベルに駆動されるノードs1との間に論理的矛盾が生起する。この矛盾はクロックが高論理レベルである限り維持される。そしてこのクロック状態の間中検出可能な大きさの静止電流（mAのオーダ）がVDD又はVSS電源端子からノードs1を経てインバータ204へ流れる。
図２のインバータ110及び108の出力端子から取り出される出力信号Ｑ及びＱ−の極性は図１の出力信号の極性と反対になる。出力信号Ｑはノードs1、即ち転送ゲートTG3とインバータ108との間のノードから取り出すこともできる。
フリップフロップ202は入力端子Ｄから出力端子Ｑ（又はＱ−）に至る信号路内に直列に配置されたインバータ104及び204を有する。この場合にはインバータ204がスレーブ108/110/TG4を制御する駆動能力を与えるため、インバータ104は伝搬遅延を表すだけで、信号路内に存在させる必要はない。臨界的な遅延状態を処理するために、フリップフロップ202の構成は伝搬遅延が著しく低減するように変更する。
図３はこのように変更されたフリップフロップ302を有する回路の構成図である。本例ではマスタ104/106/TG2内のインバータ104と106を両方ともノードm2とノードm1との間の帰還路内に挿入する。試験の結果は、フリップフロップ302の伝搬遅延はフリップフロップ202に対し約30％減少することを示した。フリップフロップ302のセットアップ時間及び伝搬遅延の和はフリップフロップ202に対し20％減少し、フリップフロップ102とほぼ同一であった。
図４は直列接続のフリップフロップ402及び404を具える回路400の構成図である。フリップフロップ402及び404はフリップフロップ302の拡張例であって、本例では、インバータ406及び408の入力端子をフリップフロップ402及び404のスレーブの出力端子にそれぞれ接続する。インバータ406はフリップフロップ404の入力端子Ｄに接続された出力端子を有する。フリップフロップ402及び404のマスタ及びスレーブは両方とも同一の構成を有する。例えば、フリップフロップ402はマスタの出力端子に接続されたバッファ204及びスレーブの出力端子に接続されたバッファ406を有する。フリップフロップ402のスレーブとフリップフロップ404のマスタとの間の結合部においてバッファ406はフリップフロップ402のマスタとスレーブとの間のバッファ204と同一の役割を果たす。従って、バッファ406はフリップフロップ406のマスタ内の縮退故障のIDDQ検出を可能にする。
フリップフロップの利得−帯域幅積は、フリップフロップが準安定状態からどのくらい速く回復するかの目安である。フリップフロップの利得−帯域幅積を向上させるために種々のパラメータ（例えば、しきい値電圧、トランジスタアスペクト比、基板ドーピング）を最適にすることができる。限定されたトランジスタサイズを有するフリップフロップの利得−帯域幅積は、回路の内部ノード及び外部ノードを充放電するRC時定数を低減することにより向上させることができる。これから、フリップフロップ302の準安定動作はフリップフロップ202の準安定動作より良好であることが期待される。転送ゲートの代わりにクロックドインバータの使用によるフリップフロップ及びラッチの準安定性の改善が報告されている。しかし、大きなトランジスタ数及び減少した最大トグル速度のためにこのような実現手段は論理設計者には受け入れられていない。更に、セットアップ時間とホールド時間との間の時間窓を準安定窓ということもできる。この窓内におけるデータの変化に対するフリップフロップの動作は不確定である。従って、この窓内のデータの変化は準安定を生じうる。この窓の幅は丈夫なフリップフロップの性能指数とすることができる。フリップフロップ202及び302は慣例のフリップフロップ102より相当短いセットアップ時間及びホールド時間を有するので、フリップフロップ202及び302は慣例のフリップフロップ102に比較して本質的に小さい準安定窓を有する。要するに、IDDQ試験可能なフリップフロップ302は高性能フリップフロップ構成に対する優れた代替構成を提供する。
図１〜３は少なくとも一つのフリップフロップ102、202及び302を具えるフリップフロップ100、200及び300をそれぞれ示す。集積ディジタル回路又はハイブリッド回路は代表的には数千個のフリップフロップを具える。図面を簡単にするために、単一のフリップフロップのみを詳細に示した。更に、図１〜４ではインバータを単に機能表現として示しているNANDゲート及びNORゲートのような他の反転論理ゲートを使用しうること勿論である。
【図１】
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【図２】
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【図３】
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【図４】
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