(57)【特許請求の範囲】
【請求項１】
基板上に絶縁膜を形成する工程と、該絶縁膜上に多結晶シリコンによりソース・ドレイン領域を形成する工程と、該ソース・ドレイン領域に接続するようにチャネル領域を形成する工程とを少なくとも有し、チャネル領域近傍にキャリア閉じ込め領域を有する半導体記憶素子で、該キャリア閉じ込め領域にキャリアを保持することにより、前記半導体記憶素子のしきい値を変化させて情報を記憶する半導体記憶素子の製造方法において、該チャネル領域の形成においては、ジシラン(Ｓi2Ｈ6)を用いた化学気相成長法により非晶質Ｓi膜を形成する工程と、該非晶質Ｓｉ膜を熱処理して多結晶Ｓｉ膜に変換する工程とを少なくとも含んでいることを特長とする半導体記憶素子の製造方法。
【請求項２】
基板上に絶縁膜を形成する工程と、該絶縁膜上に多結晶シリコンによりソース・ドレイン領域を形成する工程と、該ソース・ドレイン領域に接続するようにチャネル領域を形成する工程とを少なくとも有し、チャネル領域近傍にキャリア閉じ込め領域を有する半導体記憶素子で、該キャリア閉じ込め領域にキャリアを保持することにより、前記半導体記憶素子のしきい値を変化させて情報を記憶する半導体記憶素子の製造方法において、該チャネル領域の形成においては、ジシラン(Ｓi2Ｈ6)を用いた化学気相成長法により非晶質Ｓi膜を形成する工程と、該非晶質Ｓｉ膜表面の自然酸化膜を除去する工程と、該非晶質Ｓｉ膜を熱処理して多結晶Ｓｉ膜に変換する工程とを少なくとも含んでいることを特長とする半導体記憶素子の製造方法。
【請求項３】
基板上に絶縁膜を形成する工程と、該絶縁膜上に多結晶シリコンによりソース・ドレイン領域を形成する工程と、該ソース・ドレイン領域に接続するようにチャネル領域を形成する工程とを少なくとも有し、チャネル領域近傍にキャリア閉じ込め領域を有する半導体記憶素子で、該キャリア閉じ込め領域にキャリアを保持することにより、前記半導体記憶素子のしきい値を変化させて情報を記憶する半導体記憶素子の製造方法において、該チャネル領域の形成においては、ジシラン(Ｓi2Ｈ6)とゲルマン(ＧeＨ4)を用いた化学気相成長法により非晶質ＳiＧe混晶膜を形成する工程と、該非晶質ＳｉＧe混晶膜を熱処理して多結晶ＳｉＧe混晶膜に変換する工程とを少なくとも含んでいることを特長とする半導体記憶素子の製造方法。
【請求項４】
基板上に絶縁膜を形成する工程と、該絶縁膜上に多結晶シリコンによりソース・ドレイン領域を形成する工程と、該ソース・ドレイン領域に接続するようにチャネル領域を形成する工程とを少なくとも有し、チャネル領域近傍にキャリア閉じ込め領域を有する半導体記憶素子で、該キャリア閉じ込め領域にキャリアを保持することにより、前記半導体記憶素子のしきい値を変化させて情報を記憶する半導体記憶素子の製造方法において、該チャネル領域の形成においては、ジシラン(Ｓi2Ｈ6)とゲルマン(ＧeＨ4)を用いた化学気相成長法により非晶質ＳiＧe混晶膜を形成する工程と、該非晶質ＳｉＧe混晶膜表面の自然酸化膜を除去する工程と、上記非晶質ＳｉＧe混晶膜を熱処理して多結晶ＳｉＧe混晶膜に変換する工程とを少なくとも含んでいることを特長とする半導体記憶素子の製造方法。
【請求項５】
請求項１〜４記載の半導体記憶素子の製造方法において、非晶質Ｓｉ膜、又は非晶質ＳｉＧｅ混晶膜の形成温度が５００℃以下であることを特長とする半導体記憶素子の製造方法。
【請求項６】
請求項１記載の半導体記憶素子の製造方法において、非晶質Ｓｉ膜を多結晶Ｓｉ膜に変換する熱処理温度が８５０℃以上であることを特長とする半導体記憶素子の製造方法。
【請求項７】
請求項２及び４記載の半導体記憶素子の製造方法において、非晶質Ｓｉ膜、又は非晶質ＳｉＧｅ混晶膜を多結晶膜に変換する熱処理温度が７００℃以上であることを特長とする半導体記憶素子の製造方法。
【請求項８】
請求項７記載の半導体記憶素子の製造方法において、非晶質Ｓｉ膜、又は非晶質ＳｉＧｅ混晶膜を多結晶膜に変換する熱処理法として、短時間ランプ加熱法を用いることを特長とする半導体記憶素子の製造方法。
【請求項９】
請求項２、４及び８記載の半導体記憶素子の製造方法において、非晶質Ｓｉ膜、又は非晶質ＳｉＧｅ混晶膜を多結晶膜に変換する熱処理雰囲気中の酸素濃度が、１００ｐｐｍ以下であることを特長とする半導体記憶素子の製造方法。
【請求項１０】
請求項１〜４記載の半導体記憶素子の製造方法において、チャネル領域の形成においては平均膜厚が５ｎｍ以下の連続膜として形成することを特長とする半導体記憶素子の製造方法。
【請求項１１】
請求項３および４記載の半導体記憶素子の製造方法において、多結晶ＳｉＧｅ混晶膜形成は該膜中のＧｅ濃度が３０％以下となるように形成することを特長とする半導体記憶素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶素子、及び半導体記憶装置に関する。
【０００２】
【従来の技術】
電子１一つでも動作する単一電子素子は、究極の半導体素子として期待されており、多様な単一電子素子の研究が行なわれている。この中で、日立の矢野等が世界に先駆け、超薄膜多結晶Ｓｉトランジスタを用いた単一電子素子（単一電子メモリも含め）の室温動作に成功した（ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  １９９３，  ５４１  （１９９３））。この技術は、電流経路であるチャネルと電子を捕獲する記憶領域を、同じ多結晶Ｓｉ薄膜内に形成するところに特長がある。記憶領域に電子が捕獲されると、しきい電圧が変化することを利用し、情報の記憶を行なっている。電子１個の蓄積で１ビットの記憶を行えることが最大の利点である。以下、図を用いて矢野等が開発した単一電子素子の構造とその製造方法を説明する。
【０００３】
図１１〜１２に超薄膜多結晶Ｓｉトランジスタの平面図（ａ）、及びＡ−Ａ’断面図（ｂ）を示す。先ず最初に、単結晶Ｓｉ基板３０１を熱酸化して５００ｎｍのＳｉＯ２膜３０２を形成した後、減圧化学気相成長法（以下ＬＰ−ＣＶＤ法という）により、５０ｎｍのＳｉＯ２膜３０３を堆積する。続いて、モノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）を用いたＬＰ−ＣＶＤ法により、リンを含んだ多結晶Ｓｉ膜３０４を５０ｎｍ堆積した後、周知のリソグラフィー及びドライエッチング技術により、上記リンドープ多結晶Ｓｉ膜３０４を所望の形状に加工してソース３０４（ｂ）、ドレイン配線３０４（ａ）を形成する。ソース配線３０４（ｂ）は、隣接する単一電子素子の共通ソース線３０４（ｂ）として用いられている。
【０００４】
続いて、約５２０℃の温度でモノシランの熱分解を用いたＬＰ−ＣＶＤ法によりチャネル層３０５となる非晶質Ｓｉ膜を約３．５ｎｍ堆積した後、ＳｉＯ２膜３０６を約１０ｎｍ連続して堆積する。ここで、非晶質Ｓｉ膜はＳｉＯ２膜３０６を堆積する温度（７５０℃）において多結晶Ｓｉ膜３０５に変換される。上記ＳｉＯ２膜３０６は、ゲート絶縁膜の一部として作用するが、後にチャネル層３０５（ｂ）を加工する際の保護膜としての役割も担っている。
【０００５】
超薄膜多結晶Ｓｉをチャネル層とする単一電子素子の特性、すなわち、書き込み／消去後のしきい電圧の変動量、及び電荷保持時間は、上記チャネル多結晶Ｓｉ膜３０５（ｂ）の膜厚が薄いほど望ましく、具体的には５ｎｍ以下であることが好ましい。次に、電子線（ＥＢ）リソグラフィー及びドライエッチング法により、上記ＳｉＯ２膜３０６、及び超薄膜多結晶Ｓｉ膜３０５（ｂ）を所望の形状に加工してチャネル層３０５（ｂ）を形成する（図１１）。
【０００６】
次にＣＶＤ法により、ゲート絶縁膜３０８となる約３０ｎｍのＳｉＯ２膜３０８を堆積した後、リンを含んだ多結晶Ｓｉ膜３０９を約１００ｍ堆積する。最後に、リソグラフィー及びドライエッチング法により、上記リンドープ多結晶Ｓｉ膜３０９を所望の形状に加工してゲート電極配線３０９とする（図１２）。この後、ワード線、ソース線、データ線を形成し、ワード線とデータ線により単一電子素子の制御を行なう。
【０００７】
【発明が解決しようとする課題】
従来から、Ｓｉ半導体プロセスにおけるＳｉ膜の形成には、減圧化学気相成長法が用いられており、特にモノシラン（ＳｉＨ４）の熱分解による成膜が現在でも主流となっている。ＳｉＨ４を用いたＳｉ膜の成膜の長所は、高い量産性、優れた膜厚均一性、及び段差被覆性にある。単一電子素子のチャネルＳｉ膜の形成に関しても、これらの長所を活かしＳｉＨ４による堆積が行なわれてきた。しかし、これまでの検討により、ＳｉＨ４の熱分解による優れた膜厚均一性は、約１０ｎｍ以上の範囲であることが明らかとなった。すなわち、堆積初期の数ｎｍという限られた領域では、部分的に膜が形成されない領域や局所的に膜が厚くなる領域があり、均一な連続膜が得られない知見を得た。特に、局所的に厚くなった部分の膜厚は、そのほとんどが８ｎｍ以上の結晶粒である。これは、ＳｉＨ４によるＳｉ膜の堆積が、下地表面に形成された核を中心に成長する、いわいる表面反応律速による成長機構を示すためである。
【０００８】
図１０にその概要を示す。まず、基板表面に吸着したＳｉＨ４から水素原子が脱離し、Ｓｉの核が発生する（図（ａ））。このＳｉの核を中心にＳｉは成長すると共に、更に新しいＳｉの核が発生する。このような状態におけるＳｉ核の大きさは、大きいもので約８ｎｍ〜１０ｎｍ程度である（図（ｂ））。Ｓｉの核がある程度の密度になると、隣接する核がつながり連続膜に近くなる。但し、完全には連続膜になっていないため、場所により膜厚は大きく異なる（図（ｃ））。膜が完全に連続膜になると、膜の表面エネルギを下げようとする力が働き、Ｓｉ原子の移動（流動）が起こり、膜は平坦になる（図（ｄ））。堆積条件により若干の誤差はあるが、このときの膜厚が約８ｎｍ程度である。この現象は、堆積温度を低温化し、核生成密度を大きくすることで僅かな改善が見られるが、ＳｉＨ４の熱分解の下限温度に近い４８０℃程度でも完全に抑制することは難しい。
【０００９】
超薄膜多結晶Ｓｉを用いた単一電子素子の最大の課題は、チャネルＳｉ膜の膜厚制御であり、単一電子素子の電荷保持特性、書き込み／消去後のしきい電圧の変動量は、チャネル多結晶Ｓｉ膜の膜厚に大きく左右される。従って、従来の方法で作製した素子は、上記した電気特性のチップ間バラツキだけでなく、ビット間バラツキが大きいという問題があった。更に、チャネル膜が形成されない領域があるため、チャネル幅を微細化していくとチャネルの断線不良が多発する問題があった。
【００１０】
本発明の目的は、電荷保持特性が優れ、書き込み／消去後のしきい電圧の変動量のバラツキが小さい半導体記憶素子、及び半導体記憶装置を高い歩留まりで提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、チャネルＳｉ膜の形成にジシラン（Ｓｉ２Ｈ６）を用いることによって達成できる。具体的には、５００℃以下の温度で非晶質Ｓｉ膜を形成する工程と、該非晶質Ｓｉ膜を熱処理して、多結晶Ｓｉ膜に変換することによって、均一な連続膜を形成することが可能となる。また、Ｓｉ２Ｈ６に微量なゲルマン（ＧｅＨ４）を添加して、非晶質ＳｉＧｅ膜を形成する工程と、該非晶質ＳｉＧｅ膜を熱処理して、多結晶ＳｉＧｅ膜に変換することによっても、均一な連続膜を形成することができる。但し、Ｓｉ２Ｈ６を用いて形成した非晶質Ｓｉ膜は、ＳｉＨ４で形成した膜と結晶化温度が大きく異なる点で注意が必要となる。
【００１２】
一般に、Ｓｉ２Ｈ６は気相中で主にシリレン（ＳｉＨ２）とＳｉＨ４に分解すると解釈されている。ＳｉＨ２は未結合手があるため非常に活性で、下地表面に容易に吸着し多数のＳｉの核を生成する。このＳｉ核の面密度が、ＳｉＨ４単独で成長する場合に比べ桁違いに大きいため、堆積初期の膜であっても非常に平坦な連続膜を形成できる。
【００１３】
即ち、約１０ｎｍ以上の成膜においては量産性の面でＳｉＨ４が有利であるが、平均膜厚が５ｎｍ以下の極めて薄い連続膜を得るには、Ｓｉ２Ｈ６を用いた堆積が不可欠となる。
【００１４】
【発明の実施の形態】
（実施例１）
Ｓｉ  図１〜図４を用いて、本発明の第１の実施例の説明を行なう。先ず最初に、単結晶Ｓｉ基板１０１を熱酸化して５００ｎｍのＳｉＯ２膜１０２を形成した後、減圧化学気相成長法（以下ＬＰ−ＣＶＤ法という）により、５０ｎｍのＳｉ３Ｎ４膜１０３を堆積する。Ｓｉ３Ｎ４膜１０３の堆積には、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用い、温度７７０℃、圧力６０Ｐａの条件で堆積を行なった。続いて、モノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）を用いたＬＰ−ＣＶＤ法により、リン（Ｐ）を４×１０２０／ｃｍ３含んだ多結晶Ｓｉ膜１０４を５０ｎｍ堆積した後、周知のリソグラフィー及びドライエッチング技術により、上記リンドープ多結晶Ｓｉ膜１０４を所望の形状に加工してソース１０４（ｂ）、ドレイン配線１０４（ａ）を形成した。上記リンドープ多結晶Ｓｉ膜１０４の形成は、温度６３０℃、圧力５０Ｐａの条件で堆積を行なった。
【００１５】
次に、以下に示す２つの方法により、チャネルＳｉ膜を形成した。一方は、ＳｉＨ４を用いた従来の方法で、もう一方はＳｉ２Ｈ６を用いた方法である。何れも、ＬＰ−ＣＶＤ法により、平均膜厚が約３ｎｍの非晶質Ｓｉ膜１０５（ａ）を堆積した。ＳｉＨ４による堆積は、１５０ｃｃ／分のＳｉＨ４と同時にキャリアガスとして、２０００ｃｃ／分のＮ２を縦型反応炉に導入し、堆積温度４８０℃、圧力７５Ｐａの条件で堆積を行なった。一方Ｓｉ２Ｈ６による堆積は、１５０ｃｃ／分のＳｉ２Ｈ６と同時にキャリアガスとして、２０００ｃｃ／分のＮ２を縦型反応炉に導入し、堆積温度４２５℃、圧力７５Ｐａの条件で堆積を行なった（図２（ｂ））。この後、８５０℃の窒素雰囲気中で３０分の熱処理を行ない、上記非晶質Ｓｉ膜１０５（ａ）を多結晶Ｓｉ膜１０５（ｂ）に変化させた（図２（ｃ））。
【００１６】
ここで、ＳｉＨ４で形成した薄い非晶質Ｓｉ膜とＳｉ２Ｈ６で形成したそれの決定的な違いは、結晶化が起こる熱処理温度である。ＳｉＨ４で形成した非晶質Ｓｉ膜は、膜厚によらず約７００℃以上の熱処理により結晶化したが、Ｓｉ２Ｈ６で形成したそれは、約８５０℃以上の温度でなければ結晶化しなかった。厳密には、約８００℃程度から、結晶化が少しづつ起こり始めたが、完全に結晶化するには数時間という長い時間が必要であった。この現象は、非晶質Ｓｉ膜の平均膜厚が約８ｎｍ以下で、且つ膜表面に自然酸化膜を含む絶縁膜等が存在する場合に限られた。
【００１７】
一方、平均膜厚が８ｎｍ以下であっても、表面の自然酸化膜等を希フッ酸水溶液で除去し、非晶質Ｓｉ膜の酸化が起こらない雰囲気中で熱処理すれば、結晶化温度は約７００℃まで低温化された。これは、自然酸化膜を除去することで表面エネルギが低下するためである。従って、Ｓｉ２Ｈ６でチャネル非晶質Ｓｉ膜を形成する場合、プロセス温度の低温化を図るには、非晶質Ｓｉ膜表面の自然酸化膜等を除去し、酸化膜の形成されない方法で結晶化を図ることが重要となる。我々の検討では、結晶化中の酸素濃度が１００ｐｐｍ以下の雰囲気であれば、約７００℃の温度でも結晶化が可能であった。８５０℃以上の熱負荷でも問題の無いプロセスであれば、膜表面の自然酸化膜を特に除去することは無く、後工程で結晶化させることも可能である。
【００１８】
上記２つの方法で形成した約３ｎｍの多結晶Ｓｉ膜の断面を、電子顕微鏡で評価した。ＳｉＨ４で形成した膜は、局所的な膜厚増加領域や膜が形成されない領域が多数観察されたが、Ｓｉ２Ｈ６で形成した膜には、そのような領域は全く無く平坦な連続膜であった。
【００１９】
次に、チャネル多結晶Ｓｉ膜１０５（ｂ）を加工する際の保護膜となる５ｎｍのＳｉＯ２膜１０６をＬＰ−ＣＶＤ法により堆積する（図２（ｄ））。続いて、電子線（ＥＢ）リソグラフィー及びドライエッチング法により、レジスト１０７をマスクとして上記ＳｉＯ２膜１０６、及び超薄膜多結晶Ｓｉ膜１０５（ｂ）を所望の形状に加工してチャネル層１０５（ｂ）を形成した（図３）。本実施例では、上記チャネル層（ｂ）のチャネル幅を８０ｎｍとした。
【００２０】
次にＣＶＤ法により、ゲート絶縁膜１０８となる約２０ｎｍのＳｉＯ２膜１０８を堆積した後、リンを含んだ多結晶Ｓｉ膜１０９を約１００ｍ堆積した。続いて、リソグラフィー及びドライエッチング法により、上記リンドープ多結晶Ｓｉ膜１０９を所望の形状に加工してゲート電極配線１０９とした（図１）。最後に、ソース線、データ線及び、ワード線の形成を行ない、６４ビットの単一電子素子を作製した。
【００２１】
本実施例では、上記６４ビットの書き込み／消去動作を行ない、そのしきい電圧の測定を行なった。書き込み時、及び消去時のワード線電圧は、それぞれ１２Ｖと−１２Ｖである。また、ソース線とデータ線の電圧は０Ｖとした。チャネル多結晶Ｓｉ膜をＳｉＨ４で形成した試料は、チャネル電流が流れない測定不能のビットが多く、歩留まりは６２．５％であった。この原因を検証したところ、チャネル多結晶Ｓｉ膜の欠落が主原因であった。これに対し、Ｓｉ２Ｈ６で形成した試料では全ビットの動作を確認できた。
【００２２】
図４に、動作したビットのしきい電圧の分布を比較して示した。チャネル多結晶Ｓｉ膜をＳｉＨ４で形成した試料（図４（ａ））は、しきい電圧のバラツキが大きく、情報の判定が不可能なビットが多数あるのに対し、Ｓｉ２Ｈ６を適用した試料は、しきい電圧のバラツキが大幅に改善された（図４（ｂ））。具体的には、書き込み／消去後の平均しきい電圧に対して、±０．４Ｖ以内に全てのビットが納まっていた。また、同様に電荷保持時間のバラツキにおいても大幅な改善が見られた。
【００２３】
更に、上記した構造を用いて、チャネル非晶質Ｓｉ膜の形成条件依存性を調べた。ここでは、Ｓｉ２Ｈ６により平均膜厚１ｎｍ〜５ｎｍの非晶質Ｓｉ膜を、堆積温度４００℃〜５２０℃の範囲で形成し、上記した方法と同じ熱処理法により、多結晶Ｓｉ膜を形成した。この後、電子顕微鏡による多結晶Ｓｉ膜の断面観察、及び単一電子素子の電気的特性の評価を行なった。電子顕微鏡による観察では、何れの温度においても顕著な差は見られず、上記温度範囲においては、全て平坦な連続膜が得られた。一方、書き込み／消去後のしきい電圧のバラツキ、電荷保持時間のバラツキも同等の値であった。
【００２４】
堆積温度が５２０℃を超える範囲についても評価を行なったが、生成速度が非常に大きいため膜厚を制御することが困難であった。従って、膜厚制御性の面から、堆積温度は５２０℃以下であることが望ましく、更に段差被覆性の面から堆積温度は可能な限り低いことが好ましい。
【００２５】
（実施例２）
次に、チャネル層となる非晶質Ｓｉ膜の結晶化方法について検討した結果を示す。チャネル非晶質Ｓｉ膜の結晶化方法以外は、実施例１と同じ方法、構造である。なお、非晶質Ｓｉ膜の形成にはＳｉ２Ｈ６を用いた。
【００２６】
図５に、チャネル多結晶Ｓｉ膜の結晶化方法の異なる単一電子素子の、書き込み／消去後のしきい電圧の比較を示した。図５（ａ）は縦型拡散炉で結晶化を行なったもの、図５（ｂ）はランプ加熱による短時間アニール法（ＲＴＡ）で結晶化を行なったものである。熱処理条件は、それぞれ窒素雰囲気による７５０℃、３０分と８５０℃、１分である。ランプ加熱によるＳｉ基板の昇温速度（ランプレート）は、４０℃／秒とした。何れも、熱処理前に非晶質Ｓｉ膜表面の自然酸化膜を除去し、熱処理雰囲気の酸素、水分濃度を約４０ｐｐｍとした。
【００２７】
図に示したように、チャネル多結晶Ｓｉ膜が同じ膜厚であるにも関わらず、ＲＴＡで結晶化を行なった方が、書き込み／消去後のしきい電圧の変動量が大きく、更にそのバラツキも僅かに小さくなった。電子顕微鏡でチャネル多結晶Ｓｉ膜を観察したところ、膜厚は両試料ともほぼ同じであったが、ＲＴＡによる試料の粒径は３〜５ｎｍ程度、縦型拡散炉による試料のそれは、３〜８ｎｍ程度であった。すなわち、短時間高温熱処理を行なった方が粒径が小さく、大きさのそろった結晶粒が得られた。
【００２８】
更にＲＴＡによる結晶化について、結晶化温度を７００℃〜１０００℃、ランプレートを１０℃／秒〜７０℃／秒、また熱処理時間を２０秒〜１２０秒の範囲で検討を行なった。ここでは、非晶質Ｓｉ膜表面の自然酸化膜の影響を調べるため、熱処理前に自然酸化膜を除去しない試料も準備した。この後、電子顕微鏡による結晶性の評価、及び単一電子素子の電気特性評価を行なった。
【００２９】
電子顕微鏡による観察の結果、自然酸化膜のある状態で熱処理を行なった試料は、ほとんどが結晶化していなかった。僅かに、１０００℃、３０秒を超える熱処理を行なった試料だけが、部分的に結晶化していた。一方、自然酸化膜を除去した試料は、全て結晶化が進んでいた。また、結晶化温度が高く、ランプレートが大きいほど、大きさの揃った小さい結晶粒が得られた。
【００３０】
図５（ｃ）に９５０℃、３０秒、ランプレート６０℃／秒の熱処理を行なった試料の、書き込み／消去後のしきい電圧の分布を示した。書き込み／消去に伴う、しきい電圧の変動量が大きく、そのバラツキが小さいことが分かる。従って、書き込み／消去後のしきい電圧の変動量を大きくする上では、結晶粒が小さく、その大きさが揃う、短時間の高温熱処理が有効である。
【００３１】
（実施例３）
次に、図６〜図９を用いて、本発明の第３の実施例の説明を行なう。実施例１と同様の方法により、単結晶Ｓｉ基板２０１上に５００ｎｍのＳｉＯ２膜２０２、及び５０ｎｍのＳｉ３Ｎ４膜２０３を形成した。続いて、モノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）を用いたＬＰ−ＣＶＤ法により、リン（Ｐ）を４×１０２０／ｃｍ３含んだ多結晶Ｓｉ膜２０４を５０ｎｍ堆積した後、周知のリソグラフィー及びドライエッチング技術により、上記リンドープ多結晶Ｓｉ膜２０４を所望の形状に加工して共通ソース２０４（ｂ）線、ドレイン配線２０４（ａ）を形成した。上記リンドープ多結晶Ｓｉ膜２０４の形成は、温度６３０℃、圧力５０Ｐａの条件で堆積を行なった。
【００３２】
次に、Ｓｉ２Ｈ６とゲルマン（ＧｅＨ４）を用いたＬＰ−ＣＶＤ法によりチャネル層２０５となる非晶質ＳｉＧｅ膜２０５（ａ）を約３．５ｎｍ堆積した。上記非晶質ＳｉＧｅ膜２０５（ａ）の形成には、１５０ｃｃ／分のＳｉ２Ｈ６と５０ｃｃ／分のＧｅＨ４、更にキャリアガスとして２０００ｃｃ／分のＮ２を縦型反応炉に導入し、堆積温度４２０℃、圧力１１０Ｐａの条件で堆積を行なった（図６（ｂ））。この後、８００℃の窒素雰囲気中で６０分の熱処理を行ない、上記非晶質ＳｉＧｅ膜２０５（ａ）を多結晶ＳｉＧｅ膜２０５（ｂ）に変化させた（図６（ｃ））。多結晶ＳｉＧｅ膜中２０５（ｂ）のＧｅの濃度は、Ｓｉ２Ｈ６とＧｅＨ４の流量比により制御できる。本実施例で形成した多結晶ＳｉＧｅ膜２０５（ｂ）のＧｅの濃度は約１８％であった。
【００３３】
自然酸化膜が膜表面に存在するＳｉ２Ｈ６で形成した非晶質Ｓｉ膜は、８００℃、３０分程度の熱処理では、完全に結晶化が終了していなかった。しかし、Ｇｅを僅かに添加することで、結晶化温度は７５０℃程度に低温化された。また、Ｓｉ２Ｈ６で形成した非晶質Ｓｉ膜と同様に、自然酸化膜を除去することで、７００℃程度でも結晶化は進むことを確認した。
【００３４】
本発明のような、多結晶Ｓｉ膜や多結晶ＳｉＧｅ膜をチャネル層とする単一電子素子においては、結晶粒の粒径、及びその膜厚の不均一性による量子閉じ込め効果を利用して電荷の保持を行なっている。従って、微視的な結晶粒の粒径及びその膜厚は、ある程度の不均一性が必要となる。ＳｉＧｅの混晶膜は、Ｇｅの濃度が微視的に不均一に存在する。すなわち、同じ大きさの粒径、膜厚であっても、Ｇｅ濃度のゆらぎにより、量子閉じ込め効果が異なることになる。これは、ＳｉＧｅ膜中のＧｅの含有量により、量子準位が変化するためである。従って、Ｇｅ濃度の微視的な不均一性は、粒径や膜厚の不均一性と同様の効果があり、書き込み／消去後のしきい電圧の変動量を大きくすることができる。しかし、ＧｅＨ４の分圧を大きくし過ぎると、連続膜が得られないようになる。我々の検討では、Ｇｅの含有量が約３０％以下の領域で、良好な結果が得られた。
【００３５】
次に、チャネル層２０５（ｂ）を加工する際の保護膜となる５ｎｍのＳｉＯ２膜２０６をＬＰ−ＣＶＤ法により堆積した（図６（ｃ））。本実施例では、このＳｉＯ２保護膜２０６を堆積する前にチャネル膜の結晶化を行なったが、後工程で結晶化させてもよい。次に、電子線（ＥＢ）リソグラフィー及びドライエッチング法により、上記ＳｉＯ２膜２０６及び超薄膜多結晶ＳｉＧｅ膜２０５（ｂ）を所望の形状に加工してチャネル層２０５（ｂ）を形成した（図７）。本実施例でも、上記チャネル層（ｂ）のチャネル幅を８０ｎｍとした。
【００３６】
次にＣＶＤ法により、ゲート絶縁膜２０８となる約２０ｎｍのＳｉＯ２膜２０８を堆積した後、リンを含んだ多結晶Ｓｉ膜２０９を約１００ｍ堆積した。続いて、リソグラフィー及びドライエッチング法により、上記リンドープ多結晶Ｓｉ膜２０９を所望の形状に加工してゲート電極配線２０９とした（図８）。最後に、ソース線、データ線及び、ワード線の形成を行ない単一電子素子の作製を終了した。
【００３７】
本実施例においても、上記単一電子素子を６４ビット作製し、全ビットの書き込み／消去後のしきい電圧の測定を行なった。図９にチャネル膜をＳｉ２Ｈ６で作製した試料（実施例１で記載した試料）とＳｉ２Ｈ６とＧｅＨ４で作製した試料の比較を示した。本図より、チャネル多結晶Ｓｉ膜の形成にＳｉ２Ｈ６とＧｅＨ４を適用した場合、しきい電圧のバラツキが大幅に改善され、書き込み前後の平均しきい電圧に対して、±０．４Ｖ以内に全てのビットが納まっていることが分かる。また、同様に電荷保持時間のバラツキにおいても大幅な改善が見られた。
【００３８】
【発明の効果】
本発明によれば、しきい電圧や電荷保持時間のバラツキの小さい半導体記憶素子、及び半導体記憶装置を高い歩留まりで提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図と断面図。
【図２】本発明の第１の実施例を示す平面図と断面図。
【図３】本発明の第１の実施例を示す平面図と断面図。
【図４】書き込み／消去後のしきい電圧分布の比較。（ａ）はＳｉＨ４で堆積したもの、（ｂ）はＳｉ２Ｈ６によるもの。
【図５】本発明の第２の実施例で作製した単一電子素子の、しきい電圧分布の比較。（ａ）は縦型拡散炉、（ｂ）、（ｃ）はＲＴＡで熱処理した試料。
【図６】本発明の第３の実施例を示す平面図と断面図。
【図７】本発明の第３の実施例を示す平面図と断面図。
【図８】本発明の第３の実施例を示す平面図と断面図。
【図９】書き込み／消去後のしきい電圧分布の比較。（ａ）は多結晶Ｓｉ膜、（ｂ）は多結晶ＳｉＧｅ膜。
【図１０】ＳｉＨ４によるＳｉ膜の成長を示す概要図。
【図１１】従来方法を示す平面図と断面図。
【図１２】従来方法を示す平面図と断面図。
【符号の説明】
１０１，２０１−−−−−−−−−−単結晶Ｓｉ基板、      １０２，２０２−−−−−−−−−−−−−熱酸化膜
１０３，２０３−−−−−−−−−−ＣＶＤ−Ｓｉ３Ｎ４膜、    １０４（ａ），２０４（ａ）−−−−−−−ドレイン配線
１０４（ｂ），２０４（ｂ）−−−−ソース配線、          １０５（ａ）−−−−−−−−−−−−−−非晶質Ｓｉ膜
１０５（ｂ）−−−−−−−−−−−チャネル多結晶Ｓｉ膜  ２０５（ａ）−−−−−−−−−−−−−−非晶質ＳｉＧｅ膜
２０５（ｂ）−−−−−−−−−−−チャネル多結晶ＳｉＧｅ膜
２０６−−−−−−−−−−−−−−ＣＶＤ−ＳｉＯ２膜（保護膜）
２０７−−−−−−−−−−−−−−レジストマスク
２０８−−−−−−−−−−−−−−ＣＶＤ−ＳｉＯ２膜（保護膜）
２０９−−−−−−−−−−−−−−ゲート電極配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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