(57)【特許請求の範囲】
【請求項１】
基板の一主面上に半導体膜を積層する第１の工程と、前記半導体膜上に該半導体膜に接して第１の酸化シリコン膜からなるゲート絶縁膜を積層し、該ゲート絶縁膜上にゲート電極を形成する第２の工程と、前記ゲート絶縁膜上に前記ゲート電極を被って層間絶縁膜を積層する第３の工程と、前記ゲート絶縁膜及び前記層間絶縁膜をフッ酸系のエッチング液でエッチングして貫通することで前記半導体膜に達するコンタクトホールを形成する第４の工程と、前記コンタクトホールを通して前記半導体膜に接続される電極を形成する第５の工程と、を有し、前記第３の工程は、前記半導体膜に接して積層した第１の酸化シリコン膜上に、窒化シリコン膜と、第２及び第３の酸化シリコン膜とを、第２の酸化シリコン膜、窒化シリコン膜及び第３の酸化シリコン膜の順に順次積層した前記層間絶縁膜を形成し、前記第４の工程は、前記ゲート絶縁膜及び前記層間絶縁膜を該層間絶縁膜の表面から前記半導体膜に達するまで連続して等方的にエッチングして、前記窒化シリコン膜が上層側に向かって広がるテーパー形状であるコンタクトホールを形成するとともに、前記第２及び第３の酸化シリコン膜は前記窒化シリコン膜よりもフッ酸系のエッチング液に対するエッチングレートの速い酸化シリコン膜からなっており、前記フッ酸系のエッチング液を用いたエッチングによって形成された前記コンタクトホールの広さは、前記第２の酸化シリコン膜部分と前記窒化シリコン膜部分とで差を小さくすることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記層間絶縁膜を前記半導体膜と共に加熱して前記層間絶縁膜に含まれる水素イオンを前記半導体膜内に導入する工程を前記第３の工程以降であって前記第５工程よりも前に有することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
基板の一主面上にゲート電極を形成する第１の工程と、前記基板上に前記ゲート電極を被ってゲート絶縁膜を積層し、このゲート絶縁膜上に半導体膜を積層する第２の工程と、前記半導体膜上に層間絶縁膜を積層する第３の工程と、前記層間絶縁膜をフッ酸系のエッチング液でエッチングして貫通することで前記半導体膜に達するコンタクトホールを形成する第４の工程と、前記コンタクトホールを通して前記半導体膜に接続される電極を形成する第５の工程と、を有し、前記第３の工程は、前記半導体膜上に、窒化シリコン膜と、該窒化シリコン膜よりもフッ酸系のエッチング液に対するエッチングレートの速い第２及び第３の酸化シリコン膜とを、第２の酸化シリコン膜、窒化シリコン膜及び第３の酸化シリコン膜の順に順次積層した前記層間絶縁膜を形成し、該層間絶縁膜を構成する前記第２の酸化シリコン膜は前記半導体膜上に接して積層されており、前記第４の工程は、前記層間絶縁膜を表面から前記半導体膜に達するまで連続して等方的にエッチングして、前記窒化シリコン膜が上層側に向かって広がるテーパー形状であるコンタクトホールを形成するともに、前記フッ酸系のエッチング液を用いたエッチングによって形成された前記コンタクトホールの広さは、前記第２の酸化シリコン膜部分と前記窒化シリコン膜部分とで差を小さくすることを特徴とする薄膜トランジスタの製造方法。
【請求項４】
前記層間絶縁膜を前記半導体膜と共に加熱して前記層間絶縁膜に含まれる水素イオンを前記半導体膜内に導入する工程を前記第３の工程以降であって前記第５工程よりも前に有することを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス方式の表示パネルの画素表示用スイッチング素子に適した薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
図７は、ボトムゲート型の薄膜トランジスタの構造を示す断面図である。
絶縁性の透明基板１の表面に、タングステンやクロム等の高融点金属からなるゲート電極２が配置される。このゲート電極２は、両端部が透明基板１側で広くなるテーパー形状を成す。ゲート電極２が配置された透明基板１上には、窒化シリコン膜３を介して酸化シリコン膜４が積層される。窒化シリコン膜３は、透明基板１に含まれる不純物が後述する活性領域に浸入するのを阻止し、酸化シリコン膜４は、ゲート絶縁膜として働く。酸化シリコン膜４上には、ゲート電極２を横断して多結晶シリコン膜５が積層される。この多結晶シリコン膜５が、薄膜トランジスタの活性領域となる。
【０００３】
多結晶シリコン膜５上には、酸化シリコン等の絶縁材料からなるストッパ６が配置される。このストッパ６に被われた多結晶シリコン膜５がチャネル領域５ｃとなり、その他の多結晶シリコン膜５がソース領域５ｓ及びドレイン領域５ｄとなる。ストッパ６が形成された多結晶シリコン膜５上には、酸化シリコン膜７及び窒化シリコン膜８が積層される。この酸化シリコン膜７及び窒化シリコン膜８は、ソース領域５ｓ及びドレイン領域５ｄを含む多結晶シリコン膜５を保護する層間絶縁膜となる。
【０００４】
ソース領域５ｓ及びドレイン領域５ｄ上の酸化シリコン膜７及び窒化シリコン膜８の所定箇所には、コンタクトホール９が形成される。このコンタクトホール９部分に、ソース領域５ｓ及びドレイン領域５ｄに接続されるソース電極１０ｓ及びドレイン電極１０ｄが配置される。ソース電極１０ｓ及びドレイン電極１０ｄが配置された窒化シリコン膜８上には、可視光に対して透明なアクリル樹脂層１１が積層される。このアクリル樹脂層１１は、ゲート電極２やストッパ６により生じる凹凸を埋めて表面を平坦化する。
【０００５】
ソース電極１０ｓ上のアクリル樹脂層１１には、コンタクトホール１２が形成される。そして、このコンタクトホール１２を通してソース電極１０ｓに接続されるＩＴＯ（酸化インジウムすず）等からなる透明電極１３が、アクリル樹脂層１１上に広がるように配置される。この透明電極１３が、液晶表示パネルの表示電極を構成する。
【０００６】
以上の薄膜トランジスタは、表示電極と共に透明基板１上に複数個が行列配置され、ゲート電極２に印加される走査制御信号に応答して、ドレイン電極１０ｄに供給される映像情報を表示電極にそれぞれ印加する。
ところで、多結晶シリコン膜５は、薄膜トランジスタの活性領域として機能するように、結晶粒径が十分な大きさに形成される。多結晶シリコン膜５の結晶粒径を大きく形成する方法としては、エキシマレーザーを用いたレーザーアニール法が知られている。このレーザーアニール法は、ゲート絶縁膜となる酸化シリコン膜４上に非晶質状態のシリコンを積層し、先ず、低温の熱処理によって非晶質シリコン膜に含まれる水素を膜外へ排出した後、そのシリコンにエキシマレーザーを照射してシリコンを一旦融解させることにより、シリコンを結晶化させるものである。このようなレーザーアニール法を用いれば、透明基板１上で高温となる部分が局所的であるため、透明基板１として融点の低いガラス基板を採用できるようになる。
【０００７】
【発明が解決しようとする課題】
レーザーアニール法によって結晶化された多結晶シリコン膜５は、結晶欠陥が多いため、膜内を移動する電子が捕捉され易く、トランジスタの活性領域とするには好ましくない。そこで、一旦形成した多結晶シリコン膜５上に、水素イオンを多量に含む絶縁膜を形成し、その絶縁膜と共に熱処理することによって結晶欠陥を水素イオンで埋めるようにしている。
【０００８】
水素イオンを多量に含む絶縁膜としては、窒化シリコン膜が知られている。プラズマＣＶＤ法により成膜された窒化シリコン膜の水素イオン濃度は、通常１０^22／ｃｍ^3（^はべき乗を表す）程度であり、同じプラズマＣＶＤ法により形成された酸化シリコン膜の水素イオン濃度（１０^20／ｃｍ^3）と比較して２桁程度多くなっている。このような窒化シリコン膜は、活性領域上に直接形成すると、トランジスタ特性を劣化させるため、活性領域と窒化シリコン膜との間には、図７に示すように、酸化シリコン膜が形成される。
【０００９】
しかしながら、酸化シリコン膜７上に窒化シリコン膜８を重ねた層間絶縁膜においては、フッ酸系のエッチング液を用いたエッチングによるコンタクトホール９の形成の際、エッチングレートの差によってコンタクトホール９が底面側で広くなるという問題が生じる。即ち、フッ酸系のエッチング液に対する酸化シリコン膜７のエッチングレートが、窒化シリコン膜８に比べて速いため、コンタクトホール９は、図８に示すように、酸化シリコン膜７部分で窒化シリコン膜８部分よりも広くなる。従って、そのコンタクトホール９部分に形成されるソース電極１０ｓあるいはドレイン電極１０ｄの断線が生じ易くなり、コンタクト不良を招くことになる。
【００１０】
そこで、本発明は、層間絶縁膜に形成するコンタクトホールの形状を改善することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の薄膜トランジスタの製造方法は、基板の一主面上に半導体膜を積層する第１の工程と、前記半導体膜上に該半導体膜に接して第１の酸化シリコン膜からなるゲート絶縁膜を積層し、該ゲート絶縁膜上にゲート電極を形成する第２の工程と、前記ゲート絶縁膜上に前記ゲート電極を被って層間絶縁膜を積層する第３の工程と、前記ゲート絶縁膜及び前記層間絶縁膜をフッ酸系のエッチング液でエッチングして貫通することで前記半導体膜に達するコンタクトホールを形成する第４の工程と、前記コンタクトホールを通して前記半導体膜に接続される電極を形成する第５の工程と、を有し、前記第３の工程は、前記半導体膜に接して積層した第１の酸化シリコン膜上に、窒化シリコン膜と、第２及び第３の酸化シリコン膜とを、第２の酸化シリコン膜、窒化シリコン膜及び第３の酸化シリコン膜の順に順次積層した前記層間絶縁膜を形成し、前記第４の工程は、前記ゲート絶縁膜及び前記層間絶縁膜を該層間絶縁膜の表面から前記半導体膜に達するまで連続して等方的にエッチングして、前記窒化シリコン膜が上層側に向かって広がるテーパー形状であるコンタクトホールを形成するとともに、前記第２及び第３の酸化シリコン膜は前記窒化シリコン膜よりもフッ酸系のエッチング液に対するエッチングレートの速い酸化シリコン膜からなっており、前記フッ酸系のエッチング液を用いたエッチングによって形成された前記コンタクトホールの広さは、前記第２の酸化シリコン膜部分と前記窒化シリコン膜部分とで差を小さくすることを特徴としている。
【００１４】
また、基板の一主面上にゲート電極を形成する第１の工程と、前記基板上に前記ゲート電極を被ってゲート絶縁膜を積層し、このゲート絶縁膜上に半導体膜を積層する第２の工程と、前記半導体膜上に層間絶縁膜を積層する第３の工程と、前記層間絶縁膜をフッ酸系のエッチング液でエッチングして貫通することで前記半導体膜に達するコンタクトホールを形成する第４の工程と、前記コンタクトホールを通して前記半導体膜に接続される電極を形成する第５の工程と、を有し、前記第３の工程は、前記半導体膜上に、窒化シリコン膜と、該窒化シリコン膜よりもフッ酸系のエッチング液に対するエッチングレートの速い第２及び第３の酸化シリコン膜とを、第２の酸化シリコン膜、窒化シリコン膜及び第３の酸化シリコン膜の順に順次積層した前記層間絶縁膜を形成し、該層間絶縁膜を構成する前記第２の酸化シリコン膜は前記半導体膜上に接して積層されており、前記第４の工程は、前記層間絶縁膜を表面から前記半導体膜に達するまで連続して等方的にエッチングして、前記窒化シリコン膜が上層側に向かって広がるテーパー形状であるコンタクトホールを形成するともに、前記フッ酸系のエッチング液を用いたエッチングによって形成された前記コンタクトホールの広さは、前記第２の酸化シリコン膜部分と前記窒化シリコン膜部分とで差を小さくすることを特徴としている。
【００１５】
本発明によれば、コンタクトホールを形成するエッチングの際、最上層に窒化シリコン膜に比べてエッチングレートの速い酸化シリコン膜があるため、上層側からのエッチングが支配的となる。このため、窒化シリコン膜自体の形状が上層側に向かって広がるテーパー形状となり、電極形成においてステップカバレージの良好なコンタクトホールが形成される。
【００１６】
【発明の実施の形態】
図１は、本発明の薄膜トランジスタの第１の実施形態を示す断面図である。この図において、透明基板２１、ゲート電極２２、窒化シリコン膜２３、酸化シリコン膜２４及び多結晶シリコン膜２５は、図７に示す薄膜トランジスタの透明基板１、ゲート電極２、窒化シリコン膜３、酸化シリコン膜４及び多結晶シリコン膜５と同一である。
【００１７】
透明基板２１の表面にゲート電極２２が配置され、このゲート電極２２を被って、ゲート絶縁膜としての窒化シリコン膜２３及び酸化シリコン膜２４が積層される。そして、酸化シリコン膜２４上に、活性領域となる半導体膜としての多結晶シリコン膜２５が積層される。
多結晶シリコン膜２５上には、酸化シリコンからなるストッパ２６が配置される。このストッパ２６に被われた多結晶シリコン膜２５がチャネル領域２５ｃとなり、その他の多結晶シリコン膜２５がソース領域２５ｓ及びドレイン領域２５ｄとなる。ストッパ２６が形成された多結晶シリコン膜２５上には、多結晶シリコン膜２５と接しても悪影響の少ない酸化シリコン膜２７が積層される。そして、その酸化シリコン膜２７上に、酸化シリコン膜２７よりも多量の水素イオンを含み、水素イオンの主な供給源となる窒化シリコン膜２８が積層される。さらに、窒化シリコン膜２８上に、酸化シリコン膜２９が積層される。これらの酸化シリコン膜２７、窒化シリコン膜２８及び酸化シリコン膜２９により、多結晶シリコン膜２５を保護する層間絶縁膜が形成される。
【００１８】
酸化シリコン膜２７、窒化シリコン膜２８及び酸化シリコン膜２９の３層からなる層間絶縁膜には、多結晶シリコン膜２５に達するコンタクトホール３０が設けられる。そして、このコンタクトホール３０部分に、ソース領域２５ｓ及びドレイン領域２５ｄに接続されるソース電極３１ｓ及びドレイン電極３１ｄが配置される。また、層間絶縁膜上には、ソース電極３１ｓ及びドレイン電極３１ｄを被って表面を平坦にするアクリル樹脂層３２が積層される。さらに、アクリル樹脂層３２にソース電極３１ｓに達するコンタクトホール３３が設けられ、ソース電極３１ｓに接続される透明電極３４が、アクリル樹脂層３２上に広がるように配置される。このソース電極３１ｓ、ドレイン電極３１ｄ及び透明電極３４は、図７に示す薄膜トランジスタのソース電極１０ｓ、ドレイン電極１０ｄ及び透明電極１３と同一である。
【００１９】
以上の薄膜トランジスタにおいては、層間絶縁膜が、窒化シリコン膜２８と、この窒化シリコン膜２８よりもフッ酸系のエッチング液に対するエッチングレートの速い酸化シリコン膜２７、２９により形成されている。このため、フッ酸系のエッチング液を用いたエッチングによってコンタクトホール３０を形成した場合、コンタクトホール３０の広さは、図２に示すように、酸化シリコン膜２７部分と窒化シリコン膜２８部分とで差が小さくなる。従って、コンタクトホール３０を通して形成されるソース電極３１ｓあるいはドレイン電極３１ｄのコンタクト不良を防止できる。
【００２０】
図３は、本発明の薄膜トランジスタの第２の実施形態を示す断面図である。この図においては、トップゲート型を示している。
絶縁性の透明基板４１の表面に、窒化シリコン膜４２及び酸化シリコン膜４３が積層される。窒化シリコン膜４２は、透明基板４１に含まれるナトリウム等の不純物イオンの析出を防止し、酸化シリコン膜４３は、活性領域となる多結晶シリコン膜４４の積層を可能にする。酸化シリコン膜４３上の所定の領域に、薄膜トランジスタの活性領域となる半導体膜としての多結晶シリコン膜４４が積層される。
【００２１】
多結晶シリコン膜４４が積層された酸化シリコン膜４３上に、ゲート絶縁膜となる酸化シリコン膜４５が積層される。そして、酸化シリコン膜４５上に、タングステンやクロム等の高融点金属からなるゲート電極４６が配置される。このゲート電極４６は、多結晶シリコン膜４４の延在する方向に交差して配置される。このゲート電極４６に被われた多結晶シリコン膜４４がチャネル領域４４ｃとなり、その他の多結晶シリコン膜４４がソース領域４４ｓ及びドレイン領域４４ｄとなる。
【００２２】
ゲート電極４６が配置された酸化シリコン膜４５上に、酸化シリコン膜４７が積層される。そして、酸化シリコン膜４７上に窒化シリコン膜４８が積層され、さらに、窒化シリコン膜４８上に酸化シリコン膜４９が積層される。この酸化シリコン膜４７、窒化シリコン膜４８及び酸化シリコン膜４９により、多結晶シリコン膜４４を保護する層間絶縁膜が形成される。
【００２３】
層間絶縁膜には、多結晶シリコン膜４４に達するコンタクトホール５０が設けられ、ソース領域４５ｓ及びドレイン領域４５ｄに接続されるソース電極５１ｓ及びドレイン電極５１ｄが配置される。そして、層間絶縁膜上に、ソース電極５１ｓ及びドレイン電極５１ｄを被って表面を平坦にするアクリル樹脂層５２が積層される。さらに、アクリル樹脂層５２にソース電極５１ｓに達するコンタクトホール５３が設けられ、ソース電極５１ｓに接続される透明電極５４が、アクリル樹脂層５２上に広がるように配置される。このソース電極５１ｓ、ドレイン電極５１ｄ及び透明電極５４は、ボトムゲート型の場合と同一である。
【００２４】
以上の薄膜トランジスタにおいても、フッ酸系のエッチング液を用いたエッチングによってコンタクトホール５０を形成した場合、コンタクトホール５０の広さは、トップゲート型の場合（図２）と同様に、酸化シリコン膜４７部分と窒化シリコン膜４８部分とで差が小さくなる。
図４（ａ）〜（ｃ）及び図５（ｄ）〜（ｆ）は、第１の実施形態に係る薄膜トランジスタの製造方法を説明する工程別の断面図である。これらの図においては、図１と同一部分を示している。
（ａ）第１工程
絶縁性の透明基板２１上に、クロムやモリブデン等の高融点金属をスパッタ法により１０００Åの膜厚に積層し、高融点金属膜３５を形成する。この高融点金属膜３５を所定の形状にパターニングし、ゲート電極２２を形成する。このパターニング処理では、テーパーエッチングによって、ゲート電極２２の両端部が透明基板２１側で広くなるようなテーパー形状に形成される。
（ｂ）第２工程
透明基板２１上に、プラズマＣＶＤ法により窒化シリコンを５００Å以上の膜厚に積層し、連続して、酸化シリコンを１３００Å以上の膜厚に積層する。これにより、透明基板２１からの不純物イオンの析出を阻止する窒化シリコン膜２３及びゲート絶縁膜となる酸化シリコン膜２４が形成される。そして、酸化シリコン膜２３上に、同じくプラズマＣＶＤ法によりシリコンを４００Åの膜厚に積層し、非晶質のシリコン膜２５'を形成する。そして、４３０℃程度で１時間以上熱処理してシリコン膜２５'中の水素を膜外へ排出し、水素濃度を１％以下にした後、エキシマレーザーをシリコン膜２５'に照射し、非晶質状態のシリコンが融解するまで加熱する。これにより、シリコンが結晶化し、多結晶シリコン膜２５となる。
（ｃ）第３工程
多結晶シリコン膜２５上に酸化シリコンを１０００Åの膜厚に積層し、酸化シリコン膜３５を形成する。そして、この酸化シリコン膜３５をゲート電極２２の形状に合わせてパターニングし、ゲート電極２２に重なるストッパ２６を形成する。このストッパ２６の形成においては、酸化シリコン膜３５を被ってレジスト層を形成し、そのレジスト層を透明基板側からゲート電極２２をマスクとして露光することにより、マスクずれをなくすことができる。
（ｄ）第４工程
ストッパ２６が形成された多結晶シリコン膜２５に対し、形成すべきトランジスタのタイプに対応するＰ型あるいはＮ型のイオンを注入する。即ち、Ｐチャネル型のトランジスタを形成する場合には、ボロン等のＰ型イオンを注入し、Ｎチャネル型のトランジスタを形成する場合には、リン等のＮ型イオンを注入する。この注入により、ストッパ２６で被われた領域を除いて多結晶シリコン膜２５にＰ型あるいはＮ型の導電性を示す領域が形成される。これらの領域が、ストッパ２６の両側でソース領域２５ｓ及びドレイン領域２５ｄとなる。
（ｅ）第５工程
ソース領域２５ｓ及びドレイン領域２５ｄが形成された多結晶シリコン膜２５にエキシマレーザーを照射し、シリコンが融解しない程度に加熱する。これにより、ソース領域２５ｓ及びドレイン領域２５ｄ内の不純物イオンが活性化される。そして、ストッパ２６（ゲート電極２２）の両側に所定の幅を残して多結晶シリコン膜２５を島状にパターニングし、トランジスタを分離独立させる。
（ｆ）第６工程
多結晶シリコン膜２５上にプラズマＣＶＤ法により酸化シリコンを１０００Åの膜厚に積層し、連続して、窒化シリコンを３０００Åの膜厚、酸化シリコンを５００Åの膜厚に順次積層する。これにより、酸化シリコン膜２７、窒化シリコン膜２８及び酸化シリコン層２９の３層からなる層間絶縁膜が形成される。
【００２５】
層間絶縁膜を形成した後、窒素雰囲気中で加熱し、窒化シリコン膜２８内に含まれる水素イオンを多結晶シリコン膜２５へ導入する。この加熱処理の温度は、水素イオンの移動が十分であり、透明基板２１が損傷を受けない範囲とする必要があり、３５０〜４５０℃の範囲が適当である。窒化シリコン膜２８内に含まれる水素イオンは、窒化シリコン膜２８の膜厚に応じて薄く形成された酸化シリコン膜２７を通して多結晶シリコン膜２５へ導入されるため、多結晶シリコン膜２５で必要な量が確実に供給される。これにより、多結晶シリコン膜２５内の結晶欠陥が水素イオンで埋められる。
【００２６】
水素イオンによる多結晶シリコン膜２５内の結晶欠陥の補充が完了した後には、ソース領域２５ｓ及びドレイン領域２５ｄに対応して、層間絶縁膜を貫通するコンタクトホール３０を形成し、このコンタクトホール３０部分に、アルミニウム等の金属からなるソース電極３１ｓ及びドレイン電極３１ｄを形成する。このソース電極３１ｓ及びドレイン電極３１ｄの形成は、例えば、コンタクトホール３０が形成された層間絶縁膜上にスパッタリングしたアルミニウムをパターニングすることで形成される。
【００２７】
続いて、ソース電極３１ｓ及びドレイン電極３１ｄが形成された層間絶縁膜上にアクリル樹脂溶液を塗布し、焼成してアクリル樹脂層３２を形成する。このアクリル樹脂層３２は、ストッパ２６やソース電極３１ｓ、ドレイン電極３１ｄによる凹凸を埋めて表面を平坦化する。さらに、ソース電極３１ｓ上にアクリル樹脂層３２を貫通するコンタクトホール３３を形成し、このコンタクトホール３３部分に、ソース電極３１ｓに接続されるＩＴＯ等からなる透明電極３４を形成する。この透明電極３４の形成は、例えば、コンタクトホール３３が形成されたアクリル樹脂層３２上にスパッタリングしたＩＴＯをパターニングすることで形成される。
【００２８】
以上の第１乃至第６工程により、図１に示す構造を有するボトムゲート型の薄膜トランジスタが形成される。
図６（ａ）〜（ｄ）は、第２の実施形態に係る薄膜トランジスタの製造方法を説明する工程別の断面図である。これらの図においては、図３と同一部分を示している。
（ａ）第１工程
絶縁性の透明基板４１上に、プラズマＣＶＤ法により窒化シリコンを５００Å以上の膜厚に積層し、連続して、酸化シリコンを５００Åの膜厚に積層する。これにより、透明基板４１からの不純物イオンの析出を阻止する窒化シリコン膜４２及び多結晶シリコン膜４４の積層を可能にする酸化シリコン膜４３が形成される。さらに、同じくプラズマＣＶＤ法によりシリコンを４００Åの膜厚に積層し、非晶質のシリコン膜４４'を形成する。そして、４３０℃程度で１時間以上熱処理してシリコン膜４４'中の水素を膜外へ排出し、水素濃度を１％以下にした後、エキシマレーザーをシリコン膜４４'に照射し、非晶質状態のシリコンが融解するまで加熱する。これにより、シリコンが結晶化し、多結晶シリコン膜４４となる。
（ｂ）第２工程
トランジスタの形成位置に対応して多結晶シリコン膜４４を所定の形状にパターニングし、トランジスタ毎に分離する。多結晶シリコン膜４４を分離した後、プラズマＣＶＤ法により酸化シリコンを１０００Åの膜厚に積層し、ゲート絶縁膜となる酸化シリコン膜４５を形成する。そして、スパッタ法によりクロムやモリブデン等の金属を１０００Åの膜厚に積層して、金属膜５４を形成する。この金属膜５４を、多結晶シリコン膜４５を横切る所定の形状にパターニングし、ゲート電極４６を形成する。
（ｃ）第３工程
ゲート電極４６をマスクとし、形成すべきトランジスタのタイプに対応するＰ型あるいはＮ型のイオンを多結晶シリコン膜４４へ注入する。この注入においては、ゲート電極４６で被われた領域を除いて多結晶シリコン膜４４にＰ型あるいはＮ型の導電性を示す領域が形成される。これらの領域が、ソース領域４４ｓ及びドレイン領域４４ｄとなる。そして、所定の導電型の不純物イオンが注入された多結晶シリコン膜４４にエキシマレーザーを照射し、シリコンが融解しない程度に加熱する。これにより、ソース領域４４ｓ及びドレイン領域４４ｄ内の不純物イオンが活性化される。
（ｄ）第４工程
ゲート電極４６が形成された酸化シリコン膜４５上にプラズマＣＶＤ法により酸化シリコンを１０００Åの膜厚に積層し、連続して、窒化シリコンを３０００Åの膜厚、酸化シリコンを５００Åの膜厚に順次積層する。これにより、酸化シリコン膜４７、窒化シリコン膜４８及び酸化シリコン膜４９の３層からなる層間絶縁膜が形成される。
【００２９】
層間絶縁膜を形成した後、窒素雰囲気中で加熱し、窒化シリコン膜４８内に含まれる水素イオンを多結晶シリコン膜４４へ導入する。この加熱処理自体は、図５（ｆ）に示すボトムゲート型薄膜トランジスタの製造方法の第６工程における加熱処理と同一である。ところで、多結晶シリコン膜４４とゲート電極４６との間では、界面を拡散経路として水素イオンが拡散し易いため、多結晶シリコン膜４４のゲート電極４６に被われた部分では、ゲート電極４６側面から水素イオンが回り込んで浸入する。従って、高融点金属で形成されるゲート電極４６が、水素イオンを通さないとしても、問題はない。これにより、多結晶シリコン膜４４内の結晶欠陥が水素イオンで埋められる。
【００３０】
多結晶シリコン膜４内に水素イオンを導入した後には、ソース領域４４ｓ及びドレイン領域４４ｄに対応して、酸化シリコン膜４５及び層間絶縁膜を貫通するコンタクトホール５０を形成する。そして、コンタクトホール５０部分に、アルミニウム等の金属からなるソース電極５１ｓ及びドレイン電極５１ｄを形成する。続いて、ソース電極５１ｓ及びドレイン電極５１ｄが形成された層間絶縁膜上にアクリル樹脂溶液を塗布し、焼成してアクリル樹脂層５２を形成する。このアクリル樹脂層５２は、ゲート電極４６やソース電極５１ｓ、ドレイン電極５１ｄによる凹凸を埋めて表面を平坦化する。さらに、ソース電極５１ｓ上にアクリル樹脂層５２を貫通するコンタクトホール５３を形成し、このコンタクトホール５３部分に、ソース電極５１ｓに接続されるＩＴＯ等からなる透明電極５３を形成する。
【００３１】
以上の第１乃至第４工程により、図３に示す構造を有するトップゲート型の薄膜トランジスタが形成される。
尚、上述の各実施形態において例示した各部の膜厚については、特定の条件における最適値であり、必ずしもこれらの値に限られるものではない。
【００３２】
【発明の効果】
本発明によれば、層間絶縁膜を貫通して半導体膜に達するコンタクトホールの形状を改善することができる。これにより、電極と半導体膜とのコンタクト不良の発生を防止できると共に、トランジスタの動作特性の劣化を防止することができ、結果的に、製造歩留まりの向上が望める。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの第１の実施形態を示す断面図である。
【図２】本発明の薄膜トランジスタのコンタクトホールの形状を示す断面図である。
【図３】本発明の薄膜トランジスタの第２の実施形態を示す断面図である。
【図４】第１の実施形態に係る製造方法の前半の工程を示す工程別の断面図である。
【図５】第１の実施形態に係る製造方法の後半の工程を示す工程別の断面図である。
【図６】第２の実施形態に係る製造方法を示す工程別の断面図である。
【図７】従来の薄膜トランジスタの構造を示す断面図である。
【図８】従来の薄膜トランジスタのコンタクトホールの形状を示す断面図である。
【符号の説明】
１、２１、４１  透明基板
２、２２、４６  ゲート電極
３、８、２３、２８、４２、４８  窒化シリコン膜
４、７、２４、２７、２９、４３、４７、４９  酸化シリコン膜
５、２５、４４  多結晶シリコン膜
５ｃ、２５ｃ、４４ｃ  チャネル領域
５ｓ、２５ｓ、４４ｓ  ソース領域
５ｄ、２５ｄ、４４ｄ  ドレイン領域
６、２６  ストッパ
９、１２、３０、３３、５０、５３  コンタクトホール
１０ｓ、３１ｓ、５１ｓ  ソース電極
１０ｄ、３１ｄ、５１ｄ  ドレイン電極
１１、３２、５２  アクリル樹脂層
１２、３４、５４  透明電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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