(57)【特許請求の範囲】
【請求項１】
画素とこの画素を制御する画素制御素子がこれらを接続する配線と共に形成される平面ディスプレイ基板において、画素がｍ行ｎ列で配列されており、上記画素制御素子は一つの集積回路で複数の画素を制御する画素制御素子であり、上記ｍ行ｎ列のほぼ中央に配されて各画素を上記一つの画素制御素子で制御し、上記各画素との接続を共通の領域を使用した配線を介して接続されていることを特徴とする平面ディスプレイ基板。
【請求項２】
前記ｍ行ｎ列はｍ×ｎが３の倍数であり、前記画素制御素子は、３色となる３画素を組として、一つの集積回路で複数組を制御するものであることを特徴とする請求項１記載の平面ディスプレイ基板。
【請求項３】
前記画素制御素子は、一つの集積回路で、２行６列で配列する３色×４画素の制御を行うもので、２行６列の中央に前記画素制御素子が配されていることを特徴とする請求項１記載の平面ディスプレイ基板。
【請求項４】
前記画素制御素子は、平面ディスプレイ基板上に転写されるもので、複数画素を制御する集積回路が表面に複数形成された画素制御素子用基板を保持基板に固定する工程と、画素制御素子用基板を集積回路ごとに切断した画素制御素子をピックアップ用基板に固定する工程と、ピックアップ用基板上の画素制御素子を選択的にピックアップ装置に吸着保持させて平面ディスプレイ基板に転写する工程とを備えた製造方法によって、平面ディスプレイ基板上に転写されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の平面ディスプレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや有機ＥＬディスプレイ等の平面ディスプレイ基板に関し、特に、画素制御素子が複数の画素を制御する画素制御素子である平面ディスプレイ基板に関する。
【背景技術】
【０００２】
液晶ディスプレイや有機ＥＬディスプレイに代表されるディスプレイは、ガラス基板（第１の基板ともアレイ基板とも呼ばれる）上に化学気相堆積法（ＣＶＤ法；Chemical Vapor Deposition）等により絶縁膜、半導体膜等が順次堆積され、半導体集積回路を作製するのと同じ工程を経て、画面を構成する各画素近傍に、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）等の微小電子デバイスが形成される。この微小電子デバイスで各画素のオン、オフ、濃淡などを制御することにより、ディスプレイ画像が構成される。すなわち、実際に平面ディスプレイに使用するガラス基板上において直接、ＴＦＴ等の能動電子デバイスが作製されている。しかし、昨今の大画面化への需要に対応するため、ディスプレイ面積を拡大させようとすると、以下の問題点があった。
【０００３】
第一に、平面ディスプレイの拡大に伴い、平面ディスプレイ基板上に微小電子デバイスを作製するＣＶＤ装置等の製造装置を必然的に巨大化させることとなる。また、微小電子デバイス作製の工程が多いため、前述のように巨大化させた製造装置が複数台必要となり、なおかつ、それらを設置するクリーンルームも巨大化させる必要がある。その結果として、製造コストの低減が困難な状況となっていた。
【０００４】
第二に、ガラス基板が耐えられる３００℃程度の低温における堆積薄膜で作製可能なアモルファス・シリコン（ａ−Ｓｉ）膜などが半導体膜として使用されているため、結晶シリコンを使用する半導体電子デバイスに較べ動作性能が劣る。これを解決するために、例えばＴＦＴの移動度を向上させてその動作性能を向上させるよう、堆積されたａ−Ｓｉ膜をレーザー照射により溶融させてポリ・シリコン（ｐｏｌｙ−Ｓｉ）を形成し、そのｐｏｌｙ−Ｓｉ膜を用いて移動度が大きいＴＦＴを作ることも検討されている。特に、各画素にそれぞれ個別に制御された電流を流すことで発光させる有機ＥＬによるディスプレイでは、ａ−Ｓｉ  ＴＦＴの動作機能では不十分であるとの考えが一般的であり、この点でもレーザー溶融ｐｏｌｙ−Ｓｉ膜への期待が拡がっている。しかし、レーザー溶融ｐｏｌｙ−Ｓｉ膜の作製は高コストであるため、限られた範囲でのみ使用されることが前提とされている。また、ａ−Ｓｉ  ＴＦＴにおいても画面対角寸法が４０インチ以上となると、ａ−Ｓｉ膜堆積とそれに続くパターン転写工程などの困難さ及び工程コストが共に増大することとなっていた。
【０００５】
第三に、ガラス板を基板として用いるディスプレイにおいては、画面サイズが４０インチ乃至１００インチともなると、ガラス基板の強度を持たせるために板厚を増大させることとなるため、ディスプレイ全体の装置重量が増大してしまい、さらに、これを安定的に設置するために装置構造を大きくする必要があると同時に、これらに必要なコストも上昇してしまっていた。
【０００６】
上記の問題点を解決するものとして、ＴＦＴ等の微小電子デバイスを、ガラス基板ではない別の基板に予め多量に作製し、それをガラス基板上の所定の位置に実装する技術が既に開示されている（例えば、非特許文献１、特許文献１、特許文献２を参照）。
【０００７】
【非特許文献１】Anne Chiang、「Application of Fluidic Self  Assembly TM Technology to  Flat Panel Displays」、ＩＤＷ‘００予稿集、ＩＴＥ，ＳＩＤ発行、平成１２年１１月２９日、ｐ．１９５−１９８
【０００８】
【特許文献１】特開平１１−１４２８７８号公報
【特許文献２】特開平２００２−２４４５７６号公報
【０００９】
非特許文献１には、平面ディスプレイ基板上に画素制御素子（微小電子デバイス）がはまり込む型を作製し、予め別の場所にて多量に作製しておいた画素制御素子を液体とともに流し込むことで実装する方法が開示されている。しかしながら、液体と共に流し込む画素制御素子の量に対して、ディスプレイ基板上の型にうまく入り込む画素制御素子の比率が低いため、実用的ではない。さらに、上記の比率を見込んだ多量の画素制御素子を、ディスプレイ基板に流し込むために、配置されなかった余剰の画素制御素子を回収する必要がある。また、液体と共に流し込む時及び余剰分の回収時において、画素制御素子が直接、ディスプレイ基板上を移動するために、ディスプレイ基板を損傷する恐れがある。
【００１０】
一方、特許文献１においては、画素制御素子を平面ディスプレイ基板上における配列ピッチに関連付けてシリコン基板上に形成し、ディスプレイ基板の選択転写される位置に、画素制御素子（微小電子デバイス）がはまり込む凹部を形成し、ディスプレイ基板上にシリコン基板の画素制御素子群を位置合わせした後、紫外線照射を行うことにより、転写したい画素制御素子と別の基板との接着剤の接着力を選択的に弱め、ディスプレイ基板の凹部へ画素制御素子をはめ込む方法が開示されている。また、凹部に接着剤層を形成し、画素制御素子を固定する方法も合わせて開示されている。
【００１１】
しかし、画素制御素子を凹部にはめ込むために、凹部は画素制御素子よりも若干大きく形成されることとなり、この大きさの違いによって凹部において画素制御素子にずれが生じ、後の配線工程が困難となる。これを防止するために、画素制御素子と凹部との大きさの違いを小さくすると、わずかな位置ズレにより画素制御素子が傾いてはまり込む可能性がある。したがって、凹部の形成や画素制御素子の位置決めを極めて高精度に行う必要があり、現実的なものではない。また、凹部に接着剤層を形成して固定する場合は、画素制御素子を接着剤層に密着させる際、接着剤層にわずかでもにじみが生じると、近辺の他の画素制御素子も密着させてしまうという危険性がある。そのため、接着剤を極めて微量にかつ極めて正確な位置に塗布することが必要であり、相当なコスト高の原因となる。
【００１２】
上述のように、非特許文献１においては、ディスプレイ基板上への画素制御素子の配置の成功率に問題があるばかりでなく、配置されなかった余剰の画素制御素子を除去、回収を行う必要があり、結果として、製造コストの低減を可能とする方法とはなっていない。また、余剰の画素制御素子の除去回収時に、ディスプレイ基板を損傷する恐れがある。
【００１３】
一方、特許文献１の手法では、画素制御素子と凹部との大きさの違いによって、画素制御素子が凹部内においてズレを生じたり、凹部に傾いてはまり込んだりする可能性があり、これらを防止するためには極めて高精度な位置決めを行うとともに、場合によっては一つずつ位置ズレの程度を確認する必要があり、コスト低減が図られない。さらに、凹部に接着剤層を形成する場合は、接着剤層がにじみ出ることを防止するため、塗布量及び塗布位置を高精度に制御する必要があり、この点においてもコスト高の原因となっている。また、紫外線照射を行うことにより、転写したい画素制御素子と別の基板との接着剤の接着力を選択的に弱めるにあたり、紫外線ビームを画素制御素子と同じ形状として照射することは困難であるため、実際は画素制御素子より大きなビーム径で照射することが予測される。この場合、選択された画素制御素子に隣接する未選択の画素制御素子の接着力を周辺から少しずつ弱めることとなり、特に選択順が遅い画素制御素子においては、選択前にすでに接着力が弱まってしまい、未選択の画素制御素子の配置を誤って乱すことによる位置ズレや落下の原因となる。特許文献１においては、転写の際に画素制御素子の全数を下に向けた状態で紫外線照射を行うため、このような画素制御素子が落下する危険性を有することは重大な問題である。
【００１４】
また、複数の画素を制御する画素制御素子においては、この画素制御素子を平面ディスプレイ基板に実装した後もこの画素制御素子に対する配線を効率的に行うことが望まれるが、従来の配線方法は、配線材料を基板の全面に薄膜堆積して、それをフォトリソグラフィー法によってパターン転写して、配線材料薄膜をエッチングし、レジスト膜除去等等といった高価で複雑な製造工程となっていた。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、アクティブ・マトリクス表示の液晶ディスプレイにおいては、縦横の配線（縦方向の配線がソース配線であり、横方向の配線がゲート配線）の交差部分に画素（画素電極）及び画素制御素子（ＴＦＴ）が通常１個ずつ配置され、ＴＦＴは１画素を制御するスイッチング素子であることが多い。ディスプレイでの配線部分は、光遮蔽部となることから、配線部分が多いと開口率の向上を図ることに限界がある。ここで、特許文献２は、図３８に示すように、田の字状の４つの画素の中央にこれらの４つの画素を制御する４つの薄膜トランジスタ素子１２が密集するように配置されている。これは、４つの薄膜トランジスタ素子１２がその外周の４つの画素を各々制御するものの集合であると考えられる（特許文献２では、これを「素子ブロック１３」と説明する。）。しかし、田の字状の中央で集中させてはいるが、配線の共通化などの点から、画素制御素子に隣り合った画素（或いは画素電極）を制御することしか考えられていない。さらに、特許文献２の方法では、２画素ピッチで、素子が配置されることから、配線部である光遮蔽部は、２画素ピッチで入ることとなる。この場合、ＲＧ、ＢＲ、ＧＢ、ＲＧ、…というように２色づつに切り分けられることになるため、発色に問題を生じる。ＲＧＢの３色をまとめた形で切り分けることが望ましいが、特許文献２では、隣接する画素との混色が生じて、コントラストにも影響を与える。
【００１６】
そこで本発明の目的は、配線の数を少なくする（省配線化）とともに、配線による光遮蔽部の面積を小さくでき、さらに、発色及びコントラストが良好な平面ディスプレイ基板を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の請求項１記載の平面ディスプレイ基板は、画素とこの画素を制御する画素制御素子がこれらを接続する配線と共に形成される平面ディスプレイ基板において、画素がｍ行ｎ列で配列されており、上記画素制御素子は、一つの集積回路で複数の画素を制御する画素制御素子であり、上記ｍ行ｎ列のほぼ中央に配されて、上記各画素との接続を共通の領域を使用した配線を介して接続されていることを特徴とする。この発明によれば、上記画素制御素子は、一つの集積回路で複数の画素（或いは画素電極）を制御する画素制御素子であり、上記ｍ行ｎ列のほぼ中央に配されて各画素を上記一つの画素制御素子で制御し、各画素と上記配線を介して接続されているため、配線の数が少なくなり（省配線化）、配線による光遮蔽部の面積が小さくなり、開口率の向上に寄与できる。画素制御素子は、ｍ行ｎ列の中央に配されていることから、ｍ×ｎ個の画素を画素ブロックとすると、画素ブロックに含まれる各画素を一つの画素制御素子で制御する上で、その中心位置となって、この位置から対称位置の画素への配線の長さを同じくして配線することができる。
【００１８】
本発明の請求項２記載のディスプレイ基板は、前記請求項１記載の発明を前提として、前記ｍ行ｎ列はｍ×ｎが３の倍数であり、前記画素制御素子は、３色となる３画素を組として、一つの集積回路で複数組を制御するものであることを特徴とする。この発明によれば、三原色（ＲＧＢ）の組み合わせから成る３個の画素を一つの画素制御素子で制御可能となるため、発色及びコントラストが良好となる。具体的には、２行６列や、６行２列や、２列１２行や、４列１２行等が考えられる。
【００１９】
本発明の請求項３記載のディスプレイ基板は、前記請求項１記載の発明を前提として、前記画素制御素子は、一つの集積回路で、２行６列で配列する３色×４画素の制御を行うもので、２行６列の中央に上記画素制御素子が配されていることを特徴とする。この発明によれば、三原色（ＲＧＢ）の組み合わせから成る３個の画素を一つの画素制御素子で制御しているため、発色及びコントラストが良好となる。ここで、単にｍ行ｎ列で３色×４画素の制御を行う画素制御素子としても良い。具体的には、２列１２行や、４列１２行等が考えられる。ただし、画素数の増加に伴って配線数も増大して、その分開口率が悪くなるおそれもあることから、好ましくは、画素制御素子は、一つの集積回路で、２行６列で配列する３色×４画素の制御を行うもので、２行６列の中央に上記画素制御素子が配されていることが望ましい。
【００２０】
本発明の請求項４記載のディスプレイ基板は、前記請求項１乃至請求項３のいずれか１項に記載の発明を前提として、前記画素制御素子は、平面ディスプレイ基板上に転写されるもので、複数画素を制御する集積回路が表面に複数形成された画素制御素子用基板を保持基板に固定する工程と、画素制御素子用基板を集積回路ごとに切断した画素制御素子をピックアップ用基板に固定する工程と、ピックアップ用基板上の画素制御素子を選択的にピックアップ装置に吸着保持させて平面ディスプレイ基板に転写する工程とを備えた製造方法により、平面ディスプレイ基板上に転写されることを特徴とする。具体的には、以下の方法で製造されることが望ましい。
【００２１】
すなわち、請求項１ないし請求項４記載の発明は、一つの集積回路で複数の画素を制御する画素制御素子を平面ディスプレイ基板上に転写するに際して、複数画素を制御する集積回路が表面に複数形成された画素制御素子用基板を保持基板に固定する工程と、画素制御素子用基板を集積回路ごとに切断した画素制御素子をピックアップ用基板に固定する工程と、ピックアップ用基板上の画素制御素子を選択的にピックアップ装置に吸着保持させて平面ディスプレイ基板に転写する工程とを備え、上記画素制御素子用基板に、その第１の方向（ここでは行方向）については平面ディスプレイ基板上における第１の方向での画素制御素子の配列ピッチｐｘを自然数ｍで除したｐｘ／ｍの配列ピッチ、及び、第１の方向に直交する第２の方向（ここでは列方向）については平面ディスプレイ基板上における第２の方向での画素制御素子の配列ピッチｐｙを自然数ｎで除したｐｙ／ｎの配列ピッチとなるように画素制御素子を複数形成し、ピックアップ装置には、画素制御素子のチャッキングを行う真空吸着穴が、前記第１の方向に対応する方向にｐｘの配列ピッチで形成され、かつ前記第２の方向に対応する方向にｐｙの配列ピッチで形成されており、上記ピックアップ用基板に転写した画素制御素子の中から、平面ディスプレイ基板上での画素制御素子の配列ピッチｐｘ，ｐｙに対応する画素制御素子のみを選択的にピックアップ装置に吸着保持させて、平面ディスプレイ基板に転写することを特徴とする画素制御素子の選択転写方法により、画素制御素子が転写されることが望ましい。また、請求項１ないし請求項４記載の発明は、一つの集積回路で複数の画素を制御する画素制御素子を平面ディスプレイ基板上に転写するに際して、前記複数画素を制御する集積回路が表面に複数形成された画素制御素子用基板を保持基板に固定する工程と、画素制御素子用基板を集積回路ごとに切断した画素制御素子をピックアップ用基板に固定する工程と、ピックアップ用基板上の画素制御素子を選択的にピックアップ装置に吸着保持させて平面ディスプレイ基板に転写する工程とを備え、上記画素制御素子用基板に、その第１の方向については平面ディスプレイ基板上における第１の方向での画素制御素子の配列ピッチｐｘを自然数ｍで除したｐｘ／ｍの配列ピッチ、及び、第１の方向に直交する第２の方向については平面ディスプレイ基板上における第２の方向での画素制御素子の配列ピッチｐｙを自然数ｎで除したｐｙ／ｎの配列ピッチとなるように画素制御素子を複数形成し、前記ピックアップ用基板を載置する画素制御素子ステージと、平面ディスプレイ基板を載置する基板ステージと、真空吸着穴が形成された真空チャックを有するピックアップ装置と、ピックアップ装置を位置合わせするＸ軸調節機構、Ｙ軸調節機構、及びＺ軸調節機構を備え、上記画素制御素子ステージと基板ステージの両ステージはそれぞれ回転角度調節機構を有し、吸着穴は、前記第１の方向に対応する方向にｐｘの配列ピッチで形成され、かつ前記第２の方向に対応する方向にｐｙの配列ピッチで形成された実装装置を用いて、上記ピックアップ用基板に転写した画素制御素子の中から、平面ディスプレイ基板上での画素制御素子の配列ピッチｐｘ，ｐｙに対応する画素制御素子のみを選択的に前記ピックアップ装置に吸着保持させて、平面ディスプレイ基板に転写することを特徴とする画素制御素子の選択転写方法により、画素制御素子が転写されることが望ましい。
【００２２】
すなわち、保持基板上に、平面ディスプレイ基板上における第１の方向での画素制御素子の配列ピッチｐｘを自然数ｍで除したｐｘ／ｍの配列ピッチ、及び、第１の方向に直交する第２の方向での画素制御素子の配列ピッチｐｙを自然数ｎで除したｐｙ／ｎの配列ピッチにて画素制御素子を形成するため、平面ディスプレイ基板に選択的に転写する際、配列ピッチｐｘ，ｐｙに応じて、第１の方向には自然数ｍ個ごとに（ｍ−１個おきに）選択し、第２の方向には自然数ｎ個ごとに（ｎ−１個おきに）画素制御素子が選択されることとなる。このとき、本発明によれば、ピックアップ装置を使用して転写するため、選択された画素制御素子のみがピックアップ装置に吸着保持されることとなり、従来の特許文献１のように、未選択の画素制御素子の配置を誤って乱すことが防止される。
【００２３】
請求項１ないし請求項４のいずれか１項記載の発明は、前記集積回路が複数形成された画素制御素子用基板を保持基板に固定する工程において、保持基板上に、画素制御素子の集積回路が形成された面を下向きにして画素制御素子用基板の保持基板と接触する面に接着させ、前記画素制御素子用基板を集積回路ごとに切断した画素制御素子をピックアップ用基板に固定する工程において、上記画素制御素子用基板を表裏反転するようにピックアップ用基板に転写させた後に画素制御素子用基板を集積回路ごとに切断することが望ましい。
【００２４】
この発明によれば、画素制御素子用基板は、集積回路面を表面に向けた状態となるようにピックアップ用基板に転写してから、画素制御素子を形成するため、所定の大きさに切り分ける切断工程において表面側から集積回路面を確認することができ、容易に位置合わせをすることができる。また、請求項１記載の発明と同様、配列ピッチｐｘ，ｐｙを保った状態で画素制御素子をピックアップ装置に吸着保持させるため、未選択の画素制御素子の配列を乱すことなく転写させることができる。
【００２５】
請求項１ないし請求項４のいずれか１項記載の発明は、前記集積回路が複数形成された画素制御素子用基板を保持基板に固定する工程において、保持基板上に、画素制御素子の集積回路が形成された面を下向きにして画素制御素子用基板の保持基板と接触する面に接着させ、集積回路面を保持基板側に向けた状態となるように接着し、前記画素制御素子用基板を集積回路ごとに切断した画素制御素子をピックアップ用基板に固定する工程において、上記保持基板上の画素制御素子用基板を集積回路ごとに切断した後に、画素制御素子用基板を表裏反転するようにピックアップ用基板に転写させることが望ましい。
【００２６】
この発明によれば、画素制御素子の集積回路面を保持基板側に向けた状態となるように形成されるため、画素制御素子を所定の厚さにするための機械研磨工程や所定の大きさに切り分ける切断工程において切りくず等が集積回路面に付着することが防止される。また、請求項１記載の発明と同様、配列ピッチｐｘ，ｐｙを保った状態で画素制御素子をピックアップ装置に吸着保持させるため、未選択の画素制御素子の配列を乱すことなく転写させることができる。
【００２７】
請求項１ないし請求項４のいずれか１項記載の発明は、前記集積回路が複数形成された画素制御素子用基板を保持基板に固定する工程における保持基板と画素制御素子用基板との接着力と、前記画素制御素子用基板を集積回路ごとに切断した画素制御素子をピックアップ用基板に固定する工程におけるピックアップ用基板と画素制御素子用基板との接着力とが異なることが望ましい。
【００２８】
この発明によれば、前記保持基板と画素制御素子用基板との接着力と、前記ピックアップ用基板と画素制御素子用基板との接着力とが、任意の異なる接着力に設定されることとなる。これは、保持基板上で行われる工程において必要な保持力と、ピックアップ用基板へ転写した後に行われる工程において必要な保持力とが異なることに対応可能とするものである。
【００２９】
請求項１ないし請求項４のいずれか１項記載の発明は、前記集積回路が複数形成された画素制御素子用基板を保持基板に固定する工程における保持基板と画素制御素子用基板との接着手段と、前記画素制御素子用基板を集積回路ごとに切断した画素制御素子をピックアップ用基板に固定する工程におけるピックアップ用基板と画素制御素子用基板との接着手段とが異なることが望ましい。
【００３０】
この発明によれば、前記保持基板と画素制御素子用基板との接着手段と、前記ピックアップ用基板と画素制御素子用基板との接着手段とが、任意の異なる手段に設定されることとなる。例えば、前記保持基板と画素制御素子あるいは画素制御素子用基板との接着手段に、紫外線により接着力を変化させるシートを使用し、前記ピックアップ用基板と画素制御素子あるいは画素制御素子用基板との接着手段に、熱により接着力を変化させるシートを使用することができる。
【００３１】
請求項１ないし請求項４のいずれか１項記載の発明は、前記平面ディスプレイ基板の表面に透明な熱可塑性樹脂膜を形成し、ピックアップ用基板上の画素制御素子を選択的にピックアップ装置に吸着保持させて平面ディスプレイ基板に転写する工程において、上記ピックアップ装置の画素制御素子を吸着する面には、あらかじめフッ素樹脂が塗布されており、上記透明な熱可塑性樹脂膜の塑性変形によって画素制御素子を保持することが望ましい。
【００３２】
この発明によれば、平面ディスプレイ基板の表面に、透明な熱可塑性樹脂膜が形成され、透明な熱可塑性樹脂膜の塑性変形によって画素制御素子が保持されることとなる。塑性変形可能となった透明な熱可塑性樹脂膜は、画素制御素子の底面と側面とに密着し、底面のみによる密着に比べて広範囲な面積において摩擦力の効果が得られ、画素制御素子を強固に保持することができる。また、ピックアップ装置の画素制御素子を吸着する面には、あらかじめフッ素樹脂が塗布されているため、ピックアップ装置が透明な熱可塑性樹脂膜と密着することがなく、透明な熱可塑性樹脂膜の表面や画素制御素子の表面を汚したり、配置された画素制御素子の配列を誤って乱したりすることが防止される。
【００３３】
また、前記透明な熱可塑性樹脂膜の塑性変形による画素制御素子の保持は、ピックアップ装置に吸着された画素制御素子が透明な熱可塑性樹脂膜に接触するときに、ピックアップ装置により吸着力と逆の方向へ圧空をかけて画素制御素子を透明な熱可塑性樹脂膜に配置した後にプレスすることにより、透明な熱可塑性樹脂膜を塑性変形させて画素制御素子を保持することが望ましい。また、前記透明な熱可塑性樹脂膜は、透明熱可塑性高分子フィルムを平面ディスプレイ基板にラミネート加工して形成することが望ましい。
【００３４】
この発明によれば、まず、ピックアップ装置に吸着された画素制御素子が透明な熱可塑性樹脂膜に接触するときに、ピックアップ装置により吸着力と逆の方向へ圧空をかけて画素制御素子を透明な熱可塑性樹脂膜に配置することとされる。すなわち、画素制御素子がピックアップ装置による圧空を持って押し付けられるように透明な熱可塑性樹脂膜に配置されることとなり、画素制御素子と透明な熱可塑性樹脂膜とが密着することとなる。また、この発明によれば、画素制御素子を透明な熱可塑性樹脂膜に配置した後にプレスすることとされる。プレスの方法においては、透明な熱可塑性樹脂膜を加熱してからプレス装置等によりプレスしても、プレス装置等を加熱してプレスしてもよい。プレスする時期においては、全ての画素制御素子を配置し終えた後に一括して平面ディスプレイ基板全体をプレスするようにしてもよいし、任意の数量だけ画素制御素子を配置した後にプレスするようにしてもよい。また、透明熱可塑性高分子フィルムを平面ディスプレイ基板にラミネート加工して、透明な熱可塑性樹脂膜を形成することは、平坦な膜形成の観点からさらに望ましい。
【００３５】
また、請求項１ないし請求項４のいずれか１項記載の発明は、前記画素制御素子を平面ディスプレイ基板に吸着保持させた後、画素制御素子の表面及び平面ディスプレイ基板の表面に透明紫外線硬化樹脂膜を形成し、平面ディスプレイ基板において画素制御素子が保持されない側から紫外線照射を行って透明紫外線硬化樹脂膜を選択的に硬化させた後、画素制御素子の表面の透明紫外線硬化樹脂膜を除去することにより、画素制御素子を選択的に平面ディスプレイ基板に転写することが望ましい。
【００３６】
この発明によれば、画素制御素子を平面ディスプレイ基板に保持させた後、画素制御素子の表面及び平面ディスプレイ基板の表面を覆うように透明紫外線硬化樹脂膜を形成し、平面ディスプレイ基板の裏面側から紫外線照射を行うことにより、通常は透明である平面ディスプレイ基板を紫外線が透過するため、画素制御素子の上面（平面ディスプレイ基板或いは透明な熱可塑性樹脂膜に接触していない面）を除いた全ての部分にわたる透明紫外線硬化樹脂膜を硬化させることとなる。その後、画素制御素子の上面の硬化していない透明紫外線硬化樹脂膜を除去すると、画素制御素子の上面を除く周辺部分に紫外線により硬化した透明樹脂膜が均一に形成され、画素制御素子の上面から引き出される配線が安定的に形成されることとなる。
【００３７】
また、請求項１ないし請求項４のいずれか１項記載の発明は、前記画素制御素子の表面には、信号線を接続するための電極パッドが形成され、長さ及び幅が３０μｍ以上５００μｍ以下であり、厚さが２０μｍ以上１００μｍ以下の結晶シリコンチップ或いは多結晶シリコンチップであることが、実装の容易さの面から望ましい。また、前記画素制御素子の表面に、シリコン窒化膜、或いは、シリコン酸化膜による保護膜が形成されていることは、画素制御素子やそれに形成される回路の保護の面からさらに望ましい。また、前記画素制御素子は、結晶シリコン基板或いは多結晶シリコン基板表面に画素制御機能を形成した後、２０μｍ以上，１００μｍ以下の厚さとなるようその裏面を機械研磨し、その後、サンドブラスト加工或いは、レーザー加工によって、長さ及び幅が３０μｍ以上５００μｍ以下となるように切断されたものであることは、生産効率及び加工精度の面からさらに望ましい。
【００３８】
また、請求項１乃至請求項４のいずれか１項に記載された複数の画素を制御する画素制御素子にその内部を通過する配線を形成する一方、平面ディスプレイ基板に配線を形成するに際し、画素制御素子の内部配線と破線状に接続される平面ディスプレイの配線に対応する所定パターンが形成されたスクリーンマスクを使用したスクリーン印刷によって形成することが望ましい。ここで、スクリーンマスクとしては、薄い金属箔を用いたメタルマスクが好ましい。
【００３９】
この発明によれば、複数の画素を制御する画素制御素子を前提とするが、この画素制御素子はデータライン、ゲートラインや画素ラインの間に画素制御素子が位置され、画素制御素子を中心に縦横にデータライン等の配線が必要になる。このため、画素制御素子にその内部を通過する配線を形成しておき、この画素制御素子を上記画素制御素子の選択転写方法で転写させた後、複数の画素を制御する画素制御素子の内部を通過する配線と接続される平面ディスプレイ基板に形成されるデータライン等の配線と形成するに際して、データライン等の配線は破線状になるため、データライン等の配線に対応する所定パターンが形成されたスクリーンマスクが使用でき、その結果、平面ディスプレイ基板に直接配線材料を印刷塗布する方法によって上記画素制御素子と接続するパターン配線を形成することができる。この点、従来の配線方法は、配線材料を平面ディスプレイ基板の全面に薄膜堆積して、それをフォトリソグラフィー法によってパターン転写して、配線材料薄膜をエッチングし、レジスト膜除去等等といった高価で複雑な製造工程となっていた。また、上記のようなスクリーンマスクは使用できず、スクリーン印刷はできなかった。
【００４０】
また、請求項１乃至請求項４のいずれか１項に記載された画素制御素子を選択的に転写する選択転写方法において使用される画素制御素子の実装装置であって、上記実装装置は、前記ピックアップ用基板上の画素制御素子を選択的にピックアップ装置に吸着保持させて平面ディスプレイ基板に転写する工程を行うもので、前記ピックアップ用基板を載置する画素制御素子ステージと、平面ディスプレイ基板を載置する基板ステージと、真空吸着穴が形成された真空チャックを有するピックアップ装置とを備えた画素制御素子の実装装置であって、上記画素制御素子ステージと基板ステージの両ステージはそれぞれ回転角度調節機構を有し、ピックアップ装置は、Ｘ軸調節機構、Ｙ軸調節機構、及びＺ軸調節機構により直交する３方向に可動自在な機能を有し、吸着穴は、前記第１の方向に対応する方向にｐｘの配列ピッチで形成され、かつ前記第２の方向に対応する方向にｐｙの配列ピッチで形成されることが望ましい。
【００４１】
この発明によれば、画素制御素子ピックアップ部に形成される吸着穴は、前記第１の方向に対応する方向にｐｘの配列ピッチで形成され、かつ前記第２の方向に対応する方向にｐｙの配列ピッチで形成されるため、上記画素制御素子の選択転写方法により画素制御素子を実装することができる。
【発明の効果】
【００４２】
本発明によれば、一方の基板と対向する平面ディスプレイ基板に一つの集積回路で複数画素の制御を行う画素制御素子をその配線と共に複数配置してなることから、省配線化が可能で、開口率の向上などの点での効用がある。すなわち、画素制御素子は、一つの集積回路で複数の画素電極を制御する画素制御素子であり、ｍ行ｎ列の画素配列のほぼ中央に配されて、各画素と上記配線を介して接続されているため、配線の数が少なくなり（省配線化）、配線による光遮蔽部の面積を小さくすることが可能になる。
【００４３】
また、特許文献２では、２画素ピッチで、素子が配置されることから、配線部である光遮蔽部は、２画素ピッチで入ることとなる。この場合、ＲＧ、ＢＲ、ＧＢ、ＲＧ、…というように２色づつに切り分けられることになるため、発色に問題を生じる。これに対して、本願発明のように、前記ｍ行ｎ列はｍ×ｎが３の倍数であり、前記画素制御素子は、３色となる３画素を組とすると、一つの集積回路で複数組を制御するものとすると、ＲＧＢの３色をまとめた形で切り分けることができるため、本来必要な発色を行なうことが可能となり、隣接する画素との混色を防止することができるため、コントラストの向上も期待できる。さらに、２行６列で配列する３色×４画素の制御を行うものとすると、６画素ピッチで素子が配列されることから、開口率向上の効果を維持ながら、ＲＧＢの３色をまとめた形で切り分けることができるため、本来必要な発色を行なうことが可能となる。さらに、ＲＧＢで切り分けることにより、隣接する画素との混色を防止することで、コントラストの向上も期待できる。
【発明を実施するための最良の形態】
【００４４】
以下に、本発明の実施の形態を図面を引用しながら説明する。
【００４５】
（第１の実施の形態の平面ディスプレイ基板の製造方法）
（１．液晶ディスプレイ構造）
本実施の形態は、本発明の平面ディスプレイ基板の製造方法を液晶ディスプレイの製造に適用したものである。液晶ディスプレイ２００は、図２４に示すように、平面ディスプレイ基板１００とカラーフィルター基板１１１との間に液晶１１２を挟持する構造をとる。プラスチック基板からなる平面ディスプレイ基板（第１の基板やアレイ基板とも呼ばれる。）１００には、樹脂フィルム１０１を介して画素制御素子１と透明電極（画素）１０２とがマトリクス状に形成され、その上に配向膜１１０が形成される。他方、カラーフィルター基板１１１には、耐溶剤層１１３を介してカラーフィルター１１４が上記透明電極１０２と対向するように形成され、その表面にカラーフィルター用透明電極１１５と配向膜１１０が形成される。画素制御素子１は、複数の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が形成されたものであり、複数の透明電極１０２を制御することにより各画素のオン、オフ、濃淡などを制御する。
【００４６】
（２．画素制御素子の選択転写方法）
上記構成の液晶ディスプレイ２００は、図２５に示す製造方法により製造される。その概略は、画素制御素子用基板２に複数画素の制御を行う集積回路３を形成して保持基板７に固定する工程Ｒ１と、画素制御素子用基板２を研磨する工程Ｒ２と、画素制御素子用基板２をピックアップ用基板９に移す工程Ｒ３と、画素制御素子１に切断する工程Ｒ４と、画素制御素子１をピックアップ装置５１により平面ディスプレイ基板１００に転写する工程Ｒ５と、透明電極及び配線を形成する工程Ｒ６と、配向膜形成及びラビングをする工程Ｒ７と、カラーフィルター基板を貼り合わせる工程Ｒ８と、液晶を注入する工程Ｒ９とを備える。
【００４７】
まず、上記工程Ｒ１において、画素制御素子用基板２として結晶シリコン基板或いは多結晶シリコン基板（以下、シリコン基板とする）２に複数画素の制御を行う集積回路３を形成する。シリコン基板２上への集積回路３の形成は、周知の半導体製造技術によって行う。その集積回路３の一例を図１に示す。図１の集積回路３には画素制御を行う薄膜トランジスタの電子デバイス３ａが１２個形成されている。すなわち、１個の集積回路３によって、３色（ＲＧＢの３色）×４画素の制御を行うことができる。また、各画素の電流保持回路３ｂ及び画素ライン１０７等の信号線をつなぐための電極パッド３ｃも形成しておく。このような集積回路３を形成後、図２に示すように、電極パッド３ｃ以外の部分に、窒化シリコン膜、或いは酸化シリコン膜４を堆積し、集積回路３を保護する。ここで、列方向に画素制御素子１から離れる画素との配線の直線性を保つために、画素制御素子１からの列の配線を直線状に施し（直線状に配するだけで、画素制御素子と各画素とが確実に接続される。）なる（図３７参照）。３色×４画素の１２画素は、前記配線の交わる位置に配される画素制御素子１から離れるに従って、その長さが長くすることも可能である（図３７参照）。また、画素配列の他の例としては、前記ｍ行ｎ列はｍ×ｎが３の倍数であり、前記画素制御素子１は、３色となる３画素を組として、一つの集積回路３で複数組を制御するものであり、図３３に示すように、２列１２行として一つの集積回路３で８組を制御（３の整数倍の２４画素を３色となる３画素を組として制御）したり、図３４に示すように、４列６行として一つの集積回路３で８組を制御したりする等が考えられ、その中央に配される画素制御素子１は、一つの集積回路３で複数の画素を制御する画素制御素子１であり、上記各画素との接続を共通の領域を使用した配線を介して接続されているものでも良い。このように、画素配列は、ｍ行ｎ列の画素配列のパターンに適用可能である。これよれば、上記画素制御素子１は、一つの集積回路３で複数の画素（或いは画素電極）を制御する画素制御素子であり、上記ｍ行ｎ列のほぼ中央に配されて、各画素と上記配線を介して接続されているため、配線の数が少なくなり（省配線化）、配線による光遮蔽部の面積が小さくなり、開口率の向上に寄与できる。ここで、配線の数とは、行方向又は列方向に配される配線の束からなる配線群（本実施の形態ではデータライン１０９の集合、又は、画素ラインとゲートライン１０８の集合）の数をいう。
【００４８】
図３に示されるように、シリコン基板２上には、図１に示されるような集積回路３が規則的な間隔で多数形成される。その規則的な間隔（ピッチ）５，６は、以下に説明するように、平面ディスプレイ基板１００上におけるピッチ１０５，１０６に対応するものである。一つの集積回路３で、３色×４画素の制御を行う場合、平面ディスプレイ基板１００上での画素制御素子１は、図４に示すように、第１の方向Ｘについてはピッチ１０５にて実装され、第２の方向Ｙについてはピッチ１０６にて実装される。そして、シリコン基板２上に多数形成された集積回路３のピッチ５，６は、図５のように、平面ディスプレイ基板１００上での画素制御素子１の間隔１０５，１０６を基準とし、その間を自然数ｍ，ｎ個の画素制御素子１で埋めるようにして決定される。すなわち、平面ディスプレイ基板１００における第１の方向Ｘについてのピッチ１０５をｐｘとし、同じく第２の方向Ｙについてのピッチ１０６をｐｙとした場合、シリコン基板２における第１の方向Ｘについてのピッチ５はｐｘ／ｍ、同じく第２の方向Ｙについてのピッチ６はｐｙ／ｎとなる。そして、図６に示すように、シリコン基板２の表面すなわち集積回路３が形成されている面２ａを、第１の粘着テープ８によって保持基板７に固定する。
【００４９】
次に、工程Ｒ２において、シリコン基板２の裏面すなわち集積回路３が形成されない面２ｂを機械研磨して、シリコン基板２の厚さを２０〜１００μｍ程度に薄膜化する。第１の粘着テープ８は、所定の加熱により粘着力が低下する熱剥離テープを使用することができる。
【００５０】
次に、工程Ｒ３において、ピックアップ用基板９にシリコン基板２を転写する。具体的には、図７に示すように、シリコン基板２の裏面２ｂとピックアップ用基板９とを第２の粘着テープ１０で接着し、保持基板７を介して第１の粘着テープ８を加熱して第１の粘着テープ８及び保持基板７を剥離する。このようにしてシリコン基板２を保持基板７からピックアップ用基板９に転写する。このとき、図８に示すように、集積回路３が形成された面２ａは表面側となる。ここで、第１の粘着テープ８の熱剥離温度が第２の粘着テープ１０の熱剥離温度よりも低いものとなるように、それぞれの粘着テープ８，１０を選択すれば、第１の粘着テープ８への加熱がシリコン基板２を介して第２の粘着テープ１０へ伝導して、ピックアップ用基板９とシリコン基板２との接着力が低下して位置ズレ等の不具合を引き起こすことが防止される。
【００５１】
また、粘着テープ８，１０の接着手段、すなわち粘着力を変化させる手段を異なるものとしてもよい。例えば、第１の粘着テープ８を、紫外線照射によって粘着力が弱くなるものとし、第２の粘着テープ１０を熱剥離テープとすると、第１の粘着テープ８を剥離するための紫外線照射によって、第２の粘着テープ１０の粘着力が低下してしまうことが防止される。
【００５２】
その後、工程Ｒ４において、シリコン基板２を集積回路３ごとに、チップ形状に切断し、画素制御素子１を形成する。切断方法は、エッチング、サンドブラスト加工、レーザー加工、ダイシング加工などにより行うことができる。生産効率の面からは、アルミナ等の粉末をノズルから高圧・高速で噴射して切削して行くサンドブラスト加工が最も適しているが、画素制御素子１の形状を精度良く加工したい場合は、レーザー光を移動させ切削して行くレーザー加工が適している。プラズマを用いた、いわゆるドライエッチングによっても加工は可能であるが、加工速度が他の方法に比して遅いため、生産効率は低い。また、薬液を用いたウェットエッチングでは、薬液の回り込みによって画素制御素子１の加工精度が劣ったり、機械的に切断を行うダイシング加工では、ダイシングの刃によって、画素制御素子１が飛んだりして、歩留まりの点で不利である。したがって、切断方法の選択は重要であり、本実施の形態のように、２０〜１００μｍ程度の厚さのシリコン基板２を切断する場合は、サンドブラスト加工もしくはレーザー加工が適している。本実施の形態においては、サンドブラスト加工による例を説明する。
【００５３】
図９、図１０は、サンドブラスト加工による切断工程を示す。上述したシリコン基板２の機械研磨による薄膜化及びピックアップ用基板９への転写の後、シリコン基板２に形成した集積回路３の間にて切断できるように、位置合わせ及び画素制御素子１のパターニングを行う。パターニングは、フォトリソグラフィー法などによって行う。図９は、フォトリソグラフィーによって、パターニングを行った後の状態を示したものである。次に、図１０のように、パターニングによって形成したフォトレジスト１１をマスクとして、サンドブラスト加工を行う。サンドブラスト加工によって、個々の画素制御素子１に切り分けた後、フォトレジスト１１を剥離する。図１１は、フォトレジスト１１を剥離した後の様子を示している。
【００５４】
図１１に示される段階においては、ピックアップ用基板９上に、第１の方向Ｘのピッチ５がｐｘ／ｍ、第２の方向Ｙについてはピッチ６がｐｙ／ｎとなるように画素制御素子１が配列された状態にある。次の工程Ｒ５においては、ピックアップ用基板９を低温で加熱して第２の粘着テープ１０の粘着力を少し低下させ、この配列された画素制御素子１から、所定の画素制御素子１のみをピックアップして、平面ディスプレイ基板１００上に画素制御素子１を配置する。このとき、ピックアップ工程が終わるまで、ピックアップ用基板９を加熱しつづけてもよいが、ピックアップする画素制御素子１の近辺のみを、ピックアップ時に加熱するようにしてもよい。このようにすることで、加熱時間及び熱量を少なくすることができる。また、第２の粘着テープ１０として、紫外線照射により粘着力が低下するものを使用し、ピックアップ用基板９に紫外線を透過するものを使用した場合は、ピックアップする画素制御素子１の近辺のみに紫外線ビームを短時間照射することにより、第２の粘着テープ１０の粘着力低下に必要な時間及び熱量（紫外線照射量）を少なくすることができる。
【００５５】
図１２は、工程Ｒ５においてピックアップを行うピックアップ装置５１の真空チャック５２を示したものである。真空チャック５２の吸着面には、フッ素樹脂が塗布されている。このフッ素樹脂は、後述する透明熱可塑性樹脂フィルム１０１等による透明な熱可塑性樹脂膜との離型剤としての役割を持つ。画素制御素子１のチャッキング（吸着）を行う真空吸着穴５３が、第１の方向Ｘには、平面ディスプレイ基板１００上の画素制御素子１と同じ配列ピッチ５５（すなわちｐｘ）で自然数Ｋ列形成され、第２の方向Ｙにも同様に配列ピッチ５６（すなわちｐｙ）で自然数Ｌ行形成されている。したがって、この真空チャック５２によって、平面ディスプレイ基板１００上における第１の方向Ｘのピッチ１０５及び第２の方向Ｙのピッチ１０６を満たす画素制御素子１を、一度に最大Ｋ×Ｌ個ピックアップし、平面ディスプレイ基板１００に転写することができる。
【００５６】
図１３において斜線が付された部分は、第１の方向Ｘにピッチ５（すなわちｐｘ／ｍ）にて、第２の方向Ｙにピッチ６（すなわちｐｙ／ｎ）にて規則正しく配列されている画素制御素子１において、真空チャック５２によってピックアップされる画素制御素子１の一例を示す。すなわち、第１の方向Ｘには自然数ｍ個ごとに（ｍ−１個おきに）選択し、第２の方向には自然数ｎ個ごとに（ｎ−１個おきに）選択することとなるため、斜線が付された箇所の画素制御素子１が選択的にピックアップされることとなる。そして、次回のピックアップ時は、例えば、真空チャック５２をピックアップ用基板９上において幅ｐｘ／ｍだけ第１の方向Ｘ（図１３において右方向）にずらした位置に来るようにすれば、既にピックアップされた画素制御素子１（図１３において斜線が付されたもの）の右隣に位置する画素制御素子１を、前回のピックアップ時と同様に選択的にピックアップすることができる。このような選択的なピックアップ操作を最大ｍ×ｎ回繰り返すことができる。また、図１４は、真空チャック５２を用いて画素制御素子１をピックアップする状態を示す。このようにして、画素制御素子１の選択転写を１回もしくは、複数回行うことによって、平面ディスプレイ基板１００全面に画素制御素子１を転写する。
【００５７】
次に、ピックアップされた画素制御素子１を平面ディスプレイ基板１００へ固定する方法について説明する。図１５に示すように、平面ディスプレイ基板１００の表面には、透明熱可塑性樹脂フィルム１０１がラミネート加工されている。透明熱可塑性樹脂フィルム１０１に代えて透明熱可塑性樹脂を塗布して膜形成しても、透明熱可塑性樹脂による平面ディスプレイ基板１００としても良い。このような平面ディスプレイ基板１００を、図１６に示すように、画素制御素子１の転写前に予めヒーター等により加熱しておき、適度に塑性変形可能となった透明熱可塑性樹脂フィルム１０１上に、ピックアップされた画素制御素子１を埋め込むように転写する。
【００５８】
或いは、ピックアップされた画素制御素子１を透明熱可塑性樹脂フィルム１０１上に載せた後、プレスを行って埋め込むように転写してもよい。このとき、透明熱可塑性樹脂フィルム１０１は充分に加熱されていないため画素制御素子１との密着性が弱く、真空チャック５２に吸着された画素制御素子１が透明熱可塑性樹脂フィルム１０１上に接触して真空吸着穴５３から画素制御素子１が離れる瞬間に、画素制御素子１がわずかに位置ズレしてしまうことがある。そこで、画素制御素子１が真空吸着穴５３から離れるときに、真空吸着穴５３から圧空をかけて、この圧空による圧力を持って画素制御素子１を透明熱可塑性樹脂フィルム１０１に載せることにより、画素制御素子１と透明熱可塑性樹脂フィルム１０１とが密着するため、真空吸着穴５３から画素制御素子１を確実に離すとともに、透明熱可塑性樹脂フィルム１０１上における位置ズレを防止することができる。
【００５９】
プレスの方法としては、画素制御素子１の配置後あるいは配置時に、透明熱可塑性樹脂フィルム１０１を加熱して塑性変形可能としてからプレス装置等（図示せず）によりプレスしてもよいし、プレス装置等を加熱してプレスしてもよい。また、プレスする時期（タイミング）においては、全ての画素制御素子１を配置し終えた後に、一括して平面ディスプレイ基板１００をプレスするようにしてもよいし、任意の数量（例えば、平面ディスプレイ基板１００上の所定の面積に配置する数量）の画素制御素子１を配置し終えた後にプレスするようにしてもよい。このとき、真空チャック５２の真空吸着穴５３の周辺をわずかに残して、残りの部分を画素制御素子１の厚さと同じかそれ以上の厚さだけ削り取っておくことが望ましい。例えば、真空吸着穴５３に画素制御素子１を吸着させたときに、吸着穴５３の周辺部分で画素制御素子１に隠れてしまう領域を残し、残りの部分を上記のように削り取る等である。これにより、既に配置されている画素制御素子１が真空チャック５２（特に辺縁部）に干渉して位置ズレしてしまうことが防止される。また、ピックアップ時において、ピックアップ用基板９上におけるピックアップされていない画素制御素子１（すなわち、未配置の画素制御素子1）に真空チャック５２が干渉することによる位置ズレや画素制御素子１を損傷してしまうことが防止される。
【００６０】
また、画素制御素子１の埋め込みにおける別の方法として、レーザー光の照射等により局所的に加熱するようにしてもよい。この場合、画素制御素子１を転写する場所が局所的に可塑化するため、埋め込むように力を加えて転写したときに、既に転写されている画素制御素子１近辺の透明熱可塑性樹脂フィルム１０１を変形させて位置ズレを起こすことが防止される。
【００６１】
また、上述したように、真空チャック５２の画素制御素子１を吸着する面（吸着面）には、フッ素樹脂が塗布されているため、真空チャック５２の吸着面に透明熱可塑性樹脂フィルム１０１等による透明な熱可塑性樹脂膜が付着してしまうことがない。これにより、本発明においては、画素制御素子１を透明熱可塑性樹脂フィルム１０１に正確かつ確実に配置することができるため、透明熱可塑性樹脂フィルム１０１に従来の特許文献１や非特許文献１における凹部をあらかじめ形成する工程が不要となる。図１７は、透明熱可塑性樹脂フィルム１０１に画素制御素子１を埋め込むように転写された状態を示す。
【００６２】
また、図１７に示されるように、透明熱可塑性樹脂フィルム１０１へ画素制御素子１を埋め込むように転写すると、特に画素制御素子１の周辺部に透明熱可塑性樹脂フィルム１０１の凹変形１０３が生じる場合がある。この凹変形１０３の平坦化及び画素制御素子１を確実に固定化するために、図１８のように、平面ディスプレイ基板１００の画素制御素子１を転写した面に透明紫外線硬化樹脂膜１０４を塗布し、図１９のように、画素制御素子１を選択転写した反対側の面から、紫外線照射を行う。平面ディスプレイ基板１００及び透明熱可塑性樹脂フィルム１０１は紫外線を透過させるので、紫外線を透過しない画素制御素子１表面以外の透明紫外線硬化樹脂膜１０４が硬化する。その後、画素制御素子１上の硬化しなかった透明紫外線硬化樹脂膜１０４を除去する。図２０は、除去処理後の平面ディスプレイ基板１００を示す。また、透明紫外線硬化樹脂膜１０４として、その後の液晶ディスプレイ２００への組み立てに使用される有機系溶媒の処理に耐えうる材質のものを選択することによって、透明熱可塑性樹脂フィルム１０１を有機系溶媒から保護することが可能となる。
【００６３】
（配線形成方法）
以上に説明した方法で画素制御素子１を平面ディスプレイ基板１００上に固定化した後、工程Ｒ６において、図２１に示すように平面ディスプレイ基板１００の表面に透明電極（画素或いは画素電極）１０２を形成する。次に、図２２及び図２３に示すように、画素制御素子１と透明電極１０２との間の配線（画素ライン）１０７、ゲートライン１０８及びデータライン１０９等の配線を形成する。
【００６４】
本実施の形態では、複数の画素を制御する画素制御素子１とゲートライン１０８とデータライン１０９と画素ライン１０７等の配線をスクリーンマスクＭＭを使用したスクリーン印刷による印刷塗布方法によってパターン形成する。複数の画素を制御する画素制御素子１には、図３２（ａ）に示すように、その内部を通過する配線Ｄ９，Ｐ７，Ｇ８が多層構造で形成されている（つまり、縦方向のデータライン１０９を直線状に維持することができる。）。すなわち、ゲートライン１０８とデータライン１０９と画素ライン１０７等の配線と接続することとなる配線Ｄ９，Ｐ７，Ｇ８が予め形成されている。他方、スクリーンマスクＭＭとしては、メタルマスクとメッシュマスクがあり、いずれでも良いが、後述する理由からメタルマスクＭＭを使用することが好ましい。メタルマスクＭＭを使用したスクリーンマスクＭＭの一例を示すものが図３２（ｂ）で、金属箔のスクリーンマスクＭＭに、画素ライン１０７、ゲートライン１０８、データライン１０９に対応する破線状の所定パターン（縦横にスリットが形成されたパターン）の穴ＭＤ９，ＭＰ７，ＭＧ８が形成されている。本実施の形態のスクリーン印刷は、メタルマスクＭＭとしては、厚さが２０μｍ程度の金属箔のパターン部分（パターン）に穴を開けて、その部分からインク（配線材料）を塗布する。ここで、符号ＭＤ９は図３２（ｃ）の平面ディスプレイ１００のデータライン１０９に対応するパターンであり、符号ＭＰ７は同じく画素ライン１０７に対応するパターンであり、符号ＭＧ８は同じくゲートライン１０８に対応するパターンである。なお、縦横の所定パターンＭＤ９，ＭＰ７，ＭＧ８の中央位置ＭＳに複数の画素を制御する画素制御素子１が位置することとなる。上記画素制御素子１がゲートライン１０８やデータライン１０９などの画像全体を制御するために画面全体に設置される配線の一部が画面全体に配置されている複数画素を制御する画素制御素子１の内部を通過する構造とすると、これによりデータライン１０８やゲートライン１０９などの配線を上記スクリーンマスクＭＭを使用してパターン配線するとき、上記スクリーンマスクＭＭの縦横の所定パターンのように微小区域ごとに分割したスリット穴ＭＤ９，ＭＰ７，ＭＧ８とすることができ、これらが形成された上記スクリーンマスクＭＭを使用すれば、平面ディスプレイ基板１００にゲートライン１０８等の配線を一度に形成することができる。この点、従来の液晶ディスプレイにおける配線は、縦横にまっすぐに伸びる配線間にＴＦＴが一つ介在するもので、各画素に信号を送る信号線（データラインやゲートライン）は、縦横ほぼ一直線でつながってしまい、メタルマスク自体の加工は不可能であった。また、その配線方法は、配線材料を平面ディスプレイ基板の全面に薄膜堆積して、それをフォトリソグラフィー法によるパターン転写により、そして、配線材料薄膜をエッチングし、レジスト膜除去等等といった高価で複雑な製造工程となっていた。なお、本実施の形態では、基板上の配線はすべて上記画素制御素子１により区切れる破線パターン（断続的パターン）になるためにすべての配線を上記方法で形成することが可能である。ただし、縦横に配線されるゲートライ���１０８等の配線の主要部分（直線部分）を従来と同様の形成方法で形成しておき、上述した上記画素制御素子１が中心になる接続部分のみ本実施の形態の配線接続方法により形成しても良い。
【００６５】
本実施の形態では、データライン１０８とゲートライン１０９等の配線の間の破線状の中央部分に上記画素制御素子１が入るために、メタルマスクＭＭによるスクリーン印刷によって一括した効率の良い配線パターンが平面ディスプレイ基板１００に直接配線材料を印刷塗布形成できるため、生産効率が格段に向上する。ただし、メタルマスクＭＭを使用する理由は、スクリーンメッシュを用いた方法では、１０〜２０μｍ幅の細線の印刷が限界であり、ＬＣＤ信号線は通常１０μｍ程度であることから現状での使用が困難なことによる。これに対して、スクリーン印刷のメタルマスクＭＭを用いた方法では、１０μｍ以下の細線を直接印刷することが可能であり、配線が従来技術よりも安価に実施できる利点がある。
【００６６】
次に、工程Ｒ７において、図２４に示すように平面ディスプレイ基板１００の表面に配向膜１１０を形成し、ラビングを行う。さらに工程Ｒ８において、カラーフィルター基板１１１を貼り合わせた後、工程Ｒ９において、液晶１１２及びスペーサーの注入、封止を行って液晶ディスプレイ２００が完成する。
【００６７】
（第２の実施の形態の平面ディスプレイ基板の製造方法）
本実施の形態は、図２５のフローチャートに示されるように、画素制御素子１の切断工程Ｒ１０の後に、ピックアップ用基板９への転写工程Ｒ１１を行うものである。工程Ｒ２において、図６に示されるシリコン基板２の機械研磨の後、工程Ｒ１０として、シリコン基板２に形成した集積回路３の間にて切断できるように、位置合わせ及び画素制御素子１のパターニングを行う。このとき、集積回路３は、シリコン基板２の表面側ではなく、保持基板７に接触する側にあるため、集積回路３の位置を上方から直接目視により確認しながら位置合わせをすることはできない。したがって、シリコン基板２の裏面２ｂに集積回路３の位置を示す位置合わせマークを設けたり、シリコン基板２と保持基板７とに位置合わせ用の貫通穴を設けたりすることにより、位置合わせをすることができる。また、保持基板７及び第１の粘着テープ８を透明なものとすれば、裏面側から集積回路３の位置を確認することができる。
【００６８】
パターニングは、フォトリソグラフィー法などによって行う。パターニング後の状態を図２６に示す。次に、図２７のように、パターニングによって形成したフォトレジスト１１をマスクとして、サンドブラスト加工を行う。サンドブラスト加工によって、個々の画素制御素子１に切り分けた後、フォトレジスト１１を剥離する。図２８は、フォトレジスト１１を剥離した後の様子を示している。
【００６９】
次に、工程Ｒ１１として、図２９に示すように、画素制御素子１の裏面とピックアップ用基板９とを第２の粘着テープ１０で接着し、保持基板７を介して第１の粘着テープ８を加熱して第１の粘着テープ８及び保持基板７を剥離する。ここで、第１の粘着テープ８を加熱している間は粘着力が低下しているため、剥離によって画素制御素子１が飛び散って、規則的配列が乱れる恐れがある。そのため、加熱による剥離時に、画素制御素子１を若干プレス固定しながら第１の粘着テープ８を加熱することにより、画素制御素子１が飛び散ったり位置ズレを起こしたりしないようにするなどの配慮が必要である。このようにして画素制御素子１を保持基板７からピックアップ用基板９に転写する。このとき、図３０に示すように、集積回路３が形成された面は表面側となる。
【００７０】
ここで、第１の実施の形態と同様に、第１の粘着テープ８の熱剥離温度が第２の粘着テープ１０の熱剥離温度よりも低いものとなるように、それぞれの粘着テープ８，１０を選択することは、位置ズレ防止の観点から望ましい。また、それぞれの粘着テープ８，１０の粘着力を異なるものとしてもよい。第１の粘着テープ８として、シリコン基板２の機械研磨及び画素制御素子１への切り分け工程において、画素制御素子１及び保持基板７にかかる力に耐え得るだけの粘着力を持つものを選択し、第２の粘着テープ１０として、ピックアップしやすい粘着力のものを選択した場合は、より確実に位置ズレを防止し、その後のピックアップ工程がスムーズに行われることとなる。また、第１の実施の形態と同様に、ピックアップする画素制御素子１の近辺のみの粘着力を低下させるようにしてもよい。
【００７１】
（実施例）
次に、対角寸法５０インチ、解像度SXGA（1280×3色×1024）、開口率８０%の液晶ディスプレイを製造する場合について、特許文献１と比較しながら説明する。
（１）素子形状の比較
本件の方法で、１素子で１２画素を制御する場合、Ｓｉチップの大きさは、２００μｍ程度となる。それに対して、特許文献１で、１素子で１画素を制御する場合、Ｓｉチップの大きさは、６０μｍ程度になる。
（２）素子ピッチの比較
本件の方法では、素子ピッチは横１．７mm、縦１．２２mm程度となる。特許文献１では、素子ピッチは横０．３mm、縦０．６mm程度となる。
【００７２】
以上の前提から、本件の方法と特許文献１を比較すると、（１）「素子加工での生産性」としては、本件の方法での複数画素を制御する画素制御素子の方が、特許文献1の方法での素子よりもはるかに大きいことから、加工による削りしろを少なくでき、材料消費量を低減可能で、加工工数もはるかに少なくなる。（２）素子の基板への転写としては、本件の方法では、画素制御素子を平面ディスプレイ基板に転写するために、規則的配列で並んだ素子から、素子の配置ピッチで真空穴を加工した真空チャックによって、素子を選択的にピックアップし、基板上に転写するが、真空穴としては、直径φ１００μｍ程度でピッチ横１．７ｍｍ、縦１．２ｍｍで配列されたものとなる。転写される側のＳｉチップ基板の大きさが８インチウェハー程度の場合、一度に９０００個程度のＳｉチップをピックアップすることが可能になる。一方、仮に特許文献1の方法によるとすると、φ４０μｍ程度の真空穴を０．３ｍｍピッチで加工する必要がある。また、仮に８インチウェハー基板からＳｉチップをピックアップする場合、約１１万個の真空穴を加工する必要がある。現状の加工技術で、真空チャックとして使用可能な深い穴の加工では、φ１００μｍは可能で、φ４０μｍもの微細な穴加工は困難で、しかも、それを極めて多数加工する必要があり、特許文献1の方法は、現実では実現できない。（３）「素子の検査及び修復」についても、本件の方法が、配置する素子個数が少ないことから、素子の検査、修復も容易となる。また、特許文献1の方法（素子の規則的配列）において、「ピックアップ＆埋め込み」という方法を実施したとしても、先述のように、1画素を１素子で制御する小さい素子では、ピックアップする真空チャック自体を加工することが困難となる。なお、素子自体の大きさを大きくすると、開口率を下げるため、液晶ディスプレイの性能を落とすことになる。
【００７３】
以上、第１及び第２の実施の形態においては、本発明を液晶ディスプレイの製造に適用した場合を説明したが、本発明はこれに限るものではなく、有機ＥＬ等による平面ディスプレイの製造にも広く適用可能である。
【００７４】
（画素制御素子の実装装置）
次に、第１及び第２の実施の形態において説明した方法により画素制御素子を実装するための装置について説明する。図３１に、本実施の形態による画素制御素子１の実装装置３００を示す。この実装装置３００は、画素制御素子１の平面ディスプレイ基板１００への選択転写時におけるピックアップ機能及び配置機能を有し、図２５における工程Ｒ５を実施するものである。配置機能は、画素制御素子１を保持する画素制御素子ステージ３０１及び平面ディスプレイ基板１００を保持する基板ステージ３０２からなる。画素制御素子ステージ３０１は、静電チャック、低粘着テープなどの手段によって画素制御素子１を保持し、ヒーター或いは紫外線照射装置等の剥離機構３０３を備えている。また、基板ステージ３０２は、真空チャック、静電チャック、メカニカルチャックなどによって平面ディスプレイ基板１００を保持するものであり、ヒーター等による加熱機構３０９を備えている。メカニカルチャックを用いる場合は、平面ディスプレイ基板１００の端部を保持するものとする。また、画素制御素子ステージ３０１及び基板ステージ３０２は、それぞれ回転角度調節機構を有しており、コンピュータ等による制御装置３０８により回転角度を調節制御される。ピックアップ機能は、画素制御素子１を選択的に吸着するピックアップ装置５１、ピックアップ装置５１に付随した位置合わせ用カメラ３０４、Ｘ軸調節機構３０５、Ｙ軸調節機構３０６、及びＺ軸調節機構３０７からなる。各軸調節機構３０５，３０６，３０７は、それぞれの軸について、ピックアップ装置５１を最適な場所に位置合わせするものであり、それぞれ制御装置３０８により位置合わせ制御される。また、位置合わせ用カメラ３０４の映像データは制御装置３０８に送られ、制御装置３０８のモニタ（図示せず）に映像が表示されるようになっている。
【００７５】
以下に、実装装置３００を用いた画素制御素子１の実装を説明する。画素制御素子１が保持されているピックアップ用基板９を画素制御素子ステージ３０１に載置し、平面ディスプレイ基板１００を基板ステージ３０２に載置した後、それぞれの平行調整を行う。平行調整は、ピックアップ用基板９における第１の方向Ｘと、平面ディスプレイ基板１００における第１の方向Ｘと、Ｘ軸調節機構３０５の可動方向とが平行となるようにそれぞれのステージ３０１，３０２の回転角度調節機構を調整するものである。それぞれの基板９，１００における第２の方向Ｙ，ＹとＹ軸調節機構３０６の可動方向とが平行となるように平行調整してもよい。平行度の確認の基準として、予め、画素制御素子１を形成したシリコン基板２もしくはピックアップ用基板９及び、平面ディスプレイ基板１００に位置合わせマークＭ１を設置しておくことにより、容易に行うことができる。或いは、画素制御素子１の端部と、平面ディスプレイ基板１００の端部とを基準としても良い。そして、平行度の確認は、位置合わせ用カメラ３０４を使用して制御装置３０８のモニタを確認しながら、シリコン基板２もしくはピックアップ用基板９の位置合わせマークＭ２、或いは画素制御素子１及び平面ディスプレイ基板１００の端部を観察して、ピックアップ用基板９の第１の方向Ｘが、Ｘ軸調節機構３０５の可動方向と平行になるように、画素制御素子ステージ３０１を回転させる。同様に、平面ディスプレイ基板１００の第１の方向Ｘが、Ｘ軸調節機構３０５の可動方向と平行になるように、基板ステージ３０２を回転させる。このとき、制御装置３０８において位置合わせ用カメラ３０４からの信号を画像処理することにより、自動平行調整をさせるようにしてもよい。
【００７６】
平行調整後、シリコン基板２或いはピックアップ用基板９の位置合わせマークＭ２の位置情報と、平面ディスプレイ基板１００の位置合わせマークＭ１の位置情報を制御装置３０８に記憶させる。これらの位置情報はそれぞれ、Ｘ軸調節機構３０５、Ｙ軸調節機構３０６及びＺ軸調節機構３０７の位置情報からなる。それぞれの位置合わせマークＭ１，Ｍ２に代えて、例えば画素制御素子１の左下のチップ（基準とするチップ）位置や、平面ディスプレイ基板１００の手前左を、基準位置として、これらの位置情報を制御装置３０８に記憶させてもよい。
【００７７】
位置情報の記憶終了後、画素制御素子１のピックアップを行う。ピックアップ前に、予め剥離機構３０３のヒーターや紫外線照射装置を駆動して、ピックアップ用基板９の第２の粘着テープ１０を低粘着状態にしておく。また、予め加熱機構３０９のヒーターを駆動し、平面ディスプレイ基板１００の透明熱可塑性樹脂フィルム１０１を塑性変形可能にしておく。ピックアップ装置５１には、第１の実施の形態で述べたとおり、真空チャック５２が備えられており、平面ディスプレイ基板１００上における画素制御素子１のピッチ１０５，１０６と同じピッチ５５，５６で、真空吸着穴５３が備えられ、真空吸着穴５３の位置情報は、予め制御装置３０８に記憶されている。そして、制御装置３０８によりＸ軸調節機構３０５、Ｙ軸調節機構３０６及びＺ軸調節機構３０７を駆動させて、真空チャック５２を画素制御素子ステージ３０１の上方に移動させ、画素制御素子１をピックアップする。最初にピックアップする画素制御素子１を、先の基準位置に最も近い位置にある画素制御素子１とすると、その後の制御が効率的に行われるので好ましい。
【００７８】
第１の実施の形態において述べた通り、第２の粘着テープ１０及びピックアップ用基板９の種類によっては、第２の粘着テープ１０を低粘着化するとき、紫外線ビーム等のエネルギー線により行うことが可能である。このとき、剥離機構３０３として熱線や紫外線ビームを発生するエネルギー線発生装置を使用し、ピックアップ前にこれをスタンバイ状態にしておく。そして、ピックアップ時（或いは直前）に、ピックアップする画素制御素子１の近辺のみにエネルギー線を照射し、第２の粘着テープ１０を部分的に低粘着化する。したがって、ピックアップ工程が終わるまで加熱状態（或いは紫外線照射状態）を保つ必要がなく、ピックアップしない画素制御素子１の近辺の粘着テープ１０が低粘着状態とならないため、ピックアップ基板９上において画素制御素子１の配列を乱してしまうことがない。
【００７９】
画素制御素子１をピックアップした真空チャック５２を、Ｘ軸調節機構３０５、Ｙ軸調節機構３０６及びＺ軸調節機構３０７を駆動して平面ディスプレイ基板１００の上方まで搬送し、平面ディスプレイ基板１００上に画素制御素子１を実装する。これらの画素制御素子１のピックアップ及び実装を繰り返し行い、平面ディスプレイ基板１００の全面に、画素制御素子１を実装する。さらに、画素制御素子ステージ３０１及びピックアップ装置５１を複数設置しておき、数ロットの画素制御素子１を並行して実装すると生産性の向上を図ることができる。
【００８０】
また、予め加熱機構３０９により透明熱可塑性樹脂フィルム１０１が塑性変形可能となっているため、真空チャック５２を透明熱可塑性樹脂フィルム１０１に押し付けるように画素制御素子１を実装すると、画素制御素子１が透明熱可塑性樹脂フィルム１０１に埋め込まれるように配置される。加熱機構３０９により予め加熱しないか、或いは基板ステージ３０２に加熱機構３０９を設けずに、画素制御素子１を、平面ディスプレイ基板１００（透明熱可塑性樹脂フィルム１０１）上に配置した後に、上方から加熱プレスして、透明熱可塑性樹脂フィルム１０１に埋め込むように実装しても良い。また、裏面側からレーザー光の照射等により透明熱可塑性樹脂フィルム１０１を局所的に加熱するようにしてもよい。
【００８１】
画素制御素子１の実装後に、透明紫外線硬化樹脂膜１０４を使用する場合は、平面ディスプレイ基板１００の画素制御素子１配置面に透明紫外線硬化樹脂膜１０４を塗布した後、別の紫外線照射装置（図示せず）を用いて、平面ディスプレイ基板１００裏面より紫外線照射を行うことによって、画素制御素子１の固定化を行う。このとき、基板ステージ３０２に紫外線照射装置を組み込んでおいても良い。
【００８２】
この実装装置３００は、ピックアップ用基板９上の画素制御素子１をピックアップして平面ディスプレイ基板１００に実装するものであるが、第１及び第２の実施の形態におけるピックアップ及び実装工程Ｒ５以外の工程は、周知の製造装置（例えば、半導体製造装置やフォトリソグラフィー装置等）を用いて行うことができる。すなわち、画素制御素子１の実装に関する装置が既に導入されている場合は、本実施の形態における実装装置３００のみを新規に導入するだけで、第１及び第２の実施の形態において説明した画素制御素子の実装方法を行うことができることとなる。
【００８３】
（実施例）
上記の実装装置３００を用いて、実際に液晶ディスプレイ用の平面ディスプレイ基板１００に画素制御素子１を選択転写した例を説明する。本実施例の液晶ディスプレイ２００は、対角寸法５０インチ、解像度ＳＸＧＡである。８インチ（直径２００ｍｍ）のシリコン基板２に、縦２００μｍ×横１５０μｍの大きさの画素制御素子１を、第１の方向Ｘのピッチ５を０．２１５ｍｍ、第２の方向Ｙのピッチ６を０．２４４ｍｍ、厚さを０．０６ｍｍで製作した場合、１枚のシリコン基板（素子形成部分は１４０ｍｍ×１４０ｍｍ）から、３７万個の画素制御素子１が製作される。対角寸法５０インチ（１１０７ｍｍ×６２３ｍｍ）でＳＸＧＡ（１２８０×１０２４×３色）の解像度の液晶ディスプレイ２００を製造するとした場合、一画素（３色）の大きさは０．８６ｍｍ×０．６１ｍｍとなる。すなわち、平面ディスプレイ基板１００上での画素制御素子１の間隔は、第１の方向Ｘのピッチ１０５は１．７２ｍｍ、第２の方向Ｙのピッチ１０６は１．２２ｍｍとなる。その際に必要な画素制御素子１は、約３３万個である。すなわち、１枚のシリコン基板２で、５０インチの液晶ディスプレイ２００に使用される平面ディスプレイ基板１００の１枚分の画素制御素子１を製作できる。
【００８４】
このようにして製作された画素制御素子１をピックアップする真空チャック５２には、径が１００μｍの真空吸着穴５３が、第１の方向Ｘのピッチ５５が１．７２ｍｍ、第２の方向Ｙのピッチ５６が１．２２ｍｍとなるように、第１の方向Ｘに８０（＝Ｋ）列、第２の方向Ｙに１０２（＝Ｌ）行形成されているものを使用した。
【００８５】
この真空チャック５２によって、画素制御素子１の中から、平面ディスプレイ基板１００の第１の方向Ｘのピッチ１０５（＝１．７２ｍｍ）、第２の方向Ｙのピッチ１０６（＝１．２２ｍｍ）で、Ｋ×Ｌ（＝８０×１０２＝８１６０）個の画素制御素子１をピックアップし、平面ディスプレイ基板１００に転写した。これを繰り返して行い、画素制御素子１を平面ディスプレイ基板１００の全面に転写した。その結果、第１の方向Ｘに８回、第２の方向Ｙに５回の計４０回の選択転写によって、平面ディスプレイ基板１００の全面に画素制御素子１を転写できた。
【００８６】
（本実施の形態と特許文献２との比較）
特許文献２の発明は、本発明の画素制御素子に相当する「素子ブロック１３」を一つずつピックアップして転写しているのに対して、本発明は、複数の画素制御素子を所定のピッチでピックアップして転写している。すなわち、特許文献２には、「素子ブロック１３の単位での素子形成基板１１からの剥離が行われ（段落番号００１８）」、「転写後では、素子ブロック１３同士の間隔が拡大したものとなる（段落番号００２３）」と記載されている。また、段落番号００３０及び図８には、特許文献２で使用される把持手段（本発明のピックアップ装置）について説明されている。把持手段には、素子ブロック１３（本発明の画素制御素子）を吸着する中空部３５やガス抜き穴３４（本発明の真空吸着穴）について記載されているが、中空部３５やガス抜き穴３４は一つであり、把持手段（ピックアップ装置）によって吸着把持できる画素ブロック１３は一つとなっている。つまり、特許文献２においては、一つの素子ブロック１３（本発明の画素制御素子）を吸着把持可能な把持手段（ピックアップ装置）を使用して、素子ブロック１３ごとにピックアップが行われ、表示装置基板１４（平面ディスプレイ基板）に転写される（図３６（ａ））。このため、ピックアップ及び転写は素子ブロック１３（本発明の画素制御素子）ごとに、その個数と同回数行う必要があり、さらに、一つの素子ブロック１３をピックアップ及び転写するごとに表示装置基板１４上において位置合わせを行う必要がある。
【００８７】
これに対して、本発明は、「上記画素制御素子用基板に、その第１の方向については平面ディスプレイ基板上における第１の方向での画素制御素子の配列ピッチｐｘを自然数ｍで除したｐｘ／ｍの配列ピッチ、及び、第１の方向に直交する第２の方向については平面ディスプレイ基板上における第２の方向での画素制御素子の配列ピッチｐｙを自然数ｎで除したｐｙ／ｎの配列ピッチとなるように画素制御素子を複数形成し、ピックアップ装置には、画素制御素子のチャッキングを行う真空吸着穴が、前記第１の方向に対応する方向にｐｘの配列ピッチで形成され、かつ前記第２の方向に対応する方向にｐｙの配列ピッチで形成されており、平面ディスプレイ基板上での画素制御素子の配列ピッチｐｘ，ｐｙに対応する画素制御素子のみを選択的に前記ピックアップ装置に吸着保持させて、平面ディスプレイ基板に転写する（請求項１参照）」と記載されているように、画素制御素子用基板上の画素制御素子の配列ピッチ（ｐｘ／ｍ，ｐｙ／ｎ）とピックアップ装置の真空吸着穴の配列ピッチ（ｐｘ、ｐｙ）は、平面ディスプレイ基板の配列ピッチ（ｐｘ，ｐｙ）と関連付けられていることから、一回のピックアップにより平面ディスプレイ基板上での配列ピッチ（ｐｘ，ｐｙ）で複数の画素制御素子が選択され、その配列ピッチを保ったまま平面ディスプレイ基板に転写されることとなる（図３６（ｂ））。すなわち、段落番号００４９に記載のように、第１の方向Ｘには自然数ｍ個ごとに（ｍ−１個おきに）選択し、第２の方向には自然数ｎ個ごとに（ｎ−１個おきに）選択することとなるため、図１３の斜線が付された箇所の複数の画素制御素子１が選択的にピックアップされることとなる。したがって、特許文献２のように、素子ブロック１３（本発明の画素制御素子）ごとにピックアップ及び転写する場合と比較して、ピックアップ及び転写の回数が少なく、生産効率が高い。
【００８８】
また、表示装置基板１４（本発明の平面ディスプレイ基板）において素子ブロック１３（本発明の画素制御素子）ごとに位置合わせが必要な特許文献２と比較して、ピックアップした時点で平面ディスプレイ基板上での配列ピッチ（ｐｘ，ｐｙ）となっているため、複数の画素制御素子の位置合わせが一度で行われる。この効果については、段落番号００４８の「したがって、この真空チャック５２によって、平面ディスプレイ基板１００上における第１の方向Ｘのピッチ１０５及び第２の方向Ｙのピッチ１０６を満たす画素制御素子１を、一度に最大Ｋ×Ｌ個ピックアップし、平面ディスプレイ基板１００に転写することができる。」や、段落番号００４９の「次回のピックアップ時は、例えば、真空チャック５２をピックアップ用基板９上において幅ｐｘ／ｍだけ第１の方向Ｘ（図１３において右方向）にずらした位置に来るようにすれば、既にピックアップされた画素制御素子１（図１３において斜線が付されたもの）の右隣に位置する画素制御素子１を、前回のピックアップ時と同様に選択的にピックアップすることができる。」と明示されている。そして、このような位置合わせを行いながら正確にピックアップするものが、本発明の特徴である。
【００８９】
この点、特許文献２では、段落番号００１７に「各薄膜トランジスタ素子１２の間隔は素子間分離を図ることができる距離であれば良い」と記載されており、画素形成用基板１１（本発明の画素制御素子用基板）における各薄膜トランジスタ素子１２の配列ピッチについてはまったく考慮されていない。このことから、各薄膜トランジスタ素子１２の集合体である素子ブロック１３（画素制御素子）の配列ピッチについてもまったく考慮されていないことがわかる。
【００９０】
特許文献２においては、図３６（ａ）に示すように、転写元（画素制御素子用基板）と転写先（平面ディスプレイ基板）において、画素ブロック１３（画素制御素子）の配列ピッチが同一となるように対応付けられると考えられる。このような単なる対応付けでは、画素ブロック１３（画素制御素子）が画素制御素子用基板に拡散した状態で形成され、画素制御素子用基板の面積当りに対する画素制御素子の生産数が大変少ないものとなってしまう。
【００９１】
これに対して、本発明は、「画素制御素子用基板に、その第１の方向については平面ディスプレイ基板上における第１の方向での画素制御素子の配列ピッチｐｘを自然数ｍで除したｐｘ／ｍの配列ピッチ、及び、第１の方向に直交する第２の方向については平面ディスプレイ基板上における第２の方向での画素制御素子の配列ピッチｐｙを自然数ｎで除したｐｙ／ｎの配列ピッチとなるように画素制御素子を複数形成し」とあるように、画素制御素子用基板には、画素制御素子が平面ディスプレイ基板の配列ピッチ（ｐｘ，ｐｙ）を自然数（ｍ、ｎ）で除した配列ピッチ（ｐｘ／ｍ，ｐｙ／ｎ）で形成されており、画素制御素子用基板と平面ディスプレイ基板との対応付けを行いながらも、画素制御素子を画素制御素子用基板に密集した状態で形成できるようになっている（図３６（ａ））。これにより、上記単純な対応付けと比較して、画素制御素子用基板の面積当りに対する画素制御素子の生産効率が飛躍的に高くなっている。
【００９２】
また、上述したように、「素子ブロック１３」は４つの薄膜トランジスタ素子１２がその外周の４つの画素を各々制御するものの集合であると考えられる。具体的には、図３５（ａ）に示すように、田の字状の４つの画素の中央にこれらの４つの画素を制御する４つの薄膜トランジスタ素子１２が密集するように配置されているものである。引用文献２もこれと同様である（図５参照）。すなわち、特許文献２の素子ブロック１３（本発明の画素制御素子に相当）は、一つの画素を制御する一つの薄膜トランジスタ素子１２が複数集合し、複数の薄膜トランジスタ素子１２で複数の画素を制御するものであるのに対して、本発明の画素制御素子は一つの集積回路で複数の画素を制御するものである点で異なる。請求項１の「一つの集積回路で複数の画素を制御する画素制御素子」を本発明の一実施の形態の液晶ディスプレイに適用した場合、液晶１１２を介してカラーフィルター基板１１１と対向する平面ディスプレイ基板１００に一つの集積回路で複数画素（例えば３色×４画素）の制御を行う画素制御素子をその配線と共に複数配置してなる。通常、ディスプレイでの配線部分は、光遮蔽部となる。このため、特許文献２のように、複数個の画素を一つの素子で制御使用とした場合、配線部分が素子に集中し、その部分が光遮蔽部となる。これに対して、本願発明では、上記画素制御素子とその配線により、省配線化が可能で、開口率の向上などの点での効用がある。
【図面の簡単な説明】
【００９３】
【図１】集積回路の概略を示す上面図
【図２】集積回路上に保護膜を形成した状態を示す上面図
【図３】シリコン基板上に集積回路が形成された状態を示す上面図
【図４】平面ディスプレイ基板の上面図
【図５】シリコン基板の上面図
【図６】シリコン基板の機械研磨を示す断面図
【図７】シリコン基板の表裏反転を示す断面図
【図８】表裏反転後のシリコン基板の断面図
【図９】パターニングされたシリコン基板の断面図
【図１０】サンドブラスト加工の説明図
【図１１】フォトレジスト剥離後のシリコン基板の断面図
【図１２】真空チャックの上面図
【図１３】画素制御素子の選択の説明図
【図１４】画素制御素子のピックアップを示す断面図
【図１５】熱可塑性樹脂フィルムをラミネート加工した平面ディスプレイ基板の断面図
【図１６】画素制御素子の実装を示す説明図
【図１７】画素制御素子の実装後の平面ディスプレイ基板の断面図
【図１８】透明紫外線硬化樹脂膜を塗布した平面ディスプレイ基板の断面図
【図１９】紫外線照射を示す説明図
【図２０】紫外線硬化樹脂膜が一部除去された平面ディスプレイ基板の断面図
【図２１】透明電極が形成された平面ディスプレイ基板の断面図
【図２２】配線が形成された平面ディスプレイ基板の断面図
【図２３】平面ディスプレイ基板の上面図
【図２４】液晶ディスプレイの断面図
【図２５】液晶ディスプレイ製造工程のフローチャート
【図２６】パターニングされたシリコン基板の断面図
【図２７】サンドブラスト加工の説明図
【図２８】フォトレジスト剥離後のシリコン基板の断面図
【図２９】シリコン基板の表裏反転を示す説明図
【図３０】表裏反転後のシリコン基板の断面図
【図３１】画素制御素子の実装装置の概略図
【図３２】（ａ）は、内部を通過する配線が形成された画素制御素子の例と、この画素制御素子を使用して、スクリーン印刷により配線形成する際のスクリーンマスクの例を平面ディスプレイ基板の上面図と比較して示す図であり、（ｂ）が（ｃ）の平面ディスプレイ基板の配線に対応するスクリーンマスクの図
【図３３】本発明の画素配列の他の例を示す平面図
【図３４】本発明の画素配列の他の例を示す平面図
【図３５】特許文献２と本発明の内容を比較して説明する図
【図３６】特許文献２と本発明の内容を比較して説明する図
【図３７】特許文献２と本発明の内容を比較して説明する図
【図３８】従来の画素配列の例を示す平面図である。
【符号の説明】
【００９４】
１    画素制御素子
２    シリコン基板（画素制御素子用基板）
２ａ  集積回路形成面
２ｂ  裏面
３    集積回路
３ａ  電子デバイス
３ｂ  電流保持回路
３ｃ  電極パッド
４    シリコン膜
５    シリコン基板上における第１の方向のピッチ
６    シリコン基板上における第２の方向のピッチ
７    保持基板
８    第１の粘着テープ
９    ピックアップ用基板
１０    第２の粘着テープ
１１    フォトレジスト
５１    ピックアップ装置
５２    真空チャック
５３    真空吸着穴
５５    第１の方向のピッチ
５６    第２の方向のピッチ
１００    平面ディスプレイ基板
１０１    透明熱可塑性樹脂フィルム
１０２    透明電極
１０３    凹変形
１０４    透明紫外線硬化樹脂膜
１０５    平面ディスプレイ基板上における第１の方向のピッチ
１０６    平面ディスプレイ基板上における第２の方向のピッチ
１０７    配線（信号線）
１０８    ゲートライン
１０９    データライン
１１０    配向膜
１１１    カラーフィルター基板
１１２    液晶
１１３    耐溶剤層
１１４    カラーフィルター
１１５    カラーフィルター基板用透明電極
２００    液晶ディスプレイ
３００    実装装置
３０１    画素制御素子ステージ
３０２    基板ステージ
３０３    剥離機構
３０４    位置合わせ用カメラ
３０５    Ｘ軸調節機構
３０６    Ｙ軸調節機構
３０７    Ｚ軸調節機構
３０８    制御装置
３０９    加熱機構
Ｋ，Ｌ，ｍ，ｎ  自然数
ＭＭ      メタルマスク（スクリーンマスク）
ＭＤ９，ＭＰ７，ＭＧ８  所定パターン
【図１】
0003617522.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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