(57)【特許請求の範囲】
【請求項１】
予め記憶されている比較データを有し、入力される入力データと前記比較データとの一致又は不一致を比較し、該比較結果の２値信号に従って第１の半導体スイッチ素子をオン・オフ制御するように形成され、第１の半導体スイッチ素子の一方の主電極を出力端とするＣＡＭセルと、前記ＣＡＭセルの出力端に接続されたマッチ線を第２の半導体スイッチ素子を介して電源に接続してなり、第２の半導体スイッチ素子を読取信号に応動してオンしたときの前記マッチ線の電圧に基づいて前記比較結果を検出するように形成された一致検出回路とを備えてなる連想メモリ装置において、
前記一致検出回路は、前記第２の半導体スイッチ素子に並列接続された第３の半導体スイッチ素子を有してなり、前記第３の半導体スイッチ素子を前記読取信号の初期の一定期間オンするようにしたことを特徴とする連想メモリ装置。
【請求項２】
予め記憶されている比較データを有し、入力される入力データと前記比較データとの一致又は不一致を比較し、該比較結果の２値信号に従って第１の半導体スイッチ素子をオン・オフ制御するように形成され、第１の半導体スイッチ素子の一方の主電極を出力端とするＣＡＭセルと、前記ＣＡＭセルの出力端に接続されたマッチ線を第２の半導体スイッチ素子を介して電源に接続してなり、第２の半導体スイッチ素子を読取信号に応動してオンしたときの前記マッチ線の電圧に基づいて前記比較結果を検出するように形成された一致検出回路とを備えてなる連想メモリ装置において、
前記一致検出回路は、前記マッチ線に入力と出力とを共通に接続したインバータを有してなり、前記読取信号の初期の一定期間だけ前記インバータの電源をオンするようにしたことを特徴とする連想メモリ装置。
【請求項３】
メモリセル群と、入力データラッチ回路と、アドレスデコーダと、タイミング信号生成回路と、一致検出回路とを備えてなり、
前記メモリセル群は、比較データのデータ長に対応する複数のＣＡＭセルからなるＣＡＭセル群を複数有し、
前記各ＣＡＭセルは、前記比較データを形成する１ビットデータを記憶する記憶手段と、該記憶手段に記憶された前記１ビットデータと入力される入力データの対応する１ビットデータとの一致又は不一致を比較する比較手段と、該比較手段の比較結果に応じてオン・オフされる第１の半導体スイッチ素子とを有し、
前記ＣＡＭセルの第１の半導体スイッチ素子は、一端が接地され、他端が前記各ＣＡＭセル群ごとにそれぞれマッチ線に共通に接続されてなり、
前記入力データラッチ回路は、前記入力データを書込信号に応動してラッチし、ラッチした入力データを前記各ＣＡＭセル群に出力するものとされ、
前記アドレスデコーダは、前記ＣＡＭセル群の１つを指定するアドレス信号を取り込んでデコードし、該アドレス信号に対応する前記ＣＡＭセル群の前記記憶手段に書込許可信号を出力するものとされ、
前記一致検出回路は、前記マッチ線にそれぞれ対応させて設けられ、前記マッチ線と電源との間に接続された第２の半導体スイッチ素子と、該マッチ線の電圧に基づいて前記第１の半導体スイッチ素子のオン・オフ状態を判定して、一致又は不一致の検出信号を出力する判定手段とを有して形成され、
前記タイミング信号生成回路は、前記入力データラッチ回路を制御して、前記書込信号を生成出力するとともに、前記一致検出回路の第２の半導体スイッチ素子をオンさせる読取信号を生成出力するものとされてなる連想メモリ装置において、
前記一致検出回路は、前記第２の半導体スイッチ素子に並列接続された第３の半導体スイッチ素子を有し、
前記タイミング信号生成回路は、前記読取信号の初期の一定期間、第３の半導体スイッチ素子をオンさせる信号を生成出力することを特徴とする連想メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶した比較データと入力される入力データとを比較して、一致した比較データのアドレスを検出するＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）と呼ばれる連想メモリ装置の技術に属する。
【０００２】
【従来の技術】
一般に、連想メモリ装置は、頻繁に使用される同一のデータに対応した同一の処理を速やかに行うため、頻繁に使用される複数のデータを予め比較データとして記憶しておき、入力される入力データと一致した比較データに対応する出力線から信号を出力して、速やかにその入力データに対応した処理を行えるようにしたものである。
【０００３】
例えば、比較データを予め記憶しておき、入力される入力データを比較データと比較して、比較結果である一致・不一致の２値信号に従って第１の半導体スイッチ素子をオン・オフ制御している。そして、第１の半導体スイッチ素子のオン・オフ状態を検出するために、第１の半導体スイッチ素子を第２の半導体スイッチ素子を介して電源に接続し、第２の半導体スイッチ素子を読取信号に応動してオンし、オン・オフ状態に応じて変化する第１の半導体スイッチ素子の端子電圧に基づいて比較結果を検出するようにしている。
【０００４】
このような連想メモリ装置としては、外国文献（Ｄ．Ｆ．Ｆｉｅｒ，ｅｔ  ａｌ：Ａ  ３６／７２ｂ  ＣＭＯＳ  Ｍｉｃｒｏ−Ｍａｉｎｆｒａｍｅ  Ｃｈｉｐ  Ｓｅｔ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ  ｏｆ  ＩＳＳＣＣ  ８６  ｐ２７のＦＩＧＵＲＥ  ３−Ｃｏｎｔｅｎｔ  ａｄｄｒｅｓｓａｂｌｅ  ｍｅｍｏｒｙ  ｆｕｎｃｔｉｏｎ  ｄｒａｗｉｎｇ）に記載されたものが知られている。
【０００５】
【発明が解決しようとする課題】
上述した従来の技術で一致検出の高速化を図ろうとすれば、第２の半導体スイッチ素子の電流供給能力を上げて、第１の半導体スイッチ素子の端子電圧の変化を速めることが考えられる。しかしながら、この場合、電流供給量が増えるので、消費電流が大きくなってしまうという問題がある。
本発明が解決しようとする課題は、入力データとＣＡＭセル内に記憶した比較データの比較結果を低消費電流で高速に検出することにある。
【０００６】
【課題を解決するための手段】
上記課題は、比較結果に従ってオン・オフされる第１の半導体スイッチ素子に、マッチ線を介して電源から電流を供給する第２の半導体スイッチ素子に、第３の半導体スイッチ素子を並列に接続して、第２の半導体スイッチ素子をオンする検出時の読取信号の読み出し初期に、一時的に第３の半導体スイッチ素子をオンすることにより解決することができる。
【０００７】
つまり、第１の半導体スイッチ素子に電源から供給する電流が第３の半導体スイッチ素子による分増えることから、第１の半導体スイッチ素子の端子電圧は速やかに変化するので、入力データと比較データの比較結果を高速に検出できる。また、第３の半導体スイッチ素子をオンさせるのは一時的であるから、消費電流の増加を低くおさえることができる。
【０００８】
また、第３の半導体スイッチ素子により一時的に電流供給量を増加させることに代えて、インバータの入力と出力を第１の半導体スイッチ素子と第２の半導体スイッチ素子との接続線であるマッチ線に共通に接続して、読取信号の初期の一定期間だけインバータの電源をオンするようにしてもよい。これによれば、第３の半導体スイッチ素子と同様に、入力データと比較データの比較結果を高速に検出でき、消費電流の増加を低くおさえることができる。なおかつ、マッチ線の電圧の設定がインバータのP-MOSFETとN-MOSFETとのサイズ比で設定できる。このことにより、判定手段を同じサイズのインバータで設定すると、製造時のバラツキの影響を受けることなく、判定手段の入力電圧として安定したマッチ線の電圧設定ができる。
【０００９】
【発明の実施の形態】
以下、本発明の第１の実施の形態について、図１、２を用いて説明する。図１は、本発明に係る連想メモリの実施の形態の全体構成図を示す。図２は、図１に示したＣＡＭセル６と一致検出回路５との具体的な回路図の一例である。図１に示すように、連想メモリ装置は、メモリセル群１と、入力データラッチ回路２と、アドレスデコーダ３と、タイミング信号生成回路４と、一致検出回路５とを備えている。
【００１０】
メモリセル群１は、行列配置された複数のＣＡＭセル６有して形成されている。そして、列方向の数は入力データ又は比較データのデータ長（ビット数）に対応し、行方向の数は予め記憶させる比較データの数に対応している。各ＣＡＭセル６の構成は同一であり、図２のように形成されている。
【００１１】
つまり、図２に示すように、インバータ８の出力端（Ａ）をインバータ７の入力端に、インバータ７の出力端（Ｂ）をインバータ８の入力端に接続して、記憶手段に相当する１ビットのデータを記憶するラッチ回路を有している。そして、Ｂ端はＮ−ＭＯＳＦＥＴ９のソースに接続され、Ａ端はＮ−ＭＯＳＦＥＴ１０のソースに接続され、Ｎ−ＭＯＳＦＥＴ９、１０のゲートは、それぞれワード線ＷＬに接続され、Ｎ−ＭＯＳＦＥＴ９、１０のドレインは各々ビット線！ＷＤ、ＷＤ（以下！は反転信号を意味する）に接続されている。ビット線！ＷＤ、ＷＤの各々には、入力データの１ビット分のデータ！ＷＤ、ＷＤが入力されるようになっている。また、Ｎ−ＭＯＳＦＥＴ１１とＰ−ＭＯＳＦＥＴ１３とを並列に接続して第１のトランスミッションゲートが形成され、Ｎ−ＭＯＳＦＥＴ１２とＰ−ＭＯＳＦＥＴ１４とを並列に接続して第２のトランスミッションゲートが形成され、第１と第２のトランスミッションゲートが直列に接続され、その共通接続点がＮ−ＭＯＳＦＥＴ１５のゲートに接続されている。また、第１のトランスミッションゲートは、Ａ端が”Ｈ”レベルのとき、前記共通接続点とビット線！ＷＤとを導通するように接続されている。また、第２のトランスミッションゲートは、Ｂ端が”Ｈ”レベルのとき前記共通接続点とビット線ＷＤとを導通するように接続されている。これにより、第１と第２のトランスミッションゲートの共通接続点に、比較結果の２値信号を出力する比較手段が構成される。そして、比較結果の２値信号によりオン・オフされるＮ−ＭＯＳＦＥＴ１５は、ソースが接地され、ドレインがＣＡＭセル６の出力端とされ、マッチ線を介して一致検出回路５に入力されている。
【００１２】
一致検出回路５は、判定手段であるインバータ１９の入力端にマッチ線を接続し、出力端にヒット線（ＨＩＴ）を接続してなり、マッチ線は第２の半導体スイッチ素子であるＰ−ＭＯＳＦＥＴ１６と、これに並列接続された第３の半導体スイッチ素子であるＮ−ＭＯＳＦＥＴ１７を介して電源Ｖｃｃが接続され、かつマッチ線はバイアス用のＮ−ＭＯＳＦＥＴ１８を介して接地され、Ｐ−ＭＯＳＦＥＴ１６とＮ−ＭＯＳＦＥＴ１８のゲートに読取信号ＣＴＬが入力され、Ｎ−ＭＯＳＦＥＴ１７のゲートに読取信号の初期の一定期間に同期して短パルスＰＧが入力されている。なお、Ｐ−ＭＯＳＦＥＴ１６とＮ−ＭＯＳＦＥＴ１８で形成されるインバータは、Ｎ−ＭＯＳＦＥＴ１５の駆動電流容量に対して、相対的に駆動能力の弱いインバータとされている。
【００１３】
図２においては、説明を簡潔にするため、マッチ線（ＭＡＴＣＨ）にはＣＡＭセル６が１つしか接続されていないが、実際はＣＡＭセル群１の１行に対応したデータ長分の複数のＣＡＭセル６の出力が、それぞれ同一のマッチ線に接続されている。同様に、ＣＡＭセル群１の１行に対応したデータ長分の複数のＣＡＭセル６のワード線ＷＬは共通に接続されている。
【００１４】
アドレスデコーダ３は、アドレス信号を取り込んでデコードし、複数のＣＡＭセル群の内の一行のＣＡＭセル６に比較データを書き込むための書込許可信号を、アドレス信号に対応する一本のワード線ＷＬ０〜ＷＬｍに出力する。これにより、書込許可信号が入力されたＣＡＭセル６の記憶手段に、そのときの入力データが比較データとして書き込まれる。
【００１５】
タイミング信号生成回路４は、外部から入力されるクロック、リード、ライトの信号に基づいて、入力データラッチ回路２と一致検出回路５とを制御する書込信号（Ｗ＿ＣＬＫ）、読取信号（ＣＴＬ）、短パルス（ＰＧ）を生成して出力するようになっている。
【００１６】
入力データラッチ回路２は、タイミング信号生成回路４から出力される書込信号（Ｗ＿ＣＬＫ）に応じて入力データをラッチし、ラッチした入力データの各１ビットデータＷＤ０〜ＷＤｎと、これを反転したビットデータ！ＷＤ０〜！ＷＤｎを、同一列の各ＣＡＭセル６に出力するようになっている。
【００１７】
このように構成される第１の実施の形態の動作を説明する。
メモリセル群１への比較データの書き込み動作は、アドレスデコーダ３により１つの行のＣＡＭセル６を指定するアドレス信号を取り込んでデコードし、デコードして選ばれたワード線に書込許可信号を出力する。書込許可信号が出力されたワード線に接続されたＣＡＭセル６のＮ−ＭＯＳＦＥＴ９，１０がオンし、これにより記憶手段であるインバータ７，８からなるラッチ回路に、ビット線ＷＤ、！ＷＤ上の入力データの１ビットデータが、比較データの１ビットデータとして書込まれ記憶される。つまり、Ａ端とＢ端の２値状態は相反する関係にあり、入力データに応じてＡ端とＢ端の２値状態が変化し、比較データの１ビットデータが記憶される。例えば、アドレスデコーダ３から書込許可信号が出力されると、ワード線ＷＬが”Ｈ”レベルになり、Ｎ−ＭＯＳＦＥＴ９、１０をオンして、データＷＤ、！ＷＤをＣＡＭセル６のラッチ回路に比較データの１ビットデータがＡ，Ｂ端に記憶される。
【００１８】
次に、このようにして記憶された比較データの１ビットデータと入力データＷＤ、！ＷＤとを比較する動作について説明する。ラッチ回路に記憶された比較データの２値状態に応じて第１のトランスミッションゲートと第２のトランスミッションゲートのいずれか一方がオンし、それらの共通接続点はビット線ＷＤ、！ＷＤ上のいずれかのデータの状態になる。つまり、ラッチ回路に記憶された比較データ（Ａ）、（Ｂ）と入力データＷＤ、！ＷＤが一致していた場合には、負論理がＮ−ＭＯＳＦＥＴ１５のゲートに印加されるので、Ｎ−ＭＯＳＦＥＴ１５がオフする。逆に、不一致の場合には正論理がＮ−ＭＯＳＦＥＴ１５のゲートに印加されるので、Ｎ−ＭＯＳＦＥＴ１５がオンする。すなわち、所定のデータ長を有する入力データと比較データが一致した場合にのみ、全てのＣＡＭセル６のＮ−ＭＯＳＦＥＴ１５がオフし、一部のビットに不一致があればそのＣＡＭセル６のＮ−ＭＯＳＦＥＴ１５はオンすることになる。その結果、所定のデータ長に対応した１行分のＮ−ＭＯＳＦＥＴ１５を並列接続し、一致検出回路５からそれらのＮ−ＭＯＳＦＥＴ１５に電流を流し、流れなければ入力データが比較データに一致していることを検出できる。
【００１９】
次に、一致検出回路５の動作を説明する。まず、読取信号（ＣＴＬ）の読み取り前、つまり、比較する前においてビット線ＷＤ、！ＷＤはプリチャージされるようになっていて、共に”Ｈ”レベルである。このため、Ｎ−ＭＯＳＦＥＴ１５のゲートは”Ｈ”レベルとなり、Ｎ−ＭＯＳＦＥＴ１５はオンし、マッチ線の電位は”Ｌ”レベルとなり、このマッチ線を入力線とするインバータ１９の出力によりヒット線は”Ｈ”レベルとなっている。そして、読取信号（ＣＴＬ）が出力されると、入力データがビット線ＷＤ、！ＷＤに出力され、ＣＡＭセル６のラッチ回路に記憶した比較データ（Ａ）、（Ｂ）とデータＷＤ、！ＷＤの比較動作を行う。タイミング信号生成回路４から出力される読取信号（ＣＴＬ）の”Ｌ”レベルがＮ−ＭＯＳＦＥＴ１８をオフとし、Ｐ−ＭＯＳＦＥＴ１６をオンさせるので、マッチ線に電流を供給する。また、タイミング信号生成回路４から出力される短パルス（ＰＧ）の”Ｈ”レベルによりＮ−ＭＯＳＦＥＴ１７がオンされ、Ｐ−ＭＯＳＦＥＴ１６と並列駆動してマッチ線に電流を供給する。以下、この読み出しの際に、比較データと入力データが一致していた場合と不一致であった場合に分けて説明する。
【００２０】
図５の実線は比較データ（Ａ）、（Ｂ）と入力データＷＤ、！ＷＤとが一致した場合の動作をタイムチャートに示したものである。比較データと入力データが一致していた場合には、Ｎ−ＭＯＳＦＥＴ１５のゲートに”Ｌ”レベルの信号が入力されるので、Ｎ−ＭＯＳＦＥＴ１５はオフとなる。そして、読取信号（ＣＴＬ）と短パルス（ＰＧ）により、Ｐ−ＭＯＳＦＥＴ１６とＮ−ＭＯＳＦＥＴ１７がオンしてマッチ線を充電する。その結果、急速にインバータ１９の入力のしきい値ＶＬＴを越えて、インバータ１９から一致した出力である”Ｌ”レベルの信号がヒット線に出力される。
【００２１】
次に、短パルス（ＰＧ）が”Ｌ”レベルとなってＮ−ＭＯＳＦＥＴ１７がオフとなっても、読取信号（ＣＴＬ）が”Ｌ”レベルの読み出しの間は、Ｐ−ＭＯＳＦＥＴ１６はオンであるので、インバータ１９から一致した出力である”Ｌ”レベルがヒット線に出力され続ける。その後、読取信号（ＣＴＬ）が”Ｈ”レベルとなり、読み取り時間が終わると、Ｐ−ＭＯＳＦＥＴ１６はオフとされ、電流容量の小さいＮ−ＭＯＳＦＥＴ１８がオンされ、マッチ線の電荷はＮ−ＭＯＳＦＥＴ１８を介して放電され、その電圧レベルが徐々に下がり、リセットされる。
【００２２】
図６は、比較データ（Ａ）、（Ｂ）と入力データＷＤ、！ＷＤとが不一致の場合のタイムチャートである。Ｐ−ＭＯＳＦＥＴ１６とＮ−ＭＯＳＦＥＴ１７を同時にオンして、マッチ線に電流を供給する点は同様である。しかし、比較データと入力データが不一致であった場合には、Ｎ−ＭＯＳＦＥＴ１５のゲートは”Ｈ”レベルの電位となるので、Ｎ−ＭＯＳＦＥＴ１５はオンとなる。そのため、マッチ線の電圧レベルは、Ｎ−ＭＯＳＦＥＴ１５のオン抵抗とＰ−ＭＯＳＦＥＴ１６とＮ−ＭＯＳＦＥＴ１７が並列に接続するオン抵抗との比によって決まる電圧レベルとなる。この電圧レベルは、インバータ１９の入力のしきい値ＶＬＴを越えないレベルとなるように設定されている。したがって、インバータ１９からは不一致の出力である”Ｈ”レベルの電位がヒット線に出力され続ける。短パルス（ＰＧ）が”Ｌ”レベルとなると、Ｎ−ＭＯＳＦＥＴ１７がオフとなるので、オン抵抗が大きく設定されているＰ−ＭＯＳＦＥＴ１６はオンしているものの、Ｐ−ＭＯＳＦＥＴ１６よりも小さなオン抵抗であるＮ−ＭＯＳＦＥＴ１５がオンしているので、マッチ線の電圧レベルは下がる。
【００２３】
以上のように、比較データと入力データとの比較結果を読み取る際に、比較結果が一致した場合、マッチ線の電圧が急速に上昇し、インバータ１９から”Ｌ”レベルの信号がヒット線に出力される。一方、不一致の場合には、マッチ線の電圧はインバータ１９のしきい値まで上昇しないので、インバータ１９の出力は、不一致を表す”Ｈ”レベルになる。このとき、Ｎ−ＭＯＳＦＥＴ１７をオンして電流を流すのは短パルス（ＰＧ）の間だけなので、低消費電流ですむ。したがって、入力データとＣＡＭセル２に記憶した比較データの比較結果を低消費電流で高速に検出することができる。
【００２４】
ここで、第１の半導体スイッチ素子に相当するＮ−ＭＯＳＦＥＴ１５の不一致時における端子電圧は、第２、３の半導体スイッチ素子に相当するＰ−ＭＯＳＦＥＴ１６とＮ−ＭＯＳＦＥＴ１７の並列接続によるオン抵抗とＮ−ＭＯＳＦＥＴ１５のオン抵抗との比によって定まる値になることから、この値をインバータ１９のしきい値以下になるようにすることが必要である。
【００２５】
図３に、ＣＡＭセル６と一致検出回路５０の第２の実施形態の回路図を示す。図３の実施形態が図２と異なる点は、Ｎ−ＭＯＳＦＥＴ１７がＰ−ＭＯＳＦＥＴ２０に代わり、短パルス（ＰＧ）がインバータ２１で反転された出力がＰ−ＭＯＳＦＥＴ２０のゲートに入力している点である。この場合も図２の実施例と同様に、Ｐ−ＭＯＳＦＥＴ２０が短パルス（ＰＧ）の間だけオンされて、Ｐ−ＭＯＳＦＥＴ１６と並列に駆動されてマッチ線を充電するので、入力データとＣＡＭセル２に記憶した比較データの比較結果を低消費電流で高速に検出することができる。
【００２６】
図４に、ＣＡＭセル６と一致検出回路５１の第３の実施の形態の回路図を示す。図４の実施形態が図２と異なる点は、Ｎ−ＭＯＳＦＥＴ１７により一時的に電流供給量を増加させることに代えて、インバータ２２の入力と出力をマッチ線に共通に接続した点にある。このインバータ２２は、短パルス（ＰＧ）が入力される制御端子を持ち、このインバータの電源を制御して、通常はハイインピーダンス出力とし、短パルス（ＰＧ）が”Ｈ”レベルの間に出力レベルが出るようになっている。
【００２７】
このように構成されることから、短パルス（ＰＧ）が”Ｈ”レベルの間は、マッチ線の電圧レベルがインバータ２２のしきい値レベルに保持される。例えば、マッチ線の電位は、図７に示すように電源電圧の半分（１／２ＶＤＤ）に安定します。したがって、マッチ線の電圧レベルの設定をインバータ１９の入力しきい値にしたがって制御することを容易とし、インバータ２２のしきい値をインバータ１９の入力しきい値とわずかにずらして設定し、マッチ線の電圧レベルをインバータ２２のしきい値の電圧レベルとする。このように、短パルス（ＰＧ）が”Ｈ”レベルの間に、高速にインバータ１９の入力しきい値レベル近傍にマッチ線の電圧レベルを上げることができるので、比較結果を低消費電流で高速に検出できる。また、インバータ１９とインバータ２２とを同じトランジスタサイズ（Ｗ／Ｌ）のインバータとすると、製造時のバラツキの影響を受けることなく、インバータ１９の入力電圧として安定したマッチ線の電圧設定ができる。この場合、Ｐ−ＭＯＳＦＥＴ１６が駆動していることから、マッチ線の電圧レベルはインバータ１９のしきい値ＶＬＴを超える。この第３の実施形態のマッチ線の電圧レベルのタイムチャートを図５に一点鎖線で示す。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、入力データとＣＡＭセル内に記憶した比較データの比較結果を低消費電流で高速に検出できる。
【図面の簡単な説明】
【図１】本発明に係る連想メモリ装置の実施の形態の全体構成図である。
【図２】ＣＡＭセルと一致検出回路の第１の実施の形態の回路図である。
【図３】ＣＡＭセルと一致検出回路の第２の実施の形態の回路図である。
【図４】ＣＡＭセルと一致検出回路の第３の実施の形態の回路図である。
【図５】本発明に係る連想メモリの動作を説明するタイムチャートである。
【図６】本発明に係る連想メモリの動作を説明するタイムチャートである。
【図７】インバータの入出力特性図である。
【符号の説明】
１  メモリセル群
２  入力データラッチ回路
３  アドレスデコーダ
４  タイミング信号生成回路
５  一致検出回路
６    ＣＡＭセル
１５  Ｎ−ＭＯＳＦＥＴ
１６  Ｐ−ＭＯＳＦＥＴ
１７  Ｎ−ＭＯＳＦＥＴ
１９  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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