(57)【特許請求の範囲】
【請求項１】
ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線との間に選択トランジスタが配置されてそれぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間に電荷蓄積層およびワード線に接続された制御ゲートを有するメモリセルが並列接続され、上記ビット線を複数有し、データの書き込みはワード線毎に行う半導体不揮発性記憶装置であって、
書き込み時に、選択ワード線に正の第１の電圧を印加し、非選択ワード線に第１の電圧と接地電位の中間の電圧である第２の電圧を印加し、書き込みデータのビット線に接地電位の電圧を印加し、非書き込みデータのビット線に電源電圧を印加し、ビット線に接続された上記選択トランジスタの選択ゲート線に電源電圧を印加し、書き込みを行うメモリセルではファウラー・ノルドハイムトンネリングにより、チャネル全面から上記電荷蓄積層中に電荷を注入することによりデータを書き込み、書き込みを行わないメモリセルの拡散層の電位を、これらのメモリセルの制御ゲート−基板間の直列容量の電位分割で決まる電位に持ち上げさせ、
データの消去はファウラー・ノルドハイムトンネリングにより、上記電荷蓄積層から上記チャネル全面に電荷を引き抜くことで行い、
消去時に、基板に正の第３の電圧を印加し、選択メモリブロックのすべてのワード線に第４の電圧としての負の電圧または接地電位の電圧を印加し、上記主配線と副配線を接続する選択トランジスタを非導通状態に保持する
不揮発性半導体記憶装置。
【請求項２】
上記消去時に、選択ワード線に上記第４の電圧を印加し、非選択ワード線に上記基板に印加する電圧と同程度の正の電圧を印加して、選択ワード線毎に消去を行う
請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性メモリ、例えば、フラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
現在、不揮発性メモリ、例えば、フラッシュＥＥＰＲＯＭでは多くの方式が提案されているが、その中で、メモリセルアレイ内のビット線とソース線を階層化し、メモリセルのドレイン、ソース拡散層を素子分離領域の下に埋め込むことにより、１ビット当たりのセル面積を小さくし、高集積化に適した構造にしたものがある。図６はこのようなメモリセルの構成を示す断面図である。
【０００３】
図６において、１はｐウェルまたはｐ基板、２は例えば、酸化シリコン(SiO2)膜からなるゲート絶縁膜、３はフローティングゲート、４は層間絶縁膜、５はコントロールゲート（制御ゲート）、６はソース拡散層、７はドレイン拡散層、８はチャネル領域、９はサイドウォール、１０は素子分離(LOCOS) をそれぞれ示している。また、矢印ａ、ｂはそれぞれ消去および書き込み時の電子の遷移方向を示している。
【０００４】
図６に示すメモリセルにおいて、メモリセルのフローティングゲート３に電子が注入されしきい値電圧が高い状態を消去状態とし、フローティングゲート３から電子が放出されしきい値電圧が低い状態を書き込み状態とする。
消去動作ではコントロールゲート５に正の電圧を印加し、ドレイン拡散層７、ソース拡散層６、基板１を０Ｖにすることにより、メモリセルのチャネル領域８よりフローティングゲート３へ電子を注入する。
書き込み動作では、選択したメモリセルのドレイン拡散層７に正の電圧、コントロールゲートに負の電圧、基板に０Ｖの電圧を印加し、ソース拡散層６をフローティング状態とすることにより、フローティングゲート３からドレイン拡散層７に電子が引き抜かれる。
【０００５】
図６に示すメモリセルを複数用いて、行列状に配置して構成したメモリセルアレイの一例を図７に示している。
図７に示すメモリセルアレイは、ワード線ｍ本、主ビット線ｎ本、副ビット線および副ソース線に並列に接続されているｍ×ｎ個のメモリセルにより構成されたＡＮＤ型メモリセルアレイである。
【０００６】
図７に示すメモリセルアレイにおいては、ビット線、ソース線を主配線と副配線とに階層化され、それぞれ主配線と副配線との間に選択トランジスタが配置され、副ソース線と副ビット線間にメモリセルトランジスタが並列に配置され、いわゆるコンタクトレスＮＯＲ型メモリセルアレイ構造を有している。
【０００７】
図７のメモリアレイにおいて、ＷＬ１，ＷＬ２，…，ＷＬｍはワード線、ＳＤ１，ＳＳ１は選択ゲート線、ＢＬ１，ＢＬ２，…，ＢＬｎは主ビット線、Ｓ−ＤＢＬは副ビット線、ＳＢＬは共通ソース線、Ｓ−ＳＢＬは副ソース線、Ｍ11，Ｍ12，…，Ｍ1n、Ｍ21，Ｍ22，…，Ｍ2n，Ｍm1，Ｍm2，…，Ｍmnはメモリセルトランジスタ、ＳＴ１1 ，ＳＴ１2 ，…，ＳＴ１n 、ＳＴ２1 ，ＳＴ２2 ，…，ＳＴ２n は選択トランジスタをそれぞれ示している。
【０００８】
図８は、図７に示すようなＡＮＤ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
図７に示すメモリセルアレイでは、各メモリセルは副ビット線Ｓ−ＤＢＬ、副ソース線Ｓ−ＳＢＬに接続され、副ビット線Ｓ−ＤＢＬ、副ソース線Ｓ−ＳＢＬは複数ビットを単位とし、選択トランジスタを介してそれぞれ主ビット線ＢＬ１，ＢＬ２，…，ＢＬｎ、共通ソース線ＳＢＬに接続される。
【０００９】
消去は、ワード線単位で行われ、選択したワード線に正電圧（例えば、１２Ｖ）、非選択ワード線を０Ｖとすることによりワード線単位で行われる。書き込みは、選択ワード線に負電圧（例えば、−７Ｖ）を印加し、データ書き込みを行う（“０”状態）ビット線には電源電圧ＶCC、例えば、３．３Ｖの電圧、書き込みを行わない（“１”状態）ビット線には０Ｖの電圧を印加し、選択したワード線に対して一括して行う。読み出し動作もワード線を選択することにより、ワード線単位で一括して行われる。例えば、選択されたワード線に電源電圧ＶCC、例えば、３．３Ｖの電圧、非選択ワード線に０Ｖの電圧を印加し、メモリセルの導通、非導通によりデータを判別する。
なお、図８に示すように、上述した消去、書き込みおよび読み出し動作において、共通ソース線ＳＢＬおよび基板はともに接地電位（０Ｖ）に保持されている。
【００１０】
図７に示すＡＮＤ型メモリセルアレイでは、ビット線、ソース線を階層化する構成となっているため、他のブロックが選択されている時は電圧が印加されず、誤書き込み、誤消去（ディスターブ）が起きにくい構造となっている。また、副ビット線Ｓ−ＤＢＬ、と副ソース線Ｓ−ＳＢＬは図６に示されるように素子分離領域１０の下に形成されおり、複数のメモリセルについて１つのビットコンタクトが必要とされるいわゆるコンタクトレスセル構造となっているので、１ビット当たりの占める面積が小さく、高集積化に適した構造となるメリットがある。
【００１１】
【発明が解決しようとする課題】
ところで、上述した従来の不揮発性半導体記憶装置においては、拡散層へ電子を引き抜くことにより書き込みを行うことから、いくつかの問題点が存在する。１つは引き抜き領域を確保するためにドレイン拡散層とゲート電極がオーバーラップする必要があることである。ゲート長が長い場合には問題ないが、ゲート長が0.35μｍ以下程度になってくるとオーバーラップ長がゲート長と同等になってくるために、トランジスタの形成が不可能になり、微細化ができなくなる。２つ目は、書き込み時にドレイン拡散層の電子引き抜き領域においてバンド間電流がドレインから基板に流れるため、消費電流が大きくなることである。この消費電流は、書き込み時のドレイン拡散層に印加する電圧を昇圧回路により内部で発生する時に、電流供給能力との兼ね合いから特に問題となる。３つ目は、上記バンド間電流により、ドレイン拡散層とゲートのオーバーラップ部でホットホールが発生し、ホールが酸化膜にトラップされることにより酸化膜の劣化を引き起こすことである。
【００１２】
以上の３つの問題は、メモリ装置の高集積化と電源電圧の低電圧化が進むとより一層厳しくなるものであるので、今後のメモリ方式としてこれらの問題点を解決できる新しいセル方式の提案が要望されていた。
これらの問題点を解決するメモリ装置として、図９に示す消去、書き込みおよび読み出しバイアス条件による新たな動作方法が提案されている。この新しい方法では、図１０に示すメモリセルにより、メモリセルアレイが構成される。そして、メモリセルアレイの構成は図７に示すＡＮＤ型フラッシュメモリセルアレイと同じとし、動作方法の工夫により上記問題点を解決している。
【００１３】
一つの動作例として、書き込み動作は、コントロールゲート５に正電圧、例えば、２２Ｖの電圧を印加してチャネルからフローティングゲート３へ電子を注入することにより行い、消去は、コントロールゲート５に負の電圧、例えば、−１８Ｖの電圧、基板１に正電圧を印加して、フローティングゲート３から基板１に電子を引き抜くことにより行う。
【００１４】
図１０においては、矢印ｃは消去時の電子の遷移方向を示し、矢印ｄは書き込み時の電子の遷移方向を示している。図示のように、消去および書き込みは、フローティングゲート３とチャネル領域８との間の電子の遷移により行われるので、拡散層とゲートのオーバーラップは必要がなく、メモリセルの微細化が図れる。
なお、本方式では、図８に示すバイアス状態とは、書き込みおよび消去によるメモリセルのしきい値電圧の高低関係が逆になる。即ち、本方式では、消去により、メモリセルのしきい値電圧がローレベル、例えば、電源電圧ＶCCレベル以下に設定され、書き込みにより、メモリセルのしきい値電圧がハイレベル、例えば、電源電圧ＶCCレベル以上に設定される。
【００１５】
本例において、消去動作は、ワード線単位またはメモリブロック単位で行われる。メモリブロック単位で一括消去を行う場合に、図９に示すように、全ワード線ＷＬ１，ＷＬ２，…，ＷＬｍに負の電圧、例えば、−１８Ｖの電圧を印加して、基板に正の電圧または０Ｖの電圧を印加して行う。この場合、フローティングゲート３からチャネル領域８に電子が引き抜かれる。
書き込み動作は、選択ワード線に正の電圧、例えば、２２Ｖの電圧、非選択ワード線に正の電圧、例えば、１１Ｖの電圧を印加して、書き込みメモリセルが接続された主ビット線に０Ｖの電圧、非書き込みメモリセルが接続された主ビット線に、例えば、非選択ワード線と同様に、１１Ｖの電圧を印加して行う。この場合、書き込みメモリセルにおいて、チャネルからフローティングゲート３に電子が注入される。
【００１６】
上述のように、消去動作では、チャネル領域に電子を引き抜くので、本質的に拡散層とゲートのオーバーラップは必要なく、また、バンド間電流も発生することはないので図８に示す方式の３つの問題点は解決され、微細化、低電圧化に適したメモリセル方式が得られることになる。
しかしながら、この方式では、非選択メモリセルの誤書き込み、誤消去が起きやすく、信頼性の保証を満足するような設計を行うのが難しいという問題がある。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、メモリセルの誤消去および誤書き込みを防止することにより、信頼性の向上が図れる不揮発性半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線との間に選択トランジスタが配置されてそれぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間に電荷蓄積層およびワード線に接続された制御ゲートを有するメモリセルが並列接続され、上記ビット線を複数有し、データの書き込みはワード線毎に行う半導体不揮発性記憶装置であって、書き込み時に、選択ワード線に正の第１の電圧を印加し、非選択ワード線に第１の電圧と接地電位の中間の電圧である第２の電圧を印加し、書き込みデータのビット線に接地電位の電圧を印加し、非書き込みデータのビット線に電源電圧を印加し、ビット線に接続された上記選択トランジスタの選択ゲート線に電源電圧を印加し、書き込みを行うメモリセルではファウラー・ノルドハイムトンネリングにより、チャネル全面から上記電荷蓄積層中に電荷を注入することによりデータを書き込み、書き込みを行わないメモリセルの拡散層の電位を、これらのメモリセルの制御ゲート−基板間の直列容量の電位分割で決まる電位に持ち上げさせ、データの消去はファウラー・ノルドハイムトンネリングにより、上記電荷蓄積層から上記チャネル全面に電荷を引き抜くことで行い、消去時に、基板に正の第３の電圧を印加し、選択メモリブロックのすべてのワード線に第４の電圧としての負の電圧または接地電位の電圧を印加し、上記主配線と副配線を接続する選択トランジスタを非導通状態に保持する。
【００２１】
本発明によれば、書き込みは、ファウラー・ノルドハイム（以下、ＦＮで表記する）トンネリングにより、チャネル全面から上記電荷蓄積層中に電荷を注入することによりワード線毎に行い、書き込み時、選択ワード線に第１の電圧、例えば、正の高電圧を印加し、非選択ワード線にメモリセルを導通させない第２の電圧、例えば、０Ｖまたはそれに近い低い電圧を印加する。また、書き込み時に、書き込みを行わないメモリセルの拡散層の電位を、これらのメモリセルのコントロールゲート−基板間の容量結合により上昇させる。
【００２２】
消去は、ＦＮトンネリングにより、上記電荷蓄積層から上記チャネル全面に電荷を引き抜くことで行い、消去時に、基板に第３の電圧、例えば、正の高電圧を印加し、ワード線に第４の電圧、例えば、負の電圧または０Ｖの電圧を印加し、上記主配線と副配線を接続する選択トランジスタを非導通状態に保持する。
【００２３】
これにより、書き込み時に、非選択メモリセルへの誤書き込みを防止でき、また、選択ワード線毎に消去を行う時の誤消去を防止でき、メモリ装置の信頼性の向上が図れる。
【００２４】
【発明の実施の形態】
第１実施形態
図１は本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す回路図である。
図１において、ＷＬ１，ＷＬ２，…，ＷＬｍはワード線、ＳＤ１，ＳＳ１は選択ゲート線、ＢＬ１，ＢＬ２，…，ＢＬｎは主ビット線、Ｓ−ＤＢＬは副ビット線、ＳＢＬは共通ソース線、Ｓ−ＳＢＬは副ソース線、Ｍ11，Ｍ12，…，Ｍ1n、Ｍ21，Ｍ22，…，Ｍ2n，Ｍm1，Ｍm2，…，Ｍmnはメモリセルトランジスタ、ＳＴ１1 ，ＳＴ１2 ，…，ＳＴ１n 、ＳＴ２1 ，ＳＴ２2 ，…，ＳＴ２n は選択トランジスタをそれぞれ示している。
【００２５】
図１に示すメモリセルアレイの構成自体は、図７に示すＡＮＤ型フラッシュメモリアレイの構成と同じである。即ち、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線との間に選択トランジスタが配置され、副ソース線と副ビット線間にメモリセルトランジスタが並列に配置された、いわゆるコンタクトレスＮＯＲ型メモリアレイ構造を有している。
しかし、図２に示すように、消去、書き込み、並びに読み出し時の各配線に対するバイアス条件が、図７および図８に示す従来のＡＮＤ型メモリアレイのバイアス条件と異なる。
以下に、本発明に係るフラッシュメモリの消去、書き込み、および読み出し時の各配線に対するバイアス条件、並びに動作について、図面に関連づけて順を追って説明する。
【００２６】
なお、図１に示すメモリセルアレイを構成する各メモリセルトランジスタの構造は、図１０に示すメモリセルトランジスタの構造と同じものであるが、本実施形態では、消去、書き込み並びに読み出し時にメモリセルアレイの各配線に対するバイアス条件が異なるように設定される。
【００２７】
図１に示すメモリセルアレイの消去動作は、選択されたメモリブロックに対して一括して行うか、または、選択ワード線毎に行うことができる。
具体的に、メモリブロック一括消去を行う場合、図２に示すように、選択されたメモリブロックの基板に正の電圧、例えば、１５Ｖの電圧を印加して、当該メモリブロックのワード線、ビット線、共通のソース線の各配線に、０Ｖの電圧を印加して行う。ワード線毎に消去を行う場合、基板に同じく正の電圧、例えば、１５Ｖの電圧を印加して、選択ワード線に、例えば、０Ｖの電圧を印加し、非選択ワード線に基板電圧と同程度の正の電圧、例えば、１２Ｖの電圧を印加して行う。
【００２８】
このようなバイアス条件において、選択されたメモリブロックまたは選択ワード線上の各メモリセルでは、ＦＮトンネリングにより、フローティングゲートから基板へ電子が引き抜かれ、メモリセルのしきい値電圧がローレベル、例えば、電源電圧ＶCC以下のレベルに保持される。
なお、消去時に、選択ゲート線ＳＤ１，ＳＳ１を０Ｖにすることにより、各メモリセルトランジスタのドレイン、ソース拡散層がフローティング状態に設定される。
【００２９】
書き込みは、図２に示すバイアス状態で行われる。ここで、図１に示すメモリセルアレイにおいて、ワード線ＷＬ２上のメモリセルＭ21，Ｍ22，…，Ｍ2nに対して、書き込みを行うとする。書き込みの結果、メモリセルＭ22のしきい値電圧をハイレベル、例えば、電源電圧ＶCC以上のレベルに設定し、メモリセルＭ22をいわゆる書き込み状態に設定する。また、同じワード線ＷＬ２に接続されている他のメモリセルＭ21，Ｍ23，…，Ｍ2nを未書き込み状態、即ち、しきい値電圧が電源電圧ＶCC以下の状態に保持する。
なお、以下では、書き込みを行うメモリセルＭ22が接続された主ビット線ＢＬ２を書き込みデータのビット線、他のビット線ＢＬ１，ＢＬ３，…，ＢＬｎを非書き込みデータのビット線という。
【００３０】
図１は、このような書き込み時の各配線のバイアス状態を示している。図示のように、書き込みを行うワード線ＷＬ２に正の電圧、例えば、１２Ｖの電圧が印加され、その他のワード線ＷＬ１，ＷＬ３，…，ＷＬｍに０Ｖの電圧が印加され、書き込みデータのビット線ＢＬ２に０Ｖの電圧、非書き込みデータのビット線ＢＬ１，ＢＬ３，…，ＢＬｎに１０Ｖの電圧が印加される。さらに、選択ゲート線ＳＤ１に選択ワード線ＷＬ２と同様に、１２Ｖの電圧を印加することにより、メモリブロックが選択される。また、選択ゲート線ＳＳ１に０Ｖの電圧を印加すことにより、選択されたメモリブロックの各メモリセルのソース拡散層がフローティング状態に設定される。
【００３１】
このようなバイアス状態において、まず、選択ワード線ＷＬ２に１２Ｖの高電圧が印加され、書き込みデータのビット線ＢＬ２に０Ｖの電圧が印加され、選択ゲート線ＳＳ１に０Ｖの電圧が印加されているので、書き込みメモリセルＭ22において、コントロールゲートが１２Ｖの保持され、ドレイン拡散層が０Ｖに保持され、さらにソース拡散層がフローティング状態に設定されているので、ＦＮトンネリングにより、チャネル領域からフローティングゲートに電子が注入される。
【００３２】
一方、書き込みデータのビット線ＢＬ２上の非選択セルＭ12，Ｍ32，…，Ｍm2では、コントロールゲートに０Ｖの電圧が印加されているので、チャネルが形成されず、フローティングゲート−基板間の電位差は０Ｖに保持され、本質的に誤書き込みが起こることはない。
【００３３】
また、非選択ワード線ＷＬ１，ＷＬ３，…，ＷＬｍへの印加電圧として、０Ｖあるいは非選択メモリセルが導通状態にならない程度の低電圧が印加され、非書き込みデータのビット線ＢＬ１，ＢＬ３，…，ＢＬｎに選択ワード線ＷＬ２とほぼ同じ電圧、例えば、１０Ｖの電圧が印加されるので、選択ワード線ＷＬ２上の非書き込みメモリセルＭ21，Ｍ23，…，Ｍ2nの誤書き込みはほぼ完全に防止することができる。
【００３４】
ここで、非選択ワード線ＷＬ１，ＷＬ３，…，ＷＬｍにおいて、非書き込みデータのビット線上のメモリセルＭ11，Ｍ13，…，Ｍ1n，Ｍ31，Ｍ33，…，Ｍ3n，Ｍm1，Ｍm3，…，Ｍmn，では、ドレイン拡散層のみに、例えば、１０Ｖの高電圧が印加されるが、本実施形態では、ドレイン拡散層とゲート電極とのオーバーラップを小さく設定することにより、拡散層へのトンネル電流は防止することができる。
【００３５】
読み出しは、従来と同様であり、選択ワード線ＷＬに電源電圧ＶCC、例えば、３．３Ｖの電圧が印加され、選択ビット線に、例えば、２Ｖの電圧が印加され、選択ゲート線ＳＤ１，ＳＳ１に、例えば、電源電圧ＶCCが印加され、それ以外の配線にすべて０Ｖの電圧が印加される。
これにより、選択ワード線および選択ビット線の交差点にあるメモリセルが選択され、そのコントロールゲートに電源電圧ＶCCが印加されるので、選択メモリセルの導通、非導通状態により記憶データを判別する。
【００３６】
以上の説明においては、非書き込みデータのビット線に印加する電圧として、選択ワード線に印加する電圧とほぼ等しい電圧を印加するとしたが、一般的にこの電圧は12Ｖ程度と高く設定されると、拡散層耐圧の設定が厳しくなりやすい。そのような場合には、誤書き込みが防げる範囲内で、非書き込みデータビット線への印加電圧を自由に下げることが可能である。
【００３７】
以上説明したように、本実施形態によれば、ＡＮＤ型メモリセルアレイにおいて、消去はブロック一括で行い、選択メモリブロックの基板に正の高電圧（１８Ｖ）を印加し、ＦＮトンネリングによりフローティングゲートから基板へ電子を引き抜き、書き込みはワード線毎に行い、選択ワード線に正の電圧（１２Ｖ）、非選択ワード線に０Ｖの電圧、書き込みデータのビット線に０Ｖの電圧、非書き込みデータのビット線に、正の電圧（１０Ｖ）を印加して行うので、書き込みメモリセルではＦＮトンネリングによりチャネル領域からフローティングゲートに電子が注入され、選択ワード線上の非書き込みメモリセルおよび非選択ワード線上のメモリセルでは、誤書き込みを防止できる。
【００３８】
第２実施形態
図３は本発明に係る不揮発性半導体記憶装置の第２の実施形態を示す回路図である。
なお、図３に示す回路図は、図１に示す第１の実施形態の回路図と同様であり、ここで、図１と同じ構成要素または同じ配線には、同様な符号を付して表記する。また、回路構成は図１と同様であるため、ここでは、その詳細の説明を省略する。また、本実施形態におけるメモリセルの構造は、図１０に示すメモリセルトランジスタの構造と同じものとする。
【００３９】
本実施形態では、書き込み動作を除き、消去および読み出し動作は、第１の実施形態と同様であり、ここでは、第１の実施形態と異なる書き込み動作を中心に、図３および図４を参照しながら説明する。
【００４０】
図４は本実施形態における消去、書き込みおよび読み出し時のバイアス状態を示す図である。図示のように、本実施形態においては、消去および読み出し動作は、図２に示す第１の実施形態と同様なバイアス状態で行う。
【００４１】
本実施形態における書き込み動作は、ワード線毎に行われる。図３は、書き込み時各配線のバイアス状態を示している。
なお、ここで、ワード線ＷＬ２を選択ワード線として、ワード線ＷＬ２上のメモリセルＭ21，Ｍ22，…，Ｍ2nに対して、書き込みを行う動作について説明する。
図示のように、書き込み時に、選択ワード線ＷＬ２に正の電圧、例えば、１２Ｖの電圧が印加され、非選択ワード線ＷＬ１，ＷＬ３，…，ＷＬｍに選択ワード線に印加されるバイアス電圧の半分の電圧、例えば、６Ｖの電圧が印加される。
【００４２】
ここで、例えば、書き込みにより、選択ワード線ＷＬ２上のメモリセルＭ21，Ｍ22，…，Ｍ2nの内、メモリセルＭ22を書き込み状態、即ち、しきい値電圧を電源電圧ＶCC以上のハイレベルに設定し、他のメモリセルＭ21，Ｍ23，…，Ｍ2nを未書き込み状態、即ち、しきい値電圧を電源電圧ＶCC以下のローレベルに保持するように設定する。
【００４３】
これに応じて、ビット線ＢＬ１，ＢＬ２，…，ＢＬｎの内、ビット線ＢＬ２は書き込みデータのビット線となり、ビット線ＢＬ１，ＢＬ３，…，ＢＬｎは非書き込みデータのビット線となる。
図３に示すように、書き込みデータのビット線ＢＬ２に０Ｖの電圧が印加され、非書き込みデータのビット線ＢＬ１，ＢＬ３，…，ＢＬｎに、電源電圧ＶCC、例えば、３．３Ｖの電圧が印加される。
【００４４】
また、選択ゲート線ＳＤ１に電源電圧ＶCCが印加され、選択ゲートＳＳ１に０Ｖの電圧が印加される。これにより、選択トランジスタＳＴ２1 ，ＳＴ２2 ，…，ＳＴ２n がすべて非導通状態に設定され、各メモリセルのソース拡散層がフローティングゲート状態になる。
【００４５】
上述したように、本実施形態においては、選択ワード線ＷＬ２に第１の実施形態と同様に、１２Ｖ程度の高電圧が印加されるが、非選択ワード線ＷＬ１，ＷＬ３，…，ＷＬｍに選択ワード線への印加電圧のほぼ中間の電圧、例えば、約６Ｖ程度が印加される。
【００４６】
一方、書き込みデータのビット線ＢＬ２の電位は０Ｖであるが、非書き込みデータのビット線ＢＬ１，ＢＬ３，…，ＢＬｎに、図１に示す第１の実施形態の書き込みと異なり、例えば、３．３Ｖの電源電圧ＶCCが印加される。
【００４７】
メモリセルアレイにこのようなバイアス電圧が印加された場合、書き込みデータのビット線ＢＬ２の副ビット線、副ソース線にはそのまま０Ｖの電圧が印加されるが、非書き込みデータのビット線ＢＬ１，ＢＬ３，…，ＢＬｎの副ビット線、副ソース線は、図５のメモリセルの等価回路によって示されるように、コントロールゲート−基板間の直列容量の電位分割で決まる電位に持ち上げられる。
【００４８】
図５に示すように、メモリセルにおいて、コントロールゲートとフローティングゲート間、フローティングゲートとチャネル間、さらにチャネルと基板間にそれぞれ寄生容量Ｃint ，Ｃtun およびＣcha が存在する。これらの寄生容量の容量値は、メモリセルのサイズなどにより決まる。
【００４９】
即ち、副ビット線、副ソース線の電位は、メモリセルのサイズなど、さまざまなパラメータにより決定されるので、一意には決まらないが、図３に示すように選択ワード線の電位を１２Ｖ、非選択ワード線の電位を６Ｖとすると、副ビット線、副ソース線の電位はおよそ５Ｖ程度となる。
【００５０】
このように、非書き込みデータのビット線ＢＬ１，ＢＬ３，…，ＢＬｎに接続されたメモリセルのソース、ドレイン拡散層の電位は、メモリセルにおけるコントロールゲート−基板間の直列寄生容量の電位分割により、コントロールゲートに印加された電圧のほぼ中間程度の電位に持ち上げられることをセルフブーストという。
【００５１】
上述したセルフブーストにより、同一ワード線ＷＬ２上の非書き込みデータのメモリセルＭ21，Ｍ23，…，Ｍ2nのフローティングゲート−基板間の電位差は７Ｖ程度となり、誤書き込みは防止される。
一方、書き込みデータのビット線上の非選択セルＭ12，Ｍ32，…，Ｍm2のドレイン拡散層が０Ｖに保持され、フローティングゲート−基板間の電位差が６Ｖであるので、誤書き込みは防止される。
【００５２】
なお、本実施形態における消去、読み出しについては、第一の実施形態と同様であるので、それについての説明を省略する。
第２の実施形態では、第１の実施形態に比べて非選択メモリセルの誤書き込みが起こりやすいが、その利点は、ビット線の電位に高電圧を必要とせず、電源電圧ＶCCレベルの設定で可能となることである。第１の実施形態のように、高電圧の印加が必要とされる場合、同じワード線上のメモリセル（約５１２ビット程度）を一括して書き込むのに、大きな充放電電流が必要とされ、また書き込み時間もかかる。しかし、本実施形態においては、電源電圧ＶCCで充放電が可能であれば、消費電流、書き込み時間ともに節約することができる。
【００５３】
なお、上記の書き込み方法では、非選択ワード線への印加電圧として６Ｖ程度を印加して、副ビット線、副ソース線の拡散層電位が効率良く上昇するようにしているが、選択ワード線の高電圧のみで十分に電位を上げられる設定が可能であるならば、第１の実施形態と同様に非選択ワード線の電位を０Ｖにすることも可能である。
【００５４】
以上説明したように、本実施形態によれば、ＡＮＤ型メモリセルアレイにおいて、消去はブロック一括で行い、選択メモリブロックの基板に正の高電圧（１８Ｖ）を印加し、ＦＮトンネリングによりフローティングゲートから基板へ電子を引き抜き、書き込みはワード線毎に行い、選択ワード線に正の電圧（１２Ｖ）、非選択ワード線にその中間の電圧（６Ｖ）、書き込みデータのビット線に０Ｖの電圧、非書き込みデータのビット線に、電源電圧ＶCC（３．３Ｖ）を印加し、非書き込みデータのビット線上のメモリセルのソースおよびドレイン拡散層の電位を、セルフブーストにより約５Ｖ程度に設定するので、書き込みメモリセルではＦＮトンネリングによりチャネル領域からフローティングゲートに電子が注入され、選択ワード線上の非書き込みメモリセルおよび非選択ワード線上のメモリセルでは、誤書き込みを防止できる。
【００５５】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、非選択メモリセルの誤書き込み、誤消去を防止でき、信頼性の向上が図れるメモリ装置を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の第１の実施形態を示す回路図である。
【図２】第１の実施形態における消去、書き込みおよび読み出し時のバイアス状態を示す図である。
【図３】本発明に係る不揮発性半導体記憶装置の第２の実施形態を示す回路図である。
【図４】第２の実施形態における消去、書き込みおよび読み出し時のバイアス状態を示す図である。
【図５】メモリセルの等価回路である。
【図６】従来の不揮発性メモリセルの一例を示す断面図である。
【図７】一般的なＡＮＤ型メモリセルアレイの一構成例を示す回路図である。
【図８】従来の不揮発性メモリにおける消去、書き込みおよび読み出し時のバイアス状態の一例を示す図である。
【図９】従来の不揮発性メモリにおける消去、書き込みおよび読み出し時のバイアス状態のもう一例を示す図である。
【図１０】従来の不揮発性メモリセルの一例を示す断面図である。
【符号の説明】
ＷＬ１，ＷＬ２，…，ＷＬｍ…ワード線、ＳＤ１，ＳＳ１…選択ゲート線、ＢＬ１，ＢＬ２，…，ＢＬｎ…主ビット線、Ｓ−ＤＢＬ…副ビット線、ＳＢＬ…共通ソース線、Ｓ−ＳＢＬ…副ソース線、Ｍ11，Ｍ12，…，Ｍ1n、Ｍ21，Ｍ22，…，Ｍ2n，Ｍm1，Ｍm2，…，Ｍmn…メモリセルトランジスタ、ＳＴ１1 ，ＳＴ１2 ，…，ＳＴ１n 、ＳＴ２1 ，ＳＴ２2 ，…，ＳＴ２n …選択トランジスタ、１…ｐウェルまた…ｐ基板、２…ゲート絶縁膜、３…フローティングゲート、４…層間絶縁膜、５…コントロールゲート、６…ソース拡散層、７…ドレイン拡散層、８…チャネル領域、９…サイドウォール、１０…素子分離、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
0003692664.tif 000002
【図２】
0003692664.tif 000003
【図３】
0003692664.tif 000004
【図４】
0003692664.tif 000005
【図５】
0003692664.tif 000006
【図６】
0003692664.tif 000007
【図７】
0003692664.tif 000008
【図８】
0003692664.tif 000009
【図９】
0003692664.tif 000010
【図１０】
0003692664.tif 000011