(57)【特許請求の範囲】
【請求項１】
第１の電位を昇圧して第２の電位を生成し、且つ直列に接続された複数の回路部分を含み、前記複数の回路部分のそれぞれは、ドレインとゲートとが接続されたトランジスタと、前記トランジスタに接続ノードを介して接続されたキャパシタとを有し、前記キャパシタは、前記接続ノードに接続された第１の電極と、駆動電位が供給される第２の電極とを有するチャージポンプ回路であって、
前記複数の回路部分のうち奇数番目の回路部分のキャパシタに駆動電位を供給する第１の回路と、前記複数の回路部分のうち偶数番目の回路部分のキャパシタに駆動電位を供給する第２の回路とを有し、チャージポンプ動作時に、前記第１の回路及び前記第２の回路は前記奇数番目の回路部分のキャパシタ及び前記偶数番目の回路部分のキャパシタにハイレベル／ローレベルの互い違いの駆動電位を供給し、チャージポンプ動作停止時に、前記第１の回路及び前記第２の回路は各キャパシタに前記第２の電位に近い方のレベルの駆動電位を供給する駆動電位供給回路を具備することを特徴とするチャージポンプ回路。
【請求項２】
前記第２の電圧は、正であり、
前記各回路部分に含まれる接続ノードは、前記チャージポンプ動作停止時に、ハイレベルの電位に設定されることを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記第１の回路は、第の１ＮＡＮＤ回路と、この第１のＮＡＮＤ回路の出力が入力される第１のインバータ回路と、この第１のインバータ回路の出力が入力される第２のインバータ回路とを有し、
前記第２の回路は、第２のＮＡＮＤ回路と、この第２のＮＡＮＤ回路の出力が入力される第３のインバータ回路と、この第３のインバータ回路の出力が入力される第４のインバータ回路とを有し、
前記第１のＮＡＮＤ回路の一方の入力には発振器からのクロック信号が入力されると共に他方の入力には前記チャージポンプ動作時にハイレベルとなり前記チャージポンプ動作停止時にローレベルとなるイネーブル信号が入力され、
前記第２のＮＡＮＤ回路の一方の入力には前記クロック信号の反転信号が入力されると共に他方の入力には前記イネーブル信号が入力され、
前記第２のインバータ回路及び前記第４のインバータ回路は、チャージポンプ動作停止時に、ハイレベルの駆動電位を前記各キャパシタに供給することを特徴とする請求項２記載のチャージポンプ回路。
【請求項４】
前記イネーブル信号は、前記第２の電圧が基準電圧より小さい場合にハイレベルとなり、前記第２の電圧が前記基準電圧より大きい場合にローレベルとなることを特徴とする請求項３記載のチャージポンプ回路。
【請求項５】
前記トランジスタは、Ｉ（Intrinsic）−タイプトランジスタであることを特徴とする請求項１乃至４のいずれかに記載のチャージポンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇圧電圧を生成するチャージポンプ回路に関する。特にチャージポンプ回路が組み込まれたデバイスの動作停止中、または待機中の低消費電力が要求されるチャージポンプ回路に関する。
【０００２】
【従来の技術】
半導体デバイスは、微細加工技術と、電源電圧の低電圧化により、その性能を向上させてきた。その中でメモリ等のデバイスにおいては、メモリセル等に印加する電圧を外部電圧と同等に設定できず、チップ内部に昇圧回路、いわゆるチャージ・ポンプ回路を持つものがある。
【０００３】
チャージポンプ回路によりチップ内部で昇圧された電位は、チップ停止時（チップ非活性時：Ｓｔａｎｄ−ｂｙ（スタンド・バイ状態））においても保たれる。これは、スタンド・バイ状態→アクティブ状態の変化直後においてもアクセス・タイム等、チップ性能を保証するためである。
【０００４】
よって、スタンド・バイ状態においても、昇圧電位を保持するため、チャージポンプ回路は常に昇圧レベルを監視し内部電位がトランジスタのリーク等により電位低下を起こすと、チャージポンプ動作を自動的に再開する設定となっている。このため、内部昇圧を行うデバイスではスタンド・バイ時でも消費する電流（スタンド・バイ電流と称する）はゼロとはならない。
【０００５】
【発明が解決しようとする課題】
最近、このような内部昇圧を伴うデバイスは、携帯機器の中に組み込まれることが多くなり、スタンド・バイ電流の低減化の要求が厳しい。その理由は、携帯機器は基本的に電池駆動であるため、微小電流でも流すとそのデバイスの待機時間が短くなる等、その機器の性能に直接かかわってくるためである。このため、チャージポンプ回路のスタンド・バイ電流の許容値はより小さくなり、従来のような値を許容されなくなってきた。
【０００６】
この発明は上記事情を考慮してなされたものであり、その課題は、チャージポンプ動作の停止時（デバイスのスタンド・バイ時）の電流消費を削減し、かつ復帰時のチャージポンプ出力が最大電流を出すまでの時間が短縮できるチャージポンプ回路を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の一視点に係るチャージポンプ回路は、第１の電位を昇圧して第２の電位を生成し、且つ直列に接続された複数の回路部分を含み、前記複数の回路部分のそれぞれは、ドレインとゲートとが接続されたトランジスタと、前記トランジスタに接続ノードを介して接続されたキャパシタとを有し、前記キャパシタは、前記接続ノードに接続された第１の電極と、駆動電位が供給される第２の電極とを有するチャージポンプ回路であって、
前記複数の回路部分のうち奇数番目の回路部分のキャパシタに駆動電位を供給する第１の回路と、前記複数の回路部分のうち偶数番目の回路部分のキャパシタに駆動電位を供給する第２の回路とを有し、チャージポンプ動作時に、前記第１の回路及び前記第２の回路は前記奇数番目の回路部分のキャパシタ及び前記偶数番目の回路部分のキャパシタにハイレベル／ローレベルの互い違いの駆動電位を供給し、チャージポンプ動作停止時に、前記第１の回路及び前記第２の回路は各キャパシタに前記第２の電位に近い方のレベルの駆動電位を供給する駆動電位供給回路を具備する。
【０００８】
本発明によれば、チャージポンプ動作停止時、チャージポンプ出力レベルに近い方の同一レベルの状態にキャパシタの駆動電位を揃えておくことにより、各段に接続されたゲート・ドレイン共通接続のトランジスタからの逆流電流による内部昇圧電位のロスを最小限におさえる。しかもチャージポンプ動作初期においては、各段の間にキャパシタ駆動電圧の電圧差は最低限保証される。
【０００９】
【発明の実施の形態】
本発明を説明する前提としてまず、一般的なチャージポンプ回路に関し、スタンド・バイ時の電流削減の観点からチャージポンプ動作を検証する。
【００１０】
図６は一般的なチャージポンプ回路の構成を示す回路図である。ゲート・ドレインを共通接続（ダイオード接続）したトランジスタＱｘのドレインにキャパシタＣｘの一方電極が接続されている。このトランジスタＱｘとキャパシタＣｘの回路構成を多数直列に接続し（この例ではｘが1 〜4 ）、各段のキャパシタＣｘを“Ｈ”レベル（ハイレベル）／“Ｌ”レベル（ローレベル）交互に駆動することにより電荷を転送していく。Ｑinは入力用トランジスタであり、電流通路の一端は外部電源ＶＤＤＯに接続されている。昇圧出力ＶＤＤＲは最終段のトランジスタＱ4 のソースにて得られる。
【００１１】
上記チャージポンプ回路の制御系は次のように構成されている。
ＮＡＮＤゲートＮＡＮＤ１，２それぞれは一方の入力端子にイネーブル信号ＥＮＡＢＬＥが供給される。ＮＡＮＤ１の出力はインバータＩＶ１を介して上記トランジスタＱinのゲートに供給される。
【００１２】
ＮＡＮＤ２の他方の入力端子には図示しない発振器の出力信号ＯＳＣが供給される。ＮＡＮＤ２の出力は２つに分かれて上記キャパシタＣｘを交互に駆動する。すなわち、ＮＡＮＤ２の出力はインバータＩＶ２，３，４を介してキャパシタＣ１とＣ３それぞれの他方電極に供給される。また、ＮＡＮＤ２の出力はインバータＩＶ２，５を介してＮＡＮＤ１の他方の入力端子、キャパシタＣ２，Ｃ４の他方電極それぞれに供給される。
【００１３】
このチャージポンプ回路はＥＮＡＢＬＥ信号が“Ｈ”レベル（ハイレベル）になることによって活性化する。ＥＮＡＢＬＥ信号が“Ｈ”レベルになると、ＮＡＮＤ２の出力は発振器出力ＯＳＣ信号（“Ｈ”／“Ｌ”レベル）を伝達する。また、ＮＡＮＤ１の出力はインバータＩＶ１を介してインバータＩＶ５の出力を伝達し、“Ｈ”／“Ｌ”のタイミング信号がトランジスタＱinのゲートに与えられる。電荷転送用のトランジスタＱｘを隔てて隣り合うノードに接続された各キャパシタＣｘは、動作時“Ｈ”／“Ｌ”レベルの互い違いのレベルに駆動され電荷が転送されることにより、最終段のトランジスタＱ4に昇圧電位ＶＤＤＲが得られる。
【００１４】
電荷の転送の観点から、ダイオード接続のトランジスタＱｘのしきい値はできる限り０Ｖに近いことが望ましい。このためチャージポンプ回路構成するトランジスタ（Ｑin，Ｑｘ）には、基板上にチャネル・イオン注入をしない状態で形成されたトランジスタ（Ｉｎｔｒｉｎｓｉｃ  トランジスタ：Ｉ−タイプトランジスタ）が使用される。基板上のＩ−タイプトランジスタではチャネル部の不純物濃度が希薄なためトランジスタのしきい値を略０Ｖとすることができる。
【００１５】
図７（ａ）は基板上に形成されるダイオード接続のＩ−タイプトランジスタの各電位点を示す回路図、図７（ｂ）は（ａ）で示す条件のときのドレイン電圧ＶＤに対するドレイン電流ＩＤの特性曲線図である。ここでは基板電位ＶＢは接地電位とする（ＶＢ＝０Ｖ）。ドレイン電圧ＶＤがソース電圧ＶＳ（＝ゲート電圧ＶＧ）より小さい条件では主にｌｏｇスケール（グラフ左側の目盛り）を参照し、ドレイン電圧ＶＤがソース電圧ＶＳ（＝ゲート電圧ＶＧ）より大きい条件では主に通常のスケール（グラフ右側の目盛り）を参照する。
【００１６】
図８（ａ）は基板上に形成されるＩ−タイプトランジスタの各電位点を示す回路図、図８（ｂ）は（ａ）で示す条件（ＶＢ＝０，−１，−２，−３，−４，−５Ｖ）のときのゲート電圧ＶＧに対するドレイン電流ＩＤの特性曲線図である。ゲート電圧ＶＧが０Ｖ以下の条件では主にｌｏｇスケール（グラフ左側の目盛り）を参照し、ゲート電圧ＶＧが０Ｖ以上の条件では主に通常のスケール（グラフ右側の目盛り）を参照する。
【００１７】
図９（ａ）は基板上に形成されるＩ−タイプトランジスタの各電位点を示す回路図、図９（ｂ）は（ａ）で示す条件のときのゲート電圧ＶＧに対するドレイン電流ＩＤの特性曲線図である。ゲート電圧ＶＧが０Ｖ以下の条件では主にｌｏｇスケール（グラフ左側の目盛り）を参照し、ゲート電圧ＶＧが０Ｖ以上の条件では主に通常のスケール（グラフ右側の目盛り）を参照する。
【００１８】
さて、図６のチャージポンプ回路がアクティブ→スタンド・バイ状態となり、チャージポンプ動作が停止した時の、チャージポンプ回路内部の各ノードの状態に注目する。
【００１９】
一般にチャージポンプ動作が停止するスタンド・バイ時には、ＥＮＡＢＬＥ信号が“Ｌ”レベルとなる。これにより、発振器の出力ＯＳＣの供給は強制的にストップさせられるため、各段のキャパシタのノードＮ１〜Ｎ４は“Ｈ”レベルと“Ｌ”レベルが交互になった状態で停止する。
【００２０】
図７（ａ）におけるダイオード接続のように、各段のダイオード接続トランジスタＱｘは、バックバイアスがかかった状態でもカット・オフしないことがわかる。特にＶＤが１０Ｖでは、ＶＳ（＝ＶＧ）が１Ｖのとき、２０μＡ近い電流が流れる。また、図８（ｂ）及び図９（ｂ）からわかるように、Ｉ−タイプトランジスタはそのしきい値が負でもあり、ゲート電圧がマイナスになってもオフせずに微少な電流が流れ続ける。
【００２１】
つまり、図６に示すチャージポンプ回路は停止したその瞬間より、各段のトランジスタＱｘを通じて、電荷の逆流が起こる。この逆流電荷の量は、チャージポンプ駆動電圧（ＶＤＤＯ）と昇圧電圧（ＶＤＤＲ）の差が大きいほど大きくなる。
【００２２】
この逆流電荷による昇圧ノードのレベル低下が起こると、チャージポンプ回路は、前述のように、電位を補給するために動作しなければならなくなる。つまり、チャージポンプの逆流電荷の存在は、スタンド・バイ電流の増加要因となり、この逆流電荷量は、外部電位と昇圧電位のレベル差が大きいほど大きくなる。従って、近年の外部電位の低電圧化と、スタンド・バイ電流の低減化は両立困難となる。
【００２３】
もし、逆流電流を無視できるほどトランジスタのカット・オフ特性を良くするためには、図９（ｂ）におけるＩ＝１０-9［Ａ］でのポイントをＶＧ＝０Ｖ以上にシフトさせる必要があり、これはトランジスタのしきい値Ｖthを＋０．５Ｖ以上にしなければ実現できないことを示している。
【００２４】
しかしながら、前述のように、チャネルイオン注入等でトランジスタのＶthを上げるとバックバイアス効果が増大し、チャージポンプ動作における電流供給能力を極端に悪化させるため、現状ではＩ−タイプトランジスタを使わざるを得ない。
【００２５】
そこで、本発明におけるチャージポンプ回路は、Ｉ−タイプトランジスタを使用して、かつ、スタンド・バイ時の逆流を極力抑えることのできる制御方式を有する構成とした。
【００２６】
図１は、本発明の基本的な実施形態に係るチャージポンプ回路及びその制御回路の構成を示すブロック図である。本発明において、チャージポンプ動作の停止時（スタンド・バイ状態時）には、チャージポンプ回路１の各キャパシタノードの駆動電圧が、全て昇圧ノードの電位ＶＤＤＲに近い方の電圧に固定される、逆流抑制用の同一レベルになることが特徴となっている。すなわち、昇圧ノードの電位ＶＤＤＲが正の電位であればキャパシタ駆動用の“Ｈ”レベルであり、ＶＤＤＲが負の電位であればキャパシタ駆動用の“Ｌ”レベルである。
【００２７】
すなわち、通常“Ｈ”／“Ｌ”レベルを伝達する発振器２の出力ＯＳＣ信号がＥＮＡＢＬＥ信号によるチャージポンプ動作停止の制御によって無効となる。この時点でチャージポンプ回路は、各キャパシタノードに逆流抑制用の同一レベルを伝達する。
【００２８】
もちろんスタンド・バイ時でも時間が経つに連れて昇圧ノードが基準電位より低くなる。その時は検知回路３がＥＮＡＢＬＥ信号を制御し、チャージポンプ動作を再開させる。昇圧ノードが基準電位に達すると検知回路３がＥＮＡＢＬＥ信号を制御し、チャージポンプ動作を停止させる。このときも逆流抑制用の同一レベルが各キャパシタノードに伝達される。
【００２９】
なお、検知回路３は、図２のように例えば昇圧ノードの電位ＶＤＤＲをＲ１，Ｒ２で抵抗分割した所定電位と、ＢＧＲ（バンドギャップリファレンス）回路からの基準電位とを比較する比較器ＣＯＭＰを含んで構成される。
【００３０】
また、検知回路３は、早急に昇圧電位を補給しなければならない実動作に比べて、スタンド・バイ時は緩慢に昇圧電位を補給しても支障はないので、より低消費電力を優先する理由から２系統に回路が分かれているものもある。すなわち検知回路３は、比較的感度の高い性能を有して構成された実動作用のものと、比較的感度の低い性能を有して構成されたスタンド・バイ用のものとの２系統の回路で構成される。
【００３１】
本発明によれば、半導体デバイスをスタンド・バイ状態で停止させる時、内部に設けられたチャージポンプ回路の各段のキャパシタ駆動電位を全て昇圧レベルに近い方の、“Ｈ”レベル（ハイレベル）、“Ｌ”レベル（ローレベル）いずれかのレベルに統一し、キャパシタ接続ノード（Ｎ１〜Ｎ４）をすべて逆流抑制レベルにしてキャパシタ駆動を停止させる。これにより、次のような利点が得られる。
【００３２】
第１に、スタンド・バイ中に各段に接続されたゲート・ドレイン共通接続のトランジスタからの逆流電流による内部昇圧電位のロスを最小限におさえる。第２に、スタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期においては、各段の間にキャパシタ駆動電圧の電圧差は最低限保証されるため、チャージポンプが最大電流を出すまでの時間を短縮できる。これについて以下に具体的な回路を参照して説明する。
【００３３】
図３は、本発明の一実施形態に係るチャージポンプ回路の構成を示す回路図である。ゲート・ドレインを共通接続（ダイオード接続）したＩ−タイプのトランジスタＱｘのドレインにキャパシタＣｘの一方電極が接続されている。このトランジスタＱｘとキャパシタＣｘの回路構成を多数直列に接続し（この例ではｘが1 〜4 ）、各段のキャパシタＣｘを“Ｈ”レベル／“Ｌ”レベル交互に駆動することにより電荷を転送していく。Ｑinは入力用トランジスタであり、電流通路の一端は外部電源ＶＤＤＯに接続されている。昇圧出力ＶＤＤＲは最終段のトランジスタＱ4 のソースにて得られる。
【００３４】
上記チャージポンプ回路の制御系は次のように構成されている。
ＮＡＮＤゲートＮＡＮＤ１，２，３それぞれは一方の入力端子にイネーブル信号ＥＮＡＢＬＥが供給される。ＮＡＮＤ１の出力はインバータＩＶ１を介して上記トランジスタＱinのゲートに供給される。
【００３５】
ＮＡＮＤ２の他方の入力端子には図示しない発振器の出力信号ＯＳＣが供給される。ＮＡＮＤ２の出力はインバータＩＶ１１，１２を介してキャパシタＣ１とＣ３それぞれの他方電極に供給される。
【００３６】
ＮＡＮＤ３の他方の入力端子にはインバータＩＶ１３を介して図示しない発振器の出力信号ＯＳＣの反転信号が供給される。ＮＡＮＤ３の出力はインバータＩＶ１４，１５を介してＮＡＮＤ１の他方の入力端子に供給されると共に、キャパシタＣ２とＣ４それぞれの他方電極に供給される。
【００３７】
このチャージポンプ回路はＥＮＡＢＬＥ信号が“Ｈ”レベル（ハイレベル）になることによって活性化する。ＥＮＡＢＬＥ信号が“Ｈ”レベルになると、ＮＡＮＤ２，３の出力は発振器出力ＯＳＣ信号（“Ｈ”／“Ｌ”レベル）を伝達する。また、ＮＡＮＤ１の出力はインバータＩＶ１を介してインバータＩＶ１５の出力を伝達し、“Ｈ”／“Ｌ”のタイミング信号がトランジスタＱinのゲートに与えられる。電荷転送用のトランジスタＱｘを隔てて隣り合うノードに接続された各キャパシタＣｘは、動作時“Ｈ”／“Ｌ”レベルの互い違いのレベルに駆動され電荷が転送されることにより、最終段のトランジスタＱ4に昇圧電位ＶＤＤＲが得られる。
【００３８】
上記構成のチャージポンプ回路の動作が停止するスタンド・バイ時には、ＥＮＡＢＬＥ信号は“Ｌ”レベルとなる。発振器の出力ＯＳＣの供給は強制的にストップさせられるが、各段のキャパシタの駆動電位はすべて“Ｈ”レベルとなり、ノードＮ１〜Ｎ４はすべて“Ｈ”レベルとなった状態で停止する。
【００３９】
この停止制御では、従来“Ｌ”レベルで停止していたノードへの逆流電流による充電電荷をＱ＝Ｃ・Ｖだけ削減することができる。（Ｃ：各段につくキャパシタＣｘの容量、Ｖ：外部電源ＶＤＤＯレベル）
図４は、本発明におけるチャージポンプ回路（全段“Ｈ”停止）の逆流特性のシミュレーション結果を、図６の各段“Ｈ”／“Ｌ”互い違いの停止方式に比べて示す特性図である。逆流による昇圧レベルの低下は本発明は従来回路に比較して２／３程度にまで減少している。これより、電源電圧の低下と低スタンド・バイ電流の両立をより低い電源電圧まで可能にする。
【００４０】
図５（ａ），（ｂ）は、図１の本発明のチャージポンプ回路に係るスタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期特性のシミュレーション結果を示す特性図である。（ａ）は、再起動時キャパシタノードが“Ｈ”／“Ｌ”交互安定レベルに復帰するまでの推移、（ｂ）は、（ａ）により安定した電流供給までの推移を示す。
【００４１】
図１０（ａ），（ｂ）は、図６のチャージポンプ回路に係るスタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期特性の図４と同様なシミュレーション結果を示す特性図である。各キャパシタノードが昇圧レベルからの逆流により適切なレベルにないため、復帰時“Ｈ”／“Ｌ”交互に差がついたレベルになるまで時間がかかり、チャージポンプが最大電流を出すまでに時間がかかる問題があった。
【００４２】
この実効的なスタンド・バイ→アクティブまでのチャージポンプ動作時間を短縮できないと、アクティブになった直後は、チップ内部での昇圧電流の消費をチャージポンプが補給できず、アクセス・タイム等のチップ能力を保証できなくなる。
【００４３】
本発明に係る図５の特性図を参照すると、動作開始直後は、全て“Ｈ”となっていた各ノード（図３のＮ１〜Ｎ４）が“Ｈ”／“Ｌ”交互のレベルにもどり、各段にキャパシタ駆動電圧（ＶＤＤＯ）の電位差が確保される。この状態よりチャージポンプは動作を続けるので、チャージポンプが最大電流を出し始めるまでの時間（矢印の期間Ａ）が図１０の構成における同期間（矢印の期間Ｂ）と比べて略１／２に短縮できる。
【００４４】
これにより、アクティブ直後におけるチップ内部の昇圧電位の消費を、本発明のチャージポンプ回路が短時間で補給することが可能となり、アクセス・タイム等のチップ能力を保証可能となる。
【００４５】
このように上記実施形態によれば、半導体装置をスタンド・バイ状態で停止させる時、各段のキャパシタ駆動電位を全て“Ｈ”レベルにし、各キャパシタ接続ノードを全て“Ｈ”状態で停止させる。これにより、（１）スタンド・バイ中に各段に接続されたゲート・ドレイン共通接続のトランジスタからの逆流電流による内部昇圧電位のロスを最小限におさえる効果がある。さらに、（２）スタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期においては、各段の間にキャパシタ駆動電圧（ＶＤＤＯ）の電圧差は最低限保証されるため、チャージポンプが最大電流を出すまでの時間を短縮できる効果がある。
【００４６】
なお、本発明はチャージポンプ動作停止時に各キャパシタ全ノードを逆流抑制用の同一レベルにするための様々な回路構成が考えられ、上記図２の回路構成に限らない。また、負の昇圧電位をチャージポンプ出力するものについては、チャージポンプ動作停止時に各キャパシタ全ノードを逆流抑制用の同一レベル“Ｌ”レベル（キャパシタ駆動用の“Ｌ”レベル）にすればよい。
【００４７】
【発明の効果】
以上説明したようにこの発明によれば、チャージポンプ動作停止時、格段のキャパシタノードを全てチャージポンプ出力に対する逆流抑制用のレベルにするという比較的簡単な制御構成で、電荷転送効率のよいＩ−タイプトランジスタを用いつつ、チャージポンプ動作の停止時（デバイスのスタンド・バイ時）の電流消費を削減し、かつ復帰時のチャージポンプ出力が最大電流を出すまでの時間が短縮でき、デバイスの低電圧化にも対応可能なチャージポンプ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の基本的な実施形態に係るチャージポンプ回路及びその制御回路の構成を示すブロック図。
【図２】図１中の一部の回路図。
【図３】本発明の一実施形態に係るチャージポンプ回路の構成を示す回路図。
【図４】本発明におけるチャージポンプ回路の逆流特性のシミュレーション結果を従来の構成に比べて示す特性図。
【図５】（ａ），（ｂ）は、図１のチャージポンプ回路に係るスタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期特性のシミュレーション結果を示す特性図。
【図６】一般的なチャージポンプ回路の構成を示す回路図。
【図７】（ａ）は基板上に形成されるダイオード接続のＩ−タイプトランジスタの各電位点を示す回路図、（ｂ）は（ａ）で示す条件のときのドレイン電圧ＶＤに対するドレイン電流ＩＤの特性曲線図。
【図８】（ａ）は基板上に形成されるＩ−タイプトランジスタの各電位点を示す回路図、（ｂ）は（ａ）で示す条件のときのゲート電圧ＶＧに対するドレイン電流ＩＤの特性曲線図。
【図９】（ａ）は基板上に形成されるＩ−タイプトランジスタの各電位点を示す回路図、（ｂ）は（ａ）で示す条件のときのゲート電圧ＶＧに対するドレイン電流ＩＤの特性曲線図。
【図１０】（ａ），（ｂ）は、図６のチャージポンプ回路に係るスタンド・バイ→アクティブ状態移行時におけるチャージポンプ動作初期特性のシミュレーション結果を示す特性図。
【符号の説明】
１…チャージポンプ回路
２…発振器
３…検知回路
Ｑin，Ｑｘ（ｘは1 〜4 ）…Ｉ−タイプトランジスタ（Ｉｎｔｒｉｎｓｉｃ  トランジスタ）
Ｃｘ…キャパシタ
ＮＡＮＤ１〜３…ＮＡＮＤゲート
ＩＶ１，ＩＶ１１〜１５…インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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