(57)【特許請求の範囲】
【請求項１】
タイムスロット情報が割り付けられたアドレスに、タイムスロットの交換情報を示すデータを記憶する第１のメモリ手段と、
入力フレームの各タイムスロットのデータをタイムスロット単位に格納し、該第１のメモリ手段に記憶されているデータを入力し、該データによって指示されるアドレスに格納されているデータを出力フレームのタイムスロットのデータとして出力する第２のメモリ手段と、
入力フレームのタイムスロットの入力数を計数し、該計数値を、該第１のメモリ手段及び該第２のメモリ手段に、それぞれ、読み出しアドレス及び書込みアドレスを出力するカウンタ手段とを備え、
前記第２のメモリ手段には、現時点の入力タイムスロットの情報を書込み、前記第１のメモリ手段からは、該現時点のタイムスロットよりも１タイムスロット早いタイムスロットの処理に使用されるデータを読み出して、前記第１のメモリ手段から前記第２のメモリ手段に読み出しアドレスを出力し、前記第２のメモリ手段から上記１タイムスロット早いタイムスロットの処理に使用されるタイムスロットのデータを読み出す
ことを特徴とするクロスコネクトスイッチ。
【請求項２】
入力フレームが１チャネルあたりｎビットで構成される多重化回線信号を処理する場合、前記第１のメモリ手段のアドレスに、各チャネルのｎビットの個々のビットのタイムスロット番号を割り付け、前記第２のメモリ手段の各アドレスに該個々のビットデータのタイムスロットの交換情報を示すデータを登録することを特徴とする請求項１に記載のクロスコネクトスイッチ。
【請求項３】
前記クロスコネクトスイッチに複数の回線が収容される場合、前記第１のメモリ記憶手段の各アドレスに、タイムスロットのデータの時間順序の交換情報及び回線間での交換情報データを登録することにより、複数の回線入力から任意の回線を選択して、スイッチング処理ができることを特徴とする請求項１に記載のクロスコネクトスイッチ。
【請求項４】
タイムスロット情報が割り付けられたアドレスに、タイムスロットの交換情報を示すデータを記憶する第１のメモリ手段と、
入力フレームの各タイムスロットのデータをタイムスロット単位に格納し、該第１のメモリ手段に記憶されているデータを入力し、該データによって指示されるアドレスに格納されているデータを出力フレームのタイムスロットのデータとして出力する第２のメモリ手段と、
入力フレームのタイムスロットの入力数を計数し、該計数値を、該第１のメモリ手段及び該第２のメモリ手段に、それぞれ、読み出しアドレス及び書込みアドレスを出力するカウンタ手段と、
入力回線から直接入力されるタイムスロットのデータと前記第２のメモリ手段から読み出されたタイムスロットのデータを切り替え出力するセレクタ手段とを備え、
該セレクタ手段に、前記第１のメモリ手段から読み出された情報を、セレクタ信号として入力させることにより、該セレクタ手段に、スイッチング処理をしないタイムスロットの情報は処理を行わずに、そのまま出力フレームのタイムスロットデータとして出力させ、前記第２のメモリ手段から読み出されたタイムスロットのデータはスイッチング処理を行う出力フレームのタイムスロットのデータとして、出力させるように制御する
ことを特徴とするクロスコネクトスイッチ。
【請求項５】
前記第２のメモリ手段から読み出されたタイムスロットのデータを保持するフリップフロップ手段を更に備え、前記第２のメモリ手段から、現時点よりも、１タイムスロット早いタイムスロットのデータとして使用されるタイムスロットデータを該フリップフロップ手段に入力させて、入力フレームのタイムスロットに同期した第１のクロックの位相を調整することにより生成された第２のクロックを、前記フリップフロップ手段に入力させることにより、前記セレクタ手段のスイッチング処理のタイミングを調整することを特徴とする請求項４に記載のクロスコネクトスイッチ。
【請求項６】
前記第１のクロックを入力し、前記第１のクロックよりも、位相が、前記フリップフロップ手段の出力遅延と前記セレクタ手段のスイッチング遅延の双方を考慮した所定時間だけ進められた前記第２のクロックを生成する位相調整手段を更に備え、該位相調整手段により生成された前記第２のクロックを前記フリップフロップ手段にクロック信号として入力させることにより、上記出力遅延及び上記スイッチング遅延の双方を吸収することを特徴とする請求項５に記載のクロスコネクトスイッチ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号の伝送において、複数チャネルが多重化された回線で構成されるネットワーク上で、各チャネル単位に接続先を切り替えることができるクロスコネクト装置におけるクロスコネクトスイッチ関する。
【０００２】
【従来の技術】
近年、伝送路を使って伝送されるデータが音声データのみから、画像データ等のマルチメディア情報に拡張されつつあり、ネットワークの高速化及び大容量化が必要となってきている。この場合、送信されてきたデータ信号を回線交換する交換機あるいはクロスコネクト装置もできるだけ多くの回線を収容し、高速で交換処理を行うことが望まれている。
【０００３】
図１４は、従来のクロスコネクト装置において、フレーム信号をチャネル単位で時間・空間的に交換するスイッチ部分（クロスコネクトスイッチ）の構成を示す図である。
【０００４】
同図において、クロスコネクトスイッチは、入力回線１〜４からデータ（フレーム）を入力し、クロスコネクトを行って（各チャネル単位に接続先を切り替えて）、該クロスコネクトされたデータ（フレーム）を出力回線１〜４に出力する構成となっている。この場合、クロスコネクトスイッチ内には単位スイッチ１４９−１〜１４９−４が、出力回線の数だけ設けられており、それぞれは、入力回線１〜４の信号（フレーム）を入力して、該入力信号（入力フレーム）に対してクロスコネクトを行い、該クロスコネクト処理が施された信号（出力フレーム）を、それぞれに対応する出力回線１〜４に出力する構成となっている。尚、単位スイッチ１４９−２〜１４９−４は、単位スイッチ１４９−１と同じ構成なので内部構成の図示を省略している。また、同図では、収容する回線を４つとしているが、クロスコネクトスイッチの構成は必ずしもこの構成には限られず、クロスコネクトする回線数に応じて変化する。
【０００５】
入力回線１〜４から入力されたシリアル信号は、それぞれシリアル−パラレル変換器１５５〜１５８によってｎビット（ｎは正の整数）のパラレル信号に変換される。シリアル−パラレル変換は、１フレームの入力信号（入力データ）の各１チャネル毎に行われる。シリアル−パラレル変換器１５５〜１５８において、パラレル信号に変換された入力信号は、それぞれメモリ１５０〜１５３に記憶される。該パラレル信号の記憶はチャネル単位で行われる。すなわち、個々のチャネルのパラレル信号は、１つのアドレスに記憶される。
【０００６】
アドレス読み出し制御部１５４は、クロスコネクト装置の制御部（不図示）からの指示に従い、メモリ１５０〜１５３にパラレル信号の読み出しアドレス１７０を供給する。該アドレス１７０の入力により、メモリ１５０〜１５３から出力された各チャネルのパラレル信号は、４−１セレクタ１５９に入力される。アドレス読み出し制御部１５４は、メモリ１５０〜１５３のいずれかから出力されたパラレル信号がチャネル毎に切り替え出力されるように、４−１セレクタ１５９に選択信号ＳＥＬを印加する。このようにして、入力回線１〜４から入力された各フレームの各チャネルのパラレル信号を時空間的に入れ換えてパラレル−シリアル変換器１６０に出力し、該各チャネルのパラレル信号を、各チャネル毎に、パラレル−シリアル変換器１６０でシリアル信号に変換し、出力フレームの各タイムスロットに同期させて出力回線１に出力する。
【０００７】
同様にして、他の単位スイッチ１４９−１〜１４９−４は、それぞれ、出力回線２〜４に、出力フレームを出力する。
以上のように、従来のクロスコネクト装置では、シリアルに入力される各フレームのタイムスロットに割り当てられた１チャネル分の信号をパラレル信号に変換してからクロスコネクトを行っていた。
【０００８】
すなわち、同図に示される従来の構成では、１フレームの多重化された信号の１チャネルがｎビット単位（ｎは正の整数）で構成され、ｎビット単位で時分割に交換を行う構成になっている。
【０００９】
そして、入力回線１〜４の信号をシリアル−パラレル変換処理しているため、スイッチング処理を開始する前にｎビットのパラレルデータ（１チャネルのデータ）が揃うまでにｎクロック＋０．５クロック（マージン確保のため、クロックと逆相で処理するため）の遅延が生じる。尚、ここでの１クロックは、入力フレームの１ビットの信号に同期したクロックである。すなわち、入力回線１〜４を介してシリアルに送信されてくる信号をｎビットのパラレル信号とするためには、ｎビットの信号がシリアル−パラレル変換器１５５〜１５８に入力される必要があり、このためにｎクロックの遅延が生じる。また、シリアル−パラレル変換器１５５〜１５８において、シリアル信号の値を正しくラッチするためには、１ビットの信号の中間でラッチする必要がある。このため、シリアル−パラレル変換器１５５〜１５８では、マージン確保のため、クロックと逆位相で処理するため、該クロックを入力信号よりも０．５クロック分だけ位相をずらして、この位相調整されたクロックにより各ビットの信号をラッチしている。したがって、このために０．５クロックの遅延が更に生じることとなる。
【００１０】
また、スイッチング処理後もパラレル−シリアル変換処理を行って回線出力とするため、０．５クロック（上記逆相で処理されたデータのマージン確保のため、正相で処理するため。）の遅延が生じる。従って、単位スイッチ１４９−１〜１４９−４に入力された回線信号が出力回線１〜４に出力されるまでに、最低（ｎクロック＋１クロック）分の遅延時間が発生する。
【００１１】
また、同図の構成では、シリアルデータ（シリアル信号）をパラレルデータ（パラレル信号）に展開した後にスイッチング処理を実施しているため、メモリに書込むビット数（１チャネルのビット数）や同時にクロスコネクトする回線数により、物理的なメモリの数と信号の切り換えを行うためのセレクタやその他の付随する回路の数が、該ビット数または該回線数の積算した数分必要となっていたため、クロスコネクトスイッチとして構成するハードウェアの規模がかなり大規模な構成になっていた。
【００１２】
【発明が解決しようとする課題】
以上述べたように、従来の構成のクロスコネクトスイッチにおいては、シリアル信号をパラレル信号に変換してから交換処理を行っていたので、シリアル−パラレル変換器、及び、パラレル−シリアル変換器の処理のため、チャネルのビット数に応じた信号伝搬遅延が生じるという問題があった。
【００１３】
また、シリアル信号をパラレル信号に変換していたので、物理的なメモリ数とパラレル信号の切り換えを行うセレクタ等の回路数が多くなり、ハードウェアが大規模となっていた。従って、このことが最近の通信容量の増加に伴い、大容量且つ小型のクロスコネクト装置を実現する上で障害となっていた。
【００１４】
本発明の課題は、入力回線と出力回線間での信号伝搬遅延が極めて小さく、かつ、小型で大容量のクロスコネクト装置を構築できるクロスコネクトスイッチを提供することである。
【００１５】
【課題を解決するための手段】
本発明のクロスコネクトスイッチは、タイムスロット情報が割り付けられたアドレスに、タイムスロットの交換情報を示すデータを記憶する第１のメモリ手段と、入力フレームの各タイムスロットのデータをタイムスロット単位に格納し、該第１のメモリ手段に記憶されているデータを入力し、該データによって指示されるアドレスに格納されているデータを出力フレームのタイムスロットのデータとして出力する第２のメモリ手段と、入力フレームのタイムスロットの入力数を計数し、該計数値を、該第１のメモリ手段及び該第２のメモリ手段に、それぞれ、読み出しアドレス及び書込みアドレスを出力するカウンタ手段とを備えることを特徴とする。
【００１６】
本発明によれば、シリアルデータをパラレルデータに変換しないでクロスコネクトすることができるので、ハードウェアの規模を小さく出来ると共に、消費電力も抑えることが出来る。また、シリアルデータからパラレルデータに変換し、更に、パラレルデータをシリアルデータに再変換するために生じる遅延を除去する事が出来る。従って、クロスコネクト装置を大容量化する場合にも、装置の規模を小さく抑えることが出来ると共に、消費電力の低減化及びスイッチング処理速度の高速化ができる。
【００１７】
【発明の実施の形態】
図１は、本発明の第１の実施形態のクロスコネクトの構成を示すブロック図である。
【００１８】
この第１の実施形態では、入力データＤi がメモリ１の入力ポート側に入力され、メモリ１の出力ポート側から出力されるデータＤ0 が、スイッチング処理後のデータとして出力される。尚、メモリ１は、例えば、デュアルポートメモリである。
【００１９】
ここで、図１中のカウンタ３に入力するクロックａとして、入力回線のフレーム信号のタイムスロットと同期したクロックを用い、カウンタ３のロード信号としてフレーム同期信号（−０．５ＣＫ：入力フレーム信号の先頭に対し位相が０．５（半周期）クロック進んだフレーム同期用のパルス信号）ｂを用いる。
【００２０】
また、カウンタ３の出力をメモリ１及びメモリ２のアドレス入力端子に入力させて、これをメモリ１の入力データ及びメモリ２の出力データのタイムスロット情報として用いる。
【００２１】
つまり、メモリ１にはフレーム同期信号（−０．５ＣＫ）ｂによるフレーム同期と合致したタイムスロットに、チャネル１のデータが書込まれ、メモリ２からはそのタイムスロットの制御情報として、そのタイムスロットにスイッチングするチャネルの番号が読み出される。（例えば、予めメモリ２のアドレス０００１番地にチャネル番号１００を示す“０１００”のデータをプロセッサ（不図示）が書込んでおいた場合、カウンタ３からメモリ２に０００４番地のアドレスが入力されると、メモリ２から“０１００”のデータが読み出されて、これがメモリ１に読み出しアドレス信号として与えられる。ここで、不図示のプロセッサは、クロスコネクト装置の方路設定制御等を行う一般的なプロセッサである。）
本実施形態により、各タイムスロットのチャネルデータをスイッチングする場合には、プロセッサによりスイッチングしたいタイムスロットの番号（タイムスロット情報）を示すメモリ２のアドレスに、該タイムスロットにスイッチングしたいチャネルデータ番号（チャネル番号）をデータとして書込むことにより、各チャネル間のデータをスイッチング（タイムスロット変換）することが可能となる。
【００２２】
図２は、メモリ２の記憶内容の一例を示した図である。
メモリ２には、出力フレームのどのタイムスロットに、入力フレームのどのチャネルのデータを挿入するかを示す情報が登録される。該登録情報は、前記不図示のプロセッサによってチャネルデータのスイッチングの仕方が変わる度に書き換えられる。メモリ２の各アドレスは、メモリ１に書込まれた入力フレームの各タイムスロットのデータに関する情報、すなわち、該各タイムスロットのデータのタイムスロット位置情報（タイムスロット番号）に対応している。メモリ２の各アドレスには、各アドレスと同一値（同一タイムスロット番号）のタイムスロットに挿入されるチャネルデータを示すチャネルデータ情報が書込まれる。例えば、メモリ２のアドレス“０００１”に書込まれるチャネルデータは、“０００１”であり、番号“０００１”のタイムスロットにおいてはチャネルデータの入れ換えが行われないことを示している。また、メモリ２のアドレス“０００４”には、“０１００”のチャネルデータが書込まれており、入力フレームのチャネル１００のデータを出力フレームの番号“０００４”のタイムスロットに挿入すべきことが示されている。同様に、メモリ２のアドレス“０１００”には、“０００４”のチャネルデータが書込まれており、入力フレームのチャネル４のデータを出力フレームの番号“０１００”のタイムスロットに挿入すべきことが示されている。
【００２３】
このように、メモリ２には、出力データＤ0 上のフレームの各タイムスロットに挿入すべきチャネルデータを示す情報が書込まれている。従って、メモリ２に格納されているデータを、メモリ１に、その読み出しアドレス信号として入力させることにより、入力フレームと出力フレームの各チャネル（タイムスロット）間でデータをスイッチングすることが可能となる。
【００２４】
図３は、図１に示す第１の実施形態のクロスコネクトスイッチの動作を説明するためのタイミングチャートである。
以下、図１乃至図３を参照しながら、図１に示すクロスコネクトスイッチの動作を説明する。
【００２５】
図３（ａ）に示すフレーム同期信号（−０．５ＣＫ）ｂは、カウンタ３のロード端子（ＬＯＤ）に入力され、その後の同図（ｃ）に示すクロックａのパルスの立ち上がりで、カウント３に、初期値“０００１”をロードさせる（フレーム同期）。カウンタ３は、同図（ｂ）に示す入力データＤi 上の各フレームの各タイムスロットと同期しているクロックａの入力を受けて、該クロックａの入力パルス数をカウントする。クロックａは、入力データＤi 上のフレームの１タイムスロットに対し、１パルスを発生するので、カウンタ３は、該フレーム同期後のクロックａの入力パルス数をカウントすることによって、メモリ１に新たなフレームが入力される毎に、毎回、タイムスロットの番号を“０００１”から順次計数していくことになる。カウンタ３による計数値は、図１のメモリ１とメモリ２にアドレス信号として入力される。すなわち、メモリ１には、入力データＤi 上のフレームの各チャネル（タイムスロット）の番号を表し、且つ、該各チャネル（タイムスロット）のデータを記憶すべきアドレスとして与えられ、メモリ２には、出力データＤ0 上のフレームのタイムスロット番号（タイムスロット情報）として与えられる。
【００２６】
プロセッサにより、メモリ２の各アドレスには、図２に示されるようなチャネルデータ情報が書込まれている。従って、カウンタ３から、その計数値がメモリ２に読み出しアドレス信号として入力されると、メモリ２は、該計数値に等しいアドレスに記憶されているチャネルデータ情報（チャネル番号）をメモリ１に読み出しアドレス信号として出力する。メモリ２から該読み出しアドレス信号が入力されると、メモリ１は、このアドレスに記憶されている入力フレームのチャネルデータを出力する。上述した動作により、メモリ１に記憶されている入力データＤi 上のフレームの各チャネルデータのタイムスロット番号とその記憶アドレスは同じになっており、メモリ２から出力されるチャネルデータ情報は、読み出すべき入力フレームのチャネルデータのタイムスロットの番号であるとともに、該読み出すべき入力フレームのチャネルデータの記憶アドレスともなっている。従って、カウンタ３から、その計数値をアドレス信号として、メモリ１及びメモリ２に入力させることにより、最終的に、メモリ１から出力データＤ0 上のフレーム（出力フレーム）の各タイムスロットのチャネルデータが該出力フレームのタイムスロットの番号順に、順次、出力される。そして、図２で、＊１、＊２で示すように、メモリ２のアドレス“０００４”番地と“０１００”番地にスイッチングしたいチャネルデータの番号を書込んでおくことにより、入力データＤi 上のフレーム（入力フレーム）と出力データＤ0 上のフレーム（出力フレーム）において、“０１００”番と“０００４”番のチャネルデータがスイッチングされる。
【００２７】
図４は、図１の回路構成を有する、１チャネルがｎビット単位で多重化されたフレームのチャネルデータを交換接続する本発明の第２の実施形態におけるメモリ２（以下、メモリ２ａと記述）のデータ構成の他の例を示す図である。
【００２８】
前述した従来例のように、１チャネルがｎビット単位で多重化された多重信号の場合には、図４に示すようにメモリ２ａのアドレスをｎビット単位で、すなわち、チャネル単位で、チャネル１からシリアルにマッピングすることにより、前述した従来のクロスコネクトスイッチで必要であったシリアル−パラレル変換器及びパラレル−シリアル変換器が不要となり、またメモリや付随する回路も最小限の数に抑えることができる。同図に示すメモリ２ａにおいては、カウンタ３から連続して入力されるｎ個のアドレスを１つのチャネルのｎビット（ｎ個のタイムスロット番号）に対応させている。また、このアドレス配置に対応させて、メモリ２ａ内には、出力データＤ0 上のフレームの各チャネルのｎビットのタイムスロットに挿入すべき入力フレームのチャネルのｎビットのタイムスロットのデータを示すｎビットのタイムスロットデータも連続するｎ個のアドレスに格納させている。この第２の実施形態において、クロスコネクトをする場合には、メモリ２ａに格納されているデータを用いて入力データＤi 上のフレーム（入力フレーム）のある１つのチャネルに属する全てのタイムスロットのデータを、出力データＤ0 上のフレーム（出力フレーム）の交換する他のチャネルに属する全てのタイムスロットに挿入するようにする。
【００２９】
メモリ２ａを用いて、チャネル番号４とチャネル番号１００のチャネルデータをスイッチングする場合の動作を、図１〜３により説明する。
図１では、先ずプロセッサによりメモリ２ａに、図４に示す形式で、チャネルデータのスイッチング用のデータ（タイムスロットデータ）が記録される。フレーム同期信号（−０．５ＣＫ）ｂ入力後のクロックａのパルスの立ち上がりで、初期値“０００１”をロードして、クロックａの入力パルス数のカウントを開始するカウンタ３のカウント値に基づいてメモリ１に入力フレームの各チャネルのデータが書込まれていく。図４には示されていないが、チャネル４とチャネル１００とをスイッチングする場合には、メモリ２ａ内には、入力フレーム（出力フレーム）のチャネル４（４番目のチャネル）のｎビットの各データのタイムスロット番号に等しいアドレスに、それぞれ入力フレームのチャネル１００のｎビットの各データのタイムスロット番号が登録されている。このチャネル１００のｎビットの各データのタイムスロット番号が、メモリ１に現在の入力フレームのチャネル４のｎ個のタイムスロットの各データ（ｎビットの各データ）が入力されている最中に、メモリ２からメモリ１に対して、データの読み出しアドレスとして与えられ、現在の出力フレームのチャネル４のｎ個の各タイムスロットの時間位置で、メモリ２から一つ前の入力フレームのチャネル１００のｎビットの各データが出力されることとなる。
【００３０】
図５は、本発明の第３の実施形態のクロスコネクトスイッチの構成を示すブロック図である。
例えば、図５に示すように８回線の回線間のスイッチングを実施する場合、同図において、破線で囲まれた単位スイッチ部１０−１に示されているように、１回線につきメモリ１１、メモリ１２、８−１セレクタ１４のみで構成できるため、クロスコネクトスイッチ全体を、１個のカウンタ１３と、２４個の部品（３部品×８回線）のみで構成することが出来る。
【００３１】
スイッチング処理の遅延についても、最近ではメモリのアクセスタイムが１ナノ秒〜２ナノ秒の高速メモリが製品化されており、回線周波数によっては本実施形態の構成による遅延が無視できるレベルとなる。
【００３２】
また、回線周波数が高く遅延が問題になる場合には、後述する第４及び５の実施形態の構成を取ることで、信号伝搬遅延時間が最小限に抑えられ、かなり高速な通信回線でもチャネル間及び回線間の時空間的なスイッチング処理を高速に実現することができる。
【００３３】
図５では、８回線間でスイッチング処理が可能となる構成を示している。図５では、メモリ２に設定する情報に回線情報を追加して、これを８−１セレクタ１４のセレクト信号として用いることにより、８−１セレクタ１４を用いて入力回線１〜入力回線８のデータの中から任意の回線のデータを出力回線１〜８に選択出力することができる。
【００３４】
図６は、上記交換接続を実施するための単位スイッチ１０−１内のメモリ１２のデータ構成を示す図である。
同図に示されているように、出力回線１の番号０００３のタイムスロットに入力回線４の番号００５０のタイムスロットのチャネルデータをスイッチングする場合には、メモリ１２のアドレス０００３番地に、図６の＊３に示すように“００５０”のチャネルデータ情報と“０３”の回線情報の設定を行い、出力回線１の番号００９９のタイムスロットに入力回線８の番号０１００のタイムスロットのチャネルデータをスイッチングする場合には、メモリ１２のアドレス００９９番地に図６の＊４に示すように“０１００”のチャネルデータ情報と“０７”の回線情報の設定を行う。
【００３５】
図５では、破線で囲まれた１つの単位スイッチ１０が８回線を収容するように構成されるとともに、これら単位スイッチ１０が８個集まってクロスコネクトスイッチの要部を構成している。入力回線１〜８からの入力データは、各単位スイッチ１０−１〜１０−８のメモリ１１に入力され、前記フレーム同期信号ｂと同様に、入力フレームの先頭に対し位相が０．５クロック進んだフレーム同期信号ｂ１がカウンタ１３に入力され、またクロックａ１もカウンタ１３に入力されており、前記カウンタ３と同様にして、フレーム同期信号ｂ１が入力後のクロックａ１のパルスの立ち上がりで、カウンタ１３は、クロックａ１の入力パルスの計数を開始する。クロックａ１は入力データの各タイムスロットに同期しており、１タイムスロットが入力される毎に１パルスを発生するので、フレーム同期信号ｂ１の入力後の、クロックａ１の入力パルス数をカウンタ１３により計数することによって、入力フレームのタイムスロットの番号（番地）をカウンタ１３の計数値により特定することが出来る。この計数値は、入力フレームの各タイムスロットのチャネルデータの格納アドレスとしてメモリ１１に入力される。更に、この計数値は、メモリ１２に読み出しアドレスとして入力される。図６に示すように、メモリ１２には、プロセッサにより書込まれた、チャネルデータ情報と回線情報からなるチャネルデータの交換接続用のデータが、該交換接続されるべきタイムスロットの位置情報を示すタイムスロット情報の値と等しいアドレスに記憶されており、メモリ１２に、カウンタ１３から出力される計数値（出力フレームのタイムスロット番号情報）を読み出しアドレスとして出力することにより、出力フレームの該タイムスロット番号のタイムスロットに挿入すべき入力フレームのチャネルデータのチャネルデータ情報及び回線情報が読み出され、それぞれ、メモリ１１のアドレス入力端子及び８−１セレクタ１４のセレクト端子（ＳＥＬ）に入力される。メモリ１２から出力されたチャネルデータ情報は、メモリ１１に、読み出しアドレスとして入力される。メモリ１１には、入力データ（入力回線１〜８から入力される各入力フレーム）の各タイムスロットのデータが入力順に記憶されているので、上記チャネルデータ情報は、入力データのタイムスロット番号を示すことになる。従って、上記チャネルデータ情報が読み出しアドレスとして入力されることにより、メモリ１１は自身に記憶されている入力回線１〜８から入力される各入力フレームの各チャネルデータの内、該読み出しアドレスに記憶されている８ビットのタイムスロットのデータ（８ビットの入力回線１〜８の各チャネルデータ）を出力ポート００〜０８に出力する。この８ビットのタイムスロットデータは、８−１セレクタ１４のデータ入力端子Ａ０〜Ａ８に入力される。上述したように、８−１セレクタ１４には、メモリ１２からセレクタ信号ＳＥＬとして回線情報が入力されており、この回線情報の値に従って、入力端子Ａ０〜Ａ７に入力されているいずれかのデータを選択出力する。例えば、図６のメモリ１２のアドレス０００３番地から回線情報が読み出された場合には、該回線情報の値は“０３”に設定されているので、８−１セレクタ１４は、入力端子Ａ３に入力された入力回線４のタイムスロットデータ（チャネルデータ）を出力端子Ｙに出力する。
【００３６】
図７は、図５の第３の実施形態におけるスイッチング動作を説明する図である。
メモリ１１には、入力回線１〜８の各タイムスロットデータ（チャネルデータ）が時系列に入力され、それらが、タイムスロット番号０００１から順にタイムスロット毎に記憶されていく。すなわち、入力回線１〜８から各フレームのタイムスロットデータが入力される毎に、タイムスロット番号０００１のタイムスロットデータから順に、アドレス０００１番地からシリアルに書込まれ、次のフレームデータが入力されると、前のフレームのタイムスロットデータは上書きされていく。従って、メモリ１２内にはまだ上書きされていない１つ前に書込まれたフレームのタイムスロットデータと今書き込まれている現在のフレームのタイムスロットデータとがメモリ１１内に共存する場合がある。図７は、その場合のようなメモリ１１のフレームデータの格納状態を示している。上述したように、フレームの各タイムスロットデータはメモリ１１のアドレス０００１番地からタイムスロット番号順にシリアルに書込まれるので、タイムスロット番号の小さい方が現在書き込まれているフレームのタイムスロットデータで有り、タイムスロット番号の大きいほうが１つ前に書き込まれたフレームのタイムスロットデータである。メモリ１１に格納されたタイムスロットデータの読み出しは、スイッチング処理が行われない場合には、タイムスロット番号（チャネル番号）の小さい方から順次行われる。同図では、出力フレームデータ（出力回線データ）のチャネル５（タイムスロット番号５）のタイムスロットデータまでを出力した状態を示している。
【００３７】
この場合、出力フレームのチャネル（タイムスロット番号）４のタイムスロットに入力フレームのチャネル１００のデータを挿入するスイッチング処理を実施する旨の情報が図６のメモリ１２のアドレス０００４番地に登録されているので、メモリ１１に格納されている１つ前のフレームのチャネル１００のデータ（タイムスロット番号１００のタイムスロットデータ）をメモリ１１から読み出して、このデータを、出力回線１上に出力フレームのタイムスロット４のデータが出力されるタイミングで８−１セレクタ１４から出力する。また、メモリ１１及びメモリ１２は高速にアクセス可能なため、出力回線１上に各タイムスロットのデータを出力処理するタイミングは、メモリ１１に１つのタイムスロットのデータが読み込まれるタイミングにほぼ同期しており、スイッチング処理が行われない場合、あるタイムスロットデータが読み込まれると、そのタイムスロットデータは、直ちに８−１セレクタ１４を介して出力回線１に出力される。また、メモリ１１は、１つのフレームのタイムスロットデータ全てを記憶できる容量を有しており、タイムスロット番号の大きいタイムスロットデータとタイムスロット番号の小さいタイムスロットのデータをスイッチングする場合には、同じタイムスロットと１つ前のフレームのタイムスロットのデータをそれぞれ読み出して、出力フレームの該番号のタイムスロットのタイミングで出力回線１上に出力するようにする。すなわち、スイッチング処理が行われない場合は、メモリ１１に入力されたタイムスロットのデータは、直ちに８−１セレクタ１４に出力処理されるが、出力フレームのあるタイムスロットに、そのタイムスロット番号より小さいタイムスロット番号の入力フレームのタイムスロットデータを挿入するスイッチング処理をする場合には、既にメモリ１１に新たなフレームの該番号の小さい方のタイムスロットデータが書込まれているので、そのタイムスロットデータをメモリ１１から読み出して、該出力フレームのタイムスロットに挿入するようにする。一方、今出力フレームのデータとして出力処理しようとしているタイムスロットよりタイムスロット番号が大きい番号の入力フレームのタイムスロットのデータを、該出力フレームのタイムスロットに挿入するスイッチング処理を行う場合には、現在出力処理しているフレームの該タイムスロット番号が大きいタイムスロットのデータはまだメモリ１１に書き込まれていないので、メモリ１１に現在、格納されている１つ前のフレームの同一タイムスロット番号のタイムスロットデータをメモリ１１から読み出してスイッチングすることになる。
図８は、入力データ（入力フレーム）と出力データ（出力フレーム）間の遅延を限りなく０に近づけるように構成した本発明の第４の実施形態のクロスコネクトの構成を示すブロック図である。
【００３８】
スイッチング処理の方法は、基本的には、図１、図５と同様の方法を用いているが、新たに、ＦＦ２５、セレクタ２６、及び位相調整部２７を設け、更にカウンタ２４に入力されるフレーム同期信号ｂ３を、カウンタ２３に入力されるフレーム同期信号ｂ２よりもクロックａ２の１クロック分早い信号とすることにより、メモリ２２に入力される読み出しアドレスが、メモリ２１に入力されるアドレスよりも１番地先になるようにしている。
【００３９】
すなわち、入力フレームのタイムスロット番号１のタイムスロットデータの処理を実施（メモリ２１の該タイムスロットデータの書込み処理）している時には、メモリ２２からはアドレス０００２番地からチャネルデータ情報及び切替情報を読み出し、メモリ２１から該チャネルデータ情報が示すアドレスに格納されているタイムスロットのデータを読み出す。そして、メモリ２１から読み出されたタイムスロットデータをＦＦ２５への入力信号とする。本構成では、スイッチングしないタイムスロットデータは直接セレクタ２６に入力され、セレクタ２６から出力される。メモリ２１からＦＦ２５に出力されるデータは、上述したように、メモリ２２から入力されるチャネルデータ情報の示すアドレスに格納されているタイムスロットデータである。
【００４０】
図９に示すように、メモリ２２に格納されるチャネルデータ情報は、前述した、第１の実施形態のメモリ２と同様な方式で格納される。よって、ＦＦ２５の一方のデータ入力端子Ｄ０に入力されるメモリ２１に格納されているタイムスロットのデータ（チャネルデータ）は、スイッチングされるべきタイムスロットのデータの場合と、スイッチングされる必要のないタイムスロットのデータの場合がある。後述するように、本実施形態においては、セレクタ２６のデータ入力端子Ａに入力フレームのタイムスロットのデータが入力される前に、メモリ２１の前記チャネルデータ情報の示すアドレスに格納されているタイムスロットのデータが、ＦＦ２５を介してセレクタ２６の他方のデータ入力端子Ｂに入力される。この入力端子Ｂに入力されるデータは、入力端子Ａに入力されるタイムスロットのデータとスイッチングすべきタイムスロットのデータか、または、スイッチングする必要のない入力端子Ａに入力されるタイムスロットのデータと同一タイムスロットの１つ前の入力フレームのデータのいずれかである。そして、セレクタ２６の入力端子Ａに入力されるタイムスロットのデータは、その時点では、メモリ２１に入力されているが、まだ、書込まれてはいない。
【００４１】
また、メモリ２２の各アドレスには、チャネルデータ情報と共に切替情報も格納される。この切替情報は、“０”または“１”の２値データであり、１ビットで構成可能である。図９において、それぞれ、＊１、＊２で示された、メモリ２２のアドレス０００４番地と０１００番地に格納されている切替情報は、“１”であり、これらのアドレスにおいては、該アドレスとは値が異なるチャネルデータ情報が格納されている。一方、切替情報が“０”のアドレスにおいては、該アドレスと同一の値のチャネルデータ情報が格納されている。すなわち、前述した第１の実施形態の説明から容易に知れるように、切替情報は、タイムスロットのデータのスイッチングの有無を示す情報であり、“１”に設定されている場合、その格納アドレスに設定されているチャネルデータ情報は、スイッチングされるべき入力フレームのタイムスロットの番号を示し、該格納アドレスは、そのタイムスロットのデータが挿入されるべき出力フレームのタイムスロット番号を示す。一方、“０”の切替情報は、同一格納アドレスのチャネルデータ情報と同一の値のタイムスロット番号を有する入力フレームのタイムスロットのデータをスイッチングする必要がないことを示す。
【００４２】
この切替情報は、ＦＦ２５の他方のデータ入力端子Ｄ１に入力され、後述する位相調整部２７から出力されるクロック−Δｔの立ち上がりに同期して、セレクタ２６のセレクト信号入力端子ＳＥＬに入力される。セレクタ２６は、セレクト信号入力端子ＳＥＬに“１”が入力されたとき、入力端子Ｂに入力されたメモリ２１から読み出されたタイムスロットのデータを選択出力する。また、セレクタ２６は、セレクト信号入力端子ＳＥＬに“０”が入力されたとき、入力端子Ａに入力されているデータを出力する。
【００４３】
以上のような動作により、切替情報は、セレクタ２６のセレクト信号として機能する。
上述したように、メモリ２２には、メモリ２１よりも１番地先のアドレスが入力されるため、メモリ２２から読み出されてメモリ２１に読み出しアドレスとして入力されるチャネルデータ情報は、これからセレクタ２６のデータ入力端子Ａに入力されるタイムスロットのデータと同一位置のタイムスロットのタイムスロット番号または該入力タイムスロットデータとスイッチングされるべきタイムスロットデータのタイムスロット番号であり、メモリ２１に該チャネルデータ情報が読み出しアドレスとして入力されることにより、ＦＦ（フリップフロップ）２５の一方のデータ入力端子Ｄ０には、これからセレクタ２６のデータ入力端子Ａに入力されるタイムスロットデータとスイッチングされるべきタイムスロットのデータをメモリ２１から予め、先に、読み出して入力させることができる。すなわち、図９のメモリ２２のアドレス０００４番地のように、切替情報が“１”のアドレスには、そのアドレスとは異なる値のチャネルデータ情報が記憶されており、このチャネルデータ情報により、メモリ２１から、セレクタ２６により、これからスイッチングされるべきタイムスロットデータを読み出して、このデータをＦＦ２５のデータ入力端子Ｄ０に入力させることができる。このように、予め、メモリ２１からクロスコネクト（スイッチング）すべきタイムスロットデータを読み出し、これを、ＦＦ２５のデータ入力端子Ｄ０に入力させる。このような構成において、ＦＦ２５及びセレクタ２６の動作によるスイッチング処理の遅延を吸収し、セレクタ２６の入力端子Ａに入力フレームのタイムスロットデータがＦＦ２５からセレクタ２６の入力端子Ｂに入力するデータとを、即時に、選択出力できるようにさせるために、位相調整部２７を設けている。
【００４４】
位相調整部２７は、位相調整されたクロック−ΔｔをＦＦ２５のクロック入力端子（ＣＬＫ）に出力する。
ここで、クロック−Δｔは、ＦＦ２５及びセレクタ２６によるスイッチング処理の遅延時間（Δｔ）を考慮して生成するクロックであり、クロックａ２を、位相調整部２７により−Δｔだけ位相調整することにより生成される。そして、このクロック−ΔｔをＦＦ２５にクロック信号として入力させることで、上記遅延時間Δｔの吸収を行っている。この遅延時間Δｔは、例えば、ＦＦ２５とセレクタ２６に関するマニュアルシートに記載された典型的な値を使用して、見積り値を算出することによって設定する。または、実際に、上記遅延時間Δｔを計測器を用いて、実際に測定して、その測定結果を基に設定しても良い。
【００４５】
第４の実施形態においては、上記のような構成としたため、セレクタ２６に使用する素子として超高速なセレクト処理が可能な素子を用いることにより、入力データ（入力フレーム）と出力データ（出力フレーム）間の伝搬遅延を限りなく０に近づけることが可能となる。
【００４６】
図１０は、上記構成の第４の実施形態の動作を説明するためのタイムチャートである。
以下、図８〜図１０を参照して、第４の実施形態の全体的な動作を説明する。
【００４７】
図１０（ａ）に示す入力データ（入力フレーム）は、直接セレクタ２６の入力端子Ａに入力され、クロスコネクトが行われないタイムスロットのデータの場合には、そのままセレクタ２６から出力される。また、入力データは同時にメモリ２１にも入力データとして送られる。メモリ２１には、各入力フレームの先頭に対し、０．５クロック位相が進んだフレーム同期信号（−０．５ＣＫ）ｂ２の入力によって、クロックａ２の入力パルスの計数を開始するカウンタ２３の計数値が、該入力フレームの各タイムスロットの書込みアドレスとして入力される。メモリ２１は、前述の実施形態と同様に、該入力フレームの各タイムスロットのデータを前記計数値に等しいアドレスに書込む。
【００４８】
また、上記フレーム同期信号（−０．５ＣＫ）ｂ２よりも位相が１クロック進んだ図１０（ｂ）に示すフレーム同期信号（−１．５ＣＫ）ｂ３がカウンタ２４に入力される。カウンタ２４は、フレーム同期信号（−１．５ＣＫ）ｂ３の入力により初期値“０００１”をロードし、クロックａ２の入力パルスの計数を開始する。カウンタ２４により計数された計数値は、メモリ２２に読み出しアドレスとして与えられ、メモリ２２は該読み出しアドレスからチャネルデータ情報と切替情報を出力し、これらの情報は、それぞれ、メモリ２１及びＦＦ２５の入力端子Ｄ１に入力される。メモリ２１は、メモリ２２からチャネルデータ情報の値を読み出し、アドレスとして入力すると、そのアドレスに格納されている入力データ（入力フレーム）のタイムスロットのデータをＦＦ２５の入力端子Ｄ０に出力する。このときメモリ２１から出力されるタイムスロットのデータは、セレクタ２６が現在出力処理しようとしているタイムスロットの次のタイムスロットに関係するタイムスロットデータである。ＦＦ２５の入力端子Ｄ１に入力された切替情報は、図１０（ｅ）に示すクロック−Δｔの立ち上がりパルスの入力によりセレクタ２６のセレクタ信号入力端子ＳＥＬへ出力する。
【００４９】
ＦＦ２５にクロック信号として入力されるクロック−Δｔは、位相調整部２７によって生成されたクロックであり、クロックａ２よりもΔｔだけ位相が進んだクロックである。このΔｔは、上述したように、ＦＦ２５の処理遅延とセレクタ２６の処理遅延の合計時間である。ＦＦ２５は、入力されたクロック−Δｔのパルスの立ち上がりで、メモリ２２から入力された切替情報、及びメモリ２１から送られてきたタイムスロットのデータを、それぞれ、セレクタ２６のセレクト信号入力端子ＳＥＬ及びデータ入力端子Ｂに出力する。セレクタ２６は、ＦＦ２５から入力されるセレクト信号ＳＥＬが“１”の場合は、データ入力端子Ｂに入力されるメモリ２１から読み出されたタイムスロットのデータを出力し、セレクト信号ＳＥＬが“０”の場合には、データ入力端子Ａに入力される入力フレームのタイムスロットのデータを出力する。上記セレクト信号ＳＥＬはメモリ２２に格納されている切替情報であるので、切替情報が“１”の場合のときのみ、セレクタ２６は、メモリ２１から読み出されたタイムスロットのデータを選択出力する。切替情報が“０”の場合には、セレクタ２６は、入力データすなわち、現在の入力フレームのタイムスロットのデータを選択出力する。
【００５０】
セレクタ２６には、上記遅延時間Δｔを考慮したタイミングでセレクト信号ＳＥＬがＦＦ２５から入力されるので、セレクタ２６は、入力端子Ａに入力される入力データ（入力フレーム）のタイムスロットのデータと、入力端子Ｂに入力されるメモリ２１から読み出されたタイムスロットのデータを、上記入力フレームのタイムスロットのデータが、入力端子Ａに入力されるタイミングとほぼ同時に、選択出力することができ、このことにより、入力フレームと出力フレームの伝搬遅延をほぼ０にすることができる。
【００５１】
このように、入力データ（入力フレーム）の各タイムスロットのデータがセレクタ２６の入力端子Ａに入力されるタイミングに合わせて、クロスコネクト処理（タイムスロットのデータのスイッチング処理）を、ほぼ０の伝搬遅延で行うことが出来る（図１０（ｃ）、（ｆ）参照）。
【００５２】
図１１は、入力データ及び出力データを８回線としてそれぞれの入出力回線間での時空間的なスイッチング処理を可能とした、上記第４の実施形態を拡張した本発明の第５の実施形態のクロスコネクトの構成を示すブロック図である。
【００５３】
図１１の構成でスイッチング処理を実現した場合、メモリ３１、メモリ３２、８−１セレクタ３６、ＦＦ３７、セレクタ３８の各構成要素がそれぞれ回線分必要となるため、総必要量は上記５構成要素×８回線分と、それぞれ１個のカウンタ３４、３５及び位相調整部３５となりハードウェア規模を大幅に縮小することができる。
【００５４】
入力回線は、本実施形態の場合、回線１〜回線８まであるので、単位スイッチ（図１１において破線で囲まれた部分）３０を８つ配設して１つのクロスコネクトスイッチを構成する。単位スイッチ３０では、入力回線１〜８からの入力データ（入力フレーム）をメモリ３１に記憶する。メモリ３１の入力フレームの各タイムスロットのデータ記憶アドレスには、入力フレームの先頭に対し、０．５クロック位相が進んだフレーム同期信号（−０．５ＣＫ）ｂ４とクロックａ３によって初期化されるカウンタ３３によって計数された値を使用する。また、上記第４の実施形態の場合と同様に、カウンタ３４には、上記フレーム同期信号（−０．５ＣＫ）ｂ４よりも１タイムスロット分（１クロック）位相が進んだフレーム同期信号（−１．５ＣＫ）ｂ５が入力され、１タイムスロット分早くメモリ３２にデータの読み出しをかける。プロセッサ（不図示）により、メモリ３２に書込まれるメモリ３２のデータの例が図１２に示されている。図１２の例では、＊１と＊２で示されるアドレスのデータが、回線番号が同じ入出力回線間でチャネルの入れ換えを行うべき情報を示しており、＊３と＊４で示されるアドレスのデータが、回線番号が異なる入出力回線間でチャネルの入れ換えを行うべき情報を示している。カウンタ３４の計数値（タイムスロット情報）によりメモリ３２から読み出された、チャネルデータ情報はメモリ３１に送られ、同じくメモリ３２から読み出された回線情報及び切替情報は、それぞれ、８−１セレクタ３６及びＦＦ３７に出力される。そして、該切替情報はＦＦ３７からセレクタ３８に送られる。
【００５５】
メモリ３１は、メモリ３２から入力されるチャネルデータ情報の示すアドレスから各タイムスロットのチャネルデータを出力し、これを８−１セレクタ３６に入力データとして与える。８−１セレクタ３６は、メモリ３２から出力される回線情報をセレクト信号ＳＥＬとして入力し、このセレクト信号ＳＥＬによりデータ入力端子Ａ０〜Ａ７に入力されている８つの入力回線１〜８の各入力フレームのタイムスロットデータの中から１つの回線の入力フレームのタイムスロットデータを選んで、ＦＦ３７の入力端子Ｄ０に出力する。ＦＦ３７には、上記第４の実施形態と同様に、位相調整部３５で生成されたクロックａ３よりもＦＦ３７及びセレクタ３８の処理遅延時間Δｔだけ位相が進められたクロックａ４が入力される。ＦＦ３７は、クロックａ４のパルスの立ち上がりで８−１セレクタ３６から入力されるメモリ３１から読み出されたタイムスロットのチャネルデータと、メモリ３２から入力される切替情報をセレクタ３８に出力する。
【００５６】
ＦＦ３７から出力される上記タイムスロットのチャネルデータはセレクタ３８のＢ端子に入力される。一方、単位スイッチ３０−ｉ（ｉ＝１〜８）において、入力回線１〜８のタイムスロットデータは、直接セレクタ３８の端子Ａに入力される。セレクタ３８は、ＦＦ３７から入力されるメモリ３２から読み出された切替情報であるセレクタ信号ＳＥＬによって、端子Ａまたは端子Ｂのいずれか一方に入力されたタイムスロットデータを出力回線ｉに送出する出力フレームのタイムスロットデータとして選択出力する。
【００５７】
単位スイッチ３０−１で、入力回線１が直接セレクタ３８の入力端子Ａに接続されているのは、単位スイッチ３０−１が出力回線１上に出力されるフレームのタイムスロットのチャネルデータをクロスコネクトするスイッチであるためであり、同様に、出力回線２〜出力回線８上に出力されるフレームのタイムスロットのチャネルデータをクロスコネクトする単位スイッチ３０−２〜３０−８の場合には、それぞれ入力回線２〜入力回線８から入力されるフレームのタイムスロットのチャネルデータが直接セレクタ３８と同様の不図示のセレクタ（セレクタ３８とする）に入力される。各単位スイッチ３０−ｉ（ｉ＝１〜８）内に設けられたセレクタ３８は、入力回線ｉから入力されるフレームの各タイムスロットのデータを、そのまま出力するか、または、入力回線１〜８から入力されるフレームの各タイムスロットのチャネルデータを、時空間的にスイッチングする。尚、異なる回線番号の入出力回線間でのチャネルデータのスイッチングは、８−１セレクタ３６によって実施される。８−１セレクタ３６は、このスイッチングを、メモリ３２から入力される回線情報に従って、前記第３の実施形態と同様にして行う。また、本実施形態は、位相調整部３５及び８−１セレクタ３６が設けられているため、前記第４の実施形態と同様に、時空間的なスイッチングを限りなく０に近い時間で実施可能である。
【００５８】
なお、本実施形態では、収容する回線は８回線となっているが、単位スイッチ３０の数を増減するのみで、収容する回線数はフレキシブルに変更できる。
図１３は、上記構成の第４及び第５の実施形態の動作を説明する概念図である。
【００５９】
同図に示されるように、メモリ２１あるいは３１には、入力回線から送られてくるフレームデータが１タイムスロット毎に順次記憶されていくが、順次新しいフレームが入力されるに従い、１つ前のフレームのタイムスロットのデータは、上書きされていく。前述したように、現在、出力フレームとして出力処理されているタイムスロットより番号の小さいタイムスロットの該出力フレームデータは、第３の実施形態の場合と同様に、現在、メモリ２１、３１内に記憶されいる。よって、メモリ２１、３１から、この番号のより小さいタイムスロットのデータを読み出すことによって、ある番号のタイムスロットに、それよりも番号の小さいタイムスロットの現フレームのデータを挿入することが出来る。一方、ある番号のタイムスロットに、それよりも番号の大きいタイムスロットのデータを挿入しようとする場合には、１つ前のフレームのタイムスロットデータが使用されることになる。メモリ２１、３１内には、まだ、現在のフレームのそれらのタイムスロットのデータが書込まれておらず、それらのタイムスロットに関しては一つ前のフレームのデータが記憶されているからである。
【００６０】
図１３では、今、チャネル４（タイムスロット番号４）のタイムスロットのデータの出力処理をしている場合を示しており、入力フレームと出力フレーム間で、入力フレームのタイムスロット１００のデータをタイムスロット４に入れ換える場合には、メモリ２１、３１から、１つ前のフレームデータのタイムスロット番号が１００のタイムスロットデータを読み出すことによって、上記入れ換えが可能となる。
【００６１】
【発明の効果】
以上、説明したように、本発明によれば、従来のように、入力フレームの信号を、シリアル信号→パラレル信号（例：オクテット単位）に変換することが不要となるので、ハードウェアの規模を大幅に縮小することができ、かつ従来方式において、上記シリアル信号→パラレル信号の変換処理により発生する信号の伝搬遅延を解消できるので、スイッチング処理を高速化することが可能となる。
【００６２】
このため、今後予想される回線の高速化にも対応することができ、またハードウェア規模、部品点数の削減及び信号線の縮小等により、消費電力の低減化や大幅な小型化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のクロスコネクトの構成を示すブロック図である。
【図２】メモリ２の記憶内容の一例を示した図である。
【図３】図１に示す第１の実施形態のクロスコネクトスイッチの動作を説明するためのタイミングチャートである。
【図４】図１の回路構成を有する、１チャネルがｎビット単位で多重化されたフレームのチャネルを交換接続する本発明の第２の実施形態におけるメモリ２ａのデータ構成の例を示す図である。
【図５】本発明の第３の実施形態のクロスコネクトスイッチの構成を示すブロック図である。
【図６】上記交換接続を実施するためのメモリ１２のデータ構成を示す図である。
【図７】図５の第３の実施形態におけるスイッチング動作を説明する図である。
【図８】入力データと出力データの遅延を限りなく０に近づけるように構成した本発明の第４の実施形態のクロスコネクトの構成を示すブロック図である。
【図９】メモリ２１に記憶されるデータの例を示す図である。
【図１０】第４の実施形態の動作を説明するためのタイムチャートである。
【図１１】入力データ及び出力データを８回線としてそれぞれの出力回線間での時空間的なスイッチング処理を可能とした、上記第４の実施形態を拡張した本発明の第５の実施形態のクロスコネクトの構成を示すブロック図である。
【図１２】メモリ３２に入力されるデータの例を示す図である。
【図１３】第４及び第５の実施形態の動作を説明する概念図である。
【図１４】従来のクロスコネクト装置において、フレーム信号をチャネル単位で時間・空間的に交換するスイッチ部分（クロスコネクトスイッチ）の構成を示す図である。
【符号の説明】
１、２、１１、１２、２１、２２、３１、３２      メモリ
３、１３、２３、２４、３３、３４      カウンタ
１４、３６      ８−１セレクタ
２５、３７      ＦＦ（フリップフロップ）
２６、３８      セレクタ
２７、３５      位相調整部
１０（１０−１〜１０−８）、３０（３０−１〜３０−８）      単位スイッチ
【図１】
0003705942.tif 000002
【図２】
0003705942.tif 000003
【図３】
0003705942.tif 000004
【図４】
0003705942.tif 000005
【図５】
0003705942.tif 000006
【図６】
0003705942.tif 000007
【図７】
0003705942.tif 000008
【図８】
0003705942.tif 000009
【図９】
0003705942.tif 000010
【図１０】
0003705942.tif 000011
【図１１】
0003705942.tif 000012
【図１２】
0003705942.tif 000013
【図１３】
0003705942.tif 000014
【図１４】
0003705942.tif 000015