(57)【特許請求の範囲】
【請求項１】
半導体集積回路装置であって、
それぞれが検索データと比較されるべき複数の被検索データを保持する複数のサブアレイを備え、
前記複数のサブアレイの各々は、
保持する前記複数の被検索データの少なくとも１つが前記検索データに等しいことに応じてサブアレイ一致信号を出力する第１の論理回路と、
前記保持する複数の被検索データのすべてが前記検索データと異なることに応じてサブアレイ不一致信号を出力する、前記第１の論理回路とは異なる第２の論理回路とを含み、
前記半導体集積回路装置は、
前記複数のサブアレイからの前記サブアレイ一致信号をそれぞれ伝達する複数のサブアレイ一致信号線と、
前記複数のサブアレイ一致信号線とは別に設けられ、前記複数のサブアレイからの前記サブアレイ不一致信号をそれぞれ伝達する複数のサブアレイ不一致信号線と、
前記検索データに等しい前記被検索データが前記複数のサブアレイ中に存在するか否かを判定する判定手段とをさらに備え、
前記判定手段は、
前記複数のサブアレイ一致信号線からの信号を受け、前記複数のサブアレイの少なくとも１つがサブアレイ一致信号を出力したことに応じて一致信号を出力する第３の論理回路と、
前記複数のサブアレイ不一致信号線からの信号を受け、前記複数のサブアレイのすべてがサブアレイ不一致信号を出力したことに応じて不一致信号を出力する第４の論理回路とを含む、半導体集積回路装置。
【請求項２】
半導体集積回路装置であって、
それぞれが検索データと比較されるべき複数の被検索データを保持しする複数のサブアレイを備え、
前記複数のサブアレイは、複数のブロックに分割して配置され、かつ、
前記複数のサブアレイの各々は、
保持する前記複数の被検索データの少なくとも１つが前記検索データに等しいことに応じてサブアレイ一致信号を出力する第１の論理回路と、
前記保持する複数の被検索データのすべてが前記検索データと異なることに応じてサブアレイ不一致信号を出力する、前記第１の論理回路とは異なる第２の論理回路とを含み、
前記半導体集積回路装置は、
前記複数のサブアレイからの前記サブアレイ一致信号をそれぞれ伝達する複数のサブアレイ一致信号線と、
前記複数のサブアレイ一致信号線とは別に設けられ、前記複数のサブアレイからの前記サブアレイ不一致信号をそれぞれ伝達する複数のサブアレイ不一致信号線と、
前記複数のブロックにそれぞれ対応して設けられ、前記検索データに等しい前記被検索データが対応の前記ブロックに含まれる前記サブアレイ中に存在するか否かを判定する複数の第１の判定手段とをさらに備え、
前記複数の第１の判定手段の各々は、
対応の前記ブロックに含まれる前記サブアレイ一致信号線からの信号を受け、前記対応の前記ブロックに含まれる前記サブアレイの少なくとも１つがサブアレイ一致信号を出力したことに応じてブロック一致信号を出力する第３の論理回路と、
対応の前記ブロックに含まれる前記複数のサブアレイ不一致信号線からの信号を受け、前記対応の前記ブロックに含まれる前記複数のサブアレイのすべてがサブアレイ不一致信号を出力したことに応じてブロック不一致信号を出力する第４の論理回路とを含み、
前記半導体集積回路装置は、
前記複数の第１の判定手段からの前記ブロック一致信号をそれぞれ伝達する複数のブロック一致信号線と、
前記複数のブロック一致信号線とは別に設けられ、前記第１の判定手段からの前記ブロック不一致信号をそれぞれ伝達する複数のブロック不一致信号線と、
前記検索データに等しい前記被検索データが前記複数のサブアレイ中に存在するか否かを判定する第２の判定手段とをさらに備え、
前記第２の判定手段は、
前記複数のブロック一致信号線からの信号を受け、前記複数の第１の判定手段の少なくとも１つがブロック一致信号を出力したことに応じて一致信号を出力する第５の論理回路と、
前記複数のブロック不一致信号線からの信号を受け、前記複数の第１の判定手段のすべてがブロック不一致信号を出力したことに応じて不一致信号を出力する第６の論理回路とを含む、半導体集積回路装置。
【請求項３】
前記検索データは、前記半導体集積回路装置の内部に記憶され、または前記半導体集積回路装置の外部から与えられる、請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記各サブアレイは、検索を開始するための検索開始信号が入力されることに応じて動作を始める、請求項１または２に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体集積回路装置およびデータ検索方法に関し、特に、たとえば連想メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ：ＣＡＭ）のように入力データに対する検索動作を行ない、その結果を出力するような半導体集積回路装置およびデータ検索方法に関する。
【０００２】
【従来の技術】
連想メモリ（ＣＡＭ）は、Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ，  Ｍａｙ  １２−１５，  １９９１，“Ａ  ２８８−Ｋｂｉｔ  Ｆｕｌｌｙ  Ｐａｒａｌｌｅｌ  Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ  Ｕｓｉｎｇ  Ｓｔａｃｋｅｄ  Ｃａｐａｃｉｔｏｒ  Ｃｅｌｌ  Ｓｔｒｕｃｔｕｒｅ  ”で示されるように、入力された参照データに基づいて検索動作を行ない、検索結果を出力するものである。通常の検索は、連想メモリ内の記憶ワードに対して行なわれる。検索動作は、多くの場合においては、参照データと記憶ワードの完全なまたは部分的な一致検索動作である。検索結果としては、一致した記憶ワードの有無を示す検索結果信号が出力される。
【０００３】
図８は、従来の連想メモリ（ＣＡＭ）を備えた半導体集積回路装置の概略ブロック図であり、図９は、図８の制御回路の内部構成を示した回路図である。
【０００４】
図８を参照して、大容量の伝送メモリ（ＣＡＭ）では、チップ内のメモリセルアレイが複数のサブアレイに分割されてレイアウトされる。すなわち、チップ１の左上方には、サブアレイ３ａ〜３ｄが設けられ、右上方にはサブアレイ３ｅ〜３ｈが設けられる。これに対し、チップ１の左下方には、サブアレイ３ｉ〜３ｌが設けられ、右下方には、サブアレイ３ｍ〜３ｐが設けられる。サブアレイ３ａ〜３ｐには、検索データバス７からの検索データが入力される。また、サブアレイ３ａ〜３ｐは、検索開始信号線９に接続されている。さらに、サブアレイ３ａ〜３ｐは、サブアレイ一致信号線ＳＭの一端にそれぞれ接続されている。サブアレイ一致信号線ＳＭの他端側は制御回路５に接続されている。制御回路５は、図示していないが、検索開始信号線９にも接続されている。
【０００５】
次に、図９を参照して制御回路５について詳しく説明する。制御回路５は、ＯＲ回路１１と、インバータ１５と、ディレイ（図面ではＤｅｌａｙ  ）回路１３と、ＡＮＤ回路１７とを含む。ディレイ回路１３は検索開始信号線９に接続されている。ＯＲ回路１１はサブアレイ３ａ〜３ｐに接続されたサブアレイ一致信号線ＳＭに接続されている。ＯＲ回路１１の出力側はチップ一致信号線ＣＭに接続されており、チップ一致信号（ＣＭ信号）が出力される。ＯＲ回路１１の出力は、インバータ１５にも入力されている。インバータ１５の出力はディレイ回路１３の出力とともにＡＮＤ回路１７に入力される。ＡＮＤ回路１７の出力側はチップ不一致信号線ＣＮに接続されており、チップ不一致信号（ＣＮ信号）が出力される。
【０００６】
次に、動作について説明する。サブアレイ３ａ〜３ｐは、検索データバス７から入力される検索データと保持する記憶ワードとが少なくとも１ワード完全にまたは部分的に一致した際に、サブアレイ一致信号線ＳＭを介して制御回路５にサブアレイ一致信号（ＳＭ信号）を出力する。より詳細に説明すると、サブアレイ３ａ〜３ｐに接続されるサブアレイ一致信号線ＳＭは、検索動作の結果、検索データと被検索データが１ワードでも一致すると、たとえばＬ状態のスタンバイ状態からＨ状態になる。これに対し、サブアレイ一致信号線ＳＭは、検索動作の結果、一致するワードがなければ、Ｌ状態のスタンバイ状態を保持する。
【０００７】
このように変化するサブアレイ一致信号線ＳＭは、制御回路５のＯＲ回路１１に接続されているので、サブアレイ一致信号線ＳＭの少なくとも１本がＨ状態に変化すると、ＯＲ回路１１の出力は、Ｈ状態となる。したがって、チップ一致信号線ＣＭはＨ状態となって、チップ一致信号（ＣＭ信号）が出力される。このとき、ＡＮＤ回路１７の入力の一方は、インバータ回路１５で反転されてＬ状態となっているので、チップ不一致信号線ＣＮはＬ状態となっている。そのため、チップ不一致信号（ＣＮ信号）は出力されていない。
【０００８】
一方、サブアレイ一致信号線ＳＭのすべてがＬ状態の場合には、ＯＲ回路１１の出力はＬとなって、チップ一致信号（ＣＭ信号）は出力されてない。このＯＲ回路１１の出力は、インバータ回路１５で反転されてＡＮＤ回路１７にはＨ状態が一方に入力され、ディレイ回路１３の出力がＨ状態となると同時に、ＡＮＤ回路１７の出力はＨ状態となる。これによってチップ不一致信号線ＣＮがＨ状態となるので、チップ不一致信号（ＣＮ信号）が出力される。
【０００９】
以上のことをまとめると、サブアレイ３ａ〜３ｐのいずれかにおいて、少なくとも１つの被検索データと入力される検索データとが一致すると、制御回路５からチップ一致信号（ＣＭ信号）が出力され、全く一致しない場合には、制御回路５からチップ不一致信号（ＣＮ信号）が出力される。
【００１０】
【発明が解決しようとする課題】
図１０は、図８および図９に示した半導体集積回路装置の問題点を説明するための図である。
【００１１】
まず、図９に示した制御回路５のディレイ回路１３が必要とされることについて説明する。サブアレイ３ａ〜３ｐからサブアレイ一致信号線ＳＭを介して出力されるサブアレイ一致信号（ＳＭ信号）が制御回路５に到達する時間は、各サブアレイ一致信号（ＳＭ信号）ごとに異なる。その原因は、サブアレイ一致信号線ＳＭの長さ（各サブアレイから制御回路まで距離）がサブアレイ一致信号（ＳＭ信号）ごとに異なることに特に起因する。また、各サブアレイごとに内部状態が異なるため、すなわち、たとえば一致を示す記憶ワードの数が異なるため、サブアレイからサブアレイ一致信号（ＳＭ信号）が出力される時間がサブアレイごとに異なることもその他の原因である。その他にも、種々のプロセス変動（トランジスタのドライブ能力、配線幅など）による要因がサブアレイ一致信号の制御回路に到達する時間を変動させている原因と考えられる。
【００１２】
したがって、検索開始信号線９によって検索開始信号がサブアレイ３ａ〜３ｐに入力されてから最後のサブアレイ一致信号（ＳＭ信号）が制御回路５に到達するまでの時間は、チップごとに異なる。さらに、同一チップ上であっても検索開始信号線９によって検索開始信号がサブアレイ３ａ〜３ｐに入力されてから最後のサブアレイ一致信号（ＳＭ信号）が制御回路５に到達するまでの時間は、内部状態が変化することによって検索動作ごとに異なる。そこで、あらゆる条件を考慮してマージンを持たせ、検索動作が開始されてから最後のサブアレイ一致信号（ＳＭ信号）がレベル変化する時間は、図１０に示す時刻Ｔ１〜時刻Ｔ２の範囲であるとする。
【００１３】
この時刻Ｔ１〜時刻Ｔ２の範囲は、上述したようにサブアレイ一致信号線ＳＭ間によってサブアレイ一致信号（ＳＭ信号）が出力される時刻が異なることを意味するのみならず、同一のサブアレイ一致信号線であってもサイクルごとまたは電圧条件などが異なることによってサブアレイ一致信号（ＳＭ信号）が出力される時刻が異なることによる。
【００１４】
さらに、理論的には、時刻Ｔ１〜時刻Ｔ２間でサブアレイ一致信号（ＳＭ信号）が出力されると考えられるが、設計段階では、シミュレーション精度の限界のため、時刻Ｔ３〜時刻Ｔ４のように広い範囲で信号が活性化されるという程度しか保証されない。結果的に、特に設計段階では、サブアレイ一致信号（ＳＭ信号）の活性化は、最も早ければ時刻Ｔ３で、最も遅ければ時刻Ｔ４で起こること程度しか保証されない。
【００１５】
このようなサブアレイ一致信号（ＳＭ信号）の活性化のばらつきがあるため、図９に示すＡＮＤ回路１７の入力の一方にインバータ回路１５を介して入力されるＯＲ回路１１の出力は、時刻Ｔ４までは、“Ｈ”状態になる可能性がある。したがって、それまでは、ＡＮＤ回路１７はチップ不一致信号（ＣＮ信号）を出力できず、その時間をディレイ回路１３が調整している。
【００１６】
したがって、制御回路５から出力されるチップ一致信号（ＣＭ信号）は、最も早ければ時刻Ｔ３で出力され、遅くとも時刻Ｔ４までには出力されるのに対し、チップ不一致信号（ＣＮ信号）は、必ず時刻Ｔ４以降に出力される。そのため、判定が遅くなっているという問題があった。
【００１７】
ゆえに、この発明は、上記のような問題を解決し、チップ不一致信号（ＣＮ信号）の出力を可能な限り高速化して判定を高速に行なうことができるような半導体集積回路装置およびデータ検索方法を提供することである。
【００１８】
【課題を解決するための手段】
請求項１の発明に係る半導体集積回路装置は、複数のサブアレイと、複数のサブアレイ一致信号線と、複数のサブアレイ不一致信号線と、判定手段とを備えている。複数のサブアレイは、それぞれが検索データと比較されるべき複数の被検索データを保持する。複数のサブアレイの各々は、保持する複数の被検索データの少なくとも１つが検索データに等しいことに応じてサブアレイ一致信号を出力する第１の論理回路と、保持する複数の被検索データのすべてが検索データと異なることに応じてサブアレイ不一致信号を出力する、第１の論理回路とは異なる第２の論理回路とを含む。複数のサブアレイ一致信号線は、複数のサブアレイからのサブアレイ一致信号をそれぞれ伝達する。複数のサブアレイ不一致信号線は、複数のサブアレイ一致信号線とは別に設けられ、複数のサブアレイからのサブアレイ不一致信号をそれぞれ伝達する。判定手段は、検索データに等しい被検索データが複数のサブアレイ中に存在するか否かを判定する。判定手段は、複数のサブアレイ一致信号線からの信号を受け、複数のサブアレイの少なくとも１つがサブアレイ一致信号を出力したことに応じて一致信号を出力する第３の論理回路と、複数のサブアレイ不一致信号線からの信号を受け、複数のサブアレイのすべてがサブアレイ不一致信号を出力したことに応じて不一致信号を出力する第４の論理回路とを含む。
【００１９】
請求項２の発明に係る半導体集積回路装置は、複数のサブアレイと、複数のサブアレイ一致信号線と、複数のサブアレイ不一致信号線と、複数の第１の判定手段と、複数のブロック一致信号線と、複数のブロック不一致信号線と、第２の判定手段と備えている。複数のサブアレイは、それぞれが検索データと比較されるべき複数の被検索データを保持し、かつ、複数のブロックに分割して配置される。複数のサブアレイの各々は、保持する複数の被検索データの少なくとも１つが検索データに等しいことに応じてサブアレイ一致信号を出力する第１の論理回路と、保持する複数の被検索データのすべてが検索データと異なることに応じてサブアレイ不一致信号を出力する、第１の論理回路とは異なる第２の論理回路とを含む。複数のサブアレイ一致信号線は、複数のサブアレイからのサブアレイ一致信号をそれぞれ伝達する。複数のサブアレイ不一致信号線は、複数のサブアレイ一致信号線とは別に設けられ、複数のサブアレイからのサブアレイ不一致信号をそれぞれ伝達する。複数の第１の判定手段は、複数のブロックにそれぞれ対応して設けられ、検索データに等しい被検索データが対応のブロックに含まれるサブアレイ中に存在するか否かを判定する。複数の第１の判定手段の各々は、対応のブロックに含まれるサブアレイ一致信号線からの信号を受け、対応のブロックに含まれるサブアレイの少なくとも１つがサブアレイ一致信号を出力したことに応じてブロック一致信号を出力する第３の論理回路と、対応のブロックに含まれる複数のサブアレイ不一致信号線からの信号を受け、対応のブロックに含まれる複数のサブアレイのすべてがサブアレイ不一致信号を出力したことに応じてブロック不一致信号を出力する第４の論理回路とを含む。複数のブロック一致信号線は、複数の第１の判定手段からのブロック一致信号をそれぞれ伝達する。複数のブロック不一致信号線は、複数のブロック一致信号線とは別に設けられ、第１の判定手段からのブロック不一致信号をそれぞれ伝達する。第２の判定手段は、検索データに等しい被検索データが複数のサブアレイ中に存在するか否かを判定する。第２の判定手段は、複数のブロック一致信号線からの信号を受け、複数の第１の判定手段の少なくとも１つがブロック一致信号を出力したことに応じて一致信号を出力する第５の論理回路と、複数のブロック不一致信号線からの信号を受け、複数の第１の判定手段のすべてがブロック不一致信号を出力したことに応じて不一致信号を出力する第６の論理回路とを含む。
【００２１】
請求項３では、請求項１または２の検索データは、半導体集積回路装置の内部に記憶され、または半導体集積回路装置の外部から与えられる。
【００２２】
請求項４では、請求項１または２の各サブアレイは、検索を開始するための検索開始信号が入力されることに応じて動作を始める。
【００２５】
【作用】
請求項１から４の発明に係る半導体集積回路装置は、複数のサブアレイのそれぞれがサブアレイ一致信号のみならずサブアレイ不一致信号をも出力するので、検索データに等しい被検索データが存在するか否かを判定手段にサブアレイ一致信号およびサブアレイ不一致信号に基づいて判定させることができる。
【００２８】
【実施例】
図１は、この発明の一実施例による半導体集積回路装置の概略ブロック図であり、図２は、図１のサブアレイの内部構成を示す図であって、一例としてのサブアレイ１９ａの内部構成を示す図であり、図３は、図１の制御回路２１の内部構成を示した回路図である。
【００２９】
図１を参照して、チップ１８の左上方には、サブアレイ１９ａ〜１９ｄが設けられ、右上方には、サブアレイ１９ｅ〜１９ｈが設けられている。これに対し、チップ１８の左下方には、サブアレイ１９ｉ〜１９ｌが設けられ、右下方には、サブアレイ１９ｍ〜１９ｐが設けられている。サブアレイ１９ａ〜１９ｐには、検索データバス２３からの検索データが入力されている。また、サブアレイ１９ａ〜１９ｐは、検索開始信号線２５に接続されている。さらに、サブアレイ１９ａ〜１９ｐは、サブアレイ一致信号線ＳＭの一端に接続されるとともに、サブアレイ不一致信号線ＳＮの一端にも接続されている。サブアレイ一致信号線ＳＭの他端側は、制御回路２１に接続され、サブアレイ不一致信号線ＳＮの他端側も制御回路２１に接続されている。制御回路２１は、チップ一致信号線ＣＭに接続されるとともに、チップ不一致信号線ＣＮにも接続されている。さらに、制御回路２１は、図示していないが検索開始信号線２５にも接続されている。
【００３０】
図２を参照して、サブアレイ１９ａ〜１９ｐの中で、たとえばサブアレイ１９ａに着目すると、サブアレイ１９ａは、記憶ワード３１〜３ｎと、ワード検索結果線４１〜４ｎと、Ｎチャネル型トランジスタ５１〜５ｎと、インバータ回路６１と、ＡＮＤ回路６５，６７と、遅延回路６３とを含む。記憶ワード３１〜３ｎは、ｎ個に分割された論理演算単位である。それぞれの記憶ワード３１〜３ｎは、図示していないがデータを記憶しているデータ記憶部と、論理演算部とを含んでいる。データ記憶部には、データ検索バスから入力される検索データと比較されるべき被検索データが記憶されている。論理演算部は、データ記憶部に記憶された被検索データと検索データとを論理演算して、ワード検索結果線４１〜４ｎにその結果を出力する。
【００３１】
ワード検索結果線４１〜４ｎのそれぞれは、Ｎチャネル型トランジスタ５１〜５ｎのゲート電極にそれぞれに接続されている。Ｎチャネル型トランジスタ５１〜５ｎのそれぞれのソース／ドレインの一方は、接地電位ＧＮＤに接続されている。他方のソース／ドレインのそれぞれは、電源電位Ｖｃｃに抵抗Ｒを介して接続されている。抵抗Ｒを介して電源電位Ｖｃｃに接続されたＮチャネル型トランジスタ５１〜５ｎのソース／ドレインの他方側は、さらにインバータ回路６１の入力側に接続されるとともに、ＡＮＤ回路６７の一方の入力側にも接続されている。
【００３２】
ＡＮＤ回路６７の他方の入力側には、検索開始信号線２５が遅延回路６３に接続されているので、検索開始信号が遅延回路６３を介して入力されている。遅延回路６３の出力は、ＡＮＤ回路６７だけでなく、ＡＮＤ回路６５にも入力されている。ＡＮＤ回路６５の他の入力としては、インバータ回路６１の出力が入力されている。ＡＮＤ回路６７の出力側はサブアレイ不一致信号線ＳＮに接続されており、サブアレイ不一致信号（ＳＮ信号）が出力される。ＡＮＤ回路６５の出力側はサブアレイ一致信号線ＳＭに接続されており、サブアレイ一致信号（ＳＭ信号）が出力される。
【００３３】
図３を参照して、制御回路２１は、サブアレイ一致信号線ＳＭのすべてが接続されるＯＲ回路６９と、サブアレイ不一致信号線ＳＮのすべてが接続されるＡＮＤ回路７１とを含む。ＯＲ回路６９の出力側はチップ一致信号線ＣＭに接続されており、チップ一致信号（ＣＭ信号）が出力される。ＡＮＤ回路７１の出力側はチップ不一致信号線ＣＮに接続されており、チップ不一致信号（ＣＮ信号）が出力される。
【００３４】
次に、図１を用いて簡単に動作について説明する。初めに、検索データバス２３から検索データがサブアレイ１９ａ〜１９ｐのそれぞれに入力される。そして、検索開始信号線２５に検索開始信号が入力されることにより、サブアレイ１９ａ〜１９ｐのすべてが検索動作を開始する。ここで、サブアレイ１９ａ〜１９ｐのそれぞれに接続されるサブアレイ一致信号線ＳＭおよびサブアレイ不一致信号線ＳＮはスタンバイ状態ではＬレベルであるとする。そのため、検索動作の結果、仮にサブアレイ１９ａ〜１９ｐのそれぞれにおいて、少なくとも１ワードが検索データと一致すると、サブアレイ１９ａ〜１９ｐのそれぞれは、サブアレイ一致信号線ＳＭをＨレベルにする。一方、サブアレイ１９ａ〜１９ｐのそれぞれにおいて、検索データと一致するワードが全く存在しないときには、サブアレイ１９ａ〜１９ｐのそれぞれはサブアレイ不一致信号線ＳＮをＨレベルにする。
【００３５】
したがって、検索動作の結果、サブアレイ１９ａ〜１９ｐのそれぞれは、サブアレイ一致信号線ＳＭまたはサブアレイ不一致信号線ＳＮのどちらか一方を必ずＨレベルにする。そのため、図１においては、１６個のサブアレイのうちたとえばｋ個が検索データと一致する被検索データを保持していた場合には、ｋ本のサブアレイ一致信号線ＳＭおよび（１６−ｋ）本のサブアレイ不一致信号線ＳＮがＨレベルとなって活性化される。
【００３６】
そして、制御回路２１は、１６本のサブアレイ一致信号線ＳＭのうち少なくとも１本が活性化されることにより、チップ一致信号線ＣＭをＨレベルにして活性化する。または、制御回路２１は、１６本すべてのサブアレイ不一致信号線ＳＮの活性化を受けてチップ不一致信号ＣＮをＨレベルにして活性化する。
【００３７】
次に、図２および図３を用いて動作についてさらに詳細に説明する。検索データバス２３から検索データが記憶ワード３１〜３ｎのそれぞれに入力され、さらに検索開始信号線２５を介して検索開始信号がＨレベルとなることにより、記憶ワード３１〜３ｎは並列に検索動作を開始する。すなわち、記憶ワード３１〜３ｎのそれぞれは、記憶部に記憶された被検索データと検索データとを比較して論理演算し、その結果をワード検索結果線４１〜４ｎのそれぞれに出力する。ここで、記憶ワード３１〜３ｎのそれぞれに記憶された記憶ワードと検索データとが一致した場合には、ワード検索結果線はＨレベルとなり、不一致の場合には、Ｌレベルとなる。
【００３８】
検索によって、たとえばワード検索結果線４１がＨレベルになると、Ｎチャネル型トランジスタ５１はオン状態となる。そのため、ノード１はＮチャネル型トランジスタ５１によってＨレベルからＬレベルに放電されて、ノード１がＬレベルとなる。ノード１がＬレベルとなったことに伴って、インバータ６１の出力側であるノード３はＨレベルになる。また、検索によって記憶ワード３１〜３ｎの全ワードが不一致であった場合には、すべてのワード検索結果線４１〜４ｎはＬレベルを保持するので、Ｎチャネル型トランジスタ５１〜５ｎはオフ状態を保つ。したがって、ノード１はＨレベルを保ち、ノード３はＬレベルを保つ。
【００３９】
一方、検索開始信号線２５を介して検索開始信号が遅延回路６３に入力されており、ノード２がＨレベルとなる。記憶ワード３１〜３ｎの少なくとも１ワードが一致した場合には、ノード２およびノード３がＨレベルとなることにより、サブアレイ一致信号線ＳＭはＨレベルとなる。また、記憶ワード３１〜３ｎの全ワードが不一致の場合、ノード２およびノード１がＨレベルとなることにより、サブアレイ不一致信号線ＳＮはＨレベルとなる。
【００４０】
以上のように、サブアレイ内の少なくとも１ワードが一致したことを示すサブアレイが一致した場合には、サブアレイ一致信号線ＳＭがＨレベルを示すので、図３に示す制御回路２１のＯＲ回路６９の出力はＨレベルとなる。したがって、チップ一致信号線ＣＭがＨレベルとなる。これに対し、サブアレイ内の全ワードが不一致を示した場合を示すサブアレイが不一致の場合には、サブアレイ不一致信号線ＳＮがＨレベルとなるので、すべてサブアレイ不一致信号線ＳＮはＨレベルとなることにより、制御回路２１のＡＮＤ回路７１の出力はＨレベルとなる。したがって、チップ不一致信号線ＣＮはＨレベルとなる。
【００４１】
図４は、図１から図３に示した装置の動作の効果を説明するための図である。図４を参照して、各サブアレイからサブアレイ不一致信号（ＳＮ信号）がサブアレイ不一致信号線を介して制御回路２１に入力されることにより、チップ不一致信号（ＣＮ信号）の出力を高速にすることができる。すなわち、サブアレイ一致信号（ＳＮ信号）が時刻Ｔ１から時刻Ｔ２の間に活性化されたとすると、ほぼ同時刻の時刻Ｔ５から時刻Ｔ６の間にサブアレイ不一致信号（ＳＮ信号）も活性化されると考えられる。これによって、時刻Ｔ４以降にサブアレイ不一致信号（ＳＮ信号）が出力されることがなくなり、検索データに等しい被検索データがあるか否かの判定は、判定手段の一例である制御回路２１によって高速に行なわれることになる。
【００４２】
図５は、この発明の他の実施例による半導体集積回路装置の概略ブロック図であり、図６は、図５の第１の制御回路の内部構成を示す回路図であって、一例としての第１の制御回路７５ａの内部構成を示す回路図である。
【００４３】
図５を参照して、図１と異なる部分についてのみ説明する。チップ７２上に設けられたサブアレイ１９ａ〜１９ｄは、ともに近接して設けられているので、１つのブロック７３ａを形成してる。同様に、サブアレイ１９ｅ〜１９ｈは、ブロック７３ｂを形成し、サブアレイ１９ｉ〜１９ｌはブロック７３ｃを形成し、サブアレイ１９ｍ〜１９ｐはブロック７３ｄを形成している。このようにして、近接するサブアレイを１つのブロックにまとめ、それぞれのブロックに対して第１の制御回路７５ａ〜７５ｄが設けられる。
【００４４】
第１の制御回路７５ａは、ブロック７３ａに対応して設けられ、サブアレイ１９ａ〜１９ｄに接続されるサブアレイ一致信号線ＳＭおよびサブアレイ不一致信号線ＳＮに接続されている。同様に、第１の制御回路７５ｂはブロック７３ｂに対応して設けられ、第１の制御回路７５ｃはブロック７３ｃに対応して設けられ、第１の制御回路７３ｄはブロック７３ｄに対応して設けられる。第１の制御回路７５ｂ〜７５ｄのそれぞれはサブアレイ一致信号線ＳＭおよびサブアレイ不一致信号ＳＮに接続されている。
【００４５】
たとえば第１の制御回路７５ａは、図６に示すように、サブアレイ不一致信号線ＳＮに接続されるＡＮＤ回路７９と、サブアレイ一致信号線ＳＭに接続されるＯＲ回路８１とを含む。ＡＮＤ回路７９の入力の本数は、ブロック７３ａに属するサブアレイが４つなので４本になっている。同様に、ＯＲ回路８１の入力の本数も４本である。ＡＮＤ回路７９の出力側はブロック不一致信号線ＢＮに接続されており、ブロック不一致信号（ＢＮ信号）が出力される。ＯＲ回路８１の出力側はブロック一致信号線ＢＭに接続されており、ブロック一致信号（ＢＭ信号）が出力される。同様に、制御回路７５ｂ，７５ｃ，７５ｄのそれぞれはブロック一致信号線ＢＭおよびブロック不一致信号線ＢＮに接続されている。
【００４６】
ブロック一致信号線ＢＭおよびブロック不一致信号線ＢＮはともに第２の制御回路７７に接続されている。第２の制御回路７７は、図７に示すように、ブロック不一致信号線ＢＮに接続されるＡＮＤ回路８３と、ブロック一致信号線ＢＭに接続されるＯＲ回路８５とを含む。ＡＮＤ回路８３の出力側はチップ不一致信号線ＣＮに接続されており、チップ不一致信号（ＣＮ信号）が出力される。ＯＲ回路８５の出力側はチップ一致信号線ＣＭに接続されており、チップ一致信号（ＣＭ信号）が出力される。
【００４７】
次に、動作について簡単に説明する。たとえば、ブロック７３ａに着目すると、サブアレイ１９ａ〜１９ｄのそれぞれが、検索データと被検索データとを比較して論理演算し、サブアレイ一致信号線ＳＭまたはサブアレイ不一致信号ＳＮの一方を活性化する。たとえば、サブアレイ１９ａがサブアレイ一致信号線ＳＭを活性化したとすると、第１の制御回路７５ａのＯＲ回路８１がＨレベルのブロック一致信号（ＢＭ信号）を出力する。そのため、ブロック一致信号線ＢＭが活性化されたことにより、第２の制御回路７７のＯＲ回路８５に接続されるチップ一致信号線ＣＭも活性化される。このようにして、サブアレイ一致信号線ＳＭの少なくとも１本が活性化されることにより、そのサブアレイ一致信号線ＳＭの属する第１の制御回路のブロック一致信号線ＢＭも活性化されて結果的にチップ一致信号線ＣＭが活性化される。
【００４８】
一方、たとえばブロック７３ａに属するサブアレイ１９ａ〜１９ｄのすべてがサブアレイ不一致信号ＳＮを活性化したとすると、図６に示すＡＮＤ回路７９の出力はＨレベルとなる。そのため、ブロック不一致信号線ＢＮがＨレベルとなり、すべてブロック不一致信号線ＢＮがＨレベルとなることにより、図７に示すＡＮＤ回路８３の出力はＨレベルとなる。したがって、チップ不一致信号線ＣＮもＨレベルとなって、チップ７２の上に存在するサブアレイ１９ａ〜１９ｐには検索データに等しい被検索データが存在しないことが判定される。
【００４９】
以上のように、図１から図３に示した第１の実施例による出力を階層的にしても、検索開始信号がサブアレイ１９ａ〜１９ｐに入力されてから高速にかつ確実にチップ内に存在する一致ワードの有無を判定できる。さらに、この実施例においては、図１と図５を比較すれば明らかなように、配線数が大幅に削減されるため、サブアレイ不一致信号線ＳＮを設けたことによるエリアペナルティも解消される。さらに、チップ面積が増加すればサブアレイと第２の制御回路との距離は長くなるので、第１の制御回路がバッファの役目を果たすことにより、より高速な検索動作が可能となる。
【００５０】
なお、図１に示した実施例および図５に示した実施例では、検索データバスから検索データがサブアレイのそれぞれに与えていることを示したが、検索データは装置の外部から与える場合だけでなく、装置内部に記憶された検索データがサブアレイのそれぞれに与えられてもよい。
【００５１】
また、図１に示した実施例および図５に示した実施例では、検索開始信号線を介してサブアレイのそれぞれに検索開始信号が入力されてサブアレイのすべてが同時に動作することを示したが、たとえばサブアレイに保持されている記憶ワードがサブアレイ間で大きく異なる場合には、サブアレイの動作をずらしてもよい。
【００５２】
【発明の効果】
以上のように、この発明によれば、サブアレイにたとえばサブアレイ一致信号線とサブアレイ不一致信号線とをともに設けたことにより、検索データと被検索データとが一致したことを示すサブアレイ一致信号の出力をサブアレイ一致信号線を介して、検索データと被検索データとが一致しないことを示すサブアレイ不一致信号をサブアレイ不一致信号線を介して出力できるので、判定手段は、その２つの信号に基づいて高速に検索結果を判定できる。
【図面の簡単な説明】
【図１】この発明の一実施例による半導体集積回路装置の概略ブロック図である。
【図２】図１のサブアレイの内部構成を示す図であって、一例としてのサブアレイ１９ａの内部構成を示す図である。
【図３】図１の制御回路２１の内部構成を示した回路図である。
【図４】図１から図３に示した装置の動作の効果を説明するための図である。
【図５】この発明の他の実施例による半導体集積回路装置の概略ブロック図である。
【図６】図５の第１の制御回路の内部構成を示す回路図である。
【図７】図５の第２の制御回路の内部構成を示す回路図である。
【図８】従来の連想メモリ（ＣＡＭ）を備えた半導体集積回路装置の概略ブロック図である。
【図９】図８の制御回路の内部構成を示した回路図である。
【図１０】図８および図９に示した半導体集積回路装置の問題点を説明するための図である。
【符号の説明】
１９ａ〜１９ｐ  サブアレイ
２１  制御回路
２３  検索データバス
２５  検索開始信号線
７３ａ〜７３ｄ  ブロック
７５ａ〜７５ｄ  第１の制御回路
７７  第２の制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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