(57)【特許請求の範囲】
【請求項１】
誘電体層の上面に第１電極層を、下面に第２電極層を形成した第１容量素子と、誘電体層の上面に第２電極層を、下面に第１電極層を形成した第２容量素子とを並置するとともに、前記第１、第２電極層のそれぞれ反対側端部に、それぞれの容量素子から対向する容量素子に向けて突出し、かつ上方から見たときに対向するように接続端子電極を形成し、前記第１容量素子と前記第２容量素子の前記第１電極層同士および前記第２電極層同士を、前記第１電極層および前記第２電極層にそれぞれ形成された前記第１容量素子と前記第２容量素子の間に存在する接続端子電極により接続してなるコンデンサ素子を複数個離間した状態で配列し、かつ前記複数のコンデンサ素子の前記第１電極層同士および前記第２電極層同士を、前記容量素子の最上層の電極層上であって前記容量素子上に形成された接合部を介して各々容量取出部材により電気的に接続してなることを特徴とする薄膜コンデンサ。
【請求項２】
複数の電極層と複数の誘電体層とを交互に積層してなり、前記電極層が下側から交互に第１電極層または第２電極層とされた第１容量素子と、複数の電極層と複数の誘電体層とを交互に積層してなり、前記電極層が下側から交互に第２電極層または第１電極層とされた第２容量素子とを並置するとともに、前記第１、第２電極層のそれぞれ反対側端部に、それぞれの容量素子から対向する容量素子に向けて突出し、かつ上方から見たときに対向するように接続端子電極を形成し、前記第１容量素子と前記第２容量素子の前記第１電極層同士および前記第２電極層同士を、前記第１電極層および前記第２電極層にそれぞれ形成された前記第１容量素子と前記第２容量素子の間に存在する接続端子電極により接続してなるコンデンサ素子を複数個離間した状態で配列し、かつ前記複数のコンデンサ素子の前記第１電極層同士および前記第２電極層同士を、前記容量素子の最上層の電極層上であって前記容量素子上に形成された接合部を介して各々容量取出部材により電気的に接続してなることを特徴とする薄膜コンデンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜コンデンサに関し、例えば、高速動作する電気回路に配設され、高周波ノイズのバイパス用、もしくは電源電圧の変動防止用に供される、大容量、低インダクタンスの薄膜コンデンサに関するものである。
【０００２】
【従来の技術】
近年においては、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品にも小型化、薄型化、高周波対応などの要求が強くなってきている。
【０００３】
特に大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バスのクロック周波数も３０ＭＨｚから７５ＭＨｚと高速化が顕著である。
【０００４】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００５】
コンデンサを小型高容量にするためには一対の電極に挟持された誘電体を薄くし、薄膜化することが最も有効である。薄膜化は上述した電圧の低下の傾向にも適合している。
【０００６】
一方、ＩＣ回路の高速動作に伴う諸問題は各素子の小型化よりも一層深刻な問題である。このうち、コンデンサの役割である高周波ノイズの除去機能において特に重要となるのは、論理回路の同時切り替えが同時に発生したときに生ずる電源電圧の瞬間的な低下を、コンデンサに蓄積されたエネルギーを瞬時に供給することにより低減する機能である。いわゆるデカップリングコンデンサである。
【０００７】
デカップリングコンデンサに要求される性能は、クロック周波数よりも速い負荷部の電流変動に対して、いかにすばやく電流を供給できるかにある。従って、１００ＭＨｚから１ＧＨｚにおける周波数領域に対してコンデンサとして確実に機能しなければならない。
【０００８】
しかし、実際のコンデンサは静電容量成分の他に、抵抗成分、インダクタンス成分を持つ。容量成分のインピーダンスは周波数増加とともに減少し、インダクタンス成分は周波数の増加とともに増大する。このため、動作周波数が高くなるにつれ、素子の持つインダクタンスが供給すべき過渡電流を制限し、ロジック回路側の電源電圧の瞬時低下、または新たな電圧ノイズを発生させる。結果として、ロジック回路上のエラーを引き起こす。
【０００９】
特に最近のＬＳＩは総素子数の増大による消費電力増大を抑えるために電源電圧は低下しており、電源電圧の許容変動幅も小さくなっている。従って、高速動作時の電圧変動幅を最小に抑えるため、デカップリングコンデンサ素子自身の持つインダクタンスを減少させることが非常に重要である。
【００１０】
インダクタンスを減少させる方法は３つある。第１は電流経路の長さを最小にする方法、第２は電流経路をループ構造としループ断面積を最小にする方法、第３は電流経路をｎ個に分配して実効的なインダクタンスを１／ｎにする方法である。
【００１１】
第１の方法は、単位面積あたりの容量を増加させて小型化を図ればよく、コンデンサ素子を薄膜化することにより達成できる。大容量で高周波特性の良好なコンデンサを得る目的で、特開昭６０−９４７１６号公報には誘電体厚さを１μｍ以下に薄膜化したものが開示されている。
【００１２】
第２の方法は、一本の電流経路が形成する磁場を、近接する別の電流経路が形成する磁場により相殺低減する効果であるから、コンデンサを形成する一対の電極板、または電極層に流れる電流の向きをできるだけ同一方向にしないようにすればよい。
【００１３】
第３の方法では、分割したコンデンサを並列接続することによって低インダクタンス化が図れる。このようなコンデンサとして、特開平４−２１１１９１号公報に薄膜誘電体層を利用したものが開示されている。
【００１４】
【発明が解決しようとする課題】
しかしながら、所望の場所に実装できるデカップリングコンデンサを考えた場合、ハンドリング可能な寸法として０．５ｍｍ×０．５ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法のみでインダクタンスを低減するには限界があった。
【００１５】
また、第２の方法では正負の端子電極を同一端面か、直交方向にする必要があり、実装上不利となる。
【００１６】
第３の分割並列接続の方法では、例えば、通常の積層型コンデンサも並列接続であるが、電流の向きが同一方向であるため、各電極電流が形成する磁場が重畳される。つまり相互インダクタンスが大きくなるため、実効的な全インダクタンスを十分に低減することはできなかった。従って、第２の手段を併せて採用する必要があったが、上述したとおり、端子電極の問題により実装上の問題があった。
【００１７】
本発明は、実装が容易でかつ積層化が容易な低インダクタンス構造を有する分割並列接続型の薄膜コンデンサを提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の薄膜コンデンサは、誘電体層の上面に第１電極層を、下面に第２電極層を形成した第１容量素子と、誘電体層の上面に第２電極層を、下面に第１電極層を形成した第２容量素子とを並置するとともに、前記第１、第２電極層のそれぞれ反対側端部に、それぞれの容量素子から対向する容量素子に向けて突出し、かつ上方から見たときに対向するように接続端子電極を形成し、前記第１容量素子と前記第２容量素子の前記第１電極層同士および前記第２電極層同士を、前記第１電極層および前記第２電極層にそれぞれ形成された前記第１容量素子と前記第２容量素子の間に存在する接続端子電極により接続してなるコンデンサ素子を複数個離間した状態で配列し、かつ前記複数のコンデンサ素子の前記第１電極層同士および前記第２電極層同士を、前記容量素子の最上層の電極層上であって前記容量素子上に形成された接合部を介して各々容量取出部材により電気的に接続してなるものである。
【００１９】
また、複数の電極層と複数の誘電体層とを交互に積層してなり、前記電極層が下側から交互に第１電極層または第２電極層とされた第１容量素子と、複数の電極層と複数の誘電体層とを交互に積層してなり、前記電極層が下側から交互に第２電極層または第１電極層とされた第２容量素子とを並置するとともに、前記第１、第２電極層のそれぞれ反対側端部に、それぞれの容量素子から対向する容量素子に向けて突出し、かつ上方から見たときに対向するように接続端子電極を形成し、前記第１容量素子と前記第２容量素子の前記第１電極層同士および前記第２電極層同士を、前記第１電極層および前記第２電極層にそれぞれ形成された前記第１容量素子と前記第２容量素子の間に存在する接続端子電極により接続してなるコンデンサ素子を複数個離間した状態で配列し、かつ前記複数のコンデンサ素子の前記第１電極層同士および前記第２電極層同士を、前記容量素子の最上層の電極層上であって前記容量素子上に形成された接合部を介して各々容量取出部材により電気的に接続してなるものである。
【００２０】
【作用】
本発明の薄膜コンデンサでは、第１に、一対の容量素子を所定間隔を置いて並置しているため、一対の容量素子には、同一平面内に第１電極層（例えば正電極層）および第２電極層（例えば負電極層）が形成されることになり、これらの正電極層および負電極層の間隔を接近させて形成することができるので、電流経路が短くなり、インダクタンスを小さくすることができる。
【００２１】
第２に、個々の容量素子の正電極層と負電極層を流れる電流の方向が逆方向となり、発生するインダクタンスが打ち消しあって小さくすることができる。
【００２２】
第３に、一対の容量素子からなるコンデンサ素子を複数個並列接続することにより、電流経路がｎ個に分配され、実効的なインダクタンスを１／ｎ倍とすることができる。
【００２３】
第４に、一対の容量素子の各電極層はその対向面に形成されている接続端子電極により接続することができるので、積層化が容易となる。また、外部との接点に用いる容量取出部材を、例えば最上層の電極層上に形成することができるので実装が容易となる。
【００２４】
【発明の実施の形態】
本発明の単板型の薄膜コンデンサは、誘電体層の上下面に正電極層および負電極層を形成してなる一対の容量素子を所定間隔を置いて対向配置するとともに、一対の容量素子の対向する位置に形成された電極層が異なる極性の電極層とされており、さらに一対の容量素子の正電極層および負電極層に、それぞれ対向する容量素子に向けて突出する接続端子電極が形成され、一対の容量素子において極性が同じ電極層の接続端子電極同士が接続されてコンデンサ素子が作製され、このような複数のコンデンサ素子を離間した状態で配置し、該複数のコンデンサ素子の最上層の第１電極層同士および最上層の第２電極層同士を、容量取出部材により電気的に接続し、コンデンサ素子を並列接続してなるものである。
【００２５】
また、本発明の積層型の薄膜コンデンサは、複数の電極層と複数の誘電体層とを交互に積層してなる一対の容量素子を所定間隔を置いて対向配置するとともに、電極層が積層方向に交互に正電極層または負電極層とされ、かつ一対の容量素子の対向する位置に形成された電極層が異なる極性の電極層とされており、さらに一対の容量素子の正電極層および負電極層に、それぞれ対向する容量素子に向けて突出する接続端子電極が形成され、一対の容量素子において極性が同じ電極層の接続端子電極同士を接続してコンデンサ素子が作製され、このような複数のコンデンサ素子を離間した状態で配置し、該複数のコンデンサ素子の最上層の第１電極層同士および最上層の第２電極層同士を、容量取出部材により電気的に接続し、コンデンサ素子を並列接続してなるものである。
【００２６】
図１は本発明の単板型タイプの薄膜コンデンサを示すもので、図２はその製法を説明するための図であり、図３はコンデンサ素子を示す分解斜視図である。本発明の薄膜コンデンサは、図１に示すように、一対の容量素子Ａ、Ｂからなるコンデンサ素子Ｃを４個一列に離間した状態で配列して形成されている。
【００２７】
一対の容量素子Ａ、Ｂからなるコンデンサ素子Ｃは、図３乃至図５に示すように、誘電体層１の上下面に正電極層２（第１電極層）および負電極層３（第２電極層）を形成してなる一対の容量素子Ａ、Ｂが対向して並置されている。一対の容量素子Ａ、Ｂの対向する位置に形成された電極層は異なる極性の電極層とされている。容量素子Ａ、Ｂは、基板４の上面に形成されている。
【００２８】
即ち、容量素子Ａは、誘電体層１の下面に正電極層２が、上面に負電極層３が形成されており、容量素子Ｂは、誘電体層１の下面に負電極層３が、上面に正電極層２が形成されている。そして、容量素子Ａ、Ｂが所定間隔を置いて並置されており、容量素子Ａの正電極層２と同一平面には容量素子Ｂの負電極層３が、容量素子Ａの負電極層３と同一平面には容量素子Ｂの正電極層２が形成されることになる。
【００２９】
正電極層２および負電極層３は、図６（ａ）に示すように、長方形状とされ、誘電体層１は、図６（ｂ）に示すように、誘電体層１の下面に形成された正電極層２または負電極層３を被覆するような大きさの長方形状とされている。誘電体層１同士は、所定間隔を置いて離間されている。誘電体層１の上面に形成された正電極層２または負電極層３は、図６（ｃ）に示すように、誘電体層１の下面に形成された正電極層２または負電極層３と同一形状、同一寸法とされている。
【００３０】
誘電体層１の厚みは、０．１〜１μｍ、大きさは、縦１．２ｍｍ、横１．２ｍｍの大きさとされ、電極層２、３の厚みは、０．１〜１μｍ、大きさは、縦１．０ｍｍ、横０．３ｍｍの大きさとされている。
【００３１】
そして、一対の容量素子Ａ、Ｂの正電極層２および負電極層３には、それぞれ対向する容量素子Ａ、Ｂに向けて突出する接続端子電極５が形成され、極性が同じ電極層２、３の接続端子電極５同士が接続されている。
【００３２】
正電極層２同士が接続された正電極接続部７と、負電極層３同士が接続された負電極接続部８とは、図４に示したように、所定間隔を置いて離間され、これにより絶縁されている。この正電極接続部７と負電極接続部８との間Ｌに、誘電体層１と同一材料を充填しても良い。この場合には、一対の容量素子Ａ、Ｂの誘電体層１が連結され、平面的に見るとＨ形状とされる。正電極層２および負電極層３の間であって、正電極接続部７と負電極接続部８との間に該当する部分、つまり図５におけるＭの部分にも、誘電体層１と同一材料を充填しても良い。尚、図５においては、負電極接続部８については説明上省略した。
【００３３】
そして、本発明の薄膜コンデンサでは、一対の容量素子Ａ、Ｂからなるコンデンサ素子Ｃが、図１（ａ）に示したように、４個一列に所定間隔を置いて配列され、これによりコンデンサ素子Ｃ同士が絶縁されている。４個のコンデンサ素子Ｃの間Ｎに誘電体層１と同一材料を充填しても良い。この場合には、コンデンサ素子Ｃ同士の誘電体層１は連結される。
【００３４】
また、４個のコンデンサ素子Ｃの最上層の正電極層２同士および最上層の負電極層３同士が、図１に示すように、容量取出部材１０、１１により電気的に接続されている。容量取出部材１０、１１は導電性材料からなる薄板状とされており、この容量取出部材１０、１１は接合部１３を介して接続されている。尚、図１においては、理解が容易になるように、誘電体層１を破線で描き、誘電体層１の下面の電極層２、３は省略した。
【００３５】
接合部１３は、形状的には、バンプ状、箔状、板状、線状、ペースト状等があり、特に限定されるものではなく、複数の形状を組み合わせても良い。また、材質は、半田、Ａｕ、Ｃｕ、Ｐｔ、Ｐｄ、Ａｇ、Ａｌ、Ｎｉ、導電性樹脂等があり、導電性のものであれば良く、複数の材料を組み合わせても良い。容量取出部材１０、１１の材質も接合部１３と同様である。容量取出部材１０、１１を薄板状としたが、例えば、リード線等の線材により最上層の正電極層２同士および最上層の負電極層３同士を接続しても良い。
【００３６】
本発明の薄膜コンデンサは、基板４上に、正電極層２および負電極層３を、図２（ａ）に示すように、形成し、この正電極層２および負電極層３の上面に誘電体層１を、図２（ｂ）に示すように形成し、この誘電体層１の上面に正電極層２および負電極層３を、図２（ｃ）に示すように形成し、さらに、上記したように、例えば、パンプ状の接合部１３を形成し、この上面に、図２（ｄ）に示すように容量取出部材１０、１１を形成することにより製造される。
【００３７】
本発明で用いられる基板４としては、アルミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ3 単結晶、チタン被覆シリコン、または銅（Ｃｕ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ステンレススティール（ＳＵＳ）薄膜もしくは薄板が望ましい。特に、薄膜との反応性が小さく、安価で強度が大きく、かつ誘電体膜または電極膜の結晶性という点からアルミナ、サファイアが望ましく、高周波領域における低抵抗化の点で銅（Ｃｕ）薄板または銅（Ｃｕ）薄膜が望ましい。
【００３８】
本発明の電極層は、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、銅（Ｃｕ）薄膜等があり、これらのうちでも白金（Ｐｔ）と金（Ａｕ）薄膜や低抵抗の銅（Ｃｕ）薄膜が最適である。Ｐｔ、Ａｕは誘電体との反応性が小さく、また酸化されにくい為、誘電体との界面に低誘電率相が形成されにくい為である。
【００３９】
さらに、誘電体層は、高周波領域において高誘電率を有するものであれば良いが、その膜厚は１μｍ以下が望ましい。また、誘電体層は、例えば、金属元素としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合酸化物結晶からなる誘電体薄膜であって、測定周波数３００ＭＨｚ（室温）での比誘電率が１０００以上の誘電体薄膜が望ましい。尚、本発明においてはＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合酸化物結晶からなる誘電体薄膜以外の、例えば、Ｂａ、Ｔｉを含むペロブスカイト型複合酸化物結晶、ＰＺＴ、ＰＬＺＴ、ＳｒＴｉＯ3 、Ｔａ2 Ｏ5 等でも良く、特に限定されるものではない。このような誘電体層は、ＰＶＤ法、ＣＶＤ法、ゾルゲル法等の公知の方法により作製される。
【００４０】
以上のように構成された薄膜コンデンサでは、第１に一対の容量素子Ａ、Ｂが対向して形成されているため、一対の容量素子Ａ、Ｂには、同一平面内には正電極層２および負電極層３が所定間隔を置いて形成されることになり、これらの正電極層２および負電極層３の間隔を接近させて形成することができるので、電流経路が短くなり、インダクタンスを小さくすることができる。
【００４１】
第２に、個々の容量素子における正電極層２および負電極層３を流れる電流の方向が逆方向となるため、各正電極層２および負電極層３でインダクタンスが打ち消しあい、発生するインダクタンスを小さくすることができる。
【００４２】
第３に、一対の容量素子からなるコンデンサ素子Ｃを４個並列接続することにより、電流経路が４個に分配され、実効的なインダクタンスを１／４倍とすることができる。
【００４３】
第４に、コンデンサ素子Ｃ同士の接点および外部との接点に用いる容量取出部材１０、１１を、最上層の電極層２、３上に形成することができるので、実装が容易となる。
【００４４】
本発明の積層タイプの薄膜コンデンサを図７により説明する。この図７によれば、図３に示した単板型タイプの一対の容量素子の構造に対して、さらに誘電体層と電極層を積層したものである。
【００４５】
即ち、電極層２、３と誘電体層１を交互に積層してなる一対の容量素子Ａ、Ｂを並置し、これらの容量素子Ａ、Ｂでは、電極層２、３が積層方向に交互に正電極層２および負電極層３とされている。一対の容量素子Ａ、Ｂの対向する位置に形成された電極層２、３は異なる極性の電極層２、３とされており、一対の容量素子Ａ、Ｂの正電極層２および負電極層３には、それぞれ対向する容量素子Ａ、Ｂに向けて突出する接続端子電極５が形成されている。極性が同じ電極層２、３の接続端子電極５同士は電気的に接続され、これによりコンデンサ素子Ｃが形成されている。
【００４６】
この積層型のコンデンサ素子Ｃが、単板型と同じように、図１に示されるような配列で配置され、最上層の電極層２、３に形成される容量取出部材１０、１１を介して、同じ極性を持つ電極層同士が電気的に接続される。
【００４７】
本発明の薄膜コンデンサは、一般には、上記のように、基板４表面に形成されて用いられるが、基板内に内蔵して用いることもできる。基板内に内蔵する場合には、容量取出部材は、例えば、基板内に形成されたスルーホール導体とされ、これにより容量が取り出される。
【００４８】
また、電極層２、３の形状を長方形状とした例について説明したが、正方形状、円形状等どのような形状であっても良い。
【００４９】
また、４個のコンデンサ素子Ｃを１列に配列した例について説明したが、２個以上を配列すれば良く、また、その配列の仕方、即ち、行数、列数を特に問うものではない。
【００５０】
【実施例】
実施例１
電極層及び誘電体層の形成は全て高周波マグネトロンスパッタ法を用いた。スパッタ用ガスとしてプロセスチャンバー内にＡｒガスを導入し、真空排気により圧力は６．７Ｐａに維持した。
【００５１】
プロセスチャンバー内には基板ホルダーと３個のターゲットホルダーが設置され、３種類のターゲット材料からのスパッタが可能である。スパッタ時には成膜する材料種のターゲット位置に基板ホルダーを移動させ、基板−ターゲット間距離は６０ｍｍに固定した。
【００５２】
基板ホルダーとターゲット間には外部の高周波電源により１３．５６ＭＨｚの高周波電圧を印可し、ターゲット背面に設置された永久磁石により形成されたマグネトロン磁界により、ターゲット近傍に高密度のプラズマを生成させてターゲット表面のスパッタを行った。
【００５３】
高周波電圧の印可は３個のターゲットに独立に可能であり、本実施例では基板に最近接のターゲットにのみ印可してプラズマを生成した。基板ホルダーはヒータによる加熱機構を有しており、スパッタ成膜中の基板温度は一定となるよう制御した。
【００５４】
また、基板ホルダーに設置された基板のターゲット側には厚さ０．０５ｍｍの金属マスクが３種類設置されており、成膜パターンに応じて必要なマスクが基板成膜面にセットできる構造とした。
【００５５】
先ず、厚さ０．２５ｍｍのアルミナ焼結体基板上に第１のマスクパターンで白金ターゲットのスパッタにより、図２（ａ）に示すような４行×１列の接続端子電極を有する一対の電極層を形成し、続いてターゲットにＰｂ（Ｍｇ1/3 Ｎｂ2/3 ）Ｏ3 焼結体を用い、第２のマスクパターンをセットし、基板温度５３５℃、高周波電力２００Ｗの条件で、図２（ｂ）に示すような一対の誘電体層を形成した。次に第３のマスクパターンをセットし、白金ターゲットのスパッタにより図２（ｃ）に示すような４行×１列の接続端子電極を有する一対の電極層を形成した。電極層の総面積は２．４ｍｍ2 とした。
【００５６】
作製した４個の薄膜コンデンサを半田バンプを介して、線幅０．３ｍｍの２本のＡｕ線を０．６ｍｍ間隔で配した導体パターンに接続し、電気的特性を評価した。使用した半田パンプは直径０．２ｍｍで、各電極層に２個づつ形成した。この場合の容量取出部材はＡｕ線となる。
【００５７】
作製した積層型薄膜コンデンサの１ＭＨｚから１．８ＧＨｚでのインピーダンス特性を、インピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測定した結果、容量成分は５１．２ｎＦ、インダクタンス成分５０ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．３μｍであった。
【００５８】
尚、比較例として、図８に示すような、従来の一般的な薄膜コンデンサの構造とする以外、例えば電極層の総面積（２ｍｍ×１．２ｍｍ）等の条件を上記と同様にして作製し、容量成分とインダクタンス成分を測定したところ、容量成分は５１．０ｎＦ、インダクタンス成分４２０ｐＨの値を得た。尚、図８において、従来の薄膜コンデンサは、基板２０の上面に正電極層２１、誘電体層２２、負電極層２３を順次積層して構成され、正電極層２１、負電極層２３には反対側に容量取出部２４が形成されている。
【００５９】
実施例２
実施例１と同じ方法を用いて、２個のコンデンサ素子Ｃを２行×１列の配列にして作製し、実施例１と同様の方法で、評価したところ容量成分は２５．４ｎＦ、インダクタンス成分は９５ｐＨの値を得た。
【００６０】
実施例３
実施例１と同じ方法を用いて、４個のコンデンサ素子Ｃを２行×２列の配列にして作製し、実施例１と同様の方法で、評価したところ容量成分は５１．２ｎＦ、インダクタンス成分は５０ｐＨの値を得た。２行×２列配列のコンデンサ素子は、半田バンプを介して線幅０．３ｍｍの２本のＡｕ線を０．６ｍｍ間隔で配したレープ状の導体パターンに接続し、評価した。
【００６１】
実施例４
実施例１〜３と同じ方法を用いて測定治具と薄膜コンデンサとを、導電性接着剤およびＡｕバンプを介して接続したが、半田バンプによる接続と比べて、得られた容量成分、インダクタンス成分に差は見られなかった。
【００６２】
実施例５
実施例１〜３と同じ方法を用いて測定治具と薄膜コンデンサとを、直径０．１ｍｍのＡｕワイヤボンディングを介して接続したが、半田バンプによる接続と比べて、得られた容量成分、インダクタンス成分に差は見られなかった。
【００６３】
実施例６
実施例１と全く同様にして誘電体１０層の積層薄膜コンデンサを作製し、実施例１と同様の方法で評価したところ、容量成分は５０８．２ｎＦ、インダクタンス成分５０ｐＨの値を得た。また上記測定後、積層型薄膜コンデンサの断面ＳＥＭ観察したところ、各誘電体層の厚さは０．３μｍであった。
【００６４】
実施例７
基板材、電極材、電極形成方法、形状、及び寸法は実施例１と全く同様にして、誘電体膜のみをゾルゲル法により形成した。ゾルゲル法による膜の作製手順は以下のとおりとした。
【００６５】
酢酸ＭｇとＮｂエトキシドを１：２のモル比で秤量し、２−メトキシエタノ−ル中で還流操作（１２４℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド溶液（Ｍｇ＝４．９５ｍｍｏｌ、Ｎｂ１０．０５ｍｍｏｌ、２−メトキシエタノ−ル１５０ｍｍｏｌ）を合成した。次に酢酸鉛（無水物）１５ｍｍｏｌと１５０ｍｍｏｌの２−メトキシエタノ−ルを混合し、１２０℃での蒸留操作により、Ｐｂ前駆体溶液を合成した。
【００６６】
ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、室温で十分撹拌し、Ｐｂ（Ｍｇ1/3 Ｎｂ2/3 ）Ｏ3 （ＰＭＮ）前駆体溶液を合成した。
【００６７】
この溶液の濃度を２−メトキシエタノ−ルで約３倍に希釈し、塗布溶液とした。次に電極層上に、前記塗布溶液をスピンコ−タ−で塗布し、乾燥させた後、３００℃で熱処理を１分間行い、ゲル膜を作製した。塗布溶液の塗布−熱処理の操作を繰り返した後、８３０℃で１分間（大気中）の焼成を行い、Ｐｂ（Ｍｇ1/3 Ｎｂ2/3 ）Ｏ3 薄膜を得た。
【００６８】
得られた上記誘電体薄膜の上にレジストを塗布しフォトリソグラフィー工程によって露光、現像し、これをマスクとするウェットエッチングにより、実施例１と同様のパターン形状に誘電体膜のパターニングを行い、実施例１と同様の薄層コンデンサを作製した。
【００６９】
作製した薄膜コンデンサの１ＭＨｚから１．８ＧＨｚでのインピーダンス特性を、インピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測定した。その結果、容量成分は２０１．０ｎＦ、インダクタンス成分４０ｐＨの値を得た。また上記測定後、積層薄膜コンデンサの断面ＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。
【００７０】
【発明の効果】
以上詳述した様に、本発明の薄膜コンデンサでは、一対の容量素子において、同一平面内に第１電極層（正電極層）と第２電極層（負電極層）を形成しているため、これらの正電極層と負電極層の間隔を接近させて形成することができ、電流経路が短くなり、インダクタンスを小さくすることができる。また、コンデンサ素子を複数個並列に接続することにより、実効的なインダクタンスを１／ｎに低減することができる。さらに、各電極層は接続端子電極において接続することができるので、積層化が容易となる。さらに、外部との接点に用いる容量取出部材を、最上層の電極層上に形成することができるので、実装が容易となる。従って、本発明によれば、積層化および実装が容易な、低インダクタンスの薄膜コンデンサを提供することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の薄膜コンデンサを示す平面図であり、（ｂ）は（ａ）の側面図である。
【図２】本発明の薄膜コンデンサの製法を説明するための図である。
【図３】本発明の薄膜コンデンサのコンデンサ素子を示す分解斜視図である。
【図４】本発明の薄膜コンデンサのコンデンサ素子の平面図である。
【図５】図４の正電極接続部近傍の側面図である。
【図６】図３の電極層と誘電体層を示す平面図である。
【図７】積層タイプの薄膜コンデンサのコンデンサ素子を示す分解斜視図である。
【図８】従来の薄膜コンデンサを示す分解斜視図である。
【符号の説明】
１・・・誘電体層
２・・・正電極層（第１電極層）
３・・・負電極層（第２電極層）
４・・・基板
５・・・接続端子電極
Ａ、Ｂ・・・容量素子
Ｃ・・・コンデンサ素子
７・・・正電極接続部
８・・・負電極接続部
１０、１１・・・容量取出部材
１３・・・接合部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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