(57)【特許請求の範囲】
【請求項１】
第１の遅延回路および第２の遅延回路が直列に接続されてなる単位遅延回路が少なくとも１組設けられてなり、
前記第１の遅延回路は、
第１の入力回路と、
前記第１の入力回路の出力ノードに第１の抵抗素子および第１のキャパシタが直列に接続されてなる第１のＲＣ回路と、
前記第１の抵抗素子および第１のキャパシタの直列接続ノードに入力ノードが接続された第１のＣＭＯＳインバータ回路とからなり、
前記第２の遅延回路は、
第２の入力回路と、
前記第２の入力回路の出力ノードに第２の抵抗素子および第２のキャパシタが直列に接続されてなる第２のＲＣ回路と、
前記第２の抵抗素子および第２のキャパシタの直列接続ノードに入力ノードが接続された第２のＣＭＯＳインバータ回路とからなり、
入力信号の論理レベルの遷移に伴う前記第１のＣＭＯＳインバータ回路の入力電位の遷移方向と前記第２のＣＭＯＳインバータ回路の入力電位の遷移方向とは逆方向であることを特徴とするＲＣ遅延回路。
【請求項２】
請求項１記載のＲＣ遅延回路において、
前記第１の入力回路は、その出力ノードと放電電位ノードとの間に接続された第１のＮＭＯＳトランジスタを有し、前記第１のキャパシタから前記第１の抵抗素子および前記第１のＮＭＯＳトランジスタを通じて放電される時に前記第１のＣＭＯＳインバータ回路の入力電位が“Ｈ”レベルから“Ｌ”レベルに遷移し、前記第２の入力回路は、その出力ノードと充電電位ノードとの間に接続された第１のＰＭＯＳトランジスタを有し、前記第２のキャパシタから前記第２の抵抗素子および前記第１のＰＭＯＳトランジスタを通じて充電される時に前記第２のＣＭＯＳインバータ回路の入力電位が“Ｌ”レベルから“Ｈ”レベルに遷移することを特徴とするＲＣ遅延回路。
【請求項３】
請求項２記載のＲＣ遅延回路において、
前記第１の入力回路は、前記第１のＮＭＯＳトランジスタのドレイン、ゲートに対応して第２のＰＭＯＳトランジスタのドレイン、ゲートが接続されてなるＣＭＯＳインバータ回路あるいは複数の入力信号を論理処理するＣＭＯＳ論理回路であり、
前記第２の入力回路は、前記第１のＰＭＯＳトランジスタのドレイン、ゲートに対応して第２のＮＭＯＳトランジスタのドレイン、ゲートが接続されてなるＣＭＯＳインバータ回路あるいは複数の入力信号を論理処理するＣＭＯＳ論理回路であることを特徴とするＲＣ遅延回路。
【請求項４】
第１の遅延回路および第２の遅延回路が直列に接続されてなる単位遅延回路が少なくとも１組設けられてなり、
前記第１の遅延回路は、
第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのドレイン相互間に第１の抵抗素子が挿入され、前記第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのゲート相互が接続された第１の入力回路と、
前記第１のＰＭＯＳトランジスタのドレインと放電電位ノードとの間に接続され、前記第１の抵抗素子とともに第１のＲＣ回路を形成する第１のキャパシタと、
前記第１のＰＭＯＳトランジスタのドレインに入力ノードが接続された第１のＣＭＯＳインバータ回路とからなり、
前記第２の遅延回路は、
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン相互間に第２の抵抗素子が挿入され、前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのゲート相互が接続された第２の入力回路と、
前記第２のＮＭＯＳトランジスタのドレインと充電電位ノードとの間に接続され、前記第２の抵抗素子とともに第２のＲＣ回路を形成する第２のキャパシタと、
前記第２のＮＭＯＳトランジスタのドレインに入力ノードが接続された第２のＣＭＯＳインバータ回路とからなることを特徴とするＲＣ遅延回路。
【請求項５】
第１の遅延回路および第２の遅延回路が直列に接続されてなる単位遅延回路が少なくとも１組設けられてなり、
前記第１の遅延回路は、
第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのドレイン相互間に第１の抵抗素子および第２の抵抗素子が直列に挿入され、前記第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのゲート相互が接続された第１の入力回路と、
前記第１の抵抗素子および第２の抵抗素子の直列接続ノードと放電電位ノードとの間に接続された第１のキャパシタと、
前記第１の抵抗素子および第２の抵抗素子の直列接続ノードと充電電位ノードとの間に接続された第２のキャパシタと、
前記第１の抵抗素子および第２の抵抗素子の直列接続ノードに入力ノードが接続された第１のＣＭＯＳインバータ回路とからなり、
前記第２の遅延回路は、
第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン相互間に第３の抵抗素子および第４の抵抗素子が直列に挿入され、前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのゲート相互が接続された第２の入力回路と、
前記第３の抵抗素子および第４の抵抗素子の直列接続ノードと放電電位ノードとの間に接続された第３のキャパシタと、
前記第３の抵抗素子および第４の抵抗素子の直列接続ノードと充電電位ノードとの間に接続された第４のキャパシタと、
前記第３の抵抗素子および第４の抵抗素子の直列接続ノードに入力ノードが接続された第２のＣＭＯＳインバータ回路とからなることを特徴とするＲＣ遅延回路。
【請求項６】
請求項１、４、５のいずれか１項に記載のＲＣ遅延回路において、
前記第１の遅延回路および第２の遅延回路は奇数段のＣＭＯＳインバータ回路を介して接続されていることを特徴とするＲＣ遅延回路。
【請求項７】
請求項１乃至６のいずれか１項に記載のＲＣ遅延回路において、
前記第１のキャパシタは、前記第１の抵抗素子の一端側ノードと前記放電電位ノードとの間に接続されたＮＭＯＳキャパシタであり、
前記第２のキャパシタは、前記第２の抵抗素子の一端側ノードと充電電位ノードとの間に接続されたＰＭＯＳキャパシタであることを特徴とするＲＣ遅延回路。
【請求項８】
請求項１乃至７のいずれか１項に記載のＲＣ遅延回路において、
前記第１の抵抗素子の抵抗値と第１のキャパシタの容量値および第１のＣＭＯＳインバータ回路の入力ゲート容量値の和との積は、前記第２の抵抗素子の抵抗値と第２のキャパシタの容量値および第２のＣＭＯＳインバータ回路の入力ゲート容量値の和との積に略等しいことを特徴とするＲＣ遅延回路。
【請求項９】
請求項８記載のＲＣ遅延回路において、
前記第１の抵抗素子の抵抗値と前記第２の抵抗素子の抵抗値とは略等しいことを特徴とするＲＣ遅延回路。
【請求項１０】
請求項８または９記載のＲＣ遅延回路において、
前記第１のキャパシタの容量値と前記第２のキャパシタの容量値とは略等しいことを特徴とするＲＣ遅延回路。
【請求項１１】
請求項１に記載のＲＣ遅延回路において、
前記第１のキャパシタは、前記第１の抵抗素子の一端側ノードと放電電位ノードとの間に接続されたＮＭＯＳキャパシタおよび前記第１の抵抗素子の一端側ノードと充電電位ノードとの間に接続されたＰＭＯＳキャパシタであり、
前記第２のキャパシタは、前記第２の抵抗素子の一端側ノードと前記充電電位ノードとの間に接続されたＰＭＯＳキャパシタおよび前記第２の抵抗素子の一端側ノードと前記放電電位ノードとの間に接続されたＮＭＯＳキャパシタであることを特徴とするＲＣ遅延回路。
【請求項１２】
請求項５記載のＲＣ遅延回路において、
前記第３のキャパシタは、前記第３の抵抗素子の一端側ノードと前記放電電位ノードとの間に接続されたＮＭＯＳキャパシタであり、
前記第４のキャパシタは、前記第４の抵抗素子の一端側ノードと充電電位ノードとの間に接続されたＰＭＯＳキャパシタであることを特徴とするＲＣ遅延回路。
【請求項１３】
請求項３乃至１２のいずれか１項に記載のＲＣ遅延回路において、
前記第１のＰＭＯＳトランジスタのサイズと第２のＰＭＯＳトランジスタのサイズとは略等しいことを特徴とするＲＣ遅延回路。
【請求項１４】
請求項３乃至１３のいずれか１項に記載のＲＣ遅延回路において、
前記第１のＮＭＯＳトランジスタのサイズと第２のＮＭＯＳトランジスタのサイズとは略等しいことを特徴とするＲＣ遅延回路。
【請求項１５】
集積回路内に、それぞれ抵抗素子とキャパシタを直列に接続したＲＣ回路を含む第１の遅延回路および第２の遅延回路が直列に接続され、
前記第１の遅延回路は、第１の抵抗素子と第１のキャパシタが直列に接続されてなる第１のＲＣ回路と、前記第１の抵抗素子及び第１のキャパシタの直列接続ノードに入力ノードが接続された第１のＣＭＯＳインバータとからなり、
前記第２の遅延回路は、第２の抵抗素子と第２のキャパシタが直列に接続されてなる第２のＲＣ回路と、前記第２の抵抗素子及び第２のキャパシタの直列接続ノードに入力ノードが接続された第２のＣＭＯＳインバータとからなり、
入力信号の論理レベルの遷移に伴って、前記第１のＲＣ回路の第１の抵抗素子と第１のキャパシタとの直列接続ノードの電位および前記第２のＲＣ回路の第２の抵抗素子と第２のキャパシタとの直列接続ノードの電位が逆方向に遷移するように構成されていることを特徴とするＲＣ遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特にＭＯＳ構造を有する集積回路に形成されるＲＣ遅延回路に関するもので、例えばＤＲＡＭ、ＳＲＡＭなどのメモリや論理ゲート、ＣＰＵなどに使用されるものである。
【０００２】
【従来の技術】
図１３および図１６は、ＭＯＳ構造を有する集積回路に形成されるＣＭＯＳインバータを用いたＲＣ遅延回路の従来例１および従来例２を示す。
【０００３】
＜従来例１＞
図１３に示すＲＣ遅延回路は、複数個（本例では２個）の遅延回路１３１が直列に接続されており、この遅延回路１３１は、２段のＣＭＯＳインバータＩＶ１、ＩＶ２間の段間にＲＣ回路１３０が挿入されてなる。この場合、上記ＣＭＯＳインバータＩＶ１、ＩＶ２は、それぞれ図２５に示すように、ＰＭＯＳトランジスタＴＰ、ＮＭＯＳトランジスタＴＮのドレイン同士が接続され、ゲート同士が接続されてなる。
【０００４】
そして、前記ＲＣ回路１３０は、抵抗素子ＲとＮＭＯＳキャパシタＣが直列に接続され、上記抵抗素子の一端側が前段のＣＭＯＳインバータＩＶ１の出力ノードに接続され、上記抵抗素子の他端側が次段のＣＭＯＳインバータＩＶ２の入力ノードに接続されている。つまり、上記抵抗素子の一端側は前段のＣＭＯＳインバータＩＶ１のＮＭＯＳトランジスタ（図示せず）のドレインに接続され、上記抵抗素子の他端側は次段のＣＭＯＳインバータＩＶ２のＰＭＯＳトランジスタ（図示せず）のゲートに接続されている。
【０００５】
＜従来例２＞
図１６に示すＲＣ遅延回路は、複数個（本例では２個）の遅延回路１６１が直列に接続されており、この遅延回路１６１は、２段のＣＭＯＳインバータＩＶ１、ＩＶ２間の段間にＲＣ回路１６０が挿入されてなる。この場合、ＲＣ回路１６０は、抵抗素子ＲとＰＭＯＳキャパシタＣが直列に接続され、上記抵抗素子の一端側が前段のＣＭＯＳインバータＩＶ１の出力ノードに接続され、上記抵抗素子の他端側が次段のＣＭＯＳインバータＩＶ２の入力ノードに接続されている。つまり、上記抵抗素子の一端側は前段のＣＭＯＳインバータＩＶ１のＰＭＯＳトランジスタ（図示せず）のドレインに接続され、上記抵抗素子の他端側は次段のＣＭＯＳインバータＩＶ２のＮＭＯＳトランジスタ（図示せず）のゲートに接続されている。
【０００６】
しかし、図１３に示した従来例１のＲＣ遅延回路および図１６に示した従来例２のＲＣ遅延回路は、製造プロセスのばらつきなどによりＣＭＯＳインバータのＰＭＯＳトランジスタの閾値の絶対値およびＮＭＯＳトランジスタの閾値の絶対値が互いに逆方向にばらついた場合には、遅延時間もばらついてしまうという問題があり、これについて、以下に詳細に説明する。
【０００７】
図１３および図１６に示したＲＣ遅延回路に関し、（ａ）ＰＭＯＳトランジスタの閾値ＶＴＰが設計値（例えば−０．６Ｖ）およびＮＭＯＳトランジスタの閾値ＶＴＮが設計値（例えば０．５Ｖ）の場合と、（ｂ）プロセスのばらつきによりＰＭＯＳトランジスタの閾値の絶対値｜ＶＴＰ｜が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値｜ＶＴＮ｜が例えば０．２Ｖ減少した場合（ＶＴＰが−０．８Ｖ、ＶＴＮが０．３Ｖの場合）と、（ｃ）プロセスのばらつきによりＰＭＯＳトランジスタの閾値の絶対値｜ＶＴＰ｜が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値が例えば０．２Ｖ増加した場合（ＶＴＰが−０．４Ｖ、ＶＴＮが０．７Ｖの場合）について、入力信号電圧を“Ｌ”レベルから“Ｈ”レベルに変化させた場合の入出力電圧の波形および主要ノードの電圧波形のシミュレーション結果を図１４、図１５、図１７、図１８に示す。
【０００８】
図１４（ａ）、（ｂ）、（ｃ）は、図１３に示した従来例１のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、入力電圧Ｖｉｎ２、出力電圧Ｖｏｕｔ２  のシミュレーション波形を示している。
【０００９】
図１５（ａ）、（ｂ）、（ｃ）は、図１３に示した従来例１のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、主要ノードの電圧Ｖｉｎ２、Ｖ１５  、Ｖ１６  、Ｖ１８  、Ｖ１９  のシミュレーション波形を示している。ここで、ｔ５は入力電圧Ｖｉｎ２から中間ノードの電圧Ｖ１６  までの信号伝達時間、ｔ６は中間ノードの電圧Ｖ１６  から中間ノードの電圧Ｖ１９  までの信号伝達時間を示している。
【００１０】
即ち、図１３に示した従来例１のＲＣ遅延回路では、図１４（ａ）、（ｂ）、（ｃ）から分かるように、ＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形（入出力特性）は大きく変動している。この理由を以下に述べる。
【００１１】
１）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少した場合。
【００１２】
図１３中の前段の遅延回路１３１のインバータＩＶ２の回路閾値が低下し、図１５（ｂ）に示すように信号伝達時間ｔ５の遅延が大きくなる。また、図１３中の後段の遅延回路１３１のインバータＩＶ２の回路閾値も低下し、図１５（ｂ）に示すように信号伝達時間ｔ６の遅延も大きくなる。したがって、上記信号伝達時間ｔ５、ｔ６の和は閾値が設計値である場合よりも大きくなる。
【００１３】
２）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加した場合。
【００１４】
図１３中の前段の遅延回路１３１のインバータＩＶ２の回路閾値が上昇し、図１５（ｃ）に示すように信号伝達時間ｔ５の遅延が小さくなる。また、図１３中の後段の遅延回路１３１のインバータＩＶ２の回路閾値も上昇し、図１５（ｃ）に示すように信号伝達時間ｔ６の遅延も小さくなる。したがって、上記信号伝達時間ｔ５、ｔ６の和は、閾値が設計値である場合よりも小さくなる。
【００１５】
一方、図１７（ａ）、（ｂ）、（ｃ）は、図１６に示した従来例２のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した  （ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、入力電圧Ｖｉｎ３、出力電圧Ｖｏｕｔ３  のシミュレーション波形を示している。
【００１６】
図１８（ａ）、（ｂ）、（ｃ）は、図１６に示した従来例２のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、主要ノードの電圧Ｖ２１  、Ｖ２３  、Ｖ２４  、Ｖ２６  、Ｖ２７  のシミュレーション波形を示している。ここで、ｔ７は入力電圧Ｖｉｎ３から中間ノードの電圧Ｖ２４  までの信号伝達時間、ｔ８は中間ノードの電圧Ｖ２４  から中間ノードの電圧Ｖ２７  までの信号伝達時間を示している。
【００１７】
即ち、図１６に示した従来例２のＲＣ遅延回路では、図１７（ａ）、（ｂ）、（ｃ）から分かるように、ＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形（入出力特性）は大きく変動している。この理由を以下に述べる。
【００１８】
１）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少した場合。
【００１９】
図１６中の前段の遅延回路１６１のインバータＩＶ２の回路閾値が低下し、図１８（ｂ）に示すように信号伝達時間ｔ７の遅延が小さくなる。また、図１６中の後段の遅延回路１６１のインバータＩＶ２の回路閾値も低下し、図１８（ｂ）に示すように信号伝達時間ｔ８の遅延も小さくなる。したがって、上記信号伝達時間ｔ７、ｔ８の和は、閾値が設計値である場合よりも小さくなる。
【００２０】
２）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加した場合。
【００２１】
図１６中の前段の遅延回路１６１のインバータＩＶ２の回路閾値が上昇し、図１８（ｃ）に示すように信号伝達時間ｔ７の遅延が大きくなる。また、図１６中の後段の遅延回路１６１のインバータＩＶ２の回路閾値も上昇し、図１８（ｃ）に示すように信号伝達時間ｔ８の遅延も大きくなる。したがって、上記信号伝達時間ｔ７、ｔ８の和は閾値が設計値である場合よりも大きくなる。
【００２２】
図１９および図２２は、ＭＯＳ構造を有する集積回路に形成される変形ＣＭＯＳインバータを用いたＲＣ遅延回路の従来例３および従来例４を示す。
【００２３】
＜従来例３＞
図１９に示すＲＣ遅延回路は、複数個（本例では２個）の遅延回路１９１が直列に接続されており、この遅延回路１９１は、ＰＭＯＳトランジスタＴＰとＮＭＯＳトランジスタＴＮのドレイン相互間に抵抗素子Ｒが挿入され、ゲート相互が接続された変形ＣＭＯＳインバータＩＶ１ａと、前記ＰＭＯＳトランジスタＴＰのドレインと接地ノードとの間に接続されたＮＭＯＳキャパシタＣと、前記ＰＭＯＳトランジスタＴＰのドレインに入力ノードが接続された次段のＣＭＯＳインバータＩＶ２とからなる。この場合、変形ＣＭＯＳインバータＩＶ１ａの抵抗素子Ｒと前記ＮＭＯＳキャパシタＣによりＲＣ回路が形成されている。
【００２４】
つまり、上記ＲＣ回路の抵抗素子Ｒの一端側は前段の変形ＣＭＯＳインバータＩＶ１ａのＮＭＯＳトランジスタＴＮのドレインに接続され、上記抵抗素子Ｒの他端側は次段のＣＭＯＳインバータＩＶ２のＰＭＯＳトランジスタ（図示せず）のゲートに接続されている。
【００２５】
＜従来例４＞
図２２に示すＲＣ遅延回路は、複数個（本例では２個）の遅延回路２２１が直列に接続されており、この遅延回路２２１は、ＰＭＯＳトランジスタＴＰとＮＭＯＳトランジスタＴＮのドレイン相互間に抵抗素子Ｒが挿入され、ゲート相互が接続された変形ＣＭＯＳインバータＩＶ１ａと、前記ＮＭＯＳトランジスタのドレインＴＮとＶＣＣノードとの間に接続されたＰＭＯＳキャパシタＣと、前記ＮＭＯＳトランジスタＴＮのドレインに入力ノードが接続された次段のＣＭＯＳインバータＩＶ２とからなる。この場合、変形ＣＭＯＳインバータＩＶ１ａの抵抗素子Ｒと前記ＰＭＯＳキャパシタＣによりＲＣ回路が形成されている。
【００２６】
つまり、上記ＲＣ回路の抵抗素子Ｒの一端側は前段の変形ＣＭＯＳインバータＩＶ１ａのＰＭＯＳトランジスタＴＰのドレインに接続され、上記抵抗素子Ｒの他端側は次段のＣＭＯＳインバータＩＶ２のＮＭＯＳトランジスタ（図示せず）のゲートに接続されている。
【００２７】
しかし、図１９に示した従来例３のＲＣ遅延回路および図２２に示した従来例４のＲＣ遅延回路においても、製造プロセスのばらつきなどによりＣＭＯＳインバータのＰＭＯＳトランジスタの閾値の絶対値およびＮＭＯＳトランジスタの閾値の絶対値が互いに逆方向にばらついた場合には、遅延時間もばらついてしまうという問題があり、これについて、以下に詳細に説明する。
【００２８】
図２０（ａ）、（ｂ）、（ｃ）は、図１９に示した従来例３のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、入力電圧Ｖｉｎ２、出力電圧Ｖｏｕｔ２  のシミュレーション波形を示している。
【００２９】
図２１（ａ）、（ｂ）、（ｃ）は、図１９に示した従来例３のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、主要ノードの電圧Ｖｉｎ２、Ｖ１０  、Ｖ１１  、Ｖ１２  、Ｖ１３  のシミュレーション波形を示している。ここで、ｔ５は入力電圧Ｖｉｎ２から中間ノードの電圧Ｖ１１  までの信号伝達時間、ｔ６は中間ノードの電圧Ｖ１１  から中間ノードの電圧Ｖ１３  までの信号伝達時間を示している。
【００３０】
即ち、図１９に示した従来例３のＲＣ遅延回路では、図２０（ａ）、（ｂ）、（ｃ）から分かるように、ＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形（入出力特性）は大きく変動している。この理由を以下に述べる。
【００３１】
１）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少した場合。
【００３２】
図１９中の前段の遅延回路１９１のインバータＩＶ２の回路閾値が低下し、図２１（ｂ）に示すように信号伝達時間ｔ５の遅延が大きくなる。また、図１９中の後段の遅延回路１９１のインバータＩＶ２の回路閾値も低下し、図２１  （ｂ）に示すように信号伝達時間ｔ６の遅延も大きくなる。したがって、上記信号伝達時間ｔ５、ｔ６の和は閾値が設計値である場合よりも大きくなる。
【００３３】
２）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加した場合。
【００３４】
図１９中の前段の遅延回路１９１のインバータＩＶ２の回路閾値が上昇し、図２１（ｃ）に示すように信号伝達時間ｔ５の遅延が小さくなる。また、図１９中の後段の遅延回路１９１のインバータＩＶ２の回路閾値も上昇し、図２１（ｃ）に示すように信号伝達時間ｔ６の遅延も小さくなる。したがって、上記信号伝達時間ｔ５、ｔ６の和は、閾値が設計値である場合よりも小さくなる。
【００３５】
一方、図２３（ａ）、（ｂ）、（ｃ）は、図２２に示した従来例４のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した  （ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、入力電圧Ｖｉｎ３、出力電圧Ｖｏｕｔ３  のシミュレーション波形を示している。
【００３６】
図２４（ａ）、（ｂ）、（ｃ）は、図２２に示した従来例４のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、主要ノードの電圧Ｖ１５  、Ｖ１６  、Ｖ１７  、Ｖ１８  、Ｖ１９  のシミュレーション波形を示している。ここで、ｔ７は入力電圧Ｖｉｎ３から中間ノードの電圧Ｖ１７  までの信号伝達時間、ｔ８は中間ノードの電圧Ｖ１７  から中間ノードの電圧Ｖ１９  までの信号伝達時間を示している。
【００３７】
即ち、図２２に示した従来例４のＲＣ遅延回路では、図２３（ａ）、（ｂ）、（ｃ）から分かるように、ＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形（入出力特性）は大きく変動している。この理由を以下に述べる。
【００３８】
１）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少した場合。
【００３９】
図２２中の前段の遅延回路２２１のインバータＩＶ２の回路閾値が低下し、図２４（ｂ）に示すように信号伝達時間ｔ７の遅延が小さくなる。また、図２２中の後段の遅延回路２２１のインバータＩＶ２の回路閾値も低下し、図２４（ｂ）に示すように信号伝達時間ｔ８の遅延も小さくなる。したがって、上記信号伝達時間ｔ７、ｔ８の和は、閾値が設計値である場合よりも小さくなる。
【００４０】
２）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加した場合。
【００４１】
図２２中の前段の遅延回路２２１のインバータＩＶ２の回路閾値が上昇し、図２４（ｃ）に示すように信号伝達時間ｔ７の遅延が大きくなる。また、図２２中の後段の遅延回路２２１のインバータＩＶ２の回路閾値も上昇し、図２４（ｃ）に示すように信号伝達時間ｔ８の遅延も大きくなる。したがって、上記信号伝達時間ｔ７、ｔ８の和は閾値が設計値である場合よりも大きくなる。
【００４２】
【発明が解決しようとする課題】
上記したように従来のＲＣ遅延回路は、回路に含まれるＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合には、遅延時間もばらついてしまうという問題があった。
【００４３】
本発明は上記の問題点を解決すべくなされたもので、回路に含まれるＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、遅延時間のばらつきが少ないＲＣ遅延回路を提供することを目的とする。
【００４４】
【課題を解決するための手段】
第１の発明のＲＣ遅延回路は、第１の遅延回路および第２の遅延回路が直列に接続されてなる単位遅延回路が少なくとも１組設けられてなり、前記第１の遅延回路は、第１の入力回路と、前記第１の入力回路の出力ノードに第１の抵抗素子および第１のキャパシタが直列に接続されてなる第１のＲＣ回路と、前記第１の抵抗素子および第１のキャパシタの直列接続ノードに入力ノードが接続された第１のＣＭＯＳインバータ回路とからなり、前記第２の遅延回路は、第２の入力回路と、前記第２の入力回路の出力ノードに第２の抵抗素子および第２のキャパシタが直列に接続されてなる第２のＲＣ回路と、前記第２の抵抗素子および第２のキャパシタの直列接続ノードに入力ノードが接続された第２のＣＭＯＳインバータ回路とからなり、入力信号の論理レベルの遷移に伴う前記第１のＣＭＯＳインバータ回路の入力電位の遷移方向と前記第２のＣＭＯＳインバータ回路の入力電位の遷移方向とは逆方向であることを特徴とする。
【００４５】
第２の発明のＲＣ遅延回路は、第１の遅延回路および第２の遅延回路が直列に接続されてなる単位遅延回路が少なくとも１組設けられてなり、前記第１の遅延回路は、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのドレイン相互間に第１の抵抗素子が挿入され、前記第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのゲート相互が接続された第１の入力回路と、前記第１のＰＭＯＳトランジスタのドレインと放電電位ノードとの間に接続され、前記第１の抵抗素子とともに第１のＲＣ回路を形成する第１のキャパシタと、前記第１のＰＭＯＳトランジスタのドレインに入力ノードが接続された第１のＣＭＯＳインバータ回路とからなり、前記第２の遅延回路は、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン相互間に第２の抵抗素子が挿入され、前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのゲート相互が接続された第２の入力回路と、前記第２のＮＭＯＳトランジスタのドレインと充電電位ノードとの間に接続され、前記第２の抵抗素子とともに第２のＲＣ回路を形成する第２のキャパシタと、前記第２のＮＭＯＳトランジスタのドレインに入力ノードが接続された第２のＣＭＯＳインバータ回路とからなることを特徴とする。
【００４６】
第３の発明のＲＣ遅延回路は、第１の遅延回路および第２の遅延回路が直列に接続されてなる単位遅延回路が少なくとも１組設けられてなり、前記第１の遅延回路は、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのドレイン相互間に第１の抵抗素子および第２の抵抗素子が直列に挿入され、前記第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタのゲート相互が接続された第１の入力回路と、前記第１の抵抗素子および第２の抵抗素子の直列接続ノードと放電電位ノードとの間に接続された第１のキャパシタと、前記第１の抵抗素子および第２の抵抗素子の直列接続ノードと充電電位ノードとの間に接続された第２のキャパシタと、前記第１の抵抗素子および第２の抵抗素子の直列接続ノードに入力ノードが接続された第１のＣＭＯＳインバータ回路とからなり、前記第２の遅延回路は、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのドレイン相互間に第３の抵抗素子および第４の抵抗素子が直列に挿入され、前記第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタのゲート相互が接続された第２の入力回路と、前記第３の抵抗素子および第４の抵抗素子の直列接続ノードと放電電位ノードとの間に接続された第３のキャパシタと、前記第３の抵抗素子および第４の抵抗素子の直列接続ノードと充電電位ノードとの間に接続された第４のキャパシタと、前記第３の抵抗素子および第４の抵抗素子の直列接続ノードに入力ノードが接続された第２のＣＭＯＳインバータ回路とからなることを特徴とする。
【００４７】
第４の発明のＲＣ遅延回路は、集積回路内に、それぞれ抵抗素子とキャパシタを直列に接続したＲＣ回路を含む第１の遅延回路および第２の遅延回路が直列に接続され、前記第１の遅延回路は、第１の抵抗素子と第１のキャパシタが直列に接続されてなる第１のＲＣ回路と、前記第１の抵抗素子及び第１のキャパシタの直列接続ノードに入力ノードが接続された第１のＣＭＯＳインバータとからなり、前記第２の遅延回路は、第２の抵抗素子と第２のキャパシタが直列に接続されてなる第２のＲＣ回路と、前記第２の抵抗素子及び第２のキャパシタの直列接続ノードに入力ノードが接続された第２のＣＭＯＳインバータとからなり、入力信号の論理レベルの遷移に伴って、前記第１のＲＣ回路の第１の抵抗素子と第１のキャパシタとの直列接続ノードの電位および前記第２のＲＣ回路の第２の抵抗素子と第２のキャパシタとの直列接続ノードの電位が逆方向に遷移するように構成されていることを特徴とする。
【００４８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４９】
＜第１実施例＞
図１は、本発明の第１実施例に係るＲＣ遅延回路を示している。
【００５０】
図１に示すＲＣ遅延回路は、集積回路内において、２種類の遅延回路１１、１２が奇数段（本例では１段）のＣＭＯＳインバータ回路１３を介して直列に接続されてなる遅延回路が少なくとも１組（本例では１組）設けられている。
【００５１】
上記遅延回路における第１の遅延回路１１は、２段のＣＭＯＳインバータＩＶ１、ＩＶ２間の段間に第１のＲＣ回路１１０が挿入されてなる。この場合、上記ＣＭＯＳインバータＩＶ１、ＩＶ２は、それぞれ例えば図２５に示すように、ＶＣＣノードと接地ノードとの間にＰＭＯＳトランジスタＴＰのソース・ドレイン間とＮＭＯＳトランジスタＴＮのドレイン・ソース間が直列に接続され、上記ＰＭＯＳトランジスタＴＰとＮＭＯＳトランジスタＴＮのゲート同士が接続されてなる通常の構成を有する。
【００５２】
そして、第１のＲＣ回路１１０は、抵抗素子ＲとＮＭＯＳキャパシタＣｎが直列に接続され、上記抵抗素子Ｒの一端側が前段のＣＭＯＳインバータＩＶ１の出力ノードに接続され、上記抵抗素子Ｒの他端側が次段のＣＭＯＳインバータＩＶ２の入力ノードに接続されている。
【００５３】
つまり、上記抵抗素子Ｒの一端側は前段のＣＭＯＳインバータＩＶ１のＮＭＯＳトランジスタＴＮのドレインに接続され、上記抵抗素子Ｒの他端側は次段のＣＭＯＳインバータＩＶ２のＰＭＯＳトランジスタＴＰのゲートに接続されている。
【００５４】
また、前記遅延回路における第２の遅延回路１２は、２段のＣＭＯＳインバータＩＶ１、ＩＶ２間の段間に第２のＲＣ回路１２０が挿入されてなる。この場合、上記第２のＲＣ回路１２０は、抵抗素子ＲとＰＭＯＳキャパシタＣｐが直列に接続され、上記抵抗素子Ｒの一端側が前段のＣＭＯＳインバータＩＶ１の出力ノードに接続され、上記抵抗素子Ｒの他端側が次段のＣＭＯＳインバータＩＶ２の入力ノードに接続されている。
【００５５】
つまり、上記抵抗素子Ｒの一端側は前段のＣＭＯＳインバータＩＶ１のＰＭＯＳトランジスタＴＰのドレインに接続され、上記抵抗素子Ｒの他端側は次段のＣＭＯＳインバータＩＶ２のＮＭＯＳトランジスタＴＮのゲートに接続されている。
【００５６】
ここで、図１に示した第１実施例に係るＲＣ遅延回路に関し、（ａ）ＰＭＯＳトランジスタの閾値ＶＴＰが設計値（例えば−０．６Ｖ）およびＮＭＯＳトランジスタの閾値ＶＴＮが設計値（例えば０．５Ｖ）の場合と、（ｂ）プロセスのばらつきによりＰＭＯＳトランジスタの閾値の絶対値｜ＶＴＰ｜が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値｜ＶＴＮ｜が例えば０．２Ｖ減少した場合（ＶＴＰが−０．８Ｖ、ＶＴＮが０．３Ｖの場合）と、（ｃ）プロセスのばらつきによりＰＭＯＳトランジスタの閾値の絶対値｜ＶＴＰ｜が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値が例えば０．２Ｖ増加した場合（ＶＴＰが−０．４Ｖ、ＶＴＮが０．７Ｖの場合）について、入力信号電圧を“Ｌ”レベルから“Ｈ”レベルに変化させた場合の入出力電圧の波形および主要ノードの電圧波形のシミュレーション結果を図２および図３に示す。
【００５７】
図２（ａ）、（ｂ）、（ｃ）は、図１に示した第１実施例のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、入力電圧Ｖｉｎ０、出力電圧Ｖｏｕｔ０  のシミュレーション波形を示している。
【００５８】
図３（ａ）、（ｂ）、（ｃ）は、図１に示した第１実施例のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、主要ノードの電圧Ｖｉｎ０、Ｖ１、Ｖ２、Ｖ３、Ｖ５、Ｖ６のシミュレーション波形を示している。
【００５９】
ここで、ｔ１は入力電圧Ｖｉｎ０から中間ノードの電圧Ｖ２までの信号伝達時間、ｔ２は中間ノードの電圧Ｖ３から中間ノードの電圧Ｖ６までの信号伝達時間を示している。
【００６０】
上記第１実施例のＲＣ遅延回路のシミュレーションの結果を、従来例１のＲＣ遅延回路のシミュレーションの結果と比較すると、従来例１のＲＣ遅延回路ではＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力特性は大きく変動しているが、第１実施例のＲＣ遅延回路ではＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも入出力特性は図２（ａ）、（ｂ）、（ｃ）に示すように殆ど変化していない。
【００６１】
この理由を述べる。
【００６２】
１）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少した場合。
【００６３】
図１中の第１の遅延回路１１のインバータＩＶ２の回路閾値が低下し、図３  （ｂ）に示すように信号伝達時間ｔ１の遅延が大きくなる。これに対して、図１中の第２の遅延回路１２のインバータＩＶ２の回路閾値も低下し、図３（ｂ）に示すように信号伝達時間ｔ２の遅延は小さくなる。この場合、上記信号伝達時間ｔ１、ｔ２の和は、閾値が設計値である場合とほぼ等しくなる。
【００６４】
２）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加した場合。
【００６５】
図１中の第１の遅延回路１１のインバータＩＶ２の回路閾値が上昇し、図３  （ｃ）に示すように信号伝達時間の遅延が小さくなる。これに対して、図１中の第２の遅延回路１２のインバータＩＶ２の回路閾値も上昇し、図３（ｃ）に示すように信号伝達時間ｔ２の遅延は大きくなる。この場合、上記信号伝達時間ｔ１、ｔ２の和は、閾値が設計値である場合とほぼ等しくなる。
【００６６】
即ち、上記第１実施例のＲＣ遅延回路は、集積回路内において、それぞれ抵抗素子ＲとキャパシタＣｎあるいはＣｐを直列に接続したＲＣ回路１１０、１２０をそれぞれ含む第１の遅延回路１１および第２の遅延回路１２が直列に設けられている。
【００６７】
そして、ＲＣ遅延回路に対する入力信号の論理レベルの遷移に伴って、前記第１の遅延回路１１のＲＣ回路１１０の抵抗素子ＲとキャパシタＣｎとの接続ノードの電位（本例では第１の遅延回路１１のＣＭＯＳインバータ回路ＩＶ２の入力電位）Ｖ１および第２の遅延回路１２のＲＣ回路１２０の抵抗素子ＲとキャパシタＣｐとの接続ノードの電位ＶＳ（本例では第２の遅延回路１２のＣＭＯＳインバータ回路ＩＶ２の入力電位）が逆方向に遷移するように構成されている。
【００６８】
この場合、第１の遅延回路１１の入力信号の論理レベルの遷移方向に対して第２の遅延回路１２の入力信号の論理レベルの遷移方向が逆方向になるように、２個の遅延回路の間に奇数段のインバータ回路１３が挿入されている。
【００６９】
このような構成によって、回路に含まれるＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、２個の遅延回路１１、１２の遅延時間の変化は打ち消し合うようになり、全体として遅延時間のばらつきを抑制することができる。
【００７０】
なお、第１の遅延回路１１における入力側の回路は、ＣＭＯＳインバータＩＶ１に限らず、第１のＲＣ回路１１０の抵抗素子Ｒと放電電位ノードとの間に接続されたＮＭＯＳトランジスタを有する入力回路であればよく、複数の入力信号を論理処理するＣＭＯＳ論理回路（例えばナンド回路、ノア回路）であってもよい。
【００７１】
同様に、第２の遅延回路１２における入力側の回路も、ＣＭＯＳインバータＩＶ１に限らず、第２のＲＣ回路１２０の抵抗素子Ｒと充電電位ノードとの間に接続されたＰＭＯＳトランジスタを有する入力回路であればよく、複数の入力信号を論理処理するＣＭＯＳ論理回路であってもよい。
【００７２】
また、第１のＲＣ回路１１０におけるキャパシタは、前記したようにＮＭＯＳトランジスタのドレイン・ソース同士を短絡して使用するＮＭＯＳキャパシタＣｎに限らず、他の構成のキャパシタであってもよいが、設計およびプロセスの簡略化の観点からＮＭＯＳキャパシタが望ましい。
【００７３】
同様に、第２のＲＣ回路１２０におけるキャパシタは、前記したようにＰＭＯＳトランジスタのドレイン・ソース同士を短絡して使用するＰＭＯＳキャパシタＣｐに限らず、他の構成のキャパシタであってもよいが、設計およびプロセスの簡略化の観点からＰＭＯＳキャパシタが望ましい。なお、以上におけるＮＭＯＳ、ＰＭＯＳおよび容量素子は、ゲート絶縁膜が酸化膜以外の絶縁膜で形成されたいわゆるＭＩＳ構造のものであってもよいことはいうまでもなく、以下についても同様である。
【００７４】
さらに、上記第１実施例のＲＣ遅延回路では、第１のＲＣ回路１１０を備えた第１の遅延回路１１を前段、第２のＲＣ回路１２０を備えた第２の遅延回路１２を後段に設けた構成としたが、第１の遅延回路１１および第２の遅延回路１２の前後関係を入れ替えた構成としてもよい。
【００７５】
また、第１の遅延回路１１の遅延時間のばらつきと第２の遅延回路１２の遅延時間のばらつきとを打ち消すためには、第１の遅延回路１１における抵抗素子Ｒの抵抗値とキャパシタＣｎの容量値およびＣＭＯＳインバータＩＶ２の入力ゲート容量値の和との積が、第２の遅延回路１２における抵抗素子Ｒの抵抗値とキャパシタＣｐの容量値およびＣＭＯＳインバータＩＶ２の入力ゲート容量値の和との積に略等しいことが望ましいが、両者は許容範囲内で不均衡であっても支障はない。
【００７６】
ただし、第１の遅延回路１１の抵抗素子Ｒの抵抗値と第２の遅延回路１２の抵抗素子Ｒの抵抗値とが略等しいように設定し、第１の遅延回路１１のキャパシタＣｎの容量値と第２の遅延回路１２のキャパシタＣｐの容量値とが略等しいように設定し、第１の遅延回路１１のＰＭＯＳトランジスタのサイズと第２の遅延回路１２のＰＭＯＳトランジスタのサイズとが略等しいように設定し、第１の遅延回路１１のＮＭＯＳトランジスタのサイズと第２の遅延回路１２のＮＭＯＳトランジスタのサイズとが略等しいように設定することが、設計の簡略化の観点から特に望ましい。
【００７７】
＜第２実施例＞
図４は、第２実施例に係るＲＣ遅延回路を示している。
【００７８】
図４に示すＲＣ遅延回路は、図１に示した第１実施例のＲＣ遅延回路と比べて、（１）第１の遅延回路４１における抵抗素子ＲとＮＭＯＳキャパシタＣｎとの接続ノードとＶＣＣノードとの間にＰＭＯＳキャパシタＣｐが付加接続されている点、（２）第２の遅延回路４２における抵抗素子ＲとＰＭＯＳキャパシタＣｐとの接続ノードと接地ノードとの間にＮＭＯＳキャパシタＣｎが付加接続されている点が異なり、その他は同じである。
【００７９】
図５（ａ）、（ｂ）、（ｃ）は、図４に示した第２実施例のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、入力電圧Ｖｉｎ１、出力電圧Ｖｏｕｔ１  のシミュレーション波形を示している。
【００８０】
図６（ａ）、（ｂ）、（ｃ）は、図４に示した第２実施例のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、主要ノードの電圧Ｖｉｎ１、Ｖ８、Ｖ９、Ｖ１０  、Ｖ１２  、Ｖ１３  のシミュレーション波形を示している。ここで、ｔ３は入力電圧Ｖｉｎ１から中間ノードの電圧Ｖ９までの信号伝達時間、ｔ４は中間ノードの電圧Ｖ１０  から中間ノードの電圧Ｖ１３  までの信号伝達時間を示している。
【００８１】
上記第２実施例のＲＣ遅延回路のシミュレーションの結果を、従来例２のＲＣ遅延回路のシミュレーションの結果と比較すると、従来例２のＲＣ遅延回路ではＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形（入出力特性）は大きく変動しているが、第２実施例のＲＣ遅延回路ではＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも図５（ａ）、（ｂ）、（ｃ）に示すように入出力波形（入出力特性）は殆ど変化していない。
【００８２】
この理由を述べる。
【００８３】
１）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少した場合。
【００８４】
図４中の第１の遅延回路４１のインバータＩＶ２の回路閾値が低下し、図６  （ｂ）に示すように信号伝達時間ｔ３の遅延が大きくなる。これに対して、図４中の第２の遅延回路４２のインバータＩＶ２の回路閾値も低下し、図６（ｂ）に示すように信号伝達時間ｔ４の遅延は小さくなる。この場合、上記信号伝達時間ｔ３、ｔ４の和は、閾値が設計値である場合とほぼ等しくなる。
【００８５】
２）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加した場合。
【００８６】
図４中の第１の遅延回路４１のインバータＩＶ２の回路閾値が上昇し、図６  （ｃ）に示すように信号伝達時間ｔ３の遅延が小さくなる。これに対して、図４中の第２の遅延回路４２のインバータＩＶ２の回路閾値も上昇し、図６（ｃ）に示すように信号伝達時間ｔ４の遅延は大きくなる。この場合、上記信号伝達時間ｔ３、ｔ４の和は、閾値が設計値である場合とほぼ等しくなる。
【００８７】
したがって、上記第２実施例のＲＣ遅延回路は、前記第１実施例のＲＣ遅延回路と同様に、回路に含まれるＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、２個の遅延回路の遅延時間の変化は打ち消し合うようになり、全体として遅延時間のばらつきを抑制することができる。
【００８８】
しかも、上記第２実施例のＲＣ遅延回路は、前記第１実施例のＲＣ遅延回路と比べて、入力信号電圧が“Ｌ”レベルから“Ｈ”レベルに変化した場合と、入力信号電圧が“Ｈ”レベルから“Ｌ”レベルに変化した場合とで、ほぼ等しい遅延が得られ、かつ上記したようなＭＯＳトランジスタの閾値電圧のばらつきがあっても全体としての遅延時間はほぼ等しい。
【００８９】
なお、上記第２実施例のＲＣ遅延回路においても、前述した第１実施例のＲＣ遅延回路と同様に、種々の変形実施、適切な定数設定を行うことが可能である。
【００９０】
＜第３実施例＞
図７は、第３実施例に係るＲＣ遅延回路を示している。
【００９１】
図７のＲＣ遅延回路は、図１に示した第１実施例のＲＣ遅延回路と比べて、遅延回路が異なる。
【００９２】
即ち、図７に示すＲＣ遅延回路は、集積回路内において、２種類の遅延回路７１、７２が奇数段（本例では１段）のＣＭＯＳインバータ回路７３を介して直列に接続されてなる遅延回路が少なくとも１組（本例では１組）設けられている。
【００９３】
上記遅延回路における第１の遅延回路７１は、ＰＭＯＳトランジスタＴＰとＮＭＯＳトランジスタＴＮのドレイン相互間に抵抗素子Ｒが挿入され、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート相互が接続された変形ＣＭＯＳインバータＩＶ１ａと、前記ＰＭＯＳトランジスタＴＰのドレインと接地ノードとの間に接続されたＮＭＯＳキャパシタＣｎと、前記ＰＭＯＳトランジスタＴＰのドレインに入力ノードが接続された次段のＣＭＯＳインバータＩＶ２とからなる。
【００９４】
この場合、変形ＣＭＯＳインバータＩＶ１ａの抵抗素子Ｒと前記ＮＭＯＳキャパシタＣｎにより第３のＲＣ回路が形成されている。つまり、上記第３のＲＣ回路の抵抗素子Ｒの一端側は前段の変形ＣＭＯＳインバータＩＶ１ａのＮＭＯＳトランジスタＴＮのドレインに接続され、上記抵抗素子Ｒの他端側は次段のＣＭＯＳインバータＩＶ２のＰＭＯＳトランジスタ（図２５のＴＰ）のゲートに接続されている。
【００９５】
また、上記遅延回路における第２の遅延回路７２は、ＰＭＯＳトランジスタＴＰとＮＭＯＳトランジスタＴＮのドレイン相互間に抵抗素子Ｒが挿入され、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート相互が接続された変形ＣＭＯＳインバータＩＶ１ｂと、前記ＮＭＯＳトランジスタＴＮのドレインとＶＣＣノードとの間に接続されたＰＭＯＳキャパシタＣｐと、前記ＮＭＯＳトランジスタＴＮのドレインに入力ノードが接続された次段のＣＭＯＳインバータＩＶ２とからなる。
【００９６】
この場合、変形ＣＭＯＳインバータＩＶ１ｂの抵抗素子Ｒと前記ＰＭＯＳキャパシタＣｎにより第４のＲＣ回路が形成されている。つまり、上記第４のＲＣ回路の抵抗素子Ｒの一端側は前段の変形ＣＭＯＳインバータＩＶ１ｂのＰＭＯＳトランジスタＴＰのドレインに接続され、上記抵抗素子Ｒの他端側は次段のＣＭＯＳインバータＩＶ２のＮＭＯＳトランジスタ（図２５のＴＮ）のゲートに接続されている。
【００９７】
図８（ａ）、（ｂ）、（ｃ）は、図７に示した第３実施例のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、入力電圧Ｖｉｎ０、出力電圧Ｖｏｕｔ０  のシミュレーション波形を示している。
【００９８】
図９（ａ）、（ｂ）、（ｃ）は、図７に示した第３実施例のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、主要ノードの電圧Ｖｉｎ０、Ｖ０、Ｖ１、Ｖ２、Ｖ３、Ｖ４のシミュレーション波形を示している。ここで、ｔ１は入力電圧Ｖｉｎ０から中間ノードの電圧Ｖ１までの信号伝達時間、ｔ２は中間ノードの電圧Ｖ２から中間ノードの電圧Ｖ４までの信号伝達時間を示している。
【００９９】
上記第３実施例のＲＣ遅延回路のシミュレーションの結果を、従来例３のＲＣ遅延回路のシミュレーションの結果と比較すると、従来例３のＲＣ遅延回路ではＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形（入出力特性）は大きく変動しているが、第２実施例のＲＣ遅延回路ではＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも図８（ａ）、（ｂ）、（ｃ）に示すように入出力波形（入出力特性）は殆ど変化していない。
【０１００】
この理由を述べる。
【０１０１】
１）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少した場合。
【０１０２】
図７中の第１の遅延回路７１のインバータＩＶ２の回路閾値が低下し、図９  （ｂ）に示すように信号伝達時間ｔ１の遅延が大きくなる。これに対して、図７中の第２の遅延回路７２のインバータＩＶ２の回路閾値も低下し、図９（ｂ）に示すように信号伝達時間ｔ２の遅延は小さくなる。この場合、上記信号伝達時間ｔ１、ｔ２の和は、閾値が設計値である場合とほぼ等しくなる。
【０１０３】
２）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加した場合。
【０１０４】
図７中の第１の遅延回路７１のインバータＩＶ２の回路閾値が上昇し、図９  （ｃ）に示すように信号伝達時間ｔ１の遅延が小さくなる。これに対して、図７中の第２の遅延回路７２のインバータＩＶ２の回路閾値も上昇し、図９（ｃ）に示すように信号伝達時間ｔ２の遅延は大きくなる。この場合、上記信号伝達時間ｔ１、ｔ２の和は、閾値が設計値である場合とほぼ等しくなる。
【０１０５】
したがって、上記第３実施例のＲＣ遅延回路は、前記第１実施例のＲＣ遅延回路と同様に、回路に含まれるＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、２個の遅延回路の遅延時間の変化は打ち消し合うようになり、全体として遅延時間のばらつきを抑制することができる。
【０１０６】
なお、上記第３実施例のＲＣ遅延回路においても、前述した第１実施例のＲＣ遅延回路と同様に、種々の変形実施、適切な定数設定を行うことが可能である。
【０１０７】
＜第４実施例＞
図１０は、第４実施例に係るＲＣ遅延回路を示している。
【０１０８】
図１０のＲＣ遅延回路は、図７に示した第３実施例のＲＣ遅延回路と比べて、遅延回路が異なる。
【０１０９】
即ち、図１０に示すＲＣ遅延回路は、集積回路内において、少なくとも２個  （本例では２個）の遅延回路１００が奇数段（本例では１段）のＣＭＯＳインバータ回路７３を介して直列に接続されてなる単位遅延回路が少なくとも１組（本例では１組）設けられている。
【０１１０】
この遅延回路１００は、ＰＭＯＳトランジスタＴＰとＮＭＯＳトランジスタＴＮのドレイン相互間に２個の抵抗素子Ｒ１、Ｒ２が挿入され、ゲート相互が接続された変形ＣＭＯＳインバータＩＶ１ｃと、前記２個の抵抗素子Ｒ１、Ｒ２の直列接続ノードと接地ノードとの間に接続されたＮＭＯＳキャパシタＣｎと、前記２個の抵抗素子Ｒ１、Ｒ２の直列接続ノードとＶＣＣノードとの間に接続されたＰＭＯＳキャパシタＣｐと、前記２個の抵抗素子Ｒ１、Ｒ２の直列接続ノードに入力ノードが接続された次段のＣＭＯＳインバータＩＶ２とからなる。
【０１１１】
この場合、前段の遅延回路１００において、変形ＣＭＯＳインバータＩＶ１ｃの１個の抵抗素子Ｒ２と前記ＮＭＯＳキャパシタＣｎにより第３のＲＣ回路が形成されている。つまり、上記第３のＲＣ回路の抵抗素子Ｒ２の一端側は前段の変形ＣＭＯＳインバータＩＶ１ｃのＮＭＯＳトランジスタＴＮのドレインに接続され、上記抵抗素子Ｒ１の他端側は次段のＣＭＯＳインバータＩＶ２のＰＭＯＳトランジスタ（図２５のＴＰ）のゲートに接続されている。
【０１１２】
また、後段の遅延回路１００において、変形ＣＭＯＳインバータＩＶ１ｃの１個の抵抗素子Ｒ１と前記ＰＭＯＳキャパシタＣｐにより第４のＲＣ回路が形成されている。つまり、上記第４のＲＣ回路の抵抗素子Ｒ１の一端側は前段の変形ＣＭＯＳインバータＩＶ１ｃのＰＭＯＳトランジスタＴＰのドレインに接続され、上記抵抗素子Ｒ１の他端側は次段のＣＭＯＳインバータＩＶ２のＮＭＯＳトランジスタ（図２５のＴＮ）のゲートに接続されている。
【０１１３】
図１１（ａ）、（ｂ）、（ｃ）は、図１０に示した第４実施例のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、入力電圧Ｖｉｎ１、出力電圧Ｖｏｕｔ１  のシミュレーション波形を示している。
【０１１４】
図１２（ａ）、（ｂ）、（ｃ）は、図１０に示した第４実施例のＲＣ遅延回路のＭＯＳトランジスタの閾値が、前記した（ａ）設計値の場合、前記した（ｂ）のようにばらついた場合、前記した（ｃ）のようにばらついた場合について、主要ノードの電圧Ｖｉｎ１、Ｖ５、Ｖ６、Ｖ７、Ｖ８、Ｖ９のシミュレーション波形を示している。ここで、ｔ３は入力電圧Ｖｉｎ１から中間ノードの電圧Ｖ６までの信号伝達時間、ｔ４は中間ノードの電圧Ｖ７から中間ノードの電圧Ｖ９までの信号伝達時間を示している。
【０１１５】
上記第４実施例に係るＲＣ遅延回路のシミュレーションの結果を、従来例４のＲＣ遅延回路のシミュレーションの結果と比較すると、従来例４のＲＣ遅延回路ではＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合に入出力波形（入出力特性）は大きく変動しているが、第４実施例のＲＣ遅延回路ではＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも図１１（ａ）、（ｂ）、（ｃ）に示すように入出力波形（入出力特性）は殆ど変化していない。
【０１１６】
また、上記第４実施例に係るＲＣ遅延回路は、前記第３実施例のＲＣ遅延回路と比べて、入力信号電圧が“Ｌ”レベルから“Ｈ”レベルに変化した場合と、入力信号電圧が“Ｈ”レベルから“Ｌ”レベルに変化した場合とで、ほぼ等しい遅延が得られ、かつ上記したようなＭＯＳトランジスタの閾値電圧のばらつきがあっても全体としての遅延時間はほぼ等しい。
【０１１７】
この理由を述べる。
【０１１８】
１）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少した場合。
【０１１９】
図１０中の前段の遅延回路１００のインバータＩＶ２の回路閾値が低下し、図１２（ｂ）に示すように信号伝達時間ｔ３の遅延が大きくなる。これに対して、図１０中の後段の遅延回路１００のインバータＩＶ２の回路閾値も低下し、図１２（ｂ）に示すように信号伝達時間ｔ４の遅延は小さくなる。この場合、上記信号伝達時間ｔ３、ｔ４の和は、閾値が設計値である場合とほぼ等しくなる。
【０１２０】
２）ＰＭＯＳトランジスタの閾値の絶対値が０．２Ｖ減少し、ＮＭＯＳトランジスタの閾値の絶対値が０．２Ｖ増加した場合。
【０１２１】
図１０中の前段の遅延回路１００のインバータＩＶ２の回路閾値が上昇し、図１２（ｃ）に示すように信号伝達時間ｔ３の遅延が小さくなる。これに対して、図１０中の後段の遅延回路１００のインバータＩＶ２の回路閾値も上昇し、図１２（ｃ）に示すように信号伝達時間ｔ４の遅延は大きくなる。この場合、上記信号伝達時間ｔ３、ｔ４の和は、閾値が設計値である場合とほぼ等しくなる。
【０１２２】
したがって、上記第４実施例のＲＣ遅延回路は、前記第１実施例のＲＣ遅延回路と同様に、回路に含まれるＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、２個の遅延回路の遅延時間の変化は打ち消し合うようになり、全体として遅延時間のばらつきを抑制することができる。
【０１２３】
しかも、上記第４実施例のＲＣ遅延回路は、前記第１実施例のＲＣ遅延回路と比べて、入力信号電圧が“Ｌ”レベルから“Ｈ”レベルに変化した場合と、入力信号電圧が“Ｈ”レベルから“Ｌ”レベルに変化した場合とで、ほぼ等しい遅延が選られ、かつ上記したようなＭＯＳトランジスタの閾値電圧のばらつきがあっても全体としての遅延時間はほぼ等しい。
【０１２４】
なお、上記第４実施例のＲＣ遅延回路においても、前述した第１実施例のＲＣ遅延回路と同様に、種々の変形実施、適切な定数設定を行うことが可能である。この場合、各段の遅延回路１００において、抵抗素子Ｒ１の抵抗値と抵抗素子Ｒ２の抵抗値とが略等しく、キャパシタＣｎの容量値とキャパシタＣｐの容量値とが略等しく、前段の遅延回路１００と後段の遅延回路１００との間で抵抗素子Ｒ１の抵抗値、抵抗素子Ｒ２の抵抗値、キャパシタＣｎの容量値、キャパシタＣｐの容量値がそれぞれ略等しいように設定することが、設計の簡略化の観点から特に望ましい。
【０１２５】
【発明の効果】
上述したように本発明のＲＣ遅延回路によれば、回路に含まれるＰＭＯＳトランジスタの閾値の絶対値とＮＭＯＳトランジスタの閾値の絶対値とが互いに逆方向にばらついた場合でも、遅延時間のばらつきを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＲＣ遅延回路を示す回路図。
【図２】図１のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる入出力電圧の波形を示す図。
【図３】図１のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
【図４】本発明の第２実施例に係るＲＣ遅延回路を示す回路図。
【図５】図４のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる入出力電圧の波形を示す図。
【図６】図４のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
【図７】本発明の第３実施例に係るＲＣ遅延回路を示す回路図。
【図８】図７のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる入出力電圧の波形を示す図。
【図９】図７のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
【図１０】本発明の第４実施例に係るＲＣ遅延回路を示す回路図。
【図１１】図１０のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる入出力電圧の波形を示す図。
【図１２】図１０のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
【図１３】従来例１のＲＣ遅延回路を示す回路図。
【図１４】図１３のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる入出力電圧の波形を示す図。
【図１５】図１３のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
【図１６】従来例２のＲＣ遅延回路を示す回路図。
【図１７】図１６のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる入出力電圧の波形を示す図。
【図１８】図１６のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
【図１９】従来例３のＲＣ遅延回路を示す回路図。
【図２０】図１９のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる入出力電圧の波形を示す図。
【図２１】図１９のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
【図２２】従来例４のＲＣ遅延回路を示す回路図。
【図２３】図２２のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる入出力電圧の波形を示す図。
【図２４】図２２のＲＣ遅延回路においてＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値が設計値の場合および互いに逆方向にばらついた２通りの場合のシミュレーションによる主要ノードの電圧の波形を示す図。
【図２５】従来例および実施例で使用されるＣＭＯＳインバータの一例を示す回路図。
【符号の説明】
１１…第１の遅延回路、
１１０…第１のＲＣ回路、
１２…第２の遅延回路、
１２０…第２のＲＣ回路、
１３、ＩＶ１、ＩＶ２…インバータ回路、
Ｒ…抵抗素子、
Ｃｎ…ＮＭＯＳキャパシタ、
Ｃｐ…ＰＭＯＳキャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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