(57)【特許請求の範囲】
【請求項１】
第１電源電位の導体が、該電源電位側への逆流防止用スイッチ素子を介して第１キャパシタの一端に接続され、該第１キャパシタの他端が第２キャパシタの一端に接続され、該第１キャパシタの一端から昇圧された電位が出力されるブースト回路において、
第１制御信号のアクティブ化に応答して該第１キャパシタの該他端と該第１電源電位より低い第１基準電位の導体との間を導通させ、第２制御信号のアクティブ化に応答して該第１キャパシタの該他端と該第１基準電位より高い第２電源電位の導体との間を導通させる中点電位制御回路と、
該第１制御信号のアクティブ化に応答して、該第２キャパシタの他端を該第１基準電位より高い第３電源電位の導体と導通させ、該第１制御信号のインアクティブ化に応答して、該第１キャパシタの該他端をフローティング状態にした後に該第２キャパシタの該他端を該第３電源電位より低い第２基準電位の導体と導通させる端点電位制御回路と、
を有し、該第１制御信号がインアクティブ化された後に該第２制御信号がアクティブ化され、
該第２キャパシタはＰＭＯＳキャパシタであり、該第２制御信号がアクティブ化されることにより該ＰＭＯＳキャパシタの容量は該第２制御信号がアクティブ化される前よりも小さくなる
ことを特徴とするブースト回路。
【請求項２】
上記第１、第２及び第３電源電位は同一であり、上記第１及び第２基準電位は同一であることを特徴とする請求項１記載のブースト回路。
【請求項３】
上記第１キャパシタはＮＭＯＳキャパシタであることを特徴とする請求項１又は２記載のブースト回路。
【請求項４】
上記中点電位制御回路は、
上記第１キャパシタの上記他端と上記電源電位との間に接続され、上記第２制御信号で制御される第１スイッチ素子と、
該第１キャパシタの該他端と上記第１基準電位の導体との間に直列接続された、該第１キャパシタの該他端側へ電流が流れるのを阻止する為の逆流防止用スイッチ素子、及び、上記第１制御信号で制御される第２スイッチ素子と、
を有することを特徴とする請求項１乃至３のいずれか１つに記載のブースト回路。
【請求項５】
上記第１スイッチ素子はＰＭＯＳトランジスタであり、上記第２スイッチ素子はＮＭＯＳトランジスタであることを特徴とする請求項４記載のブースト回路。
【請求項６】
上記端点電位制御回路は、インバータが偶数段縦続接続された回路であることを特徴とする請求項１乃至５のいずれか１つに記載のブースト回路。
【請求項７】
上記第１制御信号及び上記第２制御信号を生成する制御信号生成回路をさらに有することを特徴とする請求項１記載のブースト回路。
【請求項８】
請求項１乃至７のいずれか１つに記載のブースト回路を備えていることを特徴とする半導体装置。
【請求項９】
上記第１キャパシタの上記一端がスイッチ素子を介してワード線に接続され、該スイッチ素子がアドレスデコーダの出力に基づいてオン／オフ制御されるメモリを備えていることを特徴とする請求項８記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ブースト回路及びこれを用いた半導体装置に関する。
【０００２】
【従来の技術】
メモリセルの転送ゲートとしてＮＭＯＳトランジスタを用いた半導体メモリでは、長いワード線にゲート電極が接続されたこのＮＭＯＳトランジスタを高速にオンにし且つその抵抗による電圧降下を補うために、ワード線電位ＶＯＵＴをＶＣＣより高くする必要がある。例えば、電源電圧ＶＣＣが２Ｖの場合、電位ＶＯＵＴは４Ｖにされる。この電位ＶＯＵＴを生成するために、図８に示すようなブースト回路１０が用いられている。
【０００３】
この回路では、電位ＶＣＣの配線がダイオード１１を介して配線１２に接続され、配線１２から電位ＶＯＵＴが取り出される。電源電圧ＶＣＣが３Ｖ以上の場合には、１回のポンプアップ動作で電位ＶＯＵＴを所望の値にすることが容易にできるが、電源電圧ＶＣＣが２Ｖ以下の場合には、１回のポンプアップ動作では所望の電位ＶＯＵＴを得ることができず、２回以上のポンプアップ動作が必要になる。そこで、配線１２にポンプアップ用ＮＭＯＳキャパシタ１３及び１４が直列に接続されている。インバータ１５がＮＭＯＳトランジスタ１６を介して、ＮＭＯＳキャパシタ１３と１４との間の電位ＶＭのノードに接続され、インバータ１５に制御信号*ＢＩＮが供給される。ここに＊は、信号が低レベルでアクティブになることを示している。反転遅延回路１７を構成する直列接続されたインバータ１７Ａ〜１７Ｃの出力端が、ＮＭＯＳキャパシタ１４の一端（電位ＶＥ）に接続され、インバータ１７Ａの入力端に制御信号*ＢＩＮが供給される。
【０００４】
図９は、図８の回路の動作を示すタイムチャートである。
初期状態では、制御信号*ＢＩＮが高レベルであり、インバータ１５の出力が低レベル、ＮＭＯＳトランジスタ１６がオン、インバータ１７Ｃの出力が低レベルになって、電位ＶＭ及びＶＥが０Ｖになっている。この状態では、ＮＭＯＳキャパシタ１３にＶＣＣが印加されている。
【０００５】
制御信号*ＢＩＮが低レベルに遷移すると、インバータ１５の出力が高レベルになり、インバータ１５からＮＭＯＳトランジスタ１６へ電流が流れて電位ＶＭが上昇し、ＶＭ＝ＶＣＣ−Ｖthとなると、ＮＭＯＳトランジスタ１６がオフになる。電位ＶＭの上昇に追従して、電位ＶＯＵＴが上昇する。ＮＭＯＳトランジスタ１６がオフになって電位ＶＭのノードがフローティング状態になった後に、インバータ１７Ｃの出力が高レベルに遷移して、電位ＶＥがＶＣＣまで上昇する。これに追従して、電位ＶＭ及びＶＯＵＴが上昇する。
【０００６】
特開昭５８−８１３２５号公報には、上記と同じ原理の類似回路が開示されている。
【０００７】
【発明が解決しようとする課題】
しかし、電位ＶＭがＶＣＣ−Ｖthに付づく程ＮＭＯＳトランジスタ１６のオン抵抗が大きくなるために、インバータ１５の出力が高レベルに遷移してからＮＭＯＳトランジスタ１６がオフになるまでの時間が比較的長い。ＮＭＯＳトランジスタ１６のオフを待って電位ＶＥを上昇させる必要があるので、２段階の昇圧による電位ＶＯＵＴの立ち上がり時間が長くなる。ＶＯＵＴの立ち上がり時間は、例えば２０ｎｓである。このため、メモリアクセスの高速化が妨げられる。
【０００８】
本発明の目的は、このような問題点に鑑み、より高速に昇圧することが可能なブースト回路及びこれを用いた半導体装置を提供することにある。
【０００９】
【課題を解決するための手段及びその作用効果】
本発明の第１態様では、第１電源電位の導体が、該電源電位側への逆流防止用スイッチ素子を介して第１キャパシタの一端に接続され、該第１キャパシタの他端が第２キャパシタの一端に接続され、該第１キャパシタの一端から昇圧された電位が出力されるブースト回路において、
第１制御信号のアクティブ化に応答して該第１キャパシタの該他端と該第１電源電位より低い第１基準電位の導体との間を導通させ、第２制御信号のアクティブ化に応答して該第１キャパシタの該他端と該第１基準電位より高い第２電源電位の導体との間を導通させる中点電位制御回路と、
該第１制御信号のアクティブ化に応答して、該第２キャパシタの他端を該第１基準電位より高い第３電源電位の導体と導通させ、該第１制御信号のインアクティブ化に応答して、該第１キャパシタの該他端をフローティング状態にした後に該第２キャパシタの該他端を該第３電源電位より低い第２基準電位の導体と導通させる端点電位制御回路とを有し、
該第１制御信号がインアクティブ化された後に該第２制御信号がアクティブ化される。
【００１０】
（Ａ）初期状態では、第１制御信号がアクティブ、第２制御信号がインアクティブになっていて、第１キャパシタの該他端の電位（ＶＭ）が第１基準電位、第２キャパシタの該他端の電位（ＶＥ）が第３電源電位になっている。このときの第１キャパシタの端子間電圧をＶＣ１、第１キャパシタの該一端の電位をＶＣＣ０とする。
【００１１】
（Ｂ）この状態から、第１制御信号がインアクティブ化されて、第１キャパシタの他端がフローティング状態になり、次に第２キャパシタの他端が第２基準電位に低下し、これに追従して、第１キャパシタの他端の電位がα・ＶＣ１だけ低下してＶＣＣ０−ＶＣ１−α・ＶＣ１となり、第１キャパシタの端子間電圧がこの低下分だけ上昇して、（１＋α）ＶＣ１になる。
【００１２】
従来では電流を流して第１キャパシタの該他端の電位（ＶＭ）を上昇させた後に該他端をフローティング状態にしていたのに対し、本発明では該他端を直ちにフローティング状態にした後に第２キャパシタの該他端の電位（ＶＥ）を下降させるので、この変化が高速になる。
（Ｃ）次に、２制御信号がアクティブ化されて、第１キャパシタの他端の電位（ＶＭ）が略第２電源電位ＶＣＣ２まで上昇し、すなわち略ＶＣＣ２−（ＶＣＣ０−ＶＣ１−α・ＶＣ１）だけ上昇し、これに追従して、第１キャパシタの一端の電位（ＶＯＵＴ）が略ＶＣＣ０＋ＶＣＣ２−（ＶＣＣ０−ＶＣ１−α・ＶＣ１）＝ＶＣＣ２＋（１＋α）ＶＣ１まで上昇する。
【００１３】
すなわち、第１キャパシタの該一端の電位（ＶＯＵＴ）の１回の昇圧動作において、上記低下分の電圧も加算されるので、従来２回に分けて行われた昇圧動作が一時に行われ、動作が高速になる。
本発明の第２態様のブースト回路では、上記第１態様において、上記第１、第２及び第３電源電位は同一であり、上記第１及び第２基準電位は同一である。
【００１４】
このブースト回路によれば、構成が簡単になる。
本発明の第３態様のブースト回路では、上記第１又は２態様において、上記第２キャパシタはＰＭＯＳキャパシタである。
このブースト回路によれば、上記（Ｃ）の動作において、ＰＭＯＳキャパシタの容量が小さくなるので、負荷が小さくなり、ＰＭＯＳキャパシタの代わりに通常のキャパシタを用いた場合よりも第１キャパシタの両端の電位（ＶＭ及びＶＯＵＴ）の立ち上がりが高速になる。
【００１５】
本発明の第４態様のブースト回路では、上記第３態様において、上記第１キャパシタはＮＭＯＳキャパシタである。
本発明の第５態様のブースト回路では、上記第１〜４態様のいずれかにおいて、上記中点電位制御回路は、
上記第１キャパシタの上記他端と上記電源電位との間に接続され、上記第２制御信号で制御される第１スイッチ素子と、
該第１キャパシタの該他端と上記第１基準電位の導体との間に直列接続された、該第１キャパシタの該他端側へ電流が流れるのを阻止する為の逆流防止用スイッチ素子、及び、上記第１制御信号で制御される第２スイッチ素子とを有する。
【００１６】
本発明の第６態様のブースト回路では、上記第５態様において、上記第１スイッチ素子はＰＭＯＳトランジスタであり、上記第２スイッチ素子はＮＭＯＳトランジスタである。
本発明の第７態様のブースト回路では、上記第１〜６態様のいずれかにおいて、上記端点電位制御回路は、インバータが偶数段縦続接続された回路である。
【００１７】
本発明の第８態様のブースト回路では、上記第１態様において、上記第１制御信号及び上記第２制御信号を生成する制御信号生成回路をさらに有する。
本発明の第９態様の半導体装置では、上記第１〜８態様のいずれか１つのブースト回路を備えている。
本発明の第１０態様の半導体装置では、上記第９態様において、上記第１キャパシタの上記一端がスイッチ素子を介してワード線に接続され、該スイッチ素子がアドレスデコーダの出力に基づいてオン／オフ制御されるメモリを備えている。
【００１８】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施例を説明する。
図１において、半導体メモリ１は、電源電圧ＶＣＣを昇圧して電圧ＶＯＵＴを生成するブースト回路１０Ａを備え、選択されたワード線ＷＬに電位ＶＯＵＴを供給して、ワード線ＷＬに接続されている不図示のメモリセルの転送ゲートをオンにする。
【００１９】
ブースト回路１０Ａでは、電源電位ＶＣＣの配線が、逆流防止用ダイオード１１を介して配線１２に接続され、配線１２にポンプアップ用のＮＭＯＳキャパシタ１３及びＰＭＯＳキャパシタ１８が直列に接続されている。キャパシタ１３及び１８を用いた電位ＶＯＵＴのポンプアップは、中点電位制御回路２０及び端点電位制御回路３０により行われる。
【００２０】
中点電位制御回路２０は、制御信号ＡＩＮ及び*ＢＩＮに応答してキャパシタ１３と１８との間のノード電位ＶＭを制御するためのものであり、電源電位ＶＣＣの配線がＰＭＯＳトランジスタ２１を介して逆流防止用ダイオード２２のアノード及び電位ＶＭのノードに接続されている。ダイオード２２のカソードは、ＮＭＯＳトランジスタ２３を介してグランド線に接続されている。ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２３のゲートにはそれぞれ制御信号*ＢＩＮ及び制御信号ＡＩＮが供給される。
【００２１】
端点電位制御回路３０は、ＮＭＯＳトランジスタ２３のゲートとＰＭＯＳキャパシタ１８の一端（電位ＶＥ）との間に接続され、直列接続されたインバータ３１と３２とを備えている。インバータ３２は、電源電位ＶＣＣの配線とグランド線との間にＰＭＯＳトランジスタ３２１とＮＭＯＳトランジスタ３２２とが直列接続されている。
【００２２】
ブースト回路１０Ａ以外は、公知の構成であり、クロックφの立ち上がりで行アドレスレジスタ４０に保持された行アドレスＡＤは、行アドレスデコーダ４１及びアドレス遷移検出回路４２に供給される。制御信号生成回路４３は、アドレス遷移検出回路４２からのアドレス遷移検出信号ＡＴに応答して、昇圧のための制御信号ＡＩＮ及び*ＢＩＮを生成する。行アドレスデコーダ４１の出力線の１つがレベルシフト回路５０の入力端に接続され、回路５０の出力端がワードドライバ６０を介してワード線ＷＬに接続されている。
【００２３】
レベルシフト回路５０及びワードドライバ６０には、電源電位としてＶＯＵＴが供給される。レベルシフト回路５０は、クロス結合されたＰＭＯＳトランジスタ５１及び５２、トランジスタ５１及び５２にそれぞれ直列接続されたＮＭＯＳトランジスタ５３及び５４、並びに、トランジスタ５１と５２のゲート電極間に接続されたインバータ５５を備えている。ワードドライバ６０は、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタとが直列接続されたＣＭＯＳインバータである。
【００２４】
レベルシフト回路５０の入力が低レベルのときには、ＮＭＯＳトランジスタ５３及び５４がそれぞれオフ及びオンになって、トランジスタ５１及び５２がそれぞれオン及びオフ、トランジスタ６１及び６２がそれぞれオン及びオフになり、これによりワード線ＷＬが高レベルになる。逆にレベルシフト回路５０の入力が高レベルのときには、ＮＭＯＳトランジスタ５３及び５４がそれぞれオン及びオフになって、トランジスタ５１及び５２がそれぞれオフ及びオン、トランジスタ６１及び６２がそれぞれオフ及びオンになり、これによりワード線ＷＬが低レベルになる。
【００２５】
次に、上記の如く構成された本実施例の動作を、図３のタイムチャートを参照して説明する。
（Ａ）初期状態
初期状態では、アドレス遷移検出信号ＡＴが低レベルで、制御信号ＡＩＮ及び*ＢＩＮが高レベルになっている。これにより、ＰＭＯＳトランジスタ２１がオフ、ＮＭＯＳトランジスタ２３がオンになって、電位ＶＭが０Ｖになっている。また、インバータ３１の出力が低レベルでＰＭＯＳトランジスタ３２１及びＮＭＯＳトランジスタ３２２がそれぞれオン及びオフになって、電位ＶＥがＶＣＣになっている。図２（Ａ）は、このときのキャパシタ１３及び１８の状態を示している。ＮＭＯＳキャパシタ１３及びＰＭＯＳキャパシタ１８はソース・ドレイン間がオン状態になっている。キャパシタ１３及び１８の容量をそれぞれ容量Ｃ１及びＣ２とし、キャパシタ１３のＶＣＣ側の電極（ゲート電極）及びキャパシタ１８の電位ＶＥ側の電極（ソース・ドレイン間の電極）に蓄積されている電荷をそれぞれ電荷Ｑ１１及びＱ１２とすると、次式が成立する。
【００２６】
Ｑ１１＝Ｃ１・ＶＣＣ・・・（１）
Ｑ１２＝Ｃ２・ＶＣＣ・・・（２）
（Ｂ）端点電位ＶＥ降下
クロックφの立ち上がりに同期して行アドレスレジスタ４０の出力が変化すると、これがアドレス遷移検出回路４２で検出されて、信号ＡＴのパルスが生成される。アドレス遷移検出信号ＡＴの立ち上がりに応答して、制御信号ＡＩＮが低レベルに遷移する。これによりＮＭＯＳトランジスタ２３がオフになって、電位ＶＭのノードが直ちにフローティング状態になる。次にＰＭＯＳトランジスタ３２１がオフ、ＮＭＯＳトランジスタ３２２がオンになって、電位ＶＥが０Ｖまで降下し、これに追従して、電位ＶＭの電位が０Ｖから−α・ＶＣＣまで降下する。
【００２７】
従来では電流を流して電位ＶＭを上昇させた後に電位ＶＭのノードをフローティング状態にしていたのに対し、本実施形態では電位ＶＭのノードを直ちにフローティング状態にした後に電位ＶＥを下降させるので、従来よりも変化が高速になる。
電位ＶＭのノードとＮＭＯＳトランジスタ２３との間にはダイオード２２が接続されているので、電位ＶＭが負になってもグランド線から電位ＶＭのノードへは電流が流れず、電位ＶＭのノードのフローティング状態が維持される。電位ＶＭの低下により電位ＶＯＵＴがＶＣＣより低下すると、電源電位ＶＣＣの配線からダイオード１１を介して配線１２へ電流が流れるので、電位ＶＯＵＴはＶＣＣまで戻る。電荷Ｑ１１がＱ２１に変化し、電荷Ｑ１２がＱ２２に変化して電位ＶＭが安定したときの状態を、図２（Ｂ）に示す。このとき、次式が成立する。
【００２８】
Ｑ２１＝Ｃ１（１＋α）ＶＣＣ・・・（３）
Ｑ２２＝Ｃ２・α・ＶＣＣ    ・・・（４）
電位ＶＭのノードがフローティング状態であるので、−Ｑ１１−Ｑ１２＝−Ｑ２１−Ｑ２２が成立する。この条件と、上式（１）〜（４）とから、
α＝Ｃ２／（Ｃ１＋Ｃ２）・・・（５）
が得られる。
【００２９】
（Ｃ）昇圧
次に、アドレス遷移検出信号ＡＴの立ち下がりに応答して制御信号*ＢＩＮが低レベルに遷移し、ＰＭＯＳトランジスタ２１がオンになり、電位ＶＭが−α・ＶＣＣからＶＣＣの近くまで上昇する。この時、ＰＭＯＳキャパシタ１８のソース・ドレイン間がオフになって容量Ｃ２が小さくなるので、ＰＭＯＳトランジスタ２１のドレインに接続された負荷が小さくなり、ＰＭＯＳキャパシタ１８の代わりに通常のキャパシタを用いた場合よりも電位ＶＭの立ち上がりが高速になる。電位ＶＭの上昇に追従して電位ＶＯＵＴが約（１＋α）ＶＣＣ上昇し、ＶＯＵＴ≒ＶＣＣ（２＋α）となる。図２（Ｃ）は、この時の状態を示している。
【００３０】
次のアドレス遷移検出信号ＡＴのパルスが生成される前に初期状態に戻すために、制御信号ＡＩＮ及び*ＢＩＮが共に高レベルに復帰して、ＮＭＯＳトランジスタ２３がオン、ＰＭＯＳトランジスタ２１がオフになり、電位ＶＭがＶＣＣから０Ｖまで降下する。電位ＶＭの降下に追従して電位ＶＯＵＴがＶＣＣだけ降下するので、ＶＯＵＴ≒ＶＣＣ（１＋α）となる。行アドレスが変化してもワード線ＷＬが行アドレスデコーダ４１で選択されなければこのような処理の繰り返しにより電位ＶＯＵＴが上昇する。したがって、１回の昇圧動作で電位ＶＯＵＴが不充分であれば、半導体メモリ１に電源を投入した後、動作開始までの間において、信号ＡＴを模擬的に生成し、制御信号生成回路４３に供給することにより、電位ＶＯＵＴを所望の値にすることができる。
【００３１】
このような繰り返し処理における電位ＶＯＵＴの変化のシミュレーション結果を、図４に示す。このシミュレーションでは、Ｃ２／Ｃ１＝４／９、すなわちα≒０．３とし、ＶＣＣ＝２．０Ｖとした。図４中の波形６０及び６１を時間軸方向に拡大したものをそれぞれ図５及び図６に示す。図５中の波形を分離し、縦軸方向に圧縮したものを図７の（Ａ）〜（Ｆ）に示す。このシミュレーション結果は、電位ＶＯＵＴが従来よりも高速に昇圧することを示している。電位ＶＯＵＴの立ち上がり時間は条件により異なるが、負荷が接続されていない場合において例えば、従来の２０ｎｓ（図９参照）に対し本案では１０ｎｓ（図６参照）と短い。
【００３２】
なお、本発明には外にも種々の変形例が含まれる。
例えば、スイッチング素子としてのダイオード１１又は／及び２２の代わりにトランジスタスイッチを用い、逆流阻止が必要な期間のみこのスイッチをオフにする構成であってもよい。
ＰＭＯＳトランジスタ２１及び３２１並びにＮＭＯＳトランジスタ２３及び３２２のソース電位を図１のようにした場合、構成が最も簡単になるが、これらソース電位は電位ＶＯＵＴを昇圧可能なもの、すなわち請求項１記載の関係を満たすものであればよく、図１のものに限定されないことは勿論である。
【００３３】
また、キャパシタ１３及び１８は、ＭＯＳキャパシタに限定されない。
本発明のブースト回路は、ワード線駆動電圧以外の電源電圧生成回路として用いることができる。
【図面の簡単な説明】
【図１】本発明のブースト回路が適用された半導体メモリとこれに関係した回路を示す図である。
【図２】（Ａ）〜（Ｃ）は図１中のブースト回路の動作を示す状態図である。
【図３】図１中のブースト回路の動作を示すタイムチャートである。
【図４】図１中のブースト回路において、出力を開放状態にして繰り返し昇圧動作をしたときの電圧ＶＯＵＴのシミュレーション波形図である。
【図５】図４中の部分６０の、ブースト回路のシミュレーション信号波形図である。
【図６】図４中の部分６１の、ブースト回路のシミュレーション信号波形図である。
【図７】図６中の波形を分離し縦軸を圧縮したタイミングチャートである。
【図８】従来のブースト回路を示す図である。
【図９】図８の回路の動作を示すタイムチャートである。
【符号の説明】
１  半導体メモリ
１０Ａ  ブースト回路
１１、２２  ダイオード
１３  ＮＭＯＳキャパシタ
２３、３２２、５３、５４  ＮＭＯＳトランジスタ
１８  ＰＭＯＳキャパシタ
２０  中点電位制御回路
２１、５１、５２  ＰＭＯＳトランジスタ
３０  端点電位制御回路
４３  制御信号生成回路
ＡＩＮ、*ＢＩＮ  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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