(57)【特許請求の範囲】
【請求項１】
半導体ウエハ上に絶縁膜を形成した後、ホトリソグラフィ、エッチングを施すことによりコンタクトホールを形成する工程と、
前記コンタクトホールが形成された前記絶縁膜上に密着層を形成する工程と、
処理室内を酸素を含まない雰囲気下にして熱処理を行う工程と、
前記半導体ウエハの温度を前記密着層を形成する原子間の結合を切る程度のエネルギーに相当する温度以下にした後、前記半導体ウエハを前記処理室から取り出す工程と、
前記コンタクトホール内を埋め込むための埋め込み膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記熱処理は、窒素雰囲気中で行なわれるＲＴＡ（Rapid Thermal Annealing）であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記密着層は、チタン、チタンナイトライドあるいはそれらの積層膜からなるとともに、前記処理室から前記半導体ウエハを取り出す工程はおよそ８０℃以下で行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記処理室は、熱処理炉あるいはチャンバであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体ウエハに対して負のバイアスを印加し前記埋め込み膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
半導体ウエハ上に絶縁膜を形成した後、ホトリソグラフィ、エッチングを施すことによりコンタクトホールを形成する工程と、
前記コンタクトホールが形成された前記絶縁膜上に密着層を形成する工程と、
減圧した処理室内に前記半導体ウエハを搬入し不活性ガスによって昇温した後、前記密着層表面に形成された酸化物を除去する工程と、
前記コンタクトホール内を埋め込むための埋め込み膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記処理室内における昇温は、前記埋め込み膜の成膜温度より高い温度まで行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記密着層は、チタン、チタンナイトライドあるいはそれらの積層膜からなるとともに、前記密着層表面に対して前記埋め込み膜の成膜遅れ時間より長い時間６フッ化タングステンガスを吹きかけることにより、前記酸化物をエッチング除去することを特徴とする請求項６および７いずれか記載の半導体装置の製造方法。
【請求項９】
前記半導体ウエハに対して負のバイアスを印加し前記埋め込み膜を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
半導体ウエハ上に絶縁膜を形成した後、ホトリソグラフィ、エッチングを施すことによりコンタクトホールを形成する工程と、
前記コンタクトホールが形成された前記絶縁膜上にチタン、チタンナイトライドあるいはそれらの積層膜からなる密着層を形成する工程と、
減圧した処理室内に前記半導体ウエハを搬入し不活性ガスによって昇温した後、前記密着層表面に対して水素ガス、モノシランガスあるいはその混合ガスを圧力６０ｈｐａ〜４００ｈｐａで吹きかけることにより、前記密着層表面に形成された酸化物を還元する工程と、
前記コンタクトホール内を埋め込むための埋め込み膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体ウエハ上に絶縁膜を形成した後、ホトリソグラフィ、エッチングを施すことによりコンタクトホールを形成する工程と、
前記コンタクトホールが形成された前記絶縁膜上に密着層を形成する工程と、
減圧した処理室内に前記半導体ウエハを搬入し不活性ガスによって昇温した後、前記密着層表面に形成された酸化物を還元する工程と、
前記半導体ウエハに対して負のバイアスを印加し前記コンタクトホール内を埋め込むための埋め込み膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記密着層は、チタン、チタンナイトライドあるいはそれらの積層膜からなるとともに、前記密着層表面に対してプラズマ処理を施すことにより、前記酸化物を還元することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記プラズマ処理は、アンモニア（ＮＨ３）、水素（Ｈ２）、ホスフィン（ＰＨ３）、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、５フッ化ジボラン（Ｂ２ＨＦ５）のいずれかひとつ、あるいは、その組み合わせにより行うことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
半導体ウエハ上に絶縁膜を形成した後、ホトリソグラフィ、エッチングを施すことによりコンタクトホールを形成する工程と、
前記コンタクトホールが形成された前記絶縁膜上に密着層を形成する工程と、
熱処理および前記コンタクトホール内を埋め込むための埋め込み膜の形成を、前記半導体ウエハに対して負のバイアスを印加するとともに、外部からの酸素を遮断しかつ真空引きされた同一処理室内で行う工程とを有することを特徴とする半導体装置の製造方法。
【請求項１５】
半導体ウエハ上に絶縁膜を形成した後、ホトリソグラフィ、エッチングを施すことによりコンタクトホールを形成する工程と、
前記コンタクトホールが形成された前記絶縁膜上に密着層を形成する工程と、
前記密着層上に導電性薄膜を形成する工程と、
前記コンタクトホール内を埋め込むための埋め込み膜の形成する工程とを有し、
前記導電性薄膜と前記埋め込み膜を形成は、外部からの酸素を遮断しかつ真空引きされた同一処理室内で行うことを特徴とする半導体装置の製造方法。
【請求項１６】
半導体ウエハ上に絶縁膜を形成した後、ホトリソグラフィ、エッチングを施すことによりコンタクトホールを形成する工程と、
前記コンタクトホールが形成された前記絶縁膜上に密着層を形成する工程と、
前記密着層上に導電性薄膜を形成する工程と、
前記半導体ウエハに対しての負のバイアスを印加し前記コンタクトホール内を埋め込むための埋め込み膜の形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、コンタクトホール等の埋め込み技術に関するものである。
【０００２】
【従来の技術】
従来のコンタクトホール等の埋め込み技術は、ＩＣ基板１上に絶縁膜（例えば、ＳｉＯ2膜やＢＰＳＧ膜）を形成後、ホトリソグラフィ、エッチングによりコンタクトホールを形成し、その絶縁膜上にチタン（Ｔｉ）膜、チタンナイトライド（ＴｉＮ）膜およびそれらの積層膜等からなる密着層を成膜する。その後、化学気相成長法によるタングステン膜（ＣＶＤ−Ｗ膜）を成膜しコンタクトホールを埋め込む。 ＣＶＤ−Ｗ膜の成膜はその過程を分けると大きく２つに分けられる。第１ステップは、密着層上にタングステンの核形成を行うものであり、主に６フッ化タングステン（ＷＦ６）、モノシラン（ＳｉＨ４）、水素（Ｈ２）を主原料として成膜している。
【０００３】
第１ステップのシーケンスは、まず、減圧されたチャンバーに半導体ウエハを入れ、成膜温度まで昇温させる。次に原料ガスであるＷＦ６、ＳｉＨ４を導入し核形成と呼ばれるタングステンの薄膜を形成する。第２ステップはＳｉＨ４を遮断し、主にＷＦ６とＨ２を主原料として、ステップカバレージの良いＣＶＤ−Ｗ膜を成膜する。 ＣＶＤ−Ｗ膜によりコンタクトホールを埋め込んだ後、全面エッチバックにてコンタクトホール内のみにＣＶＤ−Ｗ膜を残すようにする。
【０００４】
近年では、、ＬＳＩ製造の低温化およびステップカバレージの向上に伴い、 ＣＶＤ−Ｗ膜の成膜においても低温条件にて成膜される必要性が高まっている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の低温条件によるＣＶＤ−Ｗ膜の成膜は、第１ステップである密着層上にタングステンの核形成を行う段階において、タングステンを主成分とするであろうと考えられる突起等の異常成長を発生させてしまうことがある。この異常成長の大きさはコンタクトホール径に近いサイズであり、密着層上から成長している。その為、第１ステップにおいてコンタクトホール上に異常成長が発生した場合、次のステップにおいて実際Ｗ膜を成膜するが、異常成長がコンタクトホールを塞いでしまい、成膜ガスがコンタクトホール内に入っていかず、コンタクトホールの埋め込み不良が発生する。第１ステップおける異常成長の発生の有無は、密着層の種類によって異なる。つまり、密着層の表面状態に大きく依存している。特に、その後の熱処理において密着層表面が酸化すると、 ＣＶＤ−Ｗ膜を成膜する際の第１ステップで、成膜ガスであるＷＦ６、ＳｉＨ４が密着層表面に吸着しない為に、成膜遅れ時間（Incubation Time）が長くなるとともに、異常成長が発生してしまう。
【０００６】
なお、Incubation Timeとは、第１ステップにおいて材料ガスをチャンバー内にフローするが、フローしてからある時間までウエハ上ではＣＶＤ−Ｗ膜が成膜されないといった成膜遅れ時間をいう。このIncubation Timeが長くなるとIncubation Time中に異常成長が発生し、異常成長がホールを塞いでしまい、ホールの埋め込み不良を引き起こすという問題を引き起こす。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体ウエハ上に絶縁膜を形成した後、ホトリソグラフィ、エッチングを施すことによりコンタクトホールを形成する工程と、コンタクトホールが形成された絶縁膜上に密着層を形成する工程と、処理室内を酸素を含まない雰囲気下にして熱処理を行う工程と、半導体ウエハの温度を前記密着層を形成する原子間の結合を切る程度のエネルギーに相当する温度以下にした後、半導体ウエハを処理室から取り出す工程と、コンタクトホール内を埋め込むための埋め込み膜を形成する工程とを有するものである。
【０００８】
【発明の実施の形態】
第１の実施形態
図１〜図３は、本発明の第１〜第６の実施形態を示す工程図である。ＩＣ基板１上に例えばＳｉＯ２膜やボロンリンシリケートガラス膜（ＢＰＳＧ膜）といった絶縁膜２を形成後、ホトリソグラフィ、エッチングによりコンタクトホール３を形成する。続いて全面にＴｉ、ＴｉＮおよびその積層膜からなる密着層４を成膜する。異常成長の発生は下地つまり、密着層４の表面５に大きく依存する。特に、密着層４を熱処理したことにより、密着層４が酸素と結合した場合、次工程であるＣＶＤ−Ｗ膜の成膜において異常成長が発生してしまう。
【０００９】
本願発明の発明者は、Ｔｉ、ＴｉＮおよびその積層膜からなる密着層４は酸素を含む雰囲気中でおよそ８０℃より高い熱を加えると容易に酸素と結合するということを見出した。これが図１０に示されている。図１０は、異常成長と半導体ウエハ温度との関係を示す説明図であり、縦軸に異常成長サイズ（ｎｍ）を、横軸に温度（℃）を表している。図１０から明らかなように、半導体ウエハ温度が８０℃以下であれば異常成長の発生が見られない。逆に、半導体ウエハ温度が８０℃より高くなればなる程、異常成長の発生が顕著である。すなわち、密着層４を形成する原子間の結合を切る程度のエネルギーに相当する温度とは、約８０℃であるということが理解できる。
【００１０】
したがって、本実施形態では、密着層４を熱処理する際および熱処理炉もしくはチャンバーからウエハを取り出す際に、酸素を含む雰囲気内で半導体ウエハ温度が８０℃より高くにならないようにする。通常、熱処理には酸素がアニール時に混入しないように行われる（例えば、窒素雰囲気中におけるＲＴＡ等）。その際、熱処理後に半導体ウエハ温度が８０℃より高い状態で酸素を含む雰囲気内に取り出されることを避ける。
【００１１】
その後、ＣＶＤ−Ｗ膜６を成膜しコンタクトホールを埋め込む。 ＣＶＤ−Ｗ膜６の成膜シーケンスについては、従来と同様である。 ＣＶＤ−Ｗ膜６によりコンタクトホール３を埋め込んだ後、全面エッチバックにてコンタクトホール３内のみにＣＶＤ−Ｗ膜６を残す。
【００１２】
以上のように、第１の実施形態によれば、密着層の熱処理を行う際、半導体ウエハ温度は酸素を含む雰囲気内で８０℃以下としたために、密着層表面が酸素と結合することを防ぐことができる。これにより、密着層表面が金属状態を維持することができる。したがって、異常成長の原因である密着層の酸化が起きず、 ＣＶＤ−Ｗ膜を成膜する際の異常成長を抑制し、異常成長に起因したコンタクトホールの埋め込み不良を低減することができる。
【００１３】
第２の実施形態
本実施形態では、 ＣＶＤ−Ｗ膜６成膜の第１ステップにおいては、減圧されたチャンバー内に半導体ウエハを入れ、不活性ガスにて昇温した後、ＷＦ６を半導体ウエハ表面に吹きかける。吹きかける時間は、成膜遅れ時間（Incubation Time）より長い時間行わなければならない。具体的には、成膜温度が４６０℃では５秒以上、低温になればそれ以上の時間が必要である。その後、原料ガスであるＨ２、ＳｉＨ４およびＷＦ６をフローする。第２ステップの成膜シーケンスは従来技術と同様である。 ＣＶＤ−Ｗ膜６によりコンタクトホール３を埋め込んだ後、全面エッチバックにてコンタクトホール３内のみにＣＶＤ−Ｗ膜６を残すようにする。
【００１４】
以上のように、第２の実施形態によれば、 ＣＶＤ−Ｗ膜の成膜を行う際、減圧されたチャンバー内に半導体ウエハを入れ、成膜温度まで昇温させた後、 ＷＦ６のみを半導体ウエハ表面に吹きかけることにより、密着層の最表面であるＴｉＮやＴｉ等の酸化物（例えば、ＴｉＯＮ、ＴｉＯＸ等）がＷＦ６により、エッチング除去される（ＷＦ６＋（ＴｉＯＮ、ＴｉＯＸ）→Ｗ＋ＴｉＯＦ２＋ＷＯＦ４）。
【００１５】
この結果、密着層表面はＴｉＮやＴｉの酸化物が除去され金属になり、 ＣＶＤ−Ｗ膜を成膜する際の異常成長を抑制し、異常成長に起因したコンタクトホールの埋め込み不良を低減することができる。
【００１６】
第３の実施形態
本実施形態では、 ＣＶＤ−Ｗ膜６成膜の第１のステップにおいては、減圧されたチャンバー内に半導体ウエハを入れ、不活性ガスにて昇温した後、原料ガスであるＨ２またはＳｉＨ４、あるいはその混合ガスを半導体ウエハ表面に吹きかける。従来技術では、第１ステップの圧力程度（数ｈｐａ）で行っていたが、本実施形態ではＨ２、ＳｉＨ４及びその混合ガスが半導体ウエハ表面の酸化を十分還元される圧力（例えば、６０ｈｐａ〜４００ｈｐａ程度）で半導体ウエハ表面に吹きかける。その後、原料ガスであるＨ２、ＳｉＨ４およびＷＦ６をフローする。第２ステップの成膜シーケンスは従来技術と同様である。 ＣＶＤ−Ｗ膜６によりコンタクトホール３を埋め込んだ後、全面エッチバックにてコンタクトホール３内のみにＣＶＤ−Ｗ膜６を残すようにする。
【００１７】
以上のように、第３の実施形態によれば、 ＣＶＤ−Ｗ膜の成膜を行う際、減圧されたチャンバー内に半導体ウエハを入れ、原料ガスであるＨ２またはＳｉＨ４、あるいはその混合ガスを半導体ウエハ表面の酸化を十分還元される圧力（例えば、６０ｈｐａ〜４００ｈｐａ程度）で半導体ウエハ表面に吹きかけることにより、密着層表面にあるＴｉＮやＴｉの酸化物（例えばＴｉＯＮ、ＴｉＯＸ等）が還元される。これにより、密着層表面はＴｉＮやＴｉ金属となる。
【００１８】
また、本実施形態は密着層表面の還元処理とＣＶＤ−Ｗ膜の成膜を同一チャンバー内において連続で行う。詳細には、外部からの酸素を遮断し、真空引きしている同一チャンバー内で連続処理する。この結果、密着層表面の再酸化を防ぐことができる。したがって、 ＣＶＤ−Ｗ膜を成膜する際の異常成長を抑制し、異常成長に起因したコンタクトホールの埋め込み不良を低減することができる。
【００１９】
第４の実施形態
異常成長はＣＶＤ−Ｗ膜６を成膜する第１ステップで生じており、成膜温度を高温にしていくことにより消失すると考えられる。そして、この場合の成膜温度は、第１ステップ中に流すＷＦ６流量に依存する。 従来、ＣＶＤ−Ｗ膜６の成膜を行う場合、第１ステップおよび第２ステップの成膜温度は一定であった。本実施形態では、第１ステップの成膜温度を第２ステップの成膜温度より高い温度で成膜を行う。他の成膜シーケンスは従来と同様である。
【００２０】
具体的には、減圧されたチャンバー内に半導体ウエハを入れ、第２ステップの成膜温度より高い温度まで昇温させる。次に原料ガスであるＨ２、ＳｉＨ４およびＷＦ６をフローする。第２ステップは従来の成膜温度まで温度を下げ、 ＳｉＨ４を遮断し、主にＷＦ６とＨ２を主原料として、ステップカバレージの良いＣＶＤ−Ｗ膜６を成膜する。続いて、ＣＶＤ−Ｗ膜６によりコンタクトホール３を埋め込んだ後、全面エッチバックにてコンタクトホール３内のみにＣＶＤ−Ｗ膜６を残す。
【００２１】
以上のように、第４の実施形態によれば、 ＣＶＤ−Ｗ膜の成膜を行う際、第１ステップの成膜温度を第２ステップの成膜温度より高い温度で行うことにより、第１ステップにおいてＷＦ６による密着層表面にあるＴｉＮやＴｉの酸化物（例えば、ＴｉＯＮ、ＴｉＯＸ等）のエッチング除去を活性化させることができる。そして、ＷＦ６によるエッチングの活性化により、密着層表面はＴｉＮやＴｉの酸化膜が除去され、 ＣＶＤ−Ｗ膜を成膜する際の異常成長を抑制し、異常成長に起因したコンタクトホールの埋め込み不良を低減することができる。
【００２２】
第５の実施形態
本実施形態においては、密着層４成膜後の熱処理と次の工程であるＣＶＤ−Ｗ膜６の成膜を、外部からの酸素を遮断し、真空引きした状態あるいは不活性ガスにてパージした状態を介して連続処理で行う。具体的には、熱処理後に半導体ウエハを外部からの酸素を遮断した環境下（例えば、ロードロックチャンバー）に取り出す。あるいは、真空状態から不活性ガスにてパージした状態である環境下に取り出す。その後、 ＣＶＤ−Ｗ膜６の成膜を外部からの酸素を遮断した状態を維持しながら行う。そして、従来と同様の成膜シーケンスによって成膜したＣＶＤ−Ｗ膜６によりコンタクトホール３を埋め込んだ後、全面エッチバックにてコンタクトホール３内のみにＣＶＤ−Ｗ膜６を残すようにする。
【００２３】
以上のように、第５の実施形態によれば、密着層の熱処理およびＣＶＤ−Ｗ膜の成膜を外部からの酸素を遮断し、真空状態あるいは不活性ガスにてパージした状態で行うことにより、 ＣＶＤ−Ｗ膜の成膜時に生じる異常成長の原因となっている、密着層表面の酸化（例えば、ＴｉＯＮ、ＴｉＯＸ等）を抑制することができる。
【００２４】
この結果、密着層表面の酸化を防止し、ＣＶＤ−Ｗ膜を成膜の際の異常成長を抑制し、異常成長に起因したコンタクトホールの埋め込み不良を低減することができる。
【００２５】
さらに、従来、密着層表面が熱処理後に酸化するのを防ぐため、半導体ウエハ温度を低温まで下げてからチャンバー外へ取り出していたため処理時間が多く必要であった。本実施形態では、半導体ウエハの搬送は真空中にて行うため、熱処理後の半導体ウエハ温度を下げることなく、 ＣＶＤ−Ｗ膜の成膜のためのチャンバーに入れることができるためスループットが大幅に向上する。
【００２６】
第６の実施形態
本実施形態においては、 ＣＶＤ−Ｗ膜６の成膜前に、密着層表面５に対してプラズマによる還元処理を行う。具体的には、アンモニア（ＮＨ３）、水素（Ｈ２）、ホスフィン（ＰＨ３）、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、５フッ化ジボラン（Ｂ２ＨＦ５）等を用いてプラスマ処理を行う。以降のＣＶＤ−Ｗ膜６の成膜およびコンタクトホール３を埋め込みは、他の実施形態と同様である。
【００２７】
以上のように、第６の実施形態によれば、 ＣＶＤ−Ｗ膜の成膜時に生じる異常成長の原因である、密着層（例えば、Ｔｉ、ＴｉＮおよびそ積層膜）の表面の酸化物（例えば、ＴｉＯＮ、ＴｉＯＸ等）をプラズマ処理（例えば、ＮＨ３、Ｈ２、ＰＨ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｂ２ＨＦ５を用いたプラズマ処理）することで還元する（この場合、密着層表面が金属ＴｉやＴｉＮになる）。したがって、 ＣＶＤ−Ｗ膜を成膜する際の密着層表面の酸化が原因で生ずる異常成長は抑制され、コンタクトホールの埋め込み不良を低減することができる。
【００２８】
第７の実施形態
図４〜図７は、本発明の第７の実施形態を示す工程図である。本実施形態では、密着層４成膜後または密着層４の熱処理後に、スパッタ蒸着やプラズマＣＶＤにより金属薄膜（例えば、Ｓｉ）７を密着層４上に成膜する。金属薄膜７を成膜後にＣＶＤ−Ｗ膜６の成膜を行うが、 ＣＶＤ−Ｗ膜６の成膜のシーケンスは従来と同様である。また、金属薄膜７の成膜およびＣＶＤ−Ｗ膜６の成膜は、外部からの酸素を遮断し真空引きした同一チャンバー内における連続処理にて行ってもよい。さらに、金属薄膜７の膜厚は、成膜ガスが吸着できる程度で十分である。以降のコンタクトホール３の埋め込みは、他の実施形態と同様である。
【００２９】
以上のように、第７の実施例によれば、密着層上に金属薄膜を成膜しておくことにより、 ＣＶＤ−Ｗ膜成膜の第１ステップにおいて、成膜ガスであるＷＦ６は密着層表面に成膜された金属薄膜および第１ステップにてチャンバー内にフローされるＳｉＨ４を用いることにより、タングステンの核形成を容易に行うことができる。これにより、密着層表面の酸化物（例えば、ＴｉＯＮ、ＴｉＯＸ等）によって成膜ガスが半導体ウエハに吸着されない為に生じていた成膜遅れ時間（Incubation Time）が短縮され、効率よくタングステンの核成長が行われる。したがって、ＣＶＤ−Ｗ膜を成膜する際の異常成長は抑制され、異常成長に起因したコンタクトホールの埋め込み不良を低減することができる。
【００３０】
第８の実施形態
図８は、本発明の第８の実施形態を示す説明図である。通常、ＣＶＤ−Ｗ膜の成膜は、半導体ウエハ１１をチャンバー内のサセプタ１２上に載せ、電気的に絶縁されたクランプリング１３により保持しながら成膜処理を施す。 ＣＶＤ−Ｗ膜成膜の第１ステップにおいて、減圧されたチャンバー内に半導体ウエハ１１を入れ、成膜温度まで昇温させる。次に原料ガスであるＷＦ６、ＳｉＨ４を導入し、タングステンの核形成と呼ばれるＣＶＤ−Ｗ薄膜を形成する。この時、タングステンの核は原料ガスであるＷＦ６、ＳｉＨ４の自由電子のやりとりによって形成されている。
【００３１】
つまり、ＳｉＨ４からＳｉが密着層表面に吸着しＷＦ６のＦに自由電子を供給することにより、 ＷＦ６がＷＦ５となりＳｉはＦで終端される。さらにＷＦ５に対してもＳｉから自由電子が供給されＷＦ４となる。これが繰り返されることにより、最終的にタングステンの核のみになる。言い換えると、２ＷＦ６＋３ＳｉＨ４→２Ｗ＋３ＳｉＦ４＋６Ｈ２なる化学反応により、タングステンの核形成が行なわれる。しかしながら、密着層の表面状態によっては、表面に吸着したＳｉととの間で自由電子の供給が十分に行なわれないことがある。例えば、密着層表面が酸化しているとＳｉは表面に吸着されない。この結果、成膜遅れ時間（Incubation Time）が長くなる。
【００３２】
本実施形態では、 ＣＶＤ−Ｗ膜成膜の第１ステップにおいて、クランプリング１３を介して半導体ウエハに対して負バイアス源１４より負バイアスを印加してＣＶＤ−Ｗ膜の成膜を開始する。他の成膜シーケンスは従来と同様である。さらに、第１ステップのみクランプリング１３を介して半導体ウエハ１１に対して負バイアスを印加することに加え、第２ステップにおいてもクランプリング１３を介して半導体ウエハ１１に対して負バイアスを印加することが有効であることは言うまでもない。
【００３３】
以上のように、第８の実施形態によれば、ＣＶＤ−Ｗ膜の成膜時に、クランプリングを介して半導体ウエハに対して負バイアスを印加することにより、半導体ウエハ表面に電子を十分補充することができる。この結果、密着層の表面状態に関係なく、ＷＦ６は電子を半導体ウエハ表面から十分受け取ることができ、効率良くＷＦＸ（Ｘ＝１〜５）を経てタングステンの核となることができる。したがって、成膜遅れ時間（Incubation Time）が短縮できる。
【００３４】
また、半導体ウエハ表面より電子を受け取ってできるＷＦＸ（Ｘ＝１〜５）は、 ＷＦ６に比べて密着層表面の酸化物をエッチング除去する作用が大きい。すなわち、密着層表面の酸化物を効率良く除去することができるため、成膜遅れ時間（Incubation Time）が短縮できる。
【００３５】
これにより、異常成長発生に寄与している成膜遅れ時間（Incubation Time）が短縮され、異常成長に起因したコンタクトホールの埋め込み不良を低減することができる。
【００３６】
第９の実施形態
図９は、本発明の第９の実施形態を示す説明図である。通常、成膜ガスはＳＵＳ等の配管２２を流れ、シャワーヘッド２３を介してチャンバー２１内に供給される。 ＣＶＤ−Ｗ膜成膜の第１ステップにおいて、供給される成膜ガスであるＨ２、ＳｉＨ４、ＷＦ６はそれぞれ独立した配管２２を通じて半導体ウエハ２４表面に供給される。半導体ウエハ２４表面において、成膜ガスであるＷＦ６は、ＳｉＨ４との自由電子のやりとりによりＷＦ６−Ｘ（Ｘ＝１〜５）となり、ついにはタングステンとなり核生成が行われる。
【００３７】
本実施形態においては、ストップバルブ２５から数センチ（５センチ程度）だけ、配管２２内壁にタングステンをコーティングした部分２６を通してＷＦ６を供給し、シャワーヘッド２３を介してチャンバー２１内に供給する。好適な例としては、配管２２内壁をタングステンでコーティングした部分２６はヒーター２７等によりヒーティングしておく。また、別の方法として図示しないタングステン製のフィルター（例えば、タングステンコルク、タングステン製の網、タングステンヒータでもよい）を配管２２内のストップバルブ２３直前に設けるようにしてもよい。タングステン製のフィルターを配管２２内に設けた場合、その箇所をヒーティングすることも有効である。
【００３８】
他の成膜ガスＨ２やＳｉＨ４は、従来と同様な方法でチャンバー２１内に供給される。その後の第２ステップにおいても、配管２２内壁にタングステンをコーティングした部分２６を通してＷＦ６を供給する、もしくは、上述したタングステン製のフィルターを設けた配管を通してＷＦ６を供給しても有効であることは言うまでもない。
【００３９】
以上のように、第９の実施形態によれば、内壁にタングステンをコーティングした配管を通してＷＦ６を半導体ウエハ表面に供給することにより、 ＷＦ６はタングステンがコーティングされた部分でＷＦ６−Ｘ（Ｘ＝１〜５）となりチャンバー内に供給される。この結果、半導体ウエハ表面において自由電子のやりとりが、ＷＦ６に比べ効率良く行えるため、短時間でタングステンの核成長が行える。したがって、成膜遅れ時間（Incubation Time）が短縮され、異常成長に起因したコンタクトホールの埋め込み不良を低減することができる。
【図面の簡単な説明】
【図１】  本発明の第１〜第６の実施の形態を示す工程図である。
【図２】本発明の第１〜第６の実施の形態を示す工程図である。
【図３】本発明の第１〜第６の実施の形態を示す工程図である。
【図４】本発明の第７の実施の形態を示す説明図である。
【図５】本発明の第７の実施の形態を示す説明図である。
【図６】本発明の第７の実施の形態を示す説明図である。
【図７】本発明の第７の実施の形態を示す説明図である。
【図８】本発明の第８の実施の形態を示す説明図である。
【図９】本発明の第９の実施の形態を示す説明図である。
【図１０】異常成長と温度の関係を示す説明図である。
【符号の説明】
３          コンタクトホール
４          密着層
６          ＣＶＤ−Ｗ膜
７          金属薄膜
１１          半導体ウエハ
１２          サセプタ
１３          クランプリング
１４          負バイアス源
【図１】
0003694433.tif 000002
【図２】
0003694433.tif 000003
【図３】
0003694433.tif 000004
【図４】
0003694433.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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