(57)【特許請求の範囲】
【請求項１】
データ信号に含まれる複数のデータであって、伝送のために可変長の時間を割り当てられる複数のデータと、予め定められた複数のタップ係数との乗算を行うことにより、前記データ信号を所望の帯域で濾波するディジタルフィルタであって、
前記複数のタップ係数のうち、前記データの伝送のための基準時間に実行することができる乗算の回数に相当する個数のタップ係数をそれぞれ記憶する第１の複数のタップ係数記憶回路と、
前記複数のタップ係数記憶回路に記憶された前記個数の前記タップ係数の一つを選択的にそれぞれ出力する第１の複数のタップ係数選択回路と、
前記データと、前記第１の複数のタップ係数選択回路によって出力される前記タップ係数との乗算をそれぞれ行う複数の乗算器と、
前記データの伝送のための時間が前記基準時間より長いときに、前記データの伝送のための時間の間に、前記データと前記個数のタップ係数との第１の乗算、及び第１の乗算から独立した乗算を、前記複数の乗算器に実行させる判断回路と、
前記複数の乗算器による乗算の結果を加算する加算器とを備えることを特徴とするディジタルフィルタ。
【請求項２】
請求項１記載のディジタルフィルタであって、
前記複数の乗算器は、前記第１の乗算から独立した乗算の結果として、”０”を生成することを特徴とするディジタルフィルタ。
【請求項３】
請求項２記載のディジタルフィルタであって、
前記第１の複数のタップ係数選択回路は、前記複数の乗算器へ、前記乗算の結果”０”を生成するために用いられる乗算値”０”をそれぞれ出力することを特徴とするディジタルフィルタ。
【請求項４】
データ信号に含まれる複数のデータであって、伝送のために可変長の時間を割り当てられる複数のデータと、予め定められた複数のタップ係数との乗算を行うことにより、該データ信号を所望の帯域で濾波するディジタルフィルタであって、
前記複数のタップ係数のうち、前記データの伝送のための基準時間に実行することができる乗算の回数に相当する個数のタップ係数をそれぞれ記憶する第１の複数のタップ係数記憶回路と、
前記複数のタップ係数記憶回路に記憶された前記個数の前記タップ係数の一つを選択的にそれぞれ出力する第１の複数のタップ係数選択回路と、
前記データと、前記第１の複数のタップ係数選択回路によって出力される前記タップ係数との乗算をそれぞれ行う複数の乗算器と、
前記データの伝送のための時間が前記基準時間より短いときに、前記データの伝送のための時間の間に、前記データと前記個数のタップ係数との第１の乗算の一部を実行させ、かつ、前記データに引き続く他のデータの伝送のための時間に、前記第１の乗算の残部を実行させる判断回路と、
前記複数の乗算器による乗算の結果を加算する加算器とを備えることを特徴とするディジタルフィルタ。
【請求項５】
請求項４記載のディジタルフィルタであって、
前記複数のタップ係数のうち少なくとも１つは、"０"であり、かつ、該"０"であるタップ係数以外のタップ係数は、前記所望の帯域で前記データ信号を濾波するように予め設定され、
前記判断回路は、前記データの伝送のための時間が前記基準時間より短いと判断したときに、前記複数の乗算器のうちいずれか一つの乗算器に、前記他のデータの伝送のための時間であって、前記他のデータと前記タップ係数"０"との乗算を行うべき時間に、前記第１の乗算の残部を実行させることを特徴とするディジタルフィルタ。
【請求項６】
請求項４記載のディジタルフィルタであって、
前記データを一時的に記憶する第１のデータ記憶回路と、
前記第１のデータ記憶回路が前記データを記憶する時間より長い時間、前記データを一時的に記憶する第２のデータ記憶回路を更に備え、
前記判断回路は、前記データの伝送のための時間が前記基準時間より短いと判断したときに、前記一つの乗算器に、前記データの伝送のための時間に、前記第１のデータ記憶回路に記憶された前記データを用いて前記第１の乗算の一部を実行させ、かつ、前記他のデータの伝送のための時間に、前記第２のデータ記憶回路に記憶された前記データを用いて前記第１の乗算の残部を実行させることを特徴とするディジタルフィルタ。
【請求項７】
請求項６記載のディジタルフィルタであって、
前記判断回路は、前記データの伝送のための時間が前記基準時間より短いと判断したときに、前記第２のデータ記憶回路に前記データを記憶させることを特徴とするディジタルフィルタ。
【請求項８】
請求項７記載のディジタルフィルタであって、
前記第１の乗算の残部のために用いられるタップ係数を記憶する第２のタップ係数記憶回路と、
前記第２のタップ係数記憶回路に記憶されたタップ係数のひとつを選択的に出力する第２のタップ係数選択回路とを更に備え、
前記判断回路は、前記データの伝送のための時間が前記基準時間より短いときに、前記一つの乗算器に、前記第２のデータ記憶回路に記憶された前記データと、前記第２のタップ係数選択回路によって出力されるタップ係数との乗算を実行させることを特徴とするディジタルフィルタ。
【請求項９】
請求項８記載のディジタルフィルタであって、
前記第１のデータ記憶回路に記憶された前記データと、前記第２のデータ記憶回路に記憶された前記データとのいずれかを選択的に前記乗算器へ出力する第３のデータ選択回路と、
前記第１のタップ係数記憶回路に記憶されたタップ係数と、前記第２のタップ係数記憶回路に記憶されたタップ係数とのいずれかを選択的に乗算器へ出力する第３のタップ係数選択回路とを更に備え、
前記判断回路は、前記データの伝送のための時間が前記基準時間より短いときに、
前記データの伝送のための時間に、前記第３のデータ選択回路に、前記第１のデータ記憶回路に記憶された前記データを選択させ、かつ、前記第３のタップ係数選択回路に、前記第１のタップ係数記憶回路に記憶されたタップ係数を選択させ、
前記他のデータのための伝送のための時間に、前記第３のデータ選択回路に、前記第２のデータ記憶回路に記憶された前記データを選択させ、かつ、前記第３のタップ係数選択回路に、前記第２のタップ係数記憶回路に記憶されたタップ係数を選択させることを特徴とするディジタルフィルタ。
【請求項１０】
請求項４記載のディジタルフィルタであって、
前記判断回路は、前記データの伝送のための時間が前記基準時間より長いときに、前記データの伝送のための時間の間に、前記データと前記個数のタップ係数との第１の乗算、及び第１の乗算から独立した乗算を、前記複数の乗算器に実行させることを特徴とするディジタルフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル・フィルタに関し、特に、ＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）型ディジタルフィルタに関する。
【０００２】
【従来の技術】
昨今、携帯電話を始めとする移動局を含む移動体通信システムでは、移動局の大きさをより小型にするべく、アナログ・フィルタに代わって、ディジタル・フィルタが広く使われている。ディジタル・フィルタの１つに、ＦＩＲ型ディジタル・フィルタがある。
【０００３】
図１は、移動局に設けられる従来のＦＩＲ型ディジタル・フィルタの構成を示す。移動局に設けられる送信用のＦＩＲ型ディジタル・フィルタ（以下、「送信ＦＩＲフィルタ」という。）は、基地局（図示せず）へ送出すべき送信データを濾波する。より具体的には、図１に示されるように、送信データＴＸ＿ＩＮ、送信データＴＸ＿ＩＮ中の各データの長さを表す伝送レート信号ＦＲＡＭＥ、及び送信データＴＸ＿ＩＮのサンプリング・クロックであるクロックＣＬＫを受け取り、伝送レート信号ＦＲＡＭＥ、及びクロックＣＬＫに基づいて送信データＴＸ＿ＩＮを濾波した後に、濾波された送信データを濾波出力ＦＩＬ＿ＯＵＴとして出力する。以下の説明では、送信データＴＸ＿ＩＮの各データの長さは、原則として、クロックＣＬＫの４クロック分であると仮定する。
【０００４】
濾波を行うべく、送信ＦＩＲフィルタは、送信データ・シフト・レジスタ１００−１〜１００−３、乗算器２００−１〜２００−３、加算器３００、タップ係数選択回路４００−１〜４００−３、タップ係数記憶回路５００−１〜５００−３、及びタップ係数選択信号生成回路６００を備えており、全体として、同一な構成を有する、縦続する３つの回路ブロックに分けられる。例えば、初段の回路ブロックでは、送信データ・シフト・レジスタ１００−１は、入力された送信データＴＸ＿ＩＮを、伝送レート信号ＦＲＡＭＥに基づき、データの長さに相当する時間だけシフトし、シフトした後の送信データＴＸ＿ＩＮを後段の送信データ・シフト・レジスタ１００−２及び乗算器２００−１へ出力する。タップ係数記憶回路５００−１は、所望の濾波を実現するために必要なタップ係数Ｔ１〜１２のうち、Ｔ１〜Ｔ４の４個のタップ係数を記憶する。タップ係数の個数４は、クロックＣＬＫの周波数が送信データＴＸ＿ＩＮの周波数の４倍であることに対応する。言い換えれば、各データは、４回の乗算を施されることを意味する。
【０００５】
タップ係数選択回路４００−１は、タップ係数記憶回路５００−１に記憶されているタップ係数Ｔ１〜Ｔ４を、タップ係数選択信号生成回路６００から与えられる選択信号に基づいて乗算器２００−１へ供給する。タップ係数選択信号生成回路６００は、このような選択信号を、クロックＣＬＫに同期してタップ係数選択回路４００−１へ出力する。乗算器２００−１は、送信データ・シフトレジスタ１００−１からシフトを施された送信データＴＸ＿ＩＮを受け取るとともに、タップ係数選択回路４００−１から４個のタップ係数Ｔ１〜Ｔ４を次々に受け取る。乗算器２００−１は、受け取った１送信データＴＸ＿ＩＮと４個のタップ係数Ｔ１〜Ｔ４とを乗算し、乗算の結果を加算器３００へ供給する。加算器３００は、各乗算器２００−１からだけでなく、他の乗算器２００−２、２００−３からも乗算された結果を受け取り、それらの結果を加算した後、加算の結果を濾波出力ＦＩＬ＿ＯＵＴとして出力する。
【０００６】
図２は、図１のＦＩＲ型ディジタル・フィルタに入力される信号を示す。送信データ（通常）ＴＸ＿ＩＮとして図示されるように、４クロック分の長さを有するデータＤ１、Ｄ２、及びＤ３が送信ＦＩＲフィルタへ入力すると、データＤ１とタップ係数Ｔ１〜Ｔ４のそれぞれとの乗算、データＤ２とタップ係数Ｔ１〜Ｔ４のそれぞれとの乗算、及び、データＤ３とタップ係数Ｔ１〜Ｔ４のそれぞれとの乗算が、乗算器２００−１によって行われる。同様にして、データＤ１、Ｄ２、Ｄ３とタップ係数Ｔ５〜８、Ｔ９〜Ｔ１２のそれぞれとの乗算が乗算器２００−２、２００−３によって行われる。このようにして得られた乗算の結果は、加算器３００によって加算された後に、濾波出力ＦＩＬ＿ＯＵＴとして出力される。
【０００７】
ところで、移動局は、複数の移動局を監視・制御する基地局との間で通信を行う必要がある。一般に、移動局は、移動しながら通信を行うことから、移動局と基地局との間の伝播路の状況は時々刻々と変化する。この変化によって、移動局と基地局との間の同期にずれが生じることがある。そこで、このずれを低減するべく、移動局は、基地局からの指示に基づいて、あるいは基地局からデータを受信するタイミングのずれを検出することによって、基地局へ送出するデータの長さを調整する。より具体的には、図２の送信データ（周期伸び）ＴＸ＿ＩＮに示されるように、移動局は、本来であれば４クロック分の長さを有するはずのデータの長さを、５クロック分に伸ばしたり、あるいは、図３の送信データ（周期縮み）ＴＸ＿ＩＮに示されるように、３クロック分に縮めたりする。これにより、伝播路の状況の変化に拘わらず、移動局と基地局との間の同期を保つことができる。
【０００８】
【発明が解決しようとする課題】
図３は、送信ＦＩＲフィルタの濾波出力ＦＩＬ＿ＯＵＴを示す。図１に示される従来の送信ＦＩＲフィルタは、長さが４クロック分であるデータの濾波に適することから、図３（Ａ）に示されるように、４クロック分に相当するデータの濾波出力ＦＩＬ＿ＯＵＴは、占有帯域を鋭く制限された、矩形状のスペクトラムになる。
しかしながら、図２の送信データ（周期伸び）ＴＸ＿ＩＮとして示された、５クロック分のデータや送信データ（周期縮み）ＴＸ＿ＩＮとして示された、３クロック分のデータの濾波には適さないことから、両者のデータを濾波すると、濾波出力ＦＩＬ＿ＯＵＴのスペクトラムは、図３（Ｂ）、（Ｃ）に示されるように、占有帯域を鈍く制限されるという問題があった。
【０００９】
図４は、他の従来の送信ＦＩＲフィルタの構成を示し、また、図５は、その送信ＦＩＲフィルタの濾波出力ＦＩＬ＿ＯＵＴを示す。図４に示されるように、送信ＦＩＲフィルタは、送信データＴＸ＿ＩＮをインパルス化するインパルス変換回路８００、タップ係数の個数と同じ個数の送信データ・シフト・レジスタ９００−１〜９００−１２、乗算器１０００−１〜１０００−１２、加算器１１００を備える。インパルス変換回路８００は、伝送レート信号ＦＲＡＭＥに基づいて、送信データＴＸ＿ＩＮを整形する。この整形は、実質的に、図１の従来の送信ＦＩＲフィルタが３つの回路ブロックに分かれていることに相当する。
【００１０】
インパルス変換回路８００は、データの長さが４クロック分に相当するときには、データを”ｄ”、”０”、”０”、”０”（但し、ｄはデータとして有効な情報を表す）のように整形し、データの長さが５クロック分（周期伸び）に相当するときには、データを”ｄ”、”０”、”０”、”０”、”０”のように整形し、データの長さが３クロック分（周期縮み）に相当するときには、データを”ｄ”、”０”、”０”のように整形する。整形されたデータは、クロックＣＬＫに基づき送信データ・シフト・レジスタ９００−１〜９００−１２によってシフトされた後、それぞれのタップ係数Ｔ１〜Ｔ１２との乗算を施される。乗算の結果は、加算された後に、濾波出力ＦＩＬ＿ＯＵＴとして出力される。このような構成により、濾波出力ＦＩＬ＿ＯＵＴは、送信データ（周期伸び）ＴＸ＿ＩＮを入力されても、また送信データ（周期縮み）ＴＸ＿ＩＮを入力されても、図５（Ａ）、（Ｂ）に示されるように、帯域を鋭く制限されたスペクトラムになる。
【００１１】
しかし、この送信ＦＩＲフィルタは、回路規模が大きくなることから、小型化を要請される移動局には不向きである。従って、送信データ（周期伸び）ＴＸ＿ＩＮや送信データ（周期縮み）ＴＸ＿ＩＮを入力されても、図３（Ａ）に示すように鋭く帯域を制限された濾波出力ＦＩＬ＿ＯＵＴを与えることができ、かつ、回路の規模が小さい送信ＦＩＲフィルタが必要とされていた。
【００１２】
【課題を解決するための手段】
上述した課題を解決するために、本発明のディジタルフィルタは、データ信号に含まれる複数のデータであって、伝送のために可変長の時間を割り当てられる複数のデータと、予め定められた複数のタップ係数との乗算を行うことにより、前記データ信号を所望の帯域で濾波するディジタルフィルタであって、前記複数のタップ係数のうち、前記データの伝送のための基準時間に実行することができる乗算の回数に相当する個数のタップ係数をそれぞれ記憶する第１の複数のタップ係数記憶回路と、前記複数のタップ係数記憶回路に記憶された前記個数の前記タップ係数の一つを選択的にそれぞれ出力する第１の複数のタップ係数選択回路と、前記データと、前記第１の複数のタップ係数選択回路によって出力される前記タップ係数との乗算をそれぞれ行う複数の乗算器と、前記データの伝送のための時間が前記基準時間より長いときに、前記データの伝送のための時間の間に、前記データと前記個数のタップ係数との第１の乗算、及び第１の乗算から独立した乗算を、前記複数の乗算器に実行させる判断回路と、前記複数の乗算器による乗算の結果を加算する加算器とを備えることを特徴とする。
【００１３】
本発明の他のディジタルフィルタは、データ信号に含まれる複数のデータであって、伝送のために可変長の時間を割り当てられる複数のデータと、予め定められた複数のタップ係数との乗算を行うことにより、該データ信号を所望の帯域で濾波するディジタルフィルタであって、前記複数のタップ係数のうち、前記データの伝送のための基準時間に実行することができる乗算の回数に相当する個数のタップ係数をそれぞれ記憶する第１の複数のタップ係数記憶回路と、前記複数のタップ係数記憶回路に記憶された前記個数の前記タップ係数の一つを選択的にそれぞれ出力する第１の複数のタップ係数選択回路と、前記データと、前記第１の複数のタップ係数選択回路によって出力される前記タップ係数との乗算をそれぞれ行う複数の乗算器と、前記データの伝送のための時間が前記基準時間より短いときに、前記データの伝送のための時間の間に、前記データと前記個数のタップ係数との第１の乗算の一部を実行させ、かつ、前記データに引き続く他のデータの伝送のための時間に、前記第１の乗算の残部を実行させる判断回路と、前記複数の乗算器による乗算の結果を加算する加算器とを備えることを特徴とする。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１４】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１５】
実施の形態のＦＩＲフィルタについて図を参照しつつ説明する。
図６は、本実施の形態のＦＩＲフィルタの構成を示す。ＦＩＲフィルタは、従来のＦＩＲフィルタと同様に、送信データＴＸ＿ＩＮ、クロックＣＬＫ、伝送レート信号ＦＲＡＭＥを入力され、濾波出力ＦＩＬ＿ＯＵＴを供給する。送信データＴＸ＿ＩＮとして入力されるデータは、長さが４、５、３クロック分と可変長であることから、このＦＩＲフィルタは、長さに拘わらずデータを濾波することができる構成を備える。以下、理解を容易にするために、長さが５クロック分であるデータの濾波と、長さが３クロック分であるデータの濾波とに分けて説明するとともに、長さが４クロック分であるデータの濾波を並行して説明する。
【００１６】
＜５クロックのデータの濾波の説明＞
図７は、図６のＦＩＲフィルタのうち、長さが５クロック分であるデータを濾波する部分の構成を示す。図示されるように、送信データＴＸ＿ＩＮを濾波するべく、ＦＩＲフィルタは、３つの回路ブロックＢＬ１、ＢＬ２、及ＢＬ３、及び加算部ＡＤＤを備える。例えば、回路ブロックＢＬ１は、送信データ・シフト・レジスタ１−１、乗算器２−１、タップ係数選択回路３−１、タップ係数記憶回路４−１、タップ係数選択信号生成回路５−１、及びタイミング・シフト・レジスタ６ー１を有する。他の回路ブロックＢＬ２、ＢＬ３も同様な構成を有する。
【００１７】
クロックＣＬＫは、送信データＴＸ＿ＩＮに含まれる複数のデータの各々のサンプリング・クロックとして機能する。送信データＴＸ＿ＩＮ中の各データの長さは、原則として、クロックＣＬＫのクロック４個分に相当する。データが伝送されるための基準時間は、このクロック４個分と定義される。「伝送」とは、例えば、ＦＩＲフィルタが設けられる送信装置と、対向の受信装置との間での信号の伝送、送信装置内でのＦＩＲフィルタと他の回路の間で信号の伝送である。
【００１８】
この基準時間と対照的に、データの長さを長くする必要があるときには、その長さは、クロック５個分に相当し、一方、データの長さを短くする必要があるときには、その長さは、クロック３個分に相当する。この長さは、本ＦＩＲフィルタの前段にある回路（図示せず）によって決定される。伝送レート信号ＦＲＡＭＥは、送信データＴＸ＿ＩＮに含まれる各データ同士の境目を表す。言い換えれば、伝送レート信号ＦＲＡＭＥは、送信データＴＸ＿ＩＮ中の各データの長さを表す。
【００１９】
図８は、長さが４クロック分であるデータを濾波するときの回路ブロックＢＬ１の動作を示す。タイミング・シフト・レジスタ６−１は、クロックＣＬＫと伝送レート信号ＦＲＡＭＥを入力されると、入力されたデータの長さを表す同期信号ＳＹＮＣ１を生成し、この同期信号ＳＹＮＣ１を送信データ・シフト・レジスタ１−１、及びタップ係数選択信号生成回路５−１へ出力する。同期信号ＳＹＮＣ１を与えられると、タップ係数選択信号生成回路５−１は、クロックＣＬＫに基づいて、タップ係数のいずれを選択するかを表す信号ＳＥＬ１をタップ係数選択回路３−１へ出力する。信号ＳＥＬ１は、”ＳＥ１”、”ＳＥ２”、”ＳＥ３”、及び、”ＳＥ４”によって、それぞれ、タップ係数Ｔ１、Ｔ２、Ｔ３、Ｔ４を選択すべきことを表す。このような信号ＳＥＬ１を供給されると、信号ＳＥＬ１に従って、タップ係数選択回路３−１は、タップ係数記憶回路４−１に予め記憶されている４つのタップ係数Ｔ１、Ｔ２、Ｔ３、Ｔ４のうちの１つを乗算器２−１へ出力する。
【００２０】
一方、送信データ・シフト・レジスタ１−１は、送信データＴＸ＿ＩＮを受け取ると、タイミング・シフト・レジスタ６−１から出力される同期信号ＳＹＮＣ１に従って、データの長さに相当する時間の間、送信データＴＸ＿ＩＮを保持することより、送信データＴＸ＿ＩＮを、信号ＳＦＴ１として乗算器２−１、及び、後段の回路ブロックＢＬ２内の送信データ・シフト・レジスタ１−２へ出力し続ける。
【００２１】
乗算器２−１は、送信データ・シフト・レジスタ１−１から信号ＳＦＴ１を与えられ、かつ、タップ係数選択回路３−１からタップ係数Ｔ１〜Ｔ４を与えられると、信号ＳＦＴ１とタップ係数Ｔ１〜Ｔ４の各々とを乗算することにより、信号ＭＵＬ１を生成した後、信号ＭＵＬ１を加算器ＡＤＤへ出力する。回路ブロックＢＬ１は、このようにして、クロックＣＬＫ、伝送レート信号ＦＲＡＭＥ、及び、送信データＴＸ＿ＩＮから信号ＭＵＬ１を生成する。
【００２２】
図８に示されるように、例えば、データＤ２の長さを表す信号ＦＲ２を入力されると、タイミング・シフト・レジスタ６−１は、信号ＦＲ２に対応して信号ＳＹ２を出力する。さらに、この信号ＳＹ２を与えられると、タップ係数選択信号生成回路５−１は、クロックＣＬＫに合わせて、タップ係数選択回路３−１を介してタップ係数記憶回路４−１から乗算器２−１へタップ係数Ｔ１、Ｔ２、Ｔ３、Ｔ４を次々に出力し、一方、送信データ・シフト・レジスタ１−１は、信号ＳＹ２の長さの間、信号ＳＦＴ１としてデータＤ２を乗算器２−１へ出力し続ける。これにより、乗算器２−１は、データＤ２とタップ係数Ｔ１との乗算、データＤ２とタップ係数Ｔ２との乗算、データＤ２とタップ係数Ｔ３との乗算、及びデータＤ２とタップ係数Ｔ４との乗算を行った後、乗算の結果をＭＵＬ１として出力する。このようにして、長さが４クロック分であるデータの濾波が行われる。
【００２３】
他の回路部ロックＢＬ２、ＢＬ３も同様にして、クロックＣＬＫ、並びに、前段の回路ブロックＢＬ１、２から出力される信号ＳＦＴ１、２及び同期信号ＳＹＮＣ２、３を用いて、それぞれ、信号ＭＵＬ２、３を生成した後、それらの信号ＭＵＬ２、ＭＵＬ３を加算器ＡＤＤへ出力する。加算器ＡＤＤは、各回路ブロックＢＬ１、ＢＬ２、及びＢＬ３から受け取った信号ＭＵＬ１、ＭＵＬ２、及びＭＵＬ３を加算した結果を、濾波出力ＦＩＬ＿ＯＵＴとして出力する。
【００２４】
図９は、長さが５クロック分であるデータを濾波するときのＦＩＲフィルタの動作を示す。但し、データＤ２の長さのみが５クロック分であると仮定する。
送信データ・シフト・レジスタ１−１は、データＤ２を受け取った時点では、データＤ２の前にあるデータＤ１を信号ＳＦＴ１として出力している。一方、タイミング・シフト・レジスタ６−１は、データＤ２に対応する信号ＦＲ２を入力されると、信号ＦＲ２の長さ、即ち、データＤ２の長さを表す信号ＳＹ２を出力する。この信号ＳＹ２の立ち上がりに基づき、送信データ・シフト・レジスタ１−１は、データＤ２を信号ＳＨＴ１として出力し続ける。
【００２５】
この動作に並行して、タップ係数選択信号生成回路５−１は、信号ＳＹ２の立ち上がりを契機にして、タップ係数Ｔ１を選択することを指示する信号ＳＥ１を出力する。同様にして、タップ係数Ｔ２、Ｔ３、Ｔ４を選択すべきことを指示する信号ＳＥ２、ＳＥ３、ＳＥ４を次々に出力する。信号ＳＥ４を出力した時点で同期信号ＳＹＮＣ１は未だＳＹ２であることから、さらに、タップ係数”０”を選択すべきことを示す信号ＳＥ５を出力する。
【００２６】
タップ係数選択信号生成回路５−１から信号ＳＥ１を受け取ると、信号ＳＥ１に対応するタップＴ１を、タップ係数記憶回路４−１から乗算器２−１へ出力する。同様にして、信号ＳＥ２、ＳＥ３、ＳＥ４、ＳＥ５を受け取ると、それらの信号ＳＥ２〜ＳＥ５に対応するタップ係数Ｔ２〜Ｔ４、”０”を次々に乗算器２−１へ出力する。上述したように、送信データ・シフト・レジスタ１−１によるデータＤ２出力のタイミング、及び、タップ係数選択回路３−１によるタップ係数Ｔ１の出力のタイミングは、信号ＳＹ２の立ち上がりに基づくことから、同一になる。従って、乗算器２は、データＤ２とタップ係数Ｔ１とを同時に与えられ、データＤ２とタップ係数Ｔ１とを乗算する。同様にして、タップ係数Ｔ２、Ｔ３、Ｔ４、”０”を与えられると、データＤ２とタップ係数Ｔ２との乗算、データＤ２とタップ係数Ｔ３との乗算、データＤ２とタップ係数Ｔ４との乗算、及び、データＤ２とタップ係数”０”との乗算を行う。図９で、信号ＭＵＬ１の”０”は、データＤ２とタップ係数”０”との乗算を示す。
【００２７】
信号ＳＹ２に続き、タイミング・シフト・レジスタ６−１によって信号ＦＲ３に基く信号ＳＹ３が与えられると、上述した４クロック分の長さを有するデータの処理と同様にして、データＤ３についての処理が開始される。このようにして、５クロック分の長さを有するデータＤ２も、４クロック分の長さを有する他のデータＤ１、Ｄ３等と同様に、タップ係数Ｔ１〜Ｔ４を乗算することができるだけでなく、それらの乗算を後続のデータＤ３の処理に何ら影響を及ぼすことなく行うことができる。
【００２８】
＜３クロックのデータの濾波の説明＞
図１０は、長さが３クロックであるデータを濾波するための構成を示す。図示されるように、３つの回路ブロックＢＬ４、ＢＬ５、ＢＬ６、加算器ＡＤＤ、及びタイミング判断ユニットＤＥＴを備える。各回路ブロックＢＬは、概ね同一の構成を有する。具体的には、回路ブロックＢＬ４は、送信データ・シフト・レジスタ１−１、乗算器２−１、タップ係数選択回路３−１、タップ係数記憶回路４−１、タップ係数選択信号生成回路５−１、及びタイミング・シフト・レジスタ６−１を備える。他の回路ブロックＢＬ５、６もまた同様な構成を有する。但し、回路ブロックＢＬ４は、他の回路ブロックＢＬ５、６と異なり、さらに、送信データ保持回路１１、データ選択回路１２、タップ係数選択回路１３、タップ係数選択回路１４、及びタップ係数記憶回路１５を有する。以下、回路ブロックＢＬ４の構成を、長さが５クロック分であるデータを濾波するための回路ブロックＢＬ１との相違点を中心に説明する。但し、タップ係数Ｔ２〜Ｔ１２の１１個のタップ係数によって所望のフィルタ特性を得ることができるようにタップ係数Ｔ２〜Ｔ１２を予め決めておき、かつ、タップ係数Ｔ１を”０”に設定しておくと仮定する。
【００２９】
タイミング・シフト・レジスタ６−１は、伝送レート信号ＦＲＡＭＥとクロックＣＬＫとに基づき、データの長さが３クロック分であるか否かを示す信号Ｆ１を判断ユニットＤＥＴへ出力する。判断ユニットＤＥＴは、この信号Ｆ１を基準にして、種々の信号ＨＣＫ、ＴＳＷ、ＴＣを出力する。より具体的には、判断ユニットＤＥＴは、信号Ｆ１をきっかけにして、データを一時的に記憶することを指示する信号ＨＣＫを送信データ保持回路１１に出力する。また、信号Ｆ１を元に、送信データ・シフト・レジスタ１−１の出力及び送信データ保持回路１１の出力のいずれを選択すべきを表し、かつ、タップ係数選択回路３−１の出力及びタップ係数選択回路１３の出力のいずれを選択すべきかを表す信号ＴＳＷをデータ選択回路１２及びタップ係数選択回路１４へ出力する。さらに、信号Ｆ１に基づき、タップ係数記憶回路１５に記憶されたタップ係数のいずれを選択すべきかを表す信号ＴＣをタップ係数選択回路１３へ出力する。
但し、初期時には、信号ＨＣＫは、送信データ保持回路１１に送信データＴＸ＿ＩＮを保持させないことを表し、信号ＴＳＷは、送信データ・シフト・レジスタ１−１の出力、及びタップ係数選択回路３−１の出力を選択することを表し、信号ＴＣは、タップ係数Ｔ４を選択することを表す。
【００３０】
送信データ保持回路１１は、信号ＨＣＫを契機にして、長さが３クロック分であるデータを一時的に記憶する。より正確には、送信データ・シフト・レジスタ１−１に保持されたデータとタップ係数との乗算を終えた後に、送信データ保持回路１１に記憶されたデータとタップ係数との乗算を行うことを可能にするために、送信データ保持回路１１は、送信データ・シフト・レジスタ１−１がデータを保持する時間より長い時間、データを保持する。
データ選択回路１２は、送信データ・シフト・レジスタ１−１から出力されるデータと、送信データ保持回路１１から出力されるデータとのいずれかを、信号ＴＳＷに従って選択して、その選択された信号を乗算器２−１へ出力する。タップ係数記憶回路１５は、３つのタップ係数Ｔ４、Ｔ８、Ｔ１２を記憶する。タップ係数選択回路１３は、それらのタップ係数Ｔ４、Ｔ８、Ｔ１２の１つを、信号ＴＣに従って出力する。タップ係数選択回路１４は、タップ係数選択回路３−１から出力されるタップ係数、及び、タップ係数選択回路１３から出力されるタップ係数Ｔのいずれかを、信号ＴＳＷに従って出力する。
【００３１】
長さが４クロック分であるデータの処理について説明する。この動作は、長さが４クロック分であるデータを濾波する、上述した動作と同一である。具体的には、タイミング・シフト・レジスタ６−１がＦ１を出力しないことから、信号ＴＳＷは初期値のままである。従って、データ選択回路１２は、送信データ・シフト・レジスタ１−１の出力である信号ＳＦＴ１を乗算器２−１へ出力し、一方、タップ係数選択回路１４は、タップ係数選択回路３−１が出力するタップ係数Ｔ１〜Ｔ４を乗算器２−１へ出力する。このようにして、長さが４クロック分であるデータは濾波される。
【００３２】
図１１は、長さが３クロック分であるデータを濾波する動作を示す。以下、この図を参照しつつ、その動作を説明する。但し、データＤ２の長さが３クロック分であると仮定する。
送信データ・シフト・レジスタ１−１は、データＤ２を入力されると、そのデータＤ２を信号ＳＦＴ１−１として送信データ保持回路１１へ出力する。また、送信データ・シフト・レジスタ１−１は、後述する信号ＳＹ２の長さの間、データＤ２をＳＦＴ１−２としてデータ選択回路１２へ出力する。
【００３３】
一方、タイミング・シフト・レジスタ６−１は、データＤ２に対応する伝送レート信号ＦＲ２を入力されると、その長さを表す信号ＳＹ２を、送信データ保持回路１１、及び、後段の回路ブロックＢＬ５のタイミング・シフト・レジスタ６−２に出力する。同時に、データＤ２の長さが３クロック分であることから、タイミング・シフト・レジスタ６−１は、データＤ２の長さが短いことを示す信号ＤＥＬ１、すなわち、信号Ｆ１を判断ユニットＤＥＴへ出力する。信号Ｆ１を入力されると、判断ユニットＤＥＴは、データＤ２を一時的に記憶することを要求する信号ＨＣＫを、送信データ保持回路１１へ出力する。この信号ＨＣＫにより、送信データ保持回路１１は、信号ＳＦＴ１−３として、信号ＳＹ２の長さより長い時間、データＤ２を出力し続ける。
【００３４】
一方、タップ係数選択信号生成回路５−１は、同期信号ＳＹＮＣ１に基づいて、信号ＳＥＬ１をタップ係数選択回路３−１へ出力する。より具体的には、信号ＳＹ２が、データＤ２が３クロック分の長さであることを示すことから、タップ係数選択信号生成回路５−１は、Ｔ１、Ｔ２、Ｔ３を次々に出力することをタップ係数選択回路３−１に信号ＳＥ１、ＳＥ２、ＳＥ３により要求する。信号ＳＥ１、ＳＥ２、ＳＥ３を与えられると、タップ係数選択回路３−１は、それらの信号に対応するタップ係数Ｔ１、Ｔ２、Ｔ３をタップ係数選択回路１４へ出力する。ここで、信号ＴＳＷは、初期値として、タップ係数選択回路３−１からの信号を選択するように設定されていることから、タップ係数選択回路１４は、タップ係数Ｔ１、Ｔ２、Ｔ３を信号ＣＯＦ１として乗算器２−１へ出力する。
【００３５】
同期信号ＳＹ２の間、乗算器２−１は、信号ＳＦＴ１として、送信データ・シフト・レジスタ１−１が信号ＳＦＴ１−２として出力するデータＤ２を与えられる一方で、タップ係数Ｔ１、Ｔ２、Ｔ３を次々に与えられる。これにより、乗算器２−１は、データＤ２とタップ係数Ｔ１との乗算、データＤ２とタップ係数Ｔ２との乗算、データＤ３とタップ係数Ｔ３との乗算を次々に行う。
【００３６】
判断ユニットＤＥＴは、信号Ｆ１に基づき、信号ＴＣとして、信号タップ係数Ｔ４を選択すべきことを指示する信号ＴＣ１をタップ係数選択回路１３へ出力する。これにより、タップ係数選択回路１３は、信号ＣＯＦ１−２として、タップ係数Ｔ４をタップ係数選択回路１４へ出力する。さらに、判断ユニットＤＥＴは、信号Ｆ１に基づき、信号ＴＳＷ１によって、タップ係数選択回路１３が選択しているタップ係数Ｔ４を、乗算器２−１へ出力することをタップ係数選択回路１４に指示すると共に、同じ信号ＴＳＷ１によって、送信データ保持回路１１に一時的に保持されているデータＤ２を乗算器２−１へ出力することをデータ選択回路１２に指示する。この信号ＴＳＷ１により、データＤ２が、送信データ保持回路１１から乗算器２−１へ出力されるとともに、タップ係数Ｔ４が、タップ係数記憶回路１５から乗算器２−１へ出力される。この結果、乗算器２−１は、データＤ２とタップ係数Ｔ４との乗算を行い、その結果を信号ＭＵＬ１として加算器ＡＤＤへ出力する。このようにして、データＤ２に関し、乗算Ｄ２×Ｔ１、Ｄ２×Ｔ２、Ｄ２×Ｔ３、Ｄ２×Ｔ４を完了する。但し、信号ＴＳＷ１が出力されるタイミングは、本来であれば、データＤ３とタップ係数Ｔ１との乗算が行われるべきタイミングである。本実施の形態他によれば、、乗算Ｄ２×Ｔ４が行われることから、乗算Ｄ３×Ｔ１は行われない。しかし、タップ係数Ｔ１が”０”であることから、乗算Ｄ３×Ｔ１は、実際には演算する必要がない。従って、このように乗算Ｄ２×Ｔ４を行うべきタイミングに、乗算Ｄ１×Ｄ４を行っても、濾波出力ＦＩＬ＿ＯＵＴを悪化させない。
【００３７】
同様にして、回路ブロックＢＬ５内で、タップ係数記憶回路４−２に記憶されたタップ係数Ｔ５、Ｔ６、Ｔ７を用いて、乗算Ｄ２×Ｔ５、Ｄ２×Ｔ６、Ｄ２×Ｔ７が行われる。乗算Ｄ２×Ｔ８は、乗算Ｄ２×Ｔ４と同様に、本来であれば乗算Ｄ４×Ｔ１が行われるべきタイミングに、送信データ保持回路１１に記憶されているデータＤ２、及び、信号ＴＣ２によって選択されたタップ係数Ｔ８を用いて行われる。残りの回路ブロックＢＬ６でも同様にして、Ｄ２×Ｔ９、Ｄ２×Ｔ１０、Ｄ２×Ｔ１１の乗算が行われる。また、乗算Ｄ２×Ｔ４、Ｄ２×Ｔ８と同様にして、乗算Ｄ２×Ｔ１２は、送信データ保持回路１１に保持されたデータＤ２と、タップ係数記憶回路１５に記憶されたタップ係数Ｔ１２とを用いて行われる。このようにして、データＤ２に関するすべての乗算、すなわち、乗算Ｄ２×Ｔ１〜Ｄ２×Ｔ１２を完了する。
【００３８】
上述したように、図６に示された本実施の形態のＦＩＲフィルタは、長さが４クロック分であるデータを濾波することができるだけでなく、長さが５クロック分であるデータの濾波、及び、長さが３クロック分であるデータの濾波も行うことができる。より具体的には、タイミング・シフト・レジスタ６−１が、信号ＤＥＬ、即ち、信号Ｆ１によって、入力されたデータの長さが３クロック分であることを示さない限り、信号ＳＹＮＣ１のみに基づき、送信データ・シフト・レジスタ１−１、データ選択回路１２、タップ係数選択回路３−１、タップ係数記憶回路４−１、タップ係数選択信号生成回路５−１が中心となって、長さが４クロック分であるデータ、及び、長さが５クロック分であるデータの処理を行う。一方、タイミング・シフト・レジスタ６−１が、データの長さが３クロック分であることを示すときには、上記の回路のほかに、判断ユニットＤＥＴ、送信データ保持回路１１、タップ係数選択回路１３、タップ係数選択回路１４、タップ係数記憶回路１５によって、長さが３クロック分であるデータの処理を行う。
【００３９】
上述したように、本実施の形態のＦＩＲフィルタによれば、データの長さを検出し、（１）長さが所定の長さに一致すれば、データの長さに対応する、そのデータについての乗算を行うべき時間内に、予め定められた必要な個数のタップ係数とそのデータとの乗算を行い、（２）長さが所定の長さより長い、即ち、周期伸びであれば、同時間内に、それらの乗算に加えて、結果が何ら帯域特性に影響を与えない乗算を行い、（３）長さが所定の長さより短い、即ち、周期縮みであれば、同時間内に、（１）の乗算のほとんどを行い、かつ、他のデータについての乗算を行うべき時間内に、（１）の乗算の残りを行う。これにより、たとえ、データの長さが長くなったり、短くなったりしても、データの長さに拘わらず行わなければならない乗算を確実に行うことができる。すなわち、データの伝送のための時間の長短に拘わらず、予め定められた実行すべき乗算をデータに確実に施すことにより、図４に示された従来のＦＩＲフィルタと同様に、鋭く帯域制限された信号を得ることができる。さらに、回路の規模は、図１に示された従来のＦＩＲフィルタと概ね同一とすることができる。
【００４０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４１】
【発明の効果】
上記説明から明らかなように、本発明のＦＩＲフィルタによれば、回路を組み込むための空間が狭い携帯電話等の移動体通信装置への組み込みが容易になり、かつ、移動体通信に要求される帯域特性を与えることが可能になる。
【図面の簡単な説明】
【図１】従来のＦＩＲ型送信フィルタの構成を示す。
【図２】従来のＦＩＲ型送信フィルタに入力された信号を示す。
【図３】従来のＦＩＲ型送信フィルタが出力する信号のスペクトラムを示す。
【図４】他の従来のＦＩＲ型送信フィルタの構成を示す。
【図５】図４の従来のＦＩＲ型送信フィルタが出力する信号のスペクトラムを示す。
【図６】実施の形態のＦＩＲ送信フィルタの構成を示す。
【図７】５クロックの長さを有するデータを濾波するためのＦＩＲフィルタの構成を示す。
【図８】４クロックの長さを有するデータを濾波する動作を示す。
【図９】５クロックの長さを有するデータを濾波する動作を示す。
【図１０】３クロックの長さを有するデータを濾波するためのＦＩＲフィルタの構成を示す。
【図１１】３クロックの長さを有するデータを濾波する動作を示す。
【符号の説明】
１  送信データ・シフト・レジスタ
２  乗算器
３  タップ係数選択回路
４  タップ係数記憶回路
５  タップ係数選択信号生成回路
６  タイミング・シフト・レジスタ
１１  送信データ保持回路
１２  データ選択回路
１３  タップ係数選択回路
１４  タップ係数選択回路
１５  タップ係数記憶回路
ＡＤＤ  加算器
ＤＥＴ  判断ユニット
【図１】
0003626617.tif 000002
【図２】
0003626617.tif 000003
【図３】
0003626617.tif 000004
【図４】
0003626617.tif 000005
【図５】
0003626617.tif 000006
【図６】
0003626617.tif 000007
【図７】
0003626617.tif 000008
【図８】
0003626617.tif 000009
【図９】
0003626617.tif 000010
【図１０】
0003626617.tif 000011
【図１１】
0003626617.tif 000012