(57)【特許請求の範囲】
【請求項１】
半導体素子の表面に形成される素子引出電極とボンディングパッドとを電気的に接続する半導体素子の配線構造において：
前記半導体素子の裏面に形成される配線溝と；
前記配線溝の底面に形成される裏面配線と；
前記半導体素子の表面と前記配線溝の底面とを貫通するバイアホールと；
前記バイアホールを介して，前記裏面配線と前記素子引出電極および前記ボンディングパッドとを電気的に接続する貫通配線と；
を備えていることを特徴とする半導体素子の配線構造。
【請求項２】
前記配線溝の断面は，前記半導体素子の裏面から素子内部に進むにつれて開口断面が拡大する逆テーパ形状であることを特徴とする，請求項１に記載の半導体素子の配線構造。
【請求項３】
前記配線溝の底面と前記バイアホールにおける前記貫通配線が配される側面との成す角度は９０度超であることを特徴とする，請求項１または２に記載の半導体素子の配線構造。
【請求項４】
少なくとも，前記配線溝における前記裏面配線の露出部および前記バイアホールにおける前記貫通配線の露出部は，絶縁材料によって被覆されることを特徴とする，請求項１，２，または３のいずれかに記載の半導体素子の配線構造。
【請求項５】
前記バイアホールは，前記半導体素子の表面における前記素子引出電極および／または前記ボンディングパッドの形成領域に形成されることを特徴とする，請求項１，２，３，または４のいずれかに記載の半導体素子の配線構造。
【請求項６】
半導体素子の表面に形成される素子引出電極とボンディングパッドとを電気的に接続する半導体素子の配線構造の製造方法であって：
前記半導体素子の裏面における配線溝およびバイアホールの形成予定領域以外の領域に裏面電極を形成する工程と；
前記バイアホールの形成予定領域に，前記裏面電極に対してアンダーカットの入ったバイアホールを形成する工程と；
前記配線溝の形成予定領域に，前記裏面電極に対してアンダーカットの入った配線溝を形成する工程と；
前記半導体素子の裏面の法線方向から，前記裏面に対して導電性材料を被着させる工程と；
から成ることを特徴とする，半導体素子の配線構造の製造方法。
【請求項７】
半導体素子の表面に形成される素子引出電極とボンディングパッドとを電気的に接続する半導体素子の配線構造の製造方法であって；
前記半導体素子の裏面におけるバイアホールの形成予定領域に，前記半導体素子の裏面から素子内部に進むにつれて開口断面が縮小する順テーパ形状のバイアホールを形成する工程と；
前記配線溝の形成予定領域に，前記半導体素子の裏面から素子内部に進むにつれて開口部が拡大する逆テーパ形状の配線溝を形成するとともに，前工程で形成された順テーパ形状のバイアホールにおける貫通配線が配される側面以外の側面に対して，前記半導体素子の裏面から所定の深さまでは，前記半導体素子の裏面から素子内部に進むにつれて開口断面が広がる逆テーパ処理を施す工程と；
前記半導体素子の裏面の法線方向から，前記裏面に対して導電性材料を被着させる工程と；
から成ることを特徴とする，半導体素子の配線構造の製造方法。
【請求項８】
前記バイアホールは，前記半導体素子の表面における前記素子引出電極および／または前記ボンディングパッドの形成領域に形成されることを特徴とする，請求項６または７に記載の半導体素子の配線構造の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体素子の配線構造およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来の配線構造を有する半導体素子１０１を図１５に示す。図示のように，半導体素子１０１の回路形成領域１０２には所定のプロセスによって形成された半導体素子の素子引出電極ＥＲが形成され，さらに回路形成領域１０２の周囲には，内部回路と外部の電気的接点となるボンディングパッドＢＰが形成されている。
【０００３】
上記のような半導体素子１０１において，素子引出電極ＥＲとボンディングパッドＢＰは，通常，回路形成領域１０２の内側に形成される配線パターン１０５，または回路形成領域１０２の外側に形成される配線パターン１０６によって電気的に接続されていた。
【０００４】
【発明が解決しようとする課題】
ところで，例えば回路構成の関係から，素子引出電極ＥＲとボンディングパッドＢＰとの距離が大きくなってしまった場合や，許容電流容量を十分に確保する必要がある場合などには，配線パターン１０５，１０６のパターン幅を拡げてパターン抵抗を小さくしなければならない。
【０００５】
しかしながら，回路形成領域１０２の内側に形成される配線パターン１０５によれば，隣接するその他の配線パターンとの絶縁性を考慮すると，所望のパターン幅を確保することが困難な場合があった。これに対して，パターン１０６のように，回路形成領域１０２の外側に経路を求めることも可能であるが，この場合は十分なパターン幅が得られる反面，半導体素子１０１のチップ面積を拡大させる要因ともなっていた。
【０００６】
本発明は，従来の半導体素子の配線構造が有する上記のような問題点に鑑みてなされたものであり，本発明の目的は，半導体素子のチップ面積を拡げることなく，十分なパターン幅の配線パターンを形成することが可能な半導体素子の配線構造と，その製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために，請求項１によれば，半導体素子の表面に形成される素子引出電極とボンディングパッド間を電気的に接続する半導体素子の配線構造において，前記半導体素子の裏面に形成される配線溝と，前記配線溝の底面に形成される裏面配線と，前記半導体素子の表面と前記配線溝の底面とを貫通するバイアホールと，前記裏面配線と前記バイアホールを介して前記素子引出電極および前記ボンディングパッドと電気的に接続する貫通配線とを備えていることを特徴とする，半導体素子の配線構造が提供される。
かかる構成によれば，半導体素子の配線が裏面に設けられるので，配線にかかる面積を小さくでき，結果的に半導体素子全体の小面積化を図ることができる。また，裏面配線が配線溝の底面に形成されるので，半導体素子の裏面に形成される裏面電極，例えばグランド電極と効果的に絶縁することができる。
【０００８】
そして，請求項２に記載のように，前記配線溝の断面は，前記半導体素子の裏面から素子内部に進むにつれて開口断面が拡大する逆テーパ形状としてもよい。かかる構成によれば，配線溝は逆テーパ形状であるために，例えば，その配線溝の底面に対して，蒸着法やスパッタリング法を用いて導電性材料を被着させて，裏面配線を形成する場合であっても，配線溝の側面には導電性材料が被着することはない。したがって，半導体素子の裏面電極を形成すると同時に，配線溝の底面に裏面配線を形成することが可能となる。
【０００９】
そして，請求項３に記載のように，前記配線溝の底面に対する前記バイアホールの前記貫通配線が配される側面との成す角度を９０度超とすれば，配線溝の底面の裏面配線を形成すると同時にバイアホール内に貫通配線を形成することができる。
【００１０】
さらに，請求項４に記載のように，少なくとも，前記配線溝における前記裏面配線の露出部，および前記バイアホールにおける前記貫通配線の露出部を絶縁材料によって被覆されるようにすれば，裏面配線や貫通配線と，素子裏面に形成される裏面電極，例えばグランド電極とを良好に絶縁することができる。
【００１１】
そして，請求項５に記載のように，前記バイアホールは，前記半導体素子の表面の前記素子引出電極および／または前記ボンディングパッドの形成領域に形成されるようにしてもよい。
かかる構成によれば，バイアホールを形成して，そのバイアホールの側面に貫通配線を形成するだけで，裏面配線と素子引出電極および／またはボンディングパッドとは接続されるために，配線面積の小さな配線構造とすることが可能である。
【００１２】
また，請求項６によれば，半導体素子の表面に形成される素子引出電極とボンディングパッドとを電気的に接続する半導体素子の配線構造の製造方法であって，前記半導体素子の裏面における配線溝およびバイアホールの形成予定領域以外の領域に裏面電極を形成する工程と，前記バイアホールの形成予定領域に，前記裏面電極に対してアンダーカットの入ったバイアホールを形成する工程と，前記配線溝の形成予定領域に，前記裏面電極に対してアンダーカットの入った配線溝を形成する工程と，前記半導体素子の裏面の法線方向から，前記裏面に対して導電性材料を被着させる工程とから成ることを特徴とする，半導体素子の配線構造の製造方法が提供される。
かかる製造方法によれば，配線にかかる面積が小さく，さらに半導体素子の裏面に形成される裏面電極と良好に絶縁された裏面配線を，少ない工程数で簡単に製造することができる。また，アンダーカット部がマスクとして機能するために，別途マスク処理を施すことなく，不要な部分への導電性材料の被着が防げる。
【００１３】
そして，請求項７によれば，半導体素子の表面に形成される素子引出電極とボンディングパッドとを電気的に接続する半導体素子の配線構造の製造方法であって，前記半導体素子の裏面におけるバイアホールの形成予定領域に，前記半導体素子の裏面から素子内部に進むにつれて開口断面が縮小する順テーパ形状のバイアホールを形成する工程と，前記配線溝の形成予定領域に，前記半導体素子の裏面から素子内部に進むにつれて開口部が拡大する逆テーパ形状の配線溝を形成するとともに，前工程で形成された順テーパ形状のバイアホールにおける貫通配線が配される側面以外の側面に対して，前記半導体素子の裏面から所定の深さまでは，前記半導体素子の裏面から素子内部に進むにつれて開口断面が広がる逆テーパ処理を施す工程と，前記半導体素子の裏面の法線方向から，前記裏面に対して導電性材料を被着させる工程とから成ることを特徴とする，半導体素子の配線構造の製造方法が提供される。
かかる製造方法によれば，裏面配線，貫通配線，および裏面電極を同時に形成可能であるため，さらに工程数を少なくすることができる。
【００１４】
また，請求項８に記載のように，前記バイアホールは，前記半導体素子の表面における前記素子引出電極および／または前記ボンディングパッドの形成領域に形成されるようしてもよい。
かかる製造方法によれば，バイアホールを形成して，そのバイアホールの側面に貫通配線を形成するだけで，裏面配線と素子引出電極および／またはボンディングパッドとは接続されるために，別途貫通配線と素子引出電極やボンディングパッドとを接続するための工程を省略可能となる。
【００１５】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる半導体素子の配線構造およびその製造方法の好適な実施の形態について詳細に説明する。なお，以下の説明において，略同一の機能および構成を有する構成要素については，同一符号を付することにより，重複説明を省略することにする。
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態にかかる配線構造を有する半導体素子１を図１に示す。なお，図１は半導体素子１の裏面３側からの外観図である。そして半導体素子１におけるａａ’断面を図２（ａ）に，またｂｂ’断面を図２（ｂ）に示す。
【００１７】
この半導体素子１の裏面３には，配線溝５およびバイアホール７，９が形成されている。配線溝５は，少なくとも底面に形成される裏面配線１３が半導体素子１の裏面３に浮き出ない程度の深さを有している。また，バイアホール７，９は，半導体素子１の表面１１に設けられた素子引出電極ＥＲおよびボンディングパッドＢＰに達する深さを有している。なお，配線溝５およびバイアホール７，９は，共に半導体素子１の内部に進むにつれて開口断面が縮小する順テーパ形状を有している。
【００１８】
そして，表面１１に形成された素子引出電極ＥＲとボンディングパッドＢＰは，配線溝５の底面に形成された裏面配線１３およびバイアホール７，９に形成される貫通配線１５によって電気的に接続されている。
【００１９】
さらに，裏面３における配線溝５およびバイアホール７，９以外の全領域には，裏面電極としてのグランド電極１７が形成されている。
【００２０】
以上のような半導体素子１における配線構造によれば，表面１１側に設けられた素子引出電極ＥＲとボンディングパッドＢＰとは，裏面３側に設けられた裏面配線１３および貫通配線１５によって電気的に接続可能となるために，半導体素子１のチップ面積を小さくすることが可能である。
【００２１】
しかも裏面配線１３は，所定の深さを有する配線溝５の底面に形成されているので，半導体素子１の裏面３に形成されるグランド電極１７との電気的絶縁が保たれる。さらに，配線溝５の幅を拡張することで，パターン幅の広い裏面配線１３が形成可能となるために，素子引出電極ＥＲとボンディングパッドＢＰ間の電流容量への対応が容易である。
【００２２】
このような配線構造の製造方法について，図３〜図７を参照しつつ，工程順に以下説明する。なお，図３〜図７の（ａ）は，図１におけるａａ’断面を示し，（ｂ）は，ｂｂ’断面を示している。
【００２３】
第１の工程（図３参照）：
半導体素子１の裏面３に対して，最終的にグランド電極１７となる導電膜１９を形成する。ただし，導電膜１９は，後の工程で配線溝５を形成する予定の配線溝形成予定領域２１およびバイアホール７，９を形成する予定のバイアホール形成予定領域２３が除かれたパターンを有している。なお，この導電膜１９のパターンは，半導体素子１の裏面３の全域にわたり導電膜１９を被着させた後に配線溝形成領域２１およびバイアホール形成予定領域２３をエッチングすることによって形成されるようにしてもよいが，その他，例えばリフトオフ法を用いるようにしてもよい。
【００２４】
第２の工程（図４参照）：
バイアホール形成予定領域２３にのみ開口部を有するレジスト膜２５を形成する。なお，このレジスト膜２５の開口部は，導電膜１９の端部１９ａに一致させるか，もしくは仮に位置ずれが生じたとしても，図示のように，少なくとも端部１９ａが露出するように調整する。
【００２５】
第３の工程（図５参照）：
レジスト膜２５の開口部から半導体素子１の表面１１に向けてエッチング処理を施し，バイアホール７，９を形成する。このバイアホール７，９は，半導体素子１の裏面３から表面１１に進むにつれて開口断面が縮小する順テーパ形状となるように制御される。さらに，バイアホール７，９は，半導体素子１の表面１１に形成されている素子引出電極ＥＲおよびボンディングパッドＢＰに達するように形成されるとともに，レジスト膜２５および導電膜１９に対してアンダーカットＵＣが入るようにする。
【００２６】
第４の工程（図６参照）：
第２の工程で形成されたレジスト膜２５を除去する。そして，第１の工程で形成された導電膜１９をマスクとしてエッチング処理を施し，所定の深さを有する配線溝５を形成する。ここでは等方的なエッチングが施され，配線溝５には，導電膜１９に対してアンダーカットＵＣが入るようにする。
【００２７】
第５の工程（図７参照）：
半導体素子１の裏面３の法線方向から，例えば蒸着法やスパッタリング法等を用いて導電性材料を被着させて導電膜２７を形成する。この導電膜２７は，図示したように，導電膜１９の上面，配線溝５の底面，およびバイアホール７，９における配線溝５側の側面２９上に形成され，それぞれ，図２に示したグランド電極１７，裏面配線１３，および貫通配線１５となる。
【００２８】
以上の第１〜第５の工程からなる配線構造の製造方法によれば，図２に示した第１の実施の形態にかかる配線構造を容易にかつ効率よく製造することが可能である。
【００２９】
具体的に言えば，第５の工程における，半導体素子１の裏面３の法線方向からの導電性材料の被着によって，配線溝５の底面に裏面配線１３が形成されると同時に，バイアホール７，９には貫通配線１５が形成される。しかも，第３の工程において，バイアホール７，９は，導電膜１９に対してアンダーカットＵＣが入るように形成されており，このアンダーカットＵＣを覆う導電膜１９はマスクとして機能し，第５の工程においてバイアホール７，９に形成された導電膜２７，すなわち貫通配線１５は，半導体素子１の裏面３に形成された導電膜１９，２７，すなわちグランド電極１７と接触することはない。同様に，第４の工程において，配線溝５は，導電膜１９に対してアンダーカットＵＣが入るように形成されており，このアンダーカットＵＣを覆う導電膜１９はマスクとして機能し，第５の工程において配線溝５の底面に形成された導電膜２７，すなわち裏面配線１３は，半導体素子１の裏面３に形成された導電膜１９，２７，すなわちグランド電極１７と接触することはない。
【００３０】
さらに，第３の工程において，バイアホール７，９は，半導体素子１の裏面３から表面１１に進むにつれて開口断面が縮小する順テーパ形状となるように制御されている。このため，第５の工程において，半導体素子１の裏面３や配線溝５の底面に導電膜２７が形成されると同時に，このバイアホール７，９における配線溝５側の側面２９上にも導電膜２７が形成される。すなわち，素子引出電極ＥＲとボンディングパッドＢＰの接続のための裏面配線１３および貫通配線１５は，一度に形成されることとなり，半導体素子１の第１の実施の形態にかかる配線構造の製造は少ない工程で実現可能となる。
【００３１】
（第２の実施の形態）
図２に示した第１の実施の形態にかかる配線構造に代えて，図８の第２の実施の形態にかかる配線構造を図１の半導体素子１に適用することも可能である。なお，図１の半導体素子１におけるａａ’断面を図８（ａ）に，またｂｂ’断面を図８（ｂ）に示す。
【００３２】
この半導体素子１の裏面３には，配線溝５５およびバイアホール５７，５９が形成されている。配線溝５５は，少なくともこの配線溝５５の底面に形成される裏面配線６３が半導体素子１の裏面３に浮き出ない程度の深さを有している。また，バイアホール５７，５９は，半導体素子１の表面１１に設けられた素子引出電極ＥＲおよびボンディングパッドＢＰに達する深さを有している。そして，配線溝５５は半導体素子１の内部に進むにつれて開口断面が拡大する逆テーパ形状を有している。また，バイアホール５７，５９において，配線溝５５側の側面７９は，配線溝５５の底面とのなす角度が９０度超となるように形成されており，配線溝５５側の側面７９以外の側面８１は，９０度未満となるように形成されている。
【００３３】
そして，表面１１に形成された素子引出電極ＥＲとボンディングパッドＢＰは，配線溝５５の底面に形成される裏面配線６３およびバイアホール５７，５９の配線溝５５側の側面７９に形成される貫通配線６５によって電気的に接続されている。
【００３４】
なお，裏面３における配線溝５５およびバイアホール５７，５９以外の全領域には，裏面電極としてのグランド電極６７が形成されている。
【００３５】
以上のような半導体素子１における第２の実施の形態にかかる配線構造によれば，前記第１の実施の形態にかかる配線構造と同様に，素子引出電極ＥＲとボンディングパッドＢＰとを，裏面３に設けられた裏面配線６３および貫通配線６５によって電気的に接続されるために，半導体素子１のチップ面積を小さくすることが可能である。
【００３６】
しかも裏面配線６３は，所定の深さを有する配線溝５５の底面に形成されているので，半導体素子１の裏面３に形成されるグランド電極６７との電気的絶縁が保たれる。
【００３７】
以上のような第２の実施の形態にかかる配線構造の製造方法について，図９〜図１３を参照しつつ，製造工程を追いながら以下説明する。なお，図９〜図１３の（ａ）は，図１の半導体素子１におけるａａ’断面を示し，（ｂ）は，ｂｂ’断面を示している。
【００３８】
第１の工程（図９参照）：
半導体素子１の裏面３に対して，レジスト膜６９を形成する。ただし，レジスト膜６９は，次の第２の工程でバイアホール５７，５９が形成されるバイアホール形成予定領域７３が除かれたパターンを有している。
【００３９】
第２の工程（図１０参照）：
前工程で形成されたレジスト膜６９をマスクとして半導体素子１を裏面３側からエッチングし，バイアホール５７，５９を形成する。ここで，バイアホール５７，５９は，半導体素子１の素子内部に進むにつれて，開口断面が縮小する順テーパ形状となるようにエッチングされる。さらに，バイアホール５７，５９は，後の工程において再度エッチングされるために，この工程におけるエッチングと後の工程におけるエッチングが終了した時点で，このバイアホール５７，５９の先端が半導体素子１の表面１１に設けられている素子引出電極ＥＲまたはボンディングパッドＢＰに到達するようにエッチングされればよい。
【００４０】
第３の工程（図１１参照）：
まず，第１の工程で形成されたレジスト膜６９を除去する。続いて，新たに半導体素子１の裏面３に対して，レジスト膜７５を形成する。このレジスト膜７５は，次の第４の工程で配線溝５５が形成される配線溝形成予定領域７１および前記第２の工程で形成されたバイアホール５７，５９の開口部が除かれたパターンを有している。
【００４１】
第４の工程（図１２参照）：
前記第３の工程で形成されたレジスト膜７５をマスクとしてエッチング処理を施す。これによって，配線溝５５が形成されるとともに，前記第２の工程で形成されたバイアホール５７，５９の形状を整形する。
【００４２】
まず，配線溝５５は，半導体素子１の素子内部に進むにつれて開口断面が拡大する逆テーパ形状とされる。一方，バイアホール５７，５９は，このエッチング処理によってその開口面積が拡大される。そして，特に，半導体素子１の裏面３から配線溝５５の底面までの浅い部分については，配線溝５５と同様の逆テーパ形状とされ，それより深い部分については，前記第２の工程で形成された順テーパ形状が保たれている。したがって，バイアホール５７，５９における配線溝５５側の側面７９と配線溝５５の底面との成す角度は９０度超とされ，この側面７９以外の側面８１と半導体素子１の裏面３との成す角度は９０度未満とされている。なお，以上のような配線溝５５の形成と，バイアホール５７，５９の整形については，異方性ドライエッチング法を用いることができる。また，この他に，クエン酸などの有機酸と過酸化水素水の混合液によるウエットエッチング法を用いることも可能である。さらに，ドライエッチング法とウエットエッチング法を適宜組み合わせることでも実現される。
【００４３】
第５の工程（図１３参照）：
初めに，前記第３の工程で形成されたレジスト膜７５を除去する。そして半導体素子１の裏面３の法線方向から，例えば蒸着法やスパッタリング法等を用いて導電性材料を被着させて導電膜７７を形成する。この導電膜７７は，図示したように，半導体素子１の裏面３，配線溝５５の底面，バイアホール５７，５９における配線溝５５側の側面７９，およびバイアホール５７，５９に露出している素子引出電極ＥＲ，ボンディングパッドＢＰ上に形成され，それぞれ，図８に示したグランド電極６７，裏面配線６３，および貫通配線６５となる。
【００４４】
以上の第１〜第５の工程からなる配線構造の製造方法によれば，図８に示した第２の実施の形態にかかる配線構造を容易にかつ効率よく製造することが可能である。
【００４５】
具体的に言えば，第５の工程における，半導体素子１の裏面３の法線方向からの導電性材料の被着によって，この裏面３におけるグランド電極６７の形成と同時に，配線溝５５の底面に裏面配線６３が形成され，バイアホール５７，５９には貫通配線６５が形成される。しかも，第４の工程において，バイアホール５７，５９の側面８１は，半導体素子１の裏面３に対して，９０度未満の角度となるようにエッチングが制御されており，この側面８１の形状によって，  第５の工程においてバイアホール５７，５９に形成された導電膜７７，すなわち貫通配線６５は，半導体素子１の裏面３に形成された導電膜７７，すなわちグランド電極６７と接触することはない。同様に，第４の工程において，配線溝５５は逆テーパ形状とされており，第５の工程において配線溝５５の底面に形成された導電膜７７，すなわち裏面配線６３は，半導体素子１の裏面３に形成された導電膜７７，すなわちグランド電極６７と接触することはない。
【００４６】
さらに，第２，４の工程では，バイアホール５７，５９における配線溝５５側の側面７９は，配線溝５５の底面に対して９０度超の角度となるようにエッチングが制御されている。したがって，第５の工程における導電性材料の被着の際，半導体素子１の裏面３や，配線溝５５の底面への導電膜７７の形成と同時に，このバイアホール５７，５９における配線溝５５側の側面７９上に導電膜７７が形成される。すなわち，素子引出電極ＥＲとボンディングパッドＢＰの接続のための裏面配線６３および貫通配線６５は，最低１回の工程で形成されることとなる。しかも，上記の第２の実施の形態にかかる配線構造の製造方法によれば，グランド電極６７も同時に形成可能なために，前記の第１の実施の形態にかかる配線構造の製造方法に比べて，より一層の工程短縮が実現される。
【００４７】
（第３の実施の形態）
図２に示した第１の実施の形態にかかる配線構造における配線溝５およびバイアホール７，９に対して絶縁材料８３を充填するようにしてもよい。この第３の実施の形態にかかる配線構造を図１４に示す。なお，図１４（ａ）は図１の半導体素子１におけるａａ’断面を示し，図１４（ｂ）はｂｂ’断面を示している。
【００４８】
図１４に示すように，絶縁材料８３は，配線溝５およびバイアホール７，９に充填されているために，裏面配線１３および貫通配線１５は外部に露出しない。これによって，例えば，半導体素子１を金属ペーストを用いて，パッケージに接着する際に，この金属ペーストが配線溝５やバイアホール７，９に入り込み，裏面配線１３や貫通配線１５が裏面３に形成されたグランド電極１７に対して電気的に短絡することはない。また，裏面配線１３や貫通配線１５が絶縁材料８３によって密封されるために，耐環境性も向上する。なお，この絶縁材料８３の充填量を半導体素子１の裏面３に浮き出ない程度とすれば，この半導体素子１のパッケージへの接着が好適に実施できる。また，絶縁材料８３としては，酸化シリコン，窒化シリコン，あるいはポリイミド樹脂などを用いることが可能である。
【００４９】
以上の第３の実施の形態においては，前記の第１の実施の形態にかかる配線構造における配線溝５およびバイアホール７，９に対して絶縁材料８３を充填した場合について説明したが，これに限らず，図８に示した第２に実施の形態にかかる配線構造における配線溝５５およびバイアホール５７，５９に対して絶縁材料８３を充填してもよい。
【００５０】
また，第３の実施の形態にかかる配線構造の製造については，前記の第１，２の実施の形態にかかる配線構造の製造方法と同一の工程で実現可能であり，最終工程において，絶縁材料８３の充填を実施すれば，第３の実施の形態にかかる配線構造を容易にかつ効率よく製造できる。
【００５１】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５２】
例えば，上述の実施の形態において，バイアホールは，半導体素子の表面に形成される素子引出電極およびボンディングパッドの形成領域に形成される場合について説明したが，本発明はこれに限らず，バイアホールは，素子引出電極および／またはボンディングパッドの形成領域以外に形成され，半導体素子の表面において，別途接続されるようにした場合についても適用可能である。
【００５３】
【発明の効果】
請求項１〜５に記載の発明によれば，半導体素子の配線が裏面に設けられるために，例えば幅の広いパターンを有する配線であっても，配線にかかる面積を小さくでき，結果的に半導体素子全体の小面積化を図ることができる。
【００５４】
また，請求項６〜８に記載の発明によれば，請求項１〜５に記載の発明にかかる配線構造を容易にかつ効率よく製造することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる配線構造を有する半導体素子の外観を示す斜視図である。
【図２】本発明の第１の実施の形態にかかる配線構造を示す断面図であり，図２（ａ）は図１におけるａａ’断面を示し，図２（ｂ）は図１におけるｂｂ’断面を示す。
【図３】図２の配線構造を製造する際の第１の工程における配線構造を示す断面図であり，図３（ａ）は図１におけるａａ’断面を示し，図３（ｂ）は図１におけるｂｂ’断面を示す。
【図４】図２の配線構造を製造する際の第２の工程における配線構造を示す断面図であり，図４（ａ）は図１におけるａａ’断面を示し，図４（ｂ）は図１におけるｂｂ’断面を示す。
【図５】図２の配線構造を製造する際の第３の工程における配線構造を示す断面図であり，図５（ａ）は図１におけるａａ’断面を示し，図５（ｂ）は図１におけるｂｂ’断面を示す。
【図６】図２の配線構造を製造する際の第４の工程における配線構造を示す断面図であり，図６（ａ）は図１におけるａａ’断面を示し，図６（ｂ）は図１におけるｂｂ’断面を示す。
【図７】図２の配線構造を製造する際の第５の工程における配線構造を示す断面図であり，図７（ａ）は図１におけるａａ’断面を示し，図７（ｂ）は図１におけるｂｂ’断面を示す。
【図８】本発明の第２の実施の形態にかかる配線構造を示す断面図であり，図８（ａ）は図１におけるａａ’断面を示し，図８（ｂ）は図１におけるｂｂ’断面を示す。
【図９】図８の配線構造を製造する際の第１の工程における配線構造を示す断面図であり，図９（ａ）は図１におけるａａ’断面を示し，図９（ｂ）は図１におけるｂｂ’断面を示す。
【図１０】図８の配線構造を製造する際の第２の工程における配線構造を示す断面図であり，図１０（ａ）は図１におけるａａ’断面を示し，図１０（ｂ）は図１におけるｂｂ’断面を示す。
【図１１】図８の配線構造を製造する際の第３の工程における配線構造を示す断面図であり，図１１（ａ）は図１におけるａａ’断面を示し，図１１（ｂ）は図１におけるｂｂ’断面を示す。
【図１２】図８の配線構造を製造する際の第４の工程における配線構造を示す断面図であり，図１２（ａ）は図１におけるａａ’断面を示し，図１２（ｂ）は図１におけるｂｂ’断面を示す。
【図１３】図８の配線構造を製造する際の第５の工程における配線構造を示す断面図であり，図１３（ａ）は図１におけるａａ’断面を示し，図１３（ｂ）は図１におけるｂｂ’断面を示す。
【図１４】本発明の第３の実施の形態にかかる配線構造を示す断面図であり，図１４（ａ）は図１におけるａａ’断面を示し，図１４（ｂ）は図１におけるｂｂ’断面を示す。
【図１５】従来の配線構造を有する半導体素子の外観を示す斜視図である。
【符号の説明】
１  半導体素子
３  裏面
５  配線溝
７，９  バイアホール
１３  裏面配線
１５  貫通配線
１７  グランド電極
１９  導電膜
１９ａ  導電膜の端部
２１  配線溝形成予定領域
２３  バイアホール形成予定領域
２５  レジスト膜
２７  導電膜
２９  側面
８３  絶縁材料
ＢＰ  ボンディングパッド
ＥＲ  素子引出電極
ＵＣ  アンダーカット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１５】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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