(57)【特許請求の範囲】
【請求項１】
回路の第１電位が与えられた円盤状の磁気記憶媒体と、
上記磁気記憶媒体の記録情報を読み出す複数個のＭＲヘッドと、
上記回路の第１電位を中心にして正電位にされた第２電圧と、負電位にされた第３電圧とを受けて動作し、上記複数個のＭＲヘッドから出力された読み出し信号をそれぞれ増幅する複数のリードアンプと、上記複数のリードアンプの出力信号を受ける１つのポストアンプとを備え、
上記複数のリードアンプの各々は、
上記第１電位を中心電圧としてＭＲヘッドの両端に所定のバイアス電圧を供給するバイアス回路と、
上記ＭＲヘッドの両端側から読み出された信号がそれぞれべースに供給された第１と第２増幅トランジスタと、上記第１と第２増幅トランジスタのエミッタ間に設けられ、上記ＭＲヘッドの両端に供給される上記バイアス電圧を保持し、かつ信号電流成分を流すキャパシタとを含み、
上記バイアス回路は、
上記ＭＲヘッドの両端に直列接続され、ＭＲヘッドよりも十分に大きな同じ抵抗値にされ、かつその相互接続点に上記第１電位が与えられた第１と第２の抵抗素子と、
上記第１と第２の抵抗素子及びＭＲヘッドの一端側に設けられてバイアス電流を供給する第１定電流源を構成する第１ＭＯＳＦＥＴと、
上記第１と第２の抵抗素子及びＭＲヘッドの他端側に設けられて上記バイアス電流に対応したバイアス電流を流す第２定電流源を構成する第２ＭＯＳＦＥＴと、
上記ＭＲヘッドの両端側にそれぞれ設けられ、ヘッド選択信号を受けて上記バイアス電流の供給をスイッチ制御する第１及び第２のスイッチＭＯＳＦＥＴと、
上記第１又は第２ＭＯＳＦＥＴのソースに抵抗素子を接続してなることを特徴とする磁気ディスクメモリ装置。
【請求項２】
請求項１において、
上記第１又は第２のＭＯＳＦＥＴのソースに上記スイッチ素子を接続し、そのオン抵抗値を上記抵抗素子として用いることを特徴とする磁気ディスクメモリ装置。
【請求項３】
請求項１又は請求項２において、
上記バイアス回路は、上記第２の定電流源によりバイアス電流を設定し、上記第１と第２の抵抗素子の相互接続点が第１入力端子に供給され、第２入力端子に上記第１電位が与えられ、その出力信号に基づいて第１電流源に流れる電流を制御して上記第１と第２抵抗素子の相互接続点の電位と上記第１電位とを等しくさせるフィードバックアンプを含むことを特徴とする磁気ディスクメモリ装置。
【請求項４】
請求項３において、
上記第１と第２の定電流源の各々は、電流ミラー回路により構成されるものであり、電流ミラー回路を構成する入力側ＭＯＳＦＥＴは、そのゲートと、それに対応して設けられる上記第１又は第２ＭＯＳＦＥＴを構成する出力側ＭＯＳＦＥＴのゲートとの間には抵抗素子が設けられ、そのソースには上記第１又は第２ＭＯＳＦＥＴのソースに対応した回路構成にされ、出力側のＭＯＳＦＥＴのゲートには容量素子が設けられことを特徴とする磁気ディスクメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、磁気ディスクメモリ装置に関するものであり、特に読み出しヘッドとしてＭＲ（磁気抵抗効果）素子を用いものに利用して有効な技術、さらには読み出し用のＭＲヘッドと書き込み用ヘッドとしてインダクティブヘッドを使用した複合ヘッドを用いるものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
高記憶密度化に適したセンス方式としては、磁気抵抗の変化を電圧信号として取り出すボルテージセンス方式が有効である。ＭＲヘッドは、動作バイアス電流が流された状態をもって動作され、そこで得られる電圧信号が直流成分を含めて例えば２００ｍＶ程度の小さな電圧である。すなわち、現在知られているＭＲヘッドにおいては、その抵抗値が約２０Ω程度であり、それに流すバイアス電流は１０ｍＡ程度とすると、ＭＲヘッドに発生する電圧は約２００ｍＶ程度となる。
【０００３】
磁気ディスクは、一般に高速回転の際に空気摩擦等によって発生する静電気を放電させるために接地電位が与えられている。したがって、ＭＲヘッドに接地電位とは異なるバイアス電圧を印加すると、ＭＲヘッドと磁気ディスクとが異電位であることによって放電現象が生じるおそれがある。したがって、ＭＲヘッドと磁気ディスクとの間での放電現象を防ぐために、一般に回路の接地電位にされる磁気ディスクに合わせて上記ＭＲヘッドも接地電位付近のバイアス電圧を印加するのが便利である。
【０００４】
したがって、本願発明者等においては、この発明に先立って上記のようなバイアス電流とバイアス電圧を供給するバイアス回路として、ＭＯＳＦＥＴを用いて電流ミラー回路を構成して上記バイアス電流を供給しつつ、ＭＲヘッドの両端に大きな抵抗値を持つ２つ抵抗を直列に接続し、その中点に上記接地電位を供給することを考えた。これにより、上記ＭＲヘッドはその中心部が上記接地電位に対応し、その両端の直流電圧が±１００ｍＶ程度となり、上記磁気ズィスクとの間での放電現象を防ぐことができる。
【０００５】
【発明が解決しようとする課題】
上記のようなバイアス回路を用いた場合、上記バイアス電流を形成する電流ミラー形態の出力側ＭＯＳＦＥＴは、ソース接地ゲート入力の増幅ＭＯＳＦＥＴと見做すことができ、そのゲートに発生した誘導ゲート雑音を増幅し、上記ＭＲヘッドに流れるバイアス電流に上記誘導ゲート雑音成分を含ませてしまう。この結果、ＭＲヘッドの両端に現れる読み出し電圧に上記誘導ゲート雑音成分が重畳してしまいＳ／Ｎ比を悪化させることが判明した。特に記録密度を高くした場合、読み出し信号レベルが小さくなるので、相対的に上記誘導ゲート雑音が大きくなって、高記録密度化、言い換えるならばデータ転送の高速化を妨げる大きな原因となる。
【０００６】
この発明の目的は、Ｓ／Ｎ比の改善を図ったリードアンプを備えた磁気ディスクメモリ装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、磁気ディスクに接地電位を与え、接地電位を中心にして正電位と負電位とで動作し、上記磁気ズィスクの複数面から記録情報を読み出すＭＲヘッドから出力された読み出し信号を増幅する複数個のリードアンプとそれらに対して設けられポストアンプを備えた磁気ディスクメモリ装置において、上記複数のリードアンプの各々において、上記ＭＲヘッドの両端に十分に大きな抵抗値にされ、かつその相互接続点に上記第１電位が与えられた第１と第２の抵抗素子と、上記第１と第２の抵抗素子及びＭＲヘッドの両端側にそれぞれ設けられてバイアス電流を供給する定電流源を構成する第１ＭＯＳＦＥＴ又は第２ＭＯＳＦＥＴのソースに抵抗素子を接続したバイアス回路を設ける。
【０００８】
【発明の実施の形態】
図１には、この発明に係る磁気ディスクメモリ装置に設けられるＭＲヘッドのバイアス回路の一実施例の回路図が示されている。読み出し用のＭＲヘッド（ないし磁気抵抗効果ヘッド、以下同じ）ＲＭＲは、ディスク円板との放電を防ぐために、それに上記回路の接地電位ＧＮＤを与え、かつ、読み出し動作に必要なバイアス電流を流すようにするために次のようなバイアス回路が設けられる。
【０００９】
上記ＭＲヘッドの両端には、上記ＭＲヘッドの前記のような抵抗値に比べて十分高い抵抗値にされた２つの抵抗Ｒｇの一端にそれぞれ接続される。かかる抵抗Ｒｇの他端は、共通接続されるとともに後述するフィードバックアンプＧｍの作用によって回路の接地電位ＧＮＤ（０Ｖ）が与えられる。これにより、上記ＭＲヘッドの両端の電圧は、その中心部が上記接地電位ＧＮＤとなり、その両端部が接地電位ＧＮＤを中心にした微小な正電圧と負電圧とにされる。
【００１０】
上記正電圧に対応されたＭＲヘッドの一端側と正の電圧にされた電源電圧ＶＣＣとの間にバイアス電流を流すＰチャンネル型の定電流源ＭＯＳＦＥＴＱ４が設けられる。このＭＯＳＦＥＴＱ４には、電流ミラー形態にされたＰチャンネル型のＭＯＳＦＥＴＱ３が設けられる。かかるＭＯＳＦＥＴＱ３のドレイン側にはバイアス電流を形成する定電流源Ｉ２が設けられる。同様に、負電圧に対応されたＭＲヘッドの他端側と負の電圧にされた電源電圧ＶＥＥとの間に上記と同じ電流値にされたバイアス電流を流すＮチャンネル型の定電流源ＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ４には、電流ミラー形態にされたＮチャンネル型のＭＯＳＦＥＴＱ１が設けられる。かかるＭＯＳＦＥＴＱ１のドレイン側にはバイアス電流を形成する定電流源Ｉ１が設けられる。
【００１１】
上記ＭＲヘッドＲＭＲに対して接地電位に対応したバイアス電圧を供給するために、フィードバックアンプＧｍが設けられる。このフィードバックアンプＧｍの一方の入力に回路の接地電位が与えられ、他方の入力は上記抵抗Ｒｇの相互接続点に接続される。そして、フィードバックアンプＧｍの出力電流がＭＯＳＦＥＴＭ３に加えられる。つまり、ＭＯＳＦＥＴＭ３には上記定電流源Ｉ２とフィードバックアンプＧｍの出力電流とが流れるようにされる。
【００１２】
上記のようにフィードバックアンプの出力信号を電源電圧ＶＣＣ側の電流ミラー回路に帰還させた場合、定電流源Ｉ１が上記ＭＲヘッドに流れるバイアス電流を決めるようにされる。つまり、ＭＯＳＦＥＴＱ１とＱ２により、上記定電流Ｉ１に対応した電流がＭＲヘッドに流れ、かかるバイアス電流のもとにＭＲヘッドの中点が上記回路の接地電位ＧＮＤと一致するように、フィードバックアンプＧｍがフィードバック電流を形成する。すなわち、上記Ｐチャンネル型ＭＯＳＦＥＴＱ３とＱ４を介して電源電圧ＶＣＣ側から上記ＭＲヘッドに流れる電流は、上記定電流Ｉ１とＩ２の相対バラツキや、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとのバラツキの差分を上記フィードバックアンプＧｍが検出して、それを補正するような電流にされるものである。これにより、ＭＲヘッドＲＭＲは、その中心部が接地電位に正しくバイアスされ、かつ、ＭＯＳＦＥＴＱ２の定電流に対応したバイアス電流が流れるようにされる。
【００１３】
この実施例では、上記定電流を形成するＭＯＳＦＥＴＱ２が増幅動作を行い、その誘導ゲート雑音を増幅してドレイン電流に誘導ゲート雑音成分を重畳させるものであるので、そのゲインを下げるためにソースに抵抗Ｒ２が設けられる。このため、電流ミラー回路を構成する入力側のＭＯＳＦＥＴＱ１のソースにも同様なソース抵抗Ｒ１が設けられる。この入力側のＭＯＳＦＥＴＱ１のゲートとドレインとは共通接続されて上記定電流Ｉ１が流れるようにされる。
【００１４】
電流ミラー回路においては、ミラー形態とされるＭＯＳＦＥＴのゲートとソースとが同電位となることにより、そのサイズ比に対応した電流を形成するものであるので、出力側ＭＯＳＦＥＴＱ２にソース抵抗Ｒ２を挿入した場合、それとのバランスを採るために上記入力側のＭＯＳＦＥＴＱ１にも同様なソース抵抗Ｒ１が設けられる。特に制限されないが、ＭＯＳＦＥＴＱ１とＱ２は、チャンネル長とチャンネル幅が同じく形成される。それ故、定電流Ｉ１がＭＯＳＦＥＴＱ２のドレインからミラー電流として出力される。
【００１５】
特に制限されないが、上記ＭＯＳＦＥＴＱ１とＱ２のゲート間には抵抗Ｒ１が設けられ、ＭＯＳＦＥＴＱ２のゲートと回路の接地電位との間にはキャパシタＣ１が設けられる。これにより、ロウパスフィルタを構成してＭＯＳＦＥＴＱ２のゲート電圧の安定化を図るようにするものである。同様に、Ｐチャンネル型ＭＯＳＦＥＴＱ３とＱ４からなる電流ミラー回路において、上記と同じゲート誘導雑音を低減させるためのソース抵抗Ｒ４、Ｒ５及びロウパスフィルタを構成する抵抗Ｒ６とキャパシタＣ３が設けられる。
【００１６】
上記ＭＲヘッドの両端ＭＲＸとＭＲＹの電圧は、リードアンプＡｍｐにより増幅される。このリードアンプＡｍｐの出力信号は、後述するように他の同様なリードアンプと共通化されてポストアンプに伝えられる。磁気ディスクは、大きな記憶容量を実現するために複数毎が一定の間隔をもって重ね合わされて組み立てられる。それぞれの磁気ディクスの両面に上記ヘッドが設けられる。磁気ディスクメモリ装置に対するリード／ライトのメモリアクセスは、上記複数毎の磁気ディスクのうち１つの記録面が選ばれて、リード／ライト動作が行われる。
【００１７】
このような記録面に対応したＭＲヘッドの選択動作を行うために、上記定電流源ＭＯＳＦＥＴＱ２、Ｑ４と上記ＭＲヘッドとの間には、選択スイッチＭＯＳＦＥＴＱ５とＱ６が設けられる。ＭＯＳＦＥＴＱ５はＮチャンネル型ＭＯＳＦＥＴからなり選択信号ＳＬが供給される。ＭＯＳＦＥＴＱ６は、Ｐチャンネル型ＭＯＳＦＥＴからなり上記選択信号ＳＬの反転信号／ＳＬが供給される。例えば、選択信号ＳＬがハイレベルのとき、Ｎチャンネル型ＭＯＳＦＥＴＱ５をオン状態とし、その反転信号である選択信号／ＳＬのロウレベルによりＰチャンネル型ＭＯＳＦＥＴＱ６をオン状態とし、上記ＭＲヘッドＲＭＲに上記のようなバイアス電流を供給して記憶情報に対応した読み出し信号が得られる。
【００１８】
上記読み出し信号は、リードアンプＡｍｐにより増幅されて、上記ポストアンプ及び出力回路を通して読み出される。このとき、他の磁気記録面に対応したＭＲヘッドにおいては、上記スイッチＭＯＳＦＥＴＱ５とＱ６に対応したスイッチＭＯＳＦＥＴがオフ状態となり読み出し動作は行われない。なお、スイッチＭＯＳＦＥＴＱ５とＱ６おいても、誘導ゲート雑音が発生するが、これらのＭＯＳＦＥＴＱ５やＱ６のソースには、前記ＭＯＳＦＥＴＱ２やＱ４等が設けられて、その相互コンダクタンスを低下させるように作用するので、実際上問題になるようなノイズ電流を発生させない。
【００１９】
この実施例では、上記のような読み出し動作において、定電流源を構成するＭＯＳＦＥＴＱ２及びＱ４は、そのソースにそれぞれ抵抗Ｒ２及びＲ５が設けられており、その負帰還作用によって増幅素子としての相互コンダクタンスｇｍを小さくする。したがって、ＭＯＳＦＥＴＱ２及びＱ４のドレインから出力される定電流、言い換えるならば、ＭＲヘッドＲＭＲに供給されるバイアス電流に重畳される上記誘導ゲート雑音成分を小さくすることができる。これにより、Ｓ／Ｎ比の改善が図られ、高記録密度化、言い換えるならばデータ転送の高速化を推進することができる。
【００２０】
図２には、この発明に係る磁気ディスクメモリ装置に設けられるＭＲヘッドのバイアス回路の他の一実施例の回路図が示されている。この実施例では、定電流源ＭＯＳＦＥＴＱ２のソース側に選択スイッチＭＯＳＦＥＴＱ５’が設けられる。つまり、この選択スイッチＭＯＳＦＥＴＱ５’のオン状態での抵抗値を図１の抵抗Ｒ２として利用するものである。このため、電流ミラー回路の入力側のＭＯＳＦＥＴＱ１のソースにも、上記ＭＯＳＦＥＴＱ５’に対応したＭＯＳＦＥＴＱ７を上記抵抗Ｒ１の代わりに設けるものである。この構成では、回路素子の低減を図ることができる。
【００２１】
特に制限されないが、上記ＭＯＳＦＥＴＱ５’及びＭＯＳＦＥＴＱ７は、Ｐチャンネル型ＭＯＳＦＥＴを用いるものである。これより、ＭＯＳＦＥＴＱ５’及びＭＯＳＦＥＴＱ７のゲート，ソース間のしきい値電圧を利用してＭＯＳＦＥＴＱ２及びＱ１のソース電位を高くし、その相互コンダクタンスｇｍをよりいっそう低下させるものである。
【００２２】
この実施例では、電源電圧ＶＣＣ側は、抵抗Ｒ４，Ｒ５を省略しているが、図１のように付加することが望ましいし、電源電圧ＶＣＣ側においても、スイッチＭＯＳＦＥＴＱ６を定電流ＭＯＳＦＥＴＱ４のソース側に挿入するものであってもよい。この場合には、スイッチＭＯＳＦＥＴＱ６に対応して、ＭＯＳＦＥＴＱ３のソース側にも上記同様なダミーＭＯＳＦＥＴを設けるようにすればよい。また、スイッチＭＯＳＦＥＴ及びダミーＭＯＳＦＥＴは、Ｎチャンネル型ＭＯＳＦＥＴに変更して、そのゲート，ソース間のしきい値電圧を上記電流ミラー回路を構成するＭＯＳＦＥＴＱ３とＱ４のソースに供給するものであってもよい。
【００２３】
図３は、この発明に係る磁気ディスクメモリ装置におけるライトドライバ回路が搭載されるリード／ライト集積回路とその外部回路の一実施例のブロック図が示されている。この発明に係るリード／ライト集積回路ＩＣは、複数ヘッド回路から構成される。すなわち、図３に示されたＭＲヘッド１とそのリードプリアンプ２の他に、例えば７個のＭＲヘッドとそのリードプリアンプが設けられ、これら合計８個分の回路に対して１つのポストアンプ出力回路８が共通に設けられる。同図のリードプリアンプ２は、レベルシフト３も含むものである。
【００２４】
上記ポストアンプ出力回路８の一対の出力信号は、ＤＣ出力オフセットをカットするよう比較的大きな容量値を持つキャパシタを介してＡＧＣ（自動利得制御）アンプ１１に供給される。このＡＧＣアンプ１１の出力信号は、波形整形回路１２により波形整形され、パルス化回路１３によりパルス信号として磁気ディススク制御回路等の上位回路に伝えられる。
【００２５】
磁気ディスク装置の大記憶容量化のために、上記リード／ライト集積回路ＩＣは、複数個搭載され、ポストアンプ出力回路８は、他のリード／ライト集積回路のポストアンプ出力回路と出力端子が共通に接続される。選択されたリード／ライト集積回路の出力信号のみが前記キャパシタを通してＡＧＣアンプに伝えられるようにするために、ポストアンプ出力回路８は、３状態出力機能を持つようにされる。言い換えるならば、非選択状態に置かれるリード／ライト集積回路ＩＣのポストアンプ出力回路８は、その出力がハイインピーダンス状態にされる。
【００２６】
リード／ライト集積回路に含まれる書き込み系回路は、分周回路６とライトドライバ回路７から構成される。複数からなるライトドライバ７の入力に分周回路６の出力が共通に伝えられ、選択信号により選択された磁気ヘッドに対応したものライトドライバ７が動作状態となって磁気ヘッド５を駆動する。分周回路６は、その電流源を非ライト時に微小電流化しパワーの低減を図り、ライト時にのみ通常電流を流すようにされる。すなわち、非ライト時には微小電流が分周回路６に供給されている。ライト時には通常動作電流が分周回路６に供給される。９は、異常検出回路であり、ＭＲヘッド２や磁気ヘッド５の断線や短絡等の異常を検出する。モード切り換え回路は、書き込みモード、読み出しモードの切り換えを行う。
【００２７】
図４には、この発明に係る磁気ディスクメモリ装置のリードアンプの一実施例の回路図が示されている。同図には、磁気ディスク、その回転駆動装置及び装置電源も合わせて描かれている。磁気記憶媒体としての磁気ディスク円板（ハードディスク）は、駆動機構としてのモータにより回転駆動される。このモータによる回転軸を介して磁気ディスク円板の表面磁性体には回路の接地電位（回路の第１電位）ＧＮＤが与えられる。このように接地電位ＧＮＤを与えるのは、回転する磁気ディスク円板に溜まる不所望な電荷を抜くために好都合である。
【００２８】
読み出し用のＭＲヘッドは、上記ディスク円板との放電を防ぐために、その一端が上記回路の接地電位ＧＮＤに接続され、実質的に同電位にされる。このようにＭＲヘッドの一端に回路の接地電位ＧＮＤを与えると、その他端の電圧は、通常ＭＲヘッドの抵抗地が２０Ω程度であり、それに流すバイアス電流は１０ｍＡ程度なので、０．２Ｖ程度の微小な電圧にしかならない。
【００２９】
上記磁気ディスクの高記憶密度に対応して高周波数までの信号読み出しを行うようにするために電圧信号として取り出す必要がある。なぜなら、上記ＭＲヘッドから磁気抵抗変化に対応した電流信号を取り出すようにした場合、前記のようにＭＲヘッドとリードアンプとを接続するワイヤーのインダクタンス成分が直接作用して高周波信号の取り出しを制限してしまうからである。上記のようにＭＲヘッドの他端から磁気ディスク円板の磁気記憶情報に対応した電圧信号として取り出すようにするために前記のバイアス回路が用いられる。
【００３０】
上記ＭＲヘッドの両端には、かかるＭＲヘッドの前記のような抵抗値に比べて十分高い抵抗値にされた抵抗Ｒｇの一端がそれぞれ接続され、他端が共通接続されるとともに回路の接地電位ＧＮＤ（０Ｖ）が与えられる。これにより、上記ＭＲヘッドの両端の電圧は、上記接地電位を中心にした微小な正電圧と負電圧とにされる。この実施例では、上記抵抗Ｒｇの相互接続点に直接に回路の接地電位を与えるようにしているが、前記のようなフィードバックアンプを設けるこのが実際的である。つまり、この実施例のように上記抵抗Ｒｇの相互接続点に直接に回路の接地電位を与える場合には、バイアス電流Ｉｂ１とＩｂ２とを正しく一致させることが必要となる。
【００３１】
上記ＭＲヘッドの一端側に得られる読み出し信号は、ｎｐｎ型の増幅トランジスタＱＮ１のベースに供給される。上記ＭＲヘッドの他端に得られる読み出し信号は、同様にｎｐｎ型の増幅トランジスタＱＮ２のベースに供給される。そして、これらの増幅トランジスタＱＮ１とＱＮ２のエミッタ間には、キャパシタＣ２が設けられる。このキャパシタＣ２は、上記ＭＲヘッドの両端に印加される直流バイアス電圧を保持し、かつ信号電流を流すようにして、交流的には上記増幅トランジスタのエミッタを共通化して差動増幅動作を行われる。
【００３２】
一定のバイアス電流が流れることによってＭＲヘッドの両端に発生する電圧ＶｘとＶｙは、上記ＭＲヘッドにおける電圧降下分だけ直流レベルが異なる。すると、増幅トランジスタＱＮ１とＱＮ２を差動増幅回路のようにエミッタ結合させると、無信号の定常状態で出力ＲＤＸ・ＲＤＹ間にオフセット電圧が発生してしまう。この事を防ぐために、ハイパスフィルタとしてのキャパシタＣ２を設けて交流的にエミッタ結合させている。ちなみに、このキャパシタＣ２があまり小さい容量値であると、そのインピーダンスが大きくみえて、低域のカツトオフ周波数が高くなってしまう（帯域の幅ＧＢ積が小さくなる）。上記キャパシタＣ２の容量値としては、３３００ｐＦ〜１μＦのように大きくすることが必要とされる。このため、上記キャパシタＣ２は、特に制限されないが、リード／ライト集積回路の外付素子により構成される。
【００３３】
上記増幅トランジスタＱＮ１とＱＮ２のコレクタは、ベースに所定のバイアス電圧Ｖａが印加されたｎｐｎ型トランジスタＱＮ３とＱＮ４とが直列に接続され、かかるトランジスタＱＮ３とＱＮ４を介して負荷抵抗ＲＬの一端にそれぞれ接続される。上記負荷抵抗ＲＬの他端は、電源電圧ＶＣＣが供給される。上記負荷抵抗ＲＬで形成された増幅出力信号は、次段増幅回路２ｎｄＡＭＰにより増幅されて、前記出力信号ＲＤＹ及びＲＤＸとされる。このようにＭＲヘッドの読み出し信号は、多段の増幅回路により増幅されるものであり、前記誘導ゲート雑音を入力部において低減させることにより、Ｓ／Ｎ比の改善が図られ、高記録密度化、言い換えるならばデータ転送の高速化が可能になる。
【００３４】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）  磁気ディスクに接地電位を与え、接地電位を中心にして正電位と負電位とで動作し、上記磁気ズィスクの複数面から記録情報を読み出すＭＲヘッドから出力された読み出し信号を増幅する複数個のリードアンプとそれらに対して設けられポストアンプを備えた磁気ディスクメモリ装置において、上記複数のリードアンプの各々において、上記ＭＲヘッドの両端に十分に大きな抵抗値にされ、かつその相互接続点に上記第１電位が与えられた第１と第２の抵抗素子と、上記第１と第２の抵抗素子及びＭＲヘッドの両端側にそれぞれ設けられてバイアス電流を供給する定電流源を構成する第１ＭＯＳＦＥＴ又は第２ＭＯＳＦＥＴのソースに抵抗素子を接続したバイアス回路を設けことにより、上記第１又は第２ＭＯＳＦＥＴの誘導ゲート雑音がＭＲヘッドに流れるバイアス電流に重畳されるの低減でき、Ｓ／Ｎ比の改善が図られるという効果が得られる。
【００３５】
（２）  上記第１又は第２のＭＯＳＦＥＴのソースに上記スイッチ素子を接続し、そのオン抵抗値を上記抵抗素子として用いることにより、合わせて回路の簡素化といっそうの定電流ＭＯＳＦＥＴの相互コンダクタンスを低下させることができるという効果が得られる。
【００３６】
（３）  上記バイアス回路として、上記第２の定電流源によりバイアス電流を設定し、上記第１と第２の抵抗素子の相互接続点が第１入力端子に供給され、第２入力端子に上記第１電位が与えられ、その出力信号に基づいて第１電流源に流れる電流を制御して上記第１と第２抵抗素子の相互接続点の電位と上記第１電位とを等しくさせるフィードバックアンプを設けることにより、所望のバイアス電流を流しつつ、ＭＲヘッドの中心部を回路の接地電位に正しくバイアスすることができるという効果が得られる。
【００３７】
（４）  上記第１と第２の定電流源の各々を、電流ミラー回路により構成し、電その入力側ＭＯＳＦＥＴのゲートと、出力側ＭＯＳＦＥＴのゲートとの間には抵抗素子を接続し、出力側のＭＯＳＦＥＴのゲートには容量素子を設けてロウパスフィルタを構成することにより、出力されるバイアス電流のいっそうの安定化を図ることができるという効果が得られる。
【００３８】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、増幅トランジスタＱＮ１やＱＮ２等は、ＭＯＳＦＥＴに置き換えることができる。上記リードアンプは、種々の実施形態を採ることができるものである。この発明は、磁気ディスクメモリ装置として広く利用できる。
【００３９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、磁気ディスクに接地電位を与え、接地電位を中心にして正電位と負電位とで動作し、上記磁気ズィスクの複数面から記録情報を読み出すＭＲヘッドから出力された読み出し信号を増幅する複数個のリードアンプとそれらに対して設けられポストアンプを備えた磁気ディスクメモリ装置において、上記複数のリードアンプの各々において、上記ＭＲヘッドの両端に十分に大きな抵抗値にされ、かつその相互接続点に上記第１電位が与えられた第１と第２の抵抗素子と、上記第１と第２の抵抗素子及びＭＲヘッドの両端側にそれぞれ設けられてバイアス電流を供給する定電流源を構成する第１ＭＯＳＦＥＴ又は第２ＭＯＳＦＥＴのソースに抵抗素子を接続したバイアス回路を設けことにより、上記第１又は第２ＭＯＳＦＥＴの誘導ゲート雑音がＭＲヘッドに流れるバイアス電流に重畳されるの低減でき、Ｓ／Ｎ比の改善が図られる。
【図面の簡単な説明】
【図１】この発明に係る磁気ディスクメモリ装置に設けられるＭＲヘッドのバイアス回路の一実施例を示す回路図である。
【図２】この発明に係る磁気ディスクメモリ装置に設けられるＭＲヘッドのバイアス回路の他の一実施例を示す回路図である。
【図３】この発明に係る磁気ディスクメモリ装置におけるライトドライバ回路が搭載されるリード／ライト集積回路とその外部回路の一実施例を示すブロック図である。
【図４】この発明に係る磁気ディスクメモリ装置のリードアンプの一実施例を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ７…ＭＯＳＦＥＴ、Ｇｍ…フィードバックアンプ、Ｃ１〜Ｃ３…キャパシタ、Ｉ１，Ｉ２…定電流源、Ｒｇ，Ｒ１〜Ｒ６抵抗、Ａｍｐ…リードアンプ、ＱＮ１，ＱＮ２…増幅トランジスタ、
１…ＭＲヘッド、２…リードアンプ（センスアンプ）、３…レベルシフト、４…タイミング調整回路、５…書き込み用ヘッド（インダクティブヘッド）、６…分周回路、７…ライトドライバ、８…ポストアンプ出力回路、９…異常検出回路、１０…モード切換回路、１１…ＡＧＣアンプ、１２…波形整形回路、１３…パルス化回路、１４…ライト補正回路、１５…上位装置。
【図１】
0003660519.tif 000002
【図２】
0003660519.tif 000003
【図３】
0003660519.tif 000004
【図４】
0003660519.tif 000005