(57)【特許請求の範囲】
【請求項１】
ｋ相ＰＳＫ無線通信での受信信号を局部発振器からのローカル信号を用いて直交検波する直交検波部と、
該直交検波部で得られた復調信号を入力として、ビタビアルゴリズムを用いて、最尤系列推定を施すＭＬＳＥ型等化器とをそなえ、
該ＭＬＳＥ型等化器での等化前の時間的に間隔をあけた複数のデータを用いて、該データのもつ周波数偏差を検出する周波数弁別器と、
該周波数弁別器で得られた周波数偏差を最小にするように、該直交検波部における該局部発振器の発振周波数を制御する制御部とが設けられるとともに、
該制御部が、該周波数弁別器で得られた周波数偏差に応じて、該周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成されていることを特徴とする、ＭＬＳＥ型等化器を用いた復調装置。
【請求項２】
該制御部が、該周波数弁別器で得られた周波数偏差の大きさと、該周波数偏差を検出する際の検出データの時間間隔とが反比例するように、該周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成されていることを特徴とする請求項１記載のＭＬＳＥ型等化器を用いた復調装置。
【請求項３】
ｋ相ＰＳＫ無線通信での受信信号を局部発振器からのローカル信号を用いて直交検波する直交検波部と、
該直交検波部で得られた復調信号を所定の識別レベルで識別する識別部と、
該識別部からの出力について、位相回転を施す位相回転部と、
該位相回転部に位相回転情報を有する三角関数情報を出力する三角関数発生部と、
該識別部後の復調信号を入力として、ビタビアルゴリズムを用いて、最尤系列推定を施すＭＬＳＥ型等化器とをそなえ、
該ＭＬＳＥ型等化器での等化前の時間的に間隔をあけた複数のデータを用いて、該データのもつ周波数偏差を検出する周波数弁別器と、
該周波数弁別器で得られた周波数偏差を最小にするように、該三角関数発生部を制御する制御部とが設けられるとともに、
該制御部が、該周波数弁別器で得られた周波数偏差に応じて、該周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成されていることを特徴とする、ＭＬＳＥ型等化器を用いた復調装置。
【請求項４】
該制御部が、該周波数弁別器で得られた周波数偏差の大きさと、該周波数偏差を検出する際の検出データの時間間隔とが反比例するように、該周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成されていることを特徴とする請求項３記載のＭＬＳＥ型等化器を用いた復調装置。
【請求項５】
ｋ相ＰＳＫ無線通信でのバースト受信信号を局部発振器からのローカル信号を用いて直交検波する直交検波部と、
該直交検波部で得られた復調信号を入力として、ビタビアルゴリズムを用いて、最尤系列推定を施すＭＬＳＥ型等化器とをそなえ、
該バースト受信信号の開始情報と終了情報とを検出するバースト受信信号開始・終了検出部と、
該ＭＬＳＥ型等化器での等化前の時間的に間隔をあけた複数のデータを用いて、該データのもつ周波数偏差を検出する周波数弁別器と、
該バースト受信信号開始・終了検出部で該バースト受信信号の開始が検出されると、該周波数弁別器で得られた周波数偏差を最小にするように、該直交検波部における該局部発振器の発振周波数を制御するとともに、該バースト受信信号開始・終了検出部で該バースト受信信号の終了が検出されると、そのときの該周波数弁別器の周波数偏差を保持するように、該直交検波部における該局部発振器の発振周波数を制御する制御部とが設けられるとともに、
該制御部が、該周波数弁別器で得られた周波数偏差に応じて、該周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成されていることを特徴とする、ＭＬＳＥ型等化器を用いた復調装置。
【請求項６】
該制御部が、該周波数弁別器で得られた周波数偏差の大きさと、該周波数偏差を検出する際の検出データの時間間隔とが反比例するように、該周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成されていることを特徴とする請求項５記載のＭＬＳＥ型等化器を用いた復調装置。
【請求項７】
ｋ相ＰＳＫ無線通信でのバースト受信信号を局部発振器からのローカル信号を用いて直交検波する直交検波部と、
該直交検波部で得られた復調信号を所定の識別レベルで識別する識別部と、
該識別部からの出力について、位相回転を施す位相回転部と、
該位相回転部に位相回転情報を有する三角関数情報を出力する三角関数発生部と、
該識別部後の復調信号を入力として、ビタビアルゴリズムを用いて、最尤系列推定を施すＭＬＳＥ型等化器とをそなえ、
該バースト受信信号の開始情報と終了情報とを検出するバースト受信信号開始・終了検出部と、
該ＭＬＳＥ型等化器での等化前の時間的に間隔をあけた複数のデータを用いて、該データのもつ周波数偏差を検出する周波数弁別器と、
該バースト受信信号開始・終了検出部で該バースト受信信号の開始が検出されると、該周波数弁別器で得られた周波数偏差を最小にするように、該三角関数発生部を制御するとともに、該バースト受信信号開始・終了検出部で該バースト受信信号の終了が検出されると、そのときの該周波数弁別器の周波数偏差を保持するように、該三角関数発生部を制御する制御部とが設けられるとともに、
該制御部が、該周波数弁別器で得られた周波数偏差に応じて、該周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成されていることを特徴とする、ＭＬＳＥ型等化器を用いた復調装置。
【請求項８】
該制御部が、該周波数弁別器で得られた周波数偏差の大きさと、該周波数偏差を検出する際の検出データの時間間隔とが反比例するように、該周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成されていることを特徴とする請求項７記載のＭＬＳＥ型等化器を用いた復調装置。
【発明の詳細な説明】
【０００１】
（目次）
産業上の利用分野
従来の技術（図４５〜図５５）
発明が解決しようとする課題
課題を解決するための手段（図１〜図６）
作用（図１〜図６）
実施例
（ａ）第１実施例の説明（図７〜図２６）
（ｂ）第２実施例の説明（図２７〜図３９）
（ｃ）第３実施例の説明（図４０〜図４４）
発明の効果
【０００２】
【産業上の利用分野】
本発明は、ＭＬＳＥ型等化器を用いた復調装置に関する。
ＭＬＳＥ(Maximum Likelihood Sequence Estimation)とは、空間上で遅延やフェージングなどを受けて伝搬される送信信号のすべての系列のうちから確率的に最も確からしい送信信号の系列を、ビタビアルゴリズムを用いて推定する最尤系列推定法であり、ＭＬＳＥ型等化器は、この最尤系列推定法を用いて送信信号の系列を推定することによって、伝送路（空間）から遅延やフェージングなどを受けて送信されてくる信号を高精度に等化することのできる等化器である。
【０００３】
また、近年、移動体無線通信などにおいて、将来加入者数の増加に伴い、周波数利用効率の向上が求められてきているが、移動体無線通信では、受信信号に対するマルチパスフェージングなどの影響が大きいため、単純にシンボルのクロッククレートを上げたり、多相位相変調をかける等の対策を容易に行なうことができない。
【０００４】
このため、マルチパスフェージング状況下でも安定に動作して高速にデータ伝送を行なうことが可能な復調装置が要求されてきており、これに伴い、近年では、上述のＭＬＳＥ型等化器を用いた復調装置の開発が盛んに行なわれてきている。
【０００５】
【従来の技術】
（１）ＭＬＳＥ型等化器の説明
図４５は一般的なＭＬＳＥ型等化器の構成を示すブロック図で、この図４５において、２０１はレプリカ生成部、２０２はＣＩＲ計算部、２０３は誤差演算部、２０４はブランチメトリック計算部、２０５はＡＣＳ部、２０６はパスメモリである。
【０００６】
ここで、レプリカ生成部２０１は、トレーニング系列と呼ばれる既知のＰＮ系列と、後述するＣＩＲ計算部２０２で計算されるＣＩＲ推定値とを基に、伝送路（空間）を通ることにより遅延やフェージングなどを受けて受信される受信信号の元の状態、つまり送信信号の状態を推定したレプリカと呼ばれる推定受信信号を生成するものであり、ＣＩＲ計算部２０２は、ＬＭＳ（Ｌｅａｓｔ−Ｍｅａｎ−Ｓｑｕａｒｅ：最小２乗法）  アルゴリズムなどを用いて、受信信号の通ってきた伝送路のＣＩＲ（Ｃｈａｎｎｅｌ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ：  インパルス応答）  を計算して、この演算結果を、送信信号推定用のレプリカを生成するための情報としてレプリカ生成部２０１へ出力するものである。
【０００７】
また、誤差演算部２０３は、上述のレプリカ生成部２０１で生成されるレプリカ信号と実際の受信信号とに対して負加算（減算）処理を施すことによって、レプリカ信号と受信信号との誤差情報を得るものであり、ブランチメトリック計算部２０４は、この誤差演算部２０３で得られるレプリカ信号と受信信号との誤差情報の絶対値の２乗を計算して、ブランチメトリックと呼ばれる値を得るものである。
【０００８】
さらに、ＡＣＳ（Ａｄｄ  Ｃｏｍｐａｒｅ  ＆  Ｓｅｌｅｃｔ）部２０５は、ブランチメトリック計算部２０４で得られたブランチメトリックを、後述する受信信号の信号点の状態遷移に応じて、その前の時点までに得られるブランチメトリックの積算値（パスメトリック）と加算し（Ａｄｄ）  、その結果を比較し（Ｃｏｍｐａｒｅ）  、最も加算結果の小さい信号点の遷移を選択する（Ｓｅｌｅｃｔ）ものであり、パスメモリ２０６は、このＡＣＳ部２０５によって上述のごとく選択された信号点の遷移情報を記憶してゆき、最も確からしいパスをトレースバックして出力することによって等化受信信号を出力するものである。
【０００９】
このような構成により、上述のＭＬＳＥ型等化器では、図４７に示すごとくトレーニングデータ部（トレーニング系列）２０７及びデータ部（実際の信号データ）２０８からなる信号が入力されると、まず、ＣＩＲ計算部２０２によって、伝送路のＣＩＲの推定値がトレーニングデータ部２０７のトレーニング系列を用いて計算され、これにより得られたＣＩＲの推定値を基に、レプリカ生成部２０１によって、送信信号を推定するレプリカが生成される。
【００１０】
さらに、このレプリカは誤差演算部２０３へ入力されることにより、レプリカとトレーニング系列の受信信号との信号誤差が演算され、これが上述のＣＩＲ計算部２０２でのＣＩＲの推定値計算用の誤差情報として出力される。そして、トレーニング系列が終了するまで上述の処理が繰り返されることによって、伝送路のＣＩＲの推定値が更新・収束されてゆく。
【００１１】
つまり、上述のＭＬＳＥ型等化器では、上述のごとく処理を行なうことで、レプリカ生成部２０１でレプリカを生成するに際して十分なデータが得られていない初期の段階では、既知系列であるトレーニング系列を用いて伝送路のＣＩＲを計算することによって、トレーニング系列の受信状態を把握して伝送路の状態をある程度推定しておくのである。
【００１２】
そして、上述のごとく伝送路のＣＩＲを推定した後、実際の受信信号（データ部２０８）が誤差演算部２０３に入力されると、図４６に示すように、この誤差演算部２０３によって、この受信信号とレプリカ生成部２０１で生成されたレプリカとの誤差が演算され、ブランチメトリック計算部２０４によって、この誤差の絶対値の２乗が計算されブランチメトリックとしてＡＣＳ部２０５へ出力される。
【００１３】
さらに、ＡＣＳ部２０５では、ブランチメトリック計算部２０４で計算されたブランチメトリックが、後述するごとく信号点の状態遷移に応じて、その前の時点までに得られているブランチメトリックの積算値であるパスメトリックと加算され、その結果が比較され、最も加算結果の小さい遷移（パス）が選択されて、パスメモリ２０６へ出力され、パスメモリ２０６は、この最も加算結果の小さいパスを記憶しておく。
【００１４】
そして、上述のごとく処理を受信信号の１シンボル毎に繰り返し、バーストの終端が認識された時点で、パスメモリ２０６に記憶されたパスをトレースバックして出力することにより、最も確からしいパスが受信信号の等化出力として出力される。
なお、上述のレプリカ生成部２０１，ＣＩＲ計算部２０２，誤差演算部２０３，ブランチメトリック計算部２０４，ＡＣＳ部２０５及びパスメモリ２０６の各機能は、実際には、１つのＣＰＵもしくは、演算用のプロセッサとしてＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を用いて、ソフトウェアにより実現されている。
【００１５】
ここで、上述のＭＬＳＥ型等化器による受信信号の等化処理について、さらに具体的に述べる。なお、以下では、送信信号の変調方式をＱＰＳＫ（Ｑｕａｄｒｉｐｈａｓｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ：４相位相変調）、送信信号が伝送路から遅延を受けて受信されることによって図４８（ａ），（ｂ）に示すごとく生じる遅延波及び先行波における遅延波の最大遅延時間を１シンボル（Ａ）長とする。
【００１６】
まず、伝送路で生じている現象を考える。図４９はＱＰＳＫにおける信号点配置を示す図であり、例えば、信号点が「１」，「３」の順に送信されたとする。遅延波が存在している場合、受信信号は、図５０に示すごとく、フェージングによる振幅変動と位相回転を受けた信号点「３」に対応する信号に、同じくフェージングを受けた「１」に対応する信号を加えたものになる。
【００１７】
なお、ここでは、遅延波の最大遅延時間を１シンボル長としたため、現在の信号点「３」への影響は、１シンボル前の信号点「１」からの影響に限られるが、最大遅延時間を延ばせばそれだけ影響を及ぼすシンボル数が増える。この先行波に対するフェージングの影響と、遅延波に対するフェージングの影響を表す複素値が、前述の伝送路のインパルス応答（ＣＩＲ）である。
【００１８】
そして、図４５及び図４６にて前述したＭＬＳＥ型等化器において、トレーニング系列を用いる段階では、どのような系列が送られているのかがわかっているので、これを用いてレプリカ生成部２０１でレプリカを計算することによって、例えば、この場合の信号点の状態遷移は、図５１に示すごとく１本のパスで表される。なお、この図５１では、トレーニング系列のシンボル数を「Ｋ」としている。
【００１９】
ここで、信号点Ｘ（Ｘ＝０〜３）及び信号点Ｙ（Ｙ＝０〜３）の送信信号点をそれぞれＤＸ  ，ＤＹ  、状態Ｘの時点ｔにおける先行波に対する推定ＣＩＲをＣ０，Ｘ，ｔ  、１シンボル遅延波に対する推定ＣＩＲをＣ−１，Ｘ，ｔとすると、レプリカ生成部２０１で生成される状態Ｘから状態Ｙへの信号点の状態遷移に対応するレプリカＲＸ，Ｙ，ｔ  は以下のように表される。
【００２０】
ＲＸ，Ｙ，ｔ  ＝ＤＹ  ・Ｃ０，Ｘ，ｔ−１  ＋ＤＸ  ・Ｃ−１，Ｘ，ｔ−１  ・・・（１）
従って、時点ｔにおける受信信号をＳｔ  とすると、誤差演算部２０３で得られる誤差信号ＥＸ，Ｙ，ｔ  は、
ＥＸ，Ｙ，ｔ  ＝Ｓｔ  −ＲＸ，Ｙ，ｔ  ・・・（２）
で表される。そして、ＣＩＲ計算部２０２が、この誤差ＥＸ，Ｙ，ｔ  を用いてＣ０，Ｘ，ｔ  ，Ｃ−１，Ｘ，ｔを更新していく操作をトレーニング系列のシンボル数Ｋ回だけ繰り返すことによって、上述のごとくＣＩＲの推定値を収束させる。
【００２１】
その後、実際の受信信号が入力されると、ＭＬＳＥ型等化器は、トレーニング系列を用いて最終的に得られたＣＩＲを用いて等化処理を図４５及び図４６にて前述したごとく開始する。具体的には、ブランチメトリック計算部２０４でのブランチメトリックの計算により、例えば、図５２（ａ）に示すごとく、時点Ｋ（トレーニング系列の最終シンボル）から時点Ｋ＋１（受信信号データの最初のシンボル）にパスが伸ばされる。なお、このとき、時点Ｋでの信号点は「０」なので、信号点「０」から信号点「０」，「１」，「２」，「３」への４本のパスが考えられる。
【００２２】
ここで、誤差演算部２０３によって得られる誤差Ｅ０  Ｙ，Ｋ＋１  の絶対値の２乗（｜Ｅ０  Ｙ，Ｋ＋１  ｜２  ）が、信号点「０」から信号点「Ｙ」へのブランチメトリックであり、ＡＣＳ部２０５によるこのブランチメトリックのある時点までの積算値が、その時点のパスメトリックである。そして、例えば、時点Ｋ＋１を考える場合、時点Ｋが持っているパスメトリックを「０」と定義すれば、ブランチメトリックがそのままパスメトリックになる。そして、ＣＩＲ計算部２０２では、この時に式（２）をにより誤差演算部２０３で得られる誤差を用いて、状態「Ｙ」に対応するＣＩＲが計算される。
【００２３】
さらに、その後、時点Ｋ＋１での信号点は分からないので、時点Ｋ＋２への信号点の状態遷移は、図５２（ｂ）に示すごとく１６本のパスが考えられる。このとき、各パスに対して式（２）より誤差演算部２０３で誤差ＥＸ，Ｙ，Ｋ＋２  が求まり、ブランチメトリック計算部２０４で、その絶対値の２乗（｜ＥＸ  Ｙ，Ｋ＋２  ｜２  ）としてブランチメトリックが求まる。
【００２４】
ここで、時点Ｋ＋１における各信号点「０〜３」から時点Ｋ＋２における信号点「０」に至るパスは４本あるが、このとき、ＡＣＳ部２０５により各パスの持っているブランチメトリックと、その出発点の信号点（この場合、時点Ｋ＋１の信号点）が持っているパスメトリックとがそれぞれ加算され、新たなパスメトリックが得られ、このうち最も加算結果が最小となるパスメトリックをもったパスのみを残して、このパスを時点Ｋ＋１における各信号点「０〜３」から時点Ｋ＋２における信号点「０」に至る最も確からしいパスとする。
【００２５】
なお、時点時点Ｋ＋１における各信号点「０〜３」から時点Ｋ＋２における各信号点「１〜３」に至るパスも同様に、ＡＣＳ部２０５での加算結果の最も小さいパスが最も確からしいパスとして残される。
これにより、図５２（ｂ）において時点Ｋ＋１から時点Ｋ＋２へ至る１６通りあったパスが、例えば、図５２（ｃ）に示すごとく４通りになり、順次、残ったパスがパスメモリ２０６に記憶されてゆく。
【００２６】
その後は、受信信号データの長さがＮであれば、上述のごとく処理が時点Ｋ＋Ｎまで繰り返され、図５３（ａ），（ｂ）に示すごとくパスが決定されてゆき、最終的に、パス時点Ｋ＋Ｎ−１から時点Ｋ＋Ｎに至るパスのうち最もパスメトリックの小さいパスからパスメモリ２０６に記憶されたパスをトレースバックして出力することにより、図５４の太実線で示すごとくパスが等化出力として出力される。
【００２７】
（２）復調装置の説明
図５５は一般的な復調装置の構成を示すブロック図で、この図５５において、３０１はミキサ、３０２は局部発振器、３０３はバンドパスフィルタ（ＢＰＦ）、３０４はＡＧＣアンプ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ  ＡＭＰ）、３０５はハイブリッド、３０６，３０７はそれぞれミキサ、３０８，３０９はそれぞれベースバンド信号用のアンプ（ＡＭＰ）、３１０，３１１はそれぞれローパスフィルタ（ＬＰＦ）、３１２，３１３はＡ／Ｄ変換器、３１４はパラレル／シリアルデータ変換器（Ｐ／Ｓ変換器）である。
【００２８】
さらに、３１５，３１６はそれぞれ乗算器、３１７は加算器、３１８はクロック再生用の電圧制御発振器（ＣＬＫ  ＶＣＯ）  、３１９はクロック再生用のループフィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ）  、３２０はクロック再生用の位相器比較器（Ｐ．Ｄ：Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ）、３２１は直交ハイブリッド（Ｈ）、３２２はキャリア再生用の電圧制御局部発振器（Ｌｏ  ＶＣＯ）、３２３はキャリア再生用のループフィルタ、３２４はキャリア再生用の位相比較器である。
【００２９】
ここで、ミキサ３０１は、局部発振器３０２からの所定の周波数を受けて、ＲＦ帯（高周波帯）の受信信号をＩＦ帯（中間周波数帯）の信号にダウンコンバート（周波数変換）するものであり、バンドパスフィルタ３０３は、ミキサ３０１から出力されるＩＦ帯の信号の高周波成分などの不要成分を取り除くものであり、ＡＧＣアンプ３０４は、ハイブリッド３０５への入力信号のゲインを適正な値に保ちつつバンドパスフィルタ３０３の出力を所要のレベルに増幅するものである。
【００３０】
また、ハイブリッド３０５は、ＡＧＣアンプ３０４から入力されるＩＦ帯域の信号を分波して、それぞれをＩｃｈ信号，Ｑｃｈ信号として出力するものであり、各ミキサ３０６，３０７は、後述する直交ハイブリッド３２１で互いに９０°位相の異なる信号に分岐したキャリア再生用の電圧制御発振器３２２からの所要の周波数信号に応じて、ＩＦ帯のＩｃｈ，Ｑｃｈ信号をそれぞれベースバンド信号にダウンコンバートするものであり、各アンプ３０８，３０９は、それぞれミキサ３０６，３０７からのＩｃｈ，Ｑｃｈのベースバンド信号を所要の信号レベルに増幅するものである。
【００３１】
さらに、各ローパスフィルタ３１０，３１１は、それぞれＩｃｈ，Ｑｃｈのベースバンド信号の中間周波数成分などの不要成分を取り除くものであり、各Ａ／Ｄ変換器３１２，３１３は、後述するクロック再生用の電圧制御発振器３１８からのＡ／Ｄ変換用クロックに応じて、各Ｉｃｈ，Ｑｃｈのベースバンド信号をＡ／Ｄ変換してＩｃｈ，Ｑｃｈのディジタル復調信号を得るものであり、Ｐ／Ｓ変換部３１４は、各Ａ／Ｄ変換器３１２，３１３で得られたＩｃｈ，Ｑｃｈのディジタル復調信号（パラレルデータ）をシリアルデータに変換して順次出力するものである。
【００３２】
また、各乗算器３１５，３１６は、それぞれ各Ａ／Ｄ変換器３１２，３１３でＡ／Ｄ変換される前のＩｃｈ，Ｑｃｈのベースバンド信号を自乗するものであり、加算器３１７は、これらの各乗算器３１５，３１６でそれぞれ自乗を施されたされたＩｃｈ，Ｑｃｈのベースバンド信号を加算するもので、これらの乗算器３１５，３１６及び加算器３１７によって、各Ａ／Ｄ変換器３１２，３１３のためのＡ／Ｄ変換用クロックの位相が検出されるようになっている。
【００３３】
さらに、位相比較器３２０は、上述の加算器３１７から出力されるＡ／Ｄ変換用クロックの位相と、過去に各Ａ／Ｄ変換器３１２，３１３へ供給したＡ／Ｄ変換用クロックの位相とを比較して、その位相差分を後述する電圧制御発振器３１８の発振周波数を制御するための制御情報として出力するものであり、ループフィルタ３１９は、この位相比較器３２０の出力の不要成分を除去するものであり、電圧制御発振器３１８は、ループフィルタ３１９を介して入力される位相比較器３２０からの制御情報に応じて、発振周波数を調整して位相ずれを補正したＡ／Ｄ変換用クロックを各Ａ／Ｄ変換器３１２，３１３及び位相比較器３２０へ供給するものである。
【００３４】
つまり、これら位相比較器３２０，ループフィルタ３１９及び電圧制御発振器３１８は、いわゆるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）  回路を構成しており、このＰＬＬ回路によって、各Ａ／Ｄ変換器３１２，３１３のためのＡ／Ｄ変換用クロックの位相が、常に最適な位相に追従するようになっているのである。
さらに、キャリア再生用の位相比較器３２４は、各Ａ／Ｄ変換器３１２，３１３からのＩｃｈ，Ｑｃｈの各ディジタル復調信号の位相を比較して、その位相差分を後述する電圧制御発振器３２２の発振周波数を制御するための制御情報として出力するものであり、ループフィルタ３２３は、この位相比較器３２４の出力の不要成分を除去するものである。
【００３５】
また、電圧制御局部発振器３２２は、ループフィルタ３２３を介して入力される位相比較器３２４からの制御情報に応じて、発振周波数を調整して位相ずれを補正した信号を各ミキサ３０６，３０７におけるダウンコンバート用の制御信号として出力するものであり、ハイブリッド３２１は、このダウンコンバート用の制御信号を互いに９０°位相の異なる信号に分岐して、それぞれを各ミキサ３０６，３０７へ供給するものである。
【００３６】
上述のごとく構成された復調装置では、ＲＦ帯の受信信号をミキサ３０１でＩＦ帯の信号にダウンコンバートし、ハイブリッド部３０５及びミキサ３０６，３０７でＩｃｈ，Ｑｃｈのベースバンド信号を得、それぞれをＡ／Ｄ変換器３１２，３１３でＡ／Ｄ変換してディジタル復調信号を得る際、各Ａ／Ｄ変換器３１２，３１３のそれぞれの出力をキャリア再生用の位相比較器３２４で位相比較して、その位相ずれを局部発振器３２２の発振周波数の制御情報として用いることにより、ハイブリッド３０５及びミキサ３０６，３０７による検波の同期（キャリア同期）が取られるようになっている。
【００３７】
また、他に、バースト受信信号を再生する復調装置には、一般的に、遅延検波方式が用いられている。この遅延検波方式の復調装置では、１サイクル分の遅延を作り、信号と１サイクル前の信号の位相を比較することよってバースト受信信号の再生が行なわれるようになっている。
【００３８】
【発明が解決しようとする課題】
しかしながら、まず、図４５〜図５４にて前述したＭＬＳＥ型等化器は、ｋ相ＰＳＫ無線通信（ｋは通常２以上の偶数であり、前述のＱＰＳＫは４相ＰＳＫである）で、１シンボル遅延干渉波から送信信号を推定する場合、例えば、レプリカ生成部２０１では、１シンボルにつき少なくとも「ｋ×ｋ」個のレプリカを生成しなければならず、データ系列の受信シンボル長を「ｎ」としたとき、最終的に必要とするレプリカは「ｋ×ｋ×ｎ」個となる。
【００３９】
ここで、このレプリカ生成部２０１では、乗算処理４段，加算処理２段からなる複素乗算処理が２段、加算処理が２段という具合に、少なくとも演算処理が１６段必要であるので、ＤＳＰを使用して１演算処理を１クロック周期で行なうと想定しても全てのレプリカを生成するまでに要するクロック数は、「１６×ｋ×ｋ×ｎ」クロックとなる。
【００４０】
従って、複素演算を行なうＣＩＲ計算部２０２，誤差演算部２０３及びブランチメトリック計算部２０４を、同様に、ＤＳＰを用いて実現した場合、等化処理に膨大な演算処理時間が必要になるので、複数のシンボルからなる受信フレームデータの等化処理が極めて困難になってしまうという課題がある。
また、図５５にて前述した復調装置は、例えば、移動体無線通信システムの受信部などに適用することを考えた場合、キャリア再生のループゲインが高いため、受信信号が伝送路から受けるフェージングなどの影響で、キャリアの同期が外れると、キャリア再生用の局部発振器３２２の周波数が大きくずれてしまい、上述のごとくＭＬＳＥ等化器を使用して受信信号の等化を行なっても、この局部発振器３２２の急峻な周波数変化に追従できなくなってしまうという課題がある。
【００４１】
また、遅延検波方式を用いた復調装置では、受信信号が遅延やフェージングなどを受けることにより符号間干渉が大きくなってくると、急速にビットエラー率が増加してしまう。この符号間干渉の影響を受けにくくし、回線の品質を保つためには、復調装置にＭＬＳＥ型等化器を用いることが有効であるが、ＭＬＳＥ型等化器を使用するためには受信信号の振幅情報が必要である。しかし、遅延検波方式を用いた復調装置では、この振幅情報を得ることができないため、単純に、ＭＬＳＥ型等化器を遅延検波方式を用いた復調装置に適用することはできない。
【００４２】
そこで、この振幅情報が得られる同期検波方式（変調波信号と局部発振器との周波数と位相を同期させる）を用いた復調装置にＭＬＳＥ型等化器を適用して、バースト信号を再生することが考えられるが、実際には、バースト信号に対して上述の同期を維持することは非常に困難であるので、バースト信号の再生に同期検波を用いることは有効ではない。
【００４４】
本発明は、このような課題に鑑み創案されたもので、移動体無線通信などにおいて、フェージング周波数が高くなっても、受信データのビット誤り率持性を劣化させることなくデータを再生することのできる、ＭＬＳＥ型等化器を用いた復調装置を提供することを目的とする。
また、本発明は、バースト信号の復調を行なう場合にも、ＭＬＳＥ型等化器を用いて受信データのビット誤り率持性を劣化させることなくデータを再生し、回線品質を向上させることのできる、ＭＬＳＥ型等化器を用いた復調装置を提供することも目的とする。
【００４５】
【課題を解決するための手段】
図１は本発明の関連技術を示すブロック図で、この図１において、１はレプリカ生成部、２は誤差演算部、３はブランチメトリック部、４は加算・比較・選択処理部、５はインパルス応答演算部、６はパスメモリ部、７はインパルス応答メモリ部で、これらの各部でＭＬＳＥ型等化器が構成されている。
【００４６】
ここで、レプリカ生成部１は、ｋ相ＰＳＫ無線通信での送信信号推定用レプリカを生成するものであり、誤差算出部２は、このレプリカ生成部１で得られたレプリカとｋ相ＰＳＫ無線通信での受信信号との誤差を算出するものであり、さらにブランチメトリック部３は、この誤差算出部２で得られた誤差の絶対値を二乗してブランチメトリックを得るものである。
【００４７】
また、加算・比較・選択処理部４は、ブランチメトリック部３で得られたブランチメトリックに基づいて得られるパスメトリックについて、加算処理，比較処理及び選択処理を施すことにより、最も加算結果の小さい遷移を選択するものであり、インパルス応答演算部５は、この加算・比較・選択処理部４で得られた処理結果に基づき、所要のアルゴリズムで、伝送路のインパルス応答を演算して、この演算結果をレプリカ生成用情報として上述のレプリカ生成部１へ入力するものであり、さらにパスメモリ部６は、加算・比較・選択処理部４で得られた処理結果に基づいて、最も加算結果の小さい遷移を記憶しながら、最も確からしいパスを等化出力とするものである。
【００４８】
そして、この図１に示すＭＬＳＥ型等化器では、上述のレプリカ生成部１，誤差算出部２，ブランチメトリック部３，加算・比較・選択処理部４，インパルス応答演算部５，パスメモリ部６が独立した演算器を有するように構成され、且つ、インパルス応答演算部５とレプリカ生成部１との間に、データの書き込み及び読み出しを同時に行なうことができるインパルス応答メモリ部７が介装されて、インパルス応答演算部５からの演算結果の書き込みとレプリカ生成部１へのインパルス応答演算部５からの演算結果の読み出しとを同時に行なうことができるようになっている。
【００４９】
また、上述の加算・比較・選択処理部４には、データの書き込み及び読み出しを同時に行なうことのできるパスメトリックメモリ部が設けられて、前時点のパスメトリックの読み出しと、加算・比較・選択処理部４で選択された現時点の選択パスメトリックの書き込みとを同時に行なうことができるようになっている。
【００５０】
さらに、具体的に、上述のレプリカ生成部１は、基準信号点の複素値をｋビットアドレスより変換する第１エンコーダをそなえ、この第１エンコーダからの情報を用いて、１シンボル毎にｋ×ｋ種類のレプリカを１クロックサイクルで１種生成するように構成され、インパルス応答演算部５は、基準信号点に収束係数を掛け合わせた複素値をｋビットアドレスより変換する第２エンコーダをそなえて構成される。
【００５１】
また、上述のインパルス応答メモリ部７は、ＤＲＡＭを用いて構成され、加算・比較・選択処理部４に設けられるパスメトリックメモリ部は、２個のメモリで構成され、この場合は、前時点のパスメトリックの読み出しと、現時点の選択パスメトリックの書き込みとがこれら２個のメモリの交互切替えによって実行されるようになる。
【００５２】
さらに、この図１に示すＭＬＳＥ型等化器には、加算・比較・選択処理部４の出力を誤差アドレスとして、ｋ×ｋ種類の誤差からｋクロック周期で所要の誤差を出力し、この誤差をインパルス応答演算部５へ出力する誤差レジスタを設けてもよく、誤差算出部２の入力側に、受信信号を一時的に保存するＦＩＦＯメモリを設けてもよい。
【００５３】
次に、図２も本発明の関連技術を示すブロック図で、この図２において、１Ａ，１Ｂはそれぞれ第１，第２レプリカ生成部、２Ａ，２Ｂはそれぞれ第１，第２誤差算出部、３Ａ，３Ｂはそれぞれ第１，第２ランチメトリック部、４′は加算・比較・選択処理部、５Ａ，５Ｂはそれぞれ第１，第２インパルス応答演算部、６はパスメモリ部で、この場合も、これらの各部でＭＬＳＥ型等化器が構成されている。
【００５４】
ここで、第１レプリカ生成部１Ａは、ｋ相ＰＳＫ無線通信での送信信号推定用レプリカを生成するものであり、第１誤差算出部２Ａは、この第１レプリカ生成部１Ａで得られたレプリカとｋ相ＰＳＫ無線通信での第１受信信号との誤差を算出するものであり、さらに第１ブランチメトリック部３Ａは、この第１誤差算出部２Ａで得られた誤差の絶対値を二乗してブランチメトリックを得るものである。
【００５５】
さらに、第２レプリカ生成部１Ｂは、上述の第１レプリカ生成部１Ａと同様に、ｋ相ＰＳＫ無線通信での送信信号推定用レプリカを生成するものであり、第２誤差算出部２Ｂは、この第２レプリカ生成部２Ｂで得られたレプリカと該ｋ相ＰＳＫ無線通信での第２受信信号との誤差を算出するものであり、さらに第２ブランチメトリック部３Ｂは、この第２誤差算出部２Ｂで得られた誤差の絶対値を二乗してブランチメトリックを得るものである。
【００５６】
また、加算・比較・選択処理部４′は、上述の第１ブランチメトリック部３Ａ及び第２ブランチメトリック部３Ｂでそれぞれ得られたブランチメトリックに基づいて得られるパスメトリックについて、加算処理，比較処理及び選択処理を施すことにより、最も加算結果の小さい遷移を選択するものであり、パスメモリ部６は、この加算・比較・選択処理部４′で得られた処理結果に基づいて、最も加算結果の小さい遷移を記憶しながら、最も確からしいパスを等化出力とするものである。
【００５７】
さらに、第１インパルス応答演算部５Ａは、上述の加算・比較・選択処理部４′で得られた処理結果に基づき、所要のアルゴリズムで、伝送路のインパルス応答を演算して、この演算結果をレプリカ生成用情報として第１レプリカ生成部１Ａへ入力するものであり、第２インパルス応答演算部５Ｂは、同じく加算・比較・選択処理部４′で得られた処理結果に基づき、所要のアルゴリズムで、伝送路のインパルス応答を演算して、この演算結果をレプリカ生成用情報として第２レプリカ生成部１Ｂへ入力するものである。
【００５８】
そして、この図２に示すＭＬＳＥ型等化器では、上述の第１レプリカ生成部１Ａ，第２レプリカ生成部１Ｂ，第１誤差算出部２Ａ，第２誤差算出部２Ｂ，第１ブランチメトリック部３Ａ，第２ブランチメトリック部３Ｂ，加算・比較・選択処理部４′，パスメモリ部６，第１インパルス応答演算部５Ａ，第２インパルス応答演算部５Ｂが独立した演算器を有するように構成され、且つ、第１ブランチメトリック部３Ａ及び第２ブランチメトリック部３Ｂのいずれか一方が、ブランチメトリックを所定値に固定して出力しうるように構成される。
【００５９】
次に、図３は本発明の原理ブロック図で、この図３において、８は直交検波部、９は局部発振器、１０はＭＬＳＥ型等化器、１１は周波数弁別器、１２Ａは制御部である。
ここで、直交検波部８は、ｋ相ＰＳＫ無線通信での受信信号を局部発振器９からのローカル信号を用いて直交検波するものであり、ＭＬＳＥ型等化器１０は、この直交検波部８で得られた復調信号を入力として、ビタビアルゴリズムを用いて、最尤系列推定を施すものである。
【００６０】
そして、周波数弁別器１１は、上述のＭＬＳＥ型等化器１０での等化前の時間的に間隔をあけた複数のデータを用いて、これらのデータのもつ周波数偏差を検出するものであり、制御部１２Ａは、この周波数弁別器１１で得られた周波数偏差を最小にするように、直交検波部８における局部発振器９の発振周波数を制御するものである。
【００６１】
また、上述の制御部１２Ａは、周波数弁別器１１で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成され、具体的には、周波数弁別器１１で得られた周波数偏差の大きさと、この周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成される。
【００６３】
次に、図４も本発明の原理ブロック図で、この図４においても、８は直交検波部、９は局部発振器、１０はＭＬＳＥ型等化器、１１は周波数弁別器であり、それぞれ図３にて前述したものと同様のものである。そして、この図４において、１２Ｂは制御部、１３は識別部、１４は位相回転部、１５は三角関数発生部である。
【００６４】
ここで、識別部１３は、直交検波部８で得られた復調信号を所定の識別レベルで識別するものであり、位相回転部１４は、この識別部１３からの出力について位相回転を施すものであり、三角関数発生部１５は、この位相回転部１４に位相回転情報を有する三角関数情報を出力するものである。
そして、制御部１２Ｂは、周波数弁別器１１で得られた周波数偏差を最小にするように、上述の三角関数発生部１５を制御するものである。
【００６５】
さらに、この場合も、上述の制御部１２Ｂは、周波数弁別器１１で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成され、具体的には、周波数弁別器１１で得られた周波数偏差の大きさと、この周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成される。
【００６７】
次に、図５も本発明の原理ブロック図で、この図５において、８′は直交検波部、９は局部発振器、１０はＭＬＳＥ型等化器、１１は周波数弁別器、１２Ｃは制御部、１６はバースト受信信号開始・終了検出部である。
ここで、直交検波部８′は、ｋ相ＰＳＫ無線通信でのバースト受信信号を局部発振器９からのローカル信号を用いて直交検波するものであり、ＭＬＳＥ型等化器１０は、図３にて前述したものと同様に、直交検波部８で得られた復調信号を入力として、ビタビアルゴリズムを用いて、最尤系列推定を施すものであり、バースト受信信号開始・終了検出部１６は、バースト受信信号の開始情報と終了情報とを検出するものである。
【００６８】
また、周波数弁別器１１は、図３にて前述したものと同様に、ＭＬＳＥ型等化器１０での等化前の時間的に間隔をあけた複数のデータを用いて、これらのデータのもつ周波数偏差を検出するものであり、制御部１２Ｃは、上述のバースト受信信号開始・終了検出部１６でバースト受信信号の開始が検出されると、周波数弁別器１１で得られた周波数偏差を最小にするように、直交検波部８′における局部発振器９の発振周波数を制御するとともに、バースト受信信号開始・終了検出部１６でバースト受信信号の終了が検出されると、そのときの周波数弁別器１１の周波数偏差を保持するように、直交検波部８′における局部発振器９の発振周波数を制御するものである。
【００６９】
さらに、この場合も、上述の制御部１２Ｃは、周波数弁別器１１で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成され、具体的には、周波数弁別器１１で得られた周波数偏差の大きさと、この周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成される。
【００７１】
次に、図６も本発明の原理ブロック図で、この図６において、８′は直交検波部、９は局部発振器、１０はＭＬＳＥ型等化器、１１は周波数弁別器、１２Ｄは制御部、１３は識別部、１４は位相回転部、１５は三角関数発生部、１６はバースト受信信号開始・終了検出部である。
【００７２】
ここで、直交検波部８′，局部発振器９，ＭＬＳＥ型等化器１０及び周波数弁別器１１は、それぞれ図５にて上述したものと同様のものであり、識別部１３は、直交検波部８′で得られた復調信号を所定の識別レベルで識別するものであり、位相回転部１４は、この識別部１３からの出力について位相回転を施すものであり、三角関数発生部１５は、位相回転部１４に位相回転情報を有する三角関数情報を出力するものであり、バースト受信信号開始・終了検出部１６は、バースト受信信号の開始情報と終了情報とを検出するものである。
【００７３】
そして、制御部１２Ｄは、上述のバースト受信信号開始・終了検出部１６でバースト受信信号の開始が検出されると、周波数弁別器１１で得られた周波数偏差を最小にするように、三角関数発生部１５を制御するとともに、バースト受信信号開始・終了検出部１６でバースト受信信号の終了が検出されると、そのときの周波数弁別器１１の周波数偏差を保持するように、三角関数発生部１５を制御するものである。
【００７４】
さらに、この場合も、制御部１２Ｄは、周波数弁別器１１で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成され、この場合、具体的には、周波数弁別器１１で得られた周波数偏差の大きさと、周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にするよう構成される。
【００７７】
【作用】
図１にて前述したＭＬＳＥ型等化器では、ｋ相ＰＳＫ無線通信での送信信号推定用レプリカと受信信号との誤差の絶対値の２乗であるブランチメトリックを得、このブランチメトリックに基づいて得られるパスメトリックについて、最も加算結果の小さい遷移を記憶しながら、最も確からしいパスを受信信号の等化出力として出力する際、レプリカ生成部１，誤差算出部２，ブランチメトリック部３，加算・比較・選択処理部４，インパルス応答演算部５，パスメモリ部６が独立した演算器を有するように構成され、且つ、インパルス応答演算部５とレプリカ生成部１との間に、データの書き込み及び読み出しを同時に行なうことができるインパルス応答メモリ部７が介装されているので、インパルス応答演算部５からの演算結果の書き込みとレプリカ生成部１へのインパルス応答演算部５からの演算結果の読み出しとを同時に行なうことができる。
【００７８】
また、このとき、加算・比較・選択処理部４には、データの書き込み及び読み出しを同時に行なうことのできるパスメトリックメモリ部が設けられているので、前時点のパスメトリックの読み出しと、加算・比較・選択処理部４で選択された現時点の選択パスメトリックの書き込みとを同時に行なうことができる。
【００７９】
さらに、具体的に、上述のレプリカ生成部１では、第１エンコーダによって、基準信号点の複素値がｋビットアドレスより変換され、この情報を用いて、１シンボル毎にｋ×ｋ種類のレプリカが１クロックサイクルで１種生成され、インパルス応答演算部５では、第２エンコーダによって、基準信号点に収束係数を掛け合わせた複素値がｋビットアドレスより変換される。
【００８０】
また、上述のインパルス応答メモリ部７に、ＤＲＡＭを用いれば、インパルス応答演算部５からの演算結果の書き込みとレプリカ生成部１へのインパルス応答演算部５からの演算結果の読み出しとを同時に行なうことができ、加算・比較・選択処理部４に設けられるパスメトリックメモリ部を、２個のメモリで構成すれば、前時点のパスメトリックの読み出しと、現時点の選択パスメトリックの書き込みとをこれら２個のメモリの交互切替えによって実行することができる。
【００８１】
さらに、この図１に示すＭＬＳＥ型等化器に、誤差レジスタを設ければ、加算・比較・選択処理部４の出力を誤差アドレスとして、ｋ×ｋ種類の誤差からｋクロック周期で所要の誤差を出力し、この誤差をインパルス応答演算部５へ出力することができ、誤差算出部２の入力側にＦＩＦＯメモリを設ければ、受信信号を一時的に保存することができる。
【００８２】
次に、図２にて前述したＭＬＳＥ型等化器では、ｋ相ＰＳＫ無線通信での送信信号推定用レプリカと受信信号との誤差の絶対値の２乗であるブランチメトリックを得、このブランチメトリックに基づいて得られるパスメトリックについて、最も加算結果の小さい遷移を記憶しながら、最も確からしいパスを受信信号の等化出力として出力する際、第１レプリカ生成部１Ａ，第２レプリカ生成部１Ｂ，第１誤差算出部２Ａ，第２誤差算出部２Ｂ，第１ブランチメトリック部３Ａ，第２ブランチメトリック部３Ｂ，加算・比較・選択処理部４′，パスメモリ部６，第１インパルス応答演算部５Ａ，第２インパルス応答演算部５Ｂがそれぞれ独立して演算を行ない、且つ、第１ブランチメトリック部３Ａ及び第２ブランチメトリック部３Ｂのいずれか一方が、ブランチメトリックを所定値に固定して出力する。
【００８３】
次に、図３にて前述した本発明のＭＬＳＥ型等化器を用いた復調装置では、ｋ相ＰＳＫ無線通信での受信信号が、直交検波部８で局部発振器９からのローカル信号を用いて直交検波され、この直交検波部８で得られた復調信号に対して、ＭＬＳＥ型等化器１０によって、ビタビアルゴリズムを用いて、最尤系列推定を施されるが、この際、周波数弁別器１１によって、ＭＬＳＥ型等化器１０での等化前の時間的に間隔をあけた複数のデータを用いて、これらのデータのもつ周波数偏差が検出され、この周波数偏差が最小になるように、直交検波部８における局部発振器９の発振周波数が制御部１２Ａによって制御される。
【００８４】
また、上述の制御部１２Ａは、周波数弁別器１１で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にする、具体的には、周波数弁別器１１で得られた周波数偏差の大きさと、この周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にする。
【００８６】
次に、図４にて前述した本発明のＭＬＳＥ型等化器を用いた復調装置では、ｋ相ＰＳＫ無線通信での受信信号が、直交検波部８で局部発振器９からのローカル信号を用いて直交検波され、これにより得られた復調信号は、識別部１３で所定の識別レベルで識別され、位相回転部１４で、三角関数発生部１５からの位相回転情報を有する三角関数情報に基づいて、位相回転が施され、さらに、ＭＬＳＥ型等化器１０によって、ビタビアルゴリズムを用いて、最尤系列推定を施される。
【００８７】
そして、このとき、周波数弁別器１１では、ＭＬＳＥ型等化器１０での等化前の時間的に間隔をあけた複数のデータを用いて、これらのデータのもつ周波数偏差が検出され、得られた周波数偏差が最小になるように、制御部１２Ｂによって三角関数発生部１５が制御される。
さらに、この場合も、上述の制御部１２Ｂは、周波数弁別器１１で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にする、この場合、具体的には、周波数弁別器１１で得られた周波数偏差の大きさと、この周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にする。
【００８９】
次に、図５にて前述した本発明のＭＬＳＥ型等化器を用いた復調装置でも、ｋ相ＰＳＫ無線通信での受信信号が、直交検波部８で局部発振器９からのローカル信号を用いて直交検波され、この直交検波部８で得られた復調信号に対して、ＭＬＳＥ型等化器１０によって、ビタビアルゴリズムを用いて、最尤系列推定を施される。
【００９０】
そして、この際、図５に示す復調装置では、周波数弁別器１１によって、図３にて前述したごとく、ＭＬＳＥ型等化器１０での等化前の時間的に間隔をあけた複数のデータを用いて、これらのデータのもつ周波数偏差が検出され、バースト受信信号開始・終了検出部１６でバースト受信信号の開始が検出されると、制御部１２Ｃによって、周波数弁別器１１で得られた周波数偏差が最小になるように、直交検波部８′における局部発振器９の発振周波数が制御されるとともに、バースト受信信号開始・終了検出部１６でバースト受信信号の終了が検出されると、そのときの周波数弁別器１１の周波数偏差を保持するように、直交検波部８′における局部発振器９の発振周波数が制御される。
【００９１】
さらに、この場合も、上述の制御部１２Ｃは、周波数弁別器１１で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にする、具体的には、周波数弁別器１１で得られた周波数偏差の大きさと、この周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にする。
【００９３】
次に、図６にて前述した本発明のＭＬＳＥ型等化器を用いた復調装置でも、図４にて前述したごとく、ｋ相ＰＳＫ無線通信での受信信号が、直交検波部８で局部発振器９からのローカル信号を用いて直交検波され、これにより得られた復調信号は、識別部１３で所定の識別レベルで識別され、位相回転部１４で、三角関数発生部１５からの位相回転情報を有する三角関数情報に基づいて、位相回転が施され、さらに、ＭＬＳＥ型等化器１０によって、ビタビアルゴリズムを用いて、最尤系列推定を施される。
【００９４】
そして、この際、この図６に示す復調装置では、バースト受信信号開始・終了検出部１６でバースト受信信号の開始が検出されると、制御部１２Ｄによって、周波数弁別器１１で得られた周波数偏差が最小になるように、三角関数発生部１５が制御されるとともに、バースト受信信号開始・終了検出部１６でバースト受信信号の終了が検出されると、そのときの周波数弁別器１１の周波数偏差を保持するように、三角関数発生部１５が制御される。
【００９５】
さらに、この場合も、上述の制御部１２Ｄは、周波数弁別器１１で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にする、この場合、具体的には、周波数弁別器１１で得られた周波数偏差の大きさと、周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にする。
【００９８】
【実施例】
以下、図面を参照して本発明の実施例を説明する。
（ａ）第１実施例の説明
図７は本発明の第１実施例としてのＭＬＳＥ型等化器が適用される移動体無線通信システムの一例を示すブロック図で、この図７において、２１は送信機、２２は受信機であり、本実施例では、これらの送信機２１及び受信機２２との間でｋ相ＰＳＫ（Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）無線通信（通常、ｋは２以上の偶数）が行なわれるようになっている。
【００９９】
このため、送信機２１には、変調器２３及び発振器２４が設けられ、この送信器からは、送信ビット列が、発振機２４からの所要の発振周波数に応じて変調器２３でｋ相位相変調が施されて受信器２２へ向けてアンテナ２５から送信されるようになっている。
一方、受信機２２は、各アンテナ２６Ａ，２６Ｂで受信されるｋ相ＰＳＫを施された受信信号を発振機２７からの所要の発振周波数に応じてそれぞれ復調する復調器２８Ａ，２８Ｂが設けられて、いわゆるダイバーシチ受信構成となっておいる。そして、この受信機２２には、さらに、本発明の要部であるＭＬＳＥ型等化器２９が設けられており、上述のダイバーシチ構成によってそれぞれ受信・復調された各受信信号の遅延やフェージングなどの影響がＭＬＳＥ型等化器２９によって等化されるようになっている。
【０１００】
そして、図８は本発明の要部であるＭＬＳＥ型等化器２９の構成を示すブロック図で、この図８において、３１Ａ，３１Ｂはそれぞれレプリカ生成部、３２Ａ，３２Ｂはそれぞれ誤差計算部、３３Ａ，３３Ｂはそれぞれブランチメトリック計算部、３４はＡＣＳ部（加算・比較・選択処理部）、３５Ａ，３５ＢはそれぞれＣＩＲ計算部（インパルス応答演算部）、３６はパスメモリ部、３７Ａ，３７ＢはそれぞれＤＰＲＡＭ（Ｄｕａｌ−Ｐｏｒｔ  ＲＡＭ  ：インパルス応答メモリ部）、３８Ａ，３８Ｂはそれぞれ誤差レジスタ、３９Ａ，３９ＢはそれぞれＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）メモリ、４０は制御部である。
【０１０１】
ここで、レプリカ生成部３１Ａ（第１レプリカ生成部）は、後述するＣＩＲ計算部３５Ａで得られる伝送路のＣＩＲ（インパルス応答）の演算結果を用いて、送信機２１から送信されるｋ相ＰＳＫ無線通信での送信信号（送信ビット列）を推定したレプリカ信号（ＲＡ＊  Ｘ，Ｙ，ｎ  ）を生成するものである。
また、誤差計算部３２Ａ（第１誤差算出部）は、このレプリカ生成部３５Ａで得られたレプリカ信号と、アンテナ２６Ａで受信されるｋ相ＰＳＫ無線通信での受信信号（ＳＡｎ  ：第１受信信号）とに対して減算処理を施すことによって、信号誤差（ＥＡ＊  Ｘ，Ｙ，ｎ  ）を算出するものであり、ブランチメトリック計算部３３Ａ（第１ブランチメトリック部）は、誤差計算部３２Ａで得られた信号誤差（ＥＡ＊  Ｘ，Ｙ，ｎ  ）の絶対値を２乗してブランチメトリック（｜ＥＡ＊  Ｘ，Ｙ，ｎ  ｜２  ）を得るものである。
【０１０２】
一方、レプリカ生成部３１Ｂ（第２レプリカ生成部）は、上述のレプリカ生成部３１Ａと同様に、後述するＣＩＲ計算部３５Ｂで得られる伝送路のＣＩＲ（インパルス応答）の演算結果を用いて、送信機２１から送信されるｋ相ＰＳＫ無線通信での送信信号（送信ビット列）を推定したレプリカ信号（ＲＢ＊  Ｘ，Ｙ，ｎ  ）を生成するものである。
【０１０３】
また、誤差計算部３２Ｂ（第２誤差算出部）は、このレプリカ生成部３５Ｂで得られたレプリカ信号と、アンテナ２６Ｂで受信されるｋ相ＰＳＫ無線通信での受信信号（ＳＢｎ  ：第２受信信号）とに対して減算処理を施すことによって、信号誤差（ＥＢ＊  Ｘ，Ｙ，ｎ  ）を算出するものであり、ブランチメトリック計算部３３Ｂ（第２ブランチメトリック部）は、誤差計算部３２Ｂで得られた信号誤差（ＥＢ＊  Ｘ，Ｙ，ｎ  ）の絶対値を２乗してブランチメトリック（｜ＥＢ＊  Ｘ，Ｙ，ｎ  ｜２  ）を得るものである。
【０１０４】
さらに、ＡＣＳ部（Ａｄｄ  Ｃｏｍｐａｒｅ  Ｓｅｌｅｃｔ：加算・比較・選択処理部）３４は、上述の各ブランチメトリック計算部３３Ａ，３３Ｂでそれぞれ得られたブランチメトリック（｜ＥＡ＊  Ｘ，Ｙ，ｎ  ｜２  ，｜ＥＢ＊  Ｘ，Ｙ，ｎ  ｜２  ）を、順次、積算してゆくことにより得られるパスメトリック（ＰＭＸ，Ｙ，ｎ  ）について、加算処理，比較処理及び選択処理を施すことにより、最も加算結果の小さい受信信号の信号点の状態遷移を選択するもので、このため、このＡＣＳ部３４は、加算部３４２，比較選択部３４２及びパスメトリックメモリ３４３を有して構成される。
【０１０５】
ここで、加算部３４２は、各ブランチメトリック計算部３３Ａ，３３Ｂでそれぞれ得られたブランチメトリック（｜ＥＡ＊  Ｘ，Ｙ，ｎ  ｜２  ，｜ＥＢ＊  Ｘ，Ｙ，ｎ  ｜２  ）にその時点までに得られたパスメトリック（ＰＭＸ，Ｙ，ｎ−１  ）を加算するものであり、比較選択部３４２は、この加算部３４２で得られる現時点でのパスメトリック（ＰＭＸ，Ｙ，ｎ  ）と上述の現時点までに得られたパスメトリック（ＰＭＸ，Ｙ，ｎ−１  ）とを比較して、値の小さい方のパスメトリックを選択して、誤差アドレスとして出力するものである。
【０１０６】
また、パスメトリックメモリ（パスメトリックメモリ部）３４３は、データの書き込み及び読み出しを同時に行なうことのできるメモリで、前時点のパスメトリック（ＰＭＸ，Ｙ，ｎ−１  ）の読み出しと、比較選択部３４２（ＡＣＳ部３４）で選択された現時点の選択パスメトリック（ＰＭＸ，Ｙ，ｎ  ）の書き込みとを同時に行なうことができるようになっている。
【０１０７】
さらに、ＣＩＲ計算部３５Ａは、後述する誤差レジスタ３８Ａから上述のＡＣＳ部３４で得られた誤差アドレスに基づいてｋクロック周期で出力される信号誤差（ＥＡ＊  （Ｘ），Ｙ，ｎ  ）に基づき、ＬＭＳ（Ｌｅａｓｔ−Ｍｅａｎ−Ｓｑｕａｒｅ）  などの所要のアルゴリズムで、伝送路のＣＩＲ（Ｃｈａｎｎｅｌ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ  ：インパルス応答）  を演算して、この演算結果〔ＣＡ（０）＊  Ｙ，ｎ  ，ＣＡ（０）＊  Ｘ，ｎ−１  ，ＣＡ（−１）＊  Ｙ，ｎ  ，ＣＡ（−１）＊  Ｘ，ｎ−１  〕を後述するＤＰＲＡＭ３７Ａを介してレプリカ信号（ＲＡ＊  Ｘ，Ｙ，ｎ  ）生成用の情報として、レプリカ生成部３１Ａへ入力するものである。
【０１０８】
また、ＣＩＲ計算部３５Ｂは、後述する誤差レジスタ３８Ｂから同じく上述のＡＣＳ部３４で得られた誤差アドレスに基づいてｋクロック周期で出力される誤差情報に基づき、ＣＩＲ計算部３５Ａと同様に、ＬＭＳなどの所要のアルゴリズムで、伝送路のＣＩＲを演算して、この演算結果〔ＣＢ（０）＊  Ｙ，ｎ  ，ＣＢ（０）＊  Ｘ，ｎ−１  ，ＣＢ（−１）＊  Ｙ，ｎ  ，ＣＢ（−１）＊  Ｘ，ｎ−１  〕を各レプリカ信号（ＲＢ＊  Ｘ，Ｙ，ｎ  ）生成用の情報として、レプリカ生成部３１Ｂへ入力するものである。
【０１０９】
さらに、パスメモリ部３６は、上述のＡＣＳ部３４で得られた誤差アドレス（処理結果）に基づいて、最もパスメトリック（ＰＭＸ，Ｙ，ｎ  ）の加算結果の小さい遷移を記憶しながら、最終的に、選択された最も確からしいパス上のデータを再生して等化データとして出力するものである。
このため、このパスメモリ部３６は、図１１に示すように、最もパスメトリック（ＰＭＸ，Ｙ，ｎ  ）の加算結果の小さい遷移のデータを記憶するランダムアクセスメモリ（ＲＡＭ）４０２，このＲＡＭ４０２へのデータの書き込み／読み出しを制御するパスメモリ制御部４０１及びこのパスメモリ制御部４０１から出力される等化データをデコードして出力するデコーダ（ＤＥＣ）４０３を用いて構成され、さらに、パスメモリ制御部（ＰＭＥＭ−ＣＯＮＴ）  ４０１，ＲＡＭ４０２は、図１２及び図１３に示すごとく構成される。
【０１１０】
また、各ＤＰＲＡＭ３７Ａ，３７Ｂは、データの書き込み及び読み出しを同時に行なうことができるメモリで、この図８に示すごとくそれぞれがインパルス応答演算部５とレプリカ生成部１との間に介装されることによって、各ＣＩＲ計算部３５Ａ，３５Ｂからの演算結果の書き込みと、各レプリカ生成部３１Ａ，３１Ｂへの各ＣＩＲ計算部３５Ａ，３５Ｂからの演算結果の読み出しとが同時に行なわれるようになっている。
【０１１１】
さらに、各誤差レジスタ３８Ａ，３８Ｂは、それぞれｋ×ｋ種類の信号誤差（レプリカ信号と受信信号との誤差）からＡＣＳ部３４から受けた誤差アドレスに対応する信号誤差（ＥＡ＊  （Ｘ），Ｙ，ｎ  ，ＥＢ＊  （Ｘ），Ｙ，ｎ  ）を、ｋクロック周期で出力し、各信号誤差をそれぞれＣＩＲ計算部３５Ａ，３５Ｂへ出力するものである。
【０１１２】
また、各ＦＩＦＯメモリ３９Ａ，３９Ｂは、この図８に示すごとく各誤差計算部３２Ａ，３２Ｂの入力側に設けられることにより、各アンテナ２６Ａ，２６Ｂ（図７参照）で受信される各受信信号（ＳＡｎ  ，ＳＢｎ  ）をそれぞれ一時的に保持する入力バッファで、これらのＦＩＦＯメモリ３９Ａ，３９Ｂによって、両受信信号から得られる誤差やブランチメトリックなどの両データの同期が取られるようになっている。また、このように、ＦＩＦＯメモリ３９Ａ，３９Ｂを用いて受信信号とＭＬＳＥ型等化器２９内での処理とを非同期にすることで、ＭＬＳＥ型等化器２９内の高速クロックによる処理も可能にしている。
【０１１３】
さらに、制御部４０は、ＭＬＳＥ型等化器２９を構成する上述の各演算ブロックへ制御データを供給して演算処理などの動作を統括的に制御するもので、各演算ブロック間のデータの受渡しタイミング信号の発生，シンボルアドレスの発生，トレーニング，データ系列，ターミネーション処理などの各シーケンス制御を行なうようになっている。
【０１１４】
このような構成により、本実施例におけるＭＬＳＥ型等化器２９では、各レプリカ生成部３１Ａ，３１Ｂ，誤差計算部３２Ａ，３２Ｂ，ブランチメトリック計算部３３Ａ，３３Ｂ，ＡＣＳ部３４，ＣＩＲ計算部３５Ａ，３５Ｂ及びパスメモリ部３６で行なわれる演算処理が、１つのＣＰＵやＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を用いてソフトウェアで処理されるのではなく、それぞれ独立した演算器によって処理されるようになっている。
【０１１５】
そして、図９は上述のレプリカ生成部３１Ａ（３１Ｂ），ＤＰＲＡＭ３７Ａ（３７Ｂ）及びＣＩＲ計算部３５Ａ（３５Ｂ）の詳細構成を示すブロック図で、この図９に示すように、レプリカ生成部３１Ａ（３１Ｂ）は、加算器４１，複素演算器（複素乗算器）４２，４３及びエンコーダ(PLD DI/DR) ４５，４６を有して構成され、ＣＩＲ計算部３５Ａ（３５Ｂ）は、加算器４７，４８，複素演算器（複素乗算器）４９，５０及びエンコーダ(PLD  μDI／μDR) ５１，５２を有して構成される。
【０１１６】
ここで、レプリカ生成部３１Ａ（３１Ｂ）において、各エンコーダ（第１エンコーダ）４５，４６は、それぞれ先行波，遅延波のシンボルアドレス（ｋビットアドレス）をＤＰＲＡＭ３７Ａ（３７Ｂ）から読み込んで、このシンボルアドレスに対応する基準信号点の複素値を量子化するものであり、各複素乗算器４２，４３は、それぞれ各エンコーダ４５，４６で量子化された基準信号点の複素値と、ＤＰＲＡＭ３７Ａ（３７Ｂ）から読み出されるＣＩＲ係数とを用いて複素乗算を施すことによって、先行波，遅延波それぞれのレプリカ信号を生成するものであり、加算器４１は、これらの各複素乗算器４２，４３で生成された先行波，遅延波それぞれのレプリカ信号を加算して出力するものである。
【０１１７】
これにより、このレプリカ生成部３１Ａ（３１Ｂ）では、各エンコーダ４５，４６からの情報を用いて、受信信号１シンボル毎にｋ×ｋ種類のレプリカ信号が１クロックサイクルで１種生成される。
具体的に、このレプリカ生成部３１Ａ（３１Ｂ）では、基準となる理想信号点にＣＩＲ係数を掛け合わせることによって生成されるが、このＣＩＲ係数は、ＡＣＳ部３４より送られる（ｊ）ＢＩＴのシンボルアドレスによって後述するＤＰＲＡＭ３７Ａ（３７Ｂ）より呼び出される。
【０１１８】
そして、このとき、（ｍ）ＢＩＴの量子化された理想信号点も、シンボルアドレスによって呼び出されるが、本実施例におけるＭＬＳＥ型等化器２９では、エンコーダ４５，４６によって、（ｉ）ＢＩＴのシンボルアドレスから（ｍ）ＢＩＴの量子化された理想信号点をコード化される。
ここで、上述のごとく（ｍ）ＢＩＴの量子化理想信号点を生成するには、他にリードオンリーメモリ（ＲＯＭ）を用いることも考えられるが、アクセス速度の速いＲＯＭは非常に高価であるとともに、本実施例に示すＭＬＳＥ型等化器２９のように高速使用の回路では、アクセス時間に余裕が無くなってしまうことや、読み出しデータを同期させるためのフリップフロップ（ＦＦ）が必要になるということから、本実施例におけるＭＬＳＥ型等化器２９では、前述したごとくエンコーダ４５，４６を用いることにより高速動作を可能としているのである。
【０１１９】
一方、ＣＩＲ計算部３５Ａ（３５Ｂ）において、各エンコーダ（第２エンコーダ）５１，５２は、それぞれ基準信号点に収束係数を掛け合わせた複素値を誤差レジスタ３８Ａ（３８Ｂ）からの誤差アドレス（ｋビットアドレス）より変換して量子化するものであり、各複素乗算器４９，５０は、それぞれ各エンコーダ５１，５２で得られた複素値（基準信号点×収束係数）と、誤差計算部３２Ａ（３２Ｂ）から得られる誤差とに対して複素乗算を施すことによって、先行波，遅延波からＣＩＲ係数を得るものであり、各加算器４７，４８は、それぞれ各複素乗算器４９，５０で現時点での先行波，遅延波それぞれから得られた各ＣＩＲ係数と、現時点までに得られていた旧ＣＩＲ係数とを加算して、ＤＰＲＡＭ３７Ａ（３７Ｂ）に書き込むことによって、ＤＰＲＡＭ３７Ａ（３７Ｂ）におけるＣＩＲ係数を、順次、更新してゆくものである。
【０１２０】
つまり、このＣＩＲ計算部３５Ａ（３５Ｂ）では、ＬＭＳなどの所定のアルゴリズムでＣＩＲ係数の更新を行なうために、基準信号点と収束係数とが必要であるので、上述のレプリカ生成部３１Ａ（３１Ｂ）と同様に、基準信号点と収束係数を掛け合わせた複素値を、エンコーダ５１，５２によって、（ｊ）ＢＩＴのシンボルアドレスから（ｍ）ＢＩＴの量子化データに変換することで、高速動作を可能としているのである。なお、この場合のエンコーダ５１，５２は、書き換えの可能なもので、収束係数を変更する場合もエンコーダ５１，５２のデータの書き換えだけで変更できるようになっている。
【０１２１】
上述のごとく構成により、レプリカ生成部３１Ａ（３１Ｂ）でレプリカ信号を全て生成する前に、現時点までの処理分でＣＩＲ係数の更新係数がメモリ（ＤＰＲＡＭ３７Ａ，３７Ｂ）に書き込まれる。
そして、この際、各ＣＩＲ計算部３５Ａ，３５Ｂと各レプリカ生成部３１Ａ，３１ＢとでのＣＩＲ係数の遣り取りの際、ＤＰＲＡＭ３７Ａ，３７Ｂのメモリ領域を、レプリカ生成用係数呼び出し領域と更新用係数書き込み領域とに分割して、相互のメモリ領域を処理シンボル単位で入れ換えることによって、連続した動作を可能にするとともに、ＣＩＲ係数が上書きされることを防いでいる。
【０１２２】
さらに、図１０は上述のＡＣＳ部３４及び誤差レジスタ３８Ａ（３８Ｂ）の詳細構成を示すブロック図で、この図１０に示すように、まず、ＡＣＳ部３４は、図８にて前述したごとく加算部３４１，比較選択部３４２及びパスメトリックメモリ３４３からなっており、さらに、加算部３４１は、フリップフロップ（ＦＦ）回路３４４，３４５，３４７、加算器３４６，３４８からなり、比較選択部３４２は、フリップフロップ（ＦＦ）回路３４９，３５０，３５４，セレクタ３５１，３５２及びコンパレータ３５３からなり、パスメトリックメモリ３４３は、読み出しアドレスカウンタ３５５，書き込みアドレスカウンタ３５６，ＲＡＭ切替カウンタ３５７，書き込みカウンタ３５８，デコーダ３５９，２つのランダムアクセスメモリ（ＲＡＭ）３６１，３６２からなっている。
【０１２３】
ここで、まず、加算部３４１において、各ＦＦ回路３４４，３４５は、それぞれ各ブランチメトリック計算部３３Ａ，３３Ｂ（図７参照）で得られるブランチメトリック（｜ＥＡ＊  Ｘ，Ｙ，ｎ  ｜２  ，｜ＥＢ＊  Ｘ，Ｙ，ｎ  ｜２  ）を一旦ラッチして、供給されたクロックサイクルに応じて加算器３４６へ出力するものであり、加算器３４６は各ブランチメトリック（｜ＥＡ＊  Ｘ，Ｙ，ｎ  ｜２  ，｜ＥＢ＊  Ｘ，Ｙ，ｎ  ｜２  ）を合成して加算器３４８へ出力するものである。
【０１２４】
そして、このとき、上述の各ＦＦ回路３４４，３４５へは、この図１０に示すごとくそれぞれ「ＢＲＡＡ」信号，「ＢＲＢＢ」信号が供給されるようになっており、これらの「ＢＲＡＡ」信号，「ＢＲＢＢ」信号によって、加算器３４６へ入力されるブランチメトリックの制御が行なわれるようになっている。
つまり、例えば、「ＢＲＡＡ」信号によって、一方のブランチメトリック計算部３３Ａから出力されるブランチメトリックを、“ＡＬＬ  ＬＯＷ”（所定値）に固定してブランチメトリックの値を「０」にすることにより、ダイバーシチ動作から単一受信動作へ切替えられるようになっているのである。
【０１２５】
さらに、ＦＦ回路３４７は、後述するパスメトリックメモリ３４３のＲＡＭ３６１又は３６２から出力される現時点までのパスメトリック（ブランチメトリックの積算値）を一旦ラッチして、クロックサイクルに応じて加算器３４８へ出力するものであり、加算器３４８は、上述の加算器３４８からの合成ブランチメトリックとＦＦ回路３４７で一旦ラッチされた現時点までのパスメトリックを加算することによって、現時点でのパスメトリック（ＰＭＸ，Ｙ，ｎ  ）を得るものである。
【０１２６】
また、比較選択部３４２において、各ＦＦ回路３４９，３５０は、それぞれ上述の加算部３４１における加算器３４８で得られた現時点でのパスメトリック（ＰＭＸ，Ｙ，ｎ  ）を一旦ラッチして、クロックサイクルに応じてセレクタ３５１へ出力するものであり、各セレクタ３５１，３５２及びコンパレータ３５３は、この現時点でのパスメトリック（ＰＭＸ，Ｙ，ｎ  ）と、この比較選択部３４２で前時点に得られＦＦ回路３５４を通じて出力されたパスメトリックとを比較して、最も信号点の状態遷移の小さいパスメトリックを選択的に、パスメトリックメモリ３４３及び誤差レジスタ３８Ａ（３８Ｂ）へ出力するものである。
【０１２７】
さらに、パスメトリックメモリ３４３において、読み出しアドレスカウンタ３５５は、前時点に比較選択部３４２で選択されたパスメトリックが書き込まれたアドレスをクロックサイクルに応じてデコーダ３５９を通じて出力するもので、この読み出しアドレスカウンタ３５５からのアドレスに対応するパスメトリックが出力されるようになっている。
【０１２８】
また、書き込みアドレスカウンタ３５６は、比較選択部３４２で選択されたパスメトリックを書き込むべきＲＡＭ３６１又はＲＡＭ３６２のアドレスをクロックサイクルに応じてデコーダ３５９を通じて出力するものであり、書き込みカウンタ３５８は、書き込みアドレスカウンタ３５６から出力されるＲＡＭ３６１又はＲＡＭ３６２のアドレスに比較選択部３４２で選択されたパスメトリックを書き込むカウンタ値を出力するものであり、ＲＡＭ切替カウンタ３５７は、比較選択部３４２で選択された前時点のパスメトリックの読み出し，現時点のパスメトリックの書き込みを行なうＲＡＭ３６１又はＲＡＭ３６２の切替え信号を出力するものである。
【０１２９】
つまり、このパスメトリックメモリ３４３は、前時点のパスメトリックの読み出しと、現時点の選択パスメトリックの書き込みとを、ＲＡＭ切替カウンタ３５７を用いて、２個のＲＡＭ３６１，３６２（２個のメモリ）の交互切替えによって実行するようになっているのである。
一方、この図１０に示すように、誤差レジスタ３８Ａ（３８Ｂ）は、ｋ×ｋ個の誤差から選択パスメトリックに付随する誤差、及びｋ個の誤差のうち何番目の誤差であるかを誤差アドレスとして、選択パスメトリックの出力と同時タイミングで出力するために、アドレスカウンタ３８１，シフトレジスタ３８２，フリップフロップ（ＦＦ）回路３８３，３８６及びセレクタ３８４，３８５で構成されている。
【０１３０】
ここで、アドレスカウンタ３８１は、誤差アドレスを出力するものであり、シフトレジスタ３８２は、選択用パスメトリックと選択タイミングを合わせるものであり、セレクタ３８４は、選択する誤差と誤差アドレスを切り換えるものであり、セレクタ３８５は、誤差と誤差アドレスを、ＡＣＳ部３４の比較選択部３４２におけるコンパレータ３５３の出力を利用して選択するものであり、ＦＦ回路３８６は、選択パスメトリックが選択されるのと同時に選択パスメトリックに付随した誤差とその誤差アドレスとを出力するもので、これにより、選択パスメトリックに付随した誤差とその誤差アドレスとをメモリに蓄えることなく出力することができるようになっている。
【０１３１】
上述のごとく構成された本実施例におけるＭＬＳＥ型等化器２９では、各ＣＩＲ計算部３５Ａ，３５Ｂによって、ＬＭＳなどのアルゴリズムを用いてＣＩＲ係数の更新が行なわれ、ＤＰＲＡＭ３７Ａ，３７Ｂによって、各ＣＩＲ計算部３５Ａ，３５Ｂと各レプリカ生成部３１Ａ，３１Ｂとの間でＣＩＲ係数の保存，受渡しが行なわれる。
【０１３２】
具体的に、例えば、上述のレプリカ生成部３１Ａ（３１Ｂ）では、レプリカ生成用に使用されるＣＩＲ係数がＤＰＲＡＭ３７Ａ（３７Ｂ）より読みだされ、エンコーダ４５，４６によって、先行波，遅延波それぞれにおける基準信号点の複素値が量子化データに変換され、これら先行波，遅延波におけるＣＩＲ係数と量子化データに変換された基準信号点の複素値とが、それぞれ複素乗算器４２，４３で複素乗算されて、先行波のレプリカ信号と遅延波のレプリカ信号とが生成される。
【０１３３】
そして、これらの先行波，遅延波の各レプリカ信号が、加算器４１で加算されてることによって、１シンボル毎にｋ×ｋ種類のレプリカ信号が１クロックサイクルで１種生成される。
一方、ＣＩＲ計算部３５Ａ（３５Ｂ）では、時点「ｔ」においてレプリカ生成部３１Ａ（３１Ｂ）がＤＰＲＡＭ３７Ａ（３７Ｂ）から読み出したＣＩＲ係数の記憶されたメモリ領域から、更新する時点「ｔ−１」のＣＩＲ係数が読み出され、これにより更新されたＣＩＲ係数は、時点「ｔ＋１」でレプリカ生成部３１Ａ（３１Ｂ）でＣＩＲ係数を読み出すメモリ領域に書き込まれる。
【０１３４】
さらに、誤差計算部３８Ａ（３８Ｂ）では、受信信号とレプリカ生成部３１Ａ（３１Ｂ）で生成されたレプリカ信号との誤差が算出され、ＦＩＦＯメモリ３９Ａ（３９Ｂ）は、受信信号を内部クロックと非同期で受け取る。ブランチメトリック計算部３３Ａ（３３Ｂ）では、誤差の絶対値の２乗が求められる。
また、ＡＣＳ部３４では、ブランチメトリック計算部３３Ａ（３３Ｂ）で得られたブランチメトリックと現時点までのパスメトリックとの加算、パスメトリックの比較選択、更新が行なわれ、誤差レジスタ３８Ａ（３８Ｂ）では、ｋ個の誤差が保存され、ＡＣＳ部３４によるパスメトリックの比較選択結果よりｋクロック周期で、ｋ個のうちの１つの誤差が出力される。
【０１３５】
さらに、ブランチメトリック計算部３３Ａ（３３Ｂ）から入力されるブランチメトリック（ｋ×ｋ種のシリアル入力）は、ＡＣＳ部３４の加算部３４１におけるＦＦ回路３４４，３４５を通じて加算器３４６で加算され合成ブランチメトリックとして加算器３４８へ入力される。
そして、このとき、パスメトリックメモリ３４３におけるＲＡＭ３６１もしくはＲＡＭ３６２から、読み出しアドレスカウンタ３５５及びＲＡＭ切替カウンタ３５７により、前時点の選択パスメトリックがｋ個ずつ、ｋ回連続して、加算器３４８へ入力され、加算結果として選択用パスメトリックが現時点に行なわれる１つの処理サイクルでｋ×ｋ個シリアルに生成されてゆく。
【０１３６】
そして、比較選択部３４２では、この選択用パスメトリックメモリｋ×ｋ個の中からｋ個単位に１個ずつ、つまり１クロックサイクルでｋ個の選択パスメトリックが比較選択・選出されてゆく。
具体的には、ＦＦ回路３４９，３５０，及びセレクタ３５１によって、比較選択が「選択用パスメトリックの１番目と２番目、その後からは１番目と２番目の小さい方の選択用パスメトリックと３番目の選択用パスメトリック、次に１番目，２番目，３番目の内小さい選択用パスメトリックと４番目の選択用パスメトリックを選択する」と言う具合に、コンパレータ３５３に入るデータが切り換えられ、コンパレータ３５３によって比較が行なわれる。
【０１３７】
そして、セレクタ３５２から、このコンパレータ３５３の出力より状態遷移の小さい選択用パスメトリックが出力されることにより、最も信号点の状態遷移の小さいパスが比較・選択される。
さらに、この比較選択部３４２で選択されたパスメトリック（以下、選択パスメトリックという）は、書き込みアドレスカウンタ３５６が発生するＲＡＭ３６１又は３６２への書き込みタイミング及びＲＡＭ切替カウンタ３５７がＲＡＭ３６１，３６２を交互に切り替えることによって実行される書き込み／読み出しの切替えにより、１処理サイクル単位で、その選択用パスメトリック生成に用いた前パスメトリックの読み出しＲＡＭ（例えば、ＲＡＭ３６１）とは違うもう一方のＲＡＭ（例えば、ＲＡＭ３６２）に、選択パスメトリックがｋ個書き込まれてゆく。
【０１３８】
つまり、本実施例におけるＭＬＳＥ型等化器２９では、前時点での選択パスメトリックの書き込みに用いていた現時点での読み出し用のＲＡＭと、現時点で書き込みに用いたＲＡＭとを交互に切り換えて動作させることにより、ｋクロック周期でＡＣＳ部の加算、比較選択パスメトリック更新の処理が行なえるのである。
【０１３９】
さらに、誤差レジスタ３８Ａ（３８Ｂ）では、ｋ×ｋ個の誤差から選択パスメトリックに付随する誤差、及びｋ個の何番目の誤差であるかが誤差アドレスとして、選択パスメトリックの出力と同時タイミングで出力される。
具体的には、アドレスカウンタ３８１で誤差アドレスを発生させ、シフトレジスタ３８２で選択用パスメトリックと選択タイミングを合わせ、セレクタ３８４で選択する誤差と誤差アドレスとを切り替え、さらに、セレクタ３８５で、誤差と誤差アドレスとを比較選択部３４２のコンパレータ３５３の出力を利用して選択することにより、比較選択部３４２で選択パスメトリックが選択されるのと同時に、選択パスメトリックに付随した誤差とその誤差アドレスをメモリに蓄えることなく出力することができる。
【０１４０】
以下、上述のＭＬＳＥ型等化器２９での動作について、さらに具体的に述べる。
まず、図１４は図１５に示すごとく既知の系列であるトレーニングデータを用いてＣＩＲ係数を収束させてゆく場合のデータの流れを示しており、この図１４に示すように、まず、各レプリカ生成部３１Ａ，３１Ｂでは、制御部４０（図８参照）より出力される既知のトレーニングデータ（Ｓｎ  ）を用いてレプリカ信号（ＲＸ，Ｙ，ｎ  ）が生成され、各誤差計算部３２Ａ，３２Ｂでは、受信データ（トレーニングデータＳｎ  ）とレプリカ信号（ＲＸ，Ｙ，ｎ  ）との誤差（ＥＸ，Ｙ，ｎ  ）が算出される。
【０１４１】
そして、上述のごとく得られた誤差（ＥＸ，Ｙ，ｎ  ）は、この段階では、ＡＣＳ部３４による処理は行なわれず、また各誤差レジスタ３８Ａ，３８Ｂによる処理も行なわれずに〔誤差レジスタ３８Ａ，３８Ｂを単に通過（スルー）〕して、それぞれＣＩＲ計算部３５Ａ，３５Ｂへ入力される。
さらに、このＣＩＲ計算部３５Ａ，３５Ｂでは、制御部４０より出力される既知データ〔ＤＸ  ，ＤＹ  ，Ｃ（−１）Ｘ，ｎ−１  ，Ｃ（０）Ｘ，ｎ−１  〕を基にＣＩＲ係数の更新処理が行なわれ、更新された各ＣＩＲ係数は、それぞれＤＰＲＡＭ３７Ａ，３７Ｂ（図８参照）に書き込まれる。
【０１４２】
そして、このとき同時に、この更新された各ＣＩＲ係数は、各レプリカ計算部３１Ａ，３１Ｂが、再度、次のレプリカ信号を生成するためのＣＩＲ係数として、それぞれＤＰＲＡＭ３７Ａ，３７Ｂから読み出される。
上述のごとく動作を１サイクルとして、トレーニングデータ（Ｓｎ  ）の個数だけ処理を繰り返すことによって、ＣＩＲ係数が更新・収束されてゆく。
【０１４３】
次に、図１６は図１７に示すごとくデータ系列の各パスの経路を推定する場合のデータの流れを示している。なお、この図１６では、ｋ相ＰＳＫの「ｋ」を「ｋ＝８」とした場合のデータの流れを示している。
そして、この図１６に示すように、まず、各レプリカ生成部３１Ａ，３１Ｂでは、時点「ｔ」の８種のシンボルと時点「ｔ−１」での各シンボルに到達するパスのＣＩＲ係数をもとに８×８＝６４種のレプリカ信号が１クロック周期に連続して生成され、各誤差計算部３２Ａ，３２Ｂでは、時点「ｔ」の各ＦＩＦＯメモリ３９Ａ，３９Ｂからの読み出される受信信号と、８×８＝６４種のレプリカ信号との６４種の誤差（ＥＸ，Ｙ，ｎ  ：Ｘ＝０〜７，Ｙ＝０〜７）が１クロック周期に連続して算出される。
【０１４４】
さらに、これらの誤差信号（ＥＸ，Ｙ，ｎ  ：Ｘ＝０〜７，Ｙ＝０〜７）は、順次、シリアルに、ブランチメトリック計算部３３Ａ，３３Ｂと、誤差レジスタ３８Ａ，３８Ｂに渡されてゆき、ブランチメトリック計算部３３Ａ，３３Ｂでは、誤差（ＥＸ，Ｙ，ｎ  ）の絶対の２乗を計算して、順に、６４種のブランチメトリック（｜ＥＸ，Ｙ，ｎ  ｜２  ：Ｘ＝０〜７，Ｙ＝０〜７）が生成される。
【０１４５】
そして、上述のごとく各ブランチメトリック計算部３３Ａ，３３Ｂで得られた６４種の両ブランチメトリック（｜ＥＸ，Ｙ，ｎ  ｜２  ：Ｘ＝０〜７，Ｙ＝０〜７）は、ＡＣＳ部３４の加算部３４１（図８，図１０参照）で、前述したごとく前時点のパスメトリック（ＰＭＸ，Ｙ，ｎ−１  ）と加算され、現時点のパスメトリック（ＰＭＸ，Ｙ，ｎ  ）として比較選択部３４２（図８，図１０参照）で比較される。
【０１４６】
さらに、比較選択部３４２では、８種のパスメトリックが全て揃った時点でパスメトリック値の最も小さいものが１つ選択され、１サイクルで８種の選択パスメトリックが出力される。一方、誤差レジスタ３８Ａ，３８Ｂでは、比較選択部３４２でトーナメント方式で選択されるパスメトリックの途中結果を受け取り、レジスタ内の誤差を選択信号通りに切替えることにより、８種の誤差が入力した後と比較選択部３４２によって最終的に選択されたパスメトリックとによって１つの選択誤差が出力される。
【０１４７】
また、ＡＣＳ部３４での選択結果（誤差アドレス）は、それぞれパスメモリ部３６とＣＩＲ計算部３５Ａ，３５Ｂに渡され、この誤差アドレスを基に、パスメモリ部３６では、パスの更新処理が行なわれ、ＣＩＲ計算部３５Ａ，３５Ｂでは、誤差と誤差アドレスを基に更新されたＣＩＲ係数がＤＰＲＡＭ３７Ａ，３７Ｂへ出力されてＤＰＲＡＭ３７Ａ，３７Ｂに書き込まれる。
【０１４８】
さらに、上述のごとく更新されたＣＩＲ係数は、時点「ｔ＋１」で、レプリカ生成部３１Ａ，３１Ｂのレプリカ生成用係数として使用される。
上述のごとく処理を１サイクルとして、データ系列の個数回処理が繰り返されることによって、図１７の実線で示すごとく最もパスメトリックの加算結果の小さい遷移が、順次、決定されてゆく。
【０１４９】
さらに、図１８はトレーニング系列を用いてレプリカ信号を生成する処理からデータ系列を用いてレプリカ信号を生成する処理へ移行する際の処理におけるデータの流れを示しており、この場合、レプリカ生成部３１Ａ，３１Ｂでは、ｋ（＝８）クロック周期毎に、全部でｋ種生成されることにより、図１９に示すごとくトレーニング系列の終端（ＴＲ２３）の信号点「０」から実際の受信データの開始点（Ｄ０）における信号点「０〜７」へのブランチメトリック，パスメトリック演算されてゆく。なお、この場合、レプリカ生成部３１Ａ，３１Ｂ以外の各部では、図１６及び図１７にて前述した処理と同様の処理が行なわれる。
【０１５０】
また、図２０は受信データの終端を示すターミネーションシンボルに既知のものを用いて、パスメモリ部３６に記憶されたパスを基に最も確からしいパスを選択出力する（トレースバックする）際に各部へ供給されるデータの流れを示しており、この場合も、レプリカ生成部３１Ａ，３１Ｂでは、ｋ（＝８）クロック周期毎に、全部でｋ種生成され、これらレプリカ生成部３１Ａ，３１Ｂ以外の各部では、図１６及び図１７にて前述した処理と同様の処理が行なわれる。
【０１５１】
そして、パスメモリ部３６では、図２１に示すごとく、ＡＣＳ部３４より出力される受信データの終端を示すターミネーションシンボル（Ｔ）の誤差アドレスを、トレースバックを開始するデータとして用いて、トレースバックが行なわれ、各パスに対応するデータが等化出力として出力されてゆく。
なお、図２２〜図２４はそれぞれ図１１〜図１３に示すごとく構成を有する上述のパスメモリ部３６での動作タイミングの一例を示す図で、このうち図２３はパスメモリ更新時での動作を示しており、図２４はトレースバック時での動作を示している。
【０１５２】
また、図２５はパスメモリ部３６内のＲＡＭ３６０２（図１１参照）に記憶されるシンボルデータとアドレスとの対応を示す図である。
ここで、この図２５における各アドレス（０００Ｈ〜００７Ｈなど）は、図１３に示す各レジスタ（ＤＸ  ＲＥＧ，ＤＹ  ＲＥＧ）  ３６３１，３６３６によって発生される。そして、例えば、各レジスタ（ＤＸ  ＲＥＧ，ＤＹ  ＲＥＧ）  ３６３１，３６３６によって、図２６（ａ）に示すごとく内容のアドレスが発生されることにより、図２５中、星印（★印）で示すデータがアクセスされ、この結果、図２６（ｂ）に示すごとくパスがトレースバックされる。
【０１５３】
なお、パスは、現在の書き込みアドレスに１つ前のシンボルのアドレスをデータとして書き込むことにより生成されるが、この場合、図１３に示すレジスタ（ＤＹ  ＲＥＧ）３６３６では、現在更新されるパスが到達するシンボル値と１つ前のシンボル情報が格納されるアドレスとなり、レジスタ（ＤＸ  ＲＥＧ）３６３１では、１つ前のシンボル情報のアドレスになる。
【０１５４】
以上のように本発明の第１実施例としてのＭＬＳＥ型等化器２９によれば、各レプリカ生成部３１Ａ，３１Ｂ，誤差算出部３２Ａ，３２Ｂ，ブランチメトリック計算部３３Ａ，３３Ｂ，ＡＣＳ部３４，ＣＩＲ計算部３５Ａ，３５Ｂ，パスメモリ部３６が独立した演算器を有するように構成され、且つ、ＣＩＲ計算部３５Ａ，３５Ｂとレプリカ生成部３１Ａ，３１Ｂとの間に、データの書き込み及び読み出しを同時に行なうことができるＤＰＲＡＭ３７Ａ，３７Ｂが介装されているので、ＣＩＲ計算部３５Ａ，３５Ｂからの演算結果の書き込みとレプリカ生成部３１Ａ，３１ＢへのＣＩＲ計算部３５Ａ，３５Ｂからの演算結果の読み出しとを同時に行なうことができ、これにより、極めて簡素な構成で、高速に受信信号の等化処理を行なえるという利点がある。
【０１５５】
また、ＡＣＳ部３４にも、データの書き込み及び読み出しを同時に行なうことのできるパスメトリックメモリ３４３が設けられているので、前時点のパスメトリックの読み出しと、ＡＣＳ部３４で選択された現時点の選択パスメトリックの書き込みとを同時に行なうことができる。
従って、全てのパスメトリックが揃わなくても、連続的にパスメトリックを用いた演算処理が可能になり、これにより等化処理を極めて高速に行なうことができるようになる。
【０１５６】
さらに、レプリカ生成部３１Ａ，３１Ｂでは、エンコーダ４５，４６（図９参照）によって、基準信号点の複素値がｋビットアドレスより変換され、この情報を用いて、１シンボル毎にｋ×ｋ種類のレプリカ信号が１クロックサイクルで１種生成されるので、極めて簡素な構成で、且つ、高速にレプリカ信号を生成することができる。
【０１５７】
また、ＣＩＲ計算部３５Ａ，３５Ｂでは、エンコーダ５１，５２（図９参照）によって、基準信号点に収束係数を掛け合わせた複素値がｋビットアドレスより変換されるので、極めて簡素な構成で、ＣＩＲ係数の更新に必要なデータ（基準信号点×収束係数）得られるとともに、高速にＣＩＲ係数の更新処理を行なうことができる。
【０１５８】
さらに、ＡＣＳ部３４のパスメトリックメモリ３４３を、図１０に前述したごとく２個のＲＡＭ３６１，３６２を用いて構成して、前時点のパスメトリックの読み出しと、現時点の選択パスメトリックの書き込みとをこれら２個のＲＡＭ３６１，３６２の交互切替えによって実行することができるので、極めて高速に、パスメトリックの加算・比較・選択処理を行なうことができる。
【０１５９】
また、各誤差レジスタ３８Ａ，３８Ｂでは、ＡＣＳ部３４の出力を誤差アドレスとして、ｋ×ｋ種類の誤差からｋクロック周期で所要の誤差を出力し、この誤差をＣＩＲ計算部３５Ａ，３５Ｂへ出力することができるので、誤差をＡＣＳ部３４でのパスメトリックの選択と同一速度，タイミングで出力することができ、これにより、極めて高速に誤差を選択して出力することができる。
【０１６０】
さらに、誤差計算部３２Ａ，３２Ｂの入力側に、それぞれＦＩＦＯメモリ３９Ａ，３９Ｂを設けて、受信信号を一時的に保存することによって、両受信信号から得られる誤差やブランチメトリックなどの両データの同期が取られる。従って、ＭＬＳＥ型等化器２９内での等化処理を受信信号に対して非同期に行なうことが可能になり、これにより高速クロックを用いて等化処理を行なうことができるようになる。
【０１６１】
また、本実施例におけるＭＬＳＥ型等化器２９によれば、図１０にて前述したごとく「ＢＲＡＡ」信号，「ＢＲＢＢ」信号によって、ブランチメトリック計算部３３Ａ，３３Ｂのいずれか一方のブランチメトリックを“ＡＬＬ  ＬＯＷ”に固定してブランチメトリックの値を「０」に固定することができるので、図７に示すごとくダイバーシチ構成の受信機だけでなく、単一受信構成の受信機にも、極めて容易に適用することができるようになる。
【０１６２】
（ｂ）第２実施例の説明
図２７は本発明の第２実施例としてのＭＬＳＥ型等化器を用いた復調装置の構成を示すブロック図で、この図２７において、６１はＲＦ（高周波）信号用のミキサ、６２は局部発振器、６３はバンドパスフィルタ（ＢＰＦ）、６４はＡＧＣアンプ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ  ＡＭＰ）、６５は直交検波部、６８，６９はそれぞれベースバンド信号用のアンプ（ＡＭＰ）、７０，７１はそれぞれローパスフィルタ（ＬＰＦ）、７２，７３はそれぞれＡ／Ｄ変換器である。
【０１６３】
また、７４は複素演算器（複素乗算器）、７５はＭＬＳＥ型等化器、７６はクロック再生部、７９は遅延回路、８０は周波数弁別器、８１はローパスフィルタ（ＬＰＦ）、８２は発振器（ＮＣＯ）である。
ここで、ミキサ６１は、局部発振器６２からの所定の周波数を受けて、ＲＦ受信信号をＩＦ信号にダウンコンバートするものであり、バンドパスフィルタ６３は、ミキサ６１から出力されるＩＦ信号の高周波成分などの不要波を除去するものであり、ＡＧＣアンプ６４は、ミキサ６１で得られたＩＦ信号のゲインを自動制御して、直交検波部６５への入力信号を適正に保つものである。
【０１６４】
また、直交検波部６５は、ミキサ６１でダウンコンバートされることによって得られたＩＦ受信信号（本実施例でも、第１実施例と同様に、ｋ相ＰＳＫ無線通信での受信信号とする）を、後述する局部発振器６５５からのＬｏ信号（ローカル信号）を用いて直交検波するもので、この図２７に示すごとく、ハイブリッド（Ｈ）６５１，ミキサ６５２，６５３，直交ハイブリッド（Ｈ）６５４及び電圧制御型の局部発振器（Ｌｏ  ＸＯ）  ６５５を有して構成される。
【０１６５】
ここで、ハイブリッド（Ｈ）６５１は、ＩＦ信号を分波してＩｃｈ信号，Ｑｃｈ信号として出力するものであり、各ミキサ６５２，６５３は、局部発振器６５５からのＬｏ信号を用いてＩｃｈ，Ｑｃｈの各ＩＦ信号をそれぞれベースバンド信号にダウンコンバートするものであり、直交ハイブリッド（Ｈ）６５４は、局部発振器６５５の出力を互いに９０°位相の異なる信号に分岐するものであり、局部発振器（Ｌｏ  ＸＯ）  ６５５は、各ミキサ６５２，６５３でのダウンコンバート用の発振周波数信号を供給するものである。
【０１６６】
また、各アンプ６８，６９は、それぞれ直交検波部６５で得られたＩｃｈ，Ｑｃｈの各ベースバンド信号を、後述する各Ａ／Ｄ変換器７２，７３でのＡ／Ｄ変換の際に必要な信号レベルまで増幅するものであり、各ローパスフィルタ７０，７１は、それぞれＩｃｈ，Ｑｃｈのベースバンド信号の不要成分を除去するものであり、各Ａ／Ｄ変換器（識別部）７２，７３は、後述するクロック再生部７６で再生されるＡ／Ｄ変換用クロックに応じて、各Ｉｃｈ，Ｑｃｈのベースバンド信号を所要のレベルでＡ／Ｄ変換して、Ｉｃｈ，Ｑｃｈのディジタル復調信号を得るものである。
【０１６７】
さらに、複素演算器（位相回転部）７４は、各Ａ／Ｄ変換器７２，７３からの出力について複素演算処理を施すことによって、ディジタルで位相回転を施すものであり、ＭＬＳＥ型等化器７５は、第１実施例にて前述したものと同様のもので、各Ａ／Ｄ変換器７２，７３で得られたＩｃｈ，Ｑｃｈのディジタル復調信号を入力として、第１実施例にて前述したごとくビタビアルゴリズムを用いて、最尤系列推定を施すことによって、受信信号の等化を行なうものである。
【０１６８】
また、クロック再生部７６は、各Ａ／Ｄ変換器７２，７３でのＡ／Ｄ変換タイミングを示すＡ／Ｄ変換用クロックを、Ｉｃｈ，Ｑｃｈの各ベースバンド信号から再生するもので、この図２７に示すように、乗算器７６１，７６２，加算器７６３，位相比較器（Ｐ．Ｄ：Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ）７６４，ループフィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ）  ７６５及びクロック再生用の電圧制御型の発振器（ＣＬＫ  ＶＣＯ）  ７６６を有して構成される。
【０１６９】
ここで、各乗算器７６１，７６２は、それぞれＩｃｈ，Ｑｃｈベースバンド信号について自乗を施すものであり、加算器７６３は、各乗算器７６１，７６２で自乗を施されたＩｃｈ，Ｑｃｈベースバンド信号を加算するものであり、これらの各乗算器７６１，７６２及び加算器７６３によって、各Ｉｃｈ，Ｑｃｈベースバンド信号の位相が検出されるようになっている。
【０１７０】
そして、位相比較器７６４は、上述の加算器７６３で得られたＩｃｈ，Ｑｃｈベースバンド信号の位相と、過去に発振器７６６から各Ａ／Ｄ変換器３１２，３１３へ供給されたＡ／Ｄ変換用クロックの位相とを比較して、その位相差分を後述する発振器７６６の発振周波数を制御するための位相制御情報として出力するものである。
【０１７１】
また、ループフィルタ７６５は、この位相比較器７６４の出力の不要成分を除去するものであり、発振器７６６は、ループフィルタ７６５を介して入力される位相比較器７６４で得られた位相制御情報に応じて発振周波数を調整して、Ａ／Ｄ変換用クロックを各Ａ／Ｄ変換器３１２，３１３及び位相比較器３２０へ供給するものである。
【０１７２】
すなわち、これら位相比較器７６４，ループフィルタ７６５及び発振器７６６からなる回路は、いわゆるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ−Ｌｏｏｐ）  回路であり、このＰＬＬ回路によって、このクロック再生部７６で再生されるＡ／Ｄ変換用クロックが、常に、各Ａ／Ｄ変換器７２，７３での最適なＡ／Ｄ変換タイミングに追従できるようになっているのである。
【０１７３】
さらに、周波数弁別器８０は、遅延回路７９によって時間的に間隔をあけた、ＭＬＳＥ型等化器７５での等化前のＩｃｈ，Ｑｃｈ信号（複数のデータ）を用いて、各Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差を検出するものであり、ローパスフィルタ８１は、周波数弁別器８０の出力を積分するものであり、発振器（三角関数発生部）８２は、複素乗算器７４に位相回転情報を有する三角関数情報を出力するものである。
【０１７４】
そして、図２８は上述の周波数弁別器８０の構成を示すブロック図であり、この図２８に示すように、周波数弁別器８０は、角度偏差算出部８０１及び周波数偏差算出部８０２で構成される。
ここで、角度偏差算出部８０１は、入力される現時点での最新の各Ｉｃｈ，Ｑｃｈ信号の理想信号点からの角度偏差θｎｅｗ  を算出するもので、本実施例では、この角度偏差θｎｅｗ  は次式により得られる。
【０１７５】
θｎｅｗ  ＝ｔａｎ−１（Ｑ／Ｉ）・・・（３）
また、周波数偏差算出部８０２は、この角度偏差算出部８０１で最新の各Ｉｃｈ，Ｑｃｈ信号から得られた角度偏差θｎｅｗ  と、遅延回路（τ）７９で遅延された過去の角度偏差θｏｌｄ  とから各Ｉｃｈ，Ｑｃｈ信号の周波数偏差Δｆを算出するもので、本実施例では、遅延回路７９での遅延時間をΔＴとして、この周波数偏差Δｆが次式から得られる。
【０１７６】
Δｆ＝（θｏｌｄ  −θｎｅｗ  ）／ΔＴ・・・（４）
なお、この図２８に示す周波数弁別器８０は、図２９に示す周波数弁別器８０′のごとく、上述の角度偏差算出部８０１と同様の角度偏差算出部８０１Ａ，８０１Ｂを用いて構成しても、これらの各角度偏差算出部８０１Ａ，８０１Ｂで、それぞれ最新の角度偏差θｎｅｗ  と過去の角度偏差θｏｌｄ  とを得ることができるので、周波数偏差算出部８０２によって、同様に、周波数偏差Δｆを式（４）から得ることができる。
【０１７７】
さらに、図３０は上述のローパスフィルタ８１及び発振器（ＮＣＯ）８２の構成を示すブロック図で、この図３０に示すごとくローパスフィルタ８１は加算器８１１及び遅延素子（Ｔ）８２で構成され、発振器８２は加算器８２１，遅延素子（Ｔ）８２２及びサイン（ｓｉｎ）波，コサイン（ｃｏｓ）波の三角関数情報を発生する三角関数発生メモリ８２３で構成される。
【０１７８】
これにより、ローパスフィルタ８１では、周波数弁別器８０（８０′）で得られた周波数偏差Δｆが遅延素子８１２で順次遅延され加算器８１１で加算されることによって積分されて、発振器８２へ出力される。
一方、発振器８２３でも、同様に加算器８２１及び８２２によってローパスフィルタ８１からの出力が積分され、このように積分された周波数偏差Δｆに応じて、三角関数発生メモリ８２３からサイン（ｓｉｎ），コサイン（ｃｏｓ）の係数が発生されるようになっている。
【０１７９】
さらに、図３１は複素演算器７４の構成を示すブロック図であるが、この図３１に示すように、本実施例における複素演算器７４は、５つの乗算器７４１〜７４５及び２つの加算器７４６，７４７を有して構成されている。
ここで、乗算器７４１は、Ａ／Ｄ変換器７２（図２７参照）からのＩ（ｉ）ｃｈ信号と、図３０にて上述した発振器８２で発生したコサイン波（ｃｏｓθ）とを乗算するものであり、乗算器７４１は、Ａ／Ｄ変換器７３（図２７参照）からのＱ（ｑ）ｃｈ信号と、発振器８２で発生したサイン波（ｓｉｎθ）とを乗算するものであり、加算器７４６は、これらの乗算器７４１，７４２の出力を加算するものである。
【０１８０】
さらに、乗算器７４３は、Ａ／Ｄ変換器７２からのＩ（ｉ）ｃｈ信号と、乗算器７４４の出力とを乗算するものであり、乗算器７４４は、ｓｉｎθに「−１」を乗算した−ｓｉｎθを乗算器７４３へ出力するものであり、乗算器７４５は、Ｑ（ｑ）ｃｈ信号とｃｏｓθとを乗算するものであり、加算器７４６は、この乗算器７４５の出力と乗算器７４３の出力とを加算するものである。
【０１８１】
つまり、この複素演算器７４は、各Ａ／Ｄ変換器７２，７３で得られたＩｃｈ，Ｑｃｈの各ディジタル復調信号の入力値をそれぞれ「ｉ」，「ｑ」とし、発振器８２で得られる三角関数情報（ｓｉｎθ，ｃｏｓθ）を用いて、
Ｉ＝ｉｃｏｓθ＋ｑｓｉｎθ・・・・（５）
Ｑ＝−ｉｓｉｎθ＋ｑｃｏｓθ・・・（６）
という演算を行なうことにより、各Ａ／Ｄ変換器７２，７３からのＩｃｈ，Ｑｃｈ信号について位相回転を施して、周波数弁別器８０で得られたＩｃｈ，Ｑｃｈ信号の周波数偏差Δｆを最小にするようになっているのである。
【０１８２】
さらに、図３２は図２７にて前述したＭＬＳＥ型等化器７５の構成を示すブロック図で、この図３２に示すように、本実施例におけるＭＬＳＥ型等化器７５は、それぞれ第１実施例にて前述したものと同様のレプリカ生成部３１Ａ，誤差計算部３２Ａ，ブランチメトリック計算部３３Ａ，加算部３４１，比較選択部３４２及びパスメトリックメモリ３４３からなるＡＣＳ部３４，ＣＩＲ計算部３５Ａ，パスメモリ部３６，ＤＰＲＡＭ３７Ａ，誤差レジスタ３８Ａ，ＦＩＦＯメモリ３９Ａ，制御部４０を有して構成される。
【０１８３】
そして、本実施例でも、上述のレプリカ生成部３１Ａは、図３３に示すように、加算器４１，複素乗算器４２，４３及びエンコーダ４５，４６を用いて構成され、ＣＩＲ計算部３５Ａは、加算器４７，４８，複素乗算器４９，５０及びエンコーダ５１，５２を用いて構成される。
さらに、ＡＣＳ部３４及び誤差レジスタ３８Ａも、第１実施例と同様に、図３４に示すごとく構成されるが、本実施例では、第１実施例にて前述したようなダイバーシチ受信は行なわないので、加算部３４１がフリップフロップ（ＦＦ）回路３４４，３４７及び加算器３４８のみで構成されている。
【０１８４】
また、上述のパスメモリ部３６も、第１実施例にて前述したもの同様のもので、図３５に示すごとくパスメモリ制御部４０１，ＲＡＭ４０２及びデコーダ（ＤＥＣ）４０３を有して構成される。
そして、このＭＬＳＥ型等化器７５でも、レプリカ生成部３１Ａで生成されるレプリカ信号と各Ａ／Ｄ変換器７２，７３からのディジタル復調信号との誤差を誤差算出部３２Ａで算出し、この誤差の絶対値の２乗をブランチメトリック計算部３３Ａとってブランチメトリックを得、さらにこのブランチメトリックの積算値であるパスメトリックの加算結果の最も小さい信号点の遷移をパスメモリ部３６に記憶しながら最も確からしいパスを等化出力として出力するようになっている。
【０１８５】
上述のごとく構成された本実施例におけるＭＬＳＥ型等化器を用いた復調装置では、ＲＦ受信信号がミキサ６１でＩＦ信号にダウンコンバートされ、直交検波部６５で直交検波を施されることによりＩｃｈ，Ｑｃｈベースバンド信号が得られる。そして、このように直交検波部６５で得られた各Ｉｃｈ，Ｑｃｈベースバンド信号は、各Ａ／Ｄ変換器７２，７３で、クロック再生部７６から供給されるＡ／Ｄ変換用クロックに応じて、所要のＡ／Ｄ変換レベルでＡ／Ｄ変換されて、それぞれディジタル信号に変換され、複素演算器７４へ出力される。
【０１８６】
さらに、複素演算器７４では、図３１にて前述したごとく、発振器８２からの三角関数情報（ｓｉｎθ，ｃｏｓθ）を用いて、式（５），式（６）の演算を行なうことにより、各Ａ／Ｄ変換器７２，７３からのＩｃｈ，Ｑｃｈディジタル復調信号について、位相回転が施される。
この結果、各Ｉｃｈ，Ｑｃｈディジタル復調信号は、その周波数偏差が最小にされてＭＬＳＥ型等化器７５へ出力され、ＭＬＳＥ型等化器７５では、ビタビアルゴリズムを用いて最尤系列推定が施されて、受信信号が伝送路（空間）から受けた遅延やフェージングなどが等化される。
【０１８７】
ところで、上述の複素演算器７４へ供給される三角関数情報（ｓｉｎθ，ｃｏｓθ）は、周波数弁別器８０（８０′）及び発振器８２によって得られるのだが、以下、この三角関数情報（ｓｉｎθ，ｃｏｓθ）を得る動作について詳述する。
まず、周波数弁別器８０では、ＬＭＳＥ型等化器７５での等化前のＩｃｈ，Ｑｃｈ信号を、遅延回路７９で、ΔＴだけ遅延させることによって、時間的に間隔をあけたＩｃｈ，Ｑｃｈ信号のデータを用いて、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差が検出される。
【０１８８】
具体的には、図２８（又は図２９）に示すごとく角度偏差算出部８０１で、式（３）の演算を行なうことによって、現時点での最新の角度偏差θｎｅｗ  が得られ、この最新の角度偏差θｎｅｗ  と、遅延回路７９で時間ΔＴだけ遅延させた過去の角度偏差θｏｌｄ  とを用いて、周波数偏差算出部８０２で、式（４）の演算が行なわれることによって、Ｉｃｈ，Ｑｃｈ信号の周波数偏差Δｆが得られる。
【０１８９】
そして、この周波数偏差Δｆは、図３０にて前述したごとくＬＰＦ８１によって積分されたのち、発振器８２の三角関数発生メモリ８２３へ入力され、これにより、この周波数偏差Δｆに基づいて、三角関数発生メモリ８２３からＩｃｈ，Ｑｃｈ信号の周波数偏差Δｆを最小にする位相回転情報をもった三角関数情報（ｓｉｎθ，ｃｏｓθ）が発生され、これが複素演算器７４に供給される。
【０１９０】
なお、このとき、周波数弁別器８０（８０′）では、得られた周波数偏差Δｆに応じて、遅延回路７９での遅延時間ΔＴを可変にすることによって、この周波数偏差Δｆを検出する際の角度偏差θｎｅｗ  ，θｏｌｄ  （検出データ）の時間間隔ΔＴを可変にすることができる。
具体的には、例えば、周波数偏差Δｆが大きい場合は、時間間隔ΔＴを短くし、逆に周波数偏差Δｆが小さい場合は、時間間隔ΔＴを長くするといった具合に、得られた周波数偏差Δｆの大きさと、この周波数偏差Δｆを検出する際の角度偏差θｎｅｗ  ，θｏｌｄ  の時間間隔ΔＴとが反比例するように時間間隔ΔＴを可変にする。
【０１９１】
これにより、周波数偏差算出部８０２で得られた周波数偏差Δｆが大きい場合は、より短い時間間隔ΔＴで式（４）による演算が行なわれ、周波数偏差Δｆが小さい場合は、より長い時間間隔ΔＴで式（４）による演算が行なわれ、この結果、常に、正確な位相偏差Δｆを安定して検出することができるようになる。
以上のように、本発明の第２実施例としてのＭＬＳＥ型等化器を用いた復調装置によれば、ＬＭＳＥ型等化器７５での等化前のＩｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆを周波数弁別器８０で検出し、この周波数偏差Δｆに基づいて、発振器８２の三角関数発生メモリ８２３が、この周波数偏差Δｆを最小にする位相回転情報をもった三角関数情報（ｓｉｎθ，ｃｏｓθ）を複素演算器７４に供給することにより、複素演算器７４でＩｃｈ，Ｑｃｈ信号のもつ周波数偏差を最小にすることができるので、受信信号の受けたフェージングなどの影響によってキャリア同期が外れることを防ぐことができ、これにより、極めて効果的に、キャリア同期が外れたときのような急峻な周波数飛びを防止して正確に受信信号を復調することができるようになる。
【０１９２】
また、フェージングがない状態では、着信レベル対ビットエラーレート（ＢＥＲ）特性を十分に確保できるとともに、フェージングがある状態でも、ＭＬＳＥ型等化器７５による等化動作により十分な伝送品質を保つことができる。
これは、ＭＬＳＥ型等化器７５によって、伝送路の状態によってどのような干渉波の影響が受信データに起こるかを、最尤系列推定を用いて予測して、その特性を周波数圧縮を行なったベースバンド信号にトラッキングさせることができるからである。
【０１９３】
なお、本実施例におけるＭＬＳＥ型等化器７５を用いた復調装置は、いずれも単一のＲＦ信号を受信してこの受信信号を復調する場合の構成であるが、本発明のＭＬＳＥ型等化器を用いた復調装置は、いわゆるダイバーシチ受信構成で複数のＲＦ信号を受信して合成した受信信号を復調する構成としてもよい。そして、この場合は、ＭＬＳＥ型等化器７５は、第１実施例にて前述したごとくブランチメトリックを合成する構成を有するＭＬＳＥ型等化器２９が用いられる。
【０１９４】
また、本実施例におけるＭＬＳＥ型等化器７５を用いた復調装置では、ＭＬＳＥ型等化器７５に、他のＭＬＳＥ型等化器を用いてもよい。
（ｂ−１）第２実施例の第１変形例の説明
図３６は本発明の第２実施例のＭＬＳＥ型等化器を用いた復調装置の第１変形例を示すブロック図で、この図３６において、図２７に示す符号と同一符号が指す部分はそれぞれ図２７にて前述したものと同様のものであるが、この図３６に示す復調装置は、図２７にて前述した復調装置に比して、制御部８３と周波数弁別器８０Ａとが設けられている点が異なる。
【０１９５】
ここで、制御部８３は、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報に応じ、後述する周波数弁別器８０Ａで検出された周波数偏差（周波数偏差）Δｆまたは周波数偏差無し（Δｆ＝０：所定の固定周波数偏差）の情報のいずれかを選択的に用いることにより、発振器（三角関数発生部）８２を制御するものである。
【０１９６】
具体的に、この制御部８３は、受信信号からＭＬＳＥ型等化器７５のためのトレーニングデータの開始などを示す初期ユニークワード（ＵＷ）情報がとれるまでは、周波数弁別器８０Ａで検出された周波数偏差Δｆを用いて、発振器（三角関数発生部）８２を制御するとともに、受信信号から初期ＵＷ情報がとれると、その後は、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値以上の場合は、周波数弁別器８０Ａで検出された周波数偏差Δｆを用いて、発振器８２を制御する一方、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値より小さい場合は、周波数偏差Δｆ＝０という所定の固定周波数偏差を用いて、発振器８２を制御するようになっている。
【０１９７】
また、周波数弁別器８０Ａは、図２７にて前述した周波数弁別器８０と同様に、遅延回路７９によって時間的にΔＴだけ間隔をあけた、ＭＬＳＥ型等化器７５での等化前のＩｃｈ，Ｑｃｈ信号を用いて、各Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆを検出するとともに、制御部８３の制御に応じて、検出した周波数偏差Δｆ又はΔｆ＝０のいずれかを選択的に出力するものである。
【０１９８】
このため、本変形例における周波数弁別器８０Ａは、図３７に示すように、図２８にて前述したものとそれぞれ同様の角度偏差算出部８０１及び周波数偏差算出部８０２に加えて、固定周波数偏差部８０３及びセレクタ（ＳＥＬ）８０４で構成される。
ここで、固定周波数偏差部８０３は、固定の周波数偏差Δｆ＝０を出力するものであり、セレクタ（ＳＥＬ）８０４は、この固定周波数偏差部８０３からの周波数偏差Δｆ＝０と周波数偏差算出部８０２で得られる周波数偏差Δｆとを制御部８３の制御に応じて選択的に出力するものである。
【０１９９】
なお、本変形例においても、この周波数弁別器８０Ａは、図２９にて前述したごとく位相偏差算出部８０１と同様の位相偏差算出部８０１Ａ，８０１Ｂを用いて構成しても、周波数偏差Δｆを検出することができる。
上述のごとく構成された本変形例におけるＭＬＳＥ型等化器７５を用いた復調装置でも、図２７〜図３５を用いて前述したごとく、ＭＬＳＥ型等化器７５での等化前の各Ｉｃｈ，Ｑｃｈ信号から周波数弁別器８０Ａの角度偏差算出部８０１によって、現時点の最新の角度偏差θｎｅｗ  が算出され、この角度偏差θｎｅｗ  と、遅延回路７９で遅延された過去の角度偏差θｏｌｄ  とを用いて、周波数偏差算出部８０２によって、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆが検出される。
【０２００】
そして、本変形例における復調装置では、受信信号から初期ＵＷ情報がとれるまでは、制御部８３によってセレクタ８０４が制御されて、周波数弁別器８０Ａで検出された周波数偏差Δｆが選択され、この周波数偏差Δｆを用いて、各Ａ／Ｄ変換器７２，７３からのＩｃｈ，Ｑｃｈ信号がもつ周波数偏差を最小にする位相回転情報をもった三角関数情報（ｓｉｎθ，ｃｏｓθ）を複素演算器７４に供給するよう発振器８２が制御される。
【０２０１】
また、受信信号から初期ＵＷ情報がとれると、その後、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値以上の場合は、同様に、制御部８３によってセレクタ８０４が制御されて、周波数弁別器８０Ａで検出された周波数偏差Δｆが選択され、この周波数偏差Δｆを用いて、上述のごとく発振器８２が制御される一方、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値より小さい場合は、制御部８３によってセレクタ８０４が制御されて、固定周波数偏差部８０３からの周波数偏差Δｆ＝０という所定の固定周波数偏差が選択され、この周波数偏差Δｆ＝０を用いて、発振器８２が制御される。
【０２０２】
つまり、ＭＬＳＥ型等化器７５による受信信号の等化が十分でない初期の段階などにおいては、周波数弁別器８０Ａで検出される周波数偏差Δｆを用いて、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差が最小となるように発振器８２を制御し、ＭＬＳＥ型等化器７５による受信信号の等化が十分な場合には、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差は十分小さく周波数偏差を調整する必要がないものとして、固定の周波数偏差Δｆ＝０を用いて発振器８２を制御しているのである。
【０２０３】
従って、図２８にて前述した周波数弁別器８０（８０′）に固定周波数偏差部８０３及びセレクタ８０４を加えるという周波数弁別器８０Ａの簡素な構成にもかかわらず、ＭＬＳＥ型等化器７５で得られる先行波情報と遅延波情報との偏差情報に応じて、周波数弁別器８０Ａで得られる周波数偏差Δｆを最小にするよう制御することができるので、極めて効果的に、キャリア同期が外れたときのような急峻な周波数飛びを防止して受信信号を正確に復調することができるとともに、十分な伝送品質を保つことができる。
【０２０４】
（ｂ−２）第２実施例の第２変形例の説明
図３８は本発明の第２実施例としてのＭＬＳＥ型等化器を用いた復調装置の第２変形例を示すブロック図で、この図３９においても、図２７中に示す符号と同一符号を付したものはそれぞれ図２７にて前述したものと同様のものであるが、この図３９に示す復調装置は、図２７にて前述した復調装置に比して、直交検波部６５の局部発振器６５５の代わりに電圧制御型の局部発振器（Ｌｏ  ＶＣＯ）６５５′が用いられ、複素演算器７４が省かれ、積分器（ＬＰＦ）８４及びＤ／Ａ変換器８５が設けられている点が異なる。
【０２０５】
すなわち、この図３８に示す復調装置は、ＭＬＳＥ型等化器７５の等化前のＩｃｈ，Ｑｃｈの各ディジタル復調信号から周波数弁別器８０で得られるディジタル量の周波数偏差ΔｆをＬＰＦ８４及びＤ／Ａ変換器８５によってアナログ量に変換して直交検波部６５の局部発振器６５５′に供給することにより、直交検波部６５でＩｃｈ，Ｑｃｈベースバンド信号を得る際に、Ｉｃｈ，Ｑｃｈ信号がもつ周波数偏差を、最小となるように制御するようになっているのである。
【０２０６】
これにより、本変形例におけるＭＬＳＥ型等化器を用いた復調装置でも、ＬＭＳＥ型等化器７５での等化前のＩｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆを周波数弁別器８０で検出し、このディジタル量の周波数偏差ΔｆをＤ／Ａ変換器８５によってＤ／Ａ変換してアナログ量に変換して、直交検波部６５の局部発振器６５５′に供給することにより、この周波数偏差Δｆを最小にするように直交検波部６５の局部発振器６５５′の発振周波数を制御することができるので、受信信号の受けたフェージングなどの影響によってキャリア同期が外れることを防ぐことができ、これにより、極めて効果的に、キャリア同期が外れたときのような急峻な周波数飛びを防止して正確に受信信号を復調することができるとともに、十分な伝送品質を保つことができる。
【０２０７】
（ｂ−３）第２実施例の第３変形例の説明
図３９は本発明の第２実施例としてのＭＬＳＥ型等化器を用いた復調装置の第３変形例を示すブロック図であるが、この図３９において、図３８中に示す符号と同一符号を付すものはそれぞれ図３８にて前述したものと同様のものであるが、この図３９に示す復調装置は、図３８に示す復調装置に比して、第１変形例において図３６にて前述したものと同様の制御部８３が設けられている点が異なる。
【０２０８】
すなわち、この図３９に示す復調装置は、図３６にて前述した復調装置を、第２変形例と同様に、周波数弁別器８０Ａで得られるＩｃｈ，Ｑｃｈ信号がもつディジタル量の周波数偏差Δｆを、ＬＰＦ８４及びＤ／Ａ変換器８５を通じてアナログ量に変換して、直交検波部６５の局部発振器６５５′へ供給するように構成したものである。
【０２０９】
これにより、本変形例におけるＭＬＳＥ型等化器を用いた復調装置では、受信信号から初期ＵＷ情報が検出されるまでの間と、初期ＵＷ情報が検出されＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所要量以上の間（ＭＬＳＥ型等化器７５による受信信号の等化が十分でない初期の段階など）とにおいては、図３７にて前述したごとく制御部８３によってセレクタ８０４が制御されて、周波数偏差算出部８０２で検出されるＩｃｈ，Ｑｃｈ信号がもつ周波数偏差（ディジタル量）Δｆが選択され、これがＤ／Ａ変換器８５でアナログ量に変換されて、直交検波部６５の局部発振器６５５′へ供給されることにより、周波数弁別器８０Ａで検出されたＩｃｈ，Ｑｃｈ信号がもつ周波数偏差Δｆを最小にするように、直交検波部６５の局部発振器６５５′が制御される。
【０２１０】
一方、初期ＵＷ情報が検出された後、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所要量以下の場合（ＭＬＳＥ型等化器７５による受信信号の等化が十分な場合など）には、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆは十分小さく周波数偏差Δｆを調整する必要がないものとして、制御部８３によってセレクタ８０４が制御されて、固定周波数偏差部８０３からの固定の周波数偏差Δｆ＝０が選択される。
【０２１１】
そして、この周波数弁別器８０Ａの周波数偏差算出部８０２で得られた周波数偏差これがＤ／Ａ変換器８５でアナログ量に変換されて、直交検波部６５の局部発振器６５５′へ供給されることによって、この所要量以下の周波数偏差Δｆが保持されるように、直交検波部６５の局部発振器６５５′の発振周波数が制御される。
【０２１２】
従って、この場合も、図３８に示す周波数弁別器８０に固定周波数偏差部８０３及びセレクタ８０４を加えたという周波数弁別器８０Ａの簡素な構成にもかかわらず、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報に応じて、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差を最小にするように制御することができるので、極めて効果的に、常に、キャリア同期が外れたときのような急峻な周波数飛びを防止して正確に受信信号を復調することができるとともに、十分な伝送品質を保つことができる。
【０２１３】
（ｃ）第３実施例の説明
図４０は本発明の第３実施例としてのＭＬＳＥ型等化器を用いた復調装置の構成を示すブロック図であるが、この図４０に示す復調装置は、図２７にて前述したものとそれぞれ同様のＡＧＣアンプ６４，直交検波部６５，アンプ６８，６９，ローパスフィルタ（ＦＩＬ）７０，７１，Ａ／Ｄ変換器７２，７３，複素演算器（位相回転部）７４，ＭＬＳＥ型等化器７５，クロック（ＣＬＫ）再生部７６，ローパスフィルタ（ＬＰＦ）８１及び発振器（ＮＣＯ：三角関数発生部）８２に加えて、ユニークワード（ＵＷ）検出部８６，パラレル／シリアルデータ変換部（Ｐ／Ｓ変換部）８７及び周波数偏差（Δｆ）検出部８８を用いて構成されている。
【０２１４】
なお、本実施例の復調装置は、ｋ相無線通信でのバースト受信信号を復調する場合を想定しており、このため、本実施例における直交検波部６５は、主に、このバースト受信信号を局部発振器６５５からのローカル信号を用いて直交検波を施すようになっている。
ここで、ユニークワード検出部（バースト受信信号開始・終了検出部）８６は、受信信号のデータ中、バースト受信信号の開始と終了とを示すユニークワード（ＵＷ）を検出して、これに応じてＳＴＡＲＴ／ＳＴＯＰ信号を出力するものであり、周波数偏差検出部（周波数弁別器）８８は、第２実施例にて前述した周波数弁別器８０と同様に、遅延回路７９によって時間的に間隔をあけた、ＭＬＳＥ型等化器７５での等化前のＩｃｈ，Ｑｃｈ信号（複数のデータ）を用いて、各Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差を検出するものである。なお、Ｐ／Ｓ変換部８７は、ＭＬＳＥ型等化器７５が各Ａ／Ｄ変換器７２，７３でそれぞれＡ／Ｄ変換されて得られたＩｃｈ，Ｑｃｈディジタル復調信号を入力として、ビタビアルゴリズムを用いて、最尤系列推定を施すことによって得られたパラレルデータ（等化データ）をシリアルに変換して出力するものである。
【０２１５】
そして、図４１は上述の周波数偏差検出部８８の構成を示すブロック図であるが、この図４１に示すように、この周波数偏差検出部８８は、第２実施例において図３７により前述したものと同様の角度偏差算出部８０１，遅延回路７９，周波数偏差算出部８０２，セレクタ（ＳＥＬ）８０４及び固定周波数偏差部（Δｆ＝０）を用いて構成される。なお、この場合も、この周波数偏差検出部８８は、第２実施例において図２９にて前述した周波数弁別器８０′のごとく、角度偏差算出部８０１Ａ，８０１Ｂを用いて構成することができる。
【０２１６】
そして、本実施例における復調装置でも、第２実施例と同様に、ＭＬＳＥ型等化器７５での等化前のＩｃｈ，Ｑｃｈ信号を用いて、各Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆが周波数偏差検出部８８で検出されるが、ＵＷ検出部８６でバースト受信信号の開始が検出されると、ＳＴＡＲＴ信号が周波数偏差検出部８８のセレクタ８０４へ出力される。
【０２１７】
これにより、周波数偏差検出部８８では、セレクタ８０４によって周波数偏差算出部８０２で得られた周波数偏差Δｆが選択されて、この周波数偏差検出部８８で得られた周波数偏差Δｆが最小になるように、複素演算器７４へ位相回転情報をもった三角関数情報（ｓｉｎθ，ｃｏｓθ）を供給する発振器８２が制御される。
【０２１８】
その後、ＵＷ検出部８６でバースト受信信号の終了が検出されると（実際には、バースト受信信号の開始が検出されてからのある所定の時間が経過したとき）、ＳＴＯＰ信号が周波数偏差検出部８８のセレクタ８０４へ出力され、これにより、セレクタ８０４では、そのときの周波数偏差検出部８８の周波数偏差を保持するように、固定周波数偏差部８０３からの周波数偏差Δｆ＝０が選択されて、次のバースト受信信号が検出されるまで、発振器８２から出力される三角関数情報（ｓｉｎθ，ｃｏｓθ）の値が固定になるよう制御される。
【０２１９】
上述のごとく動作をバースト受信信号毎に繰り返すことによって、バースト受信信号の復調が行なわれる。
また、本実施例でも、周波数偏差検出部８８では、得られた周波数偏差Δｆに応じて、遅延回路７９での遅延時間ΔＴを可変にすることによって、この周波数偏差Δｆを検出する際の角度偏差θｎｅｗ  ，θｏｌｄ  （検出データ）の時間間隔ΔＴを可変にすることができる。
【０２２０】
具体的には、例えば、周波数偏差Δｆが大きい場合は、時間間隔ΔＴを短くし、逆に周波数偏差Δｆが小さい場合は、時間間隔ΔＴを長くするといった具合に、得られた周波数偏差Δｆの大きさと、この周波数偏差Δｆを検出する際の角度偏差θｎｅｗ  ，θｏｌｄ  の時間間隔ΔＴとが反比例するように時間間隔ΔＴを可変にしている。
【０２２１】
これにより、周波数偏差算出部８０２で得られた周波数偏差Δｆが大きい場合は、より短い時間間隔ΔＴで式（４）による演算が行なわれ、周波数偏差Δｆが小さい場合は、より長い時間間隔ΔＴで式（４）による演算が行なわれ、この結果、常に、正確な位相ずれ情報Δｆを安定して検出することができるようになる。
【０２２２】
以上のように本発明の第３実施例としてのＭＬＳＥ型等化器７５を用いた復調装置によれば、バースト受信信号を復調するに際しても、極めて簡素な構成で、Ｉｃｈ，Ｑｃｈ信号がもつ周波数偏差Δｆを最小にするように、複素演算器７４へ位相回転情報をもった三角関数情報（ｓｉｎθ，ｃｏｓθ）を供給する発振器８２を制御することができるので、受信信号の受けたフェージングなどの影響によってキャリア同期が外れることを防ぐことができ、これにより、極めて正確に、バースト受信信号の復調を行なうことができる。
【０２２３】
また、符号間干渉の影響に対してすぐれた特性を持つＭＬＳＥ型等化器７５の使用が可能であるため、遅延検波方式を用いた復調装置に比して、大幅に回線品質を向上させることができるとともに、シンボルのクロックレートの高速化や多相位変調などの実現にも大いに寄与する。
なお、本実施例におけるＭＬＳＥ型等化器７５を用いた復調装置は、単一のＲＦ信号を受信してこの受信信号を復調する場合の構成であるが、本発明のＭＬＳＥ型等化器を用いた復調装置は、いわゆるダイバーシチ受信構成で複数のＲＦ信号を受信して合成した受信信号を復調する構成としてもよい。そして、この場合も、ＭＬＳＥ型等化器７５には、第１実施例にて前述したごとくブランチメトリックを合成する構成を有するＭＬＳＥ型等化器２９が用いられる。
【０２２４】
また、本実施例におけるＭＬＳＥ型等化器７５を用いた復調装置では、ＭＬＳＥ型等化器７５に、他のＭＬＳＥ型等化器を用いてもよい。
また、上述のＭＬＳＥ型等化器を用いた復調装置は、基地局で次々に受信する子局が切り替わり、子局ごとに受信信号のもつ周波数偏差が異なる場合にも対応できるよう、バースト受信信号終了時に、周波数偏差検出部８８の入力情報または出力情報を子局毎に複数組記憶する記憶部を設けて、それぞれ異なる複数の周波数偏差が複数存在する場合などでも、それぞれの周波数偏差を最小にするように制御して、正確に複数のデータを復調するように構成することもできる。
【０２２５】
（ｃ−１）第３実施例の第１変形例の説明
図４２は本発明の第３実施例としてのＭＬＳＥ型等化器を用いた復調装置の第１変形例を示すブロック図で、この図４２において、図４０中に示す符号と同一符号を付したものはそれぞれ図４０にて前述したものと同様のものであるが、この図４２示す復調装置は、図４０にて前述した復調装置に比して、制御部８９が設けられる点が異なる。
【０２２６】
ここで、この制御部８９は、第２実施例において図３６及び図３７にて前述した制御部８３と同様に、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報に応じ、周波数偏差検出部（周波数弁別器）８８で検出された周波数偏差Δｆまたは所定の固定周波数偏差Δｆ＝０のいずれかを選択的に用いることにより、周波数偏差検出部８８を通じて、発振器（三角関数発生部）８２を制御するものである。
【０２２７】
具体的に、この制御部８９は、本実施例でも、受信信号から初期ＵＷ情報がとれるまでは、周波数偏差検出部８８で検出された周波数偏差Δｆを用いて、発振器８２を制御するとともに、受信信号から初期ＵＷ情報がとれると、その後、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値以上の場合は、周波数偏差検出部８８で検出された周波数偏差Δｆを用いて、発振器８２を制御する一方、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値より小さい場合は、所定の固定周波数偏差Δｆ＝０を用いて、発振器８２を制御するようになっている。
【０２２８】
これにより、この図４２に示すＭＬＳＥ型等化器を用いた復調装置では、ＵＷ検出部８６で受信信号から初期ＵＷ情報が検出されると、ＳＴＡＲＴ信号が制御部８９へ出力され、制御部８９はこのＳＴＡＲＴ信号を受けると、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値以上の場合は、周波数偏差検出部８８で検出される周波数偏差Δｆを用いて発振器８２が制御されるよう周波数偏差検出部８８のセレクタ８０４を制御する。
【０２２９】
そして、このセレクタ８０４からは周波数偏差算出部８０２で算出された周波数偏差Δｆが出力され、これが、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差を最小にする位相回転情報をもった三角関数情報（ｓｉｎθ，ｃｏｓθ）を複素演算器７４に出力する発振器８２へ供給されて、発振器８２が制御される。
一方、ＵＷ検出部８６で受信信号から初期ＵＷ情報が検出され、ＳＴＡＲＴ信号が制御部８９へ出力された後、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値より小さい場合、制御部８３は周波数偏差検出部８８の固定周波数偏差部８０３からの周波数偏差Δｆ＝０を用いて発振器８２が制御されるようセレクタ８０４を制御する。
【０２３０】
これにより、周波数偏差検出部８８からは固定の周波数偏差Δｆ＝０が出力され、これがＬＰＦ８１を通じて発振器８２へ供給されることにより、前時点で周波数偏差検出部８８で検出された周波数偏差Δｆを用いての発振器８２の制御が維持される。
つまり、本変形例における復調装置でも、第２実施例の第１変形例にて前述した復調装置と同様に、ＭＬＳＥ型等化器７５による受信信号の等化が十分でない初期の段階などにおいては、周波数偏差検出部８８で検出される周波数偏差Δｆを用いて、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差が最小となるように発振器８２を制御し、ＭＬＳＥ型等化器７５による受信信号の等化が十分な場合には、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差は十分小さく周波数偏差を調整する必要がないものとして、固定の周波数偏差Δｆ＝０により前時点での周波数偏差Δｆを用いて発振器８２を制御することができるのである。
【０２３１】
従って、図２８にて前述した周波数弁別器８０（８０′）に固定周波数偏差部８０３及びセレクタ８０４を加えるという周波数弁別器８０Ａの簡素な構成にもかかわらず、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報に応じて、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆを最小にするように、発振器８２を制御することができるので、より正確に、バースト受信信号の復調を行なうことができるようになる。
【０２３２】
また、符号間干渉の影響に対してすぐれた特性を持つＭＬＳＥ型等化器７５を用いるため、遅延検波方式を用いた復調装置に比して、大幅に回線品質を向上させることができるとともに、シンボルのクロックレートの高速化や多相位変調などの実現にも大いに寄与する。
（ｃ−２）第３実施例の第２変形例の説明
図４３は本発明の第３実施例としてのＭＬＳＥ型等化器を用いた復調装置の第２変形例を示すブロック図で、この図４３においても、図４０中に示す符号と同一符号付したものはそれぞれ図４０にて前述したものであるが、この図４３に示す復調装置は、図４０にて前述した復調装置に比して、積分器（ＬＰＦ）８４及びＤ／Ａ変換器８５が設けられ、複素演算器７４が省かれる点が異なる。
【０２３３】
すなわち、この図４３に示す復調装置は、ＭＬＳＥ型等化器７５の等化前のＩｃｈ，Ｑｃｈの各ディジタル復調信号から周波数偏差検出部（周波数弁別器）８８で得られるディジタル量の周波数偏差ΔｆをＬＰＦ８４及びＤ／Ａ変換器８５によってアナログ量に変換して、直交検波部６５の局部発振器６５５に供給することにより、直交検波部６５でＩｃｈ，Ｑｃｈベースバンド信号を得る際に、Ｉｃｈ，Ｑｃｈ信号がもつ周波数偏差Δｆを、最小にするように制御できるようになっているのである。
【０２３４】
これにより、本変形例におけるＭＬＳＥ型等化器を用いた復調装置でも、ＭＬＳＥ型等化器７５での等化前のＩｃｈ，Ｑｃｈ信号を用いて、各Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆが周波数偏差検出部８８で検出されるが、ＵＷ検出部８６でバースト受信信号の開始が検出されると、ＳＴＡＲＴ信号が周波数偏差検出部８８のセレクタ８０４へ出力される。
【０２３５】
そして、周波数偏差検出部８８では、セレクタ８０４によって周波数偏差算出部８０２で得られた周波数偏差Δｆが選択されて、これがＬＰＦ８４及びＤ／Ａ変換器８５でアナログ量に変換されて、直交検波部６５の局部発振器６５５へ供給され、この周波数偏差Δｆに応じて、局部発振器６５５の発振周波数が制御される。
【０２３６】
その後、ＵＷ検出部８６でバースト受信信号の終了が検出されると（実際には、バースト受信信号の開始が検出されてからのある所定の時間が経過したとき）、ＳＴＯＰ信号が周波数偏差検出部８８のセレクタ８０４へ出力され、これにより、セレクタ８０４では、そのときの周波数偏差検出部８８の周波数偏差を保持するように、固定周波数偏差部８０３からの周波数偏差Δｆ＝０が選択されて、次のバースト受信信号が検出されるまで、局部発振器６５５の発振周波数が固定になるよう制御される。
【０２３７】
上述のごとく動作をバースト受信信号毎に繰り返すことによって、バースト受信信号の復調が行なわれる。
このように、本変形例におけるＭＬＳＥ型等化器７５を用いた復調装置でも、ＬＭＳＥ型等化器７５での等化前のＩｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆを周波数偏差検出部８８で検出し、ＵＷ検出部８６でバースト受信信号の開始／終了を示すＵＷ情報が検出された際に出力されるＳＴＡＲＴ／ＳＴＯＰ信号に応じて、この周波数偏差ΔｆをＤ／Ａ変換器８５によってＤ／Ａ変換してアナログ量に変換して、直交検波部６５の局部発振器６５５に供給することにより、この周波数偏差Δｆを最小にするように局部発振器６５５の発振周波数を制御することができるので、バースト受信信号の受けたフェージングなどの影響によってキャリア同期が外れることを防ぐことができ、これにより、極めて正確に、バースト受信信号の復調を行なうことができるとともに、十分な伝送品質を保つことができる。
【０２３８】
（ｃ−３）第３実施例の第３変形例の説明
図４４は本発明の第３実施例としてのＭＬＳＥ型等化器を用いた復調装置の第３変形例を示すブロック図で、この図４４において、図４３中に示す符号と同一符号を付したものはそれぞれ図４３にて前述したものと同様のものであるが、この図４４に示す復調装置は、図４３にて前述した復調装置に比して、第１変形例において図４２にて前述したものと同様の制御部８９が設けられる点が異なる。
【０２３９】
すなわち、この図４４に示す復調装置は、本実施例の第１変形例において図４２により前述した復調装置において、周波数弁別器８０Ａで得られるＩｃｈ，Ｑｃｈ信号がもつディジタル量の周波数偏差Δｆを、ＬＰＦ８４及びＤ／Ａ変換器８５を通じてアナログ量に変換して、直交検波部６５の局部発振器６５５へ供給できるように構成したものである。
【０２４０】
これにより、本変形例におけるＭＬＳＥ型等化器を用いた復調装置でも、ＵＷ検出部８６で受信信号から初期ＵＷ情報が検出されると、ＳＴＡＲＴ信号が制御部８９へ出力され、制御部８９はこのＳＴＡＲＴ信号を受けると、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値以上の場合は、周波数偏差検出部８８で検出される周波数偏差Δｆを用いて発振器８２が制御されるよう周波数偏差検出部８８のセレクタ８０４（図４１参照）を制御する。
【０２４１】
そして、このセレクタ８０４からは周波数偏差算出部８０２で算出された周波数偏差Δｆが出力され、これが、ＬＰＦ８４及びＤ／Ａ変換器８５によってでディジタル量からアナログ量に変換されて直交検波部６５の局部発振器６５５に供給され、これに応じて、局部発振器６５５の発振周波数が制御されて、Ｉｃｈ，Ｑｃｈがもつ周波数偏差Δｆが最小となるように制御される。
【０２４２】
一方、ＵＷ検出部８６で受信信号から初期ＵＷ情報が検出され、ＳＴＡＲＴ信号が制御部８９へ出力された後、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報が所定値より小さい場合、制御部８３は周波数偏差検出部８８の固定周波数偏差部８０３からの周波数偏差Δｆ＝０を用いて発振器８２が制御されるようセレクタ８０４を制御する。
【０２４３】
これにより、周波数偏差検出部８８からは固定の周波数偏差Δｆ＝０が出力され、これが、同様に、ＬＰＦ８４及びＤ／Ａ変換器８５によってでディジタル量からアナログ量に変換されて直交検波部６５の局部発振器６５５に供給されることにより、局部発振器６５５の発振周波数が、前時点において周波数偏差検出部８８で検出された周波数偏差Δｆを用いて制御された発振周波数に維持される。
【０２４４】
つまり、本変形例における復調装置でも、第２実施例の第１変形例にて前述した復調装置と同様に、ＭＬＳＥ型等化器７５による受信信号の等化が十分でない初期の段階などにおいては、周波数偏差検出部８８で検出される周波数偏差Δｆを用いて、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差が最小となるように直交検波部６５における局部発振器６５５の発振周波数を制御し、ＭＬＳＥ型等化器７５による受信信号の等化が十分な場合には、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆは十分小さくこの偏差を調整する必要がないものとして、固定の周波数偏差Δｆ＝０により前時点での周波数偏差Δｆを用いて制御された発振周波数に局部発振器６５５の発振周波数が維持することができるのである。
【０２４５】
従って、常に、極めて効果的に、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆを最小にすることができ、また、ＭＬＳＥ型等化器７５内で得られる先行波情報と遅延波情報との偏差情報に応じて、Ｉｃｈ，Ｑｃｈ信号のもつ周波数偏差Δｆを最小にするように、発振器８２を制御することができるので、さらに正確に、バースト受信信号の復調を行なうことができる。
【０２４６】
【発明の効果】
以上詳述したように、本発明の関連技術であるＭＬＳＥ型等化器によれば、レプリカ生成部，誤差算出部，ブランチメトリック部，加算・比較・選択部，インパルス応答演算部，パスメモリ部が独立した演算器を有するように構成され、且つ、インパルス応答演算部とレプリカ生成部との間に、データの書き込み及び読み出しを同時に行なうことのできるインパルス応答メモリ部が介装されているので、インパルス応答演算部からの演算結果の書き込みとレプリカ生成部へのインパルス応答演算部からの演算結果の読み出しとを同時に行なうことができ、これにより、極めて簡素な構成で、高速に受信信号の等化処理を行なえるという利点がある。
【０２４７】
さらに、具体的に、上述のレプリカ生成部では、第１エンコーダによって、基準信号点の複素値がｋビットアドレスより変換され、この情報を用いて、１シンボル毎にｋ×ｋ種類のレプリカが１クロックサイクルで１種生成されるので、極めて簡素な構成で、且つ、高速にレプリカを生成することができるようになる。
【０２４８】
また、インパルス応答演算部では、第２エンコーダによって、基準信号点に収束係数を掛け合わせた複素値がｋビットアドレスより変換されるので、極めて簡素な構成で、インパルス応答演算部での演算に必要なデータ（基準信号点×収束係数）得られるとともに、インパルス応答演算部での演算処理を高速に行なうことができるようになる。
【０２４９】
また、上述のインパルス応答メモリ部に、ＤＲＡＭを用いれば、極めて簡素な構成で、インパルス応答演算部からの演算結果の書き込みとレプリカ生成部へのインパルス応答演算部からの演算結果の読み出しとを高速に行なうことができる。
【０２５０】
さらに、加算・比較・選択処理部に設けられるパスメトリックメモリ部を、２個のメモリで構成すれば、前時点のパスメトリックの読み出しと、現時点の選択パスメトリックの書き込みとをこれら２個のメモリの交互切替えによって実行することができるので、パスメトリックについての加算処理・比較処理・選択処理を、極めて高速に行なうことができる。
【０２５１】
さらに、誤差レジスタにより、加算・比較・選択処理部の出力を誤差アドレスとして、ｋ×ｋ種類の誤差からｋクロック周期で所要の誤差を出力し、この誤差をインパルス応答演算部へ出力することができるので、誤差算出部で得られた誤差を加算・比較・選択処理部でのパスメトリックについての加算処理・比較処理・選択処理と同一速度，タイミングで出力することができ、これにより、極めて高速に誤差を選択して出力することができる。
【０２５２】
また、ＦＩＦＯメモリによって、誤差算出部の入力側で受信信号を一時的に保存することができるので、ＭＬＳＥ型等化器内での処理を受信信号に対して非同期に行なうことが可能になり、これにより高速クロックを用いて高速処理を行なうことができるようになる。
さらに、本発明のＭＬＳＥ型等化器によれば、第１レプリカ生成部，第２レプリカ生成部，第１誤差算出部，第２誤差算出部，第１ブランチメトリック部，第２ブランチメトリック部，加算・比較・選択処理部，パスメモリ部，第１インパルス応答演算部，第２インパルス応答演算部がそれぞれ独立して演算を行なうので、この場合も、極めて簡素な構成で、高速に受信信号の等化処理を行なえるという利点があるとともに、第１ブランチメトリック部及び第２ブランチメトリック部のいずれか一方のブランチメトリックを所定値に固定して出力するので、極めて容易に、第１ブランチメトリック部又は第２ブランチメトリック部のブランチメトリックのみを用いて処理を行なうこともできるようになる。
【０２５３】
また、本発明のＭＬＳＥ型等化器を用いた復調装置によれば、周波数弁別器によって、ＭＬＳＥ型等化器での等化前の時間的に間隔をあけた複数のデータを用いて、これらのデータのもつ周波数偏差を検出し、この周波数偏差を最小にするように、直交検波部における局部発振器の発振周波数を制御することができるので、受信信号の受けたフェージングなどの影響によって周波数偏差が大きくなり過ぎてキャリア同期が外れることを防ぐことができ、これにより、極めて効果的に、キャリア同期が外れたときのような急峻な周波数飛びを防止して正確に受信信号を復調することができるという利点がある。
【０２５４】
また、上述の制御部は、周波数弁別器で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にすることができる、具体的には、周波数弁別器で得られた周波数偏差の大きさと、この周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にすることができるので、常に、正確な位相偏差を安定して検出することができるようになる。
【０２５６】
さらに、本発明のＭＬＳＥ型等化器を用いた復調装置によれば、ＭＬＳＥ型等化器での等化前の複数のデータのもつ周波数偏差を周波数弁別器で検出し、この周波数偏差を用いて、この周波数偏差を最小にする位相回転情報をもった三角関数情報を複素演算器に供給する三角関数発生部が制御されるので、ＭＬＳＥ型等化器での等化前の複数のデータのもつ周波数偏差を最小にすることができ、極めて効果的に、急峻な周波数飛びなどを防止して正確に受信信号を復調することができるようになる。
【０２５７】
さらに、この場合も、上述の制御部は、周波数弁別器で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にする、具体的には、周波数弁別器で得られた周波数偏差の大きさと、この周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にすることができるので、常に、正確な位相偏差を安定して検出することができるようになる。
【０２５９】
さらに、本発明のＭＬＳＥ型等化器を用いた復調装置によれば、バースト受信信号開始・終了検出部でバースト受信信号の終了が検出されると、そのときの周波数弁別器の周波数偏差を保持するように、直交検波部における局部発振器の発振周波数を制御することができるので、バースト受信信号を復調するに際しても、極めて簡素な構成で、ＭＬＳＥ型等化器での等化前の複数のデータのもつ周波数偏差を最小にするように、直交検波部における局部発振器を制御することができるので、受信信号の受けたフェージングなどの影響によって周波数偏差が大きくなりキャリア同期が外れることを防ぎ、極めて正確に、バースト受信信号の復調を行なうことができるようになる。また、先行波，遅延波による符号間干渉の影響に対してすぐれた特性を持つＭＬＳＥ型等化器を使用するため、遅延検波方式を用いた復調装置に比して、大幅に回線品質を向上させることができるとともに、受信信号データのクロックレートの高速化や多相位変調などの実現にも大いに寄与する。
【０２６０】
さらに、この場合も、周波数弁別器で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にする、具体的には、周波数弁別器で得られた周波数偏差の大きさと、この周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にすることができるので、常に、正確な位相偏差を安定して検出することができるようになる。
【０２６３】
また、本発明のＭＬＳＥ型等化器を用いた復調装置によれば、バースト受信信号開始・終了検出部でバースト受信信号の開始が検出されると、周波数弁別器で得られた周波数偏差が最小になるように、三角関数発生部を制御するとともに、バースト受信信号開始・終了検出部でバースト受信信号の終了が検出されると、そのときの周波数弁別器の周波数偏差を保持するように、三角関数発生部を制御することができるので、この場合も、バースト受信信号を復調するに際しても、極めて簡素な構成で、ＭＬＳＥ型等化器での等化前の複数のデータのもつ周波数偏差を最小にするように、直交検波部における局部発振器を制御することができるので、受信信号の受けたフェージングなどの影響によって周波数偏差が大きくなりキャリア同期が外れることを防ぎ、極めて正確に、バースト受信信号の復調を行なうことができるようになる。また、先行波，遅延波による符号間干渉の影響に対してすぐれた特性を持つＭＬＳＥ型等化器を使用するため、遅延検波方式を用いた復調装置に比して、大幅に回線品質を向上させることができるとともに、受信信号データのクロックレートの高速化や多相位変調などの実現にも大いに寄与する。
【０２６６】
さらに、この場合も、周波数弁別器で得られた周波数偏差に応じて、この周波数偏差を検出する際の検出データの時間間隔を可変にする、具体的には、周波数弁別器で得られた周波数偏差の大きさと、周波数偏差を検出する際の検出データの時間間隔とが反比例するように、周波数偏差を検出する際の検出データの時間間隔を可変にすることができるので、常に、正確な位相偏差を安定して検出することができるようになる。
【図面の簡単な説明】
【図１】本発明の関連技術を示すブロック図である。
【図２】本発明の関連技術を示すブロック図である。
【図３】本発明の原理ブロック図である。
【図４】本発明の原理ブロック図である。
【図５】本発明の原理ブロック図である。
【図６】本発明の原理ブロック図である。
【図７】本発明の第１実施例としてのＭＬＳＥ型等化器が適用される移動体無線通信システムの一例を示すブロック図である。
【図８】第１実施例におけるＭＬＳＥ型等化器の構成を示すブロック図である。
【図９】第１実施例のＭＬＳＥ型等化器におけるレプリカ生成部，ＤＰＲＡＭ，ＣＩＲ計算部の構成を示すブロック図である。
【図１０】第１実施例のＭＬＳＥ型等化器におけるＡＣＳ部及び誤差レジスタの構成を示すブロック図である。
【図１１】第１実施例のＭＬＳＥ型等化器におけるパスメモリ部の構成を示すブロック図である。
【図１２】第１実施例のＭＬＳＥ型等化器におけるパスメモリ部の構成を示すブロック図である。
【図１３】第１実施例のＭＬＳＥ型等化器におけるパスメモリ部の構成を示すブロック図である。
【図１４】第１実施例のＭＬＳＥ型等化器の動作を説明するための図である。
【図１５】第１実施例のＭＬＳＥ型等化器の動作を説明するための図である。
【図１６】第１実施例のＭＬＳＥ型等化器の動作を説明するための図である。
【図１７】第１実施例のＭＬＳＥ型等化器の動作を説明するための図である。
【図１８】第１実施例のＭＬＳＥ型等化器の動作を説明するための図である。
【図１９】第１実施例のＭＬＳＥ型等化器の動作を説明するための図である。
【図２０】第１実施例のＭＬＳＥ型等化器の動作を説明するための図である。
【図２１】第１実施例のＭＬＳＥ型等化器の動作を説明するための図である。
【図２２】第１実施例のＭＬＳＥ型等化器におけるパスメモリ部の動作を説明するための図である。
【図２３】第１実施例のＭＬＳＥ型等化器におけるパスメモリ部の動作を説明するための図である。
【図２４】第１実施例のＭＬＳＥ型等化器におけるパスメモリ部の動作を説明するための図である。
【図２５】第１実施例のＭＬＳＥ型等化器におけるパスメモリ部の動作を説明するための図である。
【図２６】（ａ），（ｂ）はそれぞれ第１実施例のＭＬＳＥ型等化器におけるパスメモリ部の動作を説明するための図である。
【図２７】本発明の第２実施例としてのＭＬＳＥ型等化器を用いた復調装置の構成を示すブロック図である。
【図２８】第２実施例のＭＬＳＥ型等化器を用いた復調装置における周波数弁別器の構成を示すブロック図である。
【図２９】第２実施例のＭＬＳＥ型等化器を用いた復調装置における周波数弁別器の他の構成を示すブロック図である。
【図３０】第２実施例のＭＬＳＥ型等化器を用いた復調装置におけるローパスフィルタ及び発振器（ＮＣＯ）の構成を示すブロック図である。
【図３１】第２実施例のＭＬＳＥ型等化器を用いた復調装置における複素演算器の構成を示すブロック図である。
【図３２】第２実施例のＭＬＳＥ型等化器の構成を示すブロック図である。
【図３３】第２実施例のＭＬＳＥ型等化器におけるレプリカ生成部，ＤＰＲＡＭ，ＣＩＲ計算部の構成を示すブロック図である。
【図３４】第２実施例のＭＬＳＥ型等化器におけるＡＣＳ部及び誤差レジスタの構成を示すブロック図である。
【図３５】第２実施例のＭＬＳＥ型等化器におけるパスメモリ部の構成を示すブロック図である。
【図３６】第２実施例のＭＬＳＥ型等化器を用いた復調装置の第１変形例を示すブロック図である。
【図３７】第２実施例のＭＬＳＥ型等化器を用いた復調装置の第１変形例における周波数弁別器の構成を示すブロック図である。
【図３８】第２実施例のＭＬＳＥ型等化器を用いた復調装置の第２変形例を示すブロック図である。
【図３９】第２実施例のＭＬＳＥ型等化器を用いた復調装置の第３変形例を示すブロック図である。
【図４０】本発明の第３実施例としてのＭＬＳＥ型等化器を用いた復調装置の構成を示すブロック図である。
【図４１】第３実施例のＭＬＳＥ型等化器を用いた復調装置における周波数偏差検出部の構成を示すブロック図である。
【図４２】第３実施例のＭＬＳＥ型等化器を用いた復調装置の第１変形例を示すブロック図である。
【図４３】第３実施例のＭＬＳＥ型等化器を用いた復調装置の第２変形例を示すブロック図である。
【図４４】第３実施例のＭＬＳＥ型等化器を用いた復調装置の第３変形例を示すブロック図である。
【図４５】一般的なＭＬＳＥ型等化器の構成を示すブロック図である。
【図４６】一般的なＭＬＳＥ型等化器の構成を示すブロック図である。
【図４７】一般的なＭＬＳＥ型等化器の動作を説明するための図である。
【図４８】（ａ），（ｂ）はそれぞれ一般的なＭＬＳＥ型等化器の動作を説明するための図である。
【図４９】一般的なＭＬＳＥ型等化器の動作を説明するための図である。
【図５０】一般的なＭＬＳＥ型等化器の動作を説明するための図である。
【図５１】一般的なＭＬＳＥ型等化器の動作を説明するための図である。
【図５２】（ａ）〜（ｃ）はそれぞれ一般的なＭＬＳＥ型等化器の動作を説明するための図である。
【図５３】（ａ），（ｂ）はそれぞれ一般的なＭＬＳＥ型等化器の動作を説明するための図である。
【図５４】一般的なＭＬＳＥ型等化器の動作を説明するための図である。
【図５５】一般的なＭＬＳＥ型等化器を用いた復調装置の構成を示すブロック図である。
【符号の説明】
１  レプリカ生成部
１Ａ  第１レプリカ生成部
１Ｂ  第２レプリカ生成部
２  誤差算出部
２Ａ  第１誤差算出部
２Ｂ  第２誤差算出部
３  ブランチメトリック部
３Ａ  第１ブランチメトリック部
３Ｂ  第２ブランチメトリック部
４，４′  加算・比較・選択処理部
５  インパルス応答演算部
５Ａ  第１インパルス応答演算部
５Ｂ  第２インパルス応答演算部
６  パスメモリ部
８  直交検波部
９  局部発振器
１０，２９  ＭＬＳＥ型等化器
１１  周波数弁別器
１２Ａ〜１２Ｄ，４０  制御部
１３  識別部
１４  位相回転部
１５  三角関数発生部
１６  バースト受信信号開始・終了検出部
２１  送信機
２２  受信機
２３，２８Ａ，２８Ｂ  変調器
２４，２７  発振器
２５，２６Ａ，２６Ｂ  アンテナ
３１Ａ  レプリカ生成部（第１レプリカ生成部）
３１Ｂ  レプリカ生成部（第２レプリカ生成部）
３２Ａ  誤差計算部（第１誤差算出部）
３２Ｂ  誤差計算部（第２誤差算出部）
３３Ａ  ブランチメトリック計算部（第１ブランチメトリック部）
３３Ｂ  ブランチメトリック計算部（第２ブランチメトリック部）
３４  ＡＣＳ(Add Compare Select)部（加算・比較・選択処理部）
３５Ａ  ＣＩＲ(Channel Impulse Response)計算部（第１インパルス応答演算部）
３５Ｂ  ＣＩＲ計算部（第２インパルス応答演算部）
３６  パスメモリ部
３７Ａ，３７Ｂ  ＤＰＲＡＭ(Dual-Port RAM：インパルス応答メモリ部)
３８Ａ，３８Ｂ  誤差レジスタ
３９Ａ，３９Ｂ  ＦＩＦＯ(First-In-First-Out)メモリ
４１，４７，４８，３４６，３４８  加算器
４２，４３，４９，５０  複素演算器（複素乗算器）
４５，４６  エンコーダ(PLD DI,PLD DR: 第１エンコーダ)
５１，５２  エンコーダ(PLD  μDI,PLD  μDR: 第２エンコーダ)
６１，６５２，６５３  ミキサ（ＭＩＸ）
６２，６５５′  局部発振器(Lo VCO)
６３  バンドパスフィルタ（ＢＰＦ）
６４  ＡＧＣアンプ(Automatic Gain Control AMP)
６５  直交検波部
６８，６９  アンプ（ＡＭＰ）
７０，７１  ローパスフィルタ（ＬＰＦ）
７２，７３  Ａ／Ｄ変換器
７４  複素演算器（複素乗算器）
７５  ＭＬＳＥ型等化器
７６  クロック再生部
７９  遅延回路（τ）
８０，８０′，８０Ａ  周波数弁別器
８１  ローパスフィルタ（ＬＰＦ）
８２  発振器（ＮＣＯ）
８３  制御部
８４  積分器（ＬＰＦ）
８５  Ｄ／Ａ変換器
８６  ユニークワード（ＵＷ）検出部
８７  パラレル／シリアルデータ変換部（Ｐ／Ｓ変換部）
８８  周波数偏差検出部（周波数弁別器）
３４１  加算部
３４２  比較選択部
３４３  パスメトリックメモリ
３４４，３４５，３４７，３４９，３５０，３５４，３８３，３８６  フリップフロップ（ＦＦ）回路
３５１，３５２，３８４，３８５  セレクタ
３５３  コンパレータ
３５５  読み出しアドレスカウンタ
３５６  書き込みアドレスカウンタ
３５７  ＲＡＭ切替カウンタ
３５８  書き込みカウンタ
３５９，３６０  デコーダ
３６１，３６２  ランダムアクセスメモリ（ＲＡＭ）
３８１  アドレスカウンタ
３８２  シフトレジスタ
４０１  パスメモリ制御部(PMEM-CONT)
４０２  ランダムアクセスメモリ（ＲＡＭ）
４０３  デコーダ
，４０４〜４０８，４２１，４２３〜４２８，４３０  フリップフロップ回路（ＤＱ）
４０９，４１４，４１８，４２２，４２９  インバータ（ＩＮＶ）
４１０，４１１，４３８  ＡＮＤゲート
４１２，４１５，４１９  ＮＡＮＤゲート
４１３，４１５，４３４，４３７，４３９  フリップフロップ回路（ＤＦＦ）
４３１  レジスタ(DY-REG)
４３２  カウンタ(10BIT COUNT)
４３３  多重化回路（２−１ＭＵＸ）
４３６  レジスタ(DX-REG)
４４０  ３ステート回路
６５１，６５４  ハイブリッド（Ｈ，ＨＹＢ）
６５５  局部発振器(Lo XO,LOCAL)
７６１，７６２，７４１〜７４５  乗算器
７４６，７４７，７６３，８１１，８２１  加算器
７６４  位相比較器(P.D:Phase-Locked-Loop)
７６５  ループフィルタ(Loop Filter)
７６６  クロック再生用発振器(CLK VCO)
８０１，８０１Ａ，８０１Ｂ  角度偏差算出部
８０２  周波数偏差算出部
８０３  固定周波数偏差部
８０４  セレクタ（ＳＥＬ）
８１２，８２２  遅延素子
８２３  三角関数発生メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0003629059.tif 000031
【図３１】
0003629059.tif 000032
【図３２】
0003629059.tif 000033
【図３３】
0003629059.tif 000034
【図３４】
0003629059.tif 000035
【図３５】
0003629059.tif 000036
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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