(57)【特許請求の範囲】
【請求項１】
所定周波数ｃｋでサンプリングされた離散的信号をデジタル信号に変換する相関二重サンプリング回路を有するデジタル信号処理装置において、
前記相関二重サンプリング回路のホールド用コンデンサに並列に抵抗器を設けて、前記コンデンサと抵抗器とによる時定数をリップルが所定レベルとなるディザ信号を得るようにして、前記相関二重サンプリング回路の出力側に前記離散的信号に前記ディザ信号が付加された信号を得るようにすると共に前記相関二重サンプリング回路の出力側にアナログ−デジタル変換手段と、デジタル積分手段とを設け、
前記離散的信号の周波数のｎ（ｎは２以上の整数）倍の周波数ｎｃｋのクロック信号を使用して前記アナログ−デジタル変換手段でデジタル信号に変換すると共に前記アナログ−デジタル変換手段の出力側に得られるデジタル信号を前記デジタル積分手段によりｎ回積分した後に出力するようにしたことを特徴とするデジタル信号処理装置。
【請求項２】
請求項１記載のデジタル信号処理装置において、
前記ディザ信号が鋸歯状波信号であることを特徴とするデジタル信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤラインセンサ等の出力側に得られる離散的信号をデジタル信号に変換するのに使用して好適なデジタル信号処理装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
一般にＣＣＤラインセンサ等の出力側に得られる離散的信号をデジタル信号に変換するのに高速用アナログ−デジタル変換器である例えばフラッシュ（並列）型アナログ−デジタル変換器が使用されている。
【０００３】
従来、このフラッシュ（並列）型アナログ−デジタル変換器として例えば分解能１０ビットのものが使用されている。この分解能１０ビットのフラッシュ（並列）型アナログ−デジタル変換器は１０２４個のコンパレータが必要であり、回路規模（チップ面積）が比較的大きく、消費電力も比較的大きい。
【０００４】
この分解能１０ビットのフラッシュ（並列）型アナログ−デジタル変換器の分解能を更に１ビット上げたときには、回路規模（チップ面積）が、この２倍となり、また消費電力もこの２倍となるので、高分解能化の実現が困難である不都合があった。
【０００５】
本発明は斯る点に鑑み比較的少ない回路規模及び消費電力の増加で高分解能化を図ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明デジタル信号処理装置は、所定周波数ｃｋでサンプリングされた離散的信号をデジタル信号に変換する相関二重サンプリング回路を有するデジタル信号処理装置において、この相関二重サンプリング回路のホールド用コンデンサに並列に抵抗器を設けて、このコンデンサと抵抗器とによる時定数をリップルが所定レベルとなるディザ信号を得るようにして、この相関二重サンプリング回路の出力側にこの離散的信号にこのディザ信号が付加された信号を得るようにすると共にこの相関二重サンプリング回路の出力側にアナログ−デジタル変換手段と、デジタル積分手段とを設け、この離散的信号の周波数のｎ（ｎは２以上の整数）倍の周波数ｎｃｋのクロック信号を使用してこのアナログ−デジタル変換手段でデジタル信号に変換すると共にこのアナログ−デジタル変換手段の出力側に得られるデジタル信号をこのデジタル積分手段によりｎ回積分した後に出力するようにしたものである。
【０００７】
本発明によれば、相関二重サンプリング回路の出力側に離散的信号に例えば鋸歯状波信号のディザ信号を付加した信号を得、この離散的信号の周波数のｎ倍例えば４倍の周波数ｎｃｋのクロック信号を使用して、アナログ−デジタル変換手段でデジタル信号に変換しているので、この離散的信号の１周期でｎ個例えば４個の例えば１０ビットのデジタル信号が得られ、このｎ個例えば４個のデジタル信号をデジタル積分手段によりｎ回例えば４回積分した後に出力するようにしているので、このアナログ−デジタル変換手段のｎ倍例えば４倍の分解能を上げることができ、例えばこのアナログ−デジタル変換手段の分解能が１０ビットであったときに例えば１２ビットのデジタル信号を出力することができ、しかも回路規模及び消費電力の増加は比較的少ない。
【０００８】
【発明の実施の形態】
以下図面を参照して本発明デジタル信号処理装置の一実施例につき説明しよう。
図１において、１はＣＣＤを使用した光電変換素子を示し、この光電変換素子１は、その出力側にクロック信号ｃｋに従って、図２Ａに示す如きリセット期間１ａ，基準レベルとするフィールドスルー期間１ｂ及び信号期間１ｃより成る信号が繰り返す撮像信号が得られる如くなされている。
【０００９】
この光電変換素子１の出力側に得られる撮像信号を相関二重サンプリング回路２に供給する。
【００１０】
また、３は光電変換素子１に供給するクロック信号ｃｋの４倍の周波数のクロック信号４ｃｋを発生するクロック発生回路を示し、このクロック発生回路３のクロック信号４ｃｋを１／４分周器４を介して、光電変換素子１にクロック信号ｃｋとして供給する如くする。
【００１１】
また、この１／４分周器４の出力側に得られるクロック信号ｃｋをサンプリング信号として相関二重サンプリング回路２に供給する。この相関二重サンプリング回路２においては、フィールドスルー期間１ｂのレベルを基準レベルとし、信号期間１ｃのレベルをサンプリングホールドし図２Ｂに示す如く逆位相の周波数ｃｋでサンプリングされた離散的信号２ａを得る如くする。この相関二重サンプリング回路２の出力側に得られる離散的信号２ａを加算回路５に供給する如くする。
【００１２】
また、６はディザ信号発生回路を示し、本例においてはこのディザ信号として、図２Ｃに示す如く、図２Ｂに示す離散的信号２ａと同じ周期の鋸歯状波信号６ａとする。この鋸歯状波信号６ａのピークツウピークのレベルは後述するアナログ−デジタル変換回路８の１量子化レベル（ＬＳＢ）の３／４のレベルとする如くする。
【００１３】
このディザ信号発生回路６の出力側に得られる離散的信号２ａと同じ周期の鋸歯状波信号６ａを加算回路５に供給する如くする。この加算回路５においては、この離散的信号２ａにディザ信号である鋸歯状波信号６ａが加算され、この加算回路５の出力側には図２Ｄに示す如く、この離散的信号２ａにディザ信号である鋸歯状波信号６ａが付加された信号が得られる。
【００１４】
この加算回路５の出力側に得られる離散的信号２ａにディザ信号である鋸歯状波信号６ａが付加された信号をサンプリングホールド回路７に供給する。このサンプリングホールド回路７においては、クロック発生回路３に得られるクロック信号ｃｋの４倍の周波数のクロック信号４ｃｋをサンプリング信号として、サンプリングホールドし、このサンプリングホールド回路７の出力側に図２Ｅに示す如き１クロック信号ｃｋ期間に４回サンプリングホールドしたサンプリングホールド信号を得る如くする。
【００１５】
このサンプリングホールド回路７の出力側に得られるサンプリングホールド信号をアナログ−デジタル変換回路８に供給する。このアナログ−デジタル変換回路８として、本例においては１０ビットの分解能のものを使用する。
【００１６】
また本例においては、このアナログ−デジタル変換回路８は、クロック発生回路３に得られるクロック信号ｃｋの４倍の周波数のクロック信号４ｃｋでアナログ信号をデジタル信号に変換する如くする。
【００１７】
従って、このアナログ−デジタル変換回路８の出力側には１クロック信号ｃｋ期間に４個の分解能が１０ビットのデジタル信号が得られる。このアナログ−デジタル変換回路８の出力側に得られる分解能が１０ビットのデジタル信号をデジタル積分回路９を構成する１２ビット構成のデジタル加算器９ａに供給する。
【００１８】
このデジタル加算器９ａの出力信号をこのデジタル積分回路９を構成する１２ビット構成のデジタルのラッチ回路９ｂに供給し、このラッチ回路９ｂの出力信号をデジタル加算器９ａに供給する。このラッチ回路９ｂのクロック信号としてはクロック発生回路３に得られるクロック信号ｃｋの４倍の周波数のクロック信号４ｃｋにより動作させると共にクロック信号ｃｋをクリア端子ｃｌに供給し、これによりこのラッチ回路９ｂをクリアする如くする。
【００１９】
即ちこのデジタル積分回路９は１クロック信号ｃｋ期間の４個のデジタル信号をデジタル積分する如くなしたものである。このデジタル加算器９ａの出力信号を１２ビット構成のデジタル−アナログ変換回路を介して信号波形を観察したときは例えば図２Ｆに示す如き積分波形となる。
【００２０】
このデジタル加算器９ａの出力信号を１２ビット構成のデジタルのラッチ回路１０に供給する。このラッチ回路１０にクロック信号として周波数ｃｋのクロック信号を供給する。即ちこのラッチ回路１０にはアナログ−デジタル変換回路８のデジタルの出力信号が４回積分された信号が順次供給されるものである。
【００２１】
このラッチ回路１０の出力信号を１２ビット構成のデジタル映像信号出力端子１１に供給する如くする。このラッチ回路１０の出力信号を１２ビット構成のデジタル−アナログ変換回路を介して信号波形を観察したときには、図２Ｇに示す如く、図２Ｂに示す離散的信号２ａが１クロック信号ｃｋ期間遅れた信号に対応する信号が得られた。
【００２２】
更に、図３及び図４を参照して、本例のこのアナログ−デジタル変換回路８、デジタル積分回路９及びラッチ回路１０の動作につき、模擬的に詳細に説明する。
【００２３】
一般にアナログ−デジタル変換回路においては、図３に示す如く１サンプリング期間（１クロック信号ｃｋ期間）において、入力されるアナログ信号のレベルが１量子化レベル（ＬＳＢ）を越える毎にデジタル値が「１」ステップ上昇する。この分解能１０ビットのアナログ−デジタル変換回路８は１０２４ステップの分解能である。
【００２４】
ところで本例においては、このアナログ−デジタル変換回路８の入力側に供給されるアナログ信号は相関二重サンプリング回路２の出力側に得られる離散的信号２ａにピークツウピークレベルが１量子化レベル（ＬＳＢ）の３／４のレベルのディザ信号としての鋸歯状波信号６ａが加算された信号であり、この１０２４ステップの夫々のステップ毎に図４Ａに示す如き４つの場合ａ1 〜ａ4 が考えられる。
【００２５】
即ち、場合ａ1 の如く、離散的信号２ａがあるステップの１量子化レベル（ＬＳＢ）の０〜１／４のレベルのときはクロック信号ｃｋの４倍のクロック信号４ｃｋで順次４回Ｃ1 ，Ｃ2 ，Ｃ3 及びＣ4 、サンプリングホールド回路７でサンプリングホールドしても１回も１量子化レベルを越えない場合、場合ａ2 の如く、離散的信号が、あるステップの１量子化レベル（ＬＳＢ）の１／４〜２／４のレベルのときで、１回越える場合、場合ａ3 の如く離散的信号が、あるステップの１量子化レベル（ＬＳＢ）の２／４〜３／４のレベルのときで、２回越える場合及び場合ａ4 の如く、離散的信号が、あるステップの１量子化レベル（ＬＳＢ）の３／４〜１未満のレベルのときで、３回越える場合である（図４Ｂ参照）。
【００２６】
このアナログ−デジタル変換回路８の出力をデジタル積分回路９で４回積分したときは、その成分値はアナログ的に見て、図４Ｃに如くなり、このラッチ回路１０に得られるデジタル信号は、１０２４ステップの夫々のステップで４つの場合ａ1 〜ａ4 の分解能を有する４０９６ステップのデジタル信号が得られ、分解能が１２ビットのアナログ−デジタル変換回路と等価となる。
【００２７】
本例によれば、撮像信号を周波数ｃｋでサンプリングした離散的信号２ａに鋸歯状波信号６ａのディザ信号を付加した後に、この離散的信号２ａの周波数の４倍の周波数４ｃｋのクロック信号を使用してアナログ−デジタル変換回路８でデジタル信号に変換しているので、この離散的信号２ａの１周期で４個の１０ビットのデジタル信号が得られ、この４個のデジタル信号をデジタル積分回路９で４回積分した後に出力するようにしているので、このアナログ−デジタル変換回路８の４倍の分解能即ち１２ビットの分解能のデジタル信号が得られる。
【００２８】
本例によれば回路規模としては従来のアナログ−デジタル変換回路に比較し、デジタル積分回路９及びラッチ回路１０が増加するだけなので、この回路規模の増加は比較的少なく、従って消費電力の増加も比較的少ない利益がある。この為本例によれば高分解能のアナログ−デジタル変換手段を比較的安価に実現できる。
【００２９】
また、本例によればアナログ−デジタル変換時にディザ信号を付加しているが、デジタル積分回路９で積分しているので、出力信号のゆらぎが生じない利益がある。
【００３０】
尚、図１においては、ピークツウピークが３／４ＬＳＢの鋸歯波信号６ａを発生するディザ信号発生回路６を設ける如く述べたが、図５に示す如く、相関二重サンプリング回路２のホールド用コンデンサＣ3 に並列に抵抗器ＲX を設け、このコンデンサＣ3 と抵抗器ＲX とによる時定数をリップルが約３／４ＬＳＢとなる如くしても良い。
【００３１】
この図５につき更に述べるに、この図５において、２０は相関二重サンプリングホールド回路２の入力端子を示し、この入力端子２０に、図２Ａに示す如き撮像信号を供給する。この入力端子２０をこの撮像信号の基準信号であるフィールドスルー期間１ｂにのみオンする接続スイッチ２１を介して撮像信号の信号期間１ｃにサンプリングパルスｃｋによりオンするサンプリングスイッチ２２ａの一側に接続する。
【００３２】
この接続スイッチ２１及びサンプリングスイッチ２２ａの接続点を基準電圧ホールド用のコンデンサＣ1 を介して接地する。このサンプリングスイッチ２２ａの他側を比較回路を構成する演算増幅回路２３の非反転入力端子＋に接続すると共にこの非反転入力端子＋を基準電圧ホールド用のコンデンサＣ3 を介して接地すると共にこのコンデンサＣ3 に並列に時定数によるリップルが約３／４ＬＳＢとなる抵抗器ＲX を接続する如くする。
【００３３】
また、この入力端子２０を撮像信号の信号期間１ｃにサンプリングパルスｃｋによりオンするサンプリングスイッチ２２ｂを介して演算増幅回路２３の反転入力端子−に接続すると共にこの反転入力端子−をサンプリングホールド用のコンデンサＣ2 を介して接続する。この演算増幅回路２３より出力端子２４を導出する。
【００３４】
この図５においては、入力端子２０に図２Ａに示す如き撮像信号を供給したときには、出力端子２４には図２Ｄに示す如き、撮像信号の信号期間１ｃがサンプリングホールドされた離散的信号に鋸歯状波信号のディザ信号が付加された信号が得られる。
【００３５】
また、図１例ではサンプリングホールド回路７を設けたが、アナログ−デジタル変換回路８がフラッシュ型であったり、このアナログ−デジタル変換回路８内にサンプリングホールド回路を内蔵しているものでは、このサンプリングホールド回路７を省略できる。
【００３６】
また、上述実施例においては離散的信号の周波数ｃｋの４倍の周波数のクロック信号でアナログ−デジタル変換する如く述べたが、このクロック信号の周波数はｎ倍（ｎは２以上の整数）のものが使用でき、このときはｎ倍の分解能とすることができる。
【００３７】
また、本発明は上述実施例に限ることなく本発明の要旨を逸脱することなくその他種々の構成が採り得ることは勿論である。
【００３８】
【発明の効果】
本発明によれば回路規模として、従来のアナログ−デジタル変換回路に比較し、デジタル積分回路９及びラッチ回路１０を増加するだけの比較的少ない回路規模の増加で高分解能のアナログ−デジタル変換装置を得ることができる利益がある。
【００３９】
また本発明によれば回路規模の増加が少ないので消費電力の増加が少なく且つ安価に高分解能のアナログ−デジタル変換装置を得ることができる利益がある。また、本発明によればアナログ−デジタル変換時にディザ信号を付加しているが、デジタル積分器で積分しているので出力信号のゆらぎが生じない利益がある。
【図面の簡単な説明】
【図１】本発明デジタル信号処理装置の一実施例を示す構成図である。
【図２】本発明の説明に供する線図である。
【図３】説明に供する線図である
【図４】本発明の説明に供する線図である。
【図５】本発明の要部の他の例を示す構成図である。
【符号の説明】
１  光電変換素子、２  相関二重サンプリング回路、３  クロック発生回路、４  １／４分周器、５  加算回路、６  ディザ信号発生回路、８  アナログ−デジタル変換回路、９  デジタル積分回路、１０  ラッチ回路、１１  出力端子
【図１】
0003684655.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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