(57)【特許請求の範囲】
【請求項１】
スタンダードセルベースの論理回路ブロックを有し、
論理回路ブロック内の全てのスタンダードセルが、論理ゲート部と、論理ゲート部に電源電圧を供給する電源線とを備え、
論理回路ブロックを構成するスタンダードセルのうち一部のスタンダードセルが、電源線に直交する方向に隣接するスタンダードセルの電源線を相互に接続する電源橋架線をさらに備える電源橋架線付きのスタンダードセルにより構成され、
電源橋架線付きのスタンダードセルを電源線に直交する方向に少なくとも２つ連続させる電源橋架箇所を複数設けることによって、論理回路ブロックのセル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続されている
半導体集積回路。
【請求項２】
前記電源線は、前記論理ゲート部を挟んで互いに平行に配線された第１の電源線と第２の電源線とから構成され、
前記電源橋架線は、第１の電源線と第２の電源線との何れかに接続され、論理ゲート部内を電源線と直交する方向に配線されている
請求項１に記載の半導体集積回路。
【請求項３】
前記電源線は、前記論理ゲート部を挟んで互いに平行に配線された第１の電源線と第２の電源線とから構成され、
前記論理回路ブロック内の幾つかの電源橋架線付きのスタンダードセルにおいて、電源橋架線が、第１の電源線と第２の電源線との何れかに接続され、当該電源線との接続箇所からセル外側に向かって配線され、
他の電源電源橋架線付きのスタンダードセルにおいて、電源橋架線が、第１の電源線と第２の電源線との何れかに接続され、論理ゲート部内を電源線と直交する方向に配線されている
請求項１に記載の半導体集積回路。
【請求項４】
論理ゲート部と、論理ゲート部に電源電圧を供給する電源線とを備えるスタンダードセルを縦横に複数個並べることによって論理回路ブロックの配置配線を行う半導体集積回路の配置配線方法であって、
電源線と直交する方向で隣接するスタンダードセルで電源線を相互に接続する電源橋架線を備える電源橋架線付きのスタンダードセルの配置位置を、論理回路ブロック内で決定する第１ステップと、
論理ゲート部と電源線を備えるスタンダードセル、さらに電源橋架線を備える電源橋架線付きのスタンダードセルを、論理回路ブロックのセル配置領域内に配置する第２ステップとを有し、
前記第１ステップでは、論理回路ブロックのセル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続されるように、電源橋架線付きのスタンダードセルを電源線に直交する方向に少なくとも２つ連続させる電源橋架箇所を複数設定する
半導体集積回路の配置配線方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体スタンダードセル及びその配置配線方法に係わり、特に、セル配置領域内で全ての電源線を相互接続できるスタンダードセル構造と、そのレイアウト方法に関する。
【０００２】
【従来の技術】
ＬＳＩ設計方式の一つとしてのスタンダードセル方式は、ゲートアレイ方式に比較して、配線やゲートを有効に利用しセルサイズを小さくでき、高性能も得られやすいといった利点を有する。
このセル方式は、制御回路など、種類の異なるセルが回路構成に応じて不規則に配置される論理回路について以前から使用されてきたが、最近では、上記利点が注目されて演算器といった規則正しいセル配置の論理回路にも、このスタンダードセル方式が多用されるようになってきた。
【０００３】
図８は、この規則正しくセルを配置させた従来のスタンダードセル方式の論理回路について、電源線の接続関係を示すブロックレイアウト図である。
この図８に示す従来の論理回路では、同じ構成のセル列が繰り返し配列されている。すなわち、この例では、横方向にＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ａ，Ｅ，Ｆ，Ｂ，Ａの順にセルが配置されてセル列が構成され、同じ構成のセル列が、ここでは３段設けてある。
【０００４】
ここで、セル中の記号Ａ〜Ｆは、例えばＡＮＤゲート，インバータ，ラッチ，フリップ・フロップ等の論理ゲートの種類を示す。各セルは、例えばＣＭＯＳで構成されている。
図９には、従来のスタンダードセルの構成例として、ＡＮＤゲートのセル・パターン図を示す。
セル４０の上下には電源電圧供給線４２、ＧＮＤ線４４（以下、まとめて「電源線」と称する）がそれぞれ第１層目メタルで配線されている。この電源線４２，４４の配線方向は、他の種類の論理ゲート（インバータ，ラッチ，フリップ・フロップ等）においても同様である。
【０００５】
電源電圧供給線４２とＧＮＤ線４４との間の領域には、複数のトランジスタが配置され、これらが第１層目メタルや第２層目メタルで相互に結線されて、所望の論理ゲート（ここでは、ＡＮＤゲート）が構成されている。通常、電源供給線４２に近い側にｐチャネル型トランジスタが配置され、ＧＮＤ線４４に近い側にｎチャネル型トランジスタが配置される。そして、セル間の信号線を接続するための入力端子４６および出力端子４８が、例えば２層目メタルを用いてセルの中心部付近に配置されている。
【０００６】
図８，９に示すように、従来のスタンダードセル４０では、電源線４２，４４が一方方向にのみ配線され、その方向に配置されたセル間で電源線４２，４４が直列に接続される。
そして、この図示例のようにセル列が３本ある場合は、この直列に接続された電源線４２，４４を、セル配置領域の外側で、例えば２層目メタル層５０を用いて縦方向に相互に接続させている。
【０００７】
【発明が解決しようとする課題】
しかし、この従来のスタンダードセル４０を使用してブロックレイアウトを行った場合、セル配置領域の外側に電源線４２，４４を相互に接続させるための領域を必要とし、この領域が高集積化の面からは無駄な領域として存在していた。また、ブロックレイアウトの規模が大きくなりセル列が長くなると、それだけ電源線４２，４４を相互に接続させた両端側のセルと中心部分のセルとでは、電源電圧やＧＮＤ電位のかかり方が不均一となり、これが論理回路全体の耐ノイズ性を悪くする場合があった。したがって、この従来のスタンダードセル４０を使用する場合には、トランジスタサイズを大きくする等により個々のスタンダードセルの動作マージンを確保する必要があり、この点でも高集積化が阻害されていた。
【０００８】
本発明は、このような実情に鑑みてなされ、スタンダードセルを配置するだけで全ての電源線が相互接続でき、電源線の相互接続のための周辺領域を不要とし、しかも耐ノイズ性に優れた構造の半導体スタンダードセルおよびその配置配線方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した従来技術の問題点を解消し、上記目的を達成するために、本発明の半導体集積回路は、スタンダードセルベースの論理回路ブロックを有し、論理回路ブロック内の全てのスタンダードセルが、論理ゲート部と、論理ゲート部に電源電圧を供給する電源線とを備え、論理回路ブロックを構成するスタンダードセルのうち一部のスタンダードセルが、電源線に直交する方向に隣接するスタンダードセルの電源線を相互に接続する電源橋架線をさらに備える電源橋架線付きのスタンダードセルにより構成され、電源橋架線付きのスタンダードセルを電源線に直交する方向に少なくとも２つ連続させる電源橋架箇所を複数設けることによって、論理回路ブロックのセル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続されている。
【００１１】
また、本発明の半導体集積回路の配置配線方法は、論理ゲート部と、論理ゲート部に電源電圧を供給する電源線とを備えるスタンダードセルを縦横に複数個並べることによって論理回路ブロックの配置配線を行う半導体集積回路の配置配線方法であって、電源線と直交する方向で隣接するスタンダードセルで電源線を相互に接続する電源橋架線を備える電源橋架線付きのスタンダードセルの配置位置を、論理回路ブロック内で決定する第１ステップと、論理ゲート部と電源線を備えるスタンダードセル、さらに電源橋架線を備える電源橋架線付きのスタンダードセルを、論理回路ブロックのセル配置領域内に配置する第２ステップとを有し、前記第１ステップでは、論理回路ブロックのセル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続されるように、電源橋架線付きのスタンダードセルを電源線に直交する方向に少なくとも２つ連続させる電源橋架箇所を複数設定する。
【００１２】
第２ステップでセルの配置を行うと、電源線を相互に接続する電源橋架線が、論理ゲート部のセル配置領域内で電源線と直交する方向に配線させる。これに先立って、第１のステップでは、その電源橋架線付きのスタンダードセルの配置位置を、第２ステップのセル配置後に、同じ電圧を供給する全ての電源線がセル配置領域内で相互に接続されるように決定する。
電源橋架線付きのスタンダードセル列で電源橋架線を直列に接続させ、この接続を同じ電圧を供給するための電源線ごとに行うと、同じ電圧を供給するための全ての電源線がセル配置領域内で相互に接続される。
【００１３】
また、たとえばセルが不規則に配置される場合において、たとえば電源橋架線のパターンが異なるスタンダードセルを組み合わせて用いると、電源線の配線方向と直交して隣接する少なくとも２セルで電源線が互いに接続される。そして、このような電源橋架箇所の位置と数を適宜設定すると、セル配置領域内で同じ電圧を供給するための全ての電源線が相互に接続される。
【００１４】
【発明の実施の形態】
以下、本発明の半導体スタンダードセル及びその配置配線方法について、図面を参照しながら詳細に説明する。
本発明は、スタンダードセル方式で論理回路の設計が行なわれる半導体装置に適用される。
ここで、「スタンダードセル方式」とは、物理レイアウト情報に基づいて、ブロックサイズの種類，電源線や信号線の端子引出し位置等がルール化された論理的な回路機能ブロックを複数種類、ライブラリとして予め用意しておき、この回路機能ブロックをネットリスト（接続情報）に基づいて配置し相互接続させて、所望の論理回路を構築する半導体回路の設計方式をいう。また、「スタンダードセル」とは、スタンダードセル方式の回路設計に用いられる各回路機能ブロックをいう。
【００１５】
一般に、スタンダードセル方式には、回路機能ブロックが同一面状に配置され、同じ階層の配線層を用いて全回路機能ブロックの電源線が構成できるポリセル方式と、回路機能ブロックが階層状に重ねられ、この結果、同じ種類の回路機能ブロックでも異なる階層の配線層を用いて電源線が構成され得るビルディングブロック方式とがある。
本発明の半導体スタンダードセル及びその配置配線方法は、上記ポリセル方式，ビルディングブロック方式の何れについても適用できる。
【００１６】
以下、具体的な本発明の実施形態について、ポリセル方式を例に説明する。
第１実施形態
図１は、本発明の半導体スタンダードセルの一構成例を示すＡＮＤゲートのセル・パターン図である。
この半導体スタンダードセル２は、そのセル内の上下には横方向に電源電圧供給線４、ＧＮＤ線６（以下、まとめて「電源線」ともいう）がそれぞれ第１層目メタルで配線されている。この電源線４，６の配線方向は、他の種類の回路機能（インバータ，ラッチ，フリップ・フロップ等）を有する半導体スタンダードセルと同様、物理レイアウト情報に基づいて一方向に決められ、その配線幅や端子引出し位置がルール化されている。
【００１７】
電源電圧供給線４とＧＮＤ線６との間の領域を、本発明では論理ゲート部と称し、この論理ゲート部８には、複数のトランジスタが配置され、これらが第１層目メタルや第２層目メタルで相互に結線されて、所望の論理ゲート（ここでは、ＡＮＤゲート）が構成されている。
【００１８】
すなわち、論理ゲート部８内の電源供給線４に近い側には、ｎ型不純物が導入されるｐ型トランジスタ領域１０が配置され、逆にＧＮＤ線６に近い側には、ｐ型不純物が導入されるｎ型トランジスタ領域１２が配置されている。
そして、ｐ型トランジスタ領域１０上には、第１層目メタルが延びてソース又はドレイン電極が構成され、その間隔内にゲートメタルを配して、これにより複数のｐチャネル型トランジスタが配置されている。同様にして、ｎ型トランジスタ領域１２にも、複数のｎチャネル型トランジスタが配置されている。
そして、電源線４，６の間隔中央付近には、当該ＡＮＤゲートの２つの入力端子１４と出力端子１６とが、横方向に並んで配置されている。この図では、これら入出力端子１４，１６は、２層目メタルを用いて構成されている。
【００１９】
ここまでは、図９に示す従来型のスタンダードセルと同じ構成であるが、本発明のスタンダードセル２には、何れかの電源線（図１では、ＧＮＤ線６）にコンタクト１８ａを介して接続され、電源線４，６の配線方向と直交する方向に配線された電源橋架線１８が、新たに設けられている。
この電源橋架線１８は、電源線４，６とは異なる階層の配線層（例えば、２層目メタル）で構成され、本実施形態では、論理ゲート部８上を縦方向に貫いて配線されている。図２には、この電源橋架線１８と、電源線４，６との接続関係を図１から抜き出して示している。
【００２０】
本発明では、電源橋架線１８の配線形態には、種々の変形が考えられる。
すなわち、図３に示すように、電源橋架線１８を電源電圧供給線４にコンタクト１８ｂを介して接続させてもよいし、図４に示すように、電源電圧供給線４とＧＮＤ線６にそれぞれ接続する電源橋架線１８を、２本設けてもよい。
また、図５に示すように、入出力端子１２，１４の配置に邪魔にならない程度に、電源橋架線１８を幅広に形成してもよい。
さらに、特に図示しないが、電源橋架線１８を更に上層側の配線層（例えば、第３層目メタル）を用いて構成することもでき、この場合、これを入出力端子１４，１６に重ねて配線しても構わない。
【００２１】
つぎに、このような構成の半導体スタンダードセルを用いて行なう本発明の配置配線方法について、説明する。
図６は、本実施形態に係わるスタンダードセル方式の論理回路について、特に電源線の接続関係を示すブロックレイアウト図である。
本配置配線方法では、一方方向（図の横方向）に回路機能の種類が異なるセルを所定パターンで配置してセル列を構成し、このセル列を複数段（この図では、３段）配列させて論理回路全体が構成されている。図中、Ａ〜Ｆの記号は、セルの回路機能が相違することを意味する。このような規則正しいセル配置の具体例としては、例えばＣＰＵ内の演算器を構成するデータパスブロックなどを挙げることができ、この場合、各ビットが各セル列に割り当てられる。
このセル列の方向は、図１における電源線４，６の配線方向と一致し、各セル列を構成した時点で、セル列内で電源線４，６それぞれが直列に接続される。
【００２２】
本発明の配置配線方法では、各セル列内に上述した本発明の半導体スタンダードセルを適宜配置し、これにより各セル列間の電源線４，６の相互配線が、セル配置領域内で達成されている。
すなわち、この図示例では、先に説明した図２と同形態のスタンダードセル２と、図３と同形態のスタンダードセル２０と、図４と同形態のスタンダードセル２２とが、セル列途中に挿入されている。このため、３本の電源電圧供給線４は、スタンダードセル２０，２２を介して相互に接続され、３本のＧＮＤ線６は、スタンダードセル２，２２を介して相互に接続されている。
【００２３】
以上から明らかなように、規則正しいセル配置の論理回路を設計するに際しては、電源橋架線１８を具備する本発明の半導体スタンダードセル２，２０，２２，２４をライブラリとして予め用意しておき、この電源相互接続用のセル２，２０，２２，２４を、セル列内のどの位置に配置させかを決め、後は通常どおりセルの配置を行なうだけで、セル配置領域内で電源線４，６の相互結線を実現することができる。
【００２４】
本発明の半導体スタンダードセル及びその配置配線方法によれば、図８に示す従来のスタンダードセルを用いた場合のように電源線４，６の相互結線のためのスペースをセル配置領域の周囲に特別に確保する必要がなく、その分だけ高集積化を図ることができる。
【００２５】
また、セル列の途中で電源線４，６の相互結線を行なうことができることから、電源電圧の給電点やＧＮＤの接続点をセル列の途中に適宜設けることができ、これにより耐ノイズ設計が容易となる。
すなわち、例えば図６の本実施形態は、電源電圧を供給したりＧＮＤを共通化する縦方向のラインがそれぞれ２本づつ設けられているという点では、図８と同様であるが、これが図６の本実施形態ではセル配置領域内に設けられていることによって、図８に比較して、各セルに対し電源電圧（ＧＮＤ電位を含む）のかかり方が均一であり、その分、ノイズによって電源電圧レベルが変動するようなことがあっても、このレベル変動により論理回路の動作に対する影響が低減されている。
各セル列の配置パターンによっては、セル列間の電源橋架線１８を可能な限り数多く配置できるため、更に優れた耐ノイズ性を達成することも可能であり、耐ノイズ性設計の自由度が大きい。
【００２６】
以上のことは、各セルの設計時にノイズマージンを小さくしても問題ないことを意味し、従って、ノイズマージンを考慮してトランジスタサイズを大きくするといった対策も必要ないことから、この点でも高集積化に寄与できる。
【００２７】
第２実施形態
上記した第１実施形態では、本発明を規則正しいセル配置の論理回路設計に適用し、この結果、図６に示す論理回路全体では、セル列間の電源橋架線１８が単一ライン状に形成された。
これに対し、本第２実施形態は、セル配置が不規則な場合でも本発明が適用できることを示すものである。
【００２８】
図７は、本第２実施形態に係わるブロックレイアウト図である。
このレイアウト例においても、論理ゲートＣ，Ｅについては、電源橋架線１８の配置スペース確保容易等の理由により、第１実施形態と同様に、これを論理ゲート部８を貫いた電源橋架線１８を具備する半導体スタンダードセル２，２０，２２で実現している。
【００２９】
とくに、この第２実施形態に係わるレイアウト例では、第１実施形態と異なり、電源橋架線１８がコンタクトから外側にのみ配線された半導体スタンダードセル３０，３２を更に有し、これと半導体スタンダードセル２，２０との組み合わせて電源線４，６の相互接続が達成されている。
すなわち、半導体スタンダードセル３０では、ＧＮＤ線６にコンタクトを介して接続された電源橋架線１８が、セル外側（図の下方側）にのみ配線されている。加えて、半導体スタンダードセル３２では、電源供給線４側にもコンタクトを介して電源橋架線１８が接続され、これがセル外側（図の上方側）に配線されている。そして、これらセル外側にのみ配線された電源橋架線１８は、隣接する半導体スタンダードセル２又は２０の電源橋架線１８に接続されている。
そして、この２つのセル間にまたがる電源橋架線１８が、段違いに設けられていることにより、各３本の電源線４，６それぞれが、相互に接続されている。
【００３０】
このように、セル配置が不規則な場合でも、本発明によって電源線４，６のセル配置領域内での相互接続が達成され、上述した第１実施形態と同様な効果が得られる。
なお、このような電源線４，６の相互接続は、相互接続を行なう部分でセルサイズが揃っていればよく、他の部分は図示のように各段でセルサイズが揃っている必要は、必ずしもない。
【００３１】
以上説明してきたように、本発明の半導体集積回路及びその配置配線方法によれば、電源線と直交する方向に配線された電源橋架線を具備するスタンダードセルを有し、これを論理回路設計時に適宜、配置するだけで電源線をセル配置領域内で相互接続することができ、論理回路の配置配線が容易である。しかも、従来のようなセル列間の電源線の相互結線スペースをセル配置領域の周囲に設ける必要がなく、レイアウト密度を高めることができる。
【００３２】
さらに、このセル配置領域内におけるセル列間の電源線の相互接続を、セル配置パターンに応じて可能な限り数多く行え、この接続点が多いほど電流を分流する効果があることから、各セルへの電源電圧（ＧＮＤ電位を含む）のかかり方を均一化できて耐ノイズ性に優れた論理回路設計が可能となる。また、この高耐ノイズ性を考慮した設計の自由度も高い。
【００３３】
以上より、高集積化及び低電圧化の進展が著しい半導体ロジックＩＣの分野において、高密度，高耐ノイズ性に優れた構造の半導体スタンダードセル及びその配置配線方法を、本発明により提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体スタンダードセルの一構成例を示すＡＮＤゲートのセル・パターン図である。
【図２】図１から電源線および電源橋架線を抜き出して示すパターン図である。
【図３】図２に対する第１の変形例である。
【図４】図２に対する第２の変形例である。
【図５】図２に対する第３の変形例である。
【図６】本発明の第１実施形態に係わるブロックレイアウト図である。
【図７】本発明の第２実施形態に係わるブロックレイアウト図である。
【図８】従来の問題点を説明するためのブロックレイアウト図である。
【図９】従来の半導体スタンダードセルの一構成例を示すＡＮＤゲートのセル・パターン図である。
【符号の説明】
２，２０，２２，２４…電源橋架線が論理ゲート部内を配線されている半導体スタンダードセル，４…電源電圧供給線（電源線），６…ＧＮＤ線（電源線），８…論理ゲート部，１０…ｐ型トランジスタ領域，１２…ｎ型トランジスタ領域，１４…入力端子，１６…出力端子，１８…電源橋架線，１８ａ，１８ｂ…コンタクト（接続箇所），３０，３２…電源橋架線が電源線との接続箇所からセル外側に配線されている半導体スタンダードセル，Ａ〜Ｉ…論理ゲートの種類。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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