(57)【特許請求の範囲】
【請求項１】
入力段と、この入力段により駆動される出力段とを有する帰還増幅器であって、前記出力段は、前記帰還増幅器の出力端子に接続された負荷を駆動する出力トランジスタを具えており、前記負荷はダイオードとキャパシタとを有し、このダイオードは前記出力端子と前記キャパシタとの間に結合されており、前記入力段は、前記ダイオードと前記キャパシタとを接続するノードに結合された制御電極を有する第１トランジスタを具えており、前記制御電極には帰還信号が供給されるようになっている当該帰還増幅器において、
前記入力段が、前記第１トランジスタに並列に接続された第２トランジスタを有し、この第２トランジスタの制御電極が前記出力端子に結合されていることを特徴とする帰還増幅器。
【請求項２】
請求の範囲１に記載の帰還増幅器において、前記入力段が更に、前記第１トランジスタに結合されて差動対を形成する第３トランジスタと、この差動対の差分出力信号に応答して前記出力段に対する駆動信号を発生する手段とを具えている帰還増幅器。
【請求項３】
請求の範囲１又は２に記載の帰還増幅器において、この帰還増幅器がバイポーラトランジスタを有している帰還増幅器。
【請求項４】
請求の範囲１又は２に記載の帰還増幅器において、この帰還増幅器がMOSトランジスタを有している帰還増幅器。
【請求項５】
請求の範囲３に記載の帰還増幅器において、前記第２トランジスタのエミッタ及びコレクタが前記第１トランジスタのエミッタ及びコレクタにそれぞれ接続され、前記第２トランジスタのベースが前記出力トランジスタのコレクタに結合されている帰還増幅器。
【発明の詳細な説明】
本発明は、帰還増幅器に関するものである。特に、本発明は、入力段と、この入力段により駆動される出力段とを有する帰還増幅器であって、入力段が、帰還信号を受ける制御電極を有する第１トランジスタを具え、出力段が帰還増幅器の出力端子を駆動する出力トランジスタを具えている当該帰還増幅器に関するものである。このような帰還増幅器は例えばピーク検出回路に用いることができる。
基本的なピーク検出回路では、入力電圧が増大すると、この回路の帰還機能によりこの回路を電圧ホロワモードにする。すなわち、出力電圧が入力電圧に等しくなる。次に入力電圧が減少すると、帰還が中断され、これにより回路素子を通常の動作モードにする。次に帰還が回復されても、入力信号を正確に追従する回路の回復にあまりにも長い時間を要するおそれがある。
本発明の目的は、動作速度及び精度を改善した帰還増幅器を提供せんとするにある。
本発明は、入力段と、この入力段により駆動される出力段とを有する帰還増幅器であって、前記出力段は、前記帰還増幅器の出力端子に接続された負荷を駆動する出力トランジスタを具えており、前記負荷はダイオードとキャパシタとを有し、このダイオードは前記出力端子と前記キャパシタとの間に結合されており、前記入力段は、前記ダイオードと前記キャパシタとを接続するノードに結合された制御電極を有する第１トランジスタを具えており、前記制御電極には帰還信号が供給されるようになっている当該帰還増幅器において、
前記入力段が、前記第１トランジスタに並列に接続された第２トランジスタを有し、この第２トランジスタの制御電極が前記出力端子に結合されていることを特徴とする。
第２トランジスタは、本来の基本的な帰還構造に追加される他の帰還ループを構成し、増幅器の本来の帰還が中断された後の回復を一層迅速且つ正確にしうる。
本発明の他の目的及び特徴は、本発明の実施例を開示する添付図面に関連する以下の詳細な説明を考慮することにより明らかとなるであろう。しかし、図面は例示のみの目的で描いたものであり、本発明の範囲を規定するものではないことを理解すべきである。
図中、各図間で同様な素子には同じ符号を付してある。
図１は、従来のピーク検出回路を示す。このピーク検出回路はダイオードD2と、キャパシタC2と、帰還増幅器とを有する。この帰還増幅器は入力段ISを有し、この入力段には少なくとも第２の回路段すなわち出力段OSが後続している。入力段ISは、電流源I1を経て正の電源電圧Vccの点に結合された共通エミッタノードを有するPNP差動トランジスタ対Q1,Q2を具えている。この差動トランジスタ対Q1,Q2のコレクタはNPN電流ミラーQ3,Q4の入力分岐及び出力分岐を経て大地に結合され、差動トランジスタ対Q1,Q2の差分信号からシングルエンド駆動信号を形成する。出力段OSはNPNトランジスタQ5を有し、このトランジスタのベースは電流ミラーQ3,Q4の出力分岐Q3に結合され、入力段ISから駆動信号を受ける。トランジスタQ5のエミッタは接地され、そのコレクタは帰還増幅器の出力端子OTに結合されている。トランジスタQ5のコレクタ及びベース間のミラー（Miller）キャパシタC1が帰還増幅器を安定にする。正の電源電圧Vccの点とトランジスタQ5のコレクタとの間に接続された電流源I2がトランジスタQ5にバイアス電流を供給する。ダイオードD2とキャパシタC2とは出力端子OTと大地との間に直列に接続されている。ダイオードD2の陽極は出力端子OTに接続されている。キャパシタC2の両端間の出力電圧VoutはトランジスタQ2のベースに帰還される。
入力電圧Vinが増大すると、トランジスタQ2のベースへの電圧Voutの帰還が帰還増幅器を電圧ホロワモードにする、すなわち出力電圧VoutがトランジスタQ1のベースに供給される入力電圧Vinに等しくなる。出力端子OTにおける電圧も出力電圧Voutを追従するも、ダイオード電圧分だけ高くなる。入力電圧Vinが減少する場合には、ダイオードD2が遮断され、キャパシタC2における電圧Voutが一定に保たれ、トランジスタQ2のベースへの帰還が中断される、すなわちトランジスタQ2のベースにおける電圧はもはや出力端子OTにおける電圧を追従しない。ダイオードD2は電流源I2からキャパシタC2へ電流を流すようにバイアスされるだけであり、その逆にはバイアスされない。
入力電圧Vinが減少すると、入力電圧Vinと出力電圧Voutとの差は負となり、これにより出力段トランジスタQ5のコレクタ電圧VCQ5を負となるようにし、トランジスタQ5を飽和させる。従って、後に入力電圧VinがキャパシタC2に蓄積された電圧を越えて増大すると、トランジスタQ5のコレクタ電圧VCQ5は上昇回復される。トランジスタQ5は飽和している為、このトランジスタQ5のベースに蓄積された電荷がこの応答を遅延させる。
この飽和を阻止する周知の一方法は、トランジスタQ5のコレクタ及びベース間にショットキダイオードD1を設けることによりトランジスタQ5のコレクタ電圧をクランプすることである。入力電圧Vinが蓄積された出力電圧Voutを越えて増大すると、トランジスタQ5のコレクタ電圧が直ちに、電流源I1及びミラーキャパシタC1により設定される速度で上昇し始める。このスルーイング（追従遅れ；時間のずれ）効果の結果として、出力電圧Voutが入力電圧Vinを追従する前に依然として遅延が残る。
図２は、図１のピーク検出器の過渡的応答を示す。図示するように、出力電圧Voutが上昇追従した際には入力電圧Vinのピークは既に出力電圧を越えている。このことは、信号をピーク検出器のスルーレート（応答速度）に比べて高速に変化させる場合、この遅延が精度誤差を生ぜしめるおそれがあるということを意味する。更に、回路が図１に示す２つの回路段よりも多い回路段を以って構成されている場合には、他のトランジスタの飽和を阻止するのに１つよりも多いショットキダイオードが必要となる。このことは、回路を形成するのに必要とする半導体ダイ片の寸法が増大する為に不所望なことである。
図３の回路は、ショットキダイオードD1が除去され、他のPNPトランジスタQ2bが入力段ISに追従されて出力段OSから入力段ISへの追加の帰還ループを形成しているという点を除いて、図１の従来回路に類似している。トランジスタQ2bのエミッタ及びコレクタはトランジスタQ2aのエミッタ及びコレクタにそれぞれ結合され、トランジスタQ2bのベースはトランジスタQ5のコレクタに接続されている。前述したように、入力電圧Vinが出力キャパシタC2に蓄積された値よりも減少すると、帰還が中断され、ダイオードD2が逆バイアスされる。この電圧減少の結果、トランジスタQ5のコレクタ電圧VCQ5が減少するも、この場合出力電圧Voutよりも１ダイオード電圧分だけ減少する。この時点で且つトランジスタQ5のコレクタ電圧VCQ5のいかなる更なる減少が生じる前に、帰還が追加の入力トランジスタQ2bを介して回復される。この動作の結果、ダイオードD2の左側にある回路素子が適切にバイアスされた状態を維持し、飽和しない。
次に、入力電圧VinがキャパシタC2に蓄積された電圧を越えて増大すると、回路は入力トランジスタQ2aを介して帰還を回復する。従って、トランジスタQ5のコレクタ電圧VCQ5は１ダイオード電圧分だけ越えて追従応答し、回路の応答が一層迅速となる。
図４は本発明による図３の回路の過渡的応答を示す。帰還応答が一層迅速になる為、出力電圧Voutは入力電圧を正確に追従しうるようになる。これらの状況の下でトランジスタQ5のコレクタ電圧VCQ5は負にならず、応答時間が著しく短くなる。
図３に示す回路の追加の帰還ループはバイポーラpnpトランジスタを以って構成してあるが、MOSトランジスタより成る回路にも本発明を適用しうる。この場合、コレクタ、エミッタ及びベースをドレイン、ソース及びゲートと置き換える必要がある。更に、本来の帰還ループと追加の帰還ループとにｐ型及びｎ型の双方の装置を用いることができる。
本発明を一実施例につき開示し説明したが、本発明の精神及び範囲を逸脱することなく種々の変更を加えうること勿論である。ダイオードD2及びキャパシタC2の代わりに、前述したように本来の帰還ループに中断及び他の妨害を生ぜしめる他の負荷を用いることができる。
【図面の簡単な説明】
図１は、従来のピーク検出器を示す線図的回路図であり、
図２は、図１のピーク検出器の過渡的応答の特性を示すグラフ線図であり、
図３は、本発明によるピーク検出器を示す線図的回路図であり、
図４は、図３のピーク検出回路の過渡的応答の特性を示すグラフ線図である。
【図１】
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【図２】
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【図３】
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【図４】
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