(57)【特許請求の範囲】
【請求項１】
ｎビット（ｎは自然数）のデジタル信号Ｄi （i=1,2,…,n）をアナログ出力Ｖout に変換するＤ／Ａ変換器において、
前記デジタル信号Ｄi の各ビットに対応するｎ個の変換容量Ｃxiと、
前記デジタル信号Ｄi の各ビットに対応するｎ種類の電位Ｖxiが供給される少なくとも一つの変換選択配線と、
前記アナログ出力Ｖout を取り出す出力配線と、
前記変換容量Ｃxiの一方の極板に接続される電位Ｖs1の第１の基準配線と、
電位Ｖs2の第２の基準配線と、
前記出力配線に形成され、第１及び第２の基準配線における電位Ｖs1とＶs2との電位差によって基準電荷を蓄える基準容量Ｃs と、
を有し、
オンのデジタル信号Ｄi に対応する前記変換容量Ｃxiの他方の極板は、前記変換選択配線に接続されて、前記変換容量Ｃxiに、対応する電位ＶxiとＶs1との電位差によって変換電荷が蓄積され、
オフのデジタル信号Ｄi に対応する前記変換容量Ｃxiの他方の極板は、前記第１の基準配線に接続され、
前記他方の極板は、前記変換電荷が蓄積された後に、前記変換選択配線及び前記所定の配線と電気的に切断され、前記出力配線に接続されて、それぞれの前記変換電荷と前記基準電荷を合計してなる総電荷に対応してアナログ出力Ｖout を供給し、
前記アナログ出力Ｖout が、
Ｖout＝（ΣＣxi（ＤiＶxi＋Ｖs1（１−Ｄi））＋ＣsＶs2）／（ΣＣxi＋Ｃs）
［Ｄiは、デジタル信号Ｄi がオンのときを１とし、オフのときを０とする。］
で表されるＤ／Ａ変換器。
【請求項２】
請求項１記載のＤ／Ａ変換器において、
前記変換容量Ｃxiの他方の極板と前記変換選択配線との間に接続される第１のスイッチと、
前記変換容量Ｃxiの他方の極板と前記所定の配線との間に接続される第２のスイッチと、
前記変換容量Ｃxiの他方の極板と前記出力配線との間に接続される第３のスイッチと、
を有するＤ／Ａ変換器。
【請求項３】
請求項１記載のＤ／Ａ変換器において、
前記変換容量Ｃxiの他方の極板と前記変換選択配線との間に接続される第１のスイッチと、
前記変換容量Ｃxiの他方の極板と前記第１の基準配線との間に接続される第２のスイッチと、
前記変換容量Ｃxiの他方の極板と前記出力配線との間に接続される第３のスイッチと、
前記基準容量Ｃs に対する前記第１及び第２の基準配線からの電圧の印加を制御する第４のスイッチと、
を有するＤ／Ａ変換器。
【請求項４】
請求項１から請求項３のいずれかに記載のＤ／Ａ変換器において、
ｎ本の変換選択配線によってｎ種類の電位Ｖxiが供給されるＤ／Ａ変換器。
【請求項５】
請求項１から請求項３のいずれかに記載のＤ／Ａ変換器において、
高電位配線と、低電位配線と、前記高電位配線と前記低電位配線との間に直列接続されたｎ−１個の抵抗と、
を有し、
前記変換選択配線は、前記高電位配線と該高電位配線に直結される前記抵抗との間の配線、隣同士の抵抗を接続する配線、及び前記低電位配線と該低電位配線に直結される前記抵抗との間の配線によって構成されるＤ／Ａ変換器。
【請求項６】
請求項１から請求項３のいずれかに記載のＤ／Ａ変換器において、
１本の前記変換選択配線を有し、この変換選択配線に供給される電位が時間的に変化することでｎ種類の電位Ｖxiが供給されるＤ／Ａ変換器。
【請求項７】
請求項６記載のＤ／Ａ変換器において、
前記ｎ個の変換容量Ｃxiに対応してｎ本の変換パルス配線を有し、
各変換パルス配線には、前記変換選択配線における変化する電位が、対応する変換容量Ｃxiに供給される電位Ｖxiとなるときにパルス信号が印加され、
前記パルス信号に応じて、変換容量Ｃxiに電位Ｖxiが供給されるＤ／Ａ変換器。
【請求項８】
請求項１から請求項７のいずれかに記載のＤ／Ａ変換器において、
前記変換選択配線に供給されるｎ種類の電位Ｖxiは、公比２の等比数列をなすＤ／Ａ変換器。
【請求項９】
液晶パネルにおける一方の基板であって、
前記液晶パネルを駆動するための駆動回路と、前記液晶に電圧を印加するための画素電極と、該画素電極への電位の供給を制御する薄膜トランジスタと、を有し、
前記駆動回路は、請求項１から請求項８のいずれかに記載のＤ／Ａ変換器を含む液晶パネル用基板。
【請求項１０】
液晶パネルにおける一方の基板であって、
前記液晶パネルを駆動するための駆動回路と、前記液晶に電圧を印加するための画素電極と、該画素電極への電位の供給を制御する薄膜トランジスタと、を有し、
前記駆動回路は、請求項１から請求項７のいずれかに記載のＤ／Ａ変換器を含み、
前記変換容量Ｃxi又は前記基準容量Ｃs の少なくとも一方は、前記薄膜トランジスタと共通の製造プロセスによって、同一の基板上に製造されてなる液晶パネル用基板。
【請求項１１】
請求項９又は請求項１０記載の液晶パネル用基板が用いられる液晶表示装置。
【請求項１２】
請求項１１記載の液晶表示装置において、
１水平走査期間は、走査信号の選択期間と、該選択期間と次の選択期間との間のブランキング期間とからなり、
前記ブランキング期間において、前記総電荷の蓄積及びアナログ出力Ｖout の供給が行われる液晶表示装置。
【請求項１３】
請求項１１記載の液晶表示装置において、
１水平走査期間は、走査信号の選択期間と、該選択期間と次の選択期間との間のブランキング期間とからなり、
前記ブランキング期間において、前記総電荷の蓄積が開始され、
次の水平走査期間の選択期間において、前記総電荷の蓄積が終了して、アナログ出力Ｖout の供給が行われる液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｄ／Ａ変換器、液晶パネル用基板及び液晶表示装置に関する。
【０００２】
【発明の背景】
Ｄ／Ａ変換器には、キャパシタを用いたものと、抵抗を用いたものがある。キャパシタを用いたＤ／Ａ変換器は、抵抗を用いたものよりも、低消費電力という点で優れている。キャパシタを用いたＤ／Ａ変換器の一つとして、二進荷重キャパシタを使用したものが知られている。図２１は、従来の二進荷重キャパシタを使用したＤ／Ａ変換器を示す図である。
【０００３】
このＤ／Ａ変換器では、６ビットのデジタル入力値に対応するアナログ出力が得られる。具体的には、６本のデジタル配線１００１のそれぞれに、２進数の１桁目〜６桁目に対応するデジタル信号Ｄ0 〜Ｄ5 が入力され、「００００００」〜「１１１１１１」（１０進数で「０」〜「６３」に相当する）のデジタル入力ができるようになっている。
【０００４】
各デジタル信号Ｄ0 〜Ｄ５は、二段のラッチ回路Ａ0 〜Ａ5 及びＢ0 〜Ｂ5 に保持される。ラッチ回路Ａ0 〜Ａ5 又はＢ0 〜Ｂ5 は、クロックＣＬ1 又はＣＬ2 と、その反転クロックｎＣＬ1 又はｎＣＬ2 とで動作する。クロックＣＬ1 、ＣＬ2 及び反転クロックｎＣＬ1 、ｎＣＬ2 は、図示しないシフトレジスタの出力信号から生成される。
【０００５】
Ｄ／Ａ変換器には、配線１００２（電位Ｖ0 ）・配線１００３（電位Ｖs ）・配線１００４（ＧＮＤ電位）が設けられている。なお、電位Ｖ0 ＞電位Ｖs ＞ＧＮＤ電位である。また、配線１００５からは、アナログ出力を取り出せるようになっている。
【０００６】
配線１００２には、変換容量Ｃ0 〜Ｃ5 の一方の極板が接続されている。変換容量Ｃ0 〜Ｃ5 は、設計上２進荷重された値となっており、
Ｃ0：Ｃ1：Ｃ2：Ｃ3：Ｃ4：Ｃ5＝１：２：４：８：１６：３２
の比となっている。
【０００７】
このＤ／Ａ変換器の動作を、「０００００１」のデジタル入力がされたときを例にとって説明する。このとき、デジタル信号Ｄ0 は「Ｈ」であるので、ラッチ回路Ａ0 は「Ｈ」を保持する。デジタル信号Ｄ1 〜Ｄ5 は「Ｌ」であるので、ラッチ回路Ａ1 〜Ａ5 は「Ｌ」を保持する。そして、ラッチパルスが入ると、クロックＣＬ2 及び反転クロックｎＣＬ2 によって、１段目のラッチ回路Ａ1 〜Ａ5 の信号は、２段目のラッチ回路Ｂ1 〜Ｂ5 に転送される。
【０００８】
次に、配線１００６のリセット信号Ｒが「Ｈ」になって、各アナログスイッチＴa0 〜Ｔa5 がオンして、変換容量Ｃ0 〜Ｃ5 には、その両極板間の電位差がなくなって電荷がなくなる。同時に、アナログスイッチＴ3 がオンして、基準容量Ｃs に、配線１００３（電位Ｖs ）と配線１００４（ＧＮＤ電位）との電位差によって所定の電荷が蓄積される。このときに基準容量Ｃs に蓄積される電荷Ｑs は、
Ｑs＝ＣsＶs                                             （１・１）
である。
【０００９】
次に、リセット信号Ｒが「Ｌ」になってアナログスイッチＴa0 〜Ｔa5、Ｔ3 がオフになる。そして、配線１００７のセット信号Ｓが「Ｈ」状態になり、セット信号Ｓの信号レベル「Ｈ」とラッチ回路Ｂ0 〜Ｂ5 の信号レベル「Ｈ」又は「Ｌ」との論理積によって、アナログスイッチＴb0 〜Ｔb5 が制御される。
【００１０】
具体的には、ラッチ回路Ｂ0 に対応するアナログスイッチＴb0 がオンして、変換容量Ｃ0 と基準容量Ｃs とが接続される。そして、基準容量Ｃs に蓄積された電荷Ｑs の一部は、変換容量Ｃ0 に流れ込む。
【００１１】
一方、ラッチ回路Ｂ1 〜Ｂ5 に対応するアナログスイッチＴb1 〜Ｔb5 はオフとなり、変換容量Ｃ1 〜Ｃ5 は、基準容量Ｃs に接続されない。
【００１２】
この結果、配線１００５の電位Ｖout は、次のようにして求められる。基準容量Ｃs に蓄積された電荷Ｑs は、変換容量Ｃ0 に流れ込む。このときに基準容量Ｃs に蓄積される電荷をＱs′、変換容量Ｃ0 に蓄積される電荷をＱ0′とすると、
Ｑs′＝ＣsＶout                                         （１・２）
Ｑ0′＝Ｃ0（Ｖout−Ｖ0）                                （１・３）
となり、Ｑs＝Ｑs′＋Ｑ0′だから、式（１・１）〜式（１・３）より、
ＣsＶs＝ＣsＶout＋Ｃ0（Ｖout−Ｖ0）
となる。これを変形して、
Ｖout＝（ＣsＶs＋Ｃ0Ｖ0）／（Ｃs＋Ｃ0）
となる。以上述べたことは、「０００００１」のデジタル入力がされたときの例であるが、これを一般式にすると、
Ｖout＝（ＣsＶs＋Ｖ0ΣＤiＣi）／（Ｃs＋ΣＤiＣi）       （１・４）
となる。なお、i＝0,1,2,3,4,5 である。また、Ｄiは、デジタル信号Ｄ0 〜Ｄ5 の各信号レベルに対応して「Ｈ」レベルのときを「１」とし、「Ｌ」レベルのときを「０」としたものである。
【００１３】
次に、図２２は、上記従来のＤ／Ａ変換器のＤ／Ａコンバータ特性の一例を示す図である。同図に示すように、デジタル入力値とアナログ出力との関係は、緩やかなカーブを描くようになっている。すなわち、従来のＤ／Ａ変換器では、線形性を有するＤ／Ａコンバータ特性を得ることができなかった。
【００１４】
その理由は、式（１・４）において、分母にデジタル信号Ｄ0 〜Ｄ5 の変数（ΣＤiＣi）があるため、正比例の関数にならないからである。これを避けるには、分母を定数にすることが必要である。
【００１５】
また、従来のＤ／Ａ変換器では、所定のアナログ電圧が得られないことがあった。例えば、図２２において、デジタル入力値「３２」（２進数で「１０００００」）のときのアナログ出力が、デジタル入力値「３１」（２進数で「０１１１１１」）のときよりも不連続で下がっている。その理由は、最上位のビットに対応する変換容量Ｃ5 の容量値と、下位ビットの変換容量Ｃ0 〜Ｃ4 の容量値の合計と、の比が、３２：３１となっていないからである。
【００１６】
容量の製造工程において、このような容量値のばらつきを避けることは困難である。特に、大容量値の容量は、設計値との誤差が大きくなりやすい。このため、デジタル入力値に対して所定のアナログ出力が得られず、デジタル入力の増加に対してアナログ出力が減少してしまうという、いわゆる逆転現象が生じることがあった。
【００１７】
そこで、本発明の目的は、線形性を有して、逆転現象の生じないＤ／Ａ変換器、液晶パネル用基板及び液晶表示装置を得ることを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＤ／Ａ変換器は、ｎビット（ｎは自然数）のデジタル信号Ｄi （i=1,2,…,n）をアナログ出力Ｖout に変換するＤ／Ａ変換器において、
前記デジタル信号Ｄi の各ビットに対応するｎ個の変換容量Ｃxiと、
前記デジタル信号Ｄi の各ビットに対応するｎ種類の電位Ｖxiが供給される少なくとも一つの変換選択配線と、
前記アナログ出力Ｖout を取り出す出力配線と、
前記変換容量Ｃxiの一方の極板に接続される電位Ｖs1の第１の基準配線と、
を有し、
オンのデジタル信号Ｄi に対応する前記変換容量Ｃxiの他方の極板は、前記変換選択配線に接続されて、前記変換容量Ｃxiに、対応する電位ＶxiとＶs1との電位差によって変換電荷が蓄積され、
オフのデジタル信号Ｄi に対応する前記変換容量Ｃxiの他方の極板は、所定の配線に接続され、
前記他方の極板は、前記変換電荷が蓄積された後に、前記変換選択配線及び前記所定の配線と電気的に切断され、前記出力配線に接続されて、それぞれの前記変換電荷を合計してなる総電荷に対応してアナログ出力Ｖout を供給する。
【００１９】
本発明によれば、デジタル信号Ｄ1 〜Ｄn に対応して、変換容量Ｃx1〜Ｃxnが設けられている。変換容量Ｃx1〜Ｃxnの一方の極板には、電位Ｖs1が供給される。変換容量Ｃx1〜Ｃxnの他方の極板には、電位Ｖx1〜Ｖxnあるいは所定の電位を供給できるようになっている。
【００２０】
デジタル信号Ｄ1 〜Ｄn がオンであれば、変換容量Ｃx1〜Ｃxnの他方の極板には、電位Ｖx1〜Ｖxnが供給され、電位Ｖs1との電位差によって電荷が蓄積される。
【００２１】
デジタル信号Ｄ1 〜Ｄn がオフであれば、変換容量Ｃx1〜Ｃxnの他方の極板には、所定の電位が供給され、例えばこの電位が一方の極板の電位と同じであれば電荷が蓄積されない。詳しくは、変換容量Ｃx1〜Ｃxnの他方の極板を第１の基準配線に接続すれば、両極板の電位が同じになる。
【００２２】
あるいは、デジタル信号Ｄ1 〜Ｄn がオフのときに、変換容量Ｃx1〜Ｃxnの他方の極板を、第１の基準配線とは別の配線に接続してもよい。
【００２３】
以上のように、デジタル信号Ｄ1 〜Ｄn のオン・オフによって、変換容量Ｃx1〜Ｃxnに蓄積される電荷が変わる。したがって、デジタル信号Ｄ1 〜Ｄn のオン・オフによって表されるデジタル入力値と、アナログ出力とが対応するように、電位Ｖx1〜Ｖxn及び所定の電位を設定すれば、Ｄ／Ａ変換を行うことができる。設定された電位は、Ｄ／Ａ変換器の製造後であっても容易に調整することができる。この電位の調整によって、Ｄ／Ａ変換特性が連続性を有するようになる。
【００２４】
本発明に係るＤ／Ａ変換器は、
電位Ｖs2の第２の基準配線と、
前記出力配線に形成され、第１及び第２の基準配線における電位Ｖs1とＶs2との電位差によって基準電荷を蓄える基準容量Ｃs と、
を有し、
前記オフのデジタル信号Ｄi に対応する前記所定の配線は、前記第１の基準配線であり、
前記総電荷は、前記変換電荷と前記基準電荷の合計からなり、
アナログ出力Ｖout が、
Ｖout＝（ΣＣxi（ＤiＶxi＋Ｖs1（１−Ｄi））＋ＣsＶs2）／（ΣＣxi＋Ｃs）  ［Ｄiは、デジタル信号Ｄi がオンのときを１とし、オフのときを０とする。］で表されることが好ましい。
【００２５】
本発明では、デジタル信号Ｄ1 〜Ｄn がオフのとき、変換容量Ｃx1〜Ｃxnの両極板には、同一の電位Ｖs1が供給されるので、電荷が蓄積されない。
【００２６】
また、出力配線には、デジタル信号Ｄ1 〜Ｄn のオン・オフにかかわりなく、基準容量Ｃs に電荷が与えられて、一律にアナログ出力Ｖout が上げられる。
【００２７】
そして、上記式は、次のようにして求められる。まず、変換容量Ｃi に最初に蓄積される電荷の総和をΣＱi とすると、
ΣＱi ＝ΣＣxi（Ｄi（Ｖxi−Ｖs1））
となる。なお、Ｄiは、デジタル信号Ｄ0 〜Ｄ5 の各信号レベルに対応して「Ｈ」レベルのときを「１」とし、「Ｌ」レベルのときを「０」としたものである。
【００２８】
また、基準容量Ｃs に蓄積される電荷をＱs とすると、
Ｑs ＝Ｃs（Ｖs2−Ｖs1）
である。
【００２９】
次に、変換容量Ｃi が、前記変換選択配線及び前記所定の配線と電気的に切断され、前記出力配線に接続されるたときに、変換容量Ｃi に蓄積される電荷の総和をΣＱi′ 、基準容量Ｃs に蓄積される電荷をＱs′ とすると、
ΣＱi′ ＝ΣＣxi（Ｖout−Ｖs1）
Ｑs′ ＝Ｃs（Ｖout−Ｖs1）
となる。
【００３０】
ΣＱi＋Ｑs＝ΣＱi′ ＋Ｑs′
だから、
ΣＣxi（Ｄi（Ｖxi−Ｖs1））＋Ｃs（Ｖs2−Ｖs1）
＝ΣＣxi（Ｖout−Ｖs1）＋Ｃs（Ｖout−Ｖs1）
となり、これを変形して、
Ｖout
＝（ΣＣxi（ＤiＶxi＋Ｖs1（１−Ｄi））＋ＣsＶs2）／（ΣＣxi＋Ｃs）
となる。
【００３１】
この式の分母は、デジタル信号Ｄi の値に関わらず定数となっているので、アナログ出力Ｖout とデジタル信号Ｄi とは、正比例の関数となる。このことによって、線形性のあるＤ／Ａ変換特性を得ることができる。
【００３２】
本発明に係るＤ／Ａ変換器は、
前記変換容量Ｃxiの他方の極板と前記変換選択配線との間に接続される第１のスイッチと、
前記変換容量Ｃxiの他方の極板と前記所定の配線との間に接続される第２のスイッチと、
前記変換容量Ｃxiの他方の極板と前記出力配線との間に接続される第３のスイッチと、
を有することが好ましい。
【００３３】
あるいは、本発明に係るＤ／Ａ変換器は、
前記変換容量Ｃxiの他方の極板と前記変換選択配線との間に接続される第１のスイッチと、
前記変換容量Ｃxiの他方の極板と前記第１の基準配線との間に接続される第２のスイッチと、
前記変換容量Ｃxiの他方の極板と前記出力配線との間に接続される第３のスイッチと、
前記基準容量Ｃs に対する前記第１及び第２の基準配線からの電圧の印加を制御する第４のスイッチと、
を有することが好ましい。
【００３４】
これらのスイッチによって、変換容量Ｃxi及び基準容量Ｃs への電圧の印加を制御することができる。
【００３５】
本発明に係るＤ／Ａ変換器は、ｎ本の変換選択配線によってｎ種類の電位Ｖxiが供給されることが好ましい。これは、ｎ種類の電位Ｖxiを供給するための最も簡単な形態である。
【００３６】
あるいは、本発明に係るＤ／Ａ変換器は、
高電位配線と、低電位配線と、前記高電位配線と前記低電位配線との間に直列接続されたｎ−１個の抵抗と、
を有し、
前記変換選択配線は、前記高電位配線と該高電位配線に直結される前記抵抗との間の配線、隣同士の抵抗を接続する配線、及び前記低電位配線と該低電位配線に直結される前記抵抗との間の配線によって構成されることが好ましい。
【００３７】
本発明によれば、高電位配線と、高電位配線に直結される抵抗と、の間の配線が、電位Ｖxiのうちの最も高電位の変換選択配線となる。そして、抵抗が１つ増えるごとに電圧降下が増すので、隣同士の抵抗を接続する配線は、徐々に電位の下がっていく変換選択配線となる。低電位配線と、低電位配線に直結される抵抗と、の間の配線は最も低電位の変換選択配線となる。
【００３８】
本発明に係るＤ／Ａ変換器は、
１本の前記変換選択配線を有し、この変換選択配線に供給される電位が時間的に変化することでｎ種類の電位Ｖxiが供給されることが好ましい。
【００３９】
具体的には、本発明に係るＤ／Ａ変換器は、
前記ｎ個の変換容量Ｃxiに対応してｎ本の変換パルス配線を有し、
各変換パルス配線には、前記変換選択配線における変化する電位が、対応する変換容量Ｃxiに供給される電位Ｖxiとなるときにパルス信号が印加され、
前記パルス信号に応じて、変換容量Ｃxiに電位Ｖxiが供給されることが好ましい。
【００４０】
このように、時間的に変化する電位を１本の変換選択配線に供給すれば、変換選択配線の本数を最も減らすことができる。この場合、ｎ本の変換パルス配線にパルス信号を入力することで、このパルス信号に応じて必要な電位を取り出すことができる。
【００４１】
本発明に係るＤ／Ａ変換器は、
前記変換選択配線に供給されるｎ種類の電位Ｖxiは、公比２の等比数列をなすことが好ましい。
【００４２】
こうすることで、変換容量Ｃxiに２進荷重に対応した電荷を蓄積することができる。そして、線形性のあるＤ／Ａ変換器を得ることができる。
【００４３】
本発明に係るＤ／Ａ変換器は、ｎビット（ｎは自然数）のデジタル信号Ｄi （i=1,2,…,n）をアナログ出力Ｖout に変換するＤ／Ａ変換器において、
前記デジタル信号Ｄi の各ビットに対応するｎ個の変換容量Ｃxiと、
複数種類の電位Ｖxiが供給される少なくとも一つの変換選択配線と、
を有し、
前記デジタル信号Ｄi のビット桁に応じて、前記ｎ個の変換容量Ｃxiのそれぞれに変換電荷が蓄積されるように、前記電位Ｖxi及び前記変換容量Ｃxiの容量値が設定されてなり、それぞれの前記変換電荷を合計してなる総電荷に対応してアナログ出力Ｖout を供給する。
【００４４】
本発明によれば、デジタル信号Ｄi のビット桁に応じた変換電荷を蓄積するために、複数種類の電位Ｖxiが用いられる。したがって、それぞれの電位Ｖxiに対応する変換容量Ｃxiの実際の容量値によって、電位Ｖxiの値を調整することができる。そして、線形性を有するＤ／Ａ変換器を得ることができる。
【００５６】
本発明に係る液晶パネル用基板は、液晶パネルにおける一方の基板であって、前記液晶パネルを駆動するための駆動回路と、前記液晶に電圧を印加するための画素電極と、該画素電極への電位の供給を制御する薄膜トランジスタと、を有し、前記駆動回路は、上述したＤ／Ａ変換器を含む。
【００５７】
本発明によれば、線形性を有するＤ／Ａ変換器が用いられるので、階調の逆転現象が生じない液晶パネルを得ることができる。
【００５８】
本発明に係る液晶パネル用基板において、前記変換容量Ｃxi又は前記基準容量Ｃs の少なくとも一方は、前記薄膜トランジスタと共通の製造プロセスによって、同一の基板上に製造されることが好ましい。
【００５９】
本発明に係る液晶表示装置は、上記液晶パネル用基板が用いられる。
【００６０】
本発明に係る液晶表示装置は、
１水平走査期間は、走査信号の選択期間と、該選択期間と次の選択期間との間のブランキング期間とからなり、
前記ブランキング期間において、前記総電荷の蓄積及びアナログ出力Ｖout の供給が行われる。
【００６１】
本発明に係る液晶表示装置は、
１水平走査期間は、走査信号の選択期間と、該選択期間と次の選択期間との間のブランキング期間とからなり、
前記ブランキング期間において、前記総電荷の蓄積が開始され、
次の水平走査期間の選択期間において、前記総電荷の蓄積が終了して、アナログ出力Ｖout の供給が行われる。
【００６２】
本発明によれば、総電荷の蓄積開始から終了までの期間を長くすることができるので、十分に充電が可能となる。
【００６３】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図面を参照して説明する。
【００６４】
（第１実施形態）
図２に、第１の実施形態に係る液晶表示装置用の駆動回路を示す。また、図３に液晶表示装置の分解斜視図を示す。図３に示すように、この液晶表示装置は、アクティブマトリクス型の液晶パネル４０を有する。液晶パネル４０は、画素電極４１への電位の供給を制御する薄膜トランジスタ４２を有するＴＦＴ基板４３と、対向電極４４を有するカラーフィルタ基板４５との間に液晶４６が封入されてなる。そして、液晶パネル４０の両面に偏光板４７、４８が取り付けられ、一方の偏光板４８にはバックライト４９が取り付けられている。また、駆動回路５０は、ＴＦＴ基板４３に形成されている。
【００６５】
駆動回路５０は、図２に示すように、本発明に係るＤ／Ａ変換回路１００を含む。Ｄ／Ａ変換回路１００は、６ビットのデジタル信号をアナログ電圧に変換できるようになっている。
【００６６】
また、ＴＦＴ基板４３上の回路は、全て低温プロセスにより形成されたポリシリコンから成る。
【００６７】
図２において、６本のデジタル配線１０のそれぞれには、デジタル信号Ｄ0 〜Ｄ5 が入力される。デジタル信号Ｄ0 〜Ｄ5 は、クロックＣＬ１及び反転クロックｎＣＬ１に応じてラッチ回路Ａ0 〜Ａ5 に保持される。ラッチ回路Ａ0 〜Ａ5 は、図２１に示すものと同じである。
【００６８】
シフトレジスタ２０は、液晶表示装置の信号線の本数に対応する段のレジスタ２１、２２、…を有し、それぞれが、クロックＣＬ１としてのサンプリングパルスＳＰを出力する。サンプリングパルスＳＰの信号レベルは、インバータ１２によって反転し、反転クロックｎＣＬ１が生成される。
【００６９】
各レジスタ２１、２２、…のそれぞれに対応してラッチ回路Ａ0 〜Ａ5 が設けられている。ラッチ回路Ａ0 〜Ａ5 に信号が保持されると、全ての信号は一斉に後段のラッチ回路Ｂ0 〜Ｂ5 に移される。そのために、クロックＣＬ２及び反転クロックｎＣＬ２がラッチ回路Ｂ0 〜Ｂ5 に入力される。
【００７０】
ラッチパルス配線３０には、クロックＣＬ２としてのラッチパルスＬＰが入力される。ラッチパルスＬＰの信号レベルは、インバータ１４によって反転し、反転クロックｎＣＬ２が生成される。
【００７１】
後段のラッチ回路Ｂ0 〜Ｂ5 に信号が移されると、この信号に従ってＤ／Ａ変換の処理が行われる。この処理中に、各レジスタ２１、２２、…のそれぞれに対応するラッチ回路Ａ0 〜Ａ5 に、次の信号を順次入力することができる。
【００７２】
なお、ラッチ回路Ｂ0 〜Ｂ5 は、ラッチ回路Ａ0 〜Ａ5 と同様であるので詳しい説明を省略する。
【００７３】
ラッチ回路Ｂ0 〜Ｂ5 に保持された信号は、Ｄ／Ａ変換回路１００に入力される。Ｄ／Ａ変換回路１００は、変換容量部１０１を含む。変換容量部１０１は、ラッチ回路Ｂ0 〜Ｂ5 に保持された信号に応じて、蓄積される電荷が変わることで、対応するアナログ電圧を出力するようになっている。
【００７４】
図１は、Ｄ／Ａ変換回路１００の詳細を示す図である。Ｄ／Ａ変換回路１００は、変換容量Ｃx0〜Ｃx5を有し、それぞれに蓄積される電荷がデジタル信号Ｄ0 〜Ｄ5 に応じて変わることで、対応するアナログ電圧Ｖout を出力配線１０２の出力端子１０２ａから取り出せるようになっている。変換容量Ｃx0〜Ｃx5は、図２に示す変換容量部１０１の主要部をなす。
【００７５】
詳しくは、変換容量Ｃx0〜Ｃx5のそれぞれは、変換選択配線１１０〜１１５の一つと共通電位配線１１９との間に接続されている。変換選択配線１１０〜１１５にはＶx0〜Ｖx5の電位が供給され、共通電位配線１１９にはＶcom の電位が供給されている。したがって、変換容量Ｃx0〜Ｃx5のそれぞれには、Ｖx0〜Ｖx5の一つとＶcom との電位差によって、電荷が蓄積される。
【００７６】
ただし、変換容量Ｃx0〜Ｃx5と変換選択配線１１０〜１１５とは、アナログスイッチＴa10 〜Ｔa15 によって、電気的に切断され得る。このとき、他のアナログスイッチＴb10 〜Ｔb15 がオンになると、変換容量Ｃx0〜Ｃx5の両電極板は、図１に示すように、いずれも共通電位配線１１９に接続される。そして、電位差がなくなるので電荷が蓄積されない。
【００７７】
なお、変換容量Ｃx0〜Ｃx5の容量値は、
Ｃx0＝Ｃx1＝Ｃx2＝Ｃx3＝Ｃx4＝Ｃx5
となっている。また、Ｖx0〜Ｖx5の電位は、Ｖcom を基準として、
Ｖx0：Ｖx1:：Ｖx2：Ｖx3：Ｖx4：Ｖx5＝１：２：４：８：１６：３２
となっている。すなわち、公比２の等比数列をなしている。
【００７８】
アナログスイッチＴa10 〜Ｔa15 は、ラッチ回路Ｂ0 〜Ｂ5 に保持された信号と変換パルス配線１１６に入力された変換パルスＸＰとの論理積によって制御される。具体的には、ＡＮＤゲート１２０〜１２５からの出力によって、アナログスイッチＴa10 〜Ｔa15 は制御される。
【００７９】
アナログスイッチＴb10 〜Ｔb15 は、ラッチ回路Ｂ0 〜Ｂ5 に保持された信号の反転信号と変換パルス配線１１６に入力された変換パルスＸＰとの論理積によって制御される。具体的には、インバータ１３０〜１３５によって、ラッチ回路Ｂ0 〜Ｂ5 に保持された信号は反転し、ＡＮＤゲート１４０〜１４５からの出力によって、アナログスイッチＴb10 〜Ｔb15 は制御される。
【００８０】
出力配線１０２と共通電位配線１１９との間には、基準容量Ｃs が接続されている。また、出力配線１０２と変換基準配線１１８との間には、アナログスイッチＴs が接続されている。変換基準配線１１８には、Ｖxsの電位が供給されている。アナログスイッチＴs がオンになると、Ｖcom とＶxsとの電位差により、基準容量Ｃs に電荷が蓄積される。基準容量Ｃs に蓄積された電荷によって、アナログ出力の最低値を上げることができる。そして、このＤ／Ａ変換回路１００を液晶表示装置に適用したときに、バイアス電圧を印加することができる。
【００８１】
基準容量Ｃs は、アナログスイッチＴc10 〜Ｔc15 を介して、変換容量Ｃx0〜Ｃx5のそれぞれと直列に接続される。アナログスイッチＴc10 〜Ｔc15 は、結合パルス配線１１７に入力される結合パルスＣＰによって制御される。
【００８２】
Ｄ／Ａ変換回路１００は、上記のように構成されており、以下そのＤ／Ａ変換方法について説明する。
【００８３】
前提として、ラッチ回路Ｂ0 〜Ｂ5 に、デジタル信号Ｄ0 〜Ｄ5 の信号が保持されているものとする。
【００８４】
まず、変換パルス配線１１６に入力される変換パルスＸＰによって、アナログスイッチＴa10 〜Ｔa15 又はＴb10 〜Ｔb15 のいずれか一方がオンになる。具体的には、デジタル信号Ｄ0 〜Ｄ5 の信号が「Ｈ」のときには、アナログスイッチＴa10 〜Ｔa15 がオンになる。そして、変換選択配線１１０〜１１５の電位Ｖx0〜Ｖx5と、共通電位配線１１９の電位Ｖcom との電位差によって、変換容量Ｃx0〜Ｃx5に電荷が蓄積される。それぞれの電荷をＱi とすると、
Ｑi ＝Ｃxi（Ｖxi−Ｖcom）                               （２・１）
となる。なお、i＝0,1,2,3,4,5 である。
【００８５】
あるいは、デジタル信号Ｄ0 〜Ｄ5 の信号が「Ｌ」のときには、アナログスイッチＴb10 〜Ｔb15 がオンになる。このとき、変換容量Ｃx0〜Ｃx5は、両極板間の電位差がなくなって電荷が蓄積されないので、
Ｑi＝０                                                 （２・２）
である。（２・１）式と（２・２）式とを総合して、
ΣＱi ＝ΣＣxi（Ｄi（Ｖxi−Ｖcom））                    （２・３）
となる。なお、Ｄiは、デジタル信号Ｄ0 〜Ｄ5 の各信号レベルに対応して「Ｈ」レベルのときを「１」とし、「Ｌ」レベルのときを「０」としたものである。
【００８６】
また、これらの動作と同時に、アナログスイッチＴs がオンになる。そして、変換基準配線１１８の電位Ｖxsと共通電位配線１１９の電位Ｖcom との電位差によって、基準容量Ｃs に電荷が蓄積される。このときの電荷をＱs とすると、
Ｑs ＝Ｃs（Ｖxs−Ｖcom）                                （２・４）
となる。
【００８７】
次に、変換パルス配線１１６に入力される信号が「Ｌ」となって、アナログスイッチＴa10 〜Ｔa15 、Ｔb10 〜Ｔb15 、Ｔs がオフとなる。続いて、結合パルス配線１１７に結合パルスＣＰが入力されて、アナログスイッチＴc10 〜Ｔc15 がオンになる。
【００８８】
そうすると、変換容量Ｃx0〜Ｃx5のそれぞれと基準容量Ｃs とが直列接続される。このときに、変換容量Ｃx0〜Ｃx5に蓄積される電荷の総和をΣＱi′ 、基準容量Ｃs に蓄積される電荷をＱs′ とすると、
ΣＱi′ ＝ΣＣxi（Ｖout−Ｖcom）                        （２・５）
Ｑs′ ＝Ｃs（Ｖout−Ｖcom）                             （２・６）
となる。なお、i＝0,1,2,3,4,5 であり、Ｖout は、出力配線１０２の電位である。
【００８９】
ΣＱi＋Ｑs＝ΣＱi′ ＋Ｑs′
だから、（２・３）〜（２・６）式より、
ΣＣxi（Ｄi（Ｖxi−Ｖcom））＋Ｃs（Ｖxs−Ｖcom）
＝ΣＣxi（Ｖout−Ｖcom）＋Ｃs（Ｖout−Ｖcom）
となり、これを変形して、
0003684699.tif 000002
となる。なお、i＝0,1,2,3,4,5である。また、Ｄiは、デジタル信号Ｄ0 〜Ｄ5 の各信号レベルに対応して「Ｈ」レベルのときを「１」とし、「Ｌ」レベルのときを「０」としたものである。
【００９０】
こうして得られた電位がアナログ出力として、出力端子１０２ａから取り出される。
【００９１】
図４は、上記Ｄ／Ａ変換回路１００のＤ／Ａコンバータ特性を示す図である。なお、このＤ／Ａ変換回路１００では、変換容量Ｃxiは全て等しく1.0 pＦであり、基準容量Ｃs は2.0 pＦである。変換選択配線１１０〜１１５の電位Ｖx0,Ｖx1,Ｖx2,Ｖx3,Ｖx4,Ｖx5は、0.5, 1.0, 2.0, 4.0, 8.0, 16.0 Ｖと、公比２の等比数列をなしている。変換基準配線１１８の電位Ｖxsは、4.0Ｖである。また、共通電位配線１１９の電位Ｖcom は、ＧＮＤ電位となっている。
【００９２】
図４に示すように、６ビットのデジタル入力値とアナログ出力との間には、完全な線形性があることが分かる。その理由は、アナログ出力Ｖout を導く（２・７）式において、分母の（ΣＣxi＋Ｃs）の値が、デジタル入力値にかかわらず定数となっているからである。そして、デジタル入力値とアナログ出力とは、正比例の関係になるので、Ｄ／Ａ変換回路１００は線形特性を有する。なお、図４において、デジタル入力値が０のときでもアナログ出力は、１Ｖとなっている。これは、デジタル入力値が０でも基準容量Ｃs には電荷が蓄積されるからである。
【００９３】
次に、図５は、上記Ｄ／Ａ変換回路１００を用いた液晶表示装置の駆動方法を示す図である。言い換えると、図２に示す液晶表示装置用の駆動回路の動作を説明する図である。
【００９４】
図５に示すように、液晶駆動の１水平走査期間Ｔh は、走査信号の選択期間Ｔs と、選択期間Ｔs と次の選択期間Ｔs との間のブランキング期間Ｔb と、からなる。
【００９５】
選択期間Ｔs において、時刻ｔ0 〜ｔ1 の間に、デジタル信号Ｄ0 〜Ｄ5 が、サンプリングパルスＳＰ0 〜ＳＰn によってラッチ回路Ａ0 〜Ａ5 に取り込まれる。
【００９６】
ブランキング期間Ｔb は、次の選択期間Ｔs に移る前の期間であって、この期間を利用してＤ／Ａ変換を含む種々の処理が行われる。
【００９７】
ブランキング期間Ｔb において、時刻ｔ2 では、結合パルスＣＰが「Ｌ」となってアナログスイッチＴc10 〜Ｔc15 がオフになり、変換容量Ｃx0〜Ｃx5と基準容量Ｃs とが電気的に切断される。次に、時刻ｔ3 では、ラッチパルスＬＰによって、ラッチ回路Ａ0 〜Ａ5 に取り込まれた信号がラッチ回路Ｂ0 〜Ｂ5 に移される。
【００９８】
時刻ｔ4 では、ラッチ回路Ｂ0 〜Ｂ5 の信号と変換パルスＸＰとによって、アナログスイッチＴa10 〜Ｔa15 、Ｔb10 〜Ｔb15 が制御される。そして、変換容量Ｃx0〜Ｃx5のうち、「Ｈ」のデジタル信号に対応するものには電荷が蓄積され、「Ｌ」のデジタル信号に対応するものには電荷が蓄積されない。同時に、基準容量Ｃs には、電荷が蓄積される。なお、電荷を蓄積するために、変換パルスＸＰは、他のパルスと比較して長時間「Ｈ」状態となっている。
【００９９】
時刻ｔ5 では、変換パルスＸＰが「Ｌ」状態となって、上記電荷の蓄積が終わる。
【０１００】
そして、時刻ｔ6 で、結合パルスＣＰによって変換容量Ｃx0〜Ｃx5と基準容量Ｃs とが結合されて、出力端子１０２ａから所定の出力電圧を取り出すことができる。
【０１０１】
次に、図６（Ａ）及び図６（Ｂ）は、液晶表示装置の反転駆動の動作を説明する図である。
【０１０２】
液晶駆動装置では、液晶の品質劣化を防止する等の理由から、反転駆動が行われる。そこで、上記Ｄ／Ａ変換回路１００を含む駆動回路５０（図２及び図３）でも、図６（Ａ）及び図６（Ｂ）に示すように反転駆動が行われる。詳しくは、この反転駆動は、１水平走査線ごと、かつ、１画面ごとに行われ、１信号線ごとには反転しないようになっている。
【０１０３】
図６（Ａ）には、変換選択配線１１０〜１１５の電位Ｖx0, Ｖx1, Ｖx2, Ｖx3, Ｖx4, Ｖx5及び変換基準配線１１８の電位Ｖxsの供給方法が示されている。図６（Ｂ）には、それぞれの電位の具体的な数値が示されている。
【０１０４】
このＤ／Ａ変換回路１００では、変換容量Ｃxiは全て等しく1.0 pＦであり、基準容量Ｃs は2.0 pＦである。また、共通電位配線１１９の電位Ｖcom は、ＧＮＤ電位となっている。
【０１０５】
そして、図６（Ａ）に示すようにして、反転駆動が行われる。なお、動作の詳細は周知であるので説明を省略する。
【０１０６】
（第１実施形態の調整方法）
上記Ｄ／Ａ変換回路１００は、変換容量Ｃx0〜Ｃx5を全て同一の容量値とし、それぞれに２進加重された電圧を印加することで、Ｄ／Ａ変換を行えるようになっている。ここで、容量の容量値は製造後に変更することが困難である一方、電圧を変更することは容易に行うことができる。そこで、上記変換容量Ｃx0〜Ｃx5の容量値が、上述した設計値と異なった場合の電圧の調整方法を以下説明する。
【０１０７】
まず、図７（Ａ）に、変換容量Ｃxi′の容量値が設計値Ｃxi（1.0pF）と異なるが、容量値の平均が設計値と等しい例を示す。この例において、変換選択配線１１０〜１１５には、設計上の電位Ｖxi0 を調整して電位Ｖxi′が供給される。なお、i＝0,1,2,3,4,5 である。詳しくは、
Ｖxi′＝（Ｃxi／Ｃxi′）×Ｖxi0
となるように調整されている。例えば、最下位ビットでは、
Ｃx0＝1.0pF、Ｃx0′＝0.9pF、Ｖx0＝0.5Ｖであるから、
Ｖx0′＝（1.0／0.9）×0.5＝0.5556 Ｖ
となる。
【０１０８】
次に、図７（Ｂ）に、変換容量Ｃxi″の容量値が設計値と異なり、かつ、容量値の平均が設計値と異なる例を示す。この例においては、
Ｖxi″
＝（Ｃxi0／Ｃxi″）×（ΣＣxi″＋Ｃs ）／（ΣＣxi0＋Ｃs ）×Ｖxi
となるように電位Ｖxi″が調整されている。例えば、最下位ビットでは、
Ｃxi＝1.0pF、Ｃxi″＝0.9pF、ΣＣxi″＋Ｃs ＝7.4pF、ΣＣxi＋Ｃs ＝8.0pF、Ｖx0＝0.5Ｖであるから、
Ｖxi″＝（1.0／0.9）×（7.4／8.0）×0.5＝0.5139  Ｖ
となる。
【０１０９】
図７（Ａ）及び図７（Ｂ）のいずれの例においても、変換選択配線１１０〜１１５の電位Ｖxi′及びＶxi″が完全に調整され、Ｄ／Ａコンバータ特性は、図４に示すものと全く同じものが得られる。そして、変換容量Ｃx0〜Ｃx5の容量値が設計通りの値でなくとも、設計値通りのアナログ出力電圧を得ることができる。
【０１１０】
したがって、このＤ／Ａ変換回路１００を用いた液晶表示装置用の駆動回路５０によれば、逆転現象による階調反転等の画質問題は、全く発生しない。
【０１１１】
なお、本実施形態では、変換容量Ｃx0〜Ｃx5が設計値と異なる場合を考えたが、基準容量Ｃs が設計値と異なる場合も、電位Ｖx0〜Ｖx5及びＶxsを調整することで、所定の液晶印加電圧を得ることができる。また、上記調整方法では、計算によって電位の調整を行ったが、ここで説明した思想にしたがって試行錯誤によって電位を調整しても効果がある。
【０１１２】
また、今回の例では、変換容量Ｃx0〜Ｃx5の実際の値が予め分かっているものとして計算したが、現実には不明である場合が多い。このようなときにも、電位Ｖx0〜Ｖx5を調整することで、理想的なＤ／Ａコンバータ特性を得ることが可能である。
【０１１３】
なお、上記Ｄ／Ａ変換回路１００は、パッシブマトリクス型表示装置に適用したり、例えばプリント基板であってガラス基板以外に形成したり、あるいは、アモルファスシリコン、高温ポリシリコン、結晶シリコン、又はガリウム砒素等の如何なる半導体で形成しても効果がある。
【０１１４】
また、上記駆動回路５０の反転駆動は、１画面ごと又は複数画面ごと、１水平走査線ごと又は複数水平走査線ごと、あるいは１信号線ごと又は複数信号線ごとに極性反転するか否かに関わらず効果がある。
【０１１５】
本実施形態では、変換容量Ｃx0〜Ｃx5の一方の極板は、共通電位配線１１９に接続されているが、他の電位配線に接続されてもよい。また、本実施形態では、デジタル信号Ｄ0 〜Ｄ5 が「Ｌ」（オフ）のときに変換容量Ｃx0〜Ｃx5の両極板には電位Ｖcomが印加されるとしたが、これに代わって、他の電位が印加されるようにしてもよい。
【０１１６】
これらを考慮した変形例としてのＤ／Ａ変換回路２００を図８に示す。Ｄ／Ａ変換回路２００において、変換容量Ｃx0〜Ｃx5の一方の極板が、共通電位配線１１９の代わりに変換基準配線１１８に接続されている。また、変換容量Ｃx0〜Ｃx5の他方の極板は、アナログスイッチＴb10 〜Ｔb15 を介して変換基準配線１１８に接続されている。これ以外は、図１に示すＤ／Ａ変換回路１００と同様である。
【０１１７】
このＤ／Ａ変換回路２００によれば、デジタル信号Ｄ0 〜Ｄ5 が「Ｌ」（オフ）のときには、変換容量Ｃx0〜Ｃx5に電位Ｖxsが供給されるが、これらの両極板間の電位差がないので、電荷が蓄積されない。デジタル信号Ｄ0 〜Ｄ5 が「Ｈ」（オン）のときには、変換容量Ｃx0〜Ｃx5には、電位Ｖx0〜Ｖx5と電位Ｖxsとの電位差によって電荷が蓄積される。その他の動作は、Ｄ／Ａ変換回路１００と同様であるので説明を省略する。
【０１１８】
（第２実施形態）
次に、図９に、本発明の第２実施形態に係るＤ／Ａ変換回路３００を示す。このＤ／Ａ変換回路３００は、図２に示す液晶表示装置用の駆動回路５０において、Ｄ／Ａ変換回路１００の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第１実施形態と同様である。また、第１実施形態と同じ構成には、同一の符号を付して説明を省略する。
【０１１９】
図１に示すＤ／Ａ変換回路１００では、公比２の等比数列をなす電位Ｖx0〜Ｖx5を供給するために変換選択配線１１０〜１１５が設けられていた。これに対して、図９に示すＤ／Ａ変換回路３００では、高電位配線３１０と低電位配線３１２との間に、抵抗Ｒx0〜Ｒx5が直列接続されている。
【０１２０】
高電位配線３１０には高電位側の電位ＶxHが、低電位配線３１２には低電位側の電位ＶxLが印加される。抵抗Ｒx0〜Ｒx5の各々の抵抗値が、公比２の等比数列をなすようにし、第１の実施形態における電位Ｖx0〜Ｖx5のうちの最高の電位Ｖx5と、高電位側の電位ＶxHが等しくなるようにし、第１の実施形態における最低の電位Ｖx0と、低電位側の電位ＶxLが等しくなるようにする。これにより、本実施形態でも第１の実施形態と等しい電位Ｖx0〜Ｖx5を、各抵抗Ｒx0〜Ｒx5の間から、分割電圧として取り出すことができる。
【０１２１】
本実施形態においても、第１の実施形態と同様に、デジタル入力とアナログ出力値の線形性が実現できる。
【０１２２】
なお、本実施形態では、１組の高電位配線３１０と低電位配線３１２が設けられたが、２組以上の高電位配線と低電位配線を設けて、各々に異なる電位を印加し、各々に複数の抵抗を直列接続することにより、第１実施形態と第２実施形態を併用することができる。
【０１２３】
（第３実施形態）
次に、図１０に、本発明の第３実施形態に係るＤ／Ａ変換回路４００を示す。このＤ／Ａ変換回路４００も、図２に示す液晶表示装置用の駆動回路５０において、Ｄ／Ａ変換回路１００の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第１実施形態と同様である。また、第１実施形態と同じ構成には、同一の符号を付して説明を省略する。
【０１２４】
図１に示すＤ／Ａ変換回路１００は、複数の電位Ｖx0〜Ｖx5を供給するために、１つの変換パルス配線１１６と、複数の変換選択配線１１０〜１１５が設けられていた。これに対して、図１０に示すＤ／Ａ変換回路４００では、複数の電位を供給するために、複数の変換パルス配線４１０〜４１５と、１つの変換選択配線４２０とを有する。
【０１２５】
図１０の回路を概説すると、後段のラッチ回路Ｂ0 〜Ｂ5 の信号は、対応する変換パルス配線４１０〜４１５の変換パルスＸＰ0 〜ＸＰ5 と論理積をとってアナログスイッチＴa10 〜Ｔa15 に入力される。アナログスイッチＴa10 〜Ｔa15 は、変換容量Ｃx0〜Ｃx5に対する変換選択配線４２０の出力を制御するように接続されている。
【０１２６】
同時に、ラッチ回路Ｂ0 〜Ｂ5 の信号は、否定をとってから対応する変換パルスＸＰ0 〜ＸＰ5 と論理積をとってアナログスイッチＴb10 〜Ｔb15 に入力される。
【０１２７】
図１１に、上記Ｄ／Ａ変換回路４００を適用した液晶表示装置の駆動方法を示す。デジタル入力Ｄ0 〜Ｄ5 およびサンプリングパルスＳＲは、第１実施形態と同様のものが印加される。電位Ｖxは変換選択配線４２０に印加され、ブランキング期間において時間的に変化している。変換パルスＸＰ0 〜ＸＰ5 は、複数の変換パルス配線４１０〜４１５に印加される。
【０１２８】
図１０および図１１を参照して、本実施形態の液晶表示装置の駆動回路の動作を説明する。これらの図に示すように、電位Ｖx の変化に同調して、変換パルスＸＰ0 〜ＸＰ5 が入力されているので、所定の電位Ｖx0〜Ｖx5が選び出される。そして、デジタル入力Ｄ0 〜Ｄ5 に応じて、アナログスイッチＴa10 〜Ｔa15 が導通すれば、上記選び出された電位Ｖx0〜Ｖx5が変換容量Ｃx0〜Ｃx5に供給されて電荷が蓄積される。あるいは、アナログスイッチＴb10 〜Ｔb15 が導通すれば、電位Vcomが変換容量Ｃx0〜Ｃx5に供給されて、電荷が蓄積されない。こうして、所定のアナログ出力Ｖout を取り出すことができる。
【０１２９】
本実施形態においても、第１の実施形態と同様の効果が、実現できる。
【０１３０】
なお、変形例として、複数の変換選択配線のそれぞれに、時間的に変化する変換選択電位を印加してもよい。
【０１３１】
（第４実施形態）
次に、図１２に、本発明の第４実施形態に係るＤ／Ａ変換回路５００を示す。このＤ／Ａ変換回路５００も、図２に示す液晶表示装置用の駆動回路５０において、Ｄ／Ａ変換回路１００の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第１実施形態と同様である。また、第１実施形態と同じ構成には、同一の符号を付して説明を省略する。
【０１３２】
第４実施形態は、複数の電位を選択するとともに、変換容量の容量値を異なるようにして、所定のアナログ出力電圧を得るものである。図１２において、３つの変換選択配線５１０〜５１２が形成されている。変換容量Ｃx50 〜Ｃx55の容量値は、次式を満たす。
【０１３３】
Ｃx50：Ｃx51：Ｃx52：Ｃx53：Ｃx54：Ｃx55 = 1：2：1：2：1：2
図１３に、第４実施形態に係る変換容量Ｃx50 〜Ｃx55及び基準容量Ｃs の容量値と、電位Ｖx0〜Ｖx2及び電位Ｖxsの値を示す。変換容量Ｃx50及びＣx51、Ｃx52及びＣx53、Ｃx54及びＣx55には、それぞれ、電位Ｖx0、電位Ｖx1又はＶx2から電位が供給される。
【０１３４】
本実施形態においても、第１の実施形態と同様の効果が実現できる。
【０１３５】
（第５実施形態）
次に、図１４に、第５実施形態に係る液晶表示装置の駆動方法を示す。本実施形態において、液晶表示装置の駆動回路及びＤ／Ａ変換回路は、第１の実施形態あるいは第２の実施形態と同一である。
【０１３６】
図５に示す駆動方法においては、選択期間Ｔｓにおいて、デジタル入力Ｄ0 〜Ｄ5 およびサンプリングパルスＳＲの入力が終了した後、ブランキング期間に入る。そして、ラッチパルスＬＰがオフ電位からオン電位となって再びオフ電位になる。次に、変換パルスＸＰがオフ電位からオン電位となり、再びオフ電位になる。次に、結合パルスＣＰがオフ電位からオン電位となって再びオフ電位になる。
【０１３７】
ここでは、次の条件を満たす必要がある。ラッチパルスＬＰの入力がデジタル入力Ｄ0 〜Ｄ5 およびサンプリングパルスＳＲの入力終了後であること、変換パルスＸＰの入力がラッチパルスＬＰの入力終了後であること、結合パルスＣＰの入力が変換パルスＸＰの入力終了後であること、である。
【０１３８】
この条件を満たす限り、変換パルスＸＰおよび結合パルスＣＰのオンオフは、選択期間Ｔｓとブランキング期間Ｔｂのどちらで行われてもよい。また、ラッチパルスＬＰと結合パルスＣＰは、入力期間が重複していてもよい。
【０１３９】
そこで、変換容量Ｃx0〜Ｃx5及び基準容量Ｃs への充電、および、変換容量Ｃx0〜Ｃx5に保持された電荷の基準容量Ｃs への供給を、全て十分に行うために、変換パルスＸＰのオン期間の長さと、結合パルスＣＰのオン期間の長さを最適化することが好ましい。
【０１４０】
特に、選択期間Ｔs に比べてブランキング期間Ｔb が短い場合に、変換パルスＸＰのオン電位終了がブランキング期間Ｔb 中に行うと、変換容量Ｃx0〜Ｃx5への充電と、基準容量Ｃs への充電が不十分となる可能性がある。
【０１４１】
そこで、本実施形態では、変換パルスＸＰのオン電位終了を選択期間Ｔs 中に行うことで、これらの充電を十分に行うことができる。
【０１４２】
本実施形態においても、第１の実施形態と同様の効果が実現できる。
【０１４３】
なお、本実施形態は、電位Ｖx0〜Ｖx5が、複数の変換選択配線によって、または分割抵抗によって与えられる場合のみならず、１つの変換選択配線に時間変化する電位が印加される場合にも、適用することができる。
【０１４４】
（第６実施形態）
次に、図１５に、本発明の第６実施形態に係るＤ／Ａ変換回路６００を示す。このＤ／Ａ変換回路６００も、図２に示す液晶表示装置用の駆動回路５０において、Ｄ／Ａ変換回路１００の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第１実施形態と同様である。また、第１実施形態と同じ構成には、同一の符号を付して説明を省略する。
【０１４５】
薄膜トランジスタ、とくに、低温プロセスによるポリシリコン薄膜トランジスタは、オフ時のリーク電流が大きい。そこで、本実施形態では、薄膜トランジスタからなる一対のアナログスイッチＴa10 〜Ｔa15 を直列に接続した。この構成によれば、オフ時のリーク電流を低減でき、また、片方の薄膜トランジスタの突発的なオフ特性の劣化も、他方の薄膜トランジスタにより補償することができる。
【０１４６】
本実施形態においても、第１の実施形態と同様の効果が実現できる。
【０１４７】
なお、変形例として、アナログスイッチＴb10 〜Ｔb15 、Ｔc10 〜Ｔc15 及びＴs 、又は図２に示すシフトレジスタ２０、ラッチ回路Ａ0 〜Ａ5 及びＢ0 〜Ｂ5 等の全ての素子に対して、２つの薄膜トランジスタを直列に接続する構成が考えられる。また、３つ以上の薄膜トランジスタを直列に接続する構成も考えられる。
【０１４８】
（第７実施形態）
次に、図１６に、本発明の第７実施形態に係るＤ／Ａ変換回路７００を示す。このＤ／Ａ変換回路７００も、図２に示す液晶表示装置用の駆動回路５０において、Ｄ／Ａ変換回路１００の代わりに用いられる。そのときの液晶表示装置の駆動方法は、第１実施形態と同様である。また、第１実施形態と同じ構成には、同一の符号を付して説明を省略する。
【０１４９】
薄膜、とくに、低温プロセスによるポリシリコン薄膜によって形成されたＭＯＳ形トランジスタは、しきい値電圧が高いことに加えて、オン時の充電電流が小さい。そして、ｎチャネル形トランジスタは、オン時に、ゲートにプラスの電位が印加されるので、ソース又はドレインの電位が高いと、その電位とゲートの電位との差が小さくなって動作速度が遅くなる。また、ｐチャネル形トランジスタは、オン時に、ゲートにマイナスの電位が印加されるので、ソース又はドレインの電位が低いと、その電位とゲートの電位との差が小さくなって動作速度が遅くなる。
【０１５０】
そこで、第７実施形態では、ｎチャネルのトランジスタとｐチャネルのトランジスタが並列に接続されるＣＭＯＳ構造のアナログスイッチＴb70 〜Ｔb75 が採用されている。そして、ソース又はドレインの電位に関わらず、良好な充電特性が得られるようになっている。
【０１５１】
本実施形態においても、第１の実施形態と同様の効果が実現できる。
【０１５２】
なお、ＣＭＯＳ構造は、アナログスイッチＴa10 〜Ｔa15 、Ｔc10 〜Ｔc15 及びＴs 、又は図２に示すシフトレジスタ２０、ラッチ回路Ａ0 〜Ａ5 及びＢ0 〜Ｂ5 等の全ての素子に対して、適用することができる。
【０１５３】
（第８実施形態）
次に、図１７（Ａ）及び図１７（Ｂ）に、第８実施形態に係る液晶表示装置の駆動方法を示す。本実施形態において、液晶表示装置の駆動回路及びＤ／Ａ変換回路は、第１の実施形態と同一である。
【０１５４】
図１７（Ａ）に、電位Ｖx0〜Ｖx5、Ｖxs、Ｖcom の与え方を、図１７（Ｂ）に、これらの電位を示す。なお、変換容量Ｃx0〜Ｃx5は全て等しく1.0 pＦであり、基準容量Ｃs は2.0 pＦである。
【０１５５】
本実施形態では、電位Ｖx0〜Ｖx5および電位Ｖxsが、１画面ごとに、かつ、１水平走査線ごとに極性反転し、１信号線ごとには反転しない駆動を行っている。電位Ｖcom も、電位Ｖx0〜Ｖx5およびＶxsに同調して極性反転している。ただし、逆極性の反転である。
【０１５６】
本実施形態の特徴は、電位Ｖcom が極性反転していることである。この電位Ｖcom は、液晶を挟持する電極の一方に印加される。電極の他方には、出力端子１０２ａ（図１参照）からのアナログ出力Ｖout が印加される。電位Ｖcom が極性反転することで両電極間の電位差を形成できる。この電位差は、液晶駆動に必要な電圧の一部となる。したがって、バイアス電圧が必要なときに、デジタル入力値が０のときのアナログ出力Ｖout が小さくてもよい。つまり、基準容量Ｃs に印加する電圧を小さくすることができる。
【０１５７】
本実施形態において、電位Ｖcom の片側振幅は１Ｖであり、電位Ｖxsは０Ｖである。
【０１５８】
電位Ｖcom の振幅をさらに上げると、同じＤ／Ａコンバータ特性を得るためには、電位Ｖxsを反転駆動する必要がある。電位Ｖxsの反転は、電位Ｖx0〜Ｖx5と逆極性である。また、電位Ｖcom 、Ｖxsの振幅を調整することで、電源電圧の電圧値の低減や、電圧レベルの削減が可能となる。
【０１５９】
本実施形態においても、第１の実施形態と同様の効果が、実現できる。
【０１６０】
（第９実施形態）
次に、図１８に、第９実施形態に係る液晶表示装置の駆動方法を示す。本実施形態において、液晶表示装置の駆動回路及びＤ／Ａ変換回路は、第１の実施形態と同一である。
【０１６１】
図１８（Ａ）に、電位Ｖx0〜Ｖx5、ＶxsおよびＶcom の与え方を、図１８（Ｂ）に、電位Ｖx0〜Ｖx5、ＶxsおよびＶcom の値を示す。本実施形態では、電位Ｖx0〜Ｖx5およびＶxsが、１画面ごと、かつ、１水平走査線ごとに反転し、１信号線ごとには反転しない駆動を行っている。電位Ｖcom は定電位である。
【０１６２】
本実施形態の特徴は、電位Ｖx0〜Ｖx5と電位Ｖxsとが、互いに逆位相で極性反転していることである。したがって、図１に示すＤ／Ａ変換回路１００において、基準容量Ｃs に蓄積される電荷と、変換容量Ｃx0〜Ｃx5に蓄積される電荷とは、極性が逆になる。そして、基準容量Ｃs の電荷と変換容量Ｃx0〜Ｃx5の電荷とが合成されると、総電荷が減少し、これまでの加算型とは異なる、いわゆる減算型のＤ／Ａ変換を行うことができる。
【０１６３】
図１９に、この実施形態に係るＤ／Ａコンバータ特性を示す。減算型であるために、図４に示す特性とは傾きが逆であるが、全てのデジタル入力値（０〜６３）にわたって、アナログ出力は１Ｖ〜５Ｖで完全な線形性が実現されていることがわかる。
【０１６４】
本実施形態においても、第１の実施形態と同様の効果が実現できる。
【０１６５】
なお、上記実施形態において、電位Ｖcom 及びＶxsの振幅を調整して、電源電圧の電圧値の低減や、電圧レベル数の削減が可能となる。その例を、図２０（Ａ）及び図２０（Ｂ）を参照して説明する。
【０１６６】
図２０（Ａ）に、第９実施形態の変形例において、電位Ｖx0〜Ｖx5、ＶxsおよびＶcom の与え方を示し、図２０（Ｂ）に、電位Ｖx0〜Ｖx5、ＶxsおよびＶcom の値を示す。これらの図に示すように、電位Ｖcom も、電位Ｖx0〜Ｖx5および変換基準電位Ｖxsに同調して極性反転している。また、電位Ｖcom の極性反転は、電位Ｖxsの極性反転と逆位相である。
【０１６７】
第８実施形態に関して上述したように、液晶を挟持する電極の一方に、電位Ｖcom が印加され、駆動に必要な電圧の一部を負担する。したがって、この変形例においても、極性反転する電位Ｖcom が一方の電極に印加されるため、他方の電極に印加される電位Ｖxsは小さくてよい。具体的には、電位Ｖcom の振幅が３Ｖで、電位Ｖxsの振幅は逆極性で８Ｖである。この値は、図１８に示す値と比べて、極めて小さな値であり、消費電力低減に効果的である。
【０１６８】
なお、本発明に係る液晶表示装置は、直視型のみならず投写型のものも含む。
【０１６９】
また、本発明に係るＤ／Ａ変換回路は、光シャッタのような周知の液晶光学装置に適用することもできる。
【０１７０】
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤ／Ａ変換回路を示す図である。
【図２】本発明の第１の実施形態に係る液晶表示装置用の駆動回路を示す図である。
【図３】本発明の第１の実施形態に係る液晶表示装置を示す図である。
【図４】本発明の第１の実施形態に係るＤ／Ａコンバータ特性を示す図である。
【図５】本発明の第１の実施形態に係る液晶表示装置の駆動方法を示す図である。
【図６】図６（Ａ）及び図６（Ｂ）は、液晶表示装置の反転駆動の動作を説明する図である。
【図７】図７（Ａ）及び図７（Ｂ）は、第１の実施形態における変換容量及び電位の調整方法を説明する図である。
【図８】本発明の第１実施形態の変形例を示す図である。
【図９】本発明の第２実施形態に係るＤ／Ａ変換回路を示す図である。
【図１０】本発明の第３実施形態に係るＤ／Ａ変換回路を示す図である。
【図１１】図１０に示すＤ／Ａ変換回路を適用した液晶表示装置の駆動方法を示す図である。
【図１２】本発明の第４実施形態に係るＤ／Ａ変換回路を示す図である。
【図１３】第４実施形態における変換容量の容量値及び電位を示す図である。
【図１４】本発明の第５実施形態に係る液晶表示装置の駆動方法を示す図である。
【図１５】本発明の第６実施形態に係るＤ／Ａ変換回路を示す図である。
【図１６】本発明の第７実施形態に係るＤ／Ａ変換回路を示す図である。
【図１７】図１７（Ａ）及び図１７（Ｂ）は、本発明の第８実施形態に係る液晶表示装置の駆動方法示す図である。
【図１８】図１８（Ａ）及び図１８（Ｂ）は、本発明の第９実施形態に係る液晶表示装置の駆動方法を示す図である。
【図１９】第９実施形態のＤ／Ａコンバータ特性を示す。
【図２０】図２０（Ａ）及び図２０（Ｂ）は、第９実施形態の駆動方法の変形例を示す図である。
【図２１】従来の二進荷重キャパシタを使用したＤ／Ａ変換回路を示す図である。
【図２２】従来のＤ／Ａ変換器のＤ／Ａコンバータ特性の一例を示す図である。
【符号の説明】
１１０〜１１５、４２０  変換選択配線
１０２  出力配線
１１８  変換基準配線（基準配線）
１１９  共通配線（基準配線）
３１０  高電位配線
３１２  低電位配線
４１０〜４１５  変換パルス配線
Ｃx0〜Ｃx5  変換容量
Ｄ0 〜Ｄ5   デジタル信号
Ｒx0〜Ｒx4  抵抗
Ｔa10 〜Ｔa15 、Ｔb10 〜Ｔb15 、Ｔc10 〜Ｔc15、Ｔs   アナログスイッチ（スイッチ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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