(57)【特許請求の範囲】
【請求項１】
それぞれ選択トランジスタ（Ｔ）及びメモリコンデンサ（Ｃｆｅｒｒｏ）からなる多数の抵抗性強誘電体メモリセルから成るメモリ装置であって、
前記メモリコンデンサ（Ｃｆｅｒｒｏ）の１つの電極（ＰＬ）は一定のセルプレート電圧におかれ、前記メモリコンデンサ（Ｃｆｅｒｒｏ）の別の電極（ＳＮ）は第１の伝導タイプを有する前記選択トランジスタの第１のゾーン（１）に接続されており、前記メモリコンデンサ（Ｃｆｅｒｒｏ）は、前記第１の伝導タイプとは正反対の第２の伝導タイプの半導体基板の上に設けられており、前記第１のゾーン（１）は半導体ボディの中に設けられている、多数の抵抗性強誘電体メモリセルから成るメモリ装置において、
前記メモリコンデンサ（Ｃｆｅｒｒｏ）の前記別の電極（ＳＮ）は抵抗（Ｒ）を介してセルプレート電圧（ＶＰＬＡＴＴＥ）が印加される線路（５）に接続されており、該線路は前記第１の伝導タイプの高濃度ドープされたゾーンによって形成されており、
抵抗（Ｒ）は半導体ボディにおいて絶縁層（ＦＯＸ）の下のドーピング層によって実現されていることを特徴とする、多数の抵抗性強誘電体メモリセルから成るメモリ装置。
【請求項２】
抵抗（Ｒ）の抵抗値は、選択トランジスタ（Ｔ）の第１のゾーン（１）と半導体基板との間のｐｎ接合部の阻止抵抗の抵抗値よりも小さいことを特徴とする、請求項１記載のメモリ装置。
【請求項３】
抵抗はＭＯＳトランジスタ（６）によって実現され、該ＭＯＳトランジスタ（６）のゲート（７）には調整可能な基準電圧（ＶＲ）が印加されることを特徴とする、請求項１記載のメモリ装置。
【請求項４】
抵抗（Ｒ）の抵抗値は、メモリ装置からの読み出し過程及び前記メモリ装置への書き込み過程が前記抵抗（Ｒ）によって影響を受けないように調整されていることを特徴とする、請求項１又は２記載のメモリ装置。
【請求項５】
ＭＯＳトランジスタ（６）によって形成された抵抗の抵抗値は基準電圧（ＶＲ）の変化によって調整可能であることを特徴とする、請求項３記載のメモリ装置。
【発明の詳細な説明】
【０００１】
本発明は、それぞれ選択トランジスタ及びメモリコンデンサからなる多数の抵抗性強誘電体メモリセルから成るメモリ装置であって、このメモリコンデンサの１つの電極は一定のセルプレート電圧におかれ、メモリコンデンサの別の電極は第１の伝導タイプを有する選択トランジスタの第１のゾーンに接続されており、メモリコンデンサは、第１の伝導タイプとは正反対の第２の伝導タイプの半導体基板の上に設けられており、第１のゾーンは半導体ボディの中に設けられている、多数の抵抗性強誘電体メモリセルから成るメモリ装置に関する。
【０００２】
セルプレート電圧が一定にメモリ装置の給電電圧の半分（Ｖｃｃ／２）に置かれている強誘電体メモリ装置は迅速なメモリ動作によって優れている。もちろん、これらのメモリ装置ではメモリコンデンサに蓄積されたデータが損失するかもしれないという問題が発生する：メモリコンデンサにおけるセルノードはフロートしているので、選択トランジスタがオフされ、このセルノードが半導体基板に対する寄生ｐｎ接合部を形成する限りは、不可避的に生じるこのｐｎ接合部を介する漏れ電流がセルノード電圧のアース電圧Ｖｓｓへの低下を引き起こす。この場合、強誘電体メモリコンデンサの別のノードは一定のセルプレート電圧Ｖｃｃ／２に置かれたままである。これによって強誘電体メモリコンデンサの内容は再プログラミングによって破壊されうる。
【０００３】
このデータ損失を回避するために、メモリセルの内容が破壊される前に、ＤＲＡＭの場合と同様にメモリセルのリフレッシュが行われる。このリフレッシュは、メモリ装置のビットラインが給電電圧の半分Ｖｃｃ／２にまで予め充電され、さらにセルノードがワードラインの活性化によって同様に給電電圧の半分Ｖｃｃ／２にまで充電され、この結果、メモリコンデンサを介して０Ｖに降下することによって行われる。
【０００４】
このようなリフレッシュは面倒であり、できるかぎり回避すべき付加的な動作を必要とする。
【０００５】
従って、本発明の課題は、セルノードにおける漏れ電流がもはやメモリセルの再プログラミングを引き起こさず、この結果、メモリセルのリフレッシュが必要ないように構成される多数の抵抗性強誘電体メモリセルから成るメモリ装置を提供することである。
【０００６】
上記課題は、冒頭に挙げたタイプの多数の抵抗性強誘電体メモリセルから成るメモリ装置において、本発明によって、メモリコンデンサの別の電極は抵抗を介してセルプレート電圧が印加される線路に接続されており、この線路は第１の伝導タイプの高濃度ドープされたゾーンによって形成されており、抵抗は半導体ボディにおいて絶縁層の下のドーピング層によって実現されていることによって解決される。
【０００７】
この場合、抵抗は次のように構成される。すなわち、この抵抗の抵抗値は、選択トランジスタの第１のゾーンと半導体基板との間のｐｎ接合部の阻止抵抗の抵抗値よりもはるかに小さく、さらに読み出し過程及び書き込み過程がこの抵抗によってほんのわずかしか影響を受けないように構成される。
【０００８】
これによって次のことが保証される。すなわち、本発明のメモリ装置では、読み出し過程及び書き込み過程が抵抗によってほぼ妨害をうけず、それにもかかわらず半導体基板に対する寄生ｐｎ接合部の漏れ電流はこの抵抗によって補償され、強誘電体メモリコンデンサの両面にはほぼセルプレート電圧が印加される。従って、望ましくないメモリコンデンサの再プログラミングはもはや行われない。
【０００９】
よって、本発明において重要なことは、選択トランジスタの第１のゾーンに向かい合った抵抗の端部が、セルプレート電圧を印加される線路に接続されていることである。この線路は有利には半導体ボディの表面領域における第１の伝導タイプの高濃度ドープされたゾーンであればよい。
【００１０】
この抵抗の実現のためには様々な方法がある：
例えば有利には、適当なドーピングによって半導体ボディにおいて絶縁層、いわゆる厚い酸化物（Ｄｉｃｋｏｘｉｄ）の下に選択トランジスタの第１のゾーンと有利には第１の伝導タイプの高濃度ドープされたゾーンから形成されセルプレート電圧が印加される線路との間の領域に抵抗を設ける。しかし、抵抗に対してＭＯＳトランジスタを使用し、このＭＯＳトランジスタのチャネルを介して抵抗が所望の特性で、例えば閾値の下の電流領域（Ｕｎｔｅｒｓｃｈｗｅｌｌｓｔｒｏｍｂｅｒｅｉｃｈ）において調整されるようにこのＭＯＳトランジスタのゲートに基準電圧を印加することも可能である。このＭＯＳトランジスタのゲートにおける一定のゲート電圧に加えて、各々読み出し過程及び書き込み過程の後でならびにメモリ装置への給電電圧の印加及び遮断の際にこのゲート電圧を１つの値にもたらし、この結果、メモリコンデンサの個々の電極、いわゆるキャパシタノードがメモリセルにおいて迅速にセルプレート電圧にもたらされる。このような方法において、有利には、キャパシタノードをその都度の動作の後ですぐにセルプレート電圧にまでもたらす。この場合、例えばメモリ装置のスイッチオン及びオフの際に全ての選択トランジスタが又は各ワードライン及びビットラインに所属の選択トランジスタだけがワード又はビットラインデコーダによってＭＯＳトランジスタのゲートに印加される電圧を介して選択される。
【００１１】
本発明のメモリ装置においては、半導体基板に対する寄生ｐｎ接合部の漏れ電流による意図しない再プログラミングならびにこのメモリ装置のスイッチオン及びスイッチオフの際の意図しない再プログラミングは起こり得ない。同様に給電電圧の遮断においても意図しない再プログラミングは起こり得ない。さらに、本発明のメモリ装置は非常に簡単に構成されている。とりわけ本発明のメモリ装置では通常のワードラインデコーダが使用できる。またワードラインのキャパシタンスも増大されない。有利には半導体ボディにおける絶縁層の下にドーピング層によって実現される抵抗と一定のセルプレート電圧が印可されるメモリコンデンサの電極との間にはプラグ乃至は栓は必要ではない。これは製造ステップに対する僅少な要求を意味し、必要な所要面積を比較的小さくする。なぜなら、プラグに対して別個のコンタクトホールが必要ではないからである。すなわち、本発明のメモリ装置のメモリセルは標準メモリセルのセル面積より大きな所要面積を必要としない。
【００１２】
本発明を次に図面に基づいて詳しく説明する。
【００１３】
図１は本発明のメモリ装置のメモリセルフィールドの回路図であり、
図２は第１の実施例の本発明のメモリ装置の概略的な断面図であり、
図３は図２のメモリ装置の概略的な俯瞰図であり、
図４は第２の実施例の本発明のメモリ装置の概略的な断面図であり、
図５は図４のメモリ装置の概略的な俯瞰図であり、
図６は図４のメモリ装置の変形実施例の概略的な断面図であり、
図７は図６のメモリ装置の概略的な俯瞰図である。
【００１４】
図１は選択トランジスタＴ及び強誘電体メモリコンデンサＣｆｅｒｒｏから成る１トランジスタ１コンデンサ（１Ｔ１Ｃ）メモリセルに対するワードラインＷＬ０、ＷＬ１、ＷＬ２及びＷＬ３及びキャパシタンスＣＢを有するビットラインＢＬ０、ｂＢＬ０、ＢＬ１、ｂＢＬ１を有する畳み込まれたビットラインアーキテクチャにおけるメモリセルフィールドを示す。
【００１５】
メモリコンデンサＣｆｅｒｒｏの１つの電極には一定のセルプレート電圧が印可される。この１つの電極は本発明ではそれぞれ抵抗Ｒ及び線路Ｌの上に例えば半導体ボディにおいて第１の伝導タイプの高濃度ドープされたゾーンから形成される。この高濃度ドープされたゾーンはとりわけｎ−型伝導性のストリップ状のゾーンであればよい。
【００１６】
メモリコンデンサＣｆｅｒｒｏとセルプレート電圧ＶＰＬＡＴＴＥが印可される線路Ｌとの間にある抵抗Ｒは次のように構成されなければならない。すなわち、
（ａ）この抵抗Ｒの抵抗値は選択トランジスタの第１のゾーンと半導体基板との間のｐｎ接合部の阻止抵抗の抵抗値よりもはるかに小さく、さらに、
（ｂ）読み出し過程及び書き込み過程がこの抵抗Ｒによってほんの極めてわずかしか影響を受けないように、構成されなければならない。
【００１７】
抵抗Ｒに対するこれらの条件が保たれるならば、次のことが保証される。すなわち、個々のメモリセルにおける読み出し過程及び書き込み過程が抵抗Ｒによってほぼ妨害されないままになり、半導体基板に対する寄生ｐｎ接合部の漏れ電流がこの抵抗Ｒを流れる電流によって補償されることが保証される。これによって、強誘電体メモリコンデンサの両面に、すなわち２つのキャパシタノードにほぼセルプレート電圧が印可される。この場合、メモリコンデンサの望ましくない再プログラミングはもはや行われない。
【００１８】
本発明において重要なことは、強誘電体メモリコンデンサＣｆｅｒｒｏとは反対側の線路Ｌと抵抗Ｒとの接続部がセルプレート電圧ＶＰＬＡＴＴＥに保持され、この結果、この強誘電体メモリコンデンサＣｆｅｒｒｏに選択トランジスタＴのスイッチオフの際にほぼ同一の電圧が印可され、これによって強誘電体メモリコンデンサＣｆｅｒｒｏの再プログラミングが行われないことである。
【００１９】
抵抗Ｒの実現のためには様々な方法があり、これらの方法は次に図２から図７に基づいて詳しく説明される。原理的には、抵抗Ｒを適当なドーピングによって選択トランジスタの横の絶縁層の下に形成するか（図２及び図３参照）又はこの抵抗のためにＭＯＳトランジスタを設け、このＭＯＳトランジスタのチャネルを介して所望の特性を有する抵抗が生じるようにこのＭＯＳトランジスタをそのゲート電圧ＶＲを介して調整する（図４から図７参照）方法が存在する。
【００２０】
図２はここには詳しくは示されていないｐ型伝導性半導体ボディの表面領域におけるｎ＋型伝導性ドレインゾーン１及びｎ−型伝導性ソースゾーン２を示しており、ドレインゾーン１とソースゾーン２との間のチャネル領域の上にはワードラインＷＬが設けられている。このワードラインＷＬは例えば二酸化シリコン及び／又は窒化シリコンから成る絶縁層に埋め込まれている。ドレインゾーン１は例えば多結晶シリコンから成るプラグ３を介して強誘電体メモリコンデンサの電極ＳＮに接続され、この強誘電体メモリコンデンサの誘電体は絶縁的にこの電極ＳＮを共通の電極ＰＬから分離する。この共通の電極ＰＬにはセルプレート電圧ＶＰＬＡＴＴＥが印可される。個々の電極ＰＬは互いに接続されており、これは図２において破線によって示されている。
【００２１】
ソースゾーン２はプラグ乃至は栓４を介して有利にはアルミニウムから成るビットラインＡＬ−ＢＬに接続されている。このプラグ４は勿論電極ＰＬからは電気的に分離されている。
【００２２】
抵抗Ｒは、ドレインゾーン１と高濃度ドープされたｎ＋型伝導性ゾーン５との間の絶縁層乃至は厚い酸化物ＦＯＸの下に適当なドーピングによって形成され、このｎ＋型伝導性ゾーン５を介してセルプレート電圧ＶＰＬＡＴＴＥがドレインゾーン１に向かい合った抵抗Ｒの接続部に供給される。
【００２３】
抵抗Ｒに対する適切なドーピング濃度は基板ドーピングのオーダである。基板抵抗に比べてこの抵抗を高めるためには、このドーピング濃度はこれよりも小さい。この抵抗を低減するためには、このドーピング濃度は基板ドーピングのドーピング濃度より大きい。
【００２４】
図４及び５は本発明の第２の実施例を示し、他方で図６及び７はこの実施例の変形を示す。図４から図７にはこの場合図２及び３の場合と同一の参照符号が互いに相応する構成部材に対して使用される。
【００２５】
図４及び５の実施例においては、抵抗ＲはＭＯＳトランジスタ６によって実現される。このＭＯＳトランジスタ６のゲート７にはゲート電圧ＶＲが印可される。このゲート電圧は、このＭＯＳトランジスタ６のチャネルを介して所望の特性を有する抵抗Ｒが生じるように調整される。
【００２６】
図６及び７は図４及び５の実施例の変形を示す。ここでも抵抗ＲはＭＯＳトランジスタ６によって実現され、このＭＯＳトランジスタ６には適当なゲート電圧ＶＲが供給され、他方で、セルプレート電圧ＶＰＬＡＴＴＥがｎ−型伝導性の高濃度ドープされたゾーン５に印可される。図４及び５の実施例とは異なり、この場合にはいわゆる「アグレッシブ・レイアウト（ａｇｒｅｓｓｉｖｅｓ Ｌａｙｏｕｔ）」が適用されており、このアグレッシブ・レイアウトはとりわけメモリ装置のコンパクトな構成を可能にし、これに対して付加的なプロセスステップが必要ない。
【図面の簡単な説明】
【図１】本発明のメモリ装置のメモリセルフィールドの回路図である。
【図２】第１の実施例の本発明のメモリ装置の概略的な断面図である。
【図３】図２のメモリ装置の概略的な俯瞰図である。
【図４】第２の実施例の本発明のメモリ装置の概略的な断面図である。
【図５】図４のメモリ装置の概略的な俯瞰図である。
【図６】図４のメモリ装置の変形実施例の概略的な断面図である。
【図７】図６のメモリ装置の概略的な俯瞰図である。
【符号の説明】
１  ドレインゾーン
２  ソースゾーン
３  プラグ
４  プラグ乃至は栓
５  高濃度ドープされたｎ＋型伝導性ゾーン
６  ＭＯＳトランジスタ
７  ゲート
Ｒ  抵抗
Ｔ  選択トランジスタ
Ｃｆｅｒｒｏ  強誘電体メモリコンデンサ
Ｌ  線路
ＶＰＬＡＴＴＥ  セルプレート電圧
ＶＲ  ゲート電圧
【図１】
0003634751.tif 000002
【図２】
0003634751.tif 000003
【図３】
0003634751.tif 000004
【図４】
0003634751.tif 000005
【図５】
0003634751.tif 000006
【図６】
0003634751.tif 000007
【図７】
0003634751.tif 000008