(57)【特許請求の範囲】
【請求項１】
半導体装置の配線方法において、
半導体基板上にソース領域、ドレイン領域及びゲート電極を具備したトランジスターとビットライン、層間絶縁膜、ストレジ電極及び誘電体膜を順次に形成する段階と、
前記半導体基板の全面に第１導電物質層を形成する段階と、
前記第１導電物質層をパタニングすることにより、セルアレー部領域にセルキャパシタのプレート電極を形成し、周辺回路部領域に配線連結ラインをパタニングする段階と、
前記結果物上に平坦化層、第１絶縁物質層及びフォトレジスト層を順次に積層する段階と、
前記トランジスターのソース／ドレイン及びゲート電極の領域の一部を露出させるために前記フォトレジストをパタニングする段階と、
前記パタニングされたフォトレジストをマスクとして前記第１絶縁物質層及び前記平坦化層を等方性蝕刻する段階と、
前記平坦化層の残余の厚さ、前記第１導電物質層及び前記層間絶縁膜を異方性蝕刻しコンタクトホールを形成する段階と、
前記フォトレジストを除去する段階と、
前記結果物に第２導電物質層を蒸着することにより、当該第２導電物質層を前記トランジスターのソース／ドレイン領域、ゲート電極及び第１導電物質層の側壁の中何れか１つと互いに接触するように形成する段階と、
前記第２導電物質層をエッチバックする段階を具備することを特徴とする半導体装置の配線方法。
【請求項２】
前記第１導電物質層の厚さが２０００〜５０００Åであることを特徴とする請求項１に記載の半導体装置の配線方法。
【請求項３】
前記第１導電物質層が周期律表上のＶ族元素のイオンがドーピングされたポリシリコン又はメタルよりなることを特徴とする請求項２に記載の半導体装置の配線方法。
【請求項４】
前記第２導電物質層はエッチングバックにより前記コンタクトホール内にのみ第２導電物質が残されることを特徴とする請求項１に記載の半導体装置の配線方法。
【請求項５】
半導体装置の配線方法において、半導体基板上にソース領域、ドレイン領域及びゲート電極を具備したトランジスターとビットライン、層間絶縁膜、ストレージ電極及び誘電体膜を順次に形成する段階と、
前記半導体基板の全面に第１導電物質層を形成する段階と、
前記第１導電物質層をパタニングすることにより、セルアレー部領域にセルキャパシタのプレート電極を形成し、周辺回路部領域に配線連結ラインをパタニングする段階と、
前記結果物上に平坦化層、第１絶縁物質層及びフォトレジスト層を順次に積層する段階と、
前記トランジスターのソース／ドレイン領域、ゲート電極及びパタニングされた前記第１導電物質層の一部を露出させるために前記フォトレジストをパタニングする段階と、
前記パタニングされたフォトレジストをマスクとして第１絶縁物質層及び平坦化物質層を等方性蝕刻する段階と、
前記平坦化物質層の残余の厚さ及び前記層間絶縁膜を異方性蝕刻し前記パタニングされた前記第１導電物質層の上部と前記トランジスターのソース／ドレイン領域及びゲート電極にコンタクトホールを形成する段階と、
前記フォトレジストを除去する段階と、
前記結果物に第２導電物質層を蒸着し前記コンタクトホールを埋込むことにより、当該第２導電物質層を前記第１導電物質層の上部と前記トランジスターのソース／ドレイン領域及びゲート電極の中何れか１つと互いに接触するように形成する段階と、
前記第２導電物質層をフォトレジストを利用してパタニングする段階を具備することを特徴とする半導体装置の配線方法。
【請求項６】
前記第１導電物質層の厚さが２０００〜５０００Åであることを特徴とする請求項５に記載の半導体装置の配線方法。
【請求項７】
前記第１導電物質層が周期律表上のＶ族元素のイオンがドーピングされたポリシリコン又はメタルよりなる一群から選択された何れか１つで形成されることを特徴とする請求項６に記載の半導体装置の配線方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の配線方法に係り、特にセルキャパシタのプレート電極として使用される導電層が同時に周辺回路部の配線連結層として使用される金属配線方法に関する。
【０００２】
【従来の技術】
半導体装置の金属配線方法は半導体装置の動作速度、収率及び信頼性を決定する要因となるので半導体製造工程の中で重要な位置を占めている。
【０００３】
一般的に、半導体メモリ装置、特にＤＲＡＭにおいて、高集積化はデザインルールの減少を切実に要求することになり、これはつまり半導体装置の水平的膨脹を抑制することになる。従って、水平方向への長さに対した垂直方向への高さの比を示す横縦比が増加し後続工程における工程上の難関を誘発させている。また、工程の形成層の数が増加することにより製品の出荷期間を長くする短所を生んでいる。
【０００４】
図１Ａ及び図１Ｂは従来の技術による半導体メモリ装置のセルアレー部と周辺回路部の垂直断面図を示した。ここで、各図面のＡ系列はセルアレー部を、Ｂ系列は周辺回路部を示す。具体的に、半導体基板１の活性領域にソース／ドレイン領域２及びゲート電極３を具備したトランジスターとビットライン４が形成され、層間絶縁膜（InterLayer Dielectric：以下ILDと称する）上のストレージ電極５をパタニングした後、誘電体膜６及びプレート電極７をパタニングしてセルキャパシタを完成する。
【０００５】
図２Ａ及び図２Ｂは平坦化膜とフォトレジストを形成した段階を示す。具体的に、図１Ａ及び図１Ｂに示された製造工程により発生した段差を平坦化させる目的で平坦化層８、例えばＯ3 −ＴＥＯＳ（Tetra Ethoxy Silane ）を３０００〜７０００Åの厚さで蒸着する。第１絶縁物質層９、例えばＰＥ−ＴＥＯＳを１０００〜３０００Åの厚さで蒸着した後、コンタクトホールの形成のためにフォトレジスト１０を形成してパタニングする。この際セルアレー部の内にはコンタクトが形成されない。
【０００６】
図３Ａ及び図３Ｂは周辺回路部のソース／ドレイン領域にコンタクトホールを形成する段階を示す。具体的に、前記第１絶縁物質層９及び平坦化層８を１０００〜４０００Åの厚さで等方性蝕刻した後残り平坦化層及び層間絶縁膜を異方性蝕刻してソース／ドレイン領域２の上にコンタクトホール１１を形成させる。
【０００７】
図４Ａ及び図４Ｂは周辺回路部の配線連結ラインを形成した段階を示す。具体的に、前記のような結果物の全面に第１導電物質１２、例えばタングステンを２０００〜５０００Åで蒸着しフォトレジストによりパタニングすることにより配線連結ラインを形成させる。
【０００８】
図５Ａ及び図５Ｂはセルアレー部を示した図１Ａ乃至図４Ａの工程段階と周辺回路部を示した図１Ｂ及び図４Ｂの工程段階のマスクパターンを各々示す。具体的に、半導体基板の活性領域マスク１’の上にゲート電極マスク３’、ビットラインマスク４’、ストレージ電極マスク５’、プレート電極マスク７’、コンタクトホールマスク１１’、配線ラインマスク１２’が示されている。図面上の太い実線“カットライン”は工程進行時の断面観察地点である。前記のマスクパターンを用いて、セルアレー部では図１Ａ乃至図４Ａの工程を、周辺回路部では図１Ｂ及び図４Ｂの工程を進行しうる。
【０００９】
前記のような従来の構造の製造工程において、徐々に半導体素子が高集積化されることにより横縦比の急激な増加とデザインルールの減少でメタルコンタクト及び後続金属配線層のパタニング工程でコンタクトの不良及び写真工程時乱反射による金属配線層の切れ等多くの問題点を発生させている。
【００１０】
【発明が解決しようとする課題】
本発明の目的は同一な導電層としてセルのプレート電極だけでなく周辺回路部の金属配線を形成し工程段階を減らしうる金属配線の方法を提供することである。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明の特徴による半導体装置の配線方法は、半導体基板上にソース領域、ドレイン領域及びゲート電極を具備したトランジスターとビットライン、層間絶縁膜、ストレジ電極及び誘電体膜を順次に形成する段階と、前記半導体基板の全面に第１導電物質層を形成する段階と、前記第１導電物質層をパタニングすることにより、セルアレー部領域にセルキャパシタのプレート電極を形成し、周辺回路部領域に配線連結ラインをパタニングする段階と、前記結果物上に平坦化層、第１絶縁物質層及びフォトレジストを順次に積層する段階と、前記トランジスターのソース／ドレイン及びゲート電極の領域の一部を露出させるために前記フォトレジストをパタニングする段階と、前記パタニングされたフォトレジストをマスクとして前記第１絶縁物質層及び前記平坦化層を等方性蝕刻する段階と、前記平坦化層の残余の厚さ、前記第１導電物質層及び前記層間絶縁膜を異方性蝕刻しコンタクトホールを形成する段階と、前記フォトレジストを除去する段階と、前記結果物に第２導電物質層を蒸着することにより、当該第２導電物質層を前記トランジスターのソース／ドレイン領域、ゲート電極及び第１導電物質層の側壁の中何れか１つと互いに接触するように形成する段階と、前記第２導電物質層をエッチングバックし前記コンタクトホールにのみ第２導電物質層を残す段階を具備することを特徴とする半導体装置の配線方法を提供する。
【００１２】
従って、本発明の特徴によれば同一な導電層としてセルのプレート電極だけでなく周辺回路部の金属配線を形成し工程段階を減らしうる半導体装置の金属配線の形成方法が得られる。
【００１５】
また、本発明の他の特徴による半導体装置の配線方法は、半導体基板上にソース領域、ドレイン領域及びゲート電極を具備したトランジスターとビットライン、層間絶縁膜、ストレジ電極及び誘電体膜を順次に形成する段階と、前記半導体基板の全面に第１導電物質層を形成する段階と、前記第１導電物質層をパタニングすることにより、セルアレー部領域にセルキャパシタのプレート電極を形成し、周辺回路部領域に配線連結ラインをパタニングする段階と、前記結果物上に平坦化層、第１絶縁物質層及びフォトレジスト層を順次に積層する段階と、前記トランジスターのソース／ドレイン領域、ゲート電極及びパタニングされた前記第１導電物質層の一部を露出させるために前記フォトレジストをパタニングする段階と、前記パタニングされたフォトレジストをマスクとして第１絶縁物質層及び平坦化物質層を等方性蝕刻する段階と、前記平坦化物質層の残余の厚さ及び前記層間絶縁膜を異方性蝕刻し前記パタニングされた前記第１導電物質層の上部と前記トランジスターのソース／ドレイン領域またはゲート電極にコンタクトホールを形成する段階と、前記フォトレジストを除去する段階と、前記結果物に第２導電物質層を蒸着し前記コンタクトホールを埋込むことにより、当該第２導電物質層を前記第１導電物質層の上部と前記トランジスターのソース／ドレイン領域及びゲート電極の中何れか１つと互いに接触するように形成する段階と、前記第２導電物質層をパタニングする段階を具備することを特徴とする半導体装置の配線方法を提供する。
【００１６】
従って、本発明のその他の特徴によれば同一な導電層としてセルのプレート電極だけでなく周辺回路部の金属配線を形成し工程マージンを確保しうる半導体装置の金属配線の方法が得られる。
【００１７】
【発明の実施の形態】
図６Ａ乃至図９Ｂは本発明の第１実施例による配線方法を工程の順序通りに示した図である。
【００１８】
図６Ａ乃至図６Ｂは本発明による半導体装置の配線方法をセルアレー部と周辺回路部の垂直断面図を通して示した。具体的に、半導体基板１の活性領域にソース／ドレイン領域２及びゲート電極３を具備したトランジスターとビットライン４、層間絶縁膜ＩＬＤ及びストレジ電極５、誘電体膜６と第１導電物質層７Ａを形成した。この際セルアレーに蒸着される第１導電物質層７Ａはセルキャパシタのプレート電極の役割をすることになり周辺回路部領域にパタニングされる第１導電物質層７Ａは配線連結層として作用することになる。
【００１９】
本実施例の前記ストレジ電極５はドーピングされたポリシリコンを３０００〜７０００Åの厚さで使用し、前記層間絶縁膜ＩＬＤはＮ2 雰囲気でアニーリングする方法でＢＰＳＧ膜を形成し、前記誘電体膜６はＴａ2Ｏ5を５０〜１５０Åの厚さで使用した。プレート電極の第１導電物質層７Ａは元素周期律表上のＶ族元素のイオンがポリシリコンの全面にドーピングされたポリシリコンを使用した。前記誘電体膜はＮＯ（Nitride／Oxide）を、前記層間絶縁膜はＨＴＯ膜またはＵＳＧ膜を代りに使用しうる。また、第１導電物質としては前記ポリシリコンの代りにタングステンも使用しうる。
【００２０】
図７Ａ及び図７Ｂは平坦化層、第１絶縁物質層及びフォトレジスト層を形成する段階を示す。具体的に、図６Ａ及び図６Ｂと関連して説明した製造工程によりその表面に段差が発生するので半導体基板の表面を平坦化させる目的で平坦化層８、例えばＯ3 −ＴＥＯＳ（Tetra Ethoxy Silane）を３０００〜６０００Åで蒸着し、次いで第１絶縁物質層９、例えばＰＥ−ＴＥＯＳを１０００〜３０００Åで蒸着し、フォトレジストを蒸着した後、コンタクトの形成のためにフォトレジスト１０をパタニングした。前記平坦化層はＮ2 雰囲気で８００〜９００℃でアニーリングする方法でＢＰＳＧ膜を形成することもある。また、第１絶縁物質はＰＥ−ＴＥＯＳの代りに酸化膜も使用する。
【００２１】
図８Ａ及び図８Ｂは周辺回路部のソース／ドレイン領域にコンタクトホールを形成する段階を示す。具体的に、前記第１絶縁物質層９及び平坦化層８を１０００〜４０００Åで等方性蝕刻した後、残り平坦化層８及び第１導電物質層７を異方性蝕刻しソース／ドレイン領域２までコンタクト１１を形成させる。もし、ゲート電極を配線連結する時はゲート電極の上部にコンタクトホールを形成する。このようにコンタクトホールを形成することにより、後続工程で第２導電物質層が前記トランジスターのソース／ドレイン領域、ゲート電極及び第１導電物質層の側壁の中何れか１つと互いに接触されることになる。
【００２２】
図９Ａ及び図９Ｂは配線連結ラインを形成する段階を示す。具体的に前記のような結果物の全面に第２導電物質層１２、例えばタングステンを２０００〜８０００Åの厚さで蒸着しこれをエッチングバックすることによりコンタクトホール１１にのみ前記第２導電物質１２で埋込んだ。前記第２導電物質はアルミニウム金属より形成することもできる。
【００２３】
図１０Ａ及び図１０Ｂはセルアレー部を示した図６Ａ乃至図９Ａの工程段階と周辺回路部を示した図６Ｂ乃至図９Ｂの工程段階のマスクパターンを各々示す。具体的に、半導体基板の活性領域マスク１’の上にゲート電極マスク３’、ビットラインマスク４’、ストレージ電極マスク５’、プレート電極マスク７’、コンタクトホールマスク１１’、配線ラインマスク１２’等を示す。前記のマスクパターンとして、セルアレー部では図６Ａ乃至図９Ａの工程を、周辺回路部では図６Ｂ及び図９Ｂの工程を進行しうる。
【００２４】
従って、本実施例は同一な導電層としてセルのプレート電極だけでなく周辺回路部の金属配線を形成し工程段階を減らしうる金属配線の方法を提供する。
【００２５】
図１１Ａ及至図１３Ｂは本発明の第２実施例による配線形成方法を工程の順序の通りに示す。
【００２６】
図１１Ａ及び図１１Ｂは本発明による製造方法をセルアレー部と周辺回路部の垂直断面図を通して示した。具体的に、半導体基板１の活性領域にソース／ドレイン領域２及びゲート電極３を具備したトランジスターとビットライン４、層間絶縁膜及びストレジ電極５を形成した後パタニングする。セルアレー部に誘電体膜６を形成した後第１導電物質層７を全面蒸着した。
【００２７】
本実施例で前記ストレジ電極５はドーピングされたポリシリコンを３０００〜７０００Åの厚さで使用し、前記層間絶縁膜はＮ2 雰囲気でアニーリングする方法でＢＰＳＧ膜を形成し、前記誘電体膜６はＴａ2Ｏ5を５０〜１５０Åの厚さで使用した。プレート電極の第１導電物質層７は周期律表上のＶ族元素のイオンがポリシリコンの全面にインサイチュ（insitu）ドーピングされたポリシリコンを２０００〜５０００Åの厚さで使用した。前記誘電体膜としてはＮＯ（Nitride／Oxide ）を、前記層間絶縁膜としてはＨＴＯ膜またはＵＳＧ膜を代りに使用しうる。また、第１導電物質としては前記ポリシリコンの代りにタングステンも使用しうる。
【００２８】
図１２Ａ及び図１２Ｂは前記第１導電物質層と層間絶縁膜を蝕刻してコンタクトホールを形成する段階を示す。具体的に、フォトレジスト１０をパタニングし、前記第１導電物質層７を等方性蝕刻してパタニングされた第１導電物質層７Ａを形成した後層間絶縁膜を異方性蝕刻してソース／ドレイン領域２までコンタクト１１を形成させる。もし、ゲート電極を配線連結する時はゲート電極の上部にコンタクトホールを形成する。
【００２９】
図１３Ａ及び図１３Ｂは配線連結ラインを形成する段階を示す。具体的に前記のような結果物の全面に第２導電物質層１２、例えばタングステンを２０００〜８０００Åの厚さで蒸着しフォトレジストを利用してパタニングする。この際、パタニングされた第１導電物質層７Ａも同時にエッチングされる。前記第２導電物質層はアルミニウム金属より形成することもできる。
【００３０】
前記のような工程によりセルアレーにはプレート電極が形成され、周辺回路部の領域には配線連結ラインが同時にパタニングされる。
【００３１】
図１４Ａ及び図１４Ｂはセルアレー部を示した図１１Ａ乃至図１３Ａの工程段階と周辺回路部を示した図１１Ｂ乃至図１３Ｂの工程段階のマスクパターンを各々示す。具体的に、半導体基板の活性領域マスク１’の上にゲート電極マスク３’、ビットラインマスク４’、ストレージ電極マスク５’、プレート電極マスク７’、コンタクトホールマスク１１’、配線ラインマスク１２’等を示す。前記のマスクパターンを用いて、セルアレー部では図１１Ａ乃至図１３Ａの工程を、周辺回路部では図１１Ｂ及び図１３Ｂの工程を進行しうる。
【００３２】
従って、本実施例による金属配線の方法は同一な導電層としてセルのプレート電極だけでなく周辺回路部の金属配線を形成し工程段階を減らしうる。また、本実施例は第１絶縁物質の厚さほどの垂直的な増加を抑制させた構造に因し横縦比を改善させることにより工程を容易にしうる利点も得られる。
【００３３】
図１５Ａ及至図１８Ｂは本発明の第３実施例による配線形成方法を工程の順序の通りに示す。
【００３４】
図１５Ａ及び図１５Ｂは本発明による製造方法をセルアレー部と周辺回路部の垂直断面図を通して示した。具体的に、半導体基板１の活性領域にソース／ドレイン領域２及びゲート電極３を具備したトランジスターとビットライン４、層間絶縁膜ＩＬＤ、ストレージ電極５、誘電体膜６とパタニングされた第１導電物質層７Ａを形成した。この際セルアレーに蒸着されるパタニングされた第１導電物質層７Ａはセルキャパシタのプレート電極の役割をすることになり周辺回路部の領域にパタニングされた第１導電物質層７Ａは配線連結層として作用することになる。
【００３５】
本実施例で前記ストレージ電極５はドーピングされたポリシリコンを３０００〜７０００Åの厚さで使用し、前記層間絶縁膜はＮ2 雰囲気でアニーリングする方法でＢＰＳＧ膜を形成し、前記誘電体膜６はＴａ2 Ｏ5 を５０〜１５０Åの厚さで使用した。プレート電極のパタニングされた第１導電物質７Ａは元素周期率表上のＶ族元素のイオンがポリシリコンの全面にインサイチュ（insitu）ドーピングされたポリシリコンを２０００〜５０００Åの厚さで使用した。前記誘電体膜はＮＯ（Nitride ／Oxide ）を、前記層間絶縁膜はＨＴＯ膜またはＵＳＧ膜を代りに使用しうる。また、第１導電物質としては前記ポリシリコンの代りにタングステンも使用しうる。
【００３６】
図１６Ａ及び図１６Ｂは平坦化層、第１絶縁物質層及びフォトレジストを形成する段階を示す。具体的に、図１５Ａ及び図１５Ｂと関連して説明した製造工程によりその表面に段差が発生するので半導体基板の表面を平坦化させる目的で平坦化層８、例えばＯ3 −ＴＥＯＳを３０００〜６０００Åで蒸着し、次いで第１絶縁物質層９、例えばＰＥ−ＴＥＯＳを１０００〜３０００Åで蒸着した後、コンタクトの形成のためにフォトレジスト１０をパタニングした。前記平坦化層はＮ2 雰囲気で８００〜９００℃でアニーリングする方法でＢＰＳＧ膜を形成することもある。また、第１絶縁物質はＰＥ−ＴＥＯＳの代りに酸化膜も使用する。
【００３７】
図１７Ａ及び図１７Ｂは周辺回路部のソース／ドレイン領域と前記パタニングされた第１導電物質層上にコンタクトホールを形成する段階を示す。具体的に、前記第１絶縁物質層９及び平坦化層８を１０００〜４０００Åで等方性蝕刻した後、残り平坦化層８及び層間絶縁膜を異方性蝕刻しソース／ドレイン領域２と周辺回路部の領域にパタニングされた第１導電物質７Ａまでコンタクトホール１１Ａ、１１Ｂを形成させる。もし、ゲート電極を配線連結する時はゲート電極の上部にコンタクトホールを形成する。
【００３８】
図１８Ａ及び図１８Ｂは配線連結ラインを形成する段階を示す。具体的に前記のような結果物の全面に第２導電物質層１２、例えばタングステンを２０００〜８０００Åの厚さで蒸着しフォトレジストを利用してパタニングする。前記第２導電物質はアルミニウム金属より形成することもできる。
【００３９】
図１９Ａ及び図１９Ｂはセルアレー部を示した図１５Ａ乃至図１８Ａの工程段階と周辺回路部を示した図１５Ｂ乃至図１８Ｂの工程段階のマスクパターンを各々示す。具体的に、半導体基板の活性領域マスク１’の上にゲート電極マスク３’、ビットラインマスク４’、ストレージ電極マスク５’、プレート電極マスク７’、コンタクトホールマスク１１’、配線ラインマスク１２’等を示す。前記のマスクパターンを用いて、セルアレー部では図１５Ａ乃至図１８Ａの工程を、周辺回路部では図１５Ｂ及至図１８Ｂの工程を進行しうる。
【００４０】
前記第３実施例の場合、配線連結ラインの一部をプレート電極が代りにすることにより第２導電物質層、即ち第１メタルの工程マージンを確保しうる長所を有する。
【００４１】
本発明は前記実施例に限定されなく、本発明の技術的思想内で当分野の通常の知識を有する者により多くの変形が可能であることは明白である。
【００４２】
【発明の効果】
従って、本発明はプレート電極形成用の第１導電物質層をセルキャパシタのプレート電極だけでなく周辺回路部領域で配線連結の役割を果たすことにより第１導電物質層をパタニングする工程段階を省けるので製品の出荷期間を減少させる。また本発明の何れかの態様によれば第１絶縁物質の厚さほどの垂直的な増加を抑制させた構造に因し横縦比を改善させることにより工程を容易にしうる利点も得られる。
【図面の簡単な説明】
【図１】  従来の技術による半導体装置の配線方法を工程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図２】  従来の技術による半導体装置の配線方法を工程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図３】  従来の技術による半導体装置の配線方法を工程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図４】  従来の技術による半導体装置の配線方法を工程順序の通りに示した図５Ａ及び図５ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図５】  従来の技術による半導体装置の配線方法を工程順序の通りに示した図である。
【図６】  本発明の第１実施例による半導体装置の配線方法を工程順序の通りに示した図１０Ａ及び図１０ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図７】  本発明の第１実施例による半導体装置の配線方法を工程順序の通りに示した図１０Ａ及び図１０ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図８】  本発明の第１実施例による半導体装置の配線方法を工程順序の通りに示した図１０Ａ及び図１０ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図９】  本発明の第１実施例による半導体装置の配線方法を工程順序の通りに示した図１０Ａ及び図１０ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図１０】  本発明の第１実施例による半導体装置の配線方法を工程順序の通りに示した図である。
【図１１】  本発明の第２実施例による半導体装置の配線方法を工程順序の通りに示した図１４Ａ及び図１４ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図１２】  本発明の第２実施例による半導体装置の配線方法を工程順序の通りに示した図１４Ａ及び図１４ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図１３】  本発明の第２実施例による半導体装置の配線方法を工程順序の通りに示した図１４Ａ及び図１４ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図１４】  本発明の第２実施例による半導体装置の配線方法を工程順序の通りに示した図である。
【図１５】  本発明の第３実施例による半導体装置の配線方法を工程順序の通りに示した図１９Ａ及び図１９ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図１６】  本発明の第３実施例による半導体装置の配線方法を工程順序の通りに示した図１９Ａ及び図１９ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図１７】  本発明の第３実施例による半導体装置の配線方法を工程順序の通りに示した図１９Ａ及び図１９ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図１８】  本発明の第３実施例による半導体装置の配線方法を工程順序の通りに示した図１９Ａ及び図１９ＢのラインＡーＡ及びＢ−Ｂに沿って各々切断した断面図である。
【図１９】  本発明の第３実施例による半導体装置の配線方法を工程順序の通りに示した図である。
【符号の説明】
１…半導体基板、
２…ソース／ドレイン領域、
３…ゲート電極、
４…ビットライン、
５…ストレジ電極、
６…誘電体膜、
７Ａ…第１導電物質層、
８…平坦化層、
９…第１絶縁物質層、
１０…フォトレジスト、
１１…コンタクトホール、
１２…第２導電物質層。
【図１】
0003686169.tif 000002
【図２】
0003686169.tif 000003
【図３】
0003686169.tif 000004
【図４】
0003686169.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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