(57)【特許請求の範囲】
【請求項１】
複数のワード線に接続されたメモリセルアレイと、
前記複数のワード線のそれぞれと対応するように設けられた複数の高レベル電圧出力用トランジスタを有するワードドライバと、
前記複数のワード線のうちの選択されたワード線と対応する高レベル電圧出力用トランジスタのドレインに内部昇圧電源から供給される高レベル電圧を与える第１のワードドライバ制御信号、及び前記高レベル出力用トランジスタのゲートに内部昇圧電源から供給される高レベル電圧を与える第２のワードドライバ制御信号をそれぞれ発生する制御信号発生回路と、
通常動作時においては前記第１のワードドライバ制御信号を前記第２のワードドライバ制御信号に比べて第１の所定時間だけ遅く発生させる一方、前記複数のワード線を多重選択する多重選択動作時においては前記第１のワードドライバ制御信号を前記第２のワードドライバ制御信号に比べて前記第１の所定時間よりも長い第２の所定時間だけ遅く発生させる信号タイミング制御手段とを備えていることを特徴とする半導体記憶装置。
【請求項２】
前記高レベル電圧出力用トランジスタのゲートは、前記第２のワードドライバ制御信号によりゲートに高レベル電圧が与えられた後に前記第１のワードドライバ制御信号によりドレインに高レベル電圧が与えられると、セルフブートすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記信号タイミング制御手段は、前記多重選択動作時において前記第１のワードドライバ制御信号を発生させるタイミングを、外部から供給される外部制御信号に基づいて決定することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記外部制御信号は、前記通常動作時においては、前記多重選択動作時に前記第１のワードドライバ制御信号を発生させるタイミングを決定する機能と異なる他の機能を有する信号であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記外部制御信号はライトイネーブル制御信号であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記外部制御信号は出力イネーブル制御信号であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記外部制御信号はアドレス入力信号であることを特徴とする請求項３に記載の半導体記憶装置。
【請求項８】
前記信号タイミング制御手段は、前記複数のワード線を一括して活性化するワード線一括活性化信号により、前記多重選択動作時には、前記第１のワードドライバ制御信号を前記第２のワードドライバ制御信号に比べて前記第２の所定時間だけ遅く発生させる遅延手段を有していることを特徴とする請求項１又は２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ワード線多重選択機能を有するテスト回路が搭載された半導体記憶装置に関するものである
【０００２】
【従来の技術】
近年、ダイナミック型半導体メモリ（ＤＲＡＭ）の高集積化に伴う出荷前試験の長時間化等の問題を解決するために、ＤＲＡＭ内に様々なテスト回路を予め設けておくことがある。
【０００３】
ＤＲＡＭ内に設けられるテスト回路の１つとして、通常の動作では禁止されているワード線の多重選択を行なうワード線多重選択回路が提案されている。このワード線多重選択回路は、全ワード線を一斉に高レベル電位にすることにより、全ワード線をアクセスするのに要する時間を減少させ、これにより、バーンイン（初期不良検出試験）の時間の短縮を図るものである。
【０００４】
以下、図７を参照しながら、ワード線多重選択回路を有する半導体記憶装置について説明する。
【０００５】
図７は従来の半導体記憶装置の構成を示しており、図７において、１はロウアドレスストローブ信号／ＲＡＳ、ロウアドレス入力信号Ａ0 〜ＡN 及びワード線一括活性化信号（ワード線多重選択信号）ＡＷＬに基づき、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM を発生するロウ系信号発生回路、２はロウアドレスストローブ信号／ＲＡＳの入力を受けてクロック信号を発生するクロック信号発生回路、３はロウアドレス入力信号Ａ0 〜ＡN の入力を受けて内部ロウアドレス信号を発生するアドレスバッファ回路、４は内部ロウアドレス信号とワード線一括活性化信号ＡＷＬとの論理和に基づき信号ＡＲＳ1 〜ＡＲＳN を出力するＯＲ回路、５は信号ＡＲＳ1 〜ＡＲＳN をデコードし、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM を出力するロウデコーダ、６は第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM に基づきワード線ＷＬ11〜ＷＬLMを駆動するワードドライバ回路、７はメモリーセルアレイである。尚、ＷＳＴはワードドライバ回路６を構成する高レベル出力用トランジスタＴのゲート端子である。
図８は、ロウデコーダ５の内部に設けられ、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL を発生するワードドライバ制御信号発生回路であって、該ワードドライバ制御信号発生回路は、ロウアドレスストローブ信号／ＲＡＳ信号に同期したタイミング信号ＲＡＡと信号ＡＲＳ1 〜ＡＲＳN をデコードして得られるロウアドレスデコード信号ＡＤＳ1 〜ＡＤＳL との論理積を出力するＡＮＤ回路と、該ＡＮＤ回路の出力信号を外部から印加される電源電位レベルから内部で発生する内部昇圧電源の昇圧電位レベルに変換して、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL として出力するレベルシフタ回路とを有している。
【０００６】
ところで、ワードドライバ回路６はワード線ＷＬ11〜ＷＬLMの本数（例えば１６ＭＤＲＡＭを例にとると約８Ｋ本）と同じ数だけ必要になるため、ワードドライバ回路６のレイアウト面積の縮小を図ることが重要になる。そこで、図７に示すように、ワードドライバ回路６は、Ｎチャネルトランジスタのみで構成されている。
【０００７】
ワード線ＷＬ11〜ＷＬLMの電位は、メモリセルアレイ７のメモリセルの電荷転送Ｎチャネルトランジスタ（アクセストランジスタ）のゲートを制御するので、該アクセストランジスタＴのしきい値電圧（ＶT ）分の電圧降下をしないよう、内部昇圧電源の電位以上の昇圧電位に設定されている。
【０００８】
図７に示すように、ワードドライバ回路６をＮチャネルトランジスタのみで構成した場合（但し、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM の高レベル電位は内部昇圧電源の昇圧電位（ＶPP）とする。）には、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM を低レベル電位から高レベル電位に遷移させた後、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL を低レベル電位から高レベル電位に遷移させることによって、高レベル出力用トランジスタＴの容量カップリングにより該高レベル出力用トランジスタＴのゲート端子ＷＳＴの電位を昇圧電位以上に昇圧（セルフブート動作）させ、これにより、ワード線ＷＬ11〜ＷＬLMに内部昇圧電源の昇圧電位を供給することができる。
【０００９】
通常動作時（ワード線一括活性化信号ＡＷＬが低レベル電位であるとき）においては、ロウアドレス入力信号Ａ0 〜ＡN のロウアドレス情報により、ワード線ＷＬ11〜ＷＬLMのうちの特定のワード線が活性化される。また、ワード線多重選択動作時（ワード線一括活性化信号ＡＷＬが高レベル電位であるとき）においては、ＯＲ回路４及びロウデコーダ５により、ロウアドレス入力信号Ａ0 〜ＡN のロウアドレス情報とは無関係に全てのロウアドレスデコード信号ＡＤＳ1 〜ＡＤＳL が活性化されて、全てのワード線ＷＬ11〜ＷＬLMが活性化される。
【００１０】
通常動作時及びワード線多重選択動作時において、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM を低レベル電位から高レベル電位に遷移させるタイミングと、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL を低レベル電位から高レベル電位に遷移させるタイミングとの遅延時間差は同じ値に設定されている。
【００１１】
【発明が解決しようとする課題】
ところが、近年のＤＲＡＭの高速化に伴って、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM と第１のワードドライバ制御信号ＷＤ1 〜ＷＤL との遅延時間差は微小な値になっているため、以下に説明するような問題が発生する。
【００１２】
図９は、従来の半導体記憶装置におけるタイミングを示しており、通常動作時においては、活性化されるワードドライバの数が限られているため、負荷容量が小さいので、内部昇圧電源の昇圧電位ＶPPの電圧降下は殆ど発生せず、ワード線ＷＬ11〜ＷＬLMの電位も所定のレベルを維持している。
【００１３】
しかしながら、ワード線多重選択動作時においては、全ワード線を活性化するため、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第１のワードドライバ制御信号ＷＤ1 〜ＷＤL が低レベル電位から昇圧電位に遷移するタイミングに同期して内部昇圧電源の昇圧電位ＶPPに電圧降下が発生する。そして、昇圧電位ＶPPに電圧降下が発生した状態において、微小な遅延時間差を持つ第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第１のワードドライバ制御信号ＷＤ1 〜ＷＤL が低レベル電位から昇圧レベル電位に遷移すると、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM の遷移タイミングと第１のワードドライバ制御信号ＷＤ1 〜ＷＤL の遷移タイミングとがほぼ一致するので、高レベル出力用トランジスタＴにおいて十分なセルフブート動作が行なえない。このため、ワード線ＷＬ11〜ＷＬLMの電位は、高レベル出力用トランジスタＴのしきい値電圧（ＶT ）分だけ降下した値（＝ＶPP−ＶT ）になるので、ワード線ＷＬ11〜ＷＬLMの所定の電位レベルが確保できず、不良品のスクリーニング効果が低下したり、バーンインの時間が増加したりするという問題がある。
【００１４】
前記に鑑み、本発明は、ワード線多重選択動作時においても、十分なセルフブート動作が確保でき、これにより、ワード線に所定の高レベル電位を安定して供給できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体記憶装置は、複数のワード線に接続されたメモリセルアレイと、複数のワード線のそれぞれと対応するように設けられた複数の高レベル電圧出力用トランジスタを有するワードドライバと、複数のワード線のうちの選択されたワード線と対応する高レベル電圧出力用トランジスタのドレイン・ソース間に内部昇圧電源から供給される高レベル電圧を与える第１のワードドライバ制御信号、及び前記高レベル出力用トランジスタのゲートに内部昇圧電源から供給される高レベル電圧を与える第２のワードドライバ制御信号をそれぞれ発生する制御信号発生回路と、通常動作時においては第１のワードドライバ制御信号を第２のワードドライバ制御信号に比べて第１の所定時間だけ遅く発生させる一方、複数のワード線を多重選択する多重選択動作時においては第１のワードドライバ制御信号を第２のワードドライバ制御信号に比べて第１の所定時間よりも長い第２の所定時間だけ遅く発生させる信号タイミング制御手段とを備えている。
【００１６】
本発明に係る半導体記憶装置によると、通常動作時においては第１のワードドライバ制御信号を第２のワードドライバ制御信号に比べて第１の所定時間だけ遅く発生させる一方、多重選択動作時においては第１のワードドライバ制御信号を第２のワードドライバ制御信号に比べて第１の所定時間よりも長い第２の所定時間だけ遅く発生させる信号タイミング制御手段を備えているため、多重選択動作時においては、通常動作時に比べて、第１のワードドライバ制御信号は、第２のワードドライバ制御信号に比べて遅く発生する。このため、多重選択動作時に第２のワードドライバ制御信号が全てのワード線に対して発生して全ワード線が活性化し、内部昇圧電源から印加される高レベル電圧が一時的に降下しても、内部昇圧電源から印加される高レベル電圧が安定してから、第１のワードドライバ制御信号が発生する。従って、多重選択動作時においても、全ワード線に所定の高レベル電位を安定して供給することができる。
【００１７】
本発明に係る半導体記憶装置において、高レベル電圧出力用トランジスタのゲートは、第２のワードドライバ制御信号によりゲートに高レベル電圧が与えられた後に第１のワードドライバ制御信号によりドレインに高レベル電圧が与えられると、セルフブートすることが好ましい。
【００１８】
本発明に係る半導体記憶装置において、信号タイミング制御手段は、多重選択動作時において第１のワードドライバ制御信号を発生させるタイミングを、外部から供給される外部制御信号に基づいて決定することが好ましい。
【００１９】
この場合、外部制御信号は、通常動作時においては、多重選択動作時に第１のワードドライバ制御信号を発生させるタイミングを決定する機能と異なる他の機能を有する信号であることが特に好ましい。
【００２０】
また、この場合、外部制御信号は、ライトイネーブル制御信号、出力イネーブル制御信号、又はアドレス入力信号であることが特に好ましい。
【００２１】
本発明に係る半導体記憶装置において、信号タイミング制御手段は、複数のワード線を一括して活性化するワード線一括活性化信号により、多重選択動作時には、第１のワードドライバ制御信号を第２のワードドライバ制御信号に比べて第２の所定時間だけ遅く発生させる遅延手段を有していることが好ましい。
【００２２】
【発明の実施の形態】
（第１の実施形態）
図１は第１の実施形態に係る半導体記憶装置の構成を示しており、図１において、１はロウアドレスストローブ信号／ＲＡＳ、ロウアドレス入力信号Ａ0 〜ＡN 及びワード線一括活性化信号ＡＷＬに基づき、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM を発生するロウ系信号発生回路、２はロウアドレスストローブ信号／ＲＡＳの入力を受けてクロック信号を発生するクロック信号発生回路、３はロウアドレス入力信号Ａ0 〜ＡN の入力を受けて内部ロウアドレス信号を発生するアドレスバッファ回路、４は内部ロウアドレス信号とワード線一括活性化信号ＡＷＬとの論理和に基づき信号ＡＲＳ1 〜ＡＲＳN を出力するＯＲ回路、５Ａは信号ＡＲＳ1 〜ＡＲＳN をデコードし、ワード線一括活性化信号ＡＷＬ及びライトイネーブル信号／ＷＥに基づき、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM を出力するロウデコーダ、６は第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM に基づきワード線ＷＬ11〜ＷＬLMを駆動するワードドライバ回路、７はメモリーセルアレイである。尚、ＷＳＴはワードドライバ回路６を構成する高レベル出力用トランジスタＴのゲート端子であって、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL は高レベル出力用トランジスタＴのドレイン・ソース間に高レベル電圧を印加し、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM は高レベル出力用トランジスタＴのゲート端子ＷＳＴに高レベル電圧を印加する。
【００２３】
図２は、ロウデコーダ５Ａの内部に設けられ、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL を発生するワードドライバ制御信号発生回路であって、該ワードドライバ制御信号発生回路は、ワード線一括活性化信号ＡＷＬとライトイネーブル信号／ＷＥとの否定論理積を信号ＡＷＷとして出力するＮＡＮＤ回路と、ロウアドレスストローブ信号／ＲＡＳ信号に同期したタイミング信号ＲＡＡと信号ＡＷＷとの論理積をＲＡＡＷ信号として出力する第１のＡＮＤ回路と、信号ＡＲＳ1 〜ＡＲＳN をデコードして得られるロウアドレスデコード信号ＡＤＳ1 〜ＡＤＳL とＲＡＡＷ信号との論理積を出力する第２のＡＮＤ回路と、第２のＡＮＤ回路の出力を外部から印加される電源電位レベルから内部で発生する内部昇圧電源の昇圧電位レベルに変換して、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL として出力するレベルシフタ回路とを有している。
【００２４】
図３は、第１の実施形態に係る半導体記憶装置におけるワード線多重選択動作時の外部及び内部の制御信号のタイミングを示している。
【００２５】
ところで、通常動作時（ワード線一括活性化信号ＡＷＬが低レベル電位であるとき）においては、従来の半導体記憶装置と同様、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM は、ロウアドレスストローブ信号／ＲＡＳにより決定されるタイミングで、ロウアドレス入力信号Ａ0 〜ＡN のロウアドレス情報により決定され、ワード線ＷＬ11〜ＷＬLMのうちの特定のワード線が活性化される。また、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL については、ワード線一括活性化信号ＡＷＬが低レベルであるため、信号ＡＷＷが高レベルとなるので、ロウアドレスストローブ信号／ＲＡＳにより決定されるタイミングでロウアドレスデコード信号ＡＤＳ1 〜ＡＤＳL により決定される。この場合、ワード線ＷＬ11〜ＷＬLMのうち特定のワード線のみが活性化されるため、内部昇圧電源の昇圧電位ＶPPは殆ど変動しないので、つまり、電圧降下しないので、セルフブート動作が確実に行なわれる。
【００２６】
一方、ワード線多重選択動作時（ワード線一括活性化信号ＡＷＬが高レベル電位であるとき）においては、ワード線一括活性化信号ＡＷＬが高レベルであるため、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM は全てが活性化するので、内部昇圧電源の昇圧電位ＶPPは電圧降下する。ところが、ワード線一括活性化信号ＡＷＬが高レベル電位であるため、ＮＡＮＤ回路の出力信号ＡＷＷはライトイネーブル信号／ＷＥの状態により決定される。図３に示すように、タイミング信号ＲＡＡ及びロウアドレスデコード信号ＡＤＳ1 〜ＡＤＳL が高レベルとなった後においては、ライトイネーブル信号／ＷＥが高レベルから低レベルに遷移するタイミングに同期して、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL は低レベルから高レベルに遷移する。従って、ライトイネーブル信号／ＷＥの高レベルから低レベルへの遷移動作を、内部昇圧電源の昇圧電位ＶPPが電圧降下がなくなり安定した状態で行なうと、セルフブート動作が確実に行なわれるので、全ワード線の電位は所定のレベルを維持する。
【００２７】
尚、第１の実施形態においては、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL の低レベルから高レベルへの遷移動作を、ライトイネーブル信号／ＷＥによって行なったが、これに代えて、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL の遷移動作をワード線多重選択動作とは直接に関係がない信号、例えば、出力イネーブル制御信号／ＯＥ信号やアドレス入力信号を用いても、同様な効果が得られる。
【００２８】
（第２の実施形態）
図４は第２の実施形態に係る半導体記憶装置の構成を示しており、図４において、１はロウアドレスストローブ信号／ＲＡＳ、ロウアドレス入力信号Ａ0 〜ＡN 及びワード線一括活性化信号ＡＷＬに基づき、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM を発生するロウ系信号発生回路、２はロウアドレスストローブ信号／ＲＡＳの入力を受けてクロック信号を発生するクロック信号発生回路、３はロウアドレス入力信号Ａ0 〜ＡN の入力を受けて内部ロウアドレス信号を発生するアドレスバッファ回路、４は内部ロウアドレス信号とワード線一括活性化信号ＡＷＬとの論理和に基づき信号ＡＲＳ1 〜ＡＲＳN を出力するＯＲ回路、５Ｂは信号ＡＲＳ1 〜ＡＲＳN をデコードし、ワード線一括活性化信号ＡＷＬに基づき、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM を出力するロウデコーダ、６は第１のワードドライバ制御信号ＷＤ1 〜ＷＤL 、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM に基づきワード線ＷＬ11〜ＷＬLMを駆動するワードドライバ回路、７はメモリーセルアレイである。尚、ＷＳＴはワードドライバ回路６を構成する高レベル出力用トランジスタＴのゲート端子である。
【００２９】
図５は、ロウデコーダ５Ｂの内部に設けられ、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL を発生するワードドライバ制御信号発生回路であって、該ワードドライバ制御信号発生回路は、ワード線一括活性化信号ＡＷＬの否定論理を出力する正論理ＮＯＴ回路と、正論理ＮＯＴ回路の出力信号とロウアドレスストローブ信号／ＲＡＳ信号に同期したタイミング信号ＲＡＡとの論理積を出力する第１のＡＮＤ回路と、ワード線一括活性化信号ＡＷＬとタイミング信号ＲＡＡとの論理積を出力する第２のＡＮＤ回路と、第２のＡＮＤ回路の出力を所定時間Ｄだけ遅延させて出力する遅延回路と、第１のＡＮＤ回路と遅延回路との論理和をＲＡＡＷ信号として出力するＯＲ回路と、信号ＡＲＳ1 〜ＡＲＳN をデコードして得られるロウアドレスデコード信号ＡＤＳ1 〜ＡＤＳL とＲＡＡＷ信号との論理積を出力する第３のＡＮＤ回路と、第３のＡＮＤ回路の出力を外部から印加される電源電位レベルから内部で発生する内部昇圧電源の昇圧電位レベルに変換して、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL として出力するレベルシフタ回路とを有している。
【００３０】
図６は、第２の実施形態に係る半導体記憶装置におけるワード線多重選択動作時の制御信号のタイミングを示している。
【００３１】
通常動作時（ワード線一括活性化信号ＡＷＬが低レベル電位であるとき）においては、従来の半導体記憶装置と同様、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM は、ロウアドレスストローブ信号／ＲＡＳにより決定されるタイミングで、ロウアドレス入力信号Ａ0 〜ＡN のロウアドレス情報により決定され、ワード線ＷＬ11〜ＷＬLMのうちの特定のワード線が活性化される。また、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL については、ワード線一括活性化信号ＡＷＬが低レベルであるため、ロウアドレスストローブ信号／ＲＡＳにより決定されるタイミングでロウアドレスデコード信号ＡＤＳ1 〜ＡＤＳL により決定される。この場合、ワード線ＷＬ11〜ＷＬLMのうちの特定のワード線のみが活性化されるため、内部昇圧電源の昇圧電位ＶPPは殆ど変動しないので、十分なセルフブート動作が行なわれる。
【００３２】
一方、ワード線多重選択動作時（ワード線一括活性化信号ＡＷＬが高レベル電位であるとき）においては、ワード線一括活性化信号ＡＷＬが高レベルであるため、第２のワードドライバ制御信号ＷＳ1 〜ＷＳM 及び第３のワードドライバ制御信号ＸＷＳ1 〜ＸＷＳM は全てが活性化するので、内部昇圧電源の昇圧電位ＶPPは電圧降下する。ところが、図６に示すように、タイミング信号ＲＡＡ及びロウアドレスデコード信号ＡＤＳ1 〜ＡＤＳL が高レベルとなった後において、タイミング信号ＲＡＡは、高レベルのワード線一括活性化信号ＡＷＬによって制御され、遅延回路により所定時間Ｄだけ遅延されてＯＲ回路に入力され、該ＯＲ回路からＲＡＡＷ信号として第３のＡＮＤ回路に入力され、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL は低レベルから高レベルに遷移する。つまり、内部昇圧電源の昇圧電位ＶPPが電圧降下がなくなり安定した状態になってから、第１のワードドライバ制御信号ＷＤ1 〜ＷＤL は低レベルから高レベルに遷移するため、セルフブート動作が十分に行なわれるので、全ワード線の電位は所定のレベルを維持する。
【００３３】
【発明の効果】
本発明に係る半導体記憶装置によると、多重選択動作時において、第２のワードドライバ制御信号が全てのワード線に対して発生して、内部昇圧電源から印加される高レベル電圧が一時的に降下しても、第１のワードドライバ制御信号は、内部昇圧電源から印加される高レベル電圧が安定してから発生するので、全ワード線に所定の高レベル電位を安定して供給することができる。このため、本発明によると、全ワード線をアクセスするのに要する時間を減少させて、バーンインの時間の短縮を図ることができる。
【００３４】
本発明に係る半導体記憶装置において、ワードドライバの高レベル電圧出力用トランジスタがゲートに高レベル電圧が与えられた後にドレインに高レベル電圧が与えられるとセルフブート動作をするトランジスタであると、高レベル電圧出力用トランジスタのゲートに印加される高レベル電圧が安定してから、ドレインに高レベル電圧が印加されるので、高レベル電圧出力用トランジスタは確実にセルフブート動作をするので、全ワード線に所定の高レベル電位を安定且つ確実に供給することができる。
【００３５】
本発明に係る半導体記憶装置において、多重選択動作時に第１のワードドライバ制御信号を発生させるタイミングを外部から供給される外部制御信号に基づいて決定すると、多重選択動作時に第１のワードライン制御信号が第２のワードライン制御信号に対して遅く発生する第２の所定時間を多重選択動作に対して独立して制御できるので、内部昇圧電源から印加される高レベル電圧が安定してから第１のワードドライバ制御信号を発生させるタイミングの設定が容易になる。
【００３６】
この場合、外部制御信号が他の機能を有する信号であると、第１のワードライン制御信号を発生させるための制御信号を発生させる回路が不要になるので、回路構成が単純になる。
【００３７】
また、外部制御信号がライトイネーブル制御信号、出力イネーブル制御信号、又はアドレス入力信号であると、半導体記憶装置において通常発生する信号を外部制御信号として利用することができる。
【００３８】
本発明に係る半導体記憶装置において、ワード線一括活性化信号により、多重選択動作時に、第１のワードドライバ制御信号を第２のワードドライバ制御信号に比べて第２の所定時間だけ遅く発生させる遅延手段を有していると、外部制御信号を用いなくても、内部昇圧電源から印加される高レベル電圧が安定してから第１のワードドライバ制御信号を発生させるようにすることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置の構成図である。
【図２】第１の実施形態に係る半導体記憶装置における第１のワードドライバ制御信号を発生するワードドライバ制御信号発生回路の回路図である。
【図３】第１の実施形態に係る半導体記憶装置におけるワード線多重選択動作時の制御信号のタイミングを示す図である。
【図４】第１の実施形態に係る半導体記憶装置の構成図である。
【図５】第１の実施形態に係る半導体記憶装置における第１のワードドライバ制御信号を発生するワードドライバ制御信号発生回路の回路図である。
【図６】第１の実施形態に係る半導体記憶装置におけるワード線多重選択動作時の制御信号のタイミングを示す図である。
【図７】従来の半導体記憶装置の構成図である。
【図８】従来の半導体記憶装置における第１のワードドライバ制御信号を発生するワードドライバ制御信号発生回路の回路図である。
【図９】従来の半導体記憶装置における通常動作時及びワード線多重選択動作時の制御信号のタイミングを示す図である。
【符号の説明】
１  ロウ系信号発生回路
２  クロック信号発生回路
３  アドレスバッファ回路
４  ＯＲ回路
５Ａ，５Ｂ  ロウデコーダ
６  ワードドライバ
７  メモリセルアレイ
【図１】
0003644795.tif 000002
【図２】
0003644795.tif 000003
【図３】
0003644795.tif 000004
【図４】
0003644795.tif 000005
【図５】
0003644795.tif 000006
【図６】
0003644795.tif 000007
【図７】
0003644795.tif 000008
【図８】
0003644795.tif 000009
【図９】
0003644795.tif 000010