(57)【特許請求の範囲】
【請求項１】
ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番に接続された構造を有するインバータにおいて、
前記第１のｐチャネルＭＯＳトランジスタ及び前記第１のｎチャネルＭＯＳトランジスタの内の少なくとも１個のＭＯＳトランジスタに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有し、
前記二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、所定のゲート間距離を置いてお互いに配置されていることを特徴とするインバータ。
【請求項２】
ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタがその順番に接続された構造を有するインバータにおいて、
前記第１のｐチャネルＭＯＳトランジスタに対して、ソース又はドレインのラインに関して直列に、かつ、第２の電圧源側のノードに、それとゲート同士が相互に接続された第２のｐチャネルＭＯＳトランジスタが更に接続された二重化構造を有し、及び
前記第１のｎチャネルＭＯＳトランジスタに対して、ソース又はドレインのラインに関して直列に、かつ、第１の電圧源側のノードに、ゲートが当該ｎチャネルＭＯＳトランジスタの第１の電圧源側のノード及び前記第１のｐチャネルＭＯＳトランジスタの前記第２の電圧源側のノードに共通接続された第３のｐチャネルＭＯＳトランジスタが更に接続された二重化構造を有することを特徴とするインバータ。
【請求項３】
ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、それぞれインバータを構成する、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第３のｐチャネルＭＯＳトランジスタ、及びｎチャネルＭＯＳトランジスタがその順番に接続されており、
前記第１のｐチャネルＭＯＳトランジスタ、前記第２のｐチャネルＭＯＳトランジスタ、及び前記ｎチャネルＭＯＳトランジスタのゲートは共通接続され、かつ、前記インバータの入力に接続され、
前記第３のｐチャネルＭＯＳトランジスタのゲートは、ソース又はドレインのラインに関して当該第３のｐチャネルＭＯＳトランジスタと前記ｎチャネルＭＯＳトランジスタの間のノード、及びソース又はドレインのラインに関して前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタの間のノードに共通接続され、
ソース又はドレインのラインに関して前記第２のｐチャネルＭＯＳトランジスタと前記第３のｐチャネルＭＯＳトランジスタの間のノードは、前記インバータの出力に接続され、
前記第１のｐチャネルＭＯＳトランジスタと前記第２のｐチャネルＭＯＳトランジスタとによって二重化構造を有するｐチャネルＭＯＳトランジスタが形成されるようになっており、
前記第３のｐチャネルＭＯＳトランジスタと前記ｎチャネルＭＯＳトランジスタとによって二重化構造を有するｎチャネルＭＯＳトランジスタが形成されるようになっていることを特徴とするインバータ。
【請求項４】
前記二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、所定のゲート間距離を置いてお互いに配置されていることを特徴とする請求項２または３に記載のインバータ。
【請求項５】
前記所定のゲート間距離は、２μｍから８μｍであることを特徴とする請求項１または４に記載のインバータ。
【請求項６】
前記所定のゲート間距離は、２μｍから５μｍであることを特徴とする請求項１または４に記載のインバータ。
【請求項７】
一方の出力が他方の入力にそれぞれ交差接続された２個のインバータを含む半導体論理回路において、
前記インバータの内の少なくとも１個のインバータは、請求項１から６のいずれか１項に記載のインバータであることを特徴とする半導体論理回路。
【請求項８】
一方の出力が他方の入力にそれぞれ交差接続された２個のインバータを含むスタティックランダムアクセスメモリにおいて、
前記インバータの内の少なくとも１個のインバータは、請求項１から６のいずれか１項に記載のインバータであることを特徴とするスタティックランダムアクセスメモリ。
【請求項９】
一方の出力が他方の入力にそれぞれ交差接続された２個のインバータを含み、かつ、当該インバータのいずれか一方の出力が、制御用のクロック信号の反転論理信号の制御の下に、当該インバータの他方の入力に接続されているデータラッチ回路において、
前記インバータの内の少なくとも１個のインバータは、請求項１から６のいずれか１項に記載のインバータであることを特徴とするデータラッチ回路。
【請求項１０】
データ信号が一端に接続され、制御用のクロック信号の制御の下に当該データ信号を他端より後段に出力するＣＭＯＳスイッチを有する半導体論理回路において、
前記ＣＭＯＳスイッチに含まれ、かつ、前記制御用のクロック信号がゲートに接続されたｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの内の少なくとも１個のＭＯＳトランジスタに対して、ゲートが相互に接続された同じ導電型のチャネルのＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有し、
前記二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、所定のゲート間距離を置いてお互いに配置されていることを特徴とする半導体論理回路。
【請求項１１】
データ信号が入力に接続され、かつ、制御用の相補のクロック信号の制御の下に当該データ信号の反転論理信号を後段に出力する第１のインバータを有する半導体論理回路において、
前記第１のインバータに含まれ、かつ、前記制御用の相補のクロック信号がゲートに接続されたｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの内の少なくとも１個のＭＯＳトランジスタに対して、ゲートが相互に接続された同じ導電型のチャネルのＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有し、
前記二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、所定のゲート間距離を置いてお互いに配置されていることを特徴とする半導体論理回路。
【請求項１２】
前記二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、前記データ信号がゲートに接続されたＭＯＳトランジスタのソース又はドレインのラインを介して、ソース又はドレインのラインに関して直列に接続されていることを特徴とする請求項１０又は１１に記載の半導体論理回路。
【請求項１３】
前記半導体論理回路は、
前記後段に出力された信号が入力に接続された第２のインバータと、
前記制御用の相補のクロック信号と相反する論理の相補のクロック信号に制御され、前記第２のインバータの出力が入力に接続され、及び出力が当該第２のインバータの入力に接続された第３のインバータと、
を更に有するデータラッチ回路であることを特徴とする請求項１０から１２のいずれか１項に記載の半導体論理回路。
【請求項１４】
前記所定のゲート間距離は、２μｍから８μｍであることを特徴とする請求項１０から１３のいずれか１項に記載の半導体論理回路。
【請求項１５】
前記所定のゲート間距離は、２μｍから５μｍであることを特徴とする請求項１０から１３のいずれか１項に記載の半導体論理回路。
【請求項１６】
第１のインバータ（１１Ｉ１)と、第２のインバータ（１１Ｉ２）と、第１のＣＭＯＳスイッチ（１１Ｓ１)であって、データ信号が一端に接続され、制御用のクロック信号の制御の下に、当該データ信号を他端より後段に出力する第１のＣＭＯＳスイッチと、第２のＣＭＯＳスイッチ（１１Ｓ２)であって、前記第２のインバータの出力が一端に接続され、前記クロック信号の反転論理信号の制御の下に、当該一端から入力された信号を他端より後段に出力する第２のＣＭＯＳスイッチとを含む第１のデータラッチ回路と、
第３のインバータ（１１Ｉ３)と、第４のインバータ（１１Ｉ４)と、第３のＣＭＯＳスイッチ（１１Ｓ３)であって、前記データ信号が一端に接続され、前記制御用のクロック信号の制御の下に、当該データ信号を他端より後段に出力する第３のＣＭＯＳスイッチと、第４のＣＭＯＳスイッチ（１１Ｓ４)であって、前記第４のインバータの出力が一端に接続され、前記クロック信号の反転論理信号の制御の下に、当該一端から入力された信号を他端より後段に出力する第４のＣＭＯＳスイッチとを含む第２のデータラッチ回路と、を有し、
前記の第１、第２、第３及び第４のインバータは、それぞれソース又はドレインのラインに関して直列に接続されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとから構成されており、
前記第１のインバータの出力は、前記第２のインバータの一方の導電型のトランジスタのゲート、及び前記第４のインバータの当該一方の導電型のトランジスタのゲートに接続され、
前記第３のインバータの出力は、前記第２のインバータの他方の導電型のトランジスタのゲート、及び前記第４のインバータの当該他方の導電型のトランジスタのゲートに接続され、
前記第２のインバータの出力は、前記第２のＣＭＯＳスイッチを介して、前記第１のインバータの一方の導電型のトランジスタのゲート、及び前記第３のインバータの当該一方の導電型のトランジスタのゲートに接続され、
前記第４のインバータの出力は、前記第４のＣＭＯＳスイッチを介して、前記第１のインバータの他方の導電型のトランジスタのゲート、及び前記第３のインバータの当該他方のトランジスタのゲートに接続され、
前記第１のＣＭＯＳスイッチの前記他端からの出力は、前記第２のＣＭＯＳスイッチの前記他端からの出力と、前記第１のインバータの前記一方の導電型のトランジスタのゲートと、前記第３のインバータの前記一方の導電型のトランジスタのゲートとに接続され、及び
前記第３のＣＭＯＳスイッチの前記他端からの出力は、前記第４のＣＭＯＳスイッチの前記他端からの出力と、前記第１のインバータの前記他方の導電型のトランジスタのゲートと、前記第３のインバータの前記他方の導電型のトランジスタのゲートとに接続されることを特徴とするデータラッチ回路。
【請求項１７】
前記第１から第４のインバータのインバータは、当該インバータに含まれるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの内のいずれか一方のＭＯＳトランジスタのドライブ能力が他方のＭＯＳトランジスタのドライブ能力より大きくなっており、
前記ｐチャネルＭＯＳトランジスタのドライブ能力が前記ｎチャネルＭＯＳトランジスタのドライブ能力より大きい場合は、前記インバータの出力は、前記の第１及び第３のインバータの組あるいは前記の第２及び第４のインバータの組の内で当該インバータが含まれない方のインバータの組のインバータに１個ずつ含まれるｐチャネルＭＯＳトランジスタのゲートに、直接或いはＣＭＯＳスイッチを介して接続され、
前記ｎチャネルＭＯＳトランジスタのドライブ能力が前記ｐチャネルＭＯＳトランジスタのドライブ能力より大きい場合は、前記インバータの出力は、前記の第１及び第３のインバータの組あるいは前記の第２及び第４のインバータの組の内で当該インバータが含まれない方のインバータの組のインバータに１個ずつ含まれるｎチャネルＭＯＳトランジスタのゲートに、直接或いはＣＭＯＳスイッチを介して接続されていることを特徴する請求項１６に記載のデータラッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インバータ、スタティックランダムアクセスメモリ（以下、ＳＲＡＭと略する）、データラッチ回路を含む半導体論理回路に関し、より詳しくは、シングルイベントによる誤動作を防止するための二重化構造を有するＭＯＳトランジスタ又はメモリ部を有する半導体論理回路に関する。
【０００２】
【従来の技術】
一方の出力が他方の入力にそれぞれ交差接続された２個のインバータを含む従来の半導体論理回路は、１又は０のデータを電圧のレベルに対応させて保持するためのフリップフロップ、及びデータの書き込み、読み出しなどの動作を適切に実行させるための制御部を含む構造をしている。また、クロック信号の制御を受け、入力データ信号に対応する信号を後段に出力するＣＭＯＳスイッチ又はクロックトインバータを含む半導体論理回路は、クロック信号の制御の下に、入力データ信号を内部に取り込むことができる。そのような構造のために、ＳＲＡＭであれば、データの書き込み、保持、読み出しを実行することができ、データラッチ回路であれば、クロック信号の入力によってデータを取り込み、次のクロック信号の入力までそのデータを保持することができる。
【０００３】
【発明が解決しようとする課題】
しかし、動作中の従来の半導体論理回路に放射線、イオン線等の高エネルギー粒子線が入射すると、そのエネルギー粒子の電離作用、励起作用などによって、半導体論理回路の素子内に電子−正孔対を生じ、電荷が発生することがある。この発生電荷が半導体論理回路内の素子に流れ込むとそれの誤動作を引き起こし、ＳＲＡＭであれば記憶されていた情報、あるいはデータラッチ回路であればラッチしている情報が反転したり、また、データラッチ回路であれば動作のためのクロック信号が無いときのデータを取り込んだりするという誤動作が発生することがある。このような現象は、シングルイベント（シングルイベントアプセット）と呼ばれている。このシングルイベントは、高エネルギー粒子が存在しやすい環境である、高空、宇宙空間、放射線関連施設等でしばしば観察され、そのような環境下でのコンピュータの正常な動作の阻害要因となっている。そのような高エネルギー粒子を完全に遮蔽することによってシングルイベントを防止することは現実的な対策ではない。従って、シングルイベントを効果的に防止するためには、シングルイベントを単体で防止することができるような構造を有する半導体論理回路が必要となる。
【０００４】
【課題を解決するための手段】
本発明は、上記の課題に鑑みてなされたものであり、ＭＯＳトランジスタ又はフリップフロップを二重化構造にすることによって一つのＭＯＳトランジスタの誤動作があってもその影響をブロックし、シングルイベントを防止することを目的とするものである。上記の課題は、以下の特徴を有する本発明によって解決される。すなわち、請求項１に記載の発明は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタがその順番に接続された構造を有するインバータにおいて、当該第１のｐチャネルＭＯＳトランジスタ及び当該第１のｎチャネルＭＯＳトランジスタの内の少なくとも１個のＭＯＳトランジスタに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第２のＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有し、二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、所定のゲート間距離を置いてお互いに配置されていることを特徴とする。
【０００５】
請求項２に記載の発明は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、第１のｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタがその順番に接続された構造を有するインバータにおいて、当該第１のｐチャネルＭＯＳトランジスタに対して、ソース又はドレインのラインに関して直列に、かつ、第２の電圧源側のノードに、それとゲート同士が相互に接続された第２のｐチャネルＭＯＳトランジスタが更に接続された二重化構造を有し、及び当該第１のｎチャネルＭＯＳトランジスタに対して、ソース又はドレインのラインに関して直列に、かつ、第１の電圧源側のノードに、ゲートが当該ｎチャネルＭＯＳトランジスタの第１の電圧源側のノード及び当該第１のｐチャネルＭＯＳトランジスタの当該第２の電圧源側のノードに共通接続された第３のｐチャネルＭＯＳトランジスタが更に接続された二重化構造を有することを特徴とする。
【０００６】
請求項３に記載の発明は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノードから第２の電圧源側に接続されたノードに向かって、それぞれインバータを構成する、第１のｐチャネルＭＯＳトランジスタ、第２のｐチャネルＭＯＳトランジスタ、第３のｐチャネルＭＯＳトランジスタ、及びｎチャネルＭＯＳトランジスタがその順番に接続されており、当該第１のｐチャネルＭＯＳトランジスタ、当該第２のｐチャネルＭＯＳトランジスタ、及び当該ｎチャネルＭＯＳトランジスタのゲートは共通接続され、かつ、当該インバータの入力に接続され、当該第３のｐチャネルＭＯＳトランジスタのゲートは、ソース又はドレインのラインに関して当該第３のｐチャネルＭＯＳトランジスタと当該ｎチャネルＭＯＳトランジスタの間のノード、及びソース又はドレインのラインに関して当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタの間のノードに共通接続され、ソース又はドレインのラインに関して当該第２のｐチャネルＭＯＳトランジスタと当該第３のｐチャネルＭＯＳトランジスタの間のノードは、当該インバータの出力に接続され、当該第１のｐチャネルＭＯＳトランジスタと当該第２のｐチャネルＭＯＳトランジスタとによって二重化構造を有するｐチャネルＭＯＳトランジスタが形成されるようになっており、当該第３のｐチャネルＭＯＳトランジスタと当該ｎチャネルＭＯＳトランジスタとによって二重化構造を有するｎチャネルＭＯＳトランジスタが形成されるようになっていることを特徴とする。
【０００８】
請求項４に記載の発明は、請求項２または３に記載の発明の特徴に加えて、当該二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、所定のゲート間距離を置いてお互いに配置されていることを特徴とする。
【０００９】
請求項５に記載の発明は、請求項１または４に記載の発明の特徴に加えて、当該所定のゲート間距離は、２μｍから８μｍであることを特徴とする。
【００１０】
請求項６に記載の発明は、請求項１または４に記載の発明の特徴に加えて、当該所定のゲート間距離は、２μｍから５μｍであることを特徴とする。
【００１１】
請求項７に記載の発明は、一方の出力が他方の入力にそれぞれ交差接続された２個のインバータを含む半導体論理回路において、当該インバータの内の少なくとも１個のインバータは、請求項１から６のいずれか１項に記載の発明であることを特徴とする。
【００１２】
請求項８に記載の発明は、一方の出力が他方の入力にそれぞれ交差接続された２個のインバータを含むスタティックランダムアクセスメモリにおいて、当該インバータの内の少なくとも１個のインバータは、請求項１から６のいずれか１項に記載の発明であることを特徴とする。
【００１３】
請求項９に記載の発明は、一方の出力が他方の入力にそれぞれ交差接続された２個のインバータを含み、かつ、当該インバータのいずれか一方の出力が、制御用のクロック信号の反転論理信号の制御の下に、当該インバータの他方の入力に接続されているデータラッチ回路において、当該インバータの内の少なくとも１個のインバータは、請求項１から６のいずれか１項に記載の発明であることを特徴とする。
【００１４】
請求項１０に記載の発明は、データ信号が一端に接続され、制御用のクロック信号の制御の下に当該データ信号を他端より後段に出力するＣＭＯＳスイッチを有する半導体論理回路において、当該ＣＭＯＳスイッチに含まれ、かつ、当該制御用のクロック信号がゲートに接続されたｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの内の少なくとも１個のＭＯＳトランジスタに対して、ゲートが相互に接続された同じ導電型のチャネルのＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有し、二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、所定のゲート間距離を置いてお互いに配置されていることを特徴とする。
【００１５】
請求項１１に記載の発明は、データ信号が入力に接続され、かつ、制御用の相補のクロック信号の制御の下に当該データ信号の反転論理信号を後段に出力する第１のインバータを有する半導体論理回路において、当該第１のインバータに含まれ、かつ、当該制御用の相補のクロック信号がゲートに接続されたｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの内の少なくとも１個のＭＯＳトランジスタに対して、ゲートが相互に接続された同じ導電型のチャネルのＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有し、二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、所定のゲート間距離を置いてお互いに配置されていることを特徴とする。
【００１６】
請求項１２に記載の発明は、請求項１０又は１１に記載の発明の特徴に加えて、当該二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタは、当該データ信号がゲートに接続されたＭＯＳトランジスタのソース又はドレインのラインを介して、ソース又はドレインのラインに関して直列に接続されていることを特徴とする。
【００１７】
請求項１３に記載の発明は、請求項１０から１２のいずれか１項に記載の発明の特徴に加えて、当該半導体論理回路は、当該後段に出力された信号が入力に接続された第２のインバータと、当該制御用の相補のクロック信号と相反する論理の相補のクロック信号に制御され、及び当該第２のインバータの出力が入力に接続され、出力が当該第２のインバータの入力に接続された第３のインバータと、を更に有するデータラッチ回路であることを特徴とする。
【００２０】
請求項１４に記載の発明は、請求項１０から１３のいずれか１項に記載の発明の特徴に加えて、当該所定のゲート間距離は、２μｍから８μｍであることを特徴とする。
【００２１】
請求項１５に記載の発明は、請求項１０から１３のいずれか１項に記載の発明の特徴に加えて、当該所定のゲート間距離は、２μｍから５μｍであることを特徴とする。
【００２２】
請求項１６に記載の発明は、第１のインバータ（１１Ｉ１)と、第２のインバータ（１１Ｉ２）と、第１のＣＭＯＳスイッチ（１１Ｓ１)であって、データ信号が一端に接続され、制御用のクロック信号の制御の下に、当該データ信号を他端より後段に出力する第１のＣＭＯＳスイッチと、第２のＣＭＯＳスイッチ（１１Ｓ２)であって、当該第２のインバータの出力が一端に接続され、当該クロック信号の反転論理信号の制御の下に、当該一端から入力された信号を他端より後段に出力する第２のＣＭＯＳスイッチとを含む第１のデータラッチ回路と、
第３のインバータ（１１Ｉ３)と、第４のインバータ（１１Ｉ４)と、第３のＣＭＯＳスイッチ（１１Ｓ３)であって、当該データ信号が一端に接続され、当該制御用のクロック信号の制御の下に、当該データ信号を他端より後段に出力する第３のＣＭＯＳスイッチと、第４のＣＭＯＳスイッチ（１１Ｓ４)であって、当該第４のインバータの出力が一端に接続され、当該クロック信号の反転論理信号の制御の下に、当該一端から入力された信号を他端より後段に出力する第４のＣＭＯＳスイッチとを含む第２のデータラッチ回路と、を有し、
前記の第１、第２、第３及び第４のインバータは、それぞれソース又はドレインのラインに関して直列に接続されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとから構成されており、
当該第１のインバータの出力は、当該第２のインバータの一方の導電型のトランジスタのゲート、及び当該第４のインバータの当該一方の導電型のトランジスタのゲートに接続され、
当該第３のインバータの出力は、当該第２のインバータの他方の導電型のトランジスタのゲート、及び当該第４のインバータの当該他方の導電型のトランジスタのゲートに接続され、
当該第２のインバータの出力は、当該第２のＣＭＯＳスイッチを介して、当該第１のインバータの一方の導電型のトランジスタのゲート、及び当該第３のインバータの当該一方の導電型のトランジスタのゲートに接続され、
当該第４のインバータの出力は、当該第４のＣＭＯＳスイッチを介して、当該第１のインバータの他方の導電型のトランジスタのゲート、及び当該第３のインバータの当該他方のトランジスタのゲートに接続され、
当該第１のＣＭＯＳスイッチの当該他端からの出力は、当該第２のＣＭＯＳスイッチの当該他端からの出力と、当該第１のインバータの当該一方の導電型のトランジスタのゲートと、当該第３のインバータの当該一方の導電型のトランジスタのゲートとに接続され、及び
当該第３のＣＭＯＳスイッチの当該他端からの出力は、当該第４のＣＭＯＳスイッチの当該他端からの出力と、当該第１のインバータの当該他方の導電型のトランジスタのゲートと、当該第３のインバータの当該他方の導電型のトランジスタのゲートとに接続されることを特徴とする。
【００２３】
請求項１７に記載の発明は、請求項１６に記載の発明の特徴に加えて、当該第１から第４のインバータのインバータは、当該インバータに含まれるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの内のいずれか一方のＭＯＳトランジスタのドライブ能力が他方のＭＯＳトランジスタのドライブ能力より大きくなっており、当該ｐチャネルＭＯＳトランジスタのドライブ能力が当該ｎチャネルＭＯＳトランジスタのドライブ能力より大きい場合は、当該インバータの出力は、第１及び第３のインバータの組あるいは第２及び第４のインバータの組の内で当該インバータが含まれない方のインバータの組のインバータに１個ずつ含まれるｐチャネルＭＯＳトランジスタのゲートに、直接或いはＣＭＯＳスイッチを介して接続され、当該ｎチャネルＭＯＳトランジスタのドライブ能力が当該ｐチャネルＭＯＳトランジスタのドライブ能力より大きい場合は、当該インバータの出力は、第１及び第３のインバータの組あるいは第２及び第４のインバータの組の内で当該インバータが含まれない方のインバータの組のインバータに１個ずつ含まれるｎチャネルＭＯＳトランジスタのゲートに、直接或いはＣＭＯＳスイッチを介して接続されていることを特徴する。
【００２４】
【発明の実施の形態】
これから回路図（図１〜１１）及びタイミング図（図１６〜２１）を参照して、本発明の一実施形態としてのインバータ、ＳＲＡＭ及びデータラッチ回路の構成及び動作を、従来技術との比較において説明していく。なお、本明細書では以下の記号を使用する：
Ａ  入力；
ＣＫ  クロック信号；
ＣＫＢ  入力反転クロック信号；
ＣＫＢｉ  反転クロック信号；
Ｄ  相対的ドライブ能力；
Ｄａｔａ  入力データ信号；
Ｇ  クロック信号；
ＧＢ  入力反転クロック信号；
ＧＢｉ  反転クロック信号；
Ｏｕｔ  出力；
Ｑ  ビット線（ＳＲＡＭ）、クロック信号（データラッチ回路）；
ＱＢ  ビット線（ＳＲＡＭ）、反転クロック信号（データラッチ回路）；
ＶＤＤ  第１の電圧源からの電源電圧；
ＶＳＳ  第２の電圧源からの電源電圧（０Ｖ）；及び
Ｗ  ワード線。
【００２５】
（従来のインバータの構成）
まず、インバータの構成について説明する。図１は、従来のインバータ１の構成を表わす回路図である。インバータ１は、ソース又はドレインのラインに関して直列に、第１の電圧源側に接続されたノード１ａから第２の電圧源側に接続されたノード１ｂに向かって、ｐチャネルＭＯＳトランジスタ１Ｔ１（以下、ＭＯＳＦＥＴをトランジスタと称する）、及びｎチャネルＭＯＳ１Ｔ２トランジスタがその順番に接続されている。ｐチャネルＭＯＳトランジスタ１Ｔ１及びｎチャネルＭＯＳトランジスタ１Ｔ２のゲートは共通接続され、かつ、インバータ１の入力に接続されている。ソース又はドレインのラインに関してｐチャネルＭＯＳトランジスタ１Ｔ１とｎチャネルＭＯＳトランジスタ１Ｔ２の間のノードは、インバータ１の出力に接続されている。
【００２６】
（本発明の第１の実施形態に係るインバータの構成）
図２は、本発明の第１の実施形態に係る、二重化構造を有するトランジスタを含むインバータ２の構成を表わす回路図である。インバータ２においては、インバータ１におけるトランジスタ１Ｔ１に対応する（ｐチャネルＭＯＳ）トランジスタ２Ｔ１に対して、それとゲート同士が相互に接続された同じ導電型のチャネルの（ｐチャネルＭＯＳ）トランジスタ２Ｔ３が、ソース又はドレインのラインに関して直列に更に接続された二重化構造が形成されている。これらの２個のトランジスタ２Ｔ１及び２Ｔ３は、ゲートが共通であり、そのゲートによって制御されるソース又はドレインのラインがお互いに直列に接続されているため、全体として１個のトランジスタと同じ動作を実行する。ここで、例えばトランジスタ２Ｔ１及び２Ｔ３がオフ（非導通）の状態であって、全体としてオフの状態であるときに、シングルイベントによって、いずれかのトランジスタが誤動作によりオン（導通）の状態になったとしても、他方のトランジスタがオフであるために、全体としてはオフの状態を保持したままであることになる。このようにインバータ２においては、トランジスタを二重化構造にすることによって冗長系が形成されており、シングルイベントによる意図しない出力の論理状態の変化が防止される。
【００２７】
トランジスタ２Ｔ１に対してトランジスタ２Ｔ３が直列接続されているのと同様に、（ｎチャネルＭＯＳ）トランジスタ２Ｔ２に対して（ｎチャネルＭＯＳ）トランジスタ２Ｔ４が、ソース又はドレインのラインに関して直列に更に接続されている。すなわち、インバータ１のトランジスタ１Ｔ１及び１Ｔ２にそれぞれ対応するインバータ２のトランジスタ２Ｔ１及び２Ｔ２とも、それぞれ同じ導電型のトランジスタ２Ｔ３及び２Ｔ４がソース又はドレインのラインに関して直列に更に接続された二重化構造を有している。インバータ１と同様に、入力Ａはインバータ２のノード２ｃに接続され、出力Ｏｕｔはインバータ２のノード２ｄに接続されている。ノード２ａには第１の電圧源からの電源電圧ＶＤＤが与えられ、ノード２ｂには第２の電圧源からの電源電圧ＶＳＳが与えられる。通常ＶＳＳは０Ｖとされる。
【００２８】
（本発明の第２の実施形態に係るインバータの構成）
図３は、本発明の第２の実施形態に係る、二重化構造を有するトランジスタを含むインバータ３の構成を表わす回路図である。インバータ３においては、インバータ１におけるトランジスタ１Ｔ１に対応する（ｐチャネルＭＯＳ）トランジスタ３Ｔ１に対して、ソース又はドレインのラインに関して直列に、かつ、第２の電圧源側のノードに、それとゲート同士が相互に接続された（ｐチャネル）ＭＯＳトランジスタ３Ｔ３が更に接続された二重化構造が形成されている。
【００２９】
また、インバータ１におけるトランジスタ１Ｔ２に対応する（ｎチャネルＭＯＳ）トランジスタ３Ｔ２に対して、ソース又はドレインのラインに関して直列に、かつ、トランジスタ３Ｔ２の第１の電圧源側のノードに、ゲートが当該第１の電圧源側のノード及びｐチャネルＭＯＳトランジスタ３Ｔ１の当該第２の電圧源側のノードに共通接続されたｐチャネルＭＯＳトランジスタ３Ｔ４が更に接続された二重化構造が形成されている。インバータ１と同様に、入力Ａはインバータ３のノード３ｃに接続され、出力Ｏｕｔはインバータ３のノード３ｄに接続されている。ノード３ａには第１の電圧源からの電源電圧ＶＤＤが与えられ、ノード３ｂには第２の電圧源からの電源電圧ＶＳＳが与えられる。通常ＶＳＳは０Ｖとされる。二重化構造のための２つのｐＭＯＳトランジスタ３Ｔ３及び３Ｔ４のサブストレート（バルク）は、ｐＭＯＳトランジスタ３Ｔ１とは異なって、第１の電源電圧ＶＤＤからは独立している。
【００３０】
（従来のインバータの動作）
次に、インバータの動作について説明する。図１６は、インバータ１の動作説明のためのタイミング図であり、図１７は、インバータ２及び３の動作説明のためのタイミング図である。なお、本発明の説明において重要なことは、電圧の変化の過渡特性ではなく、論理状態の推移であるため、図１６〜図２１では論理状態（ハイレベル、ローレベル）の変化のみを表わしている。図１６において、入力Ａはノード１ｃに、及び出力Ｏｕｔはノード１ｄに対応している。Ｔ１〜Ｔ２は、それぞれインバータ１におけるトランジスタ１Ｔ１〜１Ｔ２に対応している。図１７において、入力Ａはノード２ｃ又は３ｃに、及び出力Ｏｕｔはノード２ｄ又は３ｄに対応している。Ｔ１〜Ｔ４は、それぞれインバータ２及び３における、それぞれトランジスタ２Ｔ１〜２Ｔ４及び３Ｔ１〜３Ｔ４に対応している。なお、トランジスタの論理状態は、トランジスタがオフの状態のときをローレベル、オンの状態のときをハイレベルに対応させて表わしている。
【００３１】
（インバータ１から３  −  状態Ｓ１１  −  通常動作）
これからインバータ１、２及び３の状態を、順次、インバータ１については図１６に示した状態Ｓ１１〜Ｓ１２に、インバータ２及び３についてはそれぞれ図１７に示した状態Ｓ２１／Ｓ３１〜Ｓ２２／Ｓ３２に遷移させ、それぞれの状態におけるインバータ１、２及び３の動作について説明する。まず、状態Ｓ１１においては、入力Ａはローレベルである。このため、インバータ１、２及び３の、トランジスタ１Ｔ１、２Ｔ１及び３Ｔ１がオン、トランジスタ１Ｔ２、２Ｔ２及び３Ｔ２がオフになっている。更に、インバータ２及び３の、トランジスタ２Ｔ３及び３Ｔ３がオン、トランジスタ２Ｔ４及び３Ｔ４がオフになっている。そして、第１の電圧源からの電源電圧ＶＤＤ、すなわちハイレベルがノード１ｄ、２ｄ及び３ｄから出力Ｏｕｔに出力される。このように、ローレベルの入力Ａが反転させられてハイレベルの出力Ｏｕｔとなる。
【００３２】
（インバータ１  −  状態Ｓ１１  −  シングルイベント）
ここで、インバータ１の状態Ｓ１１におけるシングルイベントの発生の可能性について考察する。状態Ｓ１１では、入力Ａはローレベル、１Ｔ１はオン、１Ｔ２はオフであって、出力Ｏｕｔはハイレベルである。オフの状態のトランジスタ１Ｔ２に高エネルギー粒子が入射し、そのためにオンになったとする。するとその瞬間にインバータ１の出力が接地電位のＶＳＳにも接続されたことになり、インバータ１の出力レベルは瞬間的に低下する。この低下した電圧が後段に出力されるため、それがしきい値以下に低下していれば、論理値が反転することになる。このようにして、１つのトランジスタ１Ｔ２の誤動作の影響がインバータ１の出力に及び、結果としてインバータの出力する論理値が反転してしまう。これがシングルイベントであり、インバータ１は、この現象が発生し得る状態にある。
【００３３】
（インバータ２  −  状態Ｓ１１  −  シングルイベント）
次にインバータ２の状態Ｓ１１におけるシングルイベントの発生の可能性について考察する。状態Ｓ１１では、入力Ａはローレベル、２Ｔ１及び２Ｔ３はオン、２Ｔ２及び２Ｔ４はオフであって、出力Ｏｕｔはハイレベルである。トランジスタ２Ｔ２及び２Ｔ４がオフの状態のとき、トランジスタ２Ｔ２に高エネルギー粒子が入射し、そのためにオンになったとする。しかし、トランジスタ２Ｔ２のソース又はドレインのラインに直列に接続されたトランジスタ２Ｔ４はオフのままであるため、トランジスタ２Ｔ２の誤動作によるレベル変化はトランジスタ２Ｔ４によってブロックされ、出力Ｏｕｔには伝わらない。従って、トランジスタ２Ｔ２が瞬間的にオンになったとしても、その影響はトランジスタ２Ｔ２自身のみに留まることになり、その影響がトランジスタ２Ｔ２及び２Ｔ４の全体、すなわちインバータ２の出力Ｏｕｔに及ぶことはない。また、トランジスタ２Ｔ４がオンになったとしても、その影響はトランジスタ２Ｔ２にブロックされる。このように、トランジスタのいずれか１個が上記のように誤動作しても、そのトランジスタのソース又はドレインのラインに直列に接続された二重化構造のためのトランジスタにその誤動作の結果がブロックされる。従って、このようにシングルイベントの発生が防止されることになる。
【００３４】
（インバータ３  −  状態Ｓ１１  −  シングルイベント）
次にインバータ３の状態Ｓ１１におけるシングルイベントの発生の可能性について考察する。状態Ｓ１１では、入力Ａはローレベル、３Ｔ１及び３Ｔ３はオン、３Ｔ２及び３Ｔ４はオフであって、出力Ｏｕｔはハイレベルである。ここで、トランジスタ３Ｔ２に高エネルギー粒子が入射し、そのためにオンになったとする。すると、トランジスタ３Ｔ２のＶＤＤ側のノードの電圧が低下するが、その電圧低下は、トランジスタ３Ｔ４にブロックされて出力Ｏｕｔには伝わらない。また、トランジスタ３Ｔ４がオンになったとすると、トランジスタ３Ｔ４のＶＳＳ側のノードは、オンであるトランジスタ３Ｔ１のＶＳＳ側のノードと接続されていてハイレベルであるため、出力Ｏｕｔはハイレベルのままで変化しない。つまり、出力Ｏｕｔへ接続されたノード３ｄは、それを挟む２個のｐＭＯＳトランジスタ３Ｔ３及び３Ｔ４によって保護されており、ノイズの影響を受けることがない。従って、このようにシングルイベントの発生が防止されることになる。
【００３５】
（インバータ１から３  −  状態Ｓ１２  −  通常動作）
次にインバータ１、２及び３の状態を状態Ｓ１２に遷移させ、入力Ａをハイレベルとする。このため、インバータ１、２及び３の、トランジスタ１Ｔ１、２Ｔ１及び３Ｔ１がオフ、トランジスタ１Ｔ２、２Ｔ２及び３Ｔ２がオンになる。更に、インバータ２及び３の、トランジスタ２Ｔ３及び３Ｔ３がオフ、トランジスタ２Ｔ４及び３Ｔ４がオンになっている。そして、第２の電圧源からの電源電圧ＶＳＳ、すなわちローレベルがノード１ｄ、２ｄ及び３ｄから出力Ｏｕｔに出力される。このように、ハイレベルの入力Ａが反転させられてローレベルの出力Ｏｕｔとなる。
【００３６】
（インバータ１  −  状態Ｓ１２  −  シングルイベント）
ここで、インバータ１の状態Ｓ１２におけるシングルイベントの発生の可能性について考察する。状態Ｓ１２では、入力Ａはハイレベル、１Ｔ１はオフ、１Ｔ２はオンであって、出力Ｏｕｔはローレベルである。オフの状態のトランジスタ１Ｔ１に高エネルギー粒子が入射し、そのためにオンになったとする。するとその瞬間にインバータ１の出力がＶＤＤにも接続されたことになり、インバータ１の出力レベルは瞬間的に上昇する。この上昇した電圧が後段に出力されるため、それがしきい値以上に上昇していれば、論理値が反転することになる。このように、インバータ１は、シングルイベント現象が発生し得る状態にある。
【００３７】
（インバータ２  −  状態Ｓ１２  −  シングルイベント）
次にインバータ２の状態Ｓ１２におけるシングルイベントの発生の可能性について考察する。状態Ｓ１２では、入力Ａはハイレベル、２Ｔ１及び２Ｔ３はオフ、２Ｔ２及び２Ｔ４はオンであって、出力Ｏｕｔはローレベルである。トランジスタ２Ｔ１及び２Ｔ３がオフの状態のとき、トランジスタ２Ｔ１に高エネルギー粒子が入射し、そのためにオンになったとする。しかし、トランジスタ２Ｔ１のソース又はドレインのラインに直列に接続されたトランジスタ２Ｔ３はオフのままであるため、トランジスタ２Ｔ１の誤動作によるレベル変化はトランジスタ２Ｔ３によってブロックされ、出力Ｏｕｔには伝わらない。従って、トランジスタ２Ｔ１が瞬間的にオンになったとしても、その影響はトランジスタ２Ｔ１自身のみに留まることになり、その影響がトランジスタ２Ｔ１及び２Ｔ３の全体、すなわちインバータ２の出力Ｏｕｔに及ぶことはない。また、トランジスタ２Ｔ３がオンになったとしても、その影響はトランジスタ２Ｔ１にブロックされる。このように、トランジスタのいずれか１個が上記のように誤動作しても、そのトランジスタのソース又はドレインのラインに直列に接続された二重化構造のためのトランジスタにその誤動作の結果がブロックされる。従って、このようにシングルイベントの発生が防止されることになる。
【００３８】
（インバータ３  −  状態Ｓ１２  −  シングルイベント）
次にインバータ３の状態Ｓ１２におけるシングルイベントの発生の可能性について考察する。状態Ｓ１２では、入力Ａはハイレベル、３Ｔ１及び３Ｔ３はオフ、３Ｔ２及び３Ｔ４はオンであって、出力Ｏｕｔはローレベルである。ここで、トランジスタ３Ｔ１に高エネルギー粒子が入射し、そのためにオンになったとする。すると、トランジスタ３Ｔ１のＶＳＳ側のノードの電圧が上昇するが、その電圧上昇は、トランジスタ３Ｔ３にブロックされて出力Ｏｕｔには伝わらない。また、トランジスタ３Ｔ３がオンになったとすると、トランジスタ３Ｔ３のＶＤＤ側のノードは、オンであるトランジスタ３Ｔ２のＶＤＤ側のノードと接続されていてローレベルであるため、出力Ｏｕｔはローレベルのままで変化しない。つまり、出力Ｏｕｔへ接続されたノード３ｄは、それを挟む２個のｐＭＯＳトランジスタ３Ｔ３及び３Ｔ４によって保護されており、ノイズの影響を受けることがない。従って、このようにシングルイベントの発生が防止されることになる。
【００３９】
（従来のＳＲＡＭの構成）
まず、ＳＲＡＭの構成について説明する。図４は、従来の完全ＣＭＯＳ形セル構造のＳＲＡＭ４の構成を表わす回路図である。一般的にＳＲＡＭは、２個のインバータの入力と出力とを相互に交差接続したフリップフロップを有しており、当該フリップフロップの２個の入出力端には、ゲート（トランスファゲート）がそれぞれ同一のワード線に接続され、かつ当該ゲートによる制御を介してその２個の入出力端をそれぞれビット線に接続するような、２個のトランジスタがそれぞれ接続されている。インバータとしてＣＭＯＳ構造を使用する完全ＣＭＯＳ形ＳＲＡＭセルでは導電型の異なる２個のトランジスタによって１個のインバータが構成され、インバータの負荷として高抵抗の負荷抵抗素子を使用する高抵抗負荷形ＳＲＡＭセルでは１個のトランジスタ及び１個の負荷抵抗素子で１個のインバータが構成される。従って、完全ＣＭＯＳ形ＳＲＡＭセルでは６個のトランジスタを、高抵抗負荷形ＳＲＡＭセルでは４個のトランジスタを含んでいる。図１に示すＳＲＡＭ４においては、（ｐチャネルＭＯＳ）トランジスタ４Ｔ１及び（ｎチャネルＭＯＳ）トランジスタ４Ｔ２からなるＣＭＯＳ構造のインバータ４Ｉ１と、トランジスタ４Ｔ３及びトランジスタ４Ｔ４からなるインバータ４Ｉ２の入力と出力とが相互に交差接続されている。それらのインバータは前述のインバータ１と同じ構成であり、そのように交差接続されることによってフリップフロップを構成している。インバータ４Ｉ１の出力端はトランジスタ４Ｔ６を通じてビット線ＱＢ（「Ｑ」に対する接尾辞「Ｂ」は反転を意味する「上バー」に由来する。以下、同様である。）につながるノード４ｅに接続され、インバータ４Ｉ２の出力端はトランジスタ４Ｔ５を通じてビット線Ｑにつながるノード４ｄに接続される。トランジスタ４Ｔ５及びトランジスタ４Ｔ６のゲートは、ワード線Ｗにつながるノード４ｃに接続される。ノード４ａには第１の電圧源からの電源電圧ＶＤＤが与えられ、ノード４ｂには第２の電圧源からの電源電圧ＶＳＳが与えられる。通常ＶＳＳは０Ｖとされる。
【００４０】
（本発明の実施形態に係るＳＲＡＭの構成）
図５は、本発明の第３の実施形態に係る、二重化構造を有するトランジスタを含む完全ＣＭＯＳ形セル構造のＳＲＡＭ５の構成を表わす回路図である。ＳＲＡＭ５は、ＳＲＡＭ４において、インバータ４Ｉ１及び４Ｉ２をそれぞれインバータ５Ｉ１及びインバータ５Ｉ２で置き換えた構造を有している。インバータ５Ｉ１及び５Ｉ２は、前述のインバータ２と同じ二重化構造を有するインバータである。このようにＳＲＡＭ５においては、トランジスタを二重化構造にすることによって冗長系が形成されており、シングルイベントによる意図しない論理状態の変化が防止される。それらの二重化構造を有するインバータ５Ｉ１及び５Ｉ２は、ＳＲＡＭ４と同様に、入力と出力とが相互に交差接続され、フリップフロップを構成している。ＳＲＡＭ４と同様に、インバータ５Ｉ１の出力端はトランジスタ５Ｔ６を通じてビット線ＱＢにつながるノード５ｅに接続され、インバータ５Ｉ２の出力端はトランジスタ５Ｔ５を通じてビット線Ｑにつながるノード５ｄに接続される。トランジスタ５Ｔ５及びトランジスタ５Ｔ６のゲートは、ワード線Ｗにつながるノード５ｃに接続される。ノード５ａには第１の電圧源からの電源電圧ＶＤＤが与えられ、ノード５ｂには第２の電圧源からの電源電圧ＶＳＳが与えられる。通常ＶＳＳは０Ｖとされる。
【００４１】
（本発明の第３の実施形態に係るＳＲＡＭの動作）
次に、ＳＲＡＭの動作について説明する。図１８は、ＳＲＡＭ４及び５の動作説明のためのタイミング図である。なお、本発明の説明において重要なことは、電圧の変化の過渡特性ではなく、論理状態の推移であるため、図１８では論理状態（ハイレベル、ローレベル）の変化のみを表わしている。図１８において、ワード線Ｗはノード４ｃ及び５ｃに、ビット線Ｑはノード４ｄ及び５ｄに、及びビット線ＱＢはノード４ｅ及び５ｅに対応している。Ｔ１〜Ｔ６は、それぞれＳＲＡＭ４におけるトランジスタ４Ｔ１〜４Ｔ６、及びＳＲＡＭ５におけるトランジスタ５Ｔ１〜５Ｔ６に対応している。なお、Ｔ１〜Ｔ６の論理状態は、トランジスタがオフの状態のときをローレベル、オンの状態のときをハイレベルに対応させて表わしている。
【００４２】
（ＳＲＡＭ４及び５  −  状態Ｓ４１／Ｓ５１  −  通常動作）
これからＳＲＡＭ４及び５の状態を、順次、それぞれ状態Ｓ４１〜Ｓ４４及びＳ５１〜Ｓ５４に遷移させ、それぞれの状態におけるＳＲＡＭ４及び５の動作について説明する。まず、状態Ｓ４１及びＳ５１においては、ワード線Ｗはローレベルである。このため、ＳＲＡＭ４のトランジスタ４Ｔ５及び４Ｔ６と、ＳＲＡＭ５のトランジスタ５Ｔ５及び５Ｔ６とがオフになっており、ビット線Ｑ及びＱＢの論理状態を変化させても、それはＳＲＡＭ４及び５のフリップフロップに伝達されない。また、ＳＲＡＭ４及び５のフリップフロップの論理状態もビット線Ｑ及びＱＢに伝達されない。すなわち、このときＳＲＡＭ４及び５は、データの書き込み・読み出しが行えず、内部のフリップフロップの論理状態を保持するような、データの保持状態になっている。
【００４３】
（ＳＲＡＭ４  −  状態Ｓ４１  −  通常動作）
ＳＲＡＭ４において、トランジスタ４Ｔ１がオンであり、トランジスタ４Ｔ２がオフであるので、インバータ４Ｉ１の出力はハイレベルである。このハイレベルの出力電圧は、インバータ４Ｉ２の入力に入り、トランジスタ４Ｔ３をオンにし、トランジスタ４Ｔ４をオフにする。この結果、インバータ４Ｉ２の出力はローレベルとなる。このローレベルの出力電圧は、今度はインバータ４Ｉ１の入力に入るため、前述のトランジスタ４Ｔ１のオンの動作、及びトランジスタ４Ｔ２のオフの動作を支持し、フリップフロップの状態を安定的に保持することになる。ビット線Ｑはハイレベル、ビット線ＱＢはローレベルであるが、ワード線Ｗがローレベルであるため、これらの論理状態は、インバータ４Ｉ１及び４Ｉ２に伝達されていない。そのため、インバータ４Ｉ１及び４Ｉ２の論理状態は、ビット線Ｑ及びＱＢの論理状態と反対であるにもかかわらず、安定的に保持される。
【００４４】
（ＳＲＡＭ４  −  状態Ｓ４１  −  シングルイベント）
ここで、ＳＲＡＭ４の状態Ｓ４１におけるシングルイベントの発生の可能性について考察する。例えば、オフの状態のトランジスタ４Ｔ２に高エネルギー粒子が入射し、そのためにオンになったとする。トランジスタ４Ｔ２を含むインバータ４Ｉ１は、前述のインバータ１と同じ構造を有しているので、インバータ４Ｉ１の出力レベルが論理値が反転するしきい値以下に低下することがあり得る。この場合、低下した出力電圧がインバータ４Ｉ２の入力に入るため、トランジスタ４Ｔ３をオンからオフにし、トランジスタ４Ｔ４をオフからオンにする。この結果、インバータ４Ｉ２の出力はハイレベルになる。このハイレベルの出力電圧は、今度はインバータ４Ｉ１の入力に入るため、トランジスタ４Ｔ１をオンからオフにし、高エネルギー粒子のために瞬間的にオフからオンになっていたトランジスタ４Ｔ２をオンに固定する。このようにして、１つのトランジスタ４Ｔ２の誤動作の影響がフリップフロップ全体に及び、結果としてフリップフロップの論理値が反転してしまう。これがシングルイベントであり、ＳＲＡＭ４は、この現象が発生し得る状態にある。
【００４５】
（ＳＲＡＭ５  −  状態Ｓ５１  −  通常動作）
ＳＲＡＭ５において、ＳＲＡＭ４と同様に、トランジスタ５Ｔ１及び５Ｔ１１がオンであり、トランジスタ５Ｔ２及び５Ｔ２１がオフであるので、インバータ５Ｉ１の出力はハイレベルである。このハイレベルの出力電圧は、インバータ５Ｉ２の入力に入り、トランジスタ５Ｔ３及び５Ｔ３１をオンにし、トランジスタ５Ｔ４及び５Ｔ４１をオフにする。この結果、インバータ５Ｉ２の出力はローレベルとなる。このローレベルの出力電圧は、インバータ５Ｉ１の入力に入るため、前述のトランジスタ５Ｔ１のオンの動作、及びトランジスタ５Ｔ２のオフの動作を支持し、フリップフロップの状態を安定的に保持することになる。
【００４６】
（ＳＲＡＭ５  −  状態Ｓ５１  −  シングルイベント）
ここでＳＲＡＭ５の状態Ｓ５１におけるシングルイベントの発生の可能性について考察する。例えばトランジスタ５Ｔ２及び５Ｔ２１がオフの状態のとき、トランジスタ５Ｔ２に高エネルギー粒子が入射し、そのためにオンになったとする。トランジスタ５Ｔ２及び５Ｔ２１を含むインバータ５Ｉ１は、前述のインバータ２と同じ二重化構造を有しているので、インバータ５Ｉ１の出力は変化しない。従って、トランジスタ５Ｔ２が瞬間的にオンになったとしても、その影響はトランジスタ５Ｔ２自身のみに留まることになり、その影響がインバータ５Ｉ１、そしてフリップフロップに及ぶことはない。フリップフロップの中のトランジスタのいずれか１個が上記のように誤動作しても、二重化構造のためのトランジスタにその誤動作の結果がブロックされる。従って、このようにシングルイベントの発生が防止されることになる。
【００４７】
（ＳＲＡＭ４及び５  −  状態Ｓ４２／Ｓ５２  −  通常動作）
次に、ワード線Ｗをハイレベルにする（状態Ｓ４２／Ｓ５２）。これにより、ＳＲＡＭ４のトランジスタ４Ｔ５及び４Ｔ６と、ＳＲＡＭ５のトランジスタ５Ｔ５及び５Ｔ６とがオンになり、ビット線Ｑ及びＱＢの論理状態の変化がＳＲＡＭ４及び５のフリップフロップに伝達され、また当該フリップフロップの論理状態をビット線Ｑ及びＱＢから読み出すことができるようになる。すなわち、このときＳＲＡＭ４及び５は、データの書き込み・読み出し可能状態になっている。
【００４８】
ここではビット線Ｑはハイレベル、ビット線ＱＢはローレベルであるため、これらの論理状態が、ＳＲＡＭ４においてはインバータ４Ｉ１及び４Ｉ２に、ＳＲＡＭ５においてはインバータ５Ｉ１及び５Ｉ２に、それぞれ伝達される。そのため、トランジスタ４Ｔ１と５Ｔ１及び５Ｔ１１とがオンからオフ、トランジスタ４Ｔ２と５Ｔ２及び５Ｔ２１とがオフからオンとなり、インバータ４Ｉ１及び５Ｉ１の出力がローレベルとなる。このローレベルの出力電圧は、同じくローレベルのビット線ＱＢからの出力電圧と共に、インバータ４Ｉ２及び５Ｉ２の入力に入り、トランジスタ４Ｔ３と５Ｔ３及び５Ｔ３１とをオンからオフにし、トランジスタ４Ｔ４と５Ｔ４及び５Ｔ４１とをオフからオンにする。この結果、インバータ４Ｉ２の出力はハイレベルとなる。このハイレベルの出力電圧は、同じくハイレベルのビット線Ｑからの出力電圧と共に、インバータ４Ｉ１の入力に入るため、前述のトランジスタ４Ｔ１のオフの動作、及びトランジスタ４Ｔ２のオンの動作を支持し、フリップフロップの状態を安定的に保持することになる。インバータ５Ｉ１についても同様である。これらの動作によって、ビット線Ｑ及びＱＢの間の電位差で表わされるデータのＳＲＡＭ４及び５への書き込みが行われたことになる。一方、ビット線Ｑ及びＱＢの間の電位差を検出することによって、ＳＲＡＭ４及び５からデータの読み出しを行うことができる。
【００４９】
（ＳＲＡＭ４及び５  −  状態Ｓ４２／Ｓ５２  −  シングルイベント）
ここでＳＲＡＭ４及び５の状態Ｓ４２／Ｓ５２におけるシングルイベントの発生の可能性について考察する。ＳＲＡＭ４及び５が書き込み動作であるとき、すなわちビット線Ｑ及びＱＢの間に電位差が印加されているときには、高エネルギー粒子の入射により瞬間的にインバータが誤動作したとしても、最終的にはビット線Ｑ及びＱＢの間に電位差によって、フリップフロップの論理状態が規定されるため、シングルイベントは顕在化しにくい状態にあると考えられる。一方、ＳＲＡＭ４及び５が読み出し動作であるとき、すなわちビット線Ｑ及びＱＢの間の電位差が検出されているときに高エネルギー粒子が入射すると、前述の状態Ｓ４１におけるシングルイベントの考察での説明と同様のメカニズムにより、ＳＲＡＭ４については、シングルイベントの発生の可能性があるが、ＳＲＡＭ５については、インバータ内のあるトランジスタが誤動作したとしても、直列に接続された二重化のためのトランジスタによりその結果がブロックされ、シングルイベントの発生が効果的に防止される。
【００５０】
（ＳＲＡＭ４及び５  −  状態Ｓ４３／Ｓ５３  −  通常動作）
次に、ワード線Ｗをハイレベルに保持したまま（ＳＲＡＭ４及び５が、データの書き込み・読み出し可能状態）で、ビット線Ｑをハイレベルからローレベルに、ビット線ＱＢをローレベルからハイレベルに変化させる（状態Ｓ４３／Ｓ５３）。ビット線Ｑ及びＱＢの論理状態の変化はＳＲＡＭ４及び５のフリップフロップに伝達されるため、トランジスタ４Ｔ１と５Ｔ１及び５Ｔ１１とがオフからオン、４Ｔ２と５Ｔ２及び５Ｔ２１とがオンからオフとなり、インバータ４Ｉ１及び５Ｉ１の出力がハイレベルとなる。このハイレベルの出力電圧は、同じくハイレベルのビット線ＱＢからの出力電圧と共に、インバータ４Ｉ２及び５Ｉ２の入力に入り、トランジスタ４Ｔ３と５Ｔ３及び５Ｔ３１とをオフからオンにし、トランジスタ４Ｔ４と５Ｔ４及び５Ｔ４１とをオンからオフにする。この結果、インバータ４Ｉ２及び５Ｉ２の出力はローレベルとなる。このローレベルの出力電圧は、同じくローレベルのビット線Ｑからの出力電圧と共に、インバータ４Ｉ１及び５Ｉ１の入力に入るため、前述のトランジスタ４Ｔ１と５Ｔ１及び５Ｔ１１とのオンの動作、及びトランジスタ４Ｔ２と５Ｔ２及び５Ｔ２１とのオフの動作を支持し、フリップフロップの状態を安定的に保持することになる。これらの動作によって、ビット線Ｑ及びＱＢの間の電位差で表わされるデータのＳＲＡＭ４及び５への書き込みが行われたことになる。一方、ビット線Ｑ及びＱＢの間の電位差を検出することによって、ＳＲＡＭ４及び５からデータの読み出しを行うことができる。
【００５１】
（ＳＲＡＭ４及び５  −  状態Ｓ４３／Ｓ５３  −  シングルイベント）
ここでＳＲＡＭ４及び５の状態Ｓ４３／Ｓ５３におけるシングルイベントの発生の可能性については、状態Ｓ４２／Ｓ５２の場合と同様に、ＳＲＡＭ４及び５が書き込み動作であるとき、シングルイベントは顕在化しにくい状態にあると考えられる。一方、ＳＲＡＭ４及び５が読み出し動作であるとき、ＳＲＡＭ４についてはシングルイベントの発生の可能性があるが、ＳＲＡＭ５についてはトランジスタの二重化構造により、シングルイベントの発生が効果的に防止される。
【００５２】
（ＳＲＡＭ４及び５  −  状態Ｓ４４／Ｓ５４  −  通常動作）
次に、ビット線Ｑをローレベルに、ビット線ＱＢをハイレベルに保持したままで、ワード線Ｗをハイレベルからローレベルに変化させる（状態Ｓ４４／Ｓ５４）。これにより、状態Ｓ４１／Ｓ５１の場合と同様に、ＳＲＡＭ４のトランジスタ４Ｔ５及び４Ｔ６と、ＳＲＡＭ５のトランジスタ５Ｔ５及び５Ｔ６とがオフになり、ビット線Ｑ及びＱＢの論理状態を変化させても、それはＳＲＡＭ４及び５のフリップフロップに伝達されなくなる。また、ＳＲＡＭ４及び５のフリップフロップの論理状態もビット線Ｑ及びＱＢに伝達されない。すなわち、このときＳＲＡＭ４及び５は、データの書き込み・読み出しが行えず、内部のフリップフロップの論理状態を保持するような、データの保持状態になっており、ＳＲＡＭ４においては、インバータ４Ｉ１の出力はハイレベルに、インバータ４Ｉ２の出力はローレベルに保持される。ＳＲＡＭ５についても同様である。
【００５３】
（ＳＲＡＭ４及び５  −  状態Ｓ４４／Ｓ５４  −  シングルイベント）
ここでＳＲＡＭ４及び５の状態Ｓ４４／Ｓ５４におけるシングルイベントの発生の可能性については、状態Ｓ４１／Ｓ５４の場合と同様に、ＳＲＡＭ４についてはシングルイベントの発生の可能性があるが、ＳＲＡＭ５についてはトランジスタの二重化構造により、シングルイベントの発生が効果的に防止される。
【００５４】
（他の実施形態のＳＲＡＭ）
ＳＲＡＭ５は、従来のＳＲＡＭ４のインバータを、第１の実施形態に係る二重化構造を有するトランジスタを含むインバータ２で置換したものである。他には、ＳＲＡＭ４のインバータを、第２の実施形態に係る二重化構造を有するトランジスタを含むインバータ３で置換したＳＲＡＭも考えられる。そのようなＳＲＡＭの動作でも、ＳＲＡＭ４と同じく、シングルイベントの発生が防止される。
【００５５】
（従来のデータラッチ回路の構成）
次に、データラッチ回路について説明する。まず、データラッチ回路の構成について説明する。図６は、データラッチ回路に供給するための、信号の立ち上がり及び立ち下がり波形が整形された相補のクロック信号及び反転クロック信号を生成するバッファ回路６の典型的な構成を表わす回路図である。バッファ回路６は、トランジスタ６Ｔ１及び６Ｔ２からなるインバータ６Ｉ１の出力に、トランジスタ６Ｔ３及び６Ｔ４からなるインバータ６Ｉ２が縦続接続された構成をしている。バッファ回路６は、入力反転クロック信号ＧＢが供給されるノード６ｃ、波形が整形されたクロック信号Ｇを出力するノード６ｄ、波形が整形された反転クロック信号ＧＢｉを出力するノード６ｅ、第１の電圧源からの電源電圧ＶＤＤが供給されるノード６ａ、及び第２の電圧源からの電源電圧ＶＳＳが供給されるノード６ｂを含む。通常ＶＳＳは０Ｖとされる。
【００５６】
図７は、従来のデータラッチ回路７の典型的な構成を表わす回路図である。データラッチ回路７は、４個のトランジスタ（７Ｔ５、７Ｔ６、７Ｔ７、及び７Ｔ８）からなるクロックトインバータ７Ｉ１を有しており、そのクロックトインバータ７Ｉ１は、入力データ信号Ｄａｔａが供給されるノード７ｃ（トランジスタ７Ｔ５のゲートに接続）及び７ｆ（トランジスタ７Ｔ８のゲートに接続）、及び制御用の相補のクロック信号ＧＢｉ、Ｇがそれぞれ供給されるノード７ｄ（トランジスタ７Ｔ６のゲートに接続）及び７ｅ（トランジスタ７Ｔ７のゲートに接続）を有している。データラッチ回路７は、トランジスタ７Ｔ９及び７Ｔ１２からなるインバータ７Ｉ２と、トランジスタ７Ｔ１３及び７Ｔ１４からなるインバータ７Ｉ３と、トランジスタ７Ｔ１０及び７Ｔ１１からなるＣＭＯＳスイッチ７Ｓ１とを有している。インバータ７Ｉ３の出力は、直接インバータ７Ｉ２の入力に接続され、インバータ７Ｉ２の出力は、クロックトインバータ７Ｉ１に供給される制御用の相補のクロック信号ＧＢｉ、Ｇと相反する論理の相補のクロック信号Ｇ、ＧＢｉの制御を受けるＣＭＯＳスイッチ７Ｓ１を介してインバータ７Ｉ３の入力に接続される。インバータ７Ｉ２及び７Ｉ３は、そのように接続されることによって、正のフィードバックループによるフリップフロップ（ラッチ）を構成する。クロックトインバータ７Ｉ１の出力は、フリップフロップの一方の入力、すなわちインバータ７Ｉ３の入力（及びＣＭＯＳスイッチ７Ｓ１を介したインバータ７Ｉ２の出力）と接続されている。インバータ７Ｉ３の出力端は、出力Ｑにつながるノード７ｊに接続される。インバータ７Ｉ２の出力端は、反転出力ＱＢにつながるノード７ｉに接続される。なお、インバータ７Ｉ２とＣＭＯＳスイッチ７Ｓ１との組み合わせを、クロックトインバータ７Ｉ１に供給される制御用の相補のクロック信号ＧＢｉ、Ｇと相反する論理の相補のクロック信号Ｇ、ＧＢｉの制御を受けるクロックトインバータとみることもできる。ノード７ａには第１の電圧源からの電源電圧ＶＤＤが与えられ、ノード７ｂには第２の電圧源からの電源電圧ＶＳＳが与えられる。通常ＶＳＳは０Ｖとされる。
【００５７】
（本発明の第４の実施形態に係るデータラッチ回路の構成）
図８は、本発明の第４の実施形態に係る、二重化構造を有するトランジスタを含むデータラッチ回路８の構成を表わす回路図である。データラッチ回路８は、データラッチ回路７におけるクロックトインバータ７Ｉ１を、二重化されたトランジスタを有するクロックトインバータ８Ｉ１で置き換えたような構造を有している。データラッチ回路８は、６個のトランジスタ（８Ｔ５、８Ｔ６、８Ｔ６１、８Ｔ７、８Ｔ７１及び８Ｔ８）からなるクロックトインバータ８Ｉ１を有しており、そのクロックトインバータ８Ｉ１は、入力データ信号Ｄａｔａが供給されるノード８ｃ（トランジスタ８Ｔ５のゲートに接続）及び８ｆ（トランジスタ８Ｔ８のゲートに接続）、及び制御用の相補のクロック信号ＧＢｉ、Ｇがそれぞれ供給されるノード８ｄ（トランジスタ８Ｔ６及び８Ｔ６１のゲートに接続）及び８ｅ（トランジスタ８Ｔ７及び８Ｔ７１のゲートに接続）を有している。データラッチ回路８は、トランジスタ８Ｔ９及び８Ｔ１２からなるインバータ８Ｉ２と、トランジスタ８Ｔ１３及び８Ｔ１４からなるインバータ８Ｉ３と、トランジスタ８Ｔ１０及び８Ｔ１１からなるＣＭＯＳスイッチ８Ｓ１とを有している。インバータ８Ｉ３の出力は、直接インバータ８Ｉ２の入力に接続され、インバータ８Ｉ２の出力は、クロックトインバータ８Ｉ１に供給される制御用の相補のクロック信号ＧＢｉ、Ｇと相反する論理の相補のクロック信号Ｇ、ＧＢｉの制御を受けるＣＭＯＳスイッチ８Ｓ１を介してインバータ８Ｉ３の入力に接続される。インバータ８Ｉ２及び８Ｉ３は、そのように接続されることによって、正のフィードバックループによるフリップフロップ（ラッチ）を構成する。クロックトインバータ８Ｉ１の出力は、フリップフロップの一方の入力、すなわちインバータ８Ｉ３の入力（及びＣＭＯＳスイッチ８Ｓ１を介したインバータ８Ｉ２の出力）と接続されている。インバータ８Ｉ３の出力端は、出力Ｑにつながるノード８ｊに接続される。インバータ８Ｉ２の出力端は、反転出力ＱＢにつながるノード８ｉに接続される。なお、インバータ８Ｉ２とＣＭＯＳスイッチ８Ｓ１との組み合わせを、クロックトインバータ８Ｉ１に供給される制御用の相補のクロック信号ＧＢｉ、Ｇと相反する論理の相補のクロック信号Ｇ、ＧＢｉの制御を受けるクロックトインバータとみることもできる。ノード８ａには第１の電圧源からの電源電圧ＶＤＤが与えられ、ノード８ｂには第２の電圧源からの電源電圧ＶＳＳが与えられる。通常ＶＳＳは０Ｖとされる。
【００５８】
データラッチ回路８のインバータ８Ｉ１においては、データラッチ回路７のインバータ７Ｉ１におけるトランジスタ７Ｔ６に対応する（ｐチャネルＭＯＳ）トランジスタ８Ｔ６に対して、それとゲートが相互に接続された、同じ導電型のチャネルのトランジスタ８Ｔ６１が、ソース又はドレインのラインに関して直列に、入力データ信号Ｄａｔａが供給されるノード８ｃがゲートに接続されたトランジスタ８Ｔ５のソース又はドレインのラインを介して更に接続されている。これらの２個のトランジスタ８Ｔ６及び８Ｔ６１は、ゲートが共通に接続されており、そのゲートによって制御されるソース又はドレインのラインがお互いに直列に接続されているため、全体として１個のトランジスタと同じ動作を実行する。ここで、例えばトランジスタ８Ｔ６及び８Ｔ６１がオフの状態（反転クロック信号ＧＢｉがハイレベル、すなわちクロック信号Ｇがローレベルであって、クロック信号がローレベルであることによってクロックトインバータ８Ｉ１が入力データ信号Ｄａｔａをブロックするような状態）であって、全体としてオフの状態であるときに、高エネルギー粒子の入射によって、いずれかのトランジスタが誤動作によりオンの状態になったとしても、他方のトランジスタがオフであるために、全体としてはオフの状態を保持したままであることになる。すなわち、トランジスタ８Ｔ５をオンするような入力データ信号Ｄａｔａがノード８ｃを通じて供給されていたとしても、トランジスタ８Ｔ５のオンの状態は、トランジスタ８Ｔ５を挟むトランジスタ８Ｔ６及び８Ｔ６１のうちの誤動作していない方のトランジスタによってブロックされることになる。このようにデータラッチ回路８においては、入力データ信号Ｄａｔａの入力段であるクロックトインバータ８Ｉ１に含まれるクロックの制御を受けるトランジスタを二重化構造にすることによって冗長系が形成されており、クロック信号Ｇがローレベルのときにおける、シングルイベントによる意図しない入力データ信号Ｄａｔａの後段への通過が防止される。トランジスタ８Ｔ６に対してトランジスタ８Ｔ６１が直列接続されているのと同様に、トランジスタ８Ｔ７に対してトランジスタ８Ｔ７１が、ソース又はドレインのラインに関して直列に、入力データ信号Ｄａｔａが供給されるノード８ｆがゲートに接続されたトランジスタ８Ｔ８のソース又はドレインのラインを介して更に接続されている。すなわち、データラッチ回路７のトランジスタ７Ｔ６及び７Ｔ７にそれぞれ対応するデータラッチ回路８のトランジスタ８Ｔ６及び８Ｔ７のいずれも、それぞれトランジスタ８Ｔ６１又は８Ｔ７１がソース又はドレインのラインに関して、入力データ信号Ｄａｔａに制御されるトランジスタ８Ｔ５又は８Ｔ８を介して直列に更に接続された二重化構造を有しており、同様に誤動作が防止される。
【００５９】
（本発明の第５の実施形態に係るデータラッチ回路の構成）
図９は、本発明の第５の実施形態に係る、二重化構造を有するトランジスタを含むデータラッチ回路９の構成を表わす回路図である。データラッチ回路９は、データラッチ回路７において、インバータ７Ｉ２及び７Ｉ３をそれぞれインバータ８Ｉ２及びインバータ８Ｉ３で置き換えた構造を有している。インバータ８Ｉ２及び８Ｉ３は、前述のインバータ３と同じ二重化構造を有するインバータである。このようにデータラッチ回路９においては、トランジスタを二重化構造にすることによって冗長系が形成されており、シングルイベントによる意図しない論理状態の変化が防止される。二重化構造を有するインバータ９Ｉ３の出力は、同じく二重化構造を有するインバータ９Ｉ２の入力に直接接続され、インバータ９Ｉ２の出力は、クロックトインバータ９Ｉ１に供給される制御用の相補のクロック信号ＧＢｉ、Ｇと相反する論理の相補のクロック信号Ｇ、ＧＢｉの制御を受けるＣＭＯＳスイッチ９Ｓ１を介してインバータ９Ｉ３の入力に接続される。インバータ９Ｉ２及び９Ｉ３は、そのように接続されることによって、正のフィードバックループによるフリップフロップ（ラッチ）を構成する。クロックトインバータ９Ｉ１の出力は、フリップフロップの一方の入力、すなわちインバータ９Ｉ３の入力（及びＣＭＯＳスイッチ９Ｓ１を介したインバータ９Ｉ２の出力）と接続されている。インバータ９Ｉ３の出力端は、出力Ｑにつながるノード９ｊに接続される。インバータ９Ｉ２の出力端は、反転出力ＱＢにつながるノード９ｉに接続される。なお、インバータ９Ｉ２とＣＭＯＳスイッチ９Ｓ１との組み合わせを、クロックトインバータ９Ｉ１に供給される制御用の相補のクロック信号ＧＢｉ、Ｇと相反する論理の相補のクロック信号Ｇ、ＧＢｉの制御を受けるクロックトインバータとみることもできる。ノード９ａには第１の電圧源からの電源電圧ＶＤＤが与えられ、ノード９ｂには第２の電圧源からの電源電圧ＶＳＳが与えられる。通常ＶＳＳは０Ｖとされる。
【００６０】
（本発明の第６の実施形態に係るデータラッチ回路の構成）
図１０は、データラッチ回路に供給するための、信号の立ち上がり及び立ち下がり波形が整形された相補のクロック信号及び反転クロック信号を生成するバッファ回路１０の典型的な構成を表わす回路図である。バッファ回路１０は、バッファ回路６と同じ回路構成であり、記号が、入力反転クロック信号についてはＧＢでなくＣＫＢである点、波形が整形されたクロック信号についてはＧでなくＣＫである点、及び波形が整形された反転クロック信号についてはＧＢｉでなくＣＫＢｉである点が異なっている。
【００６１】
図１１は、本発明の第６の実施形態に係るデータラッチ回路１１の構成を表わす回路図である。データラッチ回路１１は、概観すると、インバータ１１Ｉ１及び１１Ｉ２とＣＭＯＳスイッチ１１Ｓ１及び１１Ｓ２とからなる第１のデータラッチ回路と、インバータ１１Ｉ３及び１１Ｉ４とＣＭＯＳスイッチ１１Ｓ３及び１１Ｓ４とからなる第２のデータラッチ回路とが、相互に接続された構成をしている。第１のデータラッチ回路は、第１のインバータ（１１Ｉ１)と、第２のインバータ（１１Ｉ２）と、第１のＣＭＯＳスイッチ（１１Ｓ１)であって、データ信号が一端に接続され、制御用のクロック信号の制御の下に、当該データ信号を他端より後段に出力する第１のＣＭＯＳスイッチと、第２のＣＭＯＳスイッチ（１１Ｓ２)であって、当該第２のインバータの出力が一端に接続され、当該クロック信号の反転論理信号の制御の下に、当該一端から入力された信号を他端より後段に出力する第２のＣＭＯＳスイッチとを含む。
【００６２】
第２のデータラッチ回路は、第３のインバータ（１１Ｉ３)と、第４のインバータ（１１Ｉ４)と、第３のＣＭＯＳスイッチ（１１Ｓ３)であって、当該データ信号が一端に接続され、当該制御用のクロック信号の制御の下に、当該データ信号を他端より後段に出力する第３のＣＭＯＳスイッチと、第４のＣＭＯＳスイッチ（１１Ｓ４)であって、当該第４のインバータの出力が一端に接続され、当該クロック信号の反転論理信号の制御の下に、当該一端から入力された信号を他端より後段に出力する第４のＣＭＯＳスイッチとを含む。
【００６３】
第１、第２、第３及び第４のインバータは、それぞれソース又はドレインのラインに関して直列に接続されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとから構成されている。第１のインバータの出力は、第２のインバータの一方の導電型のトランジスタのゲート、及び第４のインバータの当該一方の導電型のトランジスタのゲートに接続される。第３のインバータの出力は、第２のインバータの他方の導電型のトランジスタのゲート、及び第４のインバータの当該他方の導電型のトランジスタのゲートに接続される。第２のインバータの出力は、第２のＣＭＯＳスイッチを介して、第１のインバータの一方の導電型のトランジスタのゲート、及び第３のインバータの当該一方の導電型のトランジスタのゲートに接続される。第４のインバータの出力は、第４のＣＭＯＳスイッチを介して、第１のインバータの他方の導電型のトランジスタのゲート、及び第３のインバータの当該他方のトランジスタのゲートに接続される。すなわち、一方のフリップフロップを構成するインバータからの出力が、同じフリップフロップ内の他方のインバータを構成するトランジスタのゲートと、他方のフリップフロップ内の当該他方のインバータと対応するインバータを構成するトランジスタで同じ導電型のもののゲートとに接続された構成をしていることが特徴的である。他方のフリップフロップを構成するインバータからの出力も同様に接続されており、これによって、いずれのインバータからの出力も、同じフリップフロップ内の他方のインバータのトランジスタのゲートと、異なるフリップフロップ内の当該他方のインバータと対応するインバータのトランジスタで同じ導電型のもののゲートに、いわば相補的に接続されることになる。
【００６４】
第１のＣＭＯＳスイッチの他端からの出力は、第２のＣＭＯＳスイッチの他端からの出力と、第１のインバータの一方の導電型のトランジスタのゲートと、第３のインバータの一方の導電型のトランジスタのゲートとに接続される。第３のＣＭＯＳスイッチの他端からの出力は、第４のＣＭＯＳスイッチの他端からの出力と、第１のインバータの他方の導電型のトランジスタのゲートと、第３のインバータの他方の導電型のトランジスタのゲートとに接続される。インバータ１１Ｉ１の出力端は、反転出力ＱＢにつながるノード１１ｒに接続される。
【００６５】
ここで好適には、第１から第４のインバータのインバータは、当該インバータに含まれるｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの内のいずれか一方のＭＯＳトランジスタのドライブ能力が他方のＭＯＳトランジスタのドライブ能力より大きくなっており、
当該ｐチャネルＭＯＳトランジスタのドライブ能力が当該ｎチャネルＭＯＳトランジスタのドライブ能力より大きい場合は、当該インバータの出力は、第１及び第３のインバータの組あるいは第２及び第４のインバータの組の内で当該インバータが含まれない方のインバータの組のインバータに含まれるｐチャネルＭＯＳトランジスタのゲートに、直接或いはＣＭＯＳスイッチを介して接続され、
当該ｎチャネルＭＯＳトランジスタのドライブ能力が当該ｐチャネルＭＯＳトランジスタのドライブ能力より大きい場合は、当該インバータの出力は、第１及び第３のインバータの組あるいは第２及び第４のインバータの組の内で当該インバータが含まれない方のインバータの組のインバータに含まれるｎチャネルＭＯＳトランジスタのゲートに、直接或いはＣＭＯＳスイッチを介して接続されている。ここでの例では、ドライブ能力を比率で表わすと、１１Ｔ１：１１Ｔ３＝２：１、１１Ｔ２：１１Ｔ４＝２：１、１１Ｔ３９：１１Ｔ１９＝２：１、及び１１Ｔ４９：１１Ｔ２９＝２：１である。図１１で、フリップフロップのトランジスタのシンボルのすぐ下に点線で囲った「Ｄ：ｘ」の標記は、ドライブ能力の相対的な大きさが「ｘ」であることを示している。
【００６６】
このように、ドライブ能力に差をつけていると、インバータを構成するトランジスタの一方がオフからオンに誤動作して、両方のトランジスタがオンとなっても、インバータからの出力は、ドライブ能力の大きい方のトランジスタに規定されることになる。ここで、インバータの中のｐＭＯＳトランジスタのドライブ能力が大きい場合（ここでは、１１Ｔ１及び１１Ｔ２）、トランジスタが誤動作しても、ローレベルの出力が誤って出力されることはないため、そのようなインバータの出力が、（第１のフリップフロップ回路及び第２のフリップフロップ回路の両方についての）他方のインバータのｐＭＯＳトランジスタのゲートに接続されていると、それらのｐＭＯＳトランジスタは誤動作してオンになることはない。同様に、インバータの中のｎＭＯＳトランジスタのドライブ能力が大きい場合（ここでは、１１Ｔ３９及び１１Ｔ４９）、トランジスタが誤動作しても、ハイレベルの出力が誤って出力されることはないため、そのようなインバータの出力が、（第１のフリップフロップ回路及び第２のフリップフロップ回路の両方についての）他方のインバータのｎＭＯＳトランジスタのゲートに接続されていると、それらのｎＭＯＳトランジスタは誤動作してオンになることはない。従って、インバータの出力とトランジスタのゲートとは、そのように接続されている。
【００６７】
（本発明の実施形態に係るデータラッチ回路の動作）
次に、データラッチ回路の動作について説明する。図１９は、データラッチ回路７及び８の動作説明のためのタイミング図である。図２０は、データラッチ回路９の動作説明のためのタイミング図である。図２１は、データラッチ回路１１の動作説明のためのタイミング図である。なお、本発明の説明において重要なことは、電圧の変化の過渡特性ではなく、論理状態の推移であるため、図１９〜図２１では論理状態（ハイレベル、ローレベル）の変化のみを表わしている。図１９〜図２１において、入力反転クロック信号ＧＢはノード６ｃに、入力データ信号Ｄａｔａはノード７ｃ、７ｆ、８ｃ、８ｆ、９ｃ、９ｆ及び１１ｇに、出力Ｑはノード７ｊ、８ｊ及び９ｊに、反転出力ＱＢはノード７ｉ、８ｉ、９ｉ及び１１ｒに、クロック信号Ｇはノード６ｄ、７ｇ、８ｇ及び９ｇに、反転クロック信号ＧＢｉはノード６ｅ、７ｄ、７ｈ、８ｄ、８ｈ、９ｄ及び９ｈに、入力反転クロック信号ＣＫＢはノード１０ｃに、クロック信号ＣＫはノード１０ｄ及び１１ｉ、１１ｊ、１１ｎ及び１１ｐに、反転クロック信号ＣＫＢｉはノード１０ｅ、１１ｈ、１１ｋ、１１ｍ及び１１ｑに、それぞれ対応している。Ｔｘは、それぞれ対応するデータラッチ回路ｙにおけるトランジスタｙＴｘに対応している。なお、Ｔｘの論理状態は、トランジスタがオフの状態のときをローレベル、オンの状態のときをハイレベルに対応させて表わしている。
【００６８】
（データラッチ回路７及び８  −  状態Ｓ７１／Ｓ８１  −  通常動作）
これから図１９を参照し、データラッチ回路７及び８（及びバッファ回路６）の状態を、順次、それぞれ状態Ｓ７１〜Ｓ７７及びＳ８１〜Ｓ８７に遷移させ、それぞれの状態におけるデータラッチ回路７及び８の動作について説明する。まず、状態Ｓ７１においては、入力反転クロック信号ＧＢはローレベルであり、これがバッファ回路６に供給される。バッファ回路６は、インバータの作用により、ハイレベルのクロック信号Ｇ及びローレベルの反転クロック信号ＧＢｉを出力する。バッファ回路６が出力する信号は、インバータの信号増幅作用によって波形が整形させられており、これによって後段に縦続接続されるデータラッチ回路７及び８の動作を確実にする。バッファ回路６から出力された相補のクロック信号Ｇ（ハイレベル）及び反転クロック信号ＧＢｉ（ローレベル）は、データラッチ回路７においてはそれぞれノード７ｅを通じて（ｎチャネルＭＯＳ）トランジスタ７Ｔ７及びノード７ｄを通じて（ｐチャネルＭＯＳ）トランジスタ７Ｔ６のゲートに、データラッチ回路８においてはそれぞれノード８ｅを通じて（ｎチャネルＭＯＳ）トランジスタ８Ｔ７と８Ｔ７１との、及びノード８ｄを通じて（ｐチャネルＭＯＳ）トランジスタ８Ｔ６と８Ｔ６１とのゲートに入力され、それらのトランジスタをオンにする。これによってクロックトインバータ７Ｉ１及び８Ｉ１のいずれもクロックの制御を受けてインバータとして動作し、入力データ信号Ｄａｔａに対する反転出力を後段に出力する。入力データ信号Ｄａｔａはハイレベルであるので、インバータ７Ｉ１及び８Ｉ１はローレベルを後段に出力する。そのローレベルの信号が入力される後段のインバータ７Ｉ３及び８Ｉ３はハイレベルを出力し、それはノード７ｊ及び８ｊを通じて出力Ｑに出力され、またインバータ７Ｉ２及び８Ｉ２に入力される。ハイレベルの信号が入力されたインバータ７Ｉ２及び８Ｉ２は、ノード７ｉ及び８ｉを通じてローレベルを反転出力ＱＢに出力する。インバータ７Ｉ２及び８Ｉ２の出力とインバータ７Ｉ３及び８Ｉ３の入力との間に接続されたＣＭＯＳスイッチ７Ｓ１及び８Ｓ１には、クロックトインバータ７Ｉ１及び８Ｉ１へ入力される相補のクロック信号Ｇ及び反転クロック信号ＧＢｉと相反する論理の相補の反転クロック信号ＧＢｉ及びクロック信号Ｇが、幾何学的に対応するノードに入力される。すなわち、相補の反転クロック信号ＧＢｉ（ローレベル）及びクロック信号Ｇ（ハイレベル）が、データラッチ回路７においてはそれぞれノード７ｈを通じて（ｎチャネルＭＯＳ）トランジスタ７Ｔ１１、及びノード７ｇを通じて（ｐチャネルＭＯＳ）トランジスタ７Ｔ１０のゲートに、データラッチ回路８においてはそれぞれノード８ｈを通じて（ｎチャネルＭＯＳ）トランジスタ８Ｔ１１及びノード８ｇを通じて（ｐチャネルＭＯＳ）トランジスタ８Ｔ１０のゲートに入力され、それらのトランジスタをオフにする。これによってＣＭＯＳスイッチ７Ｓ１及び８Ｓ１はオフとなる。これによって、インバータ７Ｉ２及び８Ｉ２のいずれも入力に対する反転出力を後段に出力せず、出力はハイインピーダンス状態となる。インバータ７Ｉ２及び８Ｉ２の出力は、それぞれクロックトインバータ７Ｉ１及び８Ｉ１の出力と共に、それぞれインバータ７Ｉ３及び８Ｉ３の入力にそれぞれＣＭＯＳスイッチ７Ｓ１及び８Ｓ１を介して接続されている。しかし、この状態Ｓ７１／Ｓ８１では、インバータ７Ｉ２及び８Ｉ２は、それぞれインバータ７Ｉ３及び８Ｉ３の入力への信号がブロックされているため、フリップフロップの論理状態の保持に貢献しない。フリップフロップの論理状態は、インバータとして動作しているクロックトインバータ７Ｉ１及び８Ｉ１からの入力データ信号Ｄａｔａの反転論理の出力に基づいて定められる。ここでは、入力データ信号Ｄａｔａはハイレベルであるため、出力Ｑはハイレベル、反転出力ＱＢはローレベルとなる。なおこの状態は、入力データ信号Ｄａｔａによってデータラッチ回路の出力が規定されるため、トランスペアレント・モードと呼ばれる。
【００６９】
（データラッチ回路７及び８  −  状態Ｓ７１／Ｓ８１  −  シングルイベント）
ここでデータラッチ回路７及び８の状態Ｓ７１／Ｓ８１におけるシングルイベントの発生の可能性について考察する。データラッチ回路はトランスペアレント・モードであるため、高エネルギー粒子の入射により瞬間的にいずれかのトランジスタが誤動作したとしても、最終的には入力データ信号Ｄａｔａによって出力が規定される。従って、データラッチ回路７及び８とも、シングルイベントは顕在化しにくい状態にあると考えられる。ただし、誤動作するトランジスタが入力データ信号Ｄａｔａがゲートに入力されるトランジスタであった場合、入力データ信号Ｄａｔａの論理値に適合しない論理値が瞬間的に出力される可能性はある。
【００７０】
（データラッチ回路７及び８  −  状態Ｓ７２／Ｓ８２  −  通常動作）
次に、入力データ信号Ｄａｔａをハイレベルに保持したままで、入力反転クロック信号ＧＢをローレベルからハイレベルに変化させる（状態Ｓ７２／Ｓ８２）。ハイレベルの入力反転信号ＧＢが入力されたバッファ回路６は、ローレベルのクロック信号Ｇ及びハイレベルのクロック信号ＧＢｉを、インバータ７Ｉ１及び８Ｉ１の入力側に出力する。これによって、トランジスタ７Ｔ６、７Ｔ７、８Ｔ６、８Ｔ６１、８Ｔ７、及び８Ｔ７１がオフになり、クロックトインバータ７Ｉ１及び８Ｉ１のいずれもクロック信号の制御を受けてインバータとして動作しない。すなわち、クロック信号Ｇの立ち下がりの時点で、入力データ信号Ｄａｔａ（ハイレベル）に対する反転出力（ローレベル）が後段に出力されなくなり、出力はハイインピーダンス状態となる。ＣＭＯＳスイッチ７Ｓ１及び８Ｓ１には、クロックトインバータ７Ｉ１及び８Ｉ１へ入力される相補のクロック信号Ｇ及び反転クロック信号ＧＢｉと相反する論理の相補の反転クロック信号ＧＢｉ（ハイレベル）及びクロック信号Ｇ（ローレベル）が、幾何学的に対応するノードに入力される。これによって、トランジスタ７Ｔ１０、７Ｔ１１、８Ｔ１０、及び８Ｔ１１がオンになり、ＣＭＯＳスイッチ７Ｓ１及び８Ｓ１から、インバータ７Ｉ２及び８Ｉ２の入力の反転出力（ローレベル）が出力される。この反転出力（ローレベル）は、インバータとして動作しておらず、出力がハイインピーダンス状態に変わったクロックトインバータ７Ｉ１及び８Ｉ１からの出力に代わってインバータ７Ｉ３及び８Ｉ３に入力され、フリップフロップの論理状態を状態Ｓ７１からＳ７２又はＳ８１からＳ８２に遷移した瞬間（クロック信号Ｇの立ち下がり）と同じ論理状態に維持する。すなわち、出力Ｑはハイレベル、出力ＱＢはローレベルである。
【００７１】
（データラッチ回路７及び８  −  状態Ｓ７２／Ｓ８２  −  シングルイベント）
ここでデータラッチ回路７及び８の状態Ｓ７２／Ｓ８２におけるシングルイベントの発生の可能性について考察する。データラッチ回路７及び８は、入力データ信号Ｄａｔａに適合するフリップフロップの論理状態を有している。従って、クロック信号Ｇ又は反転クロック信号ＧＢｉが入力されている、インバータ７Ｉ１又は８Ｉ２の中のトランジスタ（オフ）が高エネルギー粒子の入射によって誤動作してオンになったとしても、フリップフロップの論理状態、ひいては出力Ｑ及びＱＢは変化しない。従って、この場合、データラッチ回路７及び８とも、入力データ信号の入力段におけるシングルイベントは顕在化しにくい状態にあると考えられる。しかし、データラッチ回路７及び８とも、インバータ７Ｉ２、７Ｉ３、８Ｉ２又は８Ｉ３の中のオフの状態のトランジスタが誤動作してオンになったとすると、それによってそのインバータの出力が反転し、さらに他方のインバータの出力も反転して、フリップフロップの論理状態が反転する可能性がある。従って、この場合、フリップフロップにおけるシングルイベントが発生し得る状態にある。
【００７２】
（データラッチ回路７及び８  −  状態Ｓ７３／Ｓ８３  −  通常動作）
次に、入力反転クロック信号ＧＢをハイレベルに保持したままで、入力データ信号Ｄａｔａをハイレベルからローレベルに変化させる（状態Ｓ７３／Ｓ８３）。ハイレベルの入力反転信号ＧＢが入力されているバッファ回路６は、ローレベルのクロック信号Ｇ及びハイレベルのクロック信号ＧＢｉを、クロックトインバータ７Ｉ１及び８Ｉ１の入力側に出力したままであり、クロックトインバータ７Ｉ１及び８Ｉ１はインバータとして動作しないままである。従って、入力データ信号Ｄａｔａの変化は、後段には伝達されない。従って、フリップフロップの論理状態は変化しない。すなわち、出力Ｑはハイレベル、出力ＱＢはローレベルのままである。従って、入力反転クロック信号ＧＢがハイレベルの場合、入力データ信号Ｄａｔａの変化に関わらず、フリップフロップの論理状態は保持され、出力は以前の状態を保ち続ける。
【００７３】
（データラッチ回路７  −  状態Ｓ７３  −  シングルイベント）
ここでデータラッチ回路７の状態Ｓ７３におけるシングルイベントの発生の可能性について考察する。データラッチ回路７は、入力データ信号Ｄａｔａ（ローレベル）の論理値に適合しない、フリップフロップの論理状態、及び出力Ｑ（ハイレベル）及び出力ＱＢ（ローレベル）の論理値を有している。そのため、例えばインバータ７Ｉ１の中のトランジスタ７Ｔ６（オフ）が高エネルギー粒子の入射によって誤動作してオンになったとすると、入力データ信号Ｄａｔａ（ローレベル）の反転出力（ハイレベル）がインバータ７Ｉ１から出力され、後段のフリップフロップの論理状態を反転させる。すなわちインバータ７Ｉ３の出力及び出力Ｑがハイレベルからローレベルに、インバータ７Ｉ２の出力及び出力ＱＢがローレベルからハイレベルに、それぞれ反転させられる。このように、初段のクロックトインバータが、インバータとして動作させるためのクロック信号が無い場合でも入力データ信号Ｄａｔａを取り込み、結果として出力Ｑ及びＱＢをそれぞれ反転させるという誤動作が発生する。これが入力データ信号Ｄａｔａの入力段におけるシングルイベントであり、データラッチ回路７は、この現象が発生し得る状態にある。また、状態Ｓ７２と同様に、データラッチ回路７は、フリップフロップにおけるシングルイベントが発生し得る状態にある。
【００７４】
（データラッチ回路８  −  状態Ｓ８３  −  シングルイベント）
次に、データラッチ回路８の状態Ｓ８３におけるシングルイベントの発生の可能性について考察する。データラッチ回路８は、入力データ信号Ｄａｔａ（ローレベル）の論理値に適合しない、フリップフロップの論理状態、及び出力Ｑ（ハイレベル）及び出力ＱＢ（ローレベル）の論理値を有している。ここで、例えばインバータ８Ｉ１の中のトランジスタ８Ｔ６（オフ）が高エネルギー粒子の入射によって誤動作してオンになったとする。しかし、トランジスタ８Ｔ６とゲートが相互に接続された、同じ導電型のチャネルのトランジスタ８Ｔ６１が、ソース又はドレインのラインに関して直列に、入力データ信号Ｄａｔａ（ローレベル）によってオンになっているトランジスタ８Ｔ５のソース又はドレインのラインを介して更に接続されており、そのトランジスタ８Ｔ６１はオフのままである。従って、トランジスタ８Ｔ６の誤動作によるレベル変化は、オフのままであるトランジスタ８Ｔ６１によってブロックされ、全体としてはオフの状態を保持したままとなる。従って、トランジスタ８Ｔ６が瞬間的にオンになったとしても、その影響はトランジスタ８Ｔ６自身のみに留まることになり、その影響がトランジスタ８Ｔ６及び８Ｔ６１の全体、インバータ８Ｉ１、そして後段のフリップフロップに及ぶことはない。初段のクロックトインバータの中のトランジスタのいずれか１個が上記のように誤動作しても、そのトランジスタのソース又はドレインのラインに、入力データ信号Ｄａｔａに制御されるトランジスタを介して直列に接続された二重化構造のためのトランジスタにその誤動作の結果がブロックされる。従って、このように入力データ信号の入力段におけるシングルイベントの発生が防止されることになる。しかし、状態Ｓ８２と同様に、データラッチ回路８は、フリップフロップにおけるシングルイベントについては、発生し得る状態にある。
【００７５】
（データラッチ回路７及び８  −  状態Ｓ７４／Ｓ８４  −  通常動作）
次に、入力データ信号Ｄａｔａをローレベルに保持したままで、入力反転クロック信号ＧＢをハイレベルからローレベルに変化させる（状態Ｓ７４／Ｓ８４）。ローレベルの入力反転信号ＧＢが入力されたバッファ回路６は、ハイレベルのクロック信号Ｇ及びローレベルのクロック信号ＧＢｉを、インバータ７Ｉ１及び８Ｉ１の入力側に出力する。これによって、トランジスタ７Ｔ６、７Ｔ７、８Ｔ６、８Ｔ６１、８Ｔ７、及び８Ｔ７１がオンになり、クロックトインバータ７Ｉ１及び８Ｉ１のいずれもクロック信号の制御を受けてインバータとして動作する。この状態Ｓ７４／Ｓ８４は、前述の状態Ｓ７１／Ｓ８１と同じくトランスペアレント・モードであり、入力データ信号Ｄａｔａ（ローレベル）に規定されるようになる。従って、前の状態Ｓ７３／Ｓ８３では入力データ信号Ｄａｔａの論理値に適合していなかった、フリップフロップの論理状態及び出力Ｑ及びＱＢの論理値は、いずれも入力データ信号Ｄａｔａの論理値に適合したものに変化する。すなわち、フリップフロップの論理状態は反転し、出力Ｑはハイレベルからローレベルに、出力ＱＢはローレベルからハイレベルに変化する。
【００７６】
（データラッチ回路７及び８  −  状態Ｓ７４／Ｓ８４  −  シングルイベント）
ここでデータラッチ回路７及び８の状態Ｓ７４／Ｓ８４におけるシングルイベントの発生の可能性については、状態Ｓ７１／Ｓ８１の場合と同様に、トランスペアレント・モードであるため、最終的には入力データ信号Ｄａｔａによって出力が規定される。従って、データラッチ回路７及び８とも、シングルイベントは顕在化しにくい状態にあると考えられる。ただし、誤動作するトランジスタが入力データ信号Ｄａｔａがゲートに入力されるトランジスタであった場合、入力データ信号Ｄａｔａの論理値に適合しない論理値が瞬間的に出力される可能性はある。
【００７７】
（データラッチ回路７及び８  −  状態Ｓ７５〜Ｓ７７／Ｓ７５〜Ｓ８５）
データラッチ回路７及び８がトランスペアレント・モード（入力反転クロック信号ＧＢがローレベル）のままで、入力データ信号Ｄａｔａをハイレベルにすると（状態Ｓ７５／Ｓ８５）、出力Ｑはハイレベルに、反転出力ＱＢはローレベルになる。同じくトランスペアレント・モードのままで、入力データ信号Ｄａｔａをローレベルにすると（状態Ｓ７６／Ｓ８６）、出力Ｑはローレベルに、反転出力ＱＢはハイレベルになる。これらのトランスペアレント・モードでは、状態Ｓ７１／Ｓ８１及びＳ７４／Ｓ８４の場合と同様に、シングルイベントは顕在化しにくい状態にあると考えられる。次に、トランスペアレント・モードを解除すると（入力反転クロック信号ＧＢがハイレベル）（状態Ｓ７７／Ｓ８７）、解除される瞬間にローレベルであって入力データ信号Ｄａｔａに対応する、ハイレベルの出力Ｑ及びローレベルの反転出力ＱＢが維持される。この状態では、前述の状態Ｓ７２／Ｓ８２及びＳ７３／Ｓ８３と同様に、データラッチ回路７については入力データ信号の入力段におけるシングルイベント現象が発生し得る状態にあるが、二重化構造を有するトランジスタを含むデータラッチ回路８については、入力データ信号の入力段におけるシングルイベント現象は防止される。しかし、データラッチ回路７及び８においても、フリップフロップにおけるシングルイベント現象は発生し得る状態にある。
【００７８】
（データラッチ回路９  −  状態Ｓ９１  −  通常動作）
これから図２０を参照し、データラッチ回路９（及びバッファ回路６）の状態を、順次、それぞれ状態Ｓ９１〜Ｓ９７に遷移させ、それぞれの状態におけるデータラッチ回路９の動作について説明する。まず、状態Ｓ９１においては、入力反転クロック信号ＧＢはローレベルであり、これがバッファ回路６に供給される。バッファ回路６は、インバータの作用により、波形が整形させられたハイレベルのクロック信号Ｇ及びローレベルの反転クロック信号ＧＢｉを出力する。それらのクロックによって、クロックトインバータ９Ｉ１がインバータとして動作し、入力データ信号Ｄａｔａに対する反転出力を後段に出力する。入力データ信号Ｄａｔａはハイレベルであるので、インバータ９Ｉ１はローレベルを後段に出力する。そのローレベルの信号が入力される後段のインバータ９Ｉ３はハイレベルを出力し、それはノード９ｊを通じて出力Ｑに出力され、またクロックトインバータ９Ｉ２に入力される。ハイレベルの信号が入力されたインバータ９Ｉ２は、ノード９ｉを通じてローレベルを反転出力ＱＢに出力する。インバータ９Ｉ２の出力とインバータ９Ｉ３の入力との間に接続されたＣＭＯＳスイッチ９Ｓ１には、クロックトインバータ９Ｉ１へ入力される相補のクロック信号Ｇ及び反転クロック信号ＧＢｉと相反する論理の相補の反転クロック信号ＧＢｉ及びクロック信号Ｇが、幾何学的に対応するノードに入力される。すなわち、相補の反転クロック信号ＧＢｉ（ローレベル）及びクロック信号Ｇ（ハイレベル）が、それぞれノード９ｈを通じて（ｎチャネルＭＯＳ）トランジスタ９Ｔ１０、及びノード９ｇを通じて（ｐチャネルＭＯＳ）トランジスタ９Ｔ９のゲートに入力され、それらのトランジスタをオフにする。これによってＣＭＯＳスイッチ９Ｓ１はオフとなる。これによって、インバータ９Ｉ２は入力に対する反転出力を後段に出力せず、出力はハイインピーダンス状態となる。この状態はトランスペアレント・モーでであり、入力データ信号Ｄａｔａはハイレベルであるため、出力Ｑはハイレベル、反転出力ＱＢはローレベルとなる。
【００７９】
（データラッチ回路９  −  状態Ｓ９１  −  シングルイベント）
ここでデータラッチ回路９の状態Ｓ９１におけるシングルイベントの発生の可能性について考察する。データラッチ回路はトランスペアレント・モードであるため、高エネルギー粒子の入射により瞬間的にいずれかのトランジスタが誤動作したとしても、最終的には入力データ信号Ｄａｔａによって出力が規定される。従って、シングルイベントは顕在化しにくい状態にあると考えられる。ただし、誤動作するトランジスタが入力データ信号Ｄａｔａがゲートに入力されるトランジスタであった場合、入力データ信号Ｄａｔａの論理値に適合しない論理値が瞬間的に出力される可能性はある。
【００８０】
（データラッチ回路９  −  状態Ｓ９２  −  通常動作）
次に、入力データ信号Ｄａｔａをハイレベルに保持したままで、入力反転クロック信号ＧＢをローレベルからハイレベルに変化させる（状態Ｓ９２）。ハイレベルの入力反転信号ＧＢが入力されたバッファ回路６は、ローレベルのクロック信号Ｇ及びハイレベルのクロック信号ＧＢｉを、インバータ９Ｉ１の入力側に出力する。これによって、クロックトインバータ９Ｉ１は、クロック信号の制御を受けてインバータとして動作しない。すなわち、クロック信号Ｇの立ち下がりの時点で、入力データ信号Ｄａｔａ（ハイレベル）に対する反転出力（ローレベル）が後段に出力されなくなり、出力はハイインピーダンス状態となる。ＣＭＯＳスイッチ９Ｓ１には、クロックトインバータ９Ｉ１へ入力される相補のクロック信号Ｇ及び反転クロック信号ＧＢｉと相反する論理の相補の反転クロック信号ＧＢｉ（ハイレベル）及びクロック信号Ｇ（ローレベル）が、幾何学的に対応するノードに入力される。これによって、ＣＭＯＳスイッチ９Ｓ１から、インバータ９Ｉ２の入力の反転出力（ローレベル）が出力される。この反転出力（ローレベル）は、インバータとして動作しておらず、出力がハイインピーダンス状態に変わったクロックトインバータ９Ｉ１からの出力に代わってインバータ９Ｉ３に入力され、フリップフロップの論理状態を状態Ｓ７１からＳ７２又はＳ８１からＳ８２に遷移した瞬間（クロック信号Ｇの立ち下がり）と同じ論理状態に維持する。すなわち、出力Ｑはハイレベル、出力ＱＢはローレベルである。
【００８１】
（データラッチ回路９  −  状態Ｓ９２  −  シングルイベント）
ここでデータラッチ回路９の状態Ｓ９２におけるシングルイベントの発生の可能性について考察する。インバータ９Ｉ２又は９Ｉ３に含まれるオフの状態のトランジスタのいずれか１つが誤動作してオンになったとする。しかしその誤動作は、二重化されたトランジスタによって影響がブロックされるため、インバータの出力が反転して、フリップフロップの論理状態が反転することが防止される。従って、この場合、フリップフロップにおけるシングルイベントの発生が防止されることになる。
【００８２】
（データラッチ回路９  −  状態Ｓ９３  −  通常動作）
次に、入力反転クロック信号ＧＢをハイレベルに保持したままで、入力データ信号Ｄａｔａをハイレベルからローレベルに変化させる（状態Ｓ９３）。ハイレベルの入力反転信号ＧＢが入力されているバッファ回路６は、ローレベルのクロック信号Ｇ及びハイレベルのクロック信号ＧＢｉを、クロックトインバータ９Ｉ１の入力側に出力したままであり、クロックトインバータ９Ｉ１はインバータとして動作しないままである。従って、入力データ信号Ｄａｔａの変化は、後段には伝達されない。従って、フリップフロップの論理状態は変化しない。すなわち、出力Ｑはハイレベル、出力ＱＢはローレベルのままである。従って、入力反転クロック信号ＧＢがハイレベルの場合、入力データ信号Ｄａｔａの変化に関わらず、フリップフロップの論理状態は保持され、出力は以前の状態を保ち続ける。
【００８３】
（データラッチ回路９  −  状態Ｓ９３  −  シングルイベント）
ここでデータラッチ回路９の状態Ｓ９３におけるシングルイベントの発生の可能性について考察する。前述の状態Ｓ９２の場合と同様に、インバータ９Ｉ２又は９Ｉ３に含まれるオフの状態のトランジスタのいずれか１つが誤動作してオンになったとしても、その誤動作は、二重化されたトランジスタによって影響がブロックされるため、インバータの出力が反転して、フリップフロップの論理状態が反転することが防止される。従って、この場合、フリップフロップにおけるシングルイベントの発生が防止されることになる。
【００８４】
しかし、データラッチ回路９は、入力データ信号Ｄａｔａ（ローレベル）の論理値に適合しない、フリップフロップの論理状態、及び出力Ｑ（ハイレベル）及び出力ＱＢ（ローレベル）の論理値を有している。そのため、入力データ信号の入力段であるインバータ９Ｉ１の中のトランジスタ９Ｔ６（オフ）が高エネルギー粒子の入射によって誤動作してオンになったとすると、入力データ信号Ｄａｔａ（ローレベル）の反転出力（ハイレベル）がインバータ９Ｉ１から出力され、後段のフリップフロップの論理状態を反転させる。このように、入力データ信号Ｄａｔａの入力段におけるシングルイベントは、発生し得る状態にある。
【００８５】
（データラッチ回路９  −  状態Ｓ９４  −  通常動作）
次に、入力データ信号Ｄａｔａをローレベルに保持したままで、入力反転クロック信号ＧＢをハイレベルからローレベルに変化させる（状態Ｓ９４）。ローレベルの入力反転信号ＧＢが入力されたバッファ回路６は、ハイレベルのクロック信号Ｇ及びローレベルのクロック信号ＧＢｉを、インバータ９Ｉ１の入力側に出力する。これによって、クロックトインバータ９Ｉ１は、クロック信号の制御を受けてインバータとして動作する。この状態Ｓ９４は、前述の状態Ｓ９１と同じくトランスペアレント・モードであり、入力データ信号Ｄａｔａ（ローレベル）に規定されるようになる。従って、前の状態Ｓ９３では入力データ信号Ｄａｔａの論理値に適合していなかった、フリップフロップの論理状態及び出力Ｑ及びＱＢの論理値は、いずれも入力データ信号Ｄａｔａの論理値に適合したものに変化する。すなわち、フリップフロップの論理状態は反転し、出力Ｑはハイレベルからローレベルに、出力ＱＢはローレベルからハイレベルに変化する。
【００８６】
（データラッチ回路９  −  状態Ｓ９４  −  シングルイベント）
ここでデータラッチ回路９の状態Ｓ９４におけるシングルイベントの発生の可能性については、状態Ｓ９１の場合と同様に、トランスペアレント・モードであるため、最終的には入力データ信号Ｄａｔａによって出力が規定される。従って、シングルイベントは顕在化しにくい状態にあると考えられる。ただし、誤動作するトランジスタが入力データ信号Ｄａｔａがゲートに入力されるトランジスタであった場合、入力データ信号Ｄａｔａの論理値に適合しない論理値が瞬間的に出力される可能性はある。
【００８７】
（データラッチ回路９  −  状態Ｓ９５〜Ｓ９７）
データラッチ回路９がトランスペアレント・モード（入力反転クロック信号ＧＢがローレベル）のままで、入力データ信号Ｄａｔａをハイレベルにすると（状態Ｓ９５）、出力Ｑはハイレベルに、反転出力ＱＢはローレベルになる。同じくトランスペアレント・モードのままで、入力データ信号Ｄａｔａをローレベルにすると（状態Ｓ９６）、出力Ｑはローレベルに、反転出力ＱＢはハイレベルになる。これらのトランスペアレント・モードでは、状態Ｓ９１及びＳ９４の場合と同様に、シングルイベントは顕在化しにくい状態にあると考えられる。次に、トランスペアレント・モードを解除すると（入力反転クロック信号ＧＢがハイレベル）（状態Ｓ９７）、解除される瞬間にローレベルであって入力データ信号Ｄａｔａに対応する、ハイレベルの出力Ｑ及びローレベルの反転出力ＱＢが維持される。この状態では、前述の状態Ｓ９２及びＳ９３と同様に、二重化構造を有するトランジスタのために、フリップフロップにおけるシングルイベント現象は防止される。ただし、入力データ信号の入力段におけるシングルイベント現象は発生し得る状態にある。
【００８８】
（データラッチ回路１１  −  状態Ｓ１１１  −  通常動作）
これから図２１を参照し、データラッチ回路１１（及びバッファ回路１０）の状態を、順次、それぞれ状態Ｓ１１１〜Ｓ１１８に遷移させ、それぞれの状態におけるデータラッチ回路１１の動作について説明する。まず、状態Ｓ１１１においては、入力反転クロック信号ＣＫＢはローレベルであり、これがバッファ回路１０に供給される。バッファ回路１０は、インバータの作用により、波形が整形させられたハイレベルのクロック信号ＣＫ及びローレベルの反転クロック信号ＣＫＢｉを出力する。それらのクロックによって、ＣＭＯＳスイッチ１１Ｓ１及び１１Ｓ２がオンとなり、ハイレベルである入力データ信号Ｄａｔａをそれぞれ後段に出力する。ＣＭＯＳスイッチ１１Ｓ１の後段には、クロックによってオフであるＣＭＯＳスイッチ１１Ｓ２、インバータ１１Ｉ１のトランジスタ１１Ｔ２のゲート、及びインバータ１１Ｉ３のトランジスタ１１Ｔ２９のゲートが接続されている。ハイレベルである入力によって、トランジスタ１１Ｔ２及び１１Ｔ２９はオフとなる。ＣＭＯＳスイッチ１１Ｓ３の後段には、クロックによってオフであるＣＭＯＳスイッチ１１Ｓ４、インバータ１１Ｉ１のトランジスタ１１Ｔ４のゲート、及びインバータ１１Ｉ３のトランジスタ１１Ｔ４９のゲートが接続されている。ハイレベルである入力によって、トランジスタ１１Ｔ４及び１１Ｔ４９はオンとなる。従って、それぞれハイレベルが入力されたインバータ１１Ｉ１及び１１Ｉ３は、それをローレベルに反転して後段に出力する。
【００８９】
インバータ１１Ｉ１からのローレベルの出力は、反転出力ＱＢにつながるノード１１ｒに出力される。またインバータ１１Ｉ１からのローレベルの出力は、インバータ１１Ｉ２のトランジスタ１１Ｔ１及びインバータ１１Ｉ４のトランジスタ１１Ｔ１９に供給される。インバータ１１Ｉ１からのローレベルの出力は、インバータ１１Ｉ２のトランジスタ１１Ｔ１及びインバータ１１Ｉ４のトランジスタ１１Ｔ１９に供給される。インバータ１１Ｉ３からのローレベルの出力は、インバータ１１Ｉ２のトランジスタ１１Ｔ３及びインバータ１１Ｉ４のトランジスタ１１Ｔ３９に供給される。従って、それぞれローレベルが入力されたインバータ１１Ｉ２及び１１Ｉ４は、それをハイレベルに反転して後段に出力する。すなわち、インバータ１１Ｉ２からのハイレベルの出力は、オフであるＣＭＯＳスイッチ１１Ｓ２の一端に供給され、インバータ１１Ｉ４からのハイレベルの出力は、オフであるＣＭＯＳスイッチ１１Ｓ４の一端に供給される。この状態Ｓ１１１は、トランスペアレント・モードであり、入力データ信号Ｄａｔａに規定される反転出力ＱＢ、すなわちローレベルが出力される。
【００９０】
（データラッチ回路１１  −  状態Ｓ１１１  −  シングルイベント）
ここでデータラッチ回路１１の状態Ｓ１１１におけるシングルイベントの発生の可能性について考察する。データラッチ回路１１はトランスペアレント・モードであるため、高エネルギー粒子の入射により瞬間的にいずれかのトランジスタが誤動作したとしても、最終的には入力データ信号Ｄａｔａによって出力が規定される。従って、データラッチ回路１１は、シングルイベントの顕在化しにくい状態にあると考えられる。ただし、誤動作するトランジスタが入力データ信号Ｄａｔａがゲートに入力されるトランジスタであった場合、入力データ信号Ｄａｔａの論理値に適合しない論理値が瞬間的に出力される可能性はある。
【００９１】
（データラッチ回路１１  −  状態Ｓ１１２  −  通常動作）
次に、入力反転クロック信号ＣＫＢをローレベルに保持したままで、入力データ信号Ｄａｔａをハイレベルからローレベルに変化させる（状態Ｓ１１２）。この状態Ｓ１１２は、前述の状態Ｓ１１１と同じくトランスペアレント・モードであり、入力データ信号Ｄａｔａ（ローレベル）に出力が規定される。従って、フリップフロップの論理状態は反転し、反転出力ＱＢの論理値は、ローレベルである入力データ信号Ｄａｔａの論理値に対応したハイレベルに変化する。
【００９２】
（データラッチ回路１１  −  状態Ｓ１１２  −  シングルイベント）
ここでデータラッチ回路１１の状態Ｓ１１２におけるシングルイベントの発生の可能性について考察する。データラッチ回路１１はトランスペアレント・モードであるため、状態Ｓ１１１と同様に、シングルイベントの顕在化しにくい状態にあると考えられる。ただし、誤動作するトランジスタが入力データ信号Ｄａｔａがゲートに入力されるトランジスタであった場合、入力データ信号Ｄａｔａの論理値に適合しない論理値が瞬間的に出力される可能性はある。
【００９３】
（データラッチ回路１１  −  状態Ｓ１１３  −  通常動作）
次に、入力データ信号Ｄａｔａをローレベルに保持したままで、入力反転クロック信号ＣＫＢをローレベルからハイレベルに変化させる（状態Ｓ１１３）。それらのクロックによって、ＣＭＯＳスイッチ１１Ｓ１及び１１Ｓ３がオフとなり、入力データ信号Ｄａｔａは後段に出力されなくなる。一方、ＣＭＯＳスイッチ１１Ｓ２及び１１Ｓ４はオンになる。それによって、インバータ１１Ｉ２からのローレベルの出力は、同じくローレベルであった入力データ信号Ｄａｔａに代わって、オンであるＣＭＯＳスイッチ１１Ｓ２を介してインバータ１１Ｉ１のトランジスタ１１Ｔ２のゲート及びインバータ１１Ｉ３のトランジスタ１１Ｔ２９のゲートに供給され、インバータ１１Ｉ４からのローレベルの出力は、同じくローレベルであった入力データ信号Ｄａｔａに代わって、オンであるＣＭＯＳスイッチ１１Ｓ４を介してインバータ１１Ｉ１のトランジスタ１１Ｔ４のゲート及びインバータ１１Ｉ３のトランジスタ１１Ｔ４９のゲートに供給される。そうして、ローレベルが入力されたインバータ１１Ｉ１及び１１Ｉ３は、ハイレベルをインバータ１１Ｉ２及び１１Ｉ４に対して出力し、フリップフロップを同じ論理状態に保持させる。従って、フリップフロップは、入力反転クロック信号ＣＫＢがハイレベルになった瞬間の論理状態を保持し、反転出力ＱＢはローレベルのままである。
【００９４】
（データラッチ回路１１  −  状態Ｓ１１３  −  シングルイベント）
ここでデータラッチ回路１１の状態Ｓ１１３におけるシングルイベントの発生の可能性について考察する。まず、フリップフロップにおけるシングルイベントについて検討する。インバータ１１Ｉ１に着目すると、トランジスタ１１Ｔ２がオン、トランジスタ１１Ｔ４がオフであり、インバータ１１Ｉ１の出力はハイレベルである。ここで高エネルギー粒子の入射によってトランジスタ１１Ｔ４がオンになったとする。しかし、トランジスタ１１Ｔ２のドライブ能力はトランジスタ１１Ｔ４の２倍であるため、インバータ１１Ｉ１の出力レベルは低下するものの、ハイレベル側を保持する。また、インバータ１１Ｉ３に着目しても同様である。このようにして、シングルイベント現象が防止される。ただし、入力データ信号Ｄａｔａの入力段におけるシングルイベント現象は発生し得る状態にある。
【００９５】
（データラッチ回路１１  −  状態Ｓ１１４  −  通常動作）
次に、入力データ信号Ｄａｔａをローレベルに保持したままで、入力反転クロック信号ＣＫＢをハイレベルからローレベルに変化させる（状態Ｓ１１４）。それらのクロックによって、ＣＭＯＳスイッチ１１Ｓ１及び１１Ｓ３がオンとなり、入力データ信号Ｄａｔａが後段に出力されるようになる。一方、ＣＭＯＳスイッチ１１Ｓ２及び１１Ｓ４はオフになる。それによって、ローレベルである入力データ信号Ｄａｔａが、同じくローレベルであったインバータ１１Ｉ２及び１１Ｉ４からの出力に代わって、インバータ１１Ｉ１のトランジスタ１１Ｔ２のゲート及びインバータ１１Ｉ３のトランジスタ１１Ｔ２９のゲートに供給される。こうして、フリップフロップは同じ論理状態に保持される。この状態Ｓ１１４は、トランスペアレント・モードである。
【００９６】
（データラッチ回路１１  −  状態Ｓ１１４  −  シングルイベント）
ここでデータラッチ回路１１の状態Ｓ１１４におけるシングルイベントの発生の可能性について考察する。データラッチ回路１１はトランスペアレント・モードであるため、状態Ｓ１１１と同様に、シングルイベントの顕在化しにくい状態にあると考えられる。ただし、誤動作するトランジスタが入力データ信号Ｄａｔａがゲートに入力されるトランジスタであった場合、入力データ信号Ｄａｔａの論理値に適合しない論理値が瞬間的に出力される可能性はある。
【００９７】
（データラッチ回路１１  −  状態Ｓ１１５〜Ｓ１１６  −  通常動作）
次に、入力反転クロック信号ＣＫＢをローレベルに保持したままで、入力データ信号Ｄａｔａをローレベルからハイレベルに変化させる（状態Ｓ１１５）。トランスペアレント・モードであるので、ハイレベルである入力データ信号Ｄａｔａの論理値に対応したローレベルの反転出力ＱＢが出力される。
【００９８】
その次に、入力反転クロック信号ＣＫＢをローレベルに保持したままで、入力データ信号Ｄａｔａをハイレベルからローレベルに変化させる（状態Ｓ１１６）。トランスペアレント・モードであるので、ローレベルである入力データ信号Ｄａｔａの論理値に対応したハイレベルの反転出力ＱＢが出力される。
【００９９】
（データラッチ回路１１  −  状態Ｓ１１５〜Ｓ１１６  −  シングルイベント）
ここでデータラッチ回路１１の状態Ｓ１１５〜Ｓ１１６におけるシングルイベントの発生の可能性について考察する。データラッチ回路１１はトランスペアレント・モードであるため、状態Ｓ１１１と同様に、シングルイベントの顕在化しにくい状態にあると考えられる。ただし、誤動作するトランジスタが入力データ信号Ｄａｔａがゲートに入力されるトランジスタであった場合、入力データ信号Ｄａｔａの論理値に適合しない論理値が瞬間的に出力される可能性はある。
【０１００】
（データラッチ回路１１  −  状態Ｓ１１７  −  通常動作）
次に、入力データ信号Ｄａｔａをローレベルに保持したままで、入力反転クロック信号ＣＫＢをローレベルからハイレベルに変化させる（状態Ｓ１１７）。トランスペアレント・モードから保持モードに遷移する。状態Ｓ１１６から引き続き、ローレベルの入力データ信号Ｄａｔａの論理値に対応したハイレベルの反転出力ＱＢが出力される。
【０１０１】
（データラッチ回路１１  −  状態Ｓ１１７  −  シングルイベント）
ここでデータラッチ回路１１の状態Ｓ１１７におけるシングルイベントの発生の可能性について考察する。データラッチ回路１１は、状態Ｓ１１３と同じ保持モードであるため、同様にフリップフロップにおけるシングルイベント現象は防止される。ただし、入力データ信号Ｄａｔａの入力段におけるシングルイベント現象は発生し得る状態にある。
【０１０２】
（データラッチ回路１１  −  状態Ｓ１１８  −  通常動作）
次に、入力反転クロック信号ＣＫＢをハイレベルに保持したままで、入力データ信号Ｄａｔａをローレベルからハイレベルに変化させる（状態Ｓ１１８）。保持モードのままであるため、入力データ信号Ｄａｔａが変化しても、それはオフであるＣＭＯＳスイッチ１１Ｓ１及び１１Ｓ３にブロックされ、反転出力ＱＢはハイレベルのまま変化しない。
【０１０３】
（データラッチ回路１１  −  状態Ｓ１１８  −  シングルイベント）
ここでデータラッチ回路１１の状態Ｓ１１８におけるシングルイベントの発生の可能性について考察する。データラッチ回路１１は、状態Ｓ１１３と同じ保持モードであるため、同様にフリップフロップにおけるシングルイベント現象は防止される。ただし、入力データ信号Ｄａｔａの入力段におけるシングルイベント現象は発生し得る状態にある。
【０１０４】
（他の実施形態のデータラッチ回路）
データラッチ回路８は、従来のデータラッチ回路７の入力データ信号入力段を二重化構造を有するトランジスタで構成したことを特徴的構成としている。データラッチ回路９は、従来のデータラッチ回路７のフリップフロップ部のインバータを、二重化構造を有するトランジスタからなるインバータ３で置換したことを特徴的構成としている。データラッチ回路１１は、２個の従来のデータラッチ回路７を、入力データ信号入力段を共通にし、かたう、フリップフロップを構成するそれぞれ２個ずつのインバータからの出力が、同じデータラッチ回路の他方のインバータを構成するトランジスタのゲートと、他方データラッチ回路の当該他方のインバータと対応するインバータを構成するトランジスタのゲートとに接続されたことを特徴的構成としている。他には、上記の３つの特徴的構成の少なくともいずれかを組み合わせた構成のデータラッチ回路も考えられる。そのようなデータラッチ回路は、それが有する特徴的構成に応じたシングルイベントへの耐性を有している。
他には、データ信号が一端に接続され、制御用のクロック信号の制御の下に当該データ信号を他端より後段に出力するＣＭＯＳスイッチを有する半導体論理回路において、当該ＣＭＯＳスイッチに含まれ、かつ、当該制御用のクロック信号がゲートに接続されたｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの内の少なくとも１個のＭＯＳトランジスタに対して、ゲートが相互に接続された同じ導電型のチャネルのＭＯＳトランジスタが、ソース又はドレインのラインに関して直列に更に接続された二重化構造を有することを特徴的構成とする半導体論理回路を構成することも可能である。
【０１０５】
（素子配置のレイアウト構成）
次に、ＳＲＡＭ４及び５及びデータラッチ回路７及び８の構成を、セル単位の素子配置のレイアウトに関して説明する。図１２〜１５は、各回路の基板上での素子配置を表わすレイアウト図である。それらの図において、ゲート電極として機能する部分は右上がりの斜線を付したパターンに含まれ、ソース又はドレインとして機能する拡散層の部分は右下がりの斜線を付したパターンに含まれる。斜線の付されていないパターンは、通常の伝導体として機能する、金属、ポリシリコンなどを含む。点の集合で中を埋めた四角形のパターンは、上下の層を電気的に接続するコンタクトを示している。中が黒く塗りつぶされた四角形のパターンは、更に上に別の配線があるコンタクトを示しいる。「Ｊ＾」の集合で中を埋めた四角形のパターンは、最上部の配線とその下部の層とを電気的に接続するコンタクトを示している。拡散層の上部にゲート電極が配置されている部分においては、そのゲート電極の下部には、拡散層とゲート電極とのオーバーラップ領域、及び拡散層の導電型と異なる導電型のゲート領域が形成されており、それによりトランジスタが形成されている。トランジスタとして機能する領域は、図において破線で囲み、符号を付している。それぞれの層のパターンが重なる部分については、見易さを考慮して、必要に応じ上層部が下層部を覆い隠さないように描画している。
【０１０６】
（ＳＲＡＭ４及び５の素子配置のレイアウト構成）
図１２は、従来の完全ＣＭＯＳ形セル構造のＳＲＡＭ４の基板上での素子配置の一例を表わすレイアウト図である。図１３は、本発明の一実施形態に係る、二重化構造を有するトランジスタを含む完全ＣＭＯＳ形セル構造のＳＲＡＭ５の基板上での素子配置を表わすレイアウト図である。図１２及び１３で使用されている符号及び記号は、それぞれ図４及び５で使用されている符号及び記号に対応している。それらの図を参照しながら、ＳＲＡＭ４とＳＲＡＭ５とのレイアウトの相違点に主眼をおいて説明する。
【０１０７】
ＳＲＡＭ５においては、ＳＲＡＭ４のトランジスタ４Ｔ１、４Ｔ２、４Ｔ３、及び４Ｔ４に対応するＳＲＡＭ５のトランジスタ５Ｔ１、５Ｔ２、５Ｔ３、及び５Ｔ４に対して、それぞれそれと同じ導電型のチャネルであり、ゲートが相互に接続されたトランジスタ５Ｔ１１、５Ｔ２１、５Ｔ３１、及び５Ｔ４１が、ソース又はドレインのラインに関して直列に更に接続されている。これらの二重化構造のために接続されたトランジスタは、元のトランジスタと同じ導電型のチャネルであるために、一方のトランジスタのソース又はドレインの領域の拡散層の広がりの部分を、それぞれ他方のトランジスタのドレイン又はソースの領域と共有することもできる。ここで、二重化構造を有するトランジスタは、ソース又はドレインを形成する拡散層の領域が好適には一つの直線の上に沿って並ぶように配置される。このように配置することによって、それらのトランジスタ間の配線距離を一定に保った場合において、トランジスタ間の距離（代表的にはゲートの中心部の間の最短距離であるゲート間距離、すなわち図１３のＡ−Ａ’間、Ｂ−Ｂ’間の距離）を最大にすることができる。トランジスタ間の距離が大きいということは、素子に入射した一つの高エネルギー粒子によって生じる電荷による影響が両方のトランジスタに及ぶことによって両方のトランジスタが同時に誤動作させられる可能性を小さくでき、シングルイベントの発生する確率を小さくできるということである。トランジスタ間の距離が大きいほどシングルイベントは発生しにくくなるが、そうすると素子の面積が大きくなり、素子の微細化の一般的要請に反することになる。従って、トランジスタ間の距離は、シングルイベントの防止能と素子面積との両方の要件を考慮して、使用目的・使用環境に応じて適切に設定することが重要である。シングルイベントの発生を効果的に防止するためには、トランジスタ間の距離は、２μｍ程度必要であると考えられる。これは、平均的な高エネルギー粒子の素子内での飛程を考慮した数値である。トランジスタ間の距離は、素子の微細化の要請を考慮しても２μｍから５μｍ程度の内の任意の距離まで大きくすることができる。素子の微細化を優先しない場合には、８μｍ程度まで大きくし、シングルイベントへの耐性を非常に大きくすることもできる。
【０１０８】
（データラッチ回路７及び８の素子配置のレイアウト構成）
図１４は、従来のデータラッチ回路７の基板上での素子配置の一例を表わすレイアウト図である。図１５は、本発明の一実施形態に係る、二重化構造を有するトランジスタを含むデータラッチ回路８の基板上での素子配置を表わすレイアウト図である。図１４及び１５で使用されている符号及び記号は、それぞれ図６、７及び８で使用されている符号及び記号に対応している。それらの図を参照しながら、データラッチ回路７とデータラッチ回路８とのレイアウトの相違点に主眼をおいて説明する。データラッチ回路８においては、データラッチ回路７のトランジスタ７Ｔ６及び７Ｔ７に対応するデータラッチ回路８のトランジスタ８Ｔ６及び８Ｔ７に対して、それぞれそれと同じ導電型のチャネルであり、ゲートが相互に接続されたトランジスタ８Ｔ６１及び８Ｔ７１が、ソース又はドレインのラインに関して直列に、入力データ信号Ｄａｔａがゲートに接続されたトランジスタ８Ｔ５及び８Ｔ８のソース又はドレインのラインをそれぞれ介して更に接続されている。これらの二重化構造のために接続されたトランジスタは、それと元のトランジスタとの間の入力データ信号Ｄａｔａがゲートに入力されるトランジスタと（及び元のトランジスタとも）同じ導電型のチャネルである。従って、二重化構造のために接続されたトランジスタのソース又はドレインの領域の拡散層の広がりの部分を、それぞれ入力データ信号Ｄａｔａがゲートに入力されるトランジスタのドレイン又はソースの領域と共有することもできる。ここで、二重化構造のために接続されるトランジスタ（８Ｔ６１又は８Ｔ７１）は、元のトランジスタ（８Ｔ６又は８Ｔ７）に隣接させて配置することも可能であるが、この実施形態のように、入力データ信号Ｄａｔａがゲートに接続されたトランジスタ（８Ｔ５又は８Ｔ８）を介して配置する方が、双方のトランジスタ間の距離を大きくすることができる。また、二重化構造を有するトランジスタ及び二重化構造を有するトランジスタのそれぞれのトランジスタの間に配置されるトランジスタは、ソース又はドレインを形成する拡散層の領域が好適には一つの直線の上に沿って並ぶように配置される。このように配置することによって、それらのトランジスタ間の配線距離を一定に保った場合において、トランジスタ間の距離（代表的にはゲートの中心部の間の最短距離であるゲート間距離、すなわち図１５のＣ−Ｃ’間、Ｄ−Ｄ’間の距離）を最大にすることができる。トランジスタ間の距離が大きいということは、ＳＲＡＭについての説明で前述した通り、シングルイベントの発生する確率を小さくできるということである。シングルイベントの発生を効果的に防止するためには、トランジスタ間の距離は、シングルイベントへの耐性及び素子の微細化の要請を考慮して、２μｍ程度から５μｍ程度、更には８μｍ程度まで大きくすることができる。
【０１０９】
上述の説明では、トランジスタの二重化構造についてはインバータ、ＳＲＡＭ及びデータラッチ回路を実施形態として、フリップフロップの二重化構造に即いてはデータラッチ回路を実施形態として、また、クロック信号の制御を受けるデータ入力部（ＣＭＯＳスイッチ、クロックトインバータなど）に含まれるトランジスタの二重化構造についてはデータラッチ回路を実施形態として、それぞれ具体的に説明してきた。しかし、回路中で重要な動作を担うトランジスタなどを二重化構造にするという本発明の技術的思想は、インバータ、フリップフロップ要素、クロック信号の制御を受けるデータ入力部を有する素子を含む、どのような種類の半導体論理回路にも適用することが可能である。また上述のＳＲＡＭの実施形態においては、２個のインバータの出力と入力とを交差接続した単純なフリップフロップを基本的構成として説明してきた。しかし、インバータ要素を含む他の論理回路、例えばＮＯＲゲートの出力と入力（の１つ）とを交差接続したような構成のフリップフロップも、そのような基本的構成を含むことになる。これらより、フリップフロップ要素、又はクロック信号に制御される要素の中に、二重化構造を有するトランジスタを含む半導体論理回路、及びそれを含むプロセッサ等の素子、回路基板などは、すべて請求項に記載の本発明の技術的範囲に属する。
【０１１０】
【発明の効果】
本発明によれば、インバータ、ＳＲＡＭ、データラッチ回路などの半導体論理回路のフリップフロップ又はクロック制御されたデータ入力段のトランジスタを二重化構造にすることによって、シングルイベントによる誤動作を防止することができる。二重化構造は、トランジスタに対して、ゲート同士が相互に接続された同じ導電型のチャネルのＭＯＳトランジスタをソース又はドレインのラインに関して直列に更に接続すること、インバータに対して、出力段のＶＤＤ側及びＶＳＳ側に、それぞれ１個ずつのｐＭＯＳトランジスタを挿入すること、又はフリップフロップに対して、一方のフリップフロップを構成するインバータからの出力を、同じフリップフロップ内の他方のインバータを構成するトランジスタのゲートと、他方のフリップフロップ内の当該他方のインバータと対応するインバータを構成するトランジスタで同じ導電型のもののゲートとに接続することによって形成され、それぞれ適切にシングルイベントを防止する。フリップフロップに対する二重化では、好適には、１つのインバータを構成するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとは、そのインバータの後段にシングルイベントの影響が及ばないような大小関係でドライブ能力に差異が設けられ、より効果的にシングルイベントが防止される。二重化構造を有するＭＯＳトランジスタに含まれる２個のＭＯＳトランジスタのソース及びドレインの領域は、好適には一つの直線の上に沿って、更に好適には所定のゲート間距離を置いて配置され、シングルイベントが複数の素子の領域に亘って発生する可能性が減少させられる。
【図面の簡単な説明】
【図１】従来のインバータ１の構成を表わす回路図である。
【図２】本発明の第１の実施形態に係る、二重化構造を有するトランジスタを含むインバータ２の構成を表わす回路図である。
【図３】本発明の第２の実施形態に係る、二重化構造を有するトランジスタを含むインバータ３の構成を表わす回路図である。
【図４】従来の完全ＣＭＯＳ形セル構造のＳＲＡＭ４の構成を表わす回路図である。
【図５】本発明の第３の実施形態に係る、二重化構造を有するトランジスタを含む完全ＣＭＯＳ形セル構造のＳＲＡＭ５の構成を表わす回路図である。
【図６】データラッチ回路７、８及び９に供給するための、波形が整形された相補のクロック信号及び反転クロック信号を生成するバッファ回路６の構成を表わす回路図である。
【図７】従来のデータラッチ回路７の構成の一例を表わす回路図である。
【図８】本発明の第４の実施形態に係る、二重化構造を有するトランジスタを含むデータラッチ回路８の構成を表わす回路図である。
【図９】本発明の第５の実施形態に係る、二重化構造を有するトランジスタを含むデータラッチ回路９の構成を表わす回路図である。
【図１０】データラッチ回路１１に供給するための、波形が整形された相補のクロック信号及び反転クロック信号を生成するバッファ回路１０の構成を表わす回路図である。
【図１１】本発明の第６の実施形態に係る、二重化構造を有するトランジスタを含むデータラッチ回路１１の構成を表わす回路図である。
【図１２】従来の完全ＣＭＯＳ形セル構造のＳＲＡＭ４の基板上での素子配置の一例を表わすレイアウト図である。
【図１３】本発明の一実施形態に係る、二重化構造を有するトランジスタを含む完全ＣＭＯＳ形セル構造のＳＲＡＭ５の基板上での素子配置を表わすレイアウト図である。
【図１４】従来のデータラッチ回路７の基板上での素子配置の一例を表わすレイアウト図である。
【図１５】本発明の一実施形態に係る、二重化構造を有するトランジスタを含むデータラッチ回路８の基板上での素子配置を表わすレイアウト図である。
【図１６】インバータ１の動作説明のためのタイミング図である。
【図１７】インバータ２及び３の動作説明のためのタイミング図である。
【図１８】ＳＲＡＭ４及び５の動作説明のためのタイミング図である。
【図１９】データラッチ回路７及び８の動作説明のためのタイミング図である。
【図２０】データラッチ回路９の動作説明のためのタイミング図である。
【図２１】データラッチ回路１１の動作説明のためのタイミング図である。
【符号の説明】
１  インバータ
１Ｔ１〜１Ｔ２  トランジスタ
１ａ〜１ｄ  ノード
２  インバータ
２Ｔ１〜２Ｔ４  トランジスタ
２ａ〜２ｄ  ノード
３  インバータ
３Ｔ１〜３Ｔ４  トランジスタ
３ａ〜３ｄ  ノード
４  ＳＲＡＭ
４Ｉ１〜４Ｉ２  インバータ
４Ｔ１〜４Ｔ４  トランジスタ
４ａ〜４ｅ  ノード
５  ＳＲＡＭ
５Ｉ１〜５Ｉ２  インバータ
５Ｔ１〜５Ｔ６、５Ｔ１１、５Ｔ２１、５Ｔ３１、５Ｔ４１  トランジスタ
５ａ〜５ｅ  ノード
６  バッファ回路
６Ｉ１〜６Ｉ２  インバータ
６Ｔ１〜６Ｔ４  トランジスタ
６ａ〜６ｅ  ノード
７  データラッチ回路
７Ｉ１〜７Ｉ３  インバータ
７Ｓ１  ＣＭＯＳスイッチ
７Ｔ５〜７Ｔ１４  トランジスタ
７ａ〜７ｊ  ノード
８  データラッチ回路
８Ｉ１〜８Ｉ３  インバータ
８Ｓ１  ＣＭＯＳスイッチ
８Ｔ５〜８Ｔ１４、８Ｔ６１、８Ｔ７１  トランジスタ
８ａ〜８ｊ  ノード
９  データラッチ回路
９Ｉ１〜９Ｉ３  インバータ
９Ｓ１  ＣＭＯＳスイッチ
９Ｔ５〜９Ｔ１８  トランジスタ
９ａ〜９ｊ  ノード
１０  バッファ回路
１０Ｉ１〜１０Ｉ２  インバータ
１０Ｔ１〜１０Ｔ４  トランジスタ
１０ａ〜１０ｅ  ノード
１１  データラッチ回路
１１Ｉ１〜１１Ｉ４  インバータ
１１Ｓ１〜１１Ｓ４  ＣＭＯＳスイッチ
１１Ｔ１〜１１Ｔ１２、１１Ｔ１９、１１Ｔ２９、１１Ｔ３９、１１Ｔ４９  トランジスタ
１１ａ〜１１ｒ  ノード
【図１】
0003718687.tif 000002
【図２】
0003718687.tif 000003
【図３】
0003718687.tif 000004
【図４】
0003718687.tif 000005
【図５】
0003718687.tif 000006
【図６】
0003718687.tif 000007
【図７】
0003718687.tif 000008
【図８】
0003718687.tif 000009
【図９】
0003718687.tif 000010
【図１０】
0003718687.tif 000011
【図１１】
0003718687.tif 000012
【図１２】
0003718687.tif 000013
【図１３】
0003718687.tif 000014
【図１４】
0003718687.tif 000015
【図１５】
0003718687.tif 000016
【図１６】
0003718687.tif 000017
【図１７】
0003718687.tif 000018
【図１８】
0003718687.tif 000019
【図１９】
0003718687.tif 000020
【図２０】
0003718687.tif 000021
【図２１】
0003718687.tif 000022