(57)【特許請求の範囲】
【請求項１】
スタティック型メモリセルを備えた半導体記憶装置であって、
主表面を有し、前記主表面に溝を有する半導体基板と、
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有するアクセストランジスタとを備え、
前記アクセストランジスタの一方の前記ソース／ドレイン領域は、
前記主表面に形成され、前記主表面から第１の拡散深さで形成された第１不純物領域と、
他方の前記ソース／ドレイン領域側の前記第１不純物領域の端部に接するように前記主表面に形成され、かつ前記第１不純物領域より小さい不純物濃度を有する第２不純物領域と、
前記第２不純物領域との間で前記第１不純物領域を挟むように配置され、前記溝の底面全面において前記溝の底面から前記第１の拡散深さより浅い第２の拡散深さで形成された第３不純物領域とを有する、半導体記憶装置。
【請求項２】
前記第３不純物領域は、前記第１不純物領域より小さい不純物濃度を有している、請求項１に記載の半導体記憶装置。
【請求項３】
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域と、１対の前記ソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタと、
一端が前記ドライバトランジスタの前記ゲート電極層に電気的に接続され、他端が電源電位線に接続される負荷素子とをさらに備えている、請求項１に記載の半導体記憶装置。
【請求項４】
前記ドライバトランジスタの前記ゲート電極層は、前記アクセストランジスタの一方の前記ソース／ドレイン領域表面に接しており、
前記負荷素子の一端は、前記ドライバトランジスタの前記ゲート電極層の表面に接している、請求項３に記載の半導体記憶装置。
【請求項５】
前記負荷素子の一端は、前記ドライバトランジスタの前記ゲート電極層表面と前記アクセストランジスタの一方の前記ソース／ドレイン領域表面とに接している、請求項３に記載の半導体記憶装置。
【請求項６】
前記ドライバトランジスタの前記ゲート電極層は、前記アクセストランジスタの一方の前記ソース／ドレイン領域表面に接しており、
前記負荷素子の一端は、前記ドライバトランジスタの前記ゲート電極層表面と前記アクセストランジスタの一方の前記ソース／ドレイン領域とに接している、請求項３に記載の半導体記憶装置。
【請求項７】
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域と、１対の前記ソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタをさらに備え、
前記溝の底面に配置された前記第３不純物領域と前記半導体基板との接合部の深さ位置において、前記溝の真下の前記半導体基板の不純物濃度は、前記ドライバトランジスタの前記ゲート電極層の真下の前記半導体基板の不純物濃度より小さい、請求項１に記載の半導体記憶装置。
【請求項８】
前記主表面から前記溝の底面までの深さは３００Å以上である、請求項１に記載の半導体記憶装置。
【請求項９】
前記負荷素子は抵抗である、請求項３に記載の半導体記憶装置。
【請求項１０】
前記負荷素子は薄膜トランジスタであって、前記ドライバトランジスタの前記ゲート電極層に電気的に接続される前記負荷素子の一端は前記薄膜トランジスタのドレイン領域およびゲート電極層のいずれかである、請求項３に記載の半導体記憶装置。
【請求項１１】
スタティック型メモリセルを備えた半導体記憶装置であって、
主表面を有し、前記主表面に溝を有する半導体基板と、
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有するドライバトランジスタとを備え、
前記ドライバトランジスタの前記ソース領域は、
前記主表面に形成され、前記主表面から第１の拡散深さで形成された第１不純物領域と、
前記第１不純物領域の前記ドレイン領域側の端部に接するように前記主表面に形成され、かつ前記第１不純物領域より小さい不純物濃度を有する第２不純物領域とを有し、さらに、
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有するアクセストランジスタとを備え、
前記アクセストランジスタの一方の前記ソース／ドレイン領域は、前記溝の底面全面において前記溝の底面から前記第１の拡散深さより浅い第２の拡散深さで形成されている、半導体記憶装置。
【請求項１２】
前記アクセストランジスタの一方の前記ソース／ドレイン領域は、前記第１不純物領域より小さい不純物濃度を有している、請求項１１に記載の半導体記憶装置。
【請求項１３】
前記ドライバトランジスタの前記ドレイン領域と前記アクセストランジスタの１対の前記ソース／ドレイン領域とは、１×１０19ｃｍ-3以下の不純物濃度を有している、請求項１１に記載の半導体記憶装置。
【請求項１４】
スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、
主表面を有し、前記主表面に溝を有する半導体基板と、
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有し、前記周辺回路に含まれるＭＩＳトランジスタとを備え、
前記ＭＩＳトランジスタの一方の前記ソース／ドレイン領域は、
前記主表面に形成され、前記主表面から第１の拡散深さで形成された第１不純物領域と、
前記第１不純物領域の他方の前記ソース／ドレイン領域側の端部に接するように前記主表面に形成され、かつ前記第１不純物領域より小さい不純物濃度を有する第２不純物領域とを有し、
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有するアクセストランジスタとを備え、
前記アクセストランジスタの一方の前記ソース／ドレイン領域は、前記溝の底面全面において前記溝の底面から前記第１の拡散深さより浅い第２の拡散深さで形成されている、半導体記憶装置。
【請求項１５】
前記アクセストランジスタの一方の前記ソース／ドレイン領域は、前記第１不純物領域より小さい不純物濃度を有している、請求項１４に記載の半導体記憶装置。
【請求項１６】
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域と、１対の前記ソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタをさらに備え、
前記ドライバトランジスタの１対の前記ソース／ドレイン領域と前記アクセストランジスタの１対の前記ソース／ドレイン領域とは、１×１０19ｃｍ-3以下の不純物濃度を有する、請求項１４に記載の半導体記憶装置。
【請求項１７】
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域と、１対の前記ソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタをさらに備え、
前記ドライバトランジスタの前記ソース領域表面に接するようにシリサイド層が形成されている、請求項１４に記載の半導体記憶装置。
【請求項１８】
前記アクセストランジスタの１対の前記ソース／ドレイン領域には不純物として砒素が導入されており、前記周辺回路に含まれる前記ＭＩＳトランジスタの１対の前記ソース／ドレイン領域には不純物としてリンが導入されている、請求項１４に記載の半導体記憶装置。
【請求項１９】
スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、
主表面を有する半導体基板と、
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有するアクセストランジスタと、
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有するドライバトランジスタと、
前記主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有し、周辺回路に含まれるＭＩＳトランジスタとを備え、
前記アクセストランジスタの１対の前記ソース／ドレイン領域と、前記ドライバトランジスタの１対の前記ソース／ドレイン領域と、前記ＭＩＳトランジスタの１対の前記ソース／ドレイン領域とは、１×１０19ｃｍ-3以下の不純物濃度を有しており、さらに、
前記ドライバトランジスタの前記ソース領域表面に接するように形成されたシリサイド層とを備える、半導体記憶装置。
【請求項２０】
前記周辺回路に含まれる前記ＭＩＳトランジスタの１対の前記ソース／ドレイン領域の各表面に接するように形成された第２および第３のシリサイド層をさらに備える、請求項１９に記載の半導体記憶装置。
【請求項２１】
前記アクセストランジスタおよび前記ドライバトランジスタの１対の前記ソース／ドレイン領域には不純物として砒素が導入されており、前記周辺回路に含まれる前記ＭＩＳトランジスタの１対の前記ソース／ドレイン領域には不純物としてリンが導入されている、請求項１９に記載の半導体記憶装置。
【請求項２２】
スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に、前記半導体基板の主表面の一部を露出する開孔を有する絶縁層を形成する工程と、
前記開孔内を埋込むように前記絶縁層上に導電層を形成する工程と、
前記導電層にエッチングを施すことにより、前記絶縁層上に延在するアクセストランジスタのゲート電極層と、前記開孔の一部を覆うことで前記半導体基板の主表面に接しかつ前記絶縁層上に延在するドライバトランジスタのゲート電極層とを形成し、かつ前記ドライバトランジスタの前記ゲート電極層および前記開孔から露出する前記半導体基板の前記主表面に溝を形成する工程と、
前記アクセストランジスタおよび前記ドライバトランジスタの前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように、かつ前記主表面から第１の拡散深さを有するように前記主表面に１対の第１不純物領域を形成する工程とを備え、
前記第１不純物領域の一方は、前記溝の底面全面に形成され、かつ前記ドライバトランジスタの前記ゲート電極層と電気的に接続され、さらに、
前記アクセストランジスタの前記ゲート電極層の側壁に側壁絶縁層を形成する工程と、
前記溝上にレジストパターンを形成した状態で前記アクセストランジスタの前記ゲート電極層と前記側壁絶縁層と前記レジスタパターンとをマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層と前記側壁絶縁層との下側領域を挟むように、かつ前記主表面から前記第１の拡散深さより深い第２の拡散深さを有するように前記主表面に前記第１不純物領域より不純物濃度の大きい１対の第２不純物領域を形成する工程と、
一端が前記ドライバトランジスタの前記ゲート電極層表面に接し、かつ他端が電源電位線に接続される負荷素子を形成する工程とを備えた、半導体記憶装置の製造方法。
【請求項２３】
前記第１不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有する、請求項２２に記載の半導体記憶装置の製造方法。
【請求項２４】
スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に絶縁層を介在して導電層を形成する工程と、
前記導電層にエッチングを施すことにより、前記絶縁層上に延在するアクセストランジスタのゲート電極層とドライバトランジスタのゲート電極層とを形成する工程と、
前記アクセストランジスタおよび前記ドライバトランジスタの前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に１対の第１不純物領域を形成する工程と、
前記アクセストランジスタの前記ゲート電極層の側壁に側壁絶縁層を形成する工程と、
前記ドライバトランジスタの前記ゲート電極層端部付近の前記第１不純物領域の部分と前記ドライバトランジスタの前記ゲート電極層端部上にレジストパターンを形成した状態で、前記アクセストランジスタの前記ゲート電極層と前記側壁絶縁層と前記レジストパターンとをマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層と前記側壁絶縁層との下側領域を挟むように、かつ前記主表面から第１の拡散深さを有するように前記主表面に１対の第２不純物領域を形成する工程と、
前記ドライバトランジスタの前記ゲート電極層付近の前記第１不純物領域が形成された前記主表面に溝を形成する工程と、
一端が前記溝の底面および前記ドライバトランジスタの前記ゲート電極層と接し、かつ他端が電源電位線に接続される負荷素子を形成する工程と、
前記溝の底面から前記第１の拡散深さより浅い第２の拡散深さとなるように、かつ前記第１および第２不純物領域に電気的に接続するように前記溝の底面全面に第３不純物領域を形成する工程とを備えた、半導体記憶装置の製造方法。
【請求項２５】
スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に、前記半導体基板の主表面の一部を露出する開孔を有する絶縁層を形成する工程と、
前記開孔内を埋込むように前記絶縁層上に導電層を形成する工程と、
前記導電層にエッチングを施すことにより、前記絶縁層上に延在するアクセストランジスタのゲート電極層と、前記開孔の一部を覆うことで前記半導体基板の主表面に接しかつ前記絶縁層上に延在するドライバトランジスタのゲート電極層とを形成し、かつ前記ドライバトランジスタの前記ゲート電極層および前記開孔から露出する前記半導体基板の前記主表面に溝を形成する工程と、
前記アクセストランジスタおよび前記ドライバトランジスタの前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に１対の第１不純物領域を形成し、前記ドライバトランジスタのゲート電極層の下側領域を挟むように前記主表面に１対の第２不純物領域を形成する工程とを備え、さらに、
前記第１および第２不純物領域は、前記主表面から第１の拡散深さを有するように形成され、さらに、
前記第１不純物領域の一方は、前記溝の底面全面に形成され、かつ前記ドライバトランジスタの前記ゲート電極層と電気的に接続され、さらに、
前記ドライバトランジスタの前記ゲート電極層の側壁に側壁絶縁層を形成する工程と、
前記ドライバトランジスタの前記ゲート電極層と前記側壁絶縁層とをマスクとして前記ドライバトランジスタのソース領域となる一方の前記第２不純物領域にのみ不純物を選択的に導入することにより、前記主表面から前記第１の拡散深さより深い第２の拡散深さを有するように前記主表面に前記第１不純物領域より不純物濃度の高い第３不純物領域を形成する工程とを備えた、半導体記憶装置の製造方法。
【請求項２６】
前記第１および第２不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有する、請求項２５に記載の半導体記憶装置の製造方法。
【請求項２７】
スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に、前記半導体基板の主表面の一部を露出する開孔を有する絶縁層を形成する工程と、
前記開孔内を埋込むように前記絶縁層上に導電層を形成する工程と、
前記導電層にエッチングを施すことにより、前記絶縁層上を延在するアクセストランジスタのゲート電極層と、前記周辺回路に含まれるＭＩＳトランジスタのゲート電極層とを形成し、かつ前記開孔から露出する前記半導体基板の前記主表面に溝を形成する工程と、
前記アクセストランジスタおよび前記ＭＩＳトランジスタの前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に１対の第１不純物領域を形成し、前記ＭＩＳトランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に１対の第２不純物領域を形成する工程とを備え、
前記第１および第２不純物領域は前記主表面から第１の拡散深さを有するように形成され、
前記第１不純物領域の一方は、前記溝の底面全面に形成され、さらに、
前記ＭＩＳトランジスタの前記ゲート電極層の側壁に側壁絶縁層を形成する工程と、
前記メモリセルの領域上にレジストパターンを形成した状態で前記ＭＩＳトランジスタの前記ゲート電極層と前記側壁絶縁層と前記レジストパターンとをマスクとして前記第２不純物領域に不純物を導入することにより、前記主表面から前記第１の拡散深さより深い第２の拡散深さを有するように前記主表面に前記第１不純物領域より不純物濃度の大きい第３不純物領域を形成する工程とを備えた、半導体記憶装置の製造方法。
【請求項２８】
前記第１および第２不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有する、請求項２７に記載の半導体記憶装置の製造方法。
【請求項２９】
前記第１不純物領域は砒素を導入することにより形成され、
前記第２不純物領域はリンを導入することにより形成される、請求項２７に記載の半導体記憶装置の製造方法。
【請求項３０】
スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、
半導体基板の主表面上に絶縁層を介在して所定の形状にパターニングさせたアクセストランジスタおよびドライバトランジスタのゲート電極層と、前記周辺回路に含まれるＭＩＳトランジスタのゲート電極層とを形成する工程と、
前記アクセストランジスタと前記ドライバトランジスタと前記ＭＩＳトランジスタの各前記ゲート電極層をマスクとして不純物を導入することにより、前記アクセストランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に１対の第１不純物領域を形成し、前記ドライバトランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に１対の第２不純物領域を形成し、前記ＭＩＳトランジスタの前記ゲート電極層の下側領域を挟むように前記主表面に１対の第３不純物領域を形成する工程とを備え、
前記第１、第２および第３不純物領域は１×１０19ｃｍ-3以下の不純物濃度を有するように形成され、さらに、
前記ドライバトランジスタのソースとなる一方の前記第２不純物領域の表面と接するようにシリサイド層を形成する工程とを備えた、半導体記憶装置の製造方法。
【請求項３１】
前記第１、第２および第３不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有する、請求項３０に記載の半導体記憶装置の製造方法。
【請求項３２】
前記第１および第２不純物領域は砒素を導入することにより形成され、
前記第３不純物領域はリンを導入することにより形成される、請求項３０に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、より特定的には、随時書込読出可能な記憶装置（ＳＲＡＭ：Static Random Access Memory ）を含む半導体記憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来から半導体記憶装置の１つとして、ＳＲＡＭが知られている。このＳＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）に比較してリフレッシュ動作が不要であり記憶状態が安定しているという利点を有する。
【０００３】
図５４は、高抵抗負荷型のＳＲＡＭメモリセルの等価回路図である。図５４を参照して、ＳＲＡＭは揮発性の半導体記憶装置であり、このＳＲＡＭではマトリックス（行列）状に配置された相補型データ線（ビット線）１０７、１０８とワード線１０９との交差部にメモリセルが配置される。このメモリセルは１対のインバータ回路からなるフリップフロップ回路および２個のアクセストランジスタＱ３、Ｑ４で構成される。このフリップフロップ回路により、クロスカップリングさせた２つの記憶ノードＮ１、Ｎ２が構成され、（Ｈｉｇｈ、Ｌｏｗ）または（Ｌｏｗ、Ｈｉｇｈ）の双安定状態を有する。このメモリセルは、所定の電源電圧が与えられている限り、双安定状態を保持し続ける。
【０００４】
１対のアクセストランジスタＱ３、Ｑ４は、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタよりなっている。アクセストランジスタＱ３のソース／ドレイン領域の一方が記憶ノードＮ１に接続されており、ソース／ドレイン領域の他方はビット線１０７に接続されている。またアクセストランジスタＱ４のソース／ドレイン領域の一方は記憶ノードＮ２に接続されており、ソース／ドレイン領域の他方はビット線１０８に接続されている。またアクセストランジスタＱ３、Ｑ４のゲートはワード線１０９に各々接続されており、このワード線１０９によりアクセストランジスタＱ３、Ｑ４の導通、非導通状態が制御される。
【０００５】
インバータ回路は１個のドライバトランジスタＱ１（もしくはＱ２）および１個の負荷素子Ｒ１（もしくはＲ２）で構成されている。１対のドライバトランジスタＱ１、Ｑ２は、ＭＯＳトランジスタよりなっている。１対のドライバトランジスタＱ１、Ｑ２のソース領域の各々はＧＮＤ（接地電位）１１２に接続されている。またドライバトランジスタＱ１のドレイン領域は記憶ノードＮ１に接続されており、ドライバトランジスタＱ２のドレイン領域は記憶ノードＮ２に接続されている。さらにドライバトランジスタＱ１のゲートは記憶ノードＮ２に接続されており、ドライバトランジスタＱ２のゲートは記憶ノードＮ１に接続されている。
【０００６】
またこの例では、負荷素子として高抵抗を用いた場合を示している。この１対の負荷素子となる高抵抗Ｒ１、Ｒ２の各一方端はＶｃｃ電源１１０に接続されており、その各他方端は各々記憶ノードＮ１、Ｎ２に接続されている。
【０００７】
このように、１対のインバータ回路をクロスカップリングさせることによりフリップフロップ回路が形成される。
【０００８】
このメモリセルにデータを書込むときは、ワード線１０９を選択してアクセストランジスタＱ３、Ｑ４を導通させ、所望の論理値に応じてビット線対１０７、１０８を強制的に電圧印加することにより、フリップフロップ回路の双安定状態がいずれかに設定される。
【０００９】
またこのメモリセルからデータを読出すときは、アクセストランジスタＱ３、Ｑ４を導通させ、記憶ノードＮ１、Ｎ２の電位がビット線１０７、１０８に伝達される。
【００１０】
従来の半導体記憶装置においては、上記のドライバトランジスタＱ１、Ｑ２のゲート電極とアクセストランジスタＱ３、Ｑ４のソース／ドレイン領域との接続は、いわゆる直接コンタクトもしくはシェアード直接コンタクトを用いて行なわれてきた。以下、直接コンタクトを用いた従来の高抵抗負荷型のＳＲＡＭのメモリセル構造について説明する。
【００１１】
図５５は、直接コンタクトを用いた従来のＳＲＡＭのメモリセル構造を概略的に示す断面図である。また図５６〜図５９は、従来のＳＲＡＭのメモリセル４個当りの構造を下層から順に４段階に分割して示した要部平面図である。
【００１２】
具体的には、図５５は基板に形成された１対のドライバトランジスタＱ１、Ｑ２と１対のアクセストランジスタＱ３、Ｑ４との構成を示し、図５６は接地配線層の構成を示し、図５８は１対の負荷素子となる高抵抗Ｒ１、Ｒ２の構成を示し、図５９はビット線の構成を示している。
【００１３】
なお、図５５は、図５６〜図５９のＸ−Ｘ′線に沿う断面に対応している。また、図５６〜図５９において二点鎖線で囲まれた領域は、１つの単体セル（unit cell)の領域である。
【００１４】
まず図５５と図５６とを参照して、ｎ- シリコン基板１上にｐ- ウェル領域３が形成されている。ｐ- ウェル領域３の表面には、素子分離用のフィールド絶縁層５が形成されている。このフィールド絶縁層５によって分離されたｐ- ウェル領域３の表面に１対のドライバトランジスタＱ１、Ｑ２と１対のアクセストランジスタＱ３、Ｑ４が形成されている。
【００１５】
ドライバトランジスタＱ１は、ドレイン領域２１ａと、ソース領域２３ａと、ゲート絶縁層２５ａと、ゲート電極層２７ａとを有している。ドレイン領域２１ａとソース領域２３ａとは、ｎ- 不純物領域７ａとｎ+ 不純物領域９ａとの２層構造よりなるＬＤＤ（Lightly Doped Drain ）構造を有している。ゲート電極層２７ａは、このドレイン領域２１ａとソース領域２３ａとに挟まれる領域上にゲート絶縁層２７ａを介在して形成されている。
【００１６】
ドライバトランジスタＱ２は、ドレイン領域と、ソース領域と、ゲート絶縁層（図示せず）と、ゲート電極層２７ｂとを有している。ドレイン領域とソース領域とは、ドライバトランジスタＱ１と同様、ｎ- 不純物領域７ｂとｎ+ 不純物領域９ｂとの２層構造よりなるＬＤＤ構造を有している。ゲート電極層２７ｂは、このドレイン領域とソース領域とに挟まれる領域上にゲート絶縁層を介在して形成されている。
【００１７】
アクセストランジスタＱ１は、１対のソース／ドレイン領域１３ａ、１５ａと、ゲート絶縁層１７ａと、ゲート電極層１９ａとを有している。１対のソース／ドレイン領域１３ａ、１５ａは、ｎ- 不純物領域７ａとｎ+ 不純物領域９ａとの２層構造よりなるＬＤＤ構造を有している。ゲート電極層１９ａは、この１対のソース／ドレイン領域１３ａ、１５ａに挟まれる領域上にゲート絶縁層１７ａを介在して形成されており、かつワード線と一体化されている。
【００１８】
アクセストランジスタＱ４は、１対のソース／ドレイン領域と、ゲート絶縁層（図示せず）と、ゲート電極層１９ｂとを有している。１対のソース／ドレイン領域は、アクセストランジスタＱ２と同様、ｎ- 不純物領域７ｂとｎ+ 不純物領域９ｂとの２層構造よりなるＬＤＤ構造を有している。ゲート電極層１９ｂは、１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されており、かつワード線と一体化されている。
【００１９】
１対のドライバトランジスタＱ１、Ｑ２のゲート電極層２７ａ、２７ｂと１対のアクセストランジスタＱ３、Ｑ４のゲート電極層１９ａ、１９ｂとの各側壁には側壁絶縁層２９が形成されている。
【００２０】
ゲート電極層１９ａ側壁の側壁絶縁層２９真下に設けられたｎ- 不純物領域７ａとの間でｎ+ 不純物領域９ａを挟むように、かつゲート電極層２７ａ側壁の側壁絶縁層２９真下に設けられたｎ- 不純物領域との間でｎ+ 不純物領域９ａを挟むようにｎ- 不純物領域７ａが形成されている。これにより、ドライバトランジスタＱ１のドレイン領域２１ａとアクセストランジスタＱ３の一方のソース／ドレイン領域１５ａとは、不純物領域を共有しており、電気的に接続されている。
【００２１】
ドライバトランジスタＱ１のドレイン領域２１ａとアクセストランジスタＱ３の一方のソース／ドレイン領域１５ａとに、ドライバトランジスタＱ２のゲート電極層２７ｂが、ゲート絶縁層２５ｂに設けられた開孔２５ｂ1 を通じて電気的に接続されている。このゲート電極層２７ｂが接続されるｐ- ウェル領域３の表面にｎ型不純物領域１１ａが設けられている。
【００２２】
ゲート電極層１９ｂ側壁の側壁絶縁層（図示せず）真下に設けられたｎ- 不純物領域７ｂとの間でｎ+ 不純物領域９ｂを挟むように、かつゲート電極層２７ｂ側壁の側壁絶縁層２９真下に設けられたｎ- 不純物領域７ｂとの間でｎ+ 不純物領域９ｂを挟むようにｎ- 不純物領域７ｂが形成されている。これにより、ドライバトランジスタＱ２のドレイン領域とアクセストランジスタＱ４の一方のソース／ドレイン領域とは、不純物領域を共有しており、電気的に接続されている。
【００２３】
ドライバトランジスタＱ２のドレイン領域とアクセストランジスタＱ４の一方のソース／ドレイン領域とに、ドライバトランジスタＱ１のゲート電極層２７ａが、ゲート絶縁層２５ａに設けられた開孔２５ａ1 を通じて接続されている。このゲート電極層２７ａが接続されるｐ- ウェル領域３の表面にｎ型不純物領域（図示せず）が形成されている。
【００２４】
図５５と図５７とを参照して、１対のドライバトランジスタＱ１、Ｑ２と１対のアクセストランジスタＱ３、Ｑ４とを覆うように層間絶縁層３１が形成されている。この層間絶縁層３１にはドライバトランジスタＱ１のソース領域２３ａに達するコンタクトホール３１ａと、ドライバトランジスタＱ２のソース領域に達するコンタクトホール３１ｂとが設けられている。このコンタクトホール３１ａ、３１ｂを通じてドライバトランジスタＱ１とＱ２との各ソース領域に電気的に接続するように接地配線層３３が形成されている。
【００２５】
図５５と図５８とを参照して、接地配線層３３を覆うように層間絶縁層３５が形成されている。この層間絶縁層３５と３３とには、ドライバトランジスタＱ１のゲート電極層２７ａに達するコンタクトホール３５ｂと、ドライバトランジスタＱ２のゲート電極層２７ｂに達するコンタクトホール３５ａとが設けられている。
【００２６】
コンタクトホール３５ａを通じてドライバトランジスタＱ２のゲート電極層２７ｂに電気的に接続するように第１のドープト多結晶シリコン層３７が形成されている。ドープト多結晶シリコン層３７は、低抵抗領域３７ａ、３７ｃと高抵抗領域３７ｂとを有している。低抵抗領域３７ａはコンタクトホール３５ａを通じてゲート電極層２７ｂに接続されている。高抵抗領域３７ｂは、この低抵抗領域３７ａと３７ｃとの間に配置され、高抵抗Ｒ１になる。
【００２７】
コンタクトホール３５ｂを通じてドライバトランジスタＱ１のゲート電極層２７ａと電気的に接続するように第２のドープト多結晶シリコン層３９が形成されている。第２のドープト多結晶シリコン層３９は、低抵抗領域３９ａ、３９ｃと高抵抗領域３９ｂとを有している。低抵抗領域３９ａは、コンタクトホール３５ｂを通じてゲート電極層２７ａに接続されている。高抵抗領域３９ｂは、低抵抗領域３９ａと３９ｃとの間に配置され、高抵抗Ｒ２となる。
【００２８】
第１のドープト多結晶シリコン層３７の低抵抗領域３７ｃと第２のドープト多結晶シリコン層３９の低抵抗領域３９ｃとは、各々メモリセルのＶｃｃ配線として利用されている。
【００２９】
図５５と図５９とを参照して、第１および第２のドープト多結晶シリコン層３７、３９を覆うように層間絶縁層４１が形成されている。層間絶縁層４１、３５、３３には、アクセストランジスタＱ３のソース／ドレイン領域１３ａに達するコンタクトホール４１ａと、アクセストランジスタＱ４のソース／ドレイン領域に達するコンタクトホール４１ｂとが設けられている。
【００３０】
コンタクトホール４１ａを通じてアクセストランジスタＱ３のソース／ドレイン領域１３ａと電気的に接続するように、かつ層間絶縁層４１上を延在するようにビット線４３ａが形成されている。またコンタクトホール４１ｂを通じてアクセストランジスタＱ４のソース／ドレイン領域と電気的に接続するように、かつ層間絶縁層４１上を延在するようにビット線４３ｂが形成されている。
【００３１】
ここで、直接コンタクトというのは、図５５と図５６とに示すように、ドライバトランジスタＱ１、Ｑ２のゲート電極２７ａ、２７ｂのような多結晶シリコン配線が、開孔２５ａ1 、２５ｂ1 を通じて、直接、半導体基板（ｐ- ウェル領域３）の表面に接続されたコンタクト構造をいう。
【００３２】
次に、シェアード直接コンタクトを用いた従来のＳＲＡＭのメモリセル構造について説明する。
【００３３】
図６０は、シェアード直接コンタクトを用いた従来のＳＲＡＭのメモリセル構造を概略的に示す断面図である。図６０を参照して、シェアード直接コンタクトとは、ドライバトランジスタＱ１、Ｑ２のゲート電極層２７ａ、２７ｂが、半導体基板（ｐ- ウェル領域３）の表面に直接接続されておらず、第１もしくは第２のドープト多結晶シリコン層３７、３９の低抵抗領域３７ａ、３９ａを介在して半導体基板の表面に接続されたコンタクト構造をいう。
【００３４】
具体的には、層間絶縁層３１、３５に、ゲート電極層２７ｂの表面および半導体基板の表面を露出するコンタクトホール３５が形成されている。このコンタクトホール３５の内壁に沿って低抵抗領域３７ａが形成されることにより、ゲート電極層２７ｂとソース領域１５ａとが低抵抗領域３７ａを介在して電気的に接続されている。
【００３５】
低抵抗領域３７ａが半導体基板と接続する部分にはｎ型不純物領域１１ａが形成されている。
【００３６】
なお、これ以外の構造については、図５５に示す構造とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【００３７】
次に、図５５に示す直接コンタクトを用いた場合において、開孔部２５ａ1 （２５ｂ1 ）の形成のためのマスクのホールパターン（以下、単に開孔パターンと称する）とゲート電極層２７ａ（２７ｂ）との位置関係について考察する。
【００３８】
まず、図６１に示すように開孔パターン２５ａ1 の一辺とゲート電極層２７ａの端部との距離をＸと規定する。この規定を基に本願発明者らが実験を行なった結果、図６２に示すように、例えば開孔パターン２５ａ1 の一辺が０．４μｍの場合、距離Ｘが０．１〜０．３μｍのとき接続抵抗Ｒが小さくなることが判明した。つまり、ゲート電極層２７ａが直接コンタクトの開孔パターン領域を完全に覆わず、一部のみ覆う場合に、ゲート電極層２７ａと基板との接続抵抗Ｒが小さくなる。これは以下の理由によるものと考えられる。
【００３９】
図６３と図６４とは、ゲート電極層が直接コンタクトの開孔パターン領域を完全に覆っている場合と完全に覆っていない場合とを示す図５５の領域Ｓに対応する部分の断面図である。
【００４０】
まず図６３を参照して、ｎ- 不純物領域７ａは、ゲート電極層２７ｂなどをマスクとしてイオン注入を行なうことにより形成される。また、ｎ型不純物領域１１ａは、ゲート電極層２７ｂの不純物がｐ- ウェル領域３へ拡散することにより形成される。このため、ゲート電極層２７ｂが、開孔パターン領域２５ｂ1 を完全に覆ってしまった場合（図６１の距離Ｘがマイナスの場合）、ｎ- 不純物領域７ａとｎ型不純物領域１１ａとの間にｐ型領域（ｐ- ウェル領域３）が存在することになる。したがって、ｎ- 不純物領域７ａとｎ型不純物領域１１ａとが電気的な接続状態を維持できなくなる。
【００４１】
次に、図６４を参照して、ゲート電極層２７ｂが開孔パターン領域２５ｂ1 を完全に覆わない場合（図６１の距離Ｘが開孔パターン領域２５ｂ1 の幅以上の場合）、ゲート電極層２７ｂはアクセストランジスタのソース／ドレイン領域１５ａと電気的に接続されなくなってしまう。
【００４２】
これに対してゲート電極が開孔パターン領域の一部のみを覆っている場合には、仮にマスクの重ね合わせずれによりゲート電極層２７ｂや開孔部２５ｂ1 がずれて形成されても、図６３や図６４に示す状態になりにくい。このため、安定に低抵抗の接続を得ることができる。
【００４３】
また、ドライバトランジスタのゲート電極層が開孔パターン領域の一部のみを覆うことにより、開孔パターン領域の全体を覆っている場合に比較して、メモリセルサイズを縮小化できるという利点もある。その利点を以下に説明する。
【００４４】
図６５と図６６とは、ドライバトランジスタのゲート電極層が開孔パターン領域全体を覆っている場合と開孔パターン領域の一部のみを覆っている場合とのメモリセルの要部平面図である。
【００４５】
図６５と図６６とを参照して、ワード線１９ａ、１９ｂの幅Ｌ1 、Ｌ8 と、ワード線１９ａ、１９ｂとゲート電極層２７ａ、２７ｂとの間の各抜き寸法Ｌ2 、Ｌ7 と、ノード間の分離幅Ｌ5 とは、最小にする必要がある。またドライバトランジスタのチャネル長Ｌ4 はトランジスタの性能上決定される寸法である。このため、これらの寸法Ｌ1 〜Ｌ5 、Ｌ7 およびＬ8 は図６５および図６６の双方の構成において同一である。
【００４６】
しかし、ゲート電極層２７ａが開孔パターン領域２５ａ1 を完全に覆っている場合には寸法Ｌ6 A は開孔パターン領域２５ａ1 の幅以上の寸法が必要である。これに対して、ゲート電極層２７ａが開孔パターン領域２５ａ1 の一部のみを覆っている場合には、寸法Ｌ6 B は開孔パターン領域２５ａ1 の幅以下の寸法で足りる。このため、寸法Ｌ6 B は寸法Ｌ6 A よりも小さくできる。したがって、ドライバトランジスタのゲート電極層が開孔パターン領域２５ａ1 の一部のみを覆う構造の方が、開孔パターン領域２５ａ1 を完全に覆う構造よりもメモリセルの長辺方向の寸法ＬB を小さくすることができる。
【００４７】
以上の考察の結果、図６７に示すようにゲート電極層２７ｂが開孔パターン領域の一部のみを覆う構造が考えられる。なお、図６８は、ｐ- ウェル領域３がレトログレード型のｐ型不純物プロファイルを持つ場合の図６７のＡ−Ａ′線に沿う不純物濃度分布図である。
【００４８】
図６７に示す構造の場合、ゲート電極層２７ｂのパターニングのためのエッチング時に開孔パターン領域においてはエッチングストッパとなるゲート絶縁層がｐ- ウェル領域３上に存在しない。このため、開孔部においてゲート電極層２７ｂから露出する部分では、ｐ- ウェル領域３表面もエッチングされて、約数百Å〜数千Åの深さの溝１ａが形成される。
【００４９】
この溝１ａの形成により、ゲート電極層パターニング時のエッチング残がなくなり、たとえばゲート電極層２７ｂと１９ａとのショートを防止することができる。
【００５０】
また溝１ａが形成されることにより、ｎ+ 不純物領域９ａの一部が溝１ａ底面に形成される。このため、溝１ａの下側では、ｎ+ 不純物領域９ａとｐ- ウェル領域３との接合部は、溝が形成されない構成（図５５）よりも深い位置に形成される。これにより、ｎ+ 不純物領域９ａとｐ- ウェル領域３との接合容量が増加して、メモリセルのソフトエラー耐性が向上する。
【００５１】
【発明が解決しようとする課題】
しかし、図６７に示す構造では、溝１ａの底部におけるｎ+ 不純物領域９ａとｐ- ウェル領域３との接合深さが深くなったことで、接合リーク電流が増加してしまうという問題があった。以下、この問題について詳細に説明する。
【００５２】
まず上記接合リークの増加のメカニズムについて簡単に説明する。
一般に、ｐｎ接合の逆バイアス時の接合リーク電流Ｉｒは、接合に加わる電界が大きくなると、アバランシェ（雪崩）倍増もしくはトンネル現象に基づき、降伏電圧に近くなるほど大量に流れ始める。このようなリーク電流は接合に加わる電界が大きくなればなるほど増加する。このｐｎ接合の空乏層にかかる電界は空乏層の幅が狭いとき、すなわち金属学的（metallurgical ）なｐｎ接合部でのｐまたはｎ型半導体層を構成する各々のドーパントの濃度が高いほど大きくなる。
【００５３】
まず、ｎ／ｐ接合（ｎ型濃度とｐ型濃度が同程度の接合）のように傾斜接合で近似されるような場合では、接合リーク電流は、ｎ型不純物またはｐ型不純物の双方の濃度の空乏層幅に影響し、各々の濃度が高くなるほど増加することになる。また、ｎ+ ／ｐ接合（ｎ型濃度がｐ型濃度より高い接合）のように片側階段接合で近似されるような場合では、ｎ型不純物よりもｐ型不純物の濃度が高くなるほど空乏層の幅が狭くなり、接合リーク電流が増加することになる。さらに、ｐ型不純物が基板方向に深くなるにつれて濃度が増加するいわゆるレトログレード型のプロファイルを持つ場合には、ｎ+ ／ｐ接合であっても、ｎ型不純物の濃度が高くなって接合の位置が深くなるとｐｎ接合部でのｐ型不純物の濃度が高くなるため、接合リーク電流が増加することになる。
【００５４】
図６８に示すレトログレード型のｐ型不純物プロファイルを持つ場合、ｎ型領域の拡散深さが深くなり（実線→点線）、ｐｎ接合の位置が深くなると、接合位置でのｐ型不純物濃度が増加する。このため、図６７に示すように溝１ａを設けたことにより、溝１ａ底面におけるｎ+ 不純物領域９ａとｐ- ウェル領域３との接合位置が深くなると、接合リーク電流が増加してしまう。
【００５５】
一方、図６０に示すシェアード直接コンタクトを用いた場合では、ｎ+ 不純物領域９ａの表面に低抵抗領域３７ａが直接接することになる。この低抵抗領域３７ａは、低抵抗化させるため、高濃度の不純物を含んでいる。このため、後工程の熱処理などで、低抵抗領域３７ａからｎ+ 不純物領域９ａに不純物が容易に拡散してしまい、ｎ+ 不純物領域９ａ中のｎ型不純物濃度が増加するとともにｎ+ 不純物領域９ａの拡散深さが深くなる。したがって、結果的にこの部分でのｎ+ 不純物領域９ａとｐ- ウェル領域３とのｐｎ接合の位置が深くなり、前述の直接コンタクトの場合と同様、接合リーク電流が増加してしまうという問題があった。
【００５６】
このようにＳＲＡＭにおいて接合リーク電流が増加すると、特にスタンバイ時の消費電流の増加やデータの保持が困難になってしまう。
【００５７】
それゆえ、本発明の目的は、ＳＲＡＭにおいて、ソフトエラー耐性の向上を図ることができるとともに接合リーク電流も低減してスタンバイ時の消費電流をより少なくできる高性能の半導体記憶装置およびその製造方法を提供することである。
【００５８】
【課題を解決するための手段】
本発明の一の局面に従う半導体記憶装置は、スタティック型メモリセルを備えた半導体記憶装置であって、半導体基板と、アクセストランジスタとを備えている。半導体基板は主表面を有し、その主表面に溝を有している。アクセストランジスタは、半導体基板の主表面に互いの距離を隔てて形成された１対のソース／ドレイン領域を有している。一方のソース／ドレイン領域は、第１、第２および第３不純物領域を有している。第１不純物領域は、半導体基板の主表面に形成され、その主表面から第１の拡散深さで形成されている。第２不純物領域は、第１不純物領域の他方のソース／ドレイン領域側の端部に接するように半導体基板の主表面に形成され、第１不純物領域より小さい不純物濃度を有している。第３不純物領域は、第２不純物領域との間で第１不純物領域を挟むように配置され、溝の底面全面において溝の底面から第１の拡散深さより浅い第２の拡散深さで形成されている。
【００５９】
本発明の一の局面に従う半導体記憶装置では、溝の底面全面に第１不純物領域より拡散深さの浅い第３不純物領域が形成されている。このため、溝下部における第３不純物領域と半導体基板との接合深さは、溝底面に第１不純物領域が形成された場合に比較して浅くすることができる。このため、第３不純物領域との接合位置における半導体基板の不純物濃度は溝底面に第１不純物領域を形成した場合よりも小さくできる。したがって、第３不純物領域と半導体基板との接合部におけるリーク電流を低減することができる。
【００６０】
また、溝を設けてその底面全面に第３不純物領域を配置したことにより、溝を設けない従来例よりも第３不純物領域と半導体基板との接合深さを深くすることができる。このため、溝底面に形成された第３不純物領域との接合位置における半導体基板の不純物濃度は、上述の従来例よりも大きくすることができる。したがって、従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【００６１】
上記局面において好ましくは、第３不純物領域は第１不純物領域より小さい不純物濃度を有している。
【００６２】
第３不純物領域が第１不純物領域より小さい不純物濃度を有しているため、第１不純物領域が溝底面に形成された場合よりも、半導体基板との接合位置における第３不純物領域の不純物濃度を小さくすることができる。このため、第３不純物領域と半導体基板との接合部におけるリーク電流をより一層低減することができる。
【００６３】
上記局面において好ましくは、ドライバトランジスタと負荷素子とがさらに備えられている。ドライバトランジスタは、主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有している。負荷素子は、一端がドライバトランジスタのゲート電極層に電気的に接続され、他端が電源電位線に接続されている。
【００６４】
上記局面において好ましくは、ドライバトランジスタのゲート電極層は、アクセストランジスタの一方のソース／ドレイン領域表面に接している。負荷素子の一端は、ドライバトランジスタのゲート電極層の表面に接している。
【００６５】
これにより、ドライバトランジスタのゲート電極層と半導体基板とをいわゆる直接コンタクトにより接合した場合において、第３不純物領域と半導体基板との接合リーク電流を低減できるとともに、ソフトエラー耐性を向上することができる。
【００６６】
上記局面において好ましくは、負荷素子の一端は、ドライバトランジスタのゲート電極層表面とアクセストランジスタの一方のソース／ドレイン領域表面とに接している。
【００６７】
これにより、ドライバトランジスタのゲート電極層と半導体基板とをいわゆるシェアード直接コンタクトにより接合した場合において、第３不純物領域と半導体基板との接合リーク電流を低減できるとともにソフトエラー耐性を向上することができる。
【００６８】
上記局面において好ましくは、ドライバトランジスタのゲート電極層はアクセストランジスタの一方のソース／ドレイン領域に接している。負荷素子の一端は、ドライバトランジスタのゲート電極層表面とアクセストランジスタの一方のソース／ドレイン領域表面とに接している。
【００６９】
これにより、ドライバトランジスタのゲート電極層と半導体基板とをいわゆる直接コンタクトとシェアード直接コンタクトとを組合せて接合した場合において、第３不純物領域と半導体基板との接合リーク電流を低減できるとともに、ソフトエラー耐性を向上することができる。
【００７０】
上記局面において好ましくは、半導体基板の主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタがさらに備えられている。溝の底面に配置された第３不純物領域と半導体基板との接合部の深さ位置において、溝の真下の半導体基板の領域の不純物濃度は、ドライバトランジスタのゲート電極層の真下の半導体基板の不純物濃度より小さい。
【００７１】
これにより、第３不純物領域との接合位置における半導体基板の不純物濃度は、より一層低減され、接合リーク電流はより一層低減される。
【００７２】
上記局面において好ましくは、半導体基板の主表面から溝の底面までの深さは３００Å以上である。
【００７３】
これにより、ソフトエラー耐性の向上が顕著に現われる。
上記局面において好ましくは、負荷素子は抵抗である。
【００７４】
これにより、接合リークが低減され、かつソフトエラー耐性の向上した高抵抗負荷型のＳＲＡＭメモリセルが得られる。
【００７５】
上記局面において好ましくは、負荷素子は薄膜トランジスタであって、ドライバトランジスタのゲート電極層に電気的に接続される負荷素子の一端は、この薄膜トランジスタのドレイン領域およびゲート電極層のいずれかである。
【００７６】
これにより、接合リークが低減され、かつソフトエラー耐性の向上したＣＭＯＳ型のＳＲＡＭメモリセルが得られる。
【００７７】
本発明の他の局面に従う半導体記憶装置は、スタティック型メモリセルを備えた半導体記憶装置であって、半導体基板と、ドライバトランジスタとアクセストランジスタとを備えている。半導体基板は、主表面を有し、その主表面に溝を有している。ドライバトランジスタは、半導体基板の主表面に距離を隔てて形成された１対のソース／ドレイン領域を有している。ドライバトランジスタのソース領域は、第１および第２不純物領域を有している。第１不純物領域は、半導体基板の主表面に形成され、その主表面から第１の拡散深さで形成されている。第２不純物領域は、第１不純物領域のドレイン領域側の端部に接するように半導体基板の主表面に形成され、かつ第１不純物領域より小さい不純物濃度を有している。アクセストランジスタは、主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有している。アクセストランジスタの一方のソース／ドレイン領域は、溝の底面全面において溝の底面から第１の拡散深さより浅い第２の拡散深さで形成されている。
【００７８】
本発明の他の局面に従う半導体記憶装置では、溝の底面全面に第１不純物領域より拡散深さの浅いアクセストランジスタの一方のソース／ドレイン領域が形成されている。このため、溝下部におけるアクセストランジスタの一方のソース／ドレイン領域と半導体基板との接合深さは、溝底面に第１不純物領域が形成された場合と比較して浅くすることができる。このため、アクセストランジスタの一方のソース／ドレイン領域との接合位置における半導体基板の不純物濃度は、溝底面に第１不純物領域を形成した場合よりも小さくできる。したがって、アクセストランジスタの一方のソース／ドレイン領域と半導体基板との接合部におけるリーク電流を低減することができる。
【００７９】
また溝を設けてその底面全面にアクセストランジスタの一方のソース／ドレイン領域を配置したことにより、溝を設けない従来例よりもアクセストランジスタの一方のソース／ドレイン領域と半導体基板との接合深さを深くすることができる。このため、溝底面に形成されたアクセストランジスタの一方のソース／ドレイン領域との接合位置における半導体基板の不純物濃度は、上述の従来例よりも大きくすることができる。したがって、従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【００８０】
上記局面において好ましくは、アクセストランジスタの一方のソース／ドレイン領域は、第１不純物領域より小さい不純物濃度を有している。
【００８１】
アクセストランジスタの一方のソース／ドレイン領域が第１不純物領域より小さい不純物濃度を有しているため、第１不純物領域が溝底面に形成された場合よりも、半導体基板との接合位置におけるアクセストランジスタの一方のソース／ドレイン領域の不純物濃度を小さくすることができる。このため、アクセストランジスタの一方のソース／ドレイン領域と半導体基板との接合部におけるリーク電流をより一層低減することができる。
【００８２】
本発明のさらに他の局面に従う半導体記憶装置は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、半導体基板と、周辺回路に含まれるＭＩＳトランジスタと、アクセストランジスタとを備えている。半導体基板は、主表面を有し、その主表面に溝を有している。ＭＩＳトランジスタは、主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有している。このＭＩＳトランジスタの一方のソース／ドレイン領域は、第１および第２不純物領域を有している。第１不純物領域は、半導体基板の主表面に形成され、主表面から第１の拡散深さで形成されている。第２の不純物領域は、第１不純物領域の他方のソース／ドレイン領域側の端部に接するように主表面に形成され、第１不純物濃度より小さい不純物濃度を有している。アクセストランジスタは、主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有している。アクセストランジスタの一方のソース／ドレイン領域は、溝の底面全面において溝の底面から第１の拡散深さより浅い第２の拡散深さで形成されている。
【００８３】
本発明のさらに他の局面に従う半導体記憶装置では、溝の底面全面に第１不純物領域より拡散深さの浅いアクセストランジスタの一方のソース／ドレイン領域が形成されている。このため、溝下部におけるアクセストランジスタの一方のソース／ドレイン領域と半導体基板との接合深さは、溝底面に第１不純物領域が形成された場合に比較して浅くすることができる。このため、アクセストランジスタの一方のソース／ドレイン領域との接合位置における半導体基板の不純物濃度は、溝底面に第１不純物領域を形成した場合よりも小さくできる。したがって、アクセストランジスタの一方のソース／ドレイン領域と半導体基板との接合部におけるリーク電流を低減することができる。
【００８４】
また溝を設けてその底面にアクセストランジスタの一方のソース／ドレイン領域を配置したことにより、溝を設けない従来例よりもアクセストランジスタの一方のソース／ドレイン領域と半導体基板との接合深さを深くすることができる。このため、溝底面に形成されたアクセストランジスタの一方のソース／ドレイン領域との接合位置における半導体基板の不純物濃度は上述の従来例よりも大きくすることができる。したがって、従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【００８５】
上記局面において好ましくは、アクセストランジスタの一方のソース／ドレイン領域は、第１不純物領域より低濃度である。
【００８６】
アクセストランジスタの一方のソース／ドレイン領域が第１不純物領域より小さい不純物濃度を有しているため、第１不純物領域が溝底面に形成された場合よりも、半導体基板との接合位置におけるアクセストランジスタの一方のソース／ドレイン領域の不純物濃度を低くすることができる。このため、アクセストランジスタの一方のソース／ドレイン領域と半導体基板との接合部におけるリーク電流をより一層低減することができる。
【００８７】
上記局面において好ましくは、半導体基板の主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上にゲート絶縁層を介在して形成されたゲート電極層とを有するドライバトランジスタがさらに備えられている。ドライバトランジスタのソース領域に接するようにシリサイド層が形成されている。
【００８８】
これにより、ドライバトランジスタのソース領域が低抵抗化され、ＳＲＡＭメモリセルに蓄積されたデータの破壊を防止することができる。
【００８９】
上記局面において好ましくは、アクセストランジスタの１対のソース／ドレイン領域には不純物として砒素が導入されており、周辺回路に含まれるＭＩＳトランジスタの１対のソース／ドレイン領域には不純物としてリンが導入されている。
【００９０】
拡散係数の小さい砒素をアクセストランジスタのソース／ドレイン領域形成時に導入することで、溝底面におけるアクセストランジスタの一方のソース／ドレイン領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを周辺回路トランジスタのソース／ドレイン領域に導入することで、ソース領域からドレイン領域へ向かう方向のドレイン領域と半導体基板との接合部における不純物濃度プロファイルが緩やかになるためドレイン電界が緩和される。
【００９１】
本発明のさらに他の局面に従う半導体記憶装置は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置であって、半導体基板と、アクセストランジスタと、ドライバトランジスタと、周辺回路に含まれるＭＩＳトランジスタと、シリサイド層とを備えている。半導体基板は主表面を有している。アクセストランジスタは、半導体基板の主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有している。ドライバトランジスタは、半導体基板の主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有している。ＭＩＳトランジスタは、半導体基板の主表面に互いに距離を隔てて形成された１対のソース／ドレイン領域を有している。アクセストランジスタの１対のソース／ドレイン領域と、ドライバトランジスタの１対のソース／ドレイン領域と、ＭＩＳトランジスタの１対のソース／ドレイン領域とは、１×１０19ｃｍ-3以下の不純物濃度を有している。シリサイド層は、ドライバトランジスタのソース領域表面に接するように形成されている。
【００９２】
本発明のさらに他の局面に従う半導体記憶装置では、ドライバトランジスタのソース領域に接するようにシリサイド層が形成されているため、ドライバトランジスタのソース領域が低抵抗化され、ＳＲＡＭメモリセルに蓄積されたデータの破壊を防止することができる。
【００９３】
上記局面において好ましくは、周辺回路に含まれるＭＩＳトランジスタの１対のソース／ドレイン領域の各表面に接するように形成された第２および第３のシリサイド層がさらに備えられている。
【００９４】
これにより、周辺回路に含まれるＭＩＳトランジスタの１対のソース／ドレイン領域も低抵抗化できる。
【００９５】
上記局面において好ましくは、アクセストランジスタおよびドライバトランジスタの１対のソース／ドレイン領域には不純物として砒素が導入されており、周辺回路に含まれるＭＩＳトランジスタの１対のソース／ドレイン領域には不純物としてリンが導入されている。
【００９６】
拡散係数の小さい砒素をアクセストランジスタおよびドライバトランジスタのソース／ドレイン領域形成時に導入することで、溝底面におけるアクセストランジスタの一方のソース／ドレイン領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを周辺回路トランジスタのソース／ドレイン領域に導入することで、ソース領域からドレイン領域へ向かう方向のドレイン領域と半導体基板との接合部における不純物濃度プロファイルが緩やかになるためドレイン電界が緩和される。
【００９７】
本発明の一の局面に従う半導体記憶装置の製造方法は、スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【００９８】
まず半導体基板の主表面上に、半導体基板の主表面の一部を露出する開孔を有する絶縁層が形成される。そして開孔内を埋込むように絶縁層上に導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層と、開孔の一部を覆うことで半導体基板の主表面に接しかつ絶縁層上に延在するドライバトランジスタのゲート電極層とが形成され、かつドライバトランジスタのゲート電極層および開孔から露出する半導体基板の主表面に溝が形成される。そしてアクセストランジスタおよびドライバトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように、かつ主表面から第１の拡散深さを有するように主表面に１対の第１不純物領域が形成される。そして第１不純物領域の一方は、溝の底面全面に形成され、かつドライバトランジスタのゲート電極層と電気的に接続される。そしてアクセストランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そして溝上にレジストパターンが形成された状態でアクセストランジスタのゲート電極層と側壁絶縁層とレジストパターンとをマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層と側壁絶縁層との下側領域を挟むように、かつ主表面から第１の拡散深さより深い第２の拡散深さを有するように主表面に第１不純物領域より不純物濃度の大きい１対の第２不純物領域が形成される。そして一端がドライバトランジスタのゲート電極層に接し、かつ他端が電源電位線に接続される負荷素子が形成される。
【００９９】
本発明の一の局面に従う半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上されたＳＲＡＭメモリセル構造を製造することができる。
【０１００】
上記局面において好ましくは、第１不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【０１０１】
このように回転注入法により不純物が注入されるため、溝の側壁にも十分に不純物が注入される。このため、溝の側壁部においてアクセストランジスタの一方のソース／ドレイン領域の抵抗が高くなることが防止される。
【０１０２】
本発明の他の局面における半導体記憶装置の製造方法は、スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【０１０３】
まず半導体基板の主表面上に絶縁層を介在して導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層とドライバトランジスタのゲート電極層とが形成される。そしてアクセストランジスタおよびドライバトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に１対の第１不純物領域が形成される。そしてアクセストランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そしてドライバトランジスタのゲート電極層端部付近の第１不純物領域の部分とドライバトランジスタのゲート電極層端部上にレジストパターンを形成した状態で、アクセストランジスタのゲート電極層と側壁絶縁層とレジストパターンとをマスクとして不純物が導入されることにより、アクセストランジスタのゲート電極層と側壁絶縁層との下側領域を挟むように、かつ主表面から第１の拡散深さを有するように主表面に１対の第２不純物領域が形成される。そしてドライバトランジスタのゲート電極層付近の第１不純物領域が形成された主表面に溝が形成される。そして一端が溝の底面およびドライバトランジスタのゲート電極層と接し、かつ他端が電源電位線に接続される負荷素子が形成される。そして溝の底面から第１の拡散深さより浅い第２の拡散深さとなるように、かつ第１および第２不純物領域に電気的に接続するように溝の底面全面に第３不純物領域が形成される。
【０１０４】
本発明の他の局面における半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上された、シェアード直接コンタクトを用いたＳＲＡＭメモリセル構造を製造することができる。
【０１０５】
本発明のさらに他の局面における半導体記憶装置の製造方法は、スタティック型メモリセルを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【０１０６】
まず半導体基板の主表面上に、半導体基板の主表面の一部を露出する開孔を有する絶縁層が形成される。そして開孔内を埋込むように絶縁層上に導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層と、開孔の一部を覆うことで半導体基板の主表面に接しかつ絶縁層上に延在するドライバトランジスタのゲート電極層とが形成され、かつドライバトランジスタのゲート電極層および開孔から露出する半導体基板の主表面に溝が形成される。そしてアクセストランジスタおよびドライバトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に１対の第１不純物領域が形成され、ドライバトランジスタのゲート電極層の下側領域を挟むように主表面に１対の第２不純物領域が形成される。この第１および第２不純物領域は、主表面から第１の拡散深さを有するように形成される。第１不純物領域の一方は、溝の底面全面に形成され、かつドライバトランジスタのゲート電極層と電気的に接続される。そしてドライバトランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そしてドライバトランジスタのゲート電極層と側壁絶縁層とをマスクとしてドライバトランジスタのソース領域となる一方の第２不純物領域にのみ選択的に不純物を導入することにより、主表面から第１の拡散深さより深い第２の拡散深さを有するように主表面に第１不純物領域より不純物濃度の大きい第３不純物領域が形成される。
【０１０７】
本発明のさらに他の局面に従う半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上されたＳＲＡＭメモリセル構造を製造することができる。
【０１０８】
上記局面において好ましくは、第１不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【０１０９】
このように回転注入法により不純物が注入されるため、溝の側壁にも十分に不純物が注入される。このため、溝の側壁部においてアクセストランジスタの一方のソース／ドレイン領域の抵抗が高くなることが防止される。
【０１１０】
本発明のさらに他の局面に従う半導体記憶装置の製造方法は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【０１１１】
まず半導体基板の主表面上に、半導体基板の主表面の一部を露出する開孔を有する絶縁層が形成される。そして開孔内を埋込むように絶縁層上に導電層が形成される。そして導電層にエッチングを施すことにより、絶縁層上に延在するアクセストランジスタのゲート電極層と、周辺回路に含まれるＭＩＳトランジスタのゲート電極層とが形成され、かつ開孔から露出する半導体基板の主表面に溝が形成される。そしてアクセストランジスタおよびＭＩＳトランジスタのゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に１対の第１不純物領域が形成され、ＭＩＳトランジスタのゲート電極層の下側領域を挟むように主表面に１対の第２不純物領域が形成される。この第１および第２不純物領域は、主表面から第１の拡散深さを有するように形成される。第１不純物領域の一方は、溝の底面全面に形成される。そしてＭＩＳトランジスタのゲート電極層の側壁に側壁絶縁層が形成される。そしてメモリセル上にレジストパターンを形成した状態で、ＭＩＳトランジスタのゲート電極層と側壁絶縁層とレジストパターンとをマスクとして第２不純物領域に不純物を導入することにより、主表面から第１の拡散深さより深い第２の拡散深さを有するように主表面に第１不純物領域より不純物濃度の大きい第３不純物領域が形成される。
【０１１２】
本発明のさらに他の局面に従う半導体記憶装置の製造方法では、接合リーク電流が低減され、かつソフトエラー耐性が向上されたＳＲＡＭメモリセル構造を製造することができる。
【０１１３】
上記局面において好ましくは、第１不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【０１１４】
このように回転注入法により不純物が注入されるため、溝の側壁にも十分に不純物が注入される。このため、溝の側壁部においてアクセストランジスタの一方のソース／ドレイン領域の抵抗が高くなることが防止される。
【０１１５】
上記局面において好ましくは、第１不純物領域は砒素を導入することにより形成され、第２不純物領域はリンを導入することにより形成される。
【０１１６】
拡散係数の小さい砒素が第１不純物領域形成時に導入されることで、溝底面における第１不純物領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを第２および第３不純物領域に導入することで、ソース領域からドレイン領域へ向かう方向の半導体基板とドレイン領域との接合部における不純物濃度プロファイルが緩やかになるためドレイン電界が緩和される。
【０１１７】
本発明のさらに他の局面に従う半導体記憶装置の製造方法は、スタティック型メモリセルと周辺回路とを備えた半導体記憶装置の製造方法であって、以下の工程を備えている。
【０１１８】
まず半導体基板の主表面上に絶縁層を介在して所定の形状にパターニングされたアクセストランジスタおよびドライバトランジスタのゲート電極層と周辺回路に含まれるＭＩＳトランジスタのゲート電極層とが形成される。そしてアクセストランジスタとドライバトランジスタとＭＩＳトランジスタの各ゲート電極層をマスクとして不純物を導入することにより、アクセストランジスタのゲート電極層の下側領域を挟むように主表面に１対の第１不純物領域が形成され、ドライバトランジスタのゲート電極層の下側領域を挟むように主表面に１対の第２不純物領域が形成され、ＭＩＳトランジスタのゲート電極層の下側領域を挟むように主表面に１対の第３不純物領域が形成される。この第１、第２および第３不純物領域は、１×１０19ｃｍ-3以下の不純物濃度を有するように形成される。そしてドライバトランジスタのソース領域となる一方の第２不純物領域表面と接するようにシリサイド層が形成される。
【０１１９】
本発明のさらに他の局面に従う半導体記憶装置の製造方法では、各トランジスタのソース／ドレイン領域形成のためのイオン注入を１回の注入で行なうことができ、工程の簡略化を図ることができる。
【０１２０】
また、接合リーク電流が低減され、かつソフトエラー耐性が向上されたＳＲＡＭメモリセル構造を製造することができる。
【０１２１】
上記局面において好ましくは、第１不純物領域を形成する工程は、不純物を回転注入法で注入する工程を有している。
【０１２２】
このように回転注入法により不純物が注入されるため、シリサイド層の全面をドライバトランジスタのソース領域が覆うことができる。このため、シリサイド層によってドライバトランジスタのソース領域と半導体基板とがショートすることは防止される。
【０１２３】
上記局面において好ましくは、第１および第２不純物領域は砒素を導入することにより形成され、第３不純物領域はリンを導入することにより形成される。
【０１２４】
拡散係数の小さい砒素をアクセストランジスタのソース／ドレイン領域形成時に導入することで、溝底面におけるアクセストランジスタの一方のソース／ドレイン領域の拡散深さが深くなることが防止され、接合リーク電流を低減することができる。また拡散係数の大きいリンを周辺回路トランジスタのソース／ドレイン領域に導入することで、ソース領域からドレイン領域へ向かう方向のドレイン領域と半導体基板との接合部における不純物濃度プロファイルが緩やかになるため、ドレイン電界が緩和される。
【０１２５】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【０１２６】
実施の形態１
図１は、本発明の実施の形態１における半導体記憶装置の構成を概略的に示す断面図である。また図２は、図１に示す半導体記憶装置のドライバトランジスタおよびアクセストランジスタの構成を示すＳＲＡＭメモリセル４個当りの要部平面図である。なお、図１は、図２のＸ−Ｘ′線に沿う断面に対応する。
【０１２７】
図１と図２とを参照して、本実施の形態の構成は、いわゆる直接コンタクトを用いた場合の構成であり、図６７に示す構成と比較して、溝１ａ付近のｎ型領域の構成が異なる。
【０１２８】
具体的には、溝１ａの底面全面にはｎ- 不純物領域７ａ、７ｂが形成されている。
【０１２９】
また、側壁絶縁層２９の真下に位置するｎ- 不純物領域７ａは、図６５に示す構成と比較して、チャネル領域側へ延びている。これは、ｎ- 不純物領域形成のためのイオン注入時に、斜め回転注入法を用いたことに起因している。
【０１３０】
また、ｎ- 不純物領域７ａはｎ+ 不純物領域９ａより浅い拡散深さを有している。つまり、ｎ- 不純物領域７ａとｎ+ 不純物領域９ａとが仮に同一表面に形成された場合、その表面からの深さはｎ- 不純物領域の方が浅くなる。
【０１３１】
なお、これ以外の構成については、図６７に示す構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１３２】
図３は、図１のＡ−Ａ′線に沿う不純物濃度分布を示すグラフである。
図３を参照して、ｐ- ウェル領域３は、たとえば基板表面から深くなるにつれてｐ型不純物濃度が増加するいわゆるレトログレード型の不純物濃度分布を有している。このｐ型不純物濃度分布においては、０．２〜０．３μｍの深さ位置にドライバトランジスタおよびアクセストランジスタのしきい値電圧制御のための不純物注入による不純物濃度ピークがある。またｎ- 不純物領域７ａは、不純物濃度ピーク位置において１×１０18〜１×１０19ｃｍ-3の不純物濃度を有している。
【０１３３】
なお、グラフ中の０．０５μｍの深さ位置における点線は、溝１ａの底面の位置を示している。
【０１３４】
次に、本実施の形態の製造方法について説明する。
図４〜図１０と図１１〜図１７とは、本発明の実施の形態における半導体記憶装置の製造方法を工程順に示す断面図と要部平面図である。なお、図４〜図１０は、図１１〜図１７のＸ−Ｘ′線に沿う断面に対応している。
【０１３５】
まず図４と図１１とを参照して、ｎ- シリコン基板１上に、たとえば二酸化シリコン（ＳｉＯ2 ）膜をパッド膜とし、その上に堆積された窒化シリコン（Ｓｉ3 Ｎ4 ）膜を耐酸化性マスクとして用いる選択的熱酸化（たとえばＬＯＣＯＳ（Local Oxidation of Silicon））法を用いて、ＳｉＯ2 からなる厚さ約４０００Åのフィールド絶縁層５が形成される。
【０１３６】
その後、上記選択的熱酸化に用いたパッドＳｉＯ2 膜およびＳｉ3 Ｎ4 膜が除去されて、上記ｎ- シリコン基板１の表面が露出される。
【０１３７】
そして、ｎ- シリコン基板１の表面全面に、たとえばボロン（Ｂ）などのｐ型不純物が、たとえば２００〜７００ｋｅＶで１．０×１０12〜１．０×１０13ｃｍ-2程度注入される。これにより、ｎ- シリコン基板１の表面にｐ- ウェル領域３が形成される。この後、ボロン（Ｂ）などのｐ型不純物が、たとえば約３０〜７０ｋｅＶで約３．０×１０12ｃｍ-2程度注入されてアクセストランジスタおよびドライバトランジスタのしきい値電圧Ｖｔｈ設定が行なわれる。このようにして形成されたｐ- ウェル領域３は、約１．０×１０16〜１．０×１０18ｃｍ-3程度の不純物濃度を有する。
【０１３８】
そして、表面全面にたとえば熱酸化により、ＳｉＯ2 からなる、たとえば厚さ約１００Åのゲート絶縁層１７が形成される。このゲート絶縁層上に、通常のフォトリソグラフィ技術により、所定の位置にフォトレジスト開孔部を有するレジストパターンが形成される。このレジストパターンをマスクとして、たとえばフッ酸（ＨＦ）を用いてゲート絶縁層１７が選択的に除去される。これにより、ゲート絶縁層１７の所定の位置に、開孔部２５ａ1 、２５ｂ1 が形成される。この後、レジストパターンが除去される。
【０１３９】
図５と図１２とを参照して、たとえばホスフィン（ＰＨ3 ）などを混入したガスを用いたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、厚さ約１０００Å、リン濃度約１．０×１０20〜８．０×１０20ｃｍ-3程度のリンドープト多結晶シリコン膜が堆積される。
【０１４０】
そして、このリンドープト多結晶シリコン膜上に、フォトリソグラフィ技術により所定の形状を有するレジストパターンが形成される。このレジストパターンをマスクとして、リンドープト多結晶シリコン膜に、たとえば反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）が施される。これにより、上記リンドープト多結晶シリコン膜がパターニングされて、ワード線１９ａ、１９ｂおよびドライバトランジスタＱ１、Ｑ２のゲート電極層２７ａ、２７ｂが形成される。
【０１４１】
このとき、ドライバトランジスタＱ１、Ｑ２のゲート電極層２７ａ、２７ｂは、開孔部２５ａ1 、２５ｂ1 の一部のみ覆うようにパターニングされる。このため、ゲート電極層２７ａ、２７ｂから露出する開孔部２５ａ1 、２５ｂ1 の部分では、ゲート電極層２７ａ、２７ｂのパターニング時にエッチングストッパとなるゲート絶縁層がない。それゆえ、このエッチングによりｐ- ウェル領域３の表面も除去されて、約数百Å〜数千Åの溝１ａがｐ- ウェル領域３に形成される。
【０１４２】
また、本実施の形態では、ゲート電極層２７ａ、２７ｂおよびワード線１９ａ、１９ｂは、リンドープト多結晶シリコン膜のみで形成したが、たとえばタングステンシリサイド（ＷＳｉ2 ）膜などの金属シリサイド膜とリンドープト多結晶シリコン膜からなるいわゆるポリサイド配線としても構わない。
この後、全面にたとえば砒素（Ａｓ）が、約３０〜５０ｋｅＶで、たとえば４５°の注入角度でウエハを回転させながら約１．０×１０13〜５．０×１０13ｃｍ-2のドーズ量でゲート絶縁層１７、２５越しに注入される。これにより、フィールド絶縁層５とゲート電極層２７ａ、２７ｂとワード線１９ａ、１９ｂとの下側領域以外のｐ- ウェル領域３表面にｎ- 不純物領域７ａが形成される。このｎ- 不純物領域７ａは、約１×１０17〜１×１０19ｃｍ-3程度の不純物濃度を有する。また、ｎ- 不純物領域７ａは、ウエハを回転させながらイオンを斜めに注入する、いわゆる斜め回転注入法により形成される。このため、溝１ａの側壁にも砒素が注入され、溝１ａの側壁においてｎ- 不純物領域７ａの抵抗が高くなることは防止される。またｎ- 不純物領域７ａは、溝１ａの底面全面にも形成される。
【０１４３】
図６と図１３とを参照して、表面全面にＬＰＣＶＤ法により厚さ約８００ÅのＳｉＯ2 膜が堆積される。この後、このＳｉＯ2 膜が、たとえばＲＩＥにより、全面エッチングされる。これにより、ワード線１９ａ、１９ｂとゲート電極層２７ａ、２７ｂとの側壁に幅約５００〜８００Å程度の側壁酸化膜２９が形成される。
【０１４４】
この後、溝１ａの上部を覆うように通常のフォトリソグラフィ技術によりレジストパターン５１が形成される。このレジストパターン５１とワード線１９ａ、１９ｂとゲート電極層２７ａ、２７ｂと側壁絶縁層２９とフィールド絶縁層５とをマスクとして、たとえば砒素（Ａｓ）が５０ｋｅＶで約１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で注入される。この後、レジストパターン５１が除去される。
【０１４５】
図７と図１４とを参照して、この砒素の注入により、ｎ+ 不純物領域９ａが、約１×１０20〜１×１０21ｃｍ-3程度の不純物濃度で形成される。このｎ- 不純物領域７ａとｎ+ 不純物領域９ａとにより、ドレイン近傍の電界を緩和したいわゆるＬＤＤ構造が形成される。
【０１４６】
この後、たとえば８５０℃の温度で約３０分間熱処理を加えることにより、上記ｎ- 不純物領域７ａとｎ+ 不純物領域９ａとの不純物の活性化が行なわれる。このようにしてｎ- 不純物領域７ａとｎ+ 不純物領域９ａとが形成されるが、溝１ａの底面には、ｎ+ 不純物領域９ａが形成されない。このため溝１ａの底面では、ｎ- 不純物領域７ａとｐ- ウェル領域３との間でｐｎ接合が形成されることになる。したがって、溝１ａの底面にｎ+ 不純物領域９ａが形成された場合と比べて、ｎ- 不純物領域７ａとｐ- ウェル領域３とのｐｎ接合部は浅い位置に形成されることになる。
【０１４７】
なお、本実施の形態では、ｎ- 不純物領域７ａの形成には砒素（Ａｓ）が用いられたが、リン（Ｐ）などの他のｎ型不純物が用いられても構わない。ただし、ｎ- 不純物領域７ａとｐ- ウェル領域３とのｐｎ接合位置を浅く形成するためには、図１９に示すように、リン（Ｐ）より拡散係数の小さい砒素（Ａｓ）やアンチモン（Ｓｂ）を用いた方が好ましい。
【０１４８】
また、ｎ+ 不純物領域９ａなどの不純物の活性化のための熱処理により、ゲート電極層２７ａ、２７ｂ中の不純物がｐ- ウェル領域３内へ拡散し、ｎ型領域１１ａが形成される。この結果、ドライバトランジスタＱ１、Ｑ２のゲート電極層２７ａ、２７ｂは、ｎ型領域１１ａを介在してｎ- 不純物領域７ａに電気的に接続されることになる。
【０１４９】
図８と図１５とを参照して、全面にＬＰＣＶＤ法を用いて、厚さ約１５００ÅのＳｉＯ2 よりなる層間絶縁層３１が堆積される。この後、フォトリソグラフィ技術およびＲＩＥ法により、この層間絶縁層３１が選択的に除去される。これにより、層間絶縁層３１に、ドライバトランジスタＱ１、Ｑ２の各ソース領域９ａに達するコンタクトホール３１ａ、３１ｂが形成される。
【０１５０】
そして、ＬＰＣＶＤ法を用いて、厚さ約１０００Åでリン濃度が約１．０×１０20〜８．０×１０20ｃｍ-3程度であるリンドープト多結晶シリコン膜が堆積される。この後、このリンドープト多結晶シリコン膜上に、たとえば厚さ約１０００Åのタングステンシリサイド（ＷＳｉ2 ）膜などの金属シリサイド膜が堆積される。
【０１５１】
そしてフォトリソグラフィ技術およびＲＩＥ法により、上記タングステンシリサイド膜およびリンドープト多結晶シリコン膜が連続してパターニングされ、接地配線層３３が形成される。なお、この接地配線層３３は、コンタクトホール３１ａ、３１ｂを通じて、ドライバトランジスタＱ１、Ｑ２の各ソース領域９ａ、９ｂに電気的に接続されるよう形成される。
【０１５２】
図９と図１６とを参照して、全面にＬＰＣＶＤ法を用いて、厚さ約１５００ÅのＳｉＯ2 よりなる層間絶縁層３５が堆積される。この後、フォトリソグラフィ技術およびＲＩＥ法により、この層間絶縁層３５が選択的に除去される。これにより、この層間絶縁層３５に、ドライバトランジスタＱ１、Ｑ２のゲート電極層２７ａ、２７ｂの一部表面に達するコンタクトホール３５ａ、３５ｂが形成される。
【０１５３】
そして、ＬＰＣＶＤ法を用いて、厚さ約１０００Å程度の多結晶シリコン膜が堆積される。この後、たとえばリン（Ｐ）が、３０ｋｅＶで１．０×１０12〜１．０×１０14ｃｍ-2のドーズ量でこの多結晶シリコン膜に注入される。そして、フォトリソグラフィ技術およびＲＩＥ法により、このリンドープト多結晶シリコン膜がパターニングされて、第１および第２のドープト多結晶シリコン膜３７、３９が形成される。
【０１５４】
この後、さらにフォトリソグラフィ技術を用いて、第１および第２のドープト多結晶シリコン膜３７、３９の抵抗部分となる領域上にレジストパターンが形成される。このレジストパターンをマスクとして、たとえば砒素（Ａｓ）が５０ｋｅＶで約１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で第１および第２のドープト多結晶シリコン膜３７、３９に注入される。
【０１５５】
この後、レジストパターンが除去される。そして、たとえば７５０℃〜８５０℃の温度で３０分のアニールが施される。これにより、上記不純物が活性化され、第１および第２のドープト多結晶シリコン膜３７、３９中に、低抵抗領域３７ａ、３７ｃ、３９ａ、３９ｃと高抵抗領域３７ｂ、３９ｂとが形成される。
【０１５６】
ここで低抵抗領域３７ｃ、３９ｃは、Ｖｃｃ配線となり、高抵抗領域３７ｂ、３９ｂは負荷素子となる高抵抗Ｒ１、Ｒ２となる。また低抵抗領域３７ａ、３９ａは、ドライバトランジスタＱ１、Ｑ２のゲート電極層２７ａ、２７ｂと上記高抵抗領域３７ｂ、３９ｂとを接続するための配線となる。なお、高抵抗領域３７ｂ、３９ｂは、約数ＧΩ／□〜数ＴΩ／□のシート抵抗を有する。
【０１５７】
図１０と図１７とを参照して、第１および第２のドープト多結晶シリコン膜３７、３９を覆うように通常のＬＳＩ（Large Scale Integlated Circuit）と同様に、層間絶縁層４１が形成される。この後、フォトリソグラフィ技術およびＲＩＥ法により、この層間絶縁層３１、３５、４１に、アクセストランジスタＱ３、Ｑ４の他方のソース／ドレイン領域９ａ、９ｂに達するコンタクトホール４１ａ、４１ｂが形成される。このコンタクトホール４１ａ、４１ｂを通じてアクセストランジスタＱ３、Ｑ４の他方のソース／ドレイン領域９ａに電気的に接続するようにアルミニウムよりなるビット線４３ａ、４３ｂが所望の形状に形成される。
【０１５８】
本実施の形態の半導体記憶装置の構成では、図１に示すように溝１ａの底面にはｎ- 不純物領域７ａのみが形成されている。このｎ- 不純物領域７ａの拡散深さはｎ+ 不純物領域９ａより浅い。このため、ｎ- 不純物領域７ａとｐ- ウェル領域３とのｐｎ接合部の深さ位置が、図６５に示すｎ+ 不純物領域９ａとｐ- ウェル領域３とのｐｎ接合より浅くなる。またｐ- ウェル領域３のｐ型不純物濃度は、図３に示すように基板表面に近づく程小さくなる。このため、溝１ａの底面に形成されたｎ- 不純物領域７ａとの接合位置でのｐ- ウェル領域３の不純物濃度は、溝１ａ底面にｎ+ 不純物領域９ａを形成した場合よりも小さくできる。したがって、ｎ- 不純物領域７ａとｐ- ウェル領域３との接合部におけるリーク電流を低減することができる。
【０１５９】
また本実施の形態の製造方法で製造された本発明例と図６５に示す構成との接合リーク電流Ｉｒの低減効果を図１８に示す。この図１８より明らかなとおり、同一の電圧Ｖｒを印加した場合、本発明例の方が、図６５に示す構成よりもリーク電流Ｉｒが低くなっている。
【０１６０】
また溝１ａを設けてその底面にｎ- 不純物領域７ａを配置したことにより、溝を設けない従来例（図５５）よりもｎ- 不純物領域７ａとｐ- ウェル領域３との接合深さを深くすることができる。このため、溝１ａ底面に形成されたｎ- 不純物領域７ａとの接合位置におけるｐ- ウェル領域３の不純物濃度は上述の従来例よりも大きくすることができる。したがって、上述の従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【０１６１】
以上のソフトエラー耐性の向上について本願発明者らは以下の実験を行なった。まず図２０（ａ）〜（ｃ）に示す３種類の試料を準備した。
【０１６２】
なお図２０（ａ）〜（ｃ）は、図５５の領域Ｓに対応する部分の構造を部分的に示す断面図である。また図２０（ａ）は図１０に示す本発明例の構成を示しており、図２０（ｂ）は図５５に示す構成と同様の構成を示しており、図２０（ｃ）は、図６５に示す構成と同様の構成を示している。
【０１６３】
なお図２０（ｃ）の構成においては、図６５の構成と比較して、ｎ+ 不純物領域９ａが溝１ａの底面全面を覆っている点で図６５の構成と異なる。また図２０（ａ）、図２０（ｂ）の各試料においては溝１ａの段差の大きさ（深さ）は５００Åとした。
【０１６４】
これらの各試料についてＶｃｃを変化させた場合のソフトエラーを生じる割合（以下、ソフトエラー発生率と称する）を調べた。なおソフトエラー発生率については、規格化されたもの（Normalized S. E. R. ）を用いた。この結果を図２１に示す。
【０１６５】
図２１の実験の結果から、本発明例（図２０（ａ））は、図５５に示す従来例（図２０（ｂ））に比較してソフトエラー発生率が低く、ソフトエラー耐性が向上していることがわかった。
【０１６６】
また、本願発明者らは、図１に示す本実施の形態の構成において、溝１ａの段差の大きさ（深さ）を変えた場合のソフトエラー発生率についても調べた。その結果を図２２に示す。
【０１６７】
図２２の結果より、溝１ａの段差の大きさが３００Å以上の場合にソフトエラー発生率が減少することが判明した。つまり、溝１ａの深さが３００Å以上の場合にソフトエラー耐性の向上の効果が顕著に現われることがわかった。それゆえ、溝１ａの深さは３００Å以上であることが望ましい。
【０１６８】
さらに本願発明者らは、図１に示す本実施の形態の構成において溝１ａの段差の大きさを変化させた場合の接続抵抗Ｒの変化について調べた。この段差の大きさと接続抵抗Ｒとの関係については、本実施の形態の製造方法における図５と図１２とに示すｎ- 不純物領域７ａ形成のためのイオン注入の注入角度を０°とした場合と４５°の回転注入とした場合との双方について調べた。またここでいう接続抵抗Ｒとは、溝１ａ底面に形成されたｎ- 不純物領域７ａを介在した場合のｎ+ 不純物領域９ａとゲート電極層２７ａ（もしくは２７ｂ）との接続抵抗とした。この実験の結果を図２３に示す。
【０１６９】
なお、このイオン注入は、砒素（Ａｓ）を５０ｋｅＶで１．０×１０13ｃｍ-2のドーズ量で注入した場合の結果であり、４５°とは、半導体基板の表面の垂線に対して４５°という意味である。
【０１７０】
図２３の結果より明らかなように、溝１ａの段差の大きさが同じであれば、４５°の回転注入の場合の方が、０°注入の場合よりも、接続抵抗Ｒが低くなっている。これは、４５°の回転注入を行なうことにより、溝１ａの側壁にも十分に不純物が導入され、溝１ａの側壁の低抵抗化が図れるためであると考えられる。
【０１７１】
また図２３の結果より、本実施の形態の製造方法で作られたＬＳＩのゲート電極形成後のトータルの熱処理はたとえば８５０℃の温度で約２〜３時間程度以下に抑えれているが、この場合でも４５°の回転注入を行なうことで、溝１ａの側壁の低抵抗化を図ることができる。
【０１７２】
なお、本実施の形態では、負荷素子として高抵抗Ｒ１、Ｒ２を用いた場合について説明したが、負荷素子として図２４に示す負荷トランジスタＱ５、Ｑ６が用いられてもよい。この負荷トランジスタＱ５、Ｑ６は、たとえばｐチャネル型のＴＦＴ（Thin Film Transistor）よりなっている。この場合、図２４に示すように負荷トランジスタＱ５、Ｑ６のソース領域はＶｃｃ電源に接続されており、ドレイン領域は各々記憶ノードＮ１、Ｎ２に接続されている。また負荷トランジスタＱ５のゲートは、ドライバトランジスタＱ１のゲートとドライバトランジスタＱ２のドレイン領域とに接続されている。また負荷トランジスタＱ６のゲートはドライバトランジスタＱ２のゲートとドライバトランジスタＱ１のドレイン領域とに接続されている。
【０１７３】
なお、これ以外の構成については、図５４に示す構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明は省略する。
【０１７４】
実施の形態２
図２５は、いわゆるシェアード直接コンタクトを用いた本発明の実施の形態２における半導体記憶装置の構成を概略的に示す断面図である。また図２６と図２７とは、本発明の実施の形態２における半導体記憶装置の構成を下層から順に２段階に分割して示した要部平面図である。なお、図２５は、図２６と図２７とのＸ−Ｘ′線に沿う断面に対応している。
【０１７５】
図２５〜図２７を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、いわゆるシェアード直接コンタクトを用いている点において異なる。
【０１７６】
具体的には、ドライバトランジスタＱ１、Ｑ２のゲート電極層２７ａ、２７ｂは、アクセストランジスタＱ３、Ｑ４の一方のソース／ドレイン領域に直接接してはおらず、高抵抗Ｒ１、Ｒ２に接続された低抵抗領域３７ａ、３９ａを介して接続されている。
【０１７７】
この低抵抗領域３７ａ、３９ａは、層間絶縁層３１、３５に設けられたコンタクトホール１３５ａ、１３５ｂの各々を通じてゲート電極層２７ａ、２７ｂおよびｐ- ウェル領域３の表面に接している。
【０１７８】
また低抵抗領域３７ａ、３９ａとｐ- ウェル領域３との接触部には、ｐ- ウェル領域３の表面に溝１ａが設けられている。また溝１ａの底面および側面を覆うようにｎ型不純物領域１１ａが形成されている。このｎ型不純物領域１１ａの拡散深さは、ｎ+ 不純物領域９ａより浅い。つまり、ｎ型不純物領域１１ａとｎ+ 不純物領域９ａとが仮に同一表面に形成された場合、その表面からの深さはｎ型不純物領域１１ａの方が浅くなる。
【０１７９】
なお、これ以外の構成については実施の形態１の構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１８０】
次に、本実施の形態の製造方法について説明する。
図２８〜図３０と図３１〜図３３とは、本発明の実施の形態２における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。
【０１８１】
なお、図２８〜図３０は、図３１〜図３３のＸ−Ｘ′線に沿う断面に対応している。
【０１８２】
本実施の形態の製造方法は、図２８と図３１とに示す工程までは、ゲート絶縁層に開孔部２５ａ1 、２５ｂ1 を設けない点および溝１ａを設けない点を除いて図４〜図７と図１１〜図１４とに示す実施の形態１と同様の工程を経る。この後、図２９と図３２とを参照して、ドライバトランジスタＱ１、Ｑ２とアクセストランジスタＱ３、Ｑ４を覆うように、実施の形態１と同様の条件によりＳｉＯ2 よりなる層間絶縁層３１が形成される。この層間絶縁層３１に、ドライバトランジスタのＱ１、Ｑ２のソース領域２３ａなどに達するコンタクトホール３１ａ、３１ｂが形成される。このコンタクトホール３１ａ、３１ｂを通じてドライバトランジスタＱ１、Ｑ２のソース領域２３ａなどに電気的に接するように、実施の形態１と同様の条件により接地配線層３３が形成される。
【０１８３】
この接地配線層３３を覆うように全面にＬＰＣＶＤ法を用いて厚さ約１５００ÅのＳｉＯ2 よりなる層間絶縁層３５が堆積される。
【０１８４】
そしてフォトリソグラフィ技術およびＲＩＥ法により、層間絶縁層３１、３５に、ゲート電極層２７ａ、２７ｂおよびｐ- ウェル領域３の表面に達するコンタクトホール１３５ａ、１３５ｂが形成される。
【０１８５】
この層間絶縁層３１、３５をドライエッチングにて開口する際、たとえばさらにオーバエッチングを加えることにより、ｐ- ウェル領域３の表面が掘れて、３００Å以上の深さを有する溝１ａが形成される。
【０１８６】
そして、実施の形態１と同様にして、ＬＰＣＶＤ法を用いて厚さ約１０００Å程度の多結晶シリコン膜が堆積される。この後、この多結晶シリコン膜に、たとえばリン（Ｐ）が３０ｋｅＶで１．０×１０12〜１．０×１０14ｃｍ-2のドーズ量で注入される。そして、フォトリソグラフィ技術およびＲＩＥ法により、このリンドープト多結晶シリコン膜が所望の形状にパターニングされて、第１および第２のドープト多結晶シリコン膜３７、３９が形成される。この後さらに、フォトリソグラフィ技術を用いてこの第１および第２のドープト多結晶シリコン膜３７、３９上に所定の形状を有するレジストパターンが形成される。このレジストパターンをマスクとしてたとえば砒素（Ａｓ）あるいはリン（Ｐ）が約３０ｋｅＶで約１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で注入される。
【０１８７】
このレジストパターンが除去された後、たとえば７５０℃〜８５０℃の温度で３０分のアニールが施される。これにより、上記不純物が活性化され、第１および第２のドープト多結晶シリコン膜３７、３９に、低抵抗領域３７ａ、３９ａ、３７ｃ、３９ｃと高抵抗領域３７ｂ、３９ｂとが設けられる。この高抵抗領域３７ｂ、３９ｂは高抵抗Ｒ１、Ｒ２となる。また低抵抗領域３７ｃ、３９ｃが、Ｖｃｃ配線となる。また低抵抗領域３７ａ、３９ａが、コンタクトホール１３５ａ、１３５ｂを通じてゲート電極層２７ｂ、２７ａとｐ- ウェル領域３とを電気的に接続する。
【０１８８】
このように低抵抗領域３７ａ、３９ａは、ｐ- ウェル領域３の表面と接している。このため、上記の不純物を活性化させるための熱処理により、低抵抗領域３７ａ、３７ｂ中の不純物である砒素（Ａｓ）がｐ- ウェル領域３内へ拡散する。これにより、溝１ａの底面および側面を覆うｎ型不純物領域１１ａが形成される。
【０１８９】
このように溝１ａの底面全面をｎ型不純物領域１１ａが覆っている。このｎ型不純物領域１１ａは、ｎ+ 不純物拡散領域９ａの拡散深さよりも浅い拡散深さを有している。このため、溝１ａの底面にｎ+ 不純物領域９ａが形成された場合よりも、ｎ型不純物領域１１ａが形成された方が、ｐ- ウェル領域３とｎ型不純物領域１１ａとの接合部における深さ位置が浅くなる。
【０１９０】
図３０と図３３とを参照して、実施の形態１と同様にして、層間絶縁層４１が形成され、この層間絶縁層４１に、アクセストランジスタＱ３、Ｑ４の他方のソース／ドレイン領域１３ａなどに達するコンタクトホール４１ａ、４１ｂが形成される。この後、コンタクトホール４１ａ、４１ｂの各々を通じてアクセストランジスタＱ３、Ｑ４の他方のソース／ドレイン領域１３ａなどに電気的に接続するように、アルミニウム配線よりなるビット線４３ａ、４３ｂが形成される。
【０１９１】
本実施の形態の半導体記憶装置においては、図２５に示すように溝１ａの底面全面にはｎ型不純物領域１１ａが形成されている。このｎ型不純物領域１１ａは、上述したようにｎ+ 不純物領域９ａの拡散深さより浅い拡散深さを有している。このため、溝１ａの下部におけるｎ型不純物領域１１ａとｐ- ウェル領域３との接合深さは、溝１ａの底面にｎ+ 不純物領域９ａが形成された場合に比較して浅くすることができる。よって、ｎ型不純物領域１１ａとの接合位置におけるｐ- ウェル領域３の不純物濃度は溝１ａの底面にｎ+ 不純物領域９ａが形成された場合よりも小さくすることができる。したがって、ｎ型不純物領域１１ａとｐ- ウェル領域３との接合部におけるリーク電流を低減することができる。
【０１９２】
また本実施の形態においては、溝１ａを設けて、その底面にｎ型不純物領域１１ａを配置している。これにより、溝１ａを設けない図６０に示す従来例よりもｎ型不純物領域１１ａとｐ- ウェル領域３との接合深さを深くすることができる。このため、実施の形態１で説明したように、図６０に示す従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【０１９３】
実施の形態３
次に本実施の形態における半導体記憶装置の製造方法について説明する。
【０１９４】
図３４、図３５と図３６、図３７とは、本発明の実施の形態３における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。また図３４と図３５とは、図３６と図３７とのＸ−Ｘ′線に沿う断面に対応する。
【０１９５】
また図３４と図３５とにおいては、メモリセル領域と周辺回路領域とを併せて示している。
【０１９６】
本実施の形態の製造方法は、まず図４と図５とに示す実施の形態１と同様の工程を経る。この後、図３４と図３６とを参照して、ワード線１９ａ、１９ｂとゲート電極層２７ａ、２７ｂとの側壁に、実施の形態１と同様の条件により側壁絶縁層２９が形成される。この後、ｎ- 不純物領域７ａ中の不純物を活性化させるため実施の形態１と同様の条件の熱処理が行なわれる。この熱処理により、ゲート電極層２７ａ、２７ｂ中の不純物がｐ- ウェル領域３中へ拡散してｎ型不純物領域１１ａなどが形成される。
【０１９７】
この後、ドライバトランジスタＱ１、Ｑ２のソース領域上にホールパターン５３ａを有するレジストパターン５３が形成される。このレジストパターン５３をマスクとして、たとえば砒素（Ａｓ）が５０ｋｅＶで１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で注入される。この後、レジストパターン５３が除去される。
【０１９８】
図３５と図３７とを参照して、上記のイオン注入により、ドライバトランジスタＱ１、Ｑ２のソース領域および周辺回路領域のＭＯＳトランジスタの１対のソース／ドレイン領域とにｎ+ 不純物領域９ａが形成される。これにより、ドライバトランジスタＱ１、Ｑ２のソース領域および周辺回路領域のＭＯＳトランジスタのソース／ドレイン領域とが、ｎ- 不純物領域７ａとｎ+ 不純物領域９ａとの２層構造よりなるＬＤＤ構造となる。
【０１９９】
以下、実施の形態１と同様の工程を経ることにより、接地配線層と、高抵抗Ｒ１、Ｒ２と、ビット線とが形成される。
【０２００】
本実施の形態においても、図３５に示すように溝１ａの底面全面にはｎ- 不純物領域７ａのみが形成されている。このため、溝１ａ下部におけるｎ- 不純物領域７ａとｐ- ウェル領域３との接合深さは、溝１ａ底面にｎ+ 不純物領域９ａが形成された場合に比較して浅くすることができる。このため、実施の形態１と同様、ｎ- 不純物領域７ａとｐ- ウェル領域３との接合部におけるリーク電流を低減することができる。
【０２０１】
また溝１ａを設けてその底面にｎ- 不純物領域７ａを配置したことにより、溝１ａを設けない図５５に示す従来例よりもｎ- 不純物領域７ａとｐ- ウェル領域３との接合深さを深くすることができる。このため、実施の形態１と同様、溝を有しない図５５に示す従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【０２０２】
また、本実施の形態の製造方法では、ドライバトランジスタＱ１、Ｑ２のソース領域および周辺回路領域のみにｎ+ 不純物領域９ａが形成される。このためｎ+ 不純物領域９ａ形成のためのイオン注入の際にマスクとなるレジストパターン５３のパターニングが、図１３に示すレジストパターン５１の場合と比べて容易となる。したがって、高精度のアライメント精度を持った写真製版技術を用いる必要がないため低コスト化することができる。
【０２０３】
実施の形態４
図３８、図３９と図４０、図４１とは、本発明の実施の形態４における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。また図３８と図３９とは、図４０と図４１とのＸ−Ｘ′線に沿う断面に対応する。
【０２０４】
また図３８と図３９とは、メモリセル領域と周辺回路領域とを併せて示している。
【０２０５】
図３８と図４０とを参照して、ここまでの本実施の形態の製造方法は、実施の形態３とほぼ同様であるため、その説明を省略する。ただし、レジストパターン５５の形状が異なる。レジストパターン５５は、メモリセル領域全面を覆い、かつ周辺回路領域を露出するようにパターニングされる。このレジストパターン５５をマスクとして、たとえば砒素（Ａｓ）が５０ｋｅＶで約１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で注入される。この後、レジストパターン５５が除去される。
【０２０６】
図３９と図４１とを参照して、このイオン注入により、周辺回路領域のＭＯＳトランジスタの１対のソース／ドレイン領域にｎ+ 不純物領域９ａが形成される。このｎ- 不純物領域７ａとｎ+ 不純物領域９ａとにより周辺回路領域のＭＯＳトランジスタのソース／ドレイン領域はＬＤＤ構造となる。
【０２０７】
このレジストパターン５５は、メモリセル領域全面を覆うように形成されるため、レジストパターン５５のパターニングが実施の形態１や実施の形態３と比べてさらに容易になる。
【０２０８】
しかし、この場合、ドライバトランジスタＱ１、Ｑ２のソース領域がｎ- 不純物領域７ａのみとなり、この部分の抵抗が比較的高くなる。このため、メモリセルのＧＮＤ電位が不安定になるという問題が生じる。
【０２０９】
そこで、以下の工程により、ドライバトランジスタＱ１、Ｑ２のソース領域表面にシリサイドが形成される。
【０２１０】
まず表面全面にＬＰＣＶＤ法を用いて厚さ約５００ÅのＳｉＯ2 よりなる絶縁層８１が堆積される。そしてフォトリソグラフィ技術およびＲＩＥ法を用いて、ドライバトランジスタＱ１、Ｑ２のソース領域上の絶縁層８１のみが選択的に除去される。これによりドライバトランジスタＱ１、Ｑ２のソース領域を露出する開孔８１ａが絶縁層８１に形成される。
【０２１１】
さらに表面全面にスパッタ法を用いて厚さ約５００Åのチタン（Ｔｉ）膜が形成される。そしてたとえば約７００〜８００℃の温度で約１分間のＲＴＡ（Rapid Thermal Anneal）処理が行なわれる。これにより、上記ドライバトランジスタＱ１、Ｑ２のソース領域のみに選択的にチタンシリサイド（ＴｉＳｉ）層７１が形成される。この後、たとえば硫酸（Ｈ2 ＳＯ4 ）と過酸化水素水（Ｈ2 Ｏ2 ）のたとえば７対３の混酸を用いてチタン層が除去された後、さらにたとえば約７００〜９００℃の温度で約１分間のＲＴＡ処理が行なわれる。
【０２１２】
このようにすることで、上記ドライバトランジスタＱ１、Ｑ２のソース領域の表面のみに選択的にチタンシリサイド（ＴｉＳｉ）層７１が形成され、低抵抗化される。
【０２１３】
なお従来のｎ+ 不純物領域９ａのシート抵抗が約１００Ω／□であるのに対し、上述のチタンシリサイド層のシート抵抗は約１０Ω／□になる。
【０２１４】
また、ここではシリサイド層７１としてチタンシリサイド（ＴｉＳｉ）層が形成された構成について示したが、他にもコバルトシリサイド（ＣｏＳｉ）層やニッケルシリサイド（ＮｉＳｉ）層などの他の高融点金属硅化物よりなる層が用いられてもよい。
【０２１５】
以下、実施の形態１と同様の工程を経ることにより、接地配線層と、高抵抗Ｒ１、Ｒ２と、ビット線とが形成される。
【０２１６】
本実施の形態の半導体記憶装置においても、溝１ａの底面には、ｎ+ 不純物領域９ａより拡散深さの浅いｎ- 不純物領域７ａが形成されている。このため、溝１ａ下部におけるｎ- 不純物領域７ａとｐ- ウェル領域３との接合深さは、溝１ａ底面にｎ+ 不純物領域９ａが形成された場合に比較して浅くすることができる。このため、実施の形態１と同様、ｎ- 不純物領域７ａとｐ- ウェル領域３との接合部におけるリーク電流を低減することができる。
【０２１７】
また溝１ａを設けてその底面にｎ- 不純物領域７ａを配置したことにより、溝１ａを設けない図５５に示す従来例よりもｎ- 不純物領域７ａとｐ- ウェル領域３との接合深さを深くすることができる。このため、実施の形態１と同様、図５５に示す従来例よりも接合容量が増加し、記憶ノードの容量が増加することでソフトエラー耐性の向上を図ることができる。
【０２１８】
また本実施の形態の半導体記憶装置の製造方法では、ｎ+ 不純物領域９ａを形成するためのイオン注入は、レジストパターン５５をマスクとして行なわれる。このレジストパターン５５は、メモリセル領域の全面を覆い、かつ周辺回路領域を覆わない形状でよい。このため、このレジストパターン５５のパターニングは、実施の形態１や実施の形態３の場合と比べてさらに容易になる。したがって、高精度のアライメント精度を持った写真製版技術を用いる必要がないため低コスト化することができる。
【０２１９】
実施の形態５
図４２と図４３とは、実施の形態５における半導体記憶装置の製造方法の工程を示す概略断面図と要部平面図である。この図４２は、図４３のＸ−Ｘ′線に沿う断面に対応している。また図４２は、メモリセル領域と周辺回路領域とを併せて示している。
【０２２０】
図４２と図４３とを参照して、本実施の形態では、ドライバトランジスタＱ１、Ｑ２のソース領域のみならず、周辺回路のＭＯＳトランジスタのソース／ドレイン領域にもチタンシリサイド（ＴｉＳｉ）層７３が形成される。この場合には、まずドライバトランジスタＱ１、Ｑ２のソース領域および周辺回路領域のＭＯＳトランジスタのソース／ドレイン領域上に開孔部８１ａ、８１ｂを有する絶縁層８１が形成される。その後、実施の形態４と同様の工程を経ることにより、ドライバトランジスタＱ１、Ｑ２のソース領域および周辺回路領域のＭＯＳトランジスタの１対のソース／ドレイン領域表面にシリサイド層７１、７３が形成される。
【０２２１】
以下、実施の形態１と同様の工程を経ることにより、接地配線層と、高抵抗Ｒ１、Ｒ２と、ビット線とが形成される。
【０２２２】
本実施の形態の製造方法では、実施の形態４のようにｎ+ 不純物領域９ａが全く設けられていないため、そのｎ+ 不純物領域９ａを形成する工程を簡略化できる。
【０２２３】
また本実施の形態の半導体記憶装置では、周辺回路のＭＯＳトランジスタのソース／ドレイン領域にチタンシリサイド層などの高融点金属硅化物層が形成されるため、このソース／ドレイン領域のシート抵抗を低くすることができる。
【０２２４】
なお、従来の半導体記憶装置では、図４４に示すように側壁絶縁層２９の幅Ｗが約５００〜８００Å程度と薄く、かつソース／ドレイン領域となるｎ- 不純物領域７ａを斜め回転注入法により形成していなかった。このため、領域Ｓ1 においてシリサイド層７３が図中横方向へスパイクし（食い込み）、ソース／ドレイン領域７ａとｐ- ウェル領域３とをショートさせるという問題があった。
【０２２５】
これに対して、本実施の形態では図４５に示すようにソース／ドレイン領域となるｎ- 不純物領域７ａは、たとえば４５°の斜め回転注入法により形成される。このため、シリサイド層７３の図中横方向の端面はｎ- 不純物領域７ａにより覆われる。したがって、本実施の形態では、ソース／ドレイン領域となるｎ- 不純物領域７ａとｐ- ウェル領域３とのショートが防止できる。
【０２２６】
実施の形態６
図４６、図４７と図４８、図４９とは、実施の形態６における半導体記憶装置の製造方法を工程順に示す概略断面図と要部平面図である。なお図４６と図４７とは、図４８と図４９とのＸ−Ｘ′線に沿う断面に対応する。
【０２２７】
図４６を参照して、この状態は、図４に示す状態においてゲート絶縁層１７を形成する前の状態である。
【０２２８】
実施の形態１では、ｐ- ウェル領域３が形成された後、さらにボロン（Ｂ）などのｐ型不純物を所定の条件で注入することでアクセストランジスタおよびドライバトランジスタのしきい値電圧Ｖｔｈの設定が行なわれていた。
【０２２９】
これに対して本実施の形態の製造方法では、まずｐ- ウェル領域３ａが形成された後、ゲート電極層１７の開孔部２５ａ1 、２５ｂ1 が形成される領域上にレジストパターン５７が形成される。この後、このレジストパターン５７をマスクとして、上記アクセストランジスタおよびドライバトランジスタのしきい値電圧Ｖｔｈを設定すべくボロン（Ｂ）などのｐ型不純物が注入される。
【０２３０】
図４７と図４９とを参照して、この後、図４〜図７に示す実施の形態１と同様の工程を経ることにより、ｎ- 不純物領域７ａとｎ+ 不純物領域９ａとｎ型不純物領域１１ａとが形成される。
【０２３１】
この後の工程については、実施の形態１と同様であるため、その説明は省略する。
【０２３２】
図５０と図５１とは、図４７のＡ−Ａ′線とＢ−Ｂ′線に沿う不純物濃度の分布を示すグラフである。本実施の形態の製造方法では、図４６に示す工程で溝１ａの底部にはしきい値電圧制御のための不純物（ボロン）の注入が行なわれない。このため、図５０に示すように溝１ａの底部では、しきい値電圧制御のための不純物注入による不純物濃度ピーク（点線部）がない。よって、ｎ- 不純物領域７ａとの接合部におけるｐ- ウェル領域３ａの不純物濃度は、しきい値電圧制御のためのピーク（点線部）がある場合と比較して、小さくすることができる。したがって、ｎ- 不純物領域７ａとｐ- ウェル領域３ａとの接合部におけるｐ- ウェル領域３の不純物濃度を低下させることによって空乏層電界を弱めることができ、接合リーク電流を低減することができる。
【０２３３】
なお、ドライバトランジスタのゲート電極層２７ａ、２７ｂの真下には、しきい値電圧制御のためのボロンが注入される。このため、ゲート電極層２７ａ、２７ｂの真下には、このしきい値電圧制御のためのｐ型不純物ピークが基板表面から０．２〜０．３μｍの深さ位置に存在する。
【０２３４】
実施の形態７
なお、本実施の形態１〜６では、ドライバトランジスタのゲート電極層とｐ- ウェル領域３との接続をいわゆる直接コンタクトを用いた場合といわゆるシェアード直接コンタクトを用いた場合とについて説明した。しかしこれに限られず、たとえば図５２に示すように直接コンタクトとシェアード直接コンタクトの両者を併用した構成に本発明を適用しても同様の効果を得ることができる。
【０２３５】
具体的には図５２を参照して、ドライバトランジスタＱ１、Ｑ２のゲート電極層２７ａ、２７ｂは直接、基板表面に接しており、その接触部にｎ型不純物領域１１ａ2 が形成されている。またゲート電極層２７ａと基板とは低抵抗領域３７ａを介在しても電気的に接続されている。
【０２３６】
ゲート電極層２７ｂとｐ- ウェル領域３の表面を露出するように層間絶縁層３１、３５にはコンタクトホール１３５ａが設けられている。低抵抗領域３７ａは、このコンタクトホール１３５ａ内に形成されることにより、ゲート電極層２７ｂとｐ- ウェル領域３とを電気的に接続している。この低抵抗領域３７ａがｐ- ウェル領域３と接する領域には溝１ａが形成されており、かつ溝１ａの側面および底面を覆うようにｎ型不純物領域１１ａ1 が形成されている。
【０２３７】
なお、これ以外の構成については、図１に示す実施の形態１の構成とほぼ同様であるため、同一の部材については同一の符号を付し、その説明を省略する。
【０２３８】
実施の形態８
また本実施の形態１〜６では、ｎ- 不純物領域７ａの形成には、接合を浅くするために拡散係数の小さい砒素（Ａｓ）が用いられている。しかし、たとえば周辺回路トランジスタにおいては、ホットキャリアの劣化対策としてゲート長の長いトランジスタを用いる場合がある。このような場合には、拡散係数の大きいリン（Ｐ）などの他のｎ型不純物を斜め回転注入してｎ- 不純物領域を形成した方が、基板表面に沿う方向のドレインとｐ- ウェル領域との接合プロファイルがより緩やかになり、ドレイン電界が緩和されて劣化が少なくなる。
【０２３９】
図５３は、同一条件でソース／ドレイン領域としてリン（Ｐ）もしくは砒素（Ａｓ）を注入した場合の寿命の変化を示すグラフである。図５３より、リンを注入した方がドレイン電界が緩和されて寿命が長くなることがわかる。このことよりメモリセルのｎ- 不純物領域７ａ形成には拡散係数の小さい砒素（Ａｓ）を用い、周辺回路のｎ- ソース／ドレイン領域形成には拡散係数の大きいリンを用いることにより、より信頼性の高い半導体記憶装置を得ることができる。
なお、上記の各実施の形態では、ドライバトランジスタＱ１、Ｑ２と、アクセストランジスタＱ３、Ｑ４と、周辺回路領域のトランジスタとがＭＯＳトランジスタである場合について説明したが、ＭＩＳ（Metal Insulator Semiconductor ）トランジスタであればよい。
【０２４０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記で説明した範囲ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】  本発明の実施の形態１における半導体記憶装置の構成を概略的に示す断面図である。
【図２】  本発明の実施の形態１における半導体記憶装置の構成を概略的に示す要部平面図である。
【図３】  図１のＡ−Ａ′線に沿う不純物濃度の分布を示すグラフである。
【図４】  本発明の実施の形態１における半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図５】  本発明の実施の形態１における半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図６】  本発明の実施の形態１における半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図７】  本発明の実施の形態１における半導体記憶装置の製造方法の第４工程を示す概略断面図である。
【図８】  本発明の実施の形態１における半導体記憶装置の製造方法の第５工程を示す概略断面図である。
【図９】  本発明の実施の形態１における半導体記憶装置の製造方法の第６工程を示す概略断面図である。
【図１０】  本発明の実施の形態１における半導体記憶装置の製造方法の第７工程を示す概略断面図である。
【図１１】  本発明の実施の形態１における半導体記憶装置の製造方法の第１工程を示す要部平面図である。
【図１２】  本発明の実施の形態１における半導体記憶装置の製造方法の第２工程を示す要部平面図である。
【図１３】  本発明の実施の形態１における半導体記憶装置の製造方法の第３工程を示す要部平面図である。
【図１４】  本発明の実施の形態１における半導体記憶装置の製造方法の第４工程を示す要部平面図である。
【図１５】  本発明の実施の形態１における半導体記憶装置の製造方法の第５工程を示す要部平面図である。
【図１６】  本発明の実施の形態１における半導体記憶装置の製造方法の第６工程を示す要部平面図である。
【図１７】  本発明の実施の形態１における半導体記憶装置の製造方法の第７工程を示す要部平面図である。
【図１８】  本発明例と図６５に示す構成とにおけるリーク電流の変化を示すグラフである。
【図１９】  各不純物の温度に対する拡散係数の変化を示すグラフである。
【図２０】  実験に用いた各試料の構成を示す部分断面図である。
【図２１】  各試料のＶｃｃに対するソフトエラー発生率の変化を示すグラフである。
【図２２】  本実施の形態の半導体記憶装置において溝の深さ（段差）を変えた場合のソフトエラー発生率の変化を示すグラフである。
【図２３】  本発明の実施の形態１における半導体記憶装置の製造方法において不純物を０°で注入した場合と４５°の角度で注入した場合との段差の大きさによる接続抵抗Ｒの変化を示すグラフである。
【図２４】  負荷素子としてＴＦＴよりなる負荷トランジスタを用いた場合のＳＲＡＭのメモリセルの等価回路図である。
【図２５】  本発明の実施の形態２における半導体記憶装置の構成を概略的に示す断面図である。
【図２６】  本発明の実施の形態２における半導体記憶装置の構成の下層からの第１段階目の構成を示す要部平面図である。
【図２７】  本発明の実施の形態２における半導体記憶装置の構成の下層からの第２段階目の構成を示す要部平面図である。
【図２８】  本発明の実施の形態２における半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図２９】  本発明の実施の形態２における半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図３０】  本発明の実施の形態２における半導体記憶装置の製造方法の第３工程を示す概略断面図である。
【図３１】  本発明の実施の形態２における半導体記憶装置の製造方法の第１工程を示す要部平面図である。
【図３２】  本発明の実施の形態２における半導体記憶装置の製造方法の第２工程を示す要部平面図である。
【図３３】  本発明の実施の形態２における半導体記憶装置の製造方法の第３工程を示す要部平面図である。
【図３４】  本発明の実施の形態３における半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図３５】  本発明の実施の形態３における半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図３６】  本発明の実施の形態３における半導体記憶装置の製造方法の第１工程を示す要部平面図である。
【図３７】  本発明の実施の形態３における半導体記憶装置の製造方法の第２工程を示す要部平面図である。
【図３８】  本発明の実施の形態４における半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図３９】  本発明の実施の形態４における半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図４０】  本発明の実施の形態４における半導体記憶装置の製造方法の第１工程を示す要部平面図である。
【図４１】  本発明の実施の形態４における半導体記憶装置の製造方法の第２工程を示す要部平面図である。
【図４２】  本発明の実施の形態５における半導体記憶装置の製造方法の工程を示す概略断面図である。
【図４３】  本発明の実施の形態５における半導体記憶装置の製造方法の工程を示す要部平面図である。
【図４４】  ＭＯＳトランジスタにおいてソース／ドレイン領域とｐ- ウェル領域とがシリサイド層によってショートされた様子を示す概略断面図である。
【図４５】  ソース／ドレイン領域とｐ- ウェル領域とのショートを防止できる構成を示す概略断面図である。
【図４６】  本発明の実施の形態６における半導体記憶装置の製造方法の第１工程を示す概略断面図である。
【図４７】  本発明の実施の形態６における半導体記憶装置の製造方法の第２工程を示す概略断面図である。
【図４８】  本発明の実施の形態６における半導体記憶装置の製造方法の第１工程を示す要部平面図である。
【図４９】  本発明の実施の形態６における半導体記憶装置の製造方法の第２工程を示す要部平面図である。
【図５０】  図４７のＡ−Ａ′線に沿う不純物濃度の分布を示すグラフである。
【図５１】  図４７のＢ−Ｂ′線に沿う不純物濃度の分布を示すグラフである。
【図５２】  本発明の実施の形態７における半導体記憶装置の構成を概略的に示す断面図である。
【図５３】  同一条件でソース／ドレイン領域としてリンもしくは砒素を注入した場合の寿命の変化を示すグラフである。
【図５４】  高抵抗負荷型のＳＲＡＭのメモリセル構造を示す等価回路図である。
【図５５】  直接コンタクトを用いた従来のＳＲＡＭのメモリセル構造を示す概略断面図である。
【図５６】  直接コンタクトを用いた従来のＳＲＡＭのメモリセル構造の下層からの第１段階目の構成を示す要部平面図である。
【図５７】  直接コンタクトを用いた従来のＳＲＡＭのメモリセル構造の下層からの第２段階目の構成を示す要部平面図である。
【図５８】  直接コンタクトを用いた従来のＳＲＡＭのメモリセル構造の下層からの第３段階目の構成を示す要部平面図である。
【図５９】  直接コンタクトを用いた従来のＳＲＡＭのメモリセル構造の下層からの第４段階目の構成を示す要部平面図である。
【図６０】  シェアード直接コンタクトを用いた従来のＳＲＡＭのメモリセル構造を示す概略断面図である。
【図６１】  ドライバトランジスタのゲート電極層と開孔パターンとの位置関係を説明するための図である。
【図６２】  ゲート電極層と開孔パターンとの重なり具合により接続抵抗Ｒが変化する様子を示すグラフである。
【図６３】  開孔パターンとゲート電極層とが過度に重なった場合に生じる弊害を説明するための概略断面図である。
【図６４】  開孔パターンとゲート電極層との重なりがない場合に生じる弊害を説明するための概略断面図である。
【図６５】  ゲート電極層と開孔パターンとが完全に重なる場合のメモリセルの寸法を説明するための要部平面図である。
【図６６】  開孔パターンとゲート電極層とが一部重複する場合のメモリセルの寸法を説明するための要部平面図である。
【図６７】  開孔パターンとゲート電極層とが一部重複する場合のＳＲＡＭのメモリセル構造を示す概略断面図である。
【図６８】  図６０のＡ−Ａ′線に沿う不純物濃度の分布を示すグラフである。
【符号の説明】
１  シリコン基板、３  ｐ- ウェル領域、５  素子分離絶縁層、７ａ、７ｂｎ- 不純物領域、９ａ、９ｂ  ｎ+ 不純物領域、１ａ  溝、１１ａ、１１ｂ  ｎ型不純物領域、１３ａ、１３ｂ、１５ａ、１５ｂ  ソース／ドレイン領域、１７ａ、１７ｂ  ゲート絶縁層、１９ａ、１９ｂ  ゲート電極層、２１ａ、２１ｂドレイン領域、２３ａ、２３ｂ  ソース領域、２５ａ、２５ｂ  ゲート絶縁層、２７ａ、２７ｂ  ゲート電極層、３７、３９  抵抗層、Ｑ１、Ｑ２  ドライバトランジスタ、Ｑ３、Ｑ４  アクセストランジスタ、Ｒ１、Ｒ２  高抵抗。
【図１】
0003686144.tif 000002
【図２】
0003686144.tif 000003
【図３】
0003686144.tif 000004
【図４】
0003686144.tif 000005
【図５】
0003686144.tif 000006
【図６】
0003686144.tif 000007
【図７】
0003686144.tif 000008
【図８】
0003686144.tif 000009
【図９】
0003686144.tif 000010
【図１０】
0003686144.tif 000011
【図１１】
0003686144.tif 000012
【図１２】
0003686144.tif 000013
【図１３】
0003686144.tif 000014
【図１４】
0003686144.tif 000015
【図１５】
0003686144.tif 000016
【図１６】
0003686144.tif 000017
【図１７】
0003686144.tif 000018
【図１８】
0003686144.tif 000019
【図１９】
0003686144.tif 000020
【図２０】
0003686144.tif 000021
【図２１】
0003686144.tif 000022
【図２２】
0003686144.tif 000023
【図２３】
0003686144.tif 000024
【図２４】
0003686144.tif 000025
【図２５】
0003686144.tif 000026
【図２６】
0003686144.tif 000027
【図２７】
0003686144.tif 000028
【図２８】
0003686144.tif 000029
【図２９】
0003686144.tif 000030
【図３０】
0003686144.tif 000031
【図３１】
0003686144.tif 000032
【図３２】
0003686144.tif 000033
【図３３】
0003686144.tif 000034
【図３４】
0003686144.tif 000035
【図３５】
0003686144.tif 000036
【図３６】
0003686144.tif 000037
【図３７】
0003686144.tif 000038
【図３８】
0003686144.tif 000039
【図３９】
0003686144.tif 000040
【図４０】
0003686144.tif 000041
【図４１】
0003686144.tif 000042
【図４２】
0003686144.tif 000043
【図４３】
0003686144.tif 000044
【図４４】
0003686144.tif 000045
【図４５】
0003686144.tif 000046
【図４６】
0003686144.tif 000047
【図４７】
0003686144.tif 000048
【図４８】
0003686144.tif 000049
【図４９】
0003686144.tif 000050
【図５０】
0003686144.tif 000051
【図５１】
0003686144.tif 000052
【図５２】
0003686144.tif 000053
【図５３】
0003686144.tif 000054
【図５４】
0003686144.tif 000055
【図５５】
0003686144.tif 000056
【図５６】
0003686144.tif 000057
【図５７】
0003686144.tif 000058
【図５８】
0003686144.tif 000059
【図５９】
0003686144.tif 000060
【図６０】
0003686144.tif 000061
【図６１】
0003686144.tif 000062
【図６２】
0003686144.tif 000063
【図６３】
0003686144.tif 000064
【図６４】
0003686144.tif 000065
【図６５】
0003686144.tif 000066
【図６６】
0003686144.tif 000067
【図６７】
0003686144.tif 000068
【図６８】
0003686144.tif 000069