(57)【特許請求の範囲】
【請求項１】
Ｎ型ＦＥＴとＰ型ＦＥＴとのゲート端子が接続され、
前記Ｎ型ＦＥＴのドレイン端子が高電位を有する電源端子に接続され、
前記Ｐ型ＦＥＴのドレイン端子が低電位を有する電源端子に接続され、
前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴとのソース端子が接続され、
前記ゲート端子が入力端子であり、前記ソース端子が出力端子である相補型ソースフォロア回路であって、
前記高電位と低電位との間の電位差が１Ｖ以下であり、
上記Ｎ型ＦＥＴが負の閾値電圧を有し、且つ上記Ｐ型ＦＥＴが正の閾値電圧を有し、
上記Ｎ型ＦＥＴの閾値電圧と前記Ｐ型ＦＥＴの閾値電圧の絶対値は印加電源電圧に比べて小さい値であり、
出力電圧の変化分が入力電圧の変化分にほぼ等しい
ことを特徴とする相補型ソースフォロア回路。
【請求項２】
請求項１記載の相補型ソースフォロアを構成するＮ型ＦＥＴおよびＰ型ＦＥＴのチャネル部分の不純物濃度は１０１５ｃｍ−３以下であること
を特徴とする相補型ソースフォロア回路。
【請求項３】
請求項１または請求項２記載の相補型ソースフォロワ回路を構成するＦＥＴは、
ＳＯＩ基板上に形成されたこと
を特徴とする相補型ソースフォロワ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電源電圧での動作が可能な相補型ソースフォロア回路に係る。
【０００２】
【従来の技術】
相補型ソースフォロワ回路としては従来図７に示す回路が知られている。図７はＣＭＯＳ技術により構成した場合の例を示しており、図において、入力端子１０１から入力された信号の電圧レベルに応じてＮ型ＦＥＴ１０３とＰ型ＦＥＴ１０４のコンダクタンスが変化することによりこれらＦＥＴを流れる電流が変化し、出力端子１０２の電圧（出力電圧）が変化する。このような相補型ソースフォロワ回路は、ディジタル回路およびアナログ回路におけるバッファとして主に出力インピーダンスの変換と信号レベル変換を目的として広く用いられている。信号のレベル変換を要しない場合には、入力電圧Ｖinが電源電圧ＶDDの１／２になったとき、出力電圧Ｖoutが入力電圧Ｖinと等しくなるように、Ｎ型ＦＥＴとＰ型ＦＥＴの電流駆動力を調整する。図８にこの場合の入出力特性の例を示す。しかしながら、一般にＮ型ＦＥＴおよびＰ型ＦＥＴの閾値電圧がそれぞれ正、負の有限な値を持っているため、特にアナログ回路で低電圧電源ではこの閾値電圧の影響が無視出来なくなる。出力端子側から見たＣＭＯＳ回路の合成コンダクタンスは負荷電流がＮ型からＰ型に移行する境界付近すなわち、この閾値電圧近辺では入出力信号特性が非直線性を示し、このような入力電圧値の周辺では極端に電流駆動力が減少している。このため、図８に示すように電源電圧ＶDDの１／２付近では非直線特性を示す結果となり、このような非直線特性は各種伝送波形の歪の原因となっていた。
【０００３】
このような歪発生の問題に対して、図９に示すような回路で歪を低減する方法が提案されている。すなわち、ダイオード１０５およびダイオード１０６をＮ型ＦＥＴ１０３およびＰ型ＦＥＴ１０４それぞれのゲート間に直列接続して挿入し、両ＦＥＴのゲートにおける入力電圧にオフセットを与えてそれぞれＮ型ＦＥＴとＰ型ＦＥＴとに入力することにより、図８に現れた非線領域の補償を行っている。ただし、この方法が有効な電源電圧には下限があり、例えばダイオード１０５および１０６としてシリコンダイオードを使用した場合には少なくとも１Ｖ以下の電源電圧では使用不可である。このため、消費電力を低減する等の目的のために電源電圧を下げて使用する場合この方法は適用し得ない。
【０００４】
【発明が解決しようとする課題】
相補型ＭＯＳＦＥＴの構成は消費電力が少なく、集積回路として製造が比較的容易であるためディジタルＬＳＩに広く用いられているが、アナログ回路への適用を考えた場合には、以上述べたように低電圧動作の相補型回路、特に本発明における従来公知の相補型ソースフォロア回路では１Ｖ近辺あるいはそれ以下の低電源電圧で歪の少ない回路を実現するものがなかった。本発明は、以上のように低電源電圧動作に対してもこのような非直線性の発生しないソースフォロア回路を提供することを目的としたものである。
【０００５】
【課題を解決するための手段】
上記の目的を達成するために、本発明においては以下のような構成とした。
【０００６】
すなわち、
請求項１においては、Ｎ型ＦＥＴとＰ型ＦＥＴとのゲート端子が接続され、前記Ｎ型ＦＥＴのドレイン端子が高電位を有する電源端子に接続され、前記Ｐ型ＦＥＴのドレイン端子が低電位を有する電源端子に接続され、前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴとのソース端子が接続され、前記ゲート端子が入力端子であり、前記ソース端子が出力端子である相補型ソースフォロア回路であって、前記高電位と低電位との間の電圧が１Ｖ以下であり、上記Ｎ型ＦＥＴが負の閾値電圧を有し、且つ上記Ｐ型ＦＥＴが正の閾値電圧を有し、上記Ｎ型ＦＥＴの閾値電圧と前記Ｐ型ＦＥＴの閾値電圧の絶対値は印加電源電圧に比べて小さい値であり、出力電圧の変化分が入力電圧の変化分にほぼ等しい相補型ソースフォロア回路としている。
【０００７】
請求項２においては、請求項１記載の相補型ソースフォロワを構成するＮ型ＦＥＴおよびＰ型ＦＥＴのチャネル部分の不純物濃度は１０15ｃｍ-3以下となるようにしている。
【０００８】
請求項３においては、請求項１または請求項２記載の相補型ソースフォロワ回路を構成するＦＥＴは、ＳＯＩ基板上に形成された構成である相補型ソースフォロワ回路としている。
【０００９】
【発明の実施の形態】
以下、本発明の相補型ソースフォロワ回路の構成について、図面によって具体的に説明する。
【００１０】
図１は、本発明による第１の実施の形態による相補型ソースフォロワ回路の概略回路構成を示す図である。図１に示したように、Ｎ型ＦＥＴ１０のソ−ス・ドレイン端子の一方を電源端子１２に接続し、Ｐ型ＦＥＴ１１のソース・ドレイン端子の一方を接地端子１３に接続し、これらＮ型ＦＥＴとＰ型ＦＥＴの両ＦＥＴのソース・ドレイン端子の他の一方を互いに接続すると同時にこの接続点を出力端子１５に接続し、両ＦＥＴのゲートも互いに接続しこれを入力端子１４に接続する構成としている。このように相補型のＭＯＳＦＥＴを組み合わせることにより、Ｎ型およびＰ型ＦＥＴの動作は図２に示すようになる。図２（ａ）は、入力電圧がＶ1、出力電圧がＶoutの時に、電流Ｉ1でバランスが取れている場合の状態を示している。このとき、Ｎ型ＦＥＴの電流の曲線をゼロ電流に外挿した点であるＶN1と｜ＶtN｜との和がＶoutに等しく、Ｐ型ＦＥＴの電流ＩPの曲線をゼロ電流に外挿した点ＶP1とＶdd＋｜ＶtP｜との差が（Ｖdd−Ｖout）に等しい関係がある。ここで、ＶtNおよびＶtPはＮ型およびＰ型ＦＥＴの閾値電圧を表している。いま、入力電圧がＶ1からＶ2に増加したとすると、図２（ａ）に示すように、ＩN（Ｖ２）とＩP（Ｖ２）にアンバランスが生じ、Ｖoutがこれを打ち消すように動く。その結果、図２（ｂ）のようにＶoutの変化分であるΔＶoutの効果により電流曲線が変化したＩN2およびＩP2が現れる。ここで、図２から知れるようにΔＶoutは常に入力電圧の変化分（Ｖ2−Ｖ1）にほぼ等しく、結果として本発明による相補型ソースフォロア回路の入出力特性は線形となり、図８に現れた非線型領域を消失させることが出来る。これにより、低振幅の入力信号でも確実に伝達でき、大振幅の入力に対しても歪の少ない出力信号を得ることができる。ただし、この場合入力端子の電位が電源電圧Ｖddの１／２程度になると、上記Ｎ型ＦＥＴ及びＰ型ＦＥＴが双方ともオン状態となっており電流両方のＦＥＴに電流が流れ、これにより電源端子１２と接地端子１３との間に貫通電流と呼ばれるリーク電流が流れるため、この電圧領域では消費電力が部分的に増大する問題がある。しかし電源電圧が１Ｖ以下の用途であればその電流量は少なく、消費電力も小さいため大きな問題にならない。
【００１１】
本発明における第２の実施の形態である集積回路の断面図を図３に示す。図３において、素子間の結線部は図示していないが回路構成は図１と同じものである。Ｎ型ＦＥＴ２０及びＰ型ＦＥＴ２１はＭＯＳＦＥＴの構造を有しており、チャネル領域２２の不純物濃度は１０15ｃｍ-3以下となるようにしている。ここで、２３はＮ型ＦＥＴおよびＰ型ＦＥＴのゲート電極を形成する領域であり、Ｎ型に対してはｎ+、Ｐ型に対してはｐ+の領域として形成されている。２４は各ＦＥＴのソース・ドレイン電極として使用するように形成されている領域、さらに２５は図２におけるＮ型ＦＥＴとＰ型ＦＥＴとを絶縁分離するための素子分離領域であり、２６はシリコン基板である。このような構成とすることによって、通常のＣＭＯＳ回路に用いるＭＯＳＦＥＴと同一のゲート電極・ゲート絶縁膜等を用いて、上記相補型ソースフォロワ回路を形成する閾値電圧の低いＭＯＳＦＥＴを、上記ＣＭＯＳ回路と同一基板上に作製することができる。また、上記不純物濃度（１０15ｃｍ-3以下）にすれば、ＦＥＴの伝導型（Ｎ型あるいはＰ型）に対応する不純物種のいずれでも、図２に示した入出力特性を得ることができる。すなわち、上記相補型ソースフォロワ回路に用いるＮ型ＦＥＴ２０およびＰ型ＦＥＴ２１のチャネル領域２２は、同一不純物・同一濃度で構成されるようにしてもよく。同時に形成できることから製造工程が容易になる。さらに、上記不純物濃度（１０15ｃｍ-3以下）を有するシリコンウエハを用いて製造する場合には、通常のＣＭＯＳ回路を構成するＭＯＳＦＥＴのチャネル領域にのみ不純物を所望の量だけ含浸させ、その際上記相補型ソースフォロワ構成用のＭＯＳＦＥＴのチャネル領域には選択的に含浸しないようにするだけで、上記相補型ソースフォロワ回路用ＦＥＴが形成できるため、さらに容易に製造することが可能になる。
【００１２】
図４は本発明における第３の実施の形態である集積回路の断面図を示すもので、素子間の結線部は図示していないが回路構成は図１と同じである。図４に示したように、Ｎ型ＦＥＴ３０およびＰ型ＦＥＴ３１はシリコン基板３７上に形成された埋め込み絶縁層３６の上に形成されたＳＯＩ（Ｓｉ１ｉｃｏｎ−ｏｎ−Ｉｎｓｕ１ａｔｏｒ）構造を有している。Ｎ型ＦＥＴ３０のチャネル領域３２およびＰ型ＦＥＴ３１のチャネル領域３３の不純物濃度は、前記第２の実施の形態で記したように、１０15ｃｍ-3以下となるようにしている。このような構成とすることによって、上記第２の実施の形態と同様の効果を得る事が出来、且つ、Ｎ型ＦＥＴ３０のチャネル領域３２およびＰ型ＦＥＴ３１のチャネル領域３３の不純物濃度が低いことに起因するパンチスルー、すなわち各ＦＥＴのゲート電極３４の下に形成されているチャネル部３２又は３３の両側に形成されているソース・ドレイン電極３５間の耐圧低下をＳＯＩ構造によって防ぐことが出来、ゲート長を短くして高周波特性を高める等ＦＥＴの性能向上に寄与し得るようになる。
【００１３】
また、図５は本発明における第４の実施の形態である集積回路の断面図を示すもので、素子間の結線部は図示していないが回路構成は図１と同じ構成の相補型回路を２組同一基板上に構成したものである。相補型ソースフォロワ構成用のＮ型ＦＥＴ３８およびＰ型ＦＥＴ３９のチャネル領域は、通常のＣＭＯＳ回路構成用Ｎ型ＦＥＴ４０およびＰ型ＦＥＴ４１のチャネル領域とは各々逆の伝導型を有するように構成してもよい。すなわち、Ｎ型ＦＥＴ４０のチャネル領域には通常Ｐ型材料を使用するところをＮ型ＦＥＴ３８のチャネル領域にｎ-の材料を使用し、同様にＰ型ＦＥＴ３９のチャネル領域にｐ-の材料を使用している。このような構造のＭＯＳＦＥＴを用いて相補型ソースフォロワ回路を構成しても、Ｎ型ＦＥＴ３８の閾値電圧が負、Ｐ型ＦＥＴ３９の閾値電圧が正となるため、上記第２の実施の形態と同様の効果が得られる。このとき、Ｎ型ＦＥＴ３８とＰ型ＦＥＴ４１、およびＰ型ＦＥＴ３９とＮ型ＦＥＴ４０のチャネル不純物濃度を等しくしてもよく、これによりそれぞれの領域が同時に形成できることから製造工程が容易になる。
【００１４】
図６は本発明における第５の実施の形態である集積回路の断面図を示すもので、素子間の結線部は図示していないが回路構成は図１と同じである。埋め込みチャネル構造のＮ型ＦＥＴ４２、埋め込みチャネル構造のＰ型ＦＥＴ４３を用いて相補型ソースフォロワを形成するようにしたものである。この場合においても通常のＣＭＯＳ製造工程に何等工程を追加することなく、上記の効果を有する相補型ソースフォロワ回路を形成することができる。また、上記図４、図５および図６に記した構成の相補型ソースフォロワ回路用ＦＥＴを、使用電源電圧、入力レベルなどの条件に応じて、同一ウエハ上に任意の組み合わせで使うことも可能であり、この場合にも特に追加工程は必要としない。
【００１５】
以上述べたように、本発明による相補型ソースフォロワ回路は、入力電圧が電源電圧の１／２付近においても、入出力特性に非線型性を有しないため、電源電圧をたとえば０．５Ｖ以下にしても、その伝達特性を悪化させることがない。従って、電源電圧を低くした場合でも動作可能な相補型ソースフォロワ回路を実現することができる。
【００１６】
また、上記相補型ソースフォロワを構成するＮ型およびＰ型ＦＥＴのチャネル部分の不純物濃度を、１０15ｃｍ-3以下とすることにより、Ｎ型ＦＥＴとＰ型ＦＥＴのチャネル部分を同時に形成することが可能になり、製造工程が簡略化される。
【００１７】
さらに、上記相補型ソースフォロワ回路を構成するＦＥＴをＳＯＩ基板上に形成することにより、ゲート長を短くして高速性能を上げた場合でも、良好な上記相補型ソースフォロワ回路の特性を得ることができる。
【００１８】
【発明の効果】
以上説明したように、本発明によれば、デプレション型で閾値電圧を低く設定することにより、低電圧時の非線型領域の効果を実質的に打ち消すことが出来、電源電圧１Ｖ以下の場合でも歪の少ない動作が可能な相補型ソースフォロワ回路が実現できる。
【図面の簡単な説明】
【図１】本発明第１の実施の形態による相補型ソースフォロワ回路図。
【図２】本発明第１の実施の形態による相補型ソースフォロワ回路の入出力特性図。
【図３】本発明第２の実施の形態による相補型ソースフォロワ回路の概略構成を示す断面図。
【図４】本発明第３の実施の形態による相補型ソースフォロワ回路の概略構成を示す断面図。
【図５】本発明第４の実施の形態による相補型ソースフオロワ回路の概略構成を示す断面図。
【図６】本発明第５の実施の形態による相補型ソースフオロワ回路の概略構成を示す断面図。
【図７】従来技術によって構成される相補型ソースフオロワ回路図。
【図８】従来技術によって構成される相補型ソースフォロワ回路の入出力特性図。
【図９】従来技術によって構成される他の相補型ソースフォロワ回路図。
【符号の説明】
１０ ： Ｎ型ＦＥＴ                     １１ ： Ｐ型ＦＥＴ
１２ ： 電源端子                       １３ ： 接地端子
１４ ： 入力端子                       １５ ： 出力端子
２０ ： Ｎ型ＦＥＴ                     ２１ ： Ｐ型ＦＥＴ
２２ ： チャネル領域                   ２３ ： ゲート電極
２４ ： ソース・ドレイン領域           ２５ ： 素子分離領域
３０ ： Ｎ型ＦＥＴ                     ３１ ： Ｐ型ＦＥＴ
３２ ： チャネル領域                   ３３ ： チャネル領域
３４ ： ゲート電極                     ３５ ： ソース・ドレイン領域
３６ ： 埋め込み絶縁層                 ３７ ： シリコン基板
３８ ： Ｎ型ＦＥＴ                     ３９ ： Ｐ型ＦＥＴ
４０ ： Ｎ型ＦＥＴ                     ４１ ： Ｐ型ＦＥＴ
４２ ： 埋め込みチャネル型ＮＦＥＴ
４３ ： 埋め込みチャネル型ＰＦＥＴ
１０１ ： 入力端子                     １０２ ： 出力端子
１０２ ： 出力端子                     １０３ ： Ｎ型ＦＥＴ
１０４ ： Ｐ型ＦＥＴ                   １０５ ： ダイオード
１０６ ： ダイオード                   １０７ ： 電源端子
１０８    接地端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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