(57)【特許請求の範囲】
【請求項１】
各々が複数のメモリセルを有する複数のバンクと、
前駆複数のバンク各々に対応して設けられ、各々が対応する駆動用クロック信号を受けてチャージポンプ動作する事により内部電位を発生する内部電位発生手段と、
クロック信号と選択されたバンクアドレスに応じて各々が活性化される複数のバンク特定信号を受け、前記クロック信号を選択されたバンクに対応する内部電位発生回路の駆動用クロック信号として伝達するスイッチ回路とを備える、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、外部から周期的に与えられるクロック信号に同期して外部信号の取込を行なう同期型半導体記憶装置に関する。より特定的には、この発明はランダムにアクセス可能な同期型ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）に関する。
【０００２】
【従来の技術】
マイクロプロセッサ（ＭＰＵ）は近年ますます高速化されてきている。一方、主記憶として用いられるダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す）は高速化されてきてはいるものの、その動作速度は依然ＭＰＵの動作速度に追随することができない。このため、ＤＲＡＭのアクセスタイムおよびサイクルタイムがボトルネックとなり、システム全体の性能が低下するということがよくいわれる。
【０００３】
システムの性能を向上させるために、ＤＲＡＭとＭＰＵとの間に、高速のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭと以後称す）からなるキャッシュメモリと呼ばれる高速メモリを配置する手法がよく用いられる。キャッシュメモリに使用頻度の高いデータを格納しておき、ＭＰＵが必要とするデータがキャッシュメモリ内に記憶されている場合には高速のキャッシュメモリへアクセスする。キャッシュメモリにＭＰＵが要求するデータがないときのみＤＲＡＭへアクセスする。使用頻度の高いデータが高速のキャッシュメモリに格納されているため、ＤＲＡＭへのアクセス頻度が大幅に低減され、これによりＤＲＡＭのアクセスタイムおよびサイクルタイムの影響を排除してシステムの性能を向上させる。
【０００４】
このキャッシュメモリを用いる方法は、ＳＲＡＭがＤＲＡＭに比べて高価であるため、パーソナルコンピュータなどの比較的安価な装置には適していない。したがって、安価なＤＲＡＭを用いてかつシステムの性能を向上させることが求められている。
【０００５】
ＭＰＵとＤＲＡＭとを単に同期動作させるだけであれば、ＤＲＡＭへシステムクロックを与え、このシステムクロックに同期してＤＲＡＭを動作させればよい。ＤＲＡＭをシステムクロック信号に同期して動作させる構成は、ハラによる米国特許第５０８３２９６号に示されている。
【０００６】
ハラのＤＲＡＭは、クロック信号ＣＬＫに同期してチップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥをラッチする。ラッチされたチップセレクト信号／ＣＳが活性状態にありＤＲＡＭが選択されたことを示している場合、クロック信号に同期して内部ＲＡＳ信号および内部ＣＡＳ信号が発生される。内部ＲＡＳ信号および内部ＣＡＳ信号に応答してアドレス信号をラッチして内部行アドレス信号および内部列アドレス信号を生成する。データの入出力もクロック信号ＣＬＫに同期して行なわれる。
【０００７】
ハラは、ＤＲＡＭをクロック同期動作させることにより、ＤＲＡＭをロウアドレスストローブ信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳなどの制御信号で動作させる際に生じるタイミングのずれなどの問題の解決を図っている。
【０００８】
【発明が解決しようとする課題】
上述のハラのＤＲＡＭは、単にＤＲＡＭをクロック同期動作させることのみを意図している。アドレス信号はクロック信号ＣＬＫに同期して発生された内部ＲＡＳ信号および内部ＣＡＳ信号によりラッチされている。比較的低速のクロック信号かまたは十分なセットアップ時間およびホールド時間のマージンを有するアドレス信号であれば外部アドレス信号に応答して所望の内部アドレス信号を生成することができる。
【０００９】
しかしながら、クロック信号ＣＬＫが高速であるか、またはアドレス信号のセットアップ時間およびホールド時間のマージンが少ない場合、内部ＲＡＳ信号およびＣＡＳ信号が発生された場合内部アドレス信号がすでに無効状態に移行していることが生じる。したがって、このハラのＤＲＡＭは高速のクロック信号に同期して動作させることはできない。すなわち、高速のＭＰＵに対する高速の主記憶として利用できない。
【００１０】
また、このハラのＤＲＡＭは、内部構成としては通常の標準ＤＲＡＭと同様の構成を備えており、外部制御信号およびデータ入出力部分にのみクロックで動作するラッチ回路が設けられているだけである。
【００１１】
一方、米国ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）は、高速ＭＰＵのための主記憶としてクロック信号に同期して動作する同期型ＤＲＡＭ（シンクロナスＤＲＡＭ；以下、ＳＤＲＡＭと称す）を採用し、このＳＤＲＡＭの仕様の標準化作業を現在行なっている。未だ、この標準仕様の詳細については明らかにされていない。日経エレクトロニクス、１９９２年２月３日号の第８５頁の記事によると、次の構成が提案されている：
（１）  周期１０ないし１５ｎｓ（ナノ秒）のクロック信号で同期をとる。
【００１２】
（２）  最初のランダム・アクセスでは、行アドレス信号入力後４ないし６クロックでデータをアクセスする。その後、１クロックごとに連続するアドレスのデータをアクセスすることができる。
【００１３】
（３）  チップ内回路をパイプライン動作させ、またシリアル入出力バッファをデータ入出力部に設けてアクセス時間を短縮する。
【００１４】
上述の構成は単に案だけであり、具体的にどのようにこれらを実現するかについては何ら述べられていない。
【００１５】
それゆえ、この発明の目的は、新規な構成の高速動作するＳＤＲＡＭを提供することである。
【００１６】
この発明の他の目的は、安定に所望の電圧レベルの内部電位を正確に生成することのできる半導体記憶装置を提供することである。
【００１７】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、各々が複数のメモリセルを有する複数のバンクと、これらのバンクに対応して設けられ、各々が対応する駆動用クロック信号を受けてチャージポンプ動作することにより内部電位を発生する内部電位発生手段と、クロック信号と選択されたバンクアドレスに応じて各々が活性化されるバンク特定信号を受け、クロック信号を選択されたバンクに対応する内部電位発生回路の駆動用クロック信号として伝達するスイッチ回路とを含む。
【００１８】
バンクそれぞれに対応して内部電位発生回路を配置し、選択バンクに対して設けられた内部電位発生回路に対してクロック信号をチャージポンプ駆動クロック信号として伝達することにより、バンクの選択状況に応じて内部電位を発生することができ、安定に内部電位を生成することができる。また、複数のバンクが同時に選択状態に駆動される場合においても、各バンクに対して安定に内部電位を発生することができる。
【００１９】
【実施例】
［メモリセルアレイ配置］
ＳＤＲＡＭにおいては高速でアクセスするために、システムクロック信号に同期して連続したたとえば８ビットの複数ビット（１つのデータ入出力端子について）に高速アクセスする仕様が提案されている。この連続アクセスの仕様を満たす標準的なタイミング図を図２に示す。
【００２０】
図２においては、データ入出力端子ＤＱ０ないしＤＱ７の８ビットのデータ（バイトデータ）の入力および出力が可能なＳＤＲＡＭにおいて、連続して８ビットのデータ（８×８の合計６４ビット）を書込または読出す動作を示す。
【００２１】
図２に示すように、ＳＤＲＡＭにおいては、たとえばシステムクロックである外部からのクロック信号ＣＬＫの立上がりエッジで外部からの制御信号、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、出力イネーブル信号（出力許可信号）／ＯＥ、ライトイネーブル信号（書込許可信号）／ＷＥおよびアドレス信号ＡＤＤが取込まれる。アドレス信号ＡＤＤは行アドレス信号Ｘと列アドレス信号Ｙとが時分割的に多重化されて与えられる。ロウアドレスストローブ信号／ＲＡＳがクロック信号ＣＬＫの立上がりエッジにおいて活性状態の“Ｌ”にあればそのときのアドレス信号ＡＤＤが行アドレス信号Ｘとして取込まれる。
【００２２】
次いでコラムアドレスストローブ信号／ＣＡＳがクロック信号ＣＬＫの立上がりエッジにおいて活性状態のＬにあればそのときのアドレス信号ＡＤＤが列アドレス信号Ｙとして取込まれる。この取込まれた行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従ってＳＤＲＡＭ内において行および列の選択動作が実施される。行アドレスストローブ信号／ＲＡＳが“Ｌ”に立下がってから所定のクロック期間（図２においては６クロックサイクル）が経過した後、出力イネーブル信号／ＯＥが“Ｌ”にあれば最初の８ビットデータｂ０が出力される。以降、クロック信号ＣＬＫの立上がりに応答してデータが出力される。
【００２３】
書込動作時においては、行アドレス信号Ｘｃの取込みはデータ読出時と同様である。クロック信号ＣＬＫの立上がりエッジにおいてコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがともに活性状態の“Ｌ”であれば、列アドレス信号Ｙｄが取込まれるとともに、そのときに与えられていたデータｄ０が最初の書込データとして取込まれる。この信号／ＲＡＳおよび／ＣＡＳの立下がりに応答してＳＤＲＡＭ内部においては行および列選択動作が実行される。クロック信号ＣＬＫに同期して順次入力データｄ１、…、ｄ７が取込まれ、連続するメモリセルへこの入力データが書込まれる。
【００２４】
上述のように、従来のＤＲＡＭにおけるロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳという外部制御信号に同期してアドレス信号および入力データなどを取込んで動作させる方式と異なり、ＳＤＲＡＭにおいては、外部から与えられるたとえばシステムクロックであるクロック信号ＣＬＫの立上がりエッジでアドレスストローブ信号／ＲＡＳ、／ＣＡＳ、アドレス信号および入力データなどの外部信号を取込む。
【００２５】
このように、外部からのクロック信号に同期させて外部からの信号およびデータを取込む同期動作を実行することの利点は、アドレス信号のスキュー（タイミングのずれ）によるデータ入出力時間に対するマージンを確保する必要がなく、このためサイクルタイムを短縮することができることなどである。また、このＳＤＲＡＭが用いられるシステムによっては、連続したアドレスの数ビットのメモリセルにアクセスする頻度が高い場合がある。このようにクロック信号に同期して連続データの書込および読出を実行することができるようにすれば、連続アクセスタイムを高速化（短く）することができ、このＳＤＲＡＭの平均アクセスタイムをＳＲＡＭに匹敵させることが可能となる。
【００２６】
ＳＤＲＡＭにおいて６４ビット（８×８）のメモリセルを同時に選択状態にしておくのが最も単純にこの８ビットデータの８回連続書込／読出を実現するための方法として考えることができる。
【００２７】
今、図３に示すようなアレイの配置を有するＳＤＲＡＭを考える。
図３は、標準的な１６ＭビットＤＲＡＭのチップ構成を示す図である。図３において、ＤＲＡＭは、各々が４Ｍビットの記憶容量を有する４つのメモリマットＭＭ１、ＭＭ２、ＭＭ３、およびＭＭ４を含む。メモリマットＭＭ１〜ＭＭ４の各々は、それぞれ２５６Ｋビットの記憶容量を有する１６個のメモリアレイＭＡ１〜ＭＡ１６を含む。メモリマットＭＭ１ないしＭＭ４のチップ長辺方向（図３の垂直方向）の一方側に沿ってロウデコーダＲＤ１、ＲＤ２、ＲＤ３およびＲＤ４が配置される。チップ短辺方向において隣接する２つのメモリマットに対するロウデコーダの間に、読出データの増幅を行なうプリアンプ回路ＰＡおよび書込データを増幅して選択メモリセルへ伝達するための書込バッファＷＢが配置される。このプリアンプ回路ＰＡおよび書込バッファＷＢのブロックは、それぞれ４つのメモリアレイブロックすなわち１Ｍビットのアレイに対して１つのブロックが設けられる。
【００２８】
メモリマットＭＭ１ないしＭＭ４のそれぞれのチップ中央部側においてチップ短辺方向に沿ってコラムデコーダＣＤ１、ＣＤ２、ＣＤ３、およびＣＤ４が配置される。チップ中央部（コラムデコーダの間の領域）にアドレスバッファおよび制御信号発生回路などを含む周辺回路ＰＨが配置される。
【００２９】
図３に示す１６ＭＤＲＡＭの構成は、２Ｍワード×８ビットの構成を与える。動作時においては、４個のメモリアレイが選択される。図３においては、メモリマットＭＭ３のメモリアレイＭＡ１およびＭＡ５と、メモリマットＭＭ４のメモリアレイＭＡ１およびＭＡ５が選択された状態が示される。各メモリアレイから４ビットのメモリセルが選択される。したがってこの図３に示す構成の場合、同時に１６ビットのメモリセルにアクセスが可能である。最終的には、アドレス信号ビットによりこの１６ビットから８ビットが選択される。
【００３０】
メモリマットＭＭ１ないしＭＭ４の各々においては、１Ｍビット（４個のメモリアレイ）単位でまず選択が行なわれ、次いで選択された１Ｍビットのアレイブロックにおいて最大１個のメモリアレイが選択される。図３に示すように１回のＲＡＳサイクル（信号／ＲＡＳが規定する１サイクル）において４個の２５６Ｋビットアレイが活性化される。このような部分活性化は消費電力を低減する活性化されたメモリアレイを除くメモリアレイはプリチャージ状態に維持される。
【００３１】
図４は、この図３に示すＤＲＡＭの４つのメモリアレイ部の構成を概略的に示す図である。４つの２５６ＫビットメモリアレイＭＡ＃１〜ＭＡ＃４のうち、動作時には最大１個のメモリアレイのみの活性化（ワード線選択、ビット線の充放電等）が行なわれる。
【００３２】
図４において、１つのメモリアレイに対してメモリアレイの長辺方向（チップ短辺方向）に沿って、メモリアレイから選択されたデータを伝達するためのローカルＩＯ線対ＬＩＯ１、ＬＩＯ２、ＬＩＯ３、およびＬＩＯ４が配置される。メモリアレイの間に配置されるローカルＩＯ線対は隣接メモリアレイに共有される。たとえばローカルＩＯ線対ＬＩＯ３およびＬＩＯ４は、図４においてメモリアレイＭＡ＃１とメモリアレイＭＡ＃２とで共有される。メモリアレイの各ビット線対ＢＬＰとローカルＩＯ線対ＬＩＯ（以下、ローカルＩＯ線対を総称的に示す場合には単にＬＩＯとのみ称す）とをコラムデコーダの出力に応じて接続するためにＩＯスイッチＧＳ１、ＧＳ２、ＧＳ３、およびＧＳ４が設けられる。ＩＯスイッチＧＳ１〜ＧＳ４は、コラムデコーダＣＤ（コラムデコーダを総称的に示す場合符号ＣＤを用いる）の出力信号（列選択信号）は１本の列選択線ＣＳＬ上に伝達される。列選択線ＣＳＬは２本の信号線ＣＳＬａおよびＣＳＬｂに分割される。この分割列選択線ＣＳＬａおよびＣＳＬｂはそれぞれ２つのビット線対ＢＬＰを選択する。すなわち１本の列選択線ＣＳＬにより４つのビット線対ＢＬＰが選択されてローカルＩＯ線対ＬＩＯに接続される。
【００３３】
メモリアレイＭＡは、後にその構成を詳細に説明するが、センスアンプがビット線対ＢＬＰの両側に交互に配置される交互配置型センスアンプ構成を有しかつこのセンスアンプは隣接メモリアレイで共有される。すなわち、各メモリアレイは、交互配置型のシェアードセンスアンプ構成を備える。
【００３４】
上述のようにシェアードセンスアンプ構成としかつローカルＩＯ線対を共有する構成とすることにより、信号配線面積の低減およびセンスアンプに要する面積の低減を図る。さらに交互配置のセンスアンプ構成とすることにより、ビット線ピッチが小さくなっても十分なセンスアンプのピッチを確保している。列選択線はこのメモリアレイを図の垂直方向に沿って延びる。
【００３５】
４つのメモリアレイＭＡ＃１〜ＭＡ＃４に対して共通に、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４が配置される。グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４とローカルＩＯ線対ＬＩＯ１〜ＬＩＯ４との交点に、ブロック選択信号に応答してローカルＩＯ線対ＬＩＯ１〜ＬＩＯ４とグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４を接続するブロック選択スイッチＢＳ１、ＢＳ２、ＢＳ３、およびＢＳ４が配置される。これにより、選択されて活性状態とされたメモリアレイのみがグローバルＩＯ線対ＧＩＯ（グローバルＩＯ線対を総称的に示す場合は符号ＧＩＯを示す）とデータの授受を行なうことができる。
【００３６】
グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４は、それぞれ対応する入出力回路ＰＷに設けられたプリアンプＰＡおよびライトバッファＷＢを介してそれぞれリードデータバスＲＤＢおよびライトデータバスＷＤＢに接続される。このデータ入出力回路ＰＷに含まれるプリアンプＰＡおよびライトバッファＷＢはそれぞれブロック選択信号と読出指示信号および書込許可信号に応答して活性化される。
【００３７】
上述の構成により、１Ｍビットの４つのメモリアレイから４ビットのメモリセルのデータを読出し、かつ４ビットのメモリセルへデータを書込むことができる。したがって、１６ＭＤＲＡＭの構成においては、同時に１６ビットのメモリセルへアクセスすることができる。
【００３８】
リードデータバスＲＤＢおよびライトデータバスＷＤＢは入出力回路ＰＷを貫通しており、周辺回路ＰＨを介してデータ入出力端子へ接続される。８ビット単位でのデータ入出力が必要な場合には周辺回路ＰＨにおいて１６ビットのデータから８ビットのデータの選択が実行される。８ビット単位でのデータ入出力を行なう場合にはまたこれに代えて、１つのメモリマットのみが活性化される構成が利用されてもよい。
【００３９】
前述のように、２Ｍワード×８ビット構成のＤＲＡＭを利用して連続８ビット（１つのデータ入出力端子について）アクセス可能なＳＤＲＡＭを実現する場合、図３に示す１６ＭＤＲＡＭにおいてアクセスされるメモリセルの４倍のメモリセルへアクセスすることが必要となる。活性化することのできる２５６Ｋビットのメモリアレイの数は、消費電力の観点から容易に増加させることはできない。メモリアレイを活性化すればセンスアンプが動作してビット線の充放電が行なわれるため、このセンスアンプによるビット線の充放電およびプリチャージサイクルへ戻るためのビット線プリチャージのための充放電等に電流が消費されるためである。
【００４０】
同時に活性化できるメモリアレイの数を増加させずに、同時にアクセスするメモリセルの数を増加させるためには、１つのメモリアレイにおいて同時に選択されるメモリセルの数を増加させる必要がある。すなわちローカルＩＯ線対ＬＩＯ、グローバルＩＯ線対ＧＩＯ、プリアンプＰＡ、およびライトバッファＷＢの数を４倍に増加することが必要となる。この状態を図５に示す。
【００４１】
図５において、ローカルＩＯ線対ＬＩＯが１つのメモリアレイに対して１６対設けられ、かつグローバルＩＯ線対ＧＩＯも１６対設けられる。列選択線ＣＳＬは１つのメモリアレイにおいて１６対のビット線対ＢＬＰを同時に選択してローカルＩＯ線対ＬＩＯへ接続する。図５においても列選択線ＣＳＬから分割された分割列選択線は同時に２対のビット線対を選択してローカルＩＯ線対ＬＩＯへ接続する。
【００４２】
同様に、ローカルＩＯ線対ＬＩＯはブロック選択スイッチＢＳを介してグローバルＩＯ線対ＧＩＯへ接続される。
【００４３】
図５の構成から明らかなように、ローカルＩＯ線対ＬＩＯ、およびグローバルＩＯ線対ＧＩＯの数を増加させると配線面積が大幅に増加し、チップ面積が著しく増大する。したがって、この図３に示すような構成の１６ＭビットＤＲＡＭを８ビット連続アクセス可能なＳＤＲＡＭを実現するために用いることは得策ではない。
【００４４】
［実施例１］
図６は、この発明の好ましい実施例であるＳＤＲＡＭのチップレイアウトを示す図である。図６においては、一例として、２Ｍワード×８ビット構成の１６ＭＳＤＲＡＭが示される。ＳＤＲＡＭは、各々が４Ｍビットの記憶容量を有する４つのメモリマットＭＭ１ないしＭＭ４を含む。メモリマットＭＭ１ないしＭＭ４の各々は、それぞれ２５６Ｋビットの記憶容量を有する１６個のメモリアレイＭＡ１〜ＭＡ１６を含む。メモリマットＭＭ１ないしＭＭ４の一方側にチップ長辺方向に沿ってロウデコーダＲＤ１ないしＲＤ４がそれぞれ配置される。また、メモリマットＭＭ１ないしＭＭ４のチップ中央側に短辺方向に沿ってコラムデコーダＣＤ１ないしＣＤ４がそれぞれ配置される。コラムデコーダＣＤ（コラムデコーダＣＤ１ないしＣＤ４を総称的に称す場合、符号ＣＤを用いる）からは、対応のメモリマットＭＭ（メモリマットＭＭ１〜ＭＭ４を総称的に示す）の各アレイを横切って延びる列選択線ＣＳＬが配置される。１本の列選択線ＣＳＬは、後に詳細に説明するように、８対のビット線を同時に選択状態とする。
【００４５】
内部データを伝達するためのグローバルＩＯ線対ＧＩＯがまたメモリマットＭＭの長辺方向に沿って各アレイを横切るように配置される。
【００４６】
メモリマットＭＭ１ないしＭＭ４各々に対して、チップ中央側に、選択されたメモリセルのデータの増幅を行なうためのプリアンプＰＡと選択されたメモリセルへの書込データを伝達するためのライトバッファＷＢとからなる入出力回路ＰＷ１ないしＰＷ４が配置される。
【００４７】
チップ中央部には、アドレス信号を発生するための回路、および制御信号を発生するための回路などを含む周辺回路ＰＨが配置される。
【００４８】
この図６に示すＳＤＲＡＭは互いに独立にプリチャージ動作および活性化動作を行なうことのできる２つのバンク＃１および＃２を備える。バンク＃１は、メモリマットＭＭ１およびＭＭ２を含み、バンク＃２はメモリマットＭＭ３およびＭＭ４を含む。このバンクの数は変更可能である。
【００４９】
メモリマットＭＭ１ないしＭＭ４各々は２つのアレイブロック（各記憶容量２Ｍビット）を備える。１つのアレイブロックはメモリアレイＭＡ１ないしＭＡ８から構成され、他方のアレイブロックはメモリアレイＭＡ９ないしＭＡ１６から構成される。１つのアレイブロックにおいて最大１つのメモリアレイが選択される。同時に活性化されるメモリアレイの数は４個であり、図６においては、メモリマットＭＭ３のメモリアレイＭＡ１およびＭＡ９と、メモリマットＭＭ４のメモリアレイＭＡ１とＭＡ９が活性化された状態が示される。すなわち、選択されたバンクにおいて、各メモリマットのアレイブロックから１つのメモリアレイが選択される。
【００５０】
同時に選択される列選択線ＣＳＬの数は８本である。１本の列選択線ＣＳＬは８対のビット線を選択する。したがって、同時に８×８＝６４ビットのメモリセルが選択される。
【００５１】
入出力回路ＰＷは、対応のメモリマットＭＭの各メモリアレイに対し共通に利用される。１つの入出力回路ＰＷに含まれるプリアンプＰＡおよびライトバッファＷＢの数はそれぞれ３２個であり、ＳＤＲＡＭ全体ではそれぞれ１２８個である。図３の構成を拡張した図５に示す構成の場合のプリアンプＰＡおよびライトバッファＷＢ各々の数の２５６個に比べると半減される。これによりチップ占有面積は大幅に低減される。
【００５２】
入出力回路ＰＷに含まれるプリアンプＰＡおよびライトバッファＷＢはチップ中央部に集中的に配置される。これらは、周辺回路ＰＨに含まれる制御回路により駆動される。このため、プリアンプＰＡおよびライトバッファＷＢの動作を制御するための信号線も短くなり、したがって信号線の負荷が小さくなり、高速動作を実現することができる。
【００５３】
また周辺回路ＰＨをチップ中央部に集中的に配置することにより、データの入出力はこのチップ中央部を介して行なわれることになり、パッケージ実装時におけるピン配置としては、データ入出力端子がパッケージ中央部に配置されることになる。周辺回路ＰＨとデータ入出力端子との距離が短くなり、高速でデータの入出力を行なうことができる。
【００５４】
この図６に示すＳＤＲＡＭは、先に図３において示した１６ＭＤＲＡＭと同様交互配置型シェアードセンスアンプ構成を備える。すなわち、選択されたメモリアレイのみが活性化されて非選択メモリアレイはプリチャージ状態に維持される。同時に活性化されるメモリアレイの数は４であり、図３に示すＤＲＡＭの構成に比べて消費電流は増加しない。
【００５５】
図７は、図６に示すＳＤＲＡＭのＩＯ線配置を具体的に示す図である。図７においては、２つの２ＭビットメモリアレイＭＳＡ１およびＭＳＡ２が示される。２ＭビットメモリアレイＭＳＡ１は、チップ中央部から遠い位置に配置される２Ｍビットアレイブロックであり、２ＭビットメモリアレイＭＳＡ２は、チップ中央部に近い２Ｍビットアレイブロックを示す。
【００５６】
２ＭビットメモリアレイＭＳＡ１およびＭＳＡ２は、ともに、８行８列に配置された６４個の３２ＫビットメモリアレイＭＫを含む。２ＭビットメモリアレイＭＳＡ（メモリアレイＭＳＡ１およびＭＳＡ２を総称的に示す）はワード線ＷＬの延びる方向に沿って４つのアレイグループＡＧ１，ＡＧ２、ＡＧ３およびＡＧ４に分割される。ワード線ＷＬの方向に沿って隣接する３２ＫビットメモリアレイＭＫの間にはワード線シャント領域ＷＳが設けられる。通常、ＤＲＡＭにおいてはワード線の抵抗を下げるために、ポリシリコンで構成されるワード線ＷＬと平行に、アルミニウムなどの低抵抗の金属配線を配置し、このポリシリコンワード線と低抵抗金属配線とを所定の間隔で電気的に接続する。このワード線シャント領域について以下に説明する。
【００５７】
図８は、メモリセルを構成するトランジスタの断面構造を概略的に示す図である。メモリセルに含まれるアクセストランジスタは、半導体基板ＳＵＢの表面に形成される不純物領域ＩＰＲと、この不純物領域ＩＰＲ上にゲート絶縁膜を介して形成されるポリシリコンからなるゲート電極ＰＬを備える。一方の不純物領域ＩＰＲは、たとえば第１層アルミニウム配線からなるビット線ＢＬに接続される。このビット線ＢＬの上層に、ワード線コンタクト用のアルミニウムなどからなる低抵抗導電層ＡＬが配置される。
【００５８】
図９に示すように、この低抵抗導電層ＡＬとポリシリコンゲート電極（ワード線）ＰＬとが所定の間隔をおいてコンタクトＣＮＴにより電気的に接続される。この電気的接続ＣＮＴが設けられる領域をワード線シャント領域ＷＳと称す。ワード線駆動信号ＤＷＬは低抵抗導電層ＡＬへ伝達される。それにより１本のワード線においてその終端にまで高速でワード線駆動信号ＤＷＬが伝達され、ワード線電位の立上げを高速で行なうことができる。
【００５９】
このような電気的接続ＣＮＴのためには、図８に示すように、ビット線ＢＬの下層に存在するポリシリコンゲート電極（ワード線）ＰＬと、ビット線ＢＬの上層に存在する低抵抗導電層ＡＬとを接続する必要がある。このため、電気的接続ＣＮＴはビット線ＢＬが存在しない領域、すなわちメモリセルが存在しない領域において設ける必要がある。このメモリセルが存在しない領域は、図７においてワード線ＷＬの方向に沿って隣接するメモリアレイＭＫの間の領域である。このワード線シャント領域ＷＳにおいてポリシリコンゲート電極（ワード線）ＰＬと低抵抗導電層ＡＬとの電気的接続がとられる。
【００６０】
再び図７を参照して、グローバルＩＯ線対ＧＩＯはこのワード線シャント領域ＷＳに配置される。１つのワード線シャント領域ＷＳにおいて、チップ中央部に近い２Ｍビットメモリアレイ領域ＭＳＡ２においては４つのグローバルＩＯ線対が配置される。この４対のグローバルＩＯ線のうち２つのグローバルＩＯ線はさらにチップ中央部より遠い２Ｍビットメモリアレイ領域ＭＳＡ１において延びる。すなわち、チップ中央部よりも遠い２Ｍビットメモリアレイ領域ＭＳＡ２におけるワード線シャント領域ＷＳにおいては、２つのグローバルＩＯ線対ＧＩＯが配設される。２つのグローバルＩＯ線対が２ＭビットメモリアレイＭＳにより利用される。
【００６１】
選択されたメモリアレイとデータの授受を行なうためのローカルＩＯ線対ＬＩＯは、各アレイグループＡＧ１、ＡＧ２、ＡＧ３、およびＡＧ４に対応して設けられる。１つの３２ＫビットメモリアレイＭＫに対しては、一方側に配設される２つのローカルＩＯ線対ＬＩＯと他方側に配置される２つのローカルＩＯ線対ＬＩＯと合計４対のローカルＩＯ線対が配置される。ローカルＩＯ線対ＬＩＯは、ワード線ＷＬの方向に沿って隣接する同一のアレイグループ内の３２ＫビットメモリアレイＭＫにより共有されるとともに、ビット線ＢＬの方向に沿って隣接する３２ＫビットメモリアレイＭＫによっても共有される。メモリアレイＭＫは、後に詳細にその構成を説明するように、交互配置型シェアードセンスアンプ構成を備える。ビット線ＢＬの方向において隣接する２つの３２ＫビットメモリアレイＭＫの間の領域にセンスアンプが配置される。グローバルＩＯ線対ＧＩＯとローカルＩＯ線対ＬＩＯとを接続するためにブロック選択スイッチＢＳが配置される。ブロック選択スイッチＢＳはワード線シャント領域ＷＳとセンスアンプ列との交点に配置される。
【００６２】
コラムデコーダからの列選択信号を伝達する列選択線ＣＳＬは、アレイグループＡＧ１〜ＡＧ４各々において１本が選択状態とされる。１本の列選択線ＣＳＬはチップ中央部から遠い領域ＭＳＡ１において４対のビット線ＢＬＰを選択して対応のローカルＩＯ線対ＬＩＯへ接続し、かつチップ中央部に近い２Ｍビットメモリアレイ領域ＭＳＡ２において４対のビット線ＢＬＰを選択して対応のローカルＩＯ線対ＬＩＯへ接続する。すなわち、１本の列選択線ＣＳＬにより８つのビット線対ＢＬＰが選択状態とされ、ローカルＩＯ線対ＬＩＯを介して８個のグローバルＩＯ線対ＧＩＯに接続される。２つのメモリマットが選択され、１つのメモリマットＭＭにおいて８×４＝３２個のビット線対ＢＬＰが選択されるため、合計６４個のビット線対ＢＬＰが選択されることになり、全体で合計６４ビットのメモリセルに同時にアクセスすることが可能である。
【００６３】
図１０は、１つの３２Ｋビットメモリアレイに関連する部分の構成を示す図である。図１０において、３２ＫビットメモリアレイＭＫ２は、ロウデコーダからの行選択信号が伝達されるワード線ＷＬと、このワード線ＷＬと交差する方向に配置されるビット線対ＢＬＰと、ワード線ＷＬとビット線対ＢＬＰとの交差部に対応して配置されるダイナミック型メモリセルＭＳを含む。メモリセルＭＳは、アクセス用のトランジスタと、情報記憶用のキャパシタとを含む。ビット線対ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬおよび／ＢＬを含む。図１０においては、ビット線ＢＬとワード線ＷＬとの交差部に対応してメモリセルＭＳが配置されている場合が示される。
【００６４】
メモリアレイＭＫ２の両側に、アレイ選択ゲートＳＡＧ１およびＳＡＧ２が配置される。アレイ選択ゲートＳＡＧ１とアレイ選択ゲートＳＡＧ２とはビット線対ＢＬＰに対して交互に配置される。アレイ選択ゲートＳＡＧ１は、アレイ選択信号φＡ１に応答して導通状態となり、アレイ選択ゲートＳＡＧ２は、アレイ選択信号φＡ２に応答して導通状態となる。
【００６５】
ビット線対ＢＬＰはそれぞれアレイ選択ゲートＳＡＧ１およびアレイ選択ゲートＳＡＧ２を介してセンスアンプＳＡ１およびセンスアンプＳＡ２に接続される。すなわち、センスアンプＳＡ１は、メモリアレイＭＫ２の一方側にワード線ＷＬと平行に配置され、センスアンプＳＡ２は、メモリアレイＭＫ２の他方側にワード線ＷＬと平行に配置される。センスアンプＳＡ１およびＳＡ２は、メモリアレイＭＫ２のビット線対ＢＬＰに対して交互に両側に配置される。センスアンプＳＡ１は、メモリアレイＭＫ１とメモリアレイＭＫ２とで共有される。センスアンプＳＡ２は、メモリアレイＭＫ２とメモリアレイＭＫ３とで共有される。
【００６６】
センスアンプＳＡ１の列と平行に、ローカルＩＯ線対ＬＩＯ１およびＬＩＯ２が配置される。また、センスアンプＳＡ２の列と平行に、ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４が配置される。図１０においては、２つのローカルＩＯ線対がセンスアンプＳＡの一方側に設けられている配置が示される。ローカルＩＯ線対は、センスアンプＳＡの両側に配置されてもよい。
【００６７】
センスアンプＳＡ１に対し、このセンスアンプＳＡ１により検知増幅されたデータをローカルＩＯ線対ＬＩＯ１，ＬＩＯ２へ伝達するための列選択ゲートＣＳＧ１が設けられる。同様にセンスアンプＳＡ２に対しては、センスアンプＳＡ２により検知増幅されたデータをローカルＩＯ線対ＬＩＯ３，ＬＩＯ４へ伝達するための列選択ゲートＣＳＧ２が設けられる。コラムデコーダからの列選択線ＣＳＬは２つの列選択ゲートＣＳＧ１と２つの列選択ゲートＣＳＧ２を同時に導通状態とする。これにより４つのビット線対ＢＬＰがローカルＩＯ線対ＬＩＯ１、ＬＩＯ２、ＬＩＯ３およびＬＩＯ４へ同時に接続される。センスアンプＳＡ１で検知増幅されたデータはローカルＩＯ線対ＬＩＯ１およびＬＩＯ２へ伝達される。センスアンプＳＡ２により検知増幅されたデータはローカルＩＯ線対ＬＩＯ３およびＬＩＯ４へ伝達される。
【００６８】
ローカルＩＯ線対ＬＩＯをグローバルＩＯ線対ＧＩＯへ接続するために、ブロック選択信号φＢに応答して導通するブロック選択スイッチＢＳが設けられる。図１０においては、ローカルＩＯ線対ＬＩＯ１をグローバルＩＯ線対ＧＩＯ１へ接続するためのブロック選択スイッチＢＳ１と、ローカルＩＯ線対ＬＩＯ２をグローバルＩＯ線対ＧＩＯ２へ接続するブロック選択スイッチＢＳ２とが示される。
【００６９】
ローカルＩＯ線対ＬＩＯ３およびＬＩＯ４は、図７に示すように、隣接の２つのグローバルＩＯ線対ＧＩＯへそれぞれブロック選択スイッチを介して接続される（ただし図１０には示さず）。
【００７０】
次に動作について簡単に説明する。選択されたワード線ＷＬがメモリアレイＭＫ２に含まれる場合、アレイ選択信号φＡ１およびφＡ２が活性状態となり、メモリアレイＭＫ２に含まれるビット線対ＢＬＰがセンスアンプＳＡ１およびＳＡ２へ接続される。メモリアレイＭＫ１およびＭＫ３に対して設けられたアレイ選択ゲートＳＡＧ０およびＳＡＧ３は非導通状態となり、メモリアレイＭＫ１，ＭＫ３はプリチャージ状態を維持する。
【００７１】
各ビット線対ＢＬＰにおいてメモリセルデータが現われた後、センスアンプＳＡ１およびＳＡ２が活性化され、このメモリセルデータを検知し増幅する。
【００７２】
次いで列選択線ＣＳＬ上の信号が活性状態の“Ｈ”に立上がると、列選択ゲートＣＳＧ１およびＣＳＧ２が導通し、センスアンプＳＡ１およびＳＡ２で検知増幅されたデータがローカルＩＯ線対ＬＩＯ１ないしＬＩＯ４へ伝達される。
【００７３】
続いてまたは同時にブロック選択信号φＢが活性状態の“Ｈ”となり、ローカルＩＯ線対ＬＩＯ１ないしＬＩＯ４がグローバルＩＯ線対ＧＩＯ１ないしＧＩＯ４へ接続される。データ読出時においこはこのグローバルＩＯ線対のデータがプリアンプＰＡを介して増幅されて出力される。データ書込時においてはライトバッファＷＢにより与えられた書込データがグローバルＩＯ線対ＧＩＯ、ローカルＩＯ線対ＬＩＯを介して各ビット線対ＢＬＰへ伝達され、メモリセルへのデータの書込が実行される。
【００７４】
ブロック選択信号φＢは、この選択ワード線ＷＬが属するメモリアレイＭＫ２に対してのみ活性状態となる。アレイ選択信号φＡ１およびφＡ２も同様である。このブロック選択信号φＢ、アレイ選択信号φＡ１、およびφＡ２は、行アドレス信号の所定数のビット（たとえば上位４ビット）を用いて生成することができる。
【００７５】
上述のように、ワード線シャント領域ＷＳにグローバルＩＯ線対ＧＩＯを配設し、センスアンプを交互配置型シェアードセンスアンプ構成で配置することにより、たとえ６４ビットのメモリセルを同時に選択する構成であっても、信号線の配線領域が増加することはない。また同時に活性化される２５６Ｋメモリアレイの数は標準の１６ＭＤＲＡＭと同じ４個であるため消費電流が増大することもない。
【００７６】
［実施例２］
図１１は、４ＭビットメモリマットにおけるメモリアレイＭＳＡ１とメモリアレイＭＳＡ２との境界領域のアレイ部の構成を拡大して示す図である。図１１においては、２５６ＫビットメモリアレイＭＡ８およびＭＡ９における３２ＫビットメモリアレイＭＫを示す。
【００７７】
図１１において、２５６ＫビットメモリアレイＭＡ８は、３２ＫビットメモリアレイＭＫ８１およびＭＫ８２と、メモリアレイＭＫ８１およびＭＫ８２に対して一方側に設けられるセンスアンプ群ＳＡ８１およびＳＡ８２を含む。２５６ＫビットメモリアレイＭＡ９は、３２ＫビットメモリアレイＭＫ９１およびＭＫ９２と、メモリアレイＭＫ９１およびＭＫ９２それぞれに対応して設けられるセンスアンプ群ＳＡ９１およびＳＡ９２を含む。メモリアレイＭＫ８１とメモリアレイＭＫ９１との間にセンスアンプ群ＳＡ８５が設けられ、メモリアレイＭＫ８２とメモリアレイＭＫ９２との間にセンスアンプ群ＳＡ８６が設けられる。
【００７８】
メモリアレイＭＫ８１およびＭＫ８２に対しては、グローバルＩＯ線対ＵＧＩＯ１、ＵＧＩＯ２、ＵＧＩＯ３およびＵＧＩＯ４が設けられ、メモリアレイＭＫ９１およびＭＫ９２に対しては、グローバルＩＯ線対ＬＧＩＯ１、ＬＧＩＯ２、ＬＧＩＯ３およびＬＧＩＯ４が設けられる。また、メモリアレイＭＫ８１およびＭＫ９２に対してはローカルＩＯ線対ＬＩＯ８１、ＬＩＯ８２が一方側に設けられ、他方側にローカルＩＯ線対ＬＩＯ８３およびＬＩＯ８４が設けられる。メモリアレイＭＫ９１およびＭＫ９２の他方側にはローカルＩＯ線対ＬＩＯ８５およびＬＩＯ８６が設けられる。ローカルＩＯ線対ＬＩＯ８３およびＬＩＯ８４は、メモリアレイＭＫ８１、ＭＫ８２、ＭＫ９１およびＭＫ９２により共通に利用される。
【００７９】
グローバルＩＯ線対ＵＧＩＯ１〜ＵＧＩＯ４は、メモリアレイＭＳＡ１に含まれるメモリセルのデータを伝達する。グローバルＩＯ線対ＬＧＩＯ１〜ＬＧＩＯ４はメモリアレイＭＳＡ２のメモリセルのデータを伝達する。このアレイ分割構造においては、メモリアレイＭＳＡ１から１つの２５６Ｋビットメモリアレイが選択され、かつメモリアレイＭＳＡ２から１つの２５６Ｋビットメモリアレイが選択される。このとき、各メモリアレイＭＳＡ１およびＭＳＡ２において同一の位置に配置される２５６ＫビットメモリアレイＭＡ（ＭＡ１〜ＭＡ１６を総称的に示す）が同時に活性化される。メモリアレイＭＡ８が活性化状態とされたとき、メモリアレイＭＡ９はプリチャージ状態に維持され、メモリアレイＭＡ１６が活性状態とされる。
【００８０】
今、メモリアレイＭＫ８１の列が選択された状態を考える。このとき、メモリアレイＭＫ８１は、センスアンプ群ＳＡ８１およびＳＡ８５に接続される。メモリアレイＭＫ９１およびＭＫ９２はプリチャージ状態を維持する。メモリアレイＭＫ８２はセンスアンプ群ＳＡ８２およびＳＡ８６に接続される。メモリアレイＭＫ８１における列が選択されると、センスアンプ群ＳＡ８１およびＳＡ８５を介して、メモリアレイＭＫ８１はローカルＩＯ線対ＬＩＯ８１、ＬＩＯ８２、ＬＩＯ８３およびＬＩＯ８４に接続される。メモリアレイＭＫ８１は、メモリアレイＭＳＡ１に含まれる３２Ｋビットメモリアレイである。この場合、図において○印で示すように、ブロック選択スイッチＢＳａを介して、ローカルＩＯ線対ＬＩＯ８１、ＬＩＯ８２、ＬＩＯ８３およびＬＩＯ８４はグローバルＩＯ線対ＵＧＩＯ１〜ＵＧＩＯ４に接続される。
【００８１】
一方、メモリアレイＭＫ９１が選択された場合には、このメモリアレイＭＫ９１はグローバルＩＯ線対ＬＧＩＯ１〜ＬＧＩＯ４に接続される。すなわち、図１１において×印のブロック選択スイッチＢＳｂで示すように、ローカルＩＯ線対ＬＩＯ８３、ＬＩＯ８４、ＬＩＯ８５およびＬＩＯ８６はグローバルＩＯ線対ＬＧＩＯ１〜ＬＧＩＯ４に接続される。
【００８２】
すなわち、ローカルＩＯ線対ＬＩＯ８３およびＬＩＯ８４は、メモリアレイＭＫ８１およびＭＫ８２が選択される場合には、グローバルＩＯ線対ＵＧＩＯ１およびＵＧＩＯ２に接続される。ローカルＩＯ線対ＬＩＯ８３およびＬＩＯ８４は、メモリアレイＭＫ９１およびＭＫ９２が選択された場合には（活性化された場合には）、グローバルＩＯ線対ＬＧＩＯ１およびＬＧＩＯ２に接続される。このため、このメモリアレイＭＳＡ１とメモリアレイＭＳＡ２の境界領域に配設されるローカルＬＩＯ線対ＬＩＯ８３およびＬＩＯ８４に対しては、ブロック選択スイッチを２つ設ける必要がある。メモリアレイＭＡ８が選択された場合にはブロック選択スイッチＢＳａが導通し、メモリアレイＭＡ９が選択された場合にはブロック選択スイッチＢＳｂが導通状態とされる。この構成により、アレイ活性化区分（メモリアレイＭＳＡに対応し、動作時における単位領域を示す）とグローバルＩＯ線対とを１対１に対応させることができる。
【００８３】
［実施例３］
図１２は、図１１に示すローカルＩＯ線とグローバルＩＯ線との他の接続形態を示す図である。図１２において、図１１に示すものと対応する部分には同一の参照番号を付す。
【００８４】
図１１において、メモリアレイＭＡ８に含まれる３２ＫビットメモリアレイＭＫ８１、ＭＫ８２に対しては、図１１の場合と同様にローカルＩＯ線対ＬＩＯ８１、ＬＩＯ８２、ＬＩＯ８３およびＬＩＯ８４が設けられる。メモリアレイＭＫ９１およびＭＫ９２に対しては、ローカルＩＯ線対ＬＩＯ８３、ＬＩＯ８４、ＬＩＯ９１およびＬＩＯ９２が設けられる。メモリアレイＭＫ１６１およびＭＫ１６２は、メモリアレイＭＡ１６に含まれ、ローカルＩＯ線対ＬＩＯ１６１、ＬＩＯ１６２、ＬＩＯ１６３およびＬＩＯ１６４を備える。
【００８５】
ローカルＩＯ線対ＬＩＯ８１およびＬＩＯ８２はそれぞれブロック選択スイッチＢＳ８１およびＢＳ８２を介してグローバルＩＯ線対ＵＧＩＯ３およびＵＧＩＯ４へそれぞれ接続される。ローカルＩＯ線対ＬＩＯ８３およびＬＩＯ８４は、ブロック選択スイッチＢＳ８３およびＢＳ８４を介してグローバルＩＯ線対ＬＧＩＯ１およびＬＧＩＯ２にそれぞれ接続される。ローカルＩＯ線対ＬＩＯ９１およびＬＩＯ９２はブロック選択スイッチＢＳ９１およびＢＳ９２を介してグローバルＩＯ線対ＬＧＩＯ３およびＬＧＩＯ４に接続される。ローカルＩＯ線対ＬＩＯ１６１およびＬＩＯ１６２は、ブロック選択スイッチＢＳ１６１およびＢＳ１６２を介してグローバルＩＯ線対ＬＧＩＯ３およびＬＧＩＯ４に接続される。ローカルＩＯ線対ＬＩＯ１６３およびＬＩＯ１６４はそれぞれブロック選択スイッチＢＳ１６３およびＢＳ１６４を介してそれぞれグローバルＩＯ線対ＵＧＩＯ１およびＵＧＩＯ２に接続される。
【００８６】
動作時においては、メモリアレイＭＡ８が選択された場合には、メモリアレイＭＡ１６が選択される。メモリアレイＭＡ８とメモリアレイＭＡ９が同時に選択状態とされることはない。メモリアレイＭＫ８１が選択されたとき、同様メモリアレイＭＫ１６１が選択される。メモリアレイＭＫ８１は、ローカルＩＯ線対ＬＩＯ８１およびＬＩＯ８２およびブロック選択スイッチＢＳ８１およびＢＳ８２を介してグローバルＩＯ線対ＵＧＩＯ３およびＵＧＩＯ４に接続され、かつローカルＩＯ線対ＬＩＯ８３およびＬＩＯ８４とブロック選択スイッチＢＳ８３およびＢＳ８４を介してグローバルＩＯ線対ＬＧＩＯ１およびＬＧＩＯ２に接続される。メモリアレイＭＫ８１からデータを読出す動作時においては、このメモリアレイＭＫ８１の選択された４ビットのメモリセルのデータはグローバルＩＯ線対ＬＧＩＯ１、ＬＧＩＯ２、ＵＧＩＯ３およびＵＧＩＯ４に伝達される。
【００８７】
メモリアレイＭＫ１６１においては、ローカルＩＯ線対ＬＩＯ１６１およびＬアレイ１６２がブロック選択スイッチＢＳ１６１およびＢＳ１６２を介してグローバルＩＯ線対ＬＧＩＯ３およびＬＧＩＯ４に接続されかつローカルＩＯ線対ＬＩＯ１６３およびＬＩＯ１６４がブロック選択スイッチＢＳ１６３およびＢＳ１６４を介してグローバルＩＯ線対ＵＧＩＯ１およびＵＧＩＯ２に接続される。すなわち、データ読出動作時においては、メモリアレイＭＫ１６１の選択された４ビットのメモリセルのデータがグローバルＩＯ線対ＵＧＩＯ１、ＵＧＩＯ２、ＬＧＩＯ３およびＬＧＩＯ４に伝達される。
【００８８】
この図１２に示す接続構成の場合、アレイ活性化区分とグローバルＩＯ線対との対応関係がメモリアレイＭＡ８およびＭＡ１６に対しては成立しない。両メモリアレイＭＡ８およびＭＡ１６においては、それぞれ異なるグループに属するグローバルＩＯ線対にデータが伝達される。活性化区分の観点からすれば、メモリアレイＭＡ８とメモリアレイＭＡ１６はその半分（交互にセンスアンプが配置されている場合）のデータが交換されたことになる。外部からはどのメモリセルにアクセスするかは何ら実態的な意味を持たない。アドレス指定されたメモリセルにデータが書込まれかつそこからデータが読出されればよいからである。
【００８９】
この図１２に示す接続構成の場合は、ローカルＩＯ線対に対してはすべて１つのブロック選択スイッチが設けられるだけである。したがって、メモリマット中央部のメモリアレイ（または活性化区分）の境界領域における素子数を低減することができ、配線面積を低減することができる。残りのメモリアレイＭＡ１〜ＭＡ７については、それぞれ選択時においてはグローバルＩＯ線対ＵＧＩＯ１〜ＵＧＩＯ４に接続される。メモリアレイＭＡ９〜ＭＡ１５については選択時においてはグローバルＩＯ線対ＬＧＩＯ１〜ＬＧＩＯ４に接続される。
【００９０】
［実施例４］
図１３は、一般的なＤＲＡＭアレイのビット線の配置を示す図である。図１３においては、ビット線対ＢＬ１、／ＢＬ１〜ＢＬｎ、／ＢＬｎが示される。ビット線対ＢＬ１、／ＢＬ１〜ＢＬｎ、／ＢＬｎの各々においては、メモリセルが接続されており、動作時においては対応のメモリセルのデータが伝達され、センスアンプにより検知増幅される。隣接ビット線間には寄生容量が存在する。同じビット線対における寄生容量Ｃ２と、隣接ビット線対のビット線との寄生容量Ｃ１である。動作時において、ビット線上に読出される情報信号、すなわち読出電圧は、ビット線の容量Ｃｂｌとメモリセルの容量Ｃｓとの比Ｃｓ／Ｃｂｌにより決定される。センスアンプは、動作時においてこのビット線上に現われた読出電圧と基準電圧（プリチャージ電圧）との電位差を増幅する。正確なセンス動作のためには、各ビット線の容量は同一であるのが好ましい。ビット線容量が異なれば、読出電圧が異なり、正確なセンス動作ができなくなるためである。
【００９１】
メモリアレイにおいて、端部に配置されるビット線ＢＬ１および／ＢＬｎに隣接してさらにダミービット線ＤＢＬ０およびＤＢＬ１がそれぞれ設けられる。このダミービット線ＤＢＬ０およびＤＢＬ１を設けることにより、メモリアレイの端部に配置されたビット線ＢＬ１および／ＢＬｎの寄生容量を残りのビット線と同一とし、センス動作時における読出電圧レベルを一定とする。すなわち、ダミービット線ＤＢＬ０が設けられていない場合、ビット線ＢＬ１に対する寄生容量は隣接ビット線／ＢＬ１により生じる寄生容量Ｃ２のみとなる。一方、ビット線／ＢＬ１の寄生容量は容量Ｃ２および隣接ビット線ＢＬ２による寄生容量Ｃ１との和となる。したがって、ビット線ＢＬ１とビット線／ＢＬ１の容量が異なり、動作時においてビット線ＢＬ１上に現われる読出電圧とビット線／ＢＬ１に現われる読出電圧のレベルが異なり、正確なセンス動作を行なうことができなくなる。この状態を防止するためにダミービット線ＤＢＬ０およびＤＢＬ１がそれぞれ設けられる。
【００９２】
図１４は、第４の実施例である半導体記憶装置のアレイ配置の構成を示す図である。図１４においては、３２ＫビットメモリアレイＭＫａ、ＭＫｂ、ＮＫｃおよびＭＫｄに関連するワード線シャント領域の近傍の構成を示す。
【００９３】
メモリアレイＭＫａはビット線対ＢＬａ、／ＢＬａと、ダミービット線ＤＢＬａを含むように示される。メモリアレイＭＫｂは、ビット線対／ＢＬｂおよびＢＬｂと、ダミービット線ＤＢＬｂを含むように示される。
【００９４】
ビット線対ＢＬａ、／ＢＬａに対しては、アレイ選択信号φＡａに応答して導通し、対応のセンスアンプＳＡａへビット線対ＢＬａ、／ＢＬａを接続するためのアレイ選択ゲートＳＡＧａが設けられる。アレイ選択ゲートＳＡＧａとセンスアンプＳＡａとの間には、列選択線ＣＳＬａ上の信号に応答して導通し、センスアンプＳＡａのラッチノード（ビット線ＢＬａ、／ＢＬａに対応）をローカルＩＯ線ＬＩＯａおよび／ＬＩＯａに接続する列選択ゲートＣＳＧａが設けられる。センスアンプＳＡａの他方側には、イコライズ信号φＥＱに応答して、センスアンプＳＡａのラッチノードを所定の電位Ｖｂｌ（通常、電源電圧Ｖｃｃの１／２）にプリチャージするプリチャージゲートＥＱａが設けられる。
【００９５】
メモリアレイＭＫｃに対しては、アレイ選択信号φＡｂに応答して導通し、対応のビット線をセンスアンプＳＡａのラッチノードに接続するアレイ選択ゲートＳＡＧｃが設けられる。
【００９６】
メモリアレイＭＫｂに対しても同様に、アレイ選択信号φＡａに応答して導通するアレイ選択ゲートＳＡＧｂと、列選択線ＣＳＬｂ上の信号に応答して導通し、ビット線ＢＬｂおよび／ＢＬｂをローカルＩＯ線ＬＩＯａおよび／ＬＩＯａに接続する列選択ゲートＣＳＧｂと、ビット線ＢＬｂ、／ＢＬｂ上の電位を検知し増幅するセンスアンプＳＡｂと、イコライズ／プリチャージ信号φＥＱに応答して導通し、ビット線ＢＬｂおよび／ＢＬｂを所定電位ＶｂｌにプリチャージするプリチャージゲートＥＱｂと、アレイ選択信号φＡｂに応答して導通するアレイ選択ゲートＳＡＧｄが設けられる。
【００９７】
ダミービット線ＤＢＬｂに対しても、同様に、アレイ選択信号φＡａに応答して導通するアレイ選択ゲートＤＡＧｂと、イコライズ／プリチャージ信号φＥＱに応答して導通し、ダミービット線ＤＢＬｂを所定電位ＶｂｌにプリチャージするプリチャージゲートＤＥＱｄと、イコライズ／プリチャージ信号φＥＱに応答して導通し、ダミービット線ＤＢＬｂをローカルＩＯ線ＬＩＯａに接続するプリチャージゲートＤＥＱｂが設けられる。
【００９８】
プリチャージ状態においては、アレイ選択信号φＡａおよびφＡｂはともに“Ｈ”にある。アレイ選択ゲートＳＡＧａ〜ＳＡＧｄはすべて導通状態にありメモリアレイＭＫａ〜ＭＫｄに含まれるビット線対が対応のセンスアンプＳＡに接続される。このときイコライズ／プリチャージ信号φＥＱはまた“Ｈ”にあり、プリチャージゲートＥＱａおよびＥＱｂが導通状態にあり、すべてのビット線対を所定電位Ｖｂｌにプリチャージする。このイコライズ／プリチャージ信号φＥＱに応答してプリチャージゲートＤＥＱｃおよびＤＥＱｄがともに導通し、ダミービット線ＤＢＬａおよびＤＢＬｂが所定電位Ｖｂｌにプリチャージされる。さらにプリチャージゲートＤＥＱａおよびＤＥＱｂが導通し、このゲートＤＥＱｃおよびＤＥＱｄから伝達されたプリチャージ電圧ＶｂｌがローカルＩＯ線ＬＩＯａ上に伝達される。
【００９９】
動作時においては、選択されたアレイのみがセンスアンプに接続されて活性状態とされる。非選択メモリアレイはプリチャージ状態を維持しかつ選択アレイとセンスアンプを共有するときにはセンスアンプから切り離される。
【０１００】
従来のＤＲＡＭにおいては、プリチャージゲートＤＥＱａおよびＤＥＱｂは常時オフ状態を維持している。単にこれらのゲートＤＥＱａおよびＤＥＱｂは、形状（パターン）を整えるために設けられる。このプリチャージゲートＤＥＱａおよびＤＥＱｂを用いてローカルＩＯ線をプリチャージすることによりワード線シャント領域の面積を低減することができる。すなわち、ローカルＩＯ線プリチャージ用のトランジスタおよびローカルＩＯ線イコライズ用のトランジスタをワード線シャント領域に新たに設ける場合、この領域の面積が増大する。しかしながら、このようなダミービット線ＤＢＬａおよびＤＢＬｂに設けられているゲートＤＥＱａおよびＤＥＱｂを利用してローカルＩＯ線をプリチャージする構成とすることにより、センスアンプ列とワード線シャント領域において余分のトランジスタを設ける必要がなく、ワード線シャント領域の面積増大を避けることができる。また、ローカルＩＯ線プリチャージ用の制御信号を伝達するための信号線を配設する必要もなく、センスアンプ列の占有面積（隣接メモリアレイＭＡａおよびＭＡｂの間の領域）を小さくすることができる。
【０１０１】
［実施例５］
図１５は、この発明のアレイ配置の第５の実施例の要部の構成を示す図である。図１５には、ローカルＩＯ線とグローバルＩＯ線との接続形態を示す。図１５において、ビット線対ＢＬａ、／ＢＬａおよびビット線対ＢＬｂ、／ＢＬｂは、それぞれセンスアンプＳＡａおよびＳＡｂに接続される。図１５においては、ビット線ＢＬａ、／ＢＬａ、ＢＬｂ、／ＢＬｂとローカルＩＯ線ＬＩＯａおよび／ＬＩＯａとの交差部に列選択信号に応答して導通する列選択ゲートＣＳＧａおよびＣＳＧｂがそれぞれ設けられる。列選択線は示していない。センスアンプＳＡ（ＳＡａおよびＳＡｂ）は、ゲートとドレインが交差結合されたｐチャネルＭＯＳ（絶縁ゲート型電界効果）トランジスタＰＴ１およびＰＴ２と、ゲートとドレインが交差結合されたｎチャネルＭＯＳトランジスタＮＴ１およびＮＴ２を含む。トランジスタＰＴ１およびＮＴ１が直列に接続され、トランジスタＰＴ２およびＮＴ２が直列に接続される。
【０１０２】
センスアンプＳＡに対し、さらに、センスアンプ活性化信号／ＳＯＰに応答して導通し、電源電位Ｖｃｃレベルの電位をセンスアンプＳＡへ伝達するｐチャネルＭＯＳトランジスタＰＡＳＴ（ＰＡＳＴａ、ＰＡＳＴｂ）と、センスアンプ活性化信号ＳＯＮに応答して導通し、センスアンプＳＡへ接地電位を伝達するｎチャネルＭＯＳトランジスタＮＡＳＴ（ＮＡＳＴａ、ＮＡＳＰｂ）が設けられる。トランジスタＮＡＳＴが導通状態となると、対応のビット線対ＢＬおよび／ＢＬにおいて、電位の低いビット線が接地電位レベルにまで放電される。トランジスタＰＡＳＴが導通すると、対応のビット線対ＢＬおよび／ＢＬの高電位のビット線が電源電位Ｖｃｃレベルにまで充電される。センスアンプ活性化信号ＳＯＮおよび／ＳＯＰは、この半導体記憶装置においては、選択された（活性化された）メモリアレイＭＡに対してのみ与えられる（活性状態とされる）。非選択メモリアレイＭＡに対してはセンスアンプ活性化信号は伝達されず、プリチャージ状態を維持する。したがって、このセンスアンプ駆動信号ＳＯＮおよび／ＳＯＰは、また活性化されたメモリアレイを特定する情報を含んでいるとみなすことができる。
【０１０３】
ワード線シャント領域ＷＳに配設されるグローバルＩＯ線対ＧＩＯａおよび／ＧＩＯａは、このセンスアンプ活性化信号ＳＯＮに応答して導通するブロック選択ゲートＢＳによりローカルＩＯ線対ＬＩＯａおよび／ＬＩＯａに接続される。ブロック選択ゲートＢＳは、ローカルＩＯ線ＬＩＯａをグローバルＩＯ線ＧＩＯａに接続するトランジスタＢＳＴ２と、グローバルＩＯ線／ＧＩＯａをローカルＩＯ線／ＬＩＯａに接続するトランジスタＢＳＴ１を含む。
【０１０４】
前述のごとく、センスアンプ駆動信号ＳＯＮは、選択されたメモリアレイＭＡに対してのみ活性状態とされる。このセンスアンプ駆動信号をローカルＩＯ線とグローバルＩＯ線との接続制御信号として利用すれば、選択されたメモリアレイＭＡに関連するローカルＩＯ線対ＬＩＯがグローバルＩＯ線対ＧＩＯに接続される。ローカルＩＯ線対ＬＩＯとグローバルＩＯ線対ＧＩＯとの接続を制御するための専用の信号線を配設する必要がなくなり、センスアンプ列の占有面積を小さくすることができる。
【０１０５】
［実施例６］
図１６は、ビット線、ローカルＩＯ線およびグローバルＩＯ線の接続構成を示す図である。この図１６に示す構成は、図１４および図１５に示す構成の組合せに対応する。
【０１０６】
図１６において、ビット線対ＢＬａおよび／ＢＬａに対しては、ビット線イコライズ／プリチャージ信号φＥＱに応答して、ビット線ＢＬａおよび／ＢＬａをプリチャージするプリチャージ回路ＢＥＱが設けられる。このプリチャージ回路ＢＥＱはまたビット線ＢＬａと相補ビット線／ＢＬａをイコライズ／プリチャージ信号φＥＱに応答して電気的に接続するイコライズトランジスタを含んでもよい。ビット線ＢＬａおよび／ＢＬａとローカルＩＯ線ＬＩＯａおよび／ＬＩＯａの間に、列選択信号ＣＳＬに応答して導通する列選択ゲートＣＳＧが設けられる。ローカルＩＯ線ＬＩＯａには、ビット線イコライズ／プリチャージ信号φＥＱに応答してダミービット線ＤＢＬａを所定電位Ｖｂｌにプリチャージするとともにこのダミービット線ＤＢＬａ上の電位をローカルＩＯ線ＬＩＯａ上に伝達するイコライズ／プリチャージ回路ＤＥＱが設けられる。ローカルＩＯ線ＬＩＯａとローカルＩＯ線／ＬＩＯａとの間に、ローカルＩＯ線イコライズ信号φＬＥＱに応答して導通し、ローカルＩＯ線ＬＩＯａおよび／ＬＩＯａを電気的に接続するイコライズトランジスタＬＥＱが設けられる。
【０１０７】
ローカルＩＯ線ＬＩＯａおよび／ＬＩＯａとグローバルＩＯ線ＧＩＯａおよび／ＧＩＯａとの間に、センスアンプ活性化信号ＳＯＮに応答して導通するブロック選択ゲートＢＳが設けられる。グローバルＩＯ線ＧＩＯａおよび／ＧＩＯａには、グローバルＩＯ線イコライズ信号φＧＥＱに応答して導通し、このグローバルＩＯ線ＧＩＯａおよび／ＧＩＯａを所定電位Ｖｃｃ／２の電位にプリチャージしかつイコライズするグローバルＩＯ線イコライズ／プリチャージ回路ＧＥＱが設けられる。次にこの図１６に示す接続構成の動作をその動作波形図である図１７を参照して説明する。
【０１０８】
スタンバイ状態においては、信号φＥＱ、φＬＥＱおよびφＧＥＱがともに“Ｈ”にあり、一方センスアンプ活性化信号ＳＯＮは“Ｌ”のレベルにある。この状態においては、イコライズ／プリチャージ回路ＢＥＱ、ＤＥＱ、ＧＥＱおよびイコライズトランジスタＬＥＱは活性状態にあり、ビット線ＢＬａ、／ＢＬａ、ローカルＩＯ線ＬＩＯａ、／ＬＩＯａおよびグローバルＩＯ線ＧＩＯａおよび／ＧＩＯａはすべて所定電位Ｖｂｌ（＝Ｖｃｃ／２）にプリチャージされる。ダミービット線ＤＢＬａも、このときにはイコライズ／プリチャージ回路ＤＥＱにより所定電位Ｖｂｌにプリチャージされている。
【０１０９】
動作時においては、まず信号φＥＱが“Ｌ”に立下がり、プリチャージ／イコライズ回路ＢＥＱが非動作状態とされる。これにより、ビット線ＢＬａ、／ＢＬａはプリチャージ電位でフローティング状態となる。
【０１１０】
次いで、ワード線が選択され、その電位が上昇する。このワード線電位の上昇に伴って、メモリセルのデータが対応のビット線により読出される。図１７により、ビット線対ＢＬＰにおいて、データ“０”が読出された状態でのビット線対ＢＬＰの電位変化が一例として示される。ビット線対の電位差が十分な大きさになると、センスアンプ駆動活性化信号ＳＯＮおよび／ＳＯＰが発生される。図１７においてはセンスアンプ駆動活性化信号ＳＯＮのみを示す。このセンスアンプ活性化信号ＳＯＮに応答して、選択メモリアレイにおいてセンス動作が行なわれ、ビット線上の電位差がさらに増幅される。
【０１１１】
このときまた、センスアンプ活性化信号ＳＯＮに応答してブロック選択ゲートＢＳが導通状態となり、ローカルＩＯ線ＬＩＯとグローバルＧＩＯ線対ＧＩＯとを接続する。
【０１１２】
次いで、信号φＬＥＱおよびφＧＥＱが非活性化され、列選択信号に従って、列選択線ＣＳＬの電位が“Ｈ”に立上がり、列選択ゲートＣＳＧが導通状態となる。これにより選択されたビット線対ＢＬＰ上の信号がローカルＩＯ線対ＬＩＯ（ＬＩＯａおよび／ＬＩＯａ）上に伝達される。図１７においてローカルＩＯ線対ＬＩＯの電位振幅がビット線対ＢＬのそれよりも小さくされているのは、ビット線対に設けられたセンスアンプがグローバルＩＯ線対ＧＩＯおよびローカルＩＯ線対ＬＩＯをともに駆動する必要があり、またグローバルＩＯ線対には図示しないクランプトランジスタが設けられているためである。
【０１１３】
ローカルＩＯ線対ＬＩＯに信号電位が伝達されたとき、既にブロック選択ゲートＢＳが導通状態となっており、この電位は、即座にグローバルＩＯ線対ＧＩＯへ伝達される。この状態において、データの読出が図示しないプリアンプを介して行なわれるかまたは書込バッファからの書込データがグローバルＩＯ線対、ローカルＩＯ線対およびビット線対ＢＬへ伝達されてデータの書込が行なわれる。
【０１１４】
このように、ローカルＩＯ線対ＬＩＯのプリチャージをダミービット線を利用して実行しかつブロック選択ゲートの導通の制御をセンスアンプ活性化信号を利用することにより、制御信号を伝達するための信号線の数を低減することができかつプリチャージ用のトランジスタの数をも低減することができ、センスアンプ列のための面積および／またはワード線シャント領域の面積を増加させることがなく、チップ面積を低減することができる。
【０１１５】
［３２Ｋビットアレイの具体的構成］
図１０に示す配置と異なるのは以下の点である。ローカルＩＯ線対とグローバルＩＯ線対とを接続するためのブロック選択ゲートＢＳＧはセンスアンプ活性化信号ＳＯＮに応答して導通する。図１０に示す構成と比べて用いられる制御信号の数が少なくなっている。すなわち、ブロック選択信号φＢ（図１０参照）はセンスアンプ活性化信号に置換えられている。またローカルＩＯ線対ＬＩＯは所定電位にプリチャージするためのプリチャージトランジスタはダミービット線ＤＢＬに設けられたトランジスタＤＥＱを利用している。ワード線シャント領域およびセンスアンプ列配置領域の面積を低減することができる。
【０１１６】
動作時においては、先の説明と同様であるが、このメモリアレイが選択された場合には、アレイ選択信号φＡａが“Ｈ”の状態を維持し、残りのアレイ選択信号φＡｂおよびφＡｃは“Ｌ”に立下がる。残りの非選択メモリアレイにおいては、このアレイ選択信号は“Ｈ”を維持しており、プリチャージ状態を維持する。選択されたメモリアレイに関連する非選択メモリアレイのみがセンスアンプから切り離される。その後上側および下側のセンスアンプＳＡによるセンス動作が行なわれ、ローカルＩＯ線対およびグローバルＩＯ線対の接続がセンスアンプ活性化信号ＳＯＮに応答して行なわれる。この動作はＳＤＲＡＭに限らず標準ＤＲＡＭにおいても同様である（アレイ選択およびメモリセルのセンス動作に関する限り）。したがって、ローカルＩＯ線対とグローバルＩＯ線対との接続およびビット線対とローカルＩＯ線対とを接続およびプリチャージする本実施例における構成は、標準ＤＲＡＭにおいても適用することができる。
【０１１７】
［グローバルＩＯ線とデータ入出力端子との対応関係］
１本の列選択線ＣＳＬにより８つのビット線対ＢＬＰを選択し、１つのメモリマットにおいて４本の列選択線ＣＳＬを選択状態とする。２つのメモリマットが同時に活性化されるため、合計６４ビットのメモリセルへ１度のアドレス指定によりアクセスすることができる。
【０１１８】
図２０に示すように、１本の列選択線ＣＳＬは８対のグローバルＩＯ線に対応する。１つのメモリマットＭＭにおいて各アレイグループＡＧにおいて１本の列選択線ＣＳＬが選択される。アレイグループＡＧ（図７参照）１つについて８対のグローバルＩＯ線ＧＩＯ０〜ＧＩＯ７が配設される。同時に２つのメモリマットＭＭＡおよびＭＭＢが選択される。したがって、合計６４のグローバルＩＯ線対ＧＩＯがアクセス可能状態にある。この６４個のグローバルＩＯ線対すなわち６４ビットのメモリセルとデータ入出力端子ＤＱとの対応関係については様々な方法が考えられる。以下このデータ入出力端子ＤＱと６４ビットのメモリセルとの対応関係について簡単に説明する。
【０１１９】
（１）  方法１
データ入出力端子ＤＱはＤＱ０ないしＤＱ７と８個存在する。この方法１においては、１本の列選択線ＣＳＬに対応する８対のグローバルＩＯ線ＧＩＯ０〜ＧＩＯ７をそれぞれ８個のデータ入出力端子ＤＱ０ないしＤＱ７へ対応付ける。この対応関係を図２１に示す。
【０１２０】
この図２１に示す対応関係の場合、１本の列選択線ＣＳＬによりデータ入出力端子ＤＱ０〜ＤＱ７へ同時にグローバルＩＯ線対を対応付けることができる。この場合、ラップ長（連続アクセス可能なデータの数）が変わった場合に内部構成の変更を容易に実行できる。すなわち、たとえばラップ長が８の場合には列選択線ＣＳＬを同時に８本選択状態とすることにより８つの連続データを連続的に順次列選択線へ対応付けることができる。ラップ長が４の場合には、列選択線を同時に４本選択状態とすればよい。
【０１２１】
このラップ長の変更に従って選択される列選択線の数を変更する構成は、ラップ長設定情報とコラムデコーダへ与えられる列アドレスビットを１ビット用いて、コラムデコーダにおいて同時に選択状態となる単位デコーダ回路の数を変更すればよい。すなわち、各アレイグループまたはメモリマットに対応して設けられるコラムデコーダ部分に対しラップ長設定情報に従って１ビットの列アドレスを活性化信号として与えれば同時に選択される列選択線の数をラップ長に応じて変更することができる。またこの場合、プリアンプＰＡまたはライトバッファＷＢをクロック信号に同期して順次アレイグループごとに切換えていけば連続データ書込／読出を実現することができる。
【０１２２】
（２）  方法２
第２番目の方法は、図２２に示すように、１本の列選択線ＣＳＬを１つのデータ入出力端子ＤＱに対応させる。すなわちラップ長８の場合、グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ７を、１つのデータ入出力端子に関する８ビットのラップデータに対応付ける。
【０１２３】
この構成の場合、１つのアレイグループＡＧにおいて、プリアンプＰＡまたはライトバッファＷＢがシーケンシャルに活性化される。
【０１２４】
図２２に示すように、１本の列選択線を１つのデータ入出力端子ＤＱに対応付ける場合、たとえばライトパービット動作に容易に対応することができる。ライトパービット動作においては、データ入出力端子ＤＱ０ないしＤＱ７それぞれに対し個々独立にデータの書込を禁止する。この場合、データ書込が禁止されるデータ入出力端子ＤＱに対応する列選択線ＣＳＬを非選択状態とするという方法を利用することができる。
【０１２５】
［バンク構成］
ＳＤＲＡＭにおいてはメモリアレイが複数のバンクに分割される。バンクはそれぞれ互いに独立にプリチャージ動作および活性化動作（ワード線の選択、センスアンプの活性化など）を実行することが必要とされる。図６に示す配置においては、４つのメモリマットＭＭ１ないしＭＭ４が２つのバンク＃１および＃２に分割される。バンク＃１はメモリマットＭＭ１およびＭＭ２からなり、バンク＃２は、メモリマットＭＭ３およびＭＭ４から構成される。
【０１２６】
この構成においては、ロウデコーダおよびコラムデコーダがそれぞれのメモリマットに対応して設けられておりかつ内部データ伝達線も各メモリマット個々に独立しているためにバンクの条件を満足している。
【０１２７】
さらに図６に示す構成においては、プリアンプＰＡおよびライトバッファＷＢを含む入出力回路ＰＷも各メモリマットに対して設けられているため、バンク＃１とバンク＃２が交互にアクセスされるようなインターリーブ動作をも実現することができる。
【０１２８】
すなわち、たとえばバンク♯１に対しアクセスしている間にバンク♯２をプリチャージすることができる。この場合バンク♯２に対してはプリチャージ時間なしでアクセスすることができる。バンク♯１および♯２に対し交互にアクセスおよびプリチャージを実行することにより、ＤＲＡＭにおいてアクセス前に必要とされるプリチャージによる時間損失をなくすことができ、高速アクセスを実現することができる。
【０１２９】
標準ＤＲＡＭにおいては、同一のチップで構成されたＤＲＡＭを、ワイヤボンディングにより×８構成と×４構成とに切替えることがよく行なわれる。通常、内部回路は×８構成で動作するよう構成されており、特定のパッドを電源電位Ｖｃｃまたは接地電位Ｖｓｓに接続することにより内部構成が×４構成に変更される。この場合、８ビットの内部データ伝達バスのうち特定のパッドのワイヤボンディングによる電位設定により４ビットのデータバスのみが選択的にデータ入出力端子へ接続される構成が用いられてもよい。一般には、×４構成に変換された場合メモリアレイの活性化も×４構成に対応するように変換される。
【０１３０】
［ＳＤＲＡＭの機能的構成］
図１はこの発明に従うＳＤＲＡＭの主要部の構成を機能的に示すブロック図である。図１においては、×８ビット構成のＳＤＲＡＭの１ビットの入出力データに関連する機能的構成の部分が示される。
【０１３１】
データ入出力端子ＤＱｉに関連するアレイ部分は、バンク＃１を構成するメモリアレイ１ａと、バンク＃２を構成するメモリアレイ１ｂを含む。
【０１３２】
バンク＃１のメモリアレイ１ａに対しては、アドレス信号Ｘ０〜Ｘｊをデコードしてメモリアレイ１ａの対応の行を選択するロウデコーダを構成するＸデコーダ群２ａと、列アドレス信号Ｙ３〜Ｙｋをデコードしてメモリアレイ１ａの対応の列を選択する列選択信号を発生するコラムデコーダを構成するＹデコーダ群４ａと、メモリアレイ１ａの選択された行に接続されるメモリセルのデータを検知し増幅するセンスアンプ群６ａを含む。
【０１３３】
Ｘデコーダ群２ａは、メモリアレイの各ワード線に対応して設けられるＸデコーダを含む。アドレス信号Ｘ０〜Ｘｊに従って、対応のＸデコーダが選択状態となり、対応のワード線を選択状態とする。Ｙデコーダ群４ａは、列選択線それぞれに対して設けられるＹデコーダを含む。一本の列選択線ＣＳＬは８対のビット線を選択状態とする。Ｘデコーダ群２ａおよびＹデコーダ群４ａにより、メモリアレイ１ａにおいて８ビットのメモリセルが同時に選択状態とされる。Ｘデコーダ群２ａおよびＹデコーダ群４ａはそれぞれバンク指定信号Ｂ１により活性化される。
【０１３４】
バンク＃１に対してさらに、センスアンプ群６ａにより検知増幅されたデータを伝達するとともに書込データをメモリアレイ１ａの選択されたメモリセルへ伝達するための内部データ伝達線（グローバルＩＯ線）のバスＧＩＯが設けられる。このグローバルＩＯ線バスＧＩＯは８対のグローバルＩＯ線を含む。
【０１３５】
データ読出のために、このグローバルＩＯ線バスＧＩＯ上のデータをプリアンプ活性化信号φＰＡ１に応答して活性化されて増幅するプリアンプ群８ａと、プリアンプ群８ａで増幅されたデータを格納するためのリード用レジスタ１０ａと、リード用レジスタ１０ａに格納されたデータを順次出力するための出力バッファ１２ａが設けられる。プリアンプ群８ａ、リード用レジスタ１０ａおよび出力バッファ１２ａは、この８ビットのグローバルＩＯ線対に対応してそれぞれ８ビット幅の構成を備える。リード用レジスタ１０ａはレジスタ活性化信号φＲｒ１に応答してプリアンプ群８ａの出力データをラッチし、順次出力する。出力バッファ１２ａは出力イネーブル信号φＯＥ１に応答して、リード用レジスタ１０ａに格納された８ビットのデータを順次データ入出力端子ＤＱｉへ伝達する。データ入出力端子ＤＱｉを介しては、データ入力およびデータ出力が共通に行なわれる。
【０１３６】
データの書込を行なうために、入力バッファ活性化信号φＤＢ１に応答して活性化され、データ入出力端子ＤＱｉに与えられた入力データから書込データを生成する１ビット幅の入力バッファ１８ａと、レジスタ活性化信号φＲｗ１に応答して活性化され、入力バッファ１８ａからの書込データを順次格納するライト用レジスタ１６ａと、書込バッファ活性化信号φＷＢ１に応答して活性化され、ライト用レジスタ１６ａに格納されたデータを増幅してグローバルＩＯ線対ＧＩＯへ伝達するライトバッファ群１４ａを含む。ライトバッファ群１４ａおよびライト用レジスタ１６ａはそれぞれ８ビット幅を有する。
【０１３７】
バンク＃２も同様にＸデコーダ群２ｂ、Ｙデコーダ群４ｂ、センスアンプ活性化信号φＳＡ２に応答して活性化されるセンスアンプ群６ｂ、プリアンプ活性化信号φＰＡ２に応答して活性化されるプリアンプ群８ｂ、レジスタ活性化信号φＲｒ２に応答して活性化されるリード用レジスタ１０ｂ、出力イネーブル信号φＯＥ２に応答して活性化される出力バッファ１２ｂ、バッファ活性化信号φＷＢ２に応答して活性化されるライトバッファ群１４ｂ、レジスタ活性化信号φＲｗ２に応答して活性化されるライト用レジスタ１６ｂ、バッファ活性化信号φＤＢ２に応答て活性化される入力バッファ１８ｂを含む。
【０１３８】
バンク＃１に対する構成とバンク＃２に対する構成は同一である。リード用レジスタ１０ａ、１０ｂおよびライト用レジスタ１６ａおよび１６ｂは、それぞれ連続アクセスするためのラップデータを格納するためのレジスタである。
【０１３９】
バンク＃１および＃２に対する各制御信号については、バンク指定信号Ｂ１およびＢ２に応答していずれかの一方バンクに対する制御信号のみが発生される。
【０１４０】
図６のチップ配置との対応において、リード用レジスタ１０ａ、１０ｂ、ライト用レジスタ１６ａ、１６ｂ、入力バッファ１８ａ、１８ｂ、出力バッファ１２ａ、１２ｂは周辺回路ＰＨに配置される。プリアンプ群８ａ、８ｂ、およびライトバッファ群１４ａおよび１４ｂは入出力回路ＰＷ内に配置される。
【０１４１】
この機能ブロック２００が、各データ入出力端子に対して設けられる。×８ビット構成の場合機能ブロック２００が８個設けられる。
【０１４２】
上述のように、バンク＃１およびバンク＃２をほぼ同一構成とし、バンク指定信号Ｂ１およびＢ２により一方のみを活性化することにより、バンク＃１および＃２は互いにほぼ完全に独立して動作することが可能となる。また、データ読出用のレジスタ１０ａおよび１０ｂとデータ書込用のレジスタ１６ａおよび１６ｂとを別々にかつ各バンク＃１および＃２に対して設けることにより、データの読出および書込切換時およびバンク切換時においてデータが衝突することがなく、正確なデータの読出および書込を実行することができる。
【０１４３】
バンク＃１およびバンク＃２それぞれ独立にメモリアレイを活性化するための制御系として、外部から与えられる制御信号、すなわち、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳ、外部出力イネーブル信号ｅｘｔ．／ＯＥ、外部書込イネーブル信号（書込許可信号）ｅｘｔ．／ＷＥおよびマスク指示信号ＷＭをたとえばシステムクロックである外部クロック信号ＣＬＫに同期して取込み内部制御信号φｘａ、φｙａ、φＷ、φＯ、φＲ、φＣを発生する第１の制御信号発生回路２０と、バンク指定信号Ｂ１およびＢ２と、内部制御信号φＷ、φＯ、φＲ、およびφＣとクロック信号ＣＬＫに応答してバンク＃１および＃２それぞれ独立に駆動するための制御信号、すなわちセンスアンプ活性化信号φＳＡ１、φＳＡ２、プリアンプ活性化信号φＰＡ１、φＰＡ２、ライトバッファ活性化信号φＷＢ１、φＷＢ２、入力バッファ活性化信号φＤＢ１、φＤＢ２、および出力バッファ活性化信号φＯＥ1 、φＯＥ２を発生する第２の制御信号発生回路２２を含む。
【０１４４】
内部制御信号φＷは外部書込許可信号ｅｘｔ．／ＷＥに同期して発生される内部書込許可信号である。内部制御信号φＯは外部読出許可（読出イネーブル）信号ｅｘｔ．／ＯＥに同期して発生される内部読出許可信号である。内部制御信号φＲは、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳに同期して発生される内部ロウアドレスストローブ信号（内部ＲＡＳ信号）である。内部制御信号φＣは、外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳに同期して発生される内部コラムアドレスストローブ信号（内部ＣＡＳ信号）である。内部制御信号φｘａ、およびφｙａは、それぞれ外部制御信号ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳに同期して発生される内部アドレスバッファ活性化信号である。
【０１４５】
第２の制御信号発生回路２２は、バンク指定信号Ｂ１およびＢ２に従って、この指定されたバンクに対応する制御信号のみを活性状態とする。第２の制御信号発生回路２２が発生する制御信号のタイミングはクロック信号ＣＬＫにより制御される。たとえば読出許可信号φＯＥ１またはφＯＥ２は、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ（または内部ロウアドレスストローブ信号φＲ）が活性状態となってからクロック信号ＣＬＫを６カウントした後に発生される。また、ライトバッファ活性化信号φＷＢ１またはφＷＢ２は、書込データが８個与えられた後のクロック信号に応答して発生される。すなわち、外部書込許可信号ｅｘｔ．／ＷＥが活性状態となってからクロックがＣＬＫが８個カウントされた後にメモリアレイの選択されたメモリセルへの書込データの伝達が行なわれる。これはラップ長８を想定しており、通常動作モードにおいては常時、ラップ長８を想定してＳＤＲＡＭは動作する。
【０１４６】
ＳＤＲＡＭはさらに、周辺回路として、内部制御信号φｘａに応答して、外部アドレス信号ｅｘｔ．Ａ０ないしｅｘｔ．Ａｉを取込み内部アドレス信号Ｘ０〜Ｘｊと、バンク選択信号Ｂ１およびＢ２を発生するＸアドレスバッファ２４と、内部制御信号φｙａに応答して活性化され、列選択線を指定するための列アドレスＹ３〜ＹＫと、連続アクセス時における最初のビット線対（列）を指定するラップアドレス用ビットＹ０〜Ｙ２を発生するＹアドレスバッファ２６と、クロック信号ＣＬＫに応答して、このラップアドレス用ビットＹ０〜Ｙ２をデコードしてラップアドレスＷＹ０〜ＷＹ７、リード用レジスタ１０ａ、１０ｂを制御するためのレジスタ駆動用信号φＲｒ１およびφＲｒ２、およびライト用レジスタ１６ａおよび１６ｂを駆動するための制御信号φＲｗ１およびφＲｗ２を発生するレジスタ制御回路２８を含む。レジスタ制御回路２８へは、またバンク指定信号Ｂ１およびＢ２が与えられ、選択されたバンクに対してのみレジスタ駆動用信号が発生される構成が用いられてもよい。次に具体的な内部動作について説明する。
【０１４７】
［連続ライトマスク機能］
ＳＤＲＡＭにおいては、通常動作モード時においては１つのデータ入出力端子について８ビットのデータが連続して書込まれる。たとえば、一連のデータ列において偶数番目のバイトデータのみを書換えたい場合、奇数番目のデータに対してはマスクをかければ、所望の偶数番目のデータのみが書換えられる。この連続アクセス動作時において所望のバイトデータに対してマスクをかける構成について以下に説明する。
【０１４８】
図２３は、連続アドレス時におけるマスクをかける動作を示すタイミング図である。図２３において、各制御信号はすべて外部制御信号であるが、この外部制御信号であることを示す符号“ｅｘｔ．”は省略する。データ書込動作時においては、まず外部ロウアドレスストローブ信号／ＲＡＳを“Ｌ”に立下げる。これにより外部アドレスＡＤＤが行アドレス信号Ｘａとして取込まれ、内部行アドレス信号が発生される。これに従ってバンクの選択および選択されたバンクにおけるメモリアレイの活性化（ワード線の選択およびセンスアンプの駆動）が行なわれる。
【０１４９】
次いで外部コラムアドレスストローブ信号／ＣＡＳおよび外部書込許可信号／ＷＥを“Ｌ”に立下げる。ここで、通常、仕様として、外部ロウアドレスストローブ信号／ＲＡＳが立下がってから外部コラムアドレスストローブ信号／ＣＡＳを立下げるまでに必要とされる時間すなわちＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤは２クロックサイクルとされる。
【０１５０】
書込許可信号／ＷＥが“Ｌ”へ立下がることにより、選択されたバンクにおける入力バッファが活性化され、ライト用レジスタへデータが書込まれる。このライト用レジスタへのデータの書込位置は、外部コラムアドレスストローブ信号／ＣＡＳが立下がったときに取込まれた外部アドレス信号ＡＤＤにより発生される内部列アドレス信号Ｙｂの下位３ビットＹ０〜Ｙ２により指定される。次いでクロック信号の立上がりエッジで入力バッファを介してデータが順次ライト用レジスタへ書込まれる。これにより連続して８バイトのデータｂ０〜ｂ７が書込まれる。８バイトのデータｂ０〜ｂ７が書込まれた後、すでに選択されている６４ビットのメモリセルへ同時にこの８バイトのデータが書込まれる。この選択されたメモリセルへの書込データの伝達は、書込許可信号／ＷＥが“Ｌ”に立下がってからクロック信号ＣＬＫを８カウントした後の次のクロック信号ＣＬＫの立上がりに応答して行なわれる。
【０１５１】
この連続ライト動作時において所望のバイトデータにマスクをかけるマスクトライト動作時においては、マスクをかけたいデータに対応して外部からのマスク指示信号ＷＭを“Ｈ”に立上げる。図２３においては２番目のバイトデータｄ１および５番目のバイトデータｄ４に対しマスクをかける場合が示される。この場合、６４ビットのメモリセルが同時に選択されてはいるものの、その対応のメモリセルへは書込データは伝達されない。この場合、マスクされたデータに対応するメモリセルへは再書込動作を実行しているだけである。次にこの連続ライト動作時におけるマスクをかけるための構成について説明する。
【０１５２】
図２４は、連続ライト動作時におけるマスクトライト機能を実現するための回路構成を示す図である。図２４（Ａ）にライト用レジスタ１６と入力バッファ１８とを示す。入力バッファ１８は、データ入出力端子ＤＱｉに与えられた入力データを取込み書込データを生成する。入力バッファ１８は、入力バッファ活性化信号φＤＢに応答して活性化される。この入力バッファ活性化信号φＤＢは、図１に示す第２の制御信号発生回路２２から、内部書込信号φＷに応答して発生される。入力バッファ１８の出力は８ビットの単位レジスタを有するライト用レジスタ１６へ与えられる。ライト用レジスタ１６は、ラップアドレスｗｙ０〜ｗｙ７のうち活性化されているラップアドレスに対応する単位レジスタにこの入力バッファ１８からの書込データをラッチする。ライト用レジスタ１６は、ライトレジスタ活性化信号φＲｗに応答して活性化され、同時に書込データＷＤ０〜ＷＤ７を発生する。ラップアドレスｗｙ０〜ｗｙ７はいずれか１つのみが活性状態とされる。各クロックサイクルごとにこの活性化されたラップアドレスが順次シフトする。
【０１５３】
図２４（Ｂ）はマスクデータを生成するための構成を示す図である。図２４（Ｂ）において、マスクデータ発生系は、入力バッファ活性化信号φＤＢに応答して活性化されライトマスク指示信号ＷＭを取込んでライトマスクデータを発生するライトマスクデータ発生回路１６０と、このライトマスクデータ発生回路１６０からのライトマスクデータを取込むライトマスクレジスタ１６２を含む。ライトマスクレジスタ１６２は、８ビットの単位レジスタを含む。ライトマスクレジスタ１６２では、ライト動作が始まる前はセット信号により各単位レジスタはセット状態とされ、保持データは“１”に設定される。単位レジスタの保持するデータが“１”の場合には書込が禁止され、保持データが“０”の場合には書込が実行される。
【０１５４】
ライトマスクレジスタ１６２は、このライトマスクデータ発生回路１６０からのライトマスクデータを、ラップアドレスｗｙ０〜ｗｙ７に従って順次単位レジスタに格納する。ライトマスクレジスタ１６２の保持データはライトマスクレジスタ活性化信号φＷＭに応答して同時にマスクデータＭＤ０〜ＭＤ７として出力される。このライトマスクレジスタ活性化信号φＷＭは、ライト用レジスタ活性化信号φＲｗとほぼ同じタイミングで発生される。このライトマスクレジスタ１６２の保持するマスクデータＭＤ０〜ＭＤ７は後に説明するようにライト用バッファへ伝達され、対応のライト用バッファの出力を制御する。
【０１５５】
図２４（ｃ）はラップアドレスを発生するための構成を示す図である。図２４（ｃ）において、ラップアドレス発生系は、３ビットの内部列アドレスＹ０〜Ｙ２をデコードするラップアドレスデコーダ１６６と、ラップアドレスデコーダ１６６の出力をラッチし、かつクロック信号ＣＬＫに応答してラッチデータを順次シフトするラップアドレスレジスタ１６４を含む。ラップアドレスデコーダ１６６は３ビットの列アドレスＹ０〜Ｙ２をデコードし、その出力ｙ０〜ｙ７のうちの１つのみを選択状態とする。
【０１５６】
ラップアドレスレジスタ１６４は、８段のシフトレジスタ構成を備え、このラップアドレスデコーダ１６６の出力ｙ０〜ｙ７を単位シフトレジスタにラッチし、次いでクロック信号ＣＬＫに従って順次シフトする。このラップアドレスレジスタ１６４の各単位シフトレジスタから最初にデータが書込まれるメモリセル位置を示すラップアドレスｗｙ０〜ｗｙ７が発生される。ラップアドレスレジスタ１６４は、図１に示す構成においてレジスタ制御回路２８に含まれる。ライトマスクレジスタ１６２は、図１の構成において、第１の制御信号発生回路２０に含まれてもよく、第２の制御信号発生回路２２に含まれてもよい。次にこの図２４に示すマスクトライト機能を実現する回路の動作についてその動作タイミング図である図２５を参照して説明する。今、図２３に示すように、２番目の入力データｄ１および５番目の入力データｄ４に対しマスクをかける場合を考える。
【０１５７】
ラップアドレスデコーダ１６６は、３ビットの内部列アドレスＹ０〜Ｙ２をデコードしてラップアドレスｙ０〜ｙ７を発生する。今、３ビットの列アドレスＹ０〜Ｙ２が（Ｙ０，Ｙ１，Ｙ２）＝（０，１，０）であれば、最初に、ラップアドレスデコーダ１６６からの出力ｙ２のみが選択状態とされる。この出力信号ｙ２がラップアドレスレジスタ１６４に取込まれる。ラップアドレスレジスタ１６４のラップアドレスｗｙ２が選択状態とされる。以降、クロック信号ＣＬＫがトグルされるごとにラップアドレスレジスタ１６４の出力するラップアドレスは順次ｗｙ３→ｗｙ４→ｗｙ５→ｗｙ６→ｗｙ７→ｗｙ０→ｗｙ１と活性化される。
【０１５８】
外部からのマスクビット指示信号ＷＭは、入力データｄ１とｄ４に対応して発生される。ライトマスクレジスタ１６２においては、書込許可信号／ＷＥに応答して各単位レジスタの保持データは“１”に設定される。ライトマスクレジスタ１６２の各単位レジスタは、ラップアドレスｗｙに従って、ライトマスクデータ発生回路１６０からのライトマスクデータＷＭを格納する。したがって、ライトマスクレジスタ１６２においては、マスクデータＭＤ３およびＭＤ６が書込禁止を示す活性状態の“１”となり、残りのマスクデータＭＤ２、ＭＤ４、ＭＤ５、ＭＤ７、ＭＤ０およびＭＤ１は書込許可状態を示すデータ“０”を格納する。
【０１５９】
ライト用レジスタ１６は、入力バッファ１８から与えられたデータをラップアドレスｗｙ０〜ｗｙ７に従って格納する。８ビットのデータが書込まれた後、クロック信号ＣＬＫの立上がりに応答してライトレジスタ活性化信号φＲｗおよびライトマスクレジスタ活性化信号φＷＭが活性化され、それぞれのレジスタに格納されているデータが並列にライトバッファへ伝達される。ライトバッファは、後に詳細に説明するように、このマスクデータＭＤ０〜ＭＤ７に従って書込データＷＤ０〜ＷＤ７を対応のグローバルＩＯ線対ＧＩＯへ伝達する。
【０１６０】
図２６は、図２４に示すライト用レジスタ１６の単位レジスタの構成を示す図である。図２６において、単位ライトレジスタは、入力バッファ１８からの書込データＤをラップアドレスｗｙｉに応答して通過させるｎチャネルＭＯＳトランジスタ２１６と、トランジスタ２１６を介して伝達された書込データをラッチするためのインバータラッチ回路を構成するインバータ回路２１７および２１８と、このインバータラッチ回路（インバータ回路２１７および２１８）の出力を反転するインバータ回路２１９と、インバータ回路２１９の出力を、レジスタ活性化信号φＲｗに応答して出力するｎチャネルＭＯＳトランジスタ２２０を含む。インバータ回路２１７の出力はインバータ回路２１８の入力に結合され、インバータ回路２１８の出力がインバータ回路２１７の入力に結合される。
【０１６１】
動作時においては、この単位レジスタは、ラップアドレスｗｙｉが活性状態（“Ｈ”）となったときに入力バッファ１８からの書込データＤを取込んでインバータラッチ回路でラッチする。活性化信号φＲｗが活性されるとトランジスタ２２０が導通して内部書込データＷＤｉが生成される。この図２２に示す構成において、トランジスタ２２０はインバータ回路２１９の入力とインバータラッチ回路（インバータ回路２１７および２１８）の出力との間に設けられてもよい。またインバータラッチ回路の入力部（インバータ回路２１７の入力部）は通常時は所定の電位にプリチャージされる構成が用いられてもよい。
【０１６２】
図２７は、図２４に示すライトマスクレジスタの単位レジスタの構成を示す図である。図２７において単位マスクレジスタは、ラップアドレスｗｙｉに応答してライトマスクデータ発生回路１６０から発生されたマスクデータＭを通過させるｎチャネルＭＯＳトランジスタ２２２と、トランジスタ２２２を介して与えられたマスクデータをラッチするためのインバータラッチ回路を構成するインバータ回路２２６および２２８と、ライトマスクレジスタ活性化信号φＷＭに応答して、このインバータラッチ回路の出力（インバータ回路２２６の出力）を通過させてマスクデータＭＤｉを生成するｎチャネルＭＯＳトランジスタ２３０と、セット信号に応答してインバータラッチ回路の入力部（インバータ回路２２６の入力）を接地電位へ設定するｎチャネルＭＯＳトランジスタ２２４を含む。セット信号は、ロウアドレスストローブ信号／ＲＡＳに応答して発生されてもよい。ライトマスクデータＭが発生される前にセット信号によりこのインバータラッチ回路の入力部が接地電位に設定されていればよい。
【０１６３】
動作時において、まずセット信号によりインバータ回路２２６の入力部の電位が接地電位に設定される。これにより単位ライトマスクレジスタにデータ“１”が初期設定される。次いで、ラップアドレスｗｙｉに従ってトランジスタ２２２が導通し、ライトマスクデータ発生回路１６０からのマスクデータＭがインバータ回路２２６の入力部へ与える。トランジスタ２２４はすでにオフ状態となっている。これにより、マスクデータＭがインバータ回路２２６および２２８によりラッチされる。ライトマスクレジスタ活性化信号φＷＭが活性化されるとトランジスタ２３０がオン状態となり、インバータ回路２２６の出力を通過させてライトマスク指示信号ＭＤｉを発生する。
【０１６４】
図２８は図２４に示すラップアドレスレジスタ１６４の単位レジスタの構成を示す図である。図２８において、単位ラップアドレスレジスタは、大きな駆動能力を有するインバータ回路２３２と比較的小さな駆動能力を有するインバータ回路２３４と、クロック信号ＣＬＫに応答して、インバータ回路２３２の出力を伝達するｎチャネルＭＯＳトランジスタ２３８と、トランジスタ２３８を介して伝達される信号を反転する比較的大きな駆動能力を有するインバータ回路２４０と、インバータ回路２４０の出力を反転する比較的小さな駆動能力を有するインバータ回路２４２を含む。
【０１６５】
インバータ回路２３２の出力はトランジスタ２３８へ与えられるとともに、インバータ回路２３４の入力へ与えられる。インバータ回路２３４の出力はインバータ回路２３２の入力へ与えられる。単位ラップアドレスレジスタはさらに、セット信号に応答してラップアドレスデコーダ１６６から発生される選択信号ｙｉを取込むためのｎチャネルＭＯＳトランジスタ２３６を含む。このトランジスタ２３６の出力はインバータ回路２３２の入力およびインバータ回路２３４の出力へ与えられる。このインバータ回路２３４の出力からラップアドレスｗｙｉが発生される。
【０１６６】
トランジスタ２３６のゲートへ与えられるセット信号は、ラップアドレスデコーダ１６６を活性化するための制御信号に応答して所定の期間発生されるワンショットのパルス信号が利用されてもよい。またコラムアドレスストローブ信号／ＣＡＳの活性化に応答してクロック信号ＣＬＫの立上がりエッジで発生されるワンショットパルスが用いられてもよい。次に動作について説明する。
【０１６７】
セット信号が活性化されることにより、トランジスタ２３６がオン状態となり、ラップアドレスデコーダ１６６の出力ｙｉを取込みラッチする。この取込まれた信号ｙｉはラップアドレスｗｙｉとして出力される。このセット信号の発生時においては、クロック信号ＣＬＫが“Ｈ”、相補クロック信号／ＣＬＫが“Ｌ”である。インバータ回路２３２の出力は、トランジスタ２３８を介してインバータ回路２４０へ与えられ、インバータ回路２４０および２４２によりラッチされる。
【０１６８】
次いでクロック信号ＣＬＫが“Ｌ”に立下がり、相補クロック信号／ＣＬＫが“Ｈ”に立下がると、このインバータ回路の出力が隣接する単位ラップアドレスレジスタへ伝達され、隣接するラップアドレスが活性状態となる。インバータ回路２４０は比較的大きな駆動力を有しており、隣接する単位ラップアドレスレジスタの入力部に設けられているインバータラッチ回路のラッチ状態をその出力状態に合わせて修正する。これにより、クロック信号ＣＬＫに従って順次ラップアドレスが活性状態とされる。
【０１６９】
上述のラップアドレス発生系においては、最初に設定されたラップアドレスｗｙを初期アドレスとして隣接する列を順次選択しており、ラップアドレスの発生方法は一意的である。このラップアドレスの発生順序をプログラムする構成が利用されてもよい。
【０１７０】
［ライトバッファ］
図２９はライトバッファの構成を示す図である。図１に示すライトバッファ群１４はこの図２９に示すライトバッファを８個備える。図２９を参照して、ライトバッファは、ライトレジスタ１６からの書込データＷＤｉを受けるインバータ回路と、ライトバッファ活性化信号／φＷＢと、ライトマスクレジスタ１６２からのマスクデータＭＤｉとを受ける２入力ＮＯＲ回路６１と、ＮＯＲ回路６１の出力を受けるインバータ回路６２を含む。ライトバッファ制御信号／φＷＢは“Ｌ”となったとき活性状態となり、データ書込を指示する。
【０１７１】
ライトバッファは、さらに、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に縦列接続されるｐチャネルＭＯＳトランジスタ６３および６４と、ｎチャネルＭＯＳトランジスタ６５および６６を含む。トランジスタ６３および６６のゲートへはインバータ回路６０の出力が与えられる。トランジスタ６４のゲートへはインバータ回路６２の出力が与えられる。トランジスタ６５のゲートへはＮＯＲ回路６１の出力が与えられる。
【０１７２】
ライトバッファはさらに、電源電位Ｖｃｃと接地電位Ｖｓｓとの間に縦列接続されるｐチャネルＭＯＳチャネル６７および６８と、ｎチャネルＭＯＳトランジスタ６９および７０を含む。トランジスタ６７および７０のゲートへ書込データＷＤｉが与えられ、トランジスタ６８のゲートへインバータ回路６２の出力が与えられ、トランジスタ６９のゲートへＮＯＲ回路６１の出力が与えられる。トランジスタ６４とトランジスタ６５の接続点がグローバルＩＯ線対ＧＩＯの一方のグローバルＩＯ線ＧＩＯｉへ接続され、トランジスタ６８および６９の接続点が他方グローバルＩＯ線／ＧＩＯｉに接続される。次に動作について説明する。
【０１７３】
（ｉ）  マスクデータＭＤｉが“１”（“Ｈ”）にあり、書込データに対するマスクを指示している場合を考える。この場合、ＮＯＲ回路６１の出力が“Ｌ”となり、インバータ回路６２の出力が“Ｈ”となる。これにより、トランジスタ６４、６５、６８および６９がオフ状態となり、グローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉはそのときの電位保持状態となり、書込データの伝達は行なわれない。
【０１７４】
（ｉｉ）マスクデータＭＤｉが“０”のとき
書込データＷＤｉが“０”を示す“Ｌ”レベルの場合には、インバータ回路６０の出力が“Ｈ”となる。この場合は、トランジスタ６３がオフ状態、トランジスタ６６がオン状態、トランジスタ６７がオン状態、トランジスタ７０がオフ状態となる。グローバルＩＯ線ＧＩＯｉがトランジスタ６５および６６を介して放電されて接地電位Ｖｓｓレベルの“Ｌ”レベルとなり、グローバルＩＯ線／ＧＩＯｉがトランジスタ６７および６８を介して充電されて“Ｈ”となる。
【０１７５】
上述の構成により、連続書込時において所望のデータに対してのみマスクをかけることが可能となる。
【０１７６】
［周波数−レイテンシ］
ＳＤＲＡＭにおいては、読出データが出力されるタイミングはクロック信号ＣＬＫのトグル数により決定される。このクロックのトグル数と読出データの出力されるタイミングとの関係をレイテンシと呼ぶ。たとえば、クロック信号ＣＬＫの周波数が１００ＭＨｚの場合、外部ロウアドレスストローブ信号／ＲＡＳが立下がったサイクルから６クロックサイクル目に有効データが出力される。
【０１７７】
しかしながら、クロック信号ＣＬＫの周波数が５０ＭＨｚのシステムでこのＳＤＲＡＭを用いる場合、同じように、外部ロウアドレスストローブ信号／ＲＡＳが立下がってから６クロックカウント後読出データが出力されると、アクセスタイムは１２０ナノ秒となり、高速動作性というＳＤＲＡＭの性能を有効に発揮することができなくなる。クロック周波数が変更されてもＳＤＲＡＭの高速動作性という性能を十分に引き出すことのできる構成を以下に説明する。
【０１７８】
図３０は、本発明に従うＳＤＲＡＭにおける周波数とレイテンシとの関係を示す図である。レイテンシはアドレスビットＡ４およびＡ５の組合せにより決定される。このレイテンシセットサイクルはクロック信号ＣＬＫの立上がりエッジで信号／ＲＡＳ，／ＣＡＳおよび／ＷＥをすべて“Ｌ”に設定するＷＣＢＲの条件で実行される。クロック周波数が１００ＭＨｚの場合、ＲＡＳアクセスタイムｔＲＡＣは６クロックサイクルとし、ＣＡＳアクセスタイムｔＣＡＣは４クロックサイクルとし、ＲＡＳプリチャージサイクル時間を４クロックサイクルとし、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤを最小２クロックサイクルと設定する。以下、クロック信号ＣＬＫの周波数が小さくなるにつれて、各アクセス時間およびプリチャージ時間に要するクロックサイクル数を小さくする。
【０１７９】
図３１はこのＲＡＳアクセスタイム、ＣＡＳアクセスタイムおよびＲＡＳプリチャージ時間およびＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤを説明する図である。
【０１８０】
ＲＡＳアクセス時間ｔＲＡＣは、外部ロウアドレスストローブ信号／ＲＡＳが“Ｌ”に立下がってから有効データが出力されるまでに必要とされる時間である（ＳＤＲＡＭにおいては、すべてクロックのサイクル数で示される）。
【０１８１】
ＣＡＳアクセス時間ｔＣＡＣは、コラムアドレスストローブ信号／ＣＡＳが“Ｌ”に立下がってから有効データが出力されるまでに要する時間である。ＲＡＳプリチャージ時間ｔＲＰはメモリアレイをプリチャージするために必要とされ、信号／ＲＡＳを“Ｈ”に維持するのに必要とされる時間である。ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤは、行アドレス信号と列アドレス信号がマルチプレクスして与えられるために、これらのアドレス信号を確実に分離して確定状態に設定するために必要とされる時間であり、外部アドレスストローブ信号／ＲＡＳが立下がってから、コラムアドレスストローブ信号／ＣＡＳを“Ｌ”へ立下げるまでに要求される時間である。次にこのレイテンシを周波数に応じて変更するための構成について図３２を参照して説明する。
【０１８２】
図３２において、レイテンシ変更回路は、ＷＣＢＲの条件を検出するためのＷＣＢＲ検出回路３８０と、クロック信号ＣＬＫに応答してアドレス信号ビットＡ４およびＡ５を取込むアドレスセット回路３８２と、ＷＣＢＲ検出回路３８０の出力に応答して活性化され、アドレスセット回路３８２にラッチされたアドレスビットをデコードしてレイテンシを検出するレイテンシデコーダ３８４と、レイテンシデコーダ３８４からのレイテンシ設定信号に応答して出力タイミングを調整する出力制御回路３８６を含む。出力制御回路３８６は図１に示す第１の制御信号発生回路２０からの内部制御信号φＲ（またはｉｎｔ．ＲＡＳ）に応答して、所定数のクロック信号ＣＬＫをカウントして出力バッファ制御信号φＯＥを発生する。出力制御回路３８６がカウントするクロック数がレイテンシデコーダ３８４からのレイテンシ設定信号に応じて調整される。
【０１８３】
アドレスセット回路３８２は、アドレスバッファからの内部アドレスビットＡ４およびＡ５をＷＣＢＲ検出回路３８０からのＷＣＢＲ検出信号に応答してラッチする構成が利用されてもよい。この場合において、レイテンシが変更された場合、データ出力タイミングがクロックのカウント数に応じて調整されるだけである。ワード線立上げタイミングなどが内部制御信号φＲに応答して実行される場合には特にこのレイテンシデコーダ３８４の出力はＲＡＳ制御系およびＣＡＳ制御系へ与えられる必要はない。センスアンプ活性化タイミングおよび列選択信号発生タイミングなどがクロックのカウント数に応じて設定されている場合にはこのレイテンシデコーダ３８４からのレイテンシ設定信号に応じて各センスアンプ活性化信号および列選択信号発生タイミングが調整される。この場合においてもクロックのカウント数が変更されるだけである。
【０１８４】
上述のように、クロック信号ＣＬＫの周波数に応じてデータ出力タイミングを調整することにより、クロック信号ＣＬＫの周波数に関わらず、ＳＤＲＡＭの性能を十分に引き出すことができる。
【０１８５】
［ラップ長変更］
前述の説明においては、ラップ長は８に設定されている。しかしながら、１度のアクセスサイクルにおいて連続して書込まれるデータ数はそれぞれの場合において可変な場合がある。たとえば標準ＤＲＡＭにおいても、ニブルモード、ページモード、スタティックコラムモードなどが設けられている。この場合、連続して書込まれるまたは読出されるデータの数はニブルモードを除いて、容易に変更することできる。そこで、ＳＤＲＡＭにおいてもラップ長を変更できる構成を設ける。
【０１８６】
図３３はラップ長をプログラムする際の方法を一覧にして示す図である。ラップ長は、ＷＣＢＲの条件下でのアドレスキーの設定により行なわれる。アドレスキーとしては３ビットのアドレス信号Ａ０、Ａ１およびＡ２が一例として利用される。ラップ長の単位としては４、８、１６、３２および全ページ（１行）が利用できる。
【０１８７】
図３４はこのラップ長設定制御系の構成を示す図である。図３４において、ラップ長設定制御系は、ＷＣＢＲの条件を検出するＷＣＢＲ検出回路３９０と、ＷＣＢＲ検出回路３９０の出力に応答して、アドレスバッファから発生された内部アドレスビットＡ０、Ａ１およびＡ２をラッチするラップ長ラッチ回路３９２と、ラップ長ラッチ回路３９２にラッチされたデータに従って、ラップ長を示すクロック数を選択するクロック数選択回路３９４と、クロック数選択回路３９４からのクロック数情報に従って、クロック信号ＣＬＫをカウントし、ライトバッファ活性化信号／φＷＢを発生する／φＷＢ発生回路３９６を含む。
【０１８８】
／φＷＢ発生回路３９６は、内部ＣＡＳ系制御信号φＣ（信号／ＣＡＳに同期して発生される）に応答して活性化され、所定のクロック数をカウントした後にライトレジスタ活性化信号／φＷＢを発生する。この図３４において、データを書込む構成しか示していないが、同様に、読出を行なう場合には、読出用のリード用レジスタ活性化信号φＲｒを発生する回路がクロック数選択回路３９４の出力により制御される。／φＷＢ発生回路３９６は、内部書込可能許可信号φＷと内部ＣＡＳ系制御信号φＣに応答してライトレジスタ活性化信号／φＷＢを発生する。／φＲｒ発生回路（図示せず）は内部ＲＡＳ制御信号φＲに応答してリード用レジスタ制御信号を発生する。
【０１８９】
出力バッファおよび入力バッファはそのラップサイクル期間中活性状態とされてもよい。
【０１９０】
ラップ長制御回路はさらに、クロック数選択回路３９４からのクロック数情報に応じてシフトクロックを発生するシフトクロック発生回路３９８を含む。シフトクロック発生回路３９８は、設定されたクロック数に応じてコラムデコーダが選択する列選択線ＣＳＬの位置を１つずつずらすためのシフトクロックを発生する。通常、ラップ長は８に設定されており、クロック数選択回路３９４は、このラップ長８とプログラムされたラップ長との差に応じてシフトクロックを発生する。
【０１９１】
プログラムされたラップ長が８の場合には、通常時と同様であり、シフトクロックは発生されない。ラップ長が１６の場合にはシフトクロックが１つ発生され、ラップ長が３２の場合にはシフトクロックが３発生される。この場合、基本ラップ長は８であり、８ビットのラップデータが格納された時点でデータの転送が行なわれる（データ書込の場合）。すなわち、このラップ長が標準値のたとえば８よりも大きい場合には、書込データのうち、連続８ビットのラップデータがライト用レジスタに格納された時点でデータの転送が行なわれる。データの転送が行なわれた後、次の連続８ビットデータがレジスタ（ライト用レジスタ）へ格納される。この間において、シフトクロック発生回路３９８からのシフトクロックに従って、コラムデコーダからの列選択線が１つシフトされる。この期間は十分あり（次の連続８ビットデータが書込まれる前に次の列選択線が立上げられればよい）、十分に連続して所望のラップ長データを書込むことができる。この列選択線を順次立上げる構成について次に説明する。
【０１９２】
図３５は、ラップ長プログラム時における列選択信号を発生するための構成を示す図である。図３５において、列選択信号発生系は、内部制御信号φｙａに応答して外部からのアドレス信号Ａ３〜Ａｋを取込んで内部列アドレス信号Ｙ３〜Ｙｋを発生するコラムアドレスバッファ２６ａと、外部コラムアドレスストローブ信号／ＣＡＳに同期して発生される内部制御信号φＣに応答して活性化され、コラムアドレスバッファ２６ａから発生された内部列アドレス信号Ｙ３〜Ｙｋを初期カウント値として取込むカウンタ４００と、クロック数選択回路３９４（図４５参照）からのラップ長情報に応答して、カウンタ４００の出力およびコラムアドレスバッファ２６ａの出力の一方を選択する選択回路４０２と、選択回路４０２からの列アドレス信号をデコードして列選択線ＣＳＬを活性化するＹデコーダ群４０４を含む。
【０１９３】
カウンタ４００は、そのカウント値がシフトクロック信号ＳＣに応じて１ずつ増分（または減分）される。カウンタ４００は、図３５に示すシフトクロック発生回路３９８からのシフトクロック信号ＳＣに応答してそのカウント値を１増分する。
【０１９４】
選択回路４０２は、クロック数選択回路３９４からのクロック数情報が１以上、すなわち、ラップ長が１６以上の場合を示している場合には、カウンタ４００の出力を選択してＹデコーダ群４０４へ与える。
【０１９５】
Ｙデコーダ群４０４はデコーダ活性化信号φＣＤに応答してこの選択回路４０２から与えられた信号をデコードして列選択線を選択する。ラップ長が8 以下の場合には、選択回路４０２は、コラムアドレスバッファ２６ａの出力を選択する。
【０１９６】
Ｙデコーダ群４０４へ与えられるデコーダ活性化信号φＣＤは、このクロック数選択回路からの情報に従って、外部コラムアドレスストローブ信号／ＣＡＳ（またはライトイネーブル信号（書込許可信号））が立下がってから所定のクロック数か経過したときに一旦不活性状態となり、再び活性状態となる。この図３５に示す構成において、カウンタ４００は、シフトクロックＳＣではなく、Ｙデコーダ活性化信号φＣＤの立下がりに応答してそのカウント値が１増分される構成が利用されてもよい。このとき、シフトクロック信号ＳＣは、Ｙデコーダ制御系へ与えられ、そのシフトクロック信号ＳＣの発生タイミングで活性化信号φＣＤの活性化／不活性化の制御が行なわれる。次にこの通常ラップ長が８に設定されているＳＤＲＡＭにおいて、ラップ長１６が選択された場合の動作をその動作波形図である図３６を参照して説明する。
【０１９７】
まず、外部ロウアドレスストローブ信号／ＲＡＳが“Ｌ”に立下がると、次のクロック信号ＣＬＫの立上がりエッジでアドレス信号ＡＤＤが取込まれ、内部行アドレス信号Ｘａが発生される。この内部行アドレス信号Ｘａに従って、ワード線ＷＬの電位が立上がり、この１行のメモリセルの電位が各ビット線対ＢＬＰに伝達される。
【０１９８】
次いで、外部コラムアドレスストローブ信号／ＣＡＳおよび書込許可信号（ライトイネーブル信号）／ＷＥが“Ｌ”に立下がると、そのときデータ入出力端子ＤＱに与えられていたデータがクロック信号ＣＬＫの立上がりエッジで取込まれ、ライト用レジスタにラッチされる。このライト用レジスタへのラッチ時には先に示したように、ラップアドレスが示すレジスタ位置にデータが格納される。そのときには、列アドレス信号Ｙｂがすでに取込まれている。
【０１９９】
選択回路４０２は、クロック数選択回路３９４（図３４参照）からのラップ長が１６であることを示す情報に従って、カウンタ４００の出力を選択する。カウンタ４００は、内部制御信号φＣに従ってコラムアドレスバッファ２６ａの出力をその初期カウント値としてラッチしている。Ｙデコーダ群４０４は、次いで、デコーダ活性化信号φＣＤに応答して活性化されて列デコード動作を行ない１本の列選択線ＣＳ１を選択状態とする。ライト用レジスタには８ビットのラップデータｂ０〜ｂ７が順次格納される。８ビット目のラップデータｂ７がラッチされるクロック信号の立上がりエッジでライトバッファ活性化信号φＷＢが発生される。このときには、すでに列選択線ＣＳＬは選択されている。これにより、８ビットのラップデータｂ０〜ｂ７が各選択されたメモリセルへ書込まれる。このラップデータｂ０〜ｂ７のメモリセルへの書込と平行して、ライト用レジスタには次の８ビットのラップデータｂ８〜ｂ１５が順次クロック信号の立上がりエッジで取込まれてラッチされる。
【０２００】
ラップデータｂ７が取込まれたクロック信号の立上がりエッジでライト用レジスタからのデータの書込が行なわれ、次のクロック信号の立上がりに従って次のラップデータの取込みが行なわれているため、誤ったデータの書込が生じない。この列選択線ＣＳＬ１の選択により、メモリセルへのデータの書込が行なわれた後、一旦デコーダ活性化信号φＣＤは不活性状態へ移行する。この列デコーダの不活性化に応答してカウンタ４００のカウント値が１増分される。メモリアレイは、列選択系のみが一旦プリチャージ状態に復帰する。
【０２０１】
ワード線ＷＬは選択状態を維持する。したがって、各ビット線対ＢＬＰの電位はそれぞれセンスアンプによりラッチされた状態を維持する。所定クロック数がカウントされると、すなわち、ライト用レジスタに次のラップデータｂ８〜ｂ１５がすべて書込まれる前に、Ｙデコーダ群４０４が活性化される。選択回路４０２はカウンタ４００の出力をＹデコーダ群４０４に与えている。カウンタ４００のカウント値は１増分されている。したがって、Ｙデコーダ群４０４は、隣接する列選択線を選択する。
【０２０２】
この選択された列選択線ＣＳＬ２に関連するメモリセルに対しライト用レジスタにラッチされている８ビットラップデータｂ８〜ｂ１５がこのライト用レジスタ活性化信号φＷＢに応答して転送され、グローバルＩＯ線対ＧＩＯを介して選択されたメモリセルへデータが書込まれる。
【０２０３】
この上述の動作を繰返すことにより、１行のワード線に接続されるすべてのメモリセルへの連続アクセスが可能となる。
【０２０４】
ここで、ライト用レジスタからのデータ転送タイミングに関して、ラップ長の中間でデータを転送する場合には、８ビットラップデータが書込まれた時点におけるクロック信号の立上がりに応答してライト用レジスタの活性化信号が発生されてデータの書込が行なわれる。最終ラップデータが書込まれた場合には、通常のデータ書込タイミングと同様最終ラップデータが書込まれた後のクロック信号の立上がりエッジでデータの転送が行なわれる。この場合、最終ラップデータが書込まれた時点におけるクロック信号の立上がりエッジでデータの書込が実行されてもよい。
【０２０５】
図３５に示す構成においては、選択回路４０２は、クロック数選択回路のラップ長データに従って常時カウンタ４００の出力を選択している。この場合、最初のサイクルにおいてはコラムアドレスバッファ２６ａの出力を選択し、次のサイクルにはカウンタ４００の出力を選択するように構成されてもよい。
【０２０６】
なおこの図３４ないし３６に示す構成においてはデータ書込に対するラップ長の拡張の構成のみを示している。しかしながら、この場合ライト用レジスタの代わりにリード用レジスタを用いれば同様にデータ読出時におけるラップ長をも拡張することはできる。すなわち、連続リードサイクルにおいて、メモリアレイの動作は連続データ書込時と同様である。ライト用レジスタ活性化信号に代えてリード用レジスタ活性化信号が利用されるだけである。連続リードサイクルにおいては、出力バッファを介して８ビット目のラップデータが読出された時点で、次の８ビットラップデータがリード用レジスタに格納される。リード用レジスタからのデータ読出と平行してメモリアレイにおいて、次のラップデータ用のための列選択動作が実行される。
【０２０７】
ラップ長８に標準設定されたＳＤＲＡＭにおいて、ラップ長４を設定する場合、バンクの数が増加される構成が利用されてもよく、またバンク数を２としたままで、マスクデータを用いて４ビットのラップデータのみの書込が行なわれてもよい。データ読出時においては、ラップアドレスにより、この４ビットラップデータの先頭アドレスが指定されるため、マスクデータなどを特に用いる必要はなく、４ビット目のデータが読出された時点でデータの読出が終了される。
【０２０８】
［ピン配置］
図３７はこの発明に従うＳＤＲＡＭを収納するパッケージの外観を示す図である。この発明による１６ＭＳＤＲＡＭは、４４ピン、リードピッチ０．８ｍｍ，４００ｍｉｌ，ＴＳＯＰ  ＴｙｐｅＩＩに収納される。このパッケージは、標準１６ＭＤＲＡＭが収納されるＳＯＪ（シングルアウトラインジェイリーディットパッケージ）などと同じ大きさでありながら、リードピッチが小さく、ピン数を多くとれるという長所を有する。
【０２０９】
図３７において、このパッケージに収納されるＳＤＲＡＭは、ボンディングワイヤの切換により、×４構成と×８構成を実現する。
【０２１０】
ピン番号１、２２に電源電位Ｖｃｃが与えられる。データ入出力端子はパッケージ中央部に配置され、ピン番号９、１０、１２、１３、３２、３３、３５および３６のピン番号のピン端子がデータ入出力端子ＤＱ０〜ＤＱ７として利用される（ただし×８構成の場合）。
【０２１１】
データ入出力端子ＤＱ０、ＤＱ１およびＤＱ７ならびにＤＱ６を挟んで、入出力バッファに用いられるための電源電位Ｖｃｃ（Ｑ）を受けるピン端子（番号１１および３４）と、接地電位Ｖｓｓ（Ｑ）を受けるピン番号８および３７のピン端子が配置される。このデータ入出力に対して入出力バッファ専用に用いられる電源電位Ｖｃｃ（Ｑ）およびＶｓｓ（Ｑ）を利用することにより、高速でデータの入出力を行なう際に生じるデータ入出力端子の充放電に伴うノイズを効果的に低減することができ、内部動作の安定化を保証する。
【０２１２】
パッケージの両端のピン番号１および２２のピン端子には電源電位Ｖｃｃが与えられ、ピン番号２３および４４のピン端子には接地電位Ｖｓｓが与えられる。ピン番号２のピン端に子は書込許可信号／ＷＥが与えられ、ピン番号３のピン端子には外部ロウアドレスストローブ信号／ＲＡＳが与えられる。ピン番号４の端子へはクロックイネーブル信号／ＣＫＥが与えられる。ピン番号５のピン端子にクロック信号ＣＬＫが与えられる。アドレス信号ビットＡ０〜Ａ１１は、ピン番号１８ないし２１、２４ないし２９、１７および１６へそれぞれ与えられる。ピン番号１６へ与えられるアドレス信号ビットＡ１１は、バンク選択信号ＢＳとして利用される。すなわちこの場合、２バンク構成が利用される。このアドレスピン端子１６ないし２９へ与えられるアドレス信号は行アドレス信号と列アドレス信号とが時分割して与えられる。×８構成においては、アドレス信号ビットＡ０〜Ａ８またはＡ０〜Ａ９が列アドレス信号として用いられる。いずれが用いられるかは、内部のリフレッシュサイクルにおけるリフレッシュ単位により決定される。
【０２１３】
ピン番号４１のピン端子へはライトマスク指示信号ＷＭが与えられ、ピン番号４２のピン端子には出力許可信号（出力イネーブル信号）／ＯＥが与えられ、ピン番号４３のピン端子にはコラムアドレスストローブ信号／ＣＡＳが与えられる。ピン番号７、３８のピン端子へ与えられる電圧ＶＴおよびピン番号１５および３０のピン端子へ与えられる電圧Ｖｒｅｆは、このＳＤＲＡＭがＧＴＬインターフェースで利用される場合に必要とされる基準電位である。ＧＴＬレベルとは、“Ｈ”および“Ｌ”の比較基準電位が０．８Ｖであり、その信号の論理振幅が０．８Ｖのレベルの信号である。近年、高速で動作するマイクロプロセッサにおいて提案されている。
【０２１４】
ピン番号６、３９、４０のピン端子は未使用であり、その仕様は定義されていない。
【０２１５】
×４構成の場合には、ピン端子１２、１３、３２および３３のピン端子（データ入出力端子）はマスクデータ入出力端子として利用される。このマスクデータＭ０〜Ｍ３は、特定のデータ入出力ピン端子を介してのデータの書込に対しマスクをかける。このようなライトパービット動作を実現する構成は、容易に実現することができ、データ入出力端子へ同時にマスクデータが与えられてその入力バッファを不活性状態にする構成が利用されてもよい。またこれに代えて、特定のたとえばＷＣＢＲ条件下においてマスクデータを取込んで内部のレジスタ回路でラッチしておき、連続アクセス中はそのレジスタに保持されたマスクデータに従って特定のデータ入出力端子を介して与えられるデータを無効とするかまたは入力バッファを不活性状態に維持する構成が利用されればよい。
【０２１６】
［第２型式のＳＤＲＡＭ］
先に示した同期型半導体記憶装置においては、外部から与えられるクロック信号に同期して制御信号、アドレス信号および入力データなどの装置内部への取込みが実行されている。同期型半導体記憶装置は複数のバンクを備えている。このバンクを交互にアクセスすることにより、インターリーブ方法をＳＤＲＡＭ内部で実現することができる。メモリサイクルは制御信号／ＲＡＳの活性化期間（“Ｌ”の期間）で決定されている。バンクを切換えるためには、この制御信号／ＲＡＳを一旦“Ｈ”の不活性状態に立上げる必要がある。バンクアドレスを設定するためである。連続的にバンク＃１およびバンク＃２を交互にアクセスするためには２つの方法が考えられる。
【０２１７】
第１の方法は、バンク＃１およびバンク＃２に対しそれぞれ独立に制御信号／ＲＡＳを設けることである。第２の方法は、外部制御信号をすべてワンショットのパルスにする方法である。動作モードの指定は、この外部制御信号の状態の組合せで決定する。動作モードを指定する必要があるときのみ制御信号を所定の組合せに設定する。ＳＤＲＡＭ内部ではこの設定された動作に従って必要な動作が実行される。このように制御信号をパルス化することにより、制御信号／ＲＡＳに従ってアドレス信号を取込む場合においても、一方のバンクにアクセス中に他方のバンクをプリチャージすることが可能となる。またこの制御信号をすべてパルス化する方式は、制御信号がアドレス信号と同様の信号形態となり、制御信号の生成が極めて容易となるという利点をも合わせて有する。必要とされる信号をすべて同一の形態の信号で生成すればよく、外部処理装置に余分の負荷をかける必要がないためである。以下この制御信号をパルス方式とする構成について説明する。
【０２１８】
［信号の定義］
信号はすべてパルス化されており、実行される動作は制御信号の組合せにより決定される。まず、各制御信号の状態とそのときに行なわれる動作モードとの対応関係について説明する。
【０２１９】
図３８は、このパルス方式同期型半導体記憶装置のピン配置を示す図である。図３８に示す同期型半導体記憶装置は、第１の同期型半導体装置と同様、１ワードが４ビットの構成と、１ワードが８ビットの構成を備える。ワード構成の設定はパッドのボンディングにより実現される。
【０２２０】
ピン番号１、５、９、２２、３６、および４０のピン端子へ動作電源電圧Ｖｃｃが与えられる。ピン番号５、９、３６、および４０へ与えられる動作電源電圧Ｖｃｃ（図３８においてはＶｃｃＱと示す）は、入出力回路（特に、入出力バッファ）に利用される。ピン番号３、７、２３、３８、および４２のピン端子へ接地電位Ｖｓｓが与えられる。ピン番号３、７、３８、および４２へ与えられる接地電位Ｖｓｓ（図３８において符号ＶｓｓＱで示す）は入出力回路に利用される。動作電源電圧を入出力回路用と残りの回路用と２つに分けているのは、電源線および接地線におけるノイズの発生を防止するためである。特に、入出力回路用に動作電源電圧ＶｃｃＱためのピン端子および接地電位ＶｓｓＱのためのピン端子をそれぞれ４つ設けているのは、グランドバウンスなどによるノイズの発生を確実に防止するためである。電源線および接地線を分散させることにより、配線の寄生インダクタンス成分を低減し、リンギングの発生を防止する。またスパイクノイズが発生してもそのスパイクノイズの影響をごく部分的に抑制する。
【０２２１】
ピン番号２、４、６、８、３７、３９、４１および４３のピン端子はデータ入出力のために用いられる（１ワード８ビットの構成の場合）。１ワードが４ビット構成の場合、ピン番号２、６、３９および４３のピン端子はマスクデータＭ０〜Ｍ３を入力するために利用される。
【０２２２】
ピン番号１７ないし２１および２４ないし２９のピン端子はアドレス信号入力端子として用いられる。ピン番号１６のピン端子へはバンクを指定するためのバンクアドレスＢＡが与えられる。ピン番号１２のピン端子へライトイネーブル信号／ＷＥが与えられる。ピン番号１３のピン端子へ列アドレスストローブ信号／ＣＡＳが与えられる。ピン番号１４のピン端子へ行アドレスストローブ信号／ＲＡＳが与えられる。ピン番号３３のピン端子へデータ入出力／マスク信号ＤＱＭが与えられる。この信号ＤＱＭは先の実施例における出力イネーブル信号／ＯＥおよびライトマスク信号ＷＭ両者の組合せに対応する。ピン番号３２のピン端子へクロック信号ＣＬＫが与えられる。ピン番号３１のピン端子へ、クロック信号ＣＬＫを取込み内部クロック信号を発生するクロックバッファの活性化／不活性化を制御するためのクロックバッファイネーブル信号／ＣＫＥが与えられる。ピン番号１５のピン端子へは半導体記憶装置が選択状態であることを示すチップセレクト信号／ＣＳが与えられる。
【０２２３】
これらの制御信号はパルスの形態で動作モードを指定するサイクルにおいてのみ与えられる。すべての制御信号、アドレス信号およびデータはすべてクロック信号ＣＬＫの立上がりエッジで内部に取込まれる。制御信号／ＷＥ、／ＣＡＳ、／ＲＡＳ、／ＣＳおよびＤＱＭのクロック信号ＣＬＫの立上がりエッジにおける状態の組合せに従って装置内部で指定された動作モードの判別が実行される。次にこの制御信号と指定された動作モードとの対応関係について説明する。
【０２２４】
図３９は、制御信号の状態とそのときに指定される動作モードとの対応関係を示す図である。以下、図３９を参照して、制御信号と動作モードとの関係について説明する。
【０２２５】
（ａ）  ／ＣＳ＝／ＲＡＳ＝“Ｌ”かつ／ＣＡＳ＝／ＷＥ＝“Ｈ”
この状態では、行アドレスの取込みが指定されかつアレイの活性化が指定される。すなわち、行アドレスを取込みかつ併せてバンクアドレスも取込み選択されたバンクにおいて行選択に関連する動作が実行される。
【０２２６】
（ｂ）  ／ＣＳ＝／ＣＡＳ＝“Ｌ”かつ／ＲＡＳ＝／ＷＥ＝“Ｈ”
この状態では列アドレスの取込みが指定されかつデータ読出動作モードが指定される。この動作モードにおいては、読出データレジスタが選択され、選択されたメモリセルの読出データレジスタへのデータ転送動作が実行される。
【０２２７】
（ｃ）  ／ＣＳ＝／ＣＡＳ＝／ＷＥ＝“Ｌ”かつ／ＲＡＳ＝“Ｈ”
この状態は、列アドレスの取込みおよびデータ書込動作を指定する。この動作モードにおいては、書込レジスタの活性化が行なわれ、与えられたデータの書込レジスタおよび選択メモリセルへの書込が行なわれる。
【０２２８】
（ｄ）  ／ＣＳ＝／ＲＡＳ＝／ＷＥ＝“Ｌ”かつ／ＣＡＳ＝“Ｈ”
（ｅ）  ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝“Ｌ”かつ／ＷＥ＝“Ｈ”
この状態ではリフレッシュが指定されかつセルフリフレッシュ動作が開始される。この動作モードにおいては、内部でリフレッシュアドレスの生成および選択行におけるメモリセルのリフレッシュが、内蔵されたアドレスカウンタおよびタイマを用いて実行される。
【０２２９】
（ｆ）  ／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝“Ｌ”
この動作モードにおいては、モードレジスタにデータがセットされる。このモードレジスタは、特に説明していないが、同期型半導体記憶装置における固有の動作モードを指定するためにモードレジスタが設けられており、このモードレジスタに設定されたデータに従って、所望の動作が実行される。このようなモードレジスタの用途としては、先の実施例におけるラップ長の設定、ラップ長シーケンスの設定などがある。
【０２３０】
（ｇ）  ＤＱＭ＝“Ｌ”
この動作モードにおいては、先に信号／ＣＡＳおよび／ＷＥにより決定された動作モードにおいて、データの書込または読出が実行される。すなわち、外部から与えられた書込データの書込レジスタへの格納または読出データレジスタに格納されたデータの読出が実行される。
【０２３１】
（ｈ）  ＤＱＭ＝“Ｈ”
この動作モードにおいては、データの読出が不活性状態とされ、かつライトマスク動作（連続ビットデータ（ラップデータ）におけるマスク動作）が指定される。書込データに対するマスキングは、この信号ＤＱＭが“Ｈ”となった次のクロック信号ＣＬＫの立上がりエッジにおいて与えられたデータに対し行なわれる。１クロック遅らせて書込データにマスクをかけることにより、制御信号のタイミング設定が容易となる。
【０２３２】
（ｉ）  ／ＣＳ＝“Ｌ”かつ／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝“Ｈ”
この状態においては動作に変化はない。どの動作モードも指定されない。半導体記憶装置が選択状態にあり先に指定された動作を実行しているだけである。
【０２３３】
（ｊ）  ／ＣＳ＝“Ｈ”
この状態においては、ＳＤＲＡＭは非選択状態であり、信号／ＲＡＳ、／ＣＡＳ、および／ＷＥは無視される。
【０２３４】
ここで、図３９において符号“−”で示される信号状態は「ドントケア」状態，および“Ｘ”は「任意」状態を示す。次に具体的動作について説明する。
【０２３５】
［具体的動作シーケンス］
１．データ読出
図４０は、第２型式のＳＤＲＡＭのデータ読出時における動作を示す外部信号の状態を示すタイミングチャート図である。以下、データ読出動作について説明する。
【０２３６】
サイクル１において、クロック信号ＣＬＫの立上がりエッジにおいて、信号／ＲＡＳが“Ｌ”、信号／ＣＡＳおよび／ＷＥがともに“Ｈ”に設定される。このとき、行アドレス信号ビットＡ０〜Ａ１０が行アドレス信号Ｘａとして取込まれ内部アドレスが生成される。このとき同時に、バンクアドレス信号ＢＡも取込まれる。バンクアドレス信号ＢＡは“０”である。この場合、バンクアドレスＢＡに対応するバンクが選択される。バンクアドレスに合わせてＳＤＲＡＭはバンク０およびバンク１を有すると想定する。バンク０において、行デコード動作およびアレイの活性化が実行される。
【０２３７】
１クロック置いて、サイクル３において、クロック信号ＣＬＫの立上がりエッジで信号／ＲＡＳおよび／ＷＥが“Ｈ”に設定され、信号／ＣＡＳが“Ｌ”に設定される。この状態は、データの読出を示しかつこのサイクル３のクロック信号ＣＬＫの立上がりエッジでアドレス信号ビットＡ０〜Ａ１０が列アドレス信号Ｙｂとして取込まれる。これにより内部で行アドレス信号Ｘａおよび列アドレス信号Ｙｂに従う行および列の選択動作が実行され、選択されたメモリセルのデータが読出データレジスタへ格納される。６クロックサイクル後のサイクル７においてデータが読出される。この場合、信号ＤＱＭが予め“Ｌ”に設定される。これによりデータ読出が可能となる。
【０２３８】
サイクル７において、読出用レジスタに格納された８個のデータが順次クロック信号ＣＬＫの立上がりエッジに同期して読出される。連続８ビットのデータをｂ０〜ｂ７として示す。
【０２３９】
このデータ読出と並行して、サイクル７においてクロック信号ＣＬＫの立上がりエッジで信号／ＲＡＳおよび／ＷＥを“Ｌ”に設定し、信号／ＣＡＳを“Ｈ”に設定する。このとき併せてバンクアドレスＢＡが“０”に設定される。これによりバンク０のプリチャージが指定され、バンク０のアレイのプリチャージが実行される。
【０２４０】
ここで、信号ＤＱＭはデータ読出時において２クロックサイクル遅れて読出用レジスタの活性化／不活性化を制御する。データの読出のための制御信号のタイミング設定を容易とするためである。出力バッファおよびリードレジスタのシフトの制御をこの信号ＤＱＭが“Ｌ”となってから２クロック経過した後に活性化する構成が利用されればよい。この構成は、信号ＤＱＭを２クロック期間遅延させる遅延回路を利用することにより容易に実現される。
【０２４１】
プリチャージ状態に入ったバンク０は所定のＲＡＳプリチャージ期間（２ないし３クロックサイクル）が経過した後再び活性化することができる。
【０２４２】
サイクル１１においてクロック信号ＣＬＫの立上がりエッジで、信号／ＲＡＳが“Ｌ”、信号／ＣＡＳおよび／ＷＥがともに“Ｈ”となる。バンクアドレス信号ＢＡは“０”となる。バンク０が再び活性化される。同時に行アドレス信号Ｘｃの取込みが実行される。
【０２４３】
サイクル１３におけるクロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳが“Ｌ”、信号／ＲＡＳおよび／ＷＥがともに“Ｈ”に設定される。列アドレス信号Ｙｄの取込みが行なわれるとともにデータ読出動作が指定される。バンク０において、行アドレスＸｃおよび列アドレスＹｄに従って選択動作が実行され、選択されたメモリセルのデータが再び読出データレジスタへ転送される。データの出力は信号／ＲＡＳが“Ｌ”に入ったメモリサイクルの開始から６クロックをカウントした後に実行される。この状態においては、信号ＤＱＭは“Ｌ”となっており、出力イネーブル状態を示している。
【０２４４】
サイクル１７においてクロック信号ＣＬＫの立上がりエッジでアドレスＸｃおよびＹｄにより選択された８個のデータｄ０〜ｄ７が順次クロック信号ＣＬＫの立上がりに応答して読出される。サイクル１７において同時に信号／ＲＡＳおよび／ＷＥを“Ｌ”とし、バンクアドレス信号ＢＡを“Ｌ”とする。これによりバンク０は再びプリチャージ状態に入る。
【０２４５】
次にサイクル１９において、信号／ＲＡＳを“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”とし、バンクアドレスＢＡを“１”とする。この状態においてはバンク１が選択され、そのときに与えられていたアドレス信号ビットＡ０〜Ａ１０が行アドレスＸｅとして取込まれる。これにより、バンク１において行アドレスＸｅに従った行選択動作が実行される。
【０２４６】
サイクル２１におけるクロック信号ＣＬＫの立上がりエッジで信号／ＲＡＳおよび／ＷＥを“Ｈ”に設定しかつ信号／ＣＡＳを“Ｌ”に設定する。これによりバンク１に対するデータ読出動作が指定される。このとき同時に、列アドレスＹｆが取込まれる。信号ＤＱＭは“Ｌ”の状態にあり出力イネーブル状態を示している。バンク０からデータｄ７が読出された後、次のクロックサイクル２５のクロック信号ＣＬＫの立上がりエッジでバンク１からのデータｆ０が読出される。このときまた信号／ＲＡＳが“Ｌ”、信号／ＷＥが“Ｌ”および信号／ＣＡＳが“Ｈ”に設定され、バンクアドレス信号ＢＡが“１”であり、バンク１のプリチャージが指定される。データレジスタからは続いてバンク１のデータが読出される。バンク１においてはプリチャージが実行される。
【０２４７】
サイクル２８において、再び信号／ＲＡＳ“Ｌ”、信号／ＣＡＳおよび／ＷＥを“Ｈ”に設定し、バンクアドレス信号ＢＡを“０”と設定することによりバンク０が再び活性化される。
【０２４８】
サイクル２８のクロック信号ＣＬＫの立上がり時において、クロックバッファイネーブル信号／ＣＫＥを“Ｈ”に設定する。信号／ＣＫＥはクロックバッファをイネーブル／ディセーブルする信号である。信号／ＣＫＥが“Ｈ”となると、読出用レジスタにおけるレジスタのシフトクロックの発生が次のクロックサイクルにおいて禁止される。すなわち、サイクル２９において読出されたデータｆ４が次のサイクル３０においても連続して読出される。これにより、ＳＤＲＡＭ外部において、データを処理している装置においてデータの処理速度がこのデータ読出に追随できないかまたは必要なデータが揃わない場合にこのクロックバッファイネーブル信号／ＣＫＥを“Ｈ”と設定することにより所定期間同一データを出力し続けることができる。この動作は“サスペンデッドアウトプット”と呼ばれる。
【０２４９】
サイクル３０において、バンク０における列アドレスＹｈの取込みが行なわれ、サイクル３４においてバンク０のプリチャージが実行される。
【０２５０】
上述のように、信号／ＲＡＳをパルス方式で印加することにより、動作サイクルの最初の期間のみ制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを所定の状態に組合せることにより動作モードが指定されるため、容易にバンクの切換を行なうことができ、バンク０の活性化時にバンク１のプリチャージを行なうことができる。したがって、ＲＡＳプリチャージ時間を考慮する必要がなく、連続して交互にバンク０およびバンク１からデータを読出すことができ、高速でデータを読出すことが可能となる。
【０２５１】
また「サスペンデッドアウトプット」動作モードを設けることにより、容易に連続データ読出中においても処理装置の動作速度に併せてデータの取込みを行なうことが可能となり、システムのタイミング設計が容易となる。ここで、外部から見た場合、信号／ＣＫＥが“Ｈ”となってから２つ目のクロック信号が消去されているように示される。これは内部的には、次のクロック信号の立上がりエッジでレジスタのシフト動作が実行されるため、内部的には信号／ＣＫＥが“Ｈ”となった次のサイクルのクロックが消去される。
２．データ書込
図４１はこの第２型式のＳＤＲＡＭのデータ書込動作を示す図である。書込動作は信号／ＣＡＳの立下がりと同時に信号／ＷＥを“Ｌ”と設定することにより指定される。図４１においては、まずバンク０に対するデータ書込動作が指定される。この状態においては、信号／ＣＡＳおよび／ＷＥの“Ｌ”への設定と同時に書込レジスタへのデータの書込すなわち外部データの取込みが実行される。
【０２５２】
書込動作時においては信号ＤＱＭは内部的には、１クロック遅れてデータの取込みをイネーブル／ディセーブルする。
【０２５３】
データ書込時においては、入力バッファへのデータの取込みを書込指示と同時に行なえばよいだけであるためである。このときまだ書込レジスタの状態が完全にリセットされていなくてもよい。次のクロックサイクルまでにレジスタのリセット状態が確定し、データｂ０の書込が行なえればよいためである。このため読出動作時と異なり信号ＤＱＭはデータ書込よりも１クロック遅れてデータ書込のイネーブル／ディセーブルを制御する。データ読出時においては、メモリサイクル開始後クロック信号ＣＬＫ６個カウントした後に読出動作が行なわれる。このときまでに出力バッファを動作可能状態としておく必要があるとともに、レジスタから与えられたデータを出力バッファに取込み読出す必要がある。このため信号ＤＱＭは書込モード時より早くイネーブルされる。
【０２５４】
信号ＤＱＭを“Ｈ”に設定すると、次のクロックサイクルで与えられる書込データに対しマスクがかけられる。１クロックサイクル遅れたデータに対しマスクがかけられるのは、タイミングの設定を容易とするためである。この１クロック遅れてデータに対しマスクをかける構成は、図２４に示す構成において、書込マスクデータＷＭが１クロック遅れてライトマスクデータ発生回路へ与えられる構成が利用されればよい。この１クロック遅れたデータに対しマスクをかける構成とすることにより、ラップアドレスデコーダからのラップアドレスに対するタイミング設計が容易となる。
【０２５５】
このデータ書込モード時においても、信号／ＣＫＥを“Ｈ”に設定すると、次のクロックサイクルで与えられるデータｆ６がその次のクロックサイクルにおいても引き続き入力される。書込用レジスタにおけるレジスタのシフト動作が禁止される。これにより、データ書込時において、必要なデータが揃ったときにデータを書込むことが可能となる。この動作は「サスベンデッドインプット」と呼ばれる。
【０２５６】
各命令およびアドレス信号は外部クロック信号ＣＬＫの立上がりエッジで取込まれる。命令およびアドレス信号はいつ与えられるか予め想定することはできない。このため、外部クロック信号ＣＬＫの立上がりエッジでこれらの外部制御信号を取込み内部制御信号を発生し状態を安定させる必要がある。このための入力部の構成について次に説明する。
【０２５７】
［制御信号バッファ］
図４２は、信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを外部クロック信号ＣＬＫに同期して取込むバッファ回路の構成を示す図である。図４２においては、外部信号と内部信号とを区別するために、外部信号に対しては符号“ｅｘｔ．”を付す。
【０２５８】
図４２において、ＲＡＳバッファは、外部制御信号ｅｘｔ．／ＣＳが“Ｌ”のときに活性化され、外部クロック信号ｅｘｔ．ＣＬＫに同期して外部制御信号ｅｘｔ．／ＲＡＳを取込み内部制御信号／ＲＡＳを発生する。ＣＡＳバッファ５０４は、外部制御信号ｅｘｔ．／ＣＳの“Ｌ”に応答して活性化され、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジで外部制御信号ｅｘｔ．／ＣＳを取込み内部制御信号／ＣＡＳを発生する。ＷＥバッファ５０６は、外部制御信号ｅｘｔ．／ＣＳの“Ｌ”に応答して活性化され、外部クロック信号ｅｘｔ．ＣＬＫの立上りエッジで信号ｅｘｔ．／ＷＥを取込み内部信号／ＷＥを発生する。
【０２５９】
図４３は、内部アドレス信号を発生するための回路構成を示す図である。図４３において、クロックバッファ５０８は、外部クロック信号ｅｘｔ．ＣＬＫをバッファ処理して内部クロック信号ＣＬＫを生成する。状態デコーダ５１０は、内部制御信号／ＲＡＳ、／ＣＳおよび／ＷＥをこのクロックバッファ５０８からの内部クロック信号ＣＬＫの立上がりエッジで取込みその信号の状態を判別し、必要な内部制御信号を生成する。状態デコーダ５１０は、信号／ＲＡＳ、／ＣＡＳおよび／ＷＥがアドレス信号の取込みを指定している場合には、アドレスバッファ５１２を活性化する。アドレスバッファ５１２は、この状態デコーダ５１０からのデコード結果信号に従って外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジで外部アドレスｅｘｔ．Ａｉを取込み内部アドレスＡｉ（バンクアドレスＢＡを含む）を生成する。
【０２６０】
［内部制御信号発生系］
図４４は、第２型式のＳＤＲＡＭの内部制御信号発生系の構成を概略的に示すブロック図である。図４４においては、メモリアレイは第１のバンク（バンク０）６００ａと第２のバンク（バンク１）６００ｂと２つのバンクを含む。このバンク６００ａおよび６００ｂは、図１に示す回路部分２００を含む。図４４においては、図面の煩雑化を避けるために、内部制御信号はバンク６００ａおよび６００ｂ共通に発生するように示される。バンクアドレス信号ＢＡに従って一方のバンクのみが活性化され、活性化されたバンクに対してのみ制御信号が与えられる。バンク６００ａおよび６００ｂの内部構成は先の実施例のものと同様である。
【０２６１】
図４４において、内部制御系は、外部制御信号ｅｘｔ．／ＣＳをバッファ処理して内部制御信号／ＣＳを発生するＣＳバッファ６１４と、外部から与えられるクロックバッファイネーブル信号ｅｘｔ．／ＣＫＥに応答して制御信号ＣＬＫＢＥおよび／ＣＫＥを発生するＣＫＥバッファ６１２と、制御信号ＣＬＫＢＥおよび／ＣＫＥに応答して活性化され、外部からのクロック信号ｅｘｔ．ＣＬＫをバッファ処理して内部クロック信号ＣＬＫ１およびＣＬＫ２を発生するクロックバッファ６１０を含む。
【０２６２】
ＣＫＥバッファ６１２は、外部制御信号ｅｘｔ．／ＣＫＥが不活性状態のとき（“Ｈ”レベルのとき）、クロックバッファ６１０からのクロック信号ＣＬＫ１およびＣＬＫ２の発生を停止させる。ＣＫＥバッファ６１２はクロックバッファ６１０からの第１の内部クロック信号ＣＬＫ１に同期して外部制御信号ｅｘｔ．／ＣＫＥを取込み内部制御信号／ＣＫＥを発生する。制御信号／ＣＫＥはクロックバッファ６１０へまた与えられる。クロックバッファ６１０はこの内部制御信号／ＣＫＥに応答して、外部クロック信号ｅｘｔ．ＣＬＫに同期した第２の内部クロック信号ＣＬＫ２を発生する。ＣＫＥバッファ６１２はまた、特殊モードが設定されたとき、外部制御信号ｅｘｔ．／ＣＫＥをクロック信号ＣＬＫ１（すなわち外部クロック信号ｅｘｔ．ＣＬＫ）と非同期で取込み制御信号ＣＬＫＢＥを発生しかつクロック信号ＣＬＫ１およびＣＬＫ２の発生を禁止する。
【０２６３】
すなわち、クロックバッファ６１０は、ＣＫＥバッファ６１２からの制御信号ＣＬＫＢＥおよび／ＣＫＥを並列に受け、その活性化／不活性化が制御される。制御信号ＣＬＫＢＥおよび／ＣＫＥの一方が活性状態にあれば、クロックバッファ６１０は内部クロック信号を発生する。特殊モードが指定されたときのみクロックバッファ６１０の内部クロック信号の発生が停止される。ここで、クロックバッファ６１０から第１の内部クロック信号ＣＬＫ１および第２のクロック信号ＣＬＫ２と２つのクロック信号が発生されているのはセルフリフレッシュ時、およびスタンバイ動作時において不必要なバッファ回路の動作を禁止するためである。すなわち第１の内部クロック信号ＣＬＫ１は、外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳおよびｅｘｔ．／ＷＥなどの制御信号を取込むために用いられる。第２の内部クロック信号ＣＬＫ２はデータの入出力を制御するために利用される。この第２のクロック信号ＣＬＫ２をデータの入出力制御系のみに与えることにより、前述のサスペンデッドインプット動作およびサスペンデッドアウトプット動作を実現することができる。
【０２６４】
ＳＤＲＡＭはさらに、ＣＳバッファ６１４からの内部制御信号／ＣＳに応答して活性化され、外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥおよびｅｘｔ．ＤＱＭを取込み内部制御信号を発生する第１の制御信号発生回路６１６と、第１の制御信号発生回路６１６からの制御信号に応答して、選択されたアレイを駆動する制御信号を発生する第２の制御信号発生回路６１８と、第１の制御信号発生回路６１６からのリフレッシュ指示に応答してリフレッシュ動作を行なうリフレッシュ回路６２０を含む。
【０２６５】
第１の制御信号発生回路６１６は、第１の内部クロック信号ＣＬＫ１に応答して外部制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、およびｅｘｔ．／ＷＥを取込みそのときの信号の状態の組合せにより指定された動作モードを判別する。この判別結果に従って、第１の制御信号発生回路６１６は、書込制御信号φＷ、読出制御信号φＯ、行選択制御信号φＲおよび列選択制御信号φＣ、行アドレスバッファ活性化信号ＲＡＤＥおよび列アドレスバッファ活性化信号ＣＡＤＥを発生する。第１の制御信号発生回路６１６はまた外部制御信号ｅｘｔ．ＤＱＭを第１の内部クロック信号ＣＬＫ１の立上がりエッジで取込み、入出力バッファをイネーブル状態とする。
【０２６６】
第２の制御信号発生回路６１８は、第１の内部クロック信号ＣＬＫ１およびバンクアドレス信号ＢＡを受け、第１の制御信号発生回路６１６からの制御信号に従って、センスアンプ活性化信号φＳＡ、プリアンプ活性化信号φＰＡ、書込用レジスタ活性化信号φＷＢ、入力バッファ活性化信号φＤＢ、および出力バッファイネーブル信号φＯＥを発生する。第２の制御信号発生回路６１８から発生される制御信号φＷＢ、φＤＢおよびφＯＥは、第１の内部クロック信号ＣＬＫ１により決定される。すなわち、内部クロック信号ＣＬＫ１の所定のカウント数に従ってこれらの制御信号φＷＢ、φＤＢおよびφＯＥが発生される。
【０２６７】
リフレッシュ回路６２０は、第１の制御信号発生回路６１６からのリフレッシュ指示に従ってリフレッシュアドレスＳＲＡを発生するとともに、アドレスバッファから与えられる内部行アドレスＸａに代えてこのリフレッシュアドレスＳＲＡをバンク６００ａおよび６００ｂへ与える（バンク６００ａおよび６００ｂが同時にリフレッシュされる場合）。リフレッシュ回路６２０は、このリフレッシュアドレスを発生するためのアドレスカウンタ、およびリフレッシュアドレスと通常の内部行アドレスとを切換るためのマルチプレクサを含む。
【０２６８】
リフレッシュ間隔を規定するタイマは第１の制御信号発生回路６１６に含まれる。リフレッシュ回路６２０からのリフレッシュアドレスＳＲＡは、後に説明するアドレスバッファ６２４へ与えられ、アドレスバッファ６２４の前段にこのリフレッシュアドレスＳＲＡと通常の外部アドレスｅｘｔ．Ａとを切換るマルチプレクサが設けられてもよい。この場合、第１の制御信号発生回路６１６が、リフレッシュ指示が与えられた場合には、行アドレスバッファ活性化信号ＲＡＤＥおよび行選択制御信号φＲを発生する。
【０２６９】
ＳＤＲＡＭはさらに、第１の制御信号発生回路６１６からの行アドレスバッファ活性化信号ＲＡＤＥおよび列アドレスバッファ活性化信号ＣＡＤＥに応答して活性化され、外部アドレス信号ｅｘｔ．Ａをそれぞれ行アドレス信号および列アドレス信号として取込み内部行アドレス信号Ｘａおよび内部列アドレス信号Ｙａおよびバンクアドレス信号ＢＡを発生するアドレスバッファ６２４と、第２の内部クロック信号ＣＬＫ２に応答して動作し、アドレスバッファ６２４からの所定のビットの内部列アドレス信号Ｙｍを受けて図１に示すリード用レジスタおよびライト用レジスタを制御する信号すなわち、ラップアドレスＷＹ、リードレジスタ駆動信号φＲｒおよびライト用レジスタ駆動信号φＲＷを発生するレジスタ制御回路６２２を含む。このレジスタ制御回路６２２を第２の内部クロック信号ＣＬＫ２に同期して動作させることにより、第２の内部クロック信号ＣＬＫ２の発生を停止させた場合に、先に説明したサスペンディッドインプットおよびサスペンディッドアウトプットの動作を実現することができる。制御信号φＲｒまたはφＲｗが第２の内部クロック信号ＣＬＫ２が与えられない場合発生されないため、レジスタにおけるシフト動作が行なわれないためである。
【０２７０】
この図４４に示すように、第１の制御信号発生回路６１６への入力としてクロックバッファの活性化／非活性化を制御する制御信号ｅｘｔ．／ＣＫＥを設け、この制御信号によりクロックバッファのバッファの動作を制御する。クロックバッファ６１０からは外部クロック信号ｅｘｔ．ＣＬＫに同期した内部クロック信号ＣＬＫ１およびＣＬＫ２が生成される。外部制御信号ｅｘｔ．／ＲＡＳ等を取込む第１の制御信号発生回路６１６は、第１の内部クロック信号ＣＬＫ１に同期して（すなわち外部クロック信号ｅｘｔ．ＣＬＫに同期して）外部制御信号を取込む。ＣＳバッファ６１４はこの第１の内部クロック信号ＣＬＫ１に立上がりエッジで外部制御信号ｅｘｔ．／ＣＳを取込む。
【０２７１】
第１の制御信号発生回路６１６はこの内部制御信号／ＣＳが活性状態のときのみ外部制御信号を取込む。内部クロック信号ＣＬＫ１が発生されない場合、第１の制御信号発生回路６１６およびＣＳバッファ６１４における外部制御信号の取込みは行なわれない。これにより、外部制御信号を取込むバッファ回路を常時動作させる必要がなくなり、消費電力を低減することができる。また、クロック信号ＣＬＫ１が発生されている場合においても、内部制御信号／ＣＳが不活性状態にあれば、内部制御信号ｅｘｔ．／ＲＡＳなどの取込みは行なわれないため、同様消費電力を低減することができる。
【０２７２】
またアドレスバッファ６２４は、内部制御信号ＲＡＤＥおよびＣＡＤＥが発生されたときのみ外部アドレス信号ｅｘｔ．Ａの取込みを行なう。したがってアドレスバッファ６２４もアドレス指定が行なわれたときのみアドレスの取込みおよびラッチを行なうため、外部クロック信号ｅｘｔ．ＣＬＫの各サイクルで動作することがなくなり、消費電力が低減される。
【０２７３】
またクロックバッファ６１０においては、ＣＫＥバッファ６１２からの制御信号ＣＬＫＢＥおよび／ＣＫＥに従って必要なときのみ活性状態とされる。これにより、クロックバッファ６１０はＳＤＲＡＭがアクセスされないスタンバイ状態時などにおいて外部クロック信号ｅｘｔ．ＣＬＫの取込みを禁止できる。これにより必要時においてのみ内部クロック信号ＣＬＫ１およびＣＬＫ２が発生されるため、外部クロック信号ｅｘｔ．ＣＬＫを常時取込む動作を行なう必要がなくなり、同様消費電力が低減される。
【０２７４】
［データ読出回路系］
図４６ないし図４７は図１および図４５に示すＳＤＲＡＭのデータ読出回路系の構成を示す図である。図４５に示すように、ＳＤＲＡＭ７００は、２つのバンク♯Ａおよび♯Ｂと、バンク♯Ａおよび♯Ｂに共通に設けられる出力バッファ７０２を含む。図４５においては、データ入出力端子ＤＱ０〜ＤＱ７が示され、８ビット単位でのデータの入出力を行なう構成が一例として示される。出力バッファ７０２は、読出制御信号ＯＥＭに応答して活性状態とされ、選択されたバンクから伝達されるデータを受けて読出データを生成し、データ入出力端子ＤＱ０〜ＤＱ７へ伝達する。
【０２７５】
図４６は、バンク♯Ａのデータ読出部分の具体的構成を示す図である。図４６においては、１つのデータ入出力端子ＤＱに関連する部分の構成を示す。
【０２７６】
図４６において、バンク♯Ａは、８個のグローバルＩＯ線対ＧＩＯ０Ａ〜ＧＩＯ７Ａそれぞれに対応して設けられ、プリアンプイネーブル信号ＰＡＥＡに応答して対応のグローバルＩＯ線対上のデータを増幅しかつラッチするリードレジスタＲＧ０Ａ〜ＲＧ７Ａと、リードレジスタＲＧ０Ａ〜ＲＧ７Ａそれぞれに対応して設けられ、ラップアドレスＲＷＹ０、／ＲＷＹ０〜ＲＷＹ７、／ＲＷＹ７に応答して対応のリードレジスタの保持するデータを反転増幅する３状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａと、インバータバッファＴＢ０Ａ〜ＴＢ７Ａから伝達されるデータをラッチするラッチ回路ＬＡ−Ａと、インバータバッファＴＢ０Ａ〜ＴＢ７Ａから伝達されたデータ（ラッチ回路ＲＡ−Ａにラッチされている）を反転増幅して出力バッファへ伝達する３状態インバータバッファＴＢ８Ａを含む。インバータバッファＴＢ８ＡはバンクアドレスＢＡに従って発生されるバンク指定信号ＢＡＡおよびＢＡＢに応答して活性化される。
【０２７７】
図４７は、図４５に示すバンク♯Ｂのデータ読出系の構成を示す図である。バンク♯Ｂはバンク♯Ａと同様の構成を備える。すなわち、バンク♯Ｂは、プリアンプイネーブル信号ＰＡＥＢに応答して活性化され、対応のグローバルＩＯ線ＧＩＯ０Ｂ〜ＧＩＯ７Ｂ上のデータを増幅しラッチするリードレジスタＲＧ０Ｂ〜ＲＧ７Ｂと、ラップアドレスに応答して活性化され、対応のリードレジスタＲＧ０Ｂ〜ＲＧ７Ｂの出力を反転増幅する３状態インバータバッファＴＢ０Ｂ〜ＴＢ７Ｂと、インバータバッファＴＢ０Ｂ〜ＴＢ７Ｂの出力をラッチするラッチ回路ＬＡ−Ｂと、ラッチ回路ＬＡ−Ｂのラッチデータを反転増幅する３状態インバータバッファＴＢ８Ｂを含む。インバータバッファＴＢ８Ｂは、バンク指定信号ＢＡＡおよびＢＡＢに応答して活性化され、その反転増幅したデータを出力バッファへ伝達する。次にこの図４５ないし４７に示すＳＤＲＡＭのデータ読出動作についてその動作波形図である図４８を参照して説明する。
【０２７８】
図４８においては、レイテンシが３、ラップ長が４の場合のデータ読出動作波形が示される。ここで、レイテンシは列アクセスが行なわれてから有効データがデータ入出力端子ＤＱ（図４８においては符号Ｑで示す）に現われるまでに必要とされるクロックサイクル数である。列アクセスの開始は信号／ＣＡＳがクロック信号ＣＬＫの立上がりエッジにおいて“Ｌ”に設定することにより指定される。この列アクセスサイクルは図１および図４４に示すＳＤＲＡＭの構成のいずれにおいても同様である。このため信号／ＲＡＳについては示さない。信号／ＲＡＳはそれぞれの動作方式に従って列アクセス指定の前に設定される。
【０２７９】
第１サイクル（クロック番号１）において、信号／ＣＡＳが“Ｌ”に立下げられる。ライトイネーブル信号／ＷＥは“Ｈ”にありデータ読出が指定される。このとき同時に与えられるアドレス信号ＹａおよびバンクアドレスＢＡに従ってバンク♯Ａが指定される。すでに信号／ＲＡＳにより行アクセスは実行されている。この列アクセス指示（列選択動作指示）に従ってバンク♯Ａにおいて列選択動作が実行され、選択されたメモリセルのデータがグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ７上に伝達される。
【０２８０】
グローバルＩＯ線対ＧＩＯ０〜ＧＩＯ７上のデータが確定すると、プリアンプイネーブル信号ＰＡＥＡが“Ｈ”に立上がる。このプリアンプイネーブル信号ＰＡＥＡの発生タイミングもレイテンシに合わせて設定され、第３サイクル（クロック番号３）のクロックの立上がりに同期して発生される。これにより、リードレジスタＲＧ０Ａ〜ＲＧ７Ａに対応のグローバルＩＯ線対上のデータがラッチされる。
【０２８１】
次いでラップアドレス発生回路からのラップアドレスＲＷＹｉが所定のシーケンスに従って第３クロックサイクルから順次ラップ長に対応するクロックサイクル間発生される。この第３クロックサイクルにおいて同様にバンクアドレスＢＡに従って、バンク指定信号ＢＡＡが“Ｈ”に立上がり、インバータバッファＴＢ８Ａが作動状態となる。ラップアドレスにより活性化状態とされたインバータバッファＴＢ０Ａ〜ＴＢ７Ａからのデータが出力バッファ７０２へ伝達される。出力バッファ７０２へは、信号ＯＥＭ（図４８には示していない）が、バンク指定信号ＢＡＡと同様のタイミングで発生される。これにより有効データが第４クロックサイクルから順次出力される。
【０２８２】
第５クロックサイクルにおいて、信号／ＣＡＳが“Ｌ”に立下がり、そのときに与えられるアドレス信号ＡｄｄおよびバンクアドレスＢＡに従ってすでに行アクセスが行なわれているバンク♯Ｂに対する列選択動作が実行される。第７サイクルにおいてバンク♯Ｂに対するプリアンプイネーブル信号ＰＡＥＢが“Ｈ”に立上がり、バンク♯ＢにおいてグローバルＩＯ線対ＧＩＯ０Ｂ〜ＧＩＯ７ＢからリードレジスタＲＧ０Ｂ〜ＲＧ７Ｂに対するデータ転送およびラッチが実行される。第７クロックサイクルからラップアドレスが順次発生され、選択されたバンク♯Ｂのリードレジスタのデータが出力バッファへ伝達される。これにより、バンク♯Ｂから読出されたデータｂ１〜ｂ４が第８クロックサイクルから順次出力される。このようにバンク♯Ａおよびバンク♯Ｂを交互にアクセスすることにより両バンク♯Ａおよび♯Ｂから高速でデータを読出すことができる。このバンク♯Ａおよび♯Ｂへの連続アクセスは、図４４に示すパルス方式のＳＤＲＡＭであれば容易に実現することができる。また、バンク♯Ａおよびバンク♯Ｂそれぞれに対し別々の信号／ＲＡＳが利用される構成が用いられてもよい。
【０２８３】
プリアンプイネーブル信号ＰＡＥＡ（またはＰＡＥＢ）およびラップアドレスＲＷＹｉをそれぞれクロック信号ＣＬＫに同期して発生させることにより、メモリアレイからのデータ読出をパイプライン化することができ、高速でデータの読出を行なうことができる。
【０２８４】
［バンク指定信号発生系］
図４９はバンク指定信号ＢＡＡおよびＢＡＢを発生する回路の構成を示す図である。図４９を参照して、バンク指定信号発生系は、クロック信号ＣＬＫの立上がり時における信号／ＣＡＳをラッチするラッチ回路７１０と、クロック信号ＣＬＫの立上がりエッジでバンクアドレスＢＡを取込むラッチ回路７１１と、ラッチ回路７１０からの出力信号（列選択動作指示）に応答して所定の幅を有するワンショットパルスφｒを発生するワンショットパルス発生回路７１２と、ワンショットパルス発生回路７１２からのワンショットパルスφｒに応答して、ラッチ回路７１１のラッチデータをラッチするラッチ回路７１３を含む。ラッチ回路７１０および７１１は、そのラッチデータがクロック信号ＣＬＫの立上がりエッジに従って更新される。ラッチ回路７１３は、ワンショットパルス発生回路７１２からのワンショットパルスφｒに従ってそのラッチデータが更新される。
【０２８５】
バンク指定信号発生系はさらに、レイテンシ情報を記憶するレイテンシ記憶回路７１４と、ラップ長データを記憶するラップ長記憶回路７１６と、ワンショットパルス発生回路７１２からのワンショットパルスφｒに応答して活性化され、レイテンシ記憶回路７１４およびラップ長記憶回路７１６に保持されるレイテンシデータおよびラップ長データに従ってカウント動作を行なうカウンタ回路７１８と、カウンタ回路７１８からの出力信号をラッチ回路７１３のラッチデータに従って選択してバンク指定信号ＢＡＡまたはＢＡＢを発生するＢＡ発生回路７１５を含む。
【０２８６】
カウンタ回路７１８はワンショットパルス信号φｒに応答して起動され、レイテンシ記憶回路７１４に含まれるレイテンシデータが示すクロック数（レイテンシ−１）をカウントし、その後活性状態となる信号を発生する。カウンタ回路７１８はさらにこの活性化信号を発生した後ラップ長記憶回路７１６に保持されるラップ長データが示すクロックサイクル期間その活性状態を維持する。このカウンタ回路７１８の具体的構成については後に詳細に説明する。出力イネーブル信号ＯＥＭはカウンタ回路７１８から発生される。この出力イネーブル信号ＯＥＭはこのカウンタ７１８回路からＢＡ発生回路７１５へ与えられる信号をトリガとして発生される。次にこの図４９に示すバンク指定信号発生系の動作についてその動作波形図である図５０を参照して説明する。
【０２８７】
第１クロックサイクル（図５０において数字１で示す）のクロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳが“Ｌ”に立下がる。この状態は列アクセス指示であり、このサイクルからＳＤＲＡＭにおいては列選択動作が実行される。ラッチ回路７１０はクロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳをラッチする。ラッチ回路７１１はこのクロック信号ＣＬＫの立上がりエッジでバンクアドレスＢＡをラッチする。ワンショットパルス発生回路７１２は、このラッチ回路７１０からの“Ｌ”の信号に応答してワンショットのパルス信号φｒを発生する。ラッチ回路７１３はこのワンショットパルス信号φｒに従ってバンクアドレスＢＡをラッチする（ラッチ回路７１１から与えられる）。
【０２８８】
カウンタ回路７１８はこのワンショットパルス信号φｒに応答してクロック信号のカウント動作を開始する。そのカウント値がレイテンシ記憶回路７１４に記憶されるレイテンシ情報が示すクロックサイクル数（レイテンシ−１）に一致したときカウンタ回路７１８は“Ｈ”に立上がる信号を発生する。このときカウンタ７１８は、ワンショットパルス信号φｒを１つのクロック信号としてカウント動作するように構成されてもよい。またカウンタ回路７１８は、ワンショットパルス信号φｒが与えられた後、レイテンシ記憶回路７１４が記憶するレイテンシ数データが示すクロックサイクル数よりも２少ないクロック信号ＣＬＫの立上がりを検出するように構成されてもよい。図５０においては、レイテンシが３の状態が示され、かつバンク♯Ａが指定された場合が示される。
【０２８９】
ＢＡ発生回路７１５はこのカウンタ回路７１８からの活性化信号に従ってバンク指定信号ＢＡＡを発生する。カウンタ回路７１８はこのときまたこのバンク指定信号ＢＡＡをトリガとして出力イネーブル信号ＯＥＭを発生する。このカウンタ回路７１８の出力信号の活性化状態はラップ長記憶回路７１６が記憶するラップ長が示すクロックサイクル間維持される。図５０においてはラップ長が４の場合が示されており、第３クロックサイクルから４クロックサイクル経過後の第７クロックサイクルにバンク指定信号ＢＡＡおよび出力イネーブル信号ＯＥＭが“Ｌ”に移行する状態が示される。
【０２９０】
［リードレジスタ］
図５１は、図４６および図４７に示すリードレジスタの具体的構成を示す図である。図５１においては、リードレジスタＲＧ０Ａ〜ＲＧ７ＡおよびＲＧ０Ｂ〜ＲＧ７Ｂを参照符号ＲＧで示す。これらのリードレジスタは同一の構成を備えている。
【０２９１】
図５１を参照して、リードレジスタＲＧは、プリアンプイネーブル信号ＰＡＥ（ＰＡＥＡまたはＰＡＥＢ）に応答してグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上の信号電位を増幅するプリアンプＰＲＡと、プリアンプＰＲＡにより増幅されたデータをラッチするラッチ回路ＬＲＧを含む。プリアンプＰＲＡは、プリアンプイネーブル信号ＰＡＥ（ＰＡＥＡまたはＰＡＥＢ）をゲートに受ける相補接続されたｐチャネルＭＯＳトランジスタ７５０およびｎチャネルＭＯＳトランジスタ７５４と、トランジスタ７５４と接地電位との間に設けられ、そのゲートがグローバルＩＯ線／ＧＩＯｉに接続されるｎチャネルＭＯＳトランジスタ７５６と、プリアンプイネーブル信号ＰＡＥをそのゲートに受ける相補接続されたｐチャネルＭＯＳトランジスタ７５２およびｎチャネルＭＯＳトランジスタ７５５と、トランジスタ７５５と接地電位との間に設けられ、そのゲートがグローバルＩＯ線ＧＩＯｉに接続されるｎチャネルＭＯＳトランジスタ７５７とを含む。
【０２９２】
プリアンプＰＲＡはさらに、トランジスタ７５０と並列に設けられるｐチャネルＭＯＳトランジスタ７５１と、トランジスタ７５２と並列に設けられるｐチャネルＭＯＳトランジスタ７５３を含む。トランジスタ７５１および７５３はそのゲートとドレインが交差結合される。
【０２９３】
ラッチ回路ＬＲＧは、２つの２入力ＮＡＮＤ回路７６０および７６２を含む。ＮＡＮＤ回路７６０はその一方入力がノードＮ３０（プリアンプＰＲＡの一方出力ノード）に結合され、その他方入力がＮＡＮＤ回路７６２の出力に結合される。ＮＡＮＤ回路７６２はその一方入力がノードＮ３２（プリアンプＰＲＡの他方出力ノード）に結合され、その他方入力がＮＡＮＤ回路７６０の出力ノードＮ３４に接続される。ＮＡＮＤ回路７６０の出力ノードＮ３４からリードレジスタＲＧの格納データが出力される。次にこの図５１に示すリードレジスタの動作をその動作波形図である図５２を参照して説明する。
【０２９４】
列選択指示が与えられると（信号／ＣＡＳが“Ｌ”に立下がると）、選択バンクにおいては、選択されたメモリセルのデータがグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上に伝達され、グローバルＩＯ線対ＧＩＯｉおよび／ＧＩＯｉ上の信号が読出データに対応した電位に変化する。図５２においては、グローバルＩＯ線ＧＩＯｉ上にデータ“１”（電位“Ｈ”に対応）が読出され、グローバルＩＯ線／ＧＩＯｉ上にデータ“０”（電位“Ｌ”に対応）が読出された状態が示される。
【０２９５】
次いで、グローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上の電位が確定すると、プリアンプイネーブル信号ＰＡＥが発生される（クロック信号ＣＬＫをトリガとして）。
【０２９６】
信号ＰＡＥが“Ｌ”の間、プリアンプＰＲＡにおいては、ｐチャネルＭＯＳトランジスタ７５１および７５２がオン状態にあり、ｎチャネルＭＯＳトランジスタ７５４および７５５がオフ状態にある。このためノードＮ３０およびＮ３２は“Ｈ”の電位にプリチャージされている。この状態においてはラッチ回路ＬＲＧのラッチデータは変化せず、前のアクセスサイクルで読出された信号を保持している。プリアンプイネーブル信号ＰＡＥが“Ｈ”に立上がると、トランジスタ７５０および７５２がオフ状態、トランジスタ７５４および７５５がオン状態となる。トランジスタ７５６および７５７のゲートへは、既に安定状態となったグローバルＩＯ線／ＧＩＯｉおよびＧＩＯｉの信号電位が伝達される。
【０２９７】
今、グローバルＩＯ線ＧＩＯｉ上の信号電位が“１”である。したがってトランジスタ７５７の導電率がトランジスタ７５６の導電率よりも高くなり、ノードＮ３０がトランジスタ７５５および７５７によりノードＮ３２よりもより高速で放電される。ノードＮ３０の電位が低下すると、トランジスタ７５１がオン状態へと移行していきノードＮ３２を充電する。ノードＮ３２の電位が上昇すると、トランジスタ７５３がオフ状態へ移行する。これによりノードＮ３０およびＮ３２の電位が高速でグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉに対応した電位となる。すなわち、ノードＮ３０の電位が“Ｌ”、ノードＮ３２の電位が“Ｈ”となる。応じて、ＮＡＮＤ回路７６０の出力が“Ｈ”となり、ノードＮ３４に選択されたメモリセルから読出されたデータがラッチされる。
【０２９８】
グローバルＩＯ線ＧＩＯｉの信号電位が“Ｌ”およびグローバルＩＯ線／ＧＩＯｉ上の信号電位が“Ｈ”の場合には、ノードＮ３０の電位が“Ｈ”、ノードＮ３２の電位が“Ｌ”となり、ＮＡＮＤ回路７６０がその両入力が“Ｈ”となるため、ノードＮ３４には“Ｌ”の信号電位がラッチされる。
【０２９９】
［プリアンプイネーブル信号発生系］
図５３は、プリアンプイネーブル信号ＰＡＥを発生するための回路構成を示す図である。図５３において、ＰＡＥ信号発生系は、クロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳをラッチするラッチ回路７１０と、ラッチ回路７１０の出力信号に応答してワンショットのパルスを発生するワンショットパルス発生回路７１２と、ワンショットパルス発生回路７１２からのワンショットパルスに応答してクロック信号ＣＬＫをレイテンシ記憶回路７１４の記憶情報に従ってカウントし、所定カウント値に到達したときにプリアンプイネーブル信号ＰＡＥを発生するカウンタ回路７２０を含む。次にこの図５３に示すプリアンプイネーブル信号発生系の動作をその動作波形図である図５４を参照して説明する。
【０３００】
クロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳが“Ｌ”に設定されると列選択動作（列アクセス）が開始する。このとき、ラッチ回路７１０の出力が“Ｌ”に立下がり、ワンショットパルス発生回路７１２はワンショットのパルスを発生する。このワンショットパルス発生回路７１２からのワンショットパルスにより列選択動作が開始されたことが示される。カウンタ回路７２０は、このワンショットパルス発生回路７１２からのワンショットパルスに従ってクロック信号ＣＬＫをカウントする。このカウント値がレイテンシ記憶回路７１４が記憶するレイテンシよりも１少ない値に到達したとき、そのときのクロック信号ＣＬＫをトリガとして、カウンタ回路７２０はワンショットのパルス信号を発生する。このカウンタ回路７２０からのワンショットのパルス信号がプリアンプイネーブル信号ＰＡＥとなる。
【０３０１】
このカウンタ回路７２０から出力されるプリアンプイネーブル信号ＰＡＥが、図４９に示すＢＡ発生回路７１５と同様の構成により、選択されたバンクに対して設けられたリードレジスタに対してのみ発生される。カウンタ回路７２０はバンク♯Ａおよび♯Ｂそれぞれに設けられており、バンクアドレスＢＡに従って選択されたバンクに対応するカウンタ回路のみが活性化される構成が利用されてもよい。ここで図５４においてはレイテンシｌａが３の場合が一例として示されている。したがって列選択動作が始まってから２つ目のクロック信号（クロック番号３）をトリガとしてプリアンプイネーブル信号ＰＡＥが発生される。
【０３０２】
図５５は図５３に示すカウンタ回路７２０の具体的構成の一例を示す図である。図５５において、カウンタ回路７２０は、ワンショットパルス発生回路から与えられるワンショットパルスφｒに応答して起動され、クロック信号ＣＬＫの立下がりをカウントする立下がりカウンタ７７０と、立下がりカウンタ７７０からのカウントアップ信号に応答して所定のパルス幅を有するパルス信号ＰＡ１を発生するパルス発生回路７７２と、レイテンシ記憶回路からのレイテンシデータが１を示しているときに活性化され、ワンショットパルスφｒに応答して所定のパルス幅を有するパルス信号ＰＡＥ０を発生するパルス発生回路７７４と、パルス発生回路７７２および７７４からのパルス信号ＰＡＥ１およびＰＡＥ０の論理和をとるＯＲ回路７７６を含む。
【０３０３】
ＯＲ回路７７６からプリアンプイネーブル信号ＰＡＥが発生される。立下がりカウンタ７７０はレイテンシ記憶回路の記憶するレイテンシｌａが２以上の場合にカウント動作を実行する。パルス発生回路７７４はレイテンシ記憶回路の記憶するレイテンシｌａが１の場合に活性化される。次にこの図５５に示すカウンタ回路７２０の動作をその動作波形図である図５６を参照して説明する。
【０３０４】
クロック信号ＣＬＫの立上がりエッジにおける信号／ＣＡＳが“Ｌ”のとき、所定のパルス幅を有するワンショットパルス信号φｒが発生される。レイテンシが２以上の場合には、立下がりカウンタ７７０が活性化される。立下がりカウンタ７７０はこのワンショットパルス信号φｒの立上がりに応答して活性化され、クロック信号ＣＬＫの立下がりをカウントする。レイテンシが３の場合、パルス発生回路７７２は、このクロック信号ＣＬＫの２つ目の立下がりに応答してカウンタ７７０から発生されるカウントアップ信号により、所定時間経過後に所定のパルス幅を有するパルス信号ＰＡ１を発生する。一方、パルス発生回路７７４はレイテンシが１の場合に活性化され、このワンショットパルス信号φｒの立上がりに応答して所定時間経過後に所定のパルス幅を有するパルス信号ＰＡＥ０を発生する。ＯＲ回路７７６はこのパルス信号ＰＡＥ１およびＰＡＥ０のいずれかに従ってプリアンプイネーブル信号ＰＡＥを発生する。このパルス信号ＰＡＥ０およびＰＡＥ１が要するパルス幅は、クロック信号ＣＬＫのパルス幅と同じとされてもよい。
【０３０５】
図５７は、図５３に示すカウンタ回路の他の構成を示す図である。図５７において、カウンタ回路７２０は、クロック信号ＣＬＫを分周する分周回路７８０と、分周回路７８０からのクロック信号ＣＬＫＶをカウントするカウンタ７８２と、カウンタ７８２からのカウントアップ信号φｕに従って所定のパルス幅を有するパルス信号ＰＡＥを発生するパルス発生回路７８４を含む。カウンタ７８２は、ワンショットパルス信号φｒに応答して活性化され、クロック信号ＣＬＫＶをカウントし、そのカウント値がレイテンシデータが指定するカウント値に到達したときにカウントアップ信号を発生する。次にこの図５７に示すカウンタ回路７２０の動作をその動作波形図である図５８を参照して説明する。
【０３０６】
図５８において、分周回路７８０がクロック信号ＣＬＫを１／２分周し、その周波数を２倍にしている場合が一例として示される。この場合、カウンタ回路７８２は、レイテンシデータｌａに対し、ワンショットのパルス信号φｒが与えられてからクロック信号ＣＬＫＶの立下がりを２（ｌａ−１）回カウントする。カウント値が２（ｌａ−１）に到達するとカウントアップ信号φｕを発生する。パルス発生回路７８４はこのカウントアップ信号φｕに応答してワンショットのパルス信号を発生する。図５８においてはパルス信号ＰＡＥのパルス幅はクロック信号ＣＬＫのパルス幅と等しいように示される。カウンタ回路７８２には、レイテンシｌａが１に設定されている場合には、分周クロック信号ＣＬＫＶの最初の立下がりに応答してカウントアップ信号を発生する。したがって、この場合、パルス発生回路７８４からはクロック信号ＣＬＫの列アクセスサイクルの最初のクロック信号ＣＬＫの立上がりに応答してプリアンプイネーブル信号ＰＡＥが発生されると言える。
【０３０７】
ラップアドレスＲＷＹｉについては、列選択動作が開始されてからレイテンシｌａ−１回目のクロック信号ＣＬＫの立上がりに応答してラップアドレスが設定され、次いでラップ長が示すクロックサイクルの間順次クロック信号に応答してラップアドレスを発生する。これは、図２４（Ｃ）に示すラップアドレス発生回路のデコーダの出力の設定タイミング（図２８におけるリセット信号）をレイテンシデータｌａに従って発生し、次いでレイテンシデータｌａの指定するクロックサイクルからラップ長データが規定するクロックサイクルの間順次クロック信号ＣＬＫがこのラップアドレス発生回路へ与えられる。
【０３０８】
［ラップアドレス発生系］
図５９はラップアドレス発生系の構成の一例を示す図である。図５９において、ラップアドレス発生系は、クロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳをラッチするラッチ回路７９０と、ラッチ回路７９０からの列選択動作開始指示に応答して、３ビットのアドレスＡ０、Ａ１およびＡ２をデコードし、かつそのデコード結果をラッチするラップアドレスデコーダ７９１と、ラッチ回路７９０からの列選択動作指示に応答して活性化され、レイテンシデータｌａに従ってクロック信号ＣＬＫをカウントするレイテンシカウンタ７９４と、レイテンシカウンタ７９４からのカウントアップ信号φｌｓに従ってラップアドレスデコーダ７９１のラッチするデコーダをラップアドレス発生回路７９３へ転送する転送回路７９２と、レイテンシカウンタ７９４からのカウントアップ信号に応答して起動され、ラップ長データｗｒに従ってクロック信号ＣＬＫの立下がりをカウントするラップ長カウンタ７９５と、ラップ長カウンタ７９５の出力φｌｗに従ってクロック信号ＣＬＫを選択的に通過させてラップアドレス発生回路７９３へ与えるゲート回路７９６を含む。
【０３０９】
ラップアドレスデコーダ７９１は、図２４（Ｃ）に示す構成に対応する。ラップアドレス発生回路７９３は、ゲート回路７９６からのクロック信号ＣＬＫａに従って、転送回路７９２を介して与えられたラップアドレスを順次シフトする（図２８参照）。この転送回路７９２は、図２８に示すリセット信号を受けるトランジスタ２３６に対応する。ゲート回路７９６はたとえばＡＮＤ回路で構成され、ラップ長カウンタ７９５の出力φｌｗが“Ｈ”のときのみクロック信号ＣＬＫを通過させる。次にこの図５９に示すラップアドレス発生系の動作をその動作波形図である図６０を参照して説明する。
【０３１０】
クロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳが“Ｌ”に設定され、列選択動作が指示される。この状態はラッチ回路７９０によりラッチされ、ラップアドレスデコーダ７９１およびレイテンシカウンタ７９４が活性状態となる。ラップアドレスデコーダ７９１はこのラッチ回路７９０からの列選択動作指示に従って与えられた３ビットのアドレスＡ０、Ａ１およびＡ２をデコードし、そのデコード結果をラッチする。これにより８個のラップアドレスＲＷＹ０〜ＲＷＹ７のうち１つを活性状態とするデコード信号が生成される。レイテンシカウンタ７９４はラッチ回路７９０から列選択動作指示に従って起動され、クロック信号ＣＬＫをカウントし、レイテンシｌａより１小さい数のクロック信号（第３クロックサイクル）の立上がりエッジでカウントアップ信号φｌｓを生成する。
【０３１１】
レイテンシカウンタ７９４は、ラッチ回路７９０からの列選択動作指示に従ってクロック信号ＣＬＫの立下がりをカウントするように構成されてもよい。図６０においては、レイテンシｌａは３に設定されているため、レイテンシカウンタ７９４からは、レイテンシｌａより１小さいクロック数すなわちクロック番号３のクロック信号の立上がり時において“Ｈ”となる信号が生成される（第１クロック信号はカウントせず）。これにより転送回路７９２が導通状態となり、ラップアドレスデコーダ７９１によりデコードされかつラッチされていた情報がラップアドレス発生回路７９３へ伝達される。ラップアドレス発生回路７９３は図２８にその構成の一例を示すようにシフトレジスタ構成を備えている。この８ビットのシフトレジスタそれぞれにおいて、ラップアドレスが設定され８ビットのラップアドレスＲＷＹ０〜ＲＷＹ７のうちの１ビットのラップアドレスが選択状態（“Ｈ”）となる。
【０３１２】
ラップ長カウンタ７９５はこのレイテンシカウンタ７９４からのカウントアップ信号φｌｓに同期して活性化され、次のクロック信号ＣＬＫの立下がりエッジからラップ長データｗｒが指定するクロックサイクル数をカウントする。このラップ長データｗｒが指定するクロックサイクルが経過するまでラップ長カウンタ７９５は信号φｌｗを“Ｈ”に設定する。これにより第４クロックサイクルからクロック信号ＣＬＫがラップアドレス発生回路７９３へ与えられる。
【０３１３】
ラップアドレス発生回路７９３はこのゲート回路７９６を介して与えられるクロック信号ＣＬＫａに従ってそのラップアドレスＲＷＹｉを変更する。ラップ長カウンタ７９５の出力φｌｗは、ラップ長データｗｌが指定するクロックの立下がりをラップ長カウンタ７９５がカウントした後“Ｌ”に立下がる（クロック信号ＣＬＫの立下がりに応答して）。これによりゲート７９６が遮断状態となり、ラップアドレス発生回路７９３におけるラップアドレスＲＷＹｉの変更は禁止される。
【０３１４】
このようにラップアドレス発生回路７９３がクロック信号ＣＬＫに従って順次その保持データをシフトする構成において初期ラップアドレスを転送するタイミングをクロック信号に従って設定し、順次そのラップアドレスをクロック信号ＣＬＫに従って変更することにより、正確なデータの読出が行なわれる。
【０３１５】
ここで、ラップアドレス発生回路７９３はシフトレジスタの構成と異なる構成が利用されてもよい。
【０３１６】
図６１に示すように、このラップアドレスデコーダおよびラップアドレス発生回路は、ＷＣＢＲ条件下でのアドレスビットＡ６に従ってラップアドレスの発生順序が設定され、次いで列選択動作指示が与えられたときその３ビットのアドレスＡ０、Ａ１およびＡ２に従って順次設定された順序でラップアドレスを発生する構成が利用されてもよい。この構成の場合には、順次発生されるラップアドレスの発生タイミングおよび変更タイミングがクロック信号に応答して決定される。この構成は通常のシーケンス設定回路を用いて実現することができる。
【０３１７】
［出力バッファ］
図６２は出力バッファの具体的構成の一例を示す図である。図６２を参照して、出力バッファ７０２は、インバータバッファＴＢ８から伝達されるデータＱｏｕｔと出力イネーブル信号ＯＥＭを受ける２入力ＮＡＮＤ回路８０１と、読出データＱｏｕｔおよび出力イネーブル信号ＯＥＭを受ける２入力ゲート回路８０２と、ＮＡＮＤ回路８０１の出力に応答して導通し、データ入出力端子ＤＱを電源電位Ｖｃｃレベルに充電するｐチャネルＭＯＳトランジスタ８０３と、ゲート回路８０２の出力に応答して導通し、データ入出力端子ＤＱを接地電位レベルに放電するｎチャネルＭＯＳトランジスタ８０４を含む。ゲート回路８０２は、その偽入力に出力イネーブル信号ＯＥＭを受け、その真入力に読出データＱｏｕｔを受ける。次に動作について簡単に説明する。
【０３１８】
出力イネーブル信号ＯＥＭが“Ｌ”の場合、ＮＡＮＤゲート８０１の出力は“Ｈ”、ゲート回路８０２の出力は“Ｌ”である。これによりトランジスタ８０３および８０４がともにオフ状態となり、出力バッファ７０２は出力インピーダンス状態となる。
【０３１９】
出力イネーブル信号ＯＥＭが“Ｈ”に立上がると、ＮＡＮＤ回路８０１がインバータとして機能し、ゲート回路８０２も同様インバータとして機能する。たとえば、データＱｏｕｔが“１”（電位“Ｈ”に対応）のとき、ゲート８０１および８０２の出力はともに“０”（電位“Ｌ”に対応）となり、トランジスタ８０３がオン状態、トランジスタ８０４がオフ状態となる。これによりデータ入出力端子ＤＱにデータ“１”が読出される。
【０３２０】
［データ読出系の第２の実施例］
図６３は、この発明のＳＤＲＡＭのデータ読出系の他の構成例を示す図である。図６３において、ＳＤＲＡＭは２つのバンク♯Ａおよび♯Ｂを含む。
【０３２１】
バンク♯Ｂはまたバンク♯Ａと同様、プリアンプイネーブル信号ＰＡＥＢおよび転送指示信号ＴＬＲＢに従って対応のグローバルＩＯ線対ＧＩＯ０Ｂ〜ＧＩＯ７Ｂ上のデータの増幅およびラッチを行なうリードレジスタＲＧ０Ｂ〜ＲＧ７Ｂと、ラップアドレスＲＷＹ０Ｂ、／ＲＷＹ０Ｂ〜ＲＷＹ７Ｂ、／ＲＷＹ７Ｂに従って対応のリードレジスタのラッチデータを反転増幅する３状態インバータバッファＴＢ０Ｂ〜ＴＢ７Ｂと、これらの３状態インバータバッファのうち活性化された３状態インバータバッファの出力をラッチするラッチ回路ＬＡ−Ｂと、ラッチ回路ＬＡ−Ｂのラッチしたデータを反転増幅する３状態インバータバッファＴＢ８Ｂを含む。
【０３２２】
この図６３に示すバンク♯Ａおよびバンク♯Ｂの構成では、リードレジスタＲＧ０Ａ〜ＲＧ７ＡおよびＲＧ０Ｂ〜ＲＧ７Ｂがプリアンプイネーブル信号ＰＡＥＡおよびＰＡＥＢに加えてさらに転送指示信号ＴＬＲＡおよびＴＬＲＢに従ってデータのラッチ転送が制御されている点が先に示したリードレジスタの構成と異なる。
【０３２３】
図６３において、このＳＤＲＡＭはさらに、バンク♯Ａおよびバンク♯Ｂからの出力（３状態バッファＴＢ８ＡおよびＴＢ８Ｂ）の出力をラッチするラッチ回路８２０と、ラッチ回路８２０の出力を出力イネーブル信号ＯＥＭに従ってデータ入出力端子ＤＱへ伝達する出力バッファ７０２を含む。出力バッファ７０２の構成は、図６２に示すものと同様である。
【０３２４】
ラッチ回路８２０は、制御信号ＤＯＴおよび／ＤＯＴに応答して活性化される３状態インバータバッファ８２１と、３状態インバータバッファ８２１の出力をラッチするラッチ回路８２２を含む。
【０３２５】
［リードレジスタ］
図６４は図６３に示すリードレジスタの具体的構成を示す図である。図６４に示すリードレジスタＲＧは、図５１に示すリードレジスタと同様プリアンプイネーブル信号ＰＡＥに応答して活性化され、対応のグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上のデータを増幅するプリアンプＰＲＡと、プリアンプＰＲＡにより増幅されたデータをラッチするラッチ回路ＬＲＧと、転送指示信号ＴＬＲおよび／ＴＬＲに応答してラッチ回路ＬＲＧのラッチデータを転送するリードレジスタ転送ゲートＲＧＴＲと、転送ゲートＲＧＴＲの出力信号をラッチするラッチ回路ＳＬＲＧを含む。
【０３２６】
ラッチ回路ＳＬＲＧは、転送ゲートＲＧＴＲの出力を反転するインバータ８２４と、転送指示信号ＴＲおよび／ＴＲに応答して活性化され、インバータ８２４の出力を反転してインバータ８２４の入力へ伝達する３状態インバータバッファ８２６を含む。転送ゲートＲＧＴＲは３状態インバータバッファで構成される。転送ゲートＲＧＴＲと、３状態インバータバッファ８２６とは、相補的に出力ハイインピーダンス状態および動作状態となる。
【０３２７】
第１クロックサイクルにおいて、クロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳが“Ｌ”に設定され、列選択動作開始が指示される（列アクセスが指定される）。このときに与えられたアドレスＹａを列アドレスとし、列選択動作が実行される。またこのときバンクアドレスＡが設定され、バンク♯Ａが選択される。行選択動作は先に与えられている信号／ＲＡＳとそのときに与えられているバンクアドレスとに従って実行されている。このバンクアドレスＡはしたがって、データ読出系の回路すなわち信号ＣＡＳに関連する回路のバンク指定を行なう機能を備える。
【０３２８】
第２クロックサイクルにおいて、クロック信号ＣＬＫの立上がり時にプリアンプイネーブル信号ＰＡＥＡを“Ｈ”に設定する。すなわち、プリアンプイネーブル信号ＰＡＥＡは（レイテンシ−２）クロックサイクル時において活性状態とする。有効データがデータ入出力端子ＤＱに現われるよりも２クロックサイクル前においてリードレジスタＲＧにおけるデータの増幅およびラッチ（ラッチ回路ＬＲＧによる）を実行する。
【０３２９】
この第２クロックサイクルにおいて、クロック信号ＣＬＫの立上がりをトリガとして、転送指示信号ＴＬＲＡを“Ｈ”に立上げる。これにより、図６４に示す転送ゲートＲＧＴＲが出力ハイインピーダンス状態から活性状態となり、ラッチ回路ＬＲＧにラッチされていたデータ（現アクセスサイクルにより読出されたメモリセルデータ）を次段のラッチ回路ＳＬＲＧへ転送する。この転送ゲートＲＧＴＲにより転送されたデータは信号ＴＬＲが“Ｌ”に立上がるとラッチ回路ＳＬＲＧによりラッチされる（３状態インバータバッファ８２６が活性状態となる）。
【０３３０】
この第２クロックサイクルにおいてまた、クロック信号ＣＬＫの立上がりをトリガとして、ラップアドレス発生回路からラップアドレスが発生される。これにより３状態インバータバッファＴＢ０Ａ〜ＴＢ７Ａのうち１つが活性状態となり、ラッチ回路ＳＬＲＧにラッチされたデータが出力部に設けられた３状態インバータバッファＴＢ８Ａ前段のラッチ回路ＬＡ−Ａによりラッチされる。このラップアドレスＲＷＹｉＡの発生と並行して、第２クロックサイクルのクロック信号ＣＬＫの立上がりをトリガとして、バンク指定信号ＢＡＡが“Ｈ”となる。これによりラップ回路ＬＡ−Ａにラッチされたデータが３状態インバータバッファＴＢ８Ａを介して出力部の先読ラッチ回路８２０前段にまで伝達される。
【０３３１】
続いて第３クロックサイクル（有効データが出力されるクロックサイクルよりも１クロックサイクル前）において、クロック信号ＣＬＫの立上がりをトリガとして、制御信号ＤＯＴが所定期間“Ｈ”となる。これにより、先読ラッチ回路８２０が既に伝達されていたデータを取込みラッチする。この制御信号ＤＯＴの発生と同期して、出力イネーブル信号ＯＥＭが“Ｈ”に立上がる。これにより出力バッファ７０２が活性状態となり、先読ラッチ回路８２０から伝達されたデータをデータ入出力端子ＤＱへ伝達する。
【０３３２】
この第３クロックサイクルにおいて、クロック信号ＣＬＫの立上がりをトリガとして、ラップアドレスが変更される。
【０３３３】
第４クロックサイクルにおいて、出力バッファ７０２の出力データが有効データと確定する。
【０３３４】
以降各クロックサイクルごとにラップアドレスＲＷＹｉＡが変化し、制御信号ＤＯＴが発生され、出力バッファ７０２から４バイトのデータが順次出力される。
【０３３５】
第５クロックサイクルにおいて、バンク♯Ｂの列選択が指定される。この場合においても同様、第６クロックサイクルにおいてプリアンプイネーブル信号ＰＡＥＢが“Ｈ”に設定され、バンク♯Ｂにおいて選択メモリセルのデータの増幅およびラッチが実行される（バンク♯Ｂにおいても既に信号／ＲＡＳにより行選択が実行されている）。すなわち、バンク♯Ａとバンク♯Ｂを並行にパイプライン態様で活性化することができる。このバンク♯Ｂにおいて、プリアンプイネーブル信号ＰＡＥＢが発生されたとき、第６クロックサイクルにおいて転送信号ＴＬＲＢが発生され、現アクセスサイクルにおいて読出されたメモリセルデータがラッチ回路ＳＬＲＧにラッチされる。続いてラップアドレスＲＷＹｉＢが順次発生され、このラップアドレスに従ってデータが先読ラッチ回路８２０の入力部まで伝達される。以降次のクロックサイクルから制御信号ＤＯＴおよびＯＥＭに従って順次データが読出される。
【０３３６】
制御信号ＤＯＴは有効データが出力されてからラップ長（図６５に示す構成においては４）が示す数のクロック信号をカウントしたときに“Ｌ”となる。
【０３３７】
レイテンシが１の場合には先読はできない。レイテンシが１に設定された場合には、列アクセス（列選択動作開始）が指定されたクロックサイクルのクロック信号をトリガとしてラップアドレスＲＷＹｉを変化させる。出力制御信号ＤＯＴについてもレイテンシが１の場合には列アクセス開始のクロックサイクルで“Ｈ”に設定される。すなわち、この図６３および６４に示す構成においては、先に示したデータ読出動作時よりも１クロックサイクル先にデータの転送および出力バッファ前段までへのデータの読出が実行されている。
【０３３８】
図６６は、この図６３および図６４に示すデータ読出系におけるデータの流れを示す図である。図６６において、第１クロックサイクルにおいては、ラッチＬＲＧ（リードレジスタの初段のラッチ）は、前アクセスサイクルのデータをラッチしている。残りのラッチについても同様である。出力バッファは出力ハイインピーダンス状態にある。第１クロックサイクルにおいて、信号ＰＡＥが発生され、この信号ＰＡＥに応答してラッチＬＲＧのラッチデータが現アクセスサイクルのメモリセルデータＱＡに変化する。この時点ではラッチＳＬＲＧの保持データはまだ前アクセスサイクルのデータである。
【０３３９】
第２クロックサイクルにおいて信号ＴＬＲが発生され、ラッチＳＬＲＧのデータがラッチＬＲＧにラッチされていたデータに変更される。
【０３４０】
次いでラップアドレスＲＷＹｉが発生され、このラッチＳＬＲＧにラッチされたデータのうち選択された３状態バッファが活性状態となり、出力部に設けられたラッチＬＡ−Ａが現アクセスサイクルの最初のデータに変化する。この時点においてバンク指定信号ＢＡが確定状態となっており、先読ラッチ回路８２０の入力部にまでこの最初のデータが伝達される。
【０３４１】
第３クロックサイクルにおいて制御信号ＤＯＴが発生され、先読ラッチ回路８２０のラッチデータが現サイクルデータＱＡｉとなる。
【０３４２】
続いて、信号ＤＯＴおよびＯＥＭに従って出力バッファ７０２の出力データが変化する。レイテンシ経過後の第４クロックサイクルから順次確定データが出力される。
【０３４３】
リードレジスタにおいて転送信号ＴＬＲによりデータ転送を行なうのは、同一バンクが連続してアクセスされる場合に、前のアクセスサイクルのデータがすべて読出される前に、現アクセスサイクルのメモリセルの読出データによりリードレジスタの内容が破壊されるのを防止するためである。次に具体的な回路構成について順次説明する。
【０３４４】
［ラップアドレス発生系］
図６７は、ラップアドレス発生系の機能的構成を示す図である。図６７において、ラップアドレス発生系は、プリアンプイネーブル信号ＰＡＥとクロック信号ＣＬＫに応答してワンショットのパルス信号φｒｗを発生するパルス発生回路８５０と、パルス発生回路８５０からのワンショットパルス信号φｒｗに応答して次のクロック信号ＣＬＫの立下がりをカウントするラップ長カウンタ８５２と、ラップ長カウンタ８５２の出力に応答して選択的にクロック信号ＣＬＫを通過させるゲート回路８５６と、ワンショットパルス信号φｒｗに応答して最初のラップアドレスを発生し、次いでゲート回路８５６から与えられるクロック信号ＣＬＫａに応答して順次ラップアドレスを変更するラップアドレス発生回路８５４を含む。
【０３４５】
パルス発生回路８５０は、レイテンシデータｌａが２以上のレイテンシを示している場合には、プリアンプイネーブル信号ＰＡＥが発生されているときのクロック信号ＣＬＫの立上がりに応答してワンショットのパルス信号φｒｗを発生する。レイテンシデータｌａがレイテンシ１を示している場合、パルス発生回路８５０は、プリアンプイネーブル信号ＰＡＥに応答してワンショットパルス信号φｒｗを発生する。
【０３４６】
ラップアドレス発生回路８５４は図５９に示すラップアドレスデコーダおよびラップアドレス発生回路７９１および７９３を含む。列選択指示に応答してデコード動作を行ない、そのデコード結果をワンショットパルス信号に応答して転送して最初のラップアドレスを発生する。
【０３４７】
ラップ長カウンタ８５２は、このワンショットパルス信号φｒｗに応答してクロック信号ＣＬＫの立下がりをラップ長データが示す期間（ｗｒ＋２）カウントする。ラップ長カウンタ８５２はこれに代えて、ワンショットパルス信号φｒｗが発生されてから次のクロック信号ＣＬＫの立上がりをラップ長＋１カウントする構成が利用されてもよい。ラップ長カウンタ８５２はその所定のカウント値のカウントを完了するまではゲート回路８５６を導通状態とする。ゲート回路８５６は導通状態となったときにクロック信号ＣＬＫを伝達する。これにより、ラップアドレス発生回路８５４からはクロック信号ＣＬＫａに従って順次ラップアドレスが変更される。
【０３４８】
図６８にこの図６７に示すラップアドレス発生回路の動作波形を示す。図６８においては、レイテンシ３およびラップ長４の場合の動作が示される。第２クロックサイクルにおいて、プリアンプイネーブル信号ＰＡＥが発生され、パルス発生回路８５０がクロック信号ＣＬＫの立上がりに応答してワンショットのパルス信号φｒｗを発生する。このワンショットのパルス信号φｒｗに従ってラップアドレス発生回路８５４が最初のラップアドレスを発生する。ラップ長カウンタ８５２はこのワンショットパルス信号φｒｗに応答して活性化される。ゲート回路８５６はラップ長カウンタ８５２のカウント動作期間中クロック信号ＣＬＫを通過させる。
【０３４９】
ラップアドレス発生回路８５４はゲート回路８５６からのクロック信号ＣＬＫａに従ってそのラップアドレスを順次変更する。これによりレイテンシが３の場合、第２クロックサイクルにおいてラップアドレスを発生することができる。ラップ長カウンタ８５２はそのカウント動作完了後ラップアドレス発生回路８５４の出力を“Ｌ”に設定する。ラップアドレス発生回路８５４を必要なときにのみ動作させることにより消費電流の低減を図る。ラップアドレス発生回路８５４の出力状態が維持される構成が利用されてもよい。
【０３５０】
図６７に示す構成に代えて、ラップアドレス発生回路８５４は、ワンショットのパルス信号φｒｗでなく、クロック信号ＣＬＫａに従って最初のラップアドレスから順次ラップアドレスを発生する構成が利用されてもよい。この場合、ワンショットパルス信号はラップアドレス発生回路８５４へは与えられない。ラップ長カウンタ８５２がワンショットパルス信号φｒｗに従ってクロック信号ＣＬＫを通過させる。ラップアドレス発生回路８５４はクロック信号ＣＬＫａに従って最初のラップアドレスから順次発生する。この場合図６８に示す波形図において、第２クロックサイクルにおいてクロック信号ＣＬＫａが発生され、この第２クロックサイクルにおけるクロック信号ＣＬＫａに従ってラップアドレスが発生される。
【０３５１】
この図６８に示す動作波形図においては、ラップアドレスＲＷＹｉはクロック信号ＣＬＫの立上がりエッジをトリガとして変化している。クロック信号ＣＬＫの立下がりエッジをトリガとしてラップアドレスが変更される構成が利用されてもよい。
【０３５２】
図６９はレイテンシが１の場合のラップアドレスの発生態様を示す図である。図６９において、レイテンシが１の場合には、列アクセス（列選択動作）が始まるとき、このクロック信号ＣＬＫの立上がりに応答してプリアンプイネーブル信号ＰＡＥが発生される。このプリアンプイネーブル信号ＰＡＥに応答してワンショットパルス信号φｒｗが発生される。このワンショットパルス信号φｒｗに従って最初のラップアドレスＲＷＹｉが発生される。このとき転送制御信号ＴＬＲおよび出力制御信号ＤＯＴはレイテンシ１の場合には“Ｈ”に固定される。したがって、プリアンプイネーブル信号ＰＡＥに従って読出されたデータはラップアドレスＲＷＹｉが発生すると出力バッファ７０２にまで伝達される。出力バッファ７０２においては、出力イネーブル信号ＯＥＭに従って第２クロックサイクルから順次クロック信号に従って有効データが出力される。
【０３５３】
なお図６９に示す動作波形図において、レイテンシが１の場合、ワンショットパルス信号φｒｗに応答して、ラップアドレスＲＷＹｉはクロック信号ＣＬＫの立下がりエッジで変化するように構成されてもよい。
【０３５４】
［データ読出制御系］
図７０は、データ読出に関連する制御信号発生系の構成を示す図である。図７０において、データ読出制御信号発生系は、信号／ＷＥおよび／ＣＡＳをクロック信号ＣＬＫの立下がりエッジでラッチし、データ読出動作が指定されたか否かを検出するリード検出回路８６０と、信号／ＷＥ、／ＣＡＳおよび／ＲＡＳのクロック信号ＣＬＫの立上がりエッジでの状態を検出し、ＷＣＢＲモードが指定されたか否かを検出するＷＣＢＲ検出回路８６２と、クロック信号ＣＬＫの立上がりエッジでアドレスビットＡ０、Ａ１、Ａ２、Ａ４、Ａ５をラッチするアドレスラッチ８６４と、ＷＣＢＲ検出回路８６２からのＷＣＢＲ検出に応答して、アドレスラッチ８６４にラッチされたアドレスビットＡ５およびＡ４に従ってレイテンシデータを生成しラッチするレイテンシデコードラッチ８６８と、ＷＣＢＲ検出回路８６２からのＷＣＢＲ検出に応答して、アドレスラッチ８６４からのアドレスビットＡ１〜Ａ２をデコードしてラップ長データを保持するラップ長デコードラッチ８７０と、クロック信号ＣＬＫと信号／ＣＡＳとに従ってバンクアドレスＢＡをラッチするラッチ回路８６６と、各種制御信号ＰＡＥ、ＴＬＲ、ＢＡ、ＯＥＭおよびＤＯＴを発生する出力制御回路８８０を含む。
【０３５５】
出力制御回路８８０は、ラッチ回路８６６にラッチされたバンクアドレスが指定するバンクに対してのみ必要な制御信号を発生する。図７０においては、このバンク♯Ａおよびバンク♯Ｂに対し出力制御回路８８０から共通に制御信号が発生されるように示される。
【０３５６】
また図７０に示す制御信号発生系は、図１に示すＳＤＲＡＭおよび図４４に示すＳＤＲＡＭいずれにおいても適用可能である。各印加信号がバッファ処理された内部信号であると考えればよい。
【０３５７】
図７１は図７０に示すリード検出回路の構成の一例を示す図である。図７１において、リード検出回路８６０は、信号／ＣＡＳを偽入力に受け、信号／ＷＥを真入力に受けるゲート回路９０１と、クロック信号ＣＬＫの立上がりエッジでゲート回路９０１の出力をラッチするＤ型フリップフロップ９０２と、Ｄ型フリップフロップ９０２の出力Ｑとクロック信号ＣＬＫとを受けるＡＮＤ回路９０３を含む。ゲート回路９０１は、信号／ＣＡＳが“Ｌ”にありかつ信号／ＷＥが“Ｈ”のときのみ“Ｈ”の信号を出力する。次に、このリード検出回路８６０の動作についてその動作波形図である図７２を参照して説明する。
【０３５８】
読出時においては、クロック信号ＣＬＫの立上がりエッジで信号／ＣＡＳが“Ｌ”、信号／ＷＥが“Ｈ”に設定される。これによりＤ型フリップフロップ９０２の出力Ｑが“Ｈ”に立上がる。ＡＮＤ回路９０３はその両入力の信号がともに“Ｈ”のときに“Ｈ”の信号を出力する。これにより信号φｒは読出モードが指定されたときクロック信号ＣＬＫとほぼ同じ幅を有するワンショットのパルス信号となる。
【０３５９】
図７３は、ＷＣＢＲ検出回路の構成の一例を示す図である。図７３において、ＷＣＢＲ検出回路８６２は、信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを受けるＮＯＲ回路９０４と、クロック信号ＣＬＫの立上がりエッジでＮＯＲ回路９０４の出力をラッチするＤ型フリップフロップ９０５と、Ｄ型フリップフロップ９０５の出力Ｑとクロック信号ＣＬＫとを受けるＡＮＤ回路９０６を含む。ＮＯＲ回路９０４は、その３入力がすべて“Ｌ”となったときにのみ“Ｈ”の信号を出力する。次にこの図７３に示すＷＣＢＲ検出回路の動作をその動作波形図である図７４を参照して説明する。
【０３６０】
クロック信号ＣＬＫの立上がりエッジで信号／ＲＡＳ、／ＣＡＳおよび／ＷＥが“Ｌ”に設定される。これにより、ＷＣＢＲモードが指定される。Ｄ型フリップフロップ９０５の出力がこのクロック信号ＣＬＫの立上がりエッジで“Ｈ”に立上がり、応じてＡＮＤ回路９０６から出力される信号φＷＣＢＲも“Ｈ”に立上がる。その後クロック信号ＣＬＫが“Ｌ”に立下がると、信号φＷＣＢＲも“Ｌ”に立下がる。次のクロックサイクルにおいてはクロック信号ＣＬＫの立上がりエッジにおいては、ＮＯＲ回路９０４の出力は“Ｌ”であり、信号φＷＣＢＲは“Ｌ”を維持する。この構成により、ＷＣＢＲモードが指定されたときにのみ信号φＷＣＢＲが発生される。
【０３６１】
図７５は図７０に示すレイテンシデコードラッチの構成を示す図である。図７５において、レイテンシデコードラッチ８６８は、ＷＣＢＲ検出信号φＷＣＢＲに応答して活性化され、与えられたアドレスビットＡ４およびＡ５をデコードするデコーダ９０７と、ＷＣＢＲ検出信号φＷＣＢＲを所定時間遅延させる遅延回路９０９と、遅延回路９０９の出力に応答して、デコーダ９０７の出力をラッチするラッチ回路９０８とを含む。図７５においては、レイテンシが１、２、３および４の４種類準備されている状態が示される。デコーダ９０７はこの２ビットのアドレスＡ４およびＡ５をデコードし、４種類のレイテンシのうち１つを活性状態とする。ラッチ９０８は遅延回路９０９の出力に応答してデコーダ９０７の出力をラッチする。これによりラッチ９０８の出力ＬＡＴ１Ｅ〜ＬＡＴ４Ｅのうちの１つが活性状態とされ、レイテンシデータｌａが設定される。
【０３６２】
図７６は、図７０に示すラップ長デコードラッチの構成を示す図である。図７６において、ラップ長デコードラッチ８７０は、ＷＣＢＲ検出信号φＷＣＢＲに応答して３ビットのアドレスＡ０〜Ａ２をデコードするデコーダ９１０と、ＷＣＢＲ検出信号φＷＣＢＲを所定時間遅延する遅延回路９１２と、遅延回路９１２の出力に応答して、デコーダ９１０の出力をラッチするラッチ回路９１１を含む。デコーダ９１０は与えられたアドレスをデコードし、８種類のラップ長のうちの１つを選択する。ラッチ回路９１１はこのデコーダ９１０の出力をラッチする。これによりラッチ回路９１１の出力ＬＥＮ１Ｅ、ＬＥＮ２Ｅ、ＬＥＮ４Ｅ、…ＬＥＮＡＥのうちの１つが選択状態とされる。これによりラップ長データｗｒが設定される。
【０３６３】
なお図７６において、ラップ長デコードラッチ８７０に含まれるデコーダ９１０がＷＣＢＲ検出信号φＷＣＢＲに応答してデコード動作を行なうように示されている。このデコーダ９１０は、列選択動作開始指示（列アクセス開始指示）に従ってラップアドレスを発生するためのデコーダと兼用されてもよい。
【０３６４】
また、図７５および７６の遅延回路９０９および９１２は確実にデコーダ９０７および９１０の出力をラッチするために設けられる。
【０３６５】
［ＰＡＥ信号発生系］
図７７は、プリアンプイネーブル信号発生系の構成を示す図である。図７７において、プリアンプイネーブル信号発生系は、リード検出信号φＲに応答して、所定のレイテンシに対応するクロック数をカウントするレイテンシカウンタ９１４と、レイテンシカウンタ９１４からのカウントアップ信号φｕに従って、所定のパルス幅を有するプリアンプイネーブル信号ＰＡＥを発生するＰＡＥ発生回路９１６を含む。プリアンプＰＡＥ発生回路９１６は、レイテンシカウンタ９１４からのカウントアップ信号φｕを所定時間遅延する遅延回路９１３と、遅延回路９１３の出力に応答して、所定のパルス幅を有するワンショットのパルスを発生するワンショットパルス発生回路９１５を含む。次に図７７に示す回路の動作をその動作波形図である図７８を参照して説明する。
【０３６６】
レイテンシカウンタ９１４は、リード検出信号φＲに応答してクロック信号ＣＬＫをカウントする。レイテンシカウンタ９１４は、レイテンシデータｌａ（レイテンシ設定信号ＬＡＴ１Ｅ〜ＬＡＴ４Ｅ）に従ってカウント動作を実行しそのカウント値がレイテンシデータｌａに対応する値に等しくなるとカウントアップ信号φｕを発生する。ＰＡＥ発生回路９１６においては、遅延回路９１３がカウントアップ信号φｕを所定時間遅延させる。ワンショットパルス発生回路９１５はこの遅延出力に応答して所定のパルス幅（たとえばクロック信号ＣＬＫとほぼ同じパルス幅）を有するパルス信号を発生する。
【０３６７】
レイテンシが１または２の場合には、ＰＡＥ発生回路９１６からは、最初のクロック信号ＣＬＫの立上がり（信号φＲの立上がり）をトリガとしてプリアンプイネーブル信号ＰＡＥが発生される。レイテンシが３以上の場合には、そのレイテンシよりも２クロックサイクル前（ｌａ−２）のクロック信号の立下がりをトリガとしてプリアンプイネーブル信号ＰＡＥが発生される。このプリアンプイネーブル信号ＰＡＥが発生された後にラップアドレスＲＷＹｉが発生される。遅延回路９１３およびワンショットパルス発生回路９１５は、それぞれ設定されたレイテンシデータに従って遅延時間およびパルス幅が調整されるように構成されてもよい。
【０３６８】
図７９は、図７７に示すレイテンシカウンタ９１４の具体的構成の一例を示す図である。図７９において、レイテンシカウンタ９１４は、４段の直列に接続されたフリップフロップＦＦ１〜ＦＦ４と、フリップフロップＦＦ１の出力Ｑ１を受ける３状態バッファ９２１と、フリップフロップＦＦ２の出力Ｑ２を受ける３状態バッファ９２２と、フリップフロップＦＦ４の出力Ｑ４を受ける３状態バッファ９２３を含む。初段のフリップフロップＦＦ１の入力へはリード検出信号φＲおよび相補リード検出信号／φＲが与えられる。フリップフロップＦＦ１およびＦＦ３はクロック信号ＣＬＫに応答してその入力へ与えられた信号を取込むとともに出力する。フリップフロップＦＦ２およびＦＦ４は相補クロック信号／ＣＬＫの立上がりに応答してその入力に与えられた信号を取込みラッチする。
【０３６９】
３状態バッファ９２１は、ＡＮＤ回路９２０の出力が“Ｌ”のときに作動状態となる。ＡＮＤ回路９２０は各々レイテンシ１および２を示すレイテンシ設定信号／ＬＡＴ１Ｅおよび／ＬＡＴ２Ｅを受ける。３状態バッファ９２２はその制御入力にレイテンシ３を示すレイテンシ設定信号／ＬＡＴ３Ｅを受ける。３状態バッファ９２３は、その制御入力にレイテンシ４を示すレイテンシ設定信号／ＬＡＴ４Ｅを受ける。レイテンシが１または２の場合には、３状態バッファ９２１が作動状態となり、レイテンシ３の場合には３状態バッファ９２２が作動状態となり、レイテンシ４の場合には、３状態バッファ９２３が作動状態となる。
【０３７０】
図８０は図７９に示すフリップフロップの具体的構成例を示す図である。図８０を参照して、フリップフロップＦＦ（ＦＦ１〜ＦＦ４を代表する）は、入力ＩＮとクロック信号Ｋ（ＣＬＫまたは／ＣＬＫ）を受ける２入力ＮＡＮＤ回路９２６と、相補入力／ＩＮとクロック信号Ｋを受ける２入力ＮＡＮＤ回路９２５と、ＮＡＮＤ回路９２６の出力を一方入力に受けるＮＡＮＤ回路９２８と、ＮＡＮＤ回路９２５の出力をその一方入力に受ける２入力ＮＡＮＤ回路９２７を含む。ＮＡＮＤ回路９２７および９２８はその出力と他方入力とが交差結合される。ＮＡＮＤ回路９２８の出力が出力Ｑに接続され、ＮＡＮＤ回路９２７の出力が出力／Ｑに接続される。
【０３７１】
図８０に示すフリップフロップの構成においては、クロック信号Ｋが“Ｈ”のときに入力ＩＮおよび／ＩＮに与えられた信号が出力Ｑおよび／Ｑへそれぞれ与えられる。クロック信号Ｋが“Ｌ”の場合には、入力ＩＮおよび／ＩＮの状態にかかわらず出力は変化しない。すなわち、この図８０に示すフリップフロップはクロック信号Ｋの立上がりに応答してスルー状態となってその入力ＩＮおよび／ＩＮを取込みクロック信号Ｋの立下がりに応答してラッチ状態となる。次に図７９および図８０に示すレイテンシカウンタの動作をその動作波形図である図８１を参照して説明する。
【０３７２】
第１サイクルのクロック信号ＣＬＫの立上がりに応答してリード検出信号φＲが発生される。この信号φＲの“Ｈ”への立上がりに応答して、フリップフロップＦＦ１の出力Ｑが“Ｈ”に立上がる（初期状態では出力Ｑ１〜Ｑ４はすべて“Ｌ”にリセットされている）。このフリップフロップＦＦ１の出力Ｑ１は次のクロック信号ＣＬＫの立下がりでフリップフロップＦＦ２に取込まれる。フリップフロップＦＦ２の出力Ｑ２は第２サイクルのクロック信号ＣＬＫの立上がりに応答してフリップフロップＦＦ３により取込まれる。このフリップフロップＦＦ３の出力Ｑ３がフリップフロップＦＦ４においてその第２サイクルのクロック信号ＣＬＫの立下がりに応答して取込まれる。
【０３７３】
すなわち図８１に示すように、フリップフロップＦＦ１〜ＦＦ４の出力Ｑ１〜Ｑ４は、クロック信号ＣＬＫの２倍のパルス幅を備え、クロック信号ＣＬＫの１／２周期位相がずれた信号となる。レイテンシが１または２の場合にはフリップフロップＦＦ１の出力Ｑ１に応答してプリアンプイネーブル信号ＰＡＥが発生される。レイテンシが３の場合には、フリップフロップＦＦ２の出力Ｑ２に応答してプリアンプイネーブル信号ＰＡＥが発生される。レイテンシが４の場合には、フリップフロップＦＦ４の出力Ｑ４に応答してプリアンプイネーブル信号ＰＡＥが発生される。
【０３７４】
［ＴＬＲ信号発生系］
図８２は転送制御信号ＴＬＲを発生するための回路構成を示す図である。図８２において、ＴＬＲ発生回路は、クロック信号ＣＬＫに従ってプリアンプイネーブル信号ＰＡＥおよび／ＰＡＥを取込むフリップフロップ９３０と、フリップフロップ９３０の出力Ｑを受ける３状態バッファ９３２と、プリアンプイネーブル信号ＰＡＥを受ける３状態バッファ９３４と、３状態バッファ９３２または９３４の出力を所定時間遅延させる遅延回路９３６と、３状態バッファ９３２または９３４の出力と遅延回路９３６の出力とレイテンシ設定信号／ＬＡＴ１Ｅを受けるゲート回路９３８と、ゲート回路９３８の出力とレイテンシ設定信号ＬＡＴ１Ｅを受けるＯＲ回路９４０を含む。
【０３７５】
フリップフロップ９３０は先に図８０において示したものと同様の構成を備える。クロック信号ＣＬＫの立上がりエッジで入力に与えられた信号ＰＡＥおよび／ＰＡＥを取込み、クロック信号ＣＬＫの立下がりでラッチする。３状態バッファ９３２は、レイテンシ設定信号ＬＡＴ２Ｅが“Ｌ”のときに動作状態となる。３状態バッファ９３４は、レイテンシ設定信号／ＬＡＴ２Ｅが“Ｌ”のときに活性状態となる。レイテンシが２に設定された場合には設定信号ＬＡＴ２Ｅが“Ｈ”となる。それ以外の場合には、レイテンシ設定信号ＬＡＴ２Ｅは“Ｌ”となる。ゲート回路９３８は遅延回路９３６の出力が“Ｌ”にあり、かつバッファ９３２または９３４の出力が“Ｈ”にありかつ信号／ＬＡＴ１Ｅが“Ｈ”のときにのみ“Ｈ”の信号を出力する。レイテンシが１の場合には、信号／ＬＡＴ１Ｅは“Ｌ”となり、それ以外は信号／ＬＡＴ１Ｅは“Ｈ”となる。
【０３７６】
ＯＲ回路９４０は、信号φｐ（ゲート回路９３８の出力）と設定信号ＬＡＴ１Ｅを受ける。レイテンシが１の場合には信号ＬＡＴ１Ｅは“Ｈ”である。この場合には転送制御信号ＴＬＲが“Ｈ”に固定される。レイテンシが２以上の場合には、転送制御信号ＴＬＲはゲート回路９３８の出力φｐに従って変化する。ゲート回路９３８の出力φｐは、信号／ＬＡＴ１Ｅが“Ｌ”のときには固定的に“Ｌ”となる。ゲート回路９３８はレイテンシが２以上の場合にのみ作動状態とされる。ゲート回路９３８は、作動状態においては、バッファ９３２または９３４の出力の立上がりエッジから遅延回路９３６が与える遅延時間“Ｈ”となるワンショットのパルス信号を発生する。次にこの図８２に示すＴＬＲ発生回路の動作をその動作波形図である図８３を参照して説明する。
【０３７７】
レイテンシが１または２の場合、第１クロックサイクルＣＬＫの立上がりをトリガとしてプリアンプイネーブル信号ＰＡＥが発生される。レイテンシが１の場合には、信号ＬＡＴ１Ｅが“Ｈ”とされ、転送信号ＴＬＲは“Ｈ”に固定される。レイテンシが２の場合には、バッファ９３４が作動状態とされ、プリアンプイネーブル信号ＰＡＥの立上がりに応答して所定のパルス幅を有するパルス信号φｐがゲート回路９３８から発生される。
【０３７８】
レイテンシが３以上の場合には、バッファ９３２の出力に従ってワンショットパルス信号φｐが発生される。このとき、フリップフロップ９３０はクロック信号ＣＬＫの立上がりエッジで信号ＰＡＥおよび／ＰＡＥを取込んでいる。フリップフロップ９３０の出力Ｑはクロック信号ＣＬＫの立上がりに同期して“Ｈ”に立上がる。したがって、レイテンシが３以上の場合には、ゲート回路９３８からのパルス信号φｐは、クロック信号ＣＬＫの立上がりをトリガとして所定の期間“Ｈ”となる。図８３においては、レイテンシが３の場合のプリアンプイネーブル信号ＰＡＥの発生態様が一例として示される。
【０３７９】
このレイテンシ３の場合には、第２クロックサイクル（クロック番号２）のクロック信号ＣＬＫの立上がりをトリガとしてワンショットパルス信号φｐが発生される。それによりプリアンプイネーブル信号ＰＡＥが発生され、グローバルＩＯ線対上のデータが増幅されリードレジスタの初段のラッチにデータがラッチされた後に次段のラッチ（ＳＬＲＧ）に確定データが転送される。このようにプリアンプイネーブル信号ＰＡＥが活性化されてから転送制御信号ＴＬＲを発生し、リードレジスタ内部でラッチ間のデータ転送を行なう構成により、同一バンクに連続的にアクセスしてデータを読出す場合にリードレジスタに保持されているデータの破壊が防止される。
【０３８０】
［ＯＥＭ／ＤＯＴ信号発生系］
図８４は、データ出力制御信号ＯＥＭおよび／ＤＯＴを発生するための回路構成を示す図である。図８４を参照して、データ出力制御信号発生系は、リード検出信号φＲに応答して、設定されたレイテンシデータに従ってクロック信号ＣＬＫをカウントするレイテンシカウンタ１０００と、レイテンシカウンタ１０００からのカウントアップ信号に応答して起動され、設定されたラップ長に従ってクロック信号ＣＬＫをカウントするラップ長カウンタ１００２と、レイテンシ設定信号／ＬＡＴ１Ｅに応答して活性化され、プリアンプイネーブル信号ＰＡＥを通過させる３状態インバータバッファ１００４と、レイテンシカウンタ１０００からのカウントアップ信号またはインバータバッファ１００４からの信号に従ってセットされかつラップ長カウンタ１００２からのカウントアップ信号に従ってリセットされるＯＥＭ発生回路１００６を含む。
【０３８１】
レイテンシカウンタ１０００は、設定されたレイテンシに等しい数のクロック数をカウントする（レイテンシが２以上の場合）。ラップ長カウンタ１００２は、設定されたラップ長に等しいクロック数をカウントしたときにカウントアップ信号を発生する。ＯＥＭ発生回路１００６から出力イネーブル信号ＯＥＭが発生される。さらに、出力イネーブル信号ＯＥＭとクロック信号ＣＬＫと信号／ＬＡＴ１Ｅとに応答して出力制御信号／ＤＯＴが発生するゲート回路１００８が設けられる。ゲート回路１００８は、３入力ＮＡＮＤ回路を含み、出力イネーブル信号ＯＥＭ、レイテンシ設定信号／ＬＡＴ１Ｅおよびクロック信号ＣＬＫがともに“Ｈ”のときに、信号／ＤＯＴを“Ｌ”に設定する。
【０３８２】
図８５は、図８４に示すレイテンシカウンタ１０００の具体的構成を示す図である。図８５において、レイテンシカウンタ１０００は、リード検出信号φＲに応答してクロック信号ＣＬＫをカウントするシフトカウンタ１００９と、レイテンシ設定信号／ＬＡＴ１Ｅ〜／ＬＡＴ４Ｅに従って、シフトカウンタ１００９の出力を選択的に通過させる３状態インバータバッファ１０１０、１０１２、１０１４および１０１６と、ラップ長カウンタの起動およびＯＥＭ発生回路をリセットするための３状態インバータバッファ１０１８、１０２０、１０２２および１０２４を含む。
【０３８３】
シフトカウンタ１００９は、８段の直列に接続されたフリップフロップＦＦ１１〜ＦＦ１８を含む。このフリップフロップＦＦ１１〜ＦＦ１８は図８０に示すフリップフロップと同様の構成を備え、与えられているクロック信号ＣＬＫまたは／ＣＬＫの立上がりエッジでその入力を取込む。３状態インバータバッファ１０１０は、レイテンシ設定信号／ＬＡＴ１Ｅに従って活性化され、フリップフロップＦＦ１１の出力Ｑ１を反転して信号線１０２６上に伝達する。３状態インバータバッファ１０１２は、レイテンシ設定信号／ＬＡＴ２Ｅに応答して活性状態とされ、フリップフロップＦＦ１２の出力Ｑ２を反転して信号線１０２６上に伝達する。
【０３８４】
インバータバッファ１０１４は、レイテンシ設定信号／ＬＡＴ３Ｅに応答して活性化され、フリップフロップＦＦ１４の出力Ｑ４を反転して信号線１０２６上に伝達する。インバータバッファ１０１６は、レイテンシ設定信号／ＬＡＴ４Ｅに応答して活性化され、フリップフロップＦＦ１６の出力Ｑ６を反転して信号線１０２６上に伝達する。このインバータバッファ１０１０ないし１０１６から信号線１０２６上に伝達される信号はラップ長カウンタ１００２をリセットするために用いられる。
【０３８５】
インバータバッファ１０１８は、レイテンシ設定信号／ＬＡＴ１Ｅに応答して活性状態とされ、フリップフロップＦＦ１２の出力Ｑ２を信号線１０２８上に伝達する。インバータバッファ１０２０は、信号／ＬＡＴ２Ｅに応答して活性状態とされ、フリップフロップＦＦ１３の出力Ｑ３を反転して信号線１０３０および１０２８上に伝達する。インバータバッファ１０２２は、信号／ＬＡＴ３Ｅに応答して活性状態とされ、フリップフロップＦＦ１５の出力Ｑ５を反転して信号線１０３０および１０２８上に伝達する。インバータバッファ１０２４は、信号／ＬＡＴ４Ｅに応答して活性化され、フリップフロップＦＦ１７の出力Ｑ７を反転して信号線１０２８上に伝達する。信号線１０３０上の信号はＯＥＭ発生回路をリセットするために用いられる。信号線１０２８上の信号はラップ長カウンタ１００２を駆動するために用いられる。次に、図８５に示すレイテンシカウンタ１０００の動作をその動作波形図である図８６を参照して説明する。
【０３８６】
インバータバッファ１０１０〜１０２４は、予め設定されたレイテンシデータに従って選択的に活性状態とされる。たとえばレイテンシが１の場合には、インバータバッファ１０１０および１０１８が作動状態とされる。リード検出信号φＲが与えられる以前においては、信号線１０３０および１０２８ならびに１０２６の電位は“Ｌ”にある。第１サイクルのクロック信号ＣＬＫの立上がりに応答して、リード検出信号φＲが発生される。これに応答して、フリップフロップＦＦ１１の出力Ｑ１が“Ｈ”に立上がる。以降、フリップフロップＦＦ１２〜ＦＦ１８はその与えられたクロック信号の立上がりエッジでその入力に与えられた信号を取込む。したがって、フリップフロップＦＦ１１〜ＦＦ１８の出力には、クロック信号ＣＬＫの１／２サイクル位相がずれた信号が出力される。
【０３８７】
設定されたレイテンシに従って、このフリップフロップＦＦ１１〜ＦＦ１７の出力のいずれかが選択される。したがって、信号線１０３０上の信号は、クロック信号ＣＬＫの立上がりエッジ（インバータ１０２０〜１０２４はクロック信号ＣＬＫに従って与えられた信号を取込むフリップフロップに接続されている）に従って変化する。一方、信号線１０２６上の信号は、レイテンシ１の場合を除いてクロック信号ＣＬＫの反転信号／ＣＬＫの立上がりに応答して変化する。レイテンシが１の場合には、信号線１０２６上の信号はクロック信号ＣＬＫの立上がりに応答して変化する。すなわち、信号線１０２８上の信号電位は信号線１０２６上の信号電位よりも半サイクル遅れて変化する。
【０３８８】
なお、図８６において、信号線１０２６、１０２８および１０３０上には、クロック信号ＣＬＫの２倍のパルス幅を有する１つのパルス信号のみが出現する。信号線１０３０上の信号は、レイテンシが指定するクロックサイクルよりも１クロックサイクル前に活性状態となる。ＯＥＭ発生回路は、したがってこの信号線１０３０上の信号に従ってセットされ、信号ＯＥＭを発生する（レイテンシが１の場合を除く）。レイテンシが１の場合、図８４に示すように、プリアンプイネーブル信号ＰＡＥの反転信号が３状態インバータバッファ１００４から与えられ、この３状態インバータバッファ１００４の出力に従ってＯＥＭ発生回路１００６がセット状態とされる。レイテンシが１の場合には、先読することができないためである。レイテンシが１の場合には、ゲート回路１００８により、その出力／ＤＯＴは不活性状態の“Ｈ”に設定される。
【０３８９】
図８７は、図８４に示すラップ長カウンタ１００２の具体的構成の一例を示す図である。図８７を参照して、ラップ長カウンタ１００２は、信号線１０２８上の信号に応答して活性化され、クロック信号ＣＬＫおよび／ＣＬＫに応答してカウント動作を実行するシフトカウンタ１０４０と、ラップ長データ／ＬＥＮ１Ｅ、／ＬＥＮ２Ｅ、／ＬＥＮ４Ｅおよび／ＬＥＮ８Ｅに従って、このシフトカウンタの出力を選択して信号線１０５０上にＯＥＭ発生回路リセット信号ＲＳＴを発生する選択回路１０４２を含む。
【０３９０】
シフトカウンタ１０４０は、１６段の直列に接続されたフリップフロップＦＦ２１〜ＦＦ３６を含む。フリップフロップＦＦ２１〜ＦＦ３６各々は図８０に示すフリップフロップと同様の構成を備える。フリップフロップＦＦ２１〜ＦＦ３６に交互にクロック信号／ＣＬＫおよびＣＬＫが与えられる。
【０３９１】
選択回路１０４２は、駆動状態とされてからラップ長データに従ってクロック数をカウントし、ラップ長データが指定するクロックサイクル数に等しい期間が経過したときにリセット信号を発生するようにこのシフトカウンタ１０４０の出力を選択する。
【０３９２】
選択回路１０４２は、ラップ長データ／ＬＥＮ１Ｅに応答してフリップフロップＦＦ２２の出力を反転して信号線１０５０上に伝達する３状態インバータバッファ１０４３と、図示しないフリップフロップＦＦ２４の出力を反転増幅する３状態インバータバッファ１０４４と、図示しないフリップフロップＦＦ２８の出力をラップ長データ／ＬＥＮ４Ｅに応答して活性化されて反転増幅して信号線１０５０へ伝達する３状態インバータバッファ１０４５と、フリップフロップＦＦ３６の出力を選択する３状態インバータバッファ１０４６を含む。インバータバッファ１０４６は、ラップ長データ／ＬＥＮ８Ｅに応答して活性化され、フリップフロップＦＦ３６の出力を反転増幅して信号線１０５０上に伝達する。
【０３９３】
この３状態インバータバッファ１０４３〜１０４６が選択するフリップフロップＦＦは、クロック信号ＣＬＫに従ってその出力状態が変化する。レイテンシカウンタがカウントアップ信号を発生した後ラップ長データが指定するクロックサイクル数（ラップ長＋１）が経過した後にＯＥＭ発生回路がリセット状態とされる。
【０３９４】
ラップ長カウンタ１００２はさらに、信号線１０２８上の信号を反転するインバータ１０５２と、インバータ１０５２の出力と信号線１０２６上の信号を受ける２入力ＮＯＲ回路１０５５と、信号線１０２６上の信号を反転するインバータ１０５４と、信号線１０２８上の信号とインバータ１０５４の出力を受ける２入力ＮＡＮＤ回路１０５６と、ＮＯＲ回路１０５５の出力とＮＡＮＤ回路１０５６の出力を受けるゲート回路１０５７を含む。ゲート回路１０５７は、ＮＯＲ回路１０５５の出力が“Ｈ”であるか、ＮＡＮＤ回路１０５６の出力が“Ｌ”のときに、リセット信号ＲＥＳＥＴを発生する。このリセット信号ＲＥＳＥＴに応答して、シフトカウンタ１０４０はその出力状態がすべて“Ｌ”にリセットされる。このリセットの構成は、図８０に示すフリップフロップにおいて、出力Ｑに対し、リセット信号ＲＥＳＥＴに応答して出力Ｑを接地電位に結合するトランジスタが１つ設けられればよい。次に、図８７に示すラップ長カウンタの動作をその動作波形図である図８８を参照して説明する。
【０３９５】
図８８においては、レイテンシが２以上の場合の動作波形を示す。クロック信号ＣＬＫの立下がりエッジで信号線１０２６の電位が“Ｌ”に立下がると、次いでクロック信号ＣＬＫの次の立上がりで信号線１０２８の信号電位が“Ｌ”に立下がる。これに応答して、インバータ１０５２の出力が“Ｈ”に立上がる。
【０３９６】
一方、ＮＯＲ回路１０５５は、インバータ１０５２の出力と信号線１０２６の信号とを受けている。したがって、クロック番号０のクロック信号ＣＬＫの立下がりエッジからクロック番号１のクロック信号ＣＬＫの立上がりエッジまでＮＯＲ回路１０５５の出力が“Ｈ”となる。同様にＮＡＮＤ回路１０５６の出力も“Ｌ”となる。ゲート回路１０５７の出力がこのＮＯＲ回路１０５５およびゲート回路１０５６の出力に従って“Ｈ”となり、リセット信号ＲＥＳＥＴが発生され、シフトカウンタ１０４０の出力のリセットが実行される。このリセットの後、クロック信号ＣＬＫの立下がりエッジでインバータ１０５２の出力がフリップフロップＦＦ２１により取込まれ、出力Ｑ２１が“Ｈ”となる。
【０３９７】
次のクロック信号ＣＬＫの立下がりに応答して、フリップフロップＦＦ２２の出力Ｑ２２が“Ｈ”に立上がる。以降、１つ置きのフリップフロップから１クロックサイクルずつ遅れた信号が出力される。フリップフロップＦＦ２２の出力Ｑ２２はラップ長データｗｒがラップ長１の場合を示す。バッファ１０４４の入力はラップ長が２の場合を示す。したがって、レイテンシカウンタがカウントアップを示してから、ラップ長データに等しいクロックサイクル経過後にこの選択回路１０４２からリセット信号ＲＳＴが発生され、ＯＥＭ発生回路の出力のリセットが実行される。
【０３９８】
図８９はレイテンシが１の場合のラップ長カウンタの動作を示す図である。図８９において、レイテンシが１の場合、第１クロックサイクルのクロック信号ＣＬＫの立上がりに応答してリード検出信号φＲが発生されると、応じて信号線１０２６の電位が“Ｌ”に立下がる。続いてクロック信号の立下がりに応答して信号線１０２８の電位が“Ｌ”に立下がる。
【０３９９】
この第１クロックサイクルにおいて、リード検出信号φＲに従って、ＮＯＲ回路１０５５およびＮＡＮＤ回路１０５６の出力がそれぞれ“Ｈ”および“Ｌ”となる。これによりゲート回路１０５７の出力が“Ｈ”となり、シフトカウンタ１０４０のリセットが実行される。第１クロックサイクルのクロック信号ＣＬＫの立下がりエッジでフリップフロップＦＦ２１はその入力ＩＮおよび／ＩＮに与えられた信号を取込む。このとき、インバータ１０５２の出力はまだ“Ｈ”となっていないため、フリップフロップＦＦ２１の出力Ｑ２１は“Ｌ”の状態を維持する。
【０４００】
第２クロックサイクルにおいて、クロック信号ＣＬＫが“Ｌ”に立下がると、フリップフロップＦＦ２１がこのインバータ１０５２の出力を取込み、“Ｈ”の信号を出力する。フリップフロップＦＦ２２は、このフリップフロップＦＦ２１の出力Ｑ２１を次のクロック信号ＣＬＫの立上がりエッジで取込み、第３クロックサイクルのクロック信号ＣＬＫの立上がりエッジで“Ｈ”となる信号を生成する。以降、クロック信号ＣＬＫの立上がりエッジにおいて、順次必要なラップ長が示すクロックサイクルが経過した後に出力をディスエーブル状態とする信号が発生される。
【０４０１】
上述のようにして、レイテンシ経過後ラップ長サイクルが経過した後にＯＥＭ発生回路をリセットする信号が発生される。
【０４０２】
図９０は、図８４に示すＯＥＭ発生回路の構成の一例を示す図である。図９０において、ＯＥＭ発生回路は、出力と一方入力が交差結合された２つの２入力ＮＡＮＤ回路１０６０および１０６２を含む。ＮＡＮＤ回路１０６０の他方入力は３状態インバータバッファ１００４の出力および信号線１０３０に結合される。ＮＡＮＤ回路１０６２の他方入力は信号線１０５０に結合される。ＮＡＮＤ回路１０６２の出力にインバータ回路１０６４が設けられる。インバータ回路１０６４から出力イネーブル信号ＯＥＭが発生される。次にこの図９０に示すＯＥＭ発生回路の動作をその動作波形図である図９１を参照して説明する。
【０４０３】
第２クロックサイクルのクロック信号ＣＬＫの立上がりに応答して信号線１０３０の電位が“Ｌ”に立上がる（レイテンシカウント完了）。ただしレイテンシが２以上の場合である。これに応答して、ＯＥＭ発生回路１００６においては、ＮＡＮＤ回路１０６０の出力が“Ｈ”に変化する。信号線１０５０上の信号電位は“Ｈ”であるため、ＮＡＮＤ回路１０６２の出力が“Ｌ”となり、インバータ回路１０６４から発生される出力イネーブル信号ＯＥＭが“Ｈ”に立上がる。この出力イネーブル信号ＯＥＭに応答して、ゲート回路１００８からは、クロック信号ＣＬＫに同期する出力制御信号／ＤＯＴが発生される。
【０４０４】
所定のラップ長サイクルが完了すると、信号線１０５０上の信号電位が“Ｌ”に立上がる（第ｎサイクルのクロック信号ＣＬＫの立上がりに応答して）。これにより、ＮＡＮＤ回路１０６２の出力が“Ｈ”となる。インバータ回路１０６４を介して出力イネーブル信号ＯＥＭが“Ｌ”に立下がり、出力ディスエーブル状態とされる。
【０４０５】
レイテンシ１の場合は、図９１において、破線で示す信号波形が現われる。この場合においては、インバータバッファ１００４によりプリアンプイネーブル信号ＰＡＥに従って出力イネーブル信号ＯＥＭが発生される。出力イネーブル信号ＯＥＭの立下がりタイミングはレイテンシ２以上の場合と同様である。このとき、ゲート回路１００８は、レイテンシが１であるため信号／ＬＡＴ１Ｅが“Ｌ”であり、出力制御信号／ＤＯＴを“Ｈ”に固定的に維持する。レイテンシが１の場合には、先読するための出力制御信号ＤＯＴおよび／ＤＯＴは必要ないためである。
【０４０６】
［ＢＡ信号発生系］
図９２はＢＡ信号発生系の構成を示す図である。図９２において、ＢＡ信号発生系は、リード検出信号φＲに応答して所定数のクロックをカウントするとともにそのカウント値が所定値に達したときにカウントアップ信号を発生するカウンタ回路１１００と、カウンタ回路１１００の出力に応答して制御信号を発生するＢＡ発生回路１１０６と、ＢＡ発生回路１１０６からの信号をセット信号ＳＥＴとして受け、所定のラップ長をカウントするラップ長カウンタ１１０４と、列アクセス時に与えられたバンクアドレスをラッチするＢＡラッチ１１０８と、ＢＡラッチ１１０８の出力に従って、ＢＡ発生回路１１０６の出力をバンク指定信号ＢＡＡまたはバンク指定信号ＢＡＢとして発生する選択回路１１１０を含む。ラップ長カウンタ１１０４は先に図８７において示したものと同様の構成を備える。レイテンシ記憶回路１１０２は、先に図７５に示したものと同様の構成を備える。
【０４０７】
カウンタ回路１１００は、信号φＲに応答してクロック信号を順次シフトさせることによりクロック信号ＣＬＫをカウントするレイテンシシフトカウンタ１１１２と、レイテンシシフトカウンタ１１１２の出力をレイテンシ記憶回路１１０２の記憶するレイテンシ情報に従って選択する出力選択回路１１１４を含む。レイテンシシフトカウンタ１１１２は図８５に示すシフトカウンタと同様の構成を備える。出力選択回路１１１４は同様図８５に示す３状態インバータバッファを備え、設定されたレイテンシよりも２クロックサイクル前にカウントアップ信号を発生するようにレイテンシシフトカウンタ１１１２の出力を選択する。
【０４０８】
指定されたレイテンシが１の場合には、リード検出信号φＲが出力選択回路１１１４により選択されてＢＡ発生回路１１０６へ与えられる。ＢＡ発生回路１１０６は、図９０に示すＯＥＭ発生回路と同様の構成を備え、出力選択回路１１１４の出力をセット信号として受けて活性状態の制御信号を発生する。ラップ長カウンタ１１０４はこのＢＡ発生回路からの信号をセット信号として受けて所定のラップ長をカウントする。所定のラップ長が指定するカウント値に到達したときにＢＡ発生回路１１０６はディスエーブル状態とされる。ＢＡ発生回路１１０６はクロック信号ＣＬＫの立下がりに応答して活性化信号を発生する。選択回路１１１０は、ＢＡラッチ１１０８にラッチされたバンクアドレスＢＡに従って、その出力ＢＡＢおよびＢＡＢの一方を選択する。このように選択されたバンクに対してのみバンク指定信号ＢＡＡ（またはＢＡＢ）が発生される。
【０４０９】
この図９２に示すバンク指定信号発生系の構成は、出力選択回路１１４が選択するレイテンシシフトカウンタ１１１２の出力選択位置が異なるだけであり、容易にこの図８５、図８７および図９０に示す構成を利用して実現することができる。
【０４１０】
図９３にこのバンク指定信号ＢＡＡ（またはＢＡＢ）を発生するための動作波形図を示す。図９３においては、レイテンシ１および２の場合には、同じタイミングで出力選択回路１１１４から信号φＳＯが発生される状態が示される。レイテンシが２の場合にはクロック信号ＣＬＫの立下がりに応答して活性化信号φＳＯが発生され、レイテンシが１の場合にはこのリード検出信号φＲに応答して図９３に示すタイミングより早いタイミングで出力選択回路１１１４から活性化信号φＳＯが発生される構成が利用されてもよい。これは、先に図８５において示したように、レイテンシ１の場合には直接信号φＲに応答して信号φＳＯを発生し、レイテンシ２の場合にはクロック信号ＣＬＫの立下がりで信号φＲを取込み、信号φＳＯを発生する構成が利用されればよい。
【０４１１】
［データ書込回路系］
図９４は、この発明に従うＳＤＲＡＭのデータ書込回路系の他の構成を示す図である。図９４に示すデータ書込回路系は、上で説明したデータ読出回路系の場合と同様、図１に示すＳＤＲＡＭおよび図４４に示すＳＤＲＡＭいずれにも適用することができる。このため、以下の説明において、信号／ＲＡＳは明示しない。信号／ＲＡＳは適用されるＳＤＲＡＭの動作方式に従って設定される。
【０４１２】
図９４を参照して、データ書込回路系は、バンク♯Ａおよびバンク♯Ｂに分割される。バンク♯Ａおよびバンク♯Ｂは同一の構成のデータ書込回路系を備える。図９４においては、バンク♯Ａにおいて１つのデータ入力端子Ｄに対して設けられたデータ書込回路系を示す。このバンク♯Ａおよびバンク♯Ｂのデータ書込系は共通に入力バッファ１２００に結合される。入力バッファ１２００はクロック信号ＣＬＫに従ってデータ入力端子Ｄに与えられたデータを取込み書込データを生成する。
【０４１３】
バンク♯Ａは、データ入力端子Ｄに関連づけられた８対のグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ７それぞれに対して設けられるライトレジスタＷＧ０〜ＷＧ７および書込回路ＷＲ０〜ＷＲ７を含む。
【０４１４】
このデータ書込回路系の動作を制御するために、信号／ＣＡＳおよび／ＷＥおよびクロック信号ＣＬＫに応答して、データ書込モードが指定されたことを検出するライト検出回路１２０４と、ライト検出回路１２０４からのライト検出信号φｗに応答して活性化され、クロック信号ＣＬＫに同期して書込用ラップアドレスＷＷＹを発生するラップアドレス発生回路１２０２と、ライト検出回路１２０４からのライト検出信号φｗに応答して活性化され、クロック信号ＣＬＫとラップアドレス発生回路１２０２からのラップアドレスＷＷＹに従って書込回路ＷＲ０〜ＷＲ７から対応のグローバルＩＯ線対ＧＩＯ０〜ＧＩＯ７へのデータ書込を制御する書込制御回路１２０６が設けられる。
【０４１５】
ラップアドレス発生回路１２０２および書込制御回路１２０６は、それぞれバンクアドレスＢＡに従って、指定されたバンクに対してのみラップアドレスおよび書込制御信号を生成するように示される。ラップアドレス発生回路１２０２および書込制御回路１２０６それぞれがバンク♯Ａおよびバンク♯Ｂに対して設けられ、バンクアドレスＢＡに従って、選択されたバンクに対応するラップアドレス発生回路および書込制御回路が活性化される構成が利用されてもよい。
【０４１６】
また、ラップアドレス発生回路１２０２は、リードレジスタを選択するためのリード用ラップアドレスを発生する回路と共用されてもよい。
【０４１７】
ラップアドレス発生回路１２０２は、バンクアドレスＢＡと３ビットのアドレスＡ０〜Ａ２とをデコードし、順次ライトレジスタを選択するためのラップアドレスＷＷＹを発生する。このラップアドレスはクロック信号ＣＬＫに同期して順次変化する。ライトレジスタＷＧ０〜ＷＧ７は、このラップアドレス発生回路１２０２から与えられたラップアドレスに従って、入力バッファ１２００から与えられた書込データを格納する。
【０４１８】
書込制御回路１２０６は、このラップアドレスＷＷＹに従って、書込回路ＷＲ０〜ＷＲ７を所定数ずつ活性化する。すなわちこの書込制御回路１２０６は、ライトレジスタＷＧ０〜ＷＧ７すべてにデータが書込まれたとき（ラップ長８の場合）、書込回路ＷＲ０〜ＷＲ７を同時に活性化するのではない。書込制御回路１２０６は、たとえば２ビットの有効データが書込まれたときに対応の書込回路を活性化し、対応のグローバルＩＯ線対上へ書込データを伝達する。この所定ビット単位でのデータ書込は以下の利点を備える。
【０４１９】
常にラップ長で指定された数のデータが与えられるとは限らない。たとえばラップ長８のとき、４個の有効データのみしか与えられない場合もある。このとき、ラップ長８で動作をすると、必要なデータが書込まれた後所定のクロックサイクルが経過した後にしかメモリセルへのデータの書込が行なわれない。したがって、所定のクロックサイクル数が経過するまで書込動作を停止させることができない。データ書込動作中において途中でデータ書込を中止したとき（ラップストップ）、書込データはライトレジスタにしか書込まれていないため、メモリセルへデータの書込が行なわれないためである。しかし、複数ビット単位でデータをライトレジスタからメモリセルへ書込むことにより、ラップストップが生じても、所定数ビット単位でデータのメモリセルへの書込が行なわれているため、所定数のクロックサイクルごとにラップストップを実行することができ、高速アクセスが可能となる。
【０４２０】
図９５は、図９４に示す書込制御回路の機能的構成を示す図である。図９５において、書込制御回路１２０６は、ラップ長データを記憶するラップ長設定回路１２１２と、ラップストップデータを格納するラップストップ長設定回路１２１４と、ライト検出信号φｗに応答して起動され、ラップ長設定回路１２１２が指定するラップ長よりも１つ大きい数のクロック数をカウントするカウンタ回路１２１０を含む。カウンタ回路１２１０はその出力ＷＤＥをライト検出信号φｗに応答して活性化し、ラップ長設定回路１２１２が指定するラップ長よりも１つ大きい数のクロックサイクルに応答して非活性化する。
【０４２１】
書込制御回路１２０６はさらに、カウンタ回路１２１０からの出力ＷＤＥとラップストップ長設定回路１２１４からのラップ長データとに応答して転送を可能とする転送タイミング信号を発生する転送タイミング発生回路１２１６と、転送タイミング発生回路１２１６の出力とラップアドレスＷＷＹとに応答してラップアドレスＷＷＹが指定するライトレジスタ（書込回路）に対する転送を可能にする転送制御信号ＷＥＥを発生する転送制御信号発生回路１２１８と、転送制御信号発生回路１２１８からの転送制御信号ＷＥＥとカウンタ回路１２１０の出力ＷＤＥとに応答して書込回路ＷＲ０〜ＷＲ７のデータ転送を制御する転送制御回路１２２０を含む。
【０４２２】
転送タイミング発生回路１２１６は、信号ＷＤＥが活性状態のとき、ラップストップ長設定回路１２１４が指定するラップストップ長ごとに不活性状態となる転送タイミング信号を発生する。すなわち、ラップストップ長データは１つのデータ転送サイクルを規定する。転送制御信号発生回路１２１８は、ラップアドレスＷＷＹが指定するライトレジスタ（書込回路）に対し転送タイミング発生回路１２１６の出力が活性状態のときの対応の書込回路からグローバルＩＯ線対ＧＩＯへのデータ転送を可能にする書込イネーブル信号ＷＥＥを発生する。転送制御回路１２２０はカウンタ回路１２１０の出力ＷＥＥが活性状態のとき、この転送制御信号発生回路１２１８からの転送制御信号（書込イネーブル信号）ＷＥＥに応答してデータ転送を実行する。
【０４２３】
［ライトレジスタ／書込回路］
図９６は、図９４に示すライトレジスタおよび書込回路の具体的構成を示す図である。図９６においては、図９５に示す転送制御回路１２２０をも合わせて示す。図９６においては、１ビットデータレジスタＷＧｉおよび書込回路ＷＲｉが代表的に示される。ライトレジスタＷＧ０〜ＷＧ７および書込回路ＷＲ０〜ＷＲ７は図示の構成と同一の構成を備える。
【０４２４】
図９６において、転送制御回路１２２０は、信号ＷＥＥｉおよびＷＤＥを受ける２入力ＮＡＮＤ回路１２４６と、ＮＡＮＤ回路１２４６の出力を受けるインバータ回路１２４５を含む。
【０４２５】
信号ＷＥＥｉおよびＷＤＥがともに“Ｈ”となったとき、ＮＡＮＤ回路１２４６の出力が“Ｌ”となり、グローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上へのデータ転送が可能となる。
【０４２６】
ライトレジスタＷＧｉは、ラップアドレス／ＷＷＹｉに応答して、入力バッファ（図９４参照）から与えられる書込データＷＤおよび／ＷＤを取込む第１のラッチ回路１３００と、インバータ回路１２４５の出力に応答して、第１のラッチ回路１３００のラッチデータを取込む第２のラッチ回路１３１０を含む。第１のラッチ回路１３００は、ラップアドレス／ＷＷＹｉと書込データＷＤを受ける２入力ＯＲ回路１２３０と、ラップアドレス／ＷＷＹｉと書込データ／ＷＤを受ける２入力ＯＲ回路１２３２と、ＯＲ回路１２３０および１２３２の出力をそれぞれ一方入力に受ける２入力ＮＡＮＤ回路１２３１および１２３３を含む。ＮＡＮＤ回路１２３１および１２３３はその他方入力と出力が交差結合される。
【０４２７】
第２のラッチ回路１３１０は、インバータ回路１２４５の出力とＮＡＮＤ回路１２３１の出力を受ける２入力ＯＲ回路１２３４と、インバータ回路１２４５の出力とＮＡＮＤ回路１２３３の出力とを受ける２入力ＯＲ回路１２３６と、ＯＲ回路１２３４および１２３６の出力をそれぞれの一方入力に受ける２入力ＮＡＮＤ回路１２３５および１２３７を含む。ＮＡＮＤ回路１２３５および１２３７は、その他方入力と出力が交差結合される。
【０４２８】
第１のラッチ回路１３００は、ラップアドレス／ＷＷＹｉが“Ｌ”のとき、書込データＷＤおよび／ＷＤを取込み、ラップアドレス／ＷＷＹｉが“Ｈ”となると、この取込んだ信号のラッチ状態となる。第２のラッチ回路１３１０は、インバータ回路１２４５の出力が“Ｌ”のとき、第１のラッチ回路１３００の出力を取込み、インバータ回路１２４５の出力が“Ｈ”となると、データラッチ状態となる。
【０４２９】
書込回路ＷＲｉは、ＮＡＮＤ回路１２４６の出力に応答して、第２のラッチ回路１３１０のラッチデータを伝達する転送回路１３２０と、転送回路１３２０の出力を増幅してグローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉ上へ伝達するプリアンプ１３３０を含む。転送回路１３２０は、第１のラッチ回路のＮＡＮＤ回路１２３５の出力と転送制御回路１２２０のＮＡＮＤ回路１２４６の出力を受ける２入力ＮＯＲ回路１２３８と、ＮＡＮＤ回路１２３７の出力とＮＡＮＤ回路１２４６の出力とを受ける２入力ＮＯＲ回路１２３９を含む。転送回路１３２０は、ＮＡＮＤ回路１２４６の出力が“Ｌ”となるとインバータとして機能し、第２のラッチ回路１３１０のラッチデータを伝達する。ＮＡＮＤ回路１２４６の出力が“Ｈ”のとき、ＮＡＮＤ回路１２３８および１２３９の出力はともに“Ｌ”となる。
【０４３０】
プリアンプ１３３０は、電源ノードと接地電位ノードとの間に直列に接続されるｎチャネルＭＯＳトランジスタ１２４０および１２４１と、電源供給ノードと接地電位ノードとの間に直列に接続されるｎチャネルＭＯＳトランジスタ１２４２および１２４３を含む。トランジスタ１２４０および１２４３のゲートへ転送回路１３２０のＮＯＲ回路１２３８の出力が伝達される。トランジスタ１２４１および１２４２のゲートへ転送回路１３２０のＮＯＲ回路１２３９の出力が与えられる。プリアンプ１３３０は、ノードＱ６４およびＱ６５の電位がともに“Ｌ”のとき、トランジスタ１２４０〜１２４３がすべてオフ状態となり、出力ハイインピーダンス状態となる。次にこの図９６に示す回路の動作について、その動作波形図である図９７を参照して説明する。
【０４３１】
まずライト動作が指定されると、信号ＷＤＥが“Ｈ”に立上がる。この信号ＷＤＥが“Ｈ”の期間はラップ長データｗｒが指定するクロックサイクル数より１クロックサイクル長い。この期間において、書込データＷＤが“Ｈ”に立上がる（データ“１”書込のとき）。この後、ラップアドレス／ＷＷＹｉが選択状態となり、“Ｌ”に立下がる。ラップアドレス／ＷＷＹｉの立下がりに応答して、第１のラッチ回路１３００のラッチノードＱ６０は、この書込データＷＤを反転した値のデータをラッチする状態となる。それまでは前のアクセスサイクルにおいて書込まれたデータがラッチされている。
【０４３２】
次いで、信号ＷＥＥｉがこのラップアドレスＷＷＹｉに従って選択状態となり、“Ｈ”に立上がる。これにより、第２のラッチ回路１３１０が第１のラッチ回路１３００のラッチしたデータをラッチし、ラッチノードＱ６２の電位が“Ｈ”となる。これと並行して、転送回路１３２０が導通状態となり、ノードＱ６４の電位が“Ｌ”に確定する。ここで、信号ＷＥＥｉが“Ｈ”となるまでは、転送回路１３２０の出力はともに“Ｌ”にリセットされている。これにより、トランジスタ１２４０および１２４３がオフ状態、トランジスタ１２４２および１２４１がオン状態となり、グローバルＩＯ線ＧＩＯｉ上の電位が上昇し、データ“１”が書込まれる。ここで、図９７においては、グローバルＩＯ線ＧＩＯｉの電位がプリチャージ電位からメモリセルの読出データに従って変化し、その後書込データに応じて変化する状態が示される。グローバルＩＯ線ＧＩＯｉおよび／ＧＩＯｉがプリチャージ電位でフローティング状態にあり、ローカルＩＯ線対と接続される前に、このプリアンプ１３３０が作動状態とされてもよい。
【０４３３】
［ＷＤＥ信号発生系］
図９８は、図９５に示すラップ長設定回路およびカウンタ回路の具体的構成例を示す図である。図９８において、ラップ長設定回路およびカウンタ回路は、ラップデータｗｒに従ってクロック数（ｗｒ＋１）をカウントする（ｗｒ＋１）カウンタ１３５０と、ライト検出回路１２０４からのライト検出信号φｗに応答してセットされ、（ｗｒ＋１）カウンタ１３５０のカウントアップ信号に応答してリセットされるフリップフロップ１３６０を含む。フリップフロップ１３６０は、ライト検出信号φｗをその一方入力に受ける２入力ＮＯＲ回路１３６１と、（ｗｒ＋１）カウンタ１３５０からの出力をその一方入力に受ける２入力ＮＯＲ回路１３６２を含む。ＮＯＲ回路１３６１および１３６２はその他方入力と出力とが交差結合される。ＮＯＲ回路１３６２から信号ＷＤＥが出力される。
【０４３４】
（ｗｒ＋１）カウンタ１３５０は図８５に示すシフトカウンタと同様の構成を備え、ライト検出信号φｗに応答してクロック信号ＣＬＫをカウントする。そのカウント値がラップデータｗｒが示すラップ長よりも１大きくなったときにリセット信号を発生する。この（ｗｒ＋１）カウンタ１３５０はラップ長設定回路を含む。図９９はこの図９８に示す回路の動作を示す信号波形図である。以下図９９を参照して図９８に示すカウンタ回路の動作について説明する。
【０４３５】
第１クロックサイクルにおいて、信号／ＣＡＳおよび／ＷＥが“Ｌ”に設定され、ライトモードが指定される。これに応答して、ライト検出回路１２０４からライト検出信号φｗが発生される。これに応答して、フリップフロップ１３６０はセット状態となり、ＮＯＲ回路１３６２の出力信号ＷＤＥが“Ｈ”に立上がる。（ｗｒ＋１）カウンタ１３５０はこのライト検出信号φｗに応答してクロック信号ＣＬＫのカウント動作を実行する。ラップ長がｎの場合、（ｗｒ＋１）カウンタ１３５０は第（ｎ＋１）サイクルのクロック信号の立上がりに応答してリセット信号φＲＥＳを発生する。図９９においては、第（ｎ＋１）サイクルのクロック信号の立下がりに同期してリセット信号φＲＥＳが発生される状態が示される。これにより、フリップフロップ１３６０はリセットされ、信号ＷＤＥが“Ｌ”に立下がる。
【０４３６】
図９８に示す構成においては、ライト検出信号φｗに応答してＮＯＲ型フリップフロップをセットし、（ｗｒ＋１）カウンタ１３５０は、クロック信号ＣＬＫの立下がりに同期してリセット信号φＲＥＳを発生している。これに代えて、フリップフロップ１３６０のセット入力Ｓへはライト検出信号φｗの遅延信号が与えられてもよい。また（ｗｒ＋１）カウンタ１３５０はクロック信号の立上がりに同期して活性化信号を発生し、この活性化信号を所定時間遅延させた信号がフリップフロップ１３６０のリセット入力Ｒへ与えられる構成が利用されてもよい。
【０４３７】
［ＷＥＥ信号発生系］
図１００は、図９５に示す転送制御信号発生回路の具体的構成を示す図である。図１００において、転送制御信号発生回路１２１８は、信号／ＷＥＲＳＴｆを一方入力に受ける２入力ＮＡＮＤ回路１３７０と、マスクデータＭＤとラップアドレス／ＷＷＹｉを受ける２入力ＮＯＲ回路１３７２と、ＮＯＲ回路１３７２の出力を一方入力に受け、ＮＡＮＤ回路１３７０の出力を他方入力に受けるゲート回路１３７４と、信号／ＷＥＲＳＴをその一方入力に受ける２入力ＮＡＮＤ回路１３７６と、ＮＡＮＤ回路１３７０の出力を一方入力に受け、他方入力にＮＡＮＤ回路１３７６の出力を受ける２入力ＮＡＮＤ回路１３７５を含む。
【０４３８】
ＮＡＮＤ回路１３７０はその他方入力にゲート回路１３７４の出力を受け、ＮＡＮＤ回路１３７６はその他方入力にＮＡＮＤ回路１３７５の出力を受ける。ＮＡＮＤ回路１３７６の出力を受けるインバータ回路１３７７から信号ＷＥＥｉが発生される。信号／ＷＥＲＳＴは、信号ＷＥＲＳＴｆの遅延信号である。
【０４３９】
信号ＭＤはライトマスクデータであり、このデータＭＤが“Ｈ”となったときにはデータ書込に対しマスクがかけられる（図２７参照）。このマスクデータＭＤが“Ｈ”のときＮＯＲ回路１３７２の出力は“Ｌ”に固定される。信号／ＷＥＲＳＴｆおよび／ＷＥＲＳＴの“Ｌ”，“Ｈ”に係わらずＮＡＮＤ回路１３７５の出力は“Ｌ”固定になり、信号ＷＥＥｉは“Ｌ”となる。すなわちこのマスクデータＭＤが活性状態にありデータ書込に対しマスクがかけられている場合には、データ転送は実行されない。次にこの図１００に示す転送制御信号発生回路の動作についてその動作波形図である図１０１および図１０２を参照して説明する。
【０４４０】
図１０１は、ラップ長が４であり、ラップストップビット長が２に設定された際の動作波形を示す。マスクデータＭＤは“Ｌ”である。
【０４４１】
第１クロックサイクルにおいて、信号／ＣＡＳが“Ｌ”に立下がり、列選択動作開始が指定されるとともにデータ書込動作が指定される。これに応答して、ラップアドレス／ＷＷＹｉが発生され、かつ信号ＷＤＥが“Ｈ”に立上がる。信号ＷＤＥの立上がりに応答して、信号／ＷＥＲＳＴｆが“Ｈ”の不活性状態に立上がり、所定の遅延時間をおいて、信号／ＷＥＲＳＴが“Ｈ”に立上がる。このとき、ラップアドレス／ＷＷＹｉが“Ｌ”にあると、ＮＯＲ回路１３７２の出力が“Ｈ”に立上がり、応じてゲート回路１３７４の出力が“Ｈ”に立上がる。信号／ＷＥＲＳＴｆが“Ｈ”となると、ＮＡＮＤ回路１３７０の出力が“Ｌ”に変化し、応じてＮＡＮＤ回路１３７５の出力が“Ｈ”となる。信号／ＷＥＲＳＴが次いで“Ｈ”に立上がり、ＮＡＮＤ回路１３７６の出力が“Ｌ”となり、インバータ回路１３７７からの信号ＷＥＥｉが“Ｈ”に立上がる。
【０４４２】
信号／ＷＥＲＳＴｆが“Ｈ”にある期間において、ラップアドレス／ＷＷＹｉが“Ｌ”から“Ｈ”に変化しても、ゲート回路１３７４の偽入力へは“Ｌ”の信号が与えられており、ＮＡＮＤ回路１３７０の出力は変化しない。すなわち、信号／ＷＥＲＳＴｆが“Ｈ”に変化すると、そのときに活性状態となったラップアドレスがラッチされる。信号／ＷＥＲＳＴｆは図１０１に示す実施例においては、２クロックサイクルごとにラップアドレスＷＷＹをラッチしている。
【０４４３】
信号ＷＥＲＳＴが信号／ＷＥＲＳＴｆよりも遅れて活性状態とされているのは、選択メモリセルへのデータ書込時間を確保するためである。すなわち、図１０１に示す実施例において、２ビットずつデータを書込む構成の場合、第３クロックサイクルにおいても選択メモリセルへのデータ書込を行なうことができ、十分なデータ書込時間を確保することができる。２ビット単位でデータの書込を実行しているため、２クロックサイクルごとにラップストップを実行することができる。
【０４４４】
たとえば図１０１に示す構成において、第６クロックサイクルにおいて列アクセスを開始しデータ書込を実行したとき、第８クロックサイクルにおいてラップストップをかけ、新たな列アクセスを開始した状態を考える。このとき信号ＷＥＥ０およびＷＥＥ１が活性状態とされており、これらの信号に対応するライトレジスタから２ビットのメモリセルへのデータの書込が行なわれている。したがってこの状態で新たな列アクセスを開始しても、先に書込まれた２ビットのデータは選択メモリセルへ書込まれている。
【０４４５】
図１０２は、ラップ長が１の場合のデータ書込動作を示す信号波形図である。ラップ長が１の場合には、外部からのデータは１ビットしか入力されない。したがって１ビットごとに選択メモリセルへデータの書込を行なう必要がある。このため図１０２に示すように、信号／ＷＥＲＳＴｆはラップ長が２以上の場合よりも１クロックサイクル早く非活性状態（“Ｈ”）に設定する。信号／ＷＥＲＳＴは第２クロックサイクルにおいても非活性状態を維持する。この状態で、ライトレジスタから選択メモリセルへのデータの書込が行なわれている。すなわち図１０２に示す場合、第１クロックサイクルにおいて、信号／ＷＥＲＳＴｆおよび／ＷＥＲＳＴが非活性状態となり（“Ｈ”状態）、第２クロックサイクルが始まると、信号／ＷＥＲＳＴｆが活性状態となり、第２クロックサイクルのクロック信号ＣＬＫの立下がりに応答して信号／ＷＥＲＳＴおよびＷＥ０が“Ｌ”に立下がる。
【０４４６】
［転送タイミング発生系］
図１０３は、制御信号／ＷＥＲＳＴｆおよび／ＷＥＲＳＴを発生するための回路構成を示す図である。この図１０３に示す回路は、図９５に示す転送タイミング発生回路１２１６に対応する。図１０３を参照して、転送タイミング発生回路１２１６は、信号ＷＤＥに応答してクロック信号ＣＬＫをカウントし、タイミング信号を発生するタイミング回路１３８０と、このタイミング回路１３８０からのタイミング信号を論理処理して信号／ＷＥＲＳＴｆおよび／ＷＥＲＳＴを発生する論理ゲート１３８２を含む。
【０４４７】
図１０４は、図１０３に示すタイミング回路の構成の一例を示す図である。図１０４を参照して、タイミング回路１３８０は、信号ＷＤＥおよび／ＷＤＥをクロック信号／ＣＬＫに応答して取込むフリップフロップＦＦ７９と、信号ＷＤＥとフリップフロップＦＦ７９の出力Ｑ８０と、ストップビット長を規定する（本実施例においてはストップビット長が２）信号をフリップフロップＦＦ８１の相補出力から受ける３入力ＮＡＮＤ回路１３９５と、ＮＡＮＤ回路１３９５の出力を反転するインバータ回路１３９７と、ＮＡＮＤ回路１３９５の出力とインバータ回路１３９７の出力を信号ＣＬＫの立上がりに同期して取込むフリップフロップＦＦ８０と、フリップフロップＦＦ８０の出力Ａおよび／Ａをクロック信号ＣＬＫの立上がりに同期して取込むフリップフロップＦＦ８１と、フリップフロップＦＦ８１の出力をクロック信号ＣＬＫに立上がり同期して取込むフリップフロップＦＦ８２と、フリップフロップＦＦ８２の出力Ｂおよび／Ｂをクロック信号／ＣＬＫの立上がりに応答して取込むフリップフロップＦＦ８３を含む。
【０４４８】
フリップフロップＦＦ８０〜ＦＦ８３はフリップフロップＦＦ７９と同一構成を備える。フリップフロップＦＦ７９は、４つのＮＡＮＤ回路１３９０、１３９２、１３９４および１３９６を含む。このフリップフロップＦＦ７９の構成は、図８０に示すフリップフロップと同じ構成であり、与えられるクロック信号の立上がりに応答して、与えられた信号を取込む動作を実行する。次に図１０４に示すタイミング回路の動作をその動作波形図である図１０５を参照して説明する。
【０４４９】
クロックサイクル１において、信号ＷＤＥが“Ｈ”に立上がる。このとき相補信号／ＷＤＥが“Ｌ”となる。クロック信号ＣＬＫの立下がりに同期して、フリップフロップＦＦ７９の出力Ｑ８０が“Ｈ”に立上がる。この第１クロックサイクルのクロック信号ＣＬＫの立下がりに応答してフリップフロップＦＦ８１はフリップフロップＦＦ８０の出力Ａおよび／Ａの信号電位を通過させる。このとき、フリップフロップＦＦ８０の出力／Ａは“Ｈ”である。したがって、ＮＡＮＤ回路１３９５の出力がすべて“Ｈ”となり、ＮＡＮＤ回路１３９５の出力は“Ｌ”となり、かつインバータ１３９７の出力が“Ｈ”となる。
【０４５０】
第２クロックサイクルにおいて、クロック信号ＣＬＫの立上がりに応答して、フリップフロップＦＦ８０がこのインバータ回路１３９７およびＮＡＮＤ回路１３９５の出力を取込む。これによりフリップフロップＦＦ８０の出力Ａの電位が“Ｈ”に立上がる。この第２クロックサイクルのクロック信号の立下がりに応答して、フリップフロップＦＦ８１がフリップフロップＦＦ８０の出力Ａおよび／Ａを取込み、フリップフロップＦＦ８１の出力Ｑ８２の電位が“Ｈ”となる。
【０４５１】
第３クロックサイクルにおいて、フリップフロップＦＦ８１の出力Ｑ８２が“Ｈ”であるためＮＡＮＤ回路１３９５の出力は“Ｈ”となり、インバータ回路１３９７の出力が“Ｌ”となる。したがってこの第３クロックサイクルにおいて、フリップフロップＦＦ８０の出力Ａが“Ｌ”に立下がる。
【０４５２】
一方、フリップフロップＦＦ８２の出力Ｂは“Ｈ”に立上がる。この第３クロックサイクルのクロック信号の立下がりに応答して、フリップフロップＦＦ８３がフリップフロップＦＦ８２の出力Ｂおよび／Ｂを取込むため、このフリップフロップＦＦ８３の出力Ｃが“Ｈ”に立上がる。一方、フリップフロップＦＦ８１はフリップフロップＦＦ８０の出力Ａおよび／Ａを取込むため、このノードＱ８２の出力が“Ｌ”に立下がる。以降、この動作が信号ＷＤＥが“Ｈ”の間繰返される。
【０４５３】
図１０５においては、ラップ長が４の場合が示されており、信号ＷＤＥが第５クロックサイクルにおいて、クロック信号ＣＬＫの立上がりまたは立下がりに応答して“Ｌ”に立下がる。これにより、フリップフロップＦＦ８０、ＦＦ８１、ＦＦ８２およびＦＦ８３の出力がそれぞれ１／２クロックサイクルずつずれて順次“Ｌ”に立下がる。フリップフロップＦＦ８０ないしＦＦ８３は、それぞれ信号ＷＤＥに応答して、位相がクロック信号ＣＬＫの１／２サイクルずれており、かつそのパルス幅がクロック信号ＣＬＫの２倍であるパルス信号を発生している。フリップフロップＦＦ８０〜ＦＦ８３の出力信号を組合せることにより信号／ＷＥＲＳＴｆおよび／ＷＥＲＳＴをストップビット長２として発生することができる。このストップビット長が２であるため、フリップフロップＦＦ８１の出力がＮＡＮＤ回路１３９５へフィードバックされている。ストップビット長がさらに延びる場合には、さらにこのフリップフロップを接続し、後段のフリップフロップの出力がＮＡＮＤ回路１３９５へ与えられる。
【０４５４】
図１０６は、図１０３に示す論理ゲート１３８２の具体的構成を示す図である。図１０６を参照して、論理ゲート１３８２は、図１０４に示すタイミング回路のフリップフロップＦＦ８０の相補出力／ＡとフリップフロップＦＦ８３の出力Ｃを受けるＯＲ回路１４００と、信号ＷＤＥとＯＲ回路１４００の出力を受ける２入力ＮＡＮＤ回路１４０２と、ラップ長指定信号ＬＥＮ１Ｅおよび／ＬＥＮ１Ｅに応答して、ＮＡＮＤ回路１４０２の出力を反転増幅する３状態インバータバッファ１４０８と、図１０４に示すフリップフロップＦＦ８２の反転出力／ＢとフリップフロップＦＦ８３の出力Ｃを受けるＯＲ回路１４０４と、信号ＷＤＥとＯＲ回路１４０４の出力を受ける２入力ＮＡＮＤ回路１４０６と、ＮＡＮＤ回路１４０６の出力を所定時間遅延させる遅延回路１４１０と、ＮＡＮＤ回路１４０６の出力をラップ長指定信号ＬＥＮ１Ｅおよび／ＬＥＮ１Ｅに応答して活性化されて反転増幅する３状態インバータバッファ１４０９を含む。
【０４５５】
信号ＬＥＮ１Ｅは、ラップ長が１の場合に“Ｈ”となる。すなわちラップ長が１に指定された場合には、インバータバッファ１４０８が活性状態とされる。ラップ長が２以上の場合には、インバータバッファ１４０９が活性状態とされる。次に図１０６に示す論理ゲートの動作をその動作波形図である図１０７を参照して説明する。
【０４５６】
信号ＷＤＥが“Ｈ”に立上がると、ＮＡＮＤ回路１４０２および１４０６がインバータ回路として機能する。ノード／Ａおよび／Ｂはまだこのとき“Ｈ”の状態を維持しており、したがってＮＡＮＤ回路１４０２および１４０６の出力がこの信号ＷＤＥの立上がりに応答して“Ｌ”に立下がる。ラップ長指定信号ＬＥＮ１Ｅが“Ｈ”および“Ｌ”いずれの場合であっても、信号／ＷＥＲＳＴｆの電位が“Ｈ”に立上がる。これにより遅延回路１４１０からの信号／ＷＥＲＳＴが所定時間遅れて“Ｈ”に立上がる。ラップ長が１の場合には、インバータバッファ１４０８が活性状態とされる。第２クロックサイクルにおいて、ノード／Ａが“Ｌ”に立下がると、ＯＲ回路１４００の出力が“Ｌ”となり、応じてインバータバッファ１４０８からの出力が“Ｌ”に立下がる。
【０４５７】
上述の構成の書込制御回路を利用することにより、ラップストップ動作を実現することができ、高速でアクセスすることのできるＳＤＲＡＭを得ることができる。
【０４５８】
［グローバルＩＯ線のプリチャージ／イコライズタイミングの制御］
図１８および図１９に見られるように、グローバルＩＯ線対ＧＩＯには、イコライズトランジスタＧＥＱが設けられている。グローバルＩＯ線対ＧＩＯは、図６３および図９４に示すようにリードレジスタおよびライトレジスタに結合されて、内部データを選択メモリセルとリードレジスタ／ライトレジスタとの間で伝達する。
【０４５９】
この内部データの伝達の高速化および消費電流の低減を図るために、グローバルＩＯ線対は、イコライズ信号φＧＥＱに応答するイコライズトランジスタＧＥＱによりグローバルＩＯ線対の各グローバルＩＯ線の電位をイコライズして中間電位（論理ハイレベルと論理ローレベルとの間の電位）にプリチャージする。選択メモリブロックに対して設けられているローカルＩＯ線対ＬＩＯに対しても同様にイコライズする必要が生じる。非選択メモリブロックに対して設けられているローカルＩＯ線対ＬＩＯに対しては、内部データは伝達されないため、スタンバイ状態が維持される。
【０４６０】
以下の説明においては、グローバルＩＯ線対に対するイコライズ動作について説明するが、選択メモリブロックに対して設けられたローカルＩＯ線対に対してもグローバルＩＯ線対と同様のイコライズタイミング制御が実行される。以下このイコライズタイミング制御について説明する。
【０４６１】
（ｉ）  制御方法１
図１０８は、第１の内部データ線イコライズタイミング制御方法を示すタイミングチャート図である。なお以下の説明において、内部データ線は、グローバルＩＯ線と、選択メモリブロックに対して設けられたローカルＩＯ線両者を含む。この図１０８に示すイコライズタイミング制御は、図９７ないし図９９に示す書込制御方法に対応する。
【０４６２】
図９７ないし図９９に示すように、外部クロック信号ＣＬＫ（ｅｘｔ．ＣＬＫ）の立上がり時に、外部コラムアドレスストローブ信号／ＣＡＳ（ｅｘｔ／ＣＡＳ）がローレベルにあれば、列選択動作の開始が指示される。ライトイネーブル信号／ＷＥがそのときローレベルにあれば、データ書込が指定され、ライトイネーブル信号／ＷＥがハイレベルにあればデータ読出が指定される。図９９に示すように、ライトレジスタに含まれる書込回路は、書込イネーブル信号ＷＥＥｉと信号ＷＤＥに従って内部データ線へデータを書込む。この書込制御信号ＷＤＥは、データ書込指示が与えられてからラップ長に等しいクロックサイクルが経過した後次のクロックサイクルにおいて非活性状態とされる。この図１０８においては、ラップ長が４の場合のデータ書込動作シーケンスを示す。また内部データ線としては、４つのグローバルＩＯ線対ＧＩＯ１ないしＧＩＯ４のみを示す。次に動作について説明する。
【０４６３】
スタンバイ時（列選択指示が与えられる前）においては、イコライズ信号φＧＥＱはハイレベルにある。この状態においては、グローバルＩＯ線対ＧＩＯｉはすべて中間電位にイコライズ（プリチャージ）されている。
【０４６４】
クロックサイクル１において、外部クロック信号ｅｘｔ．ＣＬＫの立上がりにおいて外部コラムアドレスストローブ信号ｅｘｔ／ＣＡＳがローレベルに設定されると、列選択開始指示（コラムアクセス開始指示）が与えられる。今、図には示していないが、ライトイネーブル信号／ＷＥもローレベルにあり、データ書込が指定されたと想定する。
【０４６５】
この状態においては、データ入出力端子Ｄ／Ｑに与えられたデータＤ１がラップアドレス／ＷＷＹ（図９６参照）に従ってライトレジスタに格納される。このとき内部書込制御信号ＷＤＥがまたデータ書込を示すライトコマンドに応答して活性状態のハイレベルに設定される。この書込制御信号ＷＤＥは、ライトコマンドが与えられてからラップ長をカウントし、その次のクロックサイクルにおいて非活性状態とされる。
【０４６６】
このときまた、列選択開始指示信号（ライトコマンド）が与えられると、イコライズ信号φＧＥＱが非活性状態とされローレベルとなる。これによりグローバルＩＯ線対ＧＩＯ１ないしＧＩＯ４はフローティング状態とされる。同時にまた、列選択開始指示信号に応答して内部で列選択信号ＣＳＬがハイレベルとされ、この列選択信号ＣＳＬにより、選択されたメモリセルブロック内のデータがローカルＩＯ線を介してグローバルＩＯ線上へ伝達される。
【０４６７】
次いで第１クロックサイクルにおいて、取込まれたデータＤ１がグローバルＩＯ線対ＧＩＯ１へ伝達される。
【０４６８】
以降、各クロックサイクルにおいて、データ入出力端子Ｄ／Ｑへ与えられたデータＤ２、Ｄ３およびＤ４がライトレジスタに格納され、次いで転送制御信号ＷＥＥに従って内部データ線、すなわちグローバルＩＯ線対ＧＩＯ２、ＧＩＯ３およびＧＩＯ４上へ伝達される。
【０４６９】
ラップ長データＤ１〜Ｄ４が内部データ線ＧＩＯ１〜ＧＩＯ４上へ伝達され、ローカルＩＯ線対を介して選択メモリセルへ書込まれると、ラップ長に等しいクロックサイクルが列選択開始指示（ライトコマンド）が与えられてから経過すると、次のクロックサイクルにおいて、列選択信号ＣＳＬが非活性状態となる。またこのとき、イコライズ信号φＧＥＱがこのクロック信号に同期して活性化されてハイレベルとなる。これにより、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４は、中間電位にプリチャージ／イコライズされる。このときにまた、書込イネーブル信号ＷＤＥが非活性状態のローレベルとなる。
【０４７０】
上述のように、列選択開始指示が与えられるとイコライズ信号φＧＥＱを非活性状態とし、列選択開始指示信号が与えられてラップ長に等しいクロックサイクルが経過した後、次のクロックサイクルにおいてこのイコライズ信号φＧＥＱを再びスタンバイ状態のハイレベル（活性状態）とすることにより、データ書込前に、一旦グローバルＩＯ線対をイコライズした後にデータを書込む必要がなくなり、高速でデータを書込むことができる。
【０４７１】
ラップ長が変更された場合、そのラップ長データに従ってイコライズ信号φＧＥＱが活性状態とされる。したがって、常に最適なタイミングでイコライズ信号φＧＥＱを発生することができる。
【０４７２】
図１０９は、データ読出時におけるイコライズ制御方法を示す図である。図１０９においては、ＣＡＳレイテンシが３、ラップ長が４の場合のイコライズ制御動作が示される。
【０４７３】
以下、図１０９を参照してデータ読出時におけるイコライズタイミング制御動作について説明する。
【０４７４】
クロックサイクル１において、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジで、外部コラムアドレスストローブ信号／ＣＡＳがローレベルに設定される。図示しないライトイネーブル信号／ＷＥはハイレベルに設定される。これにより列選択開始指示が与えられるとともに、データ読出が指定される（リードコマンドが与えられる）。この列選択開始指示に応答して、イコライズ信号φＧＥＱが非活性状態のローレベルとされる。これにより、グローバルＩＯ線対ＧＩＯは、イコライズ電位でフローティング状態とされる。
【０４７５】
列選択信号ＣＳＬがハイレベルに立上がると、選択メモリセルブロックにおける対応の列上のメモリセルのデータがローカルＩＯ線対ＬＩＯを介してグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４へ伝達される。
【０４７６】
このグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４上に現われたデータは、図６４に示すように、並列にリードレジスタへ伝達される（プリアンプを介して）。
【０４７７】
このグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４上のデータのリードレジスタへの転送後、イコライズ信号φＧＥＱが活性状態のハイレベルとされ、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４の電位は中間電位にイコライズされる。このリードレジスタに格納されたデータは、ＣＡＳレイテンシが経過したクロックサイクル（サイクル４）から順次クロック信号ｅｘｔ．ＣＬＫに同期して出力データＱ１、Ｑ２、Ｑ３およびＱ４としてデータ入出力端子Ｄ／Ｑへ伝達される。
【０４７８】
図１０９に示すように、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４上のデータがリードレジスタに転送された後に、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４をイコライズしているため、グローバルＩＯ線対を、データがそこに読出される前にイコライズする必要がなく、高速でデータの読出を行なうことができる。
【０４７９】
図１１０は、図１０８および図１０９に示すイコライズ信号を発生するための構成を示す図である。図１１０において、イコライズ信号発生部は、外部クロック信号ＣＬＫに同期して外部信号／ＣＳ、／ＣＡＳおよび／ＷＥを取込み、列選択開示指示の有無およびリード／ライトモードを判定するコラムアクセス判定回路２０００と、外部クロック信号ＣＬＫに同期して信号／ＷＥ、ＣＡＳおよびアドレス信号Ａｄｄを取込み、ＷＣＢＲ条件が指定されたときにその時のアドレス信号Ａｄｄをデコードし、ラップ長データとして格納するラップ長設定回路２００３と、コラムアクセス判定回路２０００からの列選択開始指示検出信号に応答して活性化されて外部クロック信号ＣＬＫをカウントし、そのカウント値がラップ長設定回路２００３に設定されたラップ長に等しくなるとカウントアップ信号を発生するカウンタ２００１と、コラムアクセス判定回路２０００の出力とプリアンプイネーブル信号ＰＡＥ（図６３〜図６５参照）とカウンタ２００１のカウントアップ信号に応答してイコライズ信号φＧＥＱを発生するイコライズ信号発生回路２００２を含む。イコライズ信号発生回路２００２からのイコライズ信号φＧＥＱは、グローバルＩＯ線対ＧＩＯｉ、／ＧＩＯｉに設けられたイコライズトランジスタタＧＥＱのゲートへ与えられる。
【０４８０】
カウンタ２００１の構成としては、たとえば図８５に示すレイテンシカウンタと同様の構成を利用することができる。またカウンタ２００１としては、図７９に示す構成と同様の構成が利用されてもよい。ラップ長設定回路２００３は、図７０に示すＷＣＢＲ検出回路８６２とラップ長デコードラッチ８７０とに対応する。
【０４８１】
図１１１は、図１１０に示すコラムアクセス判定回路およびイコライズ信号発生回路の構成の一例を示す図である。図１１１において、コラムアクセス判定回路２０００は、内部クロック信号ＣＬＫに同期して信号／ＣＳ、／ＣＡＳおよび／ＷＥを取込み、ライトコマンドが与えられたか否かを検出するライトコマンド検出回路２０１０と、外部クロック信号ＣＬＫに同期して、信号／ＣＳ、／ＣＡＳおよび／ＷＥを取込み、リードコマンドが与えられた否かを検出するリードコマンド検出回路２０１２と、外部クロック信号ＣＬＫに同期して、信号／ＣＳ、／ＣＡＳ、／ＷＥおよび／ＲＡＳを取込み、プリチャートコマンドが与えられた否かを検出するプリチャージコマンド検出回路２０１４と、ライトコマンド検出回路２０１０からのライトコマンド検出信号に応答してセットされ、プリチャージコマンド検出回路２０１４からのプリチャージコマンド検出信号に応答してリセットされるセット／リセットフリップフロップ２０１６と、リードコマンド検出回路２０１２からのリードコマンド検出信号に応答してセットされ、プリチャージコマンド検出回路２０１４からのプリチャージコマンド検出信号に応答してリセットされるセット／リセットフリップフロップ２０１８を含む。
【０４８２】
フリップフロップ２０１６および２０１８は、セット時にそのＱ出力からハイレベルの信号を出力し、リセット時にＱ出力からローレベルの信号を出力する。ライトコマンド検出回路２０１０、リードコマンド検出回路２０１２およびプリチャージコマンド検出回路２０１４がそれぞれコマンドを検出する態様は、図３９に示す外部制御信号の状態の組合せを参照されたい。
【０４８３】
フリップフロップ２０１６のＱ出力は図１１０に示すカウンタ２００１へカウント開始指示信号（カウンタ活性化信号）として与えられる。カウンタ２００１は、このフリップフロップ２０１６からのＱ出力がハイレベルのときに外部クロック信号ＣＬＫをカウントし、そのカウント値がラップ長設定回路２００３に含まれたラップ長に到達したとき、次のクロック信号に応答してカウントアップ信号φＣＮＴを発生する。
【０４８４】
イコライズ信号発生回路２００２は、図１１０に示すカウンタ２００１からのカウントアップ（ラップ長＋１のカウント値）を示すカウントアップ信号φＣＮＴと、セット／リセットフリップフロップ２０１６からのＱ出力を受けるＡＮＤ回路２０２０と、セット／リセットフリップフロップ２０１８のＱ出力と、プリアンプイネーブル信号ＰＡＥ（図６４、図５５および図５７参照）とを受けるＡＮＤ回路２０２２と、ＡＮＤ回路２０２０および２０２２の出力を受けるＯＲ回路２０２４と、コマンド検出回路２０１０および２０１２の出力を受けるＯＲ回路２０２６と、ＯＲ回路２０２４の出力に応答してセットされ、ＯＲ回路２０２６の出力に応答してリセットされるセット／リセットフリップフロップ２０２８を含む。
【０４８５】
セット／リセットフリップフロップ２０２８のリセット入力Ｒへは、ＯＲ回路２０２６の出力を受けるワンショットパルス発生回路２０２７の出力が与えられる。信号φＣＮＴ、およびＰＡＥはパルス信号であり、所定の期間のみセット信号がＯＲ回路２０２４から発生される。リセットパルスを所定の時間幅のパルスとするためにワンショットパルス発生回路２０２７が設けられる。このセット／リセットフリップフロップ２０２８からイコライズ信号φＧＥＱが発生される。次に動作について簡単に説明する。
【０４８６】
ライトコマンドまたはリードコマンドが与えられた場合には、フリップフロップ２０１６または２０１８のＱ出力がハイレベルとなり、またＯＲ回路２０２６の出力がハイレベルとなり、応じてワンショットパルス発生回路２０２７から所定の時間幅を有するワンショットのパルスが発生され、セット／リセットフリップフロップ２０２８のリセット入力Ｒへ与えられる。これにより、フリップフロップ２０２８のＱ出力から出力されるイコライズ信号φＧＥＱがローレベルとなる。
【０４８７】
ライトコマンドが与えられた場合には、フリップフロップ２０１６の出力Ｑがハイレベルとなる。これに従って、図１１０に示すカウンタ２００１が活性化され、内部クロック信号ＣＬＫをカウントする。カウンタ２００１のカウント値が図１１０に示すラップ長設定回路２００３に格納されたラップ長データよりも１大きい値となると、カウントアップ信号φＣＮＴが発生される。これに従って、ＡＮＤ回路２０２０の出力がハイレベルとなり、ＯＲ回路２０２４を介してセット／リセットフリップフロップ２０２８がセットされ、イコライズ信号φＧＥＱがハイレベルとなる。
【０４８８】
リードコマンドが与えられた場合には、フリップフロップ２０１８のＱ出力がハイレベルとなる。このとき、フリップフロップ２０１６はセットされていないため、そのＱ出力はローレベルでありカウンタ２００１はカウントアップ動作を実行しない。プリアンプイネーブル信号ＰＡＥがハイレベルへ所定期間立上がると、ＡＮＤ回路２０２２の出力がハイレベルとなり、ＯＲ回路２０２４を介してセット／リセットフリップフロップ２０２８がセットされ、イコライズ信号φＧＥＱがハイレベルとなる。
【０４８９】
１つのメモリサイクルが完了し、プリチャージコマンドが与えられると、フリップフロップ２０１６および２０１８はリセットされ、そのＱ出力がともにローレベルとなる。このとき、既にセット／リセットフリップフロップ２０２８は、セット状態とされているため、スタンバイ時においてイコライズ信号φＧＥＱはハイレベルを維持する。
【０４９０】
なお、１つのメモリサイクルすなわちアクティブコマンドが与えられた状態においてリードコマンドが与えられ、次いでライトコマンドが与えられる動作モードが考えられる。この場合、プリチャージコマンドは与えられないため、フリップフロップ２０１６および２０１８がともにセット状態となる。しかしながら、リード動作後ライト動作が行なわれる場合には、プリアンプイネーブル信号ＰＡＥはライト時には発生されないため、それぞれ信号ＰＡＥおよびφＣＮＴに従ってイコライズ信号φＧＥＱのセットを行なうことができる。また、ワンショットパルス発生回路２０２７により、リードコマンドおよびライトコマンドそれぞれに応じてイコライズ信号φＧＥＱをローレベルに設定することができる。
【０４９１】
ライト動作に次いでリード動作が行なわれる場合、カウンタ２００１は、リード動作時においても活性化された状態を維持する。この場合、カウンタ２００１が、リード時においてもカウントアップ信号φＣＮＴを発生することが考えられる。これを防止するためには、フリップフロップ２０１８のＱ出力がハイレベルのときにはＡＮＤ回路２０２０がディスエーブル状態とされ、フリップフロップ２０１６の出力Ｑがハイレベルの場合にはＡＮＤ回路２０２２がディスエーブル状態とされるようにフリップフロップ２０１６および２０１８のＱ出力とＡＮＤ回路２０２２および２０２０の入力を接続すればよい。
【０４９２】
図１１２は、ローカルＩＯ線をイコライズするためのイコライズ信号φＬＥＱを発生するための回路構成を示す図である。図１１２において、ローカルＩＯ線のためのイコライズ信号φＬＥＱ発生系は、クロック信号ＣＬＫに同期して信号／ＲＡＳおよび／ＣＳを取込み、アクティブコマンドが与えられた否かを検出するアクティブコマンド検出回路２０３０と、アクティブコマンド検出回路２０３０からのアクティブコマンド検出信号に応答してそのときに与えられているアドレス信号の所定ビット（ブロックアドレス）をラッチしかつデコードするブロックアドレスデコードラッチ２０３２と、ブロックアドレスデコードラッチ２０３２からのブロック指示信号φＢＫＳと反転イコライズ信号／φＧＥＱを受けるＮＡＮＤ回路２０３４を含む。
【０４９３】
ブロックアドレスデコードラッチ２０３２から、ローカルＩＯ線とグローバルＩＯ線とを接続するためのブロック選択制御信号φＢと、選択メモリセルブロックをセンスアンプに接続するためのメモリブロック選択制御信号φＡが発生される。ブロック選択信号φＢＫＳもこれらのブロック選択制御信号と同様の信号である。ＮＡＮＤ回路２０３４からローカルＩＯ線対のイコライズ信号φＬＥＱが発生される。次に図１１２に示す回路の動作をその動作波形図である図１１３を参照して説明する。
【０４９４】
クロック信号ＣＬＫの立上がり時に、信号／ＲＡＳおよび／ＣＳがともにローレベルにあれば、アクティブコマンドが与えられ、メモリアレイへのアクセスサイクルが指定される。ただし図１１３においては、信号ＣＬＫおよび／ＣＳは示していない。このアクティブコマンドに従って、ブロックアドレスデコードラッチ２０３２から所定のタイミングでブロック選択信号φＢＫＳが発生される。このブロック選択信号φＢＫＳは、選択されたメモリブロックに対してのみハイレベルとなり、非選択のメモリブロックに対してはローレベルとなる。スタンバイ時においては、ブロック選択信号φＢＫＳはローレベルにあるため、ＮＡＮＤ回路２０３４から発生されるイコライズ信号φＬＥＱはハイレベルにあり、ローカルＩＯ線対のイコライズが行なわれている。
【０４９５】
リードコマンドまたはライトコマンドが与えられると、所定のタイミングで、グローバルＩＯ線対イコライズ信号／φＧＥＱがハイレベルに立上がる。このグローバルＩＯ線対イコライズ信号／φＧＥＱは、図１１１に示すグローバルＩＯ線対イコライズ信号φＧＥＱの反転信号であり、たとえばフリップフロップ２０２８の相補出力／Ｑから発生される。ブロック選択信号φＢＫＳのハイレベルおよびローレベルに応じてイコライズ信号φＬＥＱがハイレベル、ローレベルとなる。
【０４９６】
選択メモリブロックに対しては、ブロック選択信号φＢＫＳがハイレベルであるため、グローバルＩＯ線対イコライズ信号／φＧＥＱがハイレベルとなると、ローカルＩＯ線対イコライズ信号φＬＥＱがローレベルとなり、ローカルＩＯ線対のイコライズが禁止される。非選択メモリブロックにおいては、信号φＢＫＳがローレベルであるため、ローカルＩＯ線対イコライズ信号φＬＥＱはハイレベルである。
【０４９７】
グローバルＩＯ線対イコライズ信号／φＧＥＱがローレベルとなると、ローカルＩＯ線対イコライズ信号φＬＥＱがハイレベルとなり、ローカルＩＯ線対のイコライズが実行される。
【０４９８】
上述の構成により、選択メモリブロックに対してのみ、グローバルＩＯ線対と同じタイミングでローカルＩＯ線対のイコライズの活性／非活性化を行なうことができる。
【０４９９】
図１１４は、第１のイコライズタイミング制御方法の変更例を示す図である。図１１４においては、イコライズ信号φＧＥＱがスタンバイ時においては非活性状態のローレベルにある場合のデータ書込時におけるイコライズ制御信号の発生態様が示される。図１１４に示すイコライズタイミング制御方法においては、列選択開始指示信号（ライトコマンド）が与えられてラップ長に等しいクロックサイクルが経過した後、その次のクロック信号に応答してイコライズ信号φＧＥＱがワンショットパルスの形態で発生される。したがって、データ書込の後の所定期間においてのみイコライズが行なわれる。このような、スタンバイ時においてイコライズ信号φＧＥＱがローレベルの非活性状態にある場合においても、データ書込後、所定のタイミングでイコライズ信号φＧＥＱをワンショットパルスの形態で発生することにより、確実にグローバルＩＯ線対をイコライズすることができる。データ書込を行なう前にグローバルＩＯ線対をイコライズする必要がなく、高速でデータの書込を行なうことができる。
【０５００】
図１１５は、この第１のイコライズタイミング制御方法の変更例におけるデータ読出時のイコライズ信号発生態様を示す図である。図１１５に示すイコライズタイミング制御方法においては、スタンバイ時においてはイコライズ信号φＧＥＱは非活性状態のローレベルにある。データ読出時において列選択開始指示信号（リードコマンド）が与えられ、選択メモリセルのデータがグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４上に現われる。グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４上に現われたデータがリードレジスタに転送された後、ワンショットパルスの形態でイコライズ信号φＧＥＱが発生される。この場合においても、グローバルＩＯ線対からリードレジスタへのデータ転送後グローバルＩＯ線対およびローカルＩＯ線対がイコライズされるため、選択メモリセルデータがグローバルＩＯ線対上に現われる前にこの内部データ線（グローバルＩＯ線対およびローカルＩＯ線対両者を含む）のイコライズを行なう必要がなく、高速でデータの読出を行なうことができる。
【０５０１】
図１１４および図１１５に示すイコライズ信号の制御方法は、図１１１に示すフリップフロップ２０２８に代えて、ＯＲ回路２０２４の出力に応答してワンショットのパルスを発生するワンショットパルス発生回路を用いて実現することができる。この場合、図１１１に示すＯＲ回路２０２６およびワンショットパルス発生回路２０２７は用いる必要はない。
【０５０２】
（ｉｉ）  第２のイコライズタイミング制御方法
図１１６は、第２のイコライズタイミング制御方法を示すタイミングチャート図である。図１１６に示す構成においては、データ書込時において列選択開始指示信号が与えられたとき（ライトコマンドが与えられたとき）、まずイコライズ信号φＧＥＱを非活性状態のローレベルとする。次いで各クロック信号ＣＬＫに同期して所定期間イコライズ信号φＧＥＱを活性状態とする。これによりグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４はイコライズされる。ラップ長に等しいクロックサイクルが経過した後、このクロック信号ＣＬＫに同期するイコライズ信号φＧＥＱの活性化を禁止する。ラップ長の次のクロックサイクルにおいて、カウンタ（図１１０参照）からのラップ長＋１カウントアップ信号に応答して、イコライズ信号φＧＥＱが活性状態のハイレベルとされる。
【０５０３】
上述のように、データ書込時において各クロックサイクルごとにグローバルＩＯ線対およびローカルＩＯ線対（内部データ線）のイコライズを行なうことにより、ラップストップ動作が行なわれても、高速アクセスを行なうことができる。
【０５０４】
今、図１１７に示すように、ラップ長が４であり、２つのデータが書込まれ、第３クロックサイクルにおいてリードコマンドが与えられ、ラップストップが指定された場合を考える。この場合、図１１７に示すように、クロックサイクル１において、ライトコマンドが与えられると、そのときに与えられたデータＤ１およびクロックサイクル２で与えられるデータＤ２はグローバルＩＯ線対ＧＩＯ１およびＧＩＯ２へ順次伝達される。各クロックサイクルごとにイコライズ信号φＧＥＱが活性化されており、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４はイコライズされている。
【０５０５】
第３クロックサイクルにおいて、ラップ長はまだカウントアップされていないため、イコライズ信号φＧＥＱがハイレベルの活性状態となり、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４のイコライズが実行される。
【０５０６】
このクロックサイクル３においてリードコマンドが与えられており、これに従ってイコライズ信号φＧＥＱが非活性状態とされる。またこのリードコマンドに従って列選択信号ＣＳＬがハイレベルに立上がり別の列が選択される。このとき、選択された列上に読出されたメモリセルデータがグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４に伝達されるが、先にイコライズ信号φＧＥＱによりイコライズされているため、高速でデータをグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４へ伝達することができる。したがって、ラップストップ動作が行なわれても、高速でデータの読出を行なうことができる。リードコマンドが与えられた後、データがグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４からリードレジスタに転送された後、このイコライズ信号φＧＥＱはハイレベルの活性状態とされる。
【０５０７】
最初にリードコマンドが与えられており、ラップストップの動作が行なわれる場合、先の図１０９に示すタイミングでラップストップ動作が実行可能である。外部データ読出時においては、内部データ転送時に既にグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４のイコライズは行なわれているためである。
【０５０８】
図１１８は、図１１７に示すイコライズタイミング制御を行なうための回路構成を示す図である。図１１８において、図１１１と対応する部分には同一の参照番号を付している。
【０５０９】
図１１８において、コラムアクセス判定回路２０００は、ライトコマンド検出回路２０１０の出力とプリチャージコマンド検出回路２０１４の出力を受け、フリップフロップ２０１８をリセットするＯＲ回路２０１３と、リードコマンド検出回路２０１２の出力とプリチャージコマンド検出回路２０１４の出力を受けてフリップフロップ２０１６をリセットするＯＲ回路２０１５をさらに含む。他の構成は、図１１１に示すものと同様である。
【０５１０】
この図１１８に示す構成においては、フリップフロップ２０１６は、リードコマンドが与えられたときまたはプリチャージコマンドが与えられたときにはリセットされる。フリップフロップ２０１８は、ライトコマンドが与えられたときまたはプリチャージコマンドが与えられたときにリセットされる。これにより、リードコマンドが与えられているときにカウンタ２００１からのカウントアップ信号φＣＮＴに従ったイコライズ信号の制御が禁止される。同様にして、ライトコマンドが与えられているときにプリアンプイネーブル信号ＰＡＥによるイコライズ信号φＧＥＱの活性／非活性の制御が禁止される。
【０５１１】
イコライズ信号発生回路２００２は、セット／リセットフリップフロップ２０１６の出力をクロック信号ＣＬＫの半サイクル遅延させて伝達する半サイクル遅延回路２０２１と、フリップフロップ２０１６の出力とカウンタ２００１（図１１０参照）からの（ラップ長＋１）カウントアップ信号φＣＮＴとを受けるＡＮＤ回路２０２０と、フリップフロップ２０１８のＱ出力とプリアンプイネーブル信号ＰＡＥを受けるＡＮＤ回路２０２２と、ＡＮＤ回路２０２０および２０２４の出力を受けるＯＲ回路２０２４と、フリップフロップ２０１６および２０１８の出力を受けるＯＲ回路２０２６と、ＯＲ回路２０２６の出力の立上がりに応答して所定の時間幅を有するワンショットのパルスを発生するワンショットパルス発生回路２０２７と、ＯＲ回路２０２４の出力によりセットされかつワンショットパルス発生回路２０２７の出力によりリセットされるセット／リセットフリップフロップ２０２８を含む。このフリップフロップ２０２８の出力Ｑは、先に図１１１を参照して示した信号φＧＥＱと同様に変化する。
【０５１２】
イコライズ信号発生回路２００２は、さらに、カウンタ２００１からのラップ長カウントアップ信号φｗｕをクロック信号ＣＬＫの半サイクル遅延させて伝達する半サイクル遅延回路２０２９と、フリップフロップ２０１８の出力と半サイクル遅延回路２０２９の出力を受けるＯＲ回路２０２３と、半サイクル遅延回路２０２１の出力の立上がりに応答してセットされ、ＯＲ回路２０２３の出力の立上がりに応答してリセットされるセット／リセットフリップフロップ２０２５と、フリップフロップ２０２５のＱ出力が活性状態のときに活性化され、クロック信号ＣＬＫの立上がりに応答して所定の時間幅を有するワンショットのパルスを発生するワンショットパルス発生回路２０３０と、ワンショットパルス発生回路２０３０の出力とフリップフロップ２０２８の出力を受けるＯＲ回路２０３１を含む。ＯＲ回路２０３１からイコライズ信号φＧＥＱが発生される。
【０５１３】
ラップ長カウントアップ信号φｗｕは、カウンタ２００１からライトコマンド印加時においてラップ長をカウントしたときに発生される。すなわち、このラップ長カウントアップ信号φｗｕは、カウントアップ信号φＣＮＴよりも１クロックサイクル前に発生される。次にこの図１１８に示す回路の動作をその動作波形図である図１１９を参照して説明する。
【０５１４】
クロックサイクル１において、列選択指示すなわちライトコマンドが与えられると、セット／リセットフリップフロップ２０１６がセットされ、その出力Ｑがハイレベルに立上がる。半サイクル遅延回路２０２１は、このフリップフロップ２０１６のＱ出力をクロック信号ＣＬＫの半クロックサイクル遅延させて通過させる。この半サイクル遅延回路２０２１は、たとえばクロック信号ＣＬＫがハイレベルのときに与えられた入力をラッチし、クロック信号がローレベルとなったときにそのラッチしたデータを出力する構成が利用される。したがって、半サイクル遅延回路２０２１の出力はクロック信号ＣＬＫの立下がりに応答してフリップフロップ２０１６の出力に従って立上がる。これによりセット／リセットフリップフロップ２０２５がセットされ、ワンショットパルス発生回路２０３０がイネーブルされる。このときクロック信号ＣＬＫは既にローレベルにあり、ワンショットパルス発生回路２０３０からはパルスが発生されない。
【０５１５】
カウンタ２００１は、フリップフロップ２０１６のＱ出力に応答して活性化され、クロック信号ＣＬＫをカウントしている。一方、ＯＲ回路２０２６の出力がフリップフロップ２０１６のＱ出力の立上がりに応答して立上がり、ワンショットパルス発生回路２０２７からワンショットのパルスが発生され、フリップフロップ２０２８がリセットされ、そのＱ出力がローレベルに立下がる。これによりイコライズ信号φＧＥＱがＯＲ回路２０３１を通してローレベルに立下がる。
【０５１６】
クロックサイクル２において、クロック信号ＣＬＫがハイレベルに立上がると、このクロック信号ＣＬＫの立上がりに応答して、フリップフロップ２０２５の出力により活性化されているワンショットパルス発生回路２０３０から所定の時間幅を有するワンショットのパルスが発生される。これにより、ＯＲ回路２０３１を介してイコライズ信号φＧＥＱがハイレベルに立上がる。
【０５１７】
ラップ長４に等しいクロックサイクルが経過すると、カウンタ２００１からラップ長カウントアップ信号φｗｕが発生される。このラップ長カウントアップ信号φｗｕは、半サイクル遅延回路２０２９を通して半クロックサイクル遅延されてＯＲ回路２０２３へ与えられる。したがってＯＲ回路２０２３の出力は、クロックサイクル４におけるクロック信号ＣＬＫの立下がりに応答して、ハイレベルに立上がり、フリップフロップ２０２５がリセットされる。これにより、ワンショットパルス発生回路２０３０は非活性状態とされる。
【０５１８】
クロックサイクル５において、カウントアップ信号φＣＮＴがカウンタ２００１から発生されると（クロックサイクル５において）、フリップフロップ２０２８がＡＮＤ回路２０２０およびＯＲ回路２０２４を介してセットされ、そのＱ出力がハイレベルに立上がる。これにより、イコライズ信号φＧＥＱがカウントアップ信号φＣＮＴに応答してハイレベルに立上がる。上述の一連の動作により、ラップ長４のデータの書込が行なわれた後に、イコライズ信号φＧＥＱをハイレベルとし、また各クロックサイクルごとにイコライズ信号φＧＥＱをハイレベルに立上げることができる。
【０５１９】
クロックサイクル１１において、再びライトコマンドが与えられると、同様にして、フリップフロップ２０１６の出力がハイレベルに立上がり、フリップフロップ２０２８の出力がローレベルに立下がり、応じてイコライズ信号φＧＥＱがローレベルに立下がる。またフリップフロップ２０２５は半サイクル経過後にセットされ、ワンショットパルス発生回路２０３０がセットされる。
【０５２０】
クロックサイクル１２においてクロック信号ＣＬＫが与えられると、ワンショットパルス発生回路２０３０から所定の時間幅を有するワンショットパルスが発生され、応じてイコライズ信号φＧＥＱがハイレベルに立上がる。
【０５２１】
クロックサイクル１３において、ラップストップ動作が行なわれ、リードコマンドが与えられると、フリップフロップ２０１６がリセットされる。このときカウンタ２００１はまだカウント動作を行なっている。しかしながら、フリップフロップ２０１８のＱ出力がリードコマンド検出回路２０１２の出力によりセットされ、応じてＯＲ回路２０２３を介してフリップフロップ２０２５がリセットされる。
【０５２２】
クロックサイクル１３においては、既にクロック信号ＣＬＫの立上がりに応答してワンショットパルス発生回路２０３０からワンショットのパルス信号が発生されており、イコライズ信号φＧＥＱは所定期間ハイレベルとなっている。
【０５２３】
リード動作時においては、プリアンプイネーブル信号ＰＡＥが発生されるとフリップフロップ２０２８がセットされ、応じてイコライズ信号φＧＥＱがハイレベルに立上がる。
【０５２４】
以上のようにして、各クロックサイクルごとにイコライズ信号φＧＥＱを所定期間ハイレベルとすることにより、ライトコマンドが与えられた場合においてもラップストップ動作を行なうことができる。リードコマンドが与えられている場合には、グローバルＩＯ線対からリードレジスタへのデータ転送後プリアンプイネーブル信号ＰＡＥに従ってイコライズが行なわれているため、ラップストップ動作はアクセス時間を増大させることなく実行することができる。
【０５２５】
なおこの図１１８および図１１９に示すイコライズ信号制御方法においても、ローカルＩＯ線対ＬＩＯに対しては、第１の制御方法と同様にして、選択されたメモリブロックに対してのみローカルＩＯ線対の活性／非活性が実行される。非選択メモリブロックに対してはローカルＩＯ線対ＬＩＯはスタンバイ状態を維持する。
【０５２６】
（ａ）  変更例１
図１２０は、この第２のイコライズ信号制御方法の第１の変更例を示すタイミングチャート図である。図１２０においては、スタンバイ時においては、イコライズ信号φＧＥＱ（ローカルイコライズ信号φＬＥＱも同様である）は、ローレベルに設定される。すなわちグローバルＩＯ線対およびローカルＩＯ線対を含む内部データ線のイコライズはスタンバイ時においては実行されない。列選択開始指示が与えられたときのみイコライズ信号φＧＥＱおよびφＬＥＱの活性化が実行される。
【０５２７】
図１２０に示す動作においては、クロックサイクル１において、ライトコマンドが与えられると、次のクロック信号ＣＬＫ（クロックサイクル２）の立上がりに応答してイコライズ信号φＧＥＱが活性化される（ハイレベルとなる）。
【０５２８】
次いで、クロックサイクル３および４それぞれにおけるクロック信号ＣＬＫの立上がりに応答して、イコライズ信号φＧＥＱが所定期間ハイレベルとされる。ラップ長カウンタがラップ長をカウントすると、次のクロックサイクル（クロックサイクル５）のクロック信号ＣＬＫの立上がりに応答して、イコライズ信号φＧＥＱが所定期間活性化される。
【０５２９】
図１２１は、図１２０に示すイコライズ信号制御方法を実現するための回路構成の一例を示す図である。図１２１において、コラムアクセス判定回路２０００は、図１１８に示す回路構成と同様の構成を備える。この図１２１に示すコラムアクセス判定回路２０００においては、図１１８に示す構成要素と対応する部分には同一の参照番号を付す。
【０５３０】
イコライズ信号発生回路２００２は、フリップフロップ２０１６の出力を半クロックサイクル遅延させる半サイクル遅延回路２０２１と、フリップフロップ２０１８の出力とカウントアップ信号φＣＮＴを受けるＯＲ回路２０３５と、半サイクル遅延回路２０２１の出力の立上がりに応答してセットされ、ＯＲ回路２０３５の出力の立上がりに応答してリセットされるセット／リセットフリップフロップ２０２５と、フリップフロップ２０１８の出力とプリアンプイネーブル信号ＰＡＥを受けるＡＮＤ回路２０２２と、ＡＮＤ回路２０２２の出力に応答して所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路２０３６と、フリップフロップ２０２５のＱ出力がハイレベルのときに活性化され、クロック信号ＣＬＫの立上がりに応答して所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路２０３０と、ワンショットパルス発生回路２０３６および２０３０の出力を受けるＯＲ回路２０３７を含む。ＯＲ回路２０３７からイコライズ信号φＥＥＱが発生される。次に動作について説明する。
【０５３１】
ライトコマンドが与えられた場合には、半サイクル遅延回路２０２１の出力は、ライトコマンドが与えられたクロックサイクルのクロック信号ＣＬＫの立下がりに応答してハイレベルに立上がり、フリップフロップ２０２４がセットされる。これにより、ワンショットパルス発生回路２０３０が活性化される。このとき既にクロック信号ＣＬＫはローレベルに立下がっており、ワンショットパルス発生回路２０３０からは図１２０に示す第１クロックサイクルにおいてはワンショットパルスは発生されない。
【０５３２】
クロックサイクル２、３および４において、クロック信号ＣＬＫの立上がりに同期してワンショットパルス発生回路２０３０から所定の時間幅を有するワンショットが発生される。これに応答して、イコライズ信号φＧＥＱが所定期間クロック信号ＣＬＫに同期してハイレベルとなる。
【０５３３】
ラップ長データが書込まれると、このラップ長に等しいクロックサイクルが経過した後の次のクロックサイクルのクロック信号の立上がりに応答してカウンタ２００１からカウントアップ信号φＣＮＴが発生される。これによりＯＲ回路２０３５の出力がハイレベルに立上がりフリップフロップ２０２５の出力Ｑがローレベルとなる。このフリップフロップ２０２５の出力Ｑがローレベルに立下がる前に、クロック信号ＣＬＫは先にハイレベルとなっており、ワンショットパルス発生回路２０３０からは所定の時間幅を有するパルス信号が発生される。これに従って、クロックサイクル５（図１２０参照）のクロック信号ＣＬＫの立上がりに応答して、イコライズ信号φＧＥＱがハイレベルに所定期間立上がる。
【０５３４】
なお、このカウントアップ信号φＣＮＴがハイレベルとなってフリップフロップ２０２５がリセットされたとき、ワンショットパルス発生回路２０３０は不活性状態とされる。しかしながら、このワンショットパルス発生回路２０３０に、フリップフロップ２０２５の出力Ｑがハイレベルのときにクロック信号ＣＬＫを通過させるトランスミッションゲートを設けておけば、ワンショットパルス発生回路２０３０は、フリップフロップ２０２５の出力Ｑがリセット時にローレベルとなっても、確実に所定の時間幅を有するワンショットのパルスを発生することができる。
【０５３５】
リードコマンドが与えられた場合には、プリアンプイネーブル信号ＰＡＥに応答してワンショットパルス発生回路２０３６が所定時間幅を有するワンショットのパルスを発生する。これにより、イコライズ信号φＧＥＱがＯＲ回路２０３７により、所定時間ハイレベルとなる。
【０５３６】
ライトコマンドが与えられ、ラップストップ動作が指定された場合には、フリップフロップ２０２５は、ＯＲ回路２０３５によりリセットされる。この場合においても、そのラップストップ動作を指定するクロックサイクルにおいては、ワンショットパルス発生回路２０３０からは所定の時間幅を有するワンショットパルスがクロック信号ＣＬＫに応答して発生されている。これにより、確実にラップストップ動作が指定されても、イコライズ信号φＧＥＱを所定期間ハイレベルに設定することができる。
【０５３７】
（ｂ）  変更例２
図１２２に示すイコライズ信号制御方法においては、内部データ線ＤＢは１つ利用されるだけである（８ビット幅のデータ線）。イコライズ信号ＩＯＥＱは、内部データ線ＤＢに設けられたイコライズトランジスタを活性化／非活性化する。イコライズ信号ＩＯＥＱがハイレベルのとき、内部データ線ＤＢのイコライズが行なわれ、イコライズ信号ＩＯＥＱがローレベルのときには内部データ線ＤＢのイコライズは行なわれない。
【０５３８】
図１２２に示すように、スタンバイ状態において内部データ線ＤＢのイコライズが行なわれる場合、スタンバイ時においては、イコライズ信号ＩＯＥＱはハイレベルである。クロックサイクル１において、列選択指示信号（ライトコマンド）が与えられると、イコライズ信号ＩＯＥＱがローレベルとなる。以降、ラップ長がカウントされ、そのカウント動作の間クロック信号ＣＬＫの立上がりに同期してイコライズ信号ＩＯＥＱが所定期間ハイレベルに立上がる。ラップ長に等しい数のクロックサイクルが経過した後、次のクロックサイクルにおけるクロック信号ＣＬＫの立上がりに応答して、イコライズ信号ＩＯＥＱがハイレベルとなる。
【０５３９】
データ読出指示が与えられた場合には、リードコマンドが与えられてからイコライズ信号ＩＯＥＱを非活性状態のローレベルとする。内部データ線ＤＢにデータが現われると、これらは順次データ出力部へ伝達される。したがって、データ分割転送アーキテクチャーにおいては、リードコマンドが与えられた場合においては、リードデータの転送を示すプリアンプイネーブル信号ＰＡＥに対応する信号がリードデータの転送のために発生される。したがって、このプリアンプイネーブル信号ＰＡＥに相当するリードデータ転送信号をトリガとして、イコライズ信号ＩＯＥＱを所定期間ハイレベルとする。これにより、ライトコマンドおよびリードコマンドいずれが与えられても、各データ転送を、内部データ線ＤＢをイコライズすることができる。この図１２２に示すイコライズ信号の制御方法は、図１１８に示す回路を用いて実現することができる。
【０５４０】
図１２３においては、スタンバイ時においてイコライズ信号ＩＯＥＱはローレベルにあり、内部データ線ＤＢはフローティング状態にある。図１２３に示すクロックサイクル１において、列選択指示（ライトコマンド）が与えられると、次のクロックサイクルのクロック信号ＣＬＫの立上がりに同期してイコライズ信号ＩＯＥＱが所定期間ハイレベルとなる。ラップ長に等しいクロックサイクルが経過した後、次のクロックサイクルのクロック信号ＣＬＫの立上がりに応答してイコライズ信号ＩＯＥＱが所定期間ハイレベルとなる。この図１２３に示すタイミング制御方法においても、リードコマンドが与えられた場合には、リードデータのデータバスからデータ出力部への転送後イコライズ信号ＩＯＥＱが所定期間ハイレベルとされる。この場合においても、プリアンプイネーブル信号ＰＡＥに対応する信号が発生され、この信号をトリガとしてイコライズ信号ＩＯＥＱが所定期間ハイレベルとされる。
【０５４１】
なお図１２３に示すタイミング制御においては、ラップ長データのすべての書込完了後に発生されるイコライズ信号ＩＯＥＱのタイミングは、クロックサイクル２、３および４において発生されるイコライズ信号ＩＯＥＱの発生タイミングよりも少し遅れているように示されている。この構成は、図１１８に示す回路構成において、フリップフロップ２０２８の代わりにＯＲ回路２０２４の出力に応答してワンショットのパルスを発生するパルス発生回路を用いることにより実現することができる。この構成の場合、ＯＲ回路２０２６およびワンショットパルス発生回路２０２７は用いられない。
【０５４２】
上述のように、各クロックサイクルごとに内部データ線ＤＢまたはグローバルＩＯ線対およびローカルＩＯ線対をイコライズすることにより、データ転送に悪影響を及ぼすことなくラップストップ動作を実現することができ、高速アクセスを実現することができる。
【０５４３】
（ｉｉｉ）  第３のイコライズ信号タイミング制御方法
図１２４は、第３のイコライズタイミング制御方法を示すタイミングチャート図である。この図１２４に示す制御方法においては、ラップデータの書込時において、２クロックサイクルごとにイコライズ信号φＧＥＱが活性状態とされる。内部データ線、すなわちグローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４は、２クロックサイクルごとにイコライズされるため、ライトレジスタからグローバルＩＯ線対へのデータ転送およびメモリセルへのデータの書込が２クロックサイクルの間に実行される。したがって、クロックサイクルが短くなった場合においても、十分余裕をもってライトレジスタからグローバルＩＯ線対へのデータ転送およびメモリセルへのデータ書込を行なうことができ、高速クロックで動作を行なうことが可能となる。
【０５４４】
図１２４において、スタンバイ状態においてイコライズ信号φＧＥＱは活性状態のハイレベルにある。
【０５４５】
クロックサイクル１において、列選択開始指示信号（ライトコマンド）が与えられると、イコライズ信号φＧＥＱが非活性状態のローレベルとされる。クロック信号ＣＬＫに応答して、データが書込まれ、順次グローバルＩＯ線対上へ伝達される。ライトコマンドが与えられ、列選択動作が指定されてから２クロックサイクル経過すると、クロック信号ＣＬＫの立上がりに応答して、イコライズ信号φＧＥＱが所定期間ハイレベルとされる。これにより、グローバルＩＯ線対ＧＩＯ１〜ＧＩＯ４がイコライズされる。
【０５４６】
列選択開始指示信号が与えられてからラップ長に等しいクロックサイクルが経過すると、次のクロックサイクル（サイクル５）において、イコライズ信号φＧＥＱが活性状態のハイレベルに立上がる。
【０５４７】
上述のように、２クロックサイクルごとにイコライズ信号φＧＥＱを所定時間ハイレベルの活性状態としてグローバルＩＯ線対のイコライズを行なうことにより、クロックサイクルが短い場合においても十分余裕をもってデータの書込およびグローバルＩＯ線対およびローカルＩＯ線対のイコライズを実行することができ、高速クロック信号に同期して動作することができる。
【０５４８】
図１２５を参照して、イコライズ信号発生回路２００２は、書込制御信号ＷＤＥとリードコマンド検出信号（図１２１に示すフリップフロップ２０１８から与えられる）を受けるＯＲ回路２０４０と、ＯＲ回路２０４０の出力の立上がりに応答して所定の時間幅を有するワンショットのパルスを発生するワンショットパルス発生回路２０４２と、リセット信号φＲＥＳ（図９８参照）とプリアンプイネーブル信号ＰＡＥを受けるＯＲ回路２０４４と、ＯＲ回路２０４４の出力の立上がりに応答してセットされ、ワンショットパルス発生回路２０４２の出力に応答してリセットされるフリップフロップ２０４６と、書込制御信号／ＷＥＲＳＴの立下がりに応答して所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路２０４８と、フリップフロップ２０４６のＱ出力とワンショットパルス発生回路２０４８の出力とを受けるＯＲ回路２０４９を含む。ＯＲ回路２０４９からイコライズ信号φＧＥＱが発生される。
【０５４９】
リセット信号φＲＥＳは、図９８に示すように、ライトコマンドが与えられてから、ラップ長＋１のクロック信号をカウントしたときに所定期間ハイレベルに駆動される。書込許可信号ＷＤＥは、ライトコマンドが与えられてからこのリセット信号φＲＥＳが与えられるまでハイレベルの活性状態を維持する。
【０５５０】
書込制御信号／ＷＥＲＳＴは、図１０１に示す動作波形図から明らかなように、ライトコマンドが与えられたとき、２クロックサイクルごとに所定期間ローレベルとされる。この書込制御信号／ＷＥＲＳＴの立下がりごとに所定幅のワンショットパルスを発生してイコライズ信号φＧＥＱをハイレベルの活性状態に駆動する。次に動作について簡単に説明する。
【０５５１】
ライトコマンドが与えられた場合、書込指示信号ＷＤＥがハイレベルの活性状態となり、ＯＲ回路２０４０を介してワンショットパルス発生回路２０４２が駆動され、ワンショットのパルスを発生する。これに応答して、フリップフロップ２０４６はリセットされ、Ｑ出力がローレベルとされる。
【０５５２】
この書込許可信号ＷＤＥがハイレベルの活性状態のとき、ライトコマンドが与えられてから２クロックサイクルごとに所定期間信号／ＷＥＲＳＴがローレベルに立下がる。この立下がりに応答してワンショットパルス発生回路２０４８は所定の時間幅を有するワンショットのパルス信号を発生する。これにより、ＯＲ回路２０４９を介してイコライズ信号φＧＥＱが所定期間ハイレベルの活性状態とされる。
【０５５３】
ライトコマンドが与えられてからラップ長に等しいクロックサイクルが経過すると、次のクロックサイクルのクロック信号の立上がりに応答して、リセット信号φＲＥＳが所定期間ハイレベルに駆動される。これに応答して、フリップフロップ２０４６がセットされ、そのＱ出力がハイレベルとなり、イコライズ信号φＧＥＱがハイレベルに設定される。
【０５５４】
これにより、２クロックごとにイコライズ信号φＧＥＱをハイレベルに所定期間駆動することができ、またすべてのラップ長データの書込完了時にはリセット信号φＲＥＳに従ってイコライズ信号φＧＥＱをハイレベルに維持することができる。
【０５５５】
なお、ラップ長が４の場合、書込制御信号／ＷＥＲＳＴが第５クロックサイクルのクロック信号ＣＬＫの立上がりに応答してローレベルに駆動され、また同様にリセット信号φＲＥＳも発生される。この場合、特にリセット信号φＲＥＳに従ってイコライズ信号φＧＥＱを活性状態とする場合には、ライトコマンドが与えられてからラップ長に等しいクロックサイクルが経過したときに、このワンショットパルス発生回路２０４８の動作を禁止する構成を用いればよい。これにより、第５クロックサイクルにおける書込制御信号／ＷＥＲＳＴの立下がりを無視してリセット信号φＲＥＳに従ってイコライズ信号φＧＥＱをハイレベルに活性化することができる。
【０５５６】
また制御信号／ＷＥＲＳＴに代えて、図１０１等に示すように制御信号／ＷＥＲＳＴｆが用いられてもよい。
【０５５７】
図１２６は、スタンバイ時にイコライズ信号φＧＥＱがローレベルの非活性状態に維持される場合のタイミング制御方法を示す図である。図１２６に示す構成においては、列選択開始指示信号（ライトコマンド）が与えられると、２クロックサイクル経過後のクロックサイクル３において所定期間イコライズ信号φＧＥＱがハイレベルに立上げられる。ラップ長に等しいクロックサイクルが経過すると、次のクロック信号ＣＬＫの立上がりに応答して所定期間イコライズ信号φＧＥＱがハイレベルに立上げられる。この図１２６の構成を実現するためには、図１２５に示す構成において、フリップフロップ２０４６に代えて所定の時間幅を有するワンショットのパルスを発生するワンショットパルス発生回路が用いられればよい。この図１２６の構成を実現するためには、図１２５に示す構成において、フリップフロップ２０４６に代えて所定の時間幅を有するワンショットのパルスを発生するワンショットパルス発生回路が用いられればよい。この場合、ワンショットパルス発生回路２０４２およびＯＲ回路２０４０は利用されない。
【０５５８】
また、信号／ＷＥＲＳＴを受けるワンショットパルス発生回路と、信号ＰＡＥに応答してワンショットのパルスを発生するワンショットパルス発生回路と、これらのワンショットパルス発生回路の出力を受けるＯＲゲートとを用い、このＯＲゲートからイコライズ信号φＧＥＱが発生されるように構成されてもよい。この場合には、バースト（ラップ）ストップはライトコマンドが与えられてから偶数クロックサイクルごとに行なうことが要求される。
【０５５９】
以上のように、第１ないし第３のイコライズ信号タイミング制御方法を利用すれば、データの書込または読出前に内部データ線のイコライズを行なう必要がなく、高速でデータの入出力を行なうことができる。またリードデータの出力部への転送後または書込データのメモリセルへの書込後（内部データ線上への伝達の後）内部データ線がイコライズされているため、最適なタイミングでイコライズ信号を活性化することができる。
【０５６０】
「書込マスク回路」
以下の書込マスク回路の構成は、図１００ないし図１０７に示す書込回路制御系の構成を参照して説明する。以下の説明においては、ラップ長が２以上の場合にあり、ラップストップ長が２に設定されている場合の書込制御信号の発生態様を例として示す。このラップストップ長が２に設定されている場合には、列アクセスが開始されてから、すなわちライトコマンドが与えられてから２クロック経過後の第３クロックサイクルのクロック信号ＣＬＫの立上がりに応答して信号／ＷＥＲＳＴｆがローレベルに立下がる。以降、ラップ長データの書込が行なわれるとき、２クロックサイクルごとに信号／ＷＥＲＳＴｆはローレベルに所定期間立下がる。信号／ＷＥＲＳＴｆおよび／ＷＥＲＳＴがともにハイレベルのときにラップアドレス／ＷＷＹｉがラッチされ、このラッチされたラップアドレス／ＷＷＹｉに従って書込回路の書込データの取込および、ライトレジスタへのデータの転送およびグローバルＩＯ線対ＧＩＯへのデータ転送が実行される。
【０５６１】
書込回路およびライトレジスタの詳細構成は図９６を参照されたい。信号ＷＥＥｉがハイレベルのとき、図９６に示すように、信号ＷＤＥがハイレベルにあれば、書込回路ＷＧｉからライトレジスタＷＲｉへのデータ転送およびグローバルＩＯ線対ＧＩＯ上へのデータ転送が実行される。このとき、図１００に示すように、内部ライトマスク信号ＭＤがハイレベルにあれば、ラップアドレス／ＷＷＹｉが無視され、内部書込指示信号ＷＥＥｉはローレベルを維持する。
【０５６２】
内部ライトマスク信号ＭＤは、各クロックサイクルにおいて所定期間データ書込禁止を示すハイレベルの活性状態に維持される。クロック信号ＣＬＫの立上がりエッジで、外部ライトマスク信号ＤＱＭがハイレベルにあれば、この内部ライトマスク信号ＭＤをハイレベルに維持する。これにより、データの書込を禁止する。データ書込は内部ライトマスク信号ＭＤがローレベルの非活性状態のときに実行される。
【０５６３】
上述のように、各クロックサイクルにおいて、内部ライトマスク信号ＭＤを活性状態のハイレベルに設定しておき、ライトマスクがかけられていないとき所定期間経過後に内部ライトマスク信号ＭＤをローレベルとしてデータの書込を実行する。この構成は以下の利点を与える。
【０５６４】
外部ライトマスク信号ＤＱＭがハイレベルの活性状態にあるかローレベルの不活性状態にあるかを判別した後に内部ライトマスク信号ＭＤを活性状態のハイレベルにすると、ライトマスクの判定結果が確定するまで内部データの書込を待機する必要がある。この場合、書込制御信号の確定は内部ライトマスク信号ＭＤが確定するまで遅らせる必要がある。またこのとき、誤書込を防止するために内部ライトマスクデータＭＤの確定と内部書込指示信号（信号ＷＥＥｉ等）の発生との間にタイミングマージンを持たせる必要がある。このため高速でデータを書込むことができなくなる。
【０５６５】
しかしながら、各クロックサイクルにおいて内部ライトマスク信号ＭＤを所定期間ハイレベルとしておき、この間に外部ライトマスク信号ＤＱＭの活性／非活性を判別し、その判別結果に従って内部ライトマスク信号ＭＤの活性状態の維持および非活性化を制御すれば、書込制御信号／ＷＥＲＳＴｆなどの発生タイミングは常時一定とすることができ、高速でデータを書込むことができる。したがって、外部ライトマスク信号ＤＱＭが非活性状態のローレベルにあれば、高速でデータを書込むことができる。
【０５６６】
図１２８は内部ライトマスク信号を発生するための回路構成の一例を示す図である。図１２８を参照して、内部ライトマスク発生系は、外部クロック信号ｅｘｔ．ＣＬＫに応答して外部から与えられるライトマスク信号ｅｘｔ．ＤＱＭを取込むダイナミックラッチ２０５０と、外部クロック信号ｅｘｔ．ＣＬＫの立上がりに応答して所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路２０５２と、ワンショットパルス発生回路２０５２の出力を所定の時間Ｔ遅延させる遅延回路２０５４と、ダイナミックラッチ２０５０の出力ＯＵＴと遅延回路２０５４の出力とを受けるゲート回路２０５６と、ワンショットパルス発生回路２０５２の出力に応答してセットされ、ゲート回路２０５６の出力に応答してリセットされるセット／リセットフリップフロップ２０５８を含む。セット／リセットフリップフロップ２０５８から内部ライトマスク信号ＭＤが発生される。この内部ライトマスク信号ＭＤは、図１００に示す回路１２１８へ与えられる。
【０５６７】
ワンショットパルス発生回路２０５２は、内部クロック信号ｅｘｔ．ＣＬＫを所定時間遅延させる遅延回路２０５３と、遅延回路２０５３の出力と外部クロック信号ｅｘｔ．ＣＬＫを受けるゲート回路２０５５を含む。ゲート回路２０５５は、遅延回路２０５３の出力がローレベルのときにありかつ外部クロック信号ｅｘｔ．ＣＬＫがハイレベルのときにハイレベルの信号を出力する。したがって、ゲート回路２０５５からは、遅延回路２０５３が有する遅延時間だけの時間幅を有するワンショットのパルスが発生される。この遅延回路２０５３が有する遅延時間は遅延回路２０５４が有する遅延時間Ｔよりも小さくされる。フリップフロップ２０５８におけるセット入力Ｓとリセット入力Ｒに同時にハイレベルの信号が印加されるのを防止するためである。ゲート回路２０５６は、遅延回路２０５４の出力がハイレベルにあり、ダイナミックラッチ２０５０の出力ＯＵＴがローレベルのときにハイレベルの信号を出力する。
【０５６８】
図１２９は、図１２８に示すダイナミックラッチの具体的構成の一例を示す図である。
【０５６９】
図１２９において、ダイナミックラッチ２０５０は、電源電位ノード２０６３と出力ノード２０６１との間に設けられ、クロック信号ＣＬＫに応答して導通するｐチャネルＭＯＳトランジスタ２０６０と、電源電位ノード２０６３と出力ノード２０６１との間に設けられ、出力信号ＯＵＴに応答して導通するｐチャネルＭＯＳトランジスタ２０６２と、出力ノード２０６１と内部ノード２０６９との間に設けられ、入力信号ＩＮ（外部マスク信号ＤＱＭ）に応答して導通するｎチャネルＭＯＳトランジスタ２０６４と、出力ノード２０６１と内部ノード２０６９との間に設けられ、出力信号ＯＵＴに応答して導通するｎチャネルＭＯＳトランジスタ２０６６と、内部ノード２０６９と接地電位ノード２０６５との間に設けられ、クロック信号ＣＬＫに応答して導通するｎチャネルＭＯＳトランジスタ２０７６を含む。トランジスタ２０６２および２０６６は互いに相補的に導通状態となる。
【０５７０】
ダイナミックラッチ２０５０はさらに、電源電位ノード２０６３と出力ノード２０６７との間に設けられ、クロック信号ＣＬＫに応答して導通するｐチャネルＭＯＳトランジスタ２０７０と、相補出力信号／ＯＵＴ（ノード２０６１上の電位）に応答して導通するｐチャネルＭＯＳトランジスタ２０６８と、出力ノード２０６７と内部ノード２０６９との間に設けられ、そのゲートに基準電位Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタ２０７４と、出力ノード２０６７と内部ノード２０６９との間に設けられ、相補出力信号／ＯＵＴに応答して導通するｎチャネルＭＯＳトランジスタ２０７２を含む。基準電位Ｖｒｅｆは電源電位ノード２０６３に与えられる電位と接地ノードに与えられる電位の間の中間電位である。次に図１２９に示すダイナミックラッチの動作をその動作波形図である図１３０を参照して説明する。
【０５７１】
クロック信号ＣＬＫがローレベルのとき、トランジスタ２０６０および２０７０がともにオン状態、トランジスタ２０７６がオフ状態である。この状態においては、ダイナミックラッチはプリチャージ状態にあり、出力ノード２０６１および２０６７はともに電源電位ノード２０６３に与えられる電源電位レベルにプリチャージされる。
【０５７２】
クロック信号ＣＬＫがハイレベルのとき、トランジスタ２０６０および２０７０がともにオフ状態、トランジスタ２０７６がオン状態となる。入力信号ＩＮが基準電位Ｖｒｅｆよりも低いローレベルのとき、トランジスタ２０６４のコンダクタンスがトランジスタ２０７４のコンダクタンスよりも小さくなり、出力ノード２０６７は出力ノード２０６１よりも高速に放電される。出力ノード２０６７の電位が低下すると、トランジスタ２０６２がオン状態、トランジスタ２０６６がオフ状態となり、出力ノード２０６１は、高速で電源電位レベルにまで充電される。
【０５７３】
一方、出力ノード２０６１の電位の立上がりに応答して、トランジスタ２０６８がオフ状態、トランジスタ２０７２がオン状態となり、出力ノード２０６７は急速にローレベルに低下する。これにより、出力信号ＯＵＴがローレベル、相補出力信号／ＯＵＴはハイレベルを維持する。一旦出力信号ＯＵＴおよび／ＯＵＴの電位レベルがローレベルおよびハイレベルに確定すると、途中で入力信号ＩＮがローレベルからハイレベルへ立上がってもその状態は変化しない。トランジスタ２０６２、２０６６、２０６８および２０７２の電流駆動力は、トランジスタ２０６４および２０７４の電流駆動力よりも大きくされているためである。
【０５７４】
次いで再びクロック信号ＣＬＫがローレベルに立下がると、出力ノード２０６１および２０６７はトランジスタ２０６０および２０７０により電源電位レベルにまで充電される。このときトランジスタ２０７６はオフ状態となっており、ノード２０６１および２０６７の放電経路は存在しないため、高速で出力ノード２０６１および２０６７は充電される。
【０５７５】
入力信号ＩＮがハイレベルのときにクロック信号ＣＬＫがハイレベルに立上がると、出力ノード２０６７上から出力される信号ＯＵＴがハイレベル、出力ノード２０６１から出力される信号／ＯＵＴがローレベルとなる。
【０５７６】
上述の構成により、クロック信号ＣＬＫの立上がりエッジで入力信号ＩＮを取込みかつラッチすることができる。
【０５７７】
次に、図１２８に示す回路の動作をその動作波形図である図１３１を参照して説明する。ダイナミックラッチ２０５０の出力ＯＵＴは、外部クロック信号ｅｘｔ．ＣＬＫがローレベルのときにはハイレベルにプリチャージされている。クロック信号ＣＬＫの立上がりエッジでラッチ２０５０の入力ＩＮに与えられる外部マスクデータｅｘｔ．ＤＱＭの状態がラッチされる。外部マスク信号ｅｘｔ．ＤＱＭが外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジでローレベルにあれば、ラッチ２０５０の出力信号ＯＵＴはクロック信号ＣＬＫがハイレベルの間ローレベルとなる。
【０５７８】
ワンショットパルス発生回路２０５２は、外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジで所定の時間幅を有するワンショットのパルス信号を発生している。このワンショットパルス発生回路２０５２からのワンショットパルスに応答して、フリップフロップ２０５８がセットされるため、そのＱ出力から出力される内部ライトマスク信号ＭＤがハイレベルへ立上がる。
【０５７９】
ワンショットパルス発生回路２０５２からワンショットパルスが発生されてから所定時間Ｔが経過すると、遅延回路２０５４からワンショットのパルスが発生される。このとき、ダイナミックラッチ２０５０の出力ＯＵＴからの信号がローレベルであれば、ゲート回路２０５６は、遅延回路２０５４の出力を通過させる。これにより、フリップフロップ２０５８がリセットされ、その出力Ｑから出力される内部ライトマスク信号ＭＤがローレベルとなる。
【０５８０】
外部クロック信号ｅｘｔ．ＣＬＫがハイレベルの場合には、ダイナミックラッチ２０５０の出力ＯＵＴはハイレベルとなる。この状態において、ゲート回路２０５６の出力はローレベルにある。
【０５８１】
外部クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおいて外部ライトマスク信号ＤＱＭがハイレベルに設定されると、ダイナミックラッチ２０５０の出力ＯＵＴは、クロック信号ＣＬＫが立上がっても、変化せずハイレベルを維持する。この状態においては、ゲート回路２０５６の出力はローレベルに固定される。したがって、ワンショットパルス発生回路２０５２からワンショットのパルスが発生され、フリップフロップ２０５８がセット状態とされても、このサイクルにおいては、フリップフロップ２０５８はリセットされない。したがって内部ライトマスク信号ＭＤはこのライトマスク信号ＤＱＭに与えられたクロックサイクルの間ハイレベルを維持する。遅延回路２０５４から発生されるワンショットパルス信号はゲート回路２０５６により無視されるためである。
【０５８２】
次のサイクルにおいて、外部ライトマスク信号ｅｘｔ．ＤＱＭがローレベルの場合には、ワンショットパルス発生回路２０５２からのワンショットパルスにより、フリップフロップ２０５８はセットされた後、遅延回路２０５４およびゲート回路２０５６を介してリセットされる。
【０５８３】
上述の構成により、各クロックサイクルごとに内部ライトマスク信号ＭＤを発生しておき、外部ライトマスク信号ｅｘｔ．ＤＱＭが活性状態にありライトマスクを指定している場合に内部ライトマスク信号ＭＤのリセットを禁止することにより、内部データの書込タイミングは、すべて内部クロック信号ＣＬＫの立上がりエッジからの期間で設定することができ、高速でデータの書込を行なうことができる。また他の書込制御信号の活性化タイミングも、遅延回路２０５４が与える遅延時間を考慮して設定すればよく、内部書込制御信号と内部ライトマスク信号ＭＤとのタイミングマージンを考慮する必要はなく、高速でデータの書込を行なうことができる。
【０５８４】
また製造プロセス変動などにより、内部ライトマスク信号ＭＤのパルス幅が異なったとしても、他の内部書込制御信号とマスク信号ＭＤ両者がデータ書込状態を示したときにデータ書込が行なわれるため、他の内部書込制御信号のタイミングにマージンを設ける必要はない。
【０５８５】
図１３３は、ダイナミックラッチの変更例を示す図である。図１３２において、ダイナミックラッチ２０５０に含まれるイネーブル用トランジスタ２０７６と接地電位ノード２０６５の間に、アレイアクティブコマンド指示信号φＡＡに応答して導通するｎチャネルＭＯＳトランジスタ２０８０が設けられる。アレイアクティブ指示信号φＡＡは、メモリセルアレイへのアクセスが指定された期間のみ活性状態とされる。したがってこのダイナミックラッチ２０５０は、アレイへのアクセスが指定されたときのみ活性状態とされる。ダイナミックラッチ２０５０は、トランジスタ２０８０がオフ状態の場合放電経路は存在しないため、その出力ＯＵＴおよび／ＯＵＴはともにハイレベルを維持する。これにより、ダイナミックラッチ２０５０における消費電流の低減を図る。
【０５８６】
図１３３は、内部ライトマスク発生用フリップフロップをセットするためのワンショットパルス発生部の変更例を示す図である。図１３３において、アレイアクティブ検出信号φＡＡと外部クロック信号ｅｘｔ．ＣＬＫを受けるＡＮＤ回路２０８１が、ワンショットパルス発生回路２０５２の前段に設けられる。ＡＮＤ回路２０８１は、アレイアクティブ検出信号φＡＡがハイレベルのときのみ外部クロック信号ｅｘｔ．ＣＬＫを通過させる。アレイアクティブ検出信号φＡＡがローレベルのときにはＡＮＤ回路２０８１はローレベルの信号を出力する。これにより、ワンショットパルス発生回路２０５２からは、アレイアクティブ動作時においてのみワンショットのパルスが発生され、フリップフロップのセット／リセットが実行される。これにより、ワンショットパルス発生回路２０５２からのパルス発生動作をアレイアクティブ動作期間のみに限定し、消費電流の低減を図る。
【０５８７】
図１３４は、ワンショットパルス発生回路の変更例を示す図である。図１３４において、ワンショットパルス発生回路２０５２は、アレイアクティブ検出信号φＡＡの反転信号／φＡＡを受けるｐチャネルＭＯＳトランジスタ２０９０と、遅延回路２０５３の出力の反転信号を受けるｐチャネルＭＯＳトランジスタ２０９１と、クロック信号ＣＬＫの反転信号／ＣＬＫを受けるｐチャネルＭＯＳトランジスタ２０９２を含む。トランジスタ２０９０ないし２０９２は、電源電位ノード２０６３と出力ノード２０９６との間に直列に接続される。
【０５８８】
ワンショットパルス発生回路２０５２はさらに、反転クロック信号／ＣＬＫをゲートに受けるｎチャネルＭＯＳトランジスタ２０９３と、遅延回路２０５３の出力の反転信号をゲートに受けるｎチャネルＭＯＳトランジスタ２０９４と、反転アレイアクティブ検出信号／φＡＡをゲートに受けるｎチャネルＭＯＳトランジスタ２０９５を含む。トランジスタ２０９３ないし２０９５は、出力ノード２０９６と接地電位ノード２０６５の間に互いに並列に接続される。
【０５８９】
遅延回路２０５３の出力の反転信号は、遅延回路２０５３が、インバータの縦続接続により構成される場合、このインバータの数を奇数個とすることにより生成される。図１３４に示すワンショットパルス発生回路の構成においては、アレイアクティブ検出信号φＡＡがハイレベルにあり、アレイアクティブコマンドが与えられた場合には、信号／φＡＡがローレベルとなり、トランジスタ２０９０がオン状態、トランジスタ２０９５がオフ状態となる。これにより、遅延回路２０５３の出力の反転信号および反転クロック信号／ＣＬＫがともにローレベルとなったときにハイレベルの信号が出力される。
【０５９０】
一方、プリチャージ状態においては、アレイアクティブ検出信号φＡＡはローレベルにあり、反転アレイアクティブ検出信号／φＡＡはハイレベルとなる。この状態では、トランジスタ２０９０がオフ状態、トランジスタ２０９５がオン状態となり、出力ノード２０９６は接地電位レベルに固定される。
【０５９１】
なお、トランジスタ２０９０がオフ状態のときに、トランジスタ２０９０とトランジスタ２０９０の接続ノードおよびトランジスタ２０９１とトランジスタ２０９２の接続ノードがフローティング状態となるのを防止するために、出力ノード２０９６とこれらのノードとの間に信号／φＡＡに応答して導通するｎチャネルＭＯＳトランジスタが設けられてもよい。
【０５９２】
図１３５は、アレイアクティブ検出信号φＡＡを発生するための回路構成を示す図である。図１３５において、アレイアクティブ検出信号発生系は、信号／ＲＡＳおよび／ＷＥに従ってアクティブコマンドが与えられたことを検出するアクティブコマンド検出回路２０８５と、ロウアドレスストローブ信号／ＲＡＳとライトイネーブル信号／ＷＥに従ってプリチャージコマンドが与えられたことを検出するプリチャージコマンド検出回路２０８６と、アクティブコマンド検出回路２０８５の出力に従ってセットされ、プリチャージコマンド検出回路２０８６の出力に従ってリセットされるセット／リセットフリップフロップ２０８７を含む。フリップフロップ２０８７からのＱ出力からアレイアクティブ検出信号φＡＡが出力される。アクティブコマンド検出回路２０８５およびプリチャージコマンド検出回路２０８６は、図３９に示す信号／ＲＡＳおよび／ＷＥの状態の組合せに従ってアクティブコマンドおよびプリチャージコマンドが与えられたか否かを判別する。
【０５９３】
この図１３５に示す構成において、さらにチップセレクト信号／ＣＳが利用されてもよい。信号／ＲＡＳおよび／ＷＥは内部信号であってもよく、また外部信号であってもよい。これらの信号が外部信号の場合には、アクティブコマンド検出回路２０８５およびプリチャージコマンド検出回路２０８６は、クロック信号ＣＬＫの立上がりエッジでこれらの信号の状態を取込み、その状態の判別を行なう。この構成において、検出回路２０８５および２０８６には特にラッチ回路は必要とされない。論理ゲートのみを用いて構成することができる。フリップフロップ２０８７が用いられており、パルス信号により、フリップフロップ２０８７のセット／リセットを行なうことができるからである。
【０５９４】
またタイミング的に余裕がある場合には、ライトコマンドが与えられたときのみこのフリップフロップ２０５８が動作するように構成されてもよい。
【０５９５】
図１３６は、内部マスクデータ発生回路の変更例およびその動作波形を示す図である。
【０５９６】
図１３６（Ａ）を参照して、内部マスクデータ発生回路は、外部クロック信号ｅｘｔ．ＣＬＫの立上がりに応答して所定期間の“Ｈ”となるパルス信号φＣＫを発生するワンショットパルス発生回路２１００と、ワンショットパルス信号φＣＫをラッチイネーブル入力ＬＥに受け、外部ライトマスク信号ｅｘｔ．ＤＱＭを入力ＩＮに受けるダイナミックラッチ２１０２と、ワンショットパルス信号φＣＫを反転するインバータ回路２１０６と、ダイナミックラッチ２１０２の出力ＯＵＴを所定時間遅延させる遅延回路２１０４と、インバータ回路２１０６からの信号／φＣＫの立下がりに応答してセットされ、遅延回路２１０４からの出力信号ＤＱＭが“Ｌ”のときにリセットされるフリップフロップ２１０８を含む。フリップフロップ２１０８のＱ出力から内部ライトマスク信号ＭＤが出力される。
【０５９７】
ダイナミックラッチ２１０２は、先に図１２９を参照して示した回路と同様の構成を備え、そのラッチイネーブル入力ＬＥに与えられる信号φＣＫが“Ｈ”のときにその入力ＩＮに与えられる外部ライトマスク信号ｅｘｔ．ＤＱＭを取込み出力ノードＯＵＴから出力する。信号φＣＫが“Ｌ”の場合には、ダイナミックラッチ２１０２の出力ＯＵＴはハイレベルとなる。フリップフロップ２１０８は、そのセット入力／Ｓに与えられる信号／φＣＫがローレベルとなるとその出力ＭＤをハイレベルに立上げる。フリップフロップ２１０８は、リセット入力／Ｒに与えられる信号ＤＱＭがローレベルのときにリセットされ、内部ライトマスク信号ＭＤをローレベルに立下げる。次にこの図１３６（Ａ）に示す内部ライトマスク信号発生回路の動作をその動作波形図である図１３６（Ｂ）を参照して説明する。
【０５９８】
内部クロック信号ｅｘｔ．ＣＬＫがハイレベルへ立上がると、この立上がりに応答して所定の時間幅（ワンショットパルス発生回路２１００に含まれる遅延回路の遅延時間）により決定されるハイレベルとなる信号φＣＫを発生する。これによりダイナミックラッチ２１０２がそのときに与えられている外部ライトマスク信号ｅｘｔ．ＤＱＭを取込む。インバータ回路２１０６が、信号φＣＫを反転して信号／φＣＫを発生する。これによりフリップフロップ２１０８がセットされ、内部ライトマスク信号ＭＤがハイレベルへ立上がる。遅延回路２１０４は、ダイナミックラッチ２１０２の出力ＯＵＴから発生される信号を所定時間遅延させている。外部ライトマスク信号ｅｘｔ．ＤＱＭがローレベルのとき信号φＣＫがハイレベルのとき、ダイナミックラッチ２１０２の出力ＯＵＴはローレベルとなる。信号／φＣＫがハイレベルに立上がると、遅延回路２１０４から出力される信号ＤＱＭがローレベルであるため、フリップフロップ２１０８がリセットされ、内部ライトマスク信号ＭＤがローレベルに立下がる。
【０５９９】
外部ライトマスク信号ｅｘｔ．ＤＱＭが外部クロック信号ｅｘｔ．ＣＬＫの立上がりでハイレベルのとき、遅延回路２１０４の出力ＤＱＭはこのクロックサイクル期間ハイレベルを維持する。したがって、フリップフロップ２１０８はリセットされず、内部ライトマスク信号ＭＤはハイレベルを維持する。
【０６００】
上述の構成により外部ライトマスク信号ｅｘｔ．ＤＱＭの活性／非活性に応じて内部ライトマスク信号ＭＤの活性／非活性を決定することができる。
【０６０１】
以上のように、内部ライトマスク信号を活性状態としておき、外部からライトマスク信号が与えられたときのみ内部ライトマスク信号を持続的に活性状態とする構成により、内部ライトマスク信号と他の書込制御信号のタイミング関係を考慮する必要がなくなり、高速でデータの書込を行なうことができる。
【０６０２】
［基準電圧発生回路］
図１３７は、ＳＤＲＡＭのデータ出力部の構成を示す図である。図１３７において、データ出力端子Ｑ０〜Ｑ７に対し、出力バッファ回路ＯＢ０〜ＯＢ７がそれぞれ設けられる。この出力バッファ回路ＯＢ０〜ＯＢ７は、図１に示す出力バッファ１２であってもよく、また図４５に示す出力バッファ７０２であってもよく、また図４６および図４７に示すラッチ回路ＬＡおよび３状態インバータバッファＴＢ８および出力バッファを含むものであってもよく、また図６３に示すラッチ回路ＬＡおよび先読ラッチ回路８２０および出力バッファ７０２を含むものであってもよい。
【０６０３】
出力バッファ回路ＯＢ０〜ＯＢ７は出力イネーブル信号φＯＥに応答して動作状態となり、内部データから読出データを生成し、対応のデータ出力端子Ｑ０〜Ｑ７へ生成した読出データを伝達する。
【０６０４】
出力バッファ回路ＯＢ０〜ＯＢ７は、クロック信号ＣＬＫに応答して内部電圧を発生する内部電圧発生回路１５００からの昇圧電圧を動作電源電圧として動作する。この内部電圧発生回路１５００は電源端子から与えられる電圧Ｖｃｃをクロック信号ＣＬＫに応答して昇圧する。出力バッファ回路ＯＢ０〜ＯＢ７を昇圧電圧で動作させることによりこの出力バッファ回路ＯＢ０〜ＯＢ７を高速で動作させる。
【０６０５】
図１３８は、出力バッファ回路の具体的構成の一例を示す図である。図１３８においては、データ出力端子Ｑｉに接続される回路部分のみを示す。図１３８において、出力バッファ回路ＯＢｉは、出力イネーブル信号φＯＥに応答して活性化され、内部読出データＩＱｉを反転増幅する前置増幅段１５０２と、出力イネーブル信号φＯＥに応答して活性化され、前置増幅段１５０２の出力信号を反転増幅してデータ出力端子Ｑｉへ伝達する出力段１５０４を含む。この前置増幅段１５０２へは動作電源電圧として図１３７に示す内部電圧発生回路１５００から伝達される電源電圧Ｖｃが供給される。
【０６０６】
前置増幅段１５０２は、昇圧電源電圧供給ノードＶｃ（電源電圧とそれが伝達される信号線を同一参照符号で示す）と出力ノード１５１８との間に設けられ、内部読出データＩＱｉに応答して導通するｐチャネルＭＯＳトランジスタ１５１０と、トランジスタ１５１０と並列に設けられ、そのゲートに出力イネーブル信号φＯＥを受けるｐチャネルＭＯＳトランジスタ１５１２と、出力ノード１５１８にその一方導通端子（ドレイン）が接続され、そのゲートに内部読出データＩＱｉを受けるｎチャネルＭＯＳトランジスタ１５１４と、トランジスタ１５１４の他方導通端子（ソース）と接地電位供給ノードとの間に設けられ、そのゲートに出力イネーブル信号φＯＥを受けるｎチャネルＭＯＳトランジスタ１５１６を含む。
【０６０７】
出力段１５０４は、そのゲートに相補出力イネーブル信号／φＯＥを受け、その一方導通端子が電源電圧供給ノードＶｃｃに接合されるｐチャネルＭＯＳトランジスタ１５２０と、そのゲートに出力イネーブル信号φＯＥを受け、その一方導通端子が接地電位供給ノードに接続されるｎチャネルＭＯＳトランジスタ１５２６と、トランジスタ１５２０および１５２６の間に相補接続され、そのゲートに前置増幅段１５０２の出力を受けるｐチャネルＭＯＳトランジスタ１５２２およびｎチャネルＭＯＳトランジスタ１５２４を含む。次に動作について簡単に説明する。
【０６０８】
出力イネーブル信号φＯＥが“Ｌ”にあり、データ出力が禁止されている場合には、トランジスタ１５１６がオフ状態、トランジスタ１５１２がオン状態である。この状態では、前置増幅段１５０２においては内部読出データＩＱｉの状態にかかわらずその出力ノード１５１８が電源電圧（昇圧電圧）Ｖｃレベルに充電される。出力段１５０４においては、トランジスタ１５２０および１５２６がともにオフ状態であり、出力ハイインピーダンス状態にある。
【０６０９】
信号φＯＥが“Ｈ”に立上がると、データ出力可能状態となる。この状態においては、トランジスタ１５１６がオン状態、トランジスタ１５１２がオフ状態となり、前置増幅段１５０２はインバータとして機能し、内部読出データＩＱｉを反転し増幅して出力ノード１５１８へ伝達する。出力段１５０４においては、トランジスタ１５２０および１５２６がともにオン状態となり、インバータ回路として機能し、前置増幅段１５０２から出力ノード１５１８へ与えられた信号を反転増幅してデータ出力端子Ｑｉへ伝達する。ＭＯＳトランジスタの動作速度は電源電圧、特にそのゲート電圧のレベルに依存する。内部電圧発生回路１５００から昇圧された電圧Ｖｃを動作電源電圧として供給することにより、出力段１５０４は高速で動作してデータ出力端子Ｑｉを高速で充放電することができる。
【０６１０】
図１３９は、出力バッファ回路ＯＢｉの他の構成を示す図である。図１３９において、出力バッファ回路ＯＢｉは、出力イネーブル信号φＯＥと内部読出データＩＱｉを受ける２入力ＮＡＮＤ回路１５３０と、ＮＡＮＤ回路１５３０の出力を反転するインバータ回路１５３１と、昇圧電源電圧ノードＶｃとトランジスタ１５３５ａとの間に設けられるｐチャネルＭＯＳトランジスタ１５３３ａと、昇圧電源電圧ノードＶｃとトランジスタ１５３５ｂとの間に設けられるｐチャネルＭＯＳトランジスタ１５３３ｂを含む。
【０６１１】
トランジスタ１５３５ａのゲートへはＮＡＮＤ回路１５３０の出力信号が与えられ、ｎチャネルＭＯＳトランジスタ１５３５ｂのゲートへはインバータ回路１５３１の出力が与えられる。トランジスタ１５３３ａおよび１５３３ｂはドレインとゲートが交差接続され、ラッチ回路を構成する。
【０６１２】
出力バッファＯＢｉは、さらに、トランジスタ１５３３ｂおよび１５３５ｂの接続ノードの信号を反転増幅するインバータ回路１５３７と、インバータ回路１５３７の出力信号をゲートに受けるｎチャネルＭＯＳトランジスタ１５３４を含む。トランジスタ１５３４は、動作電源電圧供給ノードＶｃｃと出力ノードとの間に設けられる。インバータ回路１５３７は、昇圧電源電圧Ｖｃを動作電源電圧として利用して動作する。
【０６１３】
出力バッファＯＢｉは、さらに、出力イネーブル信号φＯＥと内部読出データＩＱｉを受けるゲート回路１５３２と、ゲート回路１５３２の出力を所定時間遅延させる次段の縦続接続されたインバータを含むバッファ回路１５３９と、バッファ回路１５３９の出力に応答して導通するｎチャネルＭＯＳトランジスタ１５３６を含む。トランジスタ１５３６は出力ノードと接地電位ノードとの間に設けられる。ゲート回路１５３２は、その偽入力に出力イネーブル信号φＯＥを受け、その真入力に内部読出データＩＱｉを受ける。ゲート回路１５３２は、出力イネーブル信号φＯＥがローレベルにあるかまたは内部読出データＩＱｉがハイレベルのときにローレベルの信号を出力する。
【０６１４】
バッファ回路１５３９が設けられているのは、ＮＡＮＤ回路１５３０と出力ドライブ用トランジスタ１５３４の間に設けられているインバータ回路およびインバータラッチが与える遅延時間を、ゲート回路１５３２と出力ドライブ用トランジスタ１５３６との間の遅延時間と等しくするためである。次に動作について簡単に説明する。
【０６１５】
出力イネーブル信号φＯＥがローレベル（“Ｌ”）のとき、ＮＡＮＤ回路１５３０の出力は“Ｈ”、ゲート回路１５３２の出力は“Ｌ”となる。この状態においては、トランジスタ１５３５ａがオン状態となり、トランジスタ１５３３ｂをオン状態とする。トランジスタ１５３５ｂは、そのゲートにインバータ回路１５３１の出力信号を受けているためオフ状態にある。したがって、トランジスタ１５３３ａも応じてオフ状態となる。これにより、インバータ回路１５３７からは“Ｌ”の信号が出力され、ｎチャネルＭＯＳトランジスタ１５３４はオフ状態となる。
【０６１６】
同様にゲート回路１５３２からの“Ｌ”の信号により、ｎチャネルＭＯＳトランジスタ１５３６がオフ状態となり、出力ハイインピーダンス状態となる。
【０６１７】
出力イネーブル信号φＯＥが“Ｈ”となると、ＮＡＮＤ回路１５３０はインバータとして機能し、ゲート回路１５３２も、同様インバータとして機能する。内部読出データＩＱｉが“Ｈ”の場合には、ＮＡＮＤ回路１５３０の出力が“Ｌ”、ゲート回路１５３２の出力がまた“Ｌ”となる。この状態において、またトランジスタ１５３６はオフ状態である。一方、トランジスタ１５３５ａがオフ状態となり、トランジスタ１５３５ｂがオン状態となり、応じてトランジスタ１５３３ｂがオフ状態、トランジスタ１５３３ａがオン状態となる。これにより、トランジスタ１５３３ｂおよび１５３５ｂの接続ノードの電位はトランジスタ１５３５ｂにより高速で放電される。インバータ１５３７からは、昇圧電源電圧Ｖｃレベルの信号“Ｈ”の信号が出力される。これにより、ｎチャネルＭＯＳトランジスタ１５３４は、そのしきい値電圧の損失を生じさせることなく、出力端子に動作電源電位Ｖｃｃレベルの出力信号Ｑｉを生成する。
【０６１８】
内部読出データＩＱｉが“Ｌ”の場合には、ＮＡＮＤ回路１５３０およびゲート回路１５３２の出力がともに“Ｈ”となる。これにより、トランジスタ１５３６がオン状態となる。一方、トランジスタ１５３５ａがオン状態、トランジスタ１５３５ｂがオフ状態となるため、トランジスタ１５３３ｂがオン状態、トランジスタ１５３３ａがオフ状態となる。これにより、インバータ１５３７の入力ノードへは、昇圧電源電圧Ｖｃレベルの信号がトランジスタ１５３３ｂを介して伝達される。インバータ１５３７の出力が接地電位レベルの“Ｌ”となり、ｎチャネルＭＯＳトランジスタ１５３４がオフ状態となる。トランジスタ１５３６がゲート回路１５３６からの“Ｈ”の信号によりオン状態となり、接地電位レベルの出力信号Ｑｉが生成される。
【０６１９】
この図１３９に示す構成においても、昇圧電源電圧Ｖｃを利用することにより高速で内部信号を立上げることができ、出力データＱｉを高速で出力することができる。また、出力段トランジスタ１５３４および１５３６がともにｎチャネルＭＯＳトランジスタで構成されている場合においても、インバータ回路１５３７の動作電源電圧が昇圧電源電圧Ｖｃであるため、このドライブトランジスタ１５３４におけるしきい値電圧損失を生じさせることなく、動作電源電圧Ｖｃｃレベルの信号を出力することができる。
【０６２０】
この図１３８および図１３９いずれに示す構成の場合においても、出力バッファにおいて、昇圧電源電圧Ｖｃｃを利用することにより、高速で内部データに応じて内部ノードを充電することができ、高速でデータを読出すことができる。
【０６２１】
図１４０は、図１３７に示す内部電圧発生回路の構成を示す図である。図１４０において、内部電圧発生回路１５００は、クロック信号ＣＬＫを分周し、互いに位相のずれた同一周波数の内部クロック信号ＣＬＫ１〜ＣＬＫ４を生成する分周回路１６００と、分周回路１６００からのクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３およびＣＬＫ４それぞれに応答してチャージポンプ動作を行なって昇圧電圧を発生するチャージポンプ回路１６０２ａ、１６０２ｂ、１６０２ｃおよび１６０２ｄを含む。チャージポンプ回路１６０２ａ〜１６０２ｄの出力電圧が共通に出力ノード１６０３に伝達される。
【０６２２】
図１４１は、この図１４０に示す内部電圧発生回路の動作を示す波形図である。以下、図１４１，１４２を参照して動作について説明する。
【０６２３】
分周回路１６００は、クロック信号ＣＬＫを４分周し、周波数が１／４に低減されたクロック信号ＣＬＫ１〜ＣＬＫ４を生成する。クロック信号ＣＬＫ１〜ＣＬＫ４はまた互いにその位相が１／４サイクル（クロック信号ＣＬＫの１サイクル）ずれている。これらの内部クロック信号ＣＬＫ１〜ＣＬＫ４はそれぞれチャージポンプ回路１６０２ａ〜１６０２ｄへ与えられる。内部クロック信号ＣＬＫ１〜ＣＬＫ４はそれぞれ互いに位相が１／４サイクル（クロック信号ＣＬＫの１サイクル）ずれている。したがってチャージポンプ回路１６０２ａ〜１６０２ｄからは、互いに位相が１／４サイクルずれた昇圧電圧が発生される。内部クロック信号ＣＬＫ１〜ＣＬＫ４はクロック信号ＣＬＫに位相同期している。クロック信号ＣＬＫの立上がりに同期して昇圧電圧が発生される。また、クロック信号ＣＬＫの各サイクルにおいてはいずれかのチャージポンプ回路が動作して昇圧電圧を発生している。したがって、クロック信号ＣＬＫの立上がりエッジにおいて、常に安定な昇圧電圧を発生することができる。クロック信号ＣＬＫの立上がりエッジで有効データが読出される。したがって、常に安定に高速で出力バッファ回路はデータを出力することができる。
【０６２４】
通常のインバータを奇数段接続したリングオシレータを用いて内部クロック信号を発生してチャージポンプ回路を駆動した場合以下の欠点が生じる。リング発振器の発生するクロック信号のサイクルタイムは、電源電圧および動作温度に従って変化する。したがって、チャージポンプ回路から発生される昇圧電圧の発生タイミングも変化し、昇圧電圧を安定に供給することができない。このため、出力バッファ回路が出力するデータの電位レベルが変動し、安定に有効データを高速で連続的に出力することができなくなる。
【０６２５】
しかしながら、図１４０に示すような本実施例の構成に従えば、上述のごとく、常に有効データが出力されるクロック信号ＣＬＫの立上がり時において安定に昇圧電圧を供給することができる。これにより、連続的にデータを高速で出力することが可能となる。次に各回路の具体的構成について説明する。
【０６２６】
図１４２は、図１４０に示す分周回路の具体的構成の一例を示す図である。図１１３において、分周回路１６００は、４段の直列に接続されたフリップフロップＦＦ１００、ＦＦ１０１、ＦＦ１０２およびＦＦ１０３を含む。フリップフロップＦＦ１０３の出力Ｑ９４は初段のフリップフロップＦＦ１００の相補入力／ＩＮへ結合されるとともに、インバータ回路１６５０を介してこのフリップフロップＦＦ１００の入力ＩＮへ結合される。フリップフロップＦＦ１００およびＦＦ１０２のクロック入力Ｋへはクロック信号ＣＬＫが与えられる。フリップフロップＦＦ１０１およびＦＦ１０３のクロック入力Ｋへはインバータ回路１６５２を介してクロック信号ＣＬＫが与えられる。この分周回路１６００は４進リングカウンタ回路を構成する。フリップフロップＦＦ１００〜ＦＦ１０４は図１４３に示す構成を備える。
【０６２７】
図１４３において、フリップフロップＦＦ（ＦＦ１００〜ＦＦ１０３）は、４つのＮＡＮＤ回路１６６０、１６６２、１６６４および１６６６を含む。ＮＡＮＤ回路１６６０および１６６２は、クロック入力Ｋに与えられるクロック信号が“Ｈ”のときその入力ＩＮおよび／ＩＮに与えられた信号を反転して通過させる。ＮＡＮＤ回路１６６４および１６６６は、ＮＡＮＤ回路１６６０および１６６２の出力を反転してラッチする。図１４３に示すフリップフロップＦＦは図８０に示すフリップフロップと同じ構成を備えており、クロック入力Ｋに与えられる信号の立上がりに応答して信号を通過させるスルー状態となり、クロック入力Ｋに与えられる信号の立下がりに応答して入力ＩＮおよび／ＩＮに与えられる信号電位にかかわらず先に与えられていた信号を出力するラッチ状態となる。次に、この図１４２および図１４３に示す分周回路の動作をその動作波形図である図１４４を参照して説明する。
【０６２８】
フリップフロップＦＦ１００〜ＦＦ１０３のクロック入力Ｋへはクロック信号ＣＬＫが与えられている。したがって、フリップフロップＦＦ１００の出力の変化が１クロックサイクル遅れて各フリップフロップＦＦ１０１〜ＦＦ１０３の出力に伝達される。クロック信号ＣＬＫが“Ｈ”に立上がると、フリップフロップＦＦ１００およびＦＦ１０２がスルー状態となり、その入力ＩＮおよび／ＩＮへ与えられた信号を通過させる。これにより、フリップフロップＦＦ１００の出力Ｑ９１が“Ｈ”に立上がる。フリップフロップＦＦ１０２は、フリップフロップＦＦ１０１の出力Ｑ９２が“Ｌ”であるため、その出力は変化しない。
【０６２９】
クロック信号ＣＬＫが立下がると、フリップフロップＦＦ１０１およびＦＦ１０３がスルー状態となる。これに応答して、フリップフロップＦＦ１０１の出力Ｑ９２が“Ｈ”に立上がる。フリップフロップＦＦ１０３の出力Ｑ９４はフリップフロップＦＦ１０２の出力Ｑ９３が“Ｌ”であるため、変化しない。
【０６３０】
次いで再びクロック信号ＣＬＫが“Ｈ”に立上がると、フリップフロップＦＦ１０２の出力Ｑ９３がフリップフロップＦＦ１０１の出力Ｑ９２に従って“Ｈ”に立上がる。フリップフロップＦＦ１０３の出力Ｑ９４はまだ“Ｌ”であるため、フリップフロップＦＦ１００の出力Ｑ９１は“Ｈ”を維持する。クロック信号ＣＬＫが再び立下がると、フリップフロップＦＦ１０３の出力Ｑ９４が、フリップフロップＦＦ１０２の出力Ｑ９３に従って“Ｈ”に立上がる。これに応答して、インバータ回路１６５０の出力が“Ｌ”に変化する。したがって、次のクロック信号ＣＬＫの立上がりに応答して、フリップフロップＦＦ１００の出力Ｑ９１が“Ｌ”に立下がり、次いで、クロック信号ＣＬＫの１／２サイクルずれて出力Ｑ９２〜Ｑ９４が順次“Ｌ”に立下がる。
【０６３１】
この分周回路１６００において、出力Ｑ９１およびＱ９３を内部クロック信号ＣＬＫ１およびＣＬＫ２として利用し、かつフリップフロップＦＦ１００およびＦＦ１０２の相補出力／Ｑ９１および／Ｑ９３をそれぞれ内部クロックＣＬＫ３およびＣＬＫ４として利用すれば、図１４１に示す内部クロック信号ＣＬＫ１〜ＣＬＫ４の信号波形が得られる。このような分周回路を利用することにより、クロック信号ＣＬＫのいずれのサイクルにおいても２つのクロック信号を活性状態とし、チャージポンプ動作を実行することができる。
【０６３２】
図１４５は、図１４０に示すチャージポンプ回路の具体的構成例を示す図である。図１４５においては、図１４０に示す４つのチャージポンプ回路１６０２ａ〜１６０２ｄの１つを代表的に参照符号１６０２で示す。
【０６３３】
図１４５において、チャージポンプ回路１６０２は、クロック信号Ｋ（内部クロック信号ＣＬＫ１〜ＣＬＫ４のいずれか）を受けるインバータ回路１６７０と、インバータ回路１６７０の出力をノードＮ１００に容量結合するキャパシタ１６７２と、クロック信号Ｋを容量結合によりノードＮ１０２へ伝達するキャパシタ１６７４と、クロック信号Ｋを容量結合によりノードＮ１０４へ伝達するキャパシタ１６７６と、ノードＮ１００を所定電位に充電するダイオード接続されたｎチャネルＭＯＳトランジスタ１６７８と、ノードＮ１００上の信号電位に応答して、ノードＮ１０４およびＮ１０２をそれぞれ充電するｎチャネルＭＯＳトランジスタ１６８０および１６８２と、その一方導通端子がノードＮ１０４に接続され、そのゲートがノードＮ１０２に接続され、その他方導通端子が出力ノードＯＵＴに接続されるｎチャネルＭＯＳトランジスタ１６８４を含む。次にこの図１１６に示すチャージポンプ回路の動作をその動作波形図である図１４６を参照して説明する。
【０６３４】
ノードＮ１００はトランジスタ１６７８により充電されており、その電位レベルはＶｃｃ−ＶＴＨとなる。ここでＶＴＨはトランジスタ１６７８のしきい値電圧である。以下の説明においては、トランジスタ１６８０、１６８２および１６８４は同じしきい値電圧ＶＴＨを備えるものとする。ノードＮ１００上の電位Ｖｃｃ−ＶＴＨにより、トランジスタ１６８０および１６８２が導通し、ノードＮ１０２およびＮ１０４をそれぞれＶｃｃ−２・ＶＴＨに充電している。クロック信号Ｋが“Ｌ”に立下がると、ノードＮ１００の電位が２Ｖｃｃ−ＶＴＨのレベルにまで上昇する。これによりトランジスタ１６８０および１６８２は電源電圧ＶｃｃをノードＮ１０２およびＮ１０４へ伝達する。クロック信号Ｋの立下がりに応答して、ノードＮ１０４およびＮ１０２の電位レベルはキャパシタ１６７２および１６７４を介して低下する。この電位低下はトランジスタ１６８２および１６８０により補償され、電源電位Ｖｃｃレベルにまで回復する。
【０６３５】
トランジスタ１６８４は、ノードＮ１０４の電位を出力ノードＯＵＴへ伝達する。出力ノードＯＵＴは初期状態においてはＶｃｃ−３・ＶＴＨのレベルに充電されている。クロック信号Ｋの立上がりに応答して、ノードＮ１０２およびＮ１０４の電位レベルがＶｃｃレベルにまで上昇するため、出力ノードＯＵＴの電位レベルはＶｃｃ−２・ＶＴＨレベルにまで上昇する。
【０６３６】
クロック信号Ｋが“Ｈ”に立上がると、ノードＮ１００の電位が一旦低下し、その後再びＶｃｃ−ＶＴＨレベルにまで回復する。これによりトランジスタ１６８０および１６８２の伝達する電圧レベルはＶｃｃ−２・ＶＴＨの電位レベルとなる。このクロック信号Ｋの立上がりに応答して、ノードＮ１０２およびＮ１０４の電位が２Ｖｃｃ−２ＶＴＨレベルにまで上昇する。これにより出力ノードＯＵＴの電位レベルは２Ｖｃｃ−３ＶＴＨの電位レベルとなる。
【０６３７】
次に再びクロック信号Ｋが“Ｌ”へ立下がるとノードＮ１００の電位レベルが再びＶｃｃだけ上昇し、ノードＮ１０２およびＮ１０４の電位レベルは電源供給ノードから電流を供給され電源電位Ｖｃｃレベルにまで回復する。この動作を繰返すことにより、ノードＮ１０２およびＮ１０４は、安定状態において、２ＶｃｃとＶｃｃのレベルの間で変化する。この安定状態においては、出力ノードＯＵＴは２Ｖｃｃ−ＶＴＨの電位レベルで安定化する。クロック信号Ｋの立上がりに従って、トランジスタ１６８４を介してノードＮ１０４から電荷が出力ノードＯＵＴへ補充され、この出力ノードＯＵＴの電位低下を補償する。ノードＮ１０２およびＮ１０４が電源電圧Ｖｃｃレベルのとき、出力ノードＯＵＴの電位レベルが２Ｖｃｃ−ＶＴＨレベルであり、トランジスタ１６８４はゲートとドレインが同電圧であり、ダイオードとして機能し、オフ状態となる。
【０６３８】
したがって、図１４５に示すチャージポンプ回路を用いて内部電圧を発生すれば、各内部クロック信号ＣＬＫ１〜ＣＬＫ４の立上がりに応答してチャージポンプ動作が行なわれ、その内部クロック信号が“Ｈ”の期間チャージポンプ回路の出力ノードに対する電荷の補充が行なわれており、内部昇圧電圧を安定に発生することができる。また１つのプリチャージポンプ回路のチャージポンプ動作が完了するサイクルにおいては、次の別のチャージポンプ回路がチャージポンプ動作をクロック信号ＣＬＫの立上がりに応答して実行しており、有効データ読出のタイミングを規定するクロック信号ＣＬＫの立上がりエッジにおいて、確実に安定な昇圧電圧を生成することができる。
【０６３９】
［内部電圧発生回路の第２の実施例］
図１４７は、内部電圧発生回路の第２の実施例の構成を示す図である。図１４７において、内部電圧発生回路１８００は、クロック信号ＣＬＫを分周する分周回路１６００と、出力ビットサイズ選択信号／ＢＳに応答して、分周回路１６００の出力する内部クロック信号を選択的に不活性状態とするスイッチ回路１８０２と、スイッチ回路１８０２から与えられる内部クロック信号ＣＬＫ１〜ＣＬＫ４に従ってチャージポンプ動作を実行して昇圧電圧を生成するチャージポンプ回路１６０２ａ〜１６０２ｄを含む。分周回路１６００およびチャージポンプ回路１６０２ａ〜１６０２ｄはそれぞれ先に図１４０において示したものと同様の構成を備える。スイッチ回路１８０２は、出力ビットサイズ選択信号／ＢＳに従って、この内部クロック信号ＣＬＫ１〜ＣＬＫ４の幾つかを不活性状態とする。
【０６４０】
ＳＤＲＡＭにおいては、通常８ビット単位でデータの入出力を行なうように構成されている。ワイヤボンディングにより、ＳＤＲＡＭを×４ビット構成とすることができる。この×４ビット構成の場合、実際に動作する出力バッファは４つのデータ出力端子に関連するものだけである。残りの出力バッファは動作しないため、昇圧電圧を供給する必要はない。内部電圧発生回路１８００は、×８ビット構成のときの出力バッファを安定に駆動することができるようにその駆動能力が定められている。したがって、×４ビット構成に変更された場合、その駆動能力は大きすぎることになり、不必要に電力を消費しているといえる。そこで、図１４７に示すようにスイッチ回路１８０２を設け、この出力ビットサイズに合わせて内部電圧発生回路１８００の駆動能力を調整する。すなわち、たとえば×４ビット構成が指定された場合、２つのチャージポンプ回路の動作を禁止する。これにより消費電力を低減する。
【０６４１】
図１４８は、図１４７に示すスイッチ回路の具体的構成の一例を示す図である。図１４８において、スイッチ回路１８０２は、出力ビットサイズ選択信号／ＢＳと分周回路からの内部クロック信号ＣＬＫ２を受けるＡＮＤ回路１８１０と、出力ビットサイズ選択信号／ＢＳと分周回路からの内部クロック信号ＣＬＫ４を受けるＡＮＤ回路１８１２を含む。分周回路からの内部クロック信号ＣＬＫ１およびＣＬＫ３はゲート処理されずに通過する。このスイッチ回路１８０２からのクロック信号はそれぞれ対応のチャージポンプ回路へ伝達される。出力ビットサイズ選択信号／ＢＳが“Ｌ”の場合、ＡＮＤ回路１８１０および１８１２はともにその出力を“Ｌ”に固定する。その場合、チャージポンプ回路へ与えられる内部クロック信号ＣＬＫ２およびＣＬＫ４が“Ｌ”であるため、チャージポンプ回路１６０２ｂおよび１６０２ｄはチャージポンプ動作を実行しない。チャージポンプ回路１６０２ａおよび１６０２ｃのみが交互にチャージポンプ動作を実行する。クロック信号ＣＬＫの立上り時における昇圧電圧の安定性は保証される。
【０６４２】
出力ビットサイズ選択信号／ＢＳが“Ｈ”の場合には、ＡＮＤ回路１８１０および１８１２はバッファ回路として機能する。この場合には、チャージポンプ回路１６０２ａ〜１６０２ｄがそれぞれチャージポンプ動作を実行する。
【０６４３】
図１４９は、出力ビットサイズ選択信号発生回路の構成を示す図である。図１４９において、出力ビットサイズ選択信号発生回路１８２０は、ボンディングパッド１８２２の電位を検出し、出力ビットサイズ選択信号／ＢＳを発生する。回路１８２０は、電源電圧Ｖｃｃ供給ノードと内部ノード１８２９との間に設けられる高抵抗の抵抗体１８２４と、内部ノード１８２９の信号電位を反転増幅するインバータ回路１８２６と、インバータ回路１８２６の出力を反転増幅するインバータ回路１８２８を含む。パッド１８２２は、通常はフローティング状態とされる。この場合、出力ビットサイズは、たとえば×８ビットと最大の出力ビットサイズに設定される。パッド１８２２がフローティング状態の場合、内部ノード１８２９は高抵抗の抵抗体１８２４を介して電源電位Ｖｃｃレベルに維持される。したがってこの場合選択信号／ＢＳは“Ｈ”となる。
【０６４４】
出力ビットサイズをたとえば４ビットと小さくする場合には、パッド１８２２は接地電位Ｖｓｓへボンディングワイヤ１８３０により結合される。この状態においては、内部ノード１８２９の電位レベルが“Ｌ”となり、選択信号／ＢＳが“Ｌ”となる。抵抗体１８２４は高抵抗であり、この電源電圧Ｖｃｃ供給ノードから高抵抗体１８２４およびボンディングワイヤ１８３０を介して流れる電流はごく微小であり、無視できる程度である。
【０６４５】
なお出力ビットサイズとしては８ビットと４ビットとの場合を示したが、どのようなビットサイズの組合せであってもよい。また、選択信号／ＢＳの論理が逆にされてもよい。また、高抵抗の抵抗体を用いずに、パッド１８２２が電源電圧Ｖｃｃレベルまたは接地電位Ｖｓｓレベルにその出力ビットサイズに応じて接続される構成が用いられてもよい。
【０６４６】
［内部電圧発生回路の第３の実施例］
図１５０は、この発明の内部電圧発生回路の第３の実施例の構成を示す図である。図１５０において、内部電圧発生回路１９００は、クロック信号ＣＬＫと読出モード指示信号φｒｅａｄとを受けるＡＮＤ回路１９０２と、図１４０に示す内部電圧発生回路と同様の構成を備える内部電圧発生回路１５００を含む。読出モード指示信号φｒｅａｄはデータ読出モード時においてのみ活性状態とされる。したがって、この図１５０に示す内部電圧発生回路１９００は、データ読出動作時においてのみ昇圧電圧Ｖｃを発生する。出力バッファ回路が動作するのはデータ読出時においてのみである。したがって、内部電圧発生回路１５００の動作を読出モード指示信号φｒｅａｄに従って制御することにより、必要なときのみチャージポンプ動作を行なうことができ、消費電力を低減することができる。
【０６４７】
図１５１は、読出モード指示信号φｒｅａｄを発生するための回路構成を示す図である。図１５１において、読出モード指示信号発生回路は、クロック信号ＣＬＫと信号／ＣＡＳおよび／ＷＥに応答して読出モードが指定されたことを検出するリード検出回路１９０４と、リード検出回路１９０４からのリード検出信号φＲに応答して、所定の期間活性状態となる信号を発生する信号発生回路１９０６を含む。信号発生回路１９０６から読出モード指示信号φｒｅａｄが発生される。この図１５１に示す回路の動作をその動作波形図である図１５２を参照して説明する。
【０６４８】
まずクロック信号ＣＬＫの立上がりにおいて信号／ＣＡＳが“Ｌ”に立下がり、また信号／ＷＥが“Ｈ”に設定され、読出モードが指定される。これに応答して、リード検出回路１９０４がワンショットのパルス信号φＲを発生する。信号発生回路１９０６は、このリード検出信号φＲに応答してクロック信号ＣＬＫを発生する。この信号φｒｅａｄが活性状態とされる期間は、データ出力に必要な期間のみであり、図１５２においては、リードモード検出信号φｒｅａｄが不活性状態となる期間はレイテンシとラップ長の和に等しいクロックサイクル期間にされた状態が一例として示される。先に図８４に示す信号ＯＥＭがこのリードモード検出信号φｒｅａｄとして利用されてもよい。
【０６４９】
［内部電圧発生回路の第４の実施例］
図１５３はこの発明による内部電圧発生回路の第４の実施例の構成を示す図である。図１５３において内部電圧発生回路１９１０は、バンク♯Ａに対して設けられる内部電圧発生回路１９１４と、バンク♯Ｂに対して設けられる内部電圧発生回路１９１６と、バンク選択信号ＢＡＡおよびＢＡＢに従ってクロック信号ＣＬＫを内部電圧発生回路１９１４および１９１６へ選択的に伝達するスイッチ回路１９１２を含む。図１に示すＳＤＲＡＭはバンク♯Ａおよびバンク♯Ｂそれぞれ別々に出力バッファが設けられている。したがって、選択されたバンクに対してのみ必要なときに内部昇圧電圧を供給することにより消費電力の低減を図る。この内部電圧発生回路が出力バッファ回路を駆動するための電源電圧を供給するために用いられるのではなく、後に説明するように昇圧ワード線駆動信号を発生するために用いられる場合、バンク♯Ａおよび♯Ｂの動作態様に応じて内部昇圧電圧を最適な消費電力で発生することができる。たとえばバンク♯Ａとバンク♯Ｂがパイプライン態様で互いにオーバラップして活性化されるとき、このバンク♯Ａおよび♯Ｂそれぞれに設けられた内部電圧発生回路１９１４および１９１６を駆動することにより、複数のバンクが同時に動作しても安定に必要とされる内部電圧を供給することができる。
【０６５０】
図１５４は図１５３に示すスイッチ回路１９１２の構成を示す図である。図１５４において、スイッチ回路１９１２は、バンク選択信号ＢＡＡとクロック信号ＣＬＫを受けるＡＮＤ回路１９２０と、クロック信号ＣＬＫとバンク選択信号ＢＡＢを受けるＡＮＤ回路１９２２を含む。ＡＮＤ回路１９２０の出力がバンク♯Ａ用内部電圧発生回路１９１４へ与えられる。ＡＮＤ回路１９２２の出力がバンク♯Ｂ用内部電圧発生回路１９１６へ与えられる。バンク選択信号ＢＡＡおよびＢＡＢはそれぞれ、バンク♯Ａおよびバンク♯Ｂが指定されたときに活性状態の“Ｈ”となる。非選択のバンクに対しては、ＡＮＤ回路の出力が“Ｌ”固定となり、対応の内部電圧発生回路へはクロック信号が与えられないため、チャージポンプ動作は実行されない。
【０６５１】
このバンク選択信号ＢＡＡおよびＢＡＢは、内部電圧発生回路１９１４および１９１６が発生する内部電圧ＶＣＡおよびＶＣＢが出力バッファの動作電源電圧である場合には、信号／ＣＡＳの立下がり時にバンクアドレスＢＡをラッチすることにより発生される。この内部電圧発生回路がワード線駆動用の電圧を発生するために用いられる場合には、バンク選択信号ＢＡＡおよびＢＡＢは、信号／ＲＡＳの立下がりでバンクアドレスＢＡをラッチすることにより発生される。先に説明したバンク指定信号が利用されてもよい。
【０６５２】
［内部電圧発生回路の他の適用］
図１５５は、この発明による内部電圧発生回路の応用の一例を示す図である。図１５５においては、内部電圧発生回路１９５０はメモリセルアレイ１９５８における選択ワード線へのワード線駆動信号を発生するために利用される。ワード線の電位を電源電圧Ｖｃｃよりも昇圧することにより、選択メモリセルのデータをメモリセルのアクセストランジスタのしきい値による信号損失を伴うことなく高速で読出すことができる。特に、近年、半導体記憶装置の大記憶容量化、高速動作化と消費電力の低減を目的として、その動作電源電圧Ｖｃｃのレベルが３．３Ｖ、または１．２５Ｖと低くされてきている。このような場合、十分な読出電圧を高速でビット線上に読出すことが正確なメモリ動作のために必要とされる。このために電源電圧をさらに昇圧したワード線駆動信号を用いることが行なわれる。図１５５においては、メモリセルアレイ１９５８において、１本のワード線ＷＬと１本のビット線ＢＬとそれらの交差部に対応して配置される１つのメモリセルＭＳを代表的に示す。
【０６５３】
メモリセルアレイ１９５８においてワード線を選択するためにＸアドレス（ロウアドレス）をデコードするＸデコーダ回路１９５４と、このＸデコーダ回路１９５４の出力に従って選択されたワード線上へワード線駆動信号を伝達するワード線ドライブ回路１９５６が設けられる。この図１５５においては、Ｘデコーダ回路１９５４において１つのワード線に対応して設けられるＡＮＤ型デコーダ回路の構成を一例として示す。ＮＡＮＤ型デコーダ回路が用いられてもよい。ワード線ドライブ回路１９５６も１本のワード線に関連する回路要素が代表的に示される。このワード線ドライブ回路１９５６へは、高電圧発生回路１９５２を介して昇圧ワード線駆動信号が伝達される。高電圧発生回路１９５２は、ワード線駆動タイミング規定信号φＸに応答して、内部電圧発生回路１９５０が発生した昇圧電圧Ｖｃをワード線駆動信号として伝達する。
【０６５４】
ワード線ドライブ回路１９５６は、単位デコード回路１９６０からの出力を通過させる抵抗として機能するゲートトランジスタ１９６２と、ゲートトランジスタ１９６２の出力に応答して導通し、高電圧発生回路１９５２から与えられた昇圧ワード線駆動信号を関連のワード線ＷＬ上へ伝達するｎチャネルＭＯＳトランジスタ１９６６と、単位デコード回路１９６０の出力を反転するインバータ回路１９６４と、インバータ回路１９６４の出力に応答してワード線ＷＬの電位を接地電位レベルに放電するｎチャネルＭＯＳトランジスタ１９６８を含む。次に簡単に動作について説明する。
【０６５５】
内部電圧発生回路１９５０は、クロック信号ＣＬＫと内部電源電圧（内部降圧電圧であってもよい）Ｖｃｃに従って動作し（前述の実施例の構成に従って動作する）、昇圧電圧Ｖｃを発生する。Ｘデコーダ回路１９５４において、単位デコード回路１９６０が選択されると、その出力信号が“Ｈ”レベルとなる。これによりトランジスタ１９６６がオン状態となり、トランジスタ１９６８がオフ状態となる。高電圧発生回路１９５２がタイミング信号φＸに従って昇圧電圧Ｖｃレベルのワード線駆動信号を発生する。トランジスタ１９６６は、この高電圧発生回路１９５２からの昇圧ワード線駆動信号を受けてワード線ＷＬ上へ伝達する。このとき、トランジスタ１９６６のセルフブートストラップ効果により、そのゲート電圧が昇圧電圧レベルにまで上昇し、選択ワード線ＷＬ上に昇圧されたワード線駆動信号が伝達される。メモリセルＭＳのアクセストランジスタが高速で導通し、そのメモリセルキャパシタに格納された情報を対応のビット線ＢＬ上に伝達する。
【０６５６】
ゲートトランジスタ１９６２は、このトランジスタ１９６６のセルフブートストラップ作用によるそのゲートの昇圧電圧が単位デコード回路１９６０に悪影響を及ぼさないようにするために設けられる。このためゲートトランジスタ１９６２のゲートは動作電源電圧Ｖｃｃレベルの電圧が供給される。非選択ワード線に対しては、トランジスタ１９６６がオフ状態、トランジスタ１９６８がオン状態となり、その電位レベルは接地電位レベルに保持される。
【０６５７】
上述のような構成において、内部電圧発生回路１９５０として先に示した第１ないし第４の実施例に示される内部電圧発生回路を利用することにより、安定に昇圧ワード線駆動信号を発生し、選択ワード線を駆動することができる。
【０６５８】
［チャージポンプ回路の変更例］
図１５６はチャージポンプ回路の変更例を示す図である。図１５６に示すチャージポンプ回路１９８０は負電圧ＶＢＢを発生する。通常、半導体記憶装置においては、ソフトエラーの防止、ＭＯＳトランジスタの接合容量の低減、寄生ＭＯＳトランジスタの発生の防止などを目的としてＰ型基板領域またはＰ型ウェル領域に負電圧が印加される。このような負電圧を発生する回路に先に示した第１ないし第５の実施例の内部電圧発生回路の構成を適用することができる。図１５６において、チャージポンプ回路１９８０は、クロック信号ＣＬＫを受けるキャパシタ１９８２と、キャパシタ１９８２の一方電極ノード１９８５と接地電位との間に設けられるダイオード接続されたｎチャネルＭＯＳトランジスタ１９８４と、ノード１９８５と出力ノード１９８７との間に設けられるダイオード接続されたｎチャネルＭＯＳトランジスタ１９８６を含む。
【０６５９】
トランジスタ１９８６は、ノード１９８７の電位がノード１９８５の電位よりも高いときに導通状態となる。トランジスタ１９８４はノード１９８５の電位が接地電位レベルよりも高いときに（正確にはそのしきい値電圧以上）導通状態となる。この図１５６に示すチャージポンプ回路１９８０の動作について簡単に説明する。
【０６６０】
クロック信号ＣＬＫが“Ｈ”に立上がると、ノード１９８５の電位が“Ｈ”へ立上がる。このノード１９８５の電位はトランジスタ１９８４を介して放電され、その電位はトランジスタ１９８４のしきい値電圧ＶＴＨレベルとなる。クロック信号ＣＬＫが“Ｌ”に立下がると、ノード１９８５の電位がＶＴＨ−Ｖｃｃレベルにまで低下する。これにより、トランジスタ１９８６が導通し、出力ノード１９８７の電位を低下させる。次いでクロック信号ＣＬＫが“Ｈ”へ立下がると、ノード１９８５の電位が再び上昇し、トランジスタ１９８６がオフ状態となる。このノード１９８５の電位はまたトランジスタ１９８４により放電される。クロック信号ＣＬＫが“Ｌ”に立下がると、再びノード１９８５の電位が低下し、トランジスタ１９８６が導通し、ノード１９８７の電位が再び低下する。この動作を繰返すことにより、出力ノード１９８７の電位は−（Ｖｃｃ−２ＶＴＨ）レベルにまで低下する。このような負電圧を発生するチャージポンプ回路を用いて内部電圧回路を構成した場合、基板バイアス電位ＶＢＢを安定化させることができ、安定に動作する半導体記憶装置を得ることができる。
【０６６１】
なお、この内部電圧発生回路の構成は、ＳＤＲＡＭにのみ適用されるものではない。外部から繰返し信号が与えられる半導体記憶装置であれば、この内部電圧発生回路の構成は適用可能である。
【０６６２】
【発明の効果】
以上のように、この発明に従えば、各バンクの動作状況に応じて内部電位を生成することができ、消費電流の増大を抑制して安定に各バンクに対して内部電位を発生して供給することができる。
【図面の簡単な説明】
【図１】この発明が適用される第１型式のＳＤＲＡＭの全体の構成を示す図である。
【図２】図１に示すＳＤＲＡＭの標準的動作を示すタイミングチャート図である。
【図３】この発明によるＳＤＲＡＭのメモリアレイ配置を示す図である。
【図４】標準的なＤＲＡＭのアレイ配置を示す図である。
【図５】標準的なＤＲＡＭのアレイ構造へＳＤＲＡＭを適用した際の問題点を説明するための図である。
【図６】この発明に従うＳＤＲＡＭのメモリアレイの配置を示す図である。
【図７】図６に示す１つのメモリマットの配置を示す図である。
【図８】ワード線シャント領域を説明するための図である。
【図９】ワード線シャント領域を説明するための図である。
【図１０】この発明によるＳＤＲＡＭのメモリアレイの具体的構造を示す図である。
【図１１】この発明によるＳＤＲＡＭにおけるローカルＩＯ線とグローバルＩＯ線との接続を説明するための図である。
【図１２】この発明によるＳＤＲＡＭにおけるローカルＩＯ線とグローバルＩＯ線との接続態様を示す図である。
【図１３】ダミービット線を説明するための図である。
【図１４】この発明によるＳＤＲＡＭにおけるダミービット線とローカルＩＯ線をプリチャージする構成を示す図である。
【図１５】この発明によるＳＤＲＡＭにおけるローカルＩＯ線とグローバルＩＯ線との接続態様を示す図である。
【図１６】この発明によるＳＤＲＡＭにおけるビット線対、ローカルＩＯ線対およびグローバルＩＯ線対の構成を示す図である。
【図１７】図１６に示す構成における信号変化を示す図である。
【図１８】この発明によるＳＤＲＡＭのアレイの詳細構造を示す図である。
【図１９】この発明によるＳＤＲＡＭのアレイの詳細構造を示す図である。
【図２０】この発明によるＳＤＲＡＭにおける１本の列選択線とグローバルＩＯ線対との対応関係を示す図である。
【図２１】１本の列選択線に関連するグローバルＩＯ線とデータ入出力端子との対応関係を示す図である。
【図２２】グローバルＩＯ線対とデータ入出力端子との対応関係の他の例を示す図である。
【図２３】この発明によるＳＤＲＡＭのマスクトライト動作を示すタイミングチャート図である。
【図２４】図２３に示すマスクトライトを実現するための構成を示す図である。
【図２５】図２４に示す回路の動作を示す信号波形図である。
【図２６】図２４（Ａ）に示す書込レジスタの具体的構成を示す図である。
【図２７】図２４（Ｂ）に示すマスクデータレジスタの具体的構成を示す図である。
【図２８】図２４（Ｃ）に示すラップアドレス発生回路の具体的構成を示す図である。
【図２９】図１に示すライトバッファの具体的構成例を示す図である。
【図３０】周波数とレイテンシとの対応関係を一覧にして示す図である。
【図３１】ＳＤＲＡＭにおける各アクセス時間の定義を説明するための図である。
【図３２】図３０に示す周波数−レイテンシの対応関係を実現するための回路構成を示す図である。
【図３３】ラップ長を説明するための図である。
【図３４】図３３に示すラップ長を実現するための回路構成を示す図である。
【図３５】ＳＤＲＡＭにおける列選択に関連する回路部分の構成を示す図である。
【図３６】ラップ長１６のときの内部動作を示すタイミングチャート図である。
【図３７】この発明による第１型式のＳＤＲＡＭを収納するパッケージの外観およびピン配置を示す図である。
【図３８】この発明による第２型式のＳＤＲＡＭを収納するパッケージの外観およびピン配置を示す図である。
【図３９】第２型式のＳＤＲＡＭの外部信号の状態とそのときに指定される動作モードとの対応関係を一覧にして示す図である。
【図４０】第２型式のＳＤＲＡＭの動作の一例を示すタイミングチャート図である。
【図４１】第２型式のＳＤＲＡＭの他の動作態様を示すタイミングチャート図である。
【図４２】第２型式のＳＤＲＡＭの外部信号入力部の構成を示す図である。
【図４３】第２型式のＳＤＲＡＭのアドレスバッファ部の構成を示す図である。
【図４４】第２型式のＳＤＲＡＭの全体の構成を示すブロック図である。
【図４５】この発明によるＳＤＲＡＭの出力部の構成を概略的に示す図である。
【図４６】図４５に示すバンク♯Ａのデータ出力部の構成を示す図である。
【図４７】図４５に示すバンク♯Ｂのデータ出力部の構成を示す図である。
【図４８】図４６および図４７に示すバンクからのデータ読出動作を示すタイミングチャート図である。
【図４９】データ出力制御信号を発生するための回路構成を示す図である。
【図５０】図４９に示す回路の動作を示す信号波形図である。
【図５１】図４６および図４７に示すリードレジスタの具体的構成の一例を示す図である。
【図５２】図５１に示すリードレジスタの動作を示す信号波形図である。
【図５３】図５１に示すプリアンプイネーブル信号を発生するための回路構成を示す図である。
【図５４】図５３に示す回路の動作を示す信号波形図である。
【図５５】図５３に示すカウンタ回路の具体的構成例を示す図である。
【図５６】図５５に示すカウンタ回路の動作を示す信号波形図である。
【図５７】図５４に示すカウンタ回路の他の構成例を示す図である。
【図５８】図５７に示す回路の動作を示す信号波形図である。
【図５９】ラップアドレスを発生するための回路構成を示す図である。
【図６０】図６０に示すラップアドレス発生回路系の動作を示す信号波形図である。
【図６１】ラップアドレスの発生シーケンスの一例を示す図である。
【図６２】図４５に示す出力バッファの具体的構成例を示す図である。
【図６３】ＳＤＲＡＭのデータ出力部の他の構成例を示す図である。
【図６４】図６３に示すリードレジスタの具体的構成を示す図である。
【図６５】図６３に示すデータ出力部のデータ読出動作を示すタイミングチャート図である。
【図６６】図６３に示すデータ出力部のデータの流れを示す図である。
【図６７】ラップアドレス発生回路系の構成を示す図である。
【図６８】図６７に示す回路系の動作を示す信号波形図である。
【図６９】図６７に示す回路系の動作を示す図である。
【図７０】図６３に示すデータ出力部の動作を制御するための出力制御部の構成を示す図である。
【図７１】図７０に示すリード検出回路の構成を示す図である。
【図７２】図７１に示すリード検出回路の動作を示す信号波形図である。
【図７３】図７０に示すＷＣＢＲ検出回路の構成を示す図である。
【図７４】図７３に示す回路の動作を示す信号波形図である。
【図７５】図７０に示すレイテンシデコードラッチの構成を示す図である。
【図７６】図７０に示すラップ長デコードラッチの構成を示す図である。
【図７７】プリアンプイネーブル信号を発生するための回路構成を示す図である。
【図７８】図７７に示す回路の動作を示す信号波形図である。
【図７９】図７７に示すレイテンシカウンタの構成の一例を示す図である。
【図８０】図７９に示すフリップフロップの構成の一例を示す図である。
【図８１】図７９に示す回路の動作を示す信号波形図である。
【図８２】リードレジスタ転送指示信号を発生するための回路構成を示す図である。
【図８３】図８０に示す回路の動作を示す信号波形図である。
【図８４】出力バッファの動作制御用信号を発生するための回路構成を示す図である。
【図８５】図８４に示すレイテンシカウンタの具体的構成を示す図である。
【図８６】図８５に示すレイテンシカウンタの動作を示す信号波形図である。
【図８７】図８４に示すラップ長カウンタの具体的構成を示す図である。
【図８８】図８７に示すラップ長カウンタの動作を示す信号波形図である。
【図８９】図８７に示すラップ長カウンタの他の動作を示す図である。
【図９０】図８４に示すＯＥＭ発生回路の構成を示す図である。
【図９１】図９０に示すＯＥＭ発生回路の動作を示す信号波形図である。
【図９２】バンクアドレス指定信号を発生するための回路構成を示す図である。
【図９３】図９２に示すバンクアドレス発生回路系の動作を示す信号波形図である。
【図９４】ＳＤＲＡＭのデータ書込部の構成を示す図である。
【図９５】図９４に示す書込制御回路の構成を示す図である。
【図９６】図９４に示すライトレジスタおよび書込回路の具体的構成を示す図である。
【図９７】図９６に示すライトレジスタおよび書込回路の動作を示す信号波形図である。
【図９８】図９５に示すカウンタ回路の動作の構成の一例を示す図である。
【図９９】図９８に示す回路系の動作を示す信号波形図である。
【図１００】図９５に示す転送制御信号発生回路の構成の一例を示す図である。
【図１０１】図９５に示す書込制御回路の動作を示すタイミングチャート図である。
【図１０２】図９５に示す書込制御回路の動作を示すタイミングチャート図である。
【図１０３】図９５に示す転送タイミング発生回路の機能的構成を示す図である。
【図１０４】図１０３に示すタイミング回路の構成を示す図である。
【図１０５】図１０４に示すタイミング回路の動作を示すタイミングチャート図である。
【図１０６】図１０３に示す論理ゲートの構成を示す図である。
【図１０７】図１０６に示す論理ゲートの動作を示す信号波形図である。
【図１０８】第１のイコライズ信号制御タイミング動作を示すタイミングチャート図である。
【図１０９】データ読出時における第１のイコライズ信号タイミング制御方法を示すタイミングチャート図である。
【図１１０】イコライズ信号発生系の構成を概略的に示す図である。
【図１１１】図１１０に示すコラムアクセス判定回路およびイコライズ信号発生回路の構成の一例を示す図である。
【図１１２】ローカルＩＯ線対のイコライズ信号発生系の構成を示す図である。
【図１１３】図１１２に示す構成の動作を示す信号波形図である。
【図１１４】第１のイコライズ信号タイミング制御方法の変形例を示す図である。
【図１１５】データ読出時における第１のイコライズ信号タイミング制御方法の変形例を示す図である。
【図１１６】データ書込時における第２のイコライズ信号タイミング制御方法を示すタイミングチャート図である。
【図１１７】第２のイコライズ信号タイミング制御方法におけるラップストップ動作を示すタイミングチャート図である。
【図１１８】第２のイコライズ信号タイミング制御方法を実現するためのコラムアクセス判定回路およびイコライズ信号発生回路の構成を示す図である。
【図１１９】図１１８に示す回路の動作を示す信号波形図である。
【図１２０】データ書込時における第２のイコライズ信号タイミング制御方法の変形例を示す図である。
【図１２１】図１２０に示すタイミング制御を実現するためのイコライズ信号発生回路の構成を示す図である。
【図１２２】第２のイコライズ信号タイミング制御方法の変形例を示す図である。
【図１２３】第２のイコライズ信号タイミング制御方法の変形例を示す図である。
【図１２４】データ書込時における第３のイコライズ信号タイミング制御方法を示すタイミングチャート図である。
【図１２５】第３のイコライズ信号タイミング制御を実現するための回路構成を示す図である。
【図１２６】第３のイコライズ信号タイミング制御方法の変形例を示す図である。
【図１２７】内部ライトマスク信号発生の方法を示す信号波形図である。
【図１２８】図１２７に示す内部ライトマスク信号発生系の構成の一例を示す図である。
【図１２９】図１２８に示すダイナミックラッチの構成の一例を示す図である。
【図１３０】図１２９に示すダイナミックラッチの動作を示す信号波形図である。
【図１３１】図１２８に示す回路の動作を示す信号波形図である。
【図１３２】ダイナミックラッチの変形例を示す図である。
【図１３３】内部ライトマスク発生用フリップフロップをセットするためのワンショットパルス発生部の変形例を示す図である。
【図１３４】図１２８に示すワンショットパルス発生回路に含まれるゲート回路の変形例を示す図である。
【図１３５】図１３２ないし図１３４に用いられるアレイアクティブ検出信号発生系の構成を示す図である。
【図１３６】内部ライトマスク信号発生回路の他の構成および動作波形を示す図である。
【図１３７】ＳＤＲＡＭのデータ出力部の構成を示す図である。
【図１３８】図１３７に示す出力バッファ回路のデータ出力部の構成の一例を示す図である。
【図１３９】図１０８に示す出力バッファ回路のデータ出力部の他の構成例を示す図である。
【図１４０】図１３７に示す内部電圧発生回路の構成を示す図である。
【図１４１】図１４０に示す内部電圧発生回路の動作を示す信号波形図である。
【図１４２】図１４０に示す分周回路の構成の一例を示す図である。
【図１４３】図１４２に示すフリップフロップの構成を示す図である。
【図１４４】図１４２に示す分周回路の動作を示すタイミングチャート図である。
【図１４５】図１４０に示すチャージポンプ回路の構成を示す図である。
【図１４６】図１４５に示すチャージポンプ回路の動作を示す信号波形図である。
【図１４７】内部電圧発生回路の他の構成例を示す図である。
【図１４８】図１４７に示すスイッチ回路の構成の一例を示す図である。
【図１４９】図１４８に示す出力ビットサイズ選択信号／ＢＳを発生するための回路構成を示す図である。
【図１５０】内部電圧発生回路の他の構成を示す図である。
【図１５１】図１２１に示すリードモード検出信号を発生するための回路構成を示す図である。
【図１５２】図１５０に示す回路系の動作を示す信号波形図である。
【図１５３】内部電圧発生回路のさらに他の構成を示す図である。
【図１５４】図１５３に示すスイッチ回路の具体的構成を示す図である。
【図１５５】内部電圧発生回路の他の応用例を示す図である。
【図１５６】チャージポンプ回路の他の構成例を示す図である。
【符号の説明】
ＧＩＯ  グローバルＩＯ線対、ＬＩＯ  ローカルＩＯ線対、ＢＳ  接続回路、ＭＫ  ３２Ｋビットメモリアレイ、ＭＳＡ  ２Ｍビットメモリアレイ（活性化区分）、ＭＡ  ２５６Ｋビットメモリアレイ、ＤＢＬ  ダミービット線、ＤＥＱ  ダミービット線およびローカルＩＯ線接続用トランジスタ、７００  ＳＤＲＡＭ、７０２  出力バッファ、ＲＧ  リードレジスタ、ＴＢ０Ａ〜ＴＢ８Ａ  ３状態インバータバッファ、ＴＢ０Ｂ〜ＴＢ８Ｂ  ３状態インバータバッファ、７１４レイテンシ記憶回路、７１５  ＢＡ発生回路、７１６  ラップ長記憶回路、７１８  カウンタ、ＰＲＡ  プリアンプ、ＬＲＧ  ラッチ回路、７２０  カウンタ回路、７９３  ラップアドレス発生回路、８２０  先読ラッチ回路、ＳＬＲＧ  ラッチ回路、８５２  ラップ長カウンタ、８５４  ラップアドレス発生回路、８６０  リード検出回路、８６２  ＷＣＢＲ検出回路、８６８  レイテンシデコードラッチ、８７０  ラップ長デコードラッチ、８８０  出力制御回路、１０００レイテンシカウンタ、１００２  ラップ長カウンタ、１００６  ＯＥＭ発生回路、１００８  先読ラッチ制御信号発生回路、１１００  タイミングパルス発生回路、１１０２  レイテンシ記憶回路、１１０４  ラップ長カウンタ、１１０６ＢＡ発生回路、１１０８  ＢＡラッチ、１１１０  選択回路、ＷＧ０〜ＷＧ７ライトレジスタ、ＷＲ０〜ＷＲ７  書込回路、１２００  入力バッファ、１２０２  ラップアドレス発生回路、１２０４  ライト検出回路、１２０６  書込制御回路、１２１０  カウンタ回路、１２１２  ラップ長設定回路、１２１４  ラップストップ長設定回路、１２１６  転送タイミング発生回路、１２１８  転送制御信号発生回路、１２２０  転送制御回路、ＯＢ０〜ＯＢ７  出力バッファ回路、１５００  内部電圧発生回路、１６００  分周回路、１６０２ａ〜１６０２ｄ  チャージポンプ回路、１８０２  スイッチ回路、１８２０  出力ビットサイズ選択信号発生回路、１９００  内部電圧発生回路、１９０２  ＡＮＤ回路、１９１０  内部電圧発生回路、１９１２  スイッチ回路、１９１４  バンク♯Ａ用内部電圧発生回路、１９１６  バンク♯Ｂ用内部電圧発生回路、１９５０  内部電圧発生回路、１９５２  高電圧発生回路、１９５４  Ｘデコード回路、１９５６  ワード線ドライブ回路、１９５８  メモリアレイ、２０００  コラムアクセス判定回路、２００１  カウンタ、２００２  イコライズ信号発生回路、２００３  ラップ長設定回路、２０１０  ライトコマンド検出回路、２０１２  リードコマンド検出回路、２０１４  プリチャージコマンド検出回路、２０２０  ＡＮＤ回路、２０２２  ＡＮＤ回路、２０２４  ＯＲ回路、２０２６  ＯＲ回路、２０２７  ワンショットパルス発生回路、２０２８  セット／リセットフリップフロップ、２０３０  アクティブコマンド検出回路、２０３２  ブロックアドレスデコードラッチ、２０２１  半サイクル遅延回路、２０３４  半サイクル遅延回路、２０２５  セット／リセットフリップフロップ、２０３０  ワンショットパルス発生回路、２０３１  ＯＲ回路、２０３６  ワンショットパルス発生回路、２０３７  ＯＲ回路、２０４０  ＯＲ回路、２０４２  ワンショットパルス発生回路、２０４４  ＯＲ回路、２０４６  セット／リセットフリップフロ���プ、２０４８  ワンショットパルス発生回路、２０４９  ＯＲ回路、２０５０  ダイナミックラッチ、２０５２  ワンショットパルス発生回路、２０５４  遅延回路、２０５６  ゲート回路、２０５８  セット／リセットフリップフロップ、２０８０  スイッチングトランジスタ、２０８１  ＡＮＤ回路、２０８５  アクティブコマンド検出回路、２０８６  プリチャージコマンド検出回路、２０８７  セット／リセットフリップフロップ、２１００  ワンショットパルス発生回路、２１０２  ダイナミックラッチ、２１０４  遅延回路、２１０８  フリップフロップ。
【図１】
0003728440.tif 000002
【図２】
0003728440.tif 000003
【図３】
0003728440.tif 000004
【図４】
0003728440.tif 000005
【図５】
0003728440.tif 000006
【図６】
0003728440.tif 000007
【図７】
0003728440.tif 000008
【図８】
0003728440.tif 000009
【図９】
0003728440.tif 000010
【図１０】
0003728440.tif 000011
【図１１】
0003728440.tif 000012
【図１２】
0003728440.tif 000013
【図１３】
0003728440.tif 000014
【図１４】
0003728440.tif 000015
【図１５】
0003728440.tif 000016
【図１６】
0003728440.tif 000017
【図１７】
0003728440.tif 000018
【図１８】
0003728440.tif 000019
【図１９】
0003728440.tif 000020
【図２０】
0003728440.tif 000021
【図２１】
0003728440.tif 000022
【図２２】
0003728440.tif 000023
【図２３】
0003728440.tif 000024
【図２４】
0003728440.tif 000025
【図２５】
0003728440.tif 000026
【図２６】
0003728440.tif 000027
【図２７】
0003728440.tif 000028
【図２８】
0003728440.tif 000029
【図２９】
0003728440.tif 000030
【図３０】
0003728440.tif 000031
【図３１】
0003728440.tif 000032
【図３２】
0003728440.tif 000033
【図３３】
0003728440.tif 000034
【図３４】
0003728440.tif 000035
【図３５】
0003728440.tif 000036
【図３６】
0003728440.tif 000037
【図３７】
0003728440.tif 000038
【図３８】
0003728440.tif 000039
【図３９】
0003728440.tif 000040
【図４０】
0003728440.tif 000041
【図４１】
0003728440.tif 000042
【図４２】
0003728440.tif 000043
【図４３】
0003728440.tif 000044
【図４４】
0003728440.tif 000045
【図４５】
0003728440.tif 000046
【図４６】
0003728440.tif 000047
【図４７】
0003728440.tif 000048
【図４８】
0003728440.tif 000049
【図４９】
0003728440.tif 000050
【図５０】
0003728440.tif 000051
【図５１】
0003728440.tif 000052
【図５２】
0003728440.tif 000053
【図５３】
0003728440.tif 000054
【図５４】
0003728440.tif 000055
【図５５】
0003728440.tif 000056
【図５６】
0003728440.tif 000057
【図５７】
0003728440.tif 000058
【図５８】
0003728440.tif 000059
【図５９】
0003728440.tif 000060
【図６０】
0003728440.tif 000061
【図６１】
0003728440.tif 000062
【図６２】
0003728440.tif 000063
【図６３】
0003728440.tif 000064
【図６４】
0003728440.tif 000065
【図６５】
0003728440.tif 000066
【図６６】
0003728440.tif 000067
【図６７】
0003728440.tif 000068
【図６８】
0003728440.tif 000069
【図６９】
0003728440.tif 000070
【図７０】
0003728440.tif 000071
【図７１】
0003728440.tif 000072
【図７２】
0003728440.tif 000073
【図７３】
0003728440.tif 000074
【図７４】
0003728440.tif 000075
【図７５】
0003728440.tif 000076
【図７６】
0003728440.tif 000077
【図７７】
0003728440.tif 000078
【図７８】
0003728440.tif 000079
【図７９】
0003728440.tif 000080
【図８０】
0003728440.tif 000081
【図８１】
0003728440.tif 000082
【図８２】
0003728440.tif 000083
【図８３】
0003728440.tif 000084
【図８４】
0003728440.tif 000085
【図８５】
0003728440.tif 000086
【図８６】
0003728440.tif 000087
【図８７】
0003728440.tif 000088
【図８８】
0003728440.tif 000089
【図８９】
0003728440.tif 000090
【図９０】
0003728440.tif 000091
【図９１】
0003728440.tif 000092
【図９２】
0003728440.tif 000093
【図９３】
0003728440.tif 000094
【図９４】
0003728440.tif 000095
【図９５】
0003728440.tif 000096
【図９６】
0003728440.tif 000097
【図９７】
0003728440.tif 000098
【図９８】
0003728440.tif 000099
【図９９】
0003728440.tif 000100
【図１００】
0003728440.tif 000101
【図１０１】
0003728440.tif 000102
【図１０２】
0003728440.tif 000103
【図１０３】
0003728440.tif 000104
【図１０４】
0003728440.tif 000105
【図１０５】
0003728440.tif 000106
【図１０６】
0003728440.tif 000107
【図１０７】
0003728440.tif 000108
【図１０８】
0003728440.tif 000109
【図１０９】
0003728440.tif 000110
【図１１０】
0003728440.tif 000111
【図１１１】
0003728440.tif 000112
【図１１２】
0003728440.tif 000113
【図１１３】
0003728440.tif 000114
【図１１４】
0003728440.tif 000115
【図１１５】
0003728440.tif 000116
【図１１６】
0003728440.tif 000117
【図１１７】
0003728440.tif 000118
【図１１８】
0003728440.tif 000119
【図１１９】
0003728440.tif 000120
【図１２０】
0003728440.tif 000121
【図１２１】
0003728440.tif 000122
【図１２２】
0003728440.tif 000123
【図１２３】
0003728440.tif 000124
【図１２４】
0003728440.tif 000125
【図１２５】
0003728440.tif 000126
【図１２６】
0003728440.tif 000127
【図１２７】
0003728440.tif 000128
【図１２８】
0003728440.tif 000129
【図１２９】
0003728440.tif 000130
【図１３０】
0003728440.tif 000131
【図１３１】
0003728440.tif 000132
【図１３２】
0003728440.tif 000133
【図１３３】
0003728440.tif 000134
【図１３４】
0003728440.tif 000135
【図１３５】
0003728440.tif 000136
【図１３６】
0003728440.tif 000137
【図１３７】
0003728440.tif 000138
【図１３８】
0003728440.tif 000139
【図１３９】
0003728440.tif 000140
【図１４０】
0003728440.tif 000141
【図１４１】
0003728440.tif 000142
【図１４２】
0003728440.tif 000143
【図１４３】
0003728440.tif 000144
【図１４４】
0003728440.tif 000145
【図１４５】
0003728440.tif 000146
【図１４６】
0003728440.tif 000147
【図１４７】
0003728440.tif 000148
【図１４８】
0003728440.tif 000149
【図１４９】
0003728440.tif 000150
【図１５０】
0003728440.tif 000151
【図１５１】
0003728440.tif 000152
【図１５２】
0003728440.tif 000153
【図１５３】
0003728440.tif 000154
【図１５４】
0003728440.tif 000155
【図１５５】
0003728440.tif 000156
【図１５６】
0003728440.tif 000157