(57)【特許請求の範囲】
【請求項１】
ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に設けられたチャネル領域と、該チャネル領域に対向して配置された制御ゲートと、該制御ゲートと前記チャネル領域との間に設けられた浮遊ゲートとをそれぞれ有して、マトリクス状に配置された複数のメモリセルと、
行方向に沿って配置された複数の前記メモリセルの前記制御ゲートにそれぞれ接続されるように、それぞれが行方向に沿って配置された複数のワード線と、
行方向に相互に隣接する各一対の前記メモリセルの前記ドレイン領域に接続されるように、それぞれが列方向に沿って配置された複数の第１サブビット線と、
列方向に沿って配置された複数の前記メモリセルのそれぞれの前記ソース領域に接続されるように、それぞれが列方向に沿って配置された複数の第２サブビット線と、
前記各第１サブビット線に沿ってそれぞれ配置されて、前記各第１サブビット線に対してトランジスタを介して接続される複数の第１メインビット線と、
前記各第２サブビット線に沿ってそれぞれ配置されて、前記各第２サブビット線に対してトランジスタを介して接続される複数の第２メインビット線とが、基板上に設けられた仮想接地型のアレイ構造を有する不揮発性半導体記億装置であって、
前記各ワード線にそれぞれ接続された複数のメモリセルは、それぞれ２以上のグループに分けられ、前記各グループにおける複数のメモリセルが１単位としてそれぞれ順番に読み出し動作が行われるようになっており、隣接する前記グループの間には、前記隣接する２つのグループの間の電流の流れを阻止するためのアイソレーション手段が設けられており、
該アイソレーション手段は、前記基板上に形成されたメモリセルにおける前記チャネル領域を絶縁膜に置換することによって形成されていることを特徴とする不揮発性半導体記億装置。
【請求項２】
前記メモリセルは、異なる値のしきい値が設定されることにより、複数のデータがそれぞれ書き込まれる、請求項１に記載の不揮発性半導体記億装置。
【請求項３】
ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に設けられたチャネル領域と、該チャネル領域に対向して配置された制御ゲートと、該制御ゲートと前記チャネル領域との間に設けられた浮遊ゲートとをそれぞれ有して、マトリクス状に配置された複数のメモリセルと、
行方向に沿って配置された複数の前記メモリセルの前記制御ゲートにそれぞれ接続されるように、それぞれが行方向に沿って配置された複数のワード線と、
行方向に相互に隣接する各一対の前記メモリセルの前記ドレイン領域に接続されるように、それぞれが列方向に沿って配置された複数の第１サブビット線と、
列方向に沿って配置された複数の前記メモリセルのそれぞれの前記ソース領域に接続されるように、それぞれが列方向に沿って配置された複数の第２サブビット線と、
前記各第１サブビット線に沿ってそれぞれ配置されて、前記各第１サブビット線に対してトランジスタを介して接続される複数の第１メインビット線と、
前記各第２サブビット線に沿ってそれぞれ配置されて、前記各第２サブビット線に対してトランジスタを介して接続される複数の第２メインビット線とが、基板上に設けられた仮想接地型のアレイ構造を有する不揮発性半導体記億装置であって、
前記各ワード線にそれぞれ接続された複数の前記メモリセルは、それぞれ２以上のグループに分けられ、前記各グループにおける複数の第１のメモリセルが１単位としてそれぞれ読み出し動作が行われるようになっており、隣接する２つのグループの間には、前記隣接する２つのグループの間の電流の流れを阻止するためのアイソレーション手段が設けられており、
該アイソレーション手段は、前記各第１のメモリセルとは同じ構造の第２のメモリセルであって、前記読み出し時に前記第１のメモリセルのしきい値よりも高いしきい値を有する状態とされることを特徴とする不揮発性半導体記億装置。
【請求項４】
前記第２のメモリセルは、消去動作が行われる前に一度書き込み動作が行われる、請求項３に記載の不揮発性半導体記億装置。
【請求項５】
前記第１のメモリセルは、異なる値のしきい値が設定されることにより、複数のデータがそれぞれ書き込まれる、請求項３または４に記載の不揮発性半導体記億装置。
【請求項６】
前記第１のメモリセルに異なる値の複数のしきい値のデータが設定される場合に、前記第２のメモリセルは、該複数のしきい値のうち最も高いしきい値、または２番目に高いしきい値が記憶されて、該第２のメモリセルを用いて１つのデータが記憶される、請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記各グループの前記第１のメモリセルに書き込まれたデータは、
前記第１のメモリセルのソース領域に０Ｖの電圧が印加され、ドレイン領域に１Ｖの電圧がプリチャージされた後にフローティング状態とされ、
その後に、前記第１のメモリセルの前記ソース領域側のメモリセルに接続されるすべてのビット線は０Ｖの電圧とされ、該読み出しメモリセルの該ドレイン領域側のメモリセルに接続されるすべてのビット線は１Ｖの電圧がプリチャージされた後にフローティング状態とされることによって読み出される、請求項１から６のいずれかに記載の不揮発性半導体記億装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置、特に、浮遊ゲート型不揮発性メモリセルにより構成され、仮想接地型のメモリアレイ構造を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
高集積化を図る目的で、同一ビット線を２つのメモリセルが共有する仮想接地型の、メモリアレイ構造をもつフラッシュメモリ（不揮発性メモリ）が提案されている。その例として、例えば、IEDM Technical Digest, pp 269-270, 1995 "A New cell Structure for Subquarter Micron High Density Flash Memory”や、電気情報通信学会信学技報、ICD 97-21, P 37, 1997 ”ＡＣＴ型フラッシュメモリのセンス方式の検討”で発表されたＡＣＴ（Asymmetrical Contactless Transistor）型フラッシュメモリが挙げられる。このＡＣＴ型フラシュメモリは、プログラム（書き込み）／イレース（消去）の動作においてＦＮ（Fowler-Nordheim）トンネル現象を用いており、データストレージ型のものとして利用すると予想される。
【０００３】
図１および２を参照しながら、ＡＣＴ型フラッシュメモリ１００の構成を説明する。
【０００４】
図1は、ＡＣＴ型フラッシュメモリ１００の平面構成を示す。図１に示されるように、ＡＣＴ型フラッシュメモリ１００は、複数のワード線ＷＬ（ＷＬ０、ＷＬ１、......、ＷＬ３１）と、複数のメインビット線ＭＢＬ（ＭＢＬ０、ＭＢＬ１、......、ＭＢＬ１６）と、複数のメインビット線ＭＢＬにそれぞれ対応して設けられた複数のサブビット線ＳＢＬ（ＳＢＬ０、ＳＢＬ１、......、ＳＢＬ１６）と、複数のワード線ＷＬと複数のメインビット線ＭＢＬとの交差点付近に設けられ、マトリクス状に配列している複数のＡＣＴ型フラッシュメモリ素子（メモリセル）Ｍとを備えている。メインビット線ＭＢＬはメタル層により形成され、サブビット線ＳＢＬは拡散層により形成されている。ＡＣＴ型フラッシュメモリ１００は、さらに、トランジスタＴｒを制御することにより、所望のビット線（ＭＢＬおよびＳＢＬ）を選択するためのセレクトゲート選択信号線ＳＧを有する。セレクトゲート選択信号線ＳＧには６Ｖの電圧が印加され、これにより、セレクトゲート選択信号線ＳＧに接続されているゲートをもつセレクトトランジスタＴｒがオン状態となる。メモリセルＭは、ソース２２ａ、ドレイン２２ｂ、浮遊ゲート２４および制御ゲート２６により構成される。
【０００５】
メインビット線ＭＢＬとサブビット線ＳＢＬとはメタル−拡散間コンタクト（図１において、黒四角で示す）により互いに接続され、メモリセルＭのソース２２ａおよびドレイン２２ｂは、拡散層（図１において、黒丸で示す）によりサブビット線ＳＢＬに接続されている。メモリセルＭのソース２２ａと、同一のワード線ＷＬに接続された隣接のメモリセルＭのドレイン２２ｂとが、共通して１本のサブビット線ＳＢＬに接続されており、仮想接地型のアレイ構造となっている。
【０００６】
書込みおよび消去にＦＮトンネル現象を利用するＡＣＴ型フラッシュメモリ１００は、メインビット線ＭＢＬとサブビット線ＳＢＬという２つのビット線を有しかつ、ビット線の一部であるサブビット線ＳＢＬを拡散層により形成している。このことにより、コンタクト数が減少し、アレイ面積が著しく縮小するので、高集積化が可能となる。
【０００７】
ＡＣＴ型フラッシュメモリ１００の断面構造を、図２を参照しながら説明する。図２は、図１における線II-IIに沿った断面図である。
【０００８】
ＡＣＴ型フラッシュメモリ１００は、基板（ｐ-ウェル）２０にサブビット線ＳＢＬを構成する拡散層２１が形成されており、拡散層２１の一部がメモリセルＭのソース２２ａおよびドレイン２２ｂを構成する。ソース２２ａとドレイン２２ｂとの間にはチャネル領域２２ｃが存在する。さらに、基板２０の上には、層間絶線層２３を介してフローティングゲート２４、コントロールゲート２６が設けられている。コントロールゲート２６は、ワード線ＷＬにより互いに接続されている。ワード線ＷＬの上部には、層間絶線層２３を介してメインビット線ＭＢＬが設けられている。なお、隣り合うフローティングゲート２４の端部下方に設けた、隣接の２つのメモリセルＭの共通のサブビット線ＳＢＬは、ソース２２ａ側とドレイン２２ｂ側とでドナー濃度が異なっている。
【０００９】
以下に、ＡＣＴ型フラシュメモリ１００の書き込み、消去および読み出し動作を説明する。
【００１０】
まず、図３を参照しながら、ＡＣＴ型フラシュメモリ１００の書き込み動作（プログラム）について述べる。図３は、図１に対応する構成を示し、書き込み時に各部分に印加される電圧を示している。ここでは、メモリセルＭ０１およびＭ０４に対し書き込みを行う場合を例に説明する。
【００１１】
セレクトゲート選択信号線ＳＧには６Ｖの電圧が印加され、この信号線に接続されているゲートをもつセレクトトランジスタＴｒがオン状態となる。そして、書き込みを行うメモリセルＭ０１とＭ０４の各コントロールゲート２６が接続されているワード線ＷＬ０線には負の高電圧Ｖｎｅｇ（例えば、−１２Ｖ）を印加する。一方、書き込みがなされないメモリセルの各コントロールゲートが接続されているワード線ＷＬ１〜ＷＬ３１には基準電圧（例えば、０Ｖ）を印加する。そして、メモリセルＭ０１とＭ０４のドレイン２２ｂ（ｎ+型）に書き込み電圧を印加するために、メインビット線ＭＢＬ２およびＭＢＬ５に正の電圧（例えば、４Ｖ）を印加する。メインビット線ＭＢＬ２およびＭＢＬ５に印加される電圧は、メインビット線から、メタル−拡散層間コンタクト、セレクトトランジスタＴｒ、サブビット線ＳＢＬ２またはＳＢＬ５を介して、メモリセルＭ０１およびＭ０４のドレイン２２ｂに印加される。また、ソース２２ａに接続されるサブビット線ＳＢＬ１およびＳＢＬ４は、オープンとしフローティング状態にする。さらに、書き込みが行われないメモリセルのドレイン２２ｂおよびソース２２ａが接続されているメインビット線ＭＢＬ０，ＭＢＬ１，ＭＢＬ３，ＭＢＬ４，ＭＢＬ６，ＭＢＬ７，ＭＢＬ８もフローティング状態にする。なお、基板（ｐ−ウェル）２０（図２参照）は基準電圧（例えば、０Ｖ）にする。
【００１２】
このような電圧条件により、メモリセルＭ０１とＭ０４の各ドレインサイドでＦＮトンネル現象が発生し、各フローティングゲート２４から各ドレイン２２ｂ（ｎ+型）に電子が引き抜かれ、メモリセルＭ０１とＭ０４のしきい値が低下する。
【００１３】
書き込みは、一般的には、書き込みと、書き込みによるメモリセルのしきい値を検証するベリファイとを交互に行い、メモリセルのしきい値を検証しながら所定の値になるように動作する。ベリファイを行うことにより、メモリセルのしきい値が例えば１〜２Ｖ程度に低下したことを確認できれば書き込み動作を終える。なお、書き込みが行われないメモリセルは、書き込み前のしきい値、例えば消去状態のしきい値を維持している。
【００１４】
次に、消去動作（イレース）について、図４を参照しながら説明する。
【００１５】
消去は、ＡＣＴ型フラッシュメモリ１００の全メモリセルを一括して行うか、複数のメモリセルＭが１以上のブロックに分割されている場合は、ブロックを単位に行ってもよい。図４において、メモリセルＭが２つのブロックに分割されている様子が示されている。ここでは、セレクトゲート選択信号線ＳＧ０により選択されるブロック０を消去する場合について述べる。
【００１６】
セレクトゲート選択信号線ＳＧ０には０Ｖの電圧が印加され、この信号線に接続されているゲートをもつセレクトトランジスタＴｒ０がオン状態となる。一方、消去を行わないブロック１に対応するセレクトゲート選択信号線ＳＧ１には−９Ｖの電圧が印加され、この信号線に接続されているゲートをもつセレクトトランジスタＴｒ１はオフ状態となる。そして、ブロック０のメモリセルＭ０のコントロールゲート２６に接続されたワード線ＷＬ０〜ＷＬ３１には正の高電圧（例えば、１２Ｖ）を、基板（ｐ−ウェル）２０（図２参照）には負の高電圧（例えば、-９Ｖ）を印加する。また、全てのメインビット線ＭＢＬ０〜ＭＢＬ８にも負の高電圧（例えば、-９Ｖ）を印加する。
【００１７】
このような電圧印加により、セレクトトランジスタＴｒ０がオンとなっているブロック０では、メインビット線ＭＢＬから、メタル−拡散層間コンタクト、セレクトトランジスタＴｒ０およびサブビット線ＳＢＬを介して、−９Ｖの電圧がメモリセルＭ０のドレイン２２ｂとソース２２ａに印加される。これにより、ブロック０内の全メモリセルＭ０のチャネル領域２２ｃ（図２参照）において、ＦＮトンネル現象が発生し各チャネル領域２２ｃから各フローティングゲート２４に電子が注入され、メモリセルのしきい値が上昇する。
【００１８】
通常、上記の消去と、メモリセルのしきい値を検証するベリファイとを交互に行い、メモリセルのしきい値を検証しながら所定の値になるように動作する。ベリファイを行うことにより、メモリセルのしきい値が例えば４〜６Ｖ程度に上昇したことを確認できれば消去動作を終える。
【００１９】
一方、消去が行われないブロック１においては、セレクトトランジスタＴｒ１がオフとなっているため、ブロック１内のメモリセルＭ１のドレイン２２ｂとソース２２ａはフローティング状態となっている。また、ブロック１内のワード線ＷＬ３２〜ＷＬ６３には基準電圧（例えば、０Ｖ）が印加されているので、消去は行われない。
【００２０】
最後に、図５を参照しながら、読み出し動作（リード）について説明する。図５は、書き込み動作について参照した図３に対応する構成を示す。ここでは、メモリセルＭ０２およびＭ０７に対し読み出しを行う場合を例に説明する。
【００２１】
セレクトゲート選択信号線ＳＧには３Ｖの電圧が印加され、この信号線に接続されているゲートをもつセレクトトランジスタＴｒがオン状態となる。そして、読み出しを行うメモリセルＭ０２とＭ０７の各コントロールゲート２６が接続されているワード線ＷＬ０線には正の電圧（例えば、３Ｖ）を印加する。一方、読み出しがなされないメモリセルＭの各コントロールゲート２６が接続されているワード線ＷＬ１〜ＷＬ３１には基準電圧（例えば、０Ｖ）を印加する。なお、基板（ｐ−ウェル）２０（図２参照）は基準電圧（例えば、０Ｖ）にする。
【００２２】
読み出しが行われるメモリセルＭ０２のソース２２ａ側のメモリセルＭ００,Ｍ０１に接続する、３本のメインビット線ＭＢＬ０,ＭＢＬ１,ＭＢＬ２には０Ｖの電圧を印加する。また、メモリセルＭ０２のドレイン２２ｂ側のメモリセルＭ０３,Ｍ０４に接続する、２本のメインビット線ＭＢＬ３,ＭＢＬ４については、１Ｖの電圧をプリチャージした後にフローティング状態にする。そして、次のメインビット線ＭＢＬ５線には、回り込み電流を阻止するために１Ｖの電圧を印加する。さらに続く２本の隣接するメインビット線ＭＢＬ６,ＭＢＬ７には、メインビット線ＭＢＬ３,ＭＢＬ４と同様に、１Ｖの電圧をプリチャージした後にフローティング状態にする。
【００２３】
図５の例では、８ビット単位（ＭＢＬ８ｎ〜ＭＢＬ８ｎ＋７、ｎ＝０、１、２、３、......）で、上記の電圧パターンを繰り返して印加する。上記の電圧は、セレクトトランジスタＴｒがオンとなることにより、メインビット線ＭＢＬからメタル−拡散層間コンタクト、セレクトトランジスタＴｒ、サブビット線ＳＢＬを介して、メモリセルＭのドレイン２２ｂおよびソース２２ａに印加される。
【００２４】
このような電圧印加により、メモリセルＭ０２およびＭ０７のドレイン−ソース間に１Ｖの電位差が生じ、ワード線ＷＬ０線に印加されているワード線電圧（例えば、３Ｖ）よりメモリセルＭのしきい値が低ければ（例えば、１〜２Ｖ程度の書き込み状態のメモリセルのしきい値）、メモリセルＭに電流が流れ、プリチャージされていた電圧が降下する。また、メモリセルのしきい値が３Ｖより高ければ（例えば、４〜６Ｖ程度の消去状態のメモリセルのしきい値）メモリセルには電流は流れず、プリチャージされていた電圧の降下は起こらない。これらの電圧の変化は、メインビット線ＭＢＬ３とＭＢＬ７の先端部にそれぞれ接続されている、入力段がハイインピーダンス状態のセンスアンプ（不図示）により検出され、データ０もしくは１として読み出される。なお、ワード線ＷＬ１〜ＷＬ３１には０Ｖの電圧が印加されることで、読み出しは行われない。
【００２５】
以上のように、仮想接地型アレイ構成を有するＡＣＴ型フラッシュメモリの書き込み、消去および読み出しが行われる。
【００２６】
ところで、ＡＣＴ型フラッシュメモリは仮想接地型アレイ構造であるので、同一のワード線につながっているメモリセルは、互いに電気的に接続された状態となっている。このため、１つのメモリセルに対して読み出しを行うときに、読み出し動作が周辺のメモリセルの状態から影響を受ける問題がある。
【００２７】
この問題を図６を用いて説明する。図６では、説明を簡略化するために、読み出しを行うメモリセルＭ１のコントロールゲート２６が接続されているワード線ＷＬ、およびそれに接続されているメモリセルＭ１〜Ｍ８のみが示されている。図５に示されるメインビット線ＭＢＬ、セレクトトランジスタＴｒなどは省略している。図６において、メモリセルＭ１〜Ｍ８はしきい値の低い（２Ｖ以下）書き込み状態と仮定する。
【００２８】
まず、ワード線ＷＬに、例えば、３Ｖの電圧を印加する。メモリセルＭ１のソース２２ａにつながるサブビット線ＳＢＬ０には０Ｖの電圧を印加する。一方、メモリセルＭ１のドレイン２２ｂにつながるサブビット線ＳＢＬ１は、プリチャージとして１Ｖの電圧が印加された後、フローティング状態にする。また、隣接するメモリセルＭ２のドレイン２２ｂにつながるサブビット線ＳＢＬ２も、プリチャージとして１Ｖの電圧が印加された後に、フローティング状態にする。さらに、メモリセルＭ４〜Ｍ８への回り込み電流を阻止するために、サブビット線ＳＢＬ３には１Ｖの電圧が印加される。この電圧は図５に関して説明した、メインビット線ＭＢＬ５に印加した電圧に相当する。
【００２９】
サブビット線ＳＢＬ３に１Ｖの電圧を印加する意義は、次の通りである。読み出すべきメモリセルＭ１がしきい値の高い状態（４Ｖ以上）、メモリセルＭ２〜Ｍ８がしきい値の低い状態（２Ｖ以下）の場合を考える。もし、サブビット線ＳＢＬ３への１Ｖの電圧印加がないと、メモリセルＭ８のドレインにつながるサブビット線ＳＢＬ８に０Ｖの電圧が印加されていることにより、電流が、プリチャージされたサブビット線ＳＢＬ１から、しきい値が低いメモリセルＭ２〜Ｍ８を経て、サブビット線ＳＢＬ８に向かって流れてしまう。このため、本来電圧が低下しないはずのサブビット線ＳＢＬ１は電圧が低下し、その結果、メモリセルＭ１は書き込み状熊と誤って読み出されてしまうことになる。サブビット線ＳＢＬ３に１Ｖの電圧を印加することにより、メモリセルＭ４〜Ｍ８のしきい値状態がメモリセルＭ１の読み出しに影響を与えることがなくなる。
【００３０】
しかし、サブビット線ＳＢＬ３に印加される１Ｖの電圧により、本来読み出すべきメモリセルＭ１のしきい値の方が低い場合（しきい値は２Ｖ以下の書き込み状態）は、プリチャージされているサブビット線ＳＢＬ１、ＳＢＬ２の電位が低下していくと、しきい値が低く書き込み状態であるメモリセルＭ２、Ｍ３を介して、サブビット線ＳＢＬ３からメモリセルＭ１に電流が流れることになる。この不要な回り込み電流がアレイノイズとなり、それにより、低抗の高い拡散層で形成されているサブビット線の電位が上昇し、メモリセルＭ１のソース２２ａ電圧は０Ｖより高くなってしまう。その結果、メモリセルＭ１のドレイン２２ｂにつながるサブビット線ＳＢＬ１にプリチャージされている１Ｖの電位の低下は減少する、すなわち、メモリセルＭ１のソース２２ａとドレイン２２ｂとの電位差が低減する。このことにより、サブビット線ＳＢＬ１に接続されているセンスアンプ（図示せず）により電流を検出すると、メモリセルＭ１のしきい値は見かけ上高くなったような結果となる。
【００３１】
以上のような、１つのメモリセルに２値のデータ（書き込みと消去）を記憶する場合であれば、読み出しマージン、すなわち書き込み状態の２Ｖ以下と消去状態の４Ｖ以上の範囲がある程度確保されているため、メモリセルのしきい値の見かけ上の変化はまだ大きな問題とはならない。
【００３２】
【発明が解決しようとする課題】
ところで、より高集積化を図るための試みの１つとして、１つのメモリセルに３値以上のしきい値を導入する多値技術が発表されている。例えば、1997 ISSCC Dig. Tech. Papers, pp 36-37“A 98mm2 3.3V 64Mb Flash Memory with FN-NOR Type 4-level cell”や、特開平６−１７７３９７号公報に記載された方法が挙げられる。これらの方法によれば、ＦＮ−ＮＯＲ型のフラッシュメモリを用いて、書込みデータによりドレイン電圧を変え、書き込むべきフラッシュメモリセルに同時に書き込みパルスを印加するようになっている。また、近年では、1999 ISSCC Dig. Tech. Papers、 pp 110-111 "A 256Mb Multilevel Flash Memory with 2MB/s Program Rate for Mass Storage Applications”に記載されたような方法も報告されている。この文献において、多値データの読み出し方式および各セクター毎のデータ書き換え方式が提案されている。
【００３３】
このように、メモリセルに記憶されるデータの多値化が進んでくると、読み出しマージンは減少し、その結果、誤読み出しのおそれが増大するという問題が生じる。この問題を図７を参照しながらより詳細に説明する。
【００３４】
図７は、多値、例えば４値のデータをメモリセルに記憶する場合の、各データについてのしきい値分布の概略を示す。図７に示すように、各データが書き込まれた時のメモリセルのしきい値分布は、データ“００”の場合例えば０．６〜１．０Ｖ、データ“０１”の場合例えば１．６〜２．０Ｖ、データ“１０”の場合例えば２．６〜３．０Ｖ、データ“１１”の場合例えば３．６Ｖ以上（消去状態）となる。
【００３５】
これらデータの書き込み、消去および読み取りは次のように行われる。書き込み動作について、書き込むべきメモリセルのコントロールゲートに接続されたワード線に負の高電圧を印加し、書き込むべきメモリセルのドレインに印加する電圧を、データにより、書き込み電圧を変えるか、もしくは書き込み時間を変えることで多値データとしてメモリセルに書き込む。なお、この時、書き込みとしきい値電圧を検証するベリファイとを交互に行いながら、しきい値電圧を所望の値になるようにする。
【００３６】
消去動作は、先に説明した２値の場合と同じ方法で、ブロック単位でもしくは一括して行う。
【００３７】
読み出し動作については、図７に示すように、まず、読み出し電圧▲２▼（例えば、２．３Ｖ）をワード線に印加し、読み出すべきメモリセルに電流が流れる（プリチャージされた電圧が低下する）かどうかを検出する。電流が流れればメモリセルのデータは“００”か“０１”であると分かる。次に、読み出し電圧▲１▼（例えば、１．３Ｖ）をワード線に印加し、これによりメモリセルに電流が流れれば（プリチャージされた電圧が低下すれば）、メモリセルに書き込まれているデータが“００”と判定され、メモリセルに電流が流れない（プリチャージされた電圧が低下しない）場合はデータ“０１”と読み出すことになる。
【００３８】
一方、上記の読み出し電圧▲２▼で電流が流れない場合は、読み出し電圧▲３▼（例えば、３．３Ｖ）をワード線に印加することで、上記と同様な原理により、データ“１０”とデータ“１１”を読み出すことができる。このような読み出し方法は、１つの例であり他の方法を用いてもよい。
【００３９】
上記のような読み出しの場合、図６に関して説明した回り込み電流により、各データのしきい値が見かけ上高い側にシフトしたようになり、図７における破線部（ａ）および（ｂ）に示されるように、しきい値分布の広がりが起こる。データ“１１”が書き込まれたメモリセルについては、最も高い読み出し電圧▲３▼で読み出すため、他のデータが書き込まれたメモリセルには電流は流れず、よって、回り込み電流は発生せず、しきい値の見かけ上の広がりは発生しない。一方、データ“００“が書き込まれたメモリセルは、逆に最も低い読み出し電圧▲１▼をワード線に印加して読み出すため、他のデータが書き込まれているメモリセルでは電流が流れない。また、データ“００”が書き込まれたメモリセルについて、その近傍に存在するビット線にプリチャージされた電位により、バックゲート効果が働き電流が流れにくくなるため、回り込み電流は、データ“０１”のメモリセルおよびデータ“１０”のメモリセルと比較して格段に少ない。このため、データ“００”のしきい値の見かけ上の広がりは、データ“０１”およびデータ“１０”の場合に比べて無視できる。
【００４０】
上記のように、データ“０１”もしくはデータ“１０”を読み出す際は、同一のワード線につながるメモリセルアレイの中のより低いしきい値をもったメモリセルを介して、回り込み電流が流れるという問題が発生する。この不要な電流の影響を受け、前で説明したように、抵抗の高い拡散層で形成されたサブビット線の電位が上昇し、本来読み出しを行うメモリセルに接続されるビット線にプリチャージされた電圧の低下が減少し、結果として図７に示すような、見かけ上しきい値分布が高い値の方にシフトしたような広がりを見せる。
【００４１】
このため、データ“０１”とデータ“１０”のしきい値分布の分離幅は、回り込み電流によるしきい値分布の広がりが例えば０．２〜０．３Ｖ程度発生すると、当初の０．６Ｖの狭い分離幅からさらに半減し、読み出しマージンが低下してしまう。しきい値分布の変位がさらに進むと、最悪の場合、読み出し誤りを起こすこともある。また、読み出しマージンが減少するとは、不揮発性半導体装置の製造条件を厳しくなり、使用温度や電源電圧などの仕様についての要求も厳しくなる。このような現状では、更なる多値化（４値以上）は非常に困難となる。
【００４２】
本発明は、上記事情に鑑みてなされたものであって、その目的とするところは、  読み出し動作の際、特に多値化したデータの読み出し動作においても十分な読み出しマージンを確保できる、不揮発性半導体記憶装置を提供することである。
【００４３】
【課題を解決するための手段】
本発明による不揮発性半導体記億装置は、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に設けられたチャネル領域と、該チャネル領域に対向して配置された制御ゲートと、該制御ゲートと前記チャネル領域との間に設けられた浮遊ゲートとをそれぞれ有して、マトリクス状に配置された複数のメモリセルと、行方向に沿って配置された複数の前記メモリセルの前記制御ゲートにそれぞれ接続されるように、それぞれが行方向に沿って配置された複数のワード線と、行方向に相互に隣接する各一対の前記メモリセルの前記ドレイン領域に接続されるように、それぞれが列方向に沿って配置された複数の第１サブビット線と、列方向に沿って配置された複数の前記メモリセルのそれぞれの前記ソース領域に接続されるように、それぞれが列方向に沿って配置された複数の第２サブビット線と、前記各第１サブビット線に沿ってそれぞれ配置されて、前記各第１サブビット線に対してトランジスタを介して接続される複数の第１メインビット線と、前記各第２サブビット線に沿ってそれぞれ配置されて、前記各第２サブビット線に対してトランジスタを介して接続される複数の第２メインビット線とが、基板上に設けられた仮想接地型のアレイ構造を有する不揮発性半導体記億装置であって、前記各ワード線にそれぞれ接続された複数のメモリセルは、それぞれ２以上のグループに分けられ、前記各グループにおける複数のメモリセルが１単位としてそれぞれ順番に読み出し動作が行われるようになっており、隣接する前記グループの間には、前記隣接する２つのグループの間の電流の流れを阻止するためのアイソレーション手段が設けられており、該アイソレーション手段は、前記基板上に形成されたメモリセルにおける前記チャネル領域を絶縁膜に置換することによって形成されていることを特徴とし、そのことによりにより上記目的が達成される。
【００４４】
ある実施形態では、前記メモリセルは、異なる値のしきい値が設定されることにより、複数のデータがそれぞれ書き込まれる。
【００４５】
また、本発明による不揮発性半導体記億装置は、ソース領域と、ドレイン領域と、該ソース領域と該ドレイン領域との間に設けられたチャネル領域と、該チャネル領域に対向して配置された制御ゲートと、該制御ゲートと前記チャネル領域との間に設けられた浮遊ゲートとをそれぞれ有して、マトリクス状に配置された複数のメモリセルと、行方向に沿って配置された複数の前記メモリセルの前記制御ゲートにそれぞれ接続されるように、それぞれが行方向に沿って配置された複数のワード線と、行方向に相互に隣接する各一対の前記メモリセルの前記ドレイン領域に接続されるように、それぞれが列方向に沿って配置された複数の第１サブビット線と、列方向に沿って配置された複数の前記メモリセルのそれぞれの前記ソース領域に接続されるように、それぞれが列方向に沿って配置された複数の第２サブビット線と、前記各第１サブビット線に沿ってそれぞれ配置されて、前記各第１サブビット線に対してトランジスタを介して接続される複数の第１メインビット線と、
前記各第２サブビット線に沿ってそれぞれ配置されて、前記各第２サブビット線に対してトランジスタを介して接続される複数の第２メインビット線とが、基板上に設けられた仮想接地型のアレイ構造を有する不揮発性半導体記億装置であって、前記各ワード線にそれぞれ接続された複数の前記メモリセルは、それぞれ２以上のグループに分けられ、前記各グループにおける複数の第１のメモリセルが１単位としてそれぞれ読み出し動作が行われるようになっており、隣接する２つのグループの間には、前記隣接する２つのグループの間の電流の流れを阻止するためのアイソレーション手段が設けられており、該アイソレーション手段は、前記各第１のメモリセルとは同じ構造の第２のメモリセルであって、前記読み出し時に前記第１のメモリセルのしきい値よりも高いしきい値を有する状態とされることを特徴とする。
【００４６】
ある実施形態では、前記第２のメモリセルは、消去動作が行われる前に一度書き込み動作が行われる。
ある実施形態では、前記第１のメモリセルは、異なる値のしきい値が設定されることにより、複数のデータがそれぞれ書き込まれる。
【００４７】
ある実施形態では、前記第１のメモリセルに異なる値の複数のしきい値のデータが設定される場合に、前記第２のメモリセルは、該複数のしきい値のうち最も高いしきい値、または２番目に高いしきい値が記憶されて、該第２のメモリセルを用いて１つのデータが記憶される。
【００４８】
読み出しにおいて、前記１グループについて、読み出しが行われる読み出しメモリセルのソース領域は０Ｖの電圧が印加され、該読み出しメモリセルのドレイン領域は１Ｖの電圧がプリチャージされた後にフローティング状態とされ、
該１グループ内において、該読み出しメモリセルの該ソース領域側のメモリセルに接続されるすべてのビット線は０Ｖの電圧とされ、該読み出しメモリセルの該ドレイン領域側のメモリセルに接続されるすべてのビット線は１Ｖの電圧がプリチャージされた後にフローティング状態とされるようになっている。
【００５０】
【発明の実施の形態】
（第１の実施形態）
以下に、本発明による不揮発性半導体記憶装置の第１の実施形態を説明する．
図８は、本発明による不揮発性半導体記憶装置８００の平面構成を示す。図８に示されるように、不揮発性半導体記憶装置８００は、複数のワード線ＷＬ（ＷＬ０、ＷＬ１、......、ＷＬ３１）と、複数のメインビット線ＭＢＬ（ＭＢＬ０、ＭＢＬ１、......、ＭＢＬ９）と、複数のメインビット線ＭＢＬにそれぞれ対応して設けられた複数のサブビット線ＳＢＬ（ＳＢＬ０、ＳＢＬ１、......、ＳＢＬ９）と、複数のワード線ＷＬと複数のメインビット線ＭＢＬとの交差点付近に設けられ、マトリクス状に配列している複数の不揮発性半導体メモリ素子（メモリセル）Ｍとを備えている。メインビット線ＭＢＬはメタル層により形成され、サブビット線ＳＢＬは拡散層により形成されている。不揮発性半導体記憶装置８００は、さらに、トランジスタＴｒを制御することにより、所望のビット線（ＭＢＬおよびＳＢＬ）を選択するためのセレクトゲート選択信号線ＳＧを有する。セレクトゲート選択信号線ＳＧに信号電圧を印加することにより、この信号線に接続されるゲートをもつセレクトトランジスタＴｒがオン状態となる。なお、メモリセルＭは、ソース２２ａ、ドレイン２２ｂ、浮遊ゲート２４および制御ゲート２６により構成される。
【００５１】
メインビット線ＭＢＬとサブビット線ＳＢＬとはメタル−拡散間コンタクト（図８において、黒四角で示す）により互いに接続され、メモリセルＭのソース２２ａおよびドレイン２２ｂは、拡散層（図８において、黒丸で示す）によりサブビット線ＳＢＬに接続されている。メモリセルＭのソース２２ａと、同一のワード線ＷＬに接続された隣接のメモリセルＭのドレイン２２ｂとが、共通して１本のサブビット線ＳＢＬに接続されており、仮想接地型のアレイ構造となっている。
【００５２】
さらに、不揮発性半導体記憶装置８００において、１本のワード線ＷＬに接続された複数のメモリセルＭ（第１のメモリセル）は２以上のグループに分けられ、隣接の２つのグループの間には、メモリセル間の電流の流れを阻止するためのアイソレーション構造（アイソレーション手段）ＩＳが設けられている。図８において、隣接するメモリセルＭ０７とＭ０９のソースとドレインが共有するサブビット線ＳＢＬが分離されている部位がアイソレーション構造ＩＳの領域となっている。ここでは、同一のワード線ＷＬにつながったメモリセルＭの８個を１グループとし、各グループ毎にアイソレーション構造を配置し、このパターンを繰り返すものとなっている。本発明において、読み出し動作は、１グループを単位で行われる。なお、図８において、８個のメモリセルＭが１グループを構成しているが，１グループ内のメモリセルＭの数は８に限定されることなく、他の値にしてもよいことは言うまでもない。
【００５３】
なお、図８においては、アイソレーション手段ＩＳは、各行に、同一な間隔でかつ横方向において同様な位置に設けられているように示されているが、本発明はこのことに限定されない。ワード線毎にアイソレーション手段ＩＳの位置が異なってもよい。これは下記の実施形態についても同様である。
【００５４】
不揮発性半導体記憶装置８００の断面構造について、図９を用いて説明する。図９は図８における線IX-IXに沿った断面図である。
【００５５】
不揮発性半導体記憶装置８００は、基板（ｐ-ウェル）２０にサブビット線ＳＢＬを構成する拡散層２１が形成されており、拡散層２１の一部がメモリセルＭのソース２２ａおよびドレイン２２ｂを構成する。ソース２２ａとドレイン２２ｂとの間にはチャネル領域２２ｃが存在する。さらに、基板２０の上には、層間絶線層２３を介してフローティングゲート２４、コントロールゲート２６が設けられている。コントロールゲート２６は、ワード線ＷＬにより互いに接続されている。ワード線ＷＬの上部には、層間絶線層２３を介してメインビット線ＭＢＬが設けられている。なお、隣り合うフローティングゲート２４の端部下方に設けた、隣接の２つのメモリセルＭの共通のサブビット線ＳＢＬは、ソース２２ａ側とドレイン２２ｂ側とでドナー濃度が異なっている。
【００５６】
本実施形態において、アイソレーション構造ＩＳは、メモリセルＭのチャネル領域２２ｃに対応する領域、すなわち、本来メモリセルＭのフローティングゲート２４の下部に位置するチャネル領域２２ｃとなるべき部分に形成されている。その形成方法について、例えば、本来チャネル領域２２ｃとなる領域をエッチングにて取り除き、酸化膜などの絶縁膜を用いてトレンチ分離を行うなどの既知の技術で形成可能であるが、ここではシャロートレンチアイソレーションで形成するのが好ましい。このような構成では、アイソレーション領域の上にはフローティングゲート２４などを本来のメモリセル同様に配置するため、フローティングゲート２４などが等間隔の規則性をもつパターンを維持したまま、アイソレーション構造ＩＳを形成できる。
【００５７】
以下に、図１０を参照しながら、本発明の不揮発性半導体記憶装置８００を用いた読み出し動作を説明する。なお、書き込みおよび消去動作は、基本的には従来技術に関して述べた方法と同様であるので、その説明を省略する。
【００５８】
図１０では、説明を簡略化するために、読み出しを行うメモリセルＭ２のコントロールゲート２６が接続されているワード線ＷＬ、およびそれに接続されているメモリセルＭ１〜Ｍ９のみが示されている。図８に示すようなメインビット線ＭＢＬ、セレクトトランジスタＴｒなどは省略している。
【００５９】
１本のワード線につながるメモリセルＭの読み出し動作は、１つのメモリセルＭの読み出し動作を８回繰り返すことで、全メモリセルＭを読み出ようにしている。また、メモリセルＭのしきい値は、従来技術の場合と同様に、書き込み状態については２Ｖ以下、消去状態については４Ｖ以上の値とする。ここでは、メモリセルＭ２を読み出す場合を例に説明する。
【００６０】
まず、ワード線ＷＬには読み出し用電圧として、例えば、３Ｖの電圧が印加される。メモリセルＭ２のソース２２ａにつながるサブビット線ＳＢＬ１には０Ｖの電圧が印加される。さらにメモリセルＭ２のソース２２ａ側に隣接するメモリセルＭ１のソース２２ａにつながるサブビット線ＳＢＬ０にも０Ｖの電圧が印加される。これは、抵抗の高い拡散層で形成されているサブビット線ＳＢＬが、読み出し時に流れる電流により電位が０Ｖから浮き上がることを抑制するためのものである。これにより、メモリセルＭ１が書き込み状態でしきい値が低い値（２Ｖ以下）であってもメモリセルＭ１を介して回り込み電流が流れることはない。
【００６１】
一方、読み出しを行うメモリセルＭ２のドレイン２２ｂに接続されているビット線ＳＢＬ２は、プリチャージとして１Ｖの電圧を印加した後、フローティング状態にする。さらに、メモリＭ２のドレイン２２ｂ側のメモリセルＭ３〜Ｍ８のドレイン２２ｂに接続されているサブビット線ＳＢＬ３〜ＳＢＬ８も、１Ｖの電圧をプリチャージした後、フローティング状態にする。図１０に示すような電圧印加パターンを、８メモリセル（１グループ）毎に繰り返す。
【００６２】
このような電圧印加により、メモリセルＭ３〜Ｍ８が書き込み状態でしきい値の低い値（２Ｖ以下）となっていても、バックゲート効果により、メモリセルＭ３〜Ｍ８を介して回り込み電流が流れることはない。よって、発生する電流は読み出すべきメモリセルＭ２を流れる電流のみとなる。メモリセルＭ２が書き込み状態の場合、セルに電流が流れ、それにより１Ｖの電位にプリチャージされたドレイン電圧が低下する。一方、メモリセルＭ２が消去状態であれば、セルに電流が流れないため、１Ｖにプリチャージされた電圧は低下しないことになる。このドレイン電圧の変化を、ドレインにつながっているビット線に接続されているセンス回路（不図示）にて検出し、データ“１”またはデータ“０”として読み出すことになる。
【００６３】
この読み出し動作を、アイソレーション構造ＩＳ間の各メモリセルＭに対し行うことで、同一のワード線につながっている全てのメモリセルＭの読み出しを完了することができる。本実施形態では、８回の上記の読み出し動作を行うことで、同一のワード線につながっているすべてのメモリセルＭの読み出しを完了することができる。
【００６４】
本実施態様によれば、不要な回り込み電流が発生しないため、従来技術で問題となった見かけ上、しきい値が高い状態として検出されることによるしきい値分布の広がりはなく、その結果、読み出しマージンが不要に狭くなってしまう問題は解決できる。
【００６５】
また、本実施形態において、上述したように、アイソレーション構造ＩＳがメモリセルＭのチャネル領域２２ｃに対応する領域に設けられるので、フローティングゲート２４などが等間隔の規則性をもつパターンを維持したまま、アイソレーション構造ＩＳを形成できる。このことは、特性の揃った安定したメモリセルの形成に寄与する。フローティングゲートの形状などは、通常、メモリセルの特性に大きな影響を与える。その形状の精度は製造工程における露光条件やエッチング条件により左右されるが、これらの条件は先のパターンの影響を強く受ける。本実施形態によれば、規則性を保ったフローティングゲートのパターンを維持することができ、規則性が崩れた際に発生する露光時の光の干渉の影響によるフローティングゲートなどの形状のばらづきは発生せず、特性の揃ったかつ安定したメモリセルを形成できる。
【００６６】
（第２の実施形態）
以下に、本発明による不揮発性半導体記憶装置の第２の実施形態を説明する。本実施形態と第１の実施形態との違いは、アイソレーション手段として、絶縁膜を用いたトレンチ分離によるアイソレーション構造ＩＳ（第１の実施形態関係の図９参照）の代わりに、他のメモリセルよりしきい値の高いメモリセルを用いる点にある。より詳細には、本実施形態では、アイソレーション構造ＩＳを特別に設けることなく、例えば、しきい値の高い消去状態のメモリセルをアイソレーション手段とする。なお、本実施形態による不揮発性半導体記憶装置の、アイソレーション手段以外の構成は第１の実施形態の場合と同様である。
【００６７】
図１１を参照しながら、本実施形態の不揮発性半導体記憶装置を用いた読み出し動作を説明する。図１１は図１０に示す構成に基本的には対応しており、説明を簡略化するために、読み出しを行うメモリセルＭ２のコントロールゲート２６が接続されているワード線ＷＬ、およびそれに接続されている一部のメモリセルＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、......、Ｍｎのみが示されている。図８に示すようなメインビット線ＭＢＬ、セレクトトランジスタＴｒなどは省略している。なお、書き込みおよび消去動作は、基本的には従来技術に関して述べた方法と同様であるのでその説明を省略する。
【００６８】
図１１において、メモリセルＭｎ（第２のメモリセル）がアイソレーション手段として機能する。メモリセルＭｎは、その間に存在するメモリセルＭ１,Ｍ２,Ｍ３,......（第１のメモリセル）より高いしきい値、例えば４〜６Ｖのしきい値の状態（ここでは、消去状態）となっている。メモリセルＭｎで形成したアイソレーション手段を同一のワード線につながっているメモリセルの例えば、８個毎に配置することで、第１の実施形態で説明したとおりの読み出し動作を行うことができる。
【００６９】
メモリセルＭ２を読み出す場合を例に説明する。１本のワード線につながるメモリセルＭの読み出し動作は、図１０の場合と同様に、１つのメモリセルＭの読み出し動作を８回繰り返すことで、全メモリセルＭを読み出ようにしている。また、メモリセルＭのしきい値は、従来技術の場合と同様に、書き込み状態については２Ｖ以下、消去状態については４Ｖ以上の値とする。
【００７０】
まず、読み出しを行うべきメモリセルＭ２のコントロールゲート２６が接続されているワード線ＷＬには例えば、３Ｖの電圧を印加する。そして、メモリセルＭ２のソース２２ａには０Ｖの電圧を印加する。一方、サブビット線ＳＢＬ２は、１Ｖの電圧にプリチャージした後、フローティング状態にする。また、メモリセルＭ２のソース２２ａ側につながるメモリセル（メモリセルＭｎとメモリセルＭ１との間にさらにメモリセルが存在する場合）のドレインに接続するサブビット線ＳＢＬには０Ｖの電圧を印加する。一方、メモリＭ２のドレイン２２ｂ側につながるメモリセル（Ｍ３、Ｍ４、Ｍ５、......）のサブビット線（ＳＢＬ３、ＳＢＬ４、......）は１Ｖの電圧にプリチャージした後、フローティング状態にする。
【００７１】
このような電圧印加により、メモリセルＭ３、Ｍ４、Ｍ５、......が書き込み状態でしきい値の低い値（２Ｖ以下）となっていても、バックゲート効果により、これらのメモリセルＭを介して回り込み電流が流れることはない。よって、発生する電流は読み出すべきメモリセルＭ２を流れる電流のみとなる。メモリセルＭ２が書き込み状態の場合、セルに電流が流れ、それにより１Ｖの電位にプリチャージされたドレイン電圧が低下する。一方、メモリセルＭ２が消去状態であれば、セルに電流が流れないため、１Ｖにプリチャージされた電圧は低下しないことになる。このドレイン電圧の変化を、ドレインにつながっているビット線に接続されているセンス回路（不図示）にて検出し、データ“１”またはデータ“０”として読み出すことになる。
【００７２】
この読み出し動作を、アイソレーション手段のメモリセルＭｎ間の各メモリセルに対し行うことで、同一のワード線につながっている全てのメモリセルＭの読み出しを完了することができる。本実施形態では、８回の上記の読み出し動作を行うことで、同一のワード線につながっているすべてのメモリセルＭの読み出しを完了することができる。
【００７３】
本実施態様によれば、不要な回り込み電流が発生しないため、従来技術で問題となった見かけ上、しきい値が高い状態として検出されることによるしきい値分布の広がりはなく、その結果、読み出しマージンが不要に狭くなってしまう問題は解決できる。
【００７４】
本実施形態によれば、装置の全てのレイアウトの規則性が、アイソレーション手段の形成により乱されることなく完全に保つことができる。このため、同一な露光条件やエッチング条件により、記憶/再生などを行う通常のメモリセルおよびアイソレーション手段としてのメモリセルを形成できる。すなわち、特性のそろったメモリセルを、アイソレーション形成の影響を受けることなく安定して製造することができる。
【００７５】
本実施形態に関し、アイソレーション手段用のメモリセルＭｎについて、他のメモリセルと共に消去を行う際に、消去電圧を印加する直前にメモリセルＭｎに書き込み電圧を印加して書き込みを行うことが好ましい。すなわち、一旦、アイソレーション手段用のメモリセルＭｎのしきい値を低下させることで、フローティングゲートの電位が過大に上昇しないようにする。こうすることにより、アイソレーション用のメモリセルＭｎが消去電圧の印加のみとなって、過度の消去によるフローティングゲートの電位の上昇が、フローティングゲートを覆う絶縁膜に過大な電界ストレスをかけ続けることでメモリセルの信頼性が損なう、という危険性が避けられる。
【００７６】
以上の説明は２値のしきい値をもつメモリセルについて行ったが、本発明は、より高集積化を図るために一つのメモリセルに３値以上のしきい値を導入する多値技術を応用する場合でも適用できる。より具体的には本発明は、不要な回り込み電流に起因する読み出し時のしきい値分布の広がりを防止できるから、多値化により読み出しマージンが減少する状況に対してその有効性が発揮できる。また、多値化とは別に、半導体記憶装置の低消費電力化に向けて、低電圧化に伴う読み出しマージンが減少する場合でも、本発明は有効である。
【００７７】
多値化を導入した場合、第２の実施形態におけるアイソレーション手段用のメモリセルＭｎを利用して、データ訂正用のＥＣＣ（Error Correcting Code）データを書き込んでおくことができる。この場合、アイソレーション手段用メモリセルＭｎには、最もしきい値の高い値（図７における“１１”の状態）、および一つレベルが低いしきい値の値（図７における“１０”の状態）のいずれかをデータとして書き込むことで、ＥＣＣ用データを記憶させることができる。
【００７８】
一定のデータ列毎にこのＥＣＣデータを付加することにより、データ列の記憶に誤りが生じていても、誤りを検出し、あるいはさらに訂正も可能となる。これにより、高集積化された半導体記憶装置の、記憶装置としての高信頼性化を実現することができる。このように、２つのしきい値状態のメモリセルＭｎを用いることで、アイソレーション手段は、その本来のアイソレーションの役割を果すと同時に、データ記憶用としても使用可能である。これにより、メモリセルを高い効率で利用することができる。
【００７９】
なお、第１および第２の実施形態では、アイソレーション手段を同一のワード線につながるメモリセルの８個（１グループ）毎に配置する場合を例に説明したが、本発明はこのことに限定されない。１グループを例えば１６個のメモリセルにしても良く、要するには、アイソレーション手段を一定間隔で適宜配置すればよい。
【００８０】
また、上記説明では、消去状態をしきい値の高い状態としていたが、消去状態および書き込み状態とは初期状態をどうするかの定義の問題であり、書き込み状態をしきい値の高い状態とし、消去状態をしきい値の低い状態としても、本発明は適用できる。書き込み状態をしきい値の高い状態と定義した場合、第２の実施形態におけるアイソレーション手段用のメモリセルは、しきい値の高い状態（書き込み状態）のメモリセルを用いることは変わりがない。
【００８１】
以上の説明では、ＡＣＴ型フラッシュメモリを用いて行ったが、本発明はＡＣＴ型フラッシュメモリに限られるものではなく、隣接するメモリセルでビット線を共有化する仮想接地型アレイ構造をもつ不揮発性半導体記憶装置であれば、同様な効果が得られる。そして、高集積化を図るために拡散層や微細配線のような高抵抗の配線（ビット線）を用いて仮想接地型アレイ構造を構成する不揮発性半導体記憶装置に対しては、本発明は特に有効である。
【００８２】
【発明の効果】
以上説明した通り、本発明によれば、例えばＡＣＴ型フラッシュメモリ素子をアレイ状に配列した、同一ビット線を２つのメモリセルが共有する仮想接地アレイ構造をもつ不揮発性半導体記憶装置において、ある一定間隔で不揮発性メモリ素子の間にアイソレーション手段を挿入することにより、メモリセル間で互いのデータ干渉のないデータ読み出し動作を実現することができる。
【００８３】
また、アイソレーション手段を構成する絶縁膜による構造を通常セルのチャネル領域となるべき所に配置することにより、フローティングゲートおよびビット線を一定間隔で連続的に形成することができ、プロセス中のフォト工程でのばらつきを抑えることが可能となる。さらに、アイソレーション手段を通常のメモリセルで形成し、そのメモリセルをデータ補正用の補助メモリとして使用することにより、アイソレーション手段によるエリアペナルティを最小限に抑えることができる。
【図面の簡単な説明】
【図１】従来例によるＡＣＴ型フラッシュメモリの平面構成を示す図。
【図２】図１における線II-IIに沿った断面図。
【図３】書き込み時に各部分に印加される電圧を示した従来例のＡＣＴ型フラッシュメモリの平面構成を示す図。
【図４】消去時に各部分に印加される電圧を示した従来例のＡＣＴ型フラッシュメモリの平面構成を示す図。
【図５】読み出し時に各部分に印加される電圧を示した従来例のＡＣＴ型フラッシュメモリの平面構成を示す図。
【図６】従来例による読み出し動作における問題を示すための図１の構成の部分的な平面図。
【図７】４値のデータをメモリセルに記憶する場合の、各データについてのしきい値分布の概略を示す図。
【図８】本発明による不揮発性半導体記憶装置の平面構成を示す図。
【図９】図８における線IX-IX に沿った断面図。
【図１０】第１の実施形態による、読み出し時に各部分に印加される電圧を示した図９の構成の部分的な平面図。
【図１１】第２の実施形態による、読み出し時に各部分に印加される電圧を示した図９の構成の部分的な平面図。
【符号の説明】
ＩＳ  アイソレーション手段
Ｍ  メモリセル
ＭＢＬ  メインビット線
ＳＢＬ  サブビット線
ＳＧ  セレクトゲート選択信号線
Ｔｒ  セレクトトランジスタ
ＷＬ  ワード線
２２ａ  ソース
２２ｂ  ドレイン
２４  フローティングゲート
２６  コントロールゲート
【図１】
0003666735.tif 000002
【図２】
0003666735.tif 000003
【図３】
0003666735.tif 000004
【図４】
0003666735.tif 000005
【図５】
0003666735.tif 000006
【図６】
0003666735.tif 000007
【図７】
0003666735.tif 000008
【図８】
0003666735.tif 000009
【図９】
0003666735.tif 000010
【図１０】
0003666735.tif 000011
【図１１】
0003666735.tif 000012