(57)【特許請求の範囲】
【請求項１】
入力されたＮＲＺ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出回路において、
前記シリアルデータの２Ｎ倍（ただし、Ｎは２以上の整数）の周波数の基準クロック信号を用いて前記シリアルデータをオーバサンプリングするオーバサンプリング手段と、
前記オーバサンプリング手段からの出力信号レベルが変化しない期間において前記基準クロック信号の２Ｎ周期のタイミングを検出する第１のタイミング検出手段と、
前記オーバサンプリング手段からの出力信号レベルが変化したタイミングを検出する第２のタイミング検出手段と、
前記第１および第２のタイミング検出手段による各検出タイミングに応じてクロックタイミング信号を出力するクロックタイミング信号出力手段と、
を有することを特徴とするクロック抽出回路。
【請求項２】
前記第１のタイミング検出手段は、
前記オーバサンプリング手段からの出力信号のレベル変化点において、前記基準クロック信号のＮ周期幅のパルス信号を出力する第１のエッジ検出手段と、
前記第１のエッジ検出手段からの出力信号が第１のレベルから前記第１のレベルより低い第２のレベルへ遷移する時点から、前記出力信号が次に前記第２のレベルから前記第１のレベルへ遷移する時点までの期間に、前記基準クロック信号のＮ周期ごとに極性を交互に反転させた信号を出力するトグル手段と、
を含み、
前記第２のタイミング検出手段は、
前記オーバサンプリング手段からの出力信号のレベル変化点において、前記基準クロック信号の１周期幅のパルス信号を出力する第２のエッジ検出手段と、
前記第２のエッジ検出手段からの出力信号を前記基準クロック信号のＮ周期分だけ遅延させる遅延手段と、
を含むことを特徴とする請求項１記載のクロック抽出回路。
【請求項３】
前記トグル手段は、前記第１のエッジ検出手段からの出力信号が前記第１のレベルであるとき、出力を前記第２のレベルとすることを特徴とする請求項２記載のクロック抽出回路。
【請求項４】
前記クロックタイミング信号出力手段は、前記トグル手段および前記遅延手段からのそれぞれの出力信号の論理和を演算する論理演算手段を含むことを特徴とする請求項２記載のクロック抽出回路。
【請求項５】
前記オーバサンプリング手段からの出力信号を前記基準クロック信号の（Ｎ−１）周期分だけ遅延させて、前記クロックタイミング信号に対応するデータとして出力するデータ出力手段をさらに有することを特徴とする請求項２記載のクロック抽出回路。
【請求項６】
前記基準クロック信号を単相信号として発生させる位相同期ループ回路をさらに有することを特徴とする請求項１記載のクロック抽出回路。
【請求項７】
入力されたＮＲＺ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出方法において、
前記シリアルデータの２Ｎ倍（ただし、Ｎは２以上の整数）の周波数の基準クロック信号を用いて前記シリアルデータをオーバサンプリングし、
前記オーバサンプリングにより生成された信号のレベルが変化しない期間において検出した前記基準クロック信号の２Ｎ周期のタイミングと、前記オーバサンプリングにより生成された信号のレベルが変化したタイミングとに応じてクロックタイミング信号を生成する、
ことを特徴とするクロック抽出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたＮＲＺ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出回路およびクロック抽出方法に関する。
【０００２】
【従来の技術】
近年では、大量のデータの高速転送に対する要求が高まっており、数百Ｍｂｐｓあるいは１Ｇｂｐｓ以上といった転送速度を実現するシリアルデータインタフェースが注目されている。このようなインタフェース技術では、クロック信号成分を含まないデータのみが送信され、受信側では、入力データに同期するクロック信号を位相同期ループ（ＰＬＬ：Phase Locked Loop）回路で生成し、生成したクロック信号を用いて入力データをラッチすることで受信する。
【０００３】
このようなインタフェース技術においては、従来例えば、ＰＬＬ回路からのクロック信号を基に、入力データに対して所定倍のオーバサンプリングを行い、パラレルデータに展開した後、クロック信号を抽出する処理を行うようなクロック抽出装置が用いられていた（例えば、特許文献１参照）。
【０００４】
図６は、従来のクロック抽出装置の構成例を示す図である。
図６に示すクロック抽出装置は、サンプル回路１１０、データ変換部１２０、１３０および１４０、シリアライザ１５０を具備する。各ブロックには、図示しないＰＬＬ回路からの１２相クロック信号ＣＬＫが供給される。
【０００５】
サンプル回路１１０には、伝送路からのシリアルＮＲＺ（Non Return to Zero）信号が入力される。サンプル回路１１０は、１２相クロック信号ＣＬＫの立ち上がりエッジにより、入力信号の連続する４つのデータごとに３倍のオーバサンプリングを行って量子化し、１２ビットごとのパラレルデータに展開した第１データ列を生成する。
【０００６】
データ変換部１２０は、サンプル回路１１０で得られた第１データ列間において隣り合うビット同士でＥＸＯＲ処理を行い、これらの第１データ列における変化点を特定した第２データ列を生成する。データ変換部１３０は、データ変換部１２０で生成された第２データ列における各変化点から３ビット目とその前後ビットとを参照して、前後ビットに変化点がない場合は参照した３ビット目を境界点とし、前後ビットに変化点がある場合はその変化点のあるビットを境界点とした第３データ列を生成する。
【０００７】
データ変換部１４０は、この第３データ列における境界点を基準にしてクロックビット列を生成する。そして、シリアライザ１５０は、データ変換部１４０からのクロックビット列を、１２ビットパラレルデータから１ビットシリアルデータに変換し、これによりクロック信号ＣＬＫＯＵＴが抽出される。
【０００８】
【特許文献１】
特開２００１−１４８６９２号公報（段落番号〔００２１〕〜〔００３０〕、第１２図）
【０００９】
【発明が解決しようとする課題】
しかし、上記のように、シリアルデータをパラレルデータに展開した上でデータ処理を行うクロック抽出装置の場合、パラレル化されたデータのビット数が多いほどハードウェアの規模が増大してしまう。このため、オーバサンプリングの倍数を増加させ、クロック信号の抽出精度を高めることが難しい。また、伝送データが高速化されるのに従って、パラレル化されたデータの各ビットを処理する回路に対して、より精度よく位相をずらした多相クロックを出力可能なＰＬＬ回路が必要となる。従って、特に今後、さらに高速化された伝送データに対する受信回路に適用する場合に、回路規模や消費電力が増大し、精度を維持することが容易でないことが問題となっていた。
【００１０】
本発明はこのような課題に鑑みてなされたものであり、回路規模を大きくすることなく、受信したシリアルデータからクロック信号を精度よく抽出することが可能なクロック抽出回路を提供することを目的とする。
【００１１】
また、本発明の他の目的は、回路規模を大きくすることなく、受信したシリアルデータからクロック信号を精度よく抽出することが可能なクロック抽出方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明では上記課題を解決するために、入力されたＮＲＺ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出回路において、前記シリアルデータの２Ｎ倍（ただし、Ｎは２以上の整数）の周波数の基準クロック信号を用いて前記シリアルデータをオーバサンプリングするオーバサンプリング手段と、前記オーバサンプリング手段からの出力信号レベルが変化しない期間において前記基準クロック信号の２Ｎ周期のタイミングを検出する第１のタイミング検出手段と、前記オーバサンプリング手段からの出力信号レベルが変化したタイミングを検出する第２のタイミング検出手段と、前記第１および第２のタイミング検出手段による各検出タイミングに応じてクロックタイミング信号を出力するクロックタイミング信号出力手段とを有することを特徴とするクロック抽出回路が提供される。
【００１３】
このようなクロック抽出回路では、入力されたシリアルデータの２Ｎ倍の周波数の基準クロックを用いて、オーバサンプリング手段によってこのシリアルデータに対するオーバサンプリングが行われる。そして、第１のタイミング検出手段は、オーバサンプリング後の信号のレベルが変化しない期間において基準クロック信号の２Ｎ周期のタイミングを検出し、これにより信号レベルが比較的長く変化しない期間におけるクロックタイミングが抽出される。また、第２のタイミング検出手段は、オーバサンプリング後の信号のレベルが変化したタイミングを検出し、これにより信号レベルの変化点に基づくクロックタイミングが抽出される。クロックタイミング信号出力手段は、これらの第１および第２のタイミング検出手段による各検出タイミングに応じて、最終的なクロックタイミング信号を出力する。
【００１４】
また、本発明では、入力されたＮＲＺ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出方法において、前記シリアルデータの２Ｎ倍（ただし、Ｎは２以上の整数）の周波数の基準クロック信号を用いて前記シリアルデータをオーバサンプリングし、前記オーバサンプリングにより生成された信号のレベルが変化しない期間において検出した前記基準クロック信号の２Ｎ周期のタイミングと、前記オーバサンプリングにより生成された信号のレベルが変化したタイミングとに応じてクロックタイミング信号を生成することを特徴とするクロック抽出方法が提供される。
【００１５】
このようなクロック抽出方法では、入力されたシリアルデータの２Ｎ倍の周波数の基準クロックを用いて、このシリアルデータに対するオーバサンプリングが行われる。そして、オーバサンプリング後の信号のレベルが変化しない期間における基準クロック信号の２Ｎ周期のタイミングが検出されることにより、信号レベルが比較的長く変化しない期間におけるクロックタイミングが抽出される。また、オーバサンプリング後の信号のレベルが変化したタイミングが検出されることにより、信号レベルの変化点に基づくクロックタイミングが抽出される。そして、これら２つの検出タイミングに応じて、最終的なクロックタイミング信号が生成される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態に係るクロック抽出回路の全体構成例を示すブロック図である。
【００１７】
図１に示すクロック抽出回路は、伝送路を伝送されたＮＲＺ方式のシリアルデータに対する受信回路等に設けられて、このシリアルデータからこれに同期するクロック信号を抽出するための回路である。このクロック抽出回路は、基準クロック信号ＣＬＫを生成するクロック生成回路１０と、基準クロック信号ＣＬＫを用いて、入力されたシリアルデータをオーバサンプリングするオーバサンプリング回路２０と、オーバサンプリング後の信号からレベル変化点を検出して、それぞれ異なるパルス幅の信号を出力する１周期エッジ抽出回路３０および２周期エッジ抽出回路４０と、２周期エッジ抽出回路４０の出力信号のエッジ間で、極性を基準クロック信号ＣＬＫの２周期ごとに反転させた信号を出力する２周期トグル回路５０と、１周期エッジ抽出回路３０の出力信号を遅延させる２周期シフト回路６０と、２周期トグル回路５０および２周期シフト回路６０の各出力信号の論理和を演算する論理和回路７０と、オーバサンプリング後の信号を遅延させる１周期シフト回路８０とを具備する。
【００１８】
クロック生成回路１０は、単相クロック信号を発生させるＰＬＬ回路からなり、入力されるシリアルデータの４倍の周波数を有する基準クロック信号ＣＬＫを生成して、クロック抽出回路内の各回路ブロックに供給する。例えば、入力されるシリアルデータの伝送速度を５００Ｍｂｐｓとすると、クロック生成回路１０から出力される基準クロック信号ＣＬＫの周波数は２ＧＨｚとされる。
【００１９】
オーバサンプリング回路２０は、直列に接続された複数段のＤ−ＦＦ（ディレイフリップフロップ）回路等によってなり、クロック生成回路１０からの基準クロック信号ＣＬＫを用いて、入力されたシリアルデータに対して４倍のオーバサンプリングを行う。
【００２０】
１周期エッジ抽出回路３０および２周期エッジ抽出回路４０は、オーバサンプリング回路２０からの出力信号のレベル変化点を検出し、それぞれ基準クロック信号ＣＬＫの１周期幅および２周期幅のパルス信号を出力する。
【００２１】
２周期トグル回路５０は、２周期エッジ抽出回路４０からの出力信号の立ち下がりエッジを起点として、次の立ち上がりエッジまでの間に、基準クロック信号ＣＬＫの２周期ごとに出力レベルを反転させた信号を出力する。
【００２２】
２周期シフト回路６０は、１周期エッジ抽出回路３０の出力信号を、基準クロック信号ＣＬＫの２周期分だけ遅延させる。論理和回路７０は、２周期トグル回路５０および２周期シフト回路６０からの各出力信号の論理和を演算し、抽出されたクロック信号ＣＬＫＯＵＴとして出力する。
【００２３】
１周期シフト回路８０は、オーバサンプリング回路２０からの出力信号を、基準クロック信号ＣＬＫの１周期分だけ遅延させ、抽出されたクロック信号ＣＬＫＯＵＴに対応するデータＤＡＴＡとして出力する。
【００２４】
このクロック抽出回路では、クロック生成回路１０によって生成される単相の基準クロック信号ＣＬＫを用いて、入力されたシリアルデータに対する４倍のオーバサンプリングが行われることにより、シリアルデータをパラレルデータに展開することなくクロック抽出を行うことができるとともに、その抽出処理を比較的単純な構成の回路によって実現することができる。また、オーバサンプリング後の信号を基に、２周期エッジ抽出回路４０および２周期トグル回路５０からなる経路と、１周期エッジ抽出回路３０および２周期シフト回路６０からなる経路のそれぞれでクロックタイミングを抽出し、その論理和をとって補正する構成により、単純な回路を用いながらクロック抽出の精度を向上させることができる。
【００２５】
次に、このクロック抽出回路における主な回路ブロックの具体的な回路構成例について説明する。まず、図２は、１周期エッジ抽出回路３０の回路構成例を示す図である。
【００２６】
１周期エッジ抽出回路３０は、図２に示すように、Ｄ−ＦＦ３１とＸＯＲ（排他的論理和）ゲート３２によって構成される。Ｄ−ＦＦ３１は、クロック生成回路１０からの基準クロック信号ＣＬＫによって動作し、オーバサンプリング回路２０からの信号Ｓ１を基準クロック信号ＣＬＫの１周期分だけ遅延させる。また、Ｄ−ＦＦ３１の出力信号と、オーバサンプリング回路２０からの信号Ｓ１とが、ＸＯＲゲート３２にそれぞれ入力される。
【００２７】
ここで、ＸＯＲゲート３２に入力される各信号間には、基準クロック信号ＣＬＫの１周期分の位相差が生じる。従って、これらの排他的論理和をとることで、信号Ｓ１の立ち上がりエッジおよび立ち下がりエッジを起点として、基準クロック信号ＣＬＫの１同期分の位相差に相当するパルス幅を有するパルス信号が出力される。
【００２８】
次に、図３は、２周期エッジ抽出回路４０の回路構成例を示す図である。
２周期エッジ抽出回路４０は、図３に示すように、Ｄ−ＦＦ４１および４２と、ＸＯＲゲート４３および４４と、ＯＲ（論理和）ゲート４５によって構成される。この２周期エッジ抽出回路４０は、２段の１周期エッジ抽出回路のそれぞれの出力に対する論理和をとる構成を有している。
【００２９】
すなわち、Ｄ−ＦＦ４１およびＸＯＲゲート４３からなる１段目の１周期エッジ抽出回路は、オーバサンプリング後の信号Ｓ１の立ち上がりエッジおよび立ち下がりエッジから基準クロック信号ＣＬＫの１周期分のパルス信号を出力する。また、Ｄ−ＦＦ４２およびＸＯＲゲート４４からなる２段目の１周期エッジ抽出回路は、Ｄ−ＦＦ４１によって基準クロック信号ＣＬＫの１周期分だけ遅延された信号を受けて同様に動作するので、ＸＯＲゲート４３からのパルス信号から１周期分だけ遅延された信号を出力する。従って、ＯＲゲート４５からは、信号Ｓ１の各エッジから基準クロック信号ＣＬＫの２周期分のパルス幅を有するパルス信号が出力される。
【００３０】
次に、図４は、２周期トグル回路５０の回路構成例を示す図である。
２周期トグル回路５０は、図４に示すように、ＮＯＲ（否定的論理和）ゲート５１と、Ｄ−ＦＦ５２および５３によって構成される。ＮＯＲゲート５１の出力信号は、外部へ出力されるとともにＤ−ＦＦ５２に入力され、Ｄ−ＦＦ５２の出力信号はＤ−ＦＦ５３に入力される。また、ＮＯＲゲート５１の一方の入力端子には、２周期エッジ抽出回路４０からの信号Ｓ３が入力され、他方にはＤ−ＦＦ５３の出力信号がフィードバックされる。
【００３１】
この２周期トグル回路５０では、入力される信号Ｓ３がＨレベルの間は、ＮＯＲゲート５１の出力信号がＬレベルに保持される。また、ＮＯＲゲート５１の出力信号が、２段のＤ−ＦＦ５２および５３によって基準クロック信号ＣＬＫの２周期分だけ遅延され、この遅延された信号がＮＯＲゲート５１にフィードバックされることから、信号Ｓ３がＬレベルのとき、ＮＯＲゲート５１からＨレベルの信号が出力されると、この信号が２周期後にＮＯＲゲート５１に再び入力されて、その出力がＬレベルに変化する。そして、このとき出力されたＬレベルの信号はさらに２周期後にＮＯＲゲート５１に入力され、出力がＨレベルに変化する。
【００３２】
従って、２周期トグル回路５０からは、信号Ｓ３の立ち下がりエッジから、次の立ち上がりエッジまでの間、基準クロック信号ＣＬＫの２周期ごとに出力レベルが交互に反転された信号Ｓ４が出力される。
【００３３】
なお、２周期シフト回路６０および１周期シフト回路８０は、例えばそれぞれの遅延量に応じた数のＤ−ＦＦ回路を直列に接続する等により実現される。
次に、図５は、クロック抽出回路内の各部における出力信号波形を示すタイムチャートである。以下、この図５を用いて、クロック抽出回路の動作について説明する。
【００３４】
図５では、入力されたシリアルデータがジッタを含んでいる場合の波形例を示している。図５において、オーバサンプリング後の信号Ｓ１を参照すると、タイミングＴ５０１〜Ｔ５０６の期間において受信されたデータのうち、２番目の“１”、３番目の“０”、および５番目の“０”の出力時間は、正しいデータ周期である基準クロック信号ＣＬＫの４周期分より短くなっている。
【００３５】
ここで、まず、２周期エッジ抽出回路４０および２周期トグル回路５０からなる第１の経路で抽出されるクロックタイミングについて説明する。この第１の経路では、入力信号において同じ出力レベルが連続した場合に、その期間においてクロックタイミングを抽出することが主な機能となる。
【００３６】
２周期エッジ抽出回路４０からの信号Ｓ３は、オーバサンプリング後の信号Ｓ１の立ち上がりおよび立ち下がりの各エッジを起点として、基準クロック信号ＣＬＫの２周期幅のパルス幅を有している。このとき２周期トグル回路５０は、２周期エッジ抽出回路４０からの信号Ｓ３の立ち下がりエッジを起点として、基準クロック信号ＣＬＫの２周期ごとに出力レベルを反転させる。信号Ｓ４は４周期ごとにＨレベルとなるため、信号Ｓ３がＬレベルである期間において、データに同期するクロックタイミングが得られる。
【００３７】
例えば、タイミングＴ５０１〜Ｔ５０４の期間では、信号Ｓ１がＨレベルのままになっているが、信号Ｓ４は、この期間の立ち上がりエッジから２周期分遅延したタイミングＴ５０２でＨレベルとされた後、４周期後のタイミングＴ５０３で再びＨレベルとなり、元の信号Ｓ１にエッジが現れないにもかかわらず、クロックタイミングが抽出されている。
【００３８】
ところで、２周期エッジ抽出回路４０は、信号Ｓ１のエッジを２周期幅のパルス信号で出力することから、ジッタによってデータ周期が基準クロック信号ＣＬＫの１周期だけ短縮されて３周期幅になったとしても、元の信号Ｓ１から立ち上がりおよび立ち下がりのエッジ、すなわちクロックタイミングを抽出することができる。しかし、図中のタイミングＴ５０４〜Ｔ５０５のように、データ周期が基準クロック信号ＣＬＫの２周期分以下になった場合には、信号Ｓ３のレベル変化が生じず、この期間のクロックタイミングを抽出することができない。
【００３９】
そこで、このようなクロックタイミングの抽出漏れを補正するために、１周期エッジ抽出回路３０および２周期シフト回路６０からなる第２の経路が用いられる。図５のように、１周期エッジ抽出回路３０からの信号Ｓ２では、元の信号Ｓ１から、タイミングＴ５０５のエッジを含むすべてのエッジが抽出されている。また、２周期トグル回路５０からの信号Ｓ４により抽出されるクロックタイミングが、元の信号Ｓ１から基準クロック信号ＣＬＫの２周期分だけ遅延されるため、この遅延量に対応させて、１周期エッジ抽出回路３０からの信号Ｓ２を２周期シフト回路６０により２周期分だけ遅延させて、論理和回路７０に供給する。
【００４０】
以上のように、第１の経路および第２の経路を経て出力された信号Ｓ４およびＳ５が、論理和回路７０を通過することにより、各経路で抽出されたクロックタイミングをすべて含むクロック信号ＣＬＫＯＵＴが出力される。このクロック信号ＣＬＫＯＵＴでは、図５に示すように、出力されるデータＤＡＴＡが有するデータ周期に同期するクロックタイミングが、漏れなく抽出されている。
【００４１】
なお、１周期シフト回路８０は、オーバサンプリング後の信号Ｓ１を、基準クロック信号ＣＬＫの１周期分だけ遅延させて、抽出されたクロック信号ＣＬＫＯＵＴに対応するデータＤＡＴＡとして出力する。これにより、このクロック抽出回路の後段に設けられたラッチ回路において、クロック信号ＣＬＫＯＵＴを用いてデータＤＡＴＡを正確にラッチするためのマージンを確保することができる。また、出力したクロック信号ＣＬＫＯＵＴについては、実際には、後段に設けたバッファメモリ等を用いて、クロック周期の補正が行われる。
【００４２】
以上のクロック抽出回路では、第１の経路からの信号Ｓ４により抽出されたクロックタイミングが、第２の経路からの信号Ｓ５により補間されることから、漏れのない正確なクロック抽出を行うことができる。また、このような高精度のクロック抽出が、シリアルデータのままで、１周期エッジ抽出回路３０、２周期エッジ抽出回路４０、２周期トグル回路５０、２周期シフト回路６０および論理和回路７０での比較的単純な処理によって行われるので、より高速に伝送されるデータに対しても、回路規模を大きく拡大せずに容易に適用することができ、消費電力の増大も防止される。
【００４３】
なお、以上の実施の形態では、入力されたシリアルデータを４倍のサンプリング周波数でオーバサンプリングした場合の例について説明したが、他の倍数によるオーバサンプリングを行う場合にも適用可能である。ただし、オーバサンプリングの倍数に応じて、その後段の回路ブロックで出力するパルス幅や遅延量、トグル周期等を設定する必要がある。
【００４４】
具体的には、上記の第１の経路上では、入力されたシリアルデータに同期するように、基準クロック信号ＣＬＫの上記倍数分の周期を発生させる必要がある。上記の実施の形態のように、トグル回路（２周期トグル回路５０に対応）を用いた場合、このトグル回路においてデータを反転させる周期は、上記倍数の１／２とされる。また、トグル回路の反転周期と、その前段（２周期エッジ抽出回路４０に対応）のエッジ抽出時のパルス幅とは同一で、上記倍数の１／２とされる。従って、オーバサンプリングの倍数は４以上でかつ２の倍数である必要がある。
【００４５】
また、この倍数を２Ｎ（ただし、Ｎは２以上の整数）とすると、第２の経路上では、論理和回路７０に入力させるためシフト回路（２周期シフト回路６０に対応）での遅延量をサンプリング周期のＮ周期分とし、抽出されたクロック信号ＣＬＫＯＵＴに対応するデータＤＡＴＡを出力するためのシフト回路（１周期シフト回路８０に対応）では、その遅延量をサンプリング周期の（Ｎ−１）周期分とすればよい。
【００４６】
【発明の効果】
以上説明したように、本発明のクロック抽出回路では、２Ｎ倍の周波数の基準クロックを用いてシリアルデータに対するオーバサンプリングを行った後、第１のタイミング検出手段により、信号レベルが比較的長く変化しない期間におけるクロックタイミングが抽出され、第２のタイミング検出手段により、信号レベルの変化点に基づくクロックタイミングが抽出されて、これらの各検出タイミングに応じて最終的なクロックタイミング信号が出力される。このため、入力信号がジッタを含む場合にもクロックタイミングを漏れなく正確に抽出できるとともに、入力信号をパラレル化することなく、かつ単純な処理によってクロック抽出が行われる。従って、回路規模や消費電力が小さく、精度の高いクロック抽出回路が実現される。
【００４７】
また、本発明のクロック抽出方法では、２Ｎ倍の周波数の基準クロックを用いてシリアルデータに対するオーバサンプリングを行った後、信号レベルが比較的長く変化しない期間におけるクロックタイミングと、信号レベルの変化点に基づくクロックタイミングとが抽出されて、これらの各検出タイミングに応じて最終的なクロックタイミング信号が生成される。このため、入力信号がジッタを含む場合にもクロックタイミングを漏れなく正確に抽出できるとともに、入力信号をパラレル化することなく、かつ単純な処理によってクロック抽出が行われる。従って、精度を高めながらも、回路規模や消費電力を小さくすることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るクロック抽出回路の全体構成例を示すブロック図である。
【図２】１周期エッジ抽出回路の回路構成例を示す図である。
【図３】２周期エッジ抽出回路の回路構成例を示す図である。
【図４】２周期トグル回路の回路構成例を示す図である。
【図５】クロック抽出回路内の各部における出力信号波形を示すタイムチャートである。
【図６】従来のクロック抽出装置の構成例を示す図である。
【符号の説明】
１０……クロック生成回路、２０……オーバサンプリング回路、３０……１周期エッジ抽出回路、４０……２周期エッジ抽出回路、５０……２周期トグル回路、６０……２周期シフト回路、７０……論理和回路、８０……１周期シフト回路
【図１】
0003705273.tif 000002
【図２】
0003705273.tif 000003
【図３】
0003705273.tif 000004
【図４】
0003705273.tif 000005
【図５】
0003705273.tif 000006
【図６】
0003705273.tif 000007