(57)【特許請求の範囲】
【請求項１】
上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計方法において、
前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置するステップを含み、
前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、
前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも１個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することを特徴とする集積回路設計方法。
【請求項２】
上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計方法において、
前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置するステップを含み、
前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、
前記階層分離素子を前記上位階層と前記下位階層の境界の信号経路上に配置し、
前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも１個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することを特徴とする集積回路設計方法。
【請求項３】
前記信号のバッファ機能およびレジスタ機能を有する階層分離素子は、前記入力段バッファの初段の入力段バッファの前段に設けられるダイオード素子を具備することを特徴とする請求項１または２記載の集積回路設計方法。
【請求項４】
上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計装置において、
前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置する手段を具備し、
前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、
前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも１個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することを特徴とする集積回路設計装置。
【請求項５】
上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計装置において、
前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置する手段を具備し、
前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、
前記階層分離素子を前記上位階層と前記下位階層の境界の信号経路上に配置し、
前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも１個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することを特徴とする集積回路設計装置。
【請求項６】
前記信号のバッファ機能およびレジスタ機能を有する階層分離素子は、前記入力段バッファの初段の入力段バッファの前段に設けられるダイオード素子を具備することを特徴とする請求項４または５記載の集積回路設計装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、上位階層と下位階層の階層構造を有する集積回路を階層設計する集積回路設計方法および集積回路設計装置に関する。
【０００２】
【従来の技術】
集積回路設計において、従来技術の階層設計は上位階層設計後に、上位階層設計結果を考慮した下位階層設計を行うか、または、下位階層設計後に、下位階層設計結果を考慮して上位階層設計を行ない、更にその後、上下階層結果を合成して回路全体の検証をする階層設計方法および階層設計装置が用いられている。
【０００３】
上記従来技術の階層設計方法について図７を用いて説明する。図７は従来技術の階層設計方法を示した図である。
【０００４】
始めに、回路仕様１０１に基づいて、ステップ１０２および１０３では、上位階層設計（または下位階層設計）を行う。次にステップ１０３では、前記ステップ１０２の上位階層設計結果（または下位階層設計結果）を考慮して下位階層設計（または上位階層設計）を行う。次にステップ１０４では、前記ステップ１０２および１０３の階層設計結果を合成し、回路全体の設計結果を得る。次にステップ１０５では、前記ステップ１０４の回路全体の設計結果の検証を行い、問題がある場合は前記ステップ１０２又は１０３へ戻り、再度、上位階層、下位階層又は両階層の階層設計を行い、問題がない場合は設計終了１０６とする。
【０００５】
【発明が解決しようとする課題】
従来技術の階層設計では、上下階層設計結果がそれぞれの設計結果に影響するため、上下階層設計結果を合成しないと、回路全体の問題が検出できない。しかも、問題が発生した場合、この問題を修正するために上位階層設計および下位階層設計の再設計が必要になり、設計期間を長くしている。更に、近年は回路の微細化設計、大規模化及び高性能化が進み、前記問題の発生が顕著になって、ますます設計期間を増大させている。
【０００６】
図８および図９は、従来技術の階層設計方法で設計した結果で、これらの図を用いて上記従来技術の問題点を説明する。
【０００７】
図８（ａ）は回路仕様であり、信号レジスタ素子２０１と２０２間、２０３と２０４間、２０５と２０６間および、２０７と２０８間のタイミング制約はそれぞれ１０［ｎｓ］である。
【０００８】
図８（ｂ）は前記回路仕様に基づいて従来技術の階層設計で設計した結果であり、上記したステップ１０５の回路全体の検証において、各階層設計結果でタイミング違反は発生していないが、上下階層設計結果がそれぞれの設計結果に影響するため、信号レジスタ素子２０１と２０２間、２０３と２０４間、２０５と２０６間及び２０７と２０８間で、それぞれタイミング違反が発生している。
【０００９】
信号レジスタ素子２０１と２０２間のタイミングは、上位階層設計結果の信号レジスタ素子２０１と階層境界端子２２０間のタイミングが４［ｎｓ］で、下位階層設計結果の階層境界端子２２０間と信号レジスタ素子２０２間のタイミングが８［ｎｓ］のため、上下階層設計結果を合わせてタイミングが１２［ｎｓ］になり、２［ｎｓ］タイミング違反が発生している。
【００１０】
信号レジスタ素子２０３と２０４間のタイミングは、上位階層設計結果の階層境界端子２２１から信号レジスタ素子２０４間の配線が長いため、信号バッファ素子２１０の遅延が下位階層設計結果より大きくなり、タイミングが１３［ｎｓ］になって、３［ｎｓ］タイミング違反が発生している。
【００１１】
信号レジスタ素子２０５と２０６間のタイミングは、下位階層設計結果の階層境界端子２２２から信号レジスタ素子２０６間の配線が長いため、信号バッファ素子２１１の遅延が上位階層設計結果より大きくなり、タイミングが１２［ｎｓ］になって、２［ｎｓ］タイミング違反が発生している。
【００１２】
信号レジスタ素子２０７と２０８間のタイミングは、下位階層設計結果の信号レジスタ素子２０７と階層境界端子２２３間のタイミングが４［ｎｓ］で、上位階層設計結果の階層境界端子２２３間と信号レジスタ素子２０８間のタイミングが９［ｎｓ］のため、上下階層設計結果を合わせたタイミングが１３［ｎｓ］になり、３［ｎｓ］タイミング違反が発生している。これらタイミング違反により、上位階層設計および下位階層設計を再度行う必要があり、設計期間が増大している。
【００１３】
図９は、従来技術の階層設計方法で階層設計した他の結果であり、プロセスアンテナ制約の違反が発生している。プロセスアンテナ制約とは、刊行書の『半導体プロセスにおけるチャージング・ダメージ』（発行所：株式会社リアライズ社、平成８年２月２９日発行）で述べているように、製造工程のエッチング工程において、ゲート酸化膜（素子の入力端子）に直接接続する配線のアンテナ効果による電荷のゲート酸化膜への蓄積により、前記配線のアンテナサイズによってゲート酸化膜を破壊する現象が発生する前記アンテナサイズの制限値を表した制約である。
【００１４】
図９の回路設計のプロセスアンテナ制約は素子の入力端子に直接接続する配線の長さが最大４０［μｍ］である。図９は、上記したステップ１０５の検証において、各階層設計結果でプロセスアンテナ違反は発生していないが、上下階層設計結果がそれぞれの設計結果に影響するため、信号バッファ素子３０２の入力端子でプロセスアンテナ違反が発生している。信号バッフアー素子３０２の入力端子に直接接続する配線の長さは、下位階層設計結果では配線（配線層Ｍ１）３１３の配線長さが３０［μｍ］のため、プロセスアンテナ違反は発生していないが、上下階層設計結果の合成後では上位階層設計結果の配線（配線層Ｍ１）３１２の配線長２０［μｍ］も接続するため、直接接続する配線の長さが５０［μｍ］になり、プロセスアンテナ違反が１０［μｍ］発生している。このため、上位階層設計および下位階層設計を再度行う必要が生じ、設計期間が増大している。
【００１５】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、上下階層設計結果を合成しても回路全体の設計結果で新たな問題が発生しないようにして、上位階層設計および下位階層設計を再度行う必要を無くすことができ、設計期間を短縮化できる集積回路設計方法及び集積回路設計装置を提供することである。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計方法において、前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置するステップを含み、前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも１個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することにある。
【００１７】
本発明の他の特徴は、上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計方法において、前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置するステップを含み、前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、前記階層分離素子を前記上位階層と前記下位階層の境界の信号経路上に配置し、前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも１個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することにある。
【００１８】
本発明の他の特徴は、上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計装置において、前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置する手段を具備し、前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも１個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することにある。
【００１９】
本発明の他の特徴は、上位階層及び下位階層を設計した後、上位階層及び下位階層設計結果を合成して集積回路を設計する集積回路設計装置において、前記上位階層と前記下位階層の境界に、前記両階層間のタイミング制約および物埋制約を分離する機能を有する階層分離素子を配置する手段を具備し、前記階層分離素子は、信号のバッファ機能又はレジスタ機能を有し、前記階層分離素子を前記上位階層と前記下位階層の境界の信号経路上に配置し、前記信号のレジスタ機能を有する階層分離素子は、入力側に設けられる少なくとも１個以上の入力段バッファと、前記入力段バッファの後段に接続されるレジスタと、前記レジスタの後段に設けられる出力段バッファと、を具備することにある。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の集積回路設計方法の一実施形態を示したフローチャートである。
【００２４】
まず、本発明の階層設計方法について説明する。始めに、回路仕様４０１に基づいて、ステップ４０２では、必要に応じて上下階層間の信号レジスタ素子間の階層境界信号に信号レジスタ素子が接続している場合は、図２（ａ）に示すような信号バッファ機能を有する階層分離素子を挿入し、前記階層境界信号に信号レジスタ素子が接続していない場合は、図２（ｂ）に示すような信号レジスタ機能を有する階層分離素子を挿入する。また、信号レジスタ素子と階層分離素子間にタイミング制約を割付ける。
【００２５】
次にステップ４０３およびステップ４０４の処理を行う。ステップ４０３では、ステップ４０２の階層分離素子挿入後の上位階層について階層設計を行う。ステップ４０４では、ステップ４０２の階層分離素子挿入後の下位階層について階層設計を行う。ステップ４０３およびステップ４０４の階層設計内の論理設計最適化において、階層分離素子の遅延も考慮して論理設計最適化を行う。ステップ４０３または４０４の階層設計内の物理設計において、階層分離素子を上位階層と下位階層の境界位置にレイアウトする。
【００２６】
次にステップ４０５では、前記ステップ４０３および４０４の階層設計結果を合成して回路全体の設計結果を得て、４０６で設計終了する。
【００２７】
図２は上記した階層設計方法で用いる階層分離素子を示した図である。図２（ａ）に示した階層分離素子５０１は、信号のバッファ機能を有している。階層分離素子５０１は、上下階層設計間のタイミング制約を分離するために、入力波形の傾きに依存しないように入力端子５５に内部信号バッファ５１を接続し、その後段に出力端子５６側の外部容量に依存しないように駆動力が大きい（サイズが大きい）出力段バッファ５２を設けて、階層分離素子５０１の遅延が固定になるように設計している。
【００２８】
尚、階層分離素子５０１の入力端子５５に接続する内部信号バッファは複数段として、入力波形の傾きに依存しないようすることができる。
【００２９】
また、上下階層設計間のプロセスアンテナ制約を分離するために、階層分離素子５０１の入力端子５５にダイオード素子５３を付加している。一般にプロセスアンテナ違反が発生している配線にダイオード素子５３を付加することにより、ゲート酸化膜への電荷蓄積を防ぐことができ、プロセスアンテナ違反が発生しなくなる。
【００３０】
図２（ｂ）に示した階層分離素子５０２は、信号のレジスタ機能を有している。階層分離素子５０２は、階層分離素子５０１と同様に、入力端子５５に内部信号バッファ５１を接続し、このバッファ５１の後段にレジスタ５４が設けられ、更にこのレジスタ５３の保持値を出力するための駆動力が大きい出力段バッファ５２を設けて、この出力段バッファ５２の出力側が出力端子５６に接続されている。階層分離素子５０２の遅延は固定になるように設計されている。また、階層分離素子５０１と同様に、入力端子５５にダイオード素子５３を付加して設計している。
【００３１】
尚、階層分離素子５０２の入力端子５５に接続する内部信号バッファは複数段として、入力波形の傾きに依存しないようすることができる。
【００３２】
次に本例の階層設計方法の具体例（実施例１）について図３のタイミング制約と階層設計結果を参照して説明する。図３は、図８の従来技術で階層設計した場合と同様の回路仕様であり、図３（ａ）は本発明の集積回路設計方法で階層分離素子を挿入した後のタイミング制約を示しており、図３（ｂ）は本発明の集積回路設計方法で階層設計した結果である。
【００３３】
図３（ａ）は、図８（ａ）で示した回路仕様と同様の回路仕様を有する信号レジスタ素子２０１と２０２間および２０７と２０８間の上下階層１０、２０間の下位階層２０側に、信号レジスタ機能を有する階層分離素子６０１および６０４を挿入し、また、前記回路仕様の信号レジスタ素子２０３と２０４間および２０５と２０６間の上下階層１０、２０間の下位階層２０側に信号バッファ機能を有する階層分離素子６０２および６０３を挿入した結果である。
【００３４】
上記回路構成に際して、信号レジスタ素子２０１と階層分離素子６０１間にタイミング制約１０［ｎｓ］を割付け、階層分離素子６０１と信号レジスタ素子２０２間にタイミング制約１０［ｎｓ］を割付け、信号レジスタ素子２０３と階層分離素子６０２間にタイミング制約１０［ｎｓ］を割付け、信号レジスタ素子２０５と階層分離素子６０３間にタイミング制約８［ｎｓ］を割付け、階層分離素子６０３と信号レジスタ素子２０６間にタイミング制約２［ｎｓ］を割付け、信号レジスタ素子２０７と階層分離素子６０４間にタイミング制約１０［ｎｓ］を割付け、階層分離素子６０４と信号レジスタ素子２０８間にタイミング制約１０［ｎｓ］を割付けている。
【００３５】
ここで、レジスタから次のレジスタまでのタイミング制約は１０［ｎｓ］であるため、上記のように例えば信号レジスタ素子２０１と階層分離素子６０１間にタイミング制約１０［ｎｓ］を割付け、レジスタ機能を有する階層分離素子６０１と信号レジスタ素子２０２間にタイミング制約１０［ｎｓ］を割付けてある。また、信号レジスタ素子２０５と階層分離素子６０３間にタイミング制約８［ｎｓ］を割付け、階層分離素子６０３と信号レジスタ素子２０６間にタイミング制約２［ｎｓ］を割付けてあるのは、信号レジスタ素子２０５の次のレジスタ２０６までの間のタイミング制約を１０［ｎｓ］とするためである。
【００３６】
また、階層分離素子６０２は、その出力段にサイズの大きなバッファ５２を持っているため、この出力側に接続される配線や回路の容量の影響（信号遅延等）を排除することができ、信号レジスタ素子２０３と階層分離素子６０２間にタイミング制約を１０［ｎｓ］とすることができる。
【００３７】
図３（ｂ）は、階層分離素子６０１、６０２、６０３および６０４の遅延を考慮して論理設計最適化を行い、階層分離素子６０１、６０２、６０３および６０４を下位階層設計の物理設計で上下階層設計境界位置にレイアウトした結果である。信号レジスタ素子２０１と階層分離素子６０１間のタイミングが４［ｎｓ］になり、階層分離素子６０１と信号レジスタ素子２０２間のタイミングが９［ｎｓ］になり、信号レジスタ素子２０３と階層分離素子６０２間のタイミングが１０［ｎｓ］になり、信号レジスタ素子２０５と階層分離素子６０３間のタイミングが８［ｎｓ］になり、階層分離素子６０３と信号レジスタ素子２０６間のタイミングが２［ｎｓ］になり、信号レジスタ素子２０７と階層分離素子６０４間のタイミングが５［ｎｓ］になり、階層分離素子６０４と信号レジスタ素子２０８間のタイミングが９［ｎｓ］になるため、各階層設計においてタイミング制約を満足する結果が得られる。
【００３８】
本実施形態によれば、階層分離素子６０１、６０２、６０３、６０４によって上下階層設計結果を分離してそれぞれの設計結果が互いに影響しないため、上下階層設計結果を合成した回路全体の結果でもタイミング制約を満足させることができる。これにより、上位階層設計および下位階層設計をそれぞれ独立に設計でき、上位階層設計および下位階層設計を再度行う必要を無くすことができ、階層設計を短時間且つ効率的に行うことことができる。
【００３９】
図４は本発明の集積回路設計方法の他の具体例（実施例２）を示した説明図である。
【００４０】
本例の回路仕様は図９の従来技術で階層設計した際の回路仕様およびプロセスアンテナ制約と同じであるが、本例では、上位、下位階層設計間のプロセスアンテナ制約を分離するために、上位階層１０と下位階層２０の境界に階層分離素子７２０を挿入して階層設計した結果を示してある。
【００４１】
階層分離素子７２０により上下階層設計結果がそれぞれの設計結果に互いに影響しないため、上下階層設計結果を合成した回路全体の結果でも、信号バッファ素子３０２の入力端子に直接接続する配線（配線層Ｍ１）７１３の配線長が３０［μｍ］となって、プロセスアンテナ違反は発生していない。また、階層分離素子７２０の入力端子に直接接続する配線（配線層Ｍ１）７１２の配線長が５０［μｍ］となって、プロセスアンテナ制約の最大配線長を超えているが、階層分離素子７２０の入力端子にダイオード素子が付加されているため（図２参照）、プロセスアンテナ違反は発生していない。
【００４２】
本実施形態によれば、階層分離素子７２０のダイオードによりプロセスアンテナ制約の最大配線長を越えていても、電荷が前記ダイオードを通して接地されてしまうため、プロセスアンテナ違反の発生を防止することができる。また、階層分離素子７２０により上位、下位階層設計結果がそれぞれの設計結果に影響しないため、上位階層設計および下位階層設計をそれぞれ独立に行うことができ、上位階層設計および下位階層設計を再度行う必要を無くすことができ、階層設計を短時間且つ、効率的に行うことができる。
【００４３】
図５は本発明の集積回路設計方法の他の具体例（実施例３）を示した説明図である。
【００４４】
図５（ａ）に示すように、上位階層設計と下位階層設計を合成すると、バッファ８０１とバッファ８０２を接続する配線８１と、バッファ８０３とバッファ８０４を接続する配線８２とが接近しているため、配線８１と配線８２の信号が干渉して、信号配線同士のクロストークが発生する。
【００４５】
しかし、図５（ｂ）に示すように、上位階層１０と下位階層２０の境界にバッファ機能を有する階層分離素子８０５、８０６を挿入することにより、信号配線同士の接近区間を上位階層設計と下位階層設計で分離できると共に、階層分離素子８０５、８０６の大きな信号駆動力によって、クロストークの発生を防止することができる。即ち、階層分離素子８０５、８０６は上位階層設計と下位階層設計の物理制約である信号配線同士のクロストーク制約を分離する機能を果たしている。
【００４６】
図６は本発明の集積回路設計方法の他の具体例（実施例４）を示した説明図である。図６（ａ）に示すように、上位階層設計と下位階層設計を合成すると、バッファ９０１とバッファ９０２を接続する配線は抵抗Ｒ１、Ｒ２、Ｒ３及び容量Ｃ１、Ｃ２、Ｃ３で等価的に表されるが、上位階層設計と下位階層設計を合成した際に、抵抗はＲ１＋Ｒ２＋Ｒ３となって、抵抗が大きくなる。このため、電子の流れの速さに対して抵抗が大きくなって、エレクトロマイグレーションが生じ、配線が切断される恐れがある。
【００４７】
しかし、図６（ｂ）に示すように、上位階層１０と下位階層２０の境界にバッファ機能を有する階層分離素子９０３を挿入することにより、上位階層設計と下位階層設計の抵抗および容量を分離でき、バッファ９０１と階層分離素子９０３間の配線の抵抗がＲ１、階層分離素子９０３とバッファ９０２間の配線の抵抗がＲ２となって、各配線間の抵抗が小さくなるため、エレクトロマイグレーションの発生を防止することができる。即ち、階層分離素子８０５、８０６は上位階層設計と下位階層設計の物理制約であるエレクトロマイグレーション制約を分離する機能を果たしている。
【００４８】
【発明の効果】
以上詳細に説明したように、本発明によれば、集積回路の階層設計はタイミング制約および物理制約を分離する階層分離素子を上位階層と下位階層の階層境界に設けることにより、上位階層設計結果および下位階層設計結果がそれぞれの階層設計結果へ互いに影響することがなくなり、上位階層設計および下位階層設計をそれぞれ独立に行うことができ、上下階層設計結果を合成しても回路全体の設計結果で問題が発生することをなくすことができ、上位階層設計および下位階層設計を再度行う必要をなくして、設計効率を向上させると共に設計期間を短縮化することができる。
【図面の簡単な説明】
【図１】本発明の集積回路設計方法の一実施形態を示したフローチャートである。
【図２】図１に示した設計方法で用いる階層分離素子を示した図である。
【図３】本発明の集積回路設計方法で設計を行う際のタイミング制約と設計結果を示した図である。
【図４】本発明の集積回路設計方法の他の具体例（実施例２）を示した説明図である。
【図５】本発明の集積回路設計方法の他の具体例（実施例３）を示した説明図である。
【図６】本発明の集積回路設計方法の他の具体例（実施例４）を示した説明図である。
【図７】従来技術の階層設計方法を示した図である。
【図８】従来技術の階層設計方法で設計した結果を示した図である。
【図９】従来技術の階層設計方法で階層設計した結果であり、プロセスアンテナ制約の違反の発生を示した図である。
【符号の説明】
１０  上位階層
２０  下位階層
５１  内部信号バッファ
５２  出力段バッファ
５３  ダイオード素子
５４  レジスタ
５５  入力端子
５６  出力端子
２０１〜２０８  信号レジスタ素子
２１０、２２１、３０１、３０２  信号バッファ素子
２２０〜２２３、８０５、８０６、９０３  階層境界端子
３０１〜３１３、７０１〜７１３  素子間接続配線
５０１、５０２、６０１〜６０４  階層分離素子
８０１〜８０４、９０１〜９０２  バッファ
【図１】
0003660194.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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