(57)【特許請求の範囲】
【請求項１】
コレクタが直流電源の高電位側に接続され、エミッタが出力端子に接続された第１のＮＰＮトランジスタと、
コレクタが前記直流電源の低電位側に接続され、エミッタが前記出力端子に接続された第１のＰＮＰトランジスタと、
前記第１のＮＰＮトランジスタのベース−エミッタ間、及び前記第１のＰＮＰトランジスタのベース−エミッタ間に、夫々設けられた抵抗体と、
前記第１のＮＰＮトランジスタのベース及び前記第１のＰＮＰトランジスタのベースに信号を入力する入力部と、
外部から出力停止信号を受けると、前記入力部と前記第１のＮＰＮトランジスタのベース及び前記第１のＰＮＰトランジスタのベースとの接続を遮断する出力停止回路と、
を備え、前記入力部は、
前記直流電源の高電位側から前記第１のＮＰＮトランジスタのベース側に定電流を供給する第１の定電流回路と、
前記第１のＰＮＰトランジスタのベース側から前記直流電源の低電位側へ定電流を供給する第２の定電流回路と、
前記第１のＮＰＮトランジスタのベース及び前記第１のＰＮＰトランジスタのベースに信号を入力する信号入力部と、
前記第１のＮＰＮトランジスタのベースと前記第１のＰＮＰトランジスタのベースとの間に接続され、各トランジスタのベース間を各トランジスタが動作可能な電位差に保持するレベルシフト回路と、
から構成され、前記出力停止回路は、外部から出力停止信号を受けると、前記第１及び第２の定電流回路の動作を停止させると共に、前記信号入力部から前記第１のＮＰＮトランジスタのベース及び第１のＰＮＰトランジスタのベースへの信号入力を遮断することを特徴とするプッシュプル出力回路。
【請求項２】
コレクタが直流電源の高電位側に接続され、エミッタが出力端子に接続された第１のＮＰＮトランジスタと、
コレクタが前記直流電源の低電位側に接続され、エミッタが前記出力端子に接続された第１のＰＮＰトランジスタと、
前記第１のＮＰＮトランジスタのベース−エミッタ間、及び前記第１のＰＮＰトランジスタのベース−エミッタ間に、夫々設けられた抵抗体と、
前記第１のＮＰＮトランジスタのベース及び前記第１のＰＮＰトランジスタのベースに信号を入力する入力部と、
外部から出力停止信号を受けると、前記入力部と前記第１のＮＰＮトランジスタのベース及び前記第１のＰＮＰトランジスタのベースとの接続を遮断する出力停止回路と、
を備え、前記入力部は、
前記第１のＰＮＰトランジスタのベース側から前記直流電源の低電位側へ定電流を供給する第２の定電流回路と、
前記第１のＮＰＮトランジスタのベースに信号を入力する信号入力部と、
前記第１のＮＰＮトランジスタのベースと前記第１のＰＮＰトランジスタのベースとの間に接続され、各トランジスタのベース間を各トランジスタが動作可能な電位差に保持するレベルシフト回路と、
から構成され、前記出力停止回路は、外部から出力停止信号を受けると、前記第２の定電流回路の動作を停止させると共に、前記信号入力部から前記第１のＮＰＮトランジスタのベースへの信号入力を遮断することを特徴とするプッシュプル出力回路。
【請求項３】
コレクタが直流電源の高電位側に接続され、エミッタが出力端子に接続された第１のＮＰＮトランジスタと、
コレクタが前記直流電源の低電位側に接続され、エミッタが前記出力端子に接続された第１のＰＮＰトランジスタと、
前記第１のＮＰＮトランジスタのベース−エミッタ間、及び前記第１のＰＮＰトランジスタのベース−エミッタ間に、夫々設けられた抵抗体と、
前記第１のＮＰＮトランジスタのベース及び前記第１のＰＮＰトランジスタのベースに信号を入力する入力部と、
外部から出力停止信号を受けると、前記入力部と前記第１のＮＰＮトランジスタのベース及び前記第１のＰＮＰトランジスタのベースとの接続を遮断する出力停止回路と、
を備え、前記入力部は、
前記直流電源の高電位側から前記第１のＮＰＮトランジスタのベース側に定電流を供給する第１の定電流回路と、
前記第１のＰＮＰトランジスタのベースに信号を入力する信号入力部と、
前記第１のＮＰＮトランジスタのベースと前記第１のＰＮＰトランジスタのベースとの間に接続され、各トランジスタのベース間を各トランジスタが動作可能な電位差に保持するレベルシフト回路と、
から構成され、前記出力停止回路は、外部から出力停止信号を受けると、前記第１の定電流回路の動作を停止させると共に、前記信号入力部から前記第１のＰＮＰトランジスタのベースへの信号入力を遮断することを特徴とするプッシュプル出力回路。
【請求項４】
前記定電流回路及び出力停止回路は複数のバイポーラトランジスタから構成され、前記出力停止回路は、前記出力停止信号を受けると、前記各バイポーラトランジスタのスイッチング遅れによって決定される所定順序で、前記定電流回路の動作を停止させると共に前記信号入力部からの信号入力を遮断することを特徴とする請求項１〜請求項３いずれか記載のプッシュプル出力回路。
【請求項５】
請求項３に記載のプッシュプル出力回路において、
前記第１の定電流回路は、
エミッタが前記直流電源の高電位側に接続され、コレクタが前記第１のＮＰＮトランジスタのベースに接続された第２のＰＮＰトランジスタと、２個のコレクタを有し、エミッタが前記直流電源の高電位側に接続されると共に、ベースが前記第２のＰＮＰトランジスタのベースに接続され、第１コレクタが自己のベースに接続されて、前記第２のＰＮＰトランジスタと共に第１のカレントミラー回路を構成する第３のＰＮＰトランジスタと、コレクタが前記第３のＰＮＰトランジスタの第１コレクタに接続され、エミッタが前記直流電源の低電位側に接続された第２のＮＰＮトランジスタと、エミッタが前記直流電源の低電位側に接続されると共に、ベースが前記第２のＰＮＰトランジスタのベースに接続され、コレクタが自己のベースに接続されて、前記第２のＮＰＮトランジスタと共に第２のカレントミラー回路を構成する第３のＮＰＮトランジスタと、前記直流電源の高電位側と前記第３のＮＰＮトランジスタのコレクタとの間に設けられた第１の定電流源と、から構成され、前記出力停止回路は、コレクタ及びエミッタが夫々前記第３のＮＰＮトランジスタのコレクタ及びエミッタに接続され、前記出力停止信号としてハイレベルの信号がベースに入力されたときにＯＮ状態となって、前記第２及び第１のカレントミラー回路に流れる電流を順に遮断する第４のＮＰＮトランジスタと、ベースが、前記第３のＰＮＰトランジスタの第２コレクタに接続されると共に、抵抗体を介して前記直流電源の低電位側に接続され、エミッタが前記直流電源の低電位側に接続された第５のＮＰＮトランジスタと、前記直流電源の高電位側と前記第５のＮＰＮトランジスタのコレクタとの間に設けられた第２の定電流源と、ベースが前記第５のＮＰＮトランジスタのコレクタに接続されると共に、エミッタが前記直流電源の低電位側に接続され、コレクタが前記第１のＰＮＰトランジスタのベースに前記入力信号を入力する信号入力用トランジスタのベースに接続されて、前記第５のＮＰＮトランジスタのＯＦＦ時に該信号入力用トランジスタをＯＦＦして前記入力信号の入力を遮断する第６のＮＰＮトランジスタと、から構成されたことを特徴とするプッシュプル出力回路。
【請求項６】
請求項５に記載のプッシュプル出力回路において、前記第１のカレントミラー回路を構成する第３のＰＮＰトランジスタを、自己のベースに接続される第１コレクタのみを備えたＰＮＰトランジスタから構成し、前記第４のＮＰＮトランジスタのベースを抵抗体を介して前記第５のＮＰＮトランジスタのコレクタに接続すると共に、前記第５のＮＰＮトランジスタのコレクタを抵抗体を介して前記第６のＮＰＮトランジスタのベースに接続し、前記出力停止信号として前記第５のＮＰＮトランジスタのベースにローレベルの信号を入力したときに、前記第５のＮＰＮトランジスタがＯＦＦ状態となって、前記第６のＮＰＮトランジスタを介して前記信号入力用トランジスタをＯＦＦさせると共に、前記第４のＮＰＮトランジスタを介して前記第２及び第１のカレントミラー回路に流れる電流を順に遮断するよう構成してなることを特徴とするプッシュプル出力回路。
【請求項７】
前記レベルシフト回路は、アノードが前記第１のＮＰＮトランジスタのベースに接続された第１のダイオードと、アノードが前記第１のダイオードのカソードに接続され、カソードが前記第１のＰＮＰトランジスタのベースに接続された第２のダイオードと、からなることを特徴とする請求項１〜請求項６いずれか記載のプッシュプル出力回路。
【請求項８】
前記プッシュプル出力回路は、入力段に差動増幅器を備えたオペアンプの出力段を構成する出力回路であることを特徴とする請求項１〜請求項７いずれか記載のプッシュプル出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オペアンプ（演算増幅器）の出力段等に設けられるプッシュプル出力回路に関し、特に信号の出力停止時に出力をオープン状態にするのに好適なプッシュプル出力回路に関する。
【０００２】
【従来の技術】
オペアンプは、例えば図４に示すように、入力段に差動増幅器５０を備え、次段に差動増幅器５０からの出力を増幅する共通エミッタ増幅器６０を備える。また、オペアンプは、共通エミッタ増幅器６０からの出力を外部負荷に印加するために、通常、出力段に、ＮＰＮトランジスタとＰＮＰトランジスタとからなるプッシュプル出力回路（図示せず）を備える。
【０００３】
ところで、オペアンプの出力段に設けられるプッシュプル出力回路は、出力インピーダンスが小さいことから、オペアンプの動作を停止させた場合に、オペアンプの出力端子に接続された外部負荷からオペアンプに電流が流れ込み、外部負荷の動作に影響を与えてしまうといったことがあった。
【０００４】
例えば、外部負荷の動作状態を検出するために、外部負荷の動作電圧等を制御するオペアンプの動作を一時的に停止させて、外部負荷の抵抗等を検出しようとする場合、オペアンプの出力インピーダンスが大きく、出力が完全にオープン状態になっていれば、外部負荷の状態を問題なく検出できるが、従来のオペアンプでは、出力インピーダンスが低いことから、外部負荷をオペアンプに接続した状態でその状態を検出することができない。
【０００５】
このため、従来では、オペアンプの信号出力経路にアナログスイッチを設け、アナログスイッチをＯＦＦすることにより、オペアンプと外部負荷とを完全に遮断できるようにしていた。
なお、図４に示すオペアンプは、直流電源の高電位側に接続された電源端子と、直流電源の低電位側に接続された接地端子（ＧＮＤ）とを備え、これら各端子間に直流電源から供給される電源電圧Ｖｂにより動作するものである。
【０００６】
そして、差動増幅器５０は、エミッタが抵抗器Ｒ５０を介して電源電圧Ｖｂが印加された電源ラインに接続されると共に、ベースが外部から電流制御用の制御信号Ｖｃを受ける制御端子に接続されて、５つのコレクタから制御信号Ｖｃに対応した定電流を出力するＰＮＰトランジスタＴｒ５０と、ベースが抵抗器Ｒ５１を介して反転入力端子（−入力）に接続されると共に、エミッタがＰＮＰトランジスタＴｒ５０の第１コレクタに接続され、コレクタが接地されたＰＮＰトランジスタＴｒ５１と、ベースがＰＮＰトランジスタＴｒ５１のエミッタに接続されると共に、エミッタがＰＮＰトランジスタＴｒ５０の第２コレクタに接続されたＰＮＰトランジスタＴｒ５２と、ベースが抵抗器Ｒ５２を介して非反転入力端子（＋入力）に接続されると共に、エミッタがＰＮＰトランジスタＴｒ５０の第３コレクタに接続され、コレクタが接地されたＰＮＰトランジスタＴｒ５３と、ベースがＰＮＰトランジスタＴｒ５３のエミッタに接続されると共に、エミッタがＰＮＰトランジスタＴｒ５２のエミッタと共にＰＮＰトランジスタ５０の第３コレクタに接続されたＰＮＰトランジスタＴｒ５４と、エミッタがＰＮＰトランジスタＴｒ５０の第４コレクタに接続されると共に、ベースがＰＮＰトランジスタＴｒ５２のコレクタに接続され、コレクタが接地されたＰＮＰトランジスタＴｒ５５と、エミッタがＰＮＰトランジスタＴｒ５０の第５コレクタに接続されると共に、ベースがＰＮＰトランジスタＴｒ５４のコレクタに接続され、コレクタが接地されたＰＮＰトランジスタＴｒ５６と、コレクタがＰＮＰトランジスタＴｒ５２のコレクタ（延いてはＰＮＰトランジスタＴｒ５５のベース）に接続されると共に、エミッタがグランドライン（ＧＮＤ）に接続され、ベースが自己のコレクタに接続されたＮＰＮトランジスタＴｒ５７と、コレクタがＰＮＰトランジスタＴｒ５４のコレクタ（延いてはＰＮＰトランジスタＴｒ５６のベース）に接続されると共に、エミッタがグランドライン（ＧＮＤ）に接続され、ベースがＮＰＮトランジスタＴｒ５７のベースに接続されて、ＮＰＮトランジスタＴｒ５７と共にカレントミラー回路を構成するＮＰＮトランジスタＴｒ５８とから構成されている。
【０００７】
また、共通エミッタ増幅器６０は、エミッタが電源ラインに接続されると共に、ベースが前記ＰＮＰトランジスタＴｒ５０のベースに接続されて、コレクタから定電流を出力する一対のＰＮＰトランジスタＴｒ６１，Ｔｒ６２と、ベースが前記ＰＮＰトランジスタ５６のエミッタに接続されると共に、コレクタがＰＮＰトランジスタＴｒ６１のコレクタに接続され、エミッタが抵抗器Ｒ６１を介してグランドライン（ＧＮＤ）に接続されたＮＰＮトランジスタＴｒ６３と、ベースがＮＰＮトランジスタＴｒ６３のエミッタに接続されると共に、エミッタがグランドライン（ＧＮＤ）に接続され、更に、コレクタが、ＰＮＰトランジスタＴｒ６２のコレクタに接続されると共に、位相補償用のコンデンサＣ６１を介して前記ＰＮＰトランジスタＴｒ５６のベースに接続されたＮＰＮトランジスタＴｒ６４と、ＮＰＮトランジスタＴｒ６３のコレクタとグランドライン（ＧＮＤ）との間にグランドライン（ＧＮＤ）側をカソードとして直列に接続された一対のダイオードＤ６１，Ｄ６２とから構成されている。
【０００８】
即ち、図４に示すオペアンプは、反転入力端子（−入力）及び非反転入力端子（＋入力）からの信号を夫々ダーリントン接続されたＰＮＰトランジスタＴｒ５１，Ｔｒ５２及びＴｒ５３，Ｔｒ５４を介して入力するよう構成され、しかも、位相補償用のコンデンサＣ６１を内蔵した周知のものであり、共通エミッタ増幅器６０の信号出力部となるＮＰＮトランジスタＴｒ６４のコレクタには、反転入力端子（−入力）及び非反転入力端子（＋入力）への入力信号の電位差に対応した電圧が発生することになる。
【０００９】
【発明が解決しようとする課題】
ところで、上記のように、オペアンプの出力にアナログスイッチを設けてオペアンプと外部負荷とを遮断できるように構成する場合、アナログスイッチは、通常、ＣＭＯＳのＦＥＴで構成されることから、オペアンプとアナログスイッチとを１チップのＩＣ内に組み込むには、ＩＣの製造にＢｉＣＭＯＳ工程が必要となり、ＩＣのコストアップを招くといった問題があった。
【００１０】
一方、特公平７−５２８１６号公報には、出力をオープン状態にし得るプッシュプル出力回路として、プッシュプル回路を構成するＮＰＮトランジスタ及びＰＮＰトランジスタのうち、コレクタが直流電源の高電位側に接続されるＮＰＮトランジスタのベースを抵抗器を介して直流電源の低電位側に接続し、コレクタが直流電源の低電位側に接続されるＰＮＰトランジスタのベースを抵抗器を介して直流電源の高電位側に接続し、単一の定電流回路を利用して一定のバイアス電流を流し、このバイアス電流のうち各トランジスタのベースに流れる電流を入力信号に応じて制御するようにしたものが開示されている。そして、この公報によれば、定電流回路の動作を停止させれば、ＮＰＮトランジスタ及びＰＮＰトランジスタが共にオフし、しかもこれら各トランジスタのベースは夫々抵抗器を介して低電位及び高電位に保持されることから、出力をオープン状態に保持できるとされている。
【００１１】
このため、上記公報に開示されたプッシュプル出力回路をオペアンプの出力段に適用すれば、アナログスイッチを用いることなく、オペアンプの動作停止時に出力をオープン状態にすることができることになる。
しかし、上記公報に開示されたプッシュプル回路では、外部負荷側より出力端子に回り込む電圧が低い場合には問題ないものの、この電圧が高くなると、ＮＰＮトランジスタがブレークダウンしてしまい、オープン状態を保持することができなくなるといった問題があった。
【００１２】
即ち、上記公報に開示されたプッシュプル出力回路をオペアンプの出力段に適用する場合、プッシュプル出力回路７０としては、例えば図５に示す如く、コレクタが電源ライン（Ｖｂ）に接続され、エミッタが出力端子に接続され、ベースが抵抗器Ｒ７１を介してグランドライン（ＧＮＤ）に接続されたＮＰＮトランジスタＴｒ７１と、コレクタがグランドライン（ＧＮＤ）に接続され、エミッタが出力端子に接続され、ベースが抵抗器Ｒ７２を介して電源ライン（Ｖｂ）に接続されたＰＮＰトランジスタＴｒ７２と、電源ライン（Ｖｂ）からＮＰＮトランジスタＴｒ７１のベース側に定電流を流す定電流回路７１と、ＮＰＮトランジスタＴｒ７１のベース側をアノードとして、各トランジスタＴｒ７１，Ｔｒ７２のベース間に直列に接続された一対のダイオードＤ７１，Ｄ７２と、から構成し、共通エミッタ増幅器６０の出力をＰＮＰトランジスタＴｒ７２のベースに接続するようにすればよい。
【００１３】
そして、プッシュプル出力回路７０からの信号出力を停止させる際には、図５にスイッチＳＷ７１，ＳＷ７２にて模式的に表すように、外部から出力停止信号を入力することにより、共通エミッタ増幅器６０からの信号の出力を遮断させると共に、定電流回路７１からの定電流の出力を停止させるようにすればよい。
【００１４】
しかし、このようなプッシュプル出力回路７０では、ＮＰＮトランジスタＴｒ７１のベースがグランドライン（ＧＮＤ）にプルダウンされることから、出力端子に、ＮＰＮトランジスタＴｒ７１のベース−エミッタ間に形成されるダイオードの降伏電圧よりも高い電圧が回り込むと、ＮＰＮトランジスタＴｒ７１がブレークダウンして、出力インピーダンスが低くなってしまう。
【００１５】
従って、上記公報に開示されたプッシュプル出力回路においても、出力を完全にオープン状態に保持することはできず、出力端子に接続された外部負荷の動作に影響を与えてしまうことがある。
本発明は、こうした問題に鑑みなされたものであり、信号の出力停止時に、出力を確実にオープン状態に保持することのできるプッシュプル出力回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
かかる目的を達成するためになされた請求項１に記載のプッシュプル出力回路は、図１（ａ）に例示する如く、コレクタが直流電源の高電位（Ｖｂ）側に接続され、エミッタが出力端子（Ｔout  ）に接続された第１のＮＰＮトランジスタ（Ｔｒ１）と、コレクタが直流電源の低電位（ＧＮＤ）側に接続され、エミッタが出力端子（Ｔout  ）に接続された第１のＰＮＰトランジスタ（Ｔｒ２）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベース−エミッタ間、及び第１のＰＮＰトランジスタ（Ｔｒ２）のベース−エミッタ間に、夫々設けられた抵抗体（Ｒ１，Ｒ２）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースに信号を入力する入力部（２）と、外部から出力停止信号を受けると、入力部（２）と第１のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースとの接続を遮断する出力停止回路４とを備え、入力部（２）を、直流電源の高電位（Ｖｂ）側から第１のＮＰＮトランジスタ（Ｔｒ１）のベース側に定電流を供給する第１の定電流回路（６ａ）と、第１のＰＮＰトランジスタ（Ｔｒ２）のベース側から直流電源の低電位（ＧＮＤ）側へ定電流を供給する第２の定電流回路（６ｂ）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースに信号を入力する信号入力部（Ｔin）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベースと第１のＰＮＰトランジスタ（Ｔｒ２）のベースとの間に接続され、各トランジスタ（Ｔｒ１，Ｔｒ２）のベース間を各トランジスタ（Ｔｒ１，Ｔｒ２）が動作可能な電位差に保持するレベルシフト回路（８）とから構成し、出力停止回路（４）を、外部から出力停止信号を受けると、第１及び第２の定電流回路（６ａ，６ｂ）の動作を停止させると共に、信号入力部（Ｔin）から第１のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースへの信号入力を遮断するように構成したことを特徴とする。
【００１７】
このように構成された請求項１に記載のプッシュプル出力回路においては、第１の定電流回路（６ａ），レベルシフト回路（８），第２の定電流回路（６ｂ）を介して、各トランジスタ（Ｔｒ１，Ｔｒ２）駆動のためのバイアス電流が流れ、出力端子（Ｔout  ）からは、信号入力部Ｔinからの入力信号に応じた信号が出力される。また、このプッシュプル出力回路においては、外部から出力停止信号を入力すれば、出力停止回路（４）が、第１及び第２の定電流回路（６ａ，６ｂ）の動作を停止させると共に、信号入力部（Ｔin）から第１のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースへの信号入力を遮断させる。この結果、各トランジスタ（Ｔｒ１，Ｔｒ２）は共にＯＦＦ状態になる。そして、これら各トランジスタ（Ｔｒ１，Ｔｒ２）のベース−エミッタ間は、夫々、抵抗体（Ｒ１，Ｒ２）を介して接続されていることから、各トランジスタ（Ｔｒ１，Ｔｒ２）がＯＦＦ状態にあるときに、出力端子（Ｔout  ）に接続された外部負荷から出力端子（Ｔout  ）に回り込んだ電圧によって、トランジスタ（Ｔｒ１，Ｔｒ２）がブレークダウンするようなことはなく、出力を確実にオープン状態に保持することができる。従って、請求項１に記載のプッシュプル出力回路によれば、信号の出力停止時に、出力端子（Ｔout  ）に入力される外乱によって出力インピーダンスが低下し、出力端子（Ｔout  ）に接続された外部負荷の動作に影響を与えるといったことを確実に防止できる。
【００２０】
次に、請求項２に記載のプッシュプル出力回路は、図１（ｂ）に例示する如く、コレクタが直流電源の高電位（Ｖｂ）側に接続され、エミッタが出力端子（Ｔout  ）に接続された第１のＮＰＮトランジスタ（Ｔｒ１）と、コレクタが直流電源の低電位（ＧＮＤ）側に接続され、エミッタが出力端子（Ｔout  ）に接続された第１のＰＮＰトランジスタ（Ｔｒ２）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベース−エミッタ間、及び第１のＰＮＰトランジスタ（Ｔｒ２）のベース−エミッタ間に、夫々設けられた抵抗体（Ｒ１，Ｒ２）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースに信号を入力する入力部（２）と、外部から出力停止信号を受けると、入力部（２）と第１のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースとの接続を遮断する出力停止回路４とを備え、入力部（２）を、第１のＰＮＰトランジスタ（Ｔｒ２）のベース側から直流電源の低電位（ＧＮＤ）側へ定電流を供給する第２の定電流回路（６ｂ）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベースに信号を入力する信号入力部（Ｔin）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベースと第１のＰＮＰトランジスタ（Ｔｒ２）のベースとの間に接続され、各トランジスタ（Ｔｒ１，Ｔｒ２）のベース間を各トランジスタ（Ｔｒ１，Ｔｒ２）が動作可能な電位差に保持するレベルシフト回路（８）とから構成し、出力停止回路（４）を、外部から出力停止信号を受けると、第２の定電流回路（６ｂ）の動作を停止させると共に、信号入力部（Ｔin）から第１のＮＰＮトランジスタ（Ｔｒ１）のベースへの信号入力を遮断するように構成したことを特徴とする。
【００２１】
このように構成された請求項２に記載のプッシュプル出力回路においては、信号入力部（Ｔin）に接続される外部回路側から、レベルシフト回路（８）及び第２の定電流回路（６ｂ）を介して、各トランジスタ（Ｔｒ１，Ｔｒ２）駆動のためのバイアス電流が流れ、出力端子（Ｔout  ）からは、信号入力部Ｔinに接続された外部回路側からの入力信号に応じた信号が出力される。そして、この請求項２に記載のプッシュプル出力回路においても、請求項１に記載の回路と同様、プッシュプル出力段を構成する各トランジスタ（Ｔｒ１，Ｔｒ２）のベース−エミッタ間に抵抗体（Ｒ１，Ｒ２）を備えているので、出力停止回路（４）に出力停止信号を入力して、第２の定電流回路（６ｂ）の動作を停止させると共に、信号入力部（Ｔin）から第１のＮＰＮトランジスタ（Ｔｒ１）のベースへの信号入力を遮断させれば、各トランジスタ（Ｔｒ１，Ｔｒ２）をＯＦＦ状態に保持して、出力を確実にオープン状態にすることができる。
【００２２】
また次に請求項３に記載のプッシュプル出力回路は、図１（ｃ）に例示する如く、コレクタが直流電源の高電位（Ｖｂ）側に接続され、エミッタが出力端子（Ｔout  ）に接続された第１のＮＰＮトランジスタ（Ｔｒ１）と、コレクタが直流電源の低電位（ＧＮＤ）側に接続され、エミッタが出力端子（Ｔout  ）に接続された第１のＰＮＰトランジスタ（Ｔｒ２）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベース−エミッタ間、及び第１のＰＮＰトランジスタ（Ｔｒ２）のベース−エミッタ間に、夫々設けられた抵抗体（Ｒ１，Ｒ２）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースに信号を入力する入力部（２）と、外部から出力停止信号を受けると、入力部（２）と第１のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースとの接続を遮断する出力停止回路４とを備え、入力部（２）を、直流電源の高電位（Ｖｂ）側から第１のＮＰＮトランジスタ（Ｔｒ１）のベース側に定電流を供給する第１の定電流回路（６ａ）と、第１のＰＮＰトランジスタ（Ｔｒ２）のベースに信号を入力する信号入力部（Ｔin）と、第１のＮＰＮトランジスタ（Ｔｒ１）のベースと第１のＰＮＰトランジスタ（Ｔｒ２）のベースとの間に接続され、各トランジスタ（Ｔｒ１，Ｔｒ２）のベース間を各トランジスタ（Ｔｒ１，Ｔｒ２）が動作可能な電位差に保持するレベルシフト回路（８）とから構成し、出力停止回路（４）を、外部から出力停止信号を受けると、第１の定電流回路（６ａ）の動作を停止させると共に、信号入力部（Ｔin）から第１のＰＮＰトランジスタ（Ｔｒ２）のベースへの信号入力を遮断するように構成したことを特徴とする。
【００２３】
このように構成された請求項３に記載のプッシュプル出力回路においては、第１の定電流回路（６ａ）及びレベルシフト回路（８）を介して、信号入力部（Ｔin）に接続される外部回路側に、各トランジスタ（Ｔｒ１，Ｔｒ２）駆動のためのバイアス電流が流れ、出力端子（Ｔout  ）からは、信号入力部Ｔinに接続された外部回路側からの入力信号に応じた信号が出力される。そして、この請求項３に記載のプッシュプル出力回路においても、請求項１、２に記載の回路と同様、プッシュプル出力段を構成する各トランジスタ（Ｔｒ１，Ｔｒ２）のベース−エミッタ間に抵抗体（Ｒ１，Ｒ２）を備えているので、出力停止回路（４）に出力停止信号を入力して、第１の定電流回路（６ａ）の動作を停止させると共に、信号入力部（Ｔin）から第１のＰＮＰトランジスタ（Ｔｒ２）のベースへの信号入力を遮断させれば、各トランジスタ（Ｔｒ１，Ｔｒ２）をＯＦＦ状態に保持して、出力を確実にオープン状態にすることができる。
【００２４】
ここで、本発明（請求項１〜請求項３）のプッシュプル出力回路においては、図１（ａ）〜（ｃ）に夫々スイッチで模式的に表した出力停止回路（４）が、外部から出力停止信号を受けた際に、定電流回路（６ａ，６ｂ）の動作を停止させると共に信号入力部（Ｔin）からの信号入力を遮断させることにより、出力をオープン状態に保持するように構成されているが、出力停止回路（４）が出力停止信号を受けてから、第１のＮＰＮトランジスタ（Ｔｒ１）及び第１のＰＮＰトランジスタ（Ｔｒ２）がＯＦＦするまでの時間は、出力停止回路（４）や定電流回路（６ａ，６ｂ）を構成するトランジスタの応答遅れによって一定にすることはできない。
【００２５】
そして、この時間のばらつきにより、第１のＮＰＮトランジスタ（Ｔｒ１）が第１のＰＮＰトランジスタ（Ｔｒ２）よりも早くＯＦＦ状態になると、出力端子（Ｔout ）は一時的に直流電源の低電位側電位（ＧＮＤ）となり、逆に第１のＰＮＰトランジスタ（Ｔｒ２）が第１のＮＰＮトランジスタ（Ｔｒ１）よりも早くＯＦＦ状態になると、出力端子（Ｔout ）は一時的に直流電源の高電位側電位（Ｖｂ）となる。
【００２６】
一方、プッシュプル出力回路の出力端子（Ｔout ）に接続される外部負荷には、出力端子（Ｔout ）が直流電源の高電位側電位（Ｖｂ）となって、電源電圧が印加されると、大電流が流れて故障するものとか、或いは、出力端子（Ｔout ）が直流電源の低電位側電位（ＧＮＤ）となって、グランドラインに接地されると、大電流が流れて故障するものがある。
【００２７】
このため、請求項１〜請求項３に記載のプッシュプル出力回路を構成する出力停止回路（４）としては、請求項４に記載のように、定電流回路（６ａ，６ｂ）及び出力停止回路（４）を構成するバイポーラトランジスタのスイッチング遅れによって決定される所定順序で、定電流回路（６ａ，６ｂ）の動作を停止させると共に信号入力部（Ｔin）からの信号入力を遮断するように構成することが好ましい。
【００２８】
つまり、定電流回路（６ａ，６ｂ）及び出力停止回路（４）を構成するバイポーラトランジスタのスイッチング遅れによって、出力停止信号入力時に、ＮＰＮトランジスタ（Ｔｒ１）がＰＮＰトランジスタ（Ｔｒ２）よりも必ず先にＯＦＦするように構成すれば、出力端子が直流電源の高電位側電位となるのを防止でき、逆に、出力停止信号入力時に、ＰＮＰトランジスタ（Ｔｒ２）がＮＰＮトランジスタ（Ｔｒ１）よりも必ず先にＯＦＦするように構成すれば、出力端子が直流電源の低電位側電位となるのを防止できる。
【００２９】
そして、請求項４に記載のプッシュプル出力回路によれば、プッシュプル出力段を構成する一対のトランジスタ（Ｔｒ１，Ｔｒ２）が出力停止信号の入力後にＯＦＦする順序を、定電流回路及び出力停止回路を構成するバイポーラトランジスタのスイッチング遅れ（換言すればその回路構成）によって決定できることから、出力端子（Ｔout  ）に接続される外部負荷の特性に応じて、出力停止信号入力後に先にＯＦＦさせるトランジスタを任意に設定することが可能となり、出力端子（Ｔout  ）に接続可能な外部負荷が制限されるといったことを防止できる。従って、本発明のプッシュプル出力回路は、汎用性の高い出力回路となり得る。
【００３０】
またこのように、出力停止信号の入力後に、プッシュプル出力段を構成する一対のトランジスタ（Ｔｒ１，Ｔｒ２）の内のいずれを先にＯＦＦさせるかは、定電流回路及び出力停止回路の回路構成によって適宜設定すればよいが、例えば、請求項３に記載のプッシュプル出力回路において、定電流回路及び出力停止回路を請求項５に記載のように構成した場合には、一対の出力トランジスタ（Ｔｒ１，Ｔｒ２）のうち、ＮＰＮトランジスタ（Ｔｒ１）がＰＮＰトランジスタ（Ｔｒ２）よりも先にＯＦＦして、出力端子が高電位になるのを防止でき、定電流回路及び出力停止回路を請求項６に記載のように構成した場合には、一対の出力トランジスタ（Ｔｒ１，Ｔｒ２）のうち、ＰＮＰトランジスタ（Ｔｒ２）がＮＰＮトランジスタ（Ｔｒ１）よりも先にＯＦＦして、出力端子が低電位になるのを防止できる。なお、この請求項５及び請求項６に記載のプッシュプル出力回路の構成及び動作については、後述の第１実施例及び第２実施例にて詳細に説明する。
【００３１】
また次に、請求項１〜請求項３に記載のプッシュプル出力回路において、各トランジスタ（Ｔｒ１，Ｔｒ２）のベース間に設けられるレベルシフト回路（８）としては、例えば、請求項７に記載の如く、アノードが第１のＮＰＮトランジスタ（Ｔｒ１）のベースに接続された第１のダイオード（Ｄ１）と、アノードが第１のダイオード（Ｄ１）のカソードに接続され、カソードが第１のＰＮＰトランジスタ（Ｔｒ２）のベースに接続された第２のダイオード（Ｄ２）との２つのダイオードから構成すればよい（図１（ａ）〜（ｃ）参照）。
【００３２】
そして、請求項１に記載のプッシュプル出力回路のように、第１のＮＰＮトランジスタ（Ｔｒ１）のベース側及び第１のＰＮＰトランジスタ（Ｔｒ２）のベース側に、夫々、第１及び第２の定電流回路（６ａ，６ｂ）を備えたプッシュプル出力回路においては、これら各ダイオード（Ｄ１，Ｄ２）の接続点に信号入力部（Ｔin）を接続するようにすれば（図１（ａ）参照）、信号入力部（Ｔin）に入力された入力信号を、その信号レベルを変化させることなく出力端子（Ｔout  ）から出力することができる。
【００３３】
また、本発明（請求項１〜請求項７）のプッシュプル出力回路によれば、アナログスイッチ等を用いることなく、出力をオープン状態に保持できることから、請求項８に記載のように、入力段に差動増幅器５０を備えたオペアンプの出力段として使用することができる（図１（ｂ），（ｃ））。そして、この場合、差動増幅器等の他の回路と共にＩＣ化する際、ＢｉＣＭＯＳ工程を必要としないことから、オペアンプのＩＣ化を容易に図ることができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施例を図面と共に説明する。
図２は、差動増幅器３０と共通エミッタ増幅器４０とからなるオペアンプの出力段に、本発明（特に請求項５）が適用されたプッシュプル出力回路１０を追加することにより構成された第１実施例のオペアンプの回路構成を表す。
【００３５】
なお、差動増幅器３０は、図４に示した差動増幅器５０と全く同様に構成されており、共通エミッタ増幅器４０は、図４に示した共通エミッタ増幅器６０からＰＮＰトランジスタＴｒ６２を削除した点以外は図４の共通エミッタ増幅器６０と全く同様に構成されているため、図２において、図４と同一素子に同一符号を付与し、差動増幅器３０及び共通エミッタ増幅器４０の説明は省略する。
【００３６】
図２に示す如く、本実施例のプッシュプル出力回路１０は、信号（Ｖout ）出力用のトランジスタとして、コレクタが電源ラインを介して直流電源の高電位側に接続され、エミッタが出力端子に接続された第１のＮＰＮトランジスタＴｒ１と、コレクタがグランドラインを介して直流電源の低電位側に接続され、エミッタが出力端子に接続された第１のＰＮＰトランジスタＴｒ２とを備える。そして、ＮＰＮトランジスタＴｒ１のベース−エミッタ間、及びＰＮＰトランジスタＴｒ２のベース−エミッタ間には、夫々、抵抗器Ｒ１，Ｒ２が接続されている。
【００３７】
また、ＮＰＮトランジスタＴｒ１のベースとＰＮＰトランジスタＴｒ２のベースとの間には、互いに直列接続された一対のダイオードＤ１，Ｄ２が設けられている。これらダイオードＤ１，Ｄ２は、バイアス電流供給時に各トランジスタＴｒ１，Ｔｒ２のベース間電圧を各トランジスタＴｒ１，Ｔｒ２が動作可能なダイオード２個分の順方向電圧（約１．４Ｖ）に保持するためのものであり、アノードがＮＰＮトランジスタＴｒ１のベース側となり、カソードがＰＮＰトランジスタＴｒ２のベース側となるように、互いに順方向に接続されている。
【００３８】
そして、ＰＮＰトランジスタＴｒ２のベースは、共通エミッタ増幅器４０の出力トランジスタであるＮＰＮトランジスタＴｒ６４のコレクタに接続されており、共通エミッタ増幅器４０からの出力は、ＰＮＰトランジスタＴｒ２のベースに入力される。
【００３９】
次に、ＮＰＮトランジスタＴｒ１のベースと電源ラインとの間には、ＮＰＮトランジスタＴｒ１及びＰＮＰトランジスタＴｒ２を駆動するための一定バイアス電流を供給するために、エミッタが電源ラインに接続され、コレクタがＮＰＮトランジスタＴｒ１のベースに接続された第２のＰＮＰトランジスタＴｒ３が設けられている。そして、このＰＮＰトランジスタＴｒ３のベースには、第３のＰＮＰトランジスタＴｒ４のベースが接続されている。
【００４０】
ＰＮＰトランジスタＴｒ４は、ＰＮＰトランジスタＴｒ３と共に第１のカレントミラー回路を構成するものであり、２個のコレクタを有する。そして、ＰＮＰトランジスタＴｒ４のエミッタは電源ラインに接続され、一方のコレクタ（第１コレクタ）は自己のベースに接続されている。なお、このように第１のカレントミラー回路を構成するＰＮＰトランジスタＴｒ３及びＴｒ４のベースは、抵抗器Ｒ０を介して電源ラインに接続されている。
【００４１】
またＰＮＰトランジスタＴｒ４の第１コレクタは、エミッタがグランドラインに接続された第２のＮＰＮトランジスタＴｒ５のコレクタに接続されており、ＮＰＮトランジスタＴｒ５のベースは、第３のＮＰＮトランジスタＴｒ６のベースに接続されている。また、このＮＰＮトランジスタＴｒ６のエミッタはグランドラインに接続され、コレクタは、自己のベースに接続されると共に、エミッタが電源ラインに接続されたＰＮＰトランジスタＴｒ１１のコレクタに接続されている。そして、ＰＮＰトランジスタＴｒ１１のベースは、差動増幅器３０内のＰＮＰトランジスタＴｒ５０及び共通エミッタ増幅器４０内のＰＮＰトランジスタＴｒ６１のベースと共に、外部から電流制御用の制御信号Ｖｃを受ける制御端子に接続されている。
【００４２】
この結果、ＰＮＰトランジスタＴｒ１１は、電源ラインからＮＰＮトランジスタＴｒ６側に定電流を流す第１の定電流源として機能し、ＮＰＮトランジスタＴｒ６には、定電流が流れる。また、ＮＰＮトランジスタＴｒ６とＮＰＮトランジスタＴｒ５は、第２のカレントミラー回路を構成していることから、ＮＰＮトランジスタＴｒ５にも、ＮＰＮトランジスタＴｒ６と同じ定電流が流れ、延いては、ＰＮＰトランジスタＴｒ４及びＰＮＰトランジスタＴｒ３にも同じ定電流が流れる。つまり、本実施例では、ＰＮＰトランジスタＴｒ３，Ｔｒ４，Ｔｒ１１、及びＮＰＮトランジスタＴｒ５，Ｔｒ６がバイアス電流供給用の定電流回路として機能する。
【００４３】
次に、ＮＰＮトランジスタＴｒ６のコレクタ及びエミッタには、夫々、第４のＮＰＮトランジスタＴｒ７のコレクタ及びエミッタが接続されている。そして、このＮＰＮトランジスタＴｒ７のベースは、外部から出力停止信号を入力するための入力端子に接続されている。従って、この入力端子に、出力停止信号としてハイレベルの信号が入力されると、ＮＰＮトランジスタＴｒ７はＯＮ状態となって、ＰＮＰトランジスタＴｒ１１から供給される定電流をグランドライン側に流し、ＮＰＮトランジスタＴｒ５及びＴｒ６から構成される第２のカレントミラー回路、及びＰＮＰトランジスタＴｒ４及びＴｒ３から構成される第１のカレントミラー回路に流れる電流を順に遮断する。
【００４４】
一方、第１のカレントミラー回路を構成するＰＮＰトランジスタＴｒ４のもう一つのコレクタ（第２コレクタ）は、第５のＮＰＮトランジスタＴｒ８のベースに接続されると共に、抵抗器Ｒ３を介してグランドラインに接続されている。また、ＮＰＮトランジスタＴｒ８のエミッタはグランドラインに接続され、コレクタは、エミッタが電源ラインに接続されたＰＮＰトランジスタＴｒ１２のコレクタに接続されると共に、エミッタがグランドラインに接続された第６のＮＰＮトランジスタＴｒ９のベースに接続されている。
【００４５】
なお、ＰＮＰトランジスタＴｒ１２は、ＰＮＰトランジスタＴｒ１１と同様、差動増幅器３０内のＰＮＰトランジスタＴｒ５０及び共通エミッタ増幅器４０内のＰＮＰトランジスタＴｒ６１のベースと共に、外部から電流制御用の制御信号Ｖｃを受ける制御端子に接続されており、電源ラインからＮＰＮトランジスタＴｒ８側に定電流を流す第２の定電流源として機能する。またＮＰＮトランジスタＴｒ９のコレクタは、共通エミッタ増幅器４０の出力トランジスタであるＮＰＮトランジスタＴｒ６４のベースに接続されている。
従って、ＮＰＮトランジスタＴｒ８は、ＰＮＰトランジスタＴｒ４が動作しているとき、換言すれば定電流回路が動作しているときにＯＮ状態となって、ＰＮＰトランジスタＴｒ１２から供給された定電流をグランドライン側に流し、定電流回路が動作を停止しているときには、ＯＦＦ状態となる。また、ＮＰＮトランジスタＴｒ８がＯＦＦ状態になると、ＰＮＰトランジスタＴｒ１２から供給された定電流は、ＮＰＮトランジスタＴｒ９のベース電流として、ＮＰＮトランジスタＴｒ９側に流れこみ、ＮＰＮトランジスタＴｒ９がＯＮ状態となる。そして、このようにＮＰＮトランジスタＴｒ９がＯＮ状態となると、ＮＰＮトランジスタＴｒ６４のベースがＮＰＮトランジスタＴｒ９を介してグランドラインに接地されることになるため、ＮＰＮトランジスタＴｒ６４はＯＦＦし、共通エミッタ増幅器４０からプッシュプル出力回路１０への信号入力は遮断され、共通エミッタ増幅器４０の出力はオープン状態となる。
【００４６】
つまり、本実施例では、外部から出力停止信号（ハイレベル）を受けて定電流回路の動作を停止させるＮＰＮトランジスタＴｒ７と、定電流回路の動作停止によって共通エミッタ増幅器４０からの信号の出力を遮断するＮＰＮトランジスタＴｒ８，Ｔｒ９及びＰＮＰトランジスタＴｒ１２とにより、本発明の出力停止回路が実現される。
【００４７】
以上説明したように、本実施例のオペアンプにおいては、出力停止信号入力用の入力端子がローレベルであるとき（つまり出力停止信号の非入力時）には、ＮＰＮトランジスタＴｒ７がＯＦＦ状態となって、ＰＮＰトランジスタＴｒ１１に流れる電流値と同じ定電流が、ＮＰＮトランジスタＴｒ６，ＮＰＮトランジスタＴｒ５，ＰＮＰトランジスタＴｒ４，ＰＮＰトランジスタＴｒ３に流れ、出力トランジスタＴｒ１，Ｔｒ２がバイアスされる。またこのとき、ＮＰＮトランジスタＴｒ９はＯＦＦ状態となるため、共通エミッタ増幅器４０からは差動増幅器３０の反転入力端子（−入力）及び非反転入力端子（＋入力）に夫々入力された入力信号の電位差に対応した信号が出力される。この結果、プッシュプル出力回路１０の出力端子からは、この信号に対応した電圧が出力され、通常のオペアンプとして機能する。
【００４８】
一方、出力停止信号入力用の入力端子に、出力停止信号（ハイレベル）を入力すると、ＮＰＮトランジスタＴｒ７がＯＮし、ＮＰＮトランジスタＴｒ６及びＴｒ５、ＰＮＰトランジスタＴｒ４及びＴｒ３が、カレントミラー回路としての機能を停止する。この結果、ＮＰＮトランジスタＴｒ１のベースはフローティング状態となるが、ＮＰＮトランジスタＴｒ１はベース−エミッタ間に設けられた抵抗器Ｒ１により、エミッタと同じ電位となるため、ＮＰＮトランジスタＴｒ１は安定な状態でＯＦＦする。
【００４９】
また、ＰＮＰトランジスタＴｒ４及びＴｒ３がカレントミラー回路としての機能を停止すると、ＮＰＮトランジスタＴｒ８がＯＦＦし、ＮＰＮトランジスタＴｒ９がＯＮして、共通エミッタ増幅器４０の出力トランジスタ（ＮＰＮトランジスタＴｒ６４）をＯＦＦさせるため、ＰＮＰトランジスタＴｒ２のベースもフローティング状態となる。そしてこのとき、ＰＮＰトランジスタＴｒ２のベースは、ベース−エミッタ間に設けられた抵抗器Ｒ２により、エミッタと同じ電位となるため、ＰＮＰトランジスタＴｒ２も安定な状態でＯＦＦする。
【００５０】
そして、このようにプッシュプル出力回路１０の出力トランジスタＴｒ１，Ｔｒ２がＯＦＦした状態では、出力端子に接続された外部負荷側からの回り込みにより出力端子が高電圧になったとしても、出力トランジスタＴｒ１，Ｔｒ２がブレークダウンするようなことはなく、出力を安定したオープン状態に保持することが可能となる。
【００５１】
また、本実施例では、第１のカレントミラー回路を構成するＰＮＰトランジスタＴｒ４，Ｔｒ３のベースを、抵抗器Ｒ０を介して、電源ラインに接続していることから、出力停止時に、このベースにリーク電流が流れたとしても、ＰＮＰトランジスタＴｒ３が動作してＮＰＮトランジスタＴｒ１側にバイアス電流が流れるようなことはない。つまり、本実施例では、第１のカレントミラー回路に設けた抵抗器Ｒ０によって、より安定したオープン状態を保持することができる。
【００５２】
ここで、本実施例では、回路構成上、出力停止信号（ハイレベル）が入力されると、まず第１のカレントミラー回路の動作が停止して、ＮＰＮトランジスタＴｒ１側への定電流の供給が遮断され、その後、共通エミッタ増幅器４０の出力トランジスタＴｒ６４がオフして、ＰＮＰトランジスタＴｒ２への信号入力が遮断される。この結果、出力停止時には、一対の出力トランジスタＴｒ１，Ｔｒ２のうち、まずＮＰＮトランジスタＴｒ１がオフし、次にＰＮＰトランジスタＴｒ２がＯＦＦすることになる。
【００５３】
従って、本実施例のオペアンプによれば、出力停止時に出力端子が一時的にグランド電位まで低下することになり、外部負荷がこのような条件下でも正常動作するシステムであれば問題ないが、オペアンプの出力端子がグランド電位まで低下すると外部負荷に不具合が生じるシステムでは使用できない。
【００５４】
しかし、本実施例のプッシュプル出力回路１０は、内部回路を少し変更するだけで、出力トランジスタＴｒ１，Ｔｒ２がＯＦＦする順序を変更できるため、どのようなシステムでも容易に対応させることができる。
以下、出力トランジスタＴｒ１，Ｔｒ２がＯＦＦする順序が上記実施例とは逆になるように構成したプッシュプル出力回路（請求項６に対応した回路）２０を備えたオペアンプについて、本発明の第２実施例として説明する。
【００５５】
図３に示す如く、本実施例のオペアンプは、図２に示したオペアンプと略同様の構成をしており、上記実施例と異なる点は、プッシュプル出力回路２０において、第１のカレントミラー回路を構成する第３のＰＮＰトランジスタＴｒ４が、自己のベースに接続される第１コレクタのみを備えたＰＮＰトランジスタから構成され、第４のＮＰＮトランジスタＴｒ７のベースが抵抗器Ｒ２１を介して第５のＮＰＮトランジスタＴｒ８のコレクタに接続され、第５のＮＰＮトランジスタＴｒ８のコレクタが抵抗器Ｒ２２を介して第６のＮＰＮトランジスタＴｒ９のベースに接続され、出力停止信号入力用の入力端子がＮＰＮトランジスタＴｒ８のベースに接続されている点である。なお、この点以外は、図２に示したオペアンプと全く同様であるため、説明は省略する。
【００５６】
このように構成された本実施例のプッシュプル出力回路２０においては、出力停止信号としてローレベルの信号を入力端子に入力すれば、ＮＰＮトランジスタＴｒ８がＯＦＦ状態となり、ＮＰＮトランジスタＴｒ９及びＴｒ７が共にＯＮ状態となる。そして、ＮＰＮトランジスタＴｒ９がＯＮ状態となると、共通エミッタ増幅器４０の出力トランジスタ（ＮＰＮトランジスタＴｒ６４）がＯＦＦするため、一対の出力トランジスタＴｒ１，Ｔｒ２のうちのＰＮＰトランジスタＴｒ２がＯＦＦする。また、ＮＰＮトランジスタＴｒ７がＯＮ状態となると、第２のカレントミラー回路及び第１のカレントミラー回路を構成するトランジスタＴｒ６，Ｔｒ５，Ｔｒ４，Ｔｒ３が順にＯＦＦすることから、もう一方の出力トランジスタ（ＮＰＮトランジスタＴｒ１）は、ＰＮＰトランジスタＴｒ２よりも後にＯＦＦ状態となる。従って、本実施例では、出力停止信号（ローレベル）入力後に、ＰＮＰトランジスタＴｒ２が先にＯＦＦし、その後ＮＰＮトランジスタＴｒ１がＯＦＦすることになり、出力停止時、出力端子は一時的に電源電圧まで上昇する。従って、本実施例のオペアンプは、外部負荷がオペアンプから電源電圧Ｖｂが出力されても正常動作し得るシステムにおいて使用することができる。
【００５７】
なお、本実施例のオペアンプにおいては、出力停止信号としてローレベルの信号を入力することにより動作を停止するため、オペアンプとして通常動作させる際には、出力停止信号入力用の入力端子にハイレベルの信号を入力して、ＮＰＮトランジスタＴｒ８をＯＮさせればよい。
【００５８】
以上、本発明の一実施例について説明したが、本発明は、上記実施例に限定されるものではなく、種々の態様を採ることができる。
例えば、上記実施例では、本発明を適用したプッシュプル出力回路１０，２０を出力段に備えたオペアンプについて説明したが、本発明のプッシュプル出力回路は、例えばコンパレータ等、オペアンプ以外の回路の出力段として使用できる。また、上記実施例では、反転入力端子（−入力）及び非反転入力端子（＋入力）からの信号を夫々ダーリントン接続されたＰＮＰトランジスタＴｒ５１，Ｔｒ５２及びＴｒ５３，Ｔｒ５４を介して入力するよう構成された差動増幅器を備え、しかも、位相補償用のコンデンサＣ６１を内蔵したオペアンプを例にとり説明したが、本発明のプッシュプル出力回路は、どのようなタイプのオペアンプであっても適用することができる。
【図面の簡単な説明】
【図１】  本発明のプッシュプル出力回路の基本構成を説明する説明図である。
【図２】  第１実施例のオペアンプの回路構成を表す電気回路図である。
【図３】  第２実施例のオペアンプの回路構成を表す電気回路図である。
【図４】  従来のオペアンプの一例を表す電気回路図である。
【図５】  従来のプッシュプル出力回路をオペアンプの出力段に設けた場合の回路構成を説明する説明図である。
【符号の説明】
２…入力部    ４…出力停止回路    ６ａ，６ｂ…定電流回路
８…レベルシフト回路    １０，２０…プッシュプル出力回路
３０…差動増幅器    Ｄ１，Ｄ２…ダイオード    Ｒ１，Ｒ２…抵抗器
Ｔｒ１，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８，Ｔｒ９…ＮＰＮトランジスタ
Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ１１，Ｔｒ１２…ＰＮＰトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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