(57)【特許請求の範囲】
【請求項１】
第１及び第２基板がシール材で貼り合わされ、前記第１及び第２基板の間に液晶が注入されてなる液晶装置であって、
前記第１の基板は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差する領域に対応して設けられたトランジスタと、該トランジスタに対応して設けられた画素電極と、前記複数のデータ線への画像信号の供給に先立ってリセット電位を印加するためのリセット信号線と、及び定電位配線とを備え、
前記シール材の形成領域に前記リセット信号線の延設部と前記定電位配線の延設部が誘電体膜を介して重なりキャパシタを形成するとともに、前記キャパシタが、前記第１基板に形成され前記キャパシタの延設方向に延びる溝状の凹部に配置されてなることを特徴とする液晶装置。
【請求項２】
前記リセット信号線の延設部と前記定電位配線の延設部の重なりは、その一方が前記誘電体膜に形成されたコンタクトホールを介して他方と重なるように配線が形成されていることを特徴とする請求項１に記載の液晶装置。
【請求項３】
前記リセット信号線の延設部及び前記定電位配線の延設部は複数本延設して各々が重なり、前記凹部は前記各々の重なりに対応して形成されていることを特徴とする請求項１または請求項２に記載の液晶装置。
【請求項４】
第１及び第２基板がシール材で貼り合わされ、前記第１及び第２基板の間に液晶が注入されてなり、
前記第１の基板は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差する領域に対応して設けられたトランジスタと、該トランジスタに対応して設けられた画素電極と、前記複数のデータ線への画像信号の供給に先立ってリセット電位を印加するためのリセット信号線と、及び定電位配線とを備えてなる液晶装置の製造方法であって、
前記シール材の形成領域に前記リセット信号線の延在部と前記定電圧配線の延在部が誘電体膜を介して重なるキャパシタを、前記第１基板に形成され前記キャパシタの延設方向に延びる溝状の凹部に形成する工程を備えることを特徴とする液晶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板を用いた液晶装置に関するものである。さらに詳しくは、アクティブマトリクス基板と対向基板とを貼り合わせるギャップ材含有のシール材を形成する領域で下地となるシール材形成領域の構造に関するものである。
【０００２】
【従来の技術】
液晶装置に用いられるアクティブマトリクス基板には、石英基板や無アリカリガラスなどの基板上に複数の走査線と複数のデータ線とが交差する方向に形成され、これらの信号線によって複数の画素がマトリクス状に構成されている。これらの画素がマトリクス状に並んでいる領域が画面表示領域である。アクティブマトリクス基板と対向基板とは画面表示領域より外側に形成されたギャップ材含有のシール材によって所定のセルギャップを隔てて貼り合わされるが、セルギャップを精度よくだすには、アクティブマトリクス基板側においてシール材の下地領域となる部分には、シール材形成領域としての平坦さが求められる。
【０００３】
そこで、従来は、図１７に示すように、アクティブマトリクス基板ＡＭでは、画面表示領域２１の外側において、画面表示領域２１からデータ線駆動回路２２へのデータ線Ｘの引き出し部分、および画面表示領域２１から走査線駆動回路２３への走査線Ｙの引き出し部分が多数並列し、そこに実質的に平坦な領域を形成しているので、この領域をシール材形成領域ＧＡとして利用することがある。この場合には、たとえば、データ線Ｘの引き出し部分および走査線Ｙの引き出し部分をそのままシール材形成領域ＧＡを構成するシール下配線として利用することもあるが、図１８、および図１９（Ａ）、（Ｂ）に示すように、たとえば、走査線Ｙをポリシリコン膜からなる下層側配線３ｂとし、この下層側配線３ｂに第１層間絶縁膜４を介してアルミニウム膜からなる上層側配線６ｂを重ねてシール下配線を２層構造とすることにより、周囲より１段高くし、かつ、各配線が隣合う配線とわずかな隙間を介して並んだシール材形成領域ＧＡを構成することがある。このように構成すると、図１９（Ｂ）に示すように、アクティブマトリクス基板ＡＭと対向基板ＯＰとをギャップ材Ｇ含有のシール材ＧＳによって貼り合わせたとき、各配線上にシール材ＧＳに含まれていたギャップ材Ｇがのるので、アクティブマトリクス基板ＡＭと対向基板ＯＰとのセルギャップを制御することができる。
【０００４】
【発明が解決しようとする課題】
図１９（Ｂ）に示すように、シール下配線に相当する部分が周囲からみて１段高く突出しているのを利用したギャップ制御構造では、ギャップ材Ｇからの応力がシール下配線に集中するので、シール下配線にクラックが発生しやすい傾向にある。それでも、シール下配線があくまで閉回路を構成していないダミー配線であれば、たとえ断線が発生しても表示に支障がない。
【０００５】
しかし、データ線Ｘや走査線Ｙのようにそれ自身が信号線として閉回路を構成しているような配線をシール下配線として用いた場合に、前記の断線が発生すると、表示に線欠陥が発生するという問題点がある。このような問題点はシール下配線を１層の配線から構成した場合でも発生するが、シール下配線を２層構造にすると、その分、シール下配線に相当する部分が高く突出するので断線が発生しやすい傾向にある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、閉回路を構成している信号線をシール下配線としてギャップ材含有のシール材の下層側を通しても断線の発生しない液晶装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明は、  第１及び第２基板がシール材で貼り合わされ、前記第１及び第２基板の間に液晶が注入されてなる液晶装置であって、前記第１の基板は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差する領域に対応して設けられたトランジスタと、該トランジスタに対応して設けられた画素電極と、前記複数のデータ線への画像信号の供給に先立ってリセット電位を印加するためのリセット信号線と、及び定電位配線とを備え、前記シール材の形成領域に前記リセット信号線の延設部と前記定電位配線の延設部が誘電体膜を介して重なりキャパシタを形成するとともに、前記キャパシタが、前記第１基板に形成され前記キャパシタの延設方向に延びる溝状の凹部に配置されてなることを特徴とする。
【０００８】
また、本発明は、前記リセット信号線の延設部と前記定電位配線の延設部の重なりは、その一方が前記誘電体膜に形成されたコンタクトホールを介して他方と重なるように配線が形成されていると良い。
【０００９】
また、本発明は、前記リセット信号線の延設部及び前記定電位配線の延設部は複数本延設して各々が重なり、前記凹部は前記各々の重なりに対応して形成されていると良い。
【００１０】
また、本発明の液晶装置の製造方法は、第１及び第２基板がシール材で貼り合わされ、前記第１及び第２基板の間に液晶が注入されてなり、前記第１の基板は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差する領域に対応して設けられたトランジスタと、該トランジスタに対応して設けられた画素電極と、前記複数のデータ線への画像信号の供給に先立ってリセット電位を印加するためのリセット信号線と、及び定電位配線とを備えてなる液晶装置の製造方法であって、前記シール材の形成領域に前記リセット信号線の延在部と前記定電圧配線の延在部が誘電体膜を介して重なるキャパシタを、前記第１基板に形成され前記キャパシタの延設方向に延びる溝状の凹部に形成する工程を備えることを特徴とする。
【００１１】
本発明によれば、シール材の形成領域において、配線は凹部に形成されているため、配線の膜厚分に相当する盛り上がりは溝の深さで緩和、吸収されるため、シール材からの応力はシール材形成領域に分散して加わるので、シール材下に形成された配線に集中することを防ぐことができる。
【００１２】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。
【００１３】
（液晶装置の全体構成）
図１および図２は、それぞれ、本発明を適用した液晶装置の平面図、およびそのＨ−Ｈ′線における断面図である。
【００１４】
これらの図に示すように、液晶装置ＬＰは、後述する画素がマトリクス状に形成された矩形の画面表示領域２１、この画面表示領域２１の外側領域に形成されたデータ線駆動回路２２、および画面表示領域２１の両側に形成された一対の走査線駆動回路２３を備えるアクティブマトリクス基板ＡＭと、このアクティブマトリクス基板ＡＭに対向配置された対向基板ＯＰとから概略構成されている。
【００１５】
対向基板ＯＰとアクティブマトリクス基板ＡＭとは、画面表示領域２１とデータ線駆動回路２２および走査線駆動回路２３との間に相当する領域で画面表示領域２１の外周縁に沿って形成されたギャップ材含有のシール材ＧＳによって所定のセルギャップを隔てて貼り合わされているとともに、このシール材ＧＳの内側領域に液晶ＬＣが封入されている。ここで、シール材ＧＳは部分的に途切れているので、この途切れ部分によって、液晶注入口２４１が構成されている。このため、液晶装置ＬＰでは、対向基板ＯＰとアクティブマトリクス基板ＡＭとを貼り合わせた後、シール材ＧＳの内側領域を減圧状態にすれば、液晶注入口２４１から液晶ＬＣを減圧注入でき、液晶ＬＣを封入した後、液晶注入口２４１を封止剤２４２で塞いだ構成になっている。シール材ＧＳには、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができ、それに配合されるギャップ材としては直径約２μｍ〜約６μｍの円筒や球状のグラスファイバーなどを用いることができる。
【００１６】
ここで、対向基板ＯＰはアクティブマトリクス基板ＡＭよりも小さいので、アクティブマトリクス基板ＡＭの周辺部分は、対向基板ＯＰの外周縁よりはみ出た状態に貼り合わされる。従って、シール材ＧＳは、対向基板ＯＰからみれば基板外周縁に沿って形成されているが、アクティブマトリクス基板ＡＭからみれば、基板外周縁からかなり内側に形成されている。それ故、走査線駆動回路２３およびデータ線駆動回路２２は、対向基板ＯＰの外側に位置しており、対向基板ＯＰとは対向していない。
【００１７】
アクティブマトリクス基板ＡＭでは、データ線駆動回路２２の側の辺部分には定電源、変調画像信号、各種信号などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の外部入出力端子２５が構成されている。これらの外部入出力端子２５からは、走査線駆動回路２３およびデータ線駆動回路２２を駆動するためのアルミニウム膜等の低抵抗な金属膜や金属シリサイド膜からなる複数の信号線２８がそれぞれ引き回されている。
【００１８】
対向基板ＯＰには、アクティブマトリクス基板ＡＭの側に形成されている各画素の画素電極に対して液晶ＬＣを挟んで対向するＩＴＯ膜からなる対向電極５１と、各画素を囲むように形成された遮光膜からなるブラックマトリクスＢＭ１とが形成されている。また、対向基板ＯＰには、シール材ＧＳの内周縁に沿って表示画面見切り用の遮光膜ＢＭ２も形成されている。
【００１９】
アクティブマトリクス基板ＡＭの外周部分には、シール材ＧＳの形成領域のうち画面表示領域２１の角部分に相当する領域に上下導通端子３３が形成され、この上下導通端子３３上でアクティブマトリクス基板ＡＭと対向基板ＯＰとの間に挟まれた銀点ボールからなる上下導通材３１によって、アクティブマトリクス基板ＡＭの共通電位線３２から対向基板ＯＰの対向電極５１には共通電位が供給されている。
【００２０】
（アクティブマトリクス基板および画面表示領域の構成）
図３は、本形態の液晶装置に用いられる駆動回路内蔵型のアクティブマトリクス基板のブロック図である。
【００２１】
図３において、一点鎖線Ｌ１は画面表示領域２１を区画する位置を示し、一点鎖線Ｌ２は、シール材ＧＳの形成領域を示している。
【００２２】
アクティブマトリクス基板ＡＭでは、石英基板や無アルカリガラスなどの透明な基板１０の上に複数の走査線Ｙと複数のデータ線Ｘとによって複数の画素ＰＸがマトリクス状に構成されている。いずれの画素ＰＸも、それを取り出して図４に示すように、走査線Ｙおよびデータ線Ｘに接続する画素スイッチング用の薄膜トランジスタ６０（以下、薄膜トランジスタをＴＦＴという。）が形成されている。このＴＦＴ６０の基本的な構成は、従来からあるＴＦＴの構成と同一なので、製造方法の中で詳述するが、そのドレイン電極は、対向基板ＯＰの対向電極５１との間に液晶ＬＣを挟んで液晶セルを構成する画素電極９ａである。なお、液晶セルに対しては、前段のゲート線や容量配線Ｚを利用して保持容量ＣＡＰが構成されている。画素スイッチング用のＴＦＴ６０は、走査線Ｙの一部であるゲート電極と、データ線Ｘの一部であるソース電極に第１層間絶縁膜の第１のコンタクトホール５ａを介して電気的に接続するソース領域と、第１層間絶縁膜および第２層間絶縁膜を貫通する第２のコンタクトホール８ａを介してＩＴＯ膜からなる画素電極９ａが電気的に接続するドレイン領域とを備えている。
【００２３】
（駆動回路の構成）
再び図３において、アクティブマトリクス基板ＡＭに構成されているデータ線駆動回路２２は、Ｘ側シフトレジスタ回路およびバッファ回路を有しており、データ線駆動回路２２と画面表示領域２１との間には、Ｘ側シフトレジスタ回路からバッファ回路を介して出力された信号に基づいて動作するＴＦＴ（アナログスイッチ）を備えるサンプリング回路２２４、および６相に展開された各画像信号に対応する６本の画像信号線ＶＩＤ１〜ＶＩＤ６が構成されている。なお、データ線駆動回路２２、画像信号線ＶＩＤ１〜ＶＩＤ６、およびサンプリング回路２２４は、Ｘ側シフトレジスタ回路からサンプリング回路２２４への信号を供給するためのサンプリング駆動信号線６４と、画像信号線ＶＩＤ１〜ＶＩＤ６とサンプリング回路２２４とを接続する画像信号サンプリング用配線６５とによって回路的に接続されている。このため、サンプリング回路２２４は、データ線駆動回路２２から出力された信号に基づいて各ＴＦＴが動作し、画像信号線ＶＩＤ１〜ＶＩＤ６を介して供給される画像信号を所定のタイミングでデータ線Ｘに取り込み、各画素ＰＸに供給することが可能である。
【００２４】
また、アクティブマトリクス基板ＡＭに構成されている走査線駆動回路２３も、Ｙ側シフトレジスタ回路およびバッファ回路を備えている。
【００２５】
本形態のアクティブマトリクス基板ＡＭでは、さらに、画面表示領域２１に対してデータ線駆動回路２２が形成されている側とは反対側で前記の表示画面見切り用の遮光膜ＢＭ２に重なる領域には、各行毎に画像信号が極性反転する反転駆動方式を適正に行なうためのリセット駆動回路８０も構成されている。
【００２６】
（リセット駆動回路）
図５は、図１に示す液晶装置で行なうリセット（プリチャージ）動作を示すタイミングチャートである。
【００２７】
アクティブマトリクス基板ＡＭを用いた液晶装置ＬＰにおいて、たとえば、各行毎に画像信号が極性反転する反転駆動方式を行うと、図５（Ａ）に示すように、データ線Ｘ（画素スイッチング用のＴＦＴ６０のソース電極）に供給される画像信号は１水平走査期間毎に極性が反転しながらＴＦＴ６０を介して液晶セルに書き込まれるので、画素スイッチング用のＴＦＴの画素電極の電位は、図５（Ｂ）に示すように変化する。すなわち、画像信号は１水平走査期間毎に極性が反転するので、画素電極の電位は大きく変化し、その分、データ線Ｘから画像信号線ＶＩＤ１〜ＶＩＤ６への充放電が繰り返される。このような充放電は、ＮＴＳＣ規格に基づく表示であればサンプリングレートが比較的低いので、表示の品位に悪影響を及ぼしにくいが、ＨＤＴＶや倍速ＮＴＳＣによる表示を行うと、サンプリングレートが高いため、表示にノイズなどを発生させる原因となる。
【００２８】
そこで、本形態では、図３に示すように、画面表示領域２１に対してデータ線駆動回路２２とは反対側の領域には、水平帰線区間などを利用してデータ線Ｘへの画像信号の供給に先立ってデータ線Ｘのそれぞれにリセット電位を印加するための２系列のリセット信号線８１、８２、リセット電位給断用スイッチ回路８３、およびこのリセット電位給断用スイッチ回路８３を駆動するリセット駆動信号線８６を備えるリセット駆動回路８０を構成し、データ線Ｘからの充放電をリセット電位で殆ど済ませておく。この構成によれば、図５（Ｃ）に示すように、データ線Ｘに画像信号を供給する直前にリセット信号線８１、８２から所定の極性をもつリセット電位が印加される。このため、データ線Ｘからの充放電を画像信号がデータ線Ｘに供給される前に殆ど済ませておけるので、図５（Ｄ）に示すように、画素電極の電位の時間的変化が小さく、データ線Ｘからの充放電量を抑えることができる。従って、画像信号線ＶＩＤ１〜ＶＩＤ６の電位の揺れを防止できるので、表示にノイズが発生することを抑制できる。
【００２９】
さらに、本形態のアクティブマトリクス基板ＡＭでは、リセット信号線８１、８２よりも外側領域にはリセット信号線８１、８２に平行に定電位線８４が構成され、この定電位線８４とリセット信号線８１、８２との間にはキャパシタ８５が構成されている。定電位線８４は、たとえば、容量配線Ｚなどと同様、アクティブマトリクス基板ＡＭと貼り合わされる対向基板ＯＰの対向電極５１の電位と同電位に設定され、この電位は図５（Ｃ）、（Ｄ）に示す画像信号やリセット信号の振幅の中間電位に相当する。このように、本形態のアクティブマトリクス基板ＡＭでは、リセット信号線８１、８２と定電位線８４との間にキャパシタ８５が構成されているため、リセット信号線８１、８２の時定数が大きい。それ故、各データ線Ｘにリセット電位を印加した際にリセット信号線８１、８２を介して他のデータ線Ｘに信号が回り込むことをより確実に防止できる。よって、データ線Ｘへの画像信号の供給に先立ってデータ線Ｘのそれぞれにリセット電位を印加するタイプの液晶装置であっても、信号の回り込みに起因する横クロストークなどが現れず、表示の品位を向上させることができる。
【００３０】
（シール材形成領域の構成）
このように構成したアクティブマトリクス基板ＡＭでは、図３に一点鎖線Ｌ２で示す領域にシール材ＧＳが形成される。このシール材ＧＳを形成するにあたって、本形態では、図６〜図１３を参照して詳述するように、アクティブマトリクス基板ＡＭ側でシール材ＧＳの下層側領域には、液晶装置ＬＰの表示動作などを担う閉回路を構成している信号線を通すことによって、この領域をシール材形成領域として実質的に平坦化する。
【００３１】
図６は、液晶装置ＬＰのコーナー部分（図１の円形領域Ｌ１１）の拡大図である。図７は、図６に示すデータ線駆動回路周辺のシール材形成領域の説明図である。図８（Ａ）、（Ｂ）はそれぞれ、図７のＢ−Ｂ′線における断面図、およびＣ−Ｃ′線における断面図である。図９は、図６に示す走査線駆動回路周辺のシール材形成領域の説明図である。図１０（Ａ）、（Ｂ）はそれぞれ
、図９のＢ−Ｂ′線における断面図、およびＣ−Ｃ′線における断面図である。
【００３２】
まず、図６に示すように、本形態のアクティブマトリクス基板ＡＭでは、画面表示領域２１の外側領域のうち、データ線駆動回路２２と画面表示領域２１との間では、サンプリング回路２２４と画像信号線ＶＩＤ１〜ＶＩＤ６との間に相当する領域にギャップ材含有のシール材ＧＳが形成されている。このため、シール材ＧＳの下層側領域には、データ線駆動回路２２とサンプリング回路２２４とを配線接続する複数列のサンプリング駆動信号線６４（画面表示領域２１からデータ線駆動回路２２へのデータ線Ｘの引き出し部分）と、画像信号線ＶＩＤ１〜ＶＩＤ６とサンプリング回路２２４とを接続する画像信号サンプリング用配線６５（画面表示領域２１からデータ線駆動回路２２へのデータ線Ｘの引き出し部分）とがシールが形成された領域下の配線として並列して通過している。
【００３３】
また、図７にデータ線駆動回路２２の周辺を拡大して示すように、サンプリング信号駆動信号線６４および画像信号サンプリング用配線６５の形成領域の両側には、これらの信号線と等間隔にリセット駆動回路８０のリセット信号線８１およびリセット駆動信号線８６が通っており、これらのリセット信号線８１およびリセット駆動信号線８６も、シール材ＧＳの下層側領域をシール下配線として通過している。
【００３４】
なお、マトリクス状に形成した各画素ＰＸのうち、外周縁にある画素は特性が安定しないとして、表示に使用されないダミー画素ＰＸ′として見切り用の遮光膜ＢＭ２に重なっている。
【００３５】
ここで、サンプリング信号駆動信号線６４、画像信号サンプリング用配線６５、リセット信号線８１およびリセット駆動信号線８６は、シール材ＧＳの下層側を通るシール下配線に相当する部分が、図７および図８（Ａ）に示すように、データ線Ｘと同時形成されたアルミニウム膜（導電膜）からなる上層側配線６ｂとして構成され、この上層側配線６ｂは、走査線Ｙと同時形成されたポリシリコン膜（導電膜）からなる下層側配線３ｂに第１層間絶縁膜４を介して重なっている。また、下層側配線３ｂと上層側配線６ｂとは、第１層間絶縁膜４の複数のコンタクトホール５ｂを介して複数箇所で電気的に接続して冗長配線構造を構成している。
【００３６】
このように、下層側配線３ｂと上層側配線６ｂが２層構造で、隣合う配線とわずかな隙間を介して並んでいるのを利用して、そこをシール材ＧＳを塗布すべきシール材形成領域ＧＡとして利用するが、本形態では、図８（Ｂ）に図７のＣ−Ｃ′断面を示すように、基板１０の表面のうちシール材形成領域ＧＡにおいて各々のシール下配線（下層側配線３ｂおよび上層側配線６ｂ）と重なる領域には基板表面で凹む複数列の溝１１０（凹部）が形成されている。従って、シール材ＧＳの下層側に相当する領域にシール下配線（下層側配線３ｂおよび上層側配線６ｂ）を形成しても、シール下配線の膜厚分に相当する盛り上がりは溝１１０の深さで緩和、吸収されるので、シール材形成領域ＧＡの最表層（第２層間絶縁膜７の表面）は平坦である。このため、シール材形成領域ＧＡの表面にギャップ材Ｇを含有のシール材ＧＳを塗布し、このシール材ＧＳによってアクティブマトリクス基板ＡＭと対向基板ＯＰとを貼り合わせても、ギャップ材Ｇからの応力はシール材形成領域ＧＡに分散して加わるので、シール下配線（下層側配線３ｂおよび上層側配線６ｂ）に集中することがない。それ故、閉回路を構成している信号線（サンプリング信号駆動信号線６４、画像信号サンプリング用配線６５、リセット信号線８１およびリセット駆動信号線８６）をギャップ材Ｇを含有のシール材ＧＳの下層側を通しても断線が発生しないので、表示の線欠陥などは発生しない。
【００３７】
また、このシール下配線に相当する部分では、配線が２層構造になっているので、電気的抵抗が小さいとともに、たとえ下層側配線３ｂおよび上層側配線６ｂの一方に断線が発生したとしても、信号や電位の伝達・供給が可能であり、表示には支障がない。
【００３８】
図６に示すように、走査線駆動回路２３と画面表示領域２１との間では、画面表示領域２１から走査線駆動回路２３への走査線Ｙの引き出し部分に相当する領域にシール材ＧＳが形成されている。従って、シール材ＧＳの下層側領域には、走査線Ｙがシール下配線として並列して通過している。
【００３９】
また、図９にデータ線駆動回路２２の周辺を拡大して示すように、走査線Ｙに隣接する位置にはリセット駆動回路８０のリセット信号線８２が通っており、このリセット信号線８２も、シール材ＧＳの下層側領域をシール下配線として通過している。
【００４０】
ここで、走査線Ｙは、シール材ＧＳの下層側を通るシール下配線に相当する部分が、図９および図１０（Ａ）に示すように、ポリシリコン膜（導電膜）からなる下層側配線３ｂとして構成され、この下層側配線３ｂには、データ線Ｘと同時形成されたアルミニウム膜（導電膜）からなる上層側配線６ｂが第１層間絶縁膜４を介して重なっている。また、走査線Ｙでは、下層側配線３ｂと上層側配線６ｂとが第１層間絶縁膜４の複数のコンタクトホール５ｂを介して複数箇所で電気的に接続して冗長配線構造を構成している。
【００４１】
これに対して、リセット信号線８２は、シール材ＧＳの下層側を通るシール下配線に相当する部分が、図９および図１０（Ａ）に示すように、データ線Ｘと同時形成されたアルミニウム膜（導電膜）からなる上層側配線６ｂとして構成され、この上層側配線６ｂは、走査線Ｙと同時形成されたポリシリコン膜（導電膜）からなる下層側配線３ｂに第１層間絶縁膜４を介して重なっている。また、リセット信号線８２でも、下層側配線３ｂと上層側配線６ｂとは、第１層間絶縁膜４の複数のコンタクトホール５ｂを介して複数箇所で電気的に接続して冗長配線構造を構成している。
【００４２】
このように、走査線駆動回路２３の周辺でも下層側配線３ｂと上層側配線６ｂが２層構造で、隣合う配線とわずかな隙間を介して並んでいるのを利用して、そこをシール材ＧＳを塗布すべきシール材形成領域ＧＡとして利用するが、本形態では、図１０（Ｂ）に図９のＣ−Ｃ′断面を示すように、基板１０の表面のうちシール材形成領域ＧＡにおいて各々のシール下配線（下層側配線３ｂおよび上層側配線６ｂ）と重なる領域には基板表面で凹む複数列の溝１１０（凹部）が形成されている。従って、シール材ＧＳの下層側に相当する領域にシール下配線（下層側配線３ｂおよび上層側配線６ｂ）を形成しても、シール下配線の膜厚分に相当する盛り上がりは溝１１０の深さで緩和、吸収されるので、シール材形成領域ＧＡの最表層（第２層間絶縁膜７の表面）は平坦である。このため、シール材形成領域ＧＡの表面にギャップ材Ｇを含有のシール材ＧＳを塗布し、このシール材ＧＳによってアクティブマトリクス基板ＡＭと対向基板ＯＰとを貼り合わせても、ギャップ材Ｇからの応力はシール材形成領域ＧＡに分散して加わるので、シール下配線に集中することがない。それ故、閉回路を構成している信号線（走査線Ｙおよびリセット信号線８２）をギャップ材Ｇを含有のシール材ＧＳの下層側を通しても断線が発生しないので、表示の線欠陥などは発生しない。
【００４３】
また、このシール下配線に相当する部分でも、配線が２層構造になっているので、電気的抵抗が小さいとともに、たとえ下層側配線３ｂおよび上層側配線６ｂの一方に断線が発生したとしても、信号や電位の伝達・供給が可能であり、表示には支障がない。
【００４４】
図１１は、液晶装置ＬＰのコーナー部分（図１の円形領域Ｌ１２）の拡大図である。図１２は、図１１に示すリセット回路周辺部分のシール材形成領域の説明図である。図１３（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、図１２のＤ−Ｄ′線における断面図、Ｅ−Ｅ′線における断面図、およびＦ−Ｆ′線における断面図である。
【００４５】
図１１に示すように、走査線駆動回路２３の周辺のうちデータ線駆動回路２２の側とは反対側領域では、リセット駆動回路８０を構成するリセット信号線８１、８２と、定電位線８４との間にシール材ＧＳが形成され、このシール材ＧＳの下層側領域には、図１２を参照して説明するように、キャパシタ８５を構成する電極としての上層側配線６ｂと下層側配線３ｂとがシール下配線として通過している。
【００４６】
図１２および図１３（Ａ）、（Ｂ）に示すように、リセット信号線８１、８２および定電位線８４は、いずれも走査線Ｙと同時形成されたポリシリコン膜からなる配線である。キャパシタ８５を構成する２つの配線のうち、下層側配線３ｂは、あくまで定電位線８４からリセット信号線８１、８２に向かって突き出た延設部分であり、リセット信号線８１、８２および走査線Ｙと同時形成されたポリシリコン膜からなる電極層である。これに対して、上層側配線６ｂは、データ線Ｘと同時形成されたアルミニウム層からなる電極層であり、リセット信号線８１、８２に対してはコンタクトホール５ｂを介して電気的接続している。ここで、リセット信号線８１、８２に対してコンタクトホール５ｂを介して電気的接続する電極層を上層側配線６ｂとして用いたのは、リセット信号線８１、８２が互いに同層位置であるため、リセット信号線８２に電気的接続する上層側配線６ｂについては、リセット信号線８１に電気的接続させずに定電位線８４に向けて延設するためである。この形態では、キャパシタ８５は上層側配線６ｂと下層側配線３ｂの重なり部分に第１層間絶縁膜４を誘電体膜として備えている。
【００４７】
この領域では、キャパシタ８５を構成する下層側配線３ｂと上層側配線６ｂが２層構造で、隣合う配線とわずかな隙間を介して並んでいるのを利用して、そこをシール材ＧＳを塗布すべきシール材形成領域ＧＡとして利用するが、本形態では、図１３（Ｃ）に図１２のＦ−Ｆ′断面を示すように、基板１０の表面のうちシール材形成領域ＧＡにおいて各々のシール下配線（下層側配線３ｂおよび上層側配線６ｂ）と重なる領域には基板表面で凹む複数列の溝１１０が形成されている。従って、シール材ＧＳの下層側に相当する領域にシール下配線（下層側配線３ｂおよび上層側配線６ｂ）を形成しても、シール下配線の膜厚分に相当する盛り上がりは溝１１０の深さで緩和、吸収されるので、シール材形成領域ＧＡの最表層（第２層間絶縁膜７の表面）は平坦である。このため、シール材形成領域ＧＡの表面にギャップ材Ｇを含有のシール材ＧＳを塗布し、このシール材ＧＳによってアクティブマトリクス基板ＡＭと対向基板ＯＰとを貼り合わせても、ギャップ材Ｇからの応力はシール材形成領域ＧＡに分散して加わるので、シール下配線に集中することがない。それ故、閉回路を構成している信号線（キャパシタ８５を構成する下層側配線３ｂおよび上層側配線６ｂ）をギャップ材Ｇを含有のシール材ＧＳの下層側を通しても断線が発生しないので、所定の容量を確実に得ることができる。また、画面表示領域２１の四辺いずれの領域にも、実質的に同じ高さのシール材形成領域ＧＡを形成するので、セルギャップを精度よく制御できる。
【００４８】
しかも、従来であればデッドスペースであったシール材ＧＳの形成領域にキャパシタ８５を構成しているため、いくら容量の大きなキャパシタ８５を構成したといっても、アクティブマトリクス基板ＡＭを大型化せずに済み、かつ、画面表示領域２１を縮小する必要もない。
【００４９】
また、アクティブマトリクス基板ＡＭのいずれの領域でも、ベタで形成したアルミニウム層などをシール材形成領域ＧＡとした構成では、光硬化性のシール材ＧＳに紫外線を照射してそれを光硬化させる場合には対向基板ＯＰの方から光照射しなればならず、対向基板ＯＰとしては光透過性のかなり高い石英基板などを使用せざるを得ないという制約があるが、本発明によれば、配線形成領域にシール材ＧＳを形成するので、アクティブマトリクス基板ＡＭの側から光照射しても、配線同士の隙間を通って光がシール材ＧＳに到達し、硬化させることができる。それ故、対向基板ＯＰの光透過性についての要求を緩和でき、対向基板ＯＰについてはネオセラムなどの安価なガラス基板を使用できるという利点もある。また、熱硬化性のシール材ＧＳの場合には硬化時の熱に起因して基板に歪みが発生するのを避けることができないが、本発明によれば、このような歪みの原因となる加熱を必要としない光硬化性のシール材ＧＳを用いることができるという利点がある。
【００５０】
また、本形態では、図３および図６に示すように、データ線駆動回路２２と画面表示領域２１との間において、サンプリング回路２２４と画像信号線ＶＩＤ１〜ＶＩＤ６との間に相当する領域にシール材ＧＳが形成され、サンプリング回路２２４はシール材ＧＳよりも内側領域にある。このため、図１７に示す構造からみれば、シール材ＧＳよりも内側部分にサンプリング回路２２４を形成した分だけ、シール材８０よりも外側部分においてデータ線駆動回路２２の形成領域を拡張できる。それ故、本形態によれば、液晶表示パネルの表示の品位を高めることを目的に、データ線駆動回路２２に対してはそれを構成するＴＦＴのチャネル幅の拡張によるオン電流の増大（動作速度の向上）、あるいは大規模回路の導入などを行うことができる。逆にいえば、アクティブマトリクス基板の周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶表示パネルを構成することができる。また、データ線駆動回路２２全体をシール材ＧＳの内側に形成すると、そこに印加される直流成分の電位の影響を受けて液晶の劣化を招くおそれがあるが、本形態では、サンプリング回路２２４のみをシール材ＧＳの内側に配置したので、液晶を劣化させない。しかも、サンプリング回路２２４は表示画面見切り用の遮光膜ＢＭ２で覆われているので、たとえ液晶の配向に乱れが生じたとしても、表示の品位を落とさない。
【００５１】
（アクティブマトリクス基板の製造方法）
このようにしてシール材形成領域ＧＡを構成する際には、画素スイッチング用のＴＦＴ６０、走査線Ｙ、およびデータ線Ｘの製造工程をそのまま利用する。その製造方法を図１４ないし図１６を参照して説明する。これらの図は、本形態のアクティブマトリクス基板の製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図４のＡ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央部分には図７または図９のＢ−Ｂ′線における断面（シール材形成領域ＧＡ／シール下配線部）、右側部分には図７または図９のＣ−Ｃ′線における断面（シール材形成領域ＧＡ／シール下配線部）を示してある。なお、キャパシタ８５を構成する下層側配線３ｂおよび上層側配線６ｂを形成する工程は、基本的には以下に説明する方法と同様なので、その説明を省略する。
【００５２】
まず、図１４（Ａ）に示すように、石英基板、あるいは無アリカリガラス基板などのガラス基板からなる透明な基板１０の表面のうち、前記したシール材形成領域ＧＡに下層側配線層３ｂを形成する領域にウェットエッチングまたはドライエッチングを施して、そこに溝１１０を形成する。但し、画素ＴＦＴ部については平坦なままにしておく。なお、溝１１０を形成するにあたっては、基板１０にエッッチングを施してもよいが、それとは逆に、シール材形成領域ＧＡに下層側配線層３ｂを形成する領域の両側にシリコン酸化膜などを形成してこの部分を盛り上げ、その結果として、下層側配線層３ｂを形成する領域に溝１１０が形成される構成であってもよい。
【００５３】
次に、画素ＴＦＴ部およびシール下配線部のいずれの側にも、基板１０の表面全体に直接、あるいは基板１０の表面に形成した下地保護膜の表面全体に、減圧ＣＶＤ法などにより厚さが約５００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜１を形成した後、それをフォトリソグラフィ技術を用いて、図１４（Ｂ）に示すようにパターニングし、画素ＴＦＴ部の側に島状の半導体膜１ａ（能動層）を形成する。これに対して、シール下配線部の側では半導体膜１を完全に除去する。上記の半導体膜の形成は、アモルファスシリコン膜を堆積した後、６００℃〜７００℃の温度で１時間〜８時間の熱アニールを施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンを打ち込み、非晶質化した後、熱アニールにより再結晶化してポリシリコン膜を形成する方法を用いてもよい。
【００５４】
次に、図１４（Ｃ）に示すように、熱酸化法などにより半導体膜１ａの表面に厚さが約６００オングストローム〜約１５００オングストロームのゲート酸化膜２を形成する（ゲート酸化膜形成工程）。その結果、半導体膜１ａの厚さは、約３００オングストローム〜約１５００オングストローム、好ましくは３５０オングストローム〜約４５０オングストロームとなる。
【００５５】
次に、図１４（Ｄ）に示すように、走査線Ｙなどを形成するためのポリシリコン膜３を基板１０全面に形成した後、それをフォトリソグラフィ技術を用いて、図１４（Ｅ）に示すように、パターニングし、画素ＴＦＴ部の側に走査線Ｙの一部としてのゲート電極を形成する。これに対して、シール材形成領域ＧＡではポリシリコン膜を下層側配線３ｂとして残す。
【００５６】
次に、図１４（Ｆ）に示すように、画素ＴＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極をマスクとして、約０．１×１０１３／ｃｍ２  〜約１０×１０１３／ｃｍ２  のドーズ量で低濃度の不純物イオン１００（リンイオン）の打ち込みを行い、画素ＴＦＴ部の側には、ゲート電極に対して自己整合的に低濃度のソース領域１ｂ、および低濃度のドレイン領域１ｃを形成する。ここで、ゲート電極の真下に位置しているため、不純物イオン１００が導入されなかった部分は半導体膜１ａのままのチャネル領域となる。このようにしてイオン打ち込みを行った際には、ゲート電極として形成されていたポリシリコン膜、シール材形成領域ＧＡで下層側配線３ｂとして形成されていたポリシリコン膜にも不純物が導入されるので、それらはさらに導電化することになる。
【００５７】
次に、図１４（Ｇ）に示すように、画素ＴＦＴ部では、ゲート電極より幅の広いレジストマスク１０２を形成して高濃度の不純物イオン１０１（リンイオン）を約０．１×１０１５／ｃｍ２  〜約１０×１０１５／ｃｍ２  のドーズ量で打ち込み、高濃度のソース領域１ｄおよびドレイン領域１ｅを形成する。
【００５８】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極より幅の広いレジストマスク１０２を形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極の上に高濃度の不純物（リンイオン）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもよいことは勿論である。
【００５９】
また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画面表示領域およびＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート電極をマスクとして、約０．１×１０１５／ｃｍ２  〜約１０×１０１５／ｃｍ２  のドーズ量でボロンイオンを打ち込むことにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約０．１×１０１３／ｃｍ２  〜約１０×１０１３／ｃｍ２  のドーズ量で低濃度の不純物（ボロンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約０．１×１０１５／ｃｍ２  〜約１０×１０１５／ｃｍ２      のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（ボロンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。
【００６０】
次に、図１５（Ａ）に示すように、ゲート電極および下層側配線３ｂの表面側に、ＣＶＤ法などによりたとえば８００℃程度の温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１層間絶縁膜４を形成した後、図１５（Ｂ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィ技術を用いて、第１層間絶縁膜４のうち、ソース領域１ｄに対応する部分にコンタクトホール５ａを形成する。また、シール材形成領域ＧＡでは、下層側配線３ｂに対応する部分に複数のコンタクトホール５ｂを形成する。
【００６１】
次に、図１５（Ｃ）に示すように、第１層間絶縁膜４の表面側に、データ線Ｘを構成するためのアルミニウム膜６などの低抵抗導電膜をスパッタ法などで形成した後、図１５（Ｄ）に示すように、フォトリソグラフィ技術を用いて、アルミニウム膜６をパターニングし、画素ＴＦＴ部では、データ線Ｘの一部としてソース電極を形成し、シール材形成領域ＧＡでは上層側配線６ｂを形成する。
【００６２】
次に、図１６（Ａ）に示すように、ソース電極および上層側配線６ｂの表面側に、ＣＶＤ法などによりたとえば５００℃程度の低い温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＰＳＧ膜（ボロンやリンを含むシリケートガラス膜）などからなる第２層間絶縁膜７を形成した後、図１６（Ｂ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィ技術およびドライエッチング法などを用いて、第１層間絶縁膜４および第２層間絶縁膜７のうちドレイン領域１ｅに対応する部分にコンタクトホール８ａを形成する。
【００６３】
次に、図１６（Ｃ）に示すように、第２層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約１５００オングストロームのＩＴＯ膜９（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）をスパッタ法などで形成した後、図１６（Ｄ）に示すように、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングし、画素ＴＦＴ部では画素電極９ａを形成し、シール下配線部では、ＩＴＯ膜９を完全に除去する。ここで、画素電極９ａとしては、ＩＴＯ膜に限らず、ＳｎＯＸ  膜やＺｎＯＸ  膜などの高融点の金属酸化物などからなる透明電極材料を使用することも可能であり、これらの材料であれば、コンタクトホール８ａ内でのステップカバレージも実用に耐えるものである。
【００６４】
このように、画素ＴＦＴ部に画素スイッチング用のＴＦＴ６０、走査線Ｙ、およびデータ線Ｘを形成する工程を利用して下層側配線３ｂおよび上層側配線６ｂを形成すれば、シール材形成領域ＧＡを必要最小限の工程数で形成できる。
【００６５】
（その他の実施の形態）
なお、上記実施の形態では、シール材形成領域ＧＡを構成するシール下配線を１層の配線層で構成したが、ギャップ材含有のシール材ＧＳの下層側を１本の信号配線がシール下配線として通過する構成のアクティブマトリクス基板に本発明を適用した場合でも、この信号配線の断線を防止できるという利点がある。
【００６６】
【発明の効果】
以上説明したように、本発明に係る液晶装置では、アクティブマトリクス基板の基体となる基板の表面のうち、シール材形成領域において各々のシール下配線と重なる領域には溝が形成され、その分だけ、基板の表面が凹んでいる。従って、シール材の下層側に相当する領域にシール下配線を通しても、シール下配線の膜厚分に相当する盛り上がりは溝の深さで緩和、吸収されるので、シール材形成領域の最表層は平坦になる。このため、ギャップ材からの応力はシール材形成領域に分散して加わるので、シール下配線に集中することがない。それ故、閉回路を構成している信号線をギャップ材含有のシール材の下層側を通しても断線が発生しないので、表示の線欠陥などは発生しない。
【図面の簡単な説明】
【図１】本発明を適用した液晶装置の平面図である。
【図２】図１のＨ−Ｈ′線における断面図である。
【図３】図１に示す液晶装置に用いられる駆動回路内蔵型のアクティブマトリクス基板のブロック図である。
【図４】図１に示すアクティブマトリクス基板に形成した画素スイッチング用ＴＦＴの平面図である。
【図５】図１に示す液晶装置で行なうリセット（プリチャージ）動作を示すタイミングチャートである。
【図６】図１のＬ１１で示す領域を拡大して示す説明図である。
【図７】図６に示すデータ線駆動回路周辺のシール材形成領域の説明図である。
【図８】（Ａ）、（Ｂ）はそれぞれ、図７のＢ−Ｂ′線における断面図、およびＣ−Ｃ′線における断面図である。
【図９】図６に示す走査線駆動回路周辺のシール材形成領域の説明図である。
【図１０】（Ａ）、（Ｂ）はそれぞれ、図９のＢ−Ｂ′線における断面図、およびＣ−Ｃ′線における断面図である。
【図１１】図１のＬ１２で示す領域を拡大して示す説明図である。
【図１２】図１１に示すリセット回路周辺部分のシール材形成領域の説明図である。
【図１３】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、図１２のＤ−Ｄ′線における断面図、Ｅ−Ｅ′線における断面図、およびＦ−Ｆ′線における断面図である。
【図１４】図１に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１５】図１４に続いて行う工程を示す工程断面図である。
【図１６】図１５に続いて行う工程を示す工程断面図である。
【図１７】従来のアクティブマトリクス基板のコーナ部分を示す説明図である。
【図１８】図１７に示すアクティブマトリクス基板の走査線駆動回路周辺のシール材形成領域の説明図である。
【図１９】（Ａ）、（Ｂ）はそれぞれ、図１８のＱ−Ｑ′線における断面図、およびＲ−Ｒ′線における断面図である。
【符号の説明】
３ｂ  シール材形成領域の下層側配線
４    第１層間絶縁膜
６ｂ  シール材形成領域の上層側配線
７    第２層間絶縁膜
１０  基板
２１  画面表示領域
２２  データ線駆動回路
２３  走査線駆動回路
６０  画素スイッチング用のＴＦＴ
６４  サンプリング駆動信号線
６５  画像信号サンプリング用配線
８０  リセット駆動回路
８５  キャパシタ
１１０  基板の溝
ＡＭ  アクティブマトリクス基板
Ｇ    ギャップ材
ＧＳ  ギャップ材含有のシール材
ＧＡ  シール材形成領域
ＬＰ  液晶装置
ＯＰ  対向基板
ＶＩＤ１〜ＶＩＤ６      画像信号線
Ｘ    データ線
Ｙ    走査線
【図１】
0003617514.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003617514.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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