(57)【特許請求の範囲】
【請求項１】
それぞれ複数の列ライン（ＢＬ０〜ＢＬｎ）のうちの１つと複数の行ライン（ＷＬ０〜ＷＬｍ）のうちの１つとの間に接続されており、各列ライン（ＢＬ０〜ＢＬｎ）及び行ライン（ＷＬ０〜ＷＬｍ）と電気的に接続されている、磁気抵抗メモリ効果を有するメモリセル（ＭＣ）を備えた集積メモリにおいて、
該メモリセル（ＭＣ）が、各列ライン（ＢＬ０〜ＢＬｎ）及び／又は行ライン（ＷＬ０〜ＷＬｍ）から、各メモリセル（ＭＣ）を通る電流（ＩＢ）を用いて分離されて、各電気接続が遮断されるように構成され、前記各メモリセル（ＭＣ１２）が、該メモリセルを分離するための増大された電流（ＩＢ）により切り離し可能な材料（ＳＭ）を有しており、この材料（ＳＭ）は、メモリセル（ＭＣ１２）と各列ライン（ＢＬ２）及び／又は行ライン（ＷＬ１）との間に接続されている、磁気抵抗メモリ効果を有するメモリセル（ＭＣ）を備えた集積メモリ。
【請求項２】
メモリセル（ＭＣ）を分離するための電流（ＩＢ）が、データ信号をメモリセル（ＭＣ）のうちの１つから読み出す又はデータ信号をメモリセル（ＭＣ）に書き込むための電流よりも増大させてある、請求項１記載の集積メモリ。
【請求項３】
前記分離可能な材料（ＳＭ）は、層状に各メモリセル（ＭＣ１２）に設けられている、請求項１記載の集積メモリ。
【請求項４】
前記集積メモリは、前記行ライン（ＷＬ０〜ＷＬｍ）のうちの１つ若しくは前記列ライン（ＢＬ０〜ＢＬｎ）のうちの１つを交換するために少なくとも１つの冗長行ライン（ＲＷＬ）及び／又は冗長列ライン（ＲＢＬ）を有している、請求項１〜３のいずれか１項記載の集積メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、それぞれ複数の列ラインと複数の行ラインとの間に接続された、磁気抵抗メモリ効果を有するメモリセルを備えた集積メモリに関する。
【０００２】
【従来の技術】
磁気抵抗メモリ効果を有するメモリセルは、一般的に、データ信号を記憶するためにその状態を変化させることができる強磁性層を有している。このメモリ効果は、一般にいわゆるＧＭＲ効果（ｇｉａｎｔ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）又はＴＭＲ効果（ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）として公知である。このようなメモリセルの電気抵抗は、強磁性層の磁化に依存している。
【０００３】
いわゆるＭＲＡＭメモリとも呼ばれている、このようなメモリセルを備えた集積メモリは、例えばＤＲＡＭ型集積メモリと同様に構成されることが多い。この種のメモリは、一般的に互いにほぼ平行に延在する行ラインと列ラインを有するメモリセル構成を有しており、これらの行ラインは通常、列ラインに対し交差している。
【０００４】
この種のＭＲＡＭメモリは、国際特許第ＷＯ９９／１４７６０号より公知である。ここではメモリセルは、それぞれ１つの行ラインと１つの列ラインとの間に接続され、それぞれの行ライン及び列ラインと電気的に接続されている。磁気抵抗メモリ効果を有するこれらのメモリセルは、ここでは行ライン及び列ラインよりも高抵抗である。これらの列ラインは、メモリセルのうちの１つのデータ信号の読み出しのために、読み出し増幅器つまりセンスアンプに接続されている。この読み出しのために、列ライン上で検出可能な電流が測定される。
【０００５】
このようなＭＲＡＭメモリには、ＤＲＡＭメモリにおけるような、データ信号の読み出しのためにメモリセルをアドレス指定によりそれぞれの列ラインと接続させるダイオードやトランジスタが存在しない。このため、特にメモリセルの幾何学的配置において有利である。特に、メモリセルを積層して配置することにより、メモリセルの配置スペースを節減することが可能となる。
【０００６】
例えば製造プロセスにおける変動などの製造条件的な影響や経年変化の結果として、各メモリセルの抵抗が不所望に比較的低くなり、それにより誤動作を起こす可能性がある。このような欠陥メモリセルを介在させると、それぞれの接続された列ラインや行ラインは実質的に短絡してしまう。この列ライン若しくは行ラインに沿ったその他のメモリセルにもまた、このような短絡が起こる。さらに機能テストの際に、メモリセルのうちの１つによる短絡のために、該当するラインに沿っているその他のメモリセルがテストできなくなる可能性もある。欠陥メモリセルを有するメモリの修復の際、該当する各行ライン又は列ラインのみを交換することによってはこの問題は解決しない。その理由は、その他の関係するラインのメモリセルに依然として短絡によりその機能に障害が生じているからである。従ってこのような場合は、欠陥メモリセルの両方の該当するラインを交換しなければならない。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、冒頭に述べた形式の集積メモリにおいて、行ラインと列ラインとの間に短絡を起こすような欠陥メモリセルがある場合、このメモリの修復コストを軽減できるようにすることである。
【０００８】
【課題を解決するための手段】
この課題は、複数の列ラインのうちの１つと複数の行ラインのうちの１つとの間に接続され、それぞれの列ラインと行ラインと電気的に接続されている、磁気抵抗メモリ効果を有するメモリセルを備えた集積メモリによって解決され、これらのメモリセルは、各列ライン及び／又は行ラインから、ある電流を利用して各メモリセルから分離可能であるように構成されているので、各電気接続は遮断されている。
【０００９】
【発明の実施の形態】
本発明の集積メモリによれば、接続された各列ラインと行ラインとの間に短絡を引き起こす欠陥メモリセルが生じた際、これらのメモリセルを、それぞれの電気接続が遮断されるように分離することが可能である。これにより、該当する行ラインと列ラインとの間の短絡が遮断される。これにより、欠陥メモリセルに接続された列ライン及び行ラインと、これに接続されたメモリセルはもはや短絡することがない。欠陥メモリセルに接続された列ライン及び行ラインは、例えば集積メモリの通常作動又はテスト作動のために、引き続き使用することができる。この場合、メモリセルを分離するためのコストはかなり少ない。基本的には、ラインを交換する必要がない。
【００１０】
有利には、この集積メモリは、欠陥メモリセルの修復のための冗長メモリセルを有する。これらの冗長メモリセルは、アドレス指定により欠陥メモリセルを有する正規のラインと交換することができる、少なくとも１つの冗長行ライン及び／又は冗長列ラインによりまとめられている。この場合この集積メモリは、例えば外部テスト装置によりテストされ、その後いわゆる冗長分析に基づき冗長素子のプログラミングが行われる。その後、冗長回路がプログラミング可能な素子を、例えばプログラミング可能なフューズの形態で有し、これらのフューズは、交換すべきラインのアドレスを記憶するために用いられる。
【００１１】
欠陥メモリが存在する際にこの集積メモリを修復するには、ただ該当するラインを冗長ラインと交換すればよいだけである。欠陥メモリセルの短絡は遮断されているので、該当するライン以外のラインは、引き続き作動可能である。これにより有利には修復コストが軽減される。
【００１２】
この集積メモリが複数の冗長行ライン及び冗長列ラインを有していれば、欠陥メモリセルが存在する場合、もし欠陥メモリセルが前もって例えば接続された行ラインから分離されれば、この該当する行ラインに沿って、残りのメモリセルのための機能テストを続行させることができる。このようにして、たとえ途中で欠陥メモリセルが生じても、集積メモリの全てのメモリセルをテストすることができる。このことの利点は、その後の冗長分析に基づき、目的とされる最適な冗長ラインのプログラミングが行えるということである。これらの冗長ラインの数はたいていの場合制限されているので、このようにして製造する集積メモリの歩留まりを良くすることができる。
【００１３】
本発明によるメモリの実施形態においては、メモリセルのうちの１つからのデータ信号の読み出し又はデータ信号のメモリセルのうちの１つへの書き込みのための電流に対し、欠陥メモリセルを分離するための電流を増大させてある。欠陥メモリセルを分離するための電流は、例えば外部に接続された電源により生成される。この時有利には、上限電圧値が設定されているため、増大させた電流を供給する際に、所定の電圧値を上回ることはない。
【００１５】
本発明による集積メモリのその他の実施形態において、これらのメモリセルは電気的に分離可能な材料を有しており、この材料は、メモリセルと各列ライン及び／又は行ラインとの間に接続されている。この材料は、欠陥メモリセルを分離するための電流により、メモリセルと両方の接続されたラインのうちの１つ又は両ラインとの間の電気接続を遮断するように構成されている。そのためこの分離可能な材料は、有利には層状にメモリセルの上に設けられている。
【００１６】
その他の有利な実施形態は、従属請求項に記載されている。
【００１７】
【実施例】
以下本発明を、実施例を図示した図面に基づき詳細に説明する。
【００１８】
図１は、本発明の磁気抵抗メモリ効果を有するメモリセルＭＣを備えたメモリの実施例を示す。メモリセルとしては、ここではビットラインＢＬ０〜ＢＬｎとして表示されている列ライン、及び、ここではワードラインＷＬ０〜ＷＬｍとして表示されている行ラインよりも高抵抗であれば、あらゆる公知のＧＭＲ／ＴＭＲ素子が適している。このメモリは、ここでは実例として挙げた個数のワードラインとビットラインを有している。マトリックス状のメモリセルフィールド１に配置されているこれらのメモリセルＭＣは、それぞれビットラインＢＬ０〜ＢＬｎとワードラインＷＬ０〜ＷＬｍとの間に接続されている。
【００１９】
これらのメモリセルＭＣのうちの１つからデータ信号を読み出すために、相応するビットラインは、例えばセンスアンプに接続されているが、このセンスアンプは図１には示されていない。メモリセルに記憶された情報を読み出すには、該当するワードラインが制御される。そのためにこのワードラインに、所定の電位が印加されるため、読み出すべきメモリセルを通る電流が生じる。その他の全てのワードラインは、例えば基準電位におかれている。この読み出すべきメモリセルに接続されたビットラインは、データ信号を読み出すために、相応するセンスアンプに接続され、このセンスアンプはこの電流を検出する。
【００２０】
この図１に示されたメモリセルＭＣ１２は、ワードラインＷＬ１とビットラインＢＬ２との間に接続されている。このメモリセルＭＣ１２に欠陥があると仮定する。このメモリセルＭＣ１２を介してビットラインＢＬ２とワードラインＷＬ１は短絡するが、これは図１に概略的に短絡カーブＫＳで示してある。この短絡が例えばメモリの通常作動中に生じていれば、メモリセルを選択する際、ワードラインＷＬ１又はビットラインＢＬ２に沿って適正な読み出しプロセスや書き込みプロセスを行うことができなくなる。この場合、データ信号の読み出し又は書き込みのための電流に、メモリセルＭＣ１２内の短絡により引き起こされた電流が重畳されてしまう。
【００２１】
本発明によれば、このメモリセルＭＣ１２は、ビットラインＢＬ２及び／又はワードラインＷＬ１から電流ＩＢを用いて分離可能であるように構成される。この電流ＩＢは、ここでは外部の電源から供給され、データ信号の読み出し又は書き込み用の電流よりも増大させてある。このようにして、ビットラインＢＬ２とワードラインＷＬ１との間の短絡した電気接続を遮断することが可能になる。このメモリセルＭＣ１２は、ここではスイッチＳＢ、ＳＷにより適切にアドレス指定される。電流ＩＢを生成するための電源とワードラインＷＬ１は、それぞれこのメモリの基準電位ＧＮＤに接続されている。
【００２２】
このメモリセルフィールド１のメモリセルＭＣは、例えば機能テストにおいてその機能性に関しテストされる。ここで欠陥メモリセルＭＣが検出されると、このメモリセルＭＣは、上記の様にして分離することができる。これによりこのメモリセルフィールド１は、不所望な短絡電流を起こすことなく完全にテストできる。欠陥メモリセルＭＣが生じた際は、該当するワードラインＷＬ０〜ＷＬｍ若しくは該当するビットラインＢＬ０〜ＢＬｎは冗長ワードラインＲＷＬ又は冗長ビットラインＲＢＬと交換することができる。メモリセルフィールド１を完全にテストすることにより、完全な冗長分析が可能であり、それに基づいて、冗長ワードラインＲＷＬ若しくは冗長ビットラインＲＢＬの所期の最適なプログラミングを行うことができる。
【００２３】
基本的には、このメモリを冗長ラインと交換することなく引き続き作動させることも可能である。ただしこの該当メモリセルは故障しており、これによりその作動が妨げられる恐れがある。冗長ラインがある場合の修復の際は、該当するワードライン又はビットライン（図１ではＷＬ１又はＢＬ２）のみを交換すればよい。
【００２５】
図２は、このメモリセルＭＣ１２の実施形態を示している。この実施例においては、メモリセルＭＣ１２とワードラインＷＬ１との間に、電気的に分離若しくは切り離し可能な層状の材料ＳＭが配置されている。この層状の材料ＳＭは、付加的又は代替的にメモリセルＭＣ１２とビットラインＢＬ２との間に配置することも可能である。メモリセルＭＣ１２を通る電流ＩＢによりこのメモリセルＭＣ１２はこの層ＳＭにより分離されるので、メモリセルＭＣ１２とワードラインＷＬ１との間の電気接続は遮断されている。
【００２６】
【発明の効果】
本発明の集積メモリによれば、接続された各列ラインと行ラインとの間に短絡を引き起こす欠陥メモリセルが生じた際、これらのメモリセルを、それぞれの電気接続が遮断されるように分離することが可能である。これにより、該当する行ラインと列ラインとの間の短絡が遮断される。これにより、欠陥メモリセルに接続された列ライン及び行ラインと、これに接続されたメモリセルはもはや短絡することがない。欠陥メモリセルに接続された列ライン及び行ラインは、例えば集積メモリの通常作動又はテスト作動のために、引き続き使用することができる。この場合、メモリセルを分離するためのコストはかなり少ない。基本的には、ラインを交換する必要がない。
【図面の簡単な説明】
【図１】本発明の磁気抵抗のメモリセルを備えた集積メモリの実施形態を表す図である。
【図２】接続された行ライン及び列ラインを有するメモリセルの実施形態を表す図である。
【図１】
0003626116.tif 000002
【図２】
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