(57)【特許請求の範囲】
【請求項１】
波形等化すべきディジタル入力信号の実数成分のみが入力される第１の入力端子と、
上記波形等化すべきディジタル入力信号の虚数成分のみが入力される第２の入力端子と、
上記ディジタル入力信号に対し波形等化のフィルタ処理を行う複数のトランスバーサルフィルタと、
波形等化されたディジタル出力信号の実数成分のみが出力される第１の出力端子と、
上記波形等化されたディジタル出力信号の虚数成分のみが出力される第２の出力端子と、
上記第１，第２の入力端子と、上記複数のトランスバーサルフィルタと、上記第１，第２の出力端子との間を接続する配線の接続を選択する複数の選択器と、
上記複数の選択器を制御して、上記ディジタル入力信号が実数成分のみを有する信号である場合に本波形等化装置全体が実数フィルタとなり、上記ディジタル入力信号が実数成分および虚数成分を有する信号である場合に本波形等化装置全体が複素数フィルタとなるようにフィルタ構成を制御するフィルタ構成制御信号を発生するフィルタ構成制御信号発生器とを備え、
前記ディジタル入力信号をｄｉとし、該ディジタル入力信号ｄｉが複素数の場合はその実数成分をｄｉ（ｒ）、虚数成分をｄｉ（ｉ）とするとともに、
前記ディジタルフィルタのタップ係数をＣｉ（ｎ）とし、該タップ係数Ｃｉ（ｎ）が複素数の場合はその実数成分をＣｉ（ｎ）（ｒ）、虚数成分をＣｉ（ｎ）（ｉ）とすると、
前記実数フィルタは、Σ（Ｃｉ（ｎ）×ｄｉ）により表わされる信号処理を行うことで、前記ディジタル出力信号の実数成分として、当該Σ（Ｃｉ（ｎ）×ｄｉ）を出力し、
前記複素数フィルタは、Σ（Ｃｉ（ｎ）（ｒ）＋ｊＣｉ（ｎ）（ｉ））×（ｄｉ（ｒ）＋ｊｄｉ（ｉ））により表わされる信号処理を行うことで、前記ディジタル出力信号の実数成分として、Σ（Ｃｉ（ｎ）（ｒ）×ｄｉ（ｒ）−Ｃｉ（ｎ）（ｉ）×ｄｉ（ｉ））を、虚数成分として、Σ（Ｃｉ（ｎ）（ｒ）×ｄｉ（ｉ）＋Ｃｉ（ｎ）（ｉ）×ｄｉ（ｒ））を、それぞれ出力し、
本波形等化装置全体が実数フィルタとなった場合と、本波形等化装置全体が複素数フィルタとなった場合でフィルタ処理に使用しているトランスバーサルフィルタのタップ数が同一である、
ことを特徴とする波形等化装置。
【請求項２】
請求項１記載の波形等化装置において、
上記実数成分のみを有する信号はＶＳＢ信号であり、上記実数成分および虚数成分を有する信号はＱＡＭ信号である、
ことを特徴とする波形等化装置。
【請求項３】
請求項１記載の波形等化装置において、
上記複数のトランスバーサルフィルタのうちの、所定のトランスバーサルフィルタは、複数のタップを有し、
上記複数のタップのいずれかを選択するタップ選択器と、
上記タップ選択器を制御して上記所定のトランスバーサルフィルタのセンタータップの位置を変更するセンタータップ制御信号を発生するセンタータップ制御信号発生器とを備えた、
ことを特徴とする波形等化装置。
【請求項４】
請求項１記載の波形等化装置において、
上記複数のトランスバーサルフィルタのうちの、所定のトランスバーサルフィルタはフィルタ動作制御信号に応じてタップ長が切り替え可能であり、
上記所定のトランスバーサルフィルタのタップ長を切り替えることでフィルタ動作を切り替えるフィルタ動作制御信号を発生するフィルタ動作制御信号発生器を備えた、
ことを特徴とする波形等化装置。
【請求項５】
実数成分のみをもつディジタル入力信号が入力される第１の入力端子と、虚数成分のみをもつディジタル入力信号が入力される第２の入力端子と、第１及び第２の出力端子と、波形等化のフィルタ処理を行う第１ないし第４のトランスバーサルフィルタ（以下、ＴＦと称す）部と、入力される信号を遅延させて出力する遅延手段と、上記第１ないし第４のＴＦ部のタップ係数を制御する第１及び第２のタップ係数制御手段とを備え、
上記第１の入力端子のみに信号を入力する場合には、
上記第１ないし第４のＴＦ部を、
上記第１の入力端子に入力される信号を上記第１のＴＦ部に入力し、上記第１の出力端子から出力する信号を上記遅延手段により遅延した信号を上記第２のＴＦ部に入力し、該第２のＴＦ部の遅延出力を上記第３のＴＦ部に入力し、該第３のＴＦ部の遅延出力を上記第４のＴＦ部に入力し、上記各第２ないし第４のＴＦ部によりフィルタ処理した信号を上記第１のＴＦ部のフィルタ処理により得られた信号と上記第１のＴＦ部の主信号成分とに加算して上記第１の出力端子から出力するよう接続して、
上記第１の出力端子の出力に基づいて上記第１のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数を制御しながら、上記第１の入力端子に入力される入力信号の波形等化処理を行い、得られた信号を上記第１の出力端子から出力し、
上記第１の入力端子と第２の入力端子との両方に信号を入力する場合には、
上記第１ないし第４のＴＦ部を、
上記第１の入力端子に入力される信号を上記第１及び第３のＴＦ部に入力し、上記第２の入力端子に入力される信号を上記第２及び第４のＴＦ部に入力し、上記第１のＴＦ部のフィルタ処理した信号から上記第２のＴＦ部のフィルタ処理した信号を減算した値に上記第１のＴＦ部の主信号成分を加算して上記第１のデータ出力端子から出力し、上記第３のＴＦ部のフィルタ処理した信号と上記第４のＴＦ部のフィルタ処理した信号と該第４のＴＦ部の主信号成分とを加算して上記第２の出力端子から出力するよう接続して、
上記第１及び第２の出力端子からの出力に基づいて上記第２のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数を制御しながら、上記第１ないし第２の入力端子に入力される入力信号の波形等化処理を行い、得られた信号の実数成分を上記第１の出力端子から出力するとともに、得られた信号の虚数成分を上記第２の出力端子から出力する、
ことを特徴とする波形等化装置。
【請求項６】
請求項５に記載の波形等化装置において、
上記第１及び第４のＴＦ部は、それぞれｎ個（ｎは３以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されており、
上記第１のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力し、該複数の遅延出力の１つを、外部から入力されるセンタータップ制御信号に基づいて選択し、上記第１のＴＦ部の主信号成分として出力する第１の選択手段と、
上記第４のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を入力とし、該複数の遅延出力の１つを、上記センタータップ制御信号に基づいて選択し、上記第４のＴＦ部の主信号成分として出力する第２の選択手段とを備えた、
ことを特徴とする波形等化装置。
【請求項７】
実数成分のみを持つディジタル入力信号が入力される第１の入力端子と、
虚数成分のみを持つディジタル入力信号が入力される第２の入力端子と、
上記第１の入力端子に入力される入力信号を入力として波形等化のためのフィルタ処理した信号と、該フィルタ処理における主信号成分とを出力する第１のＴＦ部と、
第１及び第２の入力を有し、該第２の入力を上記第２の入力端子に入力される入力信号とし、上記第１及び第２の入力のいずれか一方を選択して出力する第１の選択回路と、
該第１の選択回路の出力を入力として波形等化のためのフィルタ処理した信号と入力信号を遅延させた遅延信号とを出力する第２のＴＦ部と、
上記第１の入力端子に入力される入力信号と上記第２のＴＦ部の遅延信号のいずれか一方を選択して出力する第２の選択器と、
該第２の選択回路の出力を入力として波形等化のためのフィルタ処理した信号と入力信号を遅延させた遅延信号とを出力する第３のＴＦ部と、
上記第２の入力端子に入力される入力信号と上記第３のＴＦ部の遅延信号のいずれか一方を選択して出力する第３の選択器と、
該第３の選択回路の出力を入力として波形等化のためのフィルタ処理した信号と、該フィルタ処理における主信号成分とを出力する第４のＴＦ部と、
上記第２のＴＦ部のフィルタ処理により得られた信号と該フィルタ処理した信号を反転させた信号のいずれか一方を選択して出力する第４の選択器と、
該第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号と，上記第４のＴＦ部の出力する主信号成分のいずれか一方を選択して出力する第５の選択器と、
上記第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号と，上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号のいずれか一方を選択して出力する第６の選択器と、
該第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号を出力する第１の出力端子と、
上記第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号を遅延させて、該遅延させて得られた信号を上記第１の選択器の第１の入力となるよう出力する遅延器と、
上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号を出力する第２の出力端子と、
上記第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号に基づいて、上記第１ないし第４のＴＦ部のタップ係数を制御する第１のタップ係数制御手段と、
上記第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号、及び上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号に基づいて上記第１ないし第４のＴＦ部のタップ係数を制御する第２のタップ係数制御手段と、を備え、
上記第１の入力端子のみに信号を入力する場合には、上記第１の選択器は、上記遅延器からの入力を選択して出力し、上記第２の選択器は、上記第２のＴＦ部の遅延信号を選択して出力し、上記第３の選択器は、上記第３のＴＦ部の遅延信号を選択して出力し、上記第４の選択器は、上記第２のＴＦ部のフィルタ処理により得られた信号を選択して出力し、上記第５の選択器は、上記第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号を選択して出力し、上記第６の選択器は、上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号を選択して出力し、上記第１のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数の制御を行い、
上記第１の入力端子と第２の入力端子との両方に信号を入力する場合には、上記第１の選択器は、上記第２の入力端子の入力を選択して出力し、上記第２の選択器は、上記第１の入力端子の入力を選択して出力し、上記第３の選択器は、上記第２の入力端子の入力を選択して出力し、上記第４の選択器は、上記第２のＴＦ部のフィルタ処理により得られた信号の反転信号を選択して出力し、上記第５の選択器は、上記第４のＴＦ部の主信号成分を選択して出力し、上記第６の選択器は、上記第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号を選択して出力し、上記第２のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数の制御を行う、
ことを特徴とする波形等化装置。
【請求項８】
請求項７に記載の波形等化装置において、
上記第１及び第４のＴＦ部は、それぞれｎ個（ｎは３以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目の入力となるよう接続されており、各ＴＦのフイルタ処理した信号を加算した信号を、それぞれ上記第１及び第４のＴＦ部のフィルタ処理した出力とし、
上記第１のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力し、該複数の遅延出力の１つを、外部から入力されるセンタータップ制御信号に基づいて選択して、上記第１のＴＦ部の主信号成分として出力する第７の選択手段と、
上記第４のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力し、該複数の遅延出力の１つを、上記センタータップ制御信号に基づいて選択して、上記第４のＴＦ部の主信号成分として出力する第８の選択手段とを備えた、
ことを特徴とする波形等化装置。
【請求項９】
請求項５または請求項７のいずれかに記載の波形等化装置において、
上記第１ないし第４のＴＦ部の少なくとも１つは、ｎ個（ｎは２以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されており、該ＴＦのうちの１個以上のＴＦが、外部から入力されるフィルタ動作制御信号により動作状態を稼動状態と停止状態とのいずれかに切り替えられる、
ことを特徴とする波形等化装置。
【請求項１０】
請求項５または請求項７のいずれかに記載の波形等化装置において、
上記第１及び第４のＴＦ部は、ｎ個（ｎは２以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されており、
上記第２及び第３のＴＦ部は、ｓ個（ｓは２以上の整数）のＴＦを備え、該各ＴＦはｔ（１≦ｔ≦ｓ−１：ｔは整数）番目のＴＦの遅延出力がｔ＋１番目のＴＦの入力となるよう接続されており、
上記第１ないし第４のＴＦ部は、それぞれを構成する各ＴＦのうちの１個以上のＴＦが、外部から入力されるフィルタ動作制御信号により動作状態を稼動状態と停止状態とのいずれかに切り替えられる、
ことを特徴とする波形等化装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル放送に用いられるディジタル信号の伝送路歪みを低減する波形等化装置に関するものである。
【０００２】
【従来の技術】
ディジタル放送は、当初衛星を主体に行われてきたが、近年では地上波放送やケーブル放送もディジタル化の流れが押し寄せている。この地上波ディジタル放送やケーブルディジタル放送において伝送路歪を低減する波形等化技術は必須なものである。
【０００３】
以下、地上波ディジタル放送における従来の波形等化装置について、米国で採用されている８値ＶＳＢ（Ｖｅｓｔｉｇｉａｌ  Ｓｉｄｅ  Ｂａｎｄ：残留側波帯）変調方式を用いたＤＴＶ（Ｄｉｇｉｔａｌ  Ｔｅｌｅｖｉｓｉｏｎ）方式を例に説明する。
【０００４】
図１１は従来のＶＳＢ変調方式に対応した波形等化装置の構成図を示しており、図において、波形等化装置は、ＶＳＢ変調方式を用いたＤＴＶ信号（以下ＶＳＢ信号と称す）Ｓ１が入力されるデータ入力端子１００１と、データ入力端子から入力されるＶＳＢ信号に対して波形等化のフイルタ処理を行うディジタルフィルタ部１０１５と、ディジタルフィルタ部１０１５により波形等化のフィルタ処理されたＶＳＢ信号Ｓ２を出力するデータ出力端子１０１１と、ディジタルフィルタ部１０１５から得られるデータに基づいて、ディジタルフィルタ部１０１５内において用いられるタップ係数を算出し、これをディジタルフィルタ部１０１５に出力するタップ係数制御部１０１４とを備えている。
【０００５】
ディジタルフィルタ部１０１５内において、３２タップトランスバーサルフィルタ（以下ＴＦと略す）１００２は、データ入力端子１００１に入力される信号Ｓ１を入力とし、内部の３２タップからそれぞれ得られる信号と、各タップに対応してタップ係数制御部１０１４により与えられたタップ係数との積を求め、これらの積の和を波形等化のフィルタ処理により得られた信号として加算器１００９に出力する。また入力された信号を遅延した得られた遅延信号を３２タップＴＦ１００３及び加算器１００９に出力する。ＴＦ１００３は、ＴＦ１００２から出力された遅延信号を入力とし、内部の３２タップからそれぞれ得られる信号と、各タップに対応してタップ係数制御部１０１４により与えられたタップ係数との積を求め、これらの積の和を波形等化のフィルタ処理により得られた信号として加算器１００９に出力する。ここではＴＦ１００２とＴＦ１００３とを１つの６４タップＴＦと同等のものとして使用しており、ＴＦ１００２から出力される遅延信号を加算器１００９にＴＦ１００２とＴＦ１００３とにより構成される６４タップＴＦのセンタータップの信号、即ち主信号成分として出力している。遅延器１００４は加算器１００９から出力される信号を３２シンボル分遅延して遅延器１０１０及びスライサ１００５に出力する。スライサ１００５は遅延器１００４の出力信号をＶＳＢ信号の取りうる８値のいずれかの最も近い値にマッピングして出力し、入力される信号のノイズが後段の処理に対して与える影響をなくす。６４タップＴＦ１００６は、スライサ１００５から出力された信号を入力とし、内部の各タップから得られる信号と、各タップに対応してタップ係数制御部１０１４により与えられるタップ係数との積を求め、これらの積の和を波形等化のフィルタ処理により得られた信号として加算器１００９に出力するとともに、入力された信号を遅延して得られた遅延信号を６４タップＴＦ１００７に出力する。６４タップＴＦ１００７は、ＴＦ１００６から出力された信号を入力とし、内部の各タップから得られる信号と、各タップに対応してタップ係数制御部１０１４により与えられるタップ係数との積を求め、これらの積の和を波形等化のフィルタ処理により得られた信号として加算器１００９に出力するとともに、入力された信号を遅延して得られた遅延信号を６４タップＴＦ１００８に出力する。６４タップＴＦ１００８は、ＴＦ１００７から出力された信号を入力とし、内部の６４タップからそれぞれ得られる信号と、各タップに対応してタップ係数制御部１０１４より与えられるタップ係数との積を求め、これらの積の和を波形等化のフィルタ処理により得られた信号として加算器１００９に出力する。ここでは直列に接続した３つのＴＦ１００６，ＴＦ１００７、ＴＦ１００８を１つの１９２タップＴＦの代わりとして使用している。遅延器１０１０は遅延器１００４から得られる信号を６４シンボル×３＝１９２シンボル分、即ちＴＦ１００６，ＴＦ１００７、ＴＦ１００８により信号が遅延される分だけ遅延させてタップ係数制御部１０１４に出力する。加算器１００９はＴＦ１００２，ＴＦ１００３，ＴＦ１００６，ＴＦ１００７，及びＴＦ１００８からそれぞれ得られる積和演���結果、即ちそれぞれの波形等化のフィルタ処理により得られた信号を加算して得られた信号を、データ出力端子１０１１から波形等化処理したＶＳＢ信号Ｓ２として出力するとともに、この加算して得られた信号をタップ係数制御部１０１４及び遅延器１００４に出力する。タップ係数制御部１０１４は加算器１００９と遅延器１０１０の出力に基づいて、ＴＦ１００２，ＴＦ１００３，ＴＦ１００６，ＴＦ１００７，及びＴＦ１００８の内部の各タップに対応したタップ係数を算出し、これをＴＦ１００２，ＴＦ１００３，ＴＦ１００６，ＴＦ１００７，及びＴＦ１００８に出力することでタップ係数の更新制御を行う。
【０００６】
図１２はＶＳＢ方式の信号フォーマットの構成図であり、ＶＳＢ方式の信号フォーマットは、映像や音声などのデータ信号３１０１を含む領域と、フィールド同期信号３１０２を含む領域と、セグメント同期信号３１０３を含む領域とからなる。
【０００７】
図１３はフィールド同期信号の構成を示す模式図であり、領域３１０２のフィールド同期信号は、図１３に示すように、ＰＮ５１１信号３２０１と、３つのＰＮ６３信号３２０２と、コントロール信号３２０３とを含む。なお、フィールド同期信号＃２はフィールド同期信号＃１に対してＰＮ６３信号３２０２の２番目の値が逆になっているだけの違いである。また、図１３において、左側に記入している数値、即ち、＋７、＋５、＋３、＋１、−１、−３、−５、−７は８値ＶＳＢ変調方式の取る８通りの数値の一例を示したものである。
【０００８】
このＶＳＢ信号は、１フレームあたり８３２シンボル、３１３セグメントである。また、ＰＮ５１１信号３２０１は、ＰＮ５１１＝Ｘ９＋Ｘ７＋Ｘ６＋Ｘ４＋Ｘ３＋Ｘ＋１で、Ｐｒｅ−ｌｏａｄは０１０００００００で表される。ＰＮ６３信号３２０２は、ＰＮ６３＝Ｘ６＋Ｘ＋１で、Ｐｒｅ−ｌｏａｄは１００１１１で表される。ＰＮ５１１信号３２０１は５１１シンボル、ＰＮ６３信号３２０２はそれぞれ６３シンボル、コントロール信号３２０３は１２８シンボルであり、フィールド同期信号３１０２全体で８２８シンボルである。
【０００９】
次に動作について図１１を用いて説明する。まず、８値ＶＳＢ変調されたＤＴＶ信号を入力信号Ｓ１としてデータ入力端子１００１に入力すると、ＴＦ１００２及びＴＦ１００３により、タップ係数制御部１０１４により設定されるタップ係数に基づいて、波形等化処理が行われ、ＴＦ１００２及びＴＦ１００３それぞれの内部のタップの出力の積和演算結果、及びＴＦ１００２が出力する遅延信号が加算器１００９に送られる。加算器１００９は入力される信号を加算し、加算により得られた信号を出力信号Ｓ２として、データ出力端子１０１１から出力するとともに、タップ係数制御部１０１４及び遅延器１００４に出力する。遅延器１００４は３２シンボル分だけ出力信号Ｓ２を遅延させてスライサ１００５及び遅延器１０１０に出力する。スライサ１００５は遅延器１００４の出力を８値のいずれか１番近い値にマッピングすることで、その後の処理における信号のノイズの影響をなくす。ＴＦ１００６、ＴＦ１００７、及びＴＦ１００８はスライサ１００５の出力を波形等化処理し、その処理結果を加算器１００９に出力する。遅延器１０１０は、遅延器１００４の出力を、１９２シンボル分だけ、即ちＴＦ１００６、ＴＦ１００７、及びＴＦ１００８によって遅延される分だけ信号を遅延して、タップ係数制御部１０１４に出力する。この遅延器１０１０はスライサ１００５により８値化されていない遅延器１００４の出力をタップ係数制御部１０１４に出力するために設けられている。タップ係数制御部１０１４は、出力信号Ｓ２と図１３に示した８通りのシンボル値の最も確からしいシンボル値との誤差を求め、これを用いてＬＭＳ（Ｌｅａｓｔ  ＭｅａｎＳｑｕａｒｅ）アルゴリズムに基づきＴＦ１００２、ＴＦ１００３、ＴＦ１００６、ＴＦ１００７、ＴＦ１００８のタップ係数の係数更新を行う。
【００１０】
ＴＦ１００２及びＴＦ１００３は上述したように１つのＴＦと同様の働きをしており、これらはいわゆるフィードフォワード型のＴＦとなっている。また、ＴＦ１００６，ＴＦ１００７及びＴＦ１００８は上述したように１つのＴＦと同様の働きをしており、これらはいわゆるフィードバック型のＴＦとなっており、遅延器１００４により３２シンボルだけ遅延した信号を波形等化処理することで、ＴＦ１００２及びＴＦ１００３では波形等化できなかった後ろの範囲の波形等化を可能としている。
【００１１】
次にタップ係数制御部１０１４の動作について説明する。タップ係数制御部１０１４では、入力される出力信号Ｓ２と８通りのシンボル値の最も確からしいシンボル値との誤差を求め、ＬＭＳ（Ｌｅａｓｔ  ＭｅａｎＳｑｕａｒｅ）アルゴリズムに基づきＴＦ１００２、ＴＦ１００３、ＴＦ１００６、ＴＦ１００７、及びＴＦ１００８のタップ係数の係数更新を行う。ＬＭＳアルゴリズムは、下記の式１に基づいてＴＦ１００２、ＴＦ１００３、ＴＦ１００６、ＴＦ１００７、及びＴＦ１００８内のタップｉ（ｉは正の整数）のタップ係数Ｃｉのｎ（ｎは正の整数）回目の更新を行なうアルゴリズムである。
Ｃｉ（ｎ＋１）＝Ｃｉ（ｎ）−α×ｅｎ×ｄｉ  …式１
【００１２】
ここで、αは係数更新量を決定する固定の定数ステップサイズを、ｅｎは出力信号の誤差を、ｄｉはタップｉのデータをそれぞれ示し、−α×ｅｎ×ｄｉが係数更新量を示す。タップ係数制御部１０１４は式１に基づいてＴＦ１００２、ＴＦ１００３、ＴＦ１００６、ＴＦ１００７、及びＴＦ１００８内で用いるタップ係数を更新する。なお、出力信号Ｓ２は下記の式２で表される。
Ｓ２（ｎ）＝Σ（ｉ＝０、２５５）（Ｃｉ（ｎ）×ｄｉ）  …式２
【００１３】
次に、ケーブルディジタル放送に用いられる従来の波形等化装置について説明する。ケーブルディジタル放送においてもＬＭＳアルゴリズムを用いた波形等化が行われる。ただし、ケーブルディジタル放送では変調方式としては、８値ＶＳＢ変調方式ではなく、一般的に直交振幅変調であるＱＡＭ（Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）変調方式が用いられている。
【００１４】
図１４に多値数が６４であるＱＡＭ変調方式を用いたＤＴＶ信号（以下ＱＡＭ信号と称す）に関して、その信号点配置を示す。横軸は実数軸を表わし、縦軸は虚数軸を表わす。
【００１５】
図１５は多値数が６４である６４値ＱＡＭ変調方式に対応した波形等化装置の構成を示すブロック図であり、図において、データ入力端子２００１には６４値ＱＡＭ信号の実数成分が入力される。入力された６４値ＱＡＭ信号の実数成分はＴＦ２００３及びＴＦ２００５に入力される。ＴＦ２００３は内部の各タップ出力の積和演算を行い、その結果を波形等化のフィルタ処理により得られた信号として減算器２００７に出力する。また、ＴＦ２００３の主信号は加算器２００９に入力される。また、ＴＦ２００３の各タップの出力をタップ係数制御部２０１３に入力する。ＴＦ２００５は内部の各タップ出力の積和演算を行い、その結果を波形等化のフィルタ処理により得られた信号として加算器２００８に出力する。
【００１６】
一方、データ入力端子２００２には６４値ＱＡＭ信号の虚数成分が入力される。入力された６４値ＱＡＭ信号の虚数成分はＴＦ２００４及びＴＦ２００６に入力される。ＴＦ２００６は内部で各タップ出力の積和演算を行い、その結果を波形等化のフィルタ処理により得られた信号として加算器２００８に出力する。また、ＴＦ２００６の主信号は加算器２０１０に入力される。また、ＴＦ２００６の各タップの出力をタップ係数制御部２０１３に入力する。ＴＦ２００４は内部で各タップ出力の積和演算を行い、その結果を波形等化のフィルタ処理により得られた信号として減算器２００７に出力する。
【００１７】
減算器２００７はＴＦ２００３の積和演算結果の出力から、ＴＦ２００４の積和演算結果の出力を減算する。加算器２００９は減算器２００７の出力とＴＦ２００３の主信号とを加算し、その結果をデータ出力端子２０１１から複素出力信号Ｓ２２の実数成分として出力するとともに、タップ係数制御部２０１３に入力する。
【００１８】
加算器２００８はＴＦ２００６の積和演算結果の出力と、ＴＦ２００５の積和演算結果の出力とを加算する。加算器２０１０は加算器２００８の出力とＴＦ２００６の主信号とを加算し、その結果をデータ出力端子２０１２から複素出力信号Ｓ２２の虚数成分として出力するとともに、タップ係数制御部２０１３に入力する。タップ係数制御部２０１３は入力される出力信号の実数成分及び虚数成分、並びにＴＦ２００３及びＴＦ２００６のタップ出力に基づいてＴＦ２００３〜ＴＦ２００６のタップ係数の更新制御を行う。
【００１９】
この波形等化装置から得られる複素出力信号Ｓ２２は下記の式３で表される。
Ｓ２２（ｎ）＝Σ（ｉ＝０、２５５）（Ｃｉ（ｎ）×ｄｉ）  …式３
【００２０】
ここでＣｉ（ｎ）とｄｉとを、
ｄｉ  ＝ｄｉ（ｒ）＋ｊｄｉ（ｉ）
Ｃｉ（ｎ）＝Ｃｉ（ｎ）（ｒ）＋ｊＣｉ（ｎ）（ｉ）
（ただし、以下、（ｒ）は実数部データを、（ｉ）は虚数部データを表すものとする。）
というように複素表現すると、複素出力信号Ｓ２２は下記のようにあらわせる。
【００２１】
0003611528.tif 000002
【００２２】
ここでＳ２２（ｎ）を
Ｓ２２（ｎ）＝Ｓ２２（ｎ）（ｒ）＋ｊＳ２２（ｎ）（ｉ）
とあらわすと、Ｓ２２（ｎ）（ｒ）とＳ２２（ｎ）（ｉ）は各々下記の式４、式５であらわされる。
【００２３】
Ｓ２２（ｎ）（ｒ）＝Σ（ｉ＝０、２５５）（Ｃｉ（ｎ）（ｒ）×ｄｉ（ｒ）−Ｃｉ（ｎ）（ｉ）×ｄｉ（ｉ））  …式４
Ｓ２２（ｎ）（ｉ）＝Σ（ｉ＝０、２５５）（Ｃｉ（ｎ）（ｒ）×ｄｉ（ｉ）＋Ｃｉ（ｎ）（ｉ）×ｄｉ（ｒ））  …式５
【００２４】
次にタップ係数制御部２０１３によるタップ係数更新の動作について説明する。タップ係数制御部２０１３は入力される出力信号の実数成分及び虚数成分、並びにＴＦ２００３及びＴＦ２０００６のタップ出力に基づいてＴＦ２００３〜ＴＦ２００６のタップ係数の更新制御を行う。ＱＡＭの場合に用いられるタップ係数の係数更新式は、ＬＭＳアルゴリズムを用いて上述した式１と同様に以下のように表わされる。
Ｃｉ（ｎ＋１）＝Ｃｉ（ｎ）−α×ｅｎ×ｄｉ＊…式６
（但しｄｉ＊はｄｉの複素共役（複素数））
【００２５】
ここで、
Ｃｉ（ｎ）＝Ｃｉ（ｎ）（ｒ）＋ｊＣｉ（ｎ）（ｉ）
ｅｎ＝ｅｎ（ｒ）＋ｊｅｎ（ｉ）
ｄｉ＝ｄｉ（ｒ）＋ｊｄｉ（ｉ）
ｄｉ＊＝ｄｉ（ｒ）−ｊｄｉ（ｉ）
として上記式６を複素表現を用いて展開すると、
実数成分については、
Ｃｉ（ｎ＋１）（ｒ）＝Ｃｉ（ｎ）（ｒ）−α×｛ｅｎ（ｒ）×ｄｉ（ｒ）＋ｅｎ（ｉ）×ｄｉ（ｉ）｝
虚数成分については、
Ｃｉ（ｎ＋１）（ｉ）＝Ｃｉ（ｎ）（ｉ）−α×｛ｅｎ（ｉ）×ｄｉ（ｒ）−ｅｎ（ｒ）×ｄｉ（ｉ）｝
とあらわせる。
【００２６】
【発明が解決しようとする課題】
従来の波形等化装置は以上のように構成されており、これらのような波形等化装置を用いることにより、歪みを低減したＤＴＶ信号を得ることができる。
【００２７】
しかしながら、従来の波形等化装置においては、ＶＳＢ信号が入力された場合とＱＡＭ信号が入力された場合とで、上述した式２と式４、５に示すように出力信号の計算式が異なり、それぞれに合わせて別々に波形等化装置を準備する必要がある。このため、ＶＳＢ信号とＱＡＭ信号との両方の信号に適用できる波形等化装置を設ける場合、それぞれの信号に対応した波形等化装置を設けて、これらを切り替えて使用する必要があり、回路規模が大きくなってしまうという問題点があった。
【００２８】
また、タップ係数制御部１０１４は、上述した式１に示すようなＬＭＳアルゴリズムにより、ＶＳＢ信号の誤差を用いてタップ係数の算出を行っている。このため、タップ係数制御部１０１４には、スライサ１００５によりスライスされる前の信号を、ＴＦ１００６、ＴＦ１００７、及びＴＦ１００８により遅延される時間と同じ時間だけ遅延させて入力してやる必要があり、このための手段として遅延器１０１０を設ける必要があった。しかしながら、このような遅延器は回路規模が大きく、波形等化装置全体の回路規模が増大するという問題点があった。
【００２９】
また、従来の波形等化装置においては、出力信号に基づいてタップ係数制御手段１０１４によりタップ係数を更新していくことにより、フィルタ特性を最適化させる適応制御を行なう構成となっているため、フィルタ特性は一定ではなく、タップ係数の更新に伴い変化していく。このため、適応制御で更新されたフィルタの特性を簡単に知ることができないという問題点があった。
【００３０】
本発明は上記のような問題点を解消するためになされたものであり、ＶＳＢ信号とＱＡＭ信号との両方を波形等化可能であるとともに、回路規模が小さく、かつ、適応制御で更新されたフィルタの特性を簡単に知ることができる波形等化装置を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明（請求項１）に係る波形等化装置は、波形等化すべきディジタル入力信号の実数成分のみが入力される第１の入力端子と、上記波形等化すべきディジタル入力信号の虚数成分のみが入力される第２の入力端子と、上記ディジタル入力信号に対し波形等化のフィルタ処理を行う複数のトランスバーサルフィルタと、波形等化されたディジタル出力信号の実数成分のみが出力される第１の出力端子と、上記波形等化されたディジタル出力信号の虚数成分のみが出力される第２の出力端子と、上記第１，第２の入力端子と、上記複数のトランスバーサルフィルタと、上記第１，第２の出力端子との間を接続する配線の接続を選択する複数の選択器と、上記複数の選択器を制御して、上記ディジタル入力信号が実数成分のみを有する信号である場合に本波形等化装置全体が実数フィルタとなり、上記ディジタル入力信号が実数成分および虚数成分を有する信号である場合に本波形等化装置全体が複素数フィルタとなるようにフィルタ構成を制御するフィルタ構成制御信号を発生するフィルタ構成制御信号発生器とを備え、前記ディジタル入力信号をｄｉとし、該ディジタル入力信号ｄｉが複素数の場合はその実数成分をｄｉ（ｒ）、虚数成分をｄｉ（ｉ）とするとともに、前記ディジタルフィルタのタップ係数をＣｉ（ｎ）とし、該タップ係数Ｃｉ（ｎ）が複素数の場合はその実数成分をＣｉ（ｎ）（ｒ）、虚数成分をＣｉ（ｎ）（ｉ）とすると、前記実数フィルタは、Σ（Ｃｉ（ｎ）×ｄｉ）により表わされる信号処理を行うことで、前記ディジタル出力信号の実数成分として、当該Σ（Ｃｉ（ｎ）×ｄｉ）を出力し、前記複素数フィルタは、Σ（Ｃｉ（ｎ）（ｒ）＋ｊＣｉ（ｎ）（ｉ））×（ｄｉ（ｒ）＋ｊｄｉ（ｉ））により表わされる信号処理を行うことで、前記ディジタル出力信号の実数成分として、Σ（Ｃｉ（ｎ）（ｒ）×ｄｉ（ｒ）−Ｃｉ（ｎ）（ｉ）×ｄｉ（ｉ））を、虚数成分として、Σ（Ｃｉ（ｎ）（ｒ）×ｄｉ（ｉ）＋Ｃｉ（ｎ）（ｉ）×ｄｉ（ｒ））を、それぞれ出力し、本波形等化装置全体が実数フィルタとなった場合と、本波形等化装置全体が複素数フィルタとなった場合でフィルタ処理に使用しているトランスバーサルフィルタのタップ数が同一である、ことを特徴とするものである。
本発明（請求項２）に係る波形等化装置は、請求項１記載の波形等化装置において、上記実数成分のみを有する信号はＶＳＢ信号であり、上記実数成分および虚数成分を有する信号はＱＡＭ信号である、ことを特徴とするものである。
本発明（請求項３）に係る波形等化装置は、請求項１記載の波形等化装置において、上記複数のトランスバーサルフィルタのうちの、所定のトランスバーサルフィルタは、複数のタップを有し、上記複数のタップのいずれかを選択するタップ選択器と、上記タップ選択器を制御して上記所定のトランスバーサルフィルタのセンタータップの位置を変更するセンタータップ制御信号を発生するセンタータップ制御信号発生器とを備えた、ことを特徴とするものである。
【００３２】
本発明（請求項４）に係る波形等化装置は、請求項１記載の波形等化装置において、上記複数のトランスバーサルフィルタのうちの、所定のトランスバーサルフィルタはフィルタ動作制御信号に応じてタップ長が切り替え可能であり、上記所定のトランスバーサルフィルタのタップ長を切り替えることでフィルタ動作を切り替えるフィルタ動作制御信号を発生するフィルタ動作制御信号発生器を備えた、ことを特徴とするものである。
【００３３】
本発明（請求項５）に係る波形等化装置は、実数成分のみをもつディジタル入力信号が入力される第１の入力端子と、虚数成分のみをもつディジタル入力信号が入力される第２の入力端子と、第１及び第２の出力端子と、波形等化のフィルタ処理を行う第１ないし第４のトランスバーサルフィルタ（以下、ＴＦと称す）部と、入力される信号を遅延させて出力する遅延手段と、上記第１ないし第４のＴＦ部のタップ係数を制御する第１及び第２のタップ係数制御手段とを備え、上記第１の入力端子のみに信号を入力する場合には、上記第１ないし第４のＴＦ部を、上記第１の入力端子に入力される信号を上記第１のＴＦ部に入力し、上記第１の出力端子から出力する信号を上記遅延手段により遅延した信号を上記第２のＴＦ部に入力し、該第２のＴＦ部の遅延出力を上記第３のＴＦ部に入力し、該第３のＴＦ部の遅延出力を上記第４のＴＦ部に入力し、上記各第２ないし第４のＴＦ部によりフィルタ処理した信号を上記第１のＴＦ部のフィルタ処理により得られた信号と上記第１のＴＦ部の主信号成分とに加算して上記第１の出力端子から出力するよう接続して、上記第１の出力端子の出力に基づいて上記第１のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数を制御しながら、上記第１の入力端子に入力される入力信号の波形等化処理を行い、得られた信号を上記第１の出力端子から出力し、上記第１の入力端子と第２の入力端子との両方に信号を入力する場合には、上記第１ないし第４のＴＦ部を、上記第１の入力端子に入力される信号を上記第１及び第３のＴＦ部に入力し、上記第２の入力端子に入力される信号を上記第２及び第４のＴＦ部に入力し、上記第１のＴＦ部のフィルタ処理した信号から上記第２のＴＦ部のフィルタ処理した信号を減算した値に上記第１のＴＦ部の主信号成分を加算して上記第１のデータ出力端子から出力し、上記第３のＴＦ部のフィルタ処理した信号と上記第４のＴＦ部のフィルタ処理した信号と該第４のＴＦ部の主信号成分とを加算して上記第２の出力端子から出力するよう接続して、上記第１及び第２の出力端子からの出力に基づいて上記第２のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数を制御しながら、上記第１ないし第２の入力端子に入力される入力信号の波形等化処理を行い、得られた信号の実数成分を上記第１の出力端子から出力するとともに、得られた信号の虚数成分を上記第２の出力端子から出力することを特徴とするものである。
【００３４】
本発明（請求項６）に係る波形等化装置は、請求項５に記載の波形等化装置において、上記第１及び第４のＴＦ部は、それぞれｎ個（ｎは３以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されており、上記第１のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力し、該複数の遅延出力の１つを、外部から入力されるセンタータップ制御信号に基づいて選択し、上記第１のＴＦ部の主信号成分として出力する第１の選択手段と、上記第４のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を入力とし、該複数の遅延出力の１つを、上記センタータップ制御信号に基づいて選択し、上記第４のＴＦ部の主信号成分として出力する第２の選択手段とを備えた、ことを特徴とするものである。
【００３５】
本発明（請求項７）に係る波形等化装置は、実数成分のみを持つディジタル入力信号が入力される第１の入力端子と、虚数成分のみを持つディジタル入力信号が入力される第２の入力端子と、上記第１の入力端子に入力される入力信号を入力として波形等化のためのフィルタ処理した信号と、該フィルタ処理における主信号成分とを出力する第１のＴＦ部と、第１及び第２の入力を有し、該第２の入力を上記第２の入力端子に入力される入力信号とし、上記第１及び第２の入力のいずれか一方を選択して出力する第１の選択回路と、該第１の選択回路の出力を入力として波形等化のためのフィルタ処理した信号と入力信号を遅延させた遅延信号とを出力する第２のＴＦ部と、上記第１の入力端子に入力される入力信号と上記第２のＴＦ部の遅延信号のいずれか一方を選択して出力する第２の選択器と、該第２の選択回路の出力を入力として波形等化のためのフィルタ処理した信号と入力信号を遅延させた遅延信号とを出力する第３のＴＦ部と、上記第２の入力端子に入力される入力信号と上記第３のＴＦ部の遅延信号のいずれか一方を選択して出力する第３の選択器と、該第３の選択回路の出力を入力として波形等化のためのフィルタ処理した信号と、該フィルタ処理における主信号成分とを出力する第４のＴＦ部と、上記第２のＴＦ部のフィルタ処理により得られた信号と該フィルタ処理した信号を反転させた信号のいずれか一方を選択して出力する第４の選択器と、該第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号と，上記第４のＴＦ部の出力する主信号成分のいずれか一方を選択して出力する第５の選択器と、上記第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号と，上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号のいずれか一方を選択して出力する第６の選択器と、該第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号を出力する第１の出力端子と、上記第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号を遅延させて、該遅延させて得られた信号を上記第１の選択器の第１の入力となるよう出力する遅延器と、上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号を出力する第２の出力端子と、上記第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号に基づいて、上記第１ないし第４のＴＦ部のタップ係数を制御する第１のタップ係数制御手段と、上記第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号、及び上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号に基づいて上記第１ないし第４のＴＦ部のタップ係数を制御する第２のタップ係数制御手段と、を備え、上記第１の入力端子のみに信号を入力する場合には、上記第１の選択器は、上記遅延器からの入力を選択して出力し、上記第２の選択器は、上記第２のＴＦ部の遅延信号を選択して出力し、上記第３の選択器は、上記第３のＴＦ部の遅延信号を選択して出力し、上記第４の選択器は、上記第２のＴＦ部のフィルタ処理により得られた信号を選択して出力し、上記第５の選択器は、上記第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号を選択して出力し、上記第６の選択器は、上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号を選択して出力し、上記第１のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数の制御を行い、上記第１の入力端子と第２の入力端子との両方に信号を入力する場合には、上記第１の選択器は、上記第２の入力端子の入力を選択して出力し、上記第２の選択器は、上記第１の入力端子の入力を選択して出力し、上記第３の選択器は、上記第２の入力端子の入力を選択して出力し、上記第４の選択器は、上記第２のＴＦ部のフィルタ処理により得られた信号の反転信号を選択して出力し、上記第５の選択器は、上記第４のＴＦ部の主信号成分を選択して出力し、上記第６の選択器は、上記第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号を選択して出力し、上記第２のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数の制御を行う、ことを特徴とするものである。
【００３６】
本発明（請求項８）に係る波形等化装置は、請求項７に記載の波形等化装置において、上記第１及び第４のＴＦ部は、それぞれｎ個（ｎは３以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目の入力となるよう接続されており、各ＴＦのフイルタ処理した信号を加算した信号を、それぞれ上記第１及び第４のＴＦ部のフィルタ処理した出力とし、上記第１のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力し、該複数の遅延出力の１つを、外部から入力されるセンタータップ制御信号に基づいて選択して、上記第１のＴＦ部の主信号成分として出力する第７の選択手段と、上記第４のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力し、該複数の遅延出力の１つを、上記センタータップ制御信号に基づいて選択して、上記第４のＴＦ部の主信号成分として出力する第８の選択手段とを備えた、ことを特徴とするものである。
【００３７】
本発明（請求項９）に係る波形等化装置は、請求項５または請求項７のいずれかに記載の波形等化装置において、上記第１ないし第４のＴＦ部の少なくとも１つは、ｎ個（ｎは２以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されており、該ＴＦのうちの１個以上のＴＦが、外部から入力されるフィルタ動作制御信号により動作状態を稼動状態と停止状態とのいずれかに切り替えられる、ことを特徴とするものである。
【００３８】
本発明（請求項１０）に係る波形等化装置は、請求項５または請求項７のいずれかに記載の波形等化装置において、上記第１及び第４のＴＦ部は、ｎ個（ｎは２以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されており、上記第２及び第３のＴＦ部は、ｓ個（ｓは２以上の整数）のＴＦを備え、該各ＴＦはｔ（１≦ｔ≦ｓ−１：ｔは整数）番目のＴＦの遅延出力がｔ＋１番目のＴＦの入力となるよう接続されており、上記第１ないし第４のＴＦ部は、それぞれを構成する各ＴＦのうちの１個以上のＴＦが、外部から入力されるフィルタ動作制御信号により動作状態を稼動状態と停止状態とのいずれかに切り替えられる、ことを特徴とするものである。
【００３９】
【発明の実施の形態】
（実施の形態１）
図１は本発明の実施の形態１に係る波形等化装置の構成を示すブロック図である。図において、トランスバーサルフイルタ部（以下ＴＦ部と称す）１０１ａ内の３２タップのＴＦ１０１は、データ入力端子１に入力される入力信号を入力として、内部の複数のタップ（図示せず）からの出力と各タップに対応したタップ係数との積を加算した積和演算結果を波形等化のフィルタ処理結果として加算器１１３に出力するとともに、内部の遅延回路（図示せず）により入力信号を遅延して得られる遅延信号をＴＦ１０２及び加算器１１８に出力する。また、ＴＦ部１０１ａ内の３２タップのＴＦ１０２はＴＦ１０１の遅延信号を入力として、内部の複数のタップからの出力と各タップに対応したタップ係数との積を加算した積和演算結果をフィルタ処理結果として加算器１１３に出力する。このＴＦ部１０１ａは１つの６４タップのＴＦと同等のものであり、ＴＦ１０１から加算器１１８に出力される遅延信号はＴＦ部１０１ａの主信号成分の役割を果たす。本実施の形態１においては、２つのＴＦ１０１，ＴＦ１０２を備えたＴＦ部１０１ａの代わりに、１つの６４タップＴＦを用いるようにしてもよい。加算器１１３はＴＦ１０１及びＴＦ１０２から出力される遅延信号を加算して加算器１１５に出力する。
【００４０】
選択器１０７は第１及び第２の入力を有し、第２の入力としてデータ入力端子１２０の入力信号を入力し、第１の入力と第２の入力とのいずれか一方を選択してＴＦ部１０３ａに出力する。ＴＦ部１０３ａを構成する６４タップのＴＦ１０３は内部の各タップの出力とタップ係数との積和演算結果をフィルタ処理結果として選択器１１０及び符号反転器１１９に出力するとともに、遅延信号を選択器１０８に出力する。選択器１０８はＴＦ部１０３ａの遅延信号とデータ入力端子１の入力信号とのいずれか一方を選択してＴＦ部１０４ａに出力する。ＴＦ部１０４ａを構成する６４タップのＴＦ１０４は内部の各タップの出力とタップ係数との積和演算結果をフィルタ処理結果として加算器１１６に出力するとともに、遅延信号を選択器１０９に出力する。
【００４１】
選択器１０９はデータ入力端子１２０の入力信号とＴＦ部１０４ａから出力される遅延信号とのいずれか一方を選択してＴＦ部１０５ａに出力する。ＴＦ部１０５ａを構成する３２タップのＴＦ１０５は、選択器１０９の出力を入力として、内部の複数のタップからの出力と各タップに対応したタップ係数との積を加算した積和演算結果をフィルタ処理結果として加算器１１４に出力するとともに、遅延信号をＴＦ１０６及び選択器１１１に出力する。また、ＴＦ部１０５ａを構成する３２タップのＴＦ１０６はＴＦ１０５の遅延信号を入力として、内部の複数のタップからの出力と各タップに対応したタップ係数との積を加算した積和演算結果をフィルタ処理結果として加算器１１４に出力する。このＴＦ部１０５ａは１つの６４タップのＴＦと同等のものであり、ＴＦ１０５から選択器１１１に出力される遅延信号はＴＦ部１０５ａの主信号成分の役割を果たす。本実施の形態１においては、２つのＴＦ１０５，ＴＦ１０６を備えたＴＦ部１０５ａの代わりに、１つの６４タップのＴＦを用いるようにしてもよい。
【００４２】
加算器１１４はＴＦ１０５とＴＦ１０６との積和演算結果を加算して得られた信号を加算器１１６に出力する。加算器１１６は加算器１１４の出力とＴＦ１０４の積和演算結果の出力とを加算して加算器１１７に出力する。符号反転器１１９はＴＦ部１０３ａの出力する積和演算結果を入力とし、この入力信号の符号を反転した信号を選択器１１０に対して出力する。選択器１１０は符号反転器１１９の出力とＴＦ部１０３ａの積和演算結果とのいずれか一方を選択して加算器１１５に出力する。加算器１１５は、選択器１１０の出力と加算器１１３の出力とを加算し、加算により得られた信号を選択器１１２及び選択器１１１に対して出力する。選択器１１１はＴＦ部１０５ａ内のＴＦ１０５の遅延信号、即ちＴＦ部１０５ａの主信号成分と加算器１１５の出力とのいずれか一方を選択して加算器１１７に出力する。加算器１１７は選択器１１１の出力と加算器１１６の出力とを加算し、加算により得られた信号をデータ出力端子１２１から出力信号として出力するとともに、選択器１１２及びタップ係数制御部１５０に対して出力する。選択器１１２は加算器１１７の出力と加算器１１５の出力とのいずれか一方を選択して加算器１１８に出力する。加算器１１８は、選択器１１２の出力とＴＦ部１０１ａ内のＴＦ１０１の遅延信号、即ちＴＦ部１０１ａの主信号成分とを加算し、これにより得られた信号を出力信号としてデータ出力端子１１から出力するとともに、タップ係数制御部１４０、タップ係数制御部１５０、及び遅延器４に対し出力する。
【００４３】
遅延器４は加算器１１８の出力信号を３２シンボル分遅延してスライサ５及び遅延器１３０に出力する。スライサ５は入力された信号をＶＳＢ信号が取り得る値、ここでは８値のうちの最も近い値にマッピングした信号を選択器１０７の第１の入力として選択器１０７に入力する。遅延器１３０は１９２シンボル分だけ遅延器４の出力信号を遅延させてタップ係数制御部１４０に出力する。タップ係数制御部１４０はデータ出力端子１１からの出力となる出力信号及び遅延器１３０の出力とを入力とし、これらと８通りのシンボル値の最も確からしいシンボル値との誤差を求め、これを用いてＬＭＳアルゴリズムに基づきＴＦ１０１〜ＴＦ１０６において使用すべきタップ係数を求め、図示していないがＴＦ１０１〜ＴＦ１０６に対して制御信号を送信して、この求めたタップ係数によりＴＦ１０１〜ＴＦ１０６内において用いる各タップ係数を更新制御する。タップ係数制御部１５０はデータ出力端子１１から出力される出力信号、データ出力端子１２１から出力される出力信号、ＴＦ部１０１ａ内部の各タップから得られる信号、及びＴＦ部１０５ａ内部の各タップから得られる信号を入力とし、これらとＱＡＭ信号の取りうるシンボル値のうちの最も確からしいシンボル値との誤差を求め、これを用いてＬＭＳアルゴリズムに基づきＴＦ１０１〜ＴＦ１０６において使用すべきタップ係数を求め、図示していないがＴＦ１０１〜ＴＦ１０６に対して制御信号を送信して、この求めたタップ係数によりＴＦ１０１〜ＴＦ１０６内において用いる各タップ係数を更新制御する。フィルタ構成制御端子１２２には、外部から選択器１０７〜１１２の切り替えを制御する制御信号が入力される。選択器１０７〜１１２にはこの制御信号がそれぞれ入力され、選択器１０７〜１１２はこの制御信号に基づいて入力信号のいずれを選択するか、即ち入力の切り替えを制御する。この制御信号は、予め外部のレジスタ等（図示せず）に格納されており、波形等化装置に入力される信号に応じて、外部のコントローラ等（図示せず）の指示に基づき、フィルタ構成制御端子１２２に入力される。
【００４４】
図２は、本実施の形態１に係る波形等化装置の、ＶＳＢ変調方式を用いた実数成分のみを有するＤＴＶ信号（以下ＶＳＢ信号と称す）を入力する場合の動作を説明するためのブロック図である。この図２は上記図１に示した波形等化装置において、使用しない信号線を点線で示したものである。以下、図２を用いて、特に８値のＶＳＢ信号を入力する場合の動作について説明する。
【００４５】
まず、フイルタ構成制御端子１２２に外部から、選択器１０７〜１１２のそれぞれの入力をＶＳＢ信号に合わせて切り替えるためのフィルタ構成制御信号、ここでは例えば“１”を入力し、８値ＶＳＢ信号をデータ入力端子１に入力する。
【００４６】
ＴＦ部１０１ａ内において、ＴＦ１０１はデータ入力端子１に入力された８値ＶＳＢ信号に対してフィルタ処理を行い、フィルタ処理した信号を加算器１１３に出力とともに、内部の遅延回路により遅延して得られる遅延信号をＴＦ１０２に出力する。さらに遅延信号をＴＦ部１０１ａの主信号成分として加算器１１８に出力する。ＴＦ１０２はこのＴＦ１０１から出力される遅延信号に対してフィルタ処理を行い、フィルタ処理した信号を加算器１１３に出力する。加算器１１３はＴＦ１０１及びＴＦ１０２によりフィルタ処理した信号を加算して出力する。
【００４７】
選択器１０７はフィルタ構成制御信号に基づいてスライサ５の出力を選択してＴＦ１０３に供給する。ＴＦ１０３は選択されたスライサ５の出力に対してフィルタ処理を行い、フィルタ処理した信号を出力するとともに、内部の遅延回路により遅延して得られる遅延信号を出力する。選択器１０８はフィルタ構成制御信号に基づいてＴＦ１０３から出力される遅延信号を選択してＴＦ１０４に供給する。ＴＦ１０４はＴＦ１０３から出力される遅延信号に対してフィルタ処理を行い、フィルタ処理した信号と、遅延信号とをそれぞれ出力する。選択器１０９はフィルタ構成制御信号に基づいてＴＦ１０４からの遅延信号を選択してＴＦ部１０５ａに供給する。
【００４８】
ＴＦ部１０５ａにおいては、ＴＦ１０５はＴＦ１０４から出力される遅延信号に対してフィルタ処理を行いフィルタ処理した信号を加算器１１４に出力するとともに、遅延信号をＴＦ１０６に出力し、ＴＦ１０６はこの遅延信号に対してフィルタ処理を行い、フィルタ処理した信号を加算器１１４に出力する。このように選択器１０７〜１０９をフィルタ構成制御端子１２２に入力したフィルタ構成制御信号“１”により選択動作させることにより、ＴＦ１０３、ＴＦ１０４、ＴＦ１０５及びＴＦ１０６が直列に接続される。即ちＴＦ部１０３ａ、ＴＦ部１０４ａ、及びＴＦ部１０５ａが直列に接続される。加算器１１４はＴＦ１０５のフィルタ処理した信号とＴＦ１０６のフィルタ処理した信号とを加算し、加算器１１６に出力する。加算器１１６は加算器１１４の出力とＴＦ１０４から得られるフイルタ処理した信号とを加算し、加算器１１７に出力する。
【００４９】
選択器１１０はフィルタ構成制御信号に基づいてＴＦ１０３が出力するフィルタ処理した信号を選択して加算器１１５に供給する。加算器１１５は選択器１１０の出力と加算器１１３の出力とを加算して出力する。選択器１１１はフィルタ構成制御信号に基づいて加算器１１５の出力を選択して加算器１１７に供給する。加算器１１７は選択器１１１の出力と加算器１１６の出力とを加算して出力する。選択器１１２は加算器１１７の出力を選択して加算器１１８に供給する。加算器１１８は選択器１１２の出力とＴＦ１０１の遅延信号、即ちＴＦ部１０１ａの主信号成分とを加算し、加算して得られた信号を、ＶＳＢ信号を波形等化処理した出力信号としてデータ出力端子１１から出力する。また、加算器１１８は出力信号を遅延器４及びタップ係数制御回路１４０に出力する。遅延器４はＴＦ部１０１ａによるフイルタ処理とＴＦ部１０３ａ，ＴＦ部１０４ａ，ＴＦ部１０５ａによるフィルタ処理とのタイミングを調整するために、加算器１１８が出力する出力信号を遅延させてスライサ５に出力する。ここでは加算器１１８の出力を３２シンボル分だけ遅延させた信号をスライサ５に出力する。スライサ５はＶＳＢ信号の取りうる８値のうちのいずれか最も近い値に、遅延器４の出力をマッピングして出力する。遅延器１３０は直列に接続した６４タップのＴＦ部１０３ａ、６４タップのＴＦ部１０４ａ，６４タップのＴＦ部１０５ａによる遅延分、即ち１９２シンボル分だけ遅延器４の出力を遅延してタップ係数制御回路１４０に出力する。タップ係数制御回路１４０はデータ出力端子１１の出力、即ち加算器１１８の出力、及び遅延器１３０の出力と、８通りのシンボル値のうちの最も確からしいシンボル値との誤差を求め、これを用いてＬＭＳアルゴリズムに基づきＴＦ１０１〜ＴＦ１０６において使用すべきタップ係数を求め、ＴＦ１０１〜ＴＦ１０６に対してタップ係数の更新を指示する制御信号を送信し、タップ係数を更新する。
【００５０】
このようにして、実数成分からなるＶＳＢ信号に対しては選択器１０７〜１１２を制御することにより、ＴＦ１０１〜ＴＦ１０６を実数フィルタとして構成する。即ち、ＴＦ部１０１ａをフィードフォワード型のＴＦとして、また、ＴＦ部１０３ａ、ＴＦ部１０４ａ、及びＴＦ部１０５ａを直列接続したフィードバック型のＴＦとして構成する。
【００５１】
図３は、本実施の形態１に係る波形等化装置の、ＱＡＭ変調方式を用いた実数成分と虚数成分とを有するＤＴＶ信号（以下ＱＡＭ信号と称す）を入力する場合の動作を説明するためのブロック図である。この図３は上記図１に示した波形等化装置において、使用しない信号線を点線で示したものである。以下、図３を用いて、特に６４値のＱＡＭ信号を入力する場合の動作について説明する。
【００５２】
まず、フイルタ構成制御端子１２２に外部から、選択器１０７〜１１２のそれぞれの入力をＱＡＭ信号に合わせて切り替えるための制御信号、ここでは例えば“０”を入力し、６４値ＱＡＭ信号の実数成分をデータ入力端子１に入力し、虚数成分をデータ入力端子１２０に入力する。
【００５３】
ＴＦ部１０１ａ内において、ＴＦ１０１はデータ入力端子１に入力されたＱＡＭ信号の実数成分に対してフィルタ処理を行い、フィルタ処理した信号を加算器１１３に出力するとともに、遅延信号をＴＦ１０２に出力する。さらに遅延信号をＴＦ部１０１ａの主信号成分として加算器１１８に出力する。ＴＦ部１０１ａ内のＴＦ１０２はＴＦ１０１の出力する遅延信号に対してフィルタ処理を行い、フィルタ処理した信号を加算器１１３に出力する。加算器１１３はＴＦ１０１及びＴＦ１０２のフィルタ処理により得られた信号を加算して出力する。
【００５４】
選択器１０７はフィルタ構成制御信号に基づいてデータ入力端子１２０に入力された信号を選択してＴＦ１０３に供給する。ＴＦ１０３はデータ入力端子１２０に入力されたＱＡＭ信号の虚数成分に対してフィルタ処理を行い、このフィルタ処理した信号を出力する。符号反転器１１９はＴＦ１０３のフイルタ処理された信号を反転し選択器１１０に出力する。選択器１１０はフィルタ構成制御信号に基づいて符号反転器１１９の出力を選択して加算器１１５に出力する。加算器１１５は選択器１１０の出力と加算器１１３の出力とを加算して出力する。選択器１１２はフィルタ構成制御信号に基づいて加算器１１５の出力を選択して加算器１１８に出力する。加算器１１８は選択器１１２の出力とＴＦ部１０１ａの主信号成分とを加算し、加算して得られた信号を波形等化処理したＱＡＭ信号の実数成分としてデータ出力端子１１から出力する。また、この加算して得られた信号をタップ係数制御部１５０に出力する。
【００５５】
選択器１０９は、フィルタ構成制御信号に基づいてデータ入力端子１２０から入力されるＱＡＭ信号の虚数成分を選択してＴＦ部１０５ａに出力する。ＴＦ部１０５ａにおいては、ＴＦ１０５はＱＡＭ信号の虚数成分に対してフィルタ処理を行いフィルタ処理した信号を加算器１１４に出力するとともに、遅延信号をＴＦ１０６に出力する。ＴＦ部１０５ａ内のＴＦ１０６はこの遅延信号に対してフィルタ処理を行い、フィルタ処理した信号を加算器１１４に出力する。また、ＴＦ１０５の遅延信号はＴＦ部１０５ａの主信号成分として選択器１１１に出力される。加算器１１４はＴＦ１０５がフィルタ処理した信号と、ＴＦ１０６がフィルタ処理した信号とを加算して加算器１１６に出力する。
【００５６】
選択器１０８はフィルタ構成制御信号に基づいてデータ入力端子１に入力されるＱＡＭ信号の実数成分を選択してＴＦ１０４に出力する。ＴＦ１０４はフィルタ処理した信号を加算器１１６に出力する。加算器１１６はＴＦ１０４がフィルタ処理した信号と、加算器１１４の出力とを加算し、加算結果を加算器１１７に出力する。選択器１１１はＴＦ部１０５ａの主信号成分を選択して加算器１１７に出力する。加算器１１７は加算器１１６の出力と選択器１１１の出力とを加算し、加算結果を波形等化処理したＱＡＭ信号の虚数成分としてデータ出力端子１２１から出力する。また、加算結果をタップ係数制御部１５０にも出力する。タップ係数制御部１５０は加算器１１８の出力、加算器１１７の出力、ＴＦ部１０１ａの各タップの出力、及びＴＦ部１０５ａの各タップの出力と、ＱＡＭ信号の取りうるシンボル値のうちの最も確からしいシンボル値との誤差を求め、これを用いてＬＭＳアルゴリズムに基づきＴＦ１０１〜ＴＦ１０６において使用すべきタップ係数を求め、ＴＦ１０１〜ＴＦ１０６に対してタップ係数の更新を指示する制御信号を送信し、タップ係数を更新する。
【００５７】
このようにして、実数成分と虚数成分とを有するＱＡＭ信号に対しては、選択器１０７〜１１２を制御することにより、ＴＦ１０１〜ＴＦ１０６を複素フィルタとして接続する。
【００５８】
本実施の形態１は通常、ＶＳＢ信号の波形等化処理にはタップ数の多いＴＦが必要である。これに対し、ＱＡＭ信号の処理にはタップ数は多くなくてもよいが複素演算のために、複数のＴＦを並列に設けることが必要となることに鑑み、予め、４つのＴＦ部としてＴＦ部１０１ａ、ＴＦ部１０３ａ、ＴＦ部１０４ａ，及びＴＦ部１０５ａを用意し、入力がＶＳＢ信号の際には４つのＴＦ部の一部であるＴＦ部１０３ａ、ＴＦ部１０４ａ，及びＴＦ部１０５ａを直列に接続してタップ数の長いＴＦとできるようにするとともに、入力がＱＡＭ信号の場合は４つのＴＦを並列に接続することで複素演算に基づくフィルタ処理が可能としており、両方の信号の波形等化処理に利用できるとともに、それぞれの信号の処理において十分な性能を発揮することができるものである。
【００５９】
またＴＦは通常他の選択器等の他の回路と比較して回路規模が非常に大きく、波形等化装置の回路の大部分を占めるものとなっている。本実施の形態１による波形等化装置では、上述のように入力信号がＶＳＢ信号である場合とＱＡＭ信号である場合でフィルタ構成制御端子１２２の入力を変更して、ＶＳＢ信号である場合はフィルタ全体の構成を実数フィルタとして構成し、ＱＡＭ信号である場合は複素フィルタに構成することにより、ＶＳＢ信号とＱＡＭ信号とのそれぞれの信号の処理に用いられるＴＦを共用化することができ、これにより、ＴＦを増加させずにＶＳＢ信号とＱＡＭ信号とを波形等化処理でき、回路規模をほとんど増加させることなく、ＶＳＢ信号とＱＡＭ信号とを波形等化可能な波形等化装置を提供することが可能となる。
【００６０】
（実施の形態２）
図４は本発明の実施の形態２に係る波形等化装置の構成を示すブロック図であり、図において、図１と同一符号は同一または相当する部分を示している。本実施の形態２に係る波形等化装置は、上記実施の形態１において図１を用いて説明した波形等化装置において、ＴＦ部１０１ａとＴＦ部１０５ａとの代わりに、ＴＦ部４０１ａとＴＦ部４０５ａとを設けるようにし、ＴＦ部４０１ａ内部のＴＦ４０１〜ＴＦ４０３が出力する遅延信号の１つとＴＦ部４０５ａ内部のＴＦ４０５〜４０７が出力する遅延信号の１つとを選択器４０９及び選択器４１０で選択し、これらの選択した遅延信号をそれぞれ、ＴＦ部４０１ａとＴＦ部４０５ａとの主信号成分として用いるようにしたものである。
【００６１】
ＴＦ部４０１ａは１６タップのＴＦ４０１〜ＴＦ４０４を備えており、ＴＦ４０１は、データ入力端子１に入力される入力信号を入力として、フィルタ処理により得られる信号を加算器４１１に出力するとともに、遅延信号をＴＦ４０２及び選択器４０９に出力する。ＴＦ４０２は、ＴＦ４０１の遅延信号を入力として、フィルタ処理により得られる信号を加算器４１１に出力するとともに、遅延信号をＴＦ４０３及び選択器４０９に出力する。ＴＦ４０３は、ＴＦ４０２の遅延信号を入力としてフィルタ処理により得られる信号を加算器４１１に出力するとともに、遅延信号をＴＦ４０４及び選択器４０９に出力する。ＴＦ４０４は、ＴＦ４０３の遅延信号を入力として、フィルタ処理により得られる信号を加算器４１１に出力する。このＴＦ部４０１ａは１つの６４タップのＴＦと同等のものであり、ＴＦ４０１〜ＴＦ４０３から選択器４０９に出力される遅延信号のうちの１つが、ＴＦ部４０１ａの主信号成分の役割を果たす。選択器４０９はセンタータップ制御端子４１３から入力されるセンタータップ制御信号に基づいてＴＦ４０１〜ＴＦ４０３からそれぞれ選択器４０９に入力される遅延信号のうちのいずれかを選択して出力する。ここでは例としてセンタータップ制御信号が“０”の場合はＴＦ４０１の遅延信号を選択し、センタータップ制御信号が“１”の場合はＴＦ４０２の遅延信号を選択し、センタータップ制御信号が“２”の場合はＴＦ４０３の遅延信号を選択する。センタータップ制御信号は、予め外部のレジスタ等（図示せず）に格納されており、外部のコントローラ等（図示せず）の指示に基づき、センタータップ制御端子４１３に入力される。加算器４１１は各ＴＦ４０１〜ＴＦ４０４からフィルタ処理結果として出力される信号を加算して加算器１１５に出力する。
【００６２】
ＴＦ部４０５ａは１６タップのＴＦ４０５〜ＴＦ４０８を備えており、ＴＦ４０５は、選択器１０９から出力される信号を入力として、フィルタ処理により得られた信号を加算器４１２に出力するとともに、遅延信号をＴＦ４０６及び選択器４１０に出力する。ＴＦ４０６は、ＴＦ４０５の遅延信号を入力として、フィルタ処理により得られた信号を加算器４１２に出力するとともに、遅延信号をＴＦ４０７及び選択器４１０に出力する。ＴＦ４０７は、ＴＦ４０６の遅延信号を入力として、フィルタ処理により得られた信号を加算器４１２に出力するとともに、遅延信号をＴＦ４０８及び選択器４１０に出力する。ＴＦ４０８は、ＴＦ４０７の遅延信号を入力として、フィルタ処理により得られた信号を加算器４１２に出力する。このＴＦ部４０５ａは１つの６４タップのＴＦと同等のものであり、ＴＦ４０５〜ＴＦ４０７から選択器４１０に出力される遅延信号のうちの１つが、ＴＦ部４０５ａの主信号成分となる。選択器４１０は上述したセンタータップ制御端子４１３から入力されるセンタータップ制御信号に基づいてＴＦ４０５〜ＴＦ４０７からそれぞれ選択器４１０に入力される遅延信号のうちのいずれかを選択する。ここでは例としてセンタータップ制御信号が“０”の場合はＴＦ４０５の遅延信号を選択し、センタータップ制御信号が“１”の場合はＴＦ４０６の遅延信号を選択し、センタータップ制御信号が“２”の場合はＴＦ４０７の遅延信号を選択する。加算器４１２は各ＴＦ４０５〜ＴＦ４０８からフィルタ処理結果として出力される信号を加算して加算器１１６に出力する。
【００６３】
図５は、本実施の形態２に係る波形等化装置の、ＶＳＢ信号を入力する場合の動作を説明するためのブロック図である。この図５は上記図４に示した波形等化装置において、使用しない信号線を点線で示したものである。以下、図５に基づいて、本実施の形態２に係る波形等化装置のＶＳＢ信号を入力した場合の動作について説明する。ここでは８値のＶＳＢ信号を入力する場合について説明する。なお、上記実施の形態１において示した波形等化装置と同様の部分については動作の説明を省略する。
【００６４】
８値ＶＳＢ信号をデータ入力端子１に入力し、フィルタ構成制御端子１２２に１を入力すると、選択器１０７、１０８、１０９は、上記実施の形態１においてＶＳＢ信号を入力した場合と同様の動作をし、これにより、ＴＦ部１０３ａ、ＴＦ部１０４ａ、及びＴＦ部４０５ａが直列に接続される。ＴＦ部４０１ａ内のＴＦ４０１はデータ入力端子１に入力された８値ＶＳＢ信号に対してフィルタ処理を行い、フィルタ処理した信号を加算器４１１に出力するとともに、遅延信号をＴＦ４０２に出力し、さらにこの遅延信号を選択器４０９に出力する。ＴＦ部４０１ａ内のＴＦ４０２はＴＦ４０１から入力された遅延信号に対しフィルタ処理を行い、フィルタ処理した信号を加算器４１１に出力するとともに、遅延信号をＴＦ４０３に出力し、さらにこの遅延信号を選択器４０９に出力する。ＴＦ部４０１ａ内のＴＦ４０３はＴＦ４０２から入力された遅延信号に対しフィルタ処理を行い、フィルタ処理した信号を加算器４１１に出力するとともに、遅延信号をＴＦ４０４に出力し、さらにこの遅延信号を選択器４０９に出力する。ＴＦ４０４はＴＦ４０３から入力された遅延信号に対しフィルタ処理を行い、フィルタ処理した信号を加算器４１１に出力する。加算器４１１は各ＴＦ４０１〜ＴＦ４０４から得られるフィルタ処理された信号を加算し、加算器１１５に出力する。
【００６５】
ここで、センタータップ制御端子４１３に“０”を入力した場合は、選択器４０９はＴＦ４０１の遅延信号をＴＦ部４０１ａの主信号成分として選択して出力する。このため、データ入力端子１から入力されたデータに対して１６遅延のデータを出力し、ＴＦ部４０１ａのセンタータップ、即ち主信号成分を取り出すタップは第１６タップとなる。同様にセンタータップ制御端子４１３に“１”を入力した場合は、選択器４０９はＴＦ４０２の遅延信号をＴＦ部４０１ａの主信号として選択して出力し、ＴＦ部４０１ａのセンタータップが第３２タップとなる。また、センタータップ制御端子４１３に“２”を入力した場合は、選択器４０９はＴＦ４０３の遅延信号をＴＦ部４０１ａの主信号として選択して出力し、ＴＦ部４０１ａのセンタータップが第４８タップとなる。このようにして、選択器４０９はセンタータップ制御端子４１３に入力されたセンタータップ制御信号を受け、このセンタータップ制御信号に基づいて、ＴＦ４０１〜ＴＦ４０３がそれぞれ出力する遅延信号の１つを、ＴＦ部４０１ａの主信号として選択して、加算器１１８に出力する。
【００６６】
ＴＦ部４０５ａ内のＴＦ４０５は選択器１０９が選択したＴＦ１０４の遅延出力に対してフィルタ処理を行い、フィルタ処理した信号を加算器４１２に出力するとともに、遅延信号をＴＦ４０６に出力する。ＴＦ４０６はＴＦ４０５から入力された遅延信号に対しフィルタ処理を行い、フィルタ処理した信号を加算器４１２に出力するとともに、遅延信号をＴＦ４０７に出力する。ＴＦ４０７はＴＦ４０６から入力された遅延信号に対しフィルタ処理を行い、フィルタ処理した信号を加算器４１２に出力するとともに、遅延信号をＴＦ４０８に出力する。ＴＦ４０８はＴＦ４０７から入力された遅延信号に対しフィルタ処理を行い、フィルタ処理した信号を加算器４１２に出力する。加算器４１２は各ＴＦ４０５〜ＴＦ４０８から得られるフィルタ処理された信号を加算し、加算器１１６に出力する。
【００６７】
選択器１１０、選択器１１１、及び選択器１１２は上記実施の形態１においてＶＳＢ信号を入力した場合と同様の動作をし、ＴＦ４０１、ＴＦ４０２、ＴＦ４０３、ＴＦ４０４、ＴＦ１０３、ＴＦ１０４、ＴＦ４０５、ＴＦ４０６、ＴＦ４０７、及びＴＦ４０８のフィルタ処理した出力と、ＴＦ部４０１ａの主信号成分である選択器４０９の出力とを加算した信号が加算器１１８の出力として遅延器４及びデータ出力端子１１に供給される。これにより、波形等化されたＶＳＢ信号がデータ出力端子１１から出力される。
【００６８】
図６は、本実施の形態２に係る波形等化装置の、ＱＡＭ信号を入力する場合の動作を説明するためのブロック図である。この図６は上記図４に示した波形等化装置において、使用しない信号線を点線で示したものである。以下、図６に基づいて、本実施の形態２に係る波形等化装置における、ＱＡＭ信号を入力した場合の動作について説明する。ここでは６４値のＱＡＭ信号を入力する場合について説明する。なお、上記実施の形態１において示した波形等化装置と同様の部分については動作の説明を省略する。
【００６９】
６４値ＱＡＭ信号の実数成分をデータ入力端子１に入力し、虚数成分をデータ入力端子１２０に入力し、フィルタ構成制御端子１２２に“０”を入力する。ＴＦ部４０１ａは上述したＶＳＢ信号に対する場合と同様に、各ＴＦ４０１〜ＴＦ４０４によりフィルタ処理した結果を加算器４１１に出力するとともに、各ＴＦ４０１〜ＴＦ４０３の遅延出力を選択器４０９に出力する。加算器４１１は各ＴＦ４０１〜ＴＦ４０４によりフィルタ処理して得られた信号を加算して加算器１１５に出力する。ＴＦ部４０５ａはＴＦ部４０１ａと同様に、各ＴＦ４０５〜ＴＦ４０８によりフィルタ処理した結果を加算器４１２に出力するとともに、各ＴＦ４０５〜ＴＦ４０７の遅延出力を選択器４１０に出力する。加算器４１２は各ＴＦ４０５〜ＴＦ４０８によりフィルタ処理して得られた信号を加算して加算器１１６に出力する。
【００７０】
このとき、選択器４０９は入力信号がＶＳＢ信号の場合と同様に、センタータップ制御端子４１３に入力されたセンタータップ制御信号に基づきＴＦ４０１〜ＴＦ４０３がそれぞれ出力する遅延信号の１つを、ＴＦ部４０１ａの主信号成分として選択して、加算器１１８に出力する。
【００７１】
また、上述した選択器４０９と同様に選択器４１０はセンタータップ制御端子４１３に入力されたセンタータップ制御信号に基づきＴＦ４０５〜ＴＦ４０７がそれぞれ出力する遅延信号の１つを、ＴＦ部４０５ａの主信号成分として選択して、選択器１１１に出力する。
【００７２】
例えば、“２”を入力した場合は、選択器４０９はＴＦ４０３の遅延出力を選択して出力するためデータ入力端子１から入力されたデータに対して４８遅延のデータを出力する。同時に、選択器４１０はＴＦ４０７の遅延出力を選択して出力するためデータ入力端子１２０から入力されたデータに対して４８遅延のデータを出力する。このため実数成分、及び虚数成分のセンタータップ位置は第４８タップとなる。同様にセンタータップ制御端子４１３に“０”を入力した場合は、センタータップ位置が第１６タップとなり、センタータップ制御端子４１３に“１”を入力した場合は、センタータップ位置が第３２タップとなる。これにより、センタータップ制御信号により、ＴＦ部４０１ａ及びＴＦ部４０５ａのセンタータップ位置が制御される。
【００７３】
選択器１０７、選択器１０８、及び選択器１０９は図３において示した実施の形態１に係る波形等化装置においてＱＡＭ信号を入力した場合と同様の動作をし、これにより、ＴＦ部４０１ａ、ＴＦ部１０３ａ、ＴＦ部１０４ａ、及びＴＦ部４０５ａが複素フィルタとして接続される。選択器１１０及び選択器１１２は実施の形態１において図３に示した波形等化装置においてＱＡＭ信号を入力した場合と同様に動作し、選択器１１１は選択器４１０の出力を選択して加算器１１７に供給する。これにより、ＴＦ部４０１ａとＴＦ部１０３ａとのそれぞれのフイルタ処理により得られた信号と、ＱＡＭ信号の実数成分の主信号成分である選択器４０９の出力とを加算した信号が加算器１１８の出力としてデータ出力端子１１に供給され、ＴＦ部１０４ａとＴＦ部４０５ａとのそれぞれのフィルタ処理により得られた信号と、ＱＡＭ信号の虚数成分の主信号成分である選択器４１０の出力とを加算した信号が加算器１１７の出力としてデータ出力端子１２１に供給される。これにより、波形等化されたＱＡＭ信号の実数成分がデータ出力端子１１から出力され、波形等化されたＱＡＭ信号の虚数成分がデータ出力端子１２１から出力される。
【００７４】
以上のように、本実施の形態２においては、センタータップ制御端子４１３にセンタータップ位置を指定するセンタータップ制御信号を入力することにより、センタータップの位置を簡易に変更して、等化範囲を変更でき、ＶＳＢ信号を入力した場合でも、ＱＡＭ信号を入力した場合でも入力信号の状況に応じた最適なタップ配置が得られる波形等化装置を提供することができる。
【００７５】
なお、本実施の形態２では、選択可能なセンタータップの位置を１６、３２、４８タップとしたが、本発明においては、選択可能なセンタータップ位置をこれら以外の位置に設定してもよい。また、センタータップの選択も３通りに限られるものではなく、２箇所以上の箇所であれば良い。この場合、２箇所以上のタップ位置から遅延信号を取り出すようにし、選択器がセンタータップ制御信号に基づいて、これらのタップ位置の１つから選択的に遅延信号を取り出すようにすれば上記実施の形態２と同様の効果を奏する。
【００７６】
例えば、本実施の形態２において、ＴＦ部４０１ａ及びＴＦ部４０５ａのそれぞれの代わりに、それぞれがｎ個（ｎは３以上の整数）のＴＦを備えており、各ＴＦがｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目の入力となるよう接続されているＴＦ部を設け、加算器４１１及び加算器４１２の代わりに、それぞれのＴＦ部の各ＴＦのフィルタ処理出力を加算して加算器１１５及び加算器１１６に出力する２つの加算器をそれぞれ設け、選択器４０９及び選択器４１０の代わりに、各ＴＦ部の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力してその１つを、センタータップ制御信号に基づいて選択して出力する２つの選択器を設けるようにしても良く、このような場合においてもセンタータップ制御信号によりセンタータップ位置を変化させることができ、上記実施の形態２と同様の効果を奏する。
【００７７】
（実施の形態３）
図７は本発明の実施の形態３に係る波形等化装置の構成を示すブロック図であり、図において、図１と同一符号は同一または相当する部分を示している。ＴＦ部７０１ａは１６タップのＴＦ７０１及びＴＦ７０２と、３２タップのＴＦ７０３とを備えており、ＴＦ７０１は、データ入力端子１に入力される入力信号を入力として、フィルタ処理により得られた信号を加算器７１１に出力するとともに、遅延信号をＴＦ７０２及び加算器１１８に出力する。ＴＦ７０２は、ＴＦ７０１の遅延信号を入力として、フィルタ処理により得られた信号を加算器７１１に出力するとともに、遅延信号をＴＦ７０３に出力する。ＴＦ７０３は、ＴＦ７０２の遅延信号を入力として、フィルタ処理により得られた信号を加算器７１１に出力する。また、このＴＦ７０３には外部からフィルタ動作制御端子７１５を通じて動作制御信号が入力され、その動作状態はこの動作制御信号により切り替えられる。加算器７１１はＴＦ７０１〜ＴＦ７０３から出力されるフィルタ処理結果を加算して加算器１１５に出力する。
【００７８】
ＴＦ部７０４ａは３２タップのＴＦ７０４及びＴＦ７０５を備えており、ＴＦ７０４は、選択器１０７の出力を入力として、フィルタ処理により得られた信号を加算器７１２に出力するとともに、内部の遅延回路により入力信号を遅延して得られる遅延信号をＴＦ７０５に出力する。ＴＦ７０５は、ＴＦ７０４の遅延信号を入力として、フィルタ処理により得られた信号を加算器７１２に出力するとともに、遅延信号を選択器１０８に出力する。このＴＦ７０５にはフィルタ動作制御端子７１５を通じて動作制御信号が入力され、その動作状態はこの動作制御信号により切り替えられる。加算器７１２はＴＦ７０４及びＴＦ７０５から出力されるフィルタ処理結果を加算して選択器１１０及び符号反転器１１９に出力する。
【００７９】
ＴＦ部７０６ａは３２タップのＴＦ７０６及びＴＦ７０７を備えており、ＴＦ７０６は、選択器１０８の出力を入力として、フィルタ処理により得られる信号を加算器７１３に出力するとともに、遅延信号をＴＦ７０７に出力する。ＴＦ７０７は、ＴＦ７０６の遅延信号を入力として、フィルタ処理により得られる信号を加算器７１３に出力するとともに、遅延信号を選択器１０９に出力する。このＴＦ７０７にはフィルタ動作制御端子７１５を通じて動作制御信号が入力され、その動作状態はこの動作制御信号により切り替えられる。加算器７１３はＴＦ７０６及びＴＦ７０７から出力される積和演算結果を加算して加算器１１６に出力する。
【００８０】
ＴＦ部７０８ａは１６タップのＴＦ７０８及びＴＦ７０９と、３２タップのＴＦ７１０とを備えており、ＴＦ７０８は、選択器１０９の出力を入力として、フィルタ処理により得られる信号を加算器７１４に出力するとともに、遅延信号をＴＦ７０９及び選択器１１１に出力する。ＴＦ７０９は、ＴＦ７０８の遅延信号を入力として、フィルタ処理により得られる信号を加算器７１４に出力するとともに、遅延信号をＴＦ７１０に出力する。ＴＦ７１０は、ＴＦ７０９の遅延信号を入力として、フィルタ処理により得られる信号を加算器７１４に出力する。また、このＴＦ７１０には外部からフィルタ動作制御端子７１５を通じて動作制御信号が入力され、その動作状態はこの動作制御信号により切り替えられる。加算器７１４はＴＦ７０８〜ＴＦ７１０から出力されるフィルタ処理結果を加算して加算器１１６に出力する。
【００８１】
フィルタ動作制御端子７１５に入力される動作制御信号は、予め外部のレジスタ等（図示せず）に格納されており、外部のコントローラ等（図示せず）の指示に基づき、フィルタ動作制御端子７１５に入力される。ここでは、動作制御信号としては、ＴＦ７０３，ＴＦ７０５，ＴＦ７０７，及びＴＦ７１０を、ＶＳＢ信号に対して波形等化を行う際には稼動状態とする信号が、また、ＱＡＭ信号に対して波形等化を行う際には停止状態とする信号が出力されるようにする。
【００８２】
本実施の形態３に係る波形等化装置は、上記実施の形態１において説明した波形等化装置において、各ＴＦ部を、ＴＦ部７０１ａ，ＴＦ部７０４ａ、ＴＦ部７０６ａ，ＴＦ部７０８ａとしたものであり、ＶＳＢ信号の入力の際には、フィルタ動作制御端子７１５にはＴＦ７０３，ＴＦ７０５，ＴＦ７０７，及びＴＦ７１０を稼動状態とする信号として例えば“０”が入力され、ＴＦ部７０１ａ，ＴＦ部７０４ａ、ＴＦ部７０６ａ，ＴＦ部７０８ａは、上記実施の形態１の各ＴＦ部及びＴＦと同様に６４タップのＴＦとして機能する。また、ＶＳＢ信号を入力する際のフィルタ構成制御端子１２２に入力するフィルタ構成制御信号としては上記実施の形態１と同様の信号が入力される。このため、ＶＳＢ信号に対する波形等化処理時には、図２を用いて説明したように、上記実施の形態１の波形等化装置においてＶＳＢ信号に対して波形等化処理を行う場合と同様の動作が行われる。このため、ＶＳＢ信号を入力した際の波形等化装置の詳細な動作についてはここでは説明を省略する。
【００８３】
図８は、本実施の形態３に係る波形等化装置の、ＱＡＭ信号を入力する場合の動作を説明するためのブロック図であり、この図８は、上記図７に示した波形等化装置において、使用しない信号線を点線で示したものである。以下、図８に基づいて、本実施の形態３に係る波形等化装置における、ＱＡＭ信号を入力した場合の動作について説明する。ここでは６４値のＱＡＭ信号を入力する場合について説明する。なお、上記実施の形態１において示した波形等化装置と同様の部分については動作の説明を省略する。
【００８４】
６４値ＱＡＭ信号の実数成分をデータ入力端子１に入力し、虚数成分をデータ入力端子１２０に入力し、フィルタ構成制御端子１２２に“０”を入力する。選択器１０７、選択器１０８、及び選択器１０９は図３に示した上記実施の形態１のＱＡＭ信号を入力した場合と同様の動作をし、これにより、ＴＦ部７０１ａ、ＴＦ部７０４ａ、ＴＦ部７０６ａ、及びＴＦ部７０８ａが複素フィルタとして接続される。また、選択器１１０及び選択器１１２は図３に示した上記実施の形態１のＱＡＭ信号を入力した場合と同様の動作をする。また、選択器１１１はＴＦ７０８の遅延出力を選択して加算器１１７に供給する。これにより、ＴＦ部７０１ａ、ＴＦ部７０４ａによりフィルタ処理した信号と、ＱＡＭ信号の実数成分の主信号成分であるＴＦ７０１の遅延出力とを加算した信号が加算器１１８からデータ出力端子１１に出力され、ＴＦ部７０６ａ及びＴＦ部７０８ａによりフイルタ処理した信号とＱＡＭ信号の虚数成分の主信号成分であるＴＦ７０８の遅延出力とを加算した信号が加算器１１７からデータ出力端子１２１に出力される。
【００８５】
ここで、ＱＡＭ信号の処理時にはＴＦ部７０１ａ，ＴＦ部７０４ａ，ＴＦ部７０６ａ，及びＴＦ部７０８ａにおいて、それぞれのタップ全体を使用しなくても十分なフィルタ特性が得られる場合が多い。この場合には、フィルタ動作制御端子７１５にはＴＦ７０３，ＴＦ７０５，ＴＦ７０７，及びＴＦ７１０を停止状態とする信号として例えば“１”を入力し、ＴＦ７０３、７０５、７０７、７１０はその動作を停止し、フィルタ処理した信号として０を出力する。このため、ＴＦ部７０１ａ，ＴＦ部７０４ａ、ＴＦ部７０６ａ，ＴＦ部７０８ａは、タップ長が３２タップのＴＦとして機能する。
【００８６】
また、フィルタ特性上、各ＴＦ部７０１ａ，ＴＦ部７０４ａ、ＴＦ部７０６ａ，ＴＦ部７０８ａに３２タップより長いタップ数が必要な場合には、フィルタ動作制御端子７１５にこれらを稼動状態とする信号“０”を入力するよう外部のレジスタ等の設定値を変更すればよい。
【００８７】
以上のようにして、本実施の形態３においては、入力信号に応じてフィルタ動作制御端子７１５の入力を変更することで、ＴＦ７０３、７０５、７０７、７１０の動作状態を切替えて、内部を構成するＴＦ部のタップ長を３２タップと６４タップに切替えることできる。これにより、ＴＦ部のタップ数を入力信号に応じて増減させて、波形等化処理のフィルタ特性を容易に変更することができるとともに、不要なＴＦを使用しないようにして、不要な消費電力を削減できる波形等化装置を提供することが可能となる。
【００８８】
なお、本実施の形態３では、選択可能なタップ長を３２、６４タップとしたが、変更可能なタップ長はこれらに限られるものではない。また、センタータップ位置を１６タップの位置としているが、この値もこれに限られるものではない。
【００８９】
例えば、本実施の形態３において、ＴＦ部７０１ａ及びＴＦ部７０８ａの代わりに、ｎ個（ｎは２以上の整数）のＴＦを備え、各ＴＦがｍ（１≦ｍ≦ｎ−１：ｌは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されているＴＦ部をそれぞれ設け、ＴＦ部７０４ａ及びＴＦ部７０６ａの代わりに、ｓ個（ｓは２以上の整数）のＴＦを備え、各ＴＦがｔ（１≦ｔ≦ｓ−１：ｔは整数）番目のＴＦの遅延出力がｔ＋１番目のＴＦの入力となるよう接続されているＴＦ部をそれぞれ設け、上記各ＴＦ部の、それぞれを構成する各ＴＦのうちの１個以上のＴＦを、フィルタ動作制御信号により動作状態を稼動状態と停止状態とのいずれかに切り替えられるようにしてもよく、このような場合においても上記実施の形態３と同様の効果を奏する。
【００９０】
また、本実施の形態３においては、ＴＦ部７０１ａ，ＴＦ部７０４ａ，ＴＦ部７０６ａ及びＴＦ部７０８ａのうちの少なくとも１つ以上を、ｎ個（ｎは２以上の整数）のＴＦを備え、各ＴＦがｍ（１≦ｍ≦ｎ−１：ｌは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されている構成のＴＦ部と置き換えて、このＴＦ部の各ＴＦのうちの１個以上の動作状態をフィルタ動作制御信号により稼動状態と停止状態とのいずれかに切り替えられるようにしてもよい。
【００９１】
（実施の形態４）
図１０は本発明の実施の形態４に係る波形等化装置の構成を示すブロック図であり、図において、図１と同一符号は同一または相当する部分を示している。波形等化装置は、実数成分のみを有する信号であるＶＳＢ信号が入力されるデータ入力端子１と、データ入力端子１から入力されるデータに対して波形等化処理を行うディジタルフィルタ部１５と、ディジタルフィルタ部１５により波形等化処理されたＶＳＢ信号を出力するデータ出力端子１１と、ディジタルフィルタ部１５から得られるデータに基づいて、ディジタルフィルタ部１５内において用いられるタップ係数を算出し、これをディジタルフィルタ部１５に出力するタップ係数制御部１０とを備えている。
【００９２】
ディジタルフィルタ部１５内において、３２タップＴＦ２は、データ入力端子１に入力される信号を入力とし、内部の３２タップからそれぞれ得られる信号と、各タップに対応してタップ係数制御部１０により与えられたタップ係数との積和演算を行い、演算結果をフィルタ処理により得られた信号として加算器９に出力する。また入力された信号を遅延して得られた遅延信号を３２タップＴＦ３及び加算器９に出力する。ＴＦ３は、ＴＦ２から出力された遅延信号を入力とし、フィルタ処理により得られた信号を加算器９に出力する。このＴＦ２とＴＦ３とは１つの６４タップＴＦと同等のものであり、ＴＦ２から出力される遅延信号を加算器９に６４タップＴＦのセンタータップの信号、即ち主信号成分として出力している。遅延器４は加算器９から出力される信号を３２シンボル分遅延してスライサ５に出力する。スライサ５は遅延器４の出力信号を８値のいずれかの最も近い値にマッピングして出力し、入力される信号のノイズの後段の処理に対して与える影響をなくす。
【００９３】
６４タップのＴＦ６は、スライサ５から出力された信号を入力とし、フィルタ処理により得られた信号を加算器９に出力するとともに、遅延信号を６４タップＴＦ７に出力する。ＴＦ７は、ＴＦ６から出力された遅延信号を入力とし、フィルタ処理により得られた信号を加算器９に出力するとともに、遅延信号を６４タップＴＦ８に出力する。６４タップＴＦ８は、ＴＦ７から出力された遅延信号を入力とし、フィルタ処理により得られた信号を加算器９に出力する。ここでは直列に接続した３つのＴＦ６，ＴＦ７、ＴＦ８を１つの１９２タップＴＦとして使用している。また、ＴＦ６，ＴＦ７、ＴＦ８内の各タップから得られる信号がタップ係数制御部１０に対して出力されている。加算器９はＴＦ２，ＴＦ３，ＴＦ６，ＴＦ７，及びＴＦ８から得られる積和演算結果を加算して得られた信号を、データ出力端子１１から波形等化処理したＶＳＢ信号として出力するとともに、この加算して得られた信号をタップ係数制御部１０及び遅延器４に出力する。タップ係数制御部１０は加算器９とＴＦ６，ＴＦ７及びＴＦ８の各タップの出力とに基づいて、ＴＦ２，ＴＦ３，ＴＦ６，ＴＦ７，及びＴＦ８の内部の各タップに対応したタップ係数を算出し、これを用いてタップ係数の更新制御を行う。
【００９４】
次に動作について図１０を用いて説明する。まず、ＶＳＢ信号を入力信号としてデータ入力端子１に入力すると、ＴＦ２及びＴＦ３により、タップ係数制御部１０により設定されるタップ係数に基づいて、波形等化のフィルタ処理が行われ、処理結果として、ＴＦ２及びＴＦ３それぞれの内部のタップの出力の積和演算結果、及びＴＦ２により入力信号を遅延して得られた遅延信号が、加算器９に送られる。加算器９は入力される信号を加算し、加算により得られた信号を出力信号として、データ出力端子１１から出力するとともに、タップ係数制御部１０及び遅延器４に出力する。遅延部４は３２シンボル分だけ出力信号を遅延させてスライサ５に出力する。スライサ５は遅延器４の出力をＶＳＢ信号の取りうる８値のいずれか１番近い値にマッピングすることで、その後の処理における信号のノイズの影響をなくす。ＴＦ６、ＴＦ７、及びＴＦ８はスライサ５の出力を順次フィルタ処理し、その処理結果を加算器９に出力する。タップ係数制御部１０は、ＴＦ６、ＴＦ７、及びＴＦ８内の各タップの出力並びに加算器９の出力と、ＶＳＢ信号の取りうる８通りのシンボル値の最も確からしいシンボル値との誤差を求め、これらを用いてＬＭＳ（Ｌｅａｓｔ  ＭｅａｎＳｑｕａｒｅ）アルゴリズムに基づきＴＦ２、ＴＦ３、ＴＦ６、ＴＦ７、及びＴＦ８のタップ係数の係数更新を行う。
【００９６】
ＴＦ２、ＴＦ３のタップｉ（ｉは正の整数）のタップ係数Ｃｉのｎ（ｎは正の整数）回目の更新を行なうＬＭＳアルゴリズムとして、下記の式６に示すアルゴリズムで係数更新を行う。
Ｃｉ（ｎ＋１）＝Ｃｉ（ｎ）−α×ｅｎ×ｄｉ  …式６
このとき、αは係数更新量を決定する固定の定数ステップサイズを、ｅｎは出力信号の誤差を、ｄｉはタップｉのデータをそれぞれ示し、−α×ｅｎ×ｄｉが係数更新量を示す。
【００９７】
ここで、ＴＦ６、ＴＦ７，及びＴＦ８のタップ係数を求める際には、スライサ５を経てＴＦ６，ＴＦ７，及びＴＦ８に入力され、これらの各タップから出力されるデータｄｉ’を用いて以下に示す式７に従ってタップ係数Ｃｉのｎ（ｎは正の整数）回目の係数更新を行う。
Ｃｉ（ｎ＋１）＝Ｃｉ（ｎ）−α×ｅｎ×ｄｉ’  …式７
このとき、αは係数更新量を決定する固定の定数ステップサイズを、ｅｎは出力信号の誤差をそれぞれ示し、−α×ｅｎ×ｄｉ’が係数更新量を示す。ここではｄｉ’は上述したｄｉのデータをＶＳＢ信号のとりうる８値のうちの最も確からしい値にマッピングした推定値となり、これを用いて上記式７より適切な係数更新が可能となる。
【００９８】
本実施の形態４においては、ＴＦ６、ＴＦ７，及びＴＦ８のタップ係数を求める際には、スライサ５により８値化された信号をＴＦ６、ＴＦ７，及びＴＦ８に順次入力することでＴＦ６，ＴＦ７，及びＴＦ８の各タップから得られるデータｄｉ’を用いて上記式７に基づいてＴＦ６，ＴＦ７，及びＴＦ８のタップ係数の更新を行っている。上述した従来の技術においてはＴＦ６，ＴＦ７，及びＴＦ８のタップ係数を求めるためにスライサを通さない出力遅延データであるｄｉが必要であり、このため１９２遅延の遅延器が必要であったが、本実施の形態４においてはこのような係数計算用に出力信号を蓄えておく１９２遅延の遅延器を不要とすることができる。この結果、素子サイズの大きい遅延器を削減して、コストを大幅に削減した波形等化装置を提供することが可能となる。
【００９９】
（実施の形態５）
図９は本実施の形態５における波形等化装置の構成を示すブロック図であり、図において、図１０と同一符号は同一または相当する部分を示している。
図９において、モード入力端子９０１に外部から波形等化装置が通常動作モードかテストモードかを決定するモード入力信号Ｓ９０１が入力される。このモード入力信号Ｓ９０１は予め外部のレジスタ等（図示せず）に格納されており、外部のコントローラ等（図示せず）の指示に基づき、モード入力端子９０１に入力される。テスト信号発生部９０２はテスト用のインパルス信号Ｓ９０２を発生して入力信号選択部９０３に出力する。データ入力端子１とディジタルフィルタ部１５との間に設けられた入力信号選択部９０３は、モード入力端子９０１から入力されるモード入力信号Ｓ９０１の値に基づいて、データ入力端子１から入力された入力信号とテスト信号発生部が発生したインパルス信号Ｓ９０２のいずれか一方を選択して選択信号Ｓ９０３として出力する。タップ係数制御部１０は、モード入力端子９０１から入力されるモード入力信号Ｓ９０１に基づいて、通常動作時は上記実施の形態３に示した同様にタップ係数の更新を行うとともに、テストモード時にはタップ係数の更新を停止する。
【０１００】
次に、ＶＳＢ信号を入力した場合の波形等化装置の動作について説明する。
まず、通常動作モードについて説明する。モード入力端子９０１にモード入力信号Ｓ９０１として“０”を入力した場合、入力選択部９０３はデータ入力端子１に入力される８値ＶＳＢ信号を選択して選択信号Ｓ９０３として出力する。ディジタルフィルタ部１５は、この選択信号Ｓ９０３に対して上記実施の形態４と同様にフィルタ処理を行う。タップ係数制御部９０４はデータ出力端子１１から出力される出力信号やＴＦ６〜ＴＦ８の各タップの出力に基づいて、上記実施の形態４と同様に、ディジタルフィルタ部１５のタップ係数を適応的に更新する。
【０１０１】
次に通常動作モードからテストモードに変更する場合について説明する。モード入力端子９０１に入力するモード入力信号Ｓ９０１の値を“１”に変更すると、入力信号選択部９０３はテスト信号発生部９０２の出力するインパルス信号Ｓ９０２を選択して選択信号Ｓ９０３として出力する。ディジタルフィルタ部１５は、この選択信号Ｓ９０３に対して上記実施の形態４と同様にフィルタ処理を行う。タップ係数制御部１０は、モード入力信号Ｓ９０１に基づいて、ディジタルフィルタ部１５のタップ係数の更新を停止する。ディジタルフィルタ部１５にはテスト信号発生部９０２が発生したインパルス信号Ｓ９０２が入力されるため、モード入力端子９０１のモード入力信号Ｓ９０１を“１”に変更した時点でのディジタルフィルタ部１５のインパルス応答が出力端子１１から出力される。
【０１０２】
上記実施の形態４に示した波形等化装置においては、デジタルフィルタ部１５の出力に基づいて、タップ係数制御部１０がタップ係数を随時更新していく。このため、ＶＳＢ信号の受信状況に応じて各タップ係数も随時変化し、フィルタ特性も変化する。このため、所望の時点におけるタップ係数を求めることが非常に困難であった。しかしながら、本実施の形態５に示す波形等化装置においては、通常動作途中でモード入力端子９０１の入力を変更し、出力端子１１からディジタルフィルタ部１５のインパルス応答を出力することにより、このインパルス応答に基づいてその切り替え時点におけるディジタルフィルタ部１５のタップ係数を簡単に求めることが可能となる。したがって、本実施の形態５においては、所望の時点のディジタルフィルタ部１５のタップ係数を容易に外部に出力可能であり、ディジタルフィルタ部１５のフィルタ特性を容易に観測できる波形等化装置を提供することが可能となる。
【０１０３】
なお、本実施の形態５においては、上記実施の形態１に示した波形等化装置においてテスト信号発生部を設け、モード入力信号に基づいて、このテスト信号発生部から出力されるインパルス信号をディジタルフィルタ部に入力することにより、各ＴＦのタップ係数を求められるようにしたが、本発明は、上記実施の形態１〜実施の形態３において説明した波形等化装置等の他の波形等化装置においても適用できるものであり、このような場合においても上記実施の形態５と同様の効果を奏する。
【０１０４】
例えば図９に示した波形等化装置において１９２シンボル分だけ遅延可能な遅延器を設け、ＴＦ６〜ＴＦ８の各タップの出力の代わりに、遅延器４の出力信号をこの１９２シンボル分遅延可能な遅延器で遅延した信号をタップ係数制御部９０４に入力し、タップ係数制御部９０４がこの遅延した信号とデータ出力端子１１から出力される出力信号とに基づいて、各タップに対するタップ係数を制御するようにしてもよく、このような場合においても上記実施の形態５と同様の効果を奏する。
【０１０５】
なお、上記実施の形態１〜実施の形態５においては、１６タップや３２タップ、６４タップのＴＦを用いるようにしたが、本発明においては、波形等化の対象となる信号に応じて他のタップ数のＴＦを用いるようにしてもよく、このような場合においても上記各実施の形態と同様の効果を奏する。
【０１０６】
【発明の効果】
以上のように、本発明（請求項１）によれば、波形等化すべきディジタル入力信号の実数成分のみが入力される第１の入力端子と、上記波形等化すべきディジタル入力信号の虚数成分のみが入力される第２の入力端子と、上記ディジタル入力信号に対し波形等化のフィルタ処理を行う複数のトランスバーサルフィルタと、波形等化されたディジタル出力信号の実数成分のみが出力される第１の出力端子と、上記波形等化されたディジタル出力信号の虚数成分のみが出力される第２の出力端子と、上記第１，第２の入力端子と、上記複数のトランスバーサルフィルタと、上記第１，第２の出力端子との間を接続する配線の接続を選択する複数の選択器と、上記複数の選択器を制御して、上記ディジタル入力信号が実数成分のみを有する信号である場合に本波形等化装置全体が実数フィルタとなり、上記ディジタル入力信号が実数成分および虚数成分を有する信号である場合に本波形等化装置全体が複素数フィルタとなるようにフィルタ構成を制御するフィルタ構成制御信号を発生するフィルタ構成制御信号発生器とを備え、前記ディジタル入力信号をｄｉとし、該ディジタル入力信号ｄｉが複素数の場合はその実数成分をｄｉ（ｒ）、虚数成分をｄｉ（ｉ）とするとともに、前記ディジタルフィルタのタップ係数をＣｉ（ｎ）とし、該タップ係数Ｃｉ（ｎ）が複素数の場合はその実数成分をＣｉ（ｎ）（ｒ）、虚数成分をＣｉ（ｎ）（ｉ）とすると、前記実数フィルタは、Σ（Ｃｉ（ｎ）×ｄｉ）により表わされる信号処理を行うことで、前記ディジタル出力信号の実数成分として、当該Σ（Ｃｉ（ｎ）×ｄｉ）を出力し、前記複素数フィルタは、Σ（Ｃｉ（ｎ）（ｒ）＋ｊＣｉ（ｎ）（ｉ））×（ｄｉ（ｒ）＋ｊｄｉ（ｉ））により表わされる信号処理を行うことで、前記ディジタル出力信号の実数成分として、Σ（Ｃｉ（ｎ）（ｒ）×ｄｉ（ｒ）−Ｃｉ（ｎ）（ｉ）×ｄｉ（ｉ））を、虚数成分として、Σ（Ｃｉ（ｎ）（ｒ）×ｄｉ（ｉ）＋Ｃｉ（ｎ）（ｉ）×ｄｉ（ｒ））を、それぞれ出力し、本波形等化装置全体が実数フィルタとなった場合と、本波形等化装置全体が複素数フィルタとなった場合でフィルタ処理に使用しているトランスバーサルフィルタのタップ数が同一であるものとしたので、波形等化装置の中で最も回路規模の大きいＴＦを共用することができ、回路規模の大幅増加なしに、実数成分のみからなる信号と、実数成分と虚数成分とを有する信号との双方を波形等化可能な波形等化装置を提供できる効果がある。
また、本発明（請求項２）によれば、請求項１記載の波形等化装置において、上記実数成分のみを有する信号はＶＳＢ信号であり、上記実数成分および虚数成分を有する信号はＱＡＭ信号であるようにしたから、波形等化装置の中で最も回路規模の大きいＴＦを共用することができ、回路規模の大幅増加なしに、ＶＳＢ信号のような実数成分のみからなる信号とＱＡＭ信号のような実数成分と虚数成分とを有する信号との双方を波形等化可能な波形等化装置を提供できる効果がある。
また、本発明（請求項３）によれば、請求項１記載の波形等化装置において、上記複数のトランスバーサルフィルタのうちの、所定のトランスバーサルフィルタは、複数のタップを有し、上記複数のタップのいずれかを選択するタップ選択器と、上記タップ選択器を制御して上記所定のトランスバーサルフィルタのセンタータップの位置を変更するセンタータップ制御信号を発生するセンタータップ制御信号発生器とを備えるようにしたから、センタータップの位置を容易に変更でき、実数成分のみからなる信号を入力した場合でも実数成分と虚数成分とを有する信号を入力した場合でも、入力信号の状況に応じた最適なタップ配置が得られる波形等化装置を提供できる効果がある。
【０１０７】
また、本発明（請求項４）によれば、請求項１記載の波形等化装置において、上記複数のトランスバーサルフィルタのうちの、所定のトランスバーサルフィルタはフィルタ動作制御信号に応じてタップ長が切り替え可能であり、上記所定のトランスバーサルフィルタのタップ長を切り替えることでフィルタ動作を切り替えるフィルタ動作制御信号を発生するフィルタ動作制御信号発生器を備えるようにしたから、ＴＦのタップ数を入力信号に応じて増減させて、波形等化処理のフィルタ特性を容易に変更することができるとともに、不要なＴＦを使用しないようにして、不要な消費電力を削減できる波形等化装置を提供できる効果がある。
【０１０８】
また、本発明（請求項５）によれば、実数成分のみをもつディジタル入力信号が入力される第１の入力端子と、虚数成分のみをもつディジタル入力信号が入力される第２の入力端子と、第１及び第２の出力端子と、波形等化のフィルタ処理を行う第１ないし第４のトランスバーサルフィルタ（以下、ＴＦと称す）部と、入力される信号を遅延させて出力する遅延手段と、上記第１ないし第４のＴＦ部のタップ係数を制御する第１及び第２のタップ係数制御手段とを備え、上記第１の入力端子のみに信号を入力する場合には、上記第１ないし第４のＴＦ部を、上記第１の入力端子に入力される信号を上記第１のＴＦ部に入力し、上記第１の出力端子から出力する信号を上記遅延手段により遅延した信号を上記第２のＴＦ部に入力し、該第２のＴＦ部の遅延出力を上記第３のＴＦ部に入力し、該第３のＴＦ部の遅延出力を上記第４のＴＦ部に入力し、上記各第２ないし第４のＴＦ部によりフィルタ処理した信号を上記第１のＴＦ部のフィルタ処理により得られた信号と上記第１のＴＦ部の主信号成分とに加算して上記第１の出力端子から出力するよう接続して、上記第１の出力端子の出力に基づいて上記第１のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数を制御しながら、上記第１の入力端子に入力される入力信号の波形等化処理を行い、得られた信号を上記第１の出力端子から出力し、上記第１の入力端子と第２の入力端子との両方に信号を入力する場合には、上記第１ないし第４のＴＦ部を、上記第１の入力端子に入力される信号を上記第１及び第３のＴＦ部に入力し、上記第２の入力端子に入力される信号を上記第２及び第４のＴＦ部に入力し、上記第１のＴＦ部のフィルタ処理した信号から上記第２のＴＦ部のフィルタ処理した信号を減算した値に上記第１のＴＦ部の主信号成分を加算し上記第１のデータ出力端子から出力し、上記第３のＴＦ部のフィルタ処理した信号と上記第４のＴＦ部のフィルタ処理した信号と該第４のＴＦ部の主信号成分とを加算して上記第２の出力端子から出力するよう接続して、上記第１及び第２の出力端子からの出力に基づいて上記第２のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数を制御しながら、上記第１ないし第２の入力端子に入力される入力信号の波形等化処理を行い、得られた信号の実数成分を上記第１の出力端子から出力するとともに、得られた信号の虚数成分を上記第２の出力端子から出力するようにしたから、波形等化装置の中で最も回路規模の大きいＴＦを共用することができ、回路規模の大幅な増加なしに、ＶＳＢ信号のような実数成分のみからなる信号とＱＡＭ信号のような実数成分と虚数成分とを有する信号との双方を波形等化可能な波形等化装置を提供できる効果がある。
【０１０９】
また、本発明（請求項６）によれば、請求項５記載の波形等化装置において、上記第１及び第４のＴＦ部は、それぞれｎ個（ｎは３以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されており、上記第１のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力し、該複数の遅延出力の１つを、外部から入力されるセンタータップ制御信号に基づいて選択し、上記第１のＴＦ部の主信号成分として出力する第１の選択手段と、上記第４のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を入力とし、該複数の遅延出力の１つを、上記センタータップ制御信号に基づいて選択し、上記第４のＴＦ部の主信号成分として出力する第２の選択手段とを備えるようにしたから、センタータップ位置を任意に変更可能とすることができ、ＳＢ信号のような実数成分のみからなる信号に対しても、ＱＡＭ信号のような実数成分と虚数成分とを有する信号に対しても，入力信号の状況に応じて等化範囲を変更して最適なタップ配置とすることができる波形等化装置を提供できる効果がある。
【０１１０】
また、本発明（請求項７）によれば、実数成分のみを持つディジタル入力信号が入力される第１の入力端子と、虚数成分のみを持つディジタル入力信号が入力される第２の入力端子と、上記第１の入力端子に入力される入力信号を入力として波形等化のためのフィルタ処理した信号と、該フィルタ処理における主信号成分とを出力する第１のＴＦ部と、第１及び第２の入力を有し、該第２の入力を上記第２の入力端子に入力される入力信号とし、上記第１及び第２の入力のいずれか一方を選択して出力する第１の選択回路と、該第１の選択回路の出力を入力として波形等化のためのフィルタ処理した信号と入力信号を遅延させた遅延信号とを出力する第２のＴＦ部と、上記第１の入力端子に入力される入力信号と上記第２のＴＦ部の遅延信号のいずれか一方を選択して出力する第２の選択器と、該第２の選択回路の出力を入力として波形等化のためのフィルタ処理した信号と入力信号を遅延させた遅延信号とを出力する第３のＴＦ部と、上記第２の入力端子に入力される入力信号と上記第３のＴＦ部の遅延信号のいずれか一方を選択して出力する第３の選択器と、該第３の選択回路の出力を入力として波形等化のためのフィルタ処理した信号と、該フィルタ処理における主信号成分とを出力する第４のＴＦ部と、上記第２のＴＦ部のフィルタ処理により得られた信号と該フィルタ処理した信号を反転させた信号のいずれか一方を選択して出力する第４の選択器と、該第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号と，上記第４のＴＦ部の出力する主信号成分のいずれか一方を選択して出力する第５の選択器と、上記第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号と，上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号のいずれか一方を選択して出力する第６の選択器と、該第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号を出力する第１の出力端子と、上記第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号を遅延させて、該遅延させて得られた信号を上記第１の選択器の第１の入力となるよう出力する遅延器と、上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号を出力する第２の出力端子と、上記第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号に基づいて、上記第１ないし第４のＴＦ部のタップ係数を制御する第１のタップ係数制御手段と、上記第６の選択器の出力と上記第１のＴＦ部の主信号成分とを加算した信号、及び上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号に基づいて上記第１ないし第４のＴＦ部のタップ係数を制御する第２のタップ係数制御手段と、を備え、上記第１の入力端子のみに信号を入力する場合には、上記第１の選択器は、上記遅延器からの入力を選択して出力し、上記第２の選択器は、上記第２のＴＦ部の遅延信号を選択して出力し、上記第３の選択器は、上記第３のＴＦ部の遅延信号を選択して出力し、上記第４の選択器は、上記第２のＴＦ部のフィルタ処理により得られた信号を選択して出力し、上記第５の選択器は、上記第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号を選択して出力し、上記第６の選択器は、上記第５の選択器の出力と上記第３のＴＦ部のフィルタ処理により得られた信号と上記第４のＴＦ部のフィルタ処理により得られた信号とを加算した信号を選択して出力し、上記第１のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数の制御を行い、上記第１の入力端子と第２の入力端子との両方に信号を入力する場合には、上記第１の選択器は、上記第２の入力端子の入力を選択して出力し、上記第２の選択器は、上記第１の入力端子の入力を選択して出力し、上記第３の選択器は、上記第２の入力端子の入力を選択して出力し、上記第４の選択器は、上記第２のＴＦ部のフィルタ処理により得られた信号の反転信号を選択して出力し、上記第５の選択器は、上記第４のＴＦ部の主信号成分を選択して出力し、上記第６の選択器は、上記第４の選択器の出力と上記第１のＴＦ部のフィルタ処理により得られた信号とを加算した信号を選択して出力し、上記第２のタップ係数制御手段により上記第１ないし第４のＴＦ部のタップ係数の制御を行うようにしたから、波形等化装置の中で最も回路規模の大きいＴＦを共用することができ、回路規模の大幅な増加なしに、ＶＳＢ信号のような実数成分のみからなる信号とＱＡＭ信号のような実数成分と虚数成分とを有する信号との双方を波形等化可能な波形等化装置を提供できる効果がある。
【０１１１】
また、本発明（請求項８）によれば、請求項７記載の波形等化装置において、上記第１及び第４のＴＦ部は、それぞれｎ個（ｎは３以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目の入力となるよう接続されており、各ＴＦのフイルタ処理した信号を加算した信号を、それぞれ上記第１及び第４のＴＦ部のフィルタ処理した出力とし、上記第１のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力し、該複数の遅延出力の１つを、外部から入力されるセンタータップ制御信号に基づいて選択して、上記第１のＴＦ部の主信号成分として出力する第７の選択手段と、上記第４のＴＦ部内の１番目からｎ−１番目のＴＦそれぞれの遅延出力を個別に入力し、該複数の遅延出力の１つを、上記センタータップ制御信号に基づいて選択して、上記第４のＴＦ部の主信号成分として出力する第８の選択手段とを備えるようにしたから、センタータップ位置を任意に変更可能とすることができ、ＳＢ信号のような実数成分のみからなる信号に対しても、ＱＡＭ信号のような実数成分と虚数成分とを有する信号に対しても，入力信号の状況に応じて等化範囲を変更して最適なタップ配置とすることができる波形等化装置を提供できる効果がある。
【０１１２】
また、本発明（請求項９）によれば、請求項５または請求項７に記載の波形等化装置において、上記第１ないし第４のＴＦ部の少なくとも１つは、ｎ個（ｎは２以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されており、該ＴＦのうちの１個以上のＴＦが、外部から入力されるフィルタ動作制御信号により動作状態を稼動状態と停止状態とのいずれかに切り替えられるようにしたから、入力信号に応じてＴＦの一部の使用を停止することができ、不要な消費電力を抑えた波形等化装置を提供できる効果がある。
【０１１３】
また、本発明（請求項１０）によれば、請求項５または請求項７に記載の波形等化装置において、上記第１及び第４のＴＦ部は、ｎ個（ｎは２以上の整数）のＴＦを備え、該各ＴＦはｍ（１≦ｍ≦ｎ−１：ｍは整数）番目のＴＦの遅延出力がｍ＋１番目のＴＦの入力となるよう接続されており、上記第２及び第３のＴＦ部は、ｓ個（ｓは２以上の整数）のＴＦを備え、該各ＴＦはｔ（１≦ｔ≦ｓ−１：ｔは整数）番目のＴＦの遅延出力がｔ＋１番目のＴＦの入力となるよう接続されており、上記第１ないし第４のＴＦ部は、それぞれを構成する各ＴＦのうちの１個以上のＴＦが、外部から入力されるフィルタ動作制御信号により動作状態を稼動状態と停止状態とのいずれかに切り替えられるようにしたから、入力信号に応じてＴＦの一部の使用を停止することができ、不要な消費電力を抑えた波形等化装置を提供できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る波形等化装置の構成を示すブロック図
【図２】本発明の実施の形態１に係る波形等化装置にＶＳＢ信号を入力した際の動作を説明するための図
【図３】本発明の実施の形態１に係る波形等化装置にＱＡＭ信号を入力した際の動作を説明するための説明図
【図４】本発明の実施の形態２に係る波形等化装置の構成図
【図５】本発明の実施の形態２に係る波形等化装置にＶＳＢ信号を入力した際の動作を説明するための図
【図６】本発明の実施の形態２に係る波形等化装置にＱＡＭ信号を入力した際の動作を説明するための図
【図７】本発明の実施の形態３に係る波形等化装置の構成を示すブロック図
【図８】本発明の実施の形態３に係る波形等化装置にＱＡＭ信号を入力した際の動作を説明するための図
【図９】本発明の実施の形態５に係る波形等化装置の構成を示すブロック図
【図１０】本発明の実施の形態４に係る波形等化装置の構成を示すブロック図
【図１１】従来のＶＳＢ信号の波形等化に用いられる波形等化装置の一例を示すブロック図
【図１２】ＶＳＢ信号の信号フォーマットの構成を示す図
【図１３】ＶＳＢ信号中のフィールド同期信号の構成を示す図
【図１４】ＱＡＭ信号の信号点配置を示す図
【図１５】従来のＱＡＭ信号の波形等化に用いられる波形等化装置の一例を示すブロック図
【符号の説明】
１、１２０  データ入力端子
２、３、６、７、８、１０１〜１０６  ４０１〜４０８、７０１〜７１０  トランスバーサルフィルタ
４、１０、１３０  遅延器
５  スライサ
９、１１３〜１１８、４１１、４１２、７１１〜７１４  加算器
１０，１４０，１５０，９０４  タップ係数制御部
１１、１２１  データ出力端子
１５  ディジタルフィルタ部
１０７〜１１２、４０９、４１０  選択器
１０１ａ、１０３ａ，１０４ａ，１０５ａ，４０１ａ，４０５ａ，７０１ａ，７０４ａ，７０６ａ，７０８ａ  トランスバーサルフィルタ部
１１９  符号反転器
１２２  フィルタ構成制御端子
４１３  センタータップ制御端子
７１５  フィルタ動作制御端子
９０１  モード入力端子
９０２  テスト信号発生部
９０３  入力信号選択部
３１０１  データ信号
３１０２  フィールド同期
３１０３  セグメント同期
３２０１  ＰＮ５１１
３２０３  ＰＮ６３
３２０３  コントロール信号
Ｓ９０１  モード入力信号
Ｓ９０２  インパルス信号
Ｓ９０３  選択信号
【図１】
0003611528.tif 000003
【図２】
0003611528.tif 000004
【図３】
0003611528.tif 000005
【図４】
0003611528.tif 000006
【図５】
0003611528.tif 000007
【図６】
0003611528.tif 000008
【図７】
0003611528.tif 000009
【図８】
0003611528.tif 000010
【図９】
0003611528.tif 000011
【図１０】
0003611528.tif 000012
【図１１】
0003611528.tif 000013
【図１２】
0003611528.tif 000014
【図１３】
0003611528.tif 000015
【図１４】
0003611528.tif 000016
【図１５】
0003611528.tif 000017