(57)【特許請求の範囲】
【請求項１】
半導体集積回路の内部ロジック回路のシステムクロック信号に基づいて、システムクロック信号より所定時間位相がずれた所定のテストパターン信号を発生するテストパターン発生回路と、内部ロジック回路から出力された出力信号を判別して、半導体集積回路の動作を判定し、その判定結果を出力する判定回路と、前記テストパターン発生回路により駆動され、半導体集積回路の第１、第２の入力端子の接続を前記テストパターン発生回路と前記内部ロジック回路とに切り換える第１、第２の切換回路と、前記テストパターン発生回路により駆動され、半導体集積回路の出力端子の接続を前記内部ロジック回路と前記判定回路とに切り換える第３の切換回路とを備え、前記テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、前記第１、第２の切換回路を切り換えて、前記テストパターン発生回路からのテストパターン信号を前記第１、第２の入力端子に出力し、前記テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、前記第１、第２の切換回路を切り換えて、前記第１、第２の入力端子に出力されたテストパターン信号を前記内部ロジック回路に入力し、前記テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、前記第３の切換回路を切り換えて、前記内部ロジック回路からの出力信号を前記出力端子に出力し、前記テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、前記第３の切換回路を切り換えて、前記出力端子に出力された出力信号を前記判定回路に入力し、前記内部ロジック回路から出力端子に出力された出力信号を判別して、半導体集積回路の動作をテストするようにしたことを特徴とする半導体集積回路。
【請求項２】
所定のテストパターン信号を発生するテストパターン発生回路と、内部ロジック回路から出力された出力信号を判別して、半導体集積回路の動作を判定し、その判定結果を出力する判定回路と、前記テストパターン発生回路により駆動され、半導体集積回路の第１、第２の入力端子の接続を前記テストパターン発生回路と前記内部ロジック回路とに切り換える第１、第２の切換回路と、前記テストパターン発生回路により駆動され、半導体集積回路の出力端子の接続を前記内部ロジック回路と前記判定回路とに切り換える第３の切換回路とを備え、前記第１、第２の切換回路を切り換えて、前記テストパターン発生回路からのテストパターン信号を前記第１、第２の入力端子に出力し、前記第１、第２の切換回路を切り換えて、前記第１、第２の入力端子に出力されたテストパターン信号を前記内部ロジック回路に入力し、前記第３の切換回路を切り換えて、前記内部ロジック回路からの出力信号を前記出力端子に出力し、前記第３の切換回路を切り換えて、前記出力端子に出力された出力信号を前記判定回路に入力し、前記内部ロジック回路から出力端子に出力された出力信号を判別して、半導体集積回路の動作をテストするようにしたことを特徴とする半導体集積回路。
【請求項３】
前記テストパターン発生回路は、前記内部ロジック回路のシステムクロック信号に基づいて、システムクロック信号より所定時間位相がずれたテストパターン信号を発生するテストパターン発生回路であることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第１、第２の切換回路は、前記テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、前記第１、第２の入力端子の接続を前記テストパターン発生回路に切り換え、前記テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、前記第１、第２の入力端子の接続を前記内部ロジック回路に切り換えるようにしたことを特徴とする請求項２記載の半導体集積回路。
【請求項５】
前記第３の切換回路は、前記テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、前記出力端子の接続を前記判定回路に切り換え、前記テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、前記出力端子の接続を前記内部ロジック回路に切り換えるようにしたことを特徴とする請求項２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の半導体集積回路に係り、特にテスト回路を内蔵し、テスト回路により自己診断するようにした半導体集積回路に関する。
【０００２】
【従来の技術】
ＡＳｌＣ等の半導体集積回路は多数の入出力端子を有しているため、それらの入力端子に所定の入力信号を入力し、出力端子に所定の出力信号が出力されるか否かをテストするには、半導体集積回路の多数の入出力端子に専用のテスト装置を接続してテストしなければならないため、顧客先等において半導体集積回路の動作を容易にテストすることができないという問題点があった。
【０００３】
従来の技術としては、テストパターン発生回路によりパラレル信号に対応する複数チャンネル分のランダムパターンを発生してパラレル信号で送信回路に供給し、受信回路から先に出力された複数チャンネル分のパラレル信号を保持して、その保持信号に基づいて受信回路から新たに出力される信号の期待値を生成し、受信回路から取り込まれたパラレル信号と期待値とを比較して半導体集積回路をテストするようにしたものがあった（例えば、特許文献１参照）。
【０００４】
また、半導体集積回路に搭載された複数のメガセル内のそれぞれに入力データと出力データのうちの１つを選択的に出力するテスト回路を配置し、メガセル内の各テスト回路が入力データを選択する状態に設定して、メガセル間の接続チェックを行うようにしたものがあった（例えば、特許文献２参照）。
【０００５】
また、入出力特性が同一となるように構成された第１、第２のＡ／Ｄ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）変換器のメガマクロに外部テスト信号発生回路から同時に信号を入力して、第１のＡ／Ｄ変換器と第２のＡ／Ｄ変換器との出力信号を比較し、その比較結果が所定の範囲内であるか否かを判定してメガマクロをテストするようにしたものがあった（例えば、特許文献３参照）。
【０００６】
また、外部からの入力信号に基づいて、通常時には一体に動作する論理回路領域を複数の論理回路部に分割して各論理回路部を独立して動作させ、選択された論理回路部にテストパターンデータを出力し、そのパターンデータに対応する出力データとテストパターンデータに基づく論理回路部の出力信号とを比較して半導体集積回路をテストするようにしたものがあった（例えば、特許文献４参照）。
【０００７】
【特許文献１】
特開２００２−１０７４１９号公報
【特許文献２】
特開２００１−２６７５１０号公報
【特許文献３】
特開平８−１２２４１３号公報
【特許文献４】
特開平４−１８４１７８号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の技術で述べたもののうち最初のものにおいては、テストパターン発生回路によりパラレル信号に対応する複数チャンネル分のランダムパターンを発生してパラレル信号で送信回路に供給し、受信回路から先に出力された複数チャンネル分のパラレル信号を保持して、その保持信号に基づいて受信回路から新たに出力される信号の期待値を生成し、受信回路から取り込まれたパラレル信号と期待値とを比較して半導体集積回路をテストすることができたが、半導体集積回路の各入出力端子の接続状態をチェックするものではなく、また、各入力端子に入力された入力信号が半導体集積回路の通常動作により所定の出力信号が各出力端子に出力されるか否かの動作をテストするものではなかった。
【０００９】
また、次のものにおいては、半導体集積回路に搭載された複数のメガセル内のそれぞれに入力データと出力データのうちの１つを選択的に出力するテスト回路を配置し、メガセル内の各テスト回路が入力データを選択する状態に設定して、メガセル間の接続チェックを行うことができたが、半導体集積回路の各入出力端子の接続状態をチェックするものではなく、また、各入力端子に入力された入力信号が半導体集積回路の通常動作により所定の出力信号が各出力端子に出力されるか否かの動作をテストするものではなかった。
【００１０】
また、更にその次のものにおいては、入出力特性が同一となるように構成された第１、第２のＡ／Ｄ変換器のメガマクロに外部テスト信号発生回路から同時に信号を入力して、第１のＡ／Ｄ変換器と第２のＡ／Ｄ変換器との出力信号を比較し、その比較結果が所定の範囲内であるか否かを判定してメガマクロをテストすることができたが、半導体集積回路の各入出力端子の接続状態をチェックするものではなく、また、各入力端子に入力された入力信号が半導体集積回路の通常動作により所定の出力信号が各出力端子に出力されるか否かの動作をテストするものではなかった。
【００１１】
また、更にその次のものにおいては、外部からの入力信号に基づいて、通常時には一体に動作する論理回路領域を複数の論理回路部に分割して各論理回路部を独立して動作させ、選択された論理回路部にテストパターンデータを出力し、そのパターンデータに対応する出力データとテストパターンデータに基づく論理回路部の出力信号とを比較して半導体集積回路をテストすることができたが、半導体集積回路の各入出力端子の接続状態をチェックするものではなく、また、各入力端子に入力された入力信号が半導体集積回路の通常動作により所定の出力信号が各出力端子に出力されるか否かの動作をテストするものではなかった。
【００１２】
本発明は、従来の技術の有するこのような問題点に鑑みてなされたものであり、その目的とするところは、専用のテスト装置を用いずに、基板上に搭載された半導体集積回路の各入出力端子の接続状態をチェックすることができ、基板上に搭載された半導体集積回路の各入力端子に所定のテストパターンを入力し、半導体集積回路の通常動作により所定の出力信号が各出力端子から出力されるか否かの動作をテストすることができる半導体集積回路を提供しようとするものである。
【００１３】
【課題を解決するための手段】
上記目的を達成するため本発明においては、所定のテストパターン信号を発生するテストパターン発生回路と、内部ロジック回路から出力された出力信号を判別して、半導体集積回路の動作を判定し、その判定結果を出力する判定回路と、前記テストパターン発生回路により駆動され、半導体集積回路の第１、第２の入力端子の接続を前記テストパターン発生回路と前記内部ロジック回路とに切り換える第１、第２の切換回路と、前記テストパターン発生回路により駆動され、半導体集積回路の出力端子の接続を前記内部ロジック回路と前記判定回路とに切り換える第３の切換回路とを備え、前記第１、第２の切換回路を切り換えて、前記テストパターン発生回路からのテストパターン信号を前記第１、第２の入力端子に出力し、前記第１、第２の切換回路を切り換えて、前記第１、第２の入力端子に出力されたテストパターン信号を前記内部ロジック回路に入力し、前記第３の切換回路を切り換えて、前記内部ロジック回路からの出力信号を前記出力端子に出力し、前記第３の切換回路を切り換えて、前記出力端子に出力された出力信号を前記判定回路に入力し、前記内部ロジック回路から出力端子に出力された出力信号を判別して、内部ロジック回路の動作をテストするようする。
【００１４】
前記テストパターン発生回路は、前記内部ロジック回路のシステムクロック信号に基づいて、システムクロック信号より所定時間位相がずれたテストパターン信号を発生するようにする。
【００１５】
また、前記第１、第２の切換回路は、前記テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、前記第１、第２の入力端子の接続を前記テストパターン発生回路に切り換え、前記テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、前記第１、第２の入力端子の接続を前記内部ロジック回路に切り換えるようにする。
【００１６】
また、前記第３の切換回路は、前記テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、前記出力端子の接続を前記判定回路に切り換え、前記テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、前記出力端子の接続を前記内部ロジック回路に切り換えるようにする。
【００１７】
これらの手段により、専用のテスト装置を用いずに、基板上に搭載された半導体集積回路の各入出力端子の接続状態をチェックすることができ、基板上に搭載された半導体集積回路の各入力端子に所定のテストパターンを入力し、半導体集積回路の通常動作により所定の出力信号が各出力端子から出力されるか否かの動作をテストすることができる。
【００１８】
【発明の実施の形態】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。図１は本発明の実施の形態に係る半導体集積回路の構成を示すブロック図であり、図２は本発明の実施の形態に係る半導体集積回路の動作を示す説明図であり、図３は本発明の実施の形態に係る半導体集積回路の他の動作を示す説明図である。
【００１９】
まず、図１の本発明の実施の形態に係る半導体集積回路の構成を示すブロック図を基に説明する。
【００２０】
半導体集積回路１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ゲート回路、メモリ、タイマ、システムクロック回路等からなる内部ロジック回路１１と、半導体集積回路１０のシステムクロック信号に基づいて、システムクロック信号より所定時間位相がずれた所定のテストパターン信号を発生するテストパターン発生回路１２と、内部ロジック回路１１から出力された信号を判定して判定結果を出力する出力結果デコーダ１３と、テストパターン発生回路１２から出力されたテストパターン信号により、半導体集積回路１０の入力端子Ｔ１、Ｔ２の接続を前記内部ロジック回路１１とテストパターン発生回路１２とに切り換える切換回路Ｓ１、Ｓ２と、テストパターン発生回路１２から出力されたテストパターン信号により、半導体集積回路１０の出力端子Ｔ３の接続を内部ロジック回路１１と出力結果デコーダ１３とに切り換える切換回路Ｓ３と、テストパターン発生回路１２と出力結果デコーダ１３とのテストモード動作を制御するテストモード端子Ｔ４とで構成されている。また、半導体集積回路１０には、出力結果デコーダ１３から出力された判定結果を表示するＬＥＤ２０と、出力結果デコーダ１３により判定された判定結果を印字するプリンタ３０とが出力端子Ｔ５に接続されている。なお、Ｃ１、Ｃ２は、入力端子Ｔ１、Ｔ２の配線の浮遊容量であり、Ｃ３は出力端子Ｔ３の配線の浮遊容量である。
【００２１】
以上のように構成された半導体集積回路について、図２の本発明の実施の形態に係る半導体集積回路の動作を示す説明図を参照しながら、その動作を説明する。
【００２２】
テストモード端子Ｔ４に制御信号を入力すると、テストパターン発生回路１２と出力結果デコーダ１３とがテストモード動作を実行し、テストパターン発生回路１２は、半導体集積回路１０の内部ロジック回路１１のシステムクロック信号（図２（ａ）参照）に基づいて、システムクロック信号より位相がΔＴ遅れたテストパターン信号（図２の（ｂ）参照）を発生する。
【００２３】
テストパターン発生回路１２からテストパターン信号が切換回路Ｓ１に出力され、テストパターン発生回路１２から出力されたテストパターン信号の立上がり信号により、切換回路Ｓ１が切り換えられて、テストパターン発生回路１２が入力端子Ｔ１に接続され、テストパターン発生回路１２から出力されたテストパターン信号により、矢印ａの方向に電流が流れ、入力端子Ｔ１の配線の浮遊容量Ｃ１が充電される（図２の（ｃ）参照）。そして、テストパターン発生回路１２から出力されたテストパターン信号の立下り信号により、切換回路Ｓ１が切り換えられて、内部ロジック回路１１が入力端子Ｔ１に接続され、システムクロック信号の立上がり信号により入力端子Ｔ１の配線の浮遊容量Ｃ１の電圧信号が内部ロジック回路１１に入力されてラッチされる（図２の（ｄ）参照）。入力端子Ｔ１の配線の浮遊容量Ｃ１に充電された電荷は、テストパターン信号の次の立上がり信号のとき、テストパターン発生回路１２からテストパターン信号のローレベルの信号が入力端子Ｔ１に出力され、矢印ｂの方向に電流が流れて放電される（図２（ｃ）参照）。
【００２４】
また、テストパターン発生回路１２から次のテストパターン信号が切換回路Ｓ２に出力され、テストパターン発生回路１２から出力されたテストパターン信号の立上がり信号により、切換回路Ｓ２が切り換えられて、テストパターン発生回路１２が入力端子Ｔ２に接続され、テストパターン発生回路１２から出力されたテストパターン信号により、矢印ｃの方向に電流が流れ、入力端子Ｔ２の配線の浮遊容量Ｃ２が充電される（図２の（ｅ）参照）。そして、テストパターン発生回路１２から出力されたテストパターン信号の立下り信号により、切換回路Ｓ２が切り換えられて、内部ロジック回路１１が入力端子Ｔ２に接続され、システムクロック信号の立上がり信号により入力端子Ｔ２の配線の浮遊容量Ｃ２の電圧信号が内部ロジック回路１１に入力されてラッチされる（図２の（ｆ）参照）。入力端子Ｔ２の配線の浮遊容量Ｃ２に充電された電荷は、テストパターン信号の次の立上がり信号のとき、テストパターン発生回路１２からテストパターン信号のローレベルの信号が入力端子Ｔ２に出力され、矢印ｄの方向に電流が流れて放電される（図２（ｅ）参照）。
【００２５】
以上のことが繰り返され、通常の入力信号が半導体集積回路１０に入力された場合と同様にして、半導体集積回路１０の内部ロジック回路１１に入力信号が入力され、その入力信号に基づいて、内部ロジック回路１１を通常動作させることができる。
【００２６】
また、テストパターン発生回路１２から出力されたテストパターン信号の立下り信号により、切換回路Ｓ３が切り換えられて、内部ロジック回路１１が出力端子Ｔ３に接続され、システムクロック信号の次の立上がり信号により、内部ロジック回路１１から出力信号が出力端子Ｔ３に出力され、矢印ｅの方向に電流が流れ、出力端子Ｔ３の配線の浮遊容量Ｃ３が充電される（図２の（ｇ）参照）。そして、テストパターン発生回路１２から出力されたテストパターン信号の立上がり信号により、切換回路Ｓ３が切り換えられて、出力結果デコーダ１３が出力端子Ｔ３に接続され、内部ロジック回路１１から出力された出力信号により充電された出力端子Ｔ３の配線の浮遊容量Ｃ３の電圧信号が出力結果デコーダ１３に入力されて、出力結果デコーダ１３により内部ロジック回路１１から出力された信号が判定される。そして、出力結果デコーダ１３は、判定結果に基づいて出力信号を出力端子Ｔ５に出力し（図２の（ｈ）参照）、その判定結果をＬＥＤ２０により表示し、プリンタ３０により印字する。また、出力端子Ｔ３の配線の浮遊容量Ｃ３に充電された電荷は、システムクロック信号の次の立上がり信号のとき、内部ロジック回路１１からローレベルの信号が出力端子Ｔ３に出力され、矢印ｆの方向に電流が流れて放電される（図２（ｇ）参照）。
【００２７】
このことにより、通常の入力信号が入力された場合と同様にして、半導体集積回路１０の内部ロジック回路１１に入力信号が入力され、その入力信号に基づいて、内部ロジック回路１１を通常動作させて、半導体集積回路１０の動作をテストすることができる。また、入力端子Ｔ１、Ｔ２がいずれかの箇所で短絡している場合、入力端子Ｔ１、Ｔ２の配線の浮遊容量Ｃ１、Ｃ２が充電されず、所定の入力信号が半導体集積回路１０の内部ロジック回路１１に入力されないので、入力端子の接続状態をチェックすることができ、出力端子Ｔ３がいずれかの箇所で短絡している場合、出力端子Ｔ３の配線の浮遊容量Ｃ３が充電されず、所定の入力信号が出力結果デコーダ１３に入力されないので、出力端子の接続状態をチェックすることができる。
【００２８】
また、図３は、テストパターン発生回路１２により、半導体集積回路１０の内部ロジック回路１１のシステムクロック信号（図３（ａ）参照）に基づいて、システムクロック信号より位相がΔＴ進んだテストパターン信号（図３の（ｂ）参照）を発生するようにした場合である。テストパターン発生回路１２により、システムクロック信号より位相がΔＴ進んだテストパターン信号を出力したときの動作は、図２を基に説明した動作と同様であり、説明が重複するので動作の説明を省略する。
【００２９】
以上、本発明の実施の形態について詳述したが、本発明はこれに限らず、当業者の通常の知識の範囲内でその変形や改良が可能である。例えば、２つの入力端子と１つの出力端子を有する半導体集積回路について説明したが、複数の入力端子と複数の出力端子を有する半導体集積回路についても本発明を適用することができる。
【００３０】
【発明の効果】
以上説明してきたように、本発明による半導体集積回路によれば、半導体集積回路の内部ロジック回路のシステムクロック信号に基づいて、システムクロック信号より所定時間位相がずれた所定のテストパターン信号を発生するテストパターン発生回路と、内部ロジック回路から出力された出力信号を判別して、半導体集積回路の動作を判定し、その判定結果を出力する判定回路とを半導体集積回路に内蔵し、テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、第１、第２の切換回路を切り換えて、テストパターン発生回路からのテストパターン信号を第１、第２の入力端子に出力し、テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、第１、第２の切換回路を切り換えて、第１、第２の入力端子に出力されたテストパターン信号を内部ロジック回路に入力し、テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、第３の切換回路を切り換えて、内部ロジック回路からの出力信号を出力端子に出力し、テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、第３の切換回路を切り換えて、出力端子に出力された出力信号を判定回路に入力し、内部ロジック回路から出力端子に出力された出力信号を判別して、半導体集積回路の動作をテストすることができる。このことにより、専用のテスト装置を用いずに、基板上に搭載された半導体集積回路の各入出力端子の接続状態をチェックすることができ、基板上に搭載された半導体集積回路の各入力端子に所定のテストパターンを入力し、半導体集積回路の通常動作により所定の出力信号が各出力端子から出力されるか否かの動作をテストすることができる。
【００３１】
請求項１記載の発明に係る半導体集積回路は、半導体集積回路の内部ロジック回路のシステムクロック信号に基づいて、システムクロック信号より所定時間位相がずれた所定のテストパターン信号を発生し、テストパターン信号の立上がり信号により、第１、第２の切換回路を切り換えて、テストパターン信号を第１、第２の入力端子に出力し、テストパターン信号の立下がり信号により、第１、第２の切換回路を切り換えて、第１、第２の入力端子に出力されたテストパターン信号を内部ロジック回路に入力し、テストパターン信号の立下がり信号により、第３の切換回路を切り換えて、内部ロジック回路からの出力信号を出力端子に出力し、テストパターン信号の立上がり信号により、第３の切換回路を切り換えて、出力端子に出力された出力信号を判定回路に入力し、内部ロジック回路から出力端子に出力された出力信号を判別して、半導体集積回路の動作をテストするようにしている。
【００３２】
請求項２記載の発明に係る半導体集積回路は、所定のテストパターン信号を発生し、第１、第２の切換回路を切り換えて、テストパターン信号を第１、第２の入力端子に出力し、第１、第２の切換回路を切り換えて、第１、第２の入力端子に出力されたテストパターン信号を内部ロジック回路に入力し、第３の切換回路を切り換えて、内部ロジック回路からの出力信号を出力端子に出力し、第３の切換回路を切り換えて、出力端子に出力された出力信号を判定回路に入力し、内部ロジック回路から出力端子に出力された出力信号を判別して、半導体集積回路の動作をテストするようにしている。
【００３３】
請求項３記載の発明に係る半導体集積回路は、内部ロジック回路のシステムクロック信号に基づいて、システムクロック信号より所定時間位相がずれたテストパターン信号を発生するようにしている。
【００３４】
請求項４記載の発明に係る半導体集積回路は、第１、第２の切換回路は、テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、第１、第２の入力端子の接続をテストパターン発生回路に切り換え、テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、第１、第２の入力端子の接続を内部ロジック回路に切り換えるようにしている。
【００３５】
請求項５記載の発明に係る半導体集積回路は、第３の切換回路は、テストパターン発生回路から出力されたテストパターン信号の立上がり信号により、出力端子の接続を判定回路に切り換え、テストパターン発生回路から出力されたテストパターン信号の立下がり信号により、出力端子の接続を内部ロジック回路に切り換えるようにしている。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【図２】本発明の実施の形態に係る半導体集積回路の動作を示す説明図である。
【図３】本発明の実施の形態に係る半導体集積回路の他の動作を示す説明図である。
【符号の説明】
１０  半導体集積回路
１１  内部ロジック回路
１２  テストパターン発生回路
１３  出力結果デコーダ
Ｓ１、Ｓ２、Ｓ３  切換回路
Ｔ１、Ｔ２  入力端子
Ｔ３、Ｔ５  出力端子
Ｔ４  テストモード切換端子
Ｃ１、Ｃ２、Ｃ３  浮遊容量
２０  ＬＥＤ
３０  プリンタ
【図１】
0003632765.tif 000002
【図２】
0003632765.tif 000003
【図３】
0003632765.tif 000004