(57)【特許請求の範囲】
【請求項１】
開始アドレスの入力に応じて、その開始アドレスが含まれるチップをマスタチップと設定し、その他のチップをスレーブチップと設定するステップと、
開始アドレスが含まれるマスタチップ内でブロック内のデータのアドレスを状態ポインタ値を用いて発生させ、マスタチップ内でオーバーフローが発生するまで、その発生したアドレスのデータにアクセスするステップと、
オーバーフローが発生すると、オーバーフローが発生した方向を判断し、その方向のスレーブチップにアクセス権を移転するステップと、
前記開始アドレスと状態ポインタ値とを用いて前記アクセス権を移されたスレーブチップの残りのデータを全てアクセスするステップと、
前記スレーブチップのブロックのアドレスに該当する残りのデータのアクセスが完了すると、マスタチップにアクセス権を移すステップと
を有することを特徴とするランダムブロックアクセスメモリのチップ拡張制御方法。
【請求項２】
前記開始アドレスを入力して、マスタチップとスレーブチップとを設定するステップは、
前記開始アドレスを入力するステップと、
前記入力された開始アドレスに該当するメモリチップをマスタチップに設定するステップと、
前記マスタチップに該当するメモリチップに隣接したメモリチップをスレーブチップに設定するステップと
により行われることを特徴とする請求項１に記載のランダムブロックアクセスメモリのチップ拡張制御方法。
【請求項３】
前記オーバーフローが発生するまで、開始アドレスと状態ポインタ値とを用いて該当ブロックのデータをアクセスするステップは、
前記開始アドレスと状態ポインタ値とを用いて該当ブロックのアドレスを発生するステップと、
前記発生されたアドレスを用いてオーバーフローが発生したかどうかを検査するステップと、
前記検査結果、オーバーフローが発生しないと、前記発生されたアドレスに該当するブロックのデータをアクセスするステップと、
前記状態ポインタ値を用いて該当ブロックのデータのアクセスが全部完了したかどうかを検査し、完了しない場合には、前記そのブロックのアドレスを発生させるステップに戻り、完了された場合には終了するステップと
により行われることを特徴とする請求項１に記載のランダムブロックアクセスメモリのチップ拡張制御方法。
【請求項４】
前記オーバーフローが発生すると、オーバーフローが発生した方向を判断して、その方向のスレーブチップにアクセス権を移転するステップは、
オーバーフローが発生すると、オーバーフローが発生した方向のＸ，Ｙ，ＸＹ方向を判断するステップと、
前記判断結果に基づいて、判断された方向のスレーブチップをイネーブルさせるステップと、
前記イネーブルされたスレーブチップにアクセス権を移転させるステップと
により行われることを特徴とする請求項１に記載のランダムブロックアクセスメモリのチップ拡張制御方法。
【請求項５】
前記開始アドレスと状態ポインタ値とを用いてアクセス権を移されたスレーブチップの残りブロックのデータのアクセスが完了されるまで、データをアクセスするステップは、
前記開始アドレスと状態ポインタ値とを用いてスレーブチップの残りブロックに該当するアドレスを発生するステップと、
前記発生されたアドレスに該当するデータをアクセスするステップと、
前記状態ポインタ値を用いて残りブロックのアドレスに該当するデータのアクセスが完了されたかどうかを検査するステップと、
前記検査結果、残りブロックのアドレスに該当するデータのアクセスが完了されない場合には前記スレーブチップの残りブロックに該当するアドレスを発生するステップに戻るステップと
により行われることを特徴とする請求項１に記載のランダムブロックアクセスメモリのチップ拡張制御方法。
【請求項６】
前記オーバーフローの方向の判断結果に基づいて、その方向のスレーブチップをイネーブルさせるステップは、
前記判断結果、オーバーフローが発生した方向がＸ方向の場合には、マスタチップからＸ方向のスレーブチップをイネーブルさせるステップと、
前記判断結果、オーバーフローが発生した方向がＹ方向の場合には、マスタチップからＹ方向のスレーブチップをイネーブルさせるステップと、
前記判断結果、オーバーフローが発生した方向がＸＹ方向の場合には、マスタチップからＸＹ方向のスレーブチップをイネーブルさせるステップと
により行われることを特徴とする請求項４に記載のランダムブロックアクセスメモリのチップ拡張制御方法。
【請求項７】
入力された開始アドレスを同期して出力するために、一時的に格納するアドレス格納手段と、
前記アドレス格納手段から出力される開始アドレスと外部から入力されるチップ拡張信号（ＣＥＸＰ）とに基づいて、マスタチップであるかスレーブチップであるかを検出するマスタ／スレーブ検出手段と、
前記マスタ／スレーブ検出手段から出力される信号と、外部から入力されるチップ拡張信号（ＣＥＸＰ）と、マスタチップから出力されるアドレスオーバーフロー入力信号（ＡＯＦＩ）とに基づいてチップアクセスイネーブル信号を生成してスレーブチップへのデータアクセスを制御するスレーブアクセス制御手段と、
前記マスタ／スレーブ検出手段とスレーブアクセス制御手段とから出力される信号に基づいて、前記アドレス格納手段から出力される開始アドレスと外部から入力されるクロック（ＣＬＫ）とを用いて、内部でメモリアクセスに用いられる内部アドレスを発生する内部アドレス発生手段と、
前記外部から入力されるクロック（ＣＬＫ）を用いて状態ポインタ値を発生し、前記アドレス格納手段と前記内部アドレス発生手段とへその値を送ってそれらを制御する状態ポインタ値発生手段と、
前記状態ポインタ値発生手段から出力される状態ポインタ値に基づいて、マスタチップにアクセス権を移転させるマスタリターン信号を発生するマスタリターン手段と、
前記マスタリターン手段から出力される信号に基づいて、前記内部アドレス発生手段から出力される内部アドレスを、予め決められているメモリチップの大きさと比べてオーバーフローを検出し、スレーブチップに検出されたアドレスオーバーフロー信号を出力するアドレスオーバーフロー検出手段と
を有することを特徴とするランダムブロックアクセスメモリのチップ拡張制御装置。
【請求項８】
前記アドレス格納手段は、入力される開始アドレスをバッファリングするアドレスバッファと、
前記状態ポインタ値発生手段の制御の下で、前記アドレスバッファから出力される開始ＸアドレスをラッチするＸアドレスラッチと、
前記状態ポインタ値発生手段の制御の下で、前記アドレスバッファから出力される開始ＹアドレスをラッチするＹアドレスラッチと
からなることを特徴とする請求項７に記載のランダムブロックアクセスメモリのチップ拡張制御装置。
【請求項９】
前記内部アドレス発生手段は、
前記マスタ／スレーブ検出手段とスレーブアクセス制御手段及び状態ポインタ値発生手段から出力される信号に基づいて、前記アドレス格納手段から出力される開始Ｘアドレスを用いて、内部でメモリアクセスに用いられる初期の内部Ｘアドレスを設定するとともに、外部から入力されるクロック（ＣＬＫ）に基づいて内部Ｘアドレスを発生するＸアドレスラッチ及び発生手段と、
前記マスタ／スレーブ検出手段とスレーブアクセス制御手段及び状態ポインタ発生手段から出力される信号に基づいて、前記アドレス格納手段から出力される開始Ｙアドレスを用いて、内部でメモリアクセスに用いられる初期の内部Ｙアドレスを設定するとともに、外部から入力されるクロック（ＣＬＫ）に基づいて、内部Ｙアドレスを発生するＹアドレスラッチ及び発生手段と
からなることを特徴とする請求項７に記載のランダムブロックアクセスメモリのチップ拡張制御装置。
【請求項１０】
前記状態ポインタ値発生手段は、
外部から入力されるクロックをカウントしてブロックサイズの値となると、Ｙ状態ポインタ値を発生させて前記内部アドレス発生手段とマスタリターン手段とに出力するＹ状態ポインタと、
前記Ｙ状態ポインタから出力されるＹ状態ポインタ値をカウントしてそれがブロックサイズになると、Ｘ状態ポインタ値を発生させてアドレス格納手段と内部アドレス発生手段及びマスタリターン手段に出力するＸ状態ポインタと
からなることを特徴とする請求項７に記載のランダムブロックアクセスメモリのチップ拡張制御装置。
【請求項１１】
前記Ｙ状態ポインタは、ブロックサイズに応じた特定ビット数のカウンタからなることを特徴とする請求項１０に記載のランダムアクセスメモリのチップ拡張制御装置。
【請求項１２】
前記Ｘ状態ポインタは、ブロックサイズに応じた特定ビット数のカウンタからなることを特徴とする請求項１０に記載のランダムアクセスメモリのチップ拡張制御装置。
【請求項１３】
前記Ｙ状態ポインタは、ブロックサイズが１６×１６の場合、４ビットカウンタからなることを特徴とする請求項１１に記載のランダムアクセスメモリのチップ拡張制御装置。
【請求項１４】
前記Ｘ状態ポインタは、ブロックサイズが１６×１６の場合、４ビットカウンタからなることを特徴とする請求項１２に記載のランダムアクセスメモリのチップ拡張制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ランダムにブロック単位にデータをアクセスするランダムブロックアクセスメモリ（Ｒａｎｄｏｍ  Ｂｌｏｃｋ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）において、メモリのチップを拡張するメモリチップ拡張制御方法及び装置に関するものである。
【０００２】
【従来の技術】
一般に、ＤＲＡＭ及びＳＲＡＭにおいて、ランダムにビット単位にデータをアクセスするランダムビットアクセス方法は、メモリチップの拡張に特別の制約がない。しかし、ランダムにブロック単位にデータをアクセスするランダムブロックアクセス方法は、メモリチップの拡張に多くの制約が加わる。
【０００３】
図１は、従来のランダムブロックアクセスメモリのメモリチップ拡張装置の構成図であり、図２は、従来のブロックデータアクセス時のメモリデッドゾーン（Ｍｅｍｏｒｙ  Ｄｅａｄ  Ｚｏｎｅ）を示すメモリマップ図である。
【０００４】
従来のランダムブロックアクセスメモリのメモリチップ拡張装置は、図１に示すように、システムのアドレスバスに拡張される複数のメモリチップ１、２、３のアドレス入力端子ＡＩを接続させ、システムのチップイネーブル信号入力ピンに拡張される複数のメモリチップ１、２、３のチップイネーブル信号入力端子ＣＥを接続させ、システムのデータバスに拡張される複数のメモリチップ１、２、３のデータ入出力端子ＤＩ／Ｏを接続させて構成する。
【０００５】
システムにおいてアクセスするためにメモリチップを選択しようとするとき、選択しようとするメモリチップへチップイネーブル信号を出力する。それによりアクセスしようとするメモリチップがイネーブルされ、アドレスバスを通じて入力されるアドレスに従ってデータがアクセスされ、そのアクセスされたデータがデータ入出力端子ＤＩ／Ｏを介してデータバスに出力される。
【０００６】
ところが、ランダムブロックアクセス方法によりメモリがアクセスされるので、図２に示すように、メモリチップの最終エッジのセルにメモリデッドゾーンが形成される。このメモリデッドゾーンによってブロック開始アドレスがブロックサイズと等しいかそれより小さい数に制限される。すなわち、実際の開始アドレスは、メモリの最終エッジでブロックサイズより小さい数のアドレスのみが許容され、これよりも大きいアドレスは無視される。例えば、１６×１６ブロックサイズの装置でアクセスされる場合には、実際の開始アドレスとして１６のブロックサイズより小さい値のアドレス（Ｎ−１６，Ｍ−１６）のみが許容され、これよりも大きいアドレスは無視される。従って、１６のブロックサイズより大きいアドレス値のメモリチップの最後のエッジセルにデッドゾーンが形成される。
【０００７】
言い替えれば、ランダムブロックアクセスメモリ用に拡張されたブロックアクセスメモリチップにおいては、チップとチップとが連結される領域においてブロックが連続的でないので、第１番目のチップ内で最後のアクセスできるブロックデータが第１の開始アドレスでアドレスされた後に第２番目のメモリチップの開始のアクセスできるブロックデータは第２開始アドレスでアドレスされなければならない。そのため、第１のメモリチップのＸ，Ｙ方向のエッジのセルにデッドゾーンが発生してメモリチップの界面において連続してアクセスすることが出来ないという問題点があった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、上記従来の問題点を解決するためになされたもので、ランダムブロックアクセスメモリにおいて、ブロックデータがマスタチップからスレーブチップへ拡張されるときに、自動的にスレーブチップをアクティブにして連続的にブロックのデータをアクセスすることができるようにして、１つのチップでデータを連続的にアクセスするような効果を得ることが出来るようにしたメモリチップ拡張制御方法及び装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、開始アドレスが入力でマスタチップとスレーブチップとを設定するステップと、オーバーフローが発生するときまで、前記開始アドレスと状態ポインタ値とを用いて開始アドレスに対応するマスタチップのブロックのデータにアクセスするステップと、オーバーフローが発生すると、オーバーフローが発生した方向を判断し、その方向のスレーブチップにアクセス権を移転するステップと、前記開始アドレスと状態ポインタ値とを用いてアクセス権を移転されたスレーブチップの残りブロックのデータへ、アクセスの完了時までアクセスするステップと、前記スレーブチップの残りブロックへのデータのアクセスが完了すると、マスタチップにアクセス権を移転するステップとにより行われる。
【００１０】
入力される開始アドレスに同期してそのアドレスを出力するために、一時的にそのアドレスを格納するアドレス格納手段と、前記アドレス格納手段から出力される開始アドレスと外部から入力されるチップ拡張信号とに基づいて、マスタチップであるかスレーブチップであるかを検出するマスタ／スレーブ検出手段と、前記マスタ／スレーブ検出手段から出力される信号に応じて前記アドレス格納手段からの開始アドレスと、外部から入力されるチップ拡張信号と、マスタチップから出力されるアドレスオーバーフロー入力信号とに基づいて、スレーブチップのアクセスを制御するスレーブアクセス制御手段と、前記マスタ／スレーブ検出手段とスレーブアクセス制御手段とから出力される信号に基づいて、前記アドレス格納手段から出力される開始アドレスと外部から入力されるクロックとを用いて、内部でメモリアクセスに用いられる内部アドレスを発生する内部アドレス発生手段と、前記外部から入力されるクロックを用いて状態ポインタ値を発生し、前記アドレス格納手段と前記内部アドレス発生手段とを制御する状態ポインタ値発生手段と、前記状態ポインタ値発生手段から出力される状態ポインタ値に基づいて、マスタチップにアクセス権を移転させるように制御するマスタリターン手段と、前記マスタリターン手段から出力される信号に基づいて、前記内部アドレス発生手段から出力されるアドレスを用いてアドレスのオーバーフローを検出し、スレーブチップにアドレスオーバーフロー信号を出力するアドレスオーバーフロー検出手段とを有することを特徴とする。
【００１１】
【実施例】
以下、添付された図面を参照して本発明の実施例を詳細に説明する。
図３は本発明が適用されたメモリチップの拡張状態を示すブロック図である。本発明を適用してメモリチップを拡張すれば、図３に示すように、隣接する４つのメモリチップ１１、１２、１３、１４を１つの連結単位としてそれぞれのアドレス入力端子ＡＩに同一のアドレスバスが連結され、それぞれのデータ入出力端子ＤＩ／Ｏに同一のデータバスが連結される。
【００１２】
なお、チップ拡張フラグであるチップ拡張信号ＣＥＸＰを各チップに入力させるピンは、イネーブルされるべきメモリチップを選択するために、用いられる全体のメモリチップの数（ｎ）だけのバスサイズに構成され、それぞれのチップを独立に制御することが出来るように、それぞれ独立されたバスが連結される。
【００１３】
そして、各メモリチップ１１、１２、１３、１４から出力される各方向のアドレスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹは該当する各方向のメモリチップのアドレスオーバーフロー入力信号ＡＯＦＩ端子に連結される。
【００１４】
即ち、基準メモリチップが第１番目のメモリチップ１１である場合には、Ｘ方向アドレスオーバーフロー信号ＡＯＦＸは第４番目のメモリチップ１４のアドレスオーバーフロー入力信号ＡＯＦＩ端子に連結され、Ｙ方向アドレスオーバーフロー信号ＡＯＦＹは第３番目のメモリチップのアドレスオーバーフロー入力信号ＡＯＦＩ端子に連結され、ＸＹ方向のアドレスオーバーフロー信号ＡＯＦＸＹは第２番目のメモリチップ１２のアドレスオーバーフロー入力信号ＡＯＦＩ端子に連結される。なお、基準メモリチップが第２番目、第３番目、第４番目のメモリチップ１２、１３、１４である場合には、それぞれのＸ方向、Ｙ方向及びＸＹ方向のアドレスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹはそれぞれ対応するメモリチップのアドレスオーバーフロー入力端子ＡＯＦＩに連結される。
【００１５】
上記のような形態により、各方向のアドレスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹをそれぞれ対応するメモリチップのアドレスオーバーフロー入力信号ＡＯＦＩ端子に連結してメモリチップを拡張することが出来る。
【００１６】
図４は、本発明によるメモリチップ拡張制御方法のフローチャートである。本発明によるメモリチップ拡張制御方法を図４を参照して説明すると、次の通りである。
【００１７】
まず、開始アドレスが入力されるかどうかを調べる（ステップ２１）。その結果、開始アドレスが入力されたら、その開始アドレスに相当するメモリチップを基準メモリチップであるマスタチップとし、そのマスタチップに該当するメモリチップに隣接するＸ，Ｙ，ＸＹ方向のメモリチップをスレーブチップに設定する（ステップ２２）。マスタチップ及びスレーブチップを設定した後、開始アドレスと状態ポインタ値とを用いてマスタチップのアクセスされるブロックのアドレスを発生する（ステップ２３）。外部からはブロックの開始アドレスだけが入力されるので、ブロック内のアクセスすべきデータに該当するアドレスを発生させなければならないからである。
【００１８】
そのため、Ｘ，Ｙ方向のＸ，Ｙ状態ポインタ値を増加させながら、Ｘ，Ｙアドレスをその最初のアドレスから増加させてアクセスすべきブロックのアドレスを発生する。例えば、ブロックのサイズが１６×１６である場合、アドレスを発生する過程を説明すると、以下の通りである。ブロックのサイズが１６×１６であるので、Ｘ，Ｙ方向にＸ，Ｙアドレスをそれぞれ１６個ずつ発生させなければならない。このため、入力されるクロックに応じて、Ｘ，Ｙ状態ポインタ値を「０」から「１５」まで「１」ずつ増加させながら、Ｘ，Ｙアドレスを「１」ずつ増加させる。
【００１９】
即ち、クロックが１つ入力される毎に、Ｙ状態ポインタ値を「０」から「１」ずつ増加させ、Ｙ状態ポインタ値が「１５」となると、即ちクロックが１６個入力されると、Ｘ状態ポインタ値を「１」増加させ、再びＹ状態ポインタ値を「０」から「１５」まで「１」ずつ増加させることを繰り返す。
【００２０】
上記のように、Ｘ，Ｙ状態ポインタ値が増加させられると、Ｘ，Ｙアドレスが「１」ずつ増加する。即ち、クロックが１個入力される毎に、開始Ｙアドレスは「１」ずつ増加させられ、クロックが１６個入力されると、Ｘアドレスを「１」増加させ、再びクロックの入力に応じてＹアドレスを「１」ずつ増加させる。
【００２１】
Ｘ，Ｙ状態ポインタ値が共に「１５」となると、即ち、クロックが「２５６」個入力されると、１つのブロックのＸ，Ｙアドレスを全部発生することになる。従って、そのブロック内で発生されたＸ，Ｙアドレスに該当する全データをアクセスすることが出来る。
【００２２】
開始アドレスに該当するブロックのアドレスを発生させたとき、オーバーフローが発生するかどうかを検出する（ステップ２４）。オーバーフローは、発生されたアドレスがスレーブチップの所望の１つのデータがアクセスされるべきことを示す。
【００２３】
検出結果、オーバーフローが発生しないと、マスタチップの発生されたアドレスに相当するブロックの位置からデータがアクセスされる。該当ブロックのデータアクセスが全て完了されたかどうかを検出し、完了されたら、終了する（ステップ２５、２６）。なお、データアクセスが完了されなかったら、再びアドレスを発生するステップ（ステップ２３）に進む。該当ブロックのデータアクセスの完了可否は状態ポインタ値とブロックサイズとを比較するとわかる。即ち、状態ポインタ値とブロックサイズとが同じであると、該当ブロックのデータアクセスが完了されたことを意味する。
【００２４】
なお、オーバーフローの発生を検出すると、オーバーフローが発生した方向を識別し、その識別された方向に該当するスレーブチップの１つをイネーブルさせる（ステップ２７、２８）。即ち、上記の判断結果、オーバーフローが発生した方向がＸ方向である場合には、マスタチップのＸ方向に該当するスレーブチップをイネーブルさせ、オーバーフローが発生した方向がＹ方向である場合には、マスタチップのＹ方向に該当するスレーブチップをイネーブルさせ、オーバーフローが発生した方向がＸＹ方向である場合には、マスタチップのＸＹ方向に該当するスレーブチップをイネーブルさせる。アクセス権をイネーブルされたスレーブチップに移転し、イネーブルされたスレーブチップのデータをアクセスする（ステップ２９）。
【００２５】
アクセス権の移転後、開始アドレスと状態ポインタ値とを用いてスレーブチップの残りブロックに該当するアドレスが発生される（ステップ３０）。マスタチップでブロックのアドレスを発生させるために用いられた状態ポインタ値を用い続けて、スレーブチップの残りブロックに該当するアドレスを発生する。
【００２６】
ブロックサイズが１６×１６で、マスタチップで１０個のＸアドレスを発生させた後オーバーフローが発生したとする、Ｘ方向のみにオーバーフローが発生する場合を例にとって説明すると、次の通りである。Ｘ方向に１０個のアドレスが発生すると、「１６０」個のクロックが入力されたことになるので、Ｘ状態ポインタは「９」となり、残り「１０」から「１５」までスレーブチップの該当ブロックのアドレスを発生させながら増加することになる。
【００２７】
即ち、Ｘ状態ポインタが「１０」となると、オーバーフローが発生したＸ方向のスレーブチップの該当するブロックのＸアドレスが「０」となる。そしてＹ状態ポインタが「０」から「１５」へ増加し、Ｘ状態ポインタが「１」増加されてＸ方向のスレーブチップのＸアドレスが「１」となる。
【００２８】
上記のように、オーバーフローが発生した後、Ｙ状態ポインタが「０」から「１５」まで増加されることを６回繰り返すと、即ち、クロックが「９６」個発生すると、Ｘ状態ポインタとＹ状態ポインタが「１５」となり、イネーブルされたスレーブチップの残り該当ブロックのデータが全部アクセスされる。
【００２９】
スレーブチップの残りブロックに該当するアドレスを発生しながら、発生されたアドレスに該当するデータをアクセスする（ステップ３１）。発生されたアドレスに該当するデータをアクセスした後、スレーブチップの残りブロックに該当するデータを全てアクセスしたかを検出する（ステップ３２）。
【００３０】
すなわち、オーバーフローが発生した方向に沿って、Ｘ，Ｙ状態ポインタ値がどんな値であるかを検出してブロックサイズに応じて、スレーブチップのデータアクセスを完了したかを検出する。スレーブチップのデータアクセスが完了されると、マスタチップにアクセス権を移転し、再びアドレスを発生させるステップ２３に進む（ステップ３３）。逆にステップ３２で残りのブロックへのアクセスが完了していない場合、オペレーションはステップ３０にもどり、アクセスする残りのブロックに対応したアドレスを発生する。
【００３１】
図５は、本実施例によるメモリチップ拡張制御装置の構成図である。本実施例によれば、メモリチップを制御するためには、それぞれのメモリチップ内部にメモリチップ拡張制御装置を設けて各メモリチップを制御しなければならない。
【００３２】
本発明によるメモリチップ拡張制御装置は、図５に示すように、アドレス格納部４０と、内部アドレス発生部５０と、アドレスオーバーフロー検出部６０と、マスタ／スレーブ検出部７０と、状態ポインタ値発生部８０と、マスタリターン部９０と、スレーブアクセス制御部１００とからなる。
【００３３】
アドレス格納部４０は、アドレスバッファ４１と、Ｘアドレスラッチ４２と、Ｙアドレスラッチ４３とからなり、入力される開始アドレスを一時的に格納し、その格納した開始アドレスと同期して出力する。
【００３４】
アドレスバッファ４１は、入力された開始アドレスをバッファリングしてＸアドレスラッチ４２とＹアドレスラッチ４３とに出力する。
【００３５】
Ｘアドレスラッチ４２は、状態ポインタ値発生部８０から出力される先行するブロックの最終状態ポインタ値ＸＲ１５に基づいて、アドレスバッファ４１から出力される開始Ｘアドレスをラッチした後、そのラッチした開始Ｘアドレスを内部アドレス発生部５０に出力する。
【００３６】
Ｙアドレスラッチ４３は、状態ポインタ値発生部８０から出力される先行するブロックの最終状態ポインタ値ＸＲ１５に基づいて、アドレスバッファ４１から出力される開始Ｙアドレスをラッチした後、その開始Ｙアドレスを内部アドレス発生部５０に出力する。
【００３７】
内部アドレス発生部５０は、Ｘアドレスラッチ及び発生部５１とＹアドレスラッチ及び発生部５２とからなり、入力されるクロックＣＬＫと、マスタ／スレーブ検出部７０から出力されるマスタ／スレーブ検出信号ＭＳＤＥＴと、スレーブアクセス制御部１００から出力されるチップアクセスイネーブル信号ＣＡＥと、状態ポインタ値発生部８０から出力される状態ポインタ値とに基づいて、アドレス格納部４０から出力される開始アドレスを用いて内部でアクセスに用いられる内部アドレスを発生する。
【００３８】
Ｘアドレスラッチ及び発生部５１は、マスタ／スレーブ検出部７０から出力されるマスタ／スレーブ検出信号ＭＳＤＥＴと、スレーブアクセス制御部１００から出力されるチップアクセスイネーブル信号ＣＡＥと、状態ポインタ値発生部８０から出力されるＸ状態ポインタ値ＸＲφとに基づいて、アドレス格納部４０から出力される開始Ｘアドレスを用いて初期の内部Ｘアドレスを設定し、入力されるクロックＣＬＫに応じて内部Ｘアドレスを発生する。
【００３９】
即ち、マスタ／スレーブ検出部７０から出力されるマスタ／スレーブ検出信号ＭＳＤＥＴが対応するメモリチップが、マスタチップであることを指示すると、Ｘアドレスラッチ及び発生部５１は、入力されるクロックＣＬＫに同期して状態ポインタ値発生部８０から出力されるＸ状態ポインタ値ＸＲφが入力された時に、Ｘアドレス格納部４０から出力された開始Ｘアドレスを初期の内部Ｘアドレスとして設定し、入力されるクロックＣＬＫに応じて内部Ｘアドレスを発生する。
【００４０】
クロックＣＬＫがブロックサイズの分だけ入力されると、初期の内部Ｘアドレスを「１」ずつ増加させて、Ｘアドレスラッチ及び発生部５１が内部Ｘアドレスを発生する。即ち、ブロックサイズが１６×１６である場合、クロックが１６個入力される毎に、初期の内部Ｘアドレスを「１」ずつ増加させて内部Ｘアドレスを発生する。
【００４１】
一方、マスタ／スレーブ検出部７０から出力されるマスタ／スレーブ検出信号ＭＳＤＥＴが対応するメモリチップがスレーブチップであると指示すると、Ｘアドレスラッチ及び発生部５１は、入力されるクロックＣＬＫに同期して状態ポインタ値発生部８０から出力されるＸ状態ポインタ値ＸＲφが入力された時に、Ｘアドレス格納部４０から出力される開始Ｘアドレスを初期の内部Ｘアドレスがスレーブチップに合うように設定又はリセットさせ、スレーブアクセス制御部１００からチップアクセスイネーブル信号ＣＡＥが入力されると、入力されるクロックに応じて内部Ｘアドレスを発生する。
【００４２】
この時、クロックＣＬＫがブロックサイズの分になるまで入力されると、初期の内部Ｘアドレスを「１」ずつ増加させることにより、Ｘアドレスラッチ及び発生部５１は内部Ｘアドレスを発生する。即ち、ブロックサイズが１６×１６である場合、クロックが１６個入力されると、初期の内部Ｘアドレスを「１」ずつ増加させることによって内部Ｘアドレスを発生する。
【００４３】
Ｙアドレスラッチ及び発生部５２は、マスタ／スレーブ検出部７０から出力されるマスタ／スレーブ検出信号ＭＳＤＥＴと、スレーブアクセス制御部１００から出力されるチップアクセスイネーブル信号ＣＡＥと、状態ポインタ値発生部８０から出力される状態ポインタ値ＹＲφとに基づいて、アドレス格納部４０から出力される開始Ｙアドレスを用いて初期の内部Ｙアドレスを設定し、入力されるクロックＣＬＫに応じて内部Ｙアドレスを発生する。
【００４４】
即ち、マスタ／スレーブ検出部７０からのマスタ／スレーブ検出信号がメモリチップをマスタチップとして動作するように指示すると、Ｙアドレスラッチ及び発生部５２は、入力されるクロックＣＬＫに同期して状態ポインタ値発生部８０から出力されるＹ状態ポインタ値ＹＲφが入力された時に、Ｙアドレスラッチ４３から出力される開始Ｙアドレスを初期の内部Ｙアドレスに設定し、入力されるクロックＣＬＫに応じて内部Ｙアドレスを発生する。
【００４５】
この時、クロックＣＬＫが１個入力される毎に、初期の内部Ｙアドレスを「１」ずつ増加させることによってＹアドレスラッチ及び発生部５２は内部アドレスを発生させる。クロックＣＬＫが１６個入力されると、Ｙアドレスラッチ及び発生器５２は初期の内部Ｙアドレスに戻り、再びクロックＣＬＫが入力されるごとに１だけ初期の内部Ｙアドレスを増加させる。その結果Ｙアドレスラッチ及び発生部５２は内部Ｙアドレスをブロックサイズだけ発生させる。
【００４６】
なお、マスタ／スレーブ検出部７０から出力されるマスタ／スレーブ検出信号ＭＳＤＥＴが当該メモリチップをスレーブチップとして動作するように指示すると、Ｙアドレスラッチ及び発生部５２は、入力されるクロックＣＬＫに同期して状態ポインタ値発生部８０から出力されるＹ状態ポインタ値ＹＲ０が入力される時に、Ｙアドレスラッチ４３から出力される開始Ｙアドレスを初期の内部Ｙアドレスがスレーブチップに合うように内部Ｙアドレスを設定又はリセットさせ、スレーブアクセス制御部１００からチップアクセスイネーブル信号ＣＡＥが入力されると、入力されるクロックに応じて内部Ｙアドレスを発生する。
【００４７】
クロックＣＬＫが１個入力される毎に、初期の内部Ｙアドレスを「１」ずつ増加させ、Ｙアドレスラッチ及び発生部５２は内部Ｙアドレスを発生する。クロックＣＬＫが１６個入力されると、Ｙアドレスラッチ及び発生器５２は初期の内部Ｙアドレスに戻り、再び「１」ずつ増加させて初期の内部Ｙアドレスを増加させる。その結果Ｙアドレスラッチ及び発生部５２は内部Ｙアドレスをブロックサイズだけ発生させる。
【００４８】
アドレスオーバーフロー検出部６０は、マスタリターン部９０から出力されるマスタリターン信号ＭＲＥＴの制御に基づいて、内部アドレス発生部５０から出力されるアドレスと予め設定されたメモリチップのサイズ値とに応じて、オーバーフローを検出して、アドレスオーバールフロー信号を対応するスレーブチップに出力する。アドレスオーバーフロー検出部６０は、内部アドレス発生部５０からの内部アドレスを該当するメモリチップの予め定められたサイズと比較することによってアドレスオーバーフローを検出する。
【００４９】
すなわち、アドレスオーバーフロー検出部６０は、Ｘアドレスラッチ及び発生部５１とＹアドレスラッチ及び発生部５２とから出力される内部Ｘ，Ｙアドレスと予め設定されたメモリチップのサイズ値によるアドレスとを比較してＸ，Ｙ及びＸＹ方向のアドレスオーバーフローを検出し、Ｘ方向のアドレスオーバーフロー信号ＡＯＦＸ，Ｙ方向のアドレスオーバーフロー信号ＡＯＦＹ及びＸＹ方向のアドレスオーバーフロー信号ＡＯＦＸＹを出力し、マスタリターン部９０から１つのブロックに対するアクセスが完了されたことを示すマスタリターン信号ＭＲＥＴが入力されると、リセットされてマスタチップにデータアクセス権を移転させる。
【００５０】
マスタ／スレーブ検出部７０は、外部から入力されるチップ拡張信号ＣＥＸＰとアドレス格納部４０から出力される開始アドレスとに基づいて、そのメモリチップがマスタチップ又はスレーブチップであることを検出し、その検出結果に基づいてマスタ／スレーブ検出信号ＭＳＤＥＴを生成する。
【００５１】
即ち、マスタ／スレーブ検出部７０は、外部から入力されるチップ拡張信号ＣＥＸＰに基づいてイネーブルされ、Ｘアドレスラッチ４２とＹアドレスラッチ４３とから出力されるＸ，Ｙアドレスに基づいてマスタ又はスレーブチップであることを示すマスタ／スレーブ検出信号ＭＳＤＥＴを出力する。このマスタ／スレーブ検出部７０からのＭＳＤＥＴはそのメモリチップがマスタチップであるかスレーブチップであるかを示す。
【００５２】
状態ポインタ値発生部８０は、Ｙ状態ポインタ値発生部８１とＸ状態ポインタ値発生部８２とからなり、入力されるクロックＣＬＫを用いてブロックサイズに応じてカウントして状態ポインタ値を発生させ、アドレス格納部４０と内部アドレス発生部５０とマスタリターン部とへそれを出力してこれらを制御する。状態ポインタ値発生部８０はＹ状態ポインタ値発生部８１とＸ状態ポインタ値発生部８２とを有する。
【００５３】
Ｙ状態ポインタ値発生部８１は、外部から入力されるクロックＣＬＫに応じてカウントして、ブロックサイズとなるとＹ状態ポインタ値を発生させてその値を内部アドレス発生部５０とマスタリターン部９０へ出力する。即ち、Ｙ状態ポインタ値発生部８１は、ブロックサイズに応じたビット数のカウンタを有する。そのカウント値はクロックＣＬＫが１個ずつ入力される毎に、「１」ずつ増加する。そのカウント値がブロックサイズとなると、Ｙ状態ポインタ値ＹＲ１５を出力させてから、再び始めから「１」ずつ増加させてカウントする。例えば、ブロックサイズが１６×１６である場合、Ｙ状態ポインタ値発生部８１は、４ビットカウンタからなり、クロックが入力される毎に「０」から「１５」まで「１」ずつ増加させながらカウントして、クロックが１６個入力されると、Ｙ状態ポインタ値ＹＲ０を出力させる。
【００５４】
Ｘ状態ポインタ値発生部８２は、Ｙ状態ポインタ値発生部８１から出力されるＹ状態ポインタ値をカウントして、そのカウント値がブロックサイズとなると、Ｘ状態ポインタ値を発生させ、アドレス格納部４０と内部アドレス発生部５０及びマスタリターン部９０に出力する。
Ｘ状態ポインタ値発生部８２は、ブロックサイズに応じたビット数のカウンタを有する。そのカウント値はＹ状態ポインタ値発生部８１からＹ状態ポインタ値が出力される毎に、ブロックサイズとなるまで「１」ずつ増加させる。ブロックサイズとなると、Ｘ状態ポインタ値ＸＲ０〜ＸＲ１５を出力する。例えば、ブロックサイズが１６×１６である場合、Ｘ状態ポインタ値発生部８２は、４ビットカウンタからなり、Ｙ状態ポインタ値が出力される毎に、即ち、クロックが１６個入力される毎に、値を「０」から「１５」まで「１」ずつ増加させながらカウントして、「１５」となると、Ｘ状態ポインタ値ＸＲ１５を出力する。
【００５５】
マスタリターン部９０は、状態ポインタ値発生部８０から出力される状態ポインタ値に応じて、マスタリターン信号ＭＲＥＴを出力してマスタチップへアクセス権を移す。即ち、マスタリターン部９０は、Ｙ状態ポインタ値発生部８１からＹ状態ポインタ値ＹＲ１５が出力され、Ｘ状態ポインタ値発生部８２からＸ状態ポインタＸＲ１５が出力されると、マスタチップにアクセス権を移転するように制御するパルス信号であるマスタリターン信号ＭＲＥＴを出力する。このマスタリターン信号ＭＲＥＴはアクセス権をマスターチップに戻すパルス信号である。言い替えれば、マスタリターン部９０は、スレーブチップからマスタチップにアクセス権を移転したり、１つのブロックのデータを全てアクセスしたりすると、パルスを発生してマスタチップにアクセス権をリターンさせる。
【００５６】
例えば、ブロックサイズが１６×１６である場合、クロックが２５６個入力されてＸ，Ｙアドレスを全て発生させると、マスタリターン信号ＭＲＥＴを出力させてマスタチップにアクセス権をリターンさせるようにする。なお、マスタチップのＹ方向にアドレスオーバーフローが発生した場合、Ｙ方向のスレーブチップのメモリアクセスを完了した後、即ち、クロックが１６個入力される毎に、マスタリターン信号ＭＲＥＴを出力させてマスタチップにアクセス権をリターンさせる。
【００５７】
スレーブアクセス制御部１００は、外部から入力されるチップ拡張信号ＣＥＸＰと、マスタ／スレーブ検出部７０から出力されるマスタ／スレーブ検出信号ＭＳＤＥＴと、マスタチップから出力されるアドレスオーバーフロー入力信号ＡＯＦＩとに基づいて、スレーブチップのアクセスを制御するチップアクセスイネーブル信号ＣＡＥを内部アドレス発生部５０に出力する。
【００５８】
即ち、スレーブアクセス制御部１００は、外部から入力されるチップ拡張信号ＣＥＸＰにより待機状態となり、マスタ／スレーブ検出部７０から出力されるマスタ／スレーブ検出信号ＭＳＤＥＴにより該当するメモリチップをスレーブチップとして動作出来るようにイネーブルされた状態で、マスタチップを制御する装置のアドレスオーバーフロー検出部６０からアドレスオーバーフロー入力信号ＡＯＦＩが入力されると、スレーブチップへのデータアクセスをイネーブルさせるチップアクセスイネーブル信号ＣＡＥをＸ，Ｙアドレスラッチ及び発生部５１、５２に出力する。
【００５９】
図６及び図７は、図５の各部分の信号波形図であり、図６は該当するメモリチップがマスタチップとして動作する場合の信号波形図、図７は該当するメモリチップがスレーブチップとして動作する場合の信号波形図である。
上記のように構成されたメモリチップ拡張制御装置の動作を図６及び図７を参照して説明すると、次の通りである。
【００６０】
まず、メモリチップがマスタチップとして動作する場合を図６を参照して説明すると、下記の通りである。外部からチップ拡張信号ＣＥＸＰが入力されると、該当するメモリチップがイネーブルされ、外部から開始アドレスＡＩがそのイネーブルされたメモリチップのアドレスバッファ４１にバッファリングされる。
【００６１】
Ｘ状態ポインタ値発生部８２から前のブロックの最終ポインタ値ＸＲ１５が入力されると、アドレスバッファ４１にバッファリングされた開始アドレスＡＩはＸ，Ｙアドレスにそれぞれ分けられてＸ，Ｙアドレスラッチ４２、４３にラッチされる。そのＸ，Ｙアドレスラッチ４２、４３にラッチされた開始Ｘ，Ｙアドレスは、マスタ／スレーブ検出部７０に入力される。
【００６２】
マスタ／スレーブ検出部７０は、Ｘ，Ｙアドレスラッチ４２、４３にラッチされた開始Ｘ，Ｙアドレスに応じて該当するメモリチップがマスタチップであるかスレーブチップであるかを検出し、マスタ／スレーブ検出信号ＭＳＤＥＴを出力する。このＭＳＤＥＴは該当するメモリチップがマスタチップであるかスレーブチップであるかを示す。ここでは、該当するメモリチップがマスタチップであるので、マスタ／スレーブ検出部７０からのマスタ／スレーブ検出信号ＭＳＤＥＴがマスタチップであることを示すハイレベル状態になる。
【００６３】
マスタ／スレーブ検出部７０から出力されるハイとされたマスタ／スレーブ検出信号ＭＳＤＥＴは、Ｘ，Ｙアドレスラッチ及び発生部５１、５２に入力され、Ｘ，Ｙアドレスラッチ及び発生部５１、５２においてマスタチップで用いられる内部アドレスを発生させる。
【００６４】
すなわち、ハイレベル状態のマスタ／スレーブ検出信号ＭＳＤＥＴが入力されると、Ｘ状態ポインタ８２から出力される現在のブロックの開始時点を示すＸ状態ポインタ値ＸＲφに応じて、Ｘアドレスラッチ４２でラッチされた開始ＸアドレスをＸアドレスラッチ及び発生部５１が初期内部Ｘアドレスとする。同様に、Ｙ状態ポインタ値発生部８１から出力される現在のブロックの開始時点を示すＹ状態ポインタ値ＹＲφに応じて、Ｙアドレスラッチ４３にラッチされた開始ＹアドレスをＹアドレスラッチ及び発生部５２が初期内部Ｙアドレスとする。
【００６５】
Ｙアドレスラッチ及び発生部５１はクロックＣＬＫが１個入力される毎に初期内部Ｙアドレスを「１」ずつ増加させて、内部Ｙアドレスを発生する。例えばブロックサイズが１６×１６の場合、Ｘアドレスラッチ及び発生部５２はクロックＣＬＫが１６個入力される毎に初期内部Ｘアドレスを「１」ずつ増加させて、内部で用いられる内部Ｘアドレスを発生する。Ｘ，Ｙアドレスラッチ及び発生部５１、５２から出力される内部Ｘ，Ｙアドレスは、アドレスオーバーフロー検出部６０に入力され、それによって該当するメモリチップの予め設定されたサイズ値に応じてアドレスオーバーフロー検出部６０にアドレスオーバーフローを検出させる。アドレスオーバーフローの検出に応じてオーバーフロー検出部６０は該当する方向のアドレスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹをスレーブチップに出力させて該当するスレーブチップを動作させる。
【００６６】
上記のように、内部Ｘ，Ｙアドレスを発生させてスレーブメモリチップの該当ブロックをアクセスし、ライン又はブロックの最後データをアクセスすると、即ち、Ｙ状態ポインタ値発生部８１とＸ状態ポインタ値発生部８２とからライン又はブロックの最後Ｙ状態ポインタ値ＹＲ１５およびＸ状態ポインタ値ＸＲ１５が出力されると、マスタチップのマスタリターン部９０からパルスであるマスタリターン信号ＭＲＥＴをマスタチップのアドレスオーバーフロー検出部６０に出力し、アドレスオーバーフロー検出部６０から出力されるアドレスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹをリセットさせてマスタチップにデータアクセス権を戻す。
【００６７】
次に、メモリチップがスレーブチップとして動作する場合を図７を参照して説明すると、次の通りである。
外部からチップ拡張信号ＣＥＸＰが入力されると、そのメモリチップがイネーブルされ、外部開始アドレスＡＩがイネーブルされたメモリチップのアドレスバッファ４１にバッファリングさせる。
【００６８】
Ｘ状態ポインタ８２から出力された前のブロックの最後のポインタ値ＸＲ１５が入力されると、アドレスバッファ４１にバッファリングされた開始アドレスＡＩは、Ｘ，Ｙアドレスにそれぞれ分けられてＸ，Ｙアドレスラッチ４２、４３にラッチされる。Ｘ，Ｙアドレスラッチ４２、４３にラッチされた開始Ｘ，Ｙアドレスはマスタ／スレーブ検出部７０に入力される。
【００６９】
Ｘ，Ｙアドレスラッチ４２、４３からの開始Ｘ，Ｙアドレスに応じて、マスタ／スレーブ検出部７０はそのメモリチップがマスタチップであるかスレーブチップであるかを検出してマスタ／スレーブ検出信号ＭＳＤＥＴを出力する。このマスタ／スレーブ検出信号ＭＳＤＥＴはそのメモリチップがマスタチップであるかスレーブチップであるかを示す。ここでは、メモリチップがスレーブチップであるので、マスタ／スレーブ検出信号ＭＳＤＥＴがスレーブチップであることを示すロウレベル状態を保持する。
【００７０】
マスタ／スレーブ検出部７０から出力されロウとされたマスタ／スレーブ検出信号ＭＳＤＥＴはＸ，Ｙアドレスラッチ及び発生部５１、５２に入力される。その結果Ｘ，Ｙアドレスラッチ及び発生部５１、５２はスレーブチップで用いられる内部アドレスを発生させる。即ち、ロウレベル状態のマスタ／スレーブ検出信号ＭＳＤＥＴが入力されると、Ｘ状態ポインタ値発生部８２から出力される現在ブロックの開始時点を示すＸ状態ポインタ値ＸＲφに応じて、Ｘアドレスラッチ及び発生部５１がＸアドレスラッチ４２にラッチされた開始Ｘアドレスをスレーブチップに適合する初期の内部Ｘアドレスにセット又はリセットする。
【００７１】
同様に、Ｙ状態ポインタ値発生部８１から出力される現在ブロックの開始時点を示すＹ状態ポインタ値ＹＲφに応じて、Ｙアドレスラッチ及び発生部５２はＹアドレスラッチ４３にラッチされた開始Ｙアドレスをスレーブチップに適合する初期の内部Ｙアドレスにリセットする。そして、マスタ／スレーブ検出部７０から出力されるロウレベル状態のマスタ／スレーブ検出信号ＭＳＤＥＴは、スレーブアクセス制御部１００に入力してそれを制御する。
【００７２】
即ち、マスタ／スレーブ検出信号ＭＳＤＥＴは、チップ拡張信号ＣＥＸＰと共にスレーブアクセス制御部１００に入力してスレーブアクセス制御部１００をイネーブルさせる。マスタチップを制御する装置からアドレスオーバーフロー信号ＡＯＦＩが入力されると、イネーブルされたスレーブアクセス制御部１００はチップアクセスイネーブル信号ＣＡＥをハイレベル状態にして出力し、スレーブチップにアクセスが出来るようにする。なお、このハイレベル状態のチップアクセスイネーブル信号ＣＡＥは、Ｘ，Ｙアドレスラッチ及び発生部５１、５２に入力する。Ｘ，Ｙアドレスラッチ及び発生部５１、５２は入力されるクロックＣＬＫに応じて、セット又はリセットされた内部Ｘ，Ｙアドレス値を用いて内部Ｘ，Ｙアドレスを発生する。
【００７３】
上記のように、内部Ｘ，Ｙアドレスを発生させてスレーブメモリチップの該当ブロックをアクセスし、ライン又はブロックの最後データをアクセスすると、即ち、Ｙ状態ポインタ値発生部８１とＸ状態ポインタ値発生部８２とからライン又はブロックの最後のＹ状態ポインタ値ＹＲ１５およびＸ状態ポインタ値ＸＲ１５が出力されると、マスタチップのマスタリターン部９０からパルスであるマスタリターン信号ＭＲＥＴをマスタチップのアドレスオーバーフロー検出部６０に出力し、アドレスオーバーフロー検出部６０から出力されるアドレスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹをリセットさせる。
【００７４】
リセットされてマスタチップから出力されるアドレスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹは、スレーブチップのスレーブアクセス制御部１００に入力されるアドレスオーバーフロー入力信号ＡＦＦＩをロウレベル状態とし、スレーブアクセスイネーブル信号ＣＡＥをロウレベル状態として、マスタチップにデータアクセス権を戻す。
【００７５】
【発明の効果】
これにより、本発明によれば、ランダムブロックアクセス方式のメモリアクセスにおいて、メモリサイズを拡張する場合、チップとチップとの間の界面においても同一のチップ内でブロック単位のデータをアクセスするようにアクセスすることが出来る。従って、メモリチップの界面において発生されるデッドゾーンを除去して大容量のメモリを要求するシステムにおいても容易にメモリチップを拡張して用いることが出来るという効果が得られる。
【図面の簡単な説明】
【図１】従来のランダムブロックアクセスメモリのメモリチップ拡張装置の構成図である。
【図２】従来のブロックデータアクセス時のメモリデッドゾーンを示すメモリマップ図である。
【図３】本発明が適用されたメモリチップの拡張状態を示すブロック図である。
【図４】本発明によるメモリチップ拡張を制御する方法のフローチャートである。
【図５】本発明によるメモリチップ拡張制御装置の構成図である。
【図６】図５の各部分の信号波形図である。
【図７】図５の各部分の信号波形図である。
【符号の説明】
１，２，３，１１，１２，１３，１４…メモリチップ、４０…アドレス格納部、４１…アドレスバッファ、４２…Ｘアドレスラッチ、４３…Ｙアドレスラッチ、５０…内部アドレス発生部、５１…Ｘアドレスラッチ及び発生部、５２…Ｙアドレスラッチ及び発生部、６０…アドレスオーバーフロー検出部、７０…マスタ／スレーブ検出部、８０…状態ポインタ値発生部、８１…Ｙ状態ポインタ値発生部、８２…Ｘ状態ポインタ値発生部、９０…マスタリターン部、１００…スレーブアクセス制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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