(57)【特許請求の範囲】
【請求項１】
それぞれに専用の電源端子を有する複数の回路ブロックと、該専用の電源端子とテスト用の電源端子との間に接続した抵抗を呈する素子と、該複数の回路ブロックを静止状態にした上で該テスト用の電源端子に電源を供給した場合の、組み合わせが可能な２個の回路ブロック毎に、該２個の回路ブロックとそれぞれの該素子との接続点の間の電位差が予め設定した値を超えた場合に、該値を超えたことを示す信号を発生する回路と、該信号を外部に出力する出力手段とを有し、
前記専用の電源端子と前記テスト用の電源端子は、上記半導体集積回路装置がパッケージに組み立てられるときに、同一の電源端子に接続されることを特徴とする半導体集積回路装置。
【請求項２】
それぞれに専用の電源端子を有する複数の回路ブロックと、該専用の電源端子とテスト用の電源端子との間に接続した抵抗を呈する素子と、該複数の回路ブロックを静止状態にした上で該テスト用の電源端子に電源を供給した場合の、組み合わせが可能な２個の回路ブロック毎に、該２個の回路ブロックとそれぞれの該素子との接続点の間の電位差が予め設定した値を超えた場合に、該値を超えたことを示す信号を発生する回路と、該信号を外部に出力する出力手段とを有し、
前記専用の電源端子に、バイアスリーク電流を加える手段を有することを特徴とする半導体集積回路装置。
【請求項３】
ｍゲートの第一の回路ブロックと、ｎゲートの第二の回路ブロックと、該第一の回路ブロックとテスト用の電源端子との間に接続した第一のトランジスタと、該第二の回路ブロックと該テスト用の電源端子との間に接続した第二のトランジスタと、該第一の回路ブロックと該第一のトランジスタの接続点と該第二の回路ブロックと該第二のトランジスタの接続点との間の電位差が予め設定した値を超えた場合に、該値を超えたことを示す信号を発生する回路と、該信号を外部に出力する手段とを有し、該第一のトランジスタと該第二のトランジスタは、カレントミラー回路を構成していることを特徴とする半導体集積回路装置。
【請求項４】
前記第一の回路ブロックは信号処理を行なう回路ブロックであり、上記第二の回路ブロックは、常時静止状態となっている回路ブロックであり、前記第二の回路ブロックは前記第一の回路ブロックよりチップ上の面積が小さいことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
複数の論理回路ブロックと、該複数の論理回路ブロックのそれぞれの静止状態における電源電流を測定する回路と、組み合わせが可能な２個の論理回路ブロック毎に測定結果を比較し、比較により求めた電源電流差が予め設定した値を超えた場合に、該値を超えたことを示す信号を発生する論理回路ブロック用の回路と、該信号を外部に出力する論理回路ブロック用の出力手段と、
スタティック型のメモリセルを集積した複数のメモリブロックと、該複数のメモリブロックのそれぞれの静止状態における電源電流を測定する回路と、組み合わせが可能な２個のメモリブロック毎に測定結果を比較し、比較により求めた電源電流差が予め設定した値を超えた場合に、該値を超えたことを示す信号を発生するメモリブロック用の回路と、該信号を外部に出力するメモリブロック用の出力手段とを有していることを特徴とする半導体集積回路装置。
【請求項６】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタによる電源スイッチを介して電源端子に接続した第一の回路ブロックと、第二の回路ブロックと、該ＭＯＳトランジスタが非導通状態のときに該第一の回路ブロックと該第二の回路ブロックのリーク電流を該電源端子に供給されている電源を用いて測定する回路と、測定した該第一の回路ブロックと該第二の回路ブロックのリーク電流を比較し、電流差が予め設定した値を超えた場合に、該値を超えたことを示す信号を発生する回路と、該信号を外部に出力する手段とを有することを特徴とする半導体集積回路装置。
【請求項７】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタによる電源スイッチを介して電源端子に接続した第一の回路ブロックと、第二の回路ブロックと、該第一及び該第二の回路ブロックと該電源端子との間に接続した、該ＭＯＳトランジスタが非導通状態のときに動作するカレントミラー回路と、該第一の回路ブロックと該カレントミラー回路の接続点及び該第二の回路ブロックと該カレントミラー回路の接続点の間の電位差が予め設定した値を超えた場合に、該値を超えたことを示す信号を発生する回路と、該信号を外部に出力する手段とを有することを特徴とする半導体集積回路装置。
【請求項８】
第一のＭＯＳ（Metal Oxide Semiconductor）トランジスタによる電源スイッチを介して電源端子に接続した第一の回路ブロックと、第二のＭＯＳトランジスタによる電源スイッチを介して該電源端子に接続した第二の回路ブロックと、該第一及び第二のＭＯＳトランジスタが非導通状態のときに該第一の回路ブロックと該第二の回路ブロックのリーク電流を該電源端子に供給されている電源を用いて測定する回路と、測定した該第一の回路ブロックと該第二の回路ブロックのリーク電流を比較し、電流差が予め設定した値を超えた場合に、該値を超えたことを示す信号を発生する回路と、該信号を外部に出力する手段とを有することを特徴とする半導体集積回路装置。
【請求項９】
第一のＭＯＳ（Metal Oxide Semiconductor）トランジスタによる電源スイッチを介して電源端子に接続した第一の回路ブロックと、第二のＭＯＳトランジスタによる電源スイッチを介して該電源端子に接続した第二の回路ブロックと、該第一及び該第二の回路ブロックと該電源端子との間に接続した、該第一及び第二のＭＯＳトランジスタが非導通状態のときに動作するカレントミラー回路と、該第一の回路ブロックと該カレントミラー回路の接続点及び該第二の回路ブロックと該カレントミラー回路の接続点の間の電位差が予め設定した値を超えた場合に、該値を超えたことを示す信号を発生する回路と、該信号を外部に出力する手段とを有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特に、リーク電流の大きいＣＭＯＳ（Complementary Metal Oxide Semiconductor）半導体集積回路の不良品を短時間に選別するのに好適な機能を内蔵する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来から、ＣＭＯＳ半導体集積回路の不良品を選別する方法として、半導体集積回路を静止状態（Quiescent）にして、その電源電流（IDD）を測定する方法、即ちIDDQテストが一般的に知られている。これは、静止状態においては電流が流れず、不良がある場所にのみリーク電流が流れるというＣＭＯＳ半導体集積回路の持つ性質を利用したものである。
【０００３】
IDDQテストは、不良品の選別には有効な方法であるが、通常、電流の測定は電圧の測定よりも時間が掛かり、テスト時間の増大に伴うコスト増を招く問題があった。この問題に対して、特開平６−５８９８１号公報では、電源電流を抵抗により電圧に変換する。そして、変換した電圧を増幅し、その電圧値から、良品、不良品であることを表す信号を出力する。
【０００４】
【発明が解決しようとする課題】
近年、ＣＭＯＳ半導体集積回路の微細化に伴い、トランジスタの耐圧が小さくなってきており、動作電源電圧もそれに伴い低下の傾向にある。更に、電源電圧の低下に伴いトランジスタのしきい値電圧を低下させることが必要になってきている。
【０００５】
それは、しきい値電圧が高いままであると、信号の一方のレベルである電源電圧値がしきい値電圧に接近し、信号の弁別が不十分となるおそれが生じるためであり、信号の一方のレベルとしきい値電圧との差を充分に取るためにしきい値電圧を下げることとなる。
【０００６】
一方、しきい値電圧を下げると、今度は信号の他方のレベルである接地レベルがしきい値電圧に近づく。一般に、トランジスタは、与えた電圧に対して、しきい値電圧迄は僅かな電流しか流れず、しきい値電圧を越えると急に電流が流れ出す性質がある。しかし、この僅かな電流はリーク電流となるものであり、与えた電圧がしきい値電圧に近づくに従って、このリーク電流が増加する。すなわち、トランジスタは、しきい値電圧の低下と共に、リーク電流が増加する傾向を持つこととなる。
【０００７】
また、ＭＯＳトランジスタのゲート酸化膜が薄膜化するためにトンネル電流が増加する傾向もある。これもリーク電流を形成する。このトンネル電流と上記のしきい値電圧の低下によるリーク電流は、微細化に伴って増大し、ＣＭＯＳ半導体集積回路は静止状態においてもかなりのリーク電流が流れるようになる。なおこのリーク電流は、先に述べた不良がある場所にのみ流れるリーク電流とは性質が異なるため、以下では正常リーク電流と云うこととする。
【０００８】
一般に、半導体集積回路では、製造ばらつきにより正常リーク電流がばらつくことが避けられない。微細加工に伴いリーク電流が増加すると、そのばらつきの幅も大きくなり、リーク電流を電源電流で測定したとき、例えば、あるチップでは電源電流が１０マイクロアンペア、また同じ設計の別のチップでは１００マイクロアンペアというように、正常品であってもチップにより正常リーク電流が異なる状況が起こり得る。
【０００９】
IDDQテストの場合、不良による電流増加は１００マイクロアンペア前後とされている。従って、例えばあるチップを測定したときにその電源電流が１００マイクロアンペアだった場合、それが不良によるものなのか、製造ばらつきによる正常リーク電流であるのかを区別することは困難である。
【００１０】
従来技術によるIDDQテストは、短時間に行なうことができるが、上記のように近年の正常リーク電流が増大したＣＭＯＳ半導体集積回路に対する測定を想定していない。即ち、上記従来技術では、不良によるリーク電流と正常リーク電流を区別することはできない。
【００１１】
本発明の目的は、微細化に伴ってリーク電流が増大した場合において短時間にIDDQテストを行なうことができる手段を備えた半導体集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の上記課題は、半導体集積回路装置を複数の回路ブロック（以下単に「ブロック」と略称する）に分割し、それぞれのブロックの静止状態での電源電流を比較し、他のブロックと比べて所定値よりも大きい電源電流を呈するブロックを区別して示す信号を発生する回路を備えることによって効果的に解決することができる。
【００１３】
同一チップ中の各ブロック内の各トランジスタのリーク電流は、同じ製造プロセスを経るので大体同じであるという性質がある。その性質を利用することにより、それぞれのブロックの電源電流を比較して他と比べて異常な電流があれば、その電流を不良による電流であるとして識別することができる。また、比較結果を単純な２値の信号、例えば“Ｈ”，“Ｌ”を良、不良に対応させて取り出すことにより、短時間に不良品を選別することが可能になる。
【００１４】
【発明の実施の形態】
以下、本発明に係る半導体集積回路装置を図面に示した発明の実施の形態を参照して更に詳細に説明する。なお、図１、図３、図９〜図１４における同一の記号は、同一物又は類似物を表示するものとする。
【００１５】
図１は、本発明の第一の実施形態を示す図である。図１において、半導体集積回路は、ブロック１とブロック２に分割されている。ブロック１，２の電源は、それぞれ端子Vdd1、端子Vdd2と接地電源端子Vssに与えられる。通常の動作状態においては、それぞれのブロックには動作に適した電源電圧が印加される。
【００１６】
一方、テスト時には、端子Vdd1，Vdd2はオープン状態になり、テスト用の電源端子Vddtに電圧が印加される。端子Vddtと各ブロックの電源端子Vdd1，Vdd2の間には実質的に電流計となる回路A1及び回路A2が置かれ、各ブロックのテスト時の電源電流が測定される。このとき、ブロック１，２は静止状態となっている。
【００１７】
ブロック１とブロック２の回路規模が同程度であるので、両ブロック内に不良がなければ、両ブロックのリーク電流はほぼ同等になる。したがって、不良がない場合は、両者のリーク電流がほぼ同等になり、いずれかに不良がある場合には片方のブロックのリーク電流が他のブロックのリーク電流に比べて大きくなることになる。各ブロックの電源電流を比較回路３で比較し、その差が予め決めて置いた値以上の場合に、ブロック１又はブロック２の回路に不良があると判定し、差が決めた値以下であれば良と判定し、その判定結果を示す２値の信号PF1を出力する。
【００１８】
図２は、判定の例を示したものである。この場合、不良があるときのリーク電流差は１００マイクロアンペアと設定されている。図２に示すように、チップ１は両ブロックの電源電流が１００マイクロアンペア以下の場合である。ブロック１とブロック２の回路規模が同じ場合でも、正常なリーク電流は全く同じにはならず、実際には同じチップ内でもブロック１とブロック２のトランジスタの性質が微妙に異なったり、印可されているテストパターンの相違等により差が生じる。しかし、その差は一般的にチップ同士の差よりも小さい。従って、この場合、比較回路３は、正常品であるとして良を示す信号を出す。また、チップ２は両ブロックの電源電流が１００マイクロアンペア以上あるが、両者のリーク電流の差は６０マイクロアンペア以下なので、この場合も不良品ではないとして良を示す信号を出力する。更に、チップ４は、回路A1と回路A2の測定電流の絶対値は大きいが、両者の差が４0マイクロアンペアなので、良とする
一方、チップ３の場合には、回路A2の測定電流と回路A1の測定電流の差が１２０マイクロアンペアあるので、不良品として不良を示す信号を出力する。また、チップ５は電流の差が１２０マイクロアンペアなので不良とする。
【００１９】
電源電流の絶対値を判定する従来方式において、例えば、その判定値が１００マイクロアンペアと設定された場合、図２の電流測定結果に対してチップ２，３，４，５は、少なくとも片方のブロックで１００マイクロアンペア以上の電流が流れるので全て不良と判定されてしまうことになる。従って、従来方式では、本来良品であるチップ２，４を不良と判定してしまうが、本発明ではこれを正常品として選別することが可能になる。
【００２０】
以上に示したように、本発明においては、本来不良によるものでないリーク電流即ち正常リーク電流が大きくなった場合でも不良品を選別することができる。また、電流の差を検出する回路は、ベースとなる正常な電流が大きくなるほど難しくなる性質のものであるので、本実施形態のように、半導体集積回路を２つのブロックに分割すれば、リーク電流は２分割されるので、より簡単に電流差を検出できる効果がある。
【００２１】
なお、分割数は２個に限定されるものではなく、任意の複数とすることが可能ある。この場合は、複数の回路ブロックにおいて組み合わせが可能な２個の回路ブロック毎に測定結果を比較することになる。
【００２２】
ここで、実質的に電流計となる回路A1，A2を抵抗で実現した例を図３に示す。テスト用の電源端子Vddtとブロック１及びブロック２は、それぞれ抵抗R1t及び抵抗R2tにより接続される。
【００２３】
図４は、使用ステップ毎の各電源端子の状態を示したものである。機能テスト時には、全ての電源端子を電源電圧を例えば１．５Ｖに固定して測定を行う。また、IDDQテスト時には、テスト用の電源端子Vddtは所定の電圧例えば１．５Ｖが印加されるが、電源端子Vdd1，Vdd2はオープン状態に設定される。このようにして、各ブロックが静止状態になっていれば、各ブロックのリーク電流が抵抗R1t，R2tを通して流れる。したがって、抵抗R1t，R2tに現れる電圧は，それぞれのブロックのリーク電流に比例することになる。この電圧の差を測定することによって両ブロックのリーク電流の差を測定することができる。両ブロックのリーク電流の差が予め決めた値よりも大きければ不良があると判断される。
【００２４】
なお、実質的に電流計となる回路A1，A2は、例えば抵抗を呈す素子であればよく、図３に示したような抵抗で実現する他に、例えば、オン状態即ち抵抗領域のＭＯＳトランジスタで実現することが可能である。オン状態のＭＯＳトランジスタは、抵抗を呈するので、抵抗R1t，R2tと置き換えることができる。
【００２５】
図５はIDDQテストのテストシーケンスを示したものである。IDDQテストに当たっては、まず、端子Vdd1，Vdd2に通常の電源電圧を印加する（ステップＳ１）。その状態で、テストパターンをブロック１及びブロック２の内部の論理回路(図示せず)に書き込む（ステップＳ２）。続いて端子Vddtにテスト用の電圧を印加し、その後に、Vdd1とVdd2をオープン状態にする（ステップＳ３）。本実施例ではこの状態でかつ静止状態でIDDQテストが行ない（ステップ４）、テストを終了する。
【００２６】
図６ａは、本発明を適用したＬＳＩ（Large Scale Integration）のテストのフローの例であり、図６ｂは、比較のために示した、IDDQテストを実施しない従来の場合に想定されるテストのフローの例である。なお、IDDQテストを実施しないのは、測定電流が大きくなり、良不良の判定が困難になるからである。
【００２７】
図中の数字は、それぞれの選別行程においてどれほど不良チップが選別されたかを概念的に示したものである。図６ａに示すように、ＬＳＩが完成した段階で１００個のＬＳＩがウエハ上に製作されて工程がスタートしたとする。このウエハ状態でプローブ検査が行われる。プローブ検査では、まず入出力回路や電源の短絡や非導通などの重不良の検査を行なう（ステップＳ１１）。その結果、１０個の不良が選別される。次に、本発明で示したIDDQテストを行なう（ステップＳ１２）。その結果、２０個の不良が選別される。IDDQテストの後にＬＳＩの機能が正常かどうかの機能テストを行なう（ステップＳ１３）。その結果、１０個の不良が選別される。以上のプローブ検査を終えた後、続いて、パッケージ状態に組み立てる（ステップＳ１４）。この後、最終的な機能検査を行なって（ステップＳ１５）、終了になる。ステップ１５では不良は選別されない。
【００２８】
本発明によるIDDQテストを用いれば、チップ内に電流を電圧に変換する抵抗R1t，R2tが予め内蔵されているので、テスターにより電流を測定する必要がなくなり、従って、IDDQテストを短時間で行なうことができる効果がある。
【００２９】
また、IDDQテストにより、潜在不良を検出することができる特徴がある。即ち、チップ内に軽度の配線の短絡等がある場合、機能的に正常であってもリーク電流が流れる。このような潜在不良は、いずれは本当の故障になる可能性がある。このような潜在不良は、従来は、バーンイン等の加速試験（高温、高電圧印加）で顕在化させて選別する手法がとられている。しかしながら、バーンインでは比較的長時間チップを高温高圧の状態に保持しなければならないため、時間がかかることになる。
【００３０】
本発明では、IDDQテストであらかじめ潜在不良を選別してしまうので、バーンインが必要にならなくなり、その分コストを低減できる効果がある。
【００３１】
図６ａで示したように、本実施形態においては、ステップＳ１１の重不良検査で１０個、ステップＳ１２のIDDQテストで２０個、ステップＳ１３の機能不良テストで１０個の不良品が選別されている。IDDQテストで選別した不良品のうち、１０個が潜在不良によるものであるとする（残りの１０個は、差が少ない正常リーク電流であるが、その値が大き過ぎるものである）。
【００３２】
これをIDDQテストができない従来の方式を用いると、図６ｂに示すステップＳ２１の重不良検査を経たステップＳ２２の機能検査では、９０個の試料を検査しなければならない。従って、機能検査に時間がかかる。更に、潜在不良を抱えたまま組立をする（ステップＳ２３）ので、組立の歩留まりが低下し、コストの上昇を招くことになる。更に、バーンイン（ステップＳ２４）により、コスト上昇を招く。次の最終機能検査（ステップＳ２５）で潜在不良の１０個が抽出される。
【００３３】
図７は本発明を適用したＬＳＩの実装方法の例を示したものである。同図において、４５はＬＳＩ、４１はＬＳＩ４５を収容するパッケージ、４２はパッケージ４１に設けたリードフレーム、４４はＬＳＩ４５上に設けたボンディングパッド、４３はボンディングパッド４４をリードフレーム４２に接続するためのボンディングワイヤ、４６はIDDQテストの出力信号PF1を外部に取り出すためのＬＳＩ４５上に設けた結果通知端子である。
【００３４】
IDDQテストを含むプローブ検査は、ＬＳＩ４５がパッケージ４１に実装される前に行なわれる。ＬＳＩ４５は、ブロック１とブロック２に分割されている。プローブ検査では、ブロック１，２にそれぞれ端子Vdd1，Vdd2となるボンディングパッドを介して電源が供給される。また、ＬＳＩ４５中には端子Vddtとなるボンディングパッドがあり、同ボンディングパッドを介してテスト用の電源がブロック１，ブロック２及び電圧比較回路に給電される。このような構成を採用することにより、プローブ検査時に本発明によるIDDQテストを実施することが可能になる。IDDQテストの結果は、IDDQ結果通知端子に良、不良に対応して“Ｈ”，“Ｌ”の信号として通知される。
【００３５】
プローブ検査の後、本チップ（ＬＳＩ４５）を組み立てるが、その際、Vdd1，Vdd2,Vdd及びIDDQ結果通知の各端子は、共通の１個のリードフレーム４２にボンディングワイヤ４３によって接続される。このリードフレーム４２が電源端子Vddとなる。このような組立方式により、組立後のパッケージのピン数を減らすことが可能になり、また、組立後に、ＬＳＩのユーザに本方式を意識させないないで使用させることが可能になる。
【００３６】
なお、ＬＳＩによっては、ＬＳＩを組み立てた後にIDDQテストを行なって、選別をより厳密に行なう必要が生じる場合がある。そのような場合は、図８に示すように、Vdd1,Vdd2,Vddt及びIDDQ結果通知の各端子にそれぞれ別のリードフレームを用意し、ボンディングを行なう。この場合、ユーザには上記各端子用のリードフレームの全てを接続して用い、電源用の端子Vddとするようにマニュアル等で通知することになる。
【００３７】
図９は本発明の第二の実施形態を示す図である。図９ａに示すように、ＬＳＩの内部がブロック１とダミーブロック４により構成されている。ブロック１は実際にIDDQテストにより選別を行ないたいブロックであり、ダミーブロック４は本発明のIDDQテストを行うために特別に構成されたブロックである。ブロック１へは端子Vddから電源が供給される。
【００３８】
ブロック１の回路は、図９ｂで示すような他種類のＣＭＯＳゲートからなる組み合わせ論理回路である。また、ダミーブロック４は図９ｃで示すように、ＣＭＯＳのインバータを直列に接続し、初段の入力端子を接地電位に接続したものである。ブロック１はｍゲート、ダミーブロック４はｎゲートから構成されている。ダミーブロック４はダミー用であるから、そのゲート数ｎはブロック１のゲート数ｍより小さい数、例えばｎはｍの１００分の１程度が採用される。このようにすればダミーブロック４による面積増加を最小限に抑えることができる。なお、本発明は、上記の回路構成や数に限定されない。
【００３９】
本実施形態においては、カレントミラー回路５を用いてIDDQテストが実施される。カレントミラー回路５を構成するトランジスタＭ１とトランジスタＭｄは、端子Vddtから電源が供給され、それぞれブロック１とダミーブロック４の負荷となる。このとき、ミラー比は１．１ｍ：ｎに設定される。トランジスタＭ１は、カレントミラーの作用により、ほぼ定電流源として動作し、トランジスタＭｄに流れる電流Idの１．１ｍ／ｎ倍の電流I1をブロック１に供給する。
【００４０】
IDDQテストを実施する場合、まず端子Vddtに電圧を印加し、端子Vddをオープン状態にする。トランジスタＭｄを通ってダミーブロック４に電流Idが流れ、トランジスタＭｄとダミーブロック４の接続点６に端子Vddtの電圧よりやや低い電圧Vdが現れる。
【００４１】
トランジスタＭ１を通ってブロック１に電流I1が流れる。このとき、ブロック１のゲート当たりの平均リーク電流がダミーブロック４のゲート当たりの平均リーク電流の１．１倍であれば、トランジスタＭ１とブロック１の接続点７に上記電圧Vdと同じ電圧が現れる。ゲート当たりの平均リーク電流が１．１倍より低いブロック１の場合は、接続点７に電圧Vdよりも高く、端子Vddtの電圧より低い電圧が現われる。
【００４２】
一方、ゲート当たりの平均リーク電流が１．１倍より高いブロック１の場合は、接続点７に電圧Vdよりも低い電圧が現われる。そのようなブロック１では、接続点７に現れる電圧がVdになるための電流よりも電流I1が低いためである。
【００４３】
本実施形態では、ゲート当たりの平均リーク電流が１．１倍より高い場合を不良とするので、接続点６の電圧と接続点７の電圧との差を比較回路３で比較し、接続点７の電圧が高ければ良品、低ければ不良品とする判定がなされる。
【００４４】
本実施形態によれば、測定したい回路ブロックを分割しないでも、小さなゲート規模のダミー回路を追加することによって、正常リーク電流が大きい場合でもIDDQテストを実施することができる効果がある。なお、本実施形態で示した値（１．１倍）はあくまで例であり、状況によって１．２或いはそれ以上といったような１より大きい値を用いればよい。
【００４５】
図１０は本発明の第３の実施形態を示したものである。本実施形態では、論理回路とメモリ回路が混在して搭載されるＬＳＩを対象にしている。
【００４６】
メモリ回路には、図１０ｂに示す４個のｎＭＯＳトランジスタと２個のｐＭＯＳトランジスタで構成された一般的なスタティック型のメモリセルが複数配置されている。このメモリは、通常のＣＭＯＳゲートと同様、動作していない場合にはリーク電流以外には電流が流れないのでIDDQテストが有効な回路である。ところが、このようなメモリには、通常、ゲート幅の非常に小さなトランジスタが用いられたり、或いは電気的安定性を確保するために論理回路とはしきい値の異なる、一般的にはしきい値電圧の高いトランジスタが用いられたりする。いずれの場合も、正常リーク電流が少なくなる。従って、スタティック型のメモリと通常のＣＭＯＳゲートとが混在したブロックのリーク電流の比較は困難である。
【００４７】
本実施形態は、そのような問題を解決するもので、ブロックを論理回路とメモリ回路で分けて測定が行なわれる。図１０ａにおいて、チップは２個のロジックブロック１１及びロジックブロック１２と２個のメモリブロック１３及びメモリブロック１４を有し、それぞれと端子Vddtとの間に実質的に電流計となる回路A11，A12，A13，A14が接続され、回路A11，A12の測定結果を比較する比較回路３１と、回路A13，A14の測定結果を比較する比較回路３２が配置される。比較回路３１，３２は、比較結果から良、不良の判定を行なう。また、ロジックブロック１１とメモリブロック１３に端子Vdd1から電源が供給され、ロジックブロック１２とメモリブロック１４に端子Vdd2から電源が供給される。
【００４８】
本実施形態によれば、スタティック型メモリのようなメモリが搭載されたチップでもIDDQテストを実施できる効果がある。ブロックの分け方は、もともとチップ上に存在する複数のブロックの電源を分割しても良く、本発明の第二の実施形態のように、ロジックブロック１２やメモリブロック１４はダミーブロックを用いても良い。
【００４９】
図１１は本発明の第４の実施形態を示す図である。本実施形態は、ブロック１とブロック２のIDDQテストを連続して実施することができることを特徴とする。
【００５０】
図１１において、端子Vddtからのテスト用電源のブロック１への供給が抵抗R1dと接地側にＭＯＳトランジスタM1iが直列に接続された抵抗R1iとで分割されてなされる。同様に、端子Vddtからのテスト用電源のブロック２への供給が抵抗R2dと接地側にＭＯＳンジスタM2iが直列に接続された抵抗R2iとで分割されてなされる。
【００５１】
トランジスタM2iにインバータ２１を介してテスト選択信号blk2tstが与えられ、トランジスタM1iにインバータ２１及びインバータ２２を介してテスト選択信号blk2tstが与えられる。インバータ２１、インバータ２２及び比較回路３には、端子Vddtから電源が供給される。
【００５２】
正常動作時には電源端子Vdd1，Vdd2を所定の電源電圧に固定する。IDDQテスト時には、端子Vdd1，Vdd2はオープン状態にしておき、端子Vddtに所定の電圧を印加する。その上で、選択信号blk2tstが与えられる。
【００５３】
本実施形態の動作は以下の通りである。即ち、信号tlktst2が“Ｌ”の場合に、トランジスタM1iが非導通状態、トランジスタM2iが導通状態になる。このとき、ブロック１の電源電流は抵抗R1dを通して流れ、ブロック２の電源電流は抵抗R2dを通して流れる。このときトランジスタM2iが導通状態であるので抵抗R2iに電流が流れる。この抵抗は、不良が出たときに相当するような電流即ちバイアスリーク電流として例えば１００マイクロアンペアを実現するような値に設定しておく。このようにすると、ブロック１の電流値がブロック２の電流値よりも１００マイクロアンペア以上電流が大きくなると端子Vdd1の電位が端子Vdd2の電位より低くなり、その電位差を比較回路３で比較することにより、ブロック１に不良があると判定することができる。同様に、信号blk2tstが“Ｈ”の場合に、ブロック２の良、不良の判定がなされる。
【００５４】
なお、本実施形態の場合、ブロック１とブロック２の回路規模を必ずしも一致させておく必要はない。即ち、ブロック１の回路規模をｎ１、ブロック２の回路規模をｎ２とする場合は、電位差を作る抵抗R1d，R2dの抵抗値Ｒ１ｄ，Ｒ２ｄは、上記回路規模に反比例して、
ｎ１：ｎ２＝１／Ｒ１ｄ：１／Ｒ２ｄ
が成り立つように設定される。この設定は、ブロック１，２とも欠陥がない場合、抵抗R1i，R2iを省略すると端子Vdd1と端子Vdd2の電位が同じになるものであるが、これに上記した抵抗R1i，R2iによる電流増加分を加えることによって、IDDQテストが可能になる。なお、ここで示した抵抗R1i，R2iは、ＭＯＳトランジスタのオン抵抗により実現することが可能である。
【００５５】
以上説明したように、本実施形態によれば、ブロック１とブロック２のIDDQテストを簡単に、短時間に実現することができる。
【００５６】
図１２は本発明の第５の実施形態を示す図である。既に述べたように、近年のトランジスタの微細化及び低電圧化によるしきい値電圧の低下に伴い、ＣＭＯＳ回路のリーク電流の増大が問題化している。この問題を解決する一方法として、スタンドバイ時のリーク電流を低減するための電源スイッチを挿入してリーク電流をカットする方式が提案されている。この省電力用の電源スイッチは、ＭＯＳトランジスタによって実現される。本実施形態は、そのような電源スイッチが存在するＬＳＩにおいて、単一の電源でIDDQテストを実施することができるようにした例である。
【００５７】
本実施形態においては、図１２に示すように、ブロック１とブロック２は、それぞれ電源スイッチMs1と電源スイッチMs2を通して電源端子Vdd1に接続されている。同電源スイッチは、制御信号blk1actb或いは制御信号blk2actbを“Ｌ”にすることによってそれぞれオン状態になり、ブロック１或いはブロック２に電源電圧が供給される。このようにして、ブロック１或いはブロック２の動作が可能になる。
【００５８】
一方、抵抗R1dに直列にその電源側にＭＯＳトランジスタM1dが接続され、抵抗R2dに直列にその電源側にＭＯＳトランジスタM2dが接続される。トランジスタM1d，M2dの両者にテスト制御信号testが供給される。制御信号testが“Ｌ”になることによってトランジスタM1d，M2dがオン状態になり、抵抗R1d，R2dに電源が供給される。トランジスタM1d，M2dは、テスト電源スイッチとして動作する。
【００５９】
IDDQテスト時、電源スイッチMs1或いは電源スイッチMs2をオン状態にすることによってブロック１或いはブロック２に通電してテストパターンを書き込んだ後に、同電源スイッチをオフにする。続いて、トランジスタM1d，M2dをオン状態にする。その後のテストの行ない方は第４の実施形態と同様、選択信号blk2tstを使って制御しながら、両ブロックのリーク電流の比較を行なうことにより、不良品を選別することができる。
【００６０】
以上に述べたように、本実施例においては、特別な電源ピンを準備することなく、電源スイッチを利用してIDDQテストを実施できる効果がある。
【００６１】
図１３は本発明の第６の実施形態を示す図である。本実施形態は、第二の実施形態を基本とするが、電源を単一にし、ブロック１に省電力用の電源スイッチMs1を設け、またカレントミラー回路５にテスト電源スイッチMtsを設け、更に比較回路３の出力回路をブロック１のデータの出力回路８と兼用にしたものである。
【００６２】
これらのスイッチを設けることにより、スタンドバイ時の電流低減が可能であると共に、カレントミラー回路５による第二の実施形態と同様のIDDQテストを行なうことが可能にある。また、第５の実施形態と同様に単一電源とすることにより、特別な電源ピンをIDDQテストのために備える必要がなくなる。
【００６３】
更に、本実施形態では、IDDQテストの結果を出力するためのピンは設けないで、出力回路８の通常の出力ピンDoutから結果が出力される。即ち、通常動作時にはブロック１による動作の結果を出力ピンDoutに出力するが、制御信号dctrlを“Ｈ”にすることにより、同じ出力ピンDoutにIDDQテストの結果を出力することが可能になる。このようにすれば、IDDQテストをするためにピンを追加する必要がなくなる。
【００６４】
図１４は本発明の第７の実施形態を示す図である。本実施形態では、ブロック１及びブロック２がそれぞれ電源スイッチMs1，Ms2により電源が制御されるが、一方、IDDQテストでは、ブロック１とブロック２のテストが連続的に行なわれる。また、カレントミラー回路５にテスト電源スイッチMtが設けられる。
【００６５】
本実施形態においては、ブロック１のゲート数をｍ,ブロック２のゲート数をｎとする。IDDQテストを行なうためにカレントミラー回路５を用いるが、ブロック１にはカレントミラーとなるＭＯＳトランジスタＭ１１，Ｍ１３が接続されている。また、トランジスタＭ１３には直列にトランジスタＭ１４が接続されており、トランジスタＭ１４がオン状態のときにトランジスタＭ１３が有効になる。一方、ブロック２にはカレントミラーの電流源となるＭＯＳトランジスタＭ１２が接続されている。このとき、トランジスタＭ１１とトランジスタＭ１２のミラー比は０．９ｍ：ｎに設定され、トランジスタＭ１３とトランジスタＭ１２のミラー比は０．２ｍ：ｎに設定されている。従って、トランジスタＭ１４がオン状態になってトランジスタＭ１１，Ｍ１３が並列に接続されると、その並列接続のトランジスタとトランジスタＭ１２のミラー比は１．１ｍ：ｎになる。
【００６６】
IDDQテストは以下のように行なわれる。まず、電源スイッチMs1，Ｍs2をオン状態にしてブロック１及びブロック２に電源電圧を供給した上でテストパターンを書き込む。次に、選択信号blk2tstを“Ｌ”にしてトランジスタＭ１４を導通状態にする。このようにすると、ミラー比が１．１ｍ：ｎになる。従って、ブロック１の１ゲート当たりの平均リーク電流がブロック２の１ゲート当たりの平均リーク電流の１．１倍を越えると、カレントミラー回路５とブロック１の接続点Ｖ１の電位がカレントミラー回路５とブロック２の接続点Ｖ２の電位よりも下がる。そのとき、接続点Ｖ２と接続点Ｖ１の電位差を比較回路３で比較して、接続点Ｖ１の電位が接続点Ｖ２の電位よりも小さい値であるとして、ブロック１の内部に不良があると判定することができる。続いて、選択信号blk2tstを“Ｈ”にしてトランジスタＭ１４を非導通にするとミラー比が０．９ｍ：ｎになる。このとき、ブロック２の１ゲート当たりの平均リーク電流がブロック１の１ゲート当たりの平均リーク電流の１．１１倍を越えると、接続点Ｖ２の電位が接続点Ｖ１よりも下がる。そのとき、接続点Ｖ１と接続点Ｖ２の電位差を比較回路３で比較して、接続点Ｖ２の電位が接続点Ｖ１の電位よりも小さい値であったとして、ブロック２の内部に不良があると判定することができる。
【００６７】
このように、選択信号blk2tstの“Ｈ”，“Ｌ”に応じて判定のレベルが異なるので、データ処理回路９がそのような処理を行なって判定結果の信号ＰＦ１を出力する。
【００６８】
以上に述べたように、本実施形態においては、単一電源のＬＳＩにおいてもブロック１とブロック２のIDDQテストを簡単に、短時間に実現することができる。
【００６９】
【発明の効果】
本発明によれば、しきい値電圧が低いために正常な状態でリーク電流が大きい半導体集積回路においても、短時間にIDDQテストを行ない、不良の回路を含んでいるためにリーク電流が大きい集積回路を選別することができる効果がある。また、しきい値電圧の異なる回路が混在する半導体集積回路においても、短時間にIDDQテストを行なうことができる。更に、テスト用の電源を用意することなく、単一の電源を用いてIDDQテストを行なうことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の第一の発明の実施の形態を説明するための構成図。
【図２】第一の発明の実施の形態におけるテストの判定の方法を説明するための図。
【図３】本発明の半導体集積回路装置の第一の発明の実施の形態を説明するための別の構成図。
【図４】第一の発明の実施の形態の使用ステップを説明するための図。
【図５】第一の発明の実施の形態のテストの手順を説明するためのフローチャート。
【図６】本発明の半導体集積回路の製造検査を説明するためのフローチャート。
【図７】第一の発明の実施の形態の実装を説明するための平面図。
【図８】第一の発明の実施の形態の実装を説明するための別の平面図。
【図９】本発明の第二の発明の実施の形態を説明するための構成図。
【図１０】本発明の第三の発明の実施の形態を説明するための構成図。
【図１１】本発明の第四の発明の実施の形態を説明するための構成図。
【図１２】本発明の第五の発明の実施の形態を説明するための構成図。
【図１３】本発明の第六の発明の実施の形態を説明するための構成図。
【図１４】本発明の第七の発明の実施の形態を説明するための構成図。
【符号の説明】
１，２…ブロック、３，３１，３２…比較回路、４…ダミーブロック、５…カレントミラー回路、６，７…接続点、１１…ロジックブロック、１２…メモリブロック、A1，A2，A11〜A14…電流計、Vdd1，Vdd2，Vddt，Vss…電源端子、PF1，PF11，PF12…判定結果信号。
【図１】
0003720271.tif 000002
【図２】
0003720271.tif 000003
【図３】
0003720271.tif 000004
【図４】
0003720271.tif 000005
【図５】
0003720271.tif 000006
【図６】
0003720271.tif 000007
【図７】
0003720271.tif 000008
【図８】
0003720271.tif 000009
【図９】
0003720271.tif 000010
【図１０】
0003720271.tif 000011
【図１１】
0003720271.tif 000012
【図１２】
0003720271.tif 000013
【図１３】
0003720271.tif 000014
【図１４】
0003720271.tif 000015