(57)【特許請求の範囲】
【請求項１】
入力信号に応じて発光する第１の発光素子と、
上記第１の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第１の受光素子と、
ドレインが第１、第２の出力端子にそれぞれ接続され、ソースが共通に接続され、このソース共通接続ノードが上記第１の受光素子のカソードに共通に接続され、ゲートが上記第１の受光素子のアノードに共通に接続された第１、第２のＭＯＳトランジスタと、
上記入力信号に応じて上記第１の発光素子が発光する期間とは異なる期間に発光する第２の発光素子と、
カソードが上記第１及び第２のＭＯＳトランジスタのソース共通接続ノードに接続され、上記第２の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第２の受光素子と、
アノードが上記第２の受光素子のアノードに接続され、カソードが上記第１のＭＯＳトランジスタのドレインに接続された第１のダイオードと、
アノードが上記第２の受光素子のアノードに接続され、カソードが上記第２のＭＯＳトランジスタのドレインに接続された第２のダイオード
とを具備したことを特徴する半導体リレー装置。
【請求項２】
入力信号に応じて発光する第１の発光素子と、
上記第１の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第１の受光素子と、
ドレインが第１、第２の出力端子にそれぞれ接続され、ソースが共通に接続され、このソース共通接続ノードが上記第１の受光素子のカソードに共通に接続された第１、第２のＭＯＳトランジスタと、
アノードが上記第１の受光素子のアノードに接続され、カソードが上記第１のＭＯＳトランジスタのゲートに接続された第１のダイオードと、
アノードが上記第１の受光素子のアノードに接続され、カソードが上記第２のＭＯＳトランジスタのゲートに接続された第２のダイオードと、
エミッタ、コレクタが相対応して上記第１のＭＯＳトランジスタのゲート、ソースに接続され、ベースが上記第１の受光素子のアノードに接続された第１のバイポーラトランジスタと、
エミッタ、コレクタが相対応して上記第２のＭＯＳトランジスタのゲート、ソースに接続され、ベースが上記第１の受光素子のアノードに接続され、上記第１のバイポーラトランジスタと同一極性の第２のバイポーラトランジスタと、
上記入力信号に応じて上記第１の発光素子が発光する期間とは異なる期間に発光する第２の発光素子と、
カソードが上記第１及び第２のＭＯＳトランジスタのソース共通接続ノードに接続され、上記第２の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第２の受光素子と、
アノードが上記第２の受光素子のアノードに接続され、カソードが上記第１のＭＯＳトランジスタのドレインに接続された第３のダイオードと、
アノードが上記第２の受光素子のアノードに接続され、カソードが上記第２のＭＯＳトランジスタのドレインに接続された第４のダイオード
とを具備したことを特徴する半導体リレー装置。
【請求項３】
入力信号に応じて発光する第１、第２の発光素子と、
上記第１、第２の発光素子からの光信号が照射されることでそれぞれアノード、カソード間に光起電力を発生する第１、第２の受光素子と、
ドレインが第１の出力端子に接続され、ソースが上記第１の受光素子のカソードに接続され、ゲートが上記第１の受光素子のアノードに接続された第１のＭＯＳトランジスタと、
ソースが上記第１のＭＯＳトランジスタのソースに接続され、ゲートが上記第１の受光素子のアノードに接続された第２のＭＯＳトランジスタと、
ドレインが第２の出力端子に接続され、ソースが上記第２の受光素子のカソードに接続され、ゲートが上記第２の受光素子のアノードに接続された第３のＭＯＳトランジスタと、
ソースが上記第３のＭＯＳトランジスタのソースに接続され、ドレインが上記第２のＭＯＳトランジスタのドレインに接続され、ゲートが上記第２の受光素子のアノードに接続された第４のＭＯＳトランジスタと、
動作電圧が供給されて発光する第３の発光素子と、
アノードが上記第２及び第４のＭＯＳトランジスタのドレイン共通接続ノードに接続され、上記第３の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第３の受光素子と、
アノードが上記第１及び第２のＭＯＳトランジスタのソース共通接続ノードに接続され、カソードが上記第３の受光素子のカソードに接続された第１のダイオードと、
アノードが上記第３及び第４のＭＯＳトランジスタのソース共通接続ノードに接続され、カソードが上記第３の受光素子のカソードに接続された第２のダイオード
とを具備したことを特徴する半導体リレー装置。
【請求項４】
入力信号に応じて発光する第１の発光素子と、
上記第１の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第１の受光素子と、
ドレインが第１の出力端子に接続され、ゲートが上記第１の受光素子のアノードに接続された第１のＭＯＳトランジスタと、
ソースが上記第１のＭＯＳトランジスタのソースに接続され、ゲートが上記第１の受光素子のアノードに接続された第２のＭＯＳトランジスタと、
ドレインが第２の出力端子に接続され、ゲートが上記第１の受光素子のアノードに接続された第３のＭＯＳトランジスタと、
ソースが上記第３のＭＯＳトランジスタのソースに接続され、ドレインが上記第２のＭＯＳトランジスタのドレインに接続され、ゲートが上記第１の受光素子のアノードに接続された第４のＭＯＳトランジスタと、
上記入力信号に応じて上記第１の発光素子が発光する期間とは異なる期間に発光する第２の発光素子と、
カソードが上記第１の受光素子のカソードに接続され、アノードが上記第２及び第４のＭＯＳトランジスタのドレイン共通接続ノードに接続され、上記第２の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第２の受光素子と、
アノードが上記第２のＭＯＳトランジスタのソースに接続され、カソードが上記第２の受光素子のカソードに接続された第１のダイオードと、
アノードが上記第４のＭＯＳトランジスタのソースに接続され、カソードが上記第２の受光素子のカソードに接続された第２のダイオード
とを具備したことを特徴する半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電子化された半導体リレー装置に係り、特に接点用の出力トランジスタとしてＭＯＳトランジスタを使用した半導体リレー装置に関する。
【背景技術】
【０００２】
電子化された半導体リレー装置は、機械的なスイッチが使用されていないので、ノイズの発生が少ない、寿命が長い、動作速度が速い等の利点を有する。
【０００３】
図６は、従来の半導体リレー装置の一例を示している。この半導体リレー装置は、発光素子（発光ダイオード）１１、発光素子１１に流れる電流を制限する電流制限用の抵抗１２、直列接続された複数個のフォトダイオードからなる受光素子１３、受光素子１３の両端間に発生する光起電力によって導通制御される接点用の出力トランジスタ１４、及び出力トランジスタ１４が非導通とされる際に出力トランジスタ１４のゲートに蓄積された電荷を排出する放電用の抵抗１５とから構成されている。
【０００４】
抵抗１２の一端及び発光素子１１のカソードは入力端子１６、１７にそれぞれ接続されている。入力端子１７はトリガ端子として使用される。
【０００５】
出力トランジスタ１４は、それぞれゲート同士、ソース同士が接続され、ゲート共通接続ノード及びソース共通接続ノードが受光素子１３のアノード及びカソードにそれぞれ接続された一対のＮチャネルのＭＯＳトランジスタ１８、１９で構成されており、一対のＭＯＳトランジスタ１８、１９の各ドレインが出力端子（接点端子）２０、２１に接続されている。
【０００６】
このような構成の半導体リレー装置において、入力端子１６に直流電圧を供給し、トリガ端子となる入力端子１７に低レベルの電圧を供給すると、電流が流れて発光素子１１が発光する。そして、この光が受光素子１３に照射されると、受光素子１３のアノード、カソード間に光起電力が発生し、出力トランジスタ１４内の一対のＭＯＳトランジスタ１８、１９のゲート・ソース間に印加される。これにより、出力トランジスタ１４が導通し、出力端子２０、２１相互間がクローズ状態となる。この状態はリレーオン状態と称される。
【０００７】
一方、入力端子１７に高レベルの電圧を供給すると、発光素子１１は消灯し、受光素子１３のアノード、カソード間には光起電力が発生しなくなる。これにより、出力トランジスタ１４が非導通となり、出力端子２０、２１相互間が高インピーダンス状態となってオープン状態となる。この状態はリレーオフ状態と称される。
【０００８】
ところで、出力トランジスタ１４によってオン／オフ制御する信号が高周波領域になると、リレーオフ状態のときでも出力端子２０、２１相互間の容量を介して信号が漏れる。この漏れはアイソレーションと称される。また、出力端子２０、２１相互間の容量はオフ容量と称され、このオフ容量が小さな程、リレー装置の高周波特性が良いことになる。半導体リレー装置は、機械的なスイッチと比べてオフ容量が大きく、低減化に対する市場要求が強くある。
【０００９】
上記オフ容量を低減化する一般的な方法として、図６中に示す出力トランジスタ１４を複数組設けて出力端子２０、２１間に直列に接続する方法がある。図７は２組の出力トランジスタ１４を設けた場合であり、この２組の出力トランジスタ１４を制御するための発光素子１１及び受光素子１３も２組設けられる。２組の発光素子１１は入力端子１６、１７間に直列に接続されている。しかし、このように複数組の出力トランジスタ１４を直列に接続すると、出力端子２０、２１間のオン抵抗が増大する。
【００１０】
オン抵抗とは、リレーオン状態における出力端子２０、２１間の抵抗であり、オン抵抗の値が増えると直流電流の通過特性に悪影響が出てくる。
【００１１】
また、オン抵抗を低減化する方法として、複数組の出力トランジスタを並列接続する方法があるが、この場合にはオフ容量が増加してしまう。
【００１２】
リレー装置は、オフ容量とオン抵抗のどちらも小さいことが望ましく、その積（ＣＲ積）で性能の良し悪しが決まる。しかし、上述したように、従来ではオン抵抗を増大させることなくオフ容量を低減することはできない。
【００１３】
なお、出力トランジスタとしてＭＯＳトランジスタを使用した半導体リレー装置については、例えば特許文献１に記載されている。
【特許文献１】特開平７−１５４２２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来の半導体リレー装置では、オン抵抗を増大させることなくオフ容量を低減することはできないという問題がある。
【００１５】
この発明は上記のような事情を考慮してなされたものであり、その目的は、オン抵抗を増大させることなくオフ容量を低減することができる半導体リレー装置を提供することである。
【課題を解決するための手段】
【００１６】
この発明の半導体リレー装置は、入力信号に応じて発光する第１の発光素子と、上記第１の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第１の受光素子と、ドレインが第１、第２の出力端子にそれぞれ接続され、ソースが共通に接続され、このソース共通接続ノードが上記第１の受光素子のカソードに共通に接続され、ゲートが上記第１の受光素子のアノードに共通に接続された第１、第２のＭＯＳトランジスタと、上記入力信号に応じて上記第１の発光素子が発光する期間とは異なる期間に発光する第２の発光素子と、カソードが上記第１及び第２のＭＯＳトランジスタのソース共通接続ノードに接続され、上記第２の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第２の受光素子と、アノードが上記第２の受光素子のアノードに接続され、カソードが上記第１のＭＯＳトランジスタのドレインに接続された第１のダイオードと、アノードが上記第２の受光素子のアノードに接続され、カソードが上記第２のＭＯＳトランジスタのドレインに接続された第２のダイオードとを具備したことを特徴する。
【００１７】
この発明の半導体リレー装置は、入力信号に応じて発光する第１の発光素子と、上記第１の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第１の受光素子と、ドレインが第１、第２の出力端子にそれぞれ接続され、ソースが共通に接続され、このソース共通接続ノードが上記第１の受光素子のカソードに共通に接続された第１、第２のＭＯＳトランジスタと、アノードが上記第１の受光素子のアノードに接続され、カソードが上記第１のＭＯＳトランジスタのゲートに接続された第１のダイオードと、アノードが上記第１の受光素子のアノードに接続され、カソードが上記第２のＭＯＳトランジスタのゲートに接続された第２のダイオードと、エミッタ、コレクタが相対応して上記第１のＭＯＳトランジスタのゲート、ソースに接続され、ベースが上記第１の受光素子のアノードに接続された第１のバイポーラトランジスタと、エミッタ、コレクタが相対応して上記第２のＭＯＳトランジスタのゲート、ソースに接続され、ベースが上記第１の受光素子のアノードに接続され、上記第１のバイポーラトランジスタと同一極性の第２のバイポーラトランジスタと、上記入力信号に応じて上記第１の発光素子が発光する期間とは異なる期間に発光する第２の発光素子と、カソードが上記第１及び第２のＭＯＳトランジスタのソース共通接続ノードに接続され、上記第２の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第２の受光素子と、アノードが上記第２の受光素子のアノードに接続され、カソードが上記第１のＭＯＳトランジスタのドレインに接続された第３のダイオードと、アノードが上記第２の受光素子のアノードに接続され、カソードが上記第２のＭＯＳトランジスタのドレインに接続された第４のダイオードとを具備したことを特徴する。
【００１８】
この発明の半導体リレー装置は、入力信号に応じて発光する第１、第２の発光素子と、上記第１、第２の発光素子からの光信号が照射されることでそれぞれアノード、カソード間に光起電力を発生する第１、第２の受光素子と、ドレインが第１の出力端子に接続され、ソースが上記第１の受光素子のカソードに接続され、ゲートが上記第１の受光素子のアノードに接続された第１のＭＯＳトランジスタと、ソースが上記第１のＭＯＳトランジスタのソースに接続され、ゲートが上記第１の受光素子のアノードに接続された第２のＭＯＳトランジスタと、ドレインが第２の出力端子に接続され、ソースが上記第２の受光素子のカソードに接続され、ゲートが上記第２の受光素子のアノードに接続された第３のＭＯＳトランジスタと、ソースが上記第３のＭＯＳトランジスタのソースに接続され、ドレインが上記第２のＭＯＳトランジスタのドレインに接続され、ゲートが上記第２の受光素子のアノードに接続された第４のＭＯＳトランジスタと、動作電圧が供給されて発光する第３の発光素子と、アノードが上記第２及び第４のＭＯＳトランジスタのドレイン共通接続ノードに接続され、上記第３の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第３の受光素子と、アノードが上記第１及び第２のＭＯＳトランジスタのソース共通接続ノードに接続され、カソードが上記第３の受光素子のカソードに接続された第１のダイオードと、アノードが上記第３及び第４のＭＯＳトランジスタのソース共通接続ノードに接続され、カソードが上記第３の受光素子のカソードに接続された第２のダイオードとを具備したことを特徴する。
【００１９】
この発明の半導体リレー装置は、入力信号に応じて発光する第１の発光素子と、上記第１の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第１の受光素子と、ドレインが第１の出力端子に接続され、ゲートが上記第１の受光素子のアノードに接続された第１のＭＯＳトランジスタと、ソースが上記第１のＭＯＳトランジスタのソースに接続され、ゲートが上記第１の受光素子のアノードに接続された第２のＭＯＳトランジスタと、ドレインが第２の出力端子に接続され、ゲートが上記第１の受光素子のアノードに接続された第３のＭＯＳトランジスタと、ソースが上記第３のＭＯＳトランジスタのソースに接続され、ドレインが上記第２のＭＯＳトランジスタのドレインに接続され、ゲートが上記第１の受光素子のアノードに接続された第４のＭＯＳトランジスタと、上記入力信号に応じて上記第１の発光素子が発光する期間とは異なる期間に発光する第２の発光素子と、カソードが上記第１の受光素子のカソードに接続され、アノードが上記第２及び第４のＭＯＳトランジスタのドレイン共通接続ノードに接続され、上記第２の発光素子からの光信号が照射されることでアノード、カソード間に光起電力を発生する第２の受光素子と、アノードが上記第２のＭＯＳトランジスタのソースに接続され、カソードが上記第２の受光素子のカソードに接続された第１のダイオードと、アノードが上記第４のＭＯＳトランジスタのソースに接続され、カソードが上記第２の受光素子のカソードに接続された第２のダイオードとを具備したことを特徴する。
【発明の効果】
【００２０】
この発明の半導体リレー装置では、出力トランジスタがオン状態からオフ状態へ移行する際に、出力トランジスタのバックゲートとドレインとの間のＰＮ接合に対して逆バイアス電圧を印加することで、オン抵抗を増大させることなく出力端子間のオフ容量を低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照してこの発明の実施の形態を説明する。
【００２２】
図１は、この発明の第１の実施の形態に係る半導体リレー装置の構成を示す回路図である。この実施の形態の半導体リレー装置は、図６に示す従来の半導体リレー装置に対して、出力トランジスタがオン状態からオフ状態へ移行する際に、出力トランジスタのバックゲートとドレインとの間のＰＮ接合に対して逆方向のバイアス電圧を印加して、出力端子間のオフ容量を低減するための回路が新たに追加されている。従って、図６の従来の半導体リレー装置と対応する箇所には同じ符号を付して説明を行う。
【００２３】
入力端子１６、１７相互間には、電流制限用の抵抗１２及び発光素子（発光ダイオード）１１のアノード、カソード間が直列に接続されている。
【００２４】
出力トランジスタ１４は、ドレインが出力端子２０に接続されたＮチャネルのＭＯＳトランジスタ１８と、ソースがこのＭＯＳトランジスタ１８のソースと共通に接続され、ドレインが出力端子２１に接続されたＮチャネルのＭＯＳトランジスタ１９とから構成されている。上記両ＭＯＳトランジスタ１８、１９のゲートは共通に接続されている。また、上記両ＭＯＳトランジスタ１８、１９の各ソースはそれぞれのバックゲートに接続されており、両ＭＯＳトランジスタ１８、１９のバックゲートとドレインとの間にはバックゲート側がアノードとなるようなＰＮ接合が生じている。
【００２５】
受光素子１３は、上記発光素子１１からの光信号が照射されるように配置されており、アノードは出力トランジスタ１４のゲート、つまりＭＯＳトランジスタ１８、１９のゲート共通接続ノードに接続され、カソードはＭＯＳトランジスタ１８、１９のソース共通接続ノードに接続されている。また、受光素子１３のアノード、カソード間に対して、出力トランジスタ１４が非導通とされる際に出力トランジスタ１４のゲートに蓄積された電荷を排出する放電用の抵抗１５が並列に接続されている。
【００２６】
出力端子２０、２１間のオフ容量を低減するために新たに追加された回路は、発光素子（発光ダイオード）２２と、電流制限用の抵抗２３と、スイッチ用のＮチャネルのＭＯＳトランジスタ２４と、直列接続された複数個のフォトダイオードからなる受光素子２５と、２個のダイオード２６、２７とを含む。
【００２７】
上記抵抗２３の一端は入力端子１６に接続され、この抵抗２３の他端には上記発光素子２２のアノードが接続されている。上記スイッチ用のＭＯＳトランジスタ２４のドレイン、ソース間は、上記発光素子２２のカソードと接地電位のノードとの間に挿入されており、このＭＯＳトランジスタ２４のゲートは入力端子１７に接続されている。
【００２８】
上記受光素子２５は、上記発光素子２２からの光信号が照射されるように配置されており、カソードは上記ＭＯＳトランジスタ１８、１９のソース共通接続ノードに接続されている。上記ダイオード２６のアノードは上記受光素子２５のアノードに接続され、カソードは上記ＭＯＳトランジスタ１８のドレインに接続されている。また、上記ダイオード２７のアノードは上記受光素子２５のアノードに接続され、カソードは上記トランジスタ１９のドレインに接続されている。
【００２９】
このような構成の半導体リレー装置において、入力端子１６に直流動作電圧を供給し、トリガ端子となる入力端子１７に低レベルの電圧を供給すると、電流が流れて発光素子１１が発光する。この光が受光素子１３に照射されると、受光素子１３のアノード、カソード間に光起電力が発生する。そして、この光起電力が出力トランジスタ１４内の一対のＭＯＳトランジスタ１８、１９の各ゲート・ソース間に印加されると、出力トランジスタ１４が導通し、リレーオン状態となる。このとき、ＭＯＳトランジスタ２４は非導通となっているので、発光素子２２には電流は流れない。
【００３０】
次に、入力端子１７に高レベルの電圧を供給とすると、発光素子１１は消灯し、受光素子１３のアノード、カソード間には光起電力が発生しなくなる。これにより、出力トランジスタ１４は導通状態から非導通状態に移行し、出力端子２０、２１相互間が高インピーダンス状態となって、リレーオフ状態となる。
【００３１】
入力端子１７に高レベルの電圧が供給されているときは、ＭＯＳトランジスタ２４が導通し、電流が流れて発光素子２２が発光する。この光が受光素子２５に照射され、アノード、カソード間に光起電力が発生すると、ダイオード２６、２７を介して、出力トランジスタ１４内の一対のＭＯＳトランジスタ１８、１９のバックゲート・ドレイン間のＰＮ接合に逆方向バイアス電圧が印加される。上記一対のＭＯＳトランジスタ１８、１９のバックゲート・ドレイン間には、上記ＰＮ接合による寄生容量が存在しているが、上記ＰＮ接合に対し逆方向のバイアス電圧が印加されることにより、ＰＮ接合面の空乏層領域が広げられ、上記寄生容量が減少する。これにより、出力端子２０、２１間のオフ容量の値が低減され、アイソレーションを抑制することができる。
【００３２】
このように、上記第１の実施の形態の半導体リレー装置によれば、オフ容量を低減することができる。しかも、出力トランジスタを複数個直列に接続する必要がないので、オン抵抗も増大しない。
【００３３】
なお、上記実施の形態では発光素子１１、２２に流れる電流を制限するために抵抗１２、２３を用い、かつ出力トランジスタ１４が非導通とされる際に出力トランジスタ１４のゲートに蓄積された電荷を排出するために放電用の抵抗１５を用いる場合を説明したが、これは、それぞれ抵抗の代わりに定電流ダイオードやジャンクションＦＥＴを抵抗として用いるようにしてもよい。
【００３４】
図２は、この発明の第２の実施の形態に係る半導体リレー装置の構成を示す回路図である。上記第１の実施の形態に係る半導体リレー装置では、出力トランジスタ１４内の一対のＭＯＳトランジスタ１８、１９のゲートを共通に接続して受光素子１３のアノードに接続する場合を説明した。
【００３５】
これに対し、図２の半導体リレー装置では、受光素子１３のアノードと一対の一方のＭＯＳトランジスタ１８のゲートとの間にダイオード２８のアノード、カソード間を挿入し、かつ受光素子１３のアノードと一対の他方のＭＯＳトランジスタ１９のゲートとの間にダイオード２９のアノード、カソード間を挿入して、一対のＭＯＳトランジスタ１８、１９のゲートを分離するようにしたものである。
【００３６】
図２の半導体リレー装置では、ダイオード２８、２９のＰＮ接合により、ＭＯＳトランジスタ１８、１９のゲート、ドレイン間の寄生容量が分離されるので、出力端子２０、２１間のオフ容量をより低減することができる。
【００３７】
なお、図２の半導体リレー装置では、受光素子１３のアノードとＭＯＳトランジスタ１８、１９の各ゲートとの間にダイオード２８、２９を接続したので、出力トランジスタ１４が導通状態から非導通状態に移行する際に、ＭＯＳトランジスタ１８、１９の各ゲートに蓄積された電荷が抜け難くなり、出力トランジスタ１４の非導通が遅れる場合が生じる。
【００３８】
このような場合には、図示するように、電荷排出用の一対のＰＮＰ型のバイポーラトランジスタ３０及び３１を設けるようにしてもよい。一方のバイポーラトランジスタ３０のエミッタ、コレクタは相対応してＭＯＳトランジスタ１８のゲート、ソースに接続され、ベースは受光素子１３のアノードに接続されている。同様に、他方のバイポーラトランジスタ３１のエミッタ、コレクタは相対応してＭＯＳトランジスタ１９のゲート、ソースに接続され、ベースは受光素子１３のアノードに接続されている。
【００３９】
上記ＭＯＳトランジスタ１８、１９が導通状態のとき、各ゲートには正極性の電圧が印加されており、各ゲートには正極性の電荷が蓄積されている。ＭＯＳトランジスタ１８、１９を非導通状態に移行させるとき、各バイポーラトランジスタ３０、３１のベース電位がエミッタ電位よりも低くなり、各バイポーラトランジスタ３０、３１が導通して、各ゲートに蓄積されていた正極性の電荷が各バイポーラトランジスタ３０、３１のエミッタ、コレクタ間を介して排出される。これにより、出力トランジスタ１４の非導通が遅れることを防止することができる。
【００４０】
図３は、この発明の第３の実施の形態に係る半導体リレー装置の構成を示す回路図である。この実施の形態に係る半導体リレー装置は、図７に示す従来の半導体リレー装置に対してこの発明を実施したものである。従って、図７と対応する箇所には同じ符号を付してその説明は省略し、図７と異なる箇所のみを以下に説明する。
【００４１】
図３の半導体リレー装置では、出力端子２０、２１間のオフ容量を低減するために、発光素子（発光ダイオード）２２と、電流制限用の抵抗２３と、直列接続された複数個のフォトダイオードからなる受光素子２５と、２個のダイオード２６、２７とを含む回路が新たに追加されている。
【００４２】
抵抗２３の一端は入力端子１６に接続され、この抵抗２３の他端には発光素子２２のアノードが接続されている。この場合、発光素子２２のカソードは接地電位のノードに接続されており、発光素子２２は入力端子１６に動作電圧が供給されると発光する。
【００４３】
受光素子２５は、発光素子２２からの光信号が照射されるように配置されており、受光素子２５のアノードは２組の出力トランジスタ１４内の各一方のＭＯＳトランジスタ１９のドレイン共通接続ノードに接続されている。そして、ダイオード２６、２７の各アノードは２組の出力トランジスタ１４内の一対のＭＯＳトランジスタ１８、１９の各ソース共通接続ノードに接続され、各カソードは受光素子２５のカソードに共通に接続されている。
【００４４】
図３の半導体リレー装置において、入力端子１６に直流動作電圧が供給されると発光素子２２が発光する。従って、直流動作電圧が供給されている期間中は、受光素子２５のアノード、カソード間に光起電力が発生し、ダイオード２６、２７を介して、２組の出力トランジスタ１４内の各一対のＭＯＳトランジスタ１８、１９のうち一方のＭＯＳトランジスタ１９のバックゲート・ドレイン間のＰＮ接合に逆方向バイアス電圧が印加される。
【００４５】
従って、この実施の形態の半導体リレー装置では、２組の出力トランジスタ１４内のそれぞれ一方のＭＯＳトランジスタ１９による寄生容量が減少するので、出力端子２０、２１間のオフ容量をそれ程犠牲にせずにオン抵抗を増大させることができる。
【００４６】
図４は、この発明の第４の実施の形態に係る半導体リレー装置の構成を示す回路図である。図３に示す半導体リレー装置では、２組の出力トランジスタ１４を導通制御するために発光素子１１及び受光素子１３を２組設けている。さらに、制御入力端子１６に直流動作電圧が供給されている期間中は、受光素子２５のアノード、カソード間に光起電力が発生するので、リレーオン状態のときに出力端子２０、２１間に不要な電圧が印加されることになる。
【００４７】
そこで、図４に示す半導体リレー装置では、２組の出力トランジスタ１４を共通の発光素子１１及び受光素子１３により導通制御することで回路構成の簡略化を図り、かつ出力端子２０、２１間のオフ容量を低減するための回路によって、リレーオン状態のときに出力端子２０、２１間に不要な電圧が印加されることを防ぐようにしたものである。
【００４８】
図４において、入力端子１６、１７相互間には、電流制限用の抵抗１２及び発光素子（発光ダイオード）１１のアノード、カソード間が直列に接続されている。
【００４９】
２組の出力トランジスタ１４は、ドレインが出力端子２０または２１に接続されたＮチャネルのＭＯＳトランジスタ１８と、ソースがＭＯＳトランジスタ１８のソースと共通に接続されたＮチャネルのＭＯＳトランジスタ１９とからそれぞれ構成されている。そして、２組の出力トランジスタ１４のＭＯＳトランジスタ１９のドレイン同士が共通に接続されることにより、２組の出力トランジスタ１４が出力端子２０、２１間に直列に接続されている。
【００５０】
受光素子１３は、発光素子１１からの光信号が照射されるように配置されており、アノードは２組の出力トランジスタ１４の各ゲート、つまりＭＯＳトランジスタ１８、１９のゲート共通接続ノードに接続されている。また、２組の出力トランジスタ１４が非導通とされる際に各出力トランジスタ１４のゲートに蓄積された電荷を排出するための放電用の抵抗として、本例では受光素子１３のアノードと２組の出力トランジスタ１４のＭＯＳトランジスタ１８、１９の各ソース共通接続ノードとの間に接続された２個の抵抗１５が用いられている。
【００５１】
出力端子２０、２１間のオフ容量を低減するための回路は、発光素子（発光ダイオード）２２と、電流制限用の抵抗２３と、スイッチ用のＮチャネルのＭＯＳトランジスタ２４と、直列接続された複数個のフォトダイオードからなる受光素子２５と、２個のダイオード２６、２７とを含む。
【００５２】
抵抗２３の一端は入力端子１６に接続され、この抵抗２３の他端には発光素子２２のアノードが接続されている。スイッチ用のＭＯＳトランジスタ２４のドレイン、ソース間は、発光素子２２のカソードと接地電位のノードとの間に挿入されており、このＭＯＳトランジスタ２４のゲートは入力端子１７に接続されている。
【００５３】
受光素子２５は、発光素子２２からの光信号が照射されるように配置されており、アノードは２組の出力トランジスタの直列接続ノードに接続され、カソードは受光素子１３のカソードに共通に接続されている。そして、ダイオード２６、２７の各カソードは受光素子２５のカソードに共通に接続され、各アノードは２組の出力トランジスタ１４のＭＯＳトランジスタ１８、１９の各ソース共通接続ノードに接続されている。
【００５４】
このような構成の半導体リレー装置において、入力端子１６に直流動作電圧を供給し、トリガ端子となる入力端子１７に低レベルの電圧を供給すると、電流が流れて発光素子１１が発光する。この光が受光素子１３に照射されると、受光素子１３のアノード、カソード間に光起電力が発生する。そして、この光起電力がダイオード２６、２７それぞれを介して２組の出力トランジスタ１４内の一対のＭＯＳトランジスタ１８、１９の各ゲート・ソース間に印加されると、２組の出力トランジスタ１４が導通し、リレーオン状態となる。このとき、ＭＯＳトランジスタ２４は非導通となっているので、発光素子２２には電流は流れない。
【００５５】
次に、入力端子１７に高レベルの電圧を供給とすると、発光素子１１は消灯し、受光素子１３のアノード、カソード間には光起電力が発生しなくなる。これにより、２組の出力トランジスタ１４は導通状態から非導通状態に移行し、出力端子２０、２１相互間が高インピーダンス状態となって、リレーオフ状態となる。
【００５６】
入力端子１７に高レベルの電圧が供給されているときは、ＭＯＳトランジスタ２４が導通し、電流が流れて発光素子２２が発光する。この光が受光素子２５に照射され、アノード、カソード間に光起電力が発生すると、ダイオード２６、２７それぞれを介して、２組の出力トランジスタ１４内の各ＭＯＳトランジスタ１９のバックゲート・ドレイン間のＰＮ接合に対し逆方向にバイアス電圧が印加される。上記各ＭＯＳトランジスタ１９のバックゲート・ドレイン間には、上記ＰＮ接合による寄生容量が存在しているが、上記ＰＮ接合に逆方向バイアス電圧が印加されることにより、ＰＮ接合面の空乏層領域が広げられ、上記寄生容量が減少する。これにより、出力端子２０、２１間のオフ容量の値が低減される。
【００５７】
また、発光素子２２はＭＯＳトランジスタ２４によってスイッチ制御され、発光素子１１が発光してリレーオン状態になっているときに発光素子２２は消灯しているので、リレーオン状態のときに出力端子２０、２１間に不要な電圧が印加されることを防ぐことができる。
【００５８】
このように、上記第４の実施の形態の半導体リレー装置によれば、図３に示した第３の実施の形態の半導体リレー装置と同様の効果が得られる上に、２組の出力トランジスタ１４の導通制御を行うための回路を構成する発光素子１１及び受光素子１３をそれぞれ１個設ければよいため、図３の場合と比べて回路構成を簡略化を図ることができる。さらに、リレーオン状態のときに出力端子２０、２１間に不要な電圧が印加されることを防ぐことができる。
【００５９】
図５は、図１に示す第１の実施の形態の半導体リレー装置におけるアイソレーション特性を、図６に示す従来回路の場合と比較して示したものである。なお、図５において、縦軸はリレーオフ状態のときに出力端子２０、２１間の漏れ電圧の大きさ（ｄＢ）を示し、横軸は出力端子２０、２１間に印加される信号の周波数（ＭＨｚ）を示している。
【００６０】
出力端子２０、２１間のオフ容量を測定したところ、図６に示す従来回路では３７５．４ｐＦであったものが、第１の実施の形態では１２３．１ｐＦに低減できた。つまり、オフ容量は従来の３２．８％に低減されている。オフ容量の低減に伴ってアイソレーション特性も改善されている。すなわち、図５中の特性Ａは第１の実施の形態のものであり、特性Ｂは従来回路のものである。両特性において漏れ電圧が−２０（ｄＢ）の点の周波数を比較すると、図６に示す従来回路による特性Ｂの場合には約０．４７（ＭＨｚ）であったのに対し、第１の実施の形態による特性Ａでは約１．３（ＭＨｚ）となり、アイソレーション特性は２．８倍に改善された。
【００６１】
また、それぞれ２組の出力トランジスタを設けた図３に示す第３の実施の形態の半導体リレー装置と、図７に示す従来回路における出力端子２０、２１間のオフ容量を測定したところ、図７に示す従来回路では２２９．３ｐＦであったものが、第３の実施の形態では１００．８ｐＦに低減できた。つまり、オフ容量は従来の４３．９％に低減されている。オフ容量の低減に伴って、漏れ電圧が−２０（ｄＢ）の点の周波数は、図７に示す従来回路の場合が約０．６９（ＭＨｚ）であったのに対し、第３の実施の形態の場合には約２．０２（ＭＨｚ）となり、アイソレーション特性は２．９倍に改善された。
【００６２】
なお、この発明は上記した各実施の形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、上記各実施の形態では発光素子１１、２２としてそれぞれ発光ダイオードを１個のみ設ける場合について説明したが、これは直列接続された複数個の発光ダイオードからなる発光素子を用いるようにしてもよい。
【００６３】
なお、各実施形態において、発光素子１１、２２を除き、受光素子１３、２５、抵抗１２、１５、２３、ダイオード２６、２７、出力トランジスタ１４、及びＭＯＳトランジスタ２４は１チップに集積化されていてもよい。
【図面の簡単な説明】
【００６４】
【図１】この発明の第１の実施の形態の半導体リレー装置の回路図。
【図２】この発明の第２の実施の形態の半導体リレー装置の回路図。
【図３】この発明の第３の実施の形態の半導体リレー装置の回路図。
【図４】この発明の第４の実施の形態の半導体リレー装置の回路図。
【図５】第１の実施の形態の半導体リレー装置のアイソレーション特性を従来と比較して示す特性図。
【図６】従来の半導体リレー装置の回路図。
【図７】図６とは異なる従来の半導体リレー装置の回路図。
【符号の説明】
【００６５】
１１…発光素子、１２…抵抗、１３…受光素子、１４…出力トランジスタ、１５…抵抗、１６、１７…入力端子、１８、１９…ＮチャネルのＭＯＳトランジスタ、２０、２１…出力端子、２２…発光素子、２３…抵抗、２４…ＮチャネルのＭＯＳトランジスタ、２５…受光素子、２６、２７、２８、２９…ダイオード、３０、３１…ＰＮＰ型のバイポーラトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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