(57)【特許請求の範囲】
【請求項１】
接続されたワード線およびビット線への印加電圧に応じて電気的にプログラム可能なメモリ素子が行列状に配置され、選択メモリ素子が接続されたワード線およびビット線に高電圧の第１のプログラム電圧および低電圧の第２のプログラム電圧のいずれかをそれぞれ印加して前記第１のプログラム電圧と第２のプログラム電圧とのプログラム電圧差により前記選択メモリ素子にデータプログラムを行い、非選択メモリ素子のワード線またはビット線の少なくともいずれか一方に前記第１のプログラム電圧よりは低く前記第２のプログラム電圧よりは高い電圧値に設定されたプログラム禁止電圧を印加して前記非選択メモリ素子へのデータプログラムを禁止する半導体不揮発性記憶装置であって、
ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記第２のプログラム電圧をプログラム回数にかかわらず一定の電圧値に設定し、かつ前記第１のプログラム電圧およびプログラム禁止電圧をともにプログラム回数の増加にしたがって漸増させる手段を有し、
前記プログラム禁止電圧のプログラム回数増加毎の各電圧漸増値は、前記第１のプログラム電圧のプログラム回数増加毎の各電圧漸増値の半分に設定される
半導体不揮発性記憶装置。
【請求項２】
接続されたワード線およびビット線への印加電圧に応じて電気的にプログラム可能なメモリ素子が行列状に配置され、選択メモリ素子が接続されたワード線およびビット線に高電圧の第１のプログラム電圧および低電圧の第２のプログラム電圧のいずれかをそれぞれ印加して前記第１のプログラム電圧と第２のプログラム電圧とのプログラム電圧差により前記選択メモリ素子にデータプログラムを行い、非選択メモリ素子のワード線またはビット線の少なくともいずれか一方に前記第１のプログラム電圧よりは低く前記第２のプログラム電圧よりは高い電圧値に設定されたプログラム禁止電圧を印加して前記非選択メモリ素子へのデータプログラムを禁止する半導体不揮発性記憶装置であって、
ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記プログラム禁止電圧をプログラム回数にかかわらず一定の電圧値に設定し、かつ前記第１のプログラム電圧をプログラム回数の増加にしたがって漸増させ、かつ前記第２のプログラム電圧をプログラム回数の増加にしたがって漸減させる手段を有し、
前記第１のプログラム電圧のプログラム回数増加毎の各電圧漸増値と前記第２のプログラム電圧のプログラム回数増加毎の各電圧漸減値は、同電圧値に設定される
半導体不揮発性記憶装置。
【請求項３】
前記第１のプログラム電圧は昇圧回路により昇圧された昇圧電圧であり、前記第２のプログラム電圧は電源電圧の範囲内において分圧された分圧電圧である
請求項２記載の半導体不揮発性記憶装置。
【請求項４】
行列状に配置された複数のメモリトランジスタを有し、ビット線にＮＡＮＤ構造をなす複数のＮＡＮＤ列が接続され、同一行に配置されたメモリトランジスタが共通のワード線に接続され、選択メモリトランジスタが接続されたワード線およびビット線に高電圧のプログラムワード線電圧および基準ビット線電圧を印加して前記プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差により前記選択メモリトランジスタにデータプログラムを行い、非選択メモリトランジスタのワード線またはビット線の少なくともいずれか一方に前記プログラムワード線電圧よりは低く前記基準ビット線電圧よりは高い電圧値に設定されたプログラム禁止電圧を印加して前記非選択メモリトランジスタへのデータプログラムを禁止するＮＡＮＤ型の半導体不揮発性記憶装置であって、
ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記基準ビット線電圧をプログラム回数にかかわらず一定の電圧値に設定し、かつ前記プログラムワード線電圧およびプログラム禁止電圧をともにプログラム回数の増加にしたがって漸増させる手段を有し、
前記プログラム禁止電圧のプログラム回数増加毎の各電圧漸増値は、前記プログラムワード線電圧のプログラム回数増加毎の各電圧漸増値の半分に設定される
ＮＡＮＤ型半導体不揮発性記憶装置。
【請求項５】
行列状に配置された複数のメモリトランジスタを有し、ビット線にＮＡＮＤ構造をなす複数のＮＡＮＤ列が接続され、同一行に配置されたメモリトランジスタが共通のワード線に接続され、選択メモリトランジスタが接続されたワード線およびビット線に高電圧のプログラムワード線電圧および基準ビット線電圧を印加して前記プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差により前記選択メモリトランジスタにデータプログラムを行い、非選択メモリトランジスタのワード線またはビット線の少なくともいずれか一方に前記プログラムワード線電圧よりは低く前記基準ビット線電圧よりは高い電圧値に設定されたプログラム禁止電圧を印加して前記非選択メモリトランジスタへのデータプログラムを禁止するＮＡＮＤ型の半導体不揮発性記憶装置であって、
ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記プログラム禁止電圧をプログラム回数にかかわらず一定の電圧値に設定し、かつ前記プログラムワード線電圧をプログラム回数の増加にしたがって漸増させ、かつ前記基準ビット線電圧をプログラム回数の増加にしたがって漸減させる手段を有し、
前記プログラムワード線電圧のプログラム回数増加毎の各電圧漸増値と前記基準ビット線電圧のプログラム回数増加毎の各電圧漸減値は、同電圧値に設定される
ＮＡＮＤ型半導体不揮発性記憶装置。
【請求項６】
前記プログラムワード線電圧は昇圧回路により昇圧された昇圧電圧であり、前記基準ビット線電圧は電源電圧の範囲内において分圧された分圧電圧である
請求項５記載のＮＡＮＤ型半導体不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にプログラム可能な半導体不揮発性記憶装置に係り、特にＮＡＮＤ型フラッシュメモリ等のようにファウラーノルドハイム（以下ＦＮ）トンネル現象によりフローティングゲートに電子を注入等してデータプログラムを行う半導体不揮発性記憶装置における、データプログラム系回路に関するものである。
【０００２】
【従来の技術】
従来、ＥＰＲＯＭ、フラッシュメモリ等の半導体不揮発性記憶装置においては、チャンネルホットエレクトロン（以下ＣＨＥ）注入によりフローティングゲートに電子を注入してデータのプログラムを行うＮＯＲ型の半導体不揮発性記憶装置が主流であった。
【０００３】
しかし、上述したＮＯＲ型半導体不揮発性記憶装置においては、ＣＨＥデータプログラム時に大電流を必要とし、この電流をチップ内昇圧回路から供給することは難しく、今後電源電圧が低電圧化していった場合、単一電源で動作させることは困難になると予想されている。
しかも、ＮＯＲ型半導体不揮発性記憶装置においては、上記の電流制限からバイト単位で、つまり一度に〜８個程度のメモリトランジスタにしか並列にデータプログラムが行えず、プログラム速度の点で非常な制約があった。
以上の観点から、ＦＮトンネル現象によりフローティングゲートに電子を注入等してデータのプログラムを行う半導体不揮発性記憶装置、たとえばＮＡＮＤ型フラッシュメモリが提案されている。
【０００４】
図９は、ＮＡＮＤ型フラッシュメモリにおける、メモリアレイ構造を示す図である。
図９のＮＡＮＤ型フラッシュメモリは、便宜上、１本のビット線に接続されたＮＡＮＤ列１本に４個のメモリトランジスタが接続された場合の、メモリアレイを示す図である。
【０００５】
図９において、ＢＬはビット線を示し、当該ビット線ＢＬに２個の選択トランジスタＳＴ１，ＳＴ２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されたＮＡＮＤ列が接続される。
選択トランジスタＳＴ１，ＳＴ２はそれぞれ選択ゲート線ＳＬ１，ＳＬ２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１〜ＷＬ４により制御される。
【０００６】
かかるＮＡＮＤ型フラッシュメモリのプログラム動作においては、データプログラム時の動作電流が小さいため、この電流をチップ内昇圧回路から供給することが比較的容易であり、単一電流で動作させ易いという利点がある。
さらに、ＮＡＮＤ型フラッシュメモリにおいては、上記の動作電流の優位性からページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータプログラムを行うことが可能であり、当然の結果として、プログラム速度の点で優位である。
さらに、上述したＮＡＮＤ型フラッシュメモリにおいては、プロセスバラツキ等に起因してメモリトランジスタ間でプログラム特性がバラツいても、プログラム動作がベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行うことによりなされるため、プログラムしきい値電圧Ｖｔｈのバラツキが抑えられるという利点がある。
【０００７】
つまり、選択するワード線に接続されたメモリトランジスタ一括にページプログラムを行う場合、ページプログラムデータをビット線毎のデータラッチ回路に転送し、プログラム終了セルのラッチデータを順次反転してプログラム禁止状態とすることにより、いわゆるビット毎ベリファイ動作が行われ、過剰プログラムを防止してプログラムしきい値電圧Ｖｔｈのバラツキが抑えられる。
【０００８】
【発明が解決しようとする課題】
ところで、上述したＮＡＮＤ型フラッシュメモリは以上説明したような種々の利点を有するが、以下の問題点を有する。
すなわち、ＮＡＮＤ型フラッシュメモリのデータプログラム動作において、プロセスバラツキ等に起因するプログラム特性のバラツキが大きい場合に、選択ワード線に接続されたメモリトランジスタ間でプログラム速度の差が大きくなり、プログラム／ベリファイ回数が増大し、プログラム速度が律速されるという問題がある。
【０００９】
これは、プロセスバラツキ等に起因するプログラム速度のバラツキは、選択ワード線内のメモリトランジスタ間で、経験的におよそ〜２桁程度のプログラム時間差にもなることから、従来の同一パルス電圧値、同一パルス時間幅の単純プログラムパルスの繰り返し印加方式では、プログラム／ベリファイ回数も〜１００程度行う必要があるためである。
このような場合、実質的なプログラム電圧印加時間よりも、むしろプログラム動作／ベリファイ読み出しの電圧切り替えに要する時間が支配的となり、実質的にプログラム速度が損なわれてしまう。
【００１０】
かかる問題を回避するためには、プログラム／ベリファイ回数を最大限でも〜１０回程度に抑制してデータプログラムを行う必要がある。
しかし、従来の同一パルス電圧値、同一パルス時間幅の単純プログラムパルスの繰り返し印加方式でこれを実行するには、パルス電圧値を強めたプログラムパルスを印加する必要がある。この場合、最もプログラム速度の早いメモリトランジスタが過剰プログラムされてプログラムしきい値電圧Ｖｔｈのバラツキが増大するという副作用をもたらす。
【００１１】
上述した問題点を解決して、プログラムしきい値電圧Ｖｔｈのバラツキを増大することなくプログラム／ベリファイ回数を抑制することのできるＮＡＮＤ型フラッシュメモリの新しいプログラム方式が、以下の文献に開示されている。
文献：『Ａ  ３．３Ｖ  ３２Ｍｂ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｓｃｈｅｍｅ』  ’９５  ＩＳＳＣＣ  ｐ１２８〜。
【００１２】
上述した文献に開示されたデータプログラム動作は、選択ワード線に高電圧のプログラムワード線電圧、ビット線に基準ビット線電圧を印加して、前記プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差により、データプログラムを行うＮＡＮＤ型フラッシュメモリにおいて、プログラム動作がベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行うことによりなされ、前記プログラムワード線電圧がプログラム回数の増加にしたがって漸増する方向に可変の電圧値に設定することにより、また前記基準ビット線電圧がプログラム回数にかかわらず一定の電圧値に設定することにより、前記プログラム電圧差がプログラム回数の増加にしたがって漸増するように、データのプログラムを行う。
つまり、Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ法（以下ＩＳＰＰ法）と呼ばれる由縁である。
【００１３】
図１０は、上述したＩＳＰＰ法によりＮＡＮＤ型フラッシュメモリのデータプログラムを行う場合の、タイミングチャートを示す図である。
以下、図１０のタイミングチャートについて、順を追って説明する。
【００１４】
まず時刻ｔ１〜ｔ２の間は、ページデータ転送クロック信号φＣＬと同期してページプログラムデータを各ビット線毎に設けられたデータラッチ回路１〜ｍに転送するステップである。
【００１５】
次に時刻ｔ２から時刻ｔ４の間は、第１回目のプログラム／ベリファイ動作を行うステップである。
すなわちプログラム／ベリファイ制御信号φＰ／Ｒの制御により、選択ワード線ＷＬには第１番目のプログラムワード線電圧ＶＰＰ１（１４Ｖ）とベリファイ読み出しワード線電圧ＶＲ（１．５Ｖ）が交互に印加され、非選択ワード線ＷＬには中間値のプログラム禁止電圧ＶＷ（８Ｖ）とＮＡＮＤ列をパスさせるための読み出し電圧ＶＣＣ（３．３Ｖ）が交互に印加される。またプログラムメモリトランジスタが接続された選択ビット線ＢＬには基準ビット線電圧ＧＮＤ（０Ｖ）、非プログラムメモリトランジスタが接続された非選択ビット線ＢＬには中間値のプログラム禁止電圧ＶＭ（８Ｖ）が印加される。その結果、時刻ｔ４までに第１回目のプログラムが終了し、プログラム終了セルのラッチデータは反転して次回からはプログラム禁止状態となる。
【００１６】
時刻ｔ４〜ｔ６の間は、第２回目のプログラム／ベリファイ動作を行うステップであるが、基本的には第１回目のプログラム／ベリファイ動作と同様である。異なる点は、第２番目のプログラムワード線電圧ＶＰＰ２（１４．５Ｖ）が第１番目のプログラムワード線電圧ＶＰＰ１（１４Ｖ）より０．５Ｖインクリメントされることである。
【００１７】
時刻ｔ６〜ｔ８の間は、第３回目のプログラム／ベリファイ動作を行うステップであり、同様に、第３番目のプログラムワード線電圧ＶＰＰ３（１５Ｖ）が０．５Ｖインクリメントされる。
【００１８】
最後に時刻ｔ９〜ｔ１１の間は、最終のｋ回目（たとえば１０回目）のプログラム／ベリファイ動作を行うステップであり、第ｋ番目のプログラムワード線電圧ＶＰＰｋ（１８．５Ｖ）が印加され、すべてのプログラムが終了し、その後、すべてのデータラッチ回路のデータがハイレベルになったことを検出して、プログラム動作を終了する。
【００１９】
なお、プログラム回数の進行は、常に最終のｋ回目（たとえば１０回目）まで行われるとは限られず、すべてのデータラッチ回路のデータがハイレベルになったことを検出すれば、自動的に終了する。
【００２０】
かかるＩＳＰＰ法によるデータプログラム動作においては、プログラム回数の増加にしたがってメモリトランジスタのプログラムが進行してしきい値電圧Ｖｔｈが上昇しても、これによるフローティングゲート電位の低下は漸増するプログラムワード電圧により補償されて、メモリトランジスタのトンネル酸化膜に印加される電界は一定に保たれる。
したがって、プログラム回数の増加にかかわらずフローティングゲートに注入されるＦＮトンネル電流値は常に一定値に保たれ、プログラム回数の増加とプログラムしきい値電圧Ｖｔｈの上昇値が線形関係となる。
その結果、プログラム／ベリファイ回数を抑えながら、精度のよりプログラムしきい値電圧Ｖｔｈの制御が可能となる。
【００２１】
これに対して、従来の同一パルス電圧値、同一パルス時間幅の単純プログラムパルスの繰り返し印加方式によるデータプログラム動作においては、プログラム回数の増加にしたがってメモリトランジスタのプログラムが進行してしきい値電圧Ｖｔｈが上昇した場合、これによりフローティングゲート電位が低下するため、メモリトランジスタのトンネル酸化膜に印加される電界は減少する。
したがって、プログラム回数の増加にしたがってフローティングゲートに注入されるＦＮトンネル電流値は次第に減少し、プログラム回数の増加とともにプログラムしきい値電圧Ｖｔｈの飽和現象が顕著となり、理論的にはプログラム回数の増加に対するプログラムしきい値電圧Ｖｔｈの上昇値が対数関係となる。
その結果、プログラム／ベリファイ回数を抑えながらの精度によりプログラムしきい値電圧Ｖｔｈの制御が困難であり、プログラム電圧値を高くすると過剰プログラム等の副作用をもたらす。
【００２２】
上述したＩＳＰＰ法によるデータプログラム動作は、プログラム／ベリファイ回数の抑制と精度の高いプログラム制御が両立できる点で、非常にすぐれたプログラム方法である。
しかしながら、上記ＩＳＰＰ法によるデータプログラム動作においては、プログラムワード線電圧のみ電圧値が漸増変化するため、プログラム回数の増加にしたがって、プログラムワード線電圧と基準ビット線電圧とプログラム禁止電圧との間の電圧バランスが変化し、その結果、非プログラムメモリトランジスタに対するディスターブが悪化するという問題がある。
【００２３】
たとえば上述した図１０の例においては、プログラム回数（Ｋ＝１〜１０）の進行にしたがって、プログラムワード線電圧はＶＰＰ１〜ＶＰＰｋ＝１４Ｖ〜１８．５Ｖと漸増変化するが、基準ビット線電圧は０Ｖに、プログラム禁止電圧は８Ｖに固定される。
したがって、選択ワード線と選択ビット線が交差する位置にあるプログラムメモリトランジスタに印加されるプログラム電圧差は、プログラム回数の進行にしたがって、１４Ｖ〜１８．５Ｖと漸増変化する。
【００２４】
これに対して、選択ワード線と非選択ビット線が交差する位置にある非プログラムメモリトランジスタに印加されるディスターブ電圧は、プログラム回数の進行にしたがって、６Ｖから１０．５Ｖと漸増変化する。
また、非選択ワード線と選択ビット線が交差する位置にある非プログラムメモリトランジスタに印加されるディスターブ電圧は、プログラム回数の進行にかかわらず、一定の８Ｖである。
【００２５】
一般的なＮＡＮＤ型フラッシュメモリのデータプログラム動作において、ディスターブマージンを最大限確保するためには、上述した２種類の非プログラムメモリトランジスタに印加されるディスターブ電圧が、プログラムメモリトランジタに印加されるプログラム電圧差の半分になるように、プログラムワード線電圧と基準ビット線電圧とプログラム禁止電圧との間の電圧バランスを最適設定する必要がある。
したがって、上述した図１０の例においては、２種類の非プログラムメモリトランジスタに印加されるディスターブ電圧が、ともにプログラム回数の進行に従って７Ｖ〜９．２５Ｖと漸増変化させるのが、理想的である。
以上の観点から、図１０の従来例のＩＳＰＰ法によるデータプログラム動作においては、以下のようにディスターブバランスが悪化する。
【００２６】
すなわち、選択ワード線と非選択ビット線が交差する位置にある非プログラムメモリトランジスタに印加されるディスターブ電圧は、プログラム回数の進行初期にディスターブ電圧が１Ｖ理想値より軽減されるが、プログラム回数の進行終期にはディスターブ電圧が１．２５Ｖ理想値より激しくなる。
【００２７】
これに対して、非選択ワード線と選択ビット線が交差する位置にある非プログラムメモリトランジスタに印加されるディスターブ電圧は、プログラム回数の進行初期にはディスターブ電圧が２Ｖ理想値より激しくなり、プログラム回数の進行終期にはディスターブ電圧が２．５Ｖ理想値より軽減される。
したがって、全体的なディスターブの激しさは、２種類のディスターブモードのより激しい方で決定されるため、プログラム回数の進行初期にディスターブ電圧が２Ｖ理想値より激しくなり、プログラム回数の進行終期にもディスターブ電圧が１．２５Ｖ理想値より激しくなる。
これはディスターブ時間に換算した場合、およそ１．５桁〜３桁程度も、ディスターブ耐性が悪化することが、経験的に確認されている。
【００２８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ＩＳＰＰ法と同様の効率で高速にかつ精度の高いデータプログラムが可能で、しかもＩＳＰＰ法にともなうディスターブの悪化を除去できる半導体不揮発性記憶装置を実現することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、接続されたワード線およびビット線への印加電圧に応じて電気的にプログラム可能なメモリ素子が行列状に配置され、選択メモリ素子が接続されたワード線およびビット線に高電圧の第１のプログラム電圧および低電圧の第２のプログラム電圧のいずれかをそれぞれ印加して前記第１のプログラム電圧と第２のプログラム電圧とのプログラム電圧差により前記選択メモリ素子にデータプログラムを行い、非選択メモリ素子のワード線またはビット線の少なくともいずれか一方に前記第１のプログラム電圧よりは低く前記第２のプログラム電圧よりは高い電圧値に設定されたプログラム禁止電圧を印加して前記非選択メモリ素子へのデータプログラムを禁止する半導体不揮発性記憶装置であって、ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記第２のプログラム電圧をプログラム回数にかかわらず一定の電圧値に設定し、かつ前記第１のプログラム電圧およびプログラム禁止電圧をともにプログラム回数の増加にしたがって漸増させる手段を有し、前記プログラム禁止電圧のプログラム回数増加毎の各電圧漸増値は、前記第１のプログラム電圧のプログラム回数増加毎の各電圧漸増値の半分に設定される。
【００３１】
また、本発明は、接続されたワード線およびビット線への印加電圧に応じて電気的にプログラム可能なメモリ素子が行列状に配置され、選択メモリ素子が接続されたワード線およびビット線に高電圧の第１のプログラム電圧および低電圧の第２のプログラム電圧のいずれかをそれぞれ印加して前記第１のプログラム電圧と第２のプログラム電圧とのプログラム電圧差により前記選択メモリ素子にデータプログラムを行い、非選択メモリ素子のワード線またはビット線の少なくともいずれか一方に前記第１のプログラム電圧よりは低く前記第２のプログラム電圧よりは高い電圧値に設定されたプログラム禁止電圧を印加して前記非選択メモリ素子へのデータプログラムを禁止する半導体不揮発性記憶装置であって、ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記プログラム禁止電圧をプログラム回数にかかわらず一定の電圧値に設定し、かつ前記第１のプログラム電圧をプログラム回数の増加にしたがって漸増させ、かつ前記第２のプログラム電圧をプログラム回数の増加にしたがって漸減させる手段を有し、前記第１のプログラム電圧のプログラム回数増加毎の各電圧漸増値と前記第２のプログラム電圧のプログラム回数増加毎の各電圧漸減値は、同電圧値に設定される。
【００３３】
また、前記半導体不揮発性記憶装置において、前記第１のプログラム電圧は昇圧回路により昇圧された昇圧電圧であり、前記第２のプログラム電圧は電源電圧の範囲内において分圧された分圧電圧である。
【００３４】
また、本発明は、行列状に配置された複数のメモリトランジスタを有し、ビット線にＮＡＮＤ構造をなす複数のＮＡＮＤ列が接続され、同一行に配置されたメモリトランジスタが共通のワード線に接続され、選択メモリトランジスタが接続されたワード線およびビット線に高電圧のプログラムワード線電圧および基準ビット線電圧を印加して前記プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差により前記選択メモリトランジスタにデータプログラムを行い、非選択メモリトランジスタのワード線またはビット線の少なくともいずれか一方に前記プログラムワード線電圧よりは低く前記基準ビット線電圧よりは高い電圧値に設定されたプログラム禁止電圧を印加して前記非選択メモリトランジスタへのデータプログラムを禁止するＮＡＮＤ型の半導体不揮発性記憶装置であって、ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記基準ビット線電圧をプログラム回数にかかわらず一定の電圧値に設定し、かつ前記プログラムワード線電圧およびプログラム禁止電圧をともにプログラム回数の増加にしたがって漸増させる手段を有し、前記プログラム禁止電圧のプログラム回数増加毎の各電圧漸増値は、前記プログラムワード線電圧のプログラム回数増加毎の各電圧漸増値の半分に設定される。
【００３６】
また、本発明は、行列状に配置された複数のメモリトランジスタを有し、ビット線にＮＡＮＤ構造をなす複数のＮＡＮＤ列が接続され、同一行に配置されたメモリトランジスタが共通のワード線に接続され、選択メモリトランジスタが接続されたワード線およびビット線に高電圧のプログラムワード線電圧および基準ビット線電圧を印加して前記プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差により前記選択メモリトランジスタにデータプログラムを行い、非選択メモリトランジスタのワード線またはビット線の少なくともいずれか一方に前記プログラムワード線電圧よりは低く前記基準ビット線電圧よりは高い電圧値に設定されたプログラム禁止電圧を印加して前記非選択メモリトランジスタへのデータプログラムを禁止するＮＡＮＤ型の半導体不揮発性記憶装置であって、ベリファイ読み出し動作を介して複数回のプログラム動作を繰り返し行い、前記プログラム禁止電圧をプログラム回数にかかわらず一定の電圧値に設定し、かつ前記プログラムワード線電圧をプログラム回数の増加にしたがって漸増させ、かつ前記基準ビット線電圧をプログラム回数の増加にしたがって漸減させる手段を有し、前記プログラムワード線電圧のプログラム回数増加毎の各電圧漸増値と前記基準ビット線電圧のプログラム回数増加毎の各電圧漸減値は、同電圧値に設定される。
【００３８】
また、前記ＮＡＮＤ型半導体不揮発性記憶装置において、前記プログラムワード線電圧は昇圧回路により昇圧された昇圧電圧であり、前記基準ビット線電圧は電源電圧の範囲内において分圧された分圧電圧である。
【００３９】
本発明の半導体不揮発性記憶装置によれば、プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差によりプログラムメモリトランジスタに対してデータプログラムがなされ、基準ビット線電圧がプログラム回数に係わらず一定の電圧値に設定され、かつプログラムワード線電圧がプログラム回数の増加にしたがって漸増する。
したがって、ＩＳＰＰ法と実質的に同様の効果により、高速にかつ精度の高いデータプログラムを行うことが可能である。
さらに、中間値のプログラム禁止電圧もプログラム回数の増加にしたがって漸増し、かつ当該プログラム禁止電圧のプログラム回数増加毎の各電圧漸増値は、プログラムワード線電圧のプログラム回数増加毎の各電圧漸増値の半分に設定される。したがって、非プログラムメモリトランジスタに印加される２種類のディスターブ電圧も、プログラムメモリトランジスタに印加されるプログラム電圧差がプログラム回数の増加にしたがって漸増するのと、同じ比率で漸増する。
このために、従来のＩＳＰＰ法において問題となるディスターブの悪化を、除去することができる。
【００４０】
また、本発明の半導体不揮発性記憶装置によれば、プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差によりプログラムメモリトランジスタに対してデータプログラムがなされ、プログラムワード線電圧がプログラム回数の増加にしたがって漸増し、かつ基準ビット線電圧がプログラム回数の増加にしたがって漸減する。
したがって、ＩＳＰＰ法と実質的に同様の効果により、高速にかつ精度の高いデータプログラムを行うことが可能である。
一方、中間値のプログラム禁止電圧はプログラム回数の増加にかかわらず一定の電圧値に設定され、かつ前記プログラムワード線電圧のプログラム回数増加毎の各電圧漸増値と前記基準ビット線電圧のプログラム回数増加毎の各電圧漸減値は、同電圧値に設定される。
したがって、非プログラムメモリトランジスタに印加される２種類のディスターブ電圧も、プログラムメモリトランジスタに印加されるプログラム電圧差がプログラム回数の増加にしたがって漸増するのと、同じ比率で漸増する。
このため、従来のＩＳＰＰ法において問題となるディスターブの悪化を、除去することができる。
【００４１】
【発明の実施の形態】
図１は、本発明に係る第１のＮＡＮＤ型フラッシュメモリのデータプログラム系回路の具体的な構成例を示す図である。
【００４２】
図１において、１はメモリアレイを示し、メモリアレイ１では、ｍ本のビット線Ｂ１〜Ｂｍが配線される。
また、おのおのビット線Ｂ１〜Ｂｍは、それぞれがｎ本のＮＡＮＤ列に接続され、各ＮＡＮＤ列は、それぞれ２個の選択トランジスタ（図中□）とｊ個のメモリトランジスタ（図中○）から構成される。
つまり、メモリアレイ１はＮＡＮＤ列Ｓ１１〜Ｓｎｍから構成される。
ＳＬ１１〜ＳＬｎ１、ＳＬ１２〜ＳＬｎ２は選択トランジスタを制御する選択ゲート線を示し、ＷＬ１１〜ＷＬｎｊはメモリトランジスタを制御するワード線を示している。
【００４３】
また、ＳＡ１〜ＳＡｍは、おのおのビット線Ｂ１〜Ｂｍ毎に対応して設けられたデータラッチ回路を示している。
データラッチ回路ＳＡ１〜ＳＡｍの供給電源は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接続され、データプログラム時には、（ＶＢ）Ｌは基準ビット線電圧ＧＮＤ（０Ｖ）に設定され、（ＶＢ）Ｈはプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって０．２５Ｖステップで漸増する中間値のプログラム禁止電圧ＶＭ１〜ＶＭｋ＝７Ｖ〜９．２５Ｖのいずれかに設定される。
【００４４】
２はメインローデコーダを示し、メインローデコーダ２は、Ｘ入力の上位Ｘ１〜Ｘａをデコードして、選択ゲート線ＳＬ１１〜ＳＬｎ１、ＳＬ１２〜ＳＬｎ２の出力電圧、およびＮＡＮＤ列選択信号ｘ１〜ｘｎを発生する。
【００４５】
３はサブローデコーダを示し、サブローデコーダ３は、Ｘ入力の上位Ｘ１〜Ｘｂをデコードして、選択ＮＡＮＤ列におけるワード線電圧Ｖ１〜Ｖｊを発生する。
データプログラム時のワード線電圧Ｖ１〜Ｖｊは、選択ワード線電圧がプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって０．５Ｖステップで漸増する高電圧に昇圧されたプログラムワード線電圧ＶＰＰ１〜ＶＰＰｋ＝１４Ｖ〜１８．５Ｖのいずれかに設定され、非選択ワード線電圧がプログラム回数ｋ（ｋ＝１〜１０）の進行にしたがって０．２５Ｖステップで漸増する中間値のプログラム禁止電圧ＶＭ１〜ＶＭｋ＝７Ｖ〜９．２５Ｖのいずれかに設定される。
【００４６】
４はローカルデコーダを示し、ローカルデコーダ４は、各ワード線ＷＬ１１〜ＷＬｎｊに対応した伝達回路Ｔ１１〜Ｔｎｊから構成され、ＮＡＮＤ列選択信号ｘ１〜ｘｎによりＮＡＮＤ列単位で選択される。
それぞれの伝達回路Ｔ１１〜Ｔｎｊは、ＮＡＮＤ列選択信号により選択される場合には、ワード線電圧Ｖ１〜Ｖｊを対応するワード線に出力し、また、ＮＡＮＤ列選択信号により選択されない場合には、動作に応じた適当な電圧値（たとえば接地電圧ＧＮＤ）を対応するワード線に出力する。
【００４７】
５はプログラムワード線電圧発生部を示し、プログラムワード線電圧発生部５は、プログラム回数ｋの進行（ｋ＝１〜１０）にしたがって、制御信号φ１〜φｋにより次第に漸増する高電圧に昇圧されたプログラムワード線電圧ＶＰＰ１〜ＶＰＰｋを発生して出力する。
【００４８】
６は中間禁止電圧発生部を示し、中間禁止電圧発生部６は、プログラム回数ｋの進行（ｋ＝１〜１０）にしたがって、制御信号φ１〜φｋにより次第に漸増する中間値のプログラム禁止電圧ＶＭ１〜ＶＭｋを発生して出力する。
【００４９】
８は電圧制御部を示し、電圧制御部８は、プログラム回数ｋの進行（ｋ＝１〜１０）にしたがって、前記制御信号φ１〜φｋを出力する。
【００５０】
９はカラムデコーダを示し、カラムデコーダ９は、Ｙ入力Ｙ１〜Ｙｃをデコードして、カラム選択部１０でビット線Ｂ１〜Ｂｍの任意の１本を選択する。
ページプログラムデータ転送時のカラムアドレスは、ページデータ転送信号φＣＫと同期して順次インクリメントされ、データバスＤＢからデータラッチ回路ＳＡ１〜ＳＡｍに順次ページプログラムデータがシリアル転送される。
【００５１】
図１の本発明の第１のＮＡＮＤ型フラッシュメモリにおいては、プログラムワード線電圧がプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって１４Ｖから１８．５Ｖまで０．５Ｖステップで段階的に漸増し、一方プログラム禁止電圧はプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって７Ｖから９．２５Ｖまで０．２５Ｖステップで段階的に漸増するように設定する。
一方、基準ビット線電圧は、プログラム回数ｋの進行（ｋ＝１〜１０）にかかわらず一定の０Ｖに設定される。
したがって、非プログラムメモリトランジスタに印加される２種類のディスターブ電圧は、ともにプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって７Ｖから９．２５Ｖまで０．２５Ｖステップで段階的に漸増し、プログラム回数の進行にかかわらず、プログラムメモリトランジスタに印加されるプログラム電圧差の丁度半分になる。
このために、従来のＩＳＰＰ法において問題となるディスターブの悪化を、防止することができる。
【００５２】
図２は、図１の第１のＮＡＮＤ型フラッシュメモリの具体的な構成例において、プログラムワード線電圧発生部５の具体的な回路構成の例を示す図である。基本的には、中間禁止電圧発生部６の回路構成も同様である。
【００５３】
図２において、５ａは昇圧回路を示し、昇圧回路５ａは、発振回路５ｂにより出力された相補のクロック信号により駆動されて昇圧電圧ＶＰＰを出力する。
【００５４】
５ｃは抵抗分割部を示し、抵抗分割部５ｃは、抵抗素子Ｒ０を制御信号φ１〜φｋに制御された転送ゲートＴ１〜Ｔｋを介して抵抗素子Ｒ１〜Ｒｋのいずれかに直列接続することにより、分圧電圧Ｖａを出力する。
【００５５】
５ｄは基準電圧発生回路を示し、基準電圧発生回路５ｄは基準電圧Ｖｒｅｆを発生する。
５ｅは比較器を示し、比較器５ｅは、抵抗分割部５ｃによる分圧電圧Ｖａと基準電圧Ｖｒｅｆの比較出力Ｃ−ｏｕｔを出力して、分圧電圧Ｖａが基準電圧Ｖｒｅｆより大きくなると発振回路５ｂを停止し、小さくなると再活性化する。
【００５６】
このようにして出力されるプログラムワード線電圧ＶＰＰ１〜ＶＰＰｋは、理論的に以下の電圧値となる。
【００５７】
【数１】
（ＶＰＰ）１〜ｋ＝Ｖｒｅｆ×｛１＋（Ｒ０  ／Ｒ１−ｋ  ）｝    …（１）
【００５８】
したがって、抵抗素子Ｒ１〜Ｒｋの抵抗値Ｒ０  〜Ｒｋ  をｋの進行（ｋ＝１〜１０）にしたがって漸減する方向に設定することにより、プログラムワード線電圧ＶＰＰ１〜ＶＰＰｋを漸増することができる。
【００５９】
図３は、図１の本発明に係る第１のＮＡＮＤ型フラッシュメモリの構成例において、データプログラム動作時における、タイミングチャートを示す図である。以下、図３のタイミングチャートを、図１の構成例等を参照しながら、順を追って説明する。
【００６０】
まず時刻ｔ１〜ｔ２の間は、ページデータ転送クロック信号φＣＬと同期してページプログラムデータを各ビット線毎に設けられたデータラッチ回路１〜ｍに転送するステップである。
【００６１】
次に時刻ｔ２から時刻ｔ４の間は、ｋ＝１であって、第１回目のプログラム／ベリファイ動作を行うステップである。
すなわちプログラム／ベリファイ制御信号φＰ／Ｒの制御により、選択ワード線ＷＬには第１番目のプログラムワード線電圧ＶＰＰ１（１４Ｖ）とベリファイ読み出しワード線電圧ＶＲ（１．５Ｖ）が交互に印加される。非選択ワード線ＷＬには中間値の第１番目のプログラム禁止電圧ＶＭ１（７Ｖ）とＮＡＮＤ列をパスさせるための読み出し電圧ＶＣＣ（３．３Ｖ）が交互に印加される。またプログラムメモリトランジスタが接続された選択ビット線ＢＬには基準ビット線電圧ＧＮＤ（０Ｖ）、非プログラムメモリトランジスタが接続された非選択ビット線ＢＬには中間値のプログラム禁止電圧ＶＭ１（７Ｖ）が印加さる。
その結果、時刻ｔ４までに第１回目のプログラムが終了し、プログラム終了セルのラッチデータは反転して次回からはプログラム禁止状態となる。
【００６２】
時刻ｔ４〜ｔ６の間は、ｋ＝２であって、第２回目のプログラム／ベリファイ動作を行うステップであるが、基本的には第１回目のプログラム／ベリファイ動作と同様である。異なる点は、第２番目のプログラムワード線電圧ＶＰＰ２（１４．５Ｖ）が第１番目のプログラムワード線電圧ＶＰＰ１（１４Ｖ）より０．５Ｖインクリメントされること、および第２番目のプログラム禁止電圧ＶＭ２（７．２５Ｖ）が第１番目のプログラム禁止電圧ＶＭ１（７Ｖ）より、０．２５Ｖインクリメントされることである。
【００６３】
時刻ｔ６〜ｔ８の間は、ｋ＝３であって、第３回目のプログラム／ベリファイ動作を行うステップであり、同様に、第３番目のプログラムワード線電圧ＶＰＰ３（１５Ｖ）が０．５Ｖインクリメントされ、第３番目のプログラム禁止電圧ＶＭ３（７．５Ｖ）が０．２５Ｖインクリメントされる。
【００６４】
最後に時刻ｔ９〜ｔ１１の間は、最終のｋ回目（１０回目）のプログラム／ベリファイ動作を行うステップであり、第ｋ回目のプログラムワード線電圧ＶＰＰｋ（１８．５Ｖ）が印加され、および第ｋ番目のプログラム禁止電圧ＶＭｋ（９．２５Ｖ）が印加され、すべてのプログラムが終了し、その後、すべてのデータラッチ回路のデータがハイレベルになったことを検出して、プログラム動作を終了する。
【００６５】
なお、プログラム回数の進行は、常に最終のｋ回目（１０回目）まで行われるとは限られず、すべてのデータラッチ回路のデータがハイレベルになったことを検出すれば、自動的に終了する。
【００６６】
以上説明したように、本発明の第１のＮＡＮＤ型フラッシュメモリによれば、プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差によりプログラムメモリトランジスタに対してデータプログラムがなされ、基準ビット線電圧がプログラム回数に  かかわらず一定の電圧値に設定され、かつプログラムワード線電圧がプログラム回数の増加にしたがって漸増する。
したがって、ＩＳＰＰ法と実質的に同様の効果を得られ、高速にかつ精度の高いデータプログラムを行うことが可能である。
さらに、中間値のプログラム禁止電圧もプログラム回数の増加にしたがって漸増し、かつ当該プログラム禁止電圧のプログラム回数増加毎の各電圧漸増値は、プログラムワード線電圧のプログラム回数増加毎の各電圧漸増値の半分に設定される。したがって、非プログラムメモリトランジスタに印加される２種類のディスターブ電圧も、プログラムメモリトランジスタに印加されるプログラム電圧差がプログラム回数の増加にしたがって漸増するのと、同じ比率で漸増する。
このために、従来のＩＳＰＰ法において問題となるディスターブの悪化を、除去することができる。
【００６７】
図４は、本発明に係る第２のＮＡＮＤ型フラッシュメモリのデータプログラム系回路の具体的な構成例を示す図である。
図４の第２のＮＡＮＤ型フラッシュメモリは、図１の第１のＮＡＮＤ型フラッシュメモリと基本的には同様であるが、下記の文献に詳しく開示されているいわゆるセルフブースト動作を行うデータプログラム動作に適した構成例である。
文献：ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．１１，ＮＯＶＥＭＢＥＲ  １９９５〜ｐ１１４９。
【００６８】
図４の第２のＮＡＮＤ型フラッシュメモリが図１の第１のＮＡＮＤ型フラッシュメモリと異なる点は、データプログラム動作時に、データラッチ回路ＳＡ１〜ＳＡｍの供給電源（ＶＢ）Ｈが、プログラム回数ｋの進行にしたがって漸増するプログラム禁止電圧ＶＭ１〜ＶＭｋではなく、電源電圧ＶＣＣ（３．３Ｖ）に接続されることである。
したがって、昇圧回路により発生するプログラム禁止電圧ＶＭ１〜ＶＭｋの負荷が軽減されて低電圧動作に有利であり、また高耐圧トランジスタを必要としないため、データラッチ回路ＳＡ１〜ＳＡｍのパターンレイアウト上の制約が軽減されてチップ面積縮小に有利である。
【００６９】
上述した文献に開示されているセルフブースト動作の原理については、ここでは説明しないが、図４の場合、データプログラム動作時にビット線に印加される実質的な電圧値は、以下のようになる。
すなわち、プログラムメモリトランジスタが接続された選択ビット線ＢＬには基準ビット線電圧ＧＮＤ（０Ｖ）が印加され、非プログラムメモリトランジスタが接続された非選択ビット線ＢＬには、セルフブースト原理により、実質的に次式で表される電圧Ｖｃｈが、印加されることになる。
【００７０】
【数２】
Ｖｃｈ≒Ｂｒ・ＶＭ１〜ｋ              …（２）
ここで、Ｂｒはデバイス構造で決定されるセルフブースト効率を示し、一般的に、Ｂｒ≒０．８程度に設定することができる。
【００７１】
したがって、非選択ビット線に印加される実質的な電圧Ｖｃｈは、プログラム回数ｋの進行にしたがって漸増変化するプログラム禁止電圧ＶＭ１〜ＶＭｋと同様に、漸増変化する。
【００７２】
したがって、図４の本発明の第２のＮＡＮＤ型フラッシュメモリにおいても、図１の本発明の第１のＮＡＮＤ型フラッシュメモリと同様に、非プログラムメモリトランジスタに印加される２種類のディスターブ電圧は、ともにプログラム回数ｋの進行にしたがって段階的に漸増し、プログラム回数の進行にかかわらず、プログラムメモリトランジスタに印加されるプログラム電圧差の半分程度に設定することができる。
よって、従来のＩＳＰＰ法において問題となるディスターブの悪化を、防止することができる。
【００７３】
図５は、図４の本発明に係る第２のＮＡＮＤ型フラッシュメモリの構成例において、データプログラム動作時における、タイミングチャートを示す図である。
【００７４】
図５のタイミングチャートは、基本的には図３の第１のＮＡＮＤ型フラッシュメモリのタイミングチャートと同様である。
異なる点は、データプログラム動作時に、非プログラムメモリトランジスタが接続された非選択ビット線ＢＬに印加される電圧が、プログラム回数ｋの進行にしたがって漸増するプログラム禁止電圧ＶＭ１〜ＶＭｋではなく、電源電圧ＶＣＣ（３．３Ｖ）であることだけである。
【００７５】
以上説明したように、本発明の第２のＮＡＮＤ型フラッシュメモリによれば、本発明の第１のＮＡＮＤ型フラッシュメモリと同様に、ＩＳＰＰ法と実質的に同様の効果を得ることでき、高速にかつ精度の高いデータプログラムを行うことが可能であり、かつ、従来のＩＳＰＰ法において問題となるディスターブの悪化を除去することができる。
【００７６】
図６は、本発明の係る第３のＮＡＮＤ型フラッシュメモリのデータプログラム系回路の具体的な構成例を示す図である。
【００７７】
図６の第３のＮＡＮＤ型フラッシュメモリが図１の第１のＮＡＮＤ型フラッシュメモリと主に異なる点は、データプログラム動作時に、中間値のプログラム禁止電圧ＶＭ１〜ＶＭｋをプログラム回数ｋの進行にしたがって漸増させるのではなく、基準ビット線電圧ＶＳ１〜ＶＳｋをプログラム回数ｋの進行にしたがって漸減させることである。
【００７８】
したがって、昇圧回路により発生するプログラム禁止電圧を段階的に変化させる必要がなく、電源電圧ＶＣＣ（３．３Ｖ）を分圧して発生する基準ビット線電圧を段階的に変化すればよいため、回路構成が簡単となって好適である。
【００７９】
以下、図６の第３のＮＡＮＤ型フラッシュメモリが図１の第１のＮＡＮＤ型フラッシュメモリと異なる点を中心に、説明する。
【００８０】
図６において、データラッチ回路ＳＡ１〜ＳＡｍの供給電源は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接続され、データプログラム時には、（ＶＢ）Ｌはプログラム回数ｌの進行（ｋ＝１〜１０）にしたがって、０．２５Ｖステップで漸減する基準ビット線電圧ＶＳ１〜ＶＳｋ＝２．２５Ｖ〜０Ｖのいずれかに設定され、（ＶＢ）Ｈはプログラム回数ｋの進行に依存しない中間値のプログラム禁止電圧ＶＭ＝９．２５Ｖに設定される。
【００８１】
また、サブデコーダ３から出力されるデータプログラム時のワード線電圧Ｖ１〜Ｖｊは、選択ワード線電圧がプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって０．２５Ｖステップで漸増する高電圧に昇圧されたプログラムワード線電圧ＶＰＰ１〜ＶＰＰｋ＝１６．２５Ｖ〜１８．５Ｖのいずれかに設定され、非選択ワード線電圧がプログラム回数ｋに依存しない中間値のプログラム禁止電圧ＶＭ＝９．２５Ｖに設定される。
【００８２】
プログラムワード線電圧発生部５は、プログラム回数ｋの進行（ｋ＝１〜１０）にしたがって、制御信号φ１〜φｋにより次第に漸増する高電圧に昇圧されたプログラムワード線電圧ＶＰＰ１〜ＶＰＰｋを発生して出力する。
【００８３】
基準ビット線電圧発生部７は、プログラム回数ｋの進行（ｋ＝１〜１０）にしたがって、制御信号φ１〜φｋにより次第に漸減する基準ビット線電圧ＶＳ１〜ＶＳｋを発生して出力する。
【００８４】
また、電圧制御部８は、プログラム回数ｋの進行（ｋ＝１〜１０）にしたがって、前記制御信号φ１〜φｋを出力する。
【００８５】
図６の本発明の第３のＮＡＮＤ型フラッシュメモリにおいては、プログラムワード線電圧がプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって１６．２５Ｖから１８．５Ｖまで０．２５Ｖステップで段階的に漸増し、一方基準ビット線電圧はプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって２．２５Ｖから０Ｖまで０．２５Ｖステップで段階的に漸減するように設定する。
一方、中間値のプログラム禁止電圧は、プログラム回数ｋの進行（ｋ＝１〜１０）に係わらず一定の９．２５Ｖに設定される。
【００８６】
したがって、非プログラムメモリトランジスタに印加される２種類のディスターブ電圧は、ともにプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって７Ｖから９．２５Ｖまで０．２５Ｖステップで段階的に漸増し、プログラム回数の進行にかかわらず、プログラムメモリトランジスタに印加されるプログラム電圧差の丁度半分になる。
このために、従来のＩＳＰＰ法において問題となるディスターブの悪化を、防止することができる。
【００８７】
図７は、図６の第３のＮＡＮＤ型フラッシュメモリの具体的な構成例において、基準ビット線電圧発生部７の具体的な回路構成の例を示す図である。
図７において、電源電圧間（ＶＣＣ〔３．３Ｖ〕〜ＧＮＤ〔０Ｖ〕間）は、直列に接続された抵抗素子Ｒ０〜Ｒｋにより分圧されて、基準ビット線電圧ＶＳ１〜ＶＳｋを発生する。
また各基準ビット線電圧ＶＳ１〜ＶＳｋは、転送ゲートＴ１〜Ｔｋを介して、制御信号φ１〜φｋの制御によりプログラム回数ｋの進行（ｋ＝１〜１０）にしたがって漸減する基準ビット線電圧ＶＳ１〜ＶＳｋを、ボルテージフォロワ構成をとるバッファＢＵＦを介して出力する。
【００８８】
図８は、図６の本発明に係る第３のＮＡＮＤ型フラッシュメモリの構成例において、データプログラム動作時における、タイミングチャートを示す図である。
以下、図８のタイミングチャートを、図６の構成例等を参照しながら、順を追って説明する。
【００８９】
まず時刻ｔ１〜ｔ２の間は、ページデータ転送クロック信号φＣＬと同期してページプログラムデータを各ビット線毎に設けられたデータラッチ回路１〜ｍに転送するステップである。
【００９０】
次に時刻ｔ２から時刻ｔ４の間は、ｋ＝１であって、第１回目のプログラム／ベリファイ動作を行うステップである。
すなわちプログラム／ベリファイ制御信号φＰ／Ｒの制御により、選択ワード線ＷＬには第１番目のプログラムワード線電圧ＶＰＰ１（１６．２５Ｖ）とベリファイ読み出しワード線電圧ＶＲ（１．５Ｖ）が交互に印加される。非選択ワード線ＷＬには中間値のプログラム禁止電圧ＶＭ（９．２５Ｖ）とＮＡＮＤ列をパスさせるための読み出し電圧ＶＣＣ（３．３Ｖ）が交互に印加される。またプログラムメモリトランジスタが接続された選択ビット線ＢＬには第１番目に基準ビット線電圧ＶＳ１（２．２５Ｖ）、非プログラムメモリトランジスタが接続された非選択ビット線ＢＬには中間値のプログラム禁止電圧ＶＭ（９．２５Ｖ）が印加される。
その結果、時刻ｔ４までに第１回目のプログラム禁止が終了し、プログラム終了セルのラッチデータは反転して次回からはプログラム禁止状態となる。
【００９１】
時刻ｔ４〜ｔ６の間は、ｋ＝２であって、第２回目のプログラム／ベリファイ動作を行うステップであるが、基本的には第１回目のプログラム／ベリファイ動作と同様である。
異なる点は、第２番目のプログラムワード線電圧ＶＰＰ２（１６．５Ｖ）が第１番目のプログラムワード線電圧ＶＰＰ１（１６．２５Ｖ）より０．２５Ｖインクリメントされること、および第２番目の基準ビット線電圧ＶＳ２（２Ｖ）が第１番目のプログラム禁止電圧ＶＳ１（２．２５Ｖ）より０．２５Ｖデクリメントされることである。
【００９２】
時刻ｔ６〜ｔ８の間は、ｋ＝３であって、第３回目のプログラム／ベリファイ動作を行うステップであり、同様に、第３回目のプログラムワード線電圧ＶＰＰ３（１６．７５Ｖ）が０．２５Ｖインクリメントされ、第３番目の基準ビット線電圧ＶＳ３が（１．７５Ｖ）が０．２５Ｖデクリメントされる。
【００９３】
最後に時刻ｔ９〜ｔ１１の間は、最終のｋ回目（１０回目）のプログラム／ベリファイ動作を行うステップであり、第ｋ回目のプログラムワード線電圧ＶＰＰｋ（１８．５Ｖ）、および第ｋ番目の基準ビットＶＳｋ（０Ｖ）が印加され、すべてのプログラムが終了し、その後、すべてのデータラッチ回路のデータがハイレベルになったことを検出して、プログラム動作を終了する。
【００９４】
なお、プログラム回数の進行は、常に最終のｋ回目（１０回目）まで行われるとは限られず、すべてのデータラッチ回路のデータがハイレベルになったことを検出すれば、自動的に終了する。
【００９５】
以上説明したように、本発明の第３のＮＡＮＤ型フラッシュメモリによれば、プログラムワード線電圧と基準ビット線電圧とのプログラム電圧差によりプログラムメモリトランジスタに対してデータプログラムがなされ、プログラムワード線電圧がプログラム回数の増加にしたがって漸増し、かつ基準ビット線電圧がプログラム回数の増加にしたがって漸減する。
したがって、ＩＳＰＰ法と実質的に同様の効果を得ることができ、高速にかつ精度の高いデータプログラムを行うことが可能である。
しかも、中間値のプログラム禁止電圧がプログラム回数にかかわらず一定の電圧値に設定され、かつプログラムワード線電圧のプログラム回数増加毎の各電圧漸増値と基準ビット線電圧のプログラム回数増加毎の各電圧漸減値は、同電圧値に設定される。
したがって、非プログラムメモリトランジスタに印加される２種類のディスターブ電圧も、プログラムメモリトランジスタに印加されるプログラム電圧差がプログラム回数の増加にしたがって漸増するのと、同じ比率で漸増する。
このために、従来のＩＳＰＰ法において問題となるディスターブの悪化を、除去することができる。
【００９６】
以上説明したように、本発明のＮＡＮＤ型フラッシュメモリによれば、プログラムメモリトランジスタに印加されるプログラム電圧差がプログラム回数の増加にしたがって漸増するため、従来のＩＳＰＰ法と同様に、高速にかつ精度の高いデータプログラムを行うことが可能である。
しかも、選択ワード線と非選択ビット線、および非選択ワード線と選択ビット線により指定される２種類の非プログラムメモリトランジスタに印加されるディスターブ電圧も、プログラムメモリトランジスタに印加されるプログラムディスターブ電圧も、プログラムメモリトランジスタに印加されるプログラム電圧差がプログラム回数の増加にしたがって漸増するのと、同じ比率で漸増する。
このために、従来のＩＳＰＰ法において問題となるディスターブの悪化を、除去することができる。
【００９７】
また、上述の説明においては、便宜上、主としてＮＡＮＤ型フラッシュメモリについて説明したが、本発明がＦＮトンネル現象によりフローティングゲートに電子を注入等してデータプログラムを行う他の半導体不揮発性記憶装置に適用できることは、言うまでもないことである。
【００９８】
【発明の効果】
以上説明したように、本発明によれば、ＩＳＰＰ法と同様の効率で高速にかつ精度の高いデータプログラムが可能で、しかもＩＳＰＰ法にともなうディスターブの悪化を除去できる半導体不揮発性記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る第１のＮＡＮＤ型フラッシュメモリの具体的な構成例を示す図である。
【図２】図１の第１のＮＡＮＤ型フラッシュメモリにおいて、プログラムワード線電圧発生部の具体的な回路構成の例を示す図である。
【図３】図１の第１のＮＡＮＤ型フラッシュメモリにおいて、データプログラム時の、タイミングチャートを示す図である。
【図４】本発明に係る第２のＮＡＮＤ型フラッシュメモリの具体的な構成例を示す図である。
【図５】図４の第２のＮＡＮＤ型フラッシュメモリにおいて、データプログラム時の、タイミングチャートを示す図である。
【図６】本発明に係る第３のＮＡＮＤ型フラッシュメモリの具体的な構成例を示す図である。
【図７】図６の第３のＮＡＮＤ型フラッシュメモリにおいて、基準ビット線電圧発生部の具体的な回路構成図の例を示す図である。
【図８】図６の第３のＮＡＮＤ型フラッシュメモリにおいて、データプログラム時の、タイミングチャートを示す図である。
【図９】ＮＡＮＤ型フラッシュメモリにおける、メモリアレイ構造を示す図である。
【図１０】従来のＩＳＰＰ法によりＮＡＮＤ型フラッシュメモリのデータプログラムを行う場合の、タイミングチャートを示す図である。
【符号の説明】
ＳＬ１１〜ＳＬｎ２…選択ゲート線、Ｗ１１〜Ｗｎｊ…ワード線、Ｂ１〜Ｂｍ…ビット線、Ｘ１〜Ｘａ，Ｘ１〜Ｘｂ…Ｘ入力、Ｙ１〜Ｙｃ…Ｙ入力、Ｖ１〜Ｖｊ…選択ＮＡＮＤ列ワード線電圧、ｘ１〜ｘｎ…ＮＡＮＤ列選択信号、Ｔ１１〜Ｔｎｊ…ワード線電圧伝達回路、Ｓ１１〜Ｓｎｍ…ＮＡＮＤ列、ＳＡ１〜ＳＡｍ…データラッチ回路、（ＶＢ）Ｈ…陽極電源（データラッチ回路）、（ＶＢ）Ｌ…陰極電源（データラッチ回路）、ＶＰＰ…昇圧電圧、ＶＭ…中間禁止電圧、ＶＰＰ１〜ＶＰＰｋ…第１〜第ｋ番目のプログラムワード線電圧、ＶＭ１〜ＶＭｋ…第１〜第ｋ番目のプログラム禁止電圧、ＶＳ１〜ＶＳｋ…第１〜第ｋ番目の基準ビット線電圧、φ１〜φｋ…第１〜第ｋ番目の制御信号、Ｔ１〜Ｔｋ…第１〜第ｋ番目の転送ゲート、Ｒ０〜Ｒｋ…分圧抵抗素子、Ｖｒｅｆ…基準電圧、Ｖａ…分圧電圧φ、φ￣…相補クロック信号（昇圧回路）、φＣＬ…ページデータ転送クロック信号、φＰ／Ｒ…プログラム／ベリファイ制御信号、ＳＴ１〜ＳＴ２…選択トランジスタ、ＭＴ１〜ＭＴ４…メモリトランジスタ、１…メモリアレイ、２…メインローデコーダ、３…サブローデコーダ、４…ローカルローデコーダ、５…プログラムワード線電圧発生部、５ａ…昇圧回路、５ｂ…発振回路、５ｃ…抵抗分割部、５ｄ…基準電圧発生回路、５ｅ…比較器、６…中間禁止電圧発生部、７…基準ビット線電圧発生部、８…電圧制御部、９…カラムデコーダ、１０…カラム選択部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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