(57)【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して設けられた画素電極及びスイッチング素子とを有する電気光学パネルを駆動する駆動回路に用いられ、走査開始パルスをクロック信号に基づいて順次シフトすることによって、前記データ線または前記走査線を選択するための制御信号を順次生成するシフトレジスタにおいて、
前記クロック信号は、第１クロック信号と当該第１クロック信号と反転関係にある第２クロック信号とからなり、
前記第１クロック信号及び前記第２クロック信号に応じて前記走査開始パルスを順次シフトした出力信号を出力するとともにリセット信号に応じて当該出力信号がリセットされる複数のシフト単位回路と、前記シフト単位回路に応じて各々設けられるとともに当該シフト単位回路の入力信号と出力信号とに基づいて前記第１クロック信号及び前記第２クロック信号を前記シフト単位回路に供給するか否かを制御するクロック供給手段と、が設けられ、
前記シフト単位回路は、
前段のシフト単位回路の出力信号と前記第１クロック信号とが供給され、前記第１クロック信号に基づいて動作する第１インバータと、
当該シフト単位回路の出力信号と前記第２クロック信号とが供給され、出力端子が前記第１インバータの出力端子に接続されるとともに前記第２クロック信号に基づいて動作する第２インバータと、
前記リセット信号と前記第２インバータの出力との論理和の反転信号を前記シフト単位回路の出力信号及び前記第２インバータの入力信号として供給する第１論理回路と、
を備え、
前記クロック供給手段は、
前記シフト単位回路の入力信号が供給されるとともに当該シフト単位回路の出力信号が供給され、当該入力信号または当該出力信号のいずれか一方がアクティブとなる場合に、前記第１または前記第２クロック信号の供給を制御する供給制御信号を出力する第２論理回路と、
当該供給制御信号に基づいて前記第１クロック信号を前記第１インバータに供給する第１トランスファーゲートと、
当該供給制御信号に基づいて前記第２クロック信号を前記第２インバータに供給する第２トランスファーゲートと、
を備え、
前記リセット信号が非アクティブとなる期間において、前記第１論理回路の出力に基づいて前記第１トランスファーゲートから前記第１クロック信号を前記第１インバータに供給するとともに前記第２トランスファーゲートから前記第２クロック信号を前記第２インバータに供給し、前記リセット信号がアクティブとなる期間において、前記第１論理回路の出力に基づいて前記第１トランスファーゲート及び前記第２トランスファゲートのそれぞれの出力をハイインピーダンス状態とし、前記第１及び前記第２クロック信号の供給を停止する
ことを特徴とするシフトレジスタ。
【請求項２】
前記リセット信号は、Ｈレベルでアクティブとなり、前記第１論理回路がノア回路であることを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記リセット信号は、Ｌレベルでアクティブとなり、前記第１論理回路がナンド回路であることを特徴とする請求項１に記載のシフトレジスタ。
【請求項４】
請求項１乃至３のうちいずれか１項に記載のシフトレジスタを備え、当該シフトレジスタから出力される前記制御信号に基づいて、入力画像データをラッチし、ラッチされた入力画像データをデジタル信号からアナログ信号に変換して、各データ線に供給するデータ線駆動回路。
【請求項５】
請求項１乃至３のうちいずれか１項に記載のシフトレジスタを備え、当該シフトレジスタから出力される前記制御信号に基づいて、入力画像信号をサンプリングし、サンプリング結果に基づいて各データ線を駆動するデータ線駆動回路。
【請求項６】
請求項１乃至３のうちいずれか１項に記載のシフトレジスタを備え、当該シフトレジスタから出力される前記制御信号に基づいて、前記各走査線を駆動する走査線駆動回路。
【請求項７】
請求項１に記載のシフトレジスタの制御方法であって、前記リセット信号を、１フィールド毎または複数フィールド毎にアクティブとすることを特徴とするシフトレジスタの制御方法。
【請求項８】
請求項１に記載のシフトレジスタの制御方法であって、前記リセット信号を、前記シフトレジスタに電源電圧が供給されてから前記クロック信号が供給されるまでの期間中の一部において、少なくともアクティブとすることを特徴とするシフトレジスタの制御方法。
【請求項９】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して設けられた画素電極及びスイッチング素子とを有する画素領域と、
請求項４または５に記載したデータ線駆動回路と、
前記走査線を駆動するための走査線駆動回路と
を備えたことを特徴とする電気光学パネル。
【請求項１０】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して設けられた画素電極及びスイッチング素子とを有する画素領域と、
前記データ線を駆動するためのデータ線駆動回路と、
請求項６に記載の走査線駆動回路と
を備えたことを特徴とする電気光学パネル。
【請求項１１】
請求項９または１０に記載した電気光学パネルを備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の走査線及び複数のデータ線と、それらの交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルを駆動するために用いられるシフトレジスタ、その制御方法、このシフトレジスタを用いたデータ線駆動回路および走査線駆動回路、電気光学パネルおよび電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、データ線信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路などから構成されている。
【０００３】
データ線駆動回路の基本構成は、入力される画像信号がアナログ信号かデジタル信号かによって相違する。ただし、いずれの場合であっても、データ線駆動回路は、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトするシフトレジスタを備えている。
【０００４】
このシフトレジスタとして、特開平１０−１９９２８４号公報には図１６に示す回路および図１７に示すタイミングチャートが開示されている。このシフトレジスタは、基本ユニットが多段接続され、各基本ユニットはクロック信号HCKとこれを反転した反転クロック信号HCKXによって駆動されるようになっている。ここで、第ｎ段目の基本ユニットＵnは、インバータINV1,INV2,INV3、ノア回路NOR、および制御電圧がＬレベルでオン状態となりＨレベルでオフ状態となるスイッチＳＷa,ＳＷbから構成されている。インバータINV1,INV2は、制御電圧がＨレベルのときに各入力信号を反転して出力し、制御電圧がＬレベルのときに出力端子をハイインピーダンス状態にする。
【０００５】
このような回路において、インバータINV1,INV2は常に動作する必要はなく、信号Ｄnがアクティブとなっている期間または信号Ｄn+1がアクティブとなっている期間のみ動作すれば足りる。このため、ノア回路NORは、信号Ｄnと信号Ｄn+1の反転論理和を算出し、算出結果に基づいてスイッチＳＷa,ＳＷbを制御している。この結果、クロック信号HCKおよび反転クロック信号HCKXは、図１７に示す期間ＴにおいてのみインバータINV1,INV2に供給される。
【０００６】
したがって、シフトレジスタを構成する各基本ユニットにクロック信号HCKおよび反転クロック信号HCKXを供給する期間を制限することができ、この結果、シフトレジスタの消費電力を低減させることが可能となる。
【０００７】
【発明が解決しようとする課題】
ところで、図１７に示すシフトレジスタにおいて、クロック信号HCKおよび反転クロック信号HCKXを供給する配線容量は、各基本ユニットのスイッチＳＷa,ＳＷbがオン状態になると、スイッチＳＷa,ＳＷbの出力端子からインバータINV1,INV2の制御入力端子までの配線容量ＣLおよびインバータINV1,INV2の入力容量Ｃinが付加される。
【０００８】
したがって、クロック信号HCKおよび反転クロック信号HCKXを配線に供給する駆動回路は、上記信号HCK,HCKXが同時に供給される基本ユニットの最大数を見込んで設計する必要がある。
【０００９】
ここで、シフトレジスタがｍ個の基本ユニットによって構成されているとすれば、液晶装置に電源が投入された直後において、各基本ユニットの出力信号Ｄ1,Ｄ2,…Ｄn,…ＤｍがＨレベルになるかＬレベルになるかは、不定である。仮に、全ての出力信号Ｄ1,Ｄ2,…Ｄn,…ＤｍがＨレベルになったとすると、ｍ個の基本ユニット全てにクロック信号HCKおよび反転クロック信号HCKXが供給されることになる。
【００１０】
したがって、従来のシフトレジスタにおいては、結局、ｍ個の基本ユニット全てにクロック信号HCKおよび反転クロック信号HCKXが供給されることを想定して、ｍ・（ＣL＋Ｃin）の容量を駆動可能な回路を用いる必要があった。したがって、クロック信号HCKおよび反転クロック信号HCKXを供給する駆動回路としては、電源投入時の重い負荷を考慮して、大電流を早い応答速度で供給できるものを用いる必要があり、回路構成が大規模になるとともに、大きな消費電流を必要とするといった問題があった。
【００１１】
本発明は、上述した事情に鑑みてなされたものであり、その目的はクロック信号を供給するための駆動回路の負荷を軽減するとともに、消費電力を削減できるシフトレジスタ等を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明のシフトレジスタは、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して設けられた画素電極及びスイッチング素子とを有する電気光学パネルを駆動する駆動回路に用いられ、走査開始パルスをクロック信号に基づいて順次シフトすることによって、前記データ線または前記走査線を選択するための制御信号を順次生成するシフトレジスタにおいて、前記クロック信号は、第１クロック信号と当該第１クロック信号と反転関係にある第２クロック信号とからなり、前記第１クロック信号及び前記第２クロック信号に応じて前記走査開始パルスを順次シフトした出力信号を出力するとともにリセット信号に応じて当該出力信号がリセットされる複数のシフト単位回路と、前記シフト単位回路に応じて各々設けられるとともに当該シフト単位回路の入力信号と出力信号とに基づいて前記第１クロック信号及び前記第２クロック信号を前記シフト単位回路に供給するか否かを制御するクロック供給手段と、が設けられ、前記シフト単位回路は、前段のシフト単位回路の出力信号と前記第１クロック信号とが供給され、前記第１クロック信号に基づいて動作する第１インバータと、当該シフト単位回路の出力信号と前記第２クロック信号とが供給され、出力端子が前記第１インバータの出力端子に接続されるとともに前記第２クロック信号に基づいて動作する第２インバータと、前記リセット信号と前記第２インバータの出力との論理和の反転信号を前記シフト単位回路の出力信号及び前記第２インバータの入力信号として供給する第１論理回路と、を備え、前記クロック供給手段は、前記シフト単位回路の入力信号が供給されるとともに当該シフト単位回路の出力信号が供給され、当該入力信号または当該出力信号のいずれか一方がアクティブとなる場合に、前記第１または前記第２クロック信号の供給を制御する供給制御信号を出力する第２論理回路と、当該供給制御信号に基づいて前記第１クロック信号を前記第１インバータに供給する第１トランスファーゲートと、当該供給制御信号に基づいて前記第２クロック信号を前記第２インバータに供給する第２トランスファーゲートと、を備え、前記リセット信号が非アクティブとなる期間において、前記第１論理回路の出力に基づいて前記第１トランスファーゲートから前記第１クロック信号を前記第１インバータに供給するとともに前記第２トランスファーゲートから前記第２クロック信号を前記第２インバータに供給し、前記リセット信号がアクティブとなる期間において、前記第１論理回路の出力に基づいて前記第１トランスファーゲート及び前記第２トランスファゲートのそれぞれの出力をハイインピーダンス状態とし、前記第１及び前記第２クロック信号の供給を停止することを特徴とする。
【００１３】
この構成によれば、リセット信号を供給することによって、シフト手段を構成する各シフト単位回路の出力信号を全てリセットして、非アクティブ状態とすることが可能である。また、制御単位回路は、対応するシフト単位回路の入出力信号のうちいずれか一方がアクティブとなる期間にのみクロック信号を対応するシフト単位回路に供給するから、たとえシフトレジスタの電源投入時に全てのシフト単位回路の出力信号がアクティブとなったとしても、リセット信号によってリセットすれば、制御単位回路はクロック信号をシフト単位回路に供給しない。したがって、電源投入後に一旦、リセット信号をアクティブにすれば、クロック信号を供給するための駆動回路の負荷を軽減することが可能となり、くわえて、消費電力を低減することができる。
【００１４】
また、上述したシフトレジスタにおいて、前記クロック信号は、第１クロック信号とこれを反転した第２クロック信号とからなり、前記シフト単位回路は、前段のシフト単位回路の出力信号が入力端子に供給され、前記第１クロック信号のアクティブ期間のみ動作する一方、その非アクティブ期間において出力端子をハイインピーダンス状態にする第１インバータと、当該シフト単位回路の出力信号が入力端子に供給され、前記第２クロック信号のアクティブ期間のみ動作する一方、その非アクティブ期間において出力端子をハイインピーダンス状態にするとともに、当該出力端子を前記第１インバータの出力端子と接続した第２インバータと、前記リセット信号の非アクティブ期間において、前記第１または第２インバータの出力信号を反転して当該シフト単位回路の出力信号として出力し、前記リセット信号のアクティブ期間において、当該シフト単位回路の出力信号をリセットする論理回路とを備えることが好ましい。この場合、論理回路は、リセット信号がアクティブになると出力信号をリセットすることができる。
【００１５】
また、前記リセット信号がＨレベルでアクティブとなる場合、前記論理回路は、一方の入力端子に前記リセット信号が供給され、他方の入力端子が前記第１および第２インバータの出力端子と接続されるノア回路であることが望ましい。
【００１６】
一方、前記リセット信号がＬレベルでアクティブとなる場合、前記論理回路は、一方の入力端子に前記リセット信号が供給され、他方の入力端子が前記第１および第２インバータの出力端子と接続されるナンド回路であることが望ましい。
【００１７】
次に、本発明のデータ線駆動回路は、上述したシフトレジスタを備え、当該シフトレジスタから出力される前記制御信号に基づいて、入力画像データをラッチし、ラッチされた入力画像データをデジタル信号からアナログ信号に変換して、各データ線に供給することを特徴とする。この場合、データ線駆動回路に供給されるクロック信号に基づいて、入力画像データがラッチされることになるが、シフトレジスタはリセットできるように構成されているから、クロック信号が供給される前にリセットを実行することによって、クロック信号を駆動するため駆動回路を簡易なものにすることができ、かつ、クロック信号を駆動するための消費電流を削減することができ、しかも、クロック信号の信号波形を急峻なものにすることができる。
【００１８】
また、本発明のデータ線駆動回路は、上述したシフトレジスタを備え、当該シフトレジスタから出力される前記制御信号に基づいて、入力画像信号をサンプリングし、サンプリング結果に基づいて各データ線を駆動するものであってもよい。
【００１９】
次に、本発明の走査線駆動回路は、上述したシフトレジスタを備え、当該シフトレジスタから出力される前記制御信号に基づいて、前記各走査線を駆動することを特徴とする。この場合、走査線駆動回路に供給されるクロック信号に基づいて、制御信号が生成され、これに基づいて、走査線が駆動されることになるが、クロック信号が供給される前にリセットを実行することによって、クロック信号を駆動するため駆動回路を簡易なものにすることができ、かつ、クロック信号を駆動するための消費電流を削減することができ、しかも、クロック信号の信号波形を急峻なものにすることができる。
【００２０】
次に、本発明に係るシフトレジスタの制御方法にあっては、前記リセット信号を、１フィールド毎または複数フィールド毎にアクティブとすることを特徴とする。この場合、シフトレジスタは、１フィールド毎または複数フィールド毎にリセットされることになるので、シフトレジスタに電源が投入されてから最初のフィールドでシフトレジスタがリセットされるから、たとえ電源投入時において、シフト単位回路の出力信号が全てアクティブとなって、クロック信号を供給する際の負荷が極めて重い場合であっても、リセットによって、負荷を軽くすることができる。この結果、クロック信号を駆動するための駆動回路の回路構成を簡易なもにすることができるとともに、その消費電力を削減することが可能となる。また、たとえ、あるフィールドにおいて、ノイズ等によって、出力信号に誤動作が発生したとしても、所定のリセット周期でシフトレジスタをリセットすることができるので、ノイズ等による誤動作をリセット周期で回復させることができる。
【００２１】
本発明に係るシフトレジスタの制御方法にあっては、前記リセット信号を、前記シフトレジスタに電源電圧が供給されてから前記クロック信号が供給されるまでの期間中の一部において、少なくともアクティブとすることを特徴とするものであってもよい。この場合、シフトレジスタはシフトレジスタに電源電圧が供給されてからクロック信号が供給されるまでの期間において、必ずリセットされることになるので、たとえ電源投入時において、シフト単位回路の出力信号が全てアクティブとなって、クロック信号を供給する際の負荷が極めて重い場合であっても、リセットによって、負荷を軽くすることができる。この結果、クロック信号を駆動するための駆動回路の回路構成を簡易なもにすることができるとともに、その消費電力を削減することが可能となる。
【００２２】
また、本発明の電気光学パネルは、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する画素領域と、上述したデータ線駆動回路と、前記走査線を駆動するための走査線駆動回路とを備えたことを特徴とする。また、本発明の電気光学パネルは、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する画素領域と、
前記データ線を駆動するためのデータ線駆動回路と、上述した走査線駆動回路とを備えたものであってもよい。これらの構成によれば、電気光学パネル上に駆動回路が作り込まれるものとなる。この場合、画素領域に構成されるスイッチング素子は薄膜トランジスタであり、駆動回路も薄膜トランジスタで構成することが望ましい。
【００２３】
また、本発明の電子機器は、上述した電気光学パネルを備えることを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００２５】
＜液晶装置の全体構成＞
まず、本発明に係る電気光学装置として、電気光学材料として液晶を用いた液晶装置を一例にとって説明する。液晶装置の主要部は、後述するように、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）を形成した素子基板と対向基板とが互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付されて、この間隙に液晶が挟持された液晶パネルから構成されている。
【００２６】
図１は本実施形態に係る液晶装置の全体構成を示すブロック図である。この液晶装置は、液晶パネル素子基板上に画像表示領域Ａ、データ線駆動回路１００、走査線駆動回路２００を備えており、また、外部処理回路としてタイミング発生回路３００を備えて、大略構成されている。
【００２７】
この液晶装置に供給される入力画像データＤは３ビットパラレルの形式である。なお、この例では、以下の説明を簡略化するため、入力画像データＤは１色に対応するものとして説明するが、本発明はこれに限定する趣旨ではなく、ＲＧＢの３原色に対応するものであっても良いことは勿論である。
【００２８】
ここで、タイミング発生回路３００は、入力画像データＤに同期してＹクロック信号ＹＣＫ、反転Ｙクロック信号ＹＣＫＢ、Ｘクロック信号ＸＣＫ、反転Ｘクロック信号ＸＣＫＢ、Ｙ転送開始パルスＤＹ、Ｘ転送開始パルスＤＸ、およびラッチパルスＬＡＴの他、１フィールド周期のリセット信号ＳＩＮＴ等を生成して、データ線駆動回路１００および走査線駆動回路２００に供給するように構成されている。
【００２９】
＜画像表示領域＞
次に、画像表示領域Ａは、図１に示されるように、ｍ本の走査線３ａが、Ｘ方向に沿って平行に配列して形成される一方、ｎ本のデータ線６ａが、Ｙ方向に沿って平行に配列して形成されている。そして、走査線３ａとデータ線６ａとの交点付近においては、ＴＦＴ５０のゲートが走査線３ａに接続される一方、ＴＦＴ５０のソースがデータ線６ａに接続されるとともに、ＴＦＴ５０のドレインが画素電極９ａに接続されている。そして、各画素は、画素電極９ａと、対向基板に形成される対向電極（後述する）と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線３ａとデータ線６ａとの各交点に対応して、マトリクス状に配列することとなる。
【００３０】
また、ＴＦＴ５０のゲートが接続される各走査線３ａには、走査信号Ｙ１、Ｙ２、…、Ｙｍが、パルス的に線順次で印加される構成となっている。このため、ある走査線３ａに走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンするので、データ線６ａから所定のタイミングで供給される画像信号Ｘ１、Ｘ２、…、Ｘｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００３１】
ここで、各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となっているのである。
【００３２】
また、保持された画像信号がリークするのを防ぐために、蓄積容量５１が、画素電極９ａと対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量５１により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００３３】
＜データ線駆動回路＞
次に、データ線駆動回路１００は、図１に示すようにＸシフトレジスタ１１０、画像データＤ０〜Ｄ２が供給される画像データ供給線Ｌ１〜Ｌ３、スイッチＳＷ１〜ＳＷ３ｎ、第１ラッチ１２０、第２ラッチ１３０、Ｄ／Ａコンバータ１４０を備えている。
【００３４】
まず、Ｘシフトレジスタ１１０は、ＸクロックＸＣＫおよび反転ＸクロックＸＣＫにしたがって、Ｘ転送開始パルスＤＸを順次シフトしてサンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎを順次生成するように構成されている。なお、詳細な構成については後述する。
【００３５】
次に、画像データ供給線Ｌ１〜Ｌ３は、スイッチＳＷ１〜ＳＷ３ｎを介して第１ラッチ１２０に接続されており、スイッチＳＷ１〜ＳＷ３ｎの各制御入力端子には、サンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎが供給されるようになっている。また、スイッチＳＷ１〜ＳＷ３ｎは、画像データＤ０〜Ｄ２に対応して３個で１組の構成となっている。
【００３６】
したがって、サンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎに各々同期して、画像データＤ０〜Ｄ２が第１ラッチ１２０に同時に供給される。
【００３７】
次に、第１ラッチ１２０は、スイッチＳＷ１〜ＳＷ３ｎから供給される画像データＤ０〜Ｄ２をラッチするように構成されており、これにより、点順次で走査されるデータが得られる。また、第２ラッチ１３０は、第１ラッチ１２０の各出力データをラッチパルスＬＡＴを用いてラッチするように構成されている。ここで、ラッチパルスＬＡＴは１水平走査期間毎にアクティブとなる信号である。したがって、この第２ラッチ１３０によって、点順次で出力される第１ラッチ１２０の各データは、線順次の各データに変換される。
【００３８】
次に、Ｄ／Ａコンバータ１４０は、３ビットの画像データＤ０〜Ｄ２をデジタル信号からアナログ信号に変換して、データ線信号Ｘ１〜Ｘｎを各々生成し、これを各データ線６ａに供給している。
【００３９】
＜Ｘシフトレジスタの構成＞
次に、Ｘシフトレジスタ１１０の構成について説明する。図２はＸシフトレジスタの詳細な構成を示す回路図である。図に示すようにＸシフトレジスタ１１０は、シフトレジスタ１１１とクロック制御回路１１２から大略構成されている。
【００４０】
まず、シフトレジスタ１１１はクロックドインバータ５０１、５０２とノア回路５０３とを１組とする各シフトレジスタ単位回路Ｕa1〜Ｕan+2を縦続接続するとともに、第２番目から第ｎ＋１番目のシフトレジスタ単位回路Ｕa2〜Ｕan+1にあっては、各シフトレジスタ単位回路Ｕa2〜Ｕan+1の入力信号と出力信号との論理積を生成するナンド回路５０４およびインバータ５０５を備えている。
【００４１】
この各シフトレジスタ単位回路Ｕa1〜Ｕan+2において、ノア回路５０３は、リセット信号ＳＩＮＴとクロックドインバータ５０２の出力信号の論理和の反転を出力するから、リセット信号ＳＩＮＴがＬレベルである場合、クロックドインバータ５０２の出力信号を反転するインバータとして機能する。したがって、リセット信号ＳＩＮＴがＬレベルの期間（非アクティブ期間）にあっては、クロックドインバータ５０２とノア回路５０３は、ラッチ回路として機能する。
【００４２】
一方、リセット信号ＳＩＮＴがＨレベルの期間（アクティブ期間）にあっては、ノア回路５０３の出力信号は、強制的にＬレベルにリセットされる。リセット信号ＳＩＮＴは上述したように１フィールド周期の信号であって、フィールド開始のごく短い期間中（例えば、垂直ブランキング期間の一部）、アクティブとなる。したがって、各シフトレジスタ単位回路Ｕa1〜Ｕan+2の出力信号は必ず各フィールドの開始時点でリセットされる。なお、この例のリセットレベルはＬレベルとなる。
【００４３】
次に、クロック制御回路１１２は、ノア回路５０６、インバータ５０７、およびトランスファーゲート５０８〜５１１を１組とする各制御単位回路Ｕb1〜Ｕbn+2を縦続接続して構成されている。各制御単位回路Ｕb1,Ｕb2,…,Ｕbn+2は各シフトレジスタ単位回路Ｕa1,Ｕa2,…,Ｕan+2に各々対応して設けられている。
【００４４】
ここで、第１番目の制御単位回路Ｕb1に着目すると、ノア回路５０６の一方の入力端子にはシフトレジスタ単位回路Ｕa1の入力信号が供給され、他方の入力端子にはシフトレジスタ単位回路Ｕa1の出力信号が供給されるようになっている。したがって、シフトレジスタ単位回路Ｕa1の入出力信号のうちいずれか一方の信号がＨレベルとなれば、ノア回路５０６の出力信号はＬレベルとなる。
【００４５】
次に、トランスファーゲート５０８および５０９は、Ｘクロック信号ＸＣＫをクロックドインバータ５０１に供給するためのものである。これらによって、ノア回路５０６の出力信号がＬレベルの状態において、クロックドインバータ５０１の制御入力端子にＸクロック信号ＸＣＫが供給される一方、当該出力信号がＨレベルの状態において、トランスファーゲート５０８はハイインピーダンス状態となるので、Ｘクロック信号ＸＣＫの供給が停止される。
【００４６】
また、トランスファーゲート５１０および５１１は、反転Ｘクロック信号ＸＣＫＢをクロックドインバータ５０２に供給するためのものである。これらによって、ノア回路５０６の出力信号がＬレベルの状態において、クロックドインバータ５０２の制御入力端子に反転Ｘクロック信号ＸＣＫＢが供給される一方、当該出力信号がＨレベルの状態において、トランスファーゲート５１０はハイインピーダンス状態となるので、反転Ｘクロック信号ＸＣＫＢの供給が停止される。
【００４７】
すなわち、制御単位回路Ｕb1〜Ｕbn+2は、各シフトレジスタ単位回路Ｕa1〜Ｕan+2の入力信号と出力信号のうちいずれか一方がアクティブとなる期間にのみ、Ｘクロック信号ＸＣＫおよび反転クロック信号ＸＣＫＢを対応するシフトレジスタ単位回路Ｕa1〜Ｕan+2に各々供給している。
【００４８】
＜Ｘシフトレジスタの動作＞
次に、Ｘシフトレジスタ１１０の動作を図３および図４を参照しつつ説明する。図３は、垂直走査期間におけるＸシフトレジスタ１１０の動作を示すタイミングチャートである。また、図４は、電源投入後の最初の水平走査期間におけるＸシフトレジスタ１１０の動作を示すタイミングチャートである。なお、図４において、Ｐ１、Ｐ２およびＰ３は、第１番目から第３番目までの各シフトレジスタ単位回路Ｕa1,Ｕa2,Ｕa3の各出力信号であり、Ｎ１、Ｎ２、およびＮ３は、第１番目から第３番目までの各制御単位回路Ｕb1,Ｕb2,Ｕb3中のノア回路５０６の出力信号である。くわえて、Ｑ１，Ｑ２は、第１番目のシフトレジスタ単位回路Ｕa1におけるクロックドインバータ５０１，５０２の制御入力端子に供給される各信号であり、Ｑ３，Ｑ４は、第２番目のシフトレジスタ単位回路Ｕa2におけるクロックドインバータ５０１，５０２の制御入力端子に供給される各信号であり、さらに、Ｑ５，Ｑ６は、第３番目のシフトレジスタ単位回路Ｕa3におけるクロックドインバータ５０１，５０２の制御入力端子に供給される各信号である。
【００４９】
まず、図３に示すように、１フィールド期間の開始において、リセット信号ＳＩＮＴがアクティブとなり、この後、Ｙ転送開始パルスＤＹがアクティブとなる。そして、Ｙ転送開始パルスＤＹがＬレベルからＨレベルに立ち上がった後にＹクロック信号ＹＣＫが生成される。
【００５０】
また、Ｙクロック信号ＹＣＫの１／２周期は、１水平走査期間と一致しており、１水平走査期間内において図４に示すＸ転送開始パルスＤＸ、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢがＸシフトレジスタ１１０に供給されるようになっている。
【００５１】
したがって、図３に示す時刻T0において、この液晶装置に電源が投入されたとすると、まず、リセット信号ＳＩＮＴが生成され、この後、図４に示すＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢがクロック制御回路１１２に供給される。換言すれば、クロック制御回路１１２へのＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢの供給に先立って、リセット信号ＳＩＮＴが生成され、これによって、シフトレジスタ１１１を構成する各シフトレジスタ単位回路の出力信号がＬレベルにリセットされることになる。
【００５２】
このため、図４に示す時刻T1において、各シフトレジスタ単位回路の出力信号はＬレベル（非アクティブ）になっており、くわえて、時刻T1におけるＸ転送開始パルスＤＸはＬレベル（非アクティブ）となっている。上述したように各制御単位回路は、各シフトレジスタ単位回路の入出力信号のうちいずれか一方がアクティブの場合に、Ｘクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢとをシフトレジスタ１１１に供給しないようにする。
【００５３】
したがって、時刻T1において、各制御単位回路Ｕb1〜Ｕbn+2のトランスファーゲート５０８および５１０は、全てハイインピーダンス状態となっている。例えば、第１番目のシフトレジスタ単位回路Ｕa1と制御単位回路Ｕb1とに着目すると、時刻T1において、ノア回路５０６の出力信号Ｎ１はＨレベル（非アクティブ）となるから、トランスファーゲート５０８および５１０はハイインピーダンス状態となっている。
【００５４】
なお、この場合、トランスファーゲート５０９および５１１はオン状態となるので、図４に示すように信号Ｑ１はＬレベル、信号Ｑ２はＨレベルとなる。このため、クロックドインバータ５０１の出力端子はハイインピーダンス状態となる一方、クロックドインバータ５０２の出力端子はローインピーダンス状態となる。したがって、クロックドインバータ５０２とノア回路５０３によってラッチ回路が構成されるから、第１番目のシフトレジスタ単位回路Ｕa1の出力信号Ｐ１はリセット時の論理レベルであるＬレベルが維持されることとなる。
【００５５】
ここで、各シフトレジスタ１１１を構成するクロックドインバータ５０１または５０２の制御入力端子から、トランスファーゲート５０８または５１０までの容量値をＣａで表すものとし、他の配線容量を無視するものとする。この場合、時刻T1におけるＸクロック信号ＸＣＫの入力端子からクロック制御回路１１２の内部を見た入力容量Ｃは、図に示すように「０」となる。この状態は時刻T2まで維持されることになる。
【００５６】
次に、時刻T2において、第１番目のシフトレジスタ単位回路Ｕa1の入力信号であるＸ転送開始パルスＤＸがＬレベルからＨレベル（アクティブ）に変化すると、信号Ｎ１がＨレベルからＬレベルに変化し、当該制御単位回路Ｕb1のトランスファーゲート５０８および５１０がオン状態となる。ただし、時刻T2において、各シフトレジスタ単位回路Ｕa1〜Ｕan+2の出力信号は依然としてＬレベルのままであるから、第２番目から最後の制御単位回路Ｕb2〜Ｕbn+2におけるトランスファーゲート５０８および５１０はハイインピーダンス状態となっている。したがって、時刻T2における前記入力容量Ｃは、図に示すように「Ｃａ」となる。この状態は時刻T3まで維持されることになる。
【００５７】
次に、時刻T3におけるＸ転送開始パルスＤＸは、Ｈレベルである。このため、信号Ｎ１はＬレベルとなっているから、第１番目のシフトレジスタ単位回路Ｕa1にＸクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢが供給される。また、時刻T3において、Ｘクロック信号ＸＣＫはＬレベルからＨレベルに変化する一方、反転Ｘクロック信号ＸＣＫＢはＨレベルからＬレベルに変化するので、信号Ｑ１がＨレベルとなってクロックドインバータ５０１が動作する一方、信号Ｑ２がＬレベルとなってクロックドインバータ５０２の出力はハイインピーダンス状態となる。これにより、Ｘ転送開始パルスＤＸがクロックドインバータ５０１とノア回路５０３を介して出力される。この結果、時刻T3において、第１番目のシフトレジスタ単位回路Ｕa1の出力信号Ｐ１がＬレベルからＨレベルに変化する。
【００５８】
すると、第２番目の制御単位回路Ｕb2のノア回路５０６の出力信号Ｎ２がＨレベルからＬレベルに変化して、トランスファーゲート５０８および５１０がオン状態になる。したがって、時刻T3において、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢが、第１および第２番目の制御単位回路Ｕb1,Ｕb2を介して第１および第２番目のシフトレジスタ単位回路Ｕa1,Ｕa2に供給される。この結果、前記入力容量Ｃは、図４に示すように「２Ｃａ」となる。この状態は時刻T4まで維持される。
【００５９】
なお、第２番目のシフトレジスタ単位回路Ｕa2においては、反転Ｘクロック信号ＸＣＫＢが信号Ｑ３としてクロックドインバータ５０１に供給される一方、Ｘクロック信号ＸＣＫがクロックドインバータ５０２に供給されるから、時刻T3から時刻T4までの期間において、クロックドインバータ５０１の出力端子はハイインピーダンス状態となる一方、クロックドインバータ５０２が動作する。
【００６０】
次に、時刻T4において、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢの論理レベルが反転すると、第２番目のシフトレジスタ単位回路Ｕa2において、クロックドインバータ５０１が動作する一方、クロックドインバータ５０２の出力端子がハイインピーダンス状態となる。したがって、出力信号Ｐ１がクロックドインバータ５０１およびノア回路５０３を介して第３番目のシフトレジスタ単位回路Ｕa3に出力信号Ｐ２として供給される。この時（時刻T4）、出力信号Ｐ２はＨレベルとなるので、第３番目の制御単位回路Ｕb3においてノア回路５０６の出力信号Ｎ３がＨレベルからＬレベルに変化する。すると、第３番目の制御単位回路Ｕb3中のトランスファーゲート５０８および５１０がオン状態となり、Ｘクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢとが第３番目のシフトレジスタ単位回路Ｕa3に供給されることになる。
【００６１】
また、時刻T4において、信号Ｎ１およびＮ２はＬレベルとなっているから、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢは、第１および第２番目のシフトレジスタ単位回路Ｕa1,Ｕa2にも供給されている。このため、前記入力容量Ｃは、図４に示すように「３Ｃａ」となる。この状態は時刻T5まで維持される。
【００６２】
次に、時刻T5において、Ｘクロック信号ＸＣＫがＬレベルからＨレベルに変化するとともに、反転Ｘクロック信号ＸＣＫＢがＨレベルからＬレベルに変化すると、第１番目のシフトレジスタ単位回路Ｕa1においてクロックドインバータ５０１が動作する一方、クロックドインバータ５０２の出力端子がハイインピーダンス状態になるから、Ｘ転送開始パルスＤＸの論理レベルと第１番目のシフトレジスタ単位回路Ｕa1の出力信号Ｐ１の論理レベルとが一致することになる。この時、Ｘ転送開始パルスＤＸはＬレベルとなっているから、時刻T5において信号Ｎ１はＬレベルからＨレベルに変化する。これにより、第１番目の制御単位回路Ｕb1において、トランスファーゲート５０８および５１０はオフ状態となる。
【００６３】
一方、時刻T5において、第３番目のシフトレジスタ単位回路Ｕa3の出力信号Ｐ３は、ＬレベルからＨレベルに変化するので、第４番目の単位制御回路は、時刻T5からＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢを第４番目の制御単位回路に供給する。
【００６４】
したがって、時刻T5にあっては、第２番目〜第４番目の制御単位回路おいて、トランスファーゲート５０６および５０８がオン状態となる。この結果、前記入力容量Ｃは、図に示すように「３Ｃａ」となる。以後、Ｘクロック信号ＸＣＫの半周期毎に、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢが供給される制御単位回路がずれていく。
【００６５】
このように上述したＸシフトレジスタ１１０によれば、各制御単位回路Ｕb1〜Ｕbn+2は、対応する各シフトレジスタ単位回路Ｕa1〜Ｕan+2の入出力信号のうちいずれか一方がアクティブである期間においてのみ、Ｘクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢとを対応する各シフトレジスタ単位回路Ｕa1〜Ｕan+2に供給するようにしたので、消費電力を削減することが可能となる。
【００６６】
また、各シフトレジスタ単位回路Ｕa1〜Ｕan+2の出力信号は、リセット信号ＳＩＮＴによって１フィールド毎にリセットされるようになっているから、各制御単位回路Ｕb1〜Ｕbn+2を構成するトランスファーゲート５０８および５１０は、フィールドの開始時点で必ずオフ状態となる。ここで、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢをクロック制御回路１１２に供給するための駆動回路について考えると、当該駆動回路の最大出力電流は、オン状態となるトランスファーゲート５０８および５１０の最大数によって決定される。この例では、各シフトレスタ単位回路Ｕa1〜Ｕan+2の出力信号はリセット信号ＳＩＮＴによって１フィールド毎にリセットされるようになっているから、電源投入時に出力信号の論理レベルがＨレベルになるものがあったとしても、電源投入後の最初のフィールドが開始する時点において、全ての出力信号の論理レベルを強制的にリセットさせることができる。
【００６７】
したがって、駆動回路は、最大３個のクロックドインバータを駆動できれるだけの出力電流を見込んだものであれば足りる。特に、高精細度の画像を表示する液晶装置にあっては、データ線６ａの数が増加するため、これに対応して制御単位回路数も増加する。例えば、ＳＶＧＡ方式の液晶装置にあっては、データ線６ａが１０２４本あるため、仮にリセットを行わないとすると、最大１０２４個のインバータを駆動可能な駆動回路を用いる必要があるが、上述した例では、３個のインバータを駆動できれば足りるため、駆動回路の回路構成を大幅に減少させることができるとともに、消費電流を削減することが可能となる。
【００６８】
さらに、クロック制御回路１１２中のＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢを供給する配線に接続されるインバータの個数が減少するから、当該配線の寄生容量を低くすることができる。この結果、当該配線に流れるＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢの信号波形を急峻に変化させることができる。この結果、信号波形の変化を理想に近づけることができ、タイミングのズレが減少し、シフトレジスタ動作の高い信頼性が確保される。
【００６９】
＜Ｘシフトレジスタの他の構成例＞
上述したＸシフトレジスタ１１０は、リセット信号ＳＩＮＴやＸ転送開始パルスＤＸ等がＨレベルでアクティブとなる正論理のものであったが、これを負論理で構成しても良いことは勿論である。負論理に対応するＸシフトレジスタ１１０'は、図５に示すように構成することができる。このＸシフトレジスタ１１０'は、ノア回路５０３の替わりにナンド回路５０３'を用いる点およびノア回路５０６の替わりにナンド回路５０６'を用いる点を除いて、図２に示すＸシフトレジスタ１１０と同様に構成されている。
【００７０】
なお、図６および図７はＸシフトレジスタ１１０'の動作を示すタイミングチャートである。
【００７１】
＜走査線駆動回路＞
次に、走査線駆動回路２００について説明する。図８は、走査線駆動回路２００の構成を示すブロック図である。この図に示すように走査線駆動回路２００は、クロック制御回路２０１、シフトレジスタ２０２、シフトレジスタ２０２の各出力信号を走査線３ａを駆動するのに適したレベルにシフトするレベルシフタ２０３、およびレベルシフタ２０３の各出力信号を走査線駆動信号Ｙ１、Ｙ２、…Ｙｍとしてローインピーダンスで各走査線３ａに出力するバッファ２０４を備えて構成されている。
【００７２】
ここで、クロック制御回路２０１は、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢの替わりにＹクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢが供給される点およびｍ本の走査線に対応する制御単位回路を備える点を除いて、上述したＸシフトレジスタ１１０のクロック制御回路１１２と同様に構成されている。
【００７３】
また、シフトレジスタ２０２は、Ｘ転送開始パルスＤＸの替わりにＹ転送開始パルスＤＹが供給される点およびｍ本の走査線に対応するシフトレジスタ単位回路を備える点を除いて、上述したＸシフトレジスタ１１０のシフトレジスタ１１１と同様に構成されている。
【００７４】
以上の構成において、液晶装置に電源が投入されると、まず、最初のフィールドの開始時点において、リセット信号ＳＩＮＴが供給され、シフトレジスタ２０２を構成する各シフトレジスタ単位回路の出力信号がＬレベルにリセットされる。これにより、たとえ電源投入時に各制御単位回路のトランスファーゲート５０８および５１０が全てオン状態になったとしても、最初のフィールドの開始時点において、クロック制御回路２０２を構成する各制御単位回路のトランスファーゲート５０８および５１０が全てオフ状態となる。
【００７５】
したがって、上述したＸシフトレジスタ１１０の場合と同様に、Ｙクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢをクロック制御回路２０１に供給するための駆動回路は、３個のインバータを駆動する能力を備えていれば足りる。この結果、駆動回路の回路構成を簡易なものにすることができ、当該駆動回路の消費電流を削減することが可能となる。くわえて、Ｙクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢの配線に付加される容量を削減することが可能となるので、クロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢの波形を急峻にすることができるから、タイミングのズレが減少し高い信頼性が確保される。さらに、リセットは各フィールドの開始時点で実行されるので、ノイズ等の影響によって、あるフィールドでシフトレジスタ単位回路の出力信号の論理レベルが誤ったレベルになった場合であっても、その影響は当該フィールドに止まり、次のフィールドに影響を与えることがない。
【００７６】
なお、この走査線駆動回路２００において、クロック制御回路２０１およびシフトレジスタ２０２として図５に示す負論理で構成されたものを適用してもよいことは勿論である。
【００７７】
＜液晶パネルの構成例＞
次に、上述した電気的構成に係る液晶パネルの全体構成について図９および図１０を参照して説明する。ここで、図９は、液晶パネルの構成を示す斜視図であり、図１０は、図９におけるＺ−Ｚ'線断面図である。
【００７８】
これらの図に示されるように、液晶パネルは、画素電極９ａ等が形成されたガラスや半導体等の素子基板１５１と、共通電極１５８等が形成されたガラス等の透明な対向基板１５２とを、スペーサ１５３が混入されたシール材１５４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１５５を封入した構造となっている。なお、シール材１５４は、対向基板１５２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１５５の封入後に、その開口部分が封止材１５６によって封止されている。
【００７９】
ここで、素子基板１５１の対向面であって、シール材１５４の外側一辺においては、上述したデータ線駆動回路１００とが形成されて、Ｙ方向に延在するデータ線６ａを駆動する構成となっている。さらに、この一辺には複数の接続電極１５７が形成されて、タイミング発生回路３００からの各種信号や画像データＤ０〜Ｄ２を入力する構成となっている。また、この一辺に隣接する一辺には、走査線駆動回路２００が形成されて、Ｘ方向に延在する走査線３ａをそれぞれ両側から駆動する構成となっている。
【００８０】
一方、対向基板１５２の共通電極１５８は、素子基板１５１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１５１との電気的導通が図られている。ほかに、対向基板１５２には、液晶パネルの用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネルに光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１５２に設けられる。
【００８１】
くわえて、素子基板１５１および対向基板１５２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１５５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００８２】
なお、データ線駆動回路１００、走査線駆動回路２００等の周辺回路の一部または全部を、素子基板１５１に形成する替わりに、例えば、ＴＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１５１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００８３】
＜素子基板の構成など＞
また、実施の形態においては、液晶パネルの素子基板１５１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ５０）やデータ線駆動回路１００、および走査線駆動回路２００の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【００８４】
例えば、素子基板１５１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や各種の回路の素子を構成しても良い。このように素子基板１５１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極９ａをアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１５１を透明基板として、画素電極９ａを反射型にしても良い。
【００８５】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線３ａを一方の基板に形成し、データ線６ａを他方の基板に形成するとともに、２端子素子を、走査線３ａまたはデータ線６ａのいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線３ａとデータ線６ａとの間に直列接続された二端子素子と、液晶とから構成されることとなる。
【００８６】
また、本発明は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００８７】
＜リセット信号生成回路の構成例＞
次に、上述した実施形態においては、各フィールドの開始時にアクティブとなるリセット信号ＳＩＮＴをタイミング発生回路３００で生成し、これをデータ線駆動回路１００と走査線駆動回路２００とに供給するようにしたが、複数のフィールドに１回の割合でリセット信号ＳＩＮＴを発生するようにしてもよい。また、電源投入時を検出し、検出結果に基づいてリセット信号ＳＩＮＴを生成し、各フィールドの開始時点では、リセット信号ＳＩＮＴを生成しないようにしてもよい。さらに、電源投入時にリセット信号ＳＩＮＴを生成し、かつ各フィールドの開始時においてもリセット信号ＳＩＮＴを生成するようにしてもよい。要は、電源投入からＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢが生成されるまで期間、あるいは、電源投入からＹクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢが生成されるまで期間において、リセット信号ＳＩＮＴがアクティブとなるのであれば、いかなるものであってもよい。
【００８８】
さてここで、電源投入時を検出し、検出結果に基づいてリセット信号ＳＩＮＴを生成するリセット信号生成回路の一例について説明する。このリセット信号生成回路は、タイミング発生回路３００の内部に構成されている。図１１はリセット信号生成回路の回路図であり、図１２はそのタイミングチャートである。
【００８９】
図１１に示すように、高電位電源ＶDDと低電位電源ＶSSの間には、抵抗３１１とコンデンサ３１２とが直列接続して設けられている。そして、これらの素子の接続点は、インバータ３１３の入力端子に接続されており、その出力信号がインバータ３１４および３１５を介してイクスクルーシブ・オア回路３１６の一方の入力端子に供給される一方、その他方の入力端子には、インバータ３１３の出力信号が供給されるようになっている。そして、イクスクルーシブ・オア回路３１６の出力信号がリセット信号ＳＩＮＴとして取り出されるようになっている。なお、インバータ３１３の閾値電圧はＶthとなっている。
【００９０】
以上の構成において、液晶装置の電源が投入され、時刻T10において、高電位電源ＶDDの電圧がＬレベルからＨレベルに立ち上がると、抵抗３１１を介してコンデンサ３１２に充電が開始される。この後、時刻T11において、コンデンサ３１２の充電電圧が閾値電圧Ｖthを上回ると、インバータ３１３の出力信号はＨレベルからＬレベルに立ち下がる。この出力信号はインバータ３１４および３１５によって遅延されるため、その遅延時間とΔＴとすれば、インバータ３１５の出力信号は図に示すものとなる。上述したようにイクスクルーシブ・オア回路３１６は、インバータ３１５の出力信号とインバータ３１３の出力信号との排他的論理和を算出するから、リセット信号ＳＩＮＴは、図に示すように時刻Ｔ11においてＬレベルからＨレベルに立ち上がり、期間ΔＴだけＨレベルを維持した後、Ｌレベルに立ち下がる。なお、タイミング発生回路３００の内部においては、リセット信号ＳＩＮＴがＨレベルからＬレベルに立ち下がる立下エッジを基準時として、基準時から所定時間が経過した後、Ｘクロック信号ＸＣＫあるいは、反転Ｘクロック信号ＸＣＫＢ、Ｙクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢ（図示せず）を生成するようにしている。
【００９１】
＜電子機器＞
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。
【００９２】
＜その１：プロジェクタ＞
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１３は、プロジェクタの構成例を示す平面図である。
【００９３】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【００９４】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネルと同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【００９５】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【００９６】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【００９７】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１４は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。
【００９８】
＜その３：携帯電話＞
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１５は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００にあっては、必要に応じてその前面にフロントライトが設けられる。
【００９９】
なお、図１３〜図１５を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１００】
【発明の効果】
以上説明したように本発明よれば、電源投入後の所定期間にシフトレジスタをリセットすることができるので、当該シフトレジスタを駆動するための駆動回路の構成を簡易にものにすることができるとともに、クロック信号の駆動のための消費電力を削減することができ、さらに、クロック信号の信号波形を急峻なものにすることができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る液晶装置の全体構成を示すブロック図である。
【図２】  Ｘシフトレジスタの詳細な構成を示す回路図である。
【図３】  垂直走査期間におけるＸシフトレジスタ１１０の動作を示すタイミングチャートである。
【図４】  電源投入後の最初の水平走査期間におけるＸシフトレジスタ１１０の動作を示すタイミングチャートである。
【図５】  負論理に対応するＸシフトレジスタ１１０'の回路図である。
【図６】  垂直走査期間におけるＸシフトレジスタ１１０'の動作を示すタイミングチャートである。
【図７】  電源投入後の最初の水平走査期間におけるＸシフトレジスタ１１０'の動作を示すタイミングチャートである。
【図８】  走査線駆動回路２００の構成を示すブロック図である。
【図９】  同液晶パネルの構造を説明するための斜視図である。
【図１０】  同液晶パネルの構造を説明するための一部断面図である。。
【図１１】  リセット信号生成回路３１０の一例を示す回路図である。
【図１２】  図１１に示すリセット信号発生回路の動作を示すタイミングチャートである。
【図１３】  同液晶装置を適用した電子機器の一例たるビデオプロジェクタの断面図である。
【図１４】  同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１５】  同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１６】  従来のシフトレジスタの構成を示す回路図である。
【図１７】  図１６に示すシフトレジスタの動作を示すタイミングチャートである。
【符号の説明】
３ａ……走査線
６ａ……データ線
９ａ……画素電極
５０……ＴＦＴ（スイッチング素子）
ＳＲ１〜ＳＲｎ……サンプリングパルス
Ｄ０〜Ｄ２……画像データ
１００……データ線駆動回路
１１０……Ｘシフトレジスタ
１１１……シフトレジスタ（シフト手段）
１１２……クロック制御回路（クロック信号供給手段）
２００……走査線駆動回路
３００……タイミング発生回路
Ｕa1〜Ｕan+2……シフトレジスタ単位回路（シフト単位回路）
Ｕb1〜Ｕbn+2……制御単位回路
【図１】
0003692846.tif 000002
【図２】
0003692846.tif 000003
【図３】
0003692846.tif 000004
【図４】
0003692846.tif 000005
【図５】
0003692846.tif 000006
【図６】
0003692846.tif 000007
【図７】
0003692846.tif 000008
【図８】
0003692846.tif 000009
【図９】
0003692846.tif 000010
【図１０】
0003692846.tif 000011
【図１１】
0003692846.tif 000012
【図１２】
0003692846.tif 000013
【図１３】
0003692846.tif 000014
【図１４】
0003692846.tif 000015
【図１５】
0003692846.tif 000016
【図１６】
0003692846.tif 000017
【図１７】
0003692846.tif 000018