(57)【特許請求の範囲】
【請求項１】
外部クロック信号に遅延時間データ分の遅延を施した信号を第１の信号として出力する第１のディジタル／遅延変換回路と、
前記第１の信号を入力し、前記第１の信号に対して遅延時間ｔcd分遅延した内部クロック信号を出力するクロック分配回路と、
前記第１の信号と前記内部クロック信号を入力し、前記外部クロック信号の周期ｔcycleと前記遅延時間ｔcdとの差（ｔcycle−ｔcd）を検出し、該差を遅延時間データとして出力する第１の遅延／ディジタル変換回路とを備えることを特徴とする位相合わせ装置。
【請求項２】
入力信号に遅延時間データ分の遅延を施した信号を第１の信号として出力する第１のディジタル／遅延変換回路と、
前記第１の信号を入力し、第２の信号を出力するクロック分配回路と、
前記第２の信号の立ち上がりまたは立ち下がりから前記第１の信号の立ち上がりまたは立ち下がりまでの時間を前記遅延時間データとして出力する第１の遅延／ディジタル変換回路とを備えることを特徴とする位相合わせ装置。
【請求項３】
請求項２記載の位相合わせ装置において、
前記第１及び第２の信号は、前記入力信号と同じ周期ｔcycleを有する信号であり、
前記第１の遅延／ディジタル変換回路は、前記第２の信号の立ち上がりまたは立ち下がりから前記第１の信号の立ち上がりまたは立ち下がりまでの時間を、入力信号の周期ｔcycleから前記第１の信号に対する前記第２の信号の遅延ｔcdを減じた値（ｔcycle−ｔcd）に対応するディジタルの遅延時間データとして出力することを特徴とする位相合わせ装置。
【請求項４】
請求項２または３記載の位相合わせ装置において、
前記第１の遅延／ディジタル変換回路は、前記第２の信号の立ち上がりまたは立ち下がりから、前記第１の信号の次サイクルの立ち上がりまたは立ち下がりまでの時間をディジタルの遅延時間データとして出力することを特徴とする位相合わせ装置。
【請求項５】
請求項２，３または４記載の位相合わせ装置において、
前記入力信号は外部クロック信号であり、前記第１の信号は該外部クロック信号を前記遅延時間データ分遅延させた第１のクロック信号であり、前記第２の信号は該第１のクロック信号に対して遅延した内部クロック信号であることを特徴とする位相合わせ装置。
【請求項６】
請求項２，３，４または５記載の位相合わせ装置において、
前記第１の遅延／ディジタル変換回路は、縦続接続された複数のバッファ回路と、前記複数のバッファ回路のそれぞれの出力信号を、前記第１の信号に同期したタイミングでラッチする複数のラッチ回路と、該複数のラッチ回路の出力の組み合わせに対応するディジタルの遅延時間データを出力するエンコーダとからなることを特徴とする位相合わせ装置。
【請求項７】
請求項２、３、４、または５記載の位相合わせ装置において、
前記第１の遅延／ディジタル変換回路は、縱続接続された複数のバッファ回路と、前記複数のバッファ回路の出力信号の変化点を検出する検出回路と、該検出回路で検出された信号の変化点に対応するディジタルの遅延時間データを出力する変換回路とからなることを特徴とする位相合わせ装置。
【請求項８】
請求項２、３、４または５記載の位相合わせ装置において、
前記第１のディジタル／遅延変換回路は、縱続接続された複数のバッファ回路と、これら複数のバッファ回路の出力の内の１つの出力に対応する出力信号を出力する選択回路とからなることを特徴とする位相合わせ装置。
【請求項９】
請求項２、３、４、５、６、７または８記載の位相合わせ装置において、
入力信号の周期を検出する周期検出回路と、
前記周期検出回路で検出された周期を有し、かつ所望のデューティ比の信号のハイレベルの期間もしくはローレベルの期間を演算する演算回路と、
前記第１のディジタル／遅延変換回路から出力される第１の信号を、前記演算回路で演算されたハイレベルの期間もしくはローレベルの期間分遅延させた第３の信号を出力する第２のディジタル／遅延変換回路と、
前記第１のディジタル／遅延変換回路から出力される第１の信号及び前記第２のディジタル／遅延変換回路から出される第３の信号の立ち上がりもしくは立ち下がりに同期して出力が変化する信号を生成する波形生成回路とを、
さらに備えることを特徴とする位相合わせ装置。
【請求項１０】
請求項２、３、４、５、６、７または８記載の位相合わせ装置において、
入力信号の周期を検出する周期検出回路と、
前記第１のディジタル／遅延変換回路の第１の信号に対する遅延量を設定するための演算を行う第１の演算回路と、
前記第１のディジタル／遅延変換回路から出力される第１の信号に、前記第１の演算回路の演算結果分の遅延を施す第２のディジタル／遅延変換回路と、
前記周期検出回路で検出された周期を有し、かつ所望のデューティ比の信号のハイレベルの期間もしくはローレベルの期間を演算する第２の演算回路と、
前記第１のディジタル／遅延変換回路の出力と、前記第２のディジタル／遅延変換回路の出力との論理和を取る論理和回路と、
前記論理和回路の出力信号に、前記第２の演算回路の演算結果分の遅延を施す第３のディジタル／遅延変換回路と、
前記論理和回路の出力信号及び前記第３のディジタル／遅延変換回路の出力信号の立ち上がりもしくは立ち下がりに同期して出力が変化する信号を生成する波形生成回路とを、
さらに備えることを特徴とする位相合わせ回路。
【請求項１１】
請求項１０記載の位相合わせ装置において、
さらに、前記第２のディジタル／遅延変換回路の出力信号に、前記第１の演算回路の演算結果分の遅延を施す第４のディジタル／遅延変換回路を有し、
前記論理和回路は、前記第１、第２及び第４のディジタル／変換回路の出力の論理和を取ることを特徴とする位相合わせ装置。
【請求項１２】
請求項９，１０または１１記載の位相合わせ装置において、
前記波形生成回路から出力される信号を内部クロック信号として回路各部に分配するクロック分配回路をさらに有し、
前記第１の遅延／ディジタル変換回路は、前記内部クロック信号に対する前記第１の信号の遅延量分の遅延時間データを出力し、
前記第１のディジタル／遅延変換回路は、前記入力信号として供給される外部クロック信号を前記遅延時間データ分遅延させた信号を前記第１の信号として出力することで、前記外部クロック信号と前記内部クロック信号の位相を一致させることを特徴とする位相合わせ装置。
【請求項１３】
請求項１０または１１記載の位相合わせ装置において、
前記波形生成回路は、前記論理和回路の出力信号の立ち上がりに同期して出力が立ち上がり、前記第３のディジタル／遅延変換回路の出力信号の立ち上がりに同期して出力が立ち下がる信号を生成することを特徴とする位相合わせ装置。
【請求項１４】
請求項２、３、４、５、６、７または８記載の位相合わせ装置において、
入力信号の周期を検出する周期検出回路と、
前記第１の信号に対する遅延量を設定するための演算を行う第１の演算回路と、
前記第１のディジタル／遅延変換回路から出力される第１の信号に、前記第１の演算回路の演算結果分の遅延を施す第２のディジタル／遅延変換回路と、
前記周期検出回路で検出された周期を有し、かつ所望のデューティ比の信号のハイレベルの期間もしくはローレベルの期間を演算する第２の演算回路と、
前記第２のディジタル／遅延変換回路の出力信号に、前記第２の演算回路の演算結果分の遅延を施す第３のディジタル／遅延変換回路と、
前記第２のディジタル／遅延変換回路の出力信号及び前記第３のディジタル／遅延変換回路の出力信号の立ち上がりまたは立ち下がりに同期して出力が変化する信号を生成する波形生成回路とを、
さらに備えることを特徴とする位相合わせ装置。
【請求項１５】
請求項１４記載の位相合わせ装置において、
前記波形生成回路から出力される信号を内部クロック信号として回路各部に分配するクロック分配回路をさらに有し、
前記第２のディジタル／遅延変換回路は、前記第１の信号に対して前記第１の演算回路の演算結果分の遅延を施すことで、前記クロック分配回路から入力信号に対して所望の位相差を持った内部クロック信号を出力させることを特徴とする位相合わせ装置。
【請求項１６】
請求項１４記載の位相合わせ装置において、
前記波形生成回路は、前記第２のディジタル／遅延変換回路の出力信号の立ち上がりに同期して出力が立ち上がり、前記第３のディジタル／遅延変換回路の出力信号の立ち上がりに同期して出力が立ち下がる信号を生成することを特徴する位相合わせ装置。
【請求項１７】
請求項１４記載の位相合わせ装置において、
前記第１の演算回路は、入力信号として供給される外部クロック信号に対して前記波形生成回路の出力信号の位相を所望量ずらすための遅延量を設定することを特徴とする位相合わせ装置。
【請求項１８】
請求項９、１０または１４記載の位相合わせ装置において、
前記周期検出回路は、入力信号として供給される外部クロック信号の１周期の時間をディジタルの遅延時間データとして出力する遅延／ディジタル変換回路からなることを特徴とする位相合わせ装置。
【請求項１９】
測定開始信号から測定終了信号までの遅延をディジタルの遅延時間データとして出力する第１の遅延／ディジタル変換回路と、
外部クロック信号に前記遅延時間データ分の遅延を施した信号を出力する第１のディジタル／遅延変換回路とを備え、
前記測定終了信号は前記外部クロック信号を前記遅延時間データ分遅延させた信号であり、前記測定開始信号は前記測定終了信号に対して遅延した内部クロック信号であることを特徴とする遅延制御回路。
【請求項２０】
測定開始信号から測定終了信号までの遅延をディジタルの遅延時間データとして出力する第１の遅延／ディジタル変換回路と、
外部クロック信号に前記遅延時間データ分の遅延を施した信号を測定終了信号として出力する第１のディジタル／遅延変換回路と、
外部クロック信号の１周期の時間をディジタルデータとして出力する第２の遅延／ディジタル変換回路と、
前記第２の遅延／ディジタル変換回路から出力されるディジタルデータに対して所定の演算を行う演算回路と、
前記第１のディジタル／遅延変換回路から出力される測定終了信号を前記演算回路の演算結果分遅延させた信号を第１の信号として出力する第２のディジタル／遅延変換回路と、
前記第１のディジタル／遅延変換回路から出力される測定終了信号と、前記第２のディジタル／遅延変換回路から出力される第１の信号とに基づいて内部クロック信号を生成するクロック生成・分配回路とを備え、
前記測定開始信号は前記測定終了信号に対して遅延した内部クロック信号であることを特徴とする遅延制御回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、入力信号に所望の遅延を施す遅延制御回路及び信号の位相差を補正する位相合わせ装置に関する。
【０００２】
【従来の技術】
コンピュータシステムが高速化するにつれて、ＬＳＩ内部のクロック分配回路等における遅延による内部クロックとシステムクロックとの位相ずれが無視できなくなってきており、内部クロックをシステムクロックに同期させるための位相合わせ回路が必要となっている。
【０００３】
この位相合わせ回路としてＰＬＬ回路が用いられている。図１３は、電圧制御発振器を用いた従来のＰＬＬ回路の回路ブロック図であり、図１４は、電圧制御遅延回路を用いた従来のＰＬＬ回路の回路ブロック図である。
【０００４】
図１３において、位相／周波数比較器１１により内部クロック信号と外部クロック信号の位相が比較され、位相差に応じた信号がチャージホンプ／ローパスフィルタ１２に出力される。チャージポンプ／ローパスフィルタ１２は、位相／周波数比較器１１の比較結果に応じたアナログ制御信号を電圧制御発振器に１３へ出力すると共に、高周波ノイズを除去する。
【０００５】
電圧制御発振器１３は、チャージポンプ／ローパスフィルタ１２から出力されるアナログ制御信号により決まる周波数のクロック信号を生成する回路である。この電圧制御発振器１３で生成されたクロック信号は、クロック分配回路１４により内部クロック信号としてＬＳＩ内部の回路各部に分配される。なお、この内部クロック信号が上述した位相／周波数比較器１１へフィードバックされている。
【０００６】
ここで、上記のＰＬＬ回路の動作を説明する。外部クロック信号と内部クロック信号の位相、あるいは周波数が一致しない場合には、信号の位相差に応じたアナログ制御信号が電圧制御発振器１３に与えられ、位相差を減らす方向に発振周波数が制御される。そして、この電圧制御発振器１３で生成された新たな周波数のクロック信号が再び位相／周波数比較器１１へフィードバックされる。これらの動作が繰り返されて、外部クロック信号と内部クロック信号の位相が一致するように発振周波数が制御される。
【０００７】
また、図１４は、電圧制御発振器１３の代わりに電圧制御遅延回路１５を用いた従来のＰＬＬ回路のブロック図である。図１４の回路と図１３の回路の違いは、電圧制御遅延回路１５が、外部クロック信号をチャージポンプ／ローパスフィルタ１２から出力されるアナログ制御信号に基づいて遅延量を設定し、その遅延量分だけ外部クロック信号を遅延させることで、内部クロック信号と外部クロック信号の位相が一致するように制御している点である。
【０００８】
【発明が解決しようとする課題】
上述したＰＬＬ制御回路では、検出した位相差に対する出力信号の位相の変化の割合がループゲインとなる。ロックタイム、すなわち位相差が所定範囲に入るまでの時間を短くするためにはループゲインを大きくする必要があるが、他方、出力の安定性を高めるためにはループゲインを小さくする必要がある。
【０００９】
このように従来のアナログ制御方式のＰＬＬ回路では、ロックタイムの短縮化と、系の安定性は相反する関係にあり、系の安定性を高めるとロックタイムが長くなり、逆にロックタイムを短くすると系が不安定になるという問題点があった。
【００１０】
また、上述したＰＬＬ制御回路をＬＳＩに搭載する場合には、ＣＭＯＳプロセス等を用いたアナログ回路として実現されるが、ループゲインを決める一要素であるチャージポンプ及びローパスフィルタの特性はＬＳＩ製造時の製造条件により変化し易く、製造条件の違いにより系の安定性と追従性が変化してしまうという問題点があった。
【００１１】
本発明の課題は、ロックタイムが短く、かつ系の安定性のよい位相合わせ装置を提供することである。
【００１２】
【課題を解決するための手段】
第１の発明の位相合わせ装置は、外部クロック信号に遅延時間データ分の遅延を施した信号を第１の信号として出力する第１のディジタル／遅延変換回路と、前記第１の信号を入力し、前記第１の信号に対して遅延時間ｔcd分遅延した内部クロック信号を出力するクロック分配回路と、前記第１の信号と前記内部クロック信号を入力し、前記外部クロック信号の周期ｔcycleと前記遅延時間ｔcdとの差（ｔcycle−ｔcd）を検出し、該差を遅延時間データとして出力する第１の遅延／ディジタル変換回路とを備える。
【００１３】
この第１の発明の第１の遅延／ディジタル変換回路は、例えば、入力信号の周期ｔcycleから第２の信号の遅延時間ｔcdを減じる演算を行ってｔcycle−ｔcdを求め、その演算結果をディジタルの遅延時間データとして出力する。あるいは、第２の信号の立ち上がりまたは立ち下がりから入力信号の立ち上がりまたは立ち下がりまでの時間からｔcycle−ｔcdを直接求める。
【００１４】
図１は、第２の発明の位相合わせ装置の原理説明図である。同図において、第１の遅延／ディジタル変換回路は、第１の信号に対して遅延した第２の信号の立ち上がりまたは立ち下がりから、第１の信号の立ち上がりまたは立ち下がりまでの時間をディジタルの遅延時間データとして出力する。
【００１５】
第１のディジタル／遅延変換回路は、入力信号に上記遅延時間データ分の遅延を施した信号を第１の信号として出力する。
例えば、入力信号は、ＬＳＩ等に入力する外部クロック信号であり、第２の信号は、その外部クロック信号を基準としてＬＳＩ内部で生成される内部クロック信号である。また、第１の信号は、外部クロック信号を第１の遅延／ディジタル変換回路１から出力される遅延時間データ分遅延させた信号である。
【００１６】
第１の遅延／ディジタル変換回路１は、第２の信号（内部クロック信号）の立ち上がりまたは立ち下がりから第１の信号の立ち上がりまたは立ち下がりまでの時間を遅延時間データとして出力し、第１のディジタル／遅延変換回路２はその遅延時間データ分入力信号（外部クロック信号）を遅延させる。
【００１７】
第３の発明の遅延制御回路において、第１の遅延／ディジタル変換回路は、測定開始信号から測定終了信号までの遅延をディジタルの遅延時間データとして出力する。
【００１８】
第１のディジタル／遅延変換回路は、入力信号に上記遅延時間データ分の遅延を施した信号を出力する。
第４の発明は、第３の発明の第１の遅延／ディジタル変換回路の出力信号に対して所定の演算行う演算回路を設け、入力信号に演算回路の演算結果分の遅延を施した信号を第１のディジタル／遅延変換回路から出力することを特徴とする。
【００１９】
【作用】
第１の発明の位相合わせ装置では、例えば入力信号を（ｔcycle −ｔcd）時間分遅延させた信号を、ｔcdの遅延を生じさせているクロック分配回路等へ供給することで、入力信号に対する第２の信号の遅延を、周期ｔcycle の整数倍とすることができる。これにより、ディジタル回路のみを用いて短時間で入力信号と第２の信号の位相を一致させることができる。
【００２０】
第２の発明の位相合わせ装置では、例えば、第１及び第２の信号が入力信号と同じ周期ｔcycle を有し、第２の信号が第１の信号に対してｔcd遅延している場合に、第２の信号の立ち上がりから第１の信号の立ち上がりまでの遅延を遅延時間データとして求めることで、周期ｔcycle から第２の信号の遅延ｔcdを減じた値（ｔcycle −ｔcd）を直接得ることができる。そして、入力信号をその遅延時間データ分遅延させることで、入力信号に対する第２の信号の遅延を周期ｔcycle の整数倍にすることができる。
【００２１】
これにより、第２の信号の位相を入力信号の位相と一致させることができる。しかも、チャージポンプ、ローパスフィルタ等のアナログ回路を用いず、ディジタル回路のみで構成できるので、ロックタイムが短く、かつ系の安定性のよい位相合わせ装置を実現できる。
【００２２】
第３の発明の遅延制御回路では、測定開始信号（例えば、内部クロック信号）の立ち上がりまたは立ち下がりから測定終了信号（例えば、外部クロック信号の遅延出力）の立ち上がりまたは立ち下がりまでの時間をディジタルの遅延時間データとして求め、その遅延時間データ分の遅延を入力信号に施すことができる。
【００２３】
これにより、２信号の遅延に応じた値をディジタルの遅延量として設定できるので、遅延制御回路をディジタル回路のみで構成することができる。
第４の発明の遅延制御回路は、第１の遅延／ディジタル変換回路から出力されるディジタルの遅延時間データに対して所望の演算を施すことができるので、第３の発明の特徴に加え、入力信号に対して任意時間分遅延させた信号、あるいは入力信号の１／ｎの周期の信号等を生成することができる。
【００２４】
【実施例】
以下、本発明の実施例を図面を参照しながら説明する。図２は、本発明の第１実施例の位相合わせ回路の回路ブロック図である。
【００２５】
同図において遅延／ディジタル変換回路２１は、２種類の信号の遅延をディジタルの遅延時間データに変換し、変換した遅延時間データを演算回路２２へ出力する。ここで、測定終了信号ｂは、入力信号ｃ（例えば、外部クロック信号）を後述するディジタル／遅延変換回路２３で遅延させた出力信号ｄであり、測定開始信号ａは、その出力信号ｄがＬＳＩ内部でさらに遅延した信号（例えば、内部クロック信号）である。
【００２６】
演算回路２２は、その遅延時間データをスルーで、あるいは所望の演算を施してディジタル／遅延変換回路２３へ出力する。ディジタル／遅延変換回路２３は、入力信号ｃを遅延時間データ分遅延させた出力信号ｄを出力する。
【００２７】
ここで、測定開始信号ａの立ち上がり（または立ち下がり）から測定終了信号ｂの立ち上がり（または立ち下がり）までの遅延時間をｔmeas  、遅延／ディジタル変換回路２１から出力される遅延時間データをＤ１、遅延／ディジタル変換回路２１の測定解像度をΔｔ1 、測定誤差をδｔとする。
【００２８】
遅延／ディジタル変換回路２１から出力される遅延時間データＤ１と、測定開始信号ａと測定終了信号ｂの遅延時間との関係は、
Ｄ１＝（ｔmeas−δｔ）／Δｔ1         （１）
と表せる。
【００２９】
また、ディジタル／遅延変換回路２３に入力する遅延時間データをＤ２、ディジタル／遅延変換回路２３で与えられる遅延をｔdelay 、ディジタル／遅延変換回路２３の解像度をΔｔ2 とすると、遅延時間データＤ２と入力信号ｃに対する出力信号ｄの遅延ｔdelay との関係は、
ｔdelay ＝Ｄ２・Δｔ2           （２）
と表せる。さらに、演算回路２２で何らかの演算処理を行うものとすると、遅延時間データＤ１とＤ２との関係は、
Ｄ２＝Ｆ（Ｄ１）                （３）
で表せる。ここでＦは演算回路２２で決まる比例関数である。
【００３０】
上記の（１）〜（３）式により測定開始信号ａに対する測定終了信号ｂの遅延時間ｔmeasと、入力信号ｃに対する出力信号ｄの遅延時間ｔdelay との関係は、
ｔdelay ＝Ｆ（〔ｔmeas−δｔ〕／Δｔ1 ）Δｔ2     （４）
と表せる。ここで、ｔmeas≫Δｔ1 、ｔdelay ≫Δｔ2 であるとすると、（４）式は、
ｔdelay ＝Ｆ（ｔmeas・Δｔ2 ／Δｔ1 ）            （５）
と近似できる。さらに、遅延／ディジタル変換回路２１とディジタル／遅延変換回路２３の解像度Δｔ1 、Δｔ2 を等しくすれば、（５）式は。
【００３１】
ｔdelay ＝Ｆ（ｔmeas）                            （６）
となり、遅延／ディジタル変換回路２１で測定される測定開始信号ａに対する測定終了信号ｂの遅延と演算回路２２で設定される遅延を、遅延／ディジタル変換回路２３で生じさせることができる。
【００３２】
次に、図３は、本発明の第２実施例の位相合わせ回路の回路構成図である。この位相合わせ回路は、例えばＬＩＳの内部クロック信号と外部クロック信号の位相合わせに用いられる。
【００３３】
同図において、遅延／ディジタル変換回路２１は、測定開始信号（内部クロック信号）ａの立ち上がりから測定終了信号（後述するディジタル／遅延変換回路２２の出力信号）ｂの立ち上がりまでの時間をディジタルの遅延時間データＤ１としてディジタル／遅延変換回路２３へ出力する。
【００３４】
ディジタル／遅延変換回路２３は、外部クロック信号ｅを遅延時間データＤ１分遅延させた出力信号ｂをクロック分配回路２４へ出力する。クロック分配回路２４は、ＬＳＩ内の回路各部に内部クロック信号ａを供給する回路であり、クロック分配回路２４において一定の遅延が発生する。
【００３５】
ここで、図３の回路の動作を、図４のタイミング図を参照して説明する。今、外部クロック信号ｅの周期をｔcycle 、クロック分配回路２４における遅延をＮｔcycle ＋ｔcd（ただし、ｔcd＜ｔcycle ）とすると、遅延／ディジタル変換回路２１で測定される内部クロック信号ａと出力信号ｂとの遅延時間ｔmeasは、
0003639000.tif 000002
となる（図４(1) ）。この遅延時間ｔmeasをディジタルデータＤ１としてディジタル／遅延変換回路２３へ出力しているので、ディジタル／遅延変換回路２３で生じる遅延時間ｔdelay は、ｔdelay ＝ｔmeasとなる。従って、ディジタル／遅延変換回路２３とクロック分配回路２３で生じる全遅延時間ｔtotal は、
0003639000.tif 000003
となる。（８）式は、ディジタル／遅延変換回路２３とクロック分配回路２４とによる全遅延時間ｔtotal が、外部クロック信号ｅの周期ｔcycle の整数倍となり、外部クロック信号ｅと内部クロック信号ａの位相が一致することを示している（図４(2) ）。
【００３６】
この第２実施例では、クロック分配回路２４における遅延がｔcdであるときに、内部クロック信号ａに対するディジタル／遅延変換回路２３の出力信号ｂの遅延時間をディジタル回路により検出し、その遅延時間分の遅延を外部クロック信号ｅに与えることにより、内部クロック信号ａを外部クロック信号に対して１周期分遅延させることができる。しかも、これらの回路をディジタル回路のみで構成することができ、チャージホンプ、ローパスフィルタ等のアナログ回路を用いる必要がないので、短時間でロックし、かつ系の安定性の良い位相合わせ回路を実現できる。
【００３７】
ここで、上述した遅延／ディジタル変換回路２１の一例を図５により、またディジタル／遅延変換回２３の一例を図６により説明する。
図５の遅延／ディジタル変換回路２１は、縱続接続された複数のバッファ３１と、それぞれのバッファ３１の出力をラッチする複数のラッチ回路３２と、ラッチ回路３２の出力に接続され、入力端子のデータの組み合わせに対応したディジタルデータを出力するエンコーダ（変換回路）３３とで構成されている。
【００３８】
なお、エンコーダ３３としては、ラッチ回路３２の隣接する出力の排他論理和を取るイクスクルーシブオアゲート（検出回路）を複数設け、ラッチ回路３２の出力が「１」から「０」に変化する信号の変化点を検出し、その信号の変化点に対応するディジタルデータを出力することで、バッファ３１の遅延量に応じたディジタルデータを出力するようにしてもよい。
【００３９】
一段目のバッファ３１には、測定開始信号（内部クロック信号）ａが入力しており、内部クロック信号ａが「１」となると、その「１」の信号が順に次段のバッファ３１へ出力される。ラッチ回路３２は、測定終了信号（ディジタル／遅延変換回路２２の出力信号）ｂに同期したタイミングでそれぞれのバッファ３１の出力信号をラッチする。
【００４０】
図６のディジタル／遅延変換回路２３は、縱続接続された複数のバッファ３４と、制御端子に入力するディジタルデータ（エンコーダ３３の出力）に従って複数の入力端子の内の１つの信号を出力するセレクタ（選択回路）３５とで構成されている。なお、初段のバッファ３４には入力信号ｃが入力され、セレクタ３５の出力が出力信号ｂとしてクロック分配回路２４へ出力される。
【００４１】
今、１個のバッファ３１で生じる遅延がΔｔで、測定開始信ａが「１」となってから、ｎΔｔ時間後に測定終了信号ｂが「１」となったものとすると、測定終了信号ｂが「１」となったときには、遅延／ディジタル変換回路２１のｎ個のバッファ３１の出力が「１」となっており、それぞれの「１」の信号がｎ個のラッチ回路３２にラッチされる。そして、エンコーダ３３からｎ番目のラッチ回路３２の出力信号に対応するディジタルデータがディジタルの遅延時間データとして出力される。
【００４２】
すなわち、エンコーダ３３からは、内部クロック信号ａとディジタル／遅延変換回路２２の出力信号ｂの位相差分のディジタルの遅延時間データが出力される。
【００４３】
一方、図６のディジタル／遅延変換回路２３の各バッファ３４の遅延時間は、図５のバッファ３１と同一であるので、それぞれのバッファ３４でΔｔ時間遅延し、ｎ段目のバッファ３４ではｎΔｔ時間遅延した信号となる。
【００４４】
セレクタ３５には、遅延／ディジタル変換回路２１で測定された遅延時間データが入力しているので、その遅延時間データに対応する入力信号が選択されて出力される。
【００４５】
例えば、遅延／ディジタル変換回路２１で測定された遅延がｎΔｔ時間であるとすると、ｎΔｔ時間遅延したｎ段目のバッファ３４の出力信号がクロック分配回路２４へ出力される。
【００４６】
すなわち、ディジタル／遅延変換回路２３からは、外部クロック信号ｅを、内部クロック信号ａとディジタル／遅延変換回路２２の出力信号ｂとの位相差分遅延させた信号が出力されるので、クロック分配回路２４における遅延も含めた全体の遅延を外部クロック信号の周期の整数倍にすることができる。これにより、内部クロック信号ａと外部クロック信号ｅの位相を一致させることができる。
【００４７】
次に、図７は、本発明の第３実施例の回路ブロック図である。この第３実施例は、演算回路４２における外部クロック信号ｅの周期に対する演算（周期を１／２、１／４にする等の演算）の演算内容を変更することで、内部クロック信号ａのデューティ比を任意に設定できるようにしたものである。以下、図３の第２実施例の回路と異なる部分について説明する。
【００４８】
遅延／ディジタル変換回路４１は、外部クロック信号ｅを測定開始及び終了信号として外部クロック信号の周期を測定し、測定した１周期の時間をディジタルデータとして演算回路４２へ出力する。すなわち、この遅延／ディジタル変換回路４１は、外部クロック信号ｅの立ち上がりから次の立ち上がりまでの時間を測定し、測定した時間を遅延時間データとして演算回路４２へ出力する。
【００４９】
演算回路４２は、そのディジタルの遅延時間データに対して所望のディジタル演算を施し、演算結果をディジタル／遅延変換回路４３へ出力する。この実施例では、演算回路４２は、外部クロック信号ｅの周期ｔcycle を１／２する演算を行っている。
【００５０】
ディジタル／遅延変換回路４３は、ディジタル／遅延変換回路２３の出力信号ｂを演算回路４２から出力される遅延時間データ分遅延させた出力信号ｆを波形生成回路４４へ出力する。
【００５１】
波形生成回路４４は、ディジタル／遅延変換回路２３の出力信号ｂの立ち上がりに同期して出力が立ち上がり、別のディジタル／遅延変換回路４３の出力信号ｆの立ち上がりに同期して出力が立ち下がる信号を生成する。この波形生成回路４４で生成された信号は前述したクロック分配回路２４へ出力され、内部クロック信号として回路各部へ分配される。
【００５２】
ここで、図７の回路の動作を図８のタイミング図を参照して説明する。前述したように、ディジタル／遅延変換回路２３からは、図８(1) に示すように自己の出力信号ｂと内部クロック信号ａの位相差分（ｔcycle −ｔcd）遅延させた信号が出力される。
【００５３】
今、演算回路４２で入力データを１／２する演算が行われるとすると、ディジタル／遅延変換回路４３からは、同図(2) に示すようにディジタル／遅延変換回路２３の出力信号ｂを外部クロック信号の１／２周期分遅延させた信号ｆが出力される。
【００５４】
この結果、波形生成回路４４からは、外部クロック信号ｅより（ｔcycle −ｔcd）時間分遅延した出力信号ｂ（同図(1) に示す）の立ち上がりに同期して出力が立ち上がり、出力信号ｂを外部クロック信号ｅの１／２周期分遅延させた出力信号ｆ（同図(2) に示す）の立ち上がりに同期して出力が立ち下がる信号が出力される（同図(3) ）。
【００５５】
この場合、演算回路４２において外部クロック信号ｅの周期ｔcycle を１／２にする演算が行われているので、波形生成回路４４の出力信号の立ち下がりは、外部クロック信号の１／２周期経過したタイミングとなり、波形生成回路４４の出力信号のデューティ比は５０％となる。
【００５６】
そして、クロック分配回路２４で、波形生成回路４４の出力信号がｔcd時間遅延され、（ｔcycle −ｔcd＋ｔcd）、すなわち外部クロック信号ｅの１周期ｔcycle 分遅延した信号が内部クロック信号ａとして出力され、外部クロック信号ｅと内部クロック信号ａの位相が一致することになる。
【００５７】
次に、図９は本発明の第４実施例の回路ブロック図である。この第４実施例は、入力信号の周波数の整数倍で所望のデューティ比の出力信号を生成するものである。以下、上述した他の実施例と異なる部分について説明する。
【００５８】
演算回路５１は、前述した第３実施例の演算回路４２と同様な働きをする回路であり、遅延／ディジタル変換回路４１で測定された１周期の時間を１／ｎする演算を行う。この第４実施例では、演算回路５１は、外部クロック信号ｅの周期ｔcycle を１／３にする演算を行っている。
【００５９】
ディジタル／遅延変換回路５２は、上述したディジタル／遅延変換回路２３の出力信号ｂを、演算回路５１から出力されるディジタルデータ分（本実施例では、外部クロック信号の周期ｔcycle の１／３）遅延させる回路であり、遅延させた信号ｆを３入力オアゲート５３へ出力する。
【００６０】
ディジタル／遅延変換回路５４は、上記のディジタル／遅延変換回路５２の出力信号ｆを、演算回路５１から出力されるディジタルデータ分遅延させる回路であり、遅延させた信号を３入力オアゲート５３へ出力する。
【００６１】
演算回路５６は、入力データを１／ｎにすることで、波形生成回路４４で生成するクロック信号のデューティ比を設定する回路である。この実施例では、演算回路５１で１／３にされた外部クロック信号の周期ｔcycle を、さらに１／２し、オアゲート５３の出力信号ｈに対する遅延をｔcycle ／６とすることで、波形生成回路４４で生成するクロック信号のデューティ比を５０％にしている。
【００６２】
ディジタル／遅延変換回路５５は、３入力オアゲート５３の出力信号に対して演算回路５４の出力データ分の遅延を与える回路であり、遅延させた信号ｉを波形生成回路４４へ出力している。
【００６３】
波形生成回路４４は、３入力オアゲート５３の出力信号ｈの立ち上がりに同期して出力が立ち上がり、ディジタル／遅延変換回路５５の出力信号ｉの立ち上がりに同期して出力が立ち下がる信号を生成する。
【００６４】
ここで、図９の回路動作を、図１０のタイミング図を参照して説明する。前述したようにディジタル／遅延変換回路２３からは、外部クロック信号ｅに対して（ｔcycle −ｔcd）時間分遅延した出力信号ｂが出力される（図１０、(1) ）。ディジタル／遅延変換回路５２からは、ディジタル／遅延変換回路２３の出力信号信号ｂを、外部クロック信号ｅの１周期ｔcycle の１／３だけ遅延させた信号ｆが出力される（同図(2) ）。
【００６５】
さらに、ディジタル／遅延変換回路５４からは、ディジタル／遅延変換回路５２の出力信号ｆを、さらにｔcycle ／３だけ遅延させた信号ｇが出力される（同図(3) ）。
【００６６】
ディジタル／遅延変換回路２３、５２、５４の出力信号の「１」の期間が外部クロック信号ｅの周期ｔcycle の１／３より短いとすると、外部クロック信号ｅの１周期ｔcycle の期間に、先ずディジタル／遅延変換回路２３の出力信号ｂが立ち上がり、その出力信号ｂからｔcycle ／３遅延してディジタル／遅延変換回路５２の出力信号ｆが立ち上がり、さらに、その出力信号ｆからｔcycle ／３遅延してディジタル／遅延変換回路５４の出力信号ｇが立ち上がる。
【００６７】
３入力オアゲート５３の出力は、上記のディジタル／遅延変換回路２３、４３、５２の論理和を取ったものであるので、その出力信号ｈは、外部クロック信号ｅの１周期ｔcycle の期間に３回立ち上がり、立ち下がる信号、すなわち外部クロック信号の３倍の周波数の信号となる。
【００６８】
そして、ディジタル／遅延変換回路５５からその３入力オアゲート５３の出力信号ｈに対してｔcycle ／６遅延した信号ｉが出力される（同図(5））。
すなわち、ディジタル／遅延変換回路５５の出力信号ｉは、３入力オアゲート５３の出力信号ｈと同じ周波数で、かつ外部クロック信号ｅの１／６周期分遅延した信号となる。
【００６９】
波形生成回路４４からは、オアゲート５３の出力信号ｈの立ち上がりに同期して出力が立ち上がり、ディジタル／遅延変換回路５５の出力信号ｉの立ち上がりに同期して出力が立ち下がる信号が出力される（同図(6））。
【００７０】
この第４実施例によれば、内部クロック信号ａの周波数を外部クロック信号の周波数のｎ倍、あるいは１／ｎ倍の周波数とし、かつデューティ比を任意に変更することができる。
次に、図１１は、本発明の第５実施例の回路ブロック図である。この実施例は、内部クロック信号ａと外部クロック信号ｅの位相を所望の分だけずらすことのできる回路を示している。
【００７１】
同図において、演算回路６１は、外部クロック信号ｅに対して（ｔcycle −ｔcd）遅延した信号ｂに対する位相ずらし量を設定するための演算を行う回路であり、外部クロック信号の１周期ｔcycle の値に対して目的とする位相ずらし量となるような演算を行う。本実施例では、演算回路６１は、外部クロック信号の１周期ｔcycle の値を４で割る演算を行っている。
【００７２】
ディジタル／変換回路６２は、前段のディジタル／遅延変換回路２３の出力信号ｂを、演算回路６１で演算されたｔcycle ／４分遅延させる回路であり、遅延させた信号ｊを波形生成回路４４へ出力する。
【００７３】
演算回路６３は、内部クロック信号ａのデューティ比を設定するための演算を行う回路であり、外部クロック信号ｅの１周期ｔcycle を１／ｎする演算を行う。本実施例では，演算回路６３は、外部クロック信号ｅの１周期ｔcycle の値を２で割る演算を行っている。
【００７４】
ディジタル／遅延変換回路６４は、ディジタル／遅延変換回路６２の出力信号ｊを演算回路６３で決められたｔcycle ／２遅延させる回路であり、遅延させた信号ｋを波形生成回路４４へ出力する。
【００７５】
波形生成回路４４は、ディジタル／遅延変換回路６２の出力信号ｊの立ち上がりに同期して出力が立ち上がり、ディジタル／遅延変換回路６４の出力信号ｋの立ち上がりに同期して出力が立ち下がる信号を生成する。
【００７６】
ここで、図１１の回路動作を、図１２のタイミング図を参照して説明する。ディジタル／遅延変換回路６２からは、前段のディジタル／遅延変換回路２３の出力信号ｂをｔcycle ／４だけ遅延させた信号ｊが出力される（図１１(1) ）。
【００７７】
また、ディジタル／遅延変換回路６４からは、その出力信号ｊをｔcycle ／２だけ遅延させた信号ｋが出力される（同図(2) ）。
そして、波形生成回路４４からは、ディジタル／遅延変換回路６２の出力信号ｊの立ち上がりに同期して出力が立ち上がり、他のディジタル／遅延変換回路６４の出力信号ｋの立ち上がりに同期して出力が立ち下がる信号、すなわち、外部クロック信号ｅに対して（ｔcycle −ｔcd＋ｔcycle ／４）遅延して立ち上がり、デューティ比が５０％（ｔcycle ）の信号が出力される（同図(3) ）。
【００７８】
従って、クロック分配回路２４から出力される内部クロック信号ａは、外部クロック信号ｅに対して位相が、演算回路６１で設定された遅延量であるｔcycle ／４分遅延し、デューティ比が演算回路６３で設定されたｔcycle ／２（５０％）の信号となる。
【００７９】
この第５実施例によれば、演算回路６１での演算内容を変更することで、内部クロック信号と外部クロック信号の位相を所望量ずらすことができる。
また、上述した実施例において、遅延／ディジタル変換回路から出力されるディジタルデータ、あるいは演算回路から出力されるディジタルデータを複数回分平均することで、ノイズ等による誤差によるディジタル／遅延回路における遅延時間の算出誤差を少なくできる。さらに、本発明をＬＳＩ内部のＰＬＬ回路に適用した場合、ＰＬＬ回路をディジタル回路のみで構成できるので、特性のそろった回路を実現できる。
【００８０】
【発明の効果】
本発明によれば、チャージポンプ、ローパスフィルタ等のアナログ回路を用いず、ディジタル回路のみにより出力信号の位相と入力信号の位相を一致させることができるので、ロックタイムが短く、かつ系の安定性のよい位相合わせ装置を実現できる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】第１実施例の回路ブロック図である。
【図３】第２実施例の回路ブロック図である。
【図４】第２実施例のタイミング図である。
【図５】遅延／ディジタル変換回路の一例を示す図である。
【図６】ディジタル／遅延変換回路の一例を示す図である。
【図７】第３実施例の回路ブロック図である。
【図８】第３実施例のタイミング図である。
【図９】第４実施例の回路ブロック図である。
【図１０】第４実施例のタイミング図である。
【図１１】第５実施例の回路ブロック図である。
【図１２】第５実施例のタイミング図である。
【図１３】従来のＰＬＬ回路の回路ブロック図である。
【図１４】従来のＰＬＬ回路の回路ブロック図である。
【符号の説明】
１    第１の遅延／ディジタル変換回路
２    第１のディジタル／遅延変換回路
【図１】
0003639000.tif 000004
【図２】
0003639000.tif 000005
【図３】
0003639000.tif 000006
【図４】
0003639000.tif 000007
【図５】
0003639000.tif 000008
【図６】
0003639000.tif 000009
【図７】
0003639000.tif 000010
【図８】
0003639000.tif 000011
【図９】
0003639000.tif 000012
【図１０】
0003639000.tif 000013
【図１１】
0003639000.tif 000014
【図１２】
0003639000.tif 000015
【図１３】
0003639000.tif 000016
【図１４】
0003639000.tif 000017