(57)【特許請求の範囲】
【請求項１】
強誘電体物質を構成する材料と溶媒を含むゾルゲル溶液を基板上に塗布する工程と、
前記基板を真空中に保持して溶媒を除去したあと熱処理を行って、架橋反応を生じさせる工程とを含むことを特徴とする強誘電体膜の形成方法。
【請求項２】
前記真空中に保持する処理は、前記熱処理よりも低い温度で行うことを特徴とする請求項１記載の強誘電体膜の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特にＦＲＡＭ（Ferroelectric Random Access Memory）装置に用いる強誘電体薄膜の形成方法に関する。
近年、その不揮発性やアクセスタイムの速さから、強誘電体膜を用いたＦＲＡＭが注目されつつある。
【０００２】
【従来の技術】
強誘電体膜として、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （以降ＰＺＴと呼ぶ）やＳｒＢｉ2 Ｔａ2 Ｏ9 （以降ＳＢＴと呼ぶ）などの複合酸化物が良く知られている。
これらの強誘電体膜の形成方法として、スパッタ法やＣＶＤ法などの他に、これらの物質をゾルゲル状にして塗布して形成する方法が知られている。
【０００３】
ゾルゲル法は、原料を調整することにより組成制御が容易にでき、また、均質な膜をつくりやすいという特徴かある。
一例として、ゾルゲル法によるＳＢＴ膜の形成方法を以下に示す。
はじめに、ＳＢＴを含むゾルゲル溶液をスピンコート法などによって基板表面に塗布する。つづいて酸素雰囲気中で、たとえば４００℃程度の温度でベークを行い、溶媒をとばすとともに重合反応を進める。一回に塗布する膜厚が厚くなると、重合反応時にクラックを生じやすくなるため、通常は数回にわけて塗布およびベークが行われる。
つづいて、同じく酸素雰囲気中で、たとえば８００℃程度の温度で焼結を行い、ＳＢＴ膜を結晶化する。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記の例のように重合反応と焼結反応とを２段階に分けて熱処理を行っても、溶媒の蒸発と重合反応とを行うベーク処理によって、膜の体積収縮が不完全な状態でゾルゲル溶液中のポリマーの架橋反応が進むため、上記従来例の方法により作成された強誘電体薄膜では、リークや強誘電特性などの電気特性の面で良好な特性を得ることができなかった。
【０００５】
本発明の目的は、上記問題点を解決し、良好な電気特性を有する強誘電体膜を形成する方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記課題は、強誘電体物質を構成する材料と溶媒を含むゾルゲル溶液を基板上に塗布する工程と、前記基板を真空中に保持して溶媒を除去したあと熱処理を行って、架橋反応を生じさせる工程とを含むことを特徴とする強誘電体膜の形成方法によって解決される。
【０００７】
また、前記真空中に保持する処理は、前記熱処理よりも低い温度で行うことを特徴とする前記強誘電体膜の形成方法によって解決される。
【０００９】
従来技術および本発明の方法を用いてキャパシタ絶縁膜を形成し、比較実験を行った。
はじめに、Ｐ型基板上に下部電極としてＴｉ膜を３０ｎｍ、Ｐｔ膜を１８０ｎｍスパッタ法により順次形成したあと（以降積層膜の記載方法として、上層がＰｔ膜、下層がＴｉ膜の場合にはＰｔ／Ｔｉと記載する）、その上にＳＢＴを含むゾルゲル溶液をスピンコータを用いて３０００ｒｐｍで１５秒で塗布し、つづいてサンプルごとに異なる条件でベークを行い、塗布とベークを４回繰り返して、膜厚が１８０ｎｍ程度となるようにした。
【００１０】
なお、ここで用いたＳＢＴを含むゾルゲル溶液は、Ｓｒの材料としてエチルヘキサン酸ストロンチウム、Ｂｉの材料としてエチルヘキサン酸ビスマス、Ｔａの材料としてタンタルエトキシドを出発原料とする原料を用い、これらの材料を酢酸ブチル溶媒に溶かし、１０ｗｔ％の溶液としたものであり、元素比としてＳｒ：Ｂｉ：Ｔａ＝０．８：２．４：２．０となるようにしたものである。
【００１１】
つぎに、酸素雰囲気で６００℃で１０分間第１段の焼成を行ったのち、上部電極としてＰｔ膜をスパッタ法により１００ｎｍ形成した。
つづいて、レジストを塗布してキャパシタ電極にパターニングしたのち、イオンミリング法によってＰｔ膜を上部電極のパターン（面積は３×１０-4ｃｍ2 ）にエッチングした。
【００１２】
つづいて、強誘電体膜の結晶化のために、酸素雰囲気で８００℃で３０分間第２段の焼成を行った。
各サンプルのベークの条件を以下に示す。
サンプル１  酸素雰囲気、２５０℃、１０分
サンプル２  窒素雰囲気、２５０℃、１０分
サンプル３  真空処理（１Ｔｏｒｒ）後、窒素雰囲気、１０分
サンプル４  酸素雰囲気、２００℃、１０分
サンプル５  酸素雰囲気、３００℃、１０分
各サンプルでの強誘電体キャパシタの特性を図１および２に示す。
【００１３】
図１は各サンプルの電荷−電圧特性を示す図であり、Ｘ軸が電圧、Ｙ軸が面積あたりの電荷量を示す。プラス３Ｖからマイナス３Ｖまで電圧を印加してヒステリシス曲線を描かせ、０Ｖのときのマイナス側とプラス側の分極値の差をＱｓｗとし、この大きさで強誘電体特性を評価した。なお、測定器はラジアント社製の強誘電体評価装置ＲＴ６０００Ｓを用いた。
【００１４】
また、プラス３Ｖ印可時のリーク電流の値をヒューレットパッカード社製４１４０Ｂを用いて測定し、リーク特性を評価した。
各サンプルにおけるＱｓｗとリーク電流の値を図２に示す。なお、Ｑｓｗの値は電極の面積で割って単位面積あたりに規格化した値を用いている。
比較１  ベーク雰囲気の違い（サンプル１、２）
サンプル１と２を比較するとＱｓｗの値には有意差はないが、３Ｖをかけたときのリーク電流に差が見られ、窒素雰囲気でベークしたサンプル２のほうがリーク電流が小さい。
【００１５】
したがって、酸素雰囲気でベークするよりも、窒素雰囲気でベークするほうが膜質が良くなることがわかる。
比較２  真空処理の有無の違い（サンプル２、３）
サンプル２と３を比較すると、真空処理を行ったサンプル３のほうがＱｓｗの値が高く、リーク電流も低くなっており、真空処理を行うことで、大幅に膜質が改善されることが分かる。
【００１６】
比較３  ベーク温度の違い（サンプル１、４、５）
サンプル１、４、５を比較すると、２５０℃で熱処理を行ったものがＱｓｗの値もリーク電流値も最もよく、それよりも温度の低い２００℃で熱処理を行ったサンプル４や、温度の高い３００℃で熱処理を行ったサンプル５ではＱｓｗの値が低くリーク電流も多くて膜質が悪いことが分かる。
この原因を調べるために、示差熱天秤を用いてゾルゲル溶液の熱分析を行った。
図３はゾルゲル溶液を昇温していったときの、試料の重量変化と反応形態を示す図である。図中ＴＧ（Thermo-Gravimetry ）の曲線は試料重量の減少量を示す曲線であり、ＤＴＡ（Differential Thermo Analysis) は、試料とともに測定器に入れたリファレンスであるアルミナのプレートと試料との温度差に相当する値をプロットした曲線である。ＤＴＡの値が正の値の場合は発熱反応であり、負の値の場合は吸熱反応である。
【００１７】
ＴＧ曲線をみると５０℃付近から試料重量が減少していき、３５０℃付近でほぼ重量の減少がストップする。ＤＴＡ曲線を見ると２８０℃付近から急激に発熱反応が生じていて、３５０℃付近まで反応が続いている。
これらの曲線から、２８０℃以上の温度をかけるとゾルゲル溶液中の有機物が雰囲気中や溶液が分解して発生する酸素と反応し、発熱反応をおこしていることが分かった。このため、ベークを３００℃で行うと、酸素との反応で生じたガスが膜中に取り込まれることにより膜質が粗になるため、Ｑｓｗやリーク特性が劣化するものと思われる。
【００１８】
また、ベークを２００℃程度で行うと、重合反応を十分にすすめることができないため、やはり膜質が粗になり、Ｑｓｗやリーク特性が劣化するものと思われる。
したがって、ベーク温度としては２００℃〜３００℃の間、好ましくは、２５０℃〜２８０℃とするのがよい。
【００１９】
【発明の実施の形態】
図４〜図７の模式工程断面図をもとに、本発明の実施の形態を説明する。
はじめに図４に示すように、ｐ型シリコン基板１１上に周知のシリコンプロセスを用いてフィールド酸化膜１２を形成し、フィールド酸化膜１２で画定されたメモリセル領域の素子形成領域上に、ゲート絶縁膜１３、ゲート電極１４およびｎ型ソース・ドレイン拡散層１５、１６からなるＭＯＳトランジスタを形成する。  つづいて、シリコン酸化膜１７を形成し、周知のフォトリソグラフィ法を用いて、ビットラインに接続する一方のソース・ドレイン拡散層１５上にコンタクトホールを形成する。
【００２０】
つづいて、ソース・ドレイン拡散層１５とコンタクトするようにタングステンシリサイドなどのビットライン１８を形成する。
つぎに図５に示すように、シリコン酸化膜１９を形成したあと、下部電極２０となるチタン膜を３０ｎｍとプラチナ膜１８０ｎｍを順次形成する。
つづいて、周知のフォトリソグラフィ法を用いて下部電極パターンを形成するためのレジストパターンを形成し、このレジストをマスクとしてイオンミリング法により、Ｐｔ／Ｔｉ電極のエッチングを行い、フィールド領域１２上のシリコン酸化膜１９上に下部電極２０を形成したあと、レジストを除去する。
【００２１】
つぎに図６に示すように、強誘電体であるＳＢＴを形成し、レジストパターンを用いてイオンミリング法によりＳＢＴ膜をエッチングしてキャパシタ絶縁膜２１を形成する。
ＳＢＴの形成方法は以下のように行う。始めに、先に用いたのと同じく、エチルヘキサン酸ストロンチウム、エチルヘキサン酸ビスマス、タンタルエトキシドを出発原料とする材料を酢酸ブチル溶媒に溶かし、１０ｗｔ％の溶液としたもの（Ｓｒ：Ｂｉ：Ｔａ＝０．８：２．４：２．０）をＳＢＴを含むゾルゲル溶液として用い、スピンコート法により基板表面に塗布する。
【００２２】
つづいて真空容器中に基板を保持し、真空ポンプを用いて容器内を減圧する。減圧の速度としては、たとえば５分間で１Ｔｏｒｒに達するような速度で行う。このとき、急激に減圧すると溶媒が抜ける段階で膜中に泡が形成されてしまい、強誘電体膜の膜質が劣化してしまうため、減圧は徐々に行うことが望ましい。
【００２３】
容器内が１Ｔｏｒｒに達したあとで窒素を導入し、容器内を常圧に戻す。
なお、容器内を１Ｔｏｒｒ以下の真空にひいても、容器内が１Ｔｏｒｒに達したあと、そのまま真空に保持していても構わないし、減圧の速度を上記速度よりも遅くしても構わないが、その分だけスループットが落ちてしまう。
つづいて、２５０℃の窒素雰囲気でベークを行う。ベークは拡散炉を用いて行ったが、ホットプレートを用いてもよい。
【００２４】
上記塗布処理から加熱ベーク処理の１サイクルにより、約４５ｎｍのＳＢＴ膜が形成される。この工程を４サイクル行って、１８０ｎｍのＳＢＴ膜を形成する。
つづいて、酸素雰囲気中で６００℃１０分間の熱処理を行い、有機物を完全に除去する。
【００２５】
つぎに図７に示すように、上部電極となるプラチナ膜を形成し、下部電極形成と同様な手法によってイオンミリング法によりエッチング除去し、上部電極２２を形成する。
つづいて、ＳＢＴの結晶化のために、酸素雰囲気で８００℃３０分の熱処理を行う。
【００２６】
つづいて、シリコン酸化膜からなる層間絶縁膜２３を形成し、他方のソース・ドレイン拡散層１６上と、上部電極２２上ににコンタクト用のスルーホールを形成する。
つづいて、反応性スパッタ法等を用いて窒化チタン膜を形成し、パターニングしてローカルインターコネクトとなる配線層２４を形成する。これによって、キャパシタ蓄積電極である上部電極２２と、ＭＯＳトランジスタのソース・ドレイン拡散層の一方１６が接続されて、セル構造が形成される。
【００２７】
以降、周知の技術を用いて層間絶縁膜の形成やアルミニウム等による配線を行い、パッシベーション膜の形成等を行って、ＦＲＡＭ装置を完成する。
本実施の形態では、強誘電体物質を含むゾルゲル材料を塗布後、真空処理をしてからベーク処理を行うことにより、溶媒を蒸発させて体積収縮を完全に行ったあとで、ポリマーの架橋反応を進めることができ、強誘電体膜の分極特性やリーク特性などの電気特性を向上することができ、ＦＲＡＭの特性を向上させることができる。
【００２８】
また、ベークの温度を２５０℃と有機物が酸素で燃焼しない温度で、かつ、重合反応がおこる温度で行うため、膜の密度を上げることができ、さらに電気特性を向上させることができる。
さらに、ベーク雰囲気として酸素を含まない雰囲気を用いることにより、膜の密度を上げることができ、電気特性を向上させることができる。
【００２９】
本願発明は、上記実施の形態で示したメモリセル構造に限らず、プラグを用いたセル構造やＩｒやＩｒＯ2 、Ｒｕ、ＲｕＯ2 、Ｔａ等の数々の電極構造にも適用できる。
さらに、ＳＢＴ膜のほかにＰＺＴ膜、（Ｐｂ，Ｌｎ）（Ｚｒ，Ｔｉ）Ｏ3 （ＰＬＺＴ）、ＳｒＢｉ2 （Ｔａ，Ｎｂ）2 Ｏ9 （ＳＢＴＮ）などの強誘電体膜にも同様に適用できる。
【００３０】
【発明の効果】
本発明によれば、強誘電体膜を形成する際に、強誘電体物質を含むゾルゲル材料を塗布後、真空処理をしてからベーク処理を行うことにより、溶媒を蒸発させて体積収縮を完全に行ったあとで、ポリマーの架橋反応を進めることができ、強誘電体膜の分極特性やリーク特性などの電気特性を向上することができ、ＦＲＡＭの特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の分極特性を示す図である。
【図２】本発明の分極特性とリーク特性を示す図である。
【図３】ゾルゲル溶液の熱分解特性を示す図である。
【図４】本発明の実施の形態を説明する模式工程断面図（その１）である。
【図５】本発明の実施の形態を説明する模式工程断面図（その２）である。
【図６】本発明の実施の形態を説明する模式工程断面図（その３）である。
【図７】本発明の実施の形態を説明する模式工程断面図（その４）である。
【符号の説明】
１１                  シリコン基板
１２                  素子分離絶縁膜
１３                  ゲート絶縁膜
１４                  ゲート電極
１５、１６            ソース・ドレイン拡散層
１７、１９、２３      層間絶縁膜
１８                  ビットライン
２０                  キャパシタ下層電極
２１                  キャパシタ絶縁膜
２２                  キャパシタ上層電極
２４                  ローカルインターコネクト
【図１】
0003718943.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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