(57)【特許請求の範囲】
【請求項１】
論理回路の構成要素に対応する演算ノードや記憶ノード、制御ノードを含む各機能部分相互の関係を表す中間表現の入力に応じて、前記各機能部分にそれぞれ回路資源を割り当てるとともに、これらを接続する回路を生成して、実装可能な論理回路を自動的に生成する回路生成装置において、
入力順序に対する依存性を有する演算ノードに対応する回路資源として、制御入力に応じて２つの入力の役割を切り替える入力切り替え機能付き演算器として、制御入力に応じて、被減数と減数とを入れ替えた演算結果を出力する加減算器を保持する資源ライブラリと、
前記中間表現に基づいて、排他的な演算ノードの組み合わせを共有可能な演算ノードの組み合わせとして検出する検出手段と、
共有可能な演算ノードの組み合わせそれぞれに対応して、入力切り替え機能を備えない演算器を用いて共有化した場合と前記入力切り替え機能付き演算器を用いて共有化した場合とについて、各ノードを回路資源に置き換えて得られる論理回路の推定規模を評価する評価手段と、
入力切り換え機能付き演算器を用いて共有化した場合の方が、論理回路の推定規模が小さい旨の評価結果に応じて、該当する演算ノードに対応する回路資源として、前記資源ライブラリから入力切り替え機能付き演算器を検索して割り当てる割当手段と、
入力切り換え機能付き演算器を用いて共有化した場合の方が、論理回路の推定規模が小さい旨の評価結果に応じて、前記中間表現で表された各機能部分相互の関係に関する情報に基づいて、前記入力切り替え機能付き演算器への制御入力を与える回路を生成する制御回路生成手段とを備えたことを特徴とする回路生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＶＬＳＩに集積される論理回路を生成する論理合成システムおよび高位合成システムにおける回路生成装置に関するものである。
半導体製造技術の進歩とともに単体のＬＳＩに集積される論理回路の規模の大規模化・複雑化が著しくなっており、ＬＳＩ、特に大規模なＶＬＳＩにおいては、その設計を支援する論理回路設計支援システムの重要性が非常に高まっている。
【０００２】
回路生成装置は、論理回路設計支援システムにおいて、集積回路の機能に関する情報に基づいて論理回路を自動的に生成するものであり、入力となる情報の記述の抽象度に応じて、論理合成システムと高位合成システムとに分類される。
論理合成システムの回路生成装置は、レジスタ転送レベルにおける機能記述から論理回路を合成するものであり、一方、高位合成システムの回路生成装置は、集積回路の動作仕様をより上位のアルゴリズムレベルで表した動作記述から論理回路を合成するものである。
【０００３】
【従来の技術】
論理合成システムにおいては、機能記述は、演算ノードや記憶ノード、制御ノードなどの機能部分相互の関係をグラフ構造を用いて表す中間表現に翻訳され、この中間表現が回路生成装置による処理に供される。
一方、高位合成システムにおいては、まず、スケジューラによって、動作記述に命令の実行順序などの情報が付加され、更に、この動作記述に基づいて、上述した論理合成システムにおける中間表現と同等の中間表現を生成し、回路生成装置の処理に供している。
【０００４】
したがって、いずれのシステムにおいても、回路生成装置は、中間表現に基づいて、各ノードを回路の構成要素となるレジスタや演算器などの資源に割り当て、更に、これらの資源間を結合することにより、回路を生成する構成となっている。
図７に、従来の回路生成装置の構成例を示す。
【０００５】
図７において、資源ライブラリ４０１は、レジスタや演算器などの資源に関する情報を蓄積しており、資源割当部４０２は、各ノードの性質に応じて、この資源ライブラリ４０１に保持された資源を割り当てるとともに、割り当てられた資源間の結線を生成することにより、論理回路を生成する構成となっている。
この回路生成装置において、共有決定部４０３は、中間表現読込部４０４を介して入力された中間表現に基づいて、共有化可能なノードを検出し、これらのノードについて資源を共有した構成を表す中間表現を生成して、資源割当部４０２の処理に供する構成となっている。
【０００６】
この共有決定部４０３において、検出処理部４１１は、中間表現の入力に応じて、図８（  ａ）  に示した加算ノードＮ１と加算ノードＮ２のように、同時には実行さない排他的なノードの組み合わせを検出し、評価処理部４１２の処理に供する構成となっている。
このとき、検出処理部４１１は、例えば、図８（  ｂ）  に示すような排他情報テブルを作成し、異なる分岐に存在する排他的なノードを漏れなく抽出し、共有化可能なノードの組み合わせとして、評価処理部４１２に通知すればよい。
【０００７】
これに応じて、評価処理部４１２は、それぞれの組み合わせについて、入力パターンおよび出力パターンの一致やビット幅の差など、様々な評価項目に着目して評価値を算出し、最大の評価値を与える組み合わせを選択して、変換処理部４１３に通知し、該当するノードの組み合わせを共有化した中間表現を作成する構成となっている。
【０００８】
ここで、上述した検出処理部４１１によって検出された組み合わせの中には、単純に資源を共有化してしまうと、選択器を付加する必要が生じる場合があるため、このままでは、かえって資源が増大してしまう可能性がある。
このため、変換処理部４１３において、中間表現を生成する際に、演算ノードにおける入力順序を入れ替えて、共通の記憶ノードを入力とすることにより、選択器を不要とし、選択器の数の削減を図っている（図８（  ｃ）  参照）。
【０００９】
この手法を採用することにより、加算ノードや乗算ノード、等価比較演算ノードなどのように、入力順序の入れ替えが可能な演算ノードについては選択器を不要として、資源の共有化による回路品質の向上が図られている。
【００１０】
【発明が解決しようとする課題】
上述した従来の資源共有化手法は、演算ノードとともに入力側の記憶ノードを共通化することにより、選択器の追加を不要としているので、減算ノードや除算ノードのように、入力側の記憶ノードの共通化を図れない場合については適用されていなかった。
【００１１】
なぜなら、減算ノードや除算ノードは、入力される２つの数が演算において果たす役割が等価でないため、入力を保持する２つの記憶ノードを単純に共通化することはできないからである。
つまり、演算ノードへの入力順序に演算結果が依存する演算ノードの場合には、記憶ノードから演算ノードへの入力順序を保存するために、共有化の際に選択器の付加が必要不可欠となるため、このような演算ノードは、資源共有化手法の対象外とされていたのである。
【００１２】
したがって、従来は、検出処理部４１１において、排他的な演算ノードであることとともに、入力順序に依存性がないことを条件として、入力順序を入れ替えて共有化可能な演算ノードの組み合わせの検出が行われている。
このように、従来の資源共有化手法では、減算ノードや除算ノード、大小比較ノードなどは、これらが論理回路に頻繁に出現するにもかかわらず資源共有化手法の対象から漏れてしまうために、回路生成装置によって生成される回路では実装面積の縮小や遅延時間の短縮に限界があり、回路品質の向上が制限されていた。
【００１３】
本発明は、演算器への入力順序に対する依存性の有無にかかわらず、入力順序を入れ替えて資源を共有化可能な回路生成装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
図１は、本発明の原理ブロック図である。
請求項１の発明は、論理回路の構成要素に対応する演算ノードや記憶ノード、制御ノードを含む各機能部分相互の関係をグラフ構造を用いて表す中間表現の入力に応じて、各機能部分にそれぞれ回路資源を割り当てるとともに、これらを接続する回路を生成して、実装可能な論理回路を自動的に生成する回路生成装置において、入力順序に対する依存性を有する演算ノードに対応する回路資源として、制御入力に応じて２つの入力の役割を切り替える入力切り替え機能付き演算器として、制御入力に応じて、被減数と減数とを入れ替えた演算結果を出力する加減算器を保持する資源ライブラリ１１１と、中間表現に基づいて、排他的な演算ノードの組み合わせを共有可能な演算ノードの組み合わせとして検出する検出手段１１２と、共有可能な演算ノードの組み合わせそれぞれに対応して、そのまま共有化した場合と入力順序を入れ替えた場合とについて、各ノードを回路資源に置き換えて得られる論理回路の推定規模を評価する評価手段１１３と、入力順序を入れ替えた方が論理回路の推定規模が小さい旨の評価結果に応じて、該当する演算ノードに対応する回路資源として、資源ライブラリ１１１から入力切り替え機能付き演算器を検索して割り当てる割当手段１１４と、入力順序を入れ替えた方が論理回路の推定規模が小さい旨の評価結果に応じて、中間表現で表された各機能部分相互の関係に関する情報に基づいて、入力切り替え機能付き演算器への制御入力を与える回路を生成する制御回路生成手段１１５とを備えたことを特徴とする。
【００１５】
請求項１の発明は、検出手段１１２が、中間表現から排他的な演算ノードの組み合わせを漏れなく検出して、これらの演算ノードの組み合わせを評価手段１１３の処理に供し、この評価結果に応じて割当手段１１４および制御回路生成手段１１５が動作することにより、入力順序に対する依存性にかかわらず、排他的な演算ノードを全て入力順序を入れ替えた共有化対象とし、入力順序の入れ替えを考慮した論理回路の予想規模の評価結果に応じて、資源ライブラリ１１１に保持された適切な回路資源をそれぞれのノードに割り当て、これらの回路資源を接続した論理回路を生成することができる。
【００１６】
ここで、資源ライブラリ１１１は、入力切り替え機能付き演算器として、制御入力に応じて、被減数と減数を入れ替えた演算結果を出力する加減算器を保持する構成であることを特徴とする。
資源ライブラリ１１１に、入力入れ替え機能付き加減算器を用意することにより、論理回路に頻繁に出現する加減算器をその入力順序に対する依存性にかかわらず入力順序を入れ替えた共有化を可能とすることができるので、回路生成装置によって自動的に生成される論理回路のハードウェア量を大幅に削減する効果が期待できる。
【００１７】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
図２に、本発明の回路生成装置の実施形態を示す。
図２に示した回路生成装置において、資源ライブラリ１１１に相当する資源ライブラリ２０１は、図７に示した資源ライブラリ４０１に、図３（  ａ）  に示すよな入力順序切り替え機能付き減算器を選択可能な資源として追加した構成となっており、資源割当部２０２は、図７に示した資源割当部４０２と同様に、共有決定部２０３で得られた中間表現に基づいて資源の割当処理を行い、回路を生成する構成となっている。
【００１８】
図３（  ａ）  の入力順序切り替え機能付き減算器は、入力端子Ａ，Ｂ，Ｃと出力子Ｓを備えており、入力端子Ａ，Ｂおよび出力端子Ｓは、それぞれＮビットの幅を持ち、入力端子Ｃは１ビットの入力を受け付ける構成となっている。この演算器の機能は、入力端子Ｃへの入力Ｃが論理「１」あるいは省略された場合に、入力端子Ａ，Ｂへの入力Ａ，Ｂの差「Ａ−Ｂ」を出力Ｓとして出力端子Ｓから出力し、入力Ｃが論理「０」である場合に、入力Ａ，Ｂの入力順序を入れ替えて得られる差「Ｂ−Ａ」を出力Ｓとするものである。この演算器の構成は、図３（  ｂ）  示すような２進減算器を複数組み合わせたものとなっている。
【００１９】
図３（  ｂ）  に示した２進減算器は、図３（  ｃ）  の真理値表に示すように、２つ力Ａ，Ｂの第ｎビットＡＮ  ，ＢＮ  の減算における役割を制御入力Ｃの値に応じてり替え、演算結果ＳＮ  と上位からの桁借りＤＮ  および下位への桁貸しＤＮ−１  を出する構成となっており、Ｎビットの減算器は、Ｎ個の２進減算器をカスケード接続することによって構成される。
【００２０】
また、この２進減算器の出力である減算結果ＳＮ  と上位からの桁借りＤＮ  を表す論理関数は、論理和標準形を用いて、図３（  ｄ）  に示す式（  １）  および式（  ２うに表され、その論理和数は８、また、実現に必要なゲート数は、ＡＮＤゲート１１、ＯＲゲート６およびＮＯＴゲート９である。
一方、通常の２進減算器の機能を表す論理関数は、図３（  ｅ）  の式（  ３）  およ（  ４）  のように表され、その論理和数は７、また、実現に必要なゲート数は、ＡＤゲート１１、ＯＲゲート５およびＮＯＴゲート８であり、切り替え機能付き減算器と通常の減算器とのハードウェア量に大きな違いがないことは明らかである。
【００２１】
また、図２において、共有決定部２０３は、中間表現読込部４０４を介して中間表現を受け取り、検出処理部２１１が、この中間表現から共有化可能なノードの組み合わせを抽出し、評価処理部２１２および変換処理部２１３の処理に供する構成となっている。
上述した検出処理部２１１は検出手段１１２に相当するものであり、それぞれの演算ノードが入力順序に関する依存性を持つか否かにかかわらず、異なる分岐に存在する演算ノードの組み合わせを入力順序を入れ替えたものを含めて共有化可能な組み合わせとして検出し、評価手段１１３に相当する評価処理部２１２の処理に供すればよい。
【００２２】
また、これに応じて、評価処理部２１２は、後述するようにして、入力順序の入れ替えを考慮した評価値をそれぞれの組み合わせについて算出し、もっとも高い評価値を与える組み合わせを選択して、変換処理部４１３の処理に供すればよい。
このとき、評価処理部２１２は、従来の評価項目に入力順序の入れ替えの有無を加え、入力順序の入れ替えに応じて適当な部分評価値（例えば、数値「−０．１」）を与えるとともに、入力順序を入れ替えた状態について、入出力パターンおよびビット幅の差を評価して、該当する組み合わせに関する評価値を求めればよい。
【００２３】
例えば、図４（  ａ）  に示す中間表現の入力に応じて、検出処理部２１１により図４（  ｂ）  に示すような排他情報テーブルが作成され、減算ノードＮ１と減算ノーＮ２の組み合わせと減算ノードＮ１と減算ノードＮ３の組み合わせが、それぞれ共有化可能な組み合わせとして検出される。
これに応じて、評価処理部２１２は、これらの組み合わせについて、そのままの順序のものと入力順序を入れ替えたものとに対応する評価値を算出すればよい。
【００２４】
例えば、上述した減算ノードＮ１〜Ｎ３への入力となる記憶ノードＩ１〜Ｉ４のビット幅をそれぞれ１６ＢＩＴ，８ＢＩＴ，１６ＢＩＴ，８ＢＩＴ  とすると、それぞれの組み合わせの各オペランドについて、図４（  ｃ）  の表に示す部分評価値が得られ、これらの部分評価の総和として、該当する組み合わせに関する評価値が得られる。
ここで、入力順序の入れ替えを行わない場合は、第１、第２オペランド（図４において、第１ＯＰ、第２ＯＰとして示した）の部分評価値は、それぞれ入力ビット幅の一致度を評価して得られた値であり、記憶ノードＩ１、Ｉ３および記憶ノードＩ２、Ｉ４の組のビット幅がそれぞれ等しくなっていることから、減算ノードＮ１と減算ノードＮ３とを共有する組み合わせの方が高い値が得られている。
【００２５】
一方、入力順序の入れ替えを行った場合は、減算ノードＮ１と減算ノードＮ２の組み合わせについての第１、第２オペランドの入出力パターンが一致し、また、入力ビット幅も一致するため、第１、第２オペランドともに、高い部分評価値が得られる。
個々で、入れ替えの部分評価値は、値「−０．１」となっている。これは、他の評価項目に関する部分評価値の和が同一であって、入力順序を入れ替えた共有の組み合わせと入れ替えない共有の組み合わせとが存在した場合に、入力順序を入れ替えない共有の組み合わせにより高い評価値を与えるためである。
【００２６】
この場合は、減算ノードＮ１と減算ノードＮ２の組み合わせについて入力順序の入れ替えを行った場合に得られる評価値が最も高くなるので、これに応じて、評価処理部２１２は、該当する減算ノードの組み合わせと入力順序を入れ替える旨の情報とを資源共有化のための情報として変換処理部２１３の処理に供すればよい。
【００２７】
この資源共有化のための情報に基づいて、変換処理部２１３は、指定された減算ノードを共有化するとともに、該当する減算ノードへの入力順序を切り替える旨を指示する中間表現を作成し、資源割当部２０２に送出すればよい。
この資源割当部２０２において、解析処理部２２１は、変換処理部２１３から受け取った中間表現に基づいて論理回路における各資源の接続関係を解析し、必要な資源の検索をライブラリ検索部２２２に指示するとともに、これらの資源を結合する回路の生成を回路生成部２２３に指示する構成となっている。
【００２８】
例えば、上述したように、減算器への入力順序を切り替える旨中間表現の入力に応じて、ライブラリ検索部２２２は、解析処理部２２１からの指示に従って、資源ライブラリ２０１から適切な回路資源として、記憶ノードに対応するレジスタとともに入力順序切り替え機能付き減算器を検索し、回路生成部２２３の処理に供すればよい。
【００２９】
また、このとき、回路生成部２２３は、上述した回路資源とともに、解析処理部２２２から各回路資源間の接続関係とともに、入力順序の切り替えに関する情報を受け取り、これらの情報に基づいて、各回路資源を接続する回路を生成すればよい。
ここで、解析処理部２２１は、入力順序切り替えに関する情報として、条件入力ＣＯＮＤに応じて入力順序を入れ替える旨を指示し、これに応じて、回路生成部２２３は、条件入力ＣＯＮＤを入力順序切り替え機能付き減算器の制御入力Ｃに接続する回路を生成すればよい。
【００３０】
このように、解析処理部２２１からの指示に応じて、ライブラリ検索部２２２および回路生成部２２３が動作することにより、割当手段１１４および制御回路生成手段１１５の機能を実現し、入力順序切り替え機能付き減算器を論理回路に導入するとともに、入力順序の切り替えを指示する制御入力を論理回路に導入することができる。
【００３１】
このようにして、図４（  ａ）  に示した３つの減算ノードＮ１〜Ｎ３に関する中間表に基づいて、図５に示すように、減算ノードＮ１、Ｎ２に共有の資源として入力順序切り替え機能付き減算器を割当てるとともに、記憶ノードＩ１、Ｉ２の入力順序を制御入力に応じて切り替える構成の回路を生成することができる。
これにより、減算ノードについても加算ノードや乗算ノードと同様に、演算ノードの共有化に伴う選択器の付加を不要とすることが可能となり、論理回路に頻度に出現する減算ノードについても資源の共有化手法を適用して、回路生成装置によって自動的に生成した回路の回路品質を向上することができる。
【００３２】
一般的に、減算ノードは、加算ノードや乗算ノードとともに論理回路において非常に高い頻度で出現するから、減算ノードについても資源の共有化を図ることを可能としたことによる回路品質の向上効果はきわめて大きい。
なお、上述したように、入力順序切り替え機能付きの減算器は、通常の減算器とほぼ同等のハードウェア量で実現することができるから、入力順序切り替え機能付き減算器を導入したことによる回路のハードウェア量の増大は十分に小さい。
【００３３】
更に、図２に示した資源ライブラリ２０１に、図６（  ａ）  に示すような入力順切り替え機能付き比較器を新たな資源として追加してもよい。
この場合は、減算ノードに加えて、比較ノードに割り当てる資源の共有化が可能となるから、入力順序切り替え機能付き比較器を通常の比較器と同程度のハードウェア量で実現することができれば、回路生成装置によって自動的に生成される回路の回路の品質を更に向上する効果が期待できる。
【００３４】
ここで、一般の比較器は減算器を用いて構成することができるから、図３に示した入力順序切り替え機能付き減算器を用いて比較器を構成すれば、入力順序切り替え機能付き比較器を簡単に構成することができる。
上述したように、入力順序切り替え機能付き減算器は、通常の減算器とほぼ同等のハードウェア量で実現可能であるから、入力順序切り替え機能付き減算器から構成された入力順序切り替え機能付き比較器もまた、通常の比較器とほぼ同等のハードウェア量で実現可能であることは明らかである。
【００３５】
したがって、資源ライブラリ２０１に入力順序切り替え機能付き比較器を回路資源として追加し、比較ノードに割り当てる回路資源の共有化を図ることにより、回路生成装置によって自動生成される回路について、より一層の回路品質の向上を図ることができる。
特に、比較器は、入力順序に対する依存性を有する演算器の中でも減算器と並んで頻繁に出現する回路資源であるから、この比較器を資源の共有化対象としたことにより、自動生成される回路全体としてのハードウェア量を大幅に削減することが期待できる。
【００３６】
また、図２に示した資源ライブラリ２０１に、図６（  ｂ）  に示すような入力順切り替え機能付きの除算器を新たな資源として追加してもよい。
この場合は、減算ノードに加えて、除算ノードに割り当てる資源の共有化が可能となるから、入力順序切り替え機能付き除算器を通常の除算器と同程度のハードウェア量で実現することができれば、回路生成装置によって自動的に生成される回路の回路の品質を更に向上する効果が期待できる。
【００３７】
通常の除算器と入力順序切り替え機能付き除算器とについて、図３に示したような論理関数でそれぞれの演算出力を表現すると、ほぼ同程度の項数の論理関数で表すことができ、また、このことから、その論理和数および実現に必要とされるゲート数もまた同程度であることが分かる。
したがって、入力順序切り替え機能付き除算器は、通常の除算器とほぼ同等のハードウェア量で実現可能であるから、資源ライブラリ２０１に入力順序切り替え機能付き除算器を回路資源として追加し、比較ノードに割り当てる回路資源の共有化を図ることにより、回路生成装置によって自動生成される回路について、より一層の回路品質の向上を図ることができる。
【００３８】
減算器や比較器と同様に、除算器は、入力順序に対する依存性を有する演算器の中でも頻繁に出現する回路資源であるから、この除算器を資源の共有化対象としたことにより、自動生成される回路全体としてのハードウェア量を大幅に削減することが期待できる。
また、図２に示した資源ライブラリ２０１に、図６（  ｃ  ）  に示すような入力順序切り替え機能付きの加減算器を新たな資源として追加しても良い。
【００３９】
この場合は減算ノードに加えて、加算ノードに割り当てる資源の共有化が可能になるから、入力順序切り替え機能付き加減算器を通常の加減算器と同程度のハードウェア量で実現することができれば、回路生成装置によって自動的に生成される回路の品質を更に向上する効果が期待できる。
ここで、加減算器は減算器を用いて構成することができるから、図３に示した入力順序切り替え機能付き減算器を用いて加減算器を構成すれば、入力順序入れ替え機能付き加減算器を簡単に構成することができる。
【００４０】
これまで述べたように、入力順序切り替え機能付き減算器は、通常の減算器とほぼ同等のハードウェア量で実現可能であるから、入力順序入れ替え機能付き加減算器もまた、通常の加減算器とほぼ同等のハードウェア量で実現可能であることは明らかである。
減算器や比較器や除算器と同様に、加減算器は、入力順序に対する依存性を有する演算器の中でも頻繁に出現する回路資源であるから、この加減算器を資源の共有化対象にしたことにより、自動生成される回路全体としてのハードウェア量を大幅に削減することが期待できる。
【００４１】
【発明の効果】
以上に説明したように、本発明によれば、入力順序に対する依存性の有無にかかわらず、演算ノードに割り当てる回路資源の共有化を図ることにより、回路生成回路によって自動生成される論理回路のハードウェア量を削減することを可能とし、実装面積を縮小するとともに遅延時間を短縮して、回路品質の向上を図ることができる。これにより、ＶＬＳＩなどの大規模な論理回路設計における自動化を推進し、設計作業者の負担を大幅に軽減し、論理回路の大規模化・複雑化に対応するとともに、開発期間の短縮を図ることができる。
【００４２】
特に、論理回路に頻繁に出現する減算器、比較器、除算器および加減算器を回路資源の共有化対象とすることにより、回路生成回路によって自動生成される論理回路のハードウェア量を大幅に削減することが可能となり、回路品質の著しい向上が期待できる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の回路生成装置の実施形態を示す図である。
【図３】入力順序切り替え機能付き減算器を説明する図である。
【図４】共有化処理を説明する図である。
【図５】自動生成された論理回路の例を示す図である。
【図６】入力順序切り替え機能付き演算器の例を示す図である。
【図７】従来の回路生成装置の構成例を示す図である。
【図８】従来の共有化手法を説明する図である。
【符号の説明】
１１１、２０１、４０１  資源ライブラリ
１１２  検出手段
１１３  評価手段
１１４  割当手段
１１５  制御回路生成手段
２０２、４０２  資源割当部
２０３、４０３  共有決定部
２１１、４１１  検出処理部
２１２、４１２  評価処理部
２１３、４１３  変換処理部
２２１  解析処理部
２２２  ライブラリ検索部
２２３  回路生成部
４０４  中間表現読込部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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