(57)【特許請求の範囲】
【請求項１】
ＳＤＨ回線に対する回線インタフェース部と、ＳＤＨ終端処理部と、回線処理部と、各部を制御する制御部と、メモリとを含むＳＤＨ回線終端装置の機能設定方法に於いて、
受信ＳＤＨフレームに対する同期引込みが可能となるクロック信号を基に前記ＳＤＨ回線の回線種別を識別し、
少なくとも前記回線処理部をプログラマブルゲートアレーにより構成し、前記メモリに複数種類のコンフィグレーションデータを格納し、前記ＳＤＨ回線の回線種別を識別して、前記メモリから前記回線種別に対応したコンフィグレーションデータを読出して、前記プログラマブルゲートアレーにより構成した前記回線処理部に設定する過程を含む
ことを特徴とするＳＤＨ回線終端装置の機能設定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）回線のビットレートに対応した処理機能を自動的に設定可能としたＳＤＨ回線終端装置の機能設定方法に関する。
【０００２】
【従来の技術】
ＳＤＨ回線の回線種別は、ビットレートにより、ＳＴＭ−０（５１．８４Ｍｂｐｓ）、ＳＴＭ−１（１５５．５２Ｍｂｐｓ）、ＳＴＭ−４（６２２．０８Ｍｂｐｓ）、ＳＴＭ−１６（２，４８８．３２Ｍｂｐｓ）等がある。このＳＤＨ回線の回線種別は標準化されており、一般化してＳＴＭ−Ｎ（Ｎ＝０，１，４，１６，・・・）と表している。又ＳＤＨと殆ど同一のフレームフォーマットのＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）に於けるＯＣ−１，ＯＣ−３，ＯＣ−１２，ＯＣ−４８等は、それぞれ前述のＳＴＭ−０，ＳＴＭ−１，ＳＴＭ−４，ＳＴＭ−１６に相当するビットレートである。
【０００３】
又ＳＴＭ−０，ＳＴＭ−１，ＳＴＭ−ＮのＳＤＨフレームフォーマットの概要を、図４の（Ａ），（Ｂ），（Ｃ）に示す。なお、ＳＯＨはセクションオーバーヘッド、ＡＵＰＴＲはＡＵポインタを示す。このＡＵポインタＡＵＰＴＲより上の３行のセクションオーバーヘッドは中継セクションオーバーヘッド、ＡＵポインタＡＵＰＴＲより下の５行のセクションオーバーヘッドは端局セクションオーバーヘッドと称されている。
【０００４】
ＳＤＨ回線の回線種別として最も低速のＳＴＭ−０（５１．８４Ｍｂｐｓ）は、図４の（Ａ）に示すように、全体で９行×９０の構成を有し、ペイロードは９行×８７列の構成となる。又ＡＴＭ−１は、図５の（Ｂ）に示すように、全体で９行×２７０行の構成を有し、ペイロードは９行×２８１行の構成となる。従って、ＳＴＭ−Ｎは、図５の（Ｃ）に示すように、全体で９行×２７０列×Ｎの構成を有し、ペイロードは９行×２６１列×Ｎの構成となり、Ｎ＝１とすると、図５の（Ｂ）に示すＳＴＭ−１のフレーム構成となる。
【０００５】
又セクションオーバーヘッドには、フレーム同期用のＡ１，Ａ２バイト，ＳＴＭ−Ｎ内の順位等を示すＣ１バイト、誤り監視用のＢ１，Ｂ２バイト、オーダワイヤ用のＥ１バイト、データ通信用のＤ１〜Ｄ１２バイト、系切替えや警報表示用等のＫ１，Ｋ２バイト等の各種の用途が規定されたバイトや複数の予備バイトを含むものである。例えば、ＳＴＭ−０の場合、セクションオーバーヘッドのフレーム同期用のＡ１，Ａ２バイトは、それぞれ１バイトである。これに対して、ＳＴＭ−１の場合、ＳＴＭ−０を３多重したフレーム構成に相当するから、フレーム同期用のＡ１，Ａ２バイトは、それぞれ３バイト構成となる。
【０００６】
図５はＳＤＨ通信システムの説明図であり、５１−１〜５１−ｎはＳＴＭ−Ｎ回線に対して終端機能を有する回線終端機能部（ＳＤＨＩ）、５２は制御部（ＳＤＨＣ）、５３はスイッチ部（ＳＷ）を示す。回線終端機能部５１−１〜５１−ｎは、例えば、光信号と電気信号との変換を行う変換部と、ＳＴＭ−Ｎフレームの終端処理を行う回線終端部と、ＳＴＭ信号の処理を行う回線処理部とを含む構成を有するものである。
【０００７】
制御部５２は、マイクロプロセッサ等により構成され、各回線終端機能部５１−１〜５１−ｎを制御して、ＳＴＭ−Ｎ回線に対するＳＤＨフレームの送受信を行い、スイッチ部５３に於いて回線終端機能部５１−１〜５１−ｎ間のパス切替え等の処理を行い、複数のＳＤＨ回線間でＳＴＭ−Ｎのフォーマットにより高速でデータ伝送を行うことができる。
【０００８】
【発明が解決しようとする課題】
ＳＤＨ通信システムに於いては、前述のように、各種のビットレートが適用されている。従って、ＳＤＨ通信システムを構成するＳＤＨ回線終端装置に於いても、ＳＤＨフレームのビットレート、即ち、ＳＤＨ回線の回線種別に対応した構成とする必要がある。その為に、ＳＤＨ回線の回線種別に対応してＳＤＨ回線終端装置を構成することになるが、多種類の構成を開発，製造，試験等を行う必要があり、且つ予備品としても回線種別対応に用意する必要かある。それによって、コストアップとなる問題がある。
本発明は、ＳＤＨ回線の回線種別に対応した機能を有するＳＤＨ回線終端装置を自動的に構成することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のＳＤＨ回線終端装置の機能設定方法は、図１を参照して説明すると、ＳＤＨ回線に対する回線インタフェース部１と、ＳＤＨ終端処理部２と、回線処理部３と、各部を制御する制御部（マイクロプロセッサ４）と、メモリ６，７とを含むＳＤＨ回線終端装置の機能設定方法に於いて、受信ＳＤＨフレームに対する同期引込みが可能となるクロック信号を基にＳＤＨ回線の回線種別を識別し、少なくとも回線処理部３をプログラマブルゲートアレーにより構成し、メモリ７に複数種類のコンフィグレーションデータＣＮＦ１，ＣＮＦ２，・・・を格納し、ＳＤＨ回線の回線種別を識別して、メモリ７から回線種別に対応したコンフィグレーションデータを読出して、プログラマブルゲートアレーにより構成した回線処理部３に設定する過程を含むものである。
【００１０】
又ＳＤＨ終端処理部２は、受信ＳＤＨフレームのフォーマットによりＳＤＨ回線の回線種別を判定して、制御部に通知する構成とする。又制御部は、ＳＤＨ回線の回線種別に従ったファームウエアに切替える構成とする。
【００１１】
又本発明のＳＤＨ回線終端装置の機能設定方法は、ＳＤＨ回線に対する回線インタフェース部１と、ＳＤＨ終端処理部２と、回線処理部３と、各部を制御する制御部（マイクロプロセッサ４）と、メモリ６，７とを含むＳＤＨ回線終端装置の機能設定方法であって、少なくとも回線処理部３をプログラマブルゲートアレーにより構成し、メモリ７に複数種類のコンフィグレーションデータを格納し、ＳＤＨ回線の回線種別を識別して、メモリから回線種別に対応したコンフィグレーションデータを読出して、プログラマブルゲートアレーにより構成した回線処理部３に設定する過程を有するものである。又受信ＳＤＨフレームに対する同期引込みが可能となるクロック信号を基に、ＳＤＨ回線の回線種別を識別する過程を含むことができる。
【００１２】
【発明の実施の形態】
図１は本発明の実施の形態の説明図であり、１は電光変換部（Ｅ／Ｏ）や光電変換部（Ｏ／Ｅ）を含む変換部、２はＳＤＨ回線終端部、３は回線処理部、４は各部を制御する制御部としてのマイクロプロセッサ（μＰ）、５はクロック制御部（ＣＬＫ）、６，７はメモリ、８は内部バス、９はメモリバス、１０は各部に動作電力を供給するオンボード電源部（ＯＢＰ）、ＣＮＦ１〜ＣＮＦｍはコンフィグレーションデータを示す。
【００１３】
変換部１は、電光変換部（Ｅ／Ｏ）と光電変換部（Ｏ／Ｅ）とを含み、ＳＴＭ−Ｎフレームを伝送するＳＤＨ回線を光伝送路とした場合であり、そのＳＤＨ回線からの光信号を電気信号に変換し、又処理した信号を光信号に変換してＳＤＨ回線に送出するものである。又ＳＤＨ回線終端部２は、ＳＴＭ−Ｎフレームのセクションオーバーヘッドの終端処理、パス終端処理、警報処理等を行う。
【００１４】
又マイクロプロセッサ４と、ワークエリア用としてのメモリ６と、ＥＰＲＯＭ等の不揮発性メモリ構成のメモリ７とをメモリバス９を介して接続し、メモリ７に、複数種類のコンフィグレーションデータＣＮＦ１〜ＣＮＦｍや各種のプログラムを格納する。又マイクロプロセッサ４は、内部バス８を介して各部を制御するように接続している。又回線処理部３は、プログラマブルゲートアレー（ＦＰＧＡ；Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）により構成する。このＦＰＧＡは、コンフィグレーションデータを設定しないと、所望の機能を実現できないものである。
【００１５】
そこで、メモリ７に、ＳＤＨ回線の回線種別に対応した回線処理部３の機能を実現する為のコンフィグレーションデータＣＮＦ１〜ＣＮＦｍを格納しておき、ＳＤＨ回線の回線種別を識別し、マイクロプロセッサ４は、ＳＤＨ回線の回線種別に対応したコンフィグレーションデータをメモリ７から読出して、ＦＰＧＡ構成の回線処理部３に設定する。この設定終了により、回線処理部３は、ＳＤＨ回線の回線種別に対応したパス変換処理等の回線処理を実行する機能を備えた構成となる。
【００１６】
ＳＤＨ回線の回線種別の識別手段としては各種適用可能であり、例えば、受信ＳＤＨフレームのフォーマットの識別、ビット同期やフレーム同期等の同期引込み、外部装置からの設定等がある。同期引込みは、例えば、高速クロック信号を用いて受信ＳＤＨフレームに対する同期引込みが可能となるか否かを判定し、同期引込みが不可能の場合、次の低速クロック信号に切替えて同期引込みを行う過程を順次実行して、同期引込みが可能となったクロック信号を基に、ＳＤＨフレームのビットレートを判定することができる。例えば、セクションオーバーヘッドのフレーム同期用のＡ１，Ａ２バイトを抽出して同期引込みが可能か否かの判定を、クロック制御部５からのクロック信号の速度を変更して実行することもできる。又ＳＤＨ回線終端部２に於いて、例えば、ＳＴＭ−６４のビットレートに相当するクロック信号を用いて受信ＳＤＨフレームをサンプリングし、受信ＳＤＨフレームがＮＲＺ符号によるか又はＲＺ符号によるかに対応して、１ビット分の幅を識別することが可能であるから、それによってビットレートを識別することができる。即ち、ＳＤＨ回線の回線種別を識別することができる。
【００１７】
メモリ７に格納したコンフィグレーションデータＣＮＦ１，ＣＮＦ２，ＣＮＦ３を例えばＳＤＨ回線のＳＴＭ−０，ＳＴＭ−１，ＳＴＭ−４に対応させてメモリ７に予め格納したとすると、１５５．５２ＭＨｚのクロック信号を用いて受信ＳＤＨフレームに対する同期がとれたとすると、ＳＤＨ回線の回線種別はＳＴＭ−１であると判定することができる。この回線種別の情報をマイクロプロセッサ４に通知すると、マイクロプロセッサ４は、メモリ７からコンフィグレーションデータＣＮＦ２を読出して、回線処理部３に設定する。それにより、回線処理部３は、ＳＴＭ−１のＳＤＨ回線の回線種別に従った警報処理や回線処理を行う機能を実現することができる。又ＳＤＨ回線の回線種別をＳＴＭ−０と判定した時は、メモリ７からコンフィグレーションデータＣＮＦ１を読出して、回線処理部３に設定することになる。
【００１８】
又ＳＤＨ回線終端部２も、回線処理部３と同様なＦＰＧＡ又はそれより規模が小さいＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ａｒｒａｙ）又はＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｖｉｃｅ）により構成し、メモリ７に、ＳＤＨ回線の回線種別に対応したコンフィグレーションデータを格納しておき、最初にドラフトとして例えばＳＴＭ−０用のコンフィグレーションデータを設定し、受信ＳＤＨフレームに対する処理が可能か否かを判定し、不可能の場合は、ＳＴＭ−１用のコンフィグレーションデータを設定し、受信ＳＤＨフレームの処理が可能か否かを判定することを順次実行してＳＤＨ回線の回線種別に対応したコンフィグレーションデータをＳＤＨ回線終端部２に設定することも可能である。
【００１９】
なお、ＳＴＭ−０とＳＴＭ−１との両方に対して対応できるように構成したＳＤＨ回線終端部２が知られており、従って、ＳＤＨ回線の回線種別として、ＳＴＭ−０とＳＴＭ−１との２種類の場合は、回線処理部３のみをＦＰＧＡ構成とすれば良いことになる。その場合に、メモリ７にはＳＴＭ−０対応のコンフィグレーションデータと、ＳＴＭ−１対応のコンフィグレーションデータとを格納することになる。
【００２０】
又ＳＤＨ回線終端部２及び回線処理部３を、ＳＤＨ回線の回線種別に対応した機能に設定すると共に、マイクロプロセッサ４も、ＳＤＨ回線の回線種別に従って各部を制御する必要があり、その為のファームウエアを切替える設定を行うものである。
【００２１】
図２は本発明の実施の形態のフローチャートを示し、ＳＤＨフレームを受信することにより（Ａ１）、例えば、クロック信号の速度を初期設定して、同期引込みが可能か否かを判定し（Ａ２）、同期引込みが不可能の場合は、クロック信号の速度を切替え（Ａ３）、同期引込みが可能となると、その時のクロック信号の速度を基にＳＤＨ回線の回線種別を識別できるから、マイクロプロセッサ４に通知する（Ａ４）。
【００２２】
マイクロプロセッサ４は、メモリ７からＳＤＨ回線の回線種別に対応したコンフィグレーションデータを読出し（Ａ５）、そのコンフィグレーションデータを回線処理部３に設定し（Ａ６）、システム再起動を行う（Ａ７）。それにより、回線処理部３は、設定したコンフィグレーションデータに従った機能を実行することができるものとなる。なお、回線処理部３に対するコンフィグレーションデータの設定に伴って、マイクロプロセッサ４は、回線種別に対応したファームウエアに切替えるものである。
【００２３】
図３は本発明の実施の形態の回線終端装置の説明図であり、図１と同一符号は同一部分を示し、ＦＰＧＡにより回線処理部３とマイクロプロセッサ４との機能を実現する場合を示す。このマイクロプロセッサ４は、例えば、基本命令数を少なくしたＲＩＳＣ（Ｒｅｄｕｃｅｄ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｓｅｔ  Ｃｏｍｍｐｕｔｅｒ）構成とすることができるもので、このマイクロプロセッサ４をマクロブロックとしたＦＰＧＡ構成とすることができる。或いは、回線処理部３の機能を実現する為のコンフィグレーションデータを設定する前に、マイクロプロセッサ４の機能を実現する為のコンフィグレーションデータを設定する構成とすることができる。なお、図１に於けるオンボード電源部１０は図示を省略している。又図３に於いて、１１−１〜１１−ｎはＳＤＨ回線に対する回線対応部、１２は低次パス終端部、１３はスイッチ機能部、１４はタイミング制御部、１５は位相同期回路（ＰＬＬ）を示す。
【００２４】
又回線対応部１１−１〜１１−ｎは、それぞれ変換部１とＳＤＨ回線終端部２とを含み、各ＳＤＨ回線終端部２は、内部バス８によりマイクロプロセッサ４と接続されている。又回線対応部１１−１〜１１−ｎのＳＤＨ回線終端部２と、回線処理部３との間に、バスを介して低次パス終端部１２を接続し、受信ＳＤＨフレームに対しては、ＳＤＨ回線終端部２に於いて高次パスの終端を行い、低次パス終端部１２に於いて低次パスの終端を行う場合を示す。
【００２５】
又タイミング制御部１４からＳＤＨ回線終端部２に対して参照信号ＲＦを送出し、又ＳＤＨ回線終端部２に於いて受信ＳＤＨフレームから再生した再生クロック信号ＲＣＬＫを送出する。従って、ＳＤＨ回線終端部２は、再生クロック信号ＣＬＫを出力できる場合は、受信ＳＤＨフレームにビット同期をとることができたことになり、受信ＳＤＨフレームのビットレートを識別することができる。即ち、ＳＤＨ回線の回線種別を識別することができる。又フレーム同期をとって高次パス終端を行うことになるから、フレーム同期をとることができたことにより、ＳＤＨ回線の回線種別を識別することができる。又タイミング制御部１４は、再生クロック信号ＲＣＬＫを基にクロック及びフレームパルスＣＬＦＰを送出し、又再起動タイミング信号ＲＳＴを送出する。又図示を省略した上位装置からの各種の制御信号を受信し、又内部バス８を介して各部にタイミング信号を送出する。
【００２６】
又スイッチ機能部１３は、回線処理部３との間で低次パス又は高次パスの切替えを行う機能を有し、例えば、二重化構成とし、図示を省略した上位装置からの指示に従って現用，予備の切替えを行い、その切替えの状態情報を送出する構成とすることができる。又回線処理部３は、前述のように、メモリ７に格納したコンフィグレーションデータを選択して設定することにより、ＳＤＨ回線の回線種別に対応した処理を実行できる構成となる。
【００２７】
【発明の効果】
以上説明したように、本発明は、回線インタフェース部１とＳＤＨ回線終端部２と回線処理部３とマイクロプロセッサ４による制御部と、メモリ６，７とを含み、メモリ７にＳＤＨ回線の回線種別対応のコンフィグレーションデータＣＮＦ１〜ＣＮＦｎを格納しておき、又少なくとも回線処理部３をＦＰＧＡ構成とし、回線インタフェース部１に接続されたＳＤＨ回線の回線種別をフレーム同期等により識別し、制御部の制御によって、ＳＤＨ回線の回線種別に対応したコンフィグレーションデータをメモリ７から読出して、ＦＰＧＡ構成の回線処理部３に設定するものであり、それによって、回線処理部３は、ＳＤＨ回線の回線種別に対応した警報処理，パス変換等を実行できる構成となる。従って、各種のＳＤＨ回線の回線種別に対して、同一のＦＰＧＡ構成の回線処理部３を設け、且つメモリ７に回線種別対応のコンフィグレーションデータを格納しておくことにより、所望の回線種別に対応した回線処理機能を実現することができるから、システムのコストダウンを図ることができる利点がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の説明図である。
【図２】本発明の実施の形態のフローチャートである。
【図３】本発明の実施の形態の回線終端装置の説明図である。
【図４】ＳＤＨフレームフォーマットの説明図である。
【図５】ＳＤＨ通信システムの説明図である。
【符号の説明】
１  回線インタフェース部
２  ＳＤＨ回線終端部
３  回線処理部
４  マイクロプロセッサ（μＰ）
５  クロック制御部（ＣＬＫ）
６，７  メモリ
８  内部バス
９  メモリバス
１０  オンボード電源部（ＯＢＰ）
ＣＮＦ１〜ＣＮＦｎ  コンフィグレーションデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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