(57)【特許請求の範囲】
【請求項１】
一対の主表面を有する半導体基体を備え、
前記半導体基体は第１導電型の低抵抗基板および該低抵抗基板と電気的に接続され前記主表面にほぼ垂直な方向に長く延びる第１導電型の第１ドリフト領域と該第１ドリフト領域に隣接する第２導電型の第２ドリフト領域とがそれぞれ複数個交互に並行配列されたドリフト領域を有し、
前記半導体基体の一方の主表面にはショットキー金属層を含む第１電極、他方の主表面には前記低抵抗基板に低抵抗にオーミック接続される第２電極がそれぞれ具備され、
前記第１電極と前記第２電極との間に電流通電を阻止する向きの電圧が印加されたときには前記第１ドリフト領域と前記第２ドリフト領域に正および負の空間電荷領域が交互に並ぶ形となり、該空間電荷領域で電極間に印加された電圧を保持するショットキーダイオードにおいて、
前記ショットキー金属層と前記第１ならびに第２ドリフト領域とが隣接する部分に第１導電型のバッファー領域を介在させた
ことを特徴とするショットキーダイオード。
【請求項２】
請求項１において、前記第１導電型のバッファー領域のドーピング濃度が前記第１ドリフト領域と同等もしくは、それより小さい値であることを特徴とするショットキーダイオード。
【請求項３】
一対の主表面を有する半導体基体を備え、
前記半導体基体は第１導電型の低抵抗基板および該低抵抗基板と電気的に接続され前記主表面にほぼ垂直な方向に長く延びる第１導電型の第１ドリフト領域と該第１ドリフト領域に隣接する第２導電型の第２ドリフト領域とがそれぞれ複数個交互に並行配列されたドリフト領域を有し、
前記半導体基体の一方の主表面にはショットキー金属層を含む第１電極、他方の主表面には前記低抵抗基板に低抵抗にオーミック接続される第２電極がそれぞれ具備され、
前記第１電極と前記第２電極との間に電流通電を阻止する向きの電圧が印加されたときには前記第１ドリフト領域と前記第２ドリフト領域に正および負の空間電荷領域が交互に並ぶ形となり、該空間電荷領域で電極間に印加された電圧を保持するショットキーダイオードにおいて、
前記ショットキー金属層と前記第２ドリフト領域とが対面する一部分には該ショットキー金属層と該第２ドリフト領域とに接する第１導電型のバッファー領域が部分的に具備され、それ以外の前記対面する部分には前記ショットキー金属層と前記第２ドリフト領域との間に絶縁膜が介在された
ことを特徴とするショットキーダイオード。
【請求項４】
請求項３において、複数個の前記第２導電型の第２ドリフト領域が前記半導体基体内において電気的に連結されたことを特徴とするショットキーダイオード。
【請求項５】
請求項３において、前記第２導電型の第２ドリフト領域が前記半導体基体内において前記第１導電型の第１ドリフト領域によって複数個に分割されたことを特徴とするショットキーダイオード。
【請求項６】
一対の主表面を有する半導体基体を備え、
前記半導体基体は第１導電型の低抵抗基板および該低抵抗基板と電気的に接続され前記主表面にほぼ垂直な方向に長く延びる第１導電型の第１ドリフト領域と該第１ドリフト領域に隣接する第２導電型の第２ドリフト領域とがそれぞれ複数個交互に並行配列されたドリフト領域を有し、
前記半導体基体の一方の主表面にはショットキー金属層を含む第１電極、他方の主表面には前記低抵抗基板に低抵抗にオーミック接続される第２電極がそれぞれ具備され、
前記第１電極と前記第２電極との間に電流通電を阻止する向きの電圧が印加されたときには前記第１ドリフト領域と前記第２ドリフト領域に正および負の空間電荷領域が交互に並ぶ形となり、該空間電荷領域で電極間に印加された電圧を保持するショットキーダイオードにおいて、
前記ショットキー金属層と前記第２ドリフト領域とが対面する部分には該ショットキー金属層と該第２ドリフト領域とに接する第２導電型のバッファー領域が介在され、
前記バッファー領域のドーピング濃度が前記第２ドリフト領域より低い値である
ことを特徴とするショットキーダイオード。
【請求項７】
請求項１乃至６のいずれか１項に記載のショットキーダイオードを使用した電源電圧の実効値が１００Ｖ以上の電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ショットキーダイオードおよびそれを用いた電力変換装置に関する。
【０００２】
【従来の技術】
シリコンを素材としたショットキーダイオードは、高速の整流ダイオードとして各種電気機器の電源回路や電力変換器などに広く活用されている。ユニポーラ型の半導体素子なのでリカバリー電流が極めて小さく、オン状態からオフ状態へ短い時間に移行するので高速動作が要求される電気回路に使われている。しかし、従来のショットキーダイオードの適用は電源電圧が１００Ｖ以下の低い範囲の用途に限られていた。その理由は、電源電圧の高い回路には高耐圧のダイオードが必要になるが、従来のショットキーダイオードでは以下に説明する如く高耐圧化にともなってオン電圧が著しく大きくなり、導通損が激増するという問題があったからである。すなわち、従来のショットキーダイオードを高耐圧化するためには、アノード端子とカソード端子の間にカソード端子＋，アノード端子−の向きの電圧が印加されたときに半導体素子内部で発生する電界強度がアバランシェ降伏に至る臨界強度より低くなるように空乏層が形成される必要がある。それには空乏層が広がり易いようにドリフト層領域の抵抗率を高くし、かつ高電圧を保持するように厚くしなければならない。このため、素子の耐圧を高くするにつれて、端子間を流れる電流による電圧降下は急激に大きくなるという問題があった。
【０００３】
これに対し、特開昭57−124469号公報および米国特許第4,754,310号明細書において、「半導体本体と、少なくとも装置が高電圧動作モードの時この半導体本体の一部を貫いて空乏層を形成する手段とを備えている半導体装置において、該半導体本体がｎ型の第１領域を複数個具え、これらの第１領域の間にｐ型の第２領域をはさみ込み、これらの第１および第２の領域の総数を少なくとも四つとし、該第１および第２の領域の厚さに対して垂直の方向の長さを、少なくとも前記装置の高電圧動作モードにて前記半導体本体部内に広がる空乏層により自由電荷キャリアが排除されたとき、この半導体本体部間にて１００Ｖ以上の電圧を担うのに十分な長さとし、少なくとも前記第１領域が少なくとも前記装置の一つの動作モードで前記半導体本体部を経て延在する電気的に並列な電流経路を形成し、前記第１および第２の領域のそれぞれの厚さおよびドーピング濃度の値を、前記自由電荷キャリアが排除されて、前記１００Ｖ以上の電圧を担う時に前記第１および第２の領域が正および負の空間電荷領域が交互に並ぶ形となり、この交互に積層された領域のそれぞれにおける単位面積当りの空間電荷が、該空間電荷による電界がこれを超えるとアバランシェ降伏を前記半導体本体部に生じさせる臨界強度より低くなる程度に平衡が保たれるような値とすることにより、低損失化と高耐圧化を同時に実現する半導体装置」が提案されている。かかる半導体本体を前記ショットキーダイオードにて適用すれば、電流通電経路となる前記第１もしくは第２領域のドーピング濃度を従来のドリフト層領域の濃度より大幅に高くでき、かつその長さも小さくすることができるので、本体部の電圧降下は前述の従来技術の半導体装置のように所望の降伏電圧の２乗に比例するのではなく、所望の降伏電圧の１乗に比例して高くなるだけで済む。その結果、従来より導通損失の著しく低減された高耐圧ショットキーダイオードが実現でき、いっそう高電圧の電源回路や電力変換回路に適用できる。
【０００４】
しかしながら、前記の改善された半導体本体部内のドリフト領域をそのまま従来のショットキーダイオードに適用すると、以下に述べるようにリカバリー電流が発生するためショットキーダイオードの特長を失うという問題がある。図７は前記の改善された半導体本体部内のドリフト領域をそのまま従来のショットキーダイオードに適用した場合の素子の断面構造を摸式的に示す図である。上下に主表面ならびに一対の主電極６，７を具備した平行平板型の縦形ショットキーダイオードの例である。この場合にはショットキー金属６は積層された前記ｎ型の第１の領域３およびｐ型の第２の領域４のそれぞれの一方の端部露出部３６および４６に接触されることになる。この例では半導体本体内部で電流を運ぶ電荷担体となる多数キャリアが電子である。したがって、ショットキー金属６と前記ｎ型の第１領域３とで形成されるショットキー障壁を順方向にバイアスする向きの電圧が印加された状態では電流のほとんどは前記ｎ型の第１領域３を通って流れる電子電流である。同じバイアス状態において前記ショットキー金属６が前記ｐ型の第２の領域４に接触する部分４６においては、そこに形成されるショットキー障壁が逆バイアスなので流れるホール電流は多くはない。しかし、通常は該ｐ型の第２の領域４のドーピング濃度が高いので比較的大きなリーク電流が発生する。このリーク電流が前記ｎ型の第１領域３に流れ込み少数キャリア（この場合はホール）の注入が起こり、伝導度変調によってオン電圧はいっそう減少するものの、少数キャリアの蓄積現象によってオン状態からオフ状態へ移行するときに大きなリカバリー電流が生じる結果となり、ショットキーダイオードとしての特長を喪失することになる。前記第１および第２の領域の伝導度が逆の場合でも同じ問題が生じる。
【０００５】
この新たな問題に対して、前記した特開昭57−124469号公報および米国特許第4,754,310号明細書において、横形高電圧ショットキーダイオードに関してその解決方法の一つが提案されている。図８はその具体的な提案構造を示す。前記特開昭57−124469号公報および米国特許第4,754,310号明細書にはこの部分を次のように説明している。すなわち、「ショットキー金属層６とｎ型層３とで金属―半導体整流接合を形成するが、交互積層層３（ｎ型）および４(ｐ型)はショットキー金属層６が形成するダイオードのアノードと電極７およびｎ型領域２が形成するカソードとの間の実効的に真性な領域を形成する。この半導体装置ではショットキー金属層６がｐ型層４と組んで逆ショットキー障壁を形成する。このｐ型ショットキーコンタクトの区域を制御してその逆電流を減らし、これによりｐｎ接合３４からの少数キャリア効果が生ずるのを阻止するのが望ましい。これはショットキー金属層６が形成されている溝に沿って間隔を置いて溝の側壁に顔を出す付加的なｎ型領域５１を設けることにより実現できる。このようなｎ型領域５１の厚さを図８では点線で示した。ｎ型領域５１が存在する場所では層４が溝の側壁と接触しないことになる。そしてｎ型領域５１同士の間の間隔では交互積層層３および４が側壁まで達する。」との開示がある。
【０００６】
しかしながら、ここに開示された構造のショットキーダイオードでは、ショットキー金属層６とｐ型層４との間にｎ型領域５１を介在させてｐ型ショットキーコンタクトの逆電流を低減する手段が開示されてはいるが、該ｎ型領域５１が部分的にしか設けられていないので、該ｎ型領域５１の設けられていない部分では少数キャリアの注入が発生する問題があり、この提案構造によっても前記した問題の完全な解決には至らなかった。
【０００７】
【発明が解決しようとする課題】
上記した従来技術では高耐圧ショットキーダイオードのオン電圧を低減できる構造の開示はあるものの、それに付随して発生する少数キャリアの注入によるリカバリー電流が増大するという新規な課題に対しての解決策が不十分のため、折角の低損失のショットキーダイオードが実現できないという問題があった。
【０００８】
本発明の目的は、ショットキーダイオードにおける少数キャリアの注入を抑制してリカバリー電流の防止する新規な素子構造を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によるショットキーダイオードにおいてはショットキー金属層と第１導電型および第２導電型の交互積層層との間の全ての領域に第１導電型バッファー層を介在させたものである。ここで、第１導電型と第２導電型は、それぞれｐ型またはｎ型であり、かつ互いに反対導電型である。
【００１０】
さらに、ショットキー金属層と第２導電型の交互積層層と間のリーク電流を低減するため、ショットキー金属層と第２導電型の交互積層層との間の一部に第１導電型バッファー層を介在させ、一部分を除いた他のショットキー金属層と第２導電型の交互積層層との間の領域に絶縁膜を介在させたものである。
【００１１】
また、ショットキー金属層と第２導電型の交互積層層とのショットキーコンタクトの逆ショットキー障壁を完全にしてそこでのリーク電流を低減するためにショットキーコンタクト部分の前記ショットキー金属層と第２導電型の交互積層層との間に比較的低いドーピング濃度の第２導電型バッファー層を介在したものである。
【００１２】
【発明の実施の形態】
以下、本発明を実施例に基づいて説明する。図１(a)は本発明の第１の実施例を示す半導体装置の平面図、(b)はそのＡ−Ａ′線に沿う断面図であり、図２は図１(a)の半導体装置の部分Ｂの詳細な鳥瞰図で、本発明の第１の実施例の新規な部分をより具体的に示すものである。
【００１３】
図１において、本半導体装置はほぼ方形の平面形状をなし、上下に主表面を有する平行平板状のシリコン素材の半導体基体１の一方の主表面にショットキー金属層を含むアノード電極６，他方の主表面にカソード電極７が具備されて、両電極間に電圧が印加されたときに半導体基体１の一部を貫いて空乏層を形成することにより前記アノード電極とカソード電極間の電流通電を阻止する手段を具えている半導体装置である。半導体基体１の他方の主表面側にはドーピング濃度の最も高い低抵抗のｎ型基盤（ｎ++）２、該ｎ型基盤２と一方の主表面のショットキー金属層を含むアノード電極６との間に前記したドーピング濃度の比較的高いｎ型の第１領域３とほぼ同じ濃度のｐ型の第２領域４が交互に隣接して配列した電圧保持領域がある。この電圧保持領域は、前記のアノードおよびカソード電極間に電流通電を阻止する向きの電圧が印加されたときには、該ｎ型の第１領域３およびｐ型の第２領域４にそれぞれ正および負の空間電荷が広がり、それらが交互に並ぶ形となってマクロなスケールで見て中性状態となり、実効的に高抵抗率の真性半導体材料からなるように振る舞い、この領域の長さを適当に増せば降伏電圧を一層高くすることができる。一方、電極間に電流が流れる向きの電圧が印加されたときには、電子電流が前記したドーピング濃度の比較的高いｎ型の第１領域３に流れるので、この電圧保持領域のオン抵抗を著しく低くすることができる。
【００１４】
図１の半導体装置の実施例では、前記の電圧保持領域の周辺にはｎ型ドリフト層３０が具備されている。この部分のドーピング濃度は従来の半導体装置の同じ耐電圧のドリフト層の濃度であってもよい。また、ここには従来の半導体装置と同様に前記ドリフト層３０の一方の表面部に比較的高濃度のｐ型層２０が設けられている。ショットキー金属層６の終端部に位置して具備されて終端部での電界集中による阻止電圧の低下や劣化を防止するためのいわゆるガードリングである。ここには、他のターミネション構造、例えばフィールドリミッティングリング（ＦＬＲ），フィールドプレート（ＦＰＴ）、あるいはジャンクションターミネーションエクステンション（ＪＴＥ）などが適用することができる。本発明は上記の電圧保持領域の構造に新規な提案を行うものであり、ターミネーション構造に関しては何らの規定はなく、かつまた本発明の適用範囲がこの部分によって制限されるものではない。
【００１５】
この第１の実施例の新規な点は図１の断面図（ｂ）に見られる如くショットキー金属層６とｎ型およびｐ型の交互に隣接して配列された層との間の全ての領域にｎ型シリコン半導体層（バッファー層）５を介在させた点である。以下に、このバッファー層の構造ならびに作用効果などを図２によってより詳しくかつ具体的に説明する。
【００１６】
図２は図１の平面図(ａ)内の部分Ｂを切り出した鳥瞰図である。図中の各部に付した構成部分の番号が図１に示したものと同じ部分はその構造，導電型および作用が等しい部分を指す。最もドーピング濃度の高いｎ型シリコン基盤(ｎ++)２はリンのドーピング濃度が２×１０20、厚さが約２００μｍ、抵抗率が約５ｍΩ・cmの低抵抗基盤である。ドーピング濃度の比較的高いｎ型の第１領域３とほぼ同じ濃度のｐ型の第２領域４が交互に隣接してストライブ構造に配列した電圧保持領域の長さは約４０μｍであって、構成要素となる前記した第１および第２領域は、そのドーピング濃度および幅は両領域ともほぼ同じであって、それぞれ４×１０15および５μｍである。該第１および第２領域の一方の主表面には厚さが５μｍ，ドーピング濃度が約２×１０15のｎ型バッファー層５が両領域が存在する全域の表面に形成され、さらに該ｎ型バッファー層５の表面にショットキー金属となるクロム，白金またはモリブデンが形成され界面にショットキー障壁５６が形成される。
【００１７】
この実施例において前記ｎ型バッファー層５の作用を以下に説明する。両電極間に電流が通電するオン状態にあるとき、電極間を流れる電流のほとんど全てがｎ型基盤２から出てｎ型の前記第１領域を通過し、そして順方向にバイアスされた前記ショットキー障壁５６を超えてアノード電極に至る電子電流であることが望ましい。もし、ショットキー障壁５６を超えてｐ型の前記第２領域を通過するホール電流が電極間の主電流の一部を分担すると、これらのホール電流は前記第１と第２領域で構成されるｐｎ接合３４を順バイアスして、この接合を超えてｎ型の第１領域に注入されそこに少数キャリアとして蓄積される。ｎ型第１領域の伝導度変調によってオン電圧はいっそう減少するものの、少数キャリアの蓄積現象によってオン状態からオフ状態へ移行するときに大きなリカバリー電流が生じる結果となり、ショットキーダイオードとしての特長を喪失することになるからである。新規に設けた前記ｎ型バッファー層５はこのホール電流の発生を防止する。すなわち、オン状態はカソード電極７に対してアノード電極６が正電位となる向きの電圧が印加された状態であるが、この印加電圧は前記第１領域３と前記第２領域４とで構成されるｐｎ接合３４を順方向バイアスする向きの電圧ではあるが、ｎ型バッファー層５と前記第２領域４とで構成されるｐｎ接合４５を逆方向にバイアスするので結局のところ該ｐ型の第２領域４は電位的にはフローティングの状態になり、前記ｐｎ接合３４が順方向にバイアスされることがない。ここを流れるホール電流成分として考えられるのは前記ｐｎ接合４５のリーク電流であるが、接合を構成するｎ型バッファー層５が比較的低いドーピング濃度に設定されているのでそのレベルは極めて微小でありホール電流は無視できる。ｐ型の第２領域４にショットキー金属層６が直接接触した部分のある前記した従来の構造（図７および図８参照）に比べてリーク電流が著しく低減されるので、本構造の改善効果は容易に理解できよう。なお、前記ｎ型バッファー層５のドーピング濃度は前記ｐｎ接合４５ならびにショットキー障壁５６における逆リーク電流をできるだけ少なくするという見地から前記第１領域と同等か、もしくは可能な限り低濃度であることが好ましい。しかし、以下に述べる順方向通電には内部抵抗成分となるので、この抵抗増加の許される範囲に制限される。一方、アノードおよびカソード電極間に電流通電を阻止する向きの電圧が印加されたときには、ｎ型の第１領域３とｐ型の第２領域４が交互に隣接して配列した電圧保持領域では、該第１領域３および第２領域４で構成されるｐｎ接合３４が逆バイアスされて、それぞれの領域内に正および負の空間電荷が広がらねば所望の耐電圧が得られない。電圧が低いときは印加電圧の全てがショットキー障壁５６で阻止される。印加電圧に応じてｎ型層５に空乏層が広がって電圧を保持するが、約４０Ｖの電圧でこの空乏層の先端が前記ｐ型の第２領域４に到達すると、以降の電圧は前記ｐｎ接合３４に印加されるようになり、前記第１領域３および第２領域４の領域内に一斉に空乏層が広がりはじめる。こうして電圧保持領域は所定の電圧を阻止することになる。
【００１８】
前記した本発明の第１の実施例は、耐電圧が６００Ｖのシリコンショットキーダイオードへ適用した例であるが、本実施例のドリフト層の単位面積当たりの抵抗(Ｒon.ｓ）は約９ｍΩ−cm2となり、前記ｎ型層５の抵抗分約１ｍΩ−cm2を加えても総抵抗は１０ｍΩ−cm2 である。これは従来の同耐圧のショットキーダイオードの場合の約５０ｍΩ−cm2 に比べて１／５に激減できたことになる。
【００１９】
図３は本発明の第２の実施例を示す。図１の平面図（ａ）内の部分Ｂに相当する部分の断面図である。図中の各部に付した構成部分の番号が図２に示したものと同じ部分はその構造，導電型および作用が等しい部分を指す。本実施例の先の実施例と異なるところは、前記ｐ型の第２領域４とショットキー電極層６との間にＳｉＯ2 などの絶縁膜９が介在された部分とｎ型バッファー層８が介在された部分があることである。ただし、本図は断面図なのでそれぞれのｐ型の第２領域４が隔離された形で示されているがこれらは他の部分で連結されていなければならない。また、前記ｎ型層８は第１の実施例のように半導体基体の表面に積み上げた構造でも作用は同じである。
【００２０】
図４は図３の実施例をさらに具体的な形状で示した鳥瞰図である。図中の各部に付した構成部分の番号が図３に示したものと同じ部分はその構造，導電型および作用が等しい部分を指す。図では見えないが絶縁膜９がある部分の基体内には前記ｐ型の第２領域４が具備されている。この実施例において前記ｎ型バッファー層８および絶縁膜９の作用を以下に説明する。両電極間に電流が通電するオン状態にあるとき、すなわち、カソード電極７に対してアノード電極６が正電位となる向きの電圧が印加されたとき、前記ｎ型バッファー層８が配された部分以外のｐ型の第２領域４はショットキー金属層６との間に介在された絶縁膜９によって完全に不動態化されている。ｎ型バッファー層８が配されたところでは、該ｎ型バッファー層８とｐ型の第２領域４とで構成されるｐｎ接合４８が逆バイアスされるのでここを流れるリーク電流は低いレベルに抑えることができる。その結果、主電流通路となる前記ｎ型の第１領域３内へのホールの注入が防止できる。一方、アノードおよびカソード電極間に電流通電を阻止する向きの電圧が印加されたときには、前記ｎ型バッファー層８とショットキー金属層６との間のショットキー障壁が逆バイアス状態になるが、数１０Ｖの低い電圧で降伏またはピンチオフ状態になって、それ以上の電圧が印加されると該第１領域３および第２領域４で構成されるｐｎ接合３４を逆バイアスするようになり、前記第１領域３および第２領域４の領域内に一斉に空乏層が広がりはじめる。こうして電圧保持領域は所定の電圧を阻止することになる。この実施例の先の第１の実施例より優れた点は、前記ｐ型の第２領域４の一部分に比較的高濃度のｎ型ドーパントをイオン打ち込み法などの簡便な方法で前記ｎ型バッファー層８を形成すれば良いという製作の容易性にある。
【００２１】
図５は本発明の第３の実施例を示す。図１の平面図（ａ）内の部分Ｂに相当する部分の鳥瞰図である。図中の各部に付した構成部分の番号が図４に示したものと同じ部分はその構造，導電型および作用が等しい部分を指す。図４と同じく絶縁膜９がある部分の基体内には前記ｐ型の第２領域４が具備されている。この実施例の図３および図４で示した本発明の第２の実施例と相違するところは、ストライプ状に配置された前記第２領域のそれぞれにショットキー金属層６との間に絶縁膜９が介在された部分とｎ型バッファー層８が介在された部分が具備されていて、前記ｐ型の第２領域４が半導体基体内において必ずしも連結されていなくても良い点である。各部の動作ならびに作用は第２の実施例で述べたのと同様である。本実施例の有利な点はドーピング濃度の比較的高いｎ型の第１領域３とほぼ同じ濃度のｐ型の第２領域４が交互に隣接して配列したする場合に、その配列構造が自由に選択できる点である。
【００２２】
図６は本発明の第４の実施例を示す。図１の平面図（ａ）内の部分Ｂに相当する部分の断面図である。図中の各部に付した構成部分の番号が図４に示したものと同じ部分はその構造，導電型および作用が等しい部分を指す。本実施例の先の実施例と異なるところは、前記ｐ型の第２領域４とショットキー電極層６との間に５×１０14程度の比較的低いドーピング濃度，厚さ１〜２μｍの薄いｐ型バッファー層１０が介在されていることである。この場合はそれぞれの第２領域４が半導体基体内において必ずしも連結されている必要はない。両電極間に電流が通電するオン状態にあるとき、すなわち、カソード電極７に対してアノード電極６が正電位となる向きの電圧が印加されたとき、ｐ型の第２領域４はショットキー金属層６との間に介在された比較的低いドーピング濃度の薄いｐ型バッファー層１０によって逆バイアスされるショットキー障壁を超えて流れるリーク電流は極めて低いレベルに抑えることができる。その結果、主電流通路となる前記ｎ型の第１領域３内へのホールの注入が防止できる。
【００２３】
図９は、本発明の高耐圧ショットキーダイオードを使用した電力変換装置の基本回路構成を示す。コンデンサー７０の直流電源を制御して交流負荷７５の交流出力をコントロールするインバータ回路の１相部分を示している。高速・低損失のパワーMOSFET７１，７２が上下アームに使用され、これらのMOSFETのそれぞれに本発明のショットキーダイオード７３，７４が並列に接続されている。実際のインバータではこの１アームを２または３相組み合わせて単相また三相インバータとして機能する。リカバリー電流がなく、高速に動作する本発明のショットキーダイオードを使用することによってMOSFETの高速スイッチング性能を遺憾なく発揮できる電源電圧２００Ｖ以上の低損失，高性能のインバータがはじめて実現できる。
【００２４】
図１０は、本発明の高耐圧ショットキーダイオードを使用した数１０乃至数１００Ｖの高い直流電圧を出力できるスィッチング電源の基本回路の例を示す。交流電源８０からの電流を４つのシリコンｐｎ接合整流ダイオード７６，７７，７８，７９からなるブリッジ回路で全波整流してコンデンサー７０を充電し、その直流電圧を高速スイッチング素子MOSFET７１でチョッピングし、トランス８２で所要の電圧に降圧した後、本発明のショットキーダイオードで整流、コンデンサー６９で平滑して所定の直流電圧を出力する。本発明の高耐圧，低損失，高速ショットキーダイオードの使用によってチョッピング周波数をMOSFETの限界まで高くできるので、小型・高効率の高電圧スイッチング電源が実現可能になる。
【００２５】
【発明の効果】
本発明によれば、シリコンを素材とした高耐圧ショットキーダイオードのドリフト層の抵抗成分を従来の１／５に低減でき、かつ、リカバリー電流の発生を防止した高速リカバリーのショットキーダイオードが実現できる。具体的には、定格電流（１００Ａ／cm2の電流密度）でのオン電圧が約５.５Ｖと高かった耐電圧６００Ｖのショットキーダイオードのオン電圧を約１.５Ｖ にまで低減でき、従来技術ではとても実用にならなかった高耐圧ショットキーダイオードのオン電圧を実用化可能のレベルまで下げることができる。
【００２６】
さらに、本発明によれば、導通損失とリカバリー損失がともに低損失化された高耐圧のショットキーダイオードが実現できるので、これを電源電圧２００Ｖ〜４００Ｖの高電圧の電源装置または電力変換装置に使用することによって効率を下げることなく、高周波動作が容易となり、小型・高機能の高電圧の電源装置または電力変換装置が実現できる。
【図面の簡単な説明】
【図１】  (a)は本発明の実施例のショットキーダイオードの半導体本体の平面図、(b)はその断面図である。
【図２】  図１(a)の部分Ｂの鳥瞰図である。
【図３】  本発明の実施例のショットキーダイオードの半導体本体の一部分を示す断面図である。
【図４】  本発明の実施例のショットキーダイオードの半導体本体の一部分を示す鳥瞰図である。
【図５】  本発明の実施例のショットキーダイオードの半導体本体の一部分を示す鳥瞰図である。
【図６】  本発明の実施例のショットキーダイオードの半導体本体の一部分を示す鳥瞰図である。
【図７】  本発明に係わる従来技術を示すショットキーダイオードの半導体本体の一部分の断面図である。
【図８】  本発明に係わる従来技術を示すショットキーダイオードの鳥瞰図である。
【図９】  本発明のショットキーダイオードを使用したインバータ装置を構成する１アームの基本構成回路図である。
【図１０】  本発明のショットキーダイオードを使用したスイッチング電源装置の基本構成回路図である。
【符号の説明】
１…半導体基体、２…高濃度ｎ型基盤、３…比較的高濃度のｎ型ドリフト層、４…比較的高濃度のｐ型層、５…比較的低濃度のｎ型バッファー層、６…ショットキー金属層（アノード電極）、７…カソード電極、８…比較的高濃度のｎ型バ
ッファー層、９…ＳｉＯ2 などの絶縁膜、１０…比較的低濃度のｐ型バッファー層、１１…ｐ型高抵抗基盤、２０…比較的高濃度のｐ型層、２５…表面保護膜、３０…低濃度のｎ型ドリフト層、３４，４６…ｐｎ接合、３５…ｎ−ｎ接合、
３６…ｎ−ショットキー障壁、４７…ｐ−ショットキー障壁、５６…ｎ−ショットキー障壁、７３，７４…本発明のショットキーダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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