(57)【特許請求の範囲】
【請求項１】
強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタとスイッチ素子とを含むメモリセルと、
前記強誘電体キャパシタの一方の電極を構成するセルプレートに接続されたプレートラインと、
前記メモリセルにおける前記強誘電体キャパシタから前記スイッチ素子及び該スイッチ素子に接続されたビットラインを介して前記情報を読み出すセンスアンプ回路と、
を含む半導体集積回路におけるメモリセルの再書き込み動作の制御方法であって、
前記プレートラインの電位を制御する信号であるプレートライン制御信号で設定された読み出し動作期間において、
前記情報を前記センスアンプ回路で読み出した後、前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加することにより前記再書き込み動作を行うことを特徴とする半導体集積回路におけるメモリセルの再書き込み動作の制御方法。
【請求項２】
前記再書き込み動作は、前記センスアンプ回路の読み出し情報出力がＨレベルである場合に前記プレートラインに接地電位を印加することを特徴とする請求項１記載の半導体集積回路におけるメモリセルの再書き込み動作の制御方法。
【請求項３】
強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタとスイッチ素子とを含むメモリセルと、
前記強誘電体キャパシタの一方の電極を構成するセルプレートに接続されたプレートラインと、
前記メモリセルにおける前記強誘電体キャパシタから前記スイッチ素子及び該スイッチ素子に接続されたビットラインを介して前記情報を読み出すセンスアンプ回路と、
を含む半導体集積回路において、
前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加する回路を備えたことを特徴とする半導体集積回路。
【請求項４】
前記プレートラインに接地電位を印加する回路は、前記センスアンプ回路からの前記読み出し情報出力と、前記プレートライン制御信号とに基づき、電位を生成して前記プレートラインへ供給する論理回路であることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記メモリセルにおけるスイッチ素子はｎ型トランジスタであり、
前記キャパシタにおける、他方の電極には前記ｎ型トランジスタのソース／ドレインの一方が接続されるとともに、
前記ｎ型トランジスタのソース／ドレインの他方にはビットラインが接続されて、該ビットラインは前記センスアンプ回路に接続されており、
前記センスアンプ回路は、当該ビットラインから得られる電位に基づき、前記読み出し情報を出力するものであって、
前記ｎ型トランジスタは、そのゲートに接続されたメモリセル選択用のワードラインを介した印加電圧によりオンオフ駆動される半導体集積回路であることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加する回路において、
前記プレートラインに接地電位を印加する場合の前記センスアンプ回路の読み出し情報出力はHレベルであることを特徴とする請求項３乃至５のいずれかに記載の半導体集積回路。
【請求項７】
請求項３乃至６のいずれかに記載の半導体集積回路における多数併設された前記メモリセルと、前記ビットライン及び前記プレートラインと、前記ワードラインと、前記センスアンプ回路とを含むメモリセル群を備えた半導体装置であって、前記センスアンプ回路には、前記読み出し情報を出力すべくデータ出力線が接続されていることを特徴とする半導体装置。
【請求項８】
前記半導体装置は、強誘電体メモリ（ＦｅＲＡＭ）として機能することを特徴とする請求項７に記載の半導体装置。
【請求項９】
請求項８に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積容量としてのキャパシタと、転送用ゲートとしてのスイッチ素子とを含むメモリセルを備えた半導体集積回路におけるメモリセルの再書き込み動作の制御方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器に関し、特に、メモリセルの読み出し動作後の再書き込みを行う際のプレートラインの制御技術に関する。
【０００２】
【従来の技術】
強誘電体を有するキャパシタを備えた従来の半導体集積回路構成及びその動作を図５のブロック回路図及び図６のタイミングチャートに示す。
先ず、図５に示す回路構成を説明すると、よく知られているように、互いに並設された各メモリセル１，２は、それぞれ強誘電体からなる電荷蓄積用容量としてのキャパシタ５，７と、そのスイッチ用の転送ゲートとしてのＮｃｈトランジスタ４，６を構成要素として含む。各メモリセル１，２は、ビットラインＢＬを通じてデータ読み出し用のセンスアンプ３に接続される。
各メモリセルにおけるＮｃｈトランジスタ４，６のゲートには、それぞれ対応する個別のワードラインＷＬ１，ＷＬ２が接続されている。ビットラインＢＬには、Ｎｃｈトランジスタ８，１４のソース／ドレインの一方が接続されている。これら各Ｎｃｈトランジスタ８，１４のソース／ドレインの他方は接地されているとともに、その各ゲートには、プリチャージ信号ＰＲＣを与えるための信号線が接続されている。
【０００３】
センスアンプ回路３には、Ｐｃｈトランジスタ９，１０、及びＮｃｈトランジスタ１１〜１３で構成される。各Ｐｃｈトランジスタ９，１０のソース／ドレインの一方は互いに接続されるとともに、Ｐｃｈトランジスタ９のゲート及びＰｃｈトランジスタ１０のソース／ドレイン他方は共にビットラインＢＬに接続される。Ｐｃｈトランジスタ１０のゲート、Ｐｃｈトランジスタ９のソース／ドレインの他方、及び各Ｎｃｈトランジスタ１１，１２のソース／ドレインの一方には、図示しない基準電位発生回路からの基準電位ＶＲＥＦが入力される。各Ｎｃｈトランジスタ１１，１２のソース／ドレインの他方は、Ｎｃｈトランジスタ１３ソース／ドレインの一方に接続される。このＮｃｈトランジスタ１３ソース／ドレインの他方は接地されるとともに、そのゲートにはセンスアンプ駆動信号ＳＡが入力される。
【０００４】
センスアンプ回路３を経たビットラインＢＬ（ノードＡ）には、前述したように、各Ｎｃｈトランジスタ１４のソース／ドレインの一方が接続されるとともに、インバータ回路１５の入力端子に接続される。インバータ回路１５の出力端子は、インバータ回路１６，１７の入力端子に接続され、インバータ回路１６の出力端子はインバータ回路１５の入力端子に接続される。そして、インバータ回路１７の出力端子から、センスアンプ回路３によってメモリセル１，２から読み出された情報がデータとして出力される（図中、「データ出力」）。
【０００５】
なお、図示しないブロック選択回路から出力されるブロック信号により、駆動対象とする信号線（ＷＬ１、ＷＬ２、ＰＬ）を適宜選択することで、読み出し又は書き込みの動作対象となるメモリセル１，２を選択する。
【０００６】
次に、書き込み動作を説明する。メモリセル１を書き込む場合には、プリチャージ信号ＰＲＣを電源電位ＶＤＤからＧＮＤ電位に立ち下げ、ビットラインＢＬの電位をＧＮＤ電位にした後、ワードラインＷＬ１をＧＮＤ電位から電源電位ＶＤＤにし、トランジスタ４をオン状態する。データ入力がＨデータの時は、書き込み回路（図示しない）によりビットラインＢＬの電位を電源電位ＶＤＤに、プレートラインＰＬの電位をＧＮＤ電位とすることで、強誘電体キャパシタ５にはビットラインからプレートラインに向かう電界がかかり、その電界強度と向きに応じた分極に伴う電荷（データ）を強誘電体キャパシタ５に書き込むことができる。入力データがＬデータの時は、ビットラインＢＬの電位をＧＮＤ電位に、プレートラインＰＬの電位を電源電位ＶＤＤ電位とすることで、強誘電体キャパシタ５にはプレートラインからビットラインに向かう電界がかかり、その電界強度と向きに応じた分極に伴う電荷（データ）を強誘電体キャパシタ５に書き込むことができる。その後、ワードラインＷＬ１を電源電位ＶＤＤからＧＮＤ電位にし、トランジスタ４をオフ状態にすることで書き込まれたデータを保持し、書き込み動作を終了する。
【０００７】
一方、メモリセル２に対してはワードラインＷＬ２をＧＮＤ電位に保持することで、トランジスタ６をオフ状態にし書き込み動作を行なわない。
【０００８】
次に読み出し動作を図５，６を使って説明する。図６は読み出し動作を示すタイミング図である。メモリセル１を読み出す場合には、プリチャージ信号ＰＲＣを電源電位ＶＤＤからＧＮＤ電位に立ち下げ、ビットラインＢＬの電位をＧＮＤ電位にした後、ワードラインＷＬ１をＧＮＤ電位から電源電位ＶＤＤにし、トランジスタ５をオン状態する。次にプレートラインＰＬの電位をＧＮＤ電位から電源電位ＶＤＤにすると、強誘電体キャパシタ４に保持された分極に伴う電荷（データ）に応じた電位がビットラインＢＬに生じる。ここでセンスアンプ３のリファレンス電位ＶＲＥＦを、データのＨレベル、Ｌレベルに応じて生じるビットライン電位の中間の値に設定しておくと、センスアンプ駆動信号ＳＡをＧＮＤ電位から電源電位ＶＤＤに立ち上げると同時に、その電位の大小関係をセンスアンプ３が検知、増幅し、メモリセルデータのＨレベル、Ｌレベルに応じたデータが出力される。つまり、データがＨの場合はビットライン電位がリファレンス電位ＶＲＥＦより大きいため、ノードＡの電位ＶＡがＨレベルとなりＨデータが出力される。データがＬの場合はビットライン電位がリファレンス電位ＶＲＥＦより小さいため、ノードＡの電位ＶＡはＬレベルのままでＬデータが出力される（センス動作と称す）。
【０００９】
ここで、データがＨデータの場合は読み出し動作に伴い、強誘電体キャパシタ４にはプレートラインからビットラインに向かう電界が一旦かかるためデータが破壊される（データＬになる）。したがって、センスアンプ駆動信号ＳＡを電源電位ＶＤＤに保持し、ビットラインＢＬの電位（図中、ノードＡの電位ＶＡに等しい）を電源電位ＶＤＤに保った状態で、時刻ｔ２まで待機し、プレートラインＰＬの電位を電源電位ＶＤＤからＧＮＤ電位にし、キャパシタ５にビットラインからプレートラインに向かう電界をかけ、データＨを再書き込みする必要が有る。読み出し動作は再書き込み動作を終えた後、終了する。
【００１０】
【発明が解決しようとする課題】
上記従来技術では、メモリセルのバラツキによるビットライン電位の変動等を抑えるべく、センスアンプ３によるセンス動作が十分に行われた後になるよう、プレートラインＰＬの電位を電源電位ＶＤＤからＧＮＤ電位にするタイミングを図６における時刻ｔ２まで待機しなければならなかった。
【００１１】
そのため、再書き込み動作の開始タイミングが遅れ、読み出し動作の完了が遅延し、結果として、読み出し動作サイクルの遅れにつながっていた。
【００１２】
本発明はこのような問題を解決するもので、その目的は、再書き込み動作の開始を早めることで、読み出し動作の完了を早め、読み出し動作サイクルの短縮を図ることである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体集積回路におけるメモリセルの再書き込み動作の制御方法にあっては、
強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタとスイッチ素子とを含むメモリセルと、
前記強誘電体キャパシタの一方の電極を構成するセルプレートに接続されたプレートラインと、
前記メモリセルにおける前記強誘電体キャパシタから前記スイッチ素子及び該スイッチ素子に接続されたビットラインを介して前記情報を読み出すセンスアンプ回路と、
を含む半導体集積回路におけるメモリセルの再書き込み動作の制御方法であって、
前記プレートラインの電位を制御する信号であるプレートライン制御信号で設定された読み出し動作期間において、
前記情報を前記センスアンプ回路で読み出した後、前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加することにより前記再書き込み動作を行うことを特徴とする。
【００１４】
また、本発明に係る半導体集積回路にあっては、
強誘電体を有し、印加された電圧と電圧の向きによる分極状態に応じて情報を記憶する強誘電体キャパシタと、
前記強誘電体キャパシタとスイッチ素子とを含むメモリセルと、
前記強誘電体キャパシタの一方の電極を構成するセルプレートに接続されたプレートラインと、
前記メモリセルにおける前記強誘電体キャパシタから前記スイッチ素子及び該スイッチ素子に接続されたビットラインを介して前記情報を読み出すセンスアンプ回路と、
を含む半導体集積回路において、
前記センスアンプ回路の読み出し情報出力に基いて前記プレートラインに接地電位を印加する回路を備えたことを特徴とする。
【００１５】
さらに、本発明に係る半導体集積回路にあっては、
前記プレートラインに接地電位を印加する回路は、前記センスアンプ回路からの前記読み出し情報出力と、前記プレートライン制御信号とに基づき、電位を生成して前記プレートラインへ供給する論理回路であることを特徴とする。
【００１６】
さらにまた、本発明に係る半導体装置にあっては、前述した半導体集積回路における多数併設した前記メモリセルと、前記ビットライン及び前記プレートラインと、前記ワードラインと、前記センスアンプ回路とを含むメモリセル群を備えた半導体装置であって、前記センスアンプ回路には、前記読み出し情報を出力すべくデータ出力線が接続されていることを特徴とする。
【００１７】
また、本発明に係る電子機器にあっては、前記の半導体装置を備えたこととする。
【００１８】
【作用】
上記発明によれば、プレートラインの電位を電源電位（ＶＤＤ）から接地（ＧＮＤ）電位にするタイミングをセンスアンプのデータ読み出し直後に設定できるため、再書き込み動作の開始を早めることができ、読み出し動作の完了を早め、読み出し動作サイクルの短縮を図ることが可能である。
【００１９】
【発明の実施の形態】
従来と重複する構成及び動作は既に従来の技術の欄で述べたので、本発明に係る一実施例に関し、従来と異なる相違事項を中心に説明する。
【００２０】
先ず、本実施の形態に係るメモリセルの再書き込み動作の制御方法の概略を説明する。本形態に係る半導体集積回路にあっては、センスアンプ回路がメモリセルから読み出した情報の出力信号を受けると、直ちに強制的に、このメモリセルのキャパシタのセルプレートをＧＮＤ電位（接地電位）にし、再書き込み動作を即座に開始可能とする。
【００２１】
この制御方法を実現する回路構成の一例を説明する。図５に示される従来の回路に比し、図１に示すように、先ず、論理回路１００を設けた。この論理回路１００は、ＮＡＮＤ回路１８とインバータ回路１９で構成される。ＮＡＮＤ回路１８の一方の入力端子にはインバータ回路１５の出力端子がノードＢを介して接続される一方、ＮＡＮＤ回路１８の他方の入力端子にはプレートライン制御信号ＰＬＣが入力されるようにした。そして、ＮＡＮＤ回路１８の出力端子はインバータ回路１９の入力端子に接続され、インバータ回路１９の出力端子はプレートラインＰＬに接続されている。また、センスアンプ３において基準電位ＶＲＥＦを供給するスイッチ素子としてのＮｃｈトランジスタを設け、そのゲートがプレートラインＰＬに接続されるようにした。なお、本実施例では簡単のためワードラインを２本、ビットラインを１本として説明する。
【００２２】
次に読み出し動作を図１，２を使って説明する。図２は読み出し動作を示すタイミング図である。メモリセル１を読み出す場合には、プリチャージ信号ＰＲＣを電源電位ＶＤＤから電位に立ち下げ、ビットラインＢＬの電位をＧＮＤ電位にした後、ワードラインＷＬ１をＧＮＤ電位から電源電位ＶＤＤにし、トランジスタ４をオン状態する。次にプレートライン制御信号ＰＬＣをＧＮＤ電位から電源電位ＶＤＤにし、プレートラインＰＬの電位をＧＮＤ電位から電源電位ＶＤＤにすると、強誘電体キャパシタ４に保持された分極に伴う電荷（データ）に応じた電位がビットラインＢＬに生じる。ここでセンスアンプ３のリファレンス電位ＶＲＥＦを、データのＨレベル、Ｌレベルに応じて生じるビットライン電位の中間の値に設定しておくと、センスアンプ駆動信号ＳＡをＧＮＤ電位から電源電位ＶＤＤに立ち上げると同時に、その電位の大小関係をセンスアンプ３が検知、増幅し、メモリセルデータのＨレベルやＬレベルに応じたデータが出力される。つまり、データがＨの場合はビットライン電位がリファレンス電位ＶＲＥＦより大きいため、ノードＡの電位ＶＡがＨレベルとなりＨデータが出力される。データがＬの場合はビットライン電位がリファレンス電位ＶＲＥＦより小さいため、ノードＡの電位ＶＡがＬレベルとなりＬデータが出力される。
ここで、メモリセル１，２に記憶されたデータの状態がＨの場合、ノードＡの電位ＶＡがＨレベルになり、直ちに時刻ｔ１において、ノードＢの電位ＶＢは、電源電位ＶＤＤからＧＮＤ電位になる。このとき、プレートライン制御信号ＰＬＣは電源電位ＶＤＤであることから、ナンド回路１８の出力は”１”、すなわち、”Ｈ”となり、インバータ回路１９に入力される。このインバータ回路１９の出力信号としてプレートラインＰＬの電位ＶＰＬはＧＮＤ電位となる。その結果、メモリセル１のキャパシタのセルプレートがＧＮＤ電位となり、直ちに、再書き込み動作が開始可能となる。そして、ビットラインＢＬの電位は電源電位ＶＤＤを保持しているため、再書き込みが行われる。再書き込み動作の開始時刻ｔ１は、従来の図６における時刻ｔ２に比べて早いタイミングとなる。その後、再書き込み動作が終了した後、読み出し動作が終了する。
【００２３】
なお、書き込み動作は従来例と同一であるため省略する。
【００２４】
メモリセル２についても、書き込み及び読み出しの動作は同様である。
【００２５】
ここで、本発明に係る各メモリセルを含む半導体集積回路を、よく知られているように、データ書き込み回路を加えて多数並設し、ワードラインやビットラインのデコーダとでＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ−ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体装置を構成する。この半導体装置を例えば携帯型の情報端末や電話機に適用することができる。その内部回路のシステム構成例の一部を図３に示す。図３に示すように、本発明に係る半導体装置としてのＦｅＲＡＭに加え、ＳＲＡＭ、ＥＥＰＲＯＭやキーボード、ＬＣＤドライバがＣＰＵにバスラインにより接続されている。このシステムを備える携帯型電話機を図４の斜視図に示す。図４における携帯型電話機６００は、本体部６１０及び蓋部６２０で構成される。本体部６１０は、個々の機能を実現すべく互いに連携動作を行う、よく知られた、キーボード６１２、液晶表示部６１４、受話部６１６およびアンテナ部６１８を備える。蓋部６２０は、本体部と連係動作を行う、よく知られた送話部６２２を備える。
【００２６】
なお、以上説明した実施の形態において、本発明の趣旨を逸脱しない範囲内で同様の作用効果を奏する適宜な改変や設計変更が可能である。例えば、本実施例の半導体集積回路における論理回路に関し、図１に示すような論理回路１００に限らず、種々の論理ゲートや回路素子を用いることで、同様の入出力応答を有する論理回路を構成可能である。また、論理回路へ入力されるべき、センスアンプ１３からのデータ出力は、図１に示すようにインバータ１５の出力に限らず、インバータ１７の出力とするなど、適宜変形可能である。
【００２７】
【発明の効果】
プレートラインの電位を電源電位ＶＤＤからＧＮＤ電位にするタイミングをセンスアンプのデータ読み出し直後に設定できるため、再書き込み動作の開始を早めることができ、読み出し動作の完了を早め、読み出し動作サイクルの短縮を図ることが可能である。
【００２８】
また、センスアンプがデータを検出した後、プレートラインの電位を電源電位ＶＤＤからＧＮＤ電位にするため、メモリセルのバラツキによるビットライン電位の変動等が有っても確実にセンス動作、再書き込み動作を実行できる。
【００２９】
また、センス動作を最短で終了できるため、データＨ側でのプレートラインからビットラインに向かう逆向きの電界の印加も最短で終了できる。そのため、再書き込み時刻の短縮を図ることも可能であり、また、メモリセルの繰り返し読み出しサイクル数の向上にも効果が有る。
【図面の簡単な説明】
【図１】本発明の実施例における半導体集積回路図である。
【図２】本発明の実施例におけるタイミング図である。
【図３】本発明の電子機器の実施例における携帯型電話機のシステムの一部のブロック図である。
【図４】図３に示すシステムを備える携帯型電話機の斜視図である。
【図５】従来例の半導体集積回路図である。
【図６】従来例におけるタイミング図である。
【符号の説明】
１、２        メモリセル
３            センスアンプ回路
４、６        ＮＭＯＳトランジスタ
５、７        強誘電体からなるキャパシタ
１００        論理回路
６００        携帯型型電話機
６１０        本体部
６２０        蓋部
６１０        本体部
６１２                キーボード
６１４                液晶表示部
６１６                受話部
６１８                アンテナ部
６２０                蓋部
６２２                送話部
【図１】
0003606234.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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