(57)【特許請求の範囲】
【請求項１】
基板と、
該基板上に複数個配設されており、半導体装置が実装される台座と、前記半導体装置に設けられた外部接続端子と電気的に接続するコンタクト部材とを具備したソケットと
を設けた半導体装置用テストボードにおいて、
前記台座を複数個に分割し、該分割された各台座毎に前記半導体装置の実装状態を認識する実装状態認識装置を設けたことを特徴とする半導体装置用テストボード。
【請求項２】
請求項１記載の半導体装置用テストボードにおいて、
前記実装状態認識装置を、
前記半導体装置の実装により変位するよう構成された前記台座と、
前記台座の下部に配設され、前記台座の変位に伴い信号を出力するスイッチ素子とにより構成したことを特徴とする半導体装置用テストボード。
【請求項３】
請求項２記載の半導体装置用テストボードにおいて、
前記スイッチ素子を少なくとも２本以上の導電ポゴピンにより構成したことを特徴とする半導体装置用テストボード。
【請求項４】
請求項３記載の半導体装置用テストボードにおいて、
前記導電ポゴピンに導電領域と絶縁領域とを形成すると共に、前記台座に前記導電ポゴピンと部分的に接続する接続領域を形成し、
前記半導体装置の実装に伴う前記台座の変位に伴い、前記半導体装置が適正実装された状態において前記接続領域が前記導電領域と電気的に接続し、前記半導体装置が更に押し込まれた状態で前記接続領域が前記絶縁領域に位置するよう構成したことを特徴とする半導体装置用テストボード。
【請求項５】
請求項１記載の半導体装置用テストボードにおいて、
前記プリント基板または前記半導体装置を前記ソケットに実装する実装装置に配設されたテストボード受け台に、前記複数のソケットに夫々配設された前記実装状態認識装置を閉ループ状に接続して閉ループ回路を形成する接続パターンを設け、
該閉ループ回路の端部から出力される信号に基づき前記半導体装置の実装状態を認識するよう構成したことを特徴とする半導体装置用テストボード。
【請求項６】
請求項１記載の半導体装置用テストボードにおいて、
前記プリント基板上に設けられた複数の前記ソケットに夫々設けられた前記実装状態認識装置に対し、一括的に電源供給する共通電源配線を設けると共に、個々の前記実装状態認識装置から個別に信号を取り出す個別信号配線を設けたことを特徴とする半導体装置用テストボード。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置用テストボードにおいて、
前記プリント基板上に、前記実装状態認識装置から出力される信号に基づき、前記半導体装置の実装状態の認識処理を行なう実装状態認識回路を設けたことを特徴とする半導体装置用テストボード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置用テストボードに係り、特にプリント基板上に半導体装置を実装する複数のソケットが配設される半導体装置用テストボードに関する。
近年、半導体装置のテスト（主には、メモリー品種バーンイン・ストレス試験）は、テストバーンイン化へと進んでいる。このバーンイン試験は、プリント基板上に複数のＩＣソケットが配設された半導体装置用テストボード（以下、単にテストボードという）を用いて実施される。
【０００２】
具体的には、テストボードに設けられた複数のＩＣソケットに半導体装置を実装し、このテストボードをテスト装置（バーンイン試験装置）に実装してバーンイン試験が実施される。
また、テストボードをテスト装置に実装しバーンイン試験をスタートする前に、半導体装置のＩＣソケットへの実装状態を認識する簡単なファンクション試験が行なわれている。このファンクション試験では、ＩＣソケットに半導体装置が“実装されている”、或いは“未実装”の認識処理が行なわれ、“実装されている”と認識された半導体装置に対してのみ最後まで試験の結果が取得される構成となっている。
【０００３】
【従来の技術】
従来のファンクション試験は、テストボードに配設された各ＩＣソケットのコンタクトピンに信号を供給し、その出力信号に基づき半導体装置の実装状態、及び半導体装置の初期動作試験（例えば、簡単なコンタクトチェック）を行なっていた。
【０００４】
即ち、半導体装置の入力端子にハイ／ローレベル信号（Ｈ／Ｌ信号）を書き込んだ後、読み込みモードへ設定後、所定の出力端子からハイ／ローレベルの出力信号（Ｈ／Ｌ信号）が出力された場合、半導体装置はＩＣソケットに確実に実装されていると、また半導体装置は正常な動作をしていると判断する。また、入力端子にＨ信号を供給した時、所定の出力端子からローレベルの出力信号（Ｌ信号）が出力された場合、半導体装置はＩＣソケットに未実装であり、かつ半導体装置は不良であると判断していた。
【０００５】
ところで、半導体装置をＩＣソケットに実装するには、挿入／抜取り装置（以下、Ｉ／Ｒ装置という）が用いられるが、このＩ／Ｒ装置により半導体装置をＩＣソケットに実装する際、稀ではあるが半導体装置が傾いて実装される場合がある。このような場合には、ＩＣソケットにＨ信号を供給しても、半導体装置はＩＣソケットに適正に実装されていないため、出力信号はローレベルの信号（Ｌ信号）となってしまう。
【０００６】
このため、ファンクション試験においてＬ信号が出力された場合には、半導体装置の実装状態及び良否状態の認識結果には、以下のような種々の態様が発生する。
▲１▼半導体装置はＩＣソケットに適正に実装されているが、半導体装置自身が壊れている（不良である）ため、Ｌ信号が出力される場合、
▲２▼半導体装置のＩＣソケットに対する実装状態が不良であるため、Ｌ信号が出力される場合、
▲３▼本当に半導体装置がＩＣソケットに実装されていない（未実装）であるため、Ｌ信号が出力される場合、
の３通りのケースが考えられる。上記の▲１▼〜▲３▼のいずれの場合においも、従来では「未実装（半導体装置無し）」として取り扱われ、よってテスト結果は取得されなかった。
【０００７】
また、ファンクション試験及びこれに続くバーンイン試験が終了すると、前記したＩ／Ｒ装置により半導体装置はテストボードから抜き取られ、キャリア等に収納される。この際、半導体装置の実装認識結果は、フロッピィディスク等の媒体或いはオンラインによりＩ／Ｒ装置にも送られており、よってファンクション試験において「未実装」と判断されたＩＣソケットに対しては、Ｉ／Ｒ装置は半導体装置の抜取り処理を行なわない。よって、上記の▲１▼及び▲２▼の場合には、半導体装置がＩＣソケットに抜き残しの状態となる。そこで従来では、ファンクション試験で得られた認識結果と、Ｉ／Ｒ装置による半導体装置の実装状態を示す実装情報とを比較することが行なわれており、両者が一致した場合には適正に実装処理が行なわれたと判断していた。
【０００８】
【発明が解決しようとする課題】
しかるに、上記のファンクション試験で得られた認識結果（以下、認識データという）と、Ｉ／Ｒ装置からの実装情報（以下、実装マップデータという）との比較処理は、予めＩ／Ｒ装置側から実装マップデータをテスト装置側に吸い上げ、その実装マップデータと認識データとの比較照合で始めて半導体装置の実装状態（半導体装置の有無）を認識できる。
【０００９】
この際、テスト装置とＩ／Ｒ装置がオンラインとなっていない場合、認識データと実装マップデータの比較を直接テスト装置側で行なうことができないため、テスト装置からテストボードを一度引き出し、プリンタ等により打ち出した実装マップデータとテストボードの実際の実装状態との比較チェックを目視により行なっていた。また、他の方法としては、認識データ及び実装マップデータをフロッピーディスクに格納し、これを他のサーバーに入れ比較検証することが行なわれていた。
【００１０】
しかるに、何れの方法においても手間が掛かり、試験効率の低下を招いていた。また、目視による比較チェックの場合には、人為的なミスが発生するおそれがあり、認識処理の信頼性が低下してしまう。
一方、テスト装置とＩ／Ｒ装置のオンライン化できた場合であっても、半導体装置が良品として認識され、かつ実装位置位も適正位置であると認識されれば問題がないが、例えば、ＩＣソケットのコンタクト性の不具合い等で不良であると認識された場合、半導体装置を不具合の生じていない他の空きソケット（初回は、未実装であった箇所）へ移すこととなる。このような場合には、オンライン情報で得た実装マップデータも登録変更する必要がある。この登録変更処理は人手により実施するしか方法がなく、よってデータ登録（変更）作業時に登録ミスの危険性も潜在している。
【００１１】
本発明は上記の点に鑑みてなされたものであり、試験時における試験処理の容易化を図ると共に信頼性の高い試験を行い得る半導体装置用テストボードを提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明は、
基板と、
該基板上に複数個配設されており、半導体装置が実装される台座と、前記半導体装置に設けられた外部接続端子と電気的に接続するコンタクト部材とを具備したソケットと
を設けた半導体装置用テストボードにおいて、
前記台座を複数個に分割し、該分割された各台座毎に前記半導体装置の実装状態を認識する実装状態認識装置を設けたことを特徴とするものである。
【００１３】
また、請求項２記載の発明は、
前記請求項１記載の半導体装置用テストボードにおいて、
前記実装状態認識装置を、
前記半導体装置の実装により変位するよう構成された前記台座と、
前記台座の下部に配設され、前記台座の変位に伴い信号を出力するスイッチ素子とにより構成したことを特徴とするものである。
【００１４】
また、請求項３記載の発明は、
前記請求項２記載の半導体装置用テストボードにおいて、
前記スイッチ素子を少なくとも２本以上の導電ポゴピンにより構成したことを特徴とするものである。
また、請求項４記載の発明は、
前記請求項３記載の半導体装置用テストボードにおいて、
前記導電ポゴピンに導電領域と絶縁領域とを形成すると共に、前記台座に前記導電ポゴピンと部分的に接続する接続領域を形成し、
前記半導体装置の実装に伴う前記台座の変位に伴い、前記半導体装置が適正実装された状態において前記接続領域が前記導電領域と電気的に接続し、前記半導体装置が更に押し込まれた状態で前記接続領域が前記絶縁領域に位置するよう構成したことを特徴とするものである。
【００１５】
また、請求項５記載の発明は、
前記請求項１記載の半導体装置用テストボードにおいて、
前記プリント基板または前記半導体装置を前記ソケットに実装する実装装置に配設されたテストボード受け台に、前記複数のソケットに夫々配設された前記実装状態認識装置を閉ループ状に接続して閉ループ回路を形成する接続パターンを設け、
該閉ループ回路の端部から出力される信号に基づき前記半導体装置の実装状態を認識するよう構成したことを特徴とするものである。
【００１６】
また、請求項６記載の発明は、
前記請求項１記載の半導体装置用テストボードにおいて、
前記プリント基板上に設けられた複数の前記ソケットに夫々設けられた前記実装状態認識装置に対し、一括的に電源供給する共通電源配線を設けると共に、個々の前記実装状態認識装置から個別に信号を取り出す個別信号配線を設けたことを特徴とするものである。
【００１７】
また、請求項７記載の発明は、
前記請求項１乃至６のいずれかに記載の半導体装置用テストボードにおいて、  前記プリント基板上に、前記実装状態認識装置から出力される信号に基づき、前記半導体装置の実装状態の認識処理を行なう実装状態認識回路を設けたことを特徴とするものである。
【００１８】
上記した各手段は、次のように作用する。
請求項１記載の発明によれば、
台座に半導体装置の実装状態を認識する実装状態認識装置を設けたことにより、実装される各半導体装置に対し、「未実装（半導体無し）」，「不良品（半導体装置の故障等）」，「実装状態不安定（例えば、傾いて実装されている等）」を区別して自動認識することが可能となる。これにより、半導体装置がソケットに対して傾いて実装されているような場合も、半導体装置が実装されていると判断される。
【００１９】
よって、半導体装置が実装されているにも拘わらず「未実装」と認識されることはなくなり、従来必要とされた目視試験及びデータ格納処理を無くすることができ、認識処理の容易化，効率化，及び信頼性の向上を図ることができる。また、正常に実装されている半導体装置に対してのみ、動作試験を行なう信号を供給することが可能となり、半導体装置の動作試験の精度向上を図ることができる。
また、台座を複数個に分割し、この分割された各台座毎に実装状態認識装置を設けたことにより、実装時における半導体装置の実装状態をより精度よく認識することが可能となり、認識精度の向上を図ることができる。
【００２０】
また、請求項２記載の発明によれば、
半導体装置の実装により変位するよう構成された台座と、この台座の変位に伴い信号を出力するスイッチ素子とにより実装状態認識装置を構成したことにより、簡単な構成で確実に半導体装置の実装状態を認識することができる。
また、請求項３記載の発明によれば、
スイッチ素子を少なくとも２本以上の導電ポゴピンにより構成したことにより、半導体装置の実装状態を２本以上の導電ポゴピンの「ハイレベル」，「ローレベル」状態から認識することができ、認識処理の容易化を図ることができる。
【００２１】
また、請求項４記載の発明によれば、
半導体装置の実装に伴う台座の変位に伴い、半導体装置が適正実装された状態において接続領域が導電ポゴピンの導電領域と電気的に接続し、半導体装置が更に押し込まれた状態で導電ポゴピンの接続領域が絶縁領域に位置するよう構成したことにより、半導体装置が実装されたことを台座の接続領域と導電ポゴピンの導電領域との電気的接続により認識することができる。また、半導体装置が完全に実装された状態では、導電ポゴピンの接続領域は台座の絶縁領域に位置するため、認識処理が終了した後は導電ポゴピンに接続された配線は自由な状態（認識処理には用いないフリーな状態）となる。このため、認識処理後において、この配線を信号ライン配線として用いることができ、配線の利用効率の向上及び配線数の削減を図ることができる。
【００２２】
また、請求項５記載の発明によれば、
複数のソケットに夫々配設された実装状態認識装置を閉ループ状に接続して閉ループ回路を形成する接続パターンを設け、この閉ループ回路の端部から出力される信号に基づき半導体装置の実装状態を認識するよう構成したことにより、複数のソケットに夫々配設される半導体装置の実装状態を少ない配線数で検出することができ、配線形成の容易化を図れると共に試験効率の向上を図ることができる。
【００２３】
また、半導体装置をソケットに実装する実装装置に配設されたテストボード受け台に接続パターンを設けた場合には、半導体装置をテストボード受け台に実装されたテストボードに実装した時点で、即ちテストボードをテスト装置に実装する前に、半導体装置の実装状態を認識することが可能となる。よって、パーンイン等の試験を行なうテスト装置側で、半導体装置の実装状態を認識する処理を行なう必要がなくなり、試験の効率化を図ることができる。
【００２４】
また、請求項６記載の発明によれば、
プリント基板上に設けられた複数のソケットに夫々設けられた実装状態認識装置に対し、一括的に電源供給する共通電源配線を設けると共に、個々の実装状態認識装置から個別に信号を取り出す個別信号配線を設けたことにより、「実装状態不安定」とされたソケットを即座に特定することができる。
【００２５】
また、請求項７記載の発明によれば、
プリント基板上に、実装状態認識装置から出力される信号に基づき半導体装置の実装状態の認識処理を行なう実装状態認識回路を設けたことにより、即ちテストボード側に実装状態認識回路が設けられることにより、テストボードが接続されるテスト装置側の装置構成の簡単化及び認識処理の軽減を図ることができる。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
図１は、本発明の第１実施例であるテストボード１０Ａの要部を拡大した構成図である。テストボード１０Ａは、大略するとＩＣソケット１１とプリント基板１２とにより構成されている。図１では１個のＩＣソケット１１のみを示しているが、ＩＣソケット１１はプリント基板１２上に複数個（例えば、１２個）配設されている。
【００２７】
ＩＣソケット１１は半導体装置１を実装するものであり、大略すると半導体装置１のリード２と電気的に接続されるコンタクトピン１３と、半導体装置１の実装状態をほ認識する実装状態認識装置１４（以下、単に認識装置という）を有した構成とされている。コンタクトピン１３は、リード２と同数配設されており、コンタクト圧を生成するために湾曲されてバネ性を有した構成とされている。
【００２８】
認識装置１４は、大略すると台座１５と導電ポゴピン１６（以下、ポゴピンという）とにより構成されている。台座１５は、実装される半導体装置１の底面と当接するよう構成されている。また、本実施例では、この台座１５は半導体装置１の実装に伴い、図中上下に移動可能な構成されている。
ポゴピン１６は台座１５の下部に複数（図１に示す例では２本）設けられており、半導体装置１の実装に伴い台座１５が下動し、半導体装置１が所定の実装位置まで実装された際に導通する構成となっている。
【００２９】
図２は、認識装置の具体例（第１実施例）を示している。同図に示す認識装置１４Ａでは、プリント基板１２に一対のパッド２０が形成されてい。この一対のパッド２０の内、図中左側に位置するパッド２０は入力側パッドであり、基準電圧（ハイ（Ｈ）信号）が印加されている。また、図中右側に位置するパッド２０は出力側パッドであり、図示しないテスト装置に接続されている。
【００３０】
また、台座１５Ａの下面には導電板１９が配設されており、この導電板１９に一対のポゴピン１６が下方に向け延出するよう構成されている。ポゴピン１６は、前記したパッド２０と対向する位置に棒状の導電領域１７が形成されると共に、この導電領域１７と導電板１９との間に絶縁領域１８が形成されている。また、一対のポゴピン１６に夫々形成された導電領域１７は導電板１９により電気的に接続された構成となっている。
【００３１】
上記構成構成の認識装置１４Ａにおいて、半導体装置１が正常に実装された場合は、台座１５Ａは水平状態を維持しつつ下動し、よって図２（Ｂ）に示す如く一対のポゴピン１６に夫々形成された導電領域１７の先端部はプリント基板１２に形成された一対のパッド２０に夫々接続し、よって一対のパッド２０は導通される。これにより、図中右側に位置する出力側パッド２０はハイレベルとなる。
【００３２】
一方、半導体装置１が傾いてＩＣソケット１１に実装された場合には、台座１５Ａも傾いた状態となる。この状態では、一対のポゴピン１６が共に一対のパッド２０に接続することはなく、よって図中右側に位置する出力側パッド２０はローレベルを維持する。従って、出力側パッド２０に接続された配線の出力状態を検知することにより、半導体装置１が適正に実装されたことを認識することができる。
【００３３】
図３乃至図７は、認識装置に用いられるポゴピンの各種実施例を示している。図4 乃至図５に示すポゴピン２１Ａは、大略するとヘッド部２３Ａ，シャフト２４，バネ２５，スペーサ２６，及びＥリング２７等により構成されている。
ヘッド部２３Ａは、例えば導電性金属を胴部分が円筒状で先端部分が球状とされた形状とさてれいる。また、ヘッド部２３Ａの中央部には、絶縁材料よりなるシャフト２４が圧入されている。このシャフト２４には、上部からバネ２５，スペーサ２６，及びＥリング２７が挿通されている。
【００３４】
尚、スペーサ２６及びＥリング２７は、絶縁材料により形成されている。バネ２５を介して後述するパッド２９とヘッド部２３Ａが導通しないよう、ヘッド部２３Ａのバネ２５が当接する位置には絶縁体２８が配設されている。
ポゴピン２１Ａは、ＩＣソケット１１に配設した状態において、ヘッド部２３ＡがＩＣソケット１１に形成された挿通孔２２に上下方向に摺動自在に挿入されると共に、シャフト２４がプリント基板１２に形成された挿通孔に挿通される。また、この実装状態でバネ２５及びスペーサ２６はプリント基板１２の上部に位置し、またＥリング２７はプリント基板１２の下部に位置するよう構成されている。更に、プリント基板１２にはパッド２９が形成されており、このパッド２９はヘッド部２３Ａの下端部と対向するよう構成されている。
【００３５】
図３（Ａ）は、半導体装置１が実装される前のポゴピン２１Ａを示している。同図に示すように、半導体装置１が実装される前の状態では、バネ２５の弾性力によりヘッド部２３ＡはＩＣソケット１１の上面から若干突出した構成となっている。
一方、半導体装置１が実装されると、半導体装置１の底面により（或いは、台座により）ヘッド部２３Ａはバネ２５の弾性力に抗して下動し、図３（Ｂ）に示すようにヘッド部２３Ａの下端部はプリント基板１２に形成されているパッド２９に電気的に接続する。よって、例えば図中左側のパッド２９にＨレベルとしておくことにより、図中右側のパッド２９の出力から半導体装置１が実装されたかどうかを認識することが可能となる。
【００３６】
尚、図３及び図４に示した例では、パッド２９をプリント基板１２の両面に形成した例を示したが、少なくともヘッド部２３Ａと対向する面にのみ形成されていればよい。また、本実施例では、ヘッド部２３Ａを胴部分が円筒状で先端部分が球状とした構成としたが、ヘッド部２３Ａの形状はこれに限定されるものではなく、図６に示すように方形状のヘッド部２３Ｂとしても、また断面十字状のヘッド部２３Ｃとしてもよい。
【００３７】
一方、図７に示すポゴピン２１Ｂは、シャフト２４の上部に球体部３３を固定すると共に、下部に導電性材料よりなる略球体状の接点部３４を有した構成とされている。球体部３３は、ソケット１１に形成された上部大径溝３０に上下動自在に実装されており、また接点部３４はソケット１１に形成された下部大径溝３１に上下動自在に実装されている。更に、シャフト２４は小径部３２に形成された挿通孔に挿通されており、また小径部３２と球体部３３との間には、球体部３３を上方に向け付勢するバネ２５が配設されている。一方、プリント基板１２の接点部３４と対向する位置には一対のパッド２９が形成されている。
【００３８】
図７（Ａ）は、半導体装置１が実装される前のポゴピン２１Ｂを示している。同図に示すように、半導体装置１が実装される前の状態では、バネ２５の弾性力により球体部３３はＩＣソケット１１の上面から若干突出した構成となっている。これに対し、半導体装置１が実装されると、半導体装置１の底面により（或いは、台座により）球体部３３はバネ２５の弾性力に抗して下動し、図７（Ｂ）に示すように接点部３４はプリント基板１２に形成されているパッド２９に電気的に接続する。よって、例えば図中左側のパッド２９にＨレベルとしておくことにより、図中右側のパッド２９の出力から半導体装置１が実装されたかどうかを認識することが可能となる。
【００３９】
図８は、認識装置の第２実施例を示している。尚、図８において、図２に示した構成と対応する構成については同一符号を付してその説明を省略する。
同図に示す認識装置１４Ｂでは、ポゴピン２１をプリント基板１２のパッド上に立設形成した構成としている。また、台座１５Ｂには、導電板１９（接続領域）を貫通して台座１５Ｂ自体（台座１５Ｂは絶縁材料により形成されている）にも達する溝部３５が形成されている。
【００４０】
図８（Ａ）は、上記構成とされた認識装置１４Ｂにおいて、半導体装置１が実装される前の状態を示している。この状態では、ポゴピン２１Ｃは台座１５Ｂ及び導電板１９から離間した状態となっている。また、図中左側にポゴピン２１ＣはＨレベルとされている。
図８（Ａ）に示す状態から、半導体装置１が実装されると、台座１５Ｂは下動する。図８（Ｂ）は、半導体装置１が所定実装位置に実装された状態（以下、実装状態という）を示している。ここで、所定実装位置とは、半導体装置１に設けられている全てのリード２が、ＩＣソケット１１のコンタクトピン１３に接続された状態をいう（図１参照）。
【００４１】
この実装状態において、ポゴピン２１Ｃの導電領域１７は導電板１９と電気的に接続するよう構成されている。従って、実装状態において一対のポゴピン２１Ｃは導電板１９を介して導通され、よって図中右側に位置するパッドの信号はＨレベルとなる。よって、図中右側に位置するパッドに接続された配線の出力から、半導体装置１が実装状態となったことを認識することができる。
【００４２】
また、本実施例では、溝部３５が台座１５Ｂに至るまで形成されている。よって、図８（Ｂ）に示す実装状態より更に半導体装置１を下動させることが可能である。図８（Ｃ）は、実装状態より半導体装置１を更に下動させた状態（以下、完全実装状態という）を示している。この状態においても、半導体装置１に設けられている全てのリード２は、ＩＣソケット１１のコンタクトピン１３に接続された状態を維持している。
【００４３】
この完全実装状態では、ポゴピン２１の導電領域１７は導電板１９を通り過ぎ、台座１５Ｂ内に位置した構成となっている。前記のように台座１５Ｂは絶縁材料により形成されているため、完全実装状態では一対のポゴピン２１Ｃは再び非導通の状態となる。
上述のように本実施例になる認識装置１４Ｂでは、半導体装置１の実装に伴う台座１５Ｂの変位に伴い、半導体装置１が実装状態まで実装された状態において導電板１９がポゴピン２１Ｃの導電領域１７と電気的に接続し、これにより出力側パッド（図中、右側のパッド）の出力状態から半導体装置１の実装状態を認識することができる。即ち、図中右側のパッドの出力がＬレベルからＨレベルとなった場合、半導体装置１が実装状態となったことを検知することができる。
【００４４】
また、半導体装置１が実装状態より更に押し込まれると、導電板１９はポゴピン２１Ｃの絶縁領域１８と対向し、導電領域１７は台座１５Ｂ内に位置した状態となる。この状態では、一対のポゴピン２１Ｃは非導通状態である。即ち、半導体装置１の実装状態の認識処理が終了した後は、各ポゴピン２１Ｃに接続された配線は自由な状態（フリーな状態）となる。このため、認識処理後において、この配線を信号ライン配線として用いることができ、配線の利用効率の向上及び配線数の削減を図ることができる。
【００４５】
続いて、上記した認識装置を用いてについて説明する。図９及び図１０は、半導体装置１の実装状態を認識する認識処理回路を示している。図９は認識処理回路の全体構成を示す概略図であり、図１０は説明の便宜上図９における２回路分（２ソケット分）を拡大して示す図である。また、図９及び図１０に示す例では、台座１５を２分割し、よって３本のポゴピン１６Ａ〜１６Ｃを用いて認識処理を行なう例を示している。
【００４６】
本実施例に係る認識処理回路は、一つのＩＣソケット１１に対しＡＮＤ回路３７とＯＲ回路３８をそれぞれ１個配設した極めて簡単な回路構成とされている。このＡＮＤ回路３７及びＯＲ回路３８は、本実施例ではプリント基板１２に配設された構成となっている。上記のように、認識処理回路は極めて簡単な構成であるため、プリント基板１２上に配設された複数のＩＣソケット１１の夫々にＡＮＤ回路３７とＯＲ回路３８を配設しても、テストボード１０Ａのコストが異常に上昇してしまうようなことはない。
【００４７】
前記したように、本実施例では台座１５を２分割し３本のポゴピン１６Ａ〜１６Ｃを用いた構成としているが、その内の１本のポゴピン１６Ａは、電圧配線を介して基準電圧源に接続されている。また、残るポゴピン１６Ｂ，１６Ｃは２分割された台座１５に夫々対向するよう配設されている。このポゴピン１６Ｂ，１６Ｃは、並列的にＡＮＤ回路３７及びＯＲ回路３８に接続され、またＡＮＤ回路３７は第１の信号配線４０によりテスト装置３６に接続され、ＯＲ回路３８は第２の信号配線４１によりテスト装置３６に接続されている。
【００４８】
続いて、上記構成とされた認識処理回路を用いた、具体的な半導体装置１の実装状態認識方法について説明する。
先ず、半導体装置１を前記したＩ／Ｒ装置を用いてテストボード１０Ａの各ＩＣソケット１１に実装する。次に、この半導体装置１が実装されたテストボード１０Ａをテスト装置３６に実装する（図１９参照）。
【００４９】
続いて、テスト装置３６に設けられた基準電圧源から各ポゴピン１６Ａに対し電圧配線３９を介して基準電圧を印加し、Ｈレベルを生成する。図２及び図８を用いて説明したように、この状態において認識装置から出力される信号は、半導体装置１の実装状態によって異なる。本実施例の場合では、ポゴピン１６Ｂ，１６Ｃからの出力が、半導体装置１の実装状態によって異なることとなる。
【００５０】
半導体装置１がＩＣソケット１１に実装される場合、「未実装（半導体無し）」，「正常実装（半導体装置が適正に実装されている）」，「実装状態不安定（例えば、傾いて実装されている）」の３態様が考えられる。この各態様は、ポゴピン１６Ｂ，１６Ｃからの出力から認識することが可能である。
即ち、半導体装置１がＩＣソケット１１に「未実装」の場合は、二つの台座は共に下動していない状態であるため、ポゴピン１６Ｂ，１６Ｃは共にＨレベルとされたポゴピン１６Ａと電気的に接続しない。よって、ポゴピン１６Ｂ，１６Ｃからの出力が共にＬレベルの時は、半導体装置１がＩＣソケット１１に「未実装」であると判断することができる。
【００５１】
また、半導体装置１がＩＣソケット１１に「正常実装」の場合は、二つの台座は共に下動した状態となるため、ポゴピン１６Ｂ，１６Ｃは共にＨレベルとされたポゴピン１６Ａと電気的に接続する。よって、ポゴピン１６Ｂ，１６Ｃからの出力が共にＨレベルの時は、半導体装置１がＩＣソケット１１に「正常実装」であると判断することができる。
【００５２】
更に、半導体装置１がＩＣソケット１１に「実装状態不安定（例えば、傾いて実装されている）」の場合は、半導体装置１が傾いているため、一方の座は下動し、他方の台座は下動しない状態となる。このため、ポゴピン１６Ｂ，１６Ｃの内、一方はＨレベルとなると共に他方はＬレベルとなる。よって、ポゴピン１６Ｂ，１６Ｃからの出力が異なる時は、半導体装置１のＩＣソケット１１に対する実装状態は「実装状態不安定」であると判断することができる。
【００５３】
上記した実装状態認識処理は、テストボード１０Ａが接続されたテスト装置３６において実施され、得られた実装状態認識データはテスト装置３６内の保管レジスタに格納される。そして、この実装状態認識データに基づき、テスト装置３６は、「正常実装」された半導体装置１に対してのみ、半導体制御信号を供給し、本試験を実施する。これにより、実装はされたが「実装状態不安定」な半導体装置１に対しては本試験が実施されないため、実装状態不安定」な半導体装置１に起因して「正常実装」された半導体装置１の試験結果に悪影響が発生することを防止することができる。
【００５４】
また、上記構成では、プリント基板１２上に半導体装置１の実装状態の認識処理を行なう各回路３７，３８を設けたことにより、テストボード１０Ａが接続されるテスト装置３６側の装置構成の簡単化及び認識処理の軽減を図ることができる。
尚、本実施例におていは、上記した判断処理をテストボード１０Ａが接続されたテスト装置３６において実施する構成としているが、テストボード１０ＡをＩ／Ｒ装置に接続することにより、Ｉ／Ｒ装置において上記の判断処理を行なうよう構成することも可能である（一般に、半導体装置用のＩ／Ｒ装置は演算機能を有している）。
【００５５】
図１１乃至図１３は、上記した半導体装置１の実装状態認識処理を行なうことにより得られた実装状態認識データの表示例を示している。尚、図１１乃至図１３に示す例では、半導体装置１を同時に１２個実装しうるテストボードを例に挙げて示している。また、各図内に示される数字（１〜１２）は、半導体装置１が実装される実装位置の位置番号である。
【００５６】
図１１（Ａ）は、全ての実装位置１〜１２において、半導体装置１が「未実装」である状態を示している。本実施例では、「未実装」の表示として「・」を用いている。また、図１１（Ｂ）は、全ての実装位置１〜１２において、半導体装置１が「正常実装」である状態（Full実装）を示している。本実施例では、「実装」の表示として「Ｍ」を用いている。
【００５７】
図１２は、説明の便宜上、従来の実装状態認識処理による実装状態認識データの表示例を示している。図１２（Ａ）に示す例は、実装位置４，８，１２において、「未実装」があった場合を示している。
また、図１２（Ｂ）は、実装位置４，８，１２において「未実装」があり、かつ実装位置３において「実装状態不安定」があった場合を示している。従来の実装状態認識処理では、そもそも半導体装置１が実装されていない「未実装」と、半導体装置１は実装されているがその実装状態が傾いている等の「実装状態不安定」を区別することができなかった。このため、従来では図１２（Ｂ）に示すように、実装位置３に実際は「実装状態不安定」であるにも拘わらず、「未実装」の表示「・」を付していた。
【００５８】
尚、図１２（Ｃ）は、実装状態認識処理が終了した後にバーンイン試験（ＢＩ）を実施し、実装位置７の半導体装置１に不良（Fail) が発生した場合を示している。同図に示すように、半導体装置１に「不良（Fail) 」が発生した場合、当該半導体装置の実装位置７に「「不良（Fail) 」を示す「ｆ」が付される。
これに対し、図１３は、本実施例による実装状態認識処理による実装状態認識データの表示例を示している。図１３（Ａ）に示す例は、先に説明した従来の図１２（Ａ）と同様に実装位置４，８，１２において、「未実装」があった場合を示している。
【００５９】
また、図１３（Ｂ）は、実装位置４，８，１２において「未実装」があり、かつ実装位置３において「実装状態不安定」があった場合を示している。本実施例では、半導体装置１の実装状態を認識する認識装置１４Ａ，１４Ｂを設けたことにより、ＩＣソケット１１に対する半導体装置１の実装状態を独立して認識することができる。よって、本実実施例では実装位置３に「実装状態不安定」であることを示す表示「×」を付している。これにより、従来では判別することができなかった「未実装」と「実装状態不安定」を、本実施例によれば明確に判別することが可能となる。
【００６０】
よって、半導体装置１が実装されているにも拘わらず「未実装」と認識されることはなくなり、従来必要とされた目視試験及びフロッピーディスクへのデータ格納処理を無くすることができ、認識処理の容易化，効率化，及び信頼性の向上を図ることができる。また、正常に実装されている半導体装置１に対してのみ、動作試験を行なう信号を供給することが可能となり、半導体装置１の動作試験の精度向上を図ることができる。
【００６１】
また、実装処理時（Ｉ／Ｒ装置を用いた実装処理時）に「実装状態不安定」とされた半導体装置１があった場合、その後にこの「実装状態不安定」の半導体装置を完全にテストボードから抜き取る事を徹底することにより、テストボードに残存する半導体装置１は全て「正常実装」となる。よって、初回から実装（良品：Passと認識）された半導体装置のみ試験の結果が最後まで取得される為、Ｉ／Ｒ装置で抜き残しが起きる事もなくなる。
【００６２】
尚、図１３（Ｃ）は、先に説明した図１２（Ｃ）と同様に、実装状態認識処理が終了した後にバーンイン試験（ＢＩ）を実施し、実装位置７の半導体装置１に不良（Fail) が発生した場合を示している。
図１４は、本発明の第２実施例であるテストボード１０Ｂの要部を拡大して示す図である。同図では、プリント基板１２上に配設されたＩＣソケット４２を拡大して示している。
【００６３】
また、図１５はＩＣソケット４２に設けられる認識装置１４Ｃを拡大して示している。本実施例に係る認識装置１４Ｃは、半導体装置１が装着される台座を複数（本実施例では９個）に分割し、この分割された台座４３-1〜４３-9毎に実装状態認識装置として機能するポゴピン４４Ａ-1〜４４Ａ-9, ４４Ｂ-1〜４４Ｂ-9を設けた構成としている。また、各台座４３-1〜４３-9の底面には導電板１９が配設されている。
【００６４】
更に、隣接する台座４３-1と４３-2との間ではポゴピン４４Ｂ-1とポゴピン４４Ａ-2とが接続配線45で接続され、また次の隣接する台座４３-2と４３-3との間ではポゴピン４４Ｂ-2とポゴピン４４Ａ-3が接続配線45で接続され、この接続は全ての台座４３-1〜４３-9で行なわれている。よって、半導体装置１が適正に実装された場合（「正常実装」）には、台座４３-1〜４３-9の導電板１９は全てのポゴピン４４Ａ-1〜４４Ａ-9, ４４Ｂ-1〜４４Ｂ-9と接触し導通するため、閉ループ回路を形成する。よって、この「正常実装」の場合には、電圧配線４６をＨレベルとすると、出力配線４７もＨレベルとなり、これにより「正常実装」を検知することができる。
【００６５】
一方、半導体装置１が適正に実装されなかった場合（「実装状態不安定」の場合）には、複数に分割された台座４３-1〜４３-9の何れかが下動しない状態となる。即ち、図１６（Ａ）に示すように、「正常実装」の場合には、全ての台座４３-1〜４３-9（図では、台座４３-1〜４３-3のみを示す）が半導体装置１に押圧されて全てのポゴピン４４Ａ-1〜４４Ａ-9，４４Ｂ-1〜４４Ｂ-9と接続するが、「実装状態不安定」の場合には、図１６（Ｂ）に示すように、いずれかの台座（同図では、台座４３-1，４３-2) が確実に下動せず、ポゴピン４４Ａ-1と４４Ｂ-1、及びポゴピン４４Ａ-2と４４Ｂ-2は非接続の状態となる。
【００６６】
この場合には、前記した閉ループ回路は形成されず、よって電圧配線４６をＨレベルとしても、出力配線４７もＬレベルとなる。よって、これにより「実装状態不安定」を検知することができる。また、上記のように台座を複数に分割することにより、半導体装置１のあらゆる傾きに対してもこれを検出することが可能となり、よって半導体装置１の実装状態をより精度よく認識でき、認識精度の向上を図ることができる。
【００６７】
図１７は、上記構成とされた１２個のＩＣソケット４２-1〜４２-12 をプリント基板１２上に配設した構成のテストボード１０ＢをＩ／Ｒ装置に設けられたアダプター式テストボード受け台（テストボード１０Ｂの背面に位置するため、図に現れず）に装着した状態を示している。
本実施例では、各ＩＣソケット４２-1〜４２-12 に夫々ステ導電ポゴピン４４Ｃ-1〜４４Ｃ-12 （図中、黒塗りで示す。また、図ではステ導電ポゴピン４４Ｃ-1のみ符号を付している）が設けられている。更に、アダプター式テストボード受け台には、隣接するＩＣソケット間を接続する接続パターン４８が形成されている。
【００６８】
具体的には、ＩＣソケット４２-1と４２-2との間では、ＩＣソケット４２-1に設けられたポゴピン４４Ｂ-9と、ＩＣソケット４２-2に設けられたステ導電ポゴピン４４Ｃ-2とが接続パターン４８により接続されている。また次の隣接するＩＣソケット４２-2と４２-3との間では、ＩＣソケット４２-2に設けられたポゴピン４４Ｂ-9と、ＩＣソケット４２-3に設けられたステ導電ポゴピン４４Ｃ-3とが接続パターン４８により接続されている。この接続は、全てのＩＣソケット４２-1〜４２-12 で行なわれている。
【００６９】
よって、全てのＩＣソケット４２-1〜４２-12 に対して半導体装置１が適正に実装された場合（「正常実装」）には、個々のＩＣソケット４２-1〜４２-12 の内部においてはステ導電ポゴピン４４Ｃ-1〜４４Ｃ-12 とポゴピン４４Ｂ-9が電気的に導通し、かつ全てのＩＣソケット４２-1〜４２-12 においては接続パターン４８を介して全てのＩＣソケット４２-1〜４２-12 は電気的に導通して閉ループ回路を形成する。よって、この「正常実装」の場合には、この閉ループ回路の一端部に位置するＩＣソケット４２-1のステ導電ポゴピン４４Ｃ-1をＨレベルとすると、閉ループ回路の他端部に位置するＩＣソケット４２-12 のポゴピン４４Ｂ-9もＨレベルとなり、これにより「正常実装」を検知することができる。
【００７０】
このように、本実施例の構成によれば、複数のＩＣソケット４２-1〜４２-12 に夫々配設される半導体装置１の実装状態を少ない配線数で検出することができ、配線形成の容易化を図れると共に試験効率の向上を図ることができる。
また本実施例の構成では、テストボード１０Ｂを装着するＩ／Ｒ装置に設けられたアダプター式テストボード受け台に接続パターン４８を設けているため、半導体装置１をテストボード１０Ｂに装着した時点で、即ちテストボード１０Ｂをテスト装置３６に実装する前に、半導体装置１の実装状態を認識することが可能となる（この場合、Ｉ／Ｒ装置に、装着状態認識処理を行なう回路が含まれている必要がある）。よって、パーンイン等の試験を行なうテスト装置側で、半導体装置の実装状態を認識する処理を行なう必要がなくなり、試験の効率化を図ることができる。
【００７１】
図１８は、本発明の第３実施例であるテストボード１０Ｃを示している。
本実施例に係るテストボード１０Ｃは、プリント基板１２上に設けられた複数のソケット４２-1〜４２-12 に夫々設けられた実装状態認識装置（図示せず）に対し、一括的に電源供給する共通電源配線４９を設けると共に、個々のソケット４２-1〜４２-12 （実装状態認識装置）から個別に信号を取り出す個別信号配線５０を設けたことを特徴とするものである。
【００７２】
このように、個々のソケット４２-1〜４２-12 から個別信号配線５０を引き出すことにより、各ソケット４２-1〜４２-12 毎に装着状態を認識するこができる。よって、「実装状態不安定」とされたソケットを即座に特定することが可能となり、個々の装着状態を確認する処理が不要となるため試験効率の向上を図ることができる。
【００７３】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
請求項１記載の発明によれば、半導体装置が実装されているにも拘わらず「未実装」と認識されることはなくなり、従来必要とされた目視試験及びフロッピーディスクへのデータ格納処理を無くすることができ、認識処理の容易化，効率化，及び信頼性の向上を図ることができる。また、正常に実装されている半導体装置に対してのみ、動作試験を行なう信号を供給することが可能となり、半導体装置の動作試験の精度向上を図ることができる。
また、実装時における半導体装置の実装状態をより精度よく認識することが可能となり、認識精度の向上を図ることができる。
【００７４】
また、請求項２記載の発明によれば、簡単な構成で確実に半導体装置の実装状態を認識することができる。
また、請求項３記載の発明によれば、半導体装置の実装状態を２本以上の導電ポゴピンの「オン」，「オフ」状態から認識することができ、認識処理の容易化を図ることができる。
【００７５】
また、請求項４記載の発明によれば、認識処理が終了した後は導電ポゴピンに接続された配線は自由な状態（認識処理には用いないフリーな状態）となるため、認識処理後においてこの配線を信号ライン配線として用いることができ、配線の利用効率の向上及び配線数の削減を図ることができる。
【００７６】
また、請求項５記載の発明によれば、複数のソケットに夫々配設される半導体装置の実装状態を少ない配線数で検出することができ、配線形成の容易化を図れると共に試験効率の向上を図ることができる。
また、半導体装置をソケットに実装する実装装置に配設されたテストボード受け台に接続パターンを設けた場合には、テストボードをテスト装置に実装する前に半導体装置の実装状態を認識することが可能となり、よってパーンイン等の試験を行なうテスト装置側で半導体装置の実装状態を認識する処理を行なう必要がなくなり、試験の効率化を図ることができる。
【００７７】
また、請求項６記載の発明によれば、「実装状態不安定」とされたソケットを即座に特定することができる。
また、請求項７記載の発明によれば、テストボード側に実装状態認識回路が設けられるため、テストボードが接続されるテスト装置側の装置構成の簡単化及び認識処理の軽減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例であるテストボードの要部構成図である。
【図２】テストボードに配設される認識装置の第１実施例の構成及び動作を説明するための図である。
【図３】認識装置に設けられるポゴピンの一例を説明するための図である（その１）。
【図４】認識装置に設けられるポゴピンを説明するための図である（図３の断面図）。
【図５】認識装置に設けられるポゴピンを説明するための図である（図３の構成図）。
【図６】ポゴピンを構成するヘッド部の変形例を示す図である。
【図７】認識装置に設けられるポゴピンの他例を説明するための図である（その２）。
【図８】テストボードに配設される認識装置の第２実施例の構成及び動作を説明するための図である。
【図９】テストボードをテスト装置に接続した状態を示す図である。
【図１０】認識装置の回路構成を説明するための図である。
【図１１】従来の実装状態の認識処理方法を説明するための図である。
【図１２】従来の実装状態の認識処理方法を説明するための図である。
【図１３】本実施例における認識装置を用いた具体的な実装状態の認識処理方法を説明するための図である。
【図１４】本発明の第２実施例であるテストボードの要部構成図である。
【図１５】テストボードに配設される認識装置の第３実施例の構成を説明するための図である。
【図１６】図１５に示す認識装置の動作を説明するための図である。
【図１７】本発明の第２実施例であるテストボードの平面図である。
【図１８】本発明の第３実施例であるテストボードの平面図である。
【図１９】テストボードのテスト装置へ実装する状態を示す図である。
【符号の説明】
１  半導体装置
２  リード
１０Ａ〜１０Ｃ  テストボード
１１，４２，４２-1〜４２-12 ＩＣソケット
１２  プリント基板
１３  コンタクトピン
１４，１４Ａ〜１４Ｃ  認識装置
１５Ａ，１５Ｂ，４３-1〜４３-9  台座
１６，１６Ａ〜１６Ｃ，４４Ａ-1〜４４Ａ-9，４４Ｂ-1〜４４Ｂ-9  ポゴピン
１７  導電領域
１８  絶縁領域
１９  導電板
２０  パッド
２３Ａ〜２３Ｃ  ヘッド部
３３  球体部
３４  接点部
３５  溝部
３６  テスト装置
３７  ＡＮＤ回路
３８  ＯＲ回路
３９，４６  電圧配線
４０  第１の信号配線
４１  第２の信号配線
４４Ｃ-1〜４４Ｃ-12 ステ導電ポゴピン
４５  接続配線
４７  信号配線
４８  接続パターン
４９  共通電圧配線
５０  個別信号配線
５１  電圧端子
５２-1〜５２-4  個別信号端子
【図１】
0003720994.tif 000002
【図２】
0003720994.tif 000003
【図３】
0003720994.tif 000004
【図４】
0003720994.tif 000005
【図５】
0003720994.tif 000006
【図６】
0003720994.tif 000007
【図７】
0003720994.tif 000008
【図８】
0003720994.tif 000009
【図９】
0003720994.tif 000010
【図１０】
0003720994.tif 000011
【図１１】
0003720994.tif 000012
【図１２】
0003720994.tif 000013
【図１３】
0003720994.tif 000014
【図１４】
0003720994.tif 000015
【図１５】
0003720994.tif 000016
【図１６】
0003720994.tif 000017
【図１７】
0003720994.tif 000018
【図１８】
0003720994.tif 000019
【図１９】
0003720994.tif 000020