(57)【特許請求の範囲】
【請求項１】
ｎ本の入力ラインそれぞれのビットシリアルデータをｉビットパラレル変換するｎ個の第１のパラレル変換部と、前記第１のパラレル変換部でｉビットパラレル変換したデータのｋ（１≦ｋ≦ｉ）ビット目をｉ本の入力ライン分多重化するｉ個の第１の多重化部とを含むブロックを前処理基本ブロックとし、ｊ個の前記前処理基本ブロック（ｎ＝ｉ×ｊ：但しｎ，ｉ，ｊ，ｋはすべて自然数）を有する前処理部と、
前記前処理部のｊ個の前記前処理基本ブロックからそれぞれ出力されたｊ本の入力ラインのデータを入力し、ｉビットパラレル変換するｊ個の第２のパラレル変換部と、前記第２のパラレル変換部でｉビットパラレル変換したｉ×ｊ個のデータから１つのデータを選択するｍ個の選択部と、前記選択部で選択したデータをｉ本多重化するｑ個の第２の多重化部とを基本ブロックとし、ｉ個の前記基本ブロック（但しｍ，ｑはすべて自然数）を有するマトリクススイッチ部と、
前記マトリクススイッチ部より出力されるｑ×ｉのデータをｉビットパラレル変換する第３のパラレル変換部と、前記第３のパラレル変換部でｉビットパラレル変換したデータのｋビット目をｉ本の入力ライン分多重化する第３の多重化部とを基本ブロックとし、ｑ個の前記基本ブロック（ｍ＝ｉ×ｑ）を有する後処理部とを備えたことを特徴とするマトリクススイッチ。
【請求項２】
請求項１に記載のマトリクススイッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
【請求項３】
請求項１に記載のマトリクススイッチにおいて、前記マトリクススイッチ部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
【請求項４】
請求項３に記載のマトリクススイッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
【請求項５】
請求項１に記載のマトリクススイッチにおいて、前記前処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
【請求項６】
請求項５に記載のマトリクススイッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
【請求項７】
請求項５に記載のマトリクススイッチにおいて、前記マトリクススイッチ部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
【請求項８】
請求項７に記載のマトリクススイッチにおいて、前記後処理部はその入力端にエラスティックバッファを備えていることを特徴とするマトリクススイッチ。
【請求項９】
請求項１に記載のマトリクススイッチにおいて、
前記前処理部は、前記第１のパラレル変換部の前段に、入力データを監視する第１の監視部と、前記第１の監視部によって入力データの異常を検出した場合に入力データにＰ−ＡＩＳ信号を挿入する第１のＰ−ＡＩＳ挿入部とを備え、
前記マトリクススイッチ部は、前記第２のパラレル変換部の前段に、入力データを監視する第２の監視部と、前記第２の監視部によって入力データの異常を検出した場合に入力データに固定データを挿入する固定データ挿入部とを備え、
前記後処理部は、
前記第３のパラレル変換部の前段に設けられた入力データを監視する第３の監視部と、
前記第３のパラレル変換部の後段に設けられ、前記固定データ挿入部で挿入された固定データを検出する第４の監視部と、
前記第３の監視部からの出力の論理和を出力する第１の論理和部と、
前記第１の論理和部と前記第４の監視部からの出力の論理和を出力する第２の論理和部と、
前記第２の論理和部からの出力に従って、前記第３の多重化部からの出力信号にＰ−ＡＩＳ信号を挿入するＰ−ＡＩＳ挿入部とを備えたことを特徴とするマトリクススイッチ。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、リングネットワークのノード（伝送装置）に適用して好適な、複数のディジタル信号入力回線を複数の出力回線のうちの任意の回線に接続する機能を備えたマトリクススイッチに関する。
【０００２】
【背景技術】
光ケーブルを用いて構成されるリングネットワークに於いては、各ノードを構成する伝送装置であるアッド・ドロップ・マルチプレクサ（ＡＤＭ）に、複数のディジタル信号入力回線を複数の出力回線のうちの任意の回線に接続するマトリクススイッチが設けられる。
【０００３】
従来のこの種マトリクススイッチは、図１に示すように、ｎ本の入力ライン（＃１〜＃ｎ）のうちの１本を選択するためのｍ個の選択部を備えることにより、ｎ×ｍのマトリクススイッチを実現している。即ち、従来では、マトリクススイッチ部への入力データが、直接分岐して各選択部に接続され、外部からの入力データ選択制御信号（１〜ｍ）に従って指定された入力データが選択され出力されている。
【０００４】
上記したような従来の構成に於いては、マトリクススイッチの規模が大きくなった場合に、マトリクススイッチ部の入出力信号が多くなるとともに、回路規模も膨大となる。そのため、装置として実現する場合には、マトリクススイッチ部に入出力する信号を全て一つのマトリクススイッチ部に入出力させる必要がある。従って、コネクタのピン数、及びマトリクススイッチ部の基板或いはモジュール上への回路実装上の物理的制約から、実現が非常に難しいという問題がある。
【０００５】
また、この物理的な問題を解決するために、マトリクススイッチ部を分割して複数の小規模なマトリクススイッチを用いた多段接続構成とすることが考えられる。この構成では、一つのマトリクススイッチの入出力信号数及び回路規模は低減されるものの、マトリクススイッチ部全体の制御アルゴリズムが複雑になるという問題が生じる。なぜならば、例えばマトリクススイッチの入力部と出力部が同一の部分であっても、複数の経路が選択可能であるからである。
【０００６】
上記したように、従来のマトリクススイッチ構成に於いては、ｎ本の入力ラインの内の１本を選択するためのｍ個の選択部を備えることによりｎ×ｍのマトリクススイッチを実現していたため、マトリクススイッチの規模が大きくなった場合に、マトリクススイッチ部の入出力信号が多くなるとともに、回路規模も膨大となり、装置として実現する際に、マトリクススイッチ部に入出力する信号が全て一つのマトリクススイッチ部に入出力させる必要がある。従って、コネクタのピン数、及びマトリクススイッチ部の基板、或いはモジュール上への回路実装上の物理的制約から、実現が非常に難しいという問題がある。また、この物理的な問題を解決するために、マトリクススイッチ部を分割して複数の小規模なマトリクススイッチを用いた多段接続構成とした場合には、一つのマトリクススイッチの入出力信号数及び回路規模は低減されるが、マトリクススイッチ部全体の制御アルゴリズムが複雑になるという問題がある。
【０００７】
【発明の開示】
本発明は、マトリクススイッチ部に入出力するデータの本数を低減させるとともに、装置として実現する場合の機能ブロック分割が容易であり、更にマトリクススイッチ部を分割しても、複雑な回線設定アルゴリズムを必要とせず既存構成と同様のアルゴリズムでマトリクススイッチ部の制御が可能なマトリクススイッチを提供することを目的とする。
【０００８】
本発明にかかるマトリクススイッチは、マトリクススイッチ本体と、前記マトリクススイッチ本体の入力側に設けられた前処理部と、前記マトリクススイッチ本体の出力側に設けられた後処理部とを備え、前記前処理部はライン入力をそれぞれの設定ビット幅でパラレル変換し、前記マトリクススイッチ本体は前記設定ビット幅内でビット順序を入れ替えるビット配列操作によって回線設定し、前記後処理部はビット配列操作されたデータをシリアル変換して、ライン出力し、前記マトリクススイッチ本体を前記前処理部でパラレル変換した前記設定ビット幅分に分割して切替制御することを特徴とする。換言すれば、ライン入力を所定ビット幅でパラレル変換して複数のビット幅毎に対応する複数のマトリクススイッチ本体で選択処理を行い、その後にシリアル変換して出力することを特徴とする。
【０００９】
より具体的には、本発明に係るマトリクススイッチは、ｎ本の入力ラインそれぞれのビットシリアルデータをｉビットパラレル変換するｎ個の第１のパラレル変換部と、前記第１のパラレル変換部でｉビットパラレル変換したデータのｋ（１≦ｋ≦ｉ）ビット目をｉ本の入力ライン分多重化するｉ個の第１の多重化部とを含むブロックを前処理基本ブロックとし、ｊ個の前記前処理基本ブロック（ｎ＝ｉ×ｊ：但しｎ，ｉ，ｊ，ｋはすべて自然数）を有する前処理部と、前記前処理部のｊ個の前記前処理基本ブロックからそれぞれ出力されたｊ本の入力ラインのデータを入力し、ｉビットパラレル変換するｊ個の第２のパラレル変換部と、前記第２のパラレル変換部でｉビットパラレル変換したｉ×ｊ個のデータから１つのデータを選択するｍ個の選択部と、前記選択部で選択したデータをｉ本多重化するｑ個の第２の多重化部とを基本ブロックとし、ｉ個の前記基本ブロック（但しｍ，ｑはすべて自然数）を有するマトリクススイッチ部と、前記マトリクススイッチ部より出力されるｑ×ｉのデータをｉビットパラレル変換する第３のパラレル変換部と、前記第３のパラレル変換部でｉビットパラレル変換したデータのｋビット目をｉ本の入力ライン分多重化する第３の多重化部とを基本ブロックとし、ｑ個の前記基本ブロック（ｍ＝ｉ×ｑ）を有する後処理部とを備えたことを特徴とする。
【００１０】
上記の各マトリクススイッチにおいて、好ましい実施態様は以下の通りである。
【００１１】
（１）  前記後処理部はその入力端にエラスティックバッファを備えていること。
【００１２】
（２）  前記マトリクススイッチ部はその入力端にエラスティックバッファを備えていること。
【００１３】
（３）  前記後処理部はその入力端にエラスティックバッファを備えていること。
【００１４】
（４）  前記前処理部は、前記第１のパラレル変換部の前段に、入力データを監視する第１の監視部と、前記第１の監視部によって入力データの異常を検出した場合に入力データにＰ−ＡＩＳ信号を挿入する第１のＰ−ＡＩＳ挿入部とを備え、前記マトリクススイッチ部は、前記第２のパラレル変換部の前段に、入力データを監視する第２の監視部と、前記第２の監視部によって入力データの異常を検出した場合に入力データに固定データを挿入する固定データ挿入部とを備え、前記後処理部は、前記第３のパラレル変換部の前段に設けられた入力データを監視する第３の監視部と、前記第３のパラレル変換部の後段に設けられ、前記固定データ挿入部で挿入された固定データを検出する第４の監視部と、前記第３の監視部からの出力の論理和を出力する第１の論理和部と、前記第１の論理和部と前記第４の監視部からの出力の論理和を出力する第２の論理和部と、前記第２の論理和部からの出力に従って、前記第３の多重化部からの出力信号にＰ−ＡＩＳ信号を挿入するＰ−ＡＩＳ挿入部とを備えたこと。
【００１５】
本発明に係るマトリクススイッチによれば、マトリクススイッチ本体（マトリクススイッチ部）に入出力するデータの本数を、前処理部，マトリクススイッチ部及び後処理部でのパラレル／シリアル変換により低減させながら、前処理部でパラレル変換したパラレルビット幅分のマトリクススイッチ本体（マトリクススイッチ部）に分割処理させている。従って、装置として実現する場合の機能ブロック分割が容易である。更にマトリクススイッチ本体（マトリクススイッチ部）を分割しても、複雑な回線設定アルゴリズムを必要とせず、従来構成と同じアルゴリズムでマトリクススイッチ本体（マトリクススイッチ部）の制御が可能となる。更に、入出力データのビットレートが上がった場合も、マトリクススイッチ本体（マトリクススイッチ部）の選択部は低速処理が可能となるという利点もある。
【００１６】
上記のように本発明によれば、マトリクススイッチ部に入出力するデータの本数を低減させることができるとともに、装置として実現する場合の機能ブロック分割が容易であり、更にマトリクススイッチ部を分割しても、複雑な回線設定アルゴリズムを必要とせず既存構成と同様のアルゴリズムでマトリクススイッチ部の制御が可能なスイッチ規模を容易に拡大できるマトリクススイッチが提供できる。また、入出力データのビットレートが上がった場合も、マトリクススイッチ部（スイッチ本体）の選択部は低速処理が可能となるという利点もある。更に、各ブロック間のケーブルの引き回しによる位相ずれ等を考慮して、前処理部の入力端、マトリクススイッチ部の入力端、後処理部の入力端のいずれか、または全てにエラスティックバッファを配置し、入力データのフレーム位相を全て揃えた上で処理を行う構成とすることにより、仕様上の制約を更に緩和して信頼性の高い動作を確保できる。
【００１７】
【発明を実施するための最良の形態】
以下図面を参照して本発明の実施形態を説明する。
【００１８】
図２は本発明に係るマトリクススイッチが適用される情報通信システムの構成を示すブロック図である。
【００１９】
図２に示すシステムは、ＳＤＨに準拠したリングネットワークを前提とし、ノードとなるｍ個の伝送装置（Ｎ１〜Ｎｍ）が、例えばＳＴＭ−６４回線等の高速回線（ＦＬ）を介してリング状に接続されている。高速回線（ＦＬ）を介して伝送される情報のうち、任意のチャネルの情報が伝送装置（Ｎ１〜Ｎｍ）にて低速回線（ＳＬ）にドロップされ、交換機などの各種通信装置に送られる。
【００２０】
各伝送装置（Ｎ１〜Ｎｍ）は、それぞれＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ；Ｌ１〜Ｌｍ）を介して監視制御装置（ＷＳ１〜ＷＳｍ）に接続されている。これらの監視制御装置（ＷＳ１〜ＷＳｍ）は、例えば汎用のワークステーションとして実現されており、いずれの監視制御装置（ＷＳ１〜ＷＳｍ）からも、各伝送装置（Ｎ１〜Ｎｍ）に対する監視制御を行うことができる。各伝送装置（Ｎ１〜Ｎｍ）に、アッド・ドロップ・マルチプレクス（ＡＤＭ）部Ｎ１０を構成するマトリクススイッチが設けられる。
【００２１】
各伝送装置（Ｎ１〜Ｎｍ）の主要構成要素を図３に示す。なお、各伝送装置（Ｎ１〜Ｎｍ）の主要構成要素は同じであるので、図３においては、伝送装置Ｎ１のみについて示す。
【００２２】
伝送装置Ｎ１は、本発明で対象とするマトリクススイッチにより実現されるアッド・ドロップ・マルチプレクス（ＡＤＭ）部Ｎ１０を備えている。高速回線（ＦＬ）を介して伝送される同期伝送データがインタフェース部（ＨＳ−Ｉ／Ｆ１〜ＨＳ−Ｉ／Ｆ４）Ｎ１１〜Ｎ１４を介してアッド・ドロップ・マルチプレクス（ＡＤＭ）部Ｎ１０に導入され、更に低速側のインタフェース部（ＬＳ−Ｉ／Ｆ）Ｎ１５を介して低速回線側にドロップされる。また、低速回線側から入力される同期伝送データが低速側のインタフェース部（ＬＳ−Ｉ／Ｆ）Ｎ１５を介してアッド・ドロップ・マルチプレクス（ＡＤＭ）部Ｎ１０に導入され、高速回線（ＦＬ）に多重される。
【００２３】
アッド・ドロップ・マルチプレクス（ＡＤＭ）部Ｎ１０に対する動作制御は、各インタフェース部（ＨＳ−Ｉ／Ｆ１〜ＨＳ−Ｉ／Ｆ４）Ｎ１１〜Ｎ１４から与えられる情報に基づき制御部Ｎ１６により行なわれる。
【００２４】
制御部Ｎ１６は、マイクロコンピュータ等により構成され、マトリクススイッチ設定制御部Ｎ１６１のプログラム制御の下にアッド・ドロップ・マルチプレクス（ＡＤＭ）部Ｎ１０を構成するマトリクススイッチを制御する。更に制御部Ｎ１６は、他の伝送装置Ｎ２〜Ｎｍおよび監視制御装置（ＷＳ１）との情報通信に係わる既知の図示しない制御手段に加えて、伝送路設定部Ｎ１６２、伝送路切替部Ｎ１６３、通信パス設定部Ｎ１６４等を備えている。伝送路設定部Ｎ１６２は、システム内に障害が発生した場合に、各伝送装置毎にその通信パスの設定状態を対応づけた所謂リングマップ、および自装置の現在の切替状態を参照して、トラヒック救出のための伝送路の切替状態を決定する。なお、上記リングマップおよび自装置の切替状態に係わる情報は記憶部に予め格納されている。伝送路切替部Ｎ１６３は、上記決定された切替状態および監視制御装置（ＷＳ１）が要求する切替状態に基づき、伝送路の切替制御を実行する。通信パス設定部Ｎ１６４は、監視制御装置（ＷＳ１）からの通信パス設定要求に基づき自装置における通信パスを設定して、その接続状態情報を記憶部Ｎ１７に記憶する。
【００２５】
（第１の実施形態）
図４は本発明の第１の実施形態によるマトリクススイッチ全体の構成を示すブロック図である。
【００２６】
本第１の実施形態に係るマトリクススイッチは、前処理部１と、マトリクススイッチ部（マトリクススイッチ本体）２と、後処理部３とにより構成される。前処理部１の構成を図５に示し、マトリクススイッチ部２の構成を図６に示し、後処理部３の構成を図７に示す。
【００２７】
前処理部１は、図５に示すように、パラレル変換部１１−１，１１−２，…，１１−ｉと、多重化部１２−１，１２−２，…，１２−ｉとを１つの基本ブロックとする前処理基本ブロック１０−１，１０−２，…，１０−ｊを備えている（ここで、ｎ＝ｉ×ｊ）。パラレル変換部１１−１，１１−２，…，１１−ｉは、ｎ本の入力ライン（＃１〜＃ｎ）それぞれのビットシリアルデータをｉビットパラレル変換する。多重化部１２−１，１２−２，…，１２−ｉは、パラレル変換部１１−１，１１−２，…，１１−ｉでそれぞれｉビットパラレル変換したデータのｋ（１≦ｋ≦ｉ）ビット目をｉ本の入力ライン分多重化する。
【００２８】
マトリクススイッチ部２は、図６に示すように、パラレル変換部２１−１，２１−２，…，２１−ｊと、選択部２２−１，２２−２，…，２２−ｍと、多重化部２３−１，２３−２，…，２３−ｑとを１つの基本ブロックとするマトリクススイッチ基本ブロック２０−１，２０−２，…，２０−ｉを備えている。パラレル変換部２１−１，２１−２，…，２１−ｊは、前処理部１で処理されたｊ本の入力ライン（＃１〜＃ｊ）のデータをライン毎にｉビットパラレル変換する。選択部２２−１，２２−２，…，２２−ｍは、パラレル変換部２１−１，２１−２，…，２１−ｊでそれぞれｉビットパラレル変換したｉ×ｊのデータから１ライン分のデータを選択する。多重化部２３−１，２３−２，…，２３−ｑは、選択部２２−１，２２−２，…，２２−ｍでそれぞれ選択したデータをｉ本多重化する。
【００２９】
後処理部３は、図７に示すように、パラレル変換部３１−１，３１−２，…，３１−ｉと、多重化部３２−１，３２−２，…，３２−ｉとを１つの基本ブロック３０とする後処理基本ブロック３０−１，３０−２，…，３０−ｑとを備えている（ここで、ｍ＝ｉ×ｑ）。パラレル変換部３１−１，３１−２，…，３１−ｉは、マトリクススイッチ部２より出力されるｑ×ｉのデータをｉビットパラレル変換する。多重化部３２−１，３２−２，…，３２−ｉは、パラレル変換部３１−１，３１−２，…，３１−ｉでｉビットパラレル変換したデータのｋビット目をｉ本の入力ライン分多重化する。尚、図５、図６、及び図７に示すエラスティックバッファ（ＢＵ−Ａ，ＢＵ−Ｂ，ＢＵ−Ｃ）の動作については後述する。
【００３０】
図８から図１１はそれぞれ本発明の実施形態に於ける動作を説明するための動作処理例を示す図である。図８は、ｎ＝１６，ｉ＝４，ｊ＝４とした場合の前処理部１の入力データ（＃１〜＃ｉ）のビット配列を示し、図９は前処理部１の出力データ（＃１〜＃ｉ）のビット配列をそれぞれ示している。また、図１０は、ｍ＝１６，ｉ＝４，ｑ＝４とした場合の後処理部３の入力データ（＃１〜＃ｉ）のビット配列を示し、図１１は後処理部３の出力データ（＃１〜＃ｉ）のビット配列をそれぞれ示している。尚、ここでは、入力／出力データ＃１のビット１を「１−ｂ１」、そのビット２を「１−ｂ２」、入力／出力データ＃２のビット３を「２−ｂ３」、そのビット４を「２−ｂ４」と表記している。
【００３１】
ここで、上記図４から図１１を参照して本発明の第１の実施形態に於けるマトリクススイッチの処理動作を説明する。
【００３２】
前処理部１に入力された入力データ＃１〜＃ｎは、ｉ本ずつのｊグループに分けられ、それぞれ前処理基本ブロック１０−１，１０−２，…，１０−ｊに入力される。
【００３３】
上記各前処理基本ブロック１０−１，１０−２，…，１０−ｊでは、それぞれ入力データをパラレル変換部１１−１，１１−２，…，１１−ｉでｉビットパラレル変換し、パラレル変換後のデータの１ビット目を多重化部１２−１、２ビット目を多重化部１２−２、ｉビット目を多重化部１２−ｉにそれぞれ入力する。即ち、パラレル変換部１１−１，１１−２，…，１１−ｉでｉビットパラレル変換されたデータの各第１ビットが多重化部１２−１に入力され、各第２ビットが多重化部１２−２に入力され、各第３ビットが多重化部１２−３に入力され、各第ｉビットが多重化部１２−ｉに入力される。
【００３４】
上記各多重化部１２−１，１２−２，…，１２−ｉでは、上記したｉビットパラレル入力を１本のシリアル出力に多重化処理して、ｉ本の出力ライン上に出力データ＃１〜＃ｉとして出力する。
【００３５】
この際のｎ＝１６，ｉ＝４，ｊ＝４とした場合の上記処理例（入出力データのビット配列構成）を図８及び図９に示す。
【００３６】
ここでは、図８に示す、ビットシリアルの入力データ＃１（１−ｂ１，１−ｂ２，１−ｂ３，１−ｂ４（＝入力順））がパラレル変換部１１−１でパラレル変換されて、第１ビット（１−ｂ１）が多重化部１２−１に、第２ビット（１−ｂ２）が多重化部１２−２に、第４ビット（１−ｂ４）が多重化部１２−ｉ（ここではｉ＝４）にそれぞれ入力される。
【００３７】
同様に、入力データ＃２（２−ｂ１，２−ｂ２，２−ｂ３，２−ｂ４）がパラレル変換部１１−２でパラレル変換されて、第１ビット（２−ｂ１）が多重化部１２−１に、第２ビット（２−ｂ２）が多重化部１２−２に、第４ビット（２−ｂ４）が多重化部１２−ｉにそれぞれ入力される。
【００３８】
入力データ＃３（３−ｂ１，３−ｂ２，３−ｂ３，３−ｂ４）、入力データ＃４（４−ｂ１，４−ｂ２，４−ｂ３，４−ｂ４）ｉついても上記同様のビット操作が行われる。
【００３９】
従って、図９に示すように、多重化部１２−１からは、ｉ個（ここでは４ビット分）の第１ビットを集めたデータ（１−ｂ１，２−ｂ１，３−ｂ１，４−ｂ１）がビットシリアルの出力データ＃１として１本のライン上に出力され、多重化部１２−２からは、ｉ個の第２ビットを集めたデータ（１−ｂ２，２−ｂ２，３−ｂ２，４−ｂ２）がビットシリアルの出力データ＃２として１本のライン上に出力され、多重化部１２−ｉからは、ｉ個の第ｉビット（第４ビット）を集めたデータ（１−ｂ４，２−ｂ４，３−ｂ４，４−ｂ４）がビットシリアルの出力データ＃４として１本のライン上に出力される。
【００４０】
上記したｊ個の前処理基本ブロック１０−１，１０−２，…，１０−ｊからの出力データ（ｎ＝ｉ×ｊ）は、出力データ＃１をｊ本集めてマトリクススイッチ基本ブロック２０−１に入力し、出力データ＃２をｊ本集めてマトリクススイッチ基本ブロック２０−２に入力し、出力データ＃ｉをｊ本集めてマトリクススイッチ基本ブロック２０−ｉに入力する。
【００４１】
マトリクススイッチ部２のマトリクススイッチ基本ブロック２０−１，２０−２，…，２０−ｉでは、それぞれの入力データをパラレル変換部２１−１，２１−２，…，２１−ｊでｉビットパラレル変換し、パラレル変換後のデータは選択部２２−１，２２−２，…，２２−ｍの全てに入力する。即ち、前処理部１に入力された入力データ＃１〜＃ｎの全てが各選択部２２−１，２２−２，…，２２−ｍに入力される。
【００４２】
選択部２２−１，２２−２，…，２２−ｍでは、外部（図３に示す制御部Ｎ１６）から供給される入力データ選択制御信号（１，２，…，ｍ）に従って、指定された入力データを選択して出力する。この際、すべてのマトリクススイッチ基本ブロック２０−１，２０−２，…，２０−ｉに対して、全て同じ入力データ選択制御信号が用いられる。
【００４３】
選択部２２−１，２２−２，…，２２−ｍで選択されたデータは、それぞれ多重化部２３−１，２３−２，…，２３−ｑに入力される。
【００４４】
多重化部２３−１，２３−２，…，２３−ｑはｉビットパラレル入力を１本のシリアル出力に多重化処理を行い、それぞれ出力データ＃１〜＃ｑを出力する。
【００４５】
マトリクススイッチ基本ブロック２０−１，２０−２，…，２０−ｉからの出力データは、出力データ＃１をｉ本集めて、後処理部３の後処理基本ブロック３０−１、出力データ＃２をｉ本集めて後処理基本ブロック３０−２、出力データ＃ｑをｉ本集めて後処理基本ブロック３０−ｑにそれぞれ入力する。
【００４６】
後処理部３の各後処理基本ブロック３０−１，３０−２，…，３０−ｑでは、それぞれの入力データをパラレル変換部３１−１，３１−２，…，３１−ｉでｉビットパラレル変換し、パラレル変換後のデータの１ビット目を多重化部３２−１、２ビット目を多重化部３２−２、ｉビット目を多重化部３２−ｉに出力する。
【００４７】
多重化部３２−１，３２−２，…，３２−ｉは、ｉビットパラレル入力を１本のシリアル出力に多重化処理を行い、それぞれ出力データ＃１〜＃ｉを出力する。この際のｍ＝１６，ｉ＝４，ｑ＝４とした場合の上記処理例（入出力データのビット配列構成）を図１０及び図１１に示す。この図１０及び図１１に示す具体的なビット操作については、図８及び図９を参照して既に説明した前処理部１のビット操作から容易に理解できるので、ここではその説明を省略する。
【００４８】
ｑ個の後処理基本ブロック３０−１，３０−２，…，３０−ｑからの出力データをトータルとしてみると、後処理部３からは、マトリクススイッチ部２で設定された出力データ＃１〜＃ｍでなるｍ本のデータが出力されることになる。
【００４９】
上記した第１の実施形態に於いては、前処理部１と、マトリクススイッチ部２と、後処理部３との間に於いて、各入出力ラインの信号が直接受け渡されるように説明したが、実機に於いてはケーブルの引き回しによる位相ずれ等を考慮して、前処理部１の入力端、マトリクススイッチ部２の入力端、後処理部３の入力端のいずれか、または全てにエラスティックバッファ（ＢＵ−Ａ，ＢＵ−Ｂ，ＢＵ−Ｃ）を配置し、入力データのフレーム位相を全て揃えた上で処理を行う構成とすることにより、仕様上の制約を更に緩和して信頼性の高い動作を確保することができる。
【００５０】
上記したように、本発明の第１の実施形態に於いては、マトリクススイッチ部２に入出力するデータの本数を、前処理部１、マトリクススイッチ部２、及び後処理部３でのパラレル／シリアル（多重化）変換により低減させながら、前処理部１でパラレル変換したパラレルビット幅（ｉビット幅）分のマトリクススイッチ基本ブロック２０−１，２０−２，…，２０−ｉに分割処理させるため、装置として実現する場合の機能ブロック分割が容易であり、更にマトリクススイッチ部２を分割しても、複雑な回線設定アルゴリズムを必要とせず従来構成と同じアルゴリズムでマトリクススイッチ部２の制御が可能となる。また、入出力データのビットレートが上がったとしても、マトリクススイッチ部２の選択部２２−１，２２−２，…，２２−ｍは低速処理が可能になるという利点もある。
【００５１】
（第２の実施形態）
上記の第１の実施形態によれば、データを分割処理しているために、各部に対する負荷が低減されるので、マトリクススイッチ部での低速処理が可能になる。しかし、第１の実施形態におけるマトリクススイッチにおいては、データを分割処理しているために、従来と同様の警報転送方式を採用した場合には、障害が起きたときに、マトリクススイッチの下流側へ障害が波及したり、壊れたデータがそのまま流出する可能性が生じる。
【００５２】
この場合において、障害の波及が検出可能であれば問題はないが、警報が検出できないような場合（例えば、バイトデータのうち、あるビットだけが「０」又は「１」に固定してしまうような壊れ方をした場合）には、回線の終端点では正常に受信していないことはわかるものの、どこで障害が発生しているかを特定することは非常に困難である。
【００５３】
以下、本第２の実施形態では、第１の実施形態に係るマトリクススイッチを採用した場合であっても確実に障害等の検出が可能なマトリクススイッチについて図１２から図１４を参照して説明する。図１２から図１４は、それぞれ第２の実施形態にかかるマトリクススイッチの前処理部１、マトリクススイッチ部３、及び後処理部３を示す図である。なお、マトリクススイッチの全体構成は、図４と同様であるので、図示及び説明は省略する。また、図１２から図１４において、図５から図７と同じ部分には同じ符号を付し、詳細な説明は省略する。
【００５４】
図１２に示す前処理部１は、パラレル変換部１１−１，１１−２，…，１１−ｉの前段にそれぞれ設けられた入力断検出部１３−１，１３−２，…，１３−ｉと、Ｐ−ＡＩＳ（Path-Alarm Indication Signal）挿入部１４−１，１４−２，…，１４−ｉとを備えている。前処理部１では、入力回線データ毎に入力信号が監視されており、入力断検出部１３−１，１３−２，…，１３−ｉが入力断警報を検出した場合には、Ｐ−ＡＩＳ挿入部１４−１，１４−２，…，１４−ｉがＰ−ＡＩＳ信号を入力データに挿入する。これにより、前処理部１における入力データの異常はＰ−ＡＩＳとして下流側に転送されるので、他の入力信号に影響を及ぼすような信号として下流側に波及したり、壊れたデータが流出することを防ぐことができる。
【００５５】
図１３に示すマトリクススイッチ部２は、パラレル変換部２１−１，２１−２，…，２１−ｊの前段にそれぞれ設けられた入力断検出部２４−１，２４−２，…，２４−ｉと、固定データ挿入部２５−１，２５−２，…，２５−ｉを備えている。マトリクススイッチ部２では、入力回線データ毎に入力信号が監視されており、入力断検出部２４−１，２４−２，…，２４−ｉが入力断警報を検出した場合には、固定データ挿入部２５−１，２５−２，…，２５−ｉがパラレル変換部２１−１，２１−２，…，２１−ｊに入力するデータを「０」又は「１」に固定する。これは障害を下流側に波及させるために行われる動作であって、この動作により、マトリクススイッチ部２で回線設定された後の多重化後の出力データは、シリアルデータのあるビット部分が「０」又は「１」に固定されることになる。この場合において、例えば、入力断検出部２４−１がマトリクススイッチ部２に入力するデータの断検出を行った場合には、パラレル変換部２１−１，２１−２，…，２１−ｊに入力するデータに関連するデータにすべて障害が発生したものとみなされることになる。すなわち、例えば、前処理部１のパラレル変換部１１−１，１１−２，…，１１−ｉで入力データが８分割されているのであれば、８回線分のデータのそれぞれの一部分がマトリクススイッチ部２の、例えばパラレル変換部２１−１への入力データとなるので、入力断検出部２４−１が断検出したときには、最終的に、８回線分に障害が発生したものとみなされる。
【００５６】
図１４に示す後処理部３は、パラレル変換部３１−１，３１−２，…，３１−ｉの前段に設けられた入力断検出部３３−１，３３−２，…，３３−ｉと、パラレル変換部３１−１，３１−２，…，３１−ｉの後段に設けられた断検出部３４−１１，３４−１２，…，３４−ｉｉと、多重化部３２−１，３２−２，…，３２−ｉの後段に設けられたＰ−ＡＩＳ挿入部３７−１，３７−２，…，３７−ｉと、第１の論理和部３５と、第２の論理和部３６−１，３６−２，…，３６−ｉとを備えている。後処理部３では、入力回線データ毎に入力信号が監視されており、入力断検出部３３−１，３３−２，…，３３−ｉが入力断警報を検出した場合には、第１及び第２の論理和部３５、及び３６−１，３６−２，…，３６−ｉを介して、その入力信号に該当する出力データにＰ−ＡＩＳ挿入部３７−１，３７−２，…，３７−ｉでＰ−ＡＩＳ信号を挿入する。更に、パラレル変換部３１−１，３１−２，…，３１−ｉの後段でパラレル展開ビット単位の信号を監視し、断検出部３４−１１，３４−１２，…，３４−ｉｉで断警報を検出した場合には、第２の論理和部３６−１，３６−２，…，３６−ｉを介して、そのビットに該当する出力データにＰ−ＡＩＳ挿入部でＰ−ＡＩＳ信号を挿入する。これにより、マトリクススイッチ部２における入力データ異常は断検出部３４−１１，３４−１２，…，３４−ｉｉで検出され、後処理部３における入力データ異常は入力断検出部３３−１，３３−２，…，３３−ｉで検出されて、共にＰ−ＡＩＳとして下流側に転送される。従って、余計な警報として下流側に波及したり、壊れたデータが流出することを防ぐことができる。
【００５７】
上記の第２の実施形態において、前処理部１に設ける入力断検出部１３−１，１３−２，…，１３−ｉと、Ｐ−ＡＩＳ挿入部１４−１，１４−２，…，１４−ｉは従来使われているもので構わない。
【図面の簡単な説明】
【図１】従来のマトリクススイッチの構成を示すブロック図である。
【図２】本発明に係るマトリクススイッチが適用される情報通信システムの構成を示すブロック図である。
【図３】上記情報通信システムに於ける伝送装置の主要構成要素を示すブロック図である。
【図４】本発明の第１の実施形態によるマトリクススイッチ全体の構成を示すブロック図である。
【図５】第１の実施形態に於ける前処理部の構成を示すブロック図である。
【図６】第１の実施形態に於けるマトリクススイッチ部の構成を示すブロック図である。
【図７】第１の実施形態に於ける後処理部の構成を示すブロック図である。
【図８】第１の実施形態の動作を説明するための前処理部の入力データのビット配列を示す図である。
【図９】第１の実施形態の動作を説明するための前処理部の出力データのビット配列を示す図である。
【図１０】第１の実施形態の動作を説明するための後処理部の入力データのビット配列を示す図である。
【図１１】第１の実施形態の動作を説明するための後処理部の出力データのビット配列を示す図である。
【図１２】第２の実施形態に於ける前処理部の構成を示すブロック図である。
【図１３】第２の実施形態に於けるマトリクススイッチ部の構成を示すブロック図である。
【図１４】第２の実施形態に於ける後処理部の構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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