(57)【特許請求の範囲】
【請求項１】
基板上に一導電型の半導体領域を有し、この領域内に設けられた反対導電型のソ−ス及びドレイン領域と、前記ソ−ス及びドレイン領域を隔てる領域に絶縁膜を介して設けられた電位的にフロ−ティング状態にあるフロ−ティングゲ−ト電極と、前記フロ−ティングゲ−ト電極と絶縁膜を介して容量結合する複数の入力ゲ−ト電極と、を有するＮ型ニュ−ロンＭＯＳトランジスタとＰ型ニュ−ロンＭＯＳトランジスタから構成されるＣＭＯＳ型ニュ−ロンＭＯＳインバータにおいて、前記ＣＭＯＳ型ニュ−ロンＭＯＳインバータを二つ有し、一つ以上の第１の入力信号が第１のＣＭＯＳ型ニュ−ロンＭＯＳインバータと第２のＣＭＯＳ型ニュ−ロンＭＯＳインバータのそれぞれのフロ−ティングゲ−ト電極に絶縁膜を介して容量結合する入力ゲ−トに共通に入力され、第１のＣＭＯＳ型ニュ−ロンＭＯＳインバータの出力信号と第２のＣＭＯＳ型ニュ−ロンＭＯＳインバータの出力信号との論理的論理和（ＸＯＲ）を施すことができることを特徴とする半導体演算回路。
【請求項２】
外部から入力する第１の信号により、第１のＭＯＳトランジスタを介して、第１のＣＭＯＳ型ニュ−ロンＭＯＳインバータのフロ−ティングゲ−ト電極の電位を所定の値に変えることができるとともに、外部から入力する第２の信号により、第２のＭＯＳトランジスタを介して、第２のＣＭＯＳ型ニュ−ロンＭＯＳインバータのフロ−ティングゲ−ト電極の電位を所定の値に変えることができることを特徴とする請求項２に記載の半導体演算回路。
【請求項３】
メモリ部に記憶されている複数の信号列と、外部から入力される第１の信号列を比較し、前記第１の信号列に最も似通った、あるいは、完全に一致した信号列を前記メモリ部に記憶されている複数の信号列中から検索する機能を持った連想メモリのメモリ部において用いることを特徴とする請求項１又は２に記載の半導体演算回路。
【請求項４】
第１の画像情報を記憶し、その記憶された第１の画像情報と第２の画像情報を比較する回路において用いることを特徴とする請求項１〜３に記載の半導体演算回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体回路に係り、特に信号情報の記憶機能とともに、記憶した信号情報と入力される信号情報を比較して、所定の範囲で一致しているか、一致していないかを調べる機能を保持した高機能半導体回路を提供するものである。
【０００２】
【従来の技術】
従来イメージセンサで取り入れてメモリに記憶された莫大なアナログの画像データはメモリ外部のディジタルコンピュータに転送され、そこでマッチング等の処理をされていた。
【０００３】
この手法では、情報処理演算はメモリの外にある演算処理装置によってのみ行われるため画素数の増大にともなうデータ数の増加とともに演算処理部の負担が増大し実時間での信号処理は不可能である。
【０００４】
そこで、従来メモリ外部の演算処理装置が行っていたマッチング等の演算処理を各メモリ自身で行うことにより、演算処理装置の負担を軽減し実時間での情報処理を実現する高機能メモリが必要となる。
【０００５】
【発明が解決しようとする課題】
そこで本発明の目的は、簡単な回路を用いてアナログや多値のデ−タを記憶するばかりでなく、入力してくるデータと記憶したデータを比較することのできる半導体演算回路を提供するものである。
【０００６】
【課題を解決するための手段】
参考発明の半導体演算回路は、第１の信号を記憶し、第２の信号と記憶した前記第１の信号の大きさの差が所定の第１の値より小さいときに、あるいは大きいときに所定の第２の値を出力することを特徴とする。
【０００７】
また、前記第１の信号が、任意の瞬間の入力信号をダイナミックに記憶したものであることを特徴とする。
【０００８】
さらに、前記第１の信号が、フォトリソプロセスにおけるマスクパターンにより記憶したものである特徴とする。
【０００９】
本発明の半導体演算回路は、  本発明の半導体演算回路は、基板上に一導電型の半導体領域を有し、この領域内に設けられた反対導電型のソ−ス及びドレイン領域と、前記ソ−ス及びドレイン領域を隔てる領域に絶縁膜を介して設けられた電位的にフロ−ティング状態にあるフロ−ティングゲ−ト電極と、前記フロ−ティングゲ−ト電極と絶縁膜を介して容量結合する複数の入力ゲ−ト電極と、を有するＮ型ニュ−ロンＭＯＳトランジスタとＰ型ニュ−ロンＭＯＳトランジスタから構成されるＣＭＯＳ型ニュ−ロンＭＯＳインバータにおいて、前記ＣＭＯＳ型ニュ−ロンＭＯＳインバータを二つ有し、一つ以上の第１の入力信号が第１のＣＭＯＳ型ニュ−ロンＭＯＳインバータと第２のＣＭＯＳ型ニュ−ロンＭＯＳインバータのそれぞれのフロ−ティングゲ−ト電極に絶縁膜を介して容量結合する入力ゲ−トに共通に入力され、第１のＣＭＯＳ型ニュ−ロンＭＯＳインバータの出力信号と第２のＣＭＯＳ型ニュ−ロンＭＯＳインバータの出力信号との論理的論理和（ＸＯＲ）を施すことができることを特徴とする。
【００１０】
また、外部から入力する第１の信号により、第１のＭＯＳトランジスタを介して、第１のＣＭＯＳ型ニュ−ロンＭＯＳインバータのフロ−ティングゲ−ト電極の電位を所定の値に変えることができるとともに、外部から入力する第２の信号により、第２のＭＯＳトランジスタを介して、第２のＣＭＯＳ型ニュ−ロンＭＯＳインバータのフロ−ティングゲ−ト電極の電位を所定の値に変えることができることを特徴とする。
【００１１】
さらに、本発明の半導体演算回路は、メモリ部に記憶されている複数の信号列と、外部から入力される第１の信号列を比較し、前記第１の信号列に最も似通った、あるいは、完全に一致した信号列を前記メモリ部に記憶されている複数の信号列中から検索する機能を持った連想メモリのメモリ部を構成することを特徴とする。
【００１２】
さらにまた、本発明の半導体演算回路は、第１の画像情報を記憶し、その記憶された第１の画像情報と第２の画像情報を比較する回路において用いることを特徴とする。
【００１３】
【作用】
参考発明によれば、従来の情報を記憶するというメモリの機能に、入力してくる情報と記憶している情報を比較演算し一致・不一致を調べる機能が加わったために、例えば２枚の画像情報の比較演算をする場合に、メモリ外部の演算処理回路の負担を軽減し実時間での情報処理が可能となる。
【００１４】
参考発明によれば、任意の瞬間の情報をダイナミックに取り込むことができるため、例えば刻々と変化する動画情報を構成する信号の比較に用いることができる。
【００１５】
参考発明によれば、例えば所定の画像に対して入力画像を比較する場合には、マスクレベルで決定される所定の信号情報に対して入力信号情報を比較すればよく、この際には回路電源を切っても情報を保持できる利点がある。
【００１６】
請求項１の発明によれば、アナログ・多値・バイナリディジタルすべての信号を入力として扱うことのできるνＭＯＳを用いて回路を構成することにより、素子数を従来の方法に比べて大きく減少させることができる。
【００１７】
請求項２の発明によれば、一致・不一致の判定基準を可変とすることができるため、大まかに一致・不一致の判定をしたり、厳密に一致・不一致の判定をしたりでき、その用途に応じて柔軟に機能を変えることができる。
【００１８】
請求項３の発明によれば、連想機能つき辞書等に応用させる連想メモリに用いることで、従来のバイナリディジタル処理では配線数や素子数が膨大になるために大規模化・集積化が困難であった連想メモリを、大規模化・高集積化することができる。
【００１９】
請求項４の発明によれば、膨大な数の動画情報を伝送する際に、毎回動画像を構成するすべての信号情報を伝送するのではなく、現在メモリに記憶されている画像の信号情報と異なる部分の信号情報だけを伝送し、その他の信号情報は現在記憶している情報をそのまま用いることで伝送するべき情報の量を激減することができる。本発明の回路を画素の中に組み込むことで新しい画像と現在記憶している画像を画素レベルで同時に比較演算でき、この動画情報のデータ圧縮に非常に役立てることができる。
【００２０】
【実施例】
以下に実施例を上げ本発明を詳細に説明するが、本発明がこれら実施例に限定されるものではないことはいうまでもない。
【００２１】
（実施例１）
参考発明の第１の実施例を、図１（ａ）の回路を用いて説明する。これは入力した６ビットの信号情報と記憶している６ビットの信号情報を比較し、一致していれば１を出力する回路である。１１４は端子１０１と１０７に入力している信号が一致しているときだけ１を出力する２入力ＸＮＯＲ回路であり、１１５はＮＡＮＤ、１１６はＮＯＲ論理を実現する回路である。これらの回路は通常のＣＭＯＳ回路で構成することができる。
【００２２】
まず初めに、入力１０１〜１０６に信号が入力される。これは例えばスイッチを通して入力１０１〜１０６を電源あるいはグランドに接続してもよいし、スイッチを通さずに直接電源あるいはグランドに接続してもよい。スイッチを通して入力１０１〜１０６を電源あるいはグランドに接続する場合は、接続後にスイッチをオフにすることで入力１０１〜１０６の容量に一時的に電源電圧あるいはグランド電圧の信号情報が記憶されることになる。また、スイッチを通さずに直接電源あるいはグランドに接続する場合はフォトリソ工程におけるマスクによって入力１０１〜１０６をそれぞれ所定の電圧に接続すればよい。
【００２３】
次に、入力１０７〜１１２に信号情報を入力すると、入力された信号情報はそれぞれ１０１〜１０６に記憶されている信号情報と比較され、６ビットすべてが一致していれば出力１１３に１があらわれる。
【００２４】
この回路自身は信号を記憶するというメモリ機能に加えて、入力信号と記憶している信号の比較演算をする機能をも保持している。情報を記憶するメモリセルごとにこの様に一致・不一致の比較演算処理が並列処理的にできることで、メモリ外部の演算処理を用いて時系列にメモリの内容を読みだしながら入力信号と順次比較していた従来のシステムに比べて、画像マッチングなどの情報処理を高速に行うことができる。
【００２５】
図１（ｂ）には入力がアナログ信号の場合の回路構成を示す。入力段にはアナログ信号をディジタル信号に変換するためのＡ／Ｄコンバータ１３４がついている。アナログ入力信号１２０は６ビットにＡ／Ｄ変換されスイッチ１３５〜１４０を通して端子１２１〜１２６に入力され記憶される。次に入力されたアナログ信号は同じくＡ／Ｄコンバータ１３４により６ビットにＡ／Ｄ変換され、スイッチ１３５〜１４０を通してこんどは端子１２７〜１３２に入力される。入力された信号情報はそれぞれ１２１〜１２６に記憶されている信号情報と比較され、６ビットすべてが一致していれば出力１３３に１があらわれる。
【００２６】
この回路において１２１〜１２６にはＡ／Ｄ変換した信号を記憶したが、これは図１（ａ）と同じように直接スイッチを通して電源あるいはグランドに接続してもよい。接続後に、スイッチをオフにすることで一時的に入力１２１〜１２６の容量に信号を記憶することができる。また、フォトリソ工程におけるマスクによって入力１２１〜１２６をそれぞれ所定の電圧に接続してもよい。
【００２７】
この回路においては、入力するアナログ信号と記憶されているアナログ信号の一致・不一致の判断は６ビットの精度で行われており、これはＡ／Ｄコンバータのビット数で決まる。
【００２８】
よって、ここでは６ビットで回路を構成しているが、これは用途に応じて任意のビット数で構成してもよい。
【００２９】
（実施例２）
本発明の第２の実施例を図２に示す。これは入力したアナログ信号情報と記憶しているアナログ信号情報を比較し、ある範囲で一致していれば１を出力する回路である。
【００３０】
図１（ｂ）との違いはアナログ・多値・バイナリディジタル信号をすべて入力として扱うことができるνＭＯＳインバータを用いていることである。これにより大幅に素子数を減少させることができた。
【００３１】
この図２の回路動作を説明するために、まず最初にνＭＯＳの構造と動作原理について説明する。図１２（ａ）は４入力のＮチャネルνＭＯＳトランジスタ（Ｎ−νＭＯＳ）の断面構造の１例を示したものであり、４０１は例えばＰ型のシリコン基板、４０２、４０３はＮ+拡散層で形成されたソ−ス及びドレイン、４０４はソ−ス・ドレイン間のチャネル領域４０５上に設けられたゲ−ト絶縁膜（例えばＳｉＯ2膜）、４０６は電気的に絶縁され電位的にフロ−ティングの状態にあるフロ−ティングゲ−ト電極、４０７は例えばＳｉＯ2等の絶縁膜、４０８ａ、４０８ｂ、４０８ｃ、４０８ｄは入力ゲ−トで電極である。図１２（ｂ）はνＭＯＳ動作を解析するために  さらに簡略化した図面である。各入力ゲ−ト電極とフロ−ティングゲ−ト間の容量結合係数を図のようにＣ1、Ｃ2、Ｃ3、Ｃ4、フロ−ティングゲ−トとシリコン基板間の容量結合係数をＣ0とすると、フロ−ティングゲ−トの電位ΦFは次式で与えられる。
【００３２】
ΦF＝（１／ＣTOT）（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）
但し、ＣTOT＝Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4
Ｖ1、Ｖ2、Ｖ3、Ｖ4はそれぞれ入力ゲ−ト４０８ａ、４０８ｂ、４０８ｃ、４０８ｄに印加されている電圧であり、シリコン基板の電位は０Ｖ、すなわちア−スされているとした。
【００３３】
今、ソ−ス４０２の電位を０Ｖとする。即ちすべての電極の電位をソ−ス基準として測定した値とする。そうすれば、フロ−ティングゲ−ト４０６を通常のゲ−ト電極とみなせば通常のＮチャネルＭＯＳトランジスタと同じであり、そのゲ−ト電位ΦFがしきい値（ＶTH*）より大となるとソ−ス４０２、ドレイン４０３間の領域４０５に電子のチャネル（Ｎチャネル）が形成され、ソ−ス・ドレイン間が電気的に接続される。即ち、
（１／ＣTOT）（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）＞ＶTH*
の条件が満たされたときνＭＯＳは導通（オン）するのである。
【００３４】
以上はＮチャネルνＭＯＳトランジスタについての説明であるが、図１２（ａ）においてソ−ス４０２、ドレイン４０３及び基板４０１をすべて反対導電型にしたデバイスも存在する。即ち、基板はＮ型であり、ソ−ス・ドレインがＰ+拡散層で形成されたνＭＯＳであり、これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭＯＳ）と呼ぶ。
【００３５】
図２において、２１１、２１２はＮ−νＭＯＳとＰ−νＭＯＳで構成したνＭＯＳインバータであり、２０５、２０６はＮＭＯＳトランジスタ、２１５は通常のインバータ、２１７はＡＮＤ回路である。
【００３６】
信号を記憶する時には、記憶したいアナログ信号を入力２０１に入力し、記憶命令信号２０２を１とする。この時２つのνＭＯＳインバータ２１１と２１２のフロ−ティングゲ−ト２０９、２１０には、トランジスタ２０５、２０６を通して、それぞれ、ＶL（＜ＶTH*）、ＶH（＞ＶTH*）の電位が書き込まれる。
【００３７】
ＶTH*はνＭＯＳインバータ２１１、２１２のフローティングゲート２０９、２１０からみた閾値である。このとき、νＭＯＳインバ−タ出力２１３は１、２１４は０になるので、回路出力２１８は１となる。
【００３８】
次に、Φcを０にするとνＭＯＳインバータのフロ−ティングゲ−ト２０９、２１０はフロ−ティング状態になり、その後のフロ−ティングゲ−トポテンシャルは、ＶINの変化とともに変化する。
【００３９】
図３は、信号情報を記憶後のνＭＯＳインバ−タ２１１と２１２のフロ−ティングゲ−ト電圧と２０１の電圧の関係を示しており、例えばこれはＶIN＝Ｖ0で書き込みを行ったときの、各νＭＯＳインバ−タのフロ−ティングゲ−ト電位とＶINの関係を示している。２２１はνＭＯＳインバータ２１２の、２２２はνＭＯＳインバータ２１１のフロ−ティングゲ−ト電圧を示している。
【００４０】
各νＭＯＳインバ−タのフローティングゲ−ト電位は、νＭＯＳインバ−タの２つの入力の容量結合を等しくしておくと、ＶINに対してγ／２の傾きで変化する。ただし、γはνＭＯＳインバータの２つの入力端子のフローティングゲートとの結合容量の総和が、フローティングゲートの全容量に占める割合である。
【００４１】
ＶH、ＶLをフロ−ティングゲ−トから見た閾値ＶTH*に対してΔＶだけ大きく、あるいは小さく設定すると、Ｖ0−２ΔＶ／γ＜ＶIN＜Ｖ0＋２ΔＶ／γの範囲でだけ、ＶOL＝１、ＶOH＝０となり、ＶOUT＝１となる。ＶINがそれ以下でもそれ以上でもＶOL、ＶOHはともに１または０となり、ＶOUTは０になる。つまり、ＶOUTはＶINがＶL、ＶHにより規定された範囲に入ったときだけ１を出力することになる。
【００４２】
この回路においてＶLおよびＶHは回路的に固定した電圧でも良いし、外部から任意の電圧を与えてもよく、この時には一致・不一致の判定の範囲を自由に変化することができる。
【００４３】
多値信号をメモリに記憶後，ある時間が経過すると，フローティングゲートに接続されているトランジスタのリークにより，窓関数の範囲が書き込み時の範囲から変動し，メモリに記憶された多値の信号の正確な連想が行えなくなる，これを防ぐためには，記憶した多値信号を定期的にリフレッシュする必要がある。図２の回路にリフレッシュ回路を加えた回路の一例を図４に示す。このリフレッシュ動作は，リフレッシュ信号ΦREを１にした状態で取り扱つている多値の全レベルを，ＶΙNに入力することにより，ＶINが記憶されている信号とマッチングしたときに自動的にΦcが１となり行われる。このリフレッシュ動作は，定期的にすべてのＤＲＡＭセルで同時に行うことができる。
【００４４】
しかし，νＭＯＳ構成の回路では，多ビットの連想になるに従い，切り分けるべき窓関数の幅が狭くなるために，ダイナミックに記憶された信号のリフレッシュ間隔が短くなることが考えられる。Ｎビットの多値を扱う場合，入力電圧をＶDD／２Nの幅で切り分ける必要があるが，この入力電圧の幅は，フローティングゲートレベルではγ／２倍されるので，γＶDD／２N+1となり，フローティングゲートの容量をＣTOTとすると、リフレッシユタイムＴの間にフローティングゲートからリ−クする電荷量をＣTOTγＶDD／２N+1以下に抑えなければならない。これを満たすためには，フローティングゲートに接続されているトランジスタのリーク電流はＣTOTγＶDD／（２N+lＴ）以下にすることが必要になる。
【００４５】
例えば電源電圧３Ｖ、Ｎ＝６ビット、γ＝０.８、ＣTOT＝ｌ０ｆ（Ｆ）Ｔ ＝ｌｍｓｅｃとするとリーク電流は約２ｘｌ０-l3（Ａ）以下にしなければならない。
【００４６】
また，２つのνＭΟＳインバータのフローティングゲートから見た闘値のずれは，マッチングの精度に直接影響するために，極力これを抑える必要がある。
【００４７】
図５は２層ポリシリコンプロセスにより試作した連想ＤＲＡＭの顕微鏡写真であり、図６はその測定結果である。書き込まれた多値の信号と入力信号が一致すると出力が１となっていることがわかる。
【００４８】
一致・不一致の判定機能を持ったこの様な多値メモリを、図１（ｂ）のＣＭＯＳ構成と図２のνＭＯＳ構成で実現した場合にそれぞれ必要なトランジスタ数は、図１（ｂ）のＣＭＯＳ構成の場合約１０００トランジスタ必要なのに対して、図２のνＭＯＳ構成では、約２０トランジスタで実現でき、νＭＯＳを用いることで素子数が劇的に減少することがわかる。
【００４９】
ここでトランジスタ２０５、２０６はＮＭＯＳとしたがこれはＰＭＯＳでもよい。このときは２０２の信号をＮＭＯＳのときと反対にすればよい。また、出力２１３と２１４の信号の違いを検出できるような論理回路に入力しさえすれば、出力２１３、２１４は任意の回数反転してもよい。
【００５０】
（実施例３）
同じ原理を用いて一致・不一致判定機能を持った多値のＲＯＭが設計できる。図７に８種類の多値信号に対して一致・不一致の判定機能を持った多値のＲＯＭを示す。νＭＯＳインバ−タ３０６、３０７の入力端子３０１は入力信号用である。入力３０２、３０３は入力端子３０１からみた各νＭＯＳインバータの閾値調整用に同じ割合で８分割し、その分割された８つの入力端子を介してＶDDとＶSSが容量結合している。
【００５１】
２つのνＭＯＳインバ−タ３０６、３０７において、入力３０２、３０３中のＶDDとＶSSに接続されている端子の数の比率を変えることにより入力３０１からみた各νＭＯＳインバータの閾値を変えている。この例では、入力３０２中の８つの入力のうちで３つは電源に、５つはグランドに接続されている。これに対して入力３０３中の８つの入力のうちで４つは電源に、３つはグランドに接続されている。
【００５２】
これにより２つのνＭＯＳインバ−タの入力端子から見た閾値は異なり、この２つの閾値で挟まれた窓関数に入力３０１の信号が入ったときだけ出力３０６、３０９はそれぞれ１、０となる。
【００５３】
３１１はνＭＯＳを用いて構成したＸＮＯＲ回路であり、これは３０８、３０９の信号が異なるときだけ１を出力するものである。
【００５４】
よって、入力３０１の信号が２つのνＭＯＳインバータの入力端子３０１からみた閾値で挟まれた窓関数に入ったときだけ、出力３１０は１となる。
【００５５】
図８はこの回路のシミュレ−ション結果を示している。図８（ａ）には入力信号の時間変化を示し、図８（ｂ）は多値信号に対して一致・不一致の判定機能を持った８種類の多値のＲＯＭの出力を示している。ＶDDとＶSSに接続されるノ−ド数を１つずらすことにより、２つのνＭＯＳインバ−タ間で入力端子から見た閾値が変化し、隣り合う閾値で挟まれたＡ〜Ｈの８種類の窓関数が形成される。入力信号がこの窓に入ると１が出力されていることがわかる。
【００５６】
この回路において、３１１のＸＯＲは通常のＣＭＯＳ論理回路で構成してもよい。また、出力３０８か３０９のどちらか一方の信号を反転すればこれはＸＮＯＲ回路にしてもよい。
【００５７】
また、３０８と３０９の出力の違いを検出することができれば、その他の論理回路を用いて構成してもよいことは言うまでもない。ここでは入力３０２、３０３を８分割した例を示したがこれは任意の分割でよい。
【００５８】
以上、図２、図７において入力電圧はアナログ値で与えたがこれは複数のバイナリディジタル信号で与えてもよく、その時には入力端子をそのビット分だけ設けてνＭＯＳインバータのフローティングゲートと結合する結合容量に重みを持たせて結合すればよい。バイナリ・ディジタルの信号は、νＭＯＳインバ−タのフロ−ティングゲ−ト上で自動的にＤ／Ａ変換されアナログ・多値信号としてメモリに記憶される。
【００５９】
（実施例４）
本発明の第４の実施例を図９に示す。これは連想メモリに本発明の回路を応用した例である。５０２はメモリアレイ部分でここでは４ビットＸ４ワードのメモリを例に示しているがこれは任意のビット数、ワード数で構成してもよい。
【００６０】
５０１は入力信号でありこれも４ビット構成でメモリアレイに入力されている。入力信号５０１はメモリアレイで各メモリに記憶されている信号と比較され、一致・不一致が調べられる。この例では例えば５１２のワードにおいては５０３、５０５のビットは不一致であり、５０４、５０６のビットは一致している。
【００６１】
同様に５１３、５１４、５１５のワードでも一致・不一致が調べられる。一致しているビットの数は各ワード毎に調べられ、例えば５１２、５１３、５１４、５１５のワードではそれぞれ４個のビット中２、１、３、０個のビットが一致していることがわかる。
【００６２】
この結果より３個のビットで一致している５１４のワードが入力信号５０１に最も似たワードであることがわかる。
【００６３】
この回路においてメモリアレイの各メモリを図２、図７で示した回路を用いて実現することで、従来素子数が膨大となって集積化が不可能であった連想メモリを少ない素子数で実現することが可能である。
【００６４】
（実施例５）
本発明の第５の実施例を図１０に示す。これは２つの画像情報を比較して異なる部分を検出する機能を持ったメモリ平面を示している。
【００６５】
図１０（ａ）において、６０１はメモリ平面であり、この平面上には例えば図１１で示した機能メモリ６０２が縦横にわたって必要分だけ配置されている。図１１の機能メモリは図２の機能メモリと同じ構造の６０７の入力端子６０９の部分に光センサ６０８の出力を接続した構造となっている。
【００６６】
この光センサ６０８は例えばバイポーラトランジスタを用いて従来の技術で簡単に構成することができ、光の強度に応じた電圧が６０９に出力される。
【００６７】
ある瞬間の画像情報が各機能メモリの端子６０９に信号として出力され、端子６１０に記憶命令の信号”１”が入力され、この時の画像情報が高機能メモリ平面６０１に記憶される。その後、端子６１０に記憶命令の信号が”０”になり、νＭＯＳインバータ６１１、６１２のフローティングゲート６１３、６１４はフローティング状態になり記憶動作が終了する。
【００６８】
その後、端子６０９には刻々とその時々の画像情報が出力されており、記憶している情報とその瞬間に６０９に入力してきた情報がＶL、ＶHで規定された範囲からでれば出力６１５は０となり、範囲内であれば１となる。
【００６９】
図１０（ｂ）には、ある瞬間の比較結果を示しており、例えば６０３、６０４、６０５は、比較結果が不一致となっている機能メモリの部分を表わしている。
【００７０】
動画においてある瞬間の画像情報を例えばディスプレイに転送した場合に、次のコマの画像も再びすべて転送すると、データ数が膨大となるために転送が遅くなり動画として再生できなくなる。
【００７１】
これを解決するために、次のコマの画像を転送する際には、現在表示されている画像情報と比較して、情報が異なる画素の信号のみを転送する手法がデータ量の圧縮に非常に有効となる。
【００７２】
つまり、現在ディスプレイに表示されている画像情報は機能メモリ平面６０１に記憶され、次のコマの情報と実時間で比較演算される。
【００７３】
その結果、図１０（ｂ）に示したように、６０３、６０４、６０５の画素だけが不一致であればこの画素情報だけをディスプレイに伝送すればよい。
【００７４】
この時に、機能メモリ平面６０１において、端子６１０に記憶命令の信号”１”を再び入力して、最新の画像情報を記憶すれば、次のコマの画上情報に対しても同様なデータ圧縮が可能となる。
【００７５】
以上において述べた回路中のニュ−ロンＭＯＳトランジスタすべてにおいて、フロ−ティングゲ−トにスイッチをつけてフロ−ティングゲ−トの電位を任意の電位に適宜初期化してもよい。また電源電圧、トランジスタの閾値、容量の比率や値は例としてあげられている値以外に適宜設計に応じて任意の値を用いてよいことは言うまでもない。
【００７６】
【発明の効果】
本発明により、アナログや多値のデ−タを記憶することができるばかりでなく、入力してくるデータと記憶したデータを比較することのできる高機能半導体演算回路を実現することが可能となった。
【００７７】
しかも、ニュ−ロンＭＯＳトランジスタを用いることで極めて少数の素子で実現できるため、ＬＳＩ化が容易である。従って、高速・実時間処理の要求される画像処理の分野を始めとし、多値を用いた新しい回路ア−キテクチャなど、広範な応用分野を開拓することができる。
【図面の簡単な説明】
【図１】参考発明の実施例１を説明する回路図である。
【図２】本発明の実施例２を説明する回路図である。
【図３】フローティングゲート電圧と入力電圧との関係を示すグラフである。
【図４】リフレッシュ回路を組み込んだ回路構成例を示す回路図である。
【図５】図４の連想ＤＲＡＭチップを示す顕微鏡写真である。
【図６】図４の回路の特性を示すグラフである。
【図７】本発明の第３の実施例を示す回路である。
【図８】図７の回路のシミュレーション結果を示すグラフである。
【図９】本発明の第４の実施例を示すグラフである。
【図１０】本発明の第５の実施例を示すグラフである。
【図１１】メモリ平面を構成する機能メモリの回路図である。
【図１２】ニューロンＭＯＳ（νＭＯＳ）トランジスタの構成を示す概念図である。
【符号の説明】
１０１〜１１２  入力、
１１３  出力、
１１４  ＸＮＯＲ回路、
１１５  ＮＡＮＤ回路、
１１６  ＮＯＲ回路、
１３４  Ａ／Ｄコンバータ、
１２０  アナログ入力信号、
１３５〜１４０  スイッチ、
１２１〜１２６  端子、
１３３  出力、
２０５、２０６  ＮＭＯＳトランジスタ、
２０９、２１０  フローティングゲート、
２１１、２１２  νＭＯＳインバータ、
２１５  インバータ、
２１７  ＡＮＤ回路、
３０６、３０７  νＭＯＳインバ−タ
３０１〜３０３  入力、
３０６、３０９  出力、
３１１  ＸＮＯＲ回路、
４０１  シリコン基板、
４０２、４０３  ソ−ス及びドレイン、
４０４  ゲ−ト絶縁膜、
４０６  フロ−ティングゲ−ト電極、
４０７  絶縁膜、
４０８ａ、４０８ｂ、４０８ｃ、４０８ｄ  入力ゲ−ト電極、
５０１  入力信号、
５１２  ワード、
５０３、５０５、５０４、５０６
５１３、５１４、５１５
６０１  メモリ平面、
６０２  機能メモリ、
６０９  入力端子
６０８  光センサ、
６１０  端子、
６１１、６１２  νＭＯＳインバータ、
６１３、６１４  フローティングゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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