(57)【特許請求の範囲】
【請求項１】
メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、
前記メモリ自己テスト回路は、
前記内蔵メモリのアドレスを指定する第１のアドレス指定手段と、
前記内蔵メモリの動作を決定する第１の動作決定手段と、
前記内蔵メモリにデータを入力する第１のデータ入力手段と、
前記内蔵メモリのデータ期待値を発生させる手段と、
前記内蔵メモリからの出力データと前記データ期待値とを比較する手段と、
前記データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、
前記メモリ内蔵半導体集積回路は、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリのアドレスを指定する第２のアドレス指定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリにデータを入力する第２のデータ入力手段と、
前記第２のデータ入力手段により前記内蔵メモリに入力されたデータを前記内蔵メモリから前記メモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、
前記メモリ自己テスト回路による前記内蔵メモリの検査時に用いられる出力データ幅がmビット（ｍは自然数）であって、前記内蔵メモリを半導体集積回路の外部から制御する場合に用いられる出力データ幅がｎビット（ｎは自然数で、かつｎ≠ｍ）であるとき、ｍまたはｎビットのいずれか小さい方のビット幅に合わせる出力データ分割手段とを備え、
前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記データ比較結果出力手段から前記データ出力手段を介して外部に読み出されることを特徴とするメモリ内蔵半導体集積回路。
【請求項２】
前記出力データ分割手段は、前記メモリ自己テスト回路に設けられたデータ分割用アドレス発生部により制御されることを特徴とする請求項１記載のメモリ内蔵半導体集積回路。
【請求項３】
前記出力データ分割手段は、前記第２のアドレス指定手段により制御されることを特徴とする請求項１記載のメモリ内蔵半導体集積回路。
【請求項４】
メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、
前記メモリ自己テスト回路は、
前記内蔵メモリのアドレスを指定する第１のアドレス指定手段と、
前記内蔵メモリの動作を決定する第１の動作決定手段と、
前記内蔵メモリにデータを入力する第１のデータ入力手段と、
前記内蔵メモリのデータ期待値を発生させる手段と、
前記内蔵メモリからの出力データと前記データ期待値とを比較する手段と、
前記データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、
前記メモリ内蔵半導体集積回路は、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリのアドレスを指定する第２のアドレス指定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリにデータを入力する第２のデータ入力手段と、
前記第２のデータ入力手段により前記内蔵メモリに入力されたデータを前記内蔵メモリから前記メモリ内蔵半導体集積回路の外部へ出力するデータ出力手段とを備え、
前記メモリ内蔵半導体集積回路は、基本クロックに同期して動作し、前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記基本クロックを分周した信号に同期して出力され、前記データ比較結果出力手段から前記データ出力手段を介して外部に読み出されることを特徴とするメモリ内蔵半導体集積回路。
【請求項５】
メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、
前記メモリ自己テスト回路は、
前記内蔵メモリのアドレスを指定する第１のアドレス指定手段と、
前記内蔵メモリの動作を決定する第１の動作決定手段と、
前記内蔵メモリにデータを入力する第１のデータ入力手段と、
前記内蔵メモリのデータ期待値を発生させる手段と、
前記内蔵メモリからの出力データと前記データ期待値とを比較する手段と、
前記データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、
前記メモリ内蔵半導体集積回路は、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリのアドレスを指定する第２のアドレス指定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリにデータを入力する第２のデータ入力手段と、
前記第２のデータ入力手段により前記内蔵メモリに入力されたデータを前記内蔵メモリから前記メモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、
前記第１および第２のアドレス指定手段の双方で指定されたアドレスを比較判定する手段と、
該比較判定したアドレス比較判定結果を出力する手段とを備え、
前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記データ比較結果出力手段から前記データ出力手段を介して外部に読み出されることを特徴とするメモリ内蔵半導体集積回路。
【請求項６】
メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、
前記メモリ自己テスト回路は、
前記内蔵メモリのアドレスを指定する第１のアドレス指定手段と、
前記内蔵メモリの動作を決定する第１の動作決定手段と、
前記内蔵メモリにデータを入力する第１のデータ入力手段と、
前記内蔵メモリのデータ期待値を発生させる手段と、
前記内蔵メモリからの出力データと前記データ期待値とを比較する手段と、
前記データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、
前記メモリ内蔵半導体集積回路は、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリのアドレスを指定する第２のアドレス指定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリにデータを入力する第２のデータ入力手段と、
前記第２のデータ入力手段により前記内蔵メモリに入力されたデータを前記内蔵メモリから前記メモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、
前記第１および第２の動作決定手段の双方で指定されたメモリ動作決定内容が同一であるか否かを比較判定する手段と、
該比較判定したメモリ動作決定比較判定結果を出力する手段とを備え、
前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記データ比較結果出力手段から前記データ出力手段を介して外部に読み出されることを特徴とするメモリ内蔵半導体集積回路。
【請求項７】
メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、
前記メモリ自己テスト回路は、
前記内蔵メモリのアドレスを指定する第１のアドレス指定手段と、
前記内蔵メモリの動作を決定する第１の動作決定手段と、
前記内蔵メモリにデータを入力する第１のデータ入力手段と、
前記内蔵メモリのデータ期待値を発生させる手段と、
前記内蔵メモリからの出力データと前記データ期待値とを比較する手段と、
前記データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、
前記メモリ内蔵半導体集積回路は、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリのアドレスを指定する第２のアドレス指定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリにデータを入力する第２のデータ入力手段と、
前記第２のデータ入力手段により前記内蔵メモリに入力されたデータを前記内蔵メモリから前記メモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、
前記第１および第２のアドレス指定手段の双方で指定されたアドレスを比較判定する手段と、
該比較判定したアドレス比較判定結果を出力する手段と、
前記第１および第２の動作決定手段の双方で指定されたメモリ動作決定内容が同一であるか否かを比較判定する手段と、
該比較判定したメモリ動作決定比較判定結果を出力する手段とを備え、
前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記データ比較結果出力手段から前記データ出力手段を介して外部に読み出され、
前記メモリ内蔵半導体集積回路は、基本クロックに同期して動作し、前記アドレス比較判定結果および前記メモリ動作決定比較判定結果は、前記基本クロックを分周した信号に同期して出力されることを特徴とするメモリ内蔵半導体集積回路。
【請求項８】
メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、
前記メモリ自己テスト回路は、
前記内蔵メモリのアドレスを指定する第１のアドレス指定手段と、
前記内蔵メモリの動作を決定する第１の動作決定手段と、
前記内蔵メモリにデータを入力する第１のデータ入力手段と、
前記内蔵メモリのデータ期待値を発生させる手段と、
前記内蔵メモリからの出力データと前記データ期待値とを比較する手段と、
前記データ比較手段による比較結果を出力するデータ比較結果出力手段と、
通常動作時の前記内蔵メモリの出力データと、前記メモリ内蔵半導体集積回路の外部から制御された前記内蔵メモリの出力データとを選択して、前記データ比較手段に出力する第１のセレクタと、
前記データ期待値発生手段からのデータ期待値と、前記第２のデータ入力手段を介して入力されたデータ期待値とを選択して、前記データ比較手段に出力する第２のセレクタとを備え、
前記メモリ内蔵半導体集積回路は、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリのアドレスを指定する第２のアドレス指定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、
前記メモリ内蔵半導体集積回路の外部から前記内蔵メモリにデータを入力する第２のデータ入力手段と、
前記第２のデータ入力手段により前記内蔵メモリに入力されたデータを前記内蔵メモリから前記メモリ内蔵半導体集積回路の外部へ出力するデータ出力手段とを備え、
前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記データ比較結果出力手段から前記データ出力手段を介して外部に読み出されることを特徴とするメモリ内蔵半導体集積回路。
【請求項９】
前記メモリ自己テスト回路による前記内蔵メモリのテスト時に、前記第１のセレクタは、前記メモリ内蔵半導体集積回路の外部から制御された前記内蔵メモリの出力データを選択出力し、前記第２のセレクタは、前記第２のデータ入力手段を介して入力されたデータ期待値を選択出力することを特徴とする請求項８記載のメモリ内蔵半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内蔵メモリを自己テストする回路を有するメモリ内蔵半導体集積回路に関する。
【０００２】
【従来の技術】
図１０は、内蔵メモリを自己テストする回路（Built-In Self Test回路、以下ＢＩＳＴ回路と略称する）を有するメモリ内蔵半導体集積回路の構成例を示す概略図である。１は内蔵メモリ、１５’はＢＩＳＴ回路である。まず、内蔵メモリ１に関連する信号線について説明する。
【０００３】
２は通常動作時における内蔵メモリ１へのノーマルモードデータ入力信号（ＤＩＮ［０−１２７］）線、３は通常動作時において内蔵メモリ１のメモリアドレスを指定するノーマルモードアドレス信号（ＡＤＲ）線、４は通常動作時において内蔵メモリ１の動作を規定するコマンド信号（ＣＭＤ）線、５は通常動作時において内蔵メモリ１に蓄積されているデータを出力するノーマルモードデータ出力信号（ＤＯＵＴ［０−１２７］）線、６はデバイステストモード時に内蔵メモリ１に蓄積されているデータを出力するテストモードデータ出力信号（ＰＤＯＵＴ［０−３］）線、７はシステムクロック（ＳＣＬＫ）線である。
【０００４】
１８はデバイステストモード時に使用されるテストモードアドレス信号（ＴＡＤＲ）線、１９はノーマルモードとデバイステストモードの切り替えを行うテストモードセット信号（ＴＳ）線、２０はデバイステストモード時において内蔵メモリ１の動作を規定するコマンド信号（ＴＣＭＤ）線、２１はデバイステストモード時における内蔵メモリ１へのテストモードデータ入力信号（ＴＤＩＮ）線である。
【０００５】
次に、半導体集積回路外部のシステム側からの信号線について説明する。
【０００６】
８はＢＩＳＴモードへの切り替えを行うＢＩＳＴセット信号（ＢＩＳＴＳ）線であり、９は外部システム側からのシステム発生ノーマルデータ入力信号（ＳＤＩＮ［０−１２７］）線、１０は外部システム側から内蔵メモリ１のメモリアドレスを指定するシステム発生アドレス信号（ＳＡＤＲ）線、１１は外部システム側から内蔵メモリ１の動作を規定するシステム発生コマンド信号（ＳＣＭＤ）線である。
【０００７】
次に、ＢＩＳＴ回路１５’に関連する信号線および回路について説明する。
【０００８】
１２はＢＩＳＴ回路１５’が発生するＢＩＳＴ発生ノーマルデータ入力信号（ＢＩＳＴＤＩＮ［０−１２７］）線、１３はＢＩＳＴ回路１５’が発生するＢＩＳＴ発生アドレス信号（ＢＩＳＴＡＤＲ）線、１４はＢＩＳＴ回路１５’が発生するＢＩＳＴ発生コマンド信号（ＢＩＳＴＣＭＤ）線である。
【０００９】
また、１６’は、ＢＩＳＴ回路１５’に内蔵され、データ期待値と内蔵メモリ１からのデータ出力値とを比較し、パス／フェイル判定を行う機能を有するコンパレータブロックである。１７はコンパレータブロック１６’による判定結果を出力する不良情報出力信号（ＦＡＩＬ）線である。
【００１０】
上記のようなＢＩＳＴ回路１５’を有するメモリ内蔵半導体集積回路では、ダイレクト・メモリ・アクセス・テスト（Direct Memory Access Test、以下ＤＭＡテストと略称する）と比較して、ＢＩＳＴ回路１５’による検査の方が、１入出力データ当たりのメモリ空間が狭いので、テスト時間が短いといった利点や、実際に使用するノーマルモードデータ出力信号線５のデータバスを使用して検査できるので、検査品質の向上が見込まれるといった利点を有する。
【００１１】
更に、大きな利点として、デバイスの実動作周波数で内蔵メモリ１を検査できることである。これは、高速のメモリテスタを所有していなくても高速検査が実現できるという点で、今後重要な技術と考えられる。
【００１２】
【発明が解決しようとする課題】
しかし、上記従来のメモリ内蔵半導体集積回路では、ＢＩＳＴ回路１５’を用いて内蔵メモリ１の不良解析等を行うことは可能であるが、その場合、不良ビット及び不良アドレス情報が不良情報出力信号線１７を介してシリアルデータとして出力される。
【００１３】
そのため、ＢＩＳＴ回路１５’による内蔵メモリ１の不良解析を行う場合は、一旦全ての不良情報を取得して、計算機等により不良アドレスの特定を行った後、ロウ方向不良、コラム方向不良、１ビット不良等に分類する必要があり、解析に多大な工数を要してしまう。
【００１４】
これに対して、図１０のメモリテスタ２５は、アドレス・コマンド発生器２７によりアドレス、コマンド及び入力データを発生させ、測定デバイスと同一アドレス空間を持たせた不良解析メモリ２６に、内蔵メモリ１の不良ビットのアドレスを記憶していくため、解析が容易である。
【００１５】
しかし、デバイスが高速動作であるにもかかわらず、メモリテスタ２５が低速な測定しかできない場合は、メモリテスタ２５の測定周波数に合わせて不良解析するしか手段がなく、高速動作での不良解析ができないという問題を有していた。
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＢＩＳＴ回路とメモリテスタの不良解析メモリとを用いて、デバイス実動作周波数での不良解析が容易に実現できるメモリ内蔵半導体集積回路を提供することにある。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係るメモリ内蔵半導体集積回路は、メモリを自己テストする回路（ＢＩＳＴ回路）を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力する比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、メモリ自己テスト回路による内蔵メモリの検査時に用いられる出力データ幅がmビット（ｍは自然数）であって、内蔵メモリを半導体集積回路の外部から制御する場合に用いられる出力データ幅がｎビット（ｎは自然数で、かつｎ≠ｍ）であるとき、ｍまたはｎビットのいずれか小さい方のビット幅に合わせる出力データ分割手段とを備え、前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記データ比較結果出力手段から前記データ出力手段を介して外部に読み出されることを特徴とする。
【００１９】
本発明に係るメモリ内蔵半導体集積回路は、メモリ自己テスト回路による内蔵メモリの検査時に用いられる出力データ幅がmビット（ｍは自然数）であって、内蔵メモリを半導体集積回路の外部から制御する場合に用いられる出力データ幅がｎビット（ｎは自然数で、かつｎ≠ｍ）であるとき、ｍまたはｎビットのいずれか小さい方のビット幅に合わせる出力データ分割手段を備えることが好ましい。
【００２０】
さらに、ＢＩＳＴ回路によるテスト時のビット幅とＤＭＡテスト時のビット幅が同一でない場合、出力データ分割手段がＢＩＳＴ回路によるテスト時のビット幅をＤＭＡテスト時のビット幅に合わせるため、ＢＩＳＴ回路によるテスト時のビット幅とＤＭＡテスト時のビット幅が同一になり、ＢＩＳＴ回路による判定結果をＤＭＡテスト時の出力データバスを使用して、チップ外部に出力することが可能になる。
【００２１】
この場合、出力データ分割手段は、メモリ自己テスト回路に設けられたデータ分割用アドレス発生部により制御されることが好ましい。この構成によれば、ＢＩＳＴ回路とメモリテスタをエミュレートさせてテストする場合においても外部からの制御が不要になる。
【００２２】
または、出力データ分割手段は、第２のアドレス指定手段により制御されることが好ましい。この構成によれば、回路の簡素化が図れ、またＢＩＳＴ回路とメモリテスタのアドレスをエミュレートさせてテストする場合において、出力データ分割手段はメモリテスタが発生するアドレス等で制御されるので、ＢＩＳＴ回路にて検査できる検査パターンよりも多くの組み合わせの検査パターンでの検査が可能になる。
【００２３】
また、本発明に係る他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段とを備え、メモリ内蔵半導体集積回路は、基本クロックに同期して動作し、前記メモリ自己テスト回路の前記データ比較手段による比較結果は、前記基本クロックを分周した信号に同期して出力され、データ比較結果出力手段からデータ出力手段を介して外部に読み出されることを特徴とする。
【００２４】
この構成によれば、ＢＩＳＴ回路とメモリテスタのアドレスをエミュレートさせテストする場合において、ＢＩＳＴ回路はチップの実動作周波数で検査を行い、メモリテスタは低速動作であっても不良ビット情報を取り込むことが可能になる。
【００２５】
また、本発明に係る更に他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、第１および第２のアドレス指定手段の双方で指定されたアドレスを比較判定する手段と、該比較判定したアドレス比較判定結果を出力する手段とを備え、メモリ自己テスト回路のデータ比較手段による比較結果は、データ比較結果出力手段からデータ出力手段を介して外部に読み出されることを特徴とする。
【００２６】
また、本発明に係る更に他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、第１および第２の動作決定手段の双方で指定されたメモリ動作決定内容が同一であるか否かを比較判定する手段と、該比較判定したメモリ動作決定比較判定結果を出力する手段とを備え、メモリ自己テスト回路のデータ比較手段による比較結果は、データ比較結果出力手段からデータ出力手段を介して外部に読み出されることを特徴とする。
【００２７】
上記の構成によれば、ＢＩＳＴ回路が発生するアドレス及びコマンドと、外部入力のアドレス及びコマンドが一致している否かを比較判定し、その比較結果を外部出力することにより、ＢＩＳＴ回路とメモリテスタをエミュレートさせてテストする場合において、ＢＩＳＴ回路とメモリテスタのエミュレート動作が正常であるか否かを判断することができる。
【００２８】
また、本発明に係る更に他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段とを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段と、第１および第２のアドレス指定手段の双方で指定されたアドレスを比較判定する手段と、該比較判定したアドレス比較判定結果を出力する手段と、第１および第２の動作決定手段の双方で指定されたメモリ動作決定内容が同一であるか否かを比較判定する手段と、該比較判定したメモリ動作決定比較判定結果を出力する手段とを備え、メモリ自己テスト回路のデータ比較手段による比較結果は、データ比較結果出力手段からデータ出力手段を介して外部に読み出され、メモリ内蔵半導体集積回路は、基本クロックに同期して動作し、アドレス比較判定結果およびメモリ動作決定比較判定結果は、基本クロックを分周した信号に同期して出力されることを特徴とする。
【００２９】
この構成によれば、ＢＩＳＴ回路が発生するアドレス及びコマンドと、外部入力のアドレス及びコマンドとの比較結果を一時的に保持するラッチ回路を設け、ラッチ回路が、基本クロックを分周したクロックのタイミングに応じて、アドレス及びコマンドの比較結果を出力することで、ＢＩＳＴ回路とメモリテスタのアドレスをエミュレートさせてテストする場合において、ＢＩＳＴ回路はチップの実動作周波数でアドレス及びコマンド信号を発生するのに対し、外部入力になるメモリテスタが発生するアドレス及びコマンド信号は低速であっても、エミュレート動作が正常であるか否かを判断することができる。
【００３０】
また、本発明に係る更に他の構成のメモリ内蔵半導体集積回路は、メモリを自己テストする回路を有するメモリ内蔵半導体集積回路であって、メモリ自己テスト回路は、内蔵メモリのアドレスを指定する第１のアドレス指定手段と、内蔵メモリの動作を決定する第１の動作決定手段と、内蔵メモリにデータを入力する第１のデータ入力手段と、内蔵メモリのデータ期待値を発生させる手段と、内蔵メモリからの出力データとデータ期待値とを比較する手段と、データ比較手段による比較結果を出力するデータ比較結果出力手段と、通常動作時の内蔵メモリの出力データと、メモリ内蔵半導体集積回路の外部から制御された内蔵メモリの出力データとを選択して、データ比較手段に出力する第１のセレクタと、データ期待値発生手段からのデータ期待値と、第２のデータ入力手段を介して入力されたデータ期待値とを選択して、データ比較手段に出力する第２のセレクタとを備え、メモリ内蔵半導体集積回路は、メモリ内蔵半導体集積回路の外部から内蔵メモリのアドレスを指定する第２のアドレス指定手段と、メモリ内蔵半導体集積回路の外部から前記内蔵メモリの動作を決定する第２の動作決定手段と、メモリ内蔵半導体集積回路の外部から内蔵メモリにデータを入力する第２のデータ入力手段と、第２のデータ入力手段により内蔵メモリに入力されたデータを内蔵メモリからメモリ内蔵半導体集積回路の外部へ出力するデータ出力手段とを備え、メモリ自己テスト回路のデータ比較手段による比較結果は、データ比較結果出力手段からデータ出力手段を介して外部に読み出されることを特徴とする。
【００３１】
この場合、メモリ自己テスト回路による内蔵メモリのテスト時に、第１のセレクタは、メモリ内蔵半導体集積回路の外部から制御された内蔵メモリの出力データを選択出力し、第２のセレクタは、第２のデータ入力手段を介して入力されたデータ期待値を選択出力する構成とすることができる。
【００３２】
上記の構成によれば、外部入力信号により内蔵メモリを制御するＤＭＡテストモードにおいて、ＢＩＳＴ回路の比較判定機能だけを有効にし、外部からのデータ期待値とＤＭＡテストの出力データとをＢＩＳＴ回路のデータ比較手段に入力し、データ比較手段による比較判定結果をＤＭＡテストの出力データバスを使用してチップ外部に出力することで、ＤＭＡテストモードにより内蔵メモリは制御され、ＢＩＳＴ回路において比較判定部のみ動作するので、ＢＩＳＴ回路自体の評価を、アドレス発生部と比較判定部とを分離して行うことができ、ＢＩＳＴ回路によるテスト環境の早期立ち上げが可能になる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３４】
図１は、本発明の第１の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図である。なお、図１において、図１０と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００３５】
ＢＩＳＴ回路１５は、出力データ分割回路２２とコンパレータブロック１６とで構成される。出力データ分割回路２２は、内蔵メモリ１の出力データのビット幅をＤＭＡテストモード時の出力データのビット幅に合わせる。コンパレータブロック１６は、出力データ分割回路２２により分割されたデータと期待値発生回路２６で発生した期待値とをコンパレータ１６１、１６２、１６３、１６４により比較してパス／フェイル判定を行い、コンパレータ１６１〜１６４からそれぞれ各出力データ毎の出力データ判定信号線２４およびテストモードデータ出力信号線６（両者は接続されテストモードデータバス３０を成す）を介して、判定結果を外部のメモリテスタ２５に出力するとともに、コンパレータ１６１〜１６４からの全ての比較結果を受けて、コンパレータ１６５から信号線１７を介して不良情報出力信号（ＦＡＩＬ）を外部に出力する。
【００３６】
次に、以上のように構成されたメモリ内蔵半導体集積回路の動作について説明する。
【００３７】
まず、メモリテスタ２５により、ＤＭＡテストモードにおいてメモリ内蔵半導体集積回路のテストができる状態にする。ここで、メモリテスタ２５とメモリ内蔵半導体集積回路との接続であるが、メモリテスタ２５にテストモードデータ出力信号線６（テストモードデータバス３０）を接続する。しかし、メモリテスタ２５のアドレス・コマンド発生器２７の出力信号線は、内蔵メモリ１のテストモードアドレス信号線１８、テストモードセット信号線１９、テストモードコマンド信号線２０、およびテストモードデータ入力信号線２１には接続はしない。
【００３８】
次に、メモリ内蔵半導体集積回路の設定であるが、テストモードとしてＢＩＳＴモードに設定する必要があるために、ＢＩＳＴセット信号線８を活性化し、ＤＭＡテストモードを設定するテストモードセット信号線１９を非活性化する。
【００３９】
上記設定においてＢＩＳＴ回路１５によるテストを実施する。ＢＩＳＴ回路１５より、ＢＩＳＴ発生ノーマルデータ入力信号ＢＩＳＴＤＩＮ［０−１２７］、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ、ＢＩＳＴ発生コマンドＢＩＳＴＣＭＤを発生する。セレクタ２９からは、ＢＩＳＴセット信号ＢＩＳＴＳにより、ＢＩＳＴ回路１５からの信号ＢＩＳＴＤＩＮ［０−１２７］、ＢＩＳＴＡＤＲ、ＢＩＳＴＣＭＤが選択出力されて、内蔵メモリ１に入力される。入力された信号に応じて、内蔵メモリ１は、ノーマルモードデータ出力信号ＤＯＵＴ［０−１２７］を出力する。
【００４０】
内蔵メモリ１からのノーマルモードデータ出力信号ＤＯＵＴ［０−１２７］は、出力データ分割回路２２に入力され、そのビット幅（ここでは１２８ビットで、後述する実施形態でも同様）がテストモードデータ出力信号ＰＤＯＵＴ［０−３］のビット幅（ここでは４ビットで、後述する実施形態でも同様）に合わせられ、コンパレータブロック１６に入力される。コンパレータ１６１、１６２、１６３、１６４は、それぞれ、期待値発生回路２８からのデータ期待値と、出力データ分割回路２２からの各ビットデータを比較判定し、その結果を出力データ判定信号線２４に出力する。出力データ判定信号線２４に出力された判定結果は、内蔵メモリ１のテストモードデータ出力信号線６が接続されたテストモードデータバス３０を介して、半導体集積回路の外部に出力される。
【００４１】
メモリテスタ２５においては、ＢＩＳＴ回路１５が発生するアドレス信号及びコマンド信号をエミュレートするようにアドレス・コマンド発生器２７を動作させる。ここで、アドレス・コマンド発生器２７からの信号線は内蔵メモリ１と接続されていないので、内蔵メモリ１を制御することはない。また、ＢＩＳＴ回路１５による判定結果が、テストモードデータバス３０を介してメモリテスタ２５に取り込まれ、アドレス・コマンド発生器２７からの信号に応じて、不良解析メモリ１６に不良アドレス及び不良ビットが書き込まれる。
【００４２】
以上のように、ＢＩＳＴ回路１５が発生するアドレス信号及びコマンド信号のエミュレートを行うようにメモリテスタ２５のアドレス・コマンド発生器２７を動作させることで、ＢＩＳＴ回路１５での不良情報をメモリテスタの不良解析メモリに取り込むことができる。このため、ＢＩＳＴ回路１５によるテスト結果に基づいた内蔵メモリ１の不良解析や、冗長メモリセルを搭載しているメモリに対しては冗長救済が可能となる。
【００４３】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るメモリ内蔵半導体集積回路におけるＢＩＳＴ回路１５の部分構成を示すブロック図である。なお、図２において、図１と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００４４】
図２において、ＢＩＳＴ回路１５は、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲを発生するアドレス発生部３１と、入力されるノーマルモードデータ信号ＤＯＵＴ［０−１２７］のビット幅を分割するためのアドレス信号を出力データ分割回路２２に供給するデータ分割用アドレス発生部３２とを含んでいる。また、３３は、出力データ分割回路２２から、図１のコンパレータ１６１、１６２、１６３、１６４への分割データ出力信号線である。
【００４５】
以上のような構成をとることによって、ノーマルモードデータ信号ＤＯＵＴ［０−１２７］のビット幅を、内蔵メモリ１のＤＭＡテストモード時におけるテストモードデータ出力信号ＰＤＯＵＴ［０−３］のビット幅に合わせることが可能になる。このため、ＢＩＳＴ回路１５に入力されるノーマルモードデータ信号ＤＯＵＴ［０−１２７］のビット幅が広くても、ＤＭＡテストモードのビット幅に分割することにより、メモリテスタ２５にてＢＩＳＴ回路１５のアドレス信号ＢＩＳＴＡＤＲのエミュレートが可能になる。また、ＢＩＳＴ回路１５の内部でデータ分割用アドレスを発生するため、外部からの制御が不要になるといった利点がある。
【００４６】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るメモリ内蔵半導体集積回路の主要部分を示すブロック図である。なお、図３において、図１および図２と同じ構成要素および信号線については、同一の符号を付して説明を省略する。
【００４７】
本実施形態が、第２の実施形態と異なる点は、データ分割用アドレス信号が、ＢＩＳＴ回路１５に内蔵されたデータ分割用アドレス発生部３２からではなく、外部のメモリテスタ２５からテストモードアドレス信号（ＴＡＤＲ）線を介して、出力データ分割回路２２に供給される点にある。
【００４８】
次に、このように構成されたメモリ内蔵半導体集積回路の動作について、説明する。
【００４９】
まず、ＢＩＳＴセット信号ＢＩＳＴＳによりＢＩＳＴモードにエントリされる。セレクタ２９からは、ＢＩＳＴセット信号ＢＩＳＴＳにより、ＢＩＳＴ回路１５からのアドレス信号ＢＩＳＴＡＤＲが選択出力されて、内蔵メモリ１に入力される。また、内蔵メモリ１からのノーマルモードデータ信号ＤＯＵＴ［０−１２７］のビット幅は、出力データ分割回路２２によって、内蔵メモリ１のＤＭＡテストモード時におけるテストモードデータ出力信号ＰＤＯＵＴ［０−３］に合わせられる。
【００５０】
ここで、出力データ分割回路２２は、テストモードアドレス信号ＴＡＤＲで制御されるので、テストモードアドレス信号ＴＡＤＲをメモリテスタ２５（図１）から供給させるようにすると、出力データの分割はメモリテスタ２５により自由に設定できるため、ＢＩＳＴ回路１５にて検査できる検査パターンよりも多くの組み合わせの検査パターンでの検査が可能になる。
【００５１】
（第４の実施形態）
図４は、本発明の第４の実施形態に係るメモリ内蔵半導体集積回路におけるＢＩＳＴ回路１５の内部構成を示すブロック図である。なお、図４において、図１と同じ構成要素および信号線については、同一の符号を付して説明を省略する。
【００５２】
本実施形態が第１の実施形態と異なる点は、ＢＩＳＴ回路１５が、システムクロックＳＣＬＫを分周する分周回路４１と、コンパレータ１６１、１６２、１６３、１６４からの判定結果ＪＳを、分周回路４１からの分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期してラッチするラッチ回路４２、４３と、ラッチ回路４２、４３からの各出力データＪＳ１、ＪＳ２を多重化して、出力データ判定信号線２４に出力するセレクタ４４とを含む点にある。
【００５３】
次に、このように構成されたメモリ内蔵半導体集積回路の動作について説明する。
【００５４】
まず、ＢＩＳＴ回路１５に入力されたノーマルモードデータ出力信号ＤＯＵＴ［０−１２７］は、出力データ分割回路２２により、そのビット幅が分割される。分割されたデータは、それぞれ、コンパレータ１６１、１６２、１６３、１６４により、期待値発生回路２８からのデータ期待値と比較判定される。その判定結果ＪＳは、ラッチ回路４２、４３により、分周回路４１からの分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期してラッチされる。ラッチ回路４２、４３からの各出力データＪＳ１、ＪＳ２は、セレクタ４４により、分周クロックＳＣＬＫ１に同期して多重化され、出力データ判定信号線２４およびテストモードデータバス３０を介して、外部のメモリテスタ２５に出力データ判定信号ＪＳ０として出力される。
【００５５】
ここで、メモリテスタ２５にてＢＩＳＴ回路１５をエミュレートして、内蔵メモリ１をテストしているが、出力データ判定信号ＪＳ０がシステムクロックＳＣＬＫではなく、その分周ＳＣＬＫ１に同期してメモリテスタ２５に出力されるため、メモリテスタ２５への出力データ判定信号ＪＳ０の取り込みタイミングを緩めることが可能になる。
【００５６】
図５は、メモリテスタ２５への出力データ判定信号ＪＳ０の取り込みタイミングチャートである。この例では、出力データ判定信号ＪＳ０は、分周クロックＳＣＬＫ１に同期して、システムクロックＳＣＬＫの２倍の周期で出力されるものとする。
【００５７】
図５に示すように、分周回路４１により、２つの分周クロックＳＣＬＫ０、ＳＣＬＫ１が生成される。ここで、ＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤとして、ＲＤ０、ＲＤ１、ＮＯＰ、ＮＯＰ、ＲＤ２、ＲＤ３が、ＢＩＳＴ回路１５から発生されるものとする。なお、「ＲＤ」は読み取りコマンド、「ＮＯＰ」はノンオペレーションコマンドを示し、２つの読み取りコマンドと２つのノンオペレーションコマンドとで、ＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤが構成されるものとする。
【００５８】
ＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤとして各読み取りコマンドＲＤ０、ＲＤ１、ＲＤ２、ＲＤ３に基づいて、それぞれ、内蔵メモリ１からの出力データとデータ期待値との判定結果ＪＳとしてＤ０、Ｄ１、Ｄ２、Ｄ３がシステムクロックＳＣＬＫに同期して、例えばコンパレータ１６１から出力される。このとき、２つのＮＯＰに対応して、システムクロックＳＣＬＫの２周期分の期間が、判定データＤ１とＤ２との間に設けられる。
【００５９】
判定結果Ｄ０、Ｄ２は、ラッチ回路４２により、分周クロックＳＣＬＫ０の立ち上がりエッジでラッチされ、データ信号ＪＳ１として出力される。一方、判定結果Ｄ１、Ｄ３は、ラッチ回路４３により、分周クロックＳＣＬＫ１の立ち上がりエッジでラッチされ、データ信号ＪＳ２として出力される。各データ信号ＪＳ１、ＪＳ２は、セレクタ４４により、分周クロックＳＣＬＫ１に同期して多重化されて、出力データ判定信号ＪＳ０としてメモリテスタ２５に出力される。
【００６０】
これにより、チップ実動作におけるアドレスとメモリテスタ２５が発生するアドレスを一致させることができる。
【００６１】
また、ラッチ回路４２、４３は、それぞれ、システムクロックＳＣＬＫの４周期の期間、判定結果ＪＳをラッチし、メモリテスタ２５へのデータ取り込みは、システムクロックＳＣＬＫの２倍の周期を有するメモリテスタ２５の動作クロックＴＣＬＫに対して、メモリテスタ２５がＢＩＳＴ回路１５をエミュレートして発行するコマンド信号ＭＴＣＭＤの３クロック後に行われる。これにより、メモリテスタ２５は、ＢＩＳＴ回路１５のエミュレートを崩すことなくデータを受け取ることができる。
【００６２】
（第５の実施形態）
図６は、本発明の第５の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図である。なお、図６において、図１と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００６３】
図６において、６２は、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤと、テストモードアドレス信号ＴＡＤＲ及びテストモードコマンド信号ＴＣＭＤとがそれぞれ同一の信号であるか否かをチェックするアドレス／コマンドエミュレートチェック回路、６１はアドレス／コマンドエミュレートチェック回路６２の比較判定結果（ＣＨＯ）を外部に出力するチェック情報出力信号線である。
【００６４】
次に、このように構成されたメモリ内蔵半導体集積回路の動作について説明する。
【００６５】
本実施形態において、メモリテスタ２５（図１）を用いて、ＢＩＳＴ回路１５とメモリテスタ２５のアドレス／コマンドをエミュレートする点は、第１の実施形態と同じであるが、ＢＩＳＴ回路１５が発生するＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤと、メモリテスタ２５から入力されるテストモードアドレス信号ＴＡＤＲ及びテストモードコマンド信号ＴＣＭＤとがそれぞれ正確にエミュレートされているか否かを調べるために、ＢＩＳＴ発生信号とメモリテスタ発生信号とを比較判定する回路であるアドレス／コマンドエミュレートチェック回路６２を設けた点が異なる。
【００６６】
図７は、図６のアドレス／コマンドエミュレートチェック回路６２の内部構成を示すブロック図である。
【００６７】
図７において、６２１は、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号ＢＩＳＴＣＭＤと、メモリテスタ２５から入力されるテストモードアドレス信号ＴＡＤＲ及びテストモードコマンド信号ＴＣＭＤとをそれぞれ比較判定するコンパレータブロックである。
【００６８】
このような構成をとることにより、ＢＩＳＴ回路１５とメモリテスタ２５のエミュレートが正しく行われているか否かのチェックが可能になり、正確な検査及び解析／評価ができる。
【００６９】
（第６の実施形態）
図８は、本発明の第６の実施形態に係るメモリ内蔵半導体集積回路におけるアドレス／コマンドエミュレートチェック回路６２の内部構成を示すブロック図である。なお、図８において、図７と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００７０】
本実施形態が第５の実施形態と異なる点は、アドレス／コマンドエミュレートチェック回路６２が、システムクロックＳＣＬＫを分周する分周回路６２２と、分周回路６２２からの分周クロックＳＣＬＫ０、ＳＣＬＫ１にそれぞれ同期して、ＢＩＳＴ発生アドレス信号ＢＩＳＴＡＤＲ及びＢＩＳＴ発生コマンド信号をラッチするラッチ回路６２３、６２４と、ラッチ回路６２３、６２４からのＢＩＳＴ発生信号を多重化して、コンパレータブロック６２１に出力するセレクタ６２５とを含む点にある。
【００７１】
このような構成をとることにより、第４の実施形態で説明したように、ラッチ回路６２３、６２４、およびセレクタ６２５により、ＢＩＳＴ回路１５から出力された信号が分周クロックＳＣＬＫ０、ＳＣＬＫ１に同期して一旦ラッチされ、メモリテスタ２５の動作クロックＴＣＬＫに合わせてコンパレータブロック６２１へ出力されるので、システムクロックＳＣＬＫに対してメモリテスタ２５の動作クロックＴＣＬＫが低速である場合でも、エミュレート動作のチェックが可能になる。ここで、第４の実施形態で説明したように、ＢＩＳＴ回路１５とメモリテスタ２５で動作クロックが異なる場合には、ＢＩＳＴ回路１５が発生するアドレスにＮＯＰコマンドを挿入する等の、速度差をバッファリングする必要がある。
【００７２】
（第７の実施形態）
図９は、本発明の第７の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図である。なお、図９において、図１と同じ構成要素および信号線については、同じ符号を付して説明を省略する。
【００７３】
本実施形態が第１の実施形態と異なる点は、セレクタ２９からの信号を内蔵メモリ１に入力するか否かを決定するスイッチ９１を備え、ＢＩＳＴ回路１５が、出力データ分割回路２２でビット幅が分割された信号とテストモードデータ出力信号ＰＤＯＵＴ［０−３］のいずれかを選択出力するセレクタ２９ｂと、期待値発生回路２８で発生した信号とテストモードデータ入力信号ＴＤＩＮのいずれかを選択出力するセレクタ２９ｃとを含む点にある。
【００７４】
このような構成において、テストはＤＭＡテストモードを用いてメモリテスタ２５で行うものとする。
【００７５】
まず、スイッチ９１の設定であるが、ＤＭＡテストモードを有効するためにＢＩＳＴ回路１５が発生する信号をカットする必要があり、スイッチ９１はオフ状態に設定される。次に、セレクタ２９ｂ、２９ｃの設定であるが、セレクタ２９ｂは、テストモードデータ出力信号ＰＤＯＵＴ［０−３］を選択するよう設定される。これにより、ＤＭＡテストモードによるデータ出力信号ＰＤＯＵＴ［０−３］を直接コンパレータブロック１６に入力することが可能となる。セレクタ２９ｃは、テストモードデータ入力信号ＴＤＩＮを選択するよう設定される。これにより、データ期待値はＢＩＳＴ回路１５が発生する値ではなく、メモリテスタ２５が発生するテストモードデータ入力信号ＴＤＩＮが直接コンパレータブロック１６に入力されることになる。
【００７６】
コンパレータブロック１６は、各々入力された信号を比較判定し、その判定結果を、出力データ判定信号線２４およびテストモードデータバス３０を介して外部に出力する。これにより、内蔵メモリ１自体はＤＭＡテストモードにより制御され、ＢＩＳＴ回路１５においてコンパレータブロック１６のみが動作することになるので、ＢＩＳＴ回路１５自体の評価を、アドレス発生部３１（図１参照）とコンパレータブロック１６とを分離して行うことができ、ＢＩＳＴ回路１５によるテスト環境の早期立ち上げが可能になる。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、メモリテスタにおいてＢＩＳＴ回路のアドレスをエミュレートすることを可能にする回路方式をとることで、ＢＩＳＴ回路による評価・解析が容易になる優れたメモリ内蔵半導体集積回路を実現することが可能になる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図
【図２】  本発明の第２の実施形態に係るメモリ内蔵半導体集積回路におけるＢＩＳＴ回路１５の部分構成を示すブロック図
【図３】  本発明の第３の実施形態に係るメモリ内蔵半導体集積回路の主要部分を示すブロック図
【図４】  本発明の第４の実施形態に係るメモリ内蔵半導体集積回路におけるＢＩＳＴ回路１５の内部構成を示すブロック図
【図５】  本発明の第４の実施形態における、メモリテスタ２５への出力データ判定信号ＪＳ０の取り込みタイミングチャート
【図６】  本発明の第５の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図
【図７】  図６のアドレス／コマンドエミュレートチェック回路６２の内部構成を示すブロック図
【図８】  本発明の第７の実施形態に係るメモリ内蔵半導体集積回路におけるアドレス／コマンドエミュレートチェック回路６２の内部構成を示すブロック図
【図９】  本発明の第８の実施形態に係るメモリ内蔵半導体集積回路の構成例を示すブロック図
【図１０】  従来のメモリ内蔵半導体集積回路の構成例を示すブロック図
【符号の説明】
１  内蔵メモリ
２  ノーマルモードデータ入力信号線
３  ノーマルモードアドレス信号線
４  コマンド信号線
５  ノーマルモードデータ出力信号線
６  テストモードデータ出力信号線
７  システムクロック線
８  ＢＩＳＴセット信号線
９  システム発生ノーマルデータ入力信号線
１０  システム発生アドレス信号線
１１  システム発生コマンド信号線
１２  ＢＩＳＴ発生ノーマルデータ入力信号線
１３  ＢＩＳＴ発生アドレス信号線
１４  ＢＩＳＴ発生コマンド信号線
１５  ＢＩＳＴ回路
１６  コンパレータブロック
１６１〜１６５  コンパレータ
１７  不良情報出力信号線
１８  テストモードアドレス信号線
１９  テストモードセット信号線
２０  テストモードコマンド信号線
２１  テストモードデータ入力信号線
２２  出力データ分割回路
２４  出力データ判定信号線
２５  メモリテスタ
２６  不良解析メモリ
２７  アドレス・コマンド発生器
２８  期待値発生回路
２９、２９ｂ、２９ｃ  セレクタ
３０  テストモードデータバス
３１  アドレス発生部
３２  データ分割用アドレス発生部
３３  分割データ出力信号線
４１  分周回路
４２、４３  ラッチ回路
４４  セレクタ
６２  アドレス／コマンドエミュレートチェック回路
６２１  コンパレータブロック
６２２  分周回路
６２３、６２４  ラッチ回路
６２５  セレクタ
９１  スイッチ
【図１】
0003638260.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003638260.tif 000008
【図８】
0003638260.tif 000009
【図９】
0003638260.tif 000010
【図１０】
0003638260.tif 000011