(57)【特許請求の範囲】
【請求項１】
誤りを含む最高Ｂ個の連続シンボルを分離して、前記誤りを含むシンボルを少なくともＮ個の介在シンボルによって相互に分離するように、シンボルのストリームをインタリーブする畳込みインタリーバにおいて、前記畳込みインタリーバが、
前記ストリームからのシンボルを保存するために、増加する大きさの（Ｂ−１）個のセルを設けるように構成されたメモリ手段であって、前記セルの最初の一つはＭ個のシンボルを保存するように適応されたＭ個の記憶位置を有し、前記セルの各々の連続するものは、直前の先行セルよりＭ個多いシンボルを保存するための前記直前の先行セルよりＭ個多い記憶位置を有し、Ｍ＝Ｎ／Ｂとする、ところのメモリ手段と、
前記ストリームからの次のシンボルを、現在アドレスされているセルにおいて次の書込みシンボル位置に書き込み、前記次の書込みシンボル位置の直後の現在アドレスされているセルの位置からシンボルを読み出すように、前記セルを連続的にアドレスするための手段とから成り、
前記位置は、セル内の最後の位置がそのセルの最初の位置に続くように第１循環法でアクセスされ、
前記セルは、（Ｂ−１）番目のセルが最初のセルに続くか、またはその逆となるように第２循環法でアドレスされ、
前記ストリームからの各々の連続シンボルは、前記セルの次の連続セルに書込まれる、ところの畳込みインタリーバ。
【請求項２】
請求項１記載のインターリーバであって、
前記アドレス手段が、
前記（Ｂ−１）個のセルの異なる一つにそれぞれ結合された（Ｂ−１）個のアキュムレータと、
前記アキュムレータの各々をそれに結合されたセルの開始位置と共に初期化する手段と、
それに結合されたセルにシンボルが書込まれた後で、そのセルの次の位置をアドレスするようにアキュムレータを増分する手段であって、前記第１循環法でセルの記憶位置をアクセスするように適応された前記増分手段と、
前記第２循環法で前記セルをアドレスするために、前記アキュムレータを前記メモリ手段のアドレス・ポートに順次接続するための手段とから成る、インタリーバ。
【請求項３】
請求項２記載のインタリーバであって、
前記メモリ手段が、前記アドレス・ポートの他に書込み制御および読出し制御を有するランダム・アクセス・メモリから成り、前記インタリーバがさらに、
アキュムレータが最初に前記アドレス・ポートに接続されたときに、前記データ・ストリームで次のシンボルをアキュムレータによって指定されたセルおよびセル位置に書き込むことができるように、前記書込み制御を起動し、かつ、アキュムレータが次のセル位置に増分されたときに、前記次のセル位置からシンボルを読み出すことができるように、前記読出し制御を起動するための制御手段から成る、インタリーバ。
【請求項４】
請求項１記載のインタリーバであって、
前記メモリ手段が、アドレス・ポート、書込み制御および読出し制御を有するランダム・アクセス・メモリから成り、前記インタリーバがさらに、
前記データ・ストリームで次のシンボルを、前記アドレス手段から前記アドレス・ポートに入力されたアドレスによって指定されるセルおよびセル位置に書き込むことができるように、前記書込み制御を起動し、かつ、前記アドレスがその直後のセル位置に増分された後で、前記直後のセル位置からシンボルを読み出すことができるように、前記読出し制御を起動するための制御手段から成る、インタリーバ。
【請求項５】
請求項１から４のいずれかに記載のインタリーバであって、前記（Ｂ−１）番目のセルと前記第１のセルとの間に転送段階を設け、（Ｂ−１）番目のセルの直後に前記転送段階が続き、さらにその直後に前記第１のセルが続くか、またはその逆となるように、前記第２循環法で前記セルをアドレスする、インタリーバ。
【請求項６】
請求項５記載のインタリーバであって、
前記転送段階が前記メモリ手段の記憶位置から成る、ところのインタリーバ。
【請求項７】
（Ｂ，Ｎ）畳込みインタリーバ／デインタリーバ用のアドレス生成器において、Ｂはインタリーバによって分離できるバースト誤りを含む連続シンボルの最大数であり、Ｎはインタリーバによって誤りの間に挿入される最小分離であり、前記アドレス生成器が、
漸次増加する長さの（Ｂ−１）個のインタリーバまたはデインタリーバのセルのうちの異なる一つにそれぞれ結合された（Ｂ−１）個のアキュムレータと、
アキュムレータに結合されたセルの最初の記憶位置を指定する開始アドレスに結合された前記アキュムレータの各々を初期化するための手段と、
アキュムレータに結合されたセルにシンボルが書込まれた後で、各々のアキュムレータを次のセル位置アドレスに増分するための手段であって、前記次のセル位置アドレスが、セルの第１の位置がそのセルの最後の位置の後でアドレスされるように第１循環法で与えられるようにした前記増分手段と、
（Ｂ−１）番目のセルの後に第１のセルが続くか、またはその逆となるように第２循環法で前記セルをアドレスするために、前記アキュムレータを接続するための手段とから成り、
前記ストリームからの各々の連続シンボルが、前記セルの次の連続セルに書込まれる、ところのアドレス生成器。
【請求項８】
請求項７記載のアドレス生成器であって、
前記アドレス生成器がさらに、
セルをアドレスするためにアキュムレータが最初に接続されたときに、アキュムレータによって指定されたセルおよびセル位置に前記データ・ストリームの次のシンボルを書込むことができるように、前記セルの書込み制御入力を起動し、かつ、アキュムレータが次のセル位置に増分されたときに、前記次のセル位置からシンボルを読み出すことができるように、前記セルの読出し制御入力を起動するための制御手段から成る、アドレス生成器。
【請求項９】
請求項７または８記載のアドレス生成器であって、
前記（Ｂ−１）番目のセルと前記第１のセルとの間に転送段階を設け、（Ｂ−１）番目のセルの直後に前記転送段階が続き、さらにその直後に前記第１のセルが続くか、またはその逆となるように、前記第２循環法で前記セルをアドレスする、ところのアドレス生成器。
【請求項１０】
請求項９記載のアドレス生成器であって、
前記転送段階が前記メモリ手段の記憶位置から成る、ところのアドレス生成器。
【請求項１１】
インタリーブされたデータ・ストリームにおいて少なくともＮ個の介在シンボルによって相互に分離されたＢ個の連続シンボルの集合を再構成するための畳込みデインタリーバであって、前記畳込みデインタリーバが、前記ストリームからのシンボルを保存するために、増加する大きさの（Ｂ−１）個のセルを設けるように構成されたメモリ手段であって、前記セルの最初の一つがＭ個のシンボルを保存するように適応されたＭ個の記憶位置を有し、前記セル各々の連続セルが直前の先行セルよりＭ個多いシンボルを保存するために、前記直前の先行セルよりＭ個多い記憶位置を有し、Ｍ＝Ｎ／Ｂとする、ところのメモリ手段と、
前記インタリーバされたデータ・ストリームからの次のシンボルを、現在アドレスされているセルの次の書込みシンボル位置に書き込み、現在アドレスされているセルの前記次の書込みシンボル位置の直後の位置からシンボルを読み出すように、前記セルを連続的にアドレスするための手段とから成り、
前記位置は、セルの最後の位置の後にそのセルの最初の位置が続くように第１循環法でアクセスされ、
前記セルは、（Ｂ−１）番目のセルの後に最初のセルが続くか、またはその逆となるように第２循環法でアドレスされ、
前記インタリーバされたデータ・ストリームからの各々の連続シンボルは、前記セルの次の連続セルに書込まれる、ところの畳込みデインタリーバ。
【請求項１２】
請求項１１記載のデインタリーバであって、
前記アドレス手段が、
前記（Ｂ−１）個のセルのうちの異なる一つにそれぞれ結合された（Ｂ−１）個のアキュムレータと、
前記アキュムレータの各々をそれに結合されたセルの開始位置と共に初期化する手段と、
それに結合されたセルにシンボルが書込まれた後で、そのセルの次の位置をアドレスするようにアキュムレータを増分する手段であって、前記第１循環法でセルの記憶位置にアクセスするように適応された前記増分手段と、
前記第２循環法で前記セルをアドレスするために、前記アキュムレータを前記メモリ手段のアドレス・ポートに順次接続する手段とから成る、デインタリーバ。
【請求項１３】
請求項１２記載のデインタリーバであって、
前記メモリ手段が、前記アドレス・ポートの他に書込み制御および読出し制御を有するランダム・アクセス・メモリから成り、前記デインタリーバがさらに、アキュムレータが最初に前記アドレス・ポートに接続されたときに、前記インタリーブされたデータ・ストリームの次のシンボルをアキュムレータによって指定されたセルおよびセル位置に書き込むことができるように、前記書込み制御を起動し、かつ、アキュムレータが次のセル位置に増分されたときに、前記次のセル位置からシンボルを読み出すことができるように、前記読出し制御を起動するための制御手段から成る、デインタリーバ。
【請求項１４】
請求項１１記載のデインタリーバであって、
前記メモリ手段が、アドレス・ポート、書込み制御および読出し制御を有するランダム・アクセス・メモリから成り、前記デインタリーバがさらに、
前記インタリーブされたデータ・ストリームの次のシンボルを、前記アドレス手段から前記アドレス・ポートに入力されたアドレスによって指定されるセルおよびセル位置に書き込むことができるように、前記書込み制御を起動し、かつ、前記アドレスがその直後のセル位置に増分された後で、前記直後のセル位置からシンボルを読み出すことができるように、前記読出し制御を起動するための制御手段から成る、デインタリーバ。
【請求項１５】
請求項１１から１４のいずれかに記載のデインタリーバであって、
前記（Ｂ−１）番目のセルと前記第１のセルとの間に転送段階を設け、（Ｂ−１）番目のセルの直後に前記転送段階が続き、さらにその直後に前記第１のセルが続くか、またはその逆となるように、前記第２循環法で前記セルをアドレスする、ところのデインタリーバ。
【請求項１６】
請求項１５記載のデインタリーバであって、
前記転送段階が、前記メモリ手段の記憶位置から成る、ところのデインタリーバ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はディジタル通信に関し、特に、ディジタル通信システムにおけるバースト誤りの影響を低減するためのインタリーバに関する。
【０００２】
【従来の技術】
ディジタル信号の通信は、伝送誤りの発生頻度を低減するように設計されたシステムでさえも、必ず伝送誤りが発生する。こうした誤りは、伝送チャネルにおける雑音やその他の欠点をはじめ、よく知られた多くの要因によって発生する。
【０００３】
伝送誤りに対処するために、ブロック符号などの誤り訂正符号が開発された。ブロック符号は、Ｌ個の出力２進シンボルへのＫ個の入力２進シンボルの写像である。ＬはＫより大きいので、符号はパリティ・ビットのように冗長性を与え、これは検出器によって使用され、誤り検出および誤り訂正能力を与える。誤り訂正符号の設計および実現は、技術上よく知られており、この主題の考察は、Ｇ．Ｃ．クラークとＪ．Ｂ．ケイン著「ディジタル通信の誤り訂正符号化」（Ｇ．  Ｃ．  Ｃｌａｒｋ  ａｎｄ  Ｊ．  Ｂ．  Ｃａｉｎ，  ”Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｏｎ  Ｃｏｄｉｎｇ  ｆｏｒ  Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，”  Ｐｌｅｎｕｍ  Ｐｒｅｓｓ，  Ｎｅｗ  Ｙｏｒｋ，  １９８１）に見ることができる。
【０００４】
誤り訂正符号は、それが検出および／または訂正できる連続誤りの数によって制限される。したがって、比較的多数の連続誤りから成る「バースト誤り」は、ディジタル通信システムにとって特に厄介である。バースト誤りの問題の解決策は、伝送するデータを伝送前にインタリーブすることによって、インタリーブされたデータ・シンボルの連続に影響するバースト誤りを、シンボルが受信機でデインタリーブされるときに、分離拡散させることである。こうして、符号器の出力シーケンスを伝送する前にインタリーブし、シーケンスを復号する前にデインタリーブすることによって、バースト誤りは復号器の入力位置でより均等に分散される。
【０００５】
インタリーバは、一連のシンボルの順序を確定的方法（ｄｅｔｅｒｍｉｎｉｓｔｉｃ  ｍａｎｎｅｒ）で再配列（または並べ替える）する装置である。受信機でそれに対応するデインタリーバは逆の並べ替えを適用して、伝送されたシンボルの順序を元の順序に復元する。こうしたインタリーバは一般に、誤り検出および訂正に使用される符号器／復号器回路に対し外部に配置される。しかし、インタリーブ動作を非常に簡単な方法で内部的に適用できる特定の復号器構造が知られている。一例としてメギット型（Ｍｅｇｇｉｔｔ−ｔｙｐｅ）復号器構造がある。
【０００６】
一種のインタリーバとして、インタリーブ並べ替えが時間の周期関数である周期的インタリーバが知られている。例として、ブロック単位のシンボルを受け入れ、各ブロックのシンボルに対し同一並べ替えを実行するブロック・インタリーバや、固定ブロック構造は持たないが、半無限連続符号化シンボルに周期的並べ替えを実行する畳込みインタリーバがある。ブロック・インタリーバは一般に符号化シンボルを受け取り、これらをＮ行×Ｂ列の行列に列単位で書き替える。並べ替えは、伝送前にこれらのシンボルを行列から行単位で読み出すことから成る。こうしたインタリーバを、（Ｂ，Ｎ）ブロック・インタリーバと呼ぶ。デインタリーバは逆の動作を実行する。シンボルは行単位でデインタリーバに書き込まれ、列単位で読み出される。こうしたインタリーバは、よく知られたディジタル技術で容易に実現される。
【０００７】
【発明が解決しようとする課題】
畳込みインタリーバでは、符号化シンボルは、長さが増加するＢ個のレジスタのバンクに順次シフトされる。新しい符号シンボルごとに、コミュテータが新しいレジスタに切り替えをし、新しい符号シンボルがシフトされる間に、そのレジスタ内で最も古い符号シンボルが伝送チャネルに送り出される。入力および出力コミュテータが同期して作動する。デインタリーバは同様の構造を持ち、逆の動作を実行する。適切なデインタリーブを行なうために、デインタリーバのコミュテータは、インタリーバのコミュテータと同期しなければならないことを理解されたい。このようなインタリーバの実現は、シフト・レジスタを用いるのではなく、ランダム・アクセス・メモリを用いることにより、単にメモリ・アクセスの適切な制御を実現するだけで達成することができる。
【０００８】
畳込みインタリーバの最も重要な特徴は次の通りである。
【０００９】
１．インタリーバ入力においてＮ個未満のシンボルによって分離された２つのシンボルに対し、インタリーバ出力における最小限の分離はＢ個のシンボルである。
【００１０】
２．ｂ＜Ｂ個の誤りのバーストがチャネルによって挿入された場合、デインタリーバ出力では単一の誤りが少なくともＮ個のシンボルで分離される。
【００１１】
３．Ｎ＋１個のシンボルの間隔を置いた単一の誤りの周期パターンは、デインタリーバ出力ではＢのバースト長が生じる。
【００１２】
４．総エンド・ツー・エンド遅延はＮ（Ｂ−１）個のシンボルであり、メモリ要件はインタリーバおよびデインタリーバの両方ともＮ（Ｂ−１）／２である。これは、ブロック・インタリーバ／デインタリーバで必要とされる遅延およびメモリの半分である。
【００１３】
パラメータＢは、バースト誤りの最大予測長より大きい値を選択しなければならない。Ｎは、畳込み符号の復号拘束長より大きい値が選択される。
【００１４】
畳込みインタリーバはおよびデインタリーバで必要なメモリは、ブロック・インタリーバのメモリの半分にすぎないが、実際の通信システム用にこうした装置を実現するためには、まだかなりの量のメモリが必要である。したがって、ランダム・アクセス・メモリ（ＲＡＭ）で実現される畳込みインタリーバ用の効率的なアドレス生成器を提供すると、さらに有利である。これにより、インタリーバ／デインタリーバ構造を実現するために必要なＲＡＭの量を低減することができる。
【００１５】
本発明は、上記の利点を備えたインタリーバおよびデインタリーバ構造を提供する。
【００１６】
【課題を解決するための手段】
本発明に従って、シンボルのストリームをインタリーブして、誤りを含むシンボルが少なくともＮ個の介在シンボルによって相互に分離されるように、誤りを含むＢ個の連続シンボルに分離する畳込みインタリーバを提供する。ストリームからのシンボルを保存するために、大きさが増加していく（Ｂ−１）個のセルのメモリ手段を構成する。セルの最初の一つは、Ｍ個のシンボルを保存するように適応されたＭ個の記憶位置を有する。連続するセルの各々は、その直前の先行セルよりＭ個多いシンボルを保存するために、直前の先行セルよりＭ個多い記憶位置を有する。ただし、Ｍ＝Ｎ／Ｂである。ストリームから次のシンボルを、現在アドレスされたセルにおける次のシンボル書込み位置に書き込み、かつ、現在アドレスされたセルにおける次のシンボル書込み位置の直後の位置からシンボルを読み出すために、セルを連続的にアドレスするための手段を設ける。各セル内の位置に対しては第１循環法でアクセスし、セル内の最後の位置の後にそのセルの最初の位置が続くようにする。セルに対しては第２循環法でアドレスし、（Ｂ−１）番目のセルの後に最初のセルが続くか、またはその逆になるようにする。次のシンボルをインタリーバ出力に直接転送するために、（Ｂ−１）番目のセルと最初のセルとの間に、介在転送段階（ｉｎｔｅｒｖｅｎｉｎｇ  ｔｒａｎｓｆｅｒ  ｓｔａｇｅ）を設けることができる。この転送段階は、メモリ手段におけるゼロのセル、または書込みサイクル中に次のシンボルを入力し、次の読出しサイクル中にそのシンボルをすぐに出力するためのラッチによって構成することができる。ストリームからの各連続シンボルは、連続する次のセルに書き込むか、または（Ｂ−１）番目のセルの後で転送段階に渡すことができる。
【００１７】
アドレス手段は、それぞれが（Ｂ−１）個のセルのうちの異なる一つのセルに結合された（Ｂ−１）個のアキュムレータによって構成することができる。アキュムレータのそれぞれを、それに結合されたセルの開始位置と共に初期化するための手段を設ける。アキュムレータは、それに結合されたセルにシンボルが書き込まれた後、そのセル内の次の位置をアドレスするように増分される。増分手段は、第１循環法でセル内の記憶位置にアクセスするように適応する。セルを第２循環手段でアドレスするために、アキュムレータをメモリ手段のアドレス・ポートに順次接続するための手段を設ける。
【００１８】
メモリ手段は、アドレス・ポートの他に書込み制御および読出し制御を有するランダム・アクセス・メモリによって構成することができる。このような実施例において、インタリーバはさらに、データ・ストリームの次のシンボルを、アキュムレータによって指定されたセルおよびセル位置に書き込むことができるように、アキュムレータがアドレス・ポートに最初に接続されたときに書込み制御を起動するための制御手段によって構成される。この制御手段は、アキュムレータが次のセル位置に増分されたときに、シンボルを次のセル位置から読み出すことができるように、読出し制御を起動する。
【００１９】
本発明はまた、（Ｂ，Ｎ）畳込みインタリーバまたはデインタリーバ用のアドレス生成器を提供する。ここで、Ｂは、インタリーバによって分離できるバースト誤りを含む最大の連続シンボル数であり、Ｎはインタリーバによって誤りの間に挿入される最小限の分離である。アドレス生成器は、順次増大する長さを持つ（Ｂ−１）個のインタリーバまたはデインタリーバのセルの中の異なる一つのセルにそれぞれ結合された（Ｂ−１）個のアキュムレータから成る。各々のアキュムレータを、そのアキュムレータに結合されたセルの第１の記憶位置を指定する開始アドレスで初期化する手段を設ける。各アキュムレータは、アキュムレータに結合されたセルにシンボルが書き込まれた後、次のセル位置アドレスに増分される。次のセル位置アドレスは第１循環法で提供され、セルの最後の位置の後、そのセルの最初の位置がアドレス指定される。セルを第２循環法でアドレスし、（Ｂ−１）番目のセルの後に最初のセルが続くか、またはその逆となるように、アキュムレータを接続する手段を設ける。次のシンボルをインタリーバ（またはデインタリーバ）の出力に直接転送するために、（Ｂ−１）番目のセルと最初のセルとの間に介在転送段階を設けることができる。ストリームからの各連続シンボルは、連続セルの次の一つに書き込まれるか、または（Ｂ−１）番目のセルの後で転送段階に渡される。
【００２０】
データ・ストリームの次のシンボルをアキュムレータによって指定されたセルおよびセル位置に書き込むことができるように、セルをアドレスするためにアキュムレータが最初に結合されたときに、インタリーバまたはデインタリーバのセルの書込み制御入力を起動するために、アドレス生成器の制御手段を設ける。この制御手段は、シンボルを次のセル位置から読み出すことができるようにアキュムレータが次のセル位置に増分されたときに、インタリーバまたはデインタリーバの読出し制御入力をも起動する。
【００２１】
本発明はさらに、少なくともＮ個の介在シンボルによってインタリーブされたデータ・ストリームで相互に分離されるＢ個の連続シンボルの集合を再構築するための畳込みデインタリーバを提供する。インタリーブされたデータ・ストリームからのシンボルを記憶するために、増大する大きさを持つ（Ｂ−１）個のセルを持つメモリ手段を構成する。セルの最初の一つは、Ｍ個のシンボルを保存するように適応されたＭ個の記憶位置を有する。連続する各々のセルは、直前の先行セルよりＭ個多いシンボルを保存するために、直前の先行セルよりＭ個多い記憶位置を持つ。ただし、Ｍ＝Ｎ／Ｂである。インタリーブされたデータ・ストリームからの次のシンボルを、現在アドレス指定されたセル内の次のシンボル書込み位置に書き込み、かつ現在アドレスされたセル内の次のシンボル書き込み位置の直後の位置からシンボルを読み出すために、セルを連続的にアドレスする手段を設ける。位置に対しては第１循環法でアクセスし、セル内の最後の位置の後にそのセルの最初の位置が続くようにする。セルに対しては第２循環法でアドレスし、（Ｂ−１）番目のセルの後に最初のセルが続くか、またはその逆となるようにする。次のシンボルをデインタリーバ出力に直接転送するために、（Ｂ−１）番目のセルと最初のセルとの間に、介在転送段階を設けることができる。インタリーブされたデータ・ストリームからの各連続シンボルは、次の連続セルに書き込まれるか、または（Ｂ−１）番目のセルの後で転送段階に渡される。デインタリーバのアドレス指定手段は、インタリーバの場合について先に説明したものと基本的に同一とすることができる。
【００２２】
【実施例】
本発明は、シンボル・ストリームをインタリーブして、誤りを含むシンボルが少なくともＮ個の介在シンボルによって相互に分離するように、誤りを含む最大Ｂ個の連続シンボルを分離する際に使用する畳込みインタリーバおよびデインタリーバを提供する。本発明をＲＡＭ内に実現するが、当業者にはよく理解されるように、様々なその他の種類のメモリを代わりに使用することもできる。連続シンボルが書き込まれ、かつその後読み出される個々のメモリ・セルにアクセスするために、新規のアドレス生成器を提供する。
【００２３】
図１は、通信システムにおけるインタリーバおよびデインタリーバの一般概念を示す。連続「シンボル」の形で伝送されるデータが、端子１０を介して符号器１２に入力される。符号器は、従来の方法で（例えば、誤り検出および訂正のために）シンボルを符号化する。符号化されたシンボルは次に、外部インタリーバ１４に入力され、ここでシンボルの順序が確定的に再配列される。符号化され、インタリーブされたシンボルは次に、伝送チャネルを介して伝送される。シンボル・ストリームは、伝送チャネル内で様々な雑音や歪みを受けることが予想され、その結果シンボル・データに誤りが生じる。
【００２４】
データ・ストリーム内のランダムで間欠的な誤りは、よく知られた誤り検出および訂正機構を用いて、通常容易に訂正される。これは、伝送データにパリティ・ビットを追加するような簡単な機構によって提供することもでき、あるいは例えば内部トレリス符号および外部リード・ソロモン符号を用いた縦続構成として設けることのできる畳込み符号化のようなより高度な符号化機構によって提供することもできる。多数の隣接シンボルに影響を及ぼすバースト誤りから復元することは、より困難である。端子１８から伝送チャネルへのこうしたバースト誤りの導入を模式的に示す。
【００２５】
受信機にはデインタリーバ２０が配置され、シンボルの順序を元の順序に復元するために、インタリーバによって適用された並べ替えの逆が実行される。こうして、デインタリーバ２０から復号器２２に出力されるデータ・ストリームは、シンボルが最初端子１０に入力されたときと同じ順序でシンボルを搬送する。このようにシンボルをインタリーブおよびデインタリーブすることによって、伝送チャネルによって導入されたバースト誤りは分離されるので、隣接シンボルが誤りを含む可能性が低減する。これにより、誤り訂正アルゴリズムがより高い性能を発揮することができる。復号器２２は、符号器１２によって符号化されたシンボルを復号し、データが最初に入力されたときと実質的に同じ形でデータを出力する。
【００２６】
図６は、畳込みインタリーバ／デインタリーバの先行技術のシフト・レジスタの実現を示す。データは、コミュテータ１０４を介してインタリーバ１００に入力される。インタリーバは、転送段階１０６およびその後に続く増大する長さを持つ（Ｂ−１）個のレジスタ１０８、１１０、・・・１１２の列（レジスタ・バンク）から成る。新しい符号シンボルのたびに、コミュテータ１０４は新しいレジスタに切り替わり、新しい符号シンボルがシフトされ、その間にそのレジスタの最も古い符号シンボルがチャネルに送り出される。コミュテータが転送段階１０６に接続されると、入力符号シンボルはインタリーバの出力に直接転送される。出力コミュテータ１１４は、入力コミュテータ１０４と同期して切り替わる。
【００２７】
データは、バースト誤りを導入するチャネル１１６を介して伝送された後、コミュテータ１１８を介してデインタリーバ１０２に入力される。デインタリーバは、インタリーバ１００と逆の動作を実行する。（Ｂ−１）個のレジスタの列および転送段階１２８は、データの入力および出力のために順次アクセスされる。コミュテータ１３０を介してデインタリーバ１０２からデータが出力される。適切なデインタリーブのためには、デインタリーバのコミュテータがインタリーバのコミュテータと同期しなければならないことに注意されたい。こうしたインタリーバおよびデインタリーバの実際の実現は、シフト・レジスタを使用するのではなく、ランダム・アクセス・メモリを使用し、単にメモリ・アクセスの適切な制御を実現するだけで達成することができる。
【００２８】
図２は、所用メモリ容量が先行技術の装置より少なくてすむ、本発明によるインタリーバまたはデインタリーバ構造をブロック図として示す。図２に示す実施例は、ランダム・アクセス・メモリ（ＲＡＭ）の実現である。当業者は、本発明の発明概念から逸脱することなく、図示したＲＡＭ構造の代わりに他のメモリ構造を使用できることを理解されよう。図２の実施例では、インタリーブするデータを、データ路３２を介してＲＡＭ３０に入力する。データは、アドレス路４８を介して入力されるアドレス信号に応答して、特定の順序で、ＲＡＭ３０に書き込まれ、またそこから読み出される。制御回路２６は、端子２４を介して入力されるクロック信号に応答し、現在アドレス指定されているセルにシンボルを書き込むか、または現在アドレスされているセルからシンボルを読み出すように、ＲＡＭを起動する。ＲＡＭから読み出されたシンボルは、データ出力路３４を介して出力される。
【００２９】
ＲＡＭのアドレスは、セレクタ３６によって一度に一つづつ連続的にアクセスされる一連のアキュムレータ３８、４０、・・・４２によって提供される。インタリーバは、最小限の分離Ｎによって所望の最大限の数Ｂの連続シンボルを分離するように構成することができる。例えば、通信システムにおけるバースト誤りを含む連続シンボルの最大個数が３２となると予想され、使用する誤り訂正機構が１２８個のシンボルから１つの誤りを訂正することができる場合、Ｂ＝３２、Ｎ＝１２８のインタリーバを設けることができる。
【００３０】
本発明に従ってこうしたインタリーバを設ける場合、ＲＡＭ３０で漸次増大する長さを持つ（Ｂ−１）個のインタリーバ・セルのうちの異なる一つにそれぞれ結合された、（Ｂ−１）個のアキュムレータ（３８、４０、・・・４２）を設ける。アキュムレータは、それぞれ端子３９、４１、・・・４３を介して、アキュムレータに結合されたＲＡＭ３０のセルの最初の記憶位置を指定する開始アドレスに初期化される。アキュムレータが最初に選択されたときにアキュムレータに結合されたセルにシンボルが書き込まれた後、アキュムレータをＲＡＭ内の次のセル位置アドレスに増分するために、セレクタ３６の端子４６に入力されたクロック信号（ＣＬＫ  Ｂ）は、アキュムレータがセレクタによって選択されたときに各アキュムレータに結合される。こうして、例えば、セレクタ３６が、セレクタの端子４４に入力されたクロック・パルス（ＣＬＫ  Ａ）に応答してアキュムレータ３８を最初に選択したときに、アキュムレータが設定されたアドレスが線４７、４８を介してＲＡＭ３０に出力され、それと同時に、データ路３２を介して入力される次のシンボルをＲＡＭに書き込むように、制御２６からＲＡＭに指示される。シンボルは、アキュムレータ３８から出力されるアドレスによって設定された適切な位置に書き込まれ、次にＣＬＫ  Ｂが到着して、アキュムレータ３８は次のアドレスに増分される。このアドレスも線４７、４８を通じてＲＡＭ３０のアドレス・ポートに接続され、同時に端子２４に入力される次のクロック・パルスにより、制御２６はＲＡＭ３０を起動して、新しくアドレスされたＲＡＭ位置に保存されたシンボルを、データ出力路３４を介して出力させる。
【００３１】
各クロックを図３に示す。システム・クロック５０は、端子２４を介して回路２６を制御するために入力される一連のパルスから成る。クロック５２（ＣＬＫＡ）は、システム・クロック５０のパルスの２分の１のパルスから成り、前のアキュムレータが書込みアドレスおよび読出しアドレスの両方をＲＡＭ３０に提供した後、次の連続アキュムレータを選択するために、セレクタの端子４４に入力される。クロック５４（ＣＬＫ  Ｂ）はクロック５２の相補クロックであり、アキュムレータが最初に選択されたときにアキュムレータの出力に存在したアドレスが、ＲＡＭ３０をアドレスしてそこにシンボルを書き込むために使用された後、現在選択されたアキュムレータを増分して、次のアドレスを読出しアドレスとして提供する。
【００３２】
各アキュムレータによって提供されるセル位置のアドレスは、第１循環法で出力され、ＲＡＭセルにおける最初の位置が、そのセルの最後の位置の後にアドレスされる。アキュムレータは、第２循環法でセルをアドレスするために結合され、（Ｂ−１）番目のセルの後に転送段階等価物つまり図６の転送段階１０６が続き、その後に第１のＲＡＭセルが続く。転送段階はＲＡＭ内で実現することができ、その場合、それは以下で「セル０」と呼ぶＲＡＭセルから成ることを理解されたい。この方法により、データ路３２を介して入力されるデータ・ストリームからの各連続シンボルは、ＲＡＭセルにおける次の連続セルに書き込まれる。第２循環順序は逆に、最初のセル（または転送段階）の後に（Ｂ−１）番目のセルが続くようにすることができる。例えば、デインタリーバは、インタリーバと逆の順序で循環することができる。
【００３３】
連続シンボルをＲＡＭに書き込み、インタリーブされたシンボルをそこから読み出すために使用されるアドレス・シーケンスを、図４に模式的に図示する。この図で分かるように、ＲＡＭ３０は多数の記憶位置６０から成る。各記憶場所は、一意のディジタル・アドレス（例えば、セル１の最初の記憶位置は００００  ００００  ００００）によって、データを記憶場所に保存したり、そこからデータを読み出すためにアクセスすることができる。記憶位置６０は多数のセルに分割される。図４で、セル間の分割は矢印６１、６２、６４、６６、６８によって示される。矢印７０は、インタリーバ構造で使用される最後のセル（セル（Ｂ−１））の最後を示す。
【００３４】
本発明に従って、セルは増大する大きさを持つ。したがって、各々の連続セルは、その直前の先行セルより多くの記憶位置を持つ。図４に示す例では、（Ｂ，Ｎ）畳込みインタリーバが設けられている。ここで、Ｂ＝３２、Ｎ＝１２８である。セル０より後の各記憶セルには、先行する記憶セルより４つ多い記憶位置を含む（Ｍ＝４）。こうして、図に示すように、セル０は１つの記憶位置を含み、セル１は４つの４つの記憶位置を含み、セル２は８つの記憶位置を含み、セル３は１２の記憶位置を含む、等々。３１番目のセル（セル（Ｂ−１））は、アドレス１１１１０００００１１０（１０進数の３８４６）から始まり、アドレス１１１１０１１１１１１１（１０進数の３９６８）で終わる１２４の記憶位置を含む。各連続セルが先行セルより多いセルの数Ｍは、Ｎ／Ｂに等しい。したがって、上記の例では、Ｍ＝（１２８／３２）＝４となる。
【００３５】
各入力シンボルがＮ個の介在シンボルによってその隣接入力シンボルから分離される適切なインタリーブ機能を果たすために、各セル内の記憶位置を第１循環法でアドレスし、（Ｂ−１）個のセルの集合を第２循環法でアドレスする。特に、各セル内の記憶場所は連続順序でアクセスし、セル内の最後の記憶位置の後にそのセルの最初の記憶位置を続ける。これを図４に矢印７２、７４、７６、７８で示す。セル１に関連して、セル位置６０は、アドレス００００
００００  ００００から始まり、アドレス００００  ００００  ００１１で終わるアドレスで指定される。セル１の４番目の位置（つまり、アドレス００００  ００００  ００１１）が書き込まれた後、アドレスされる次の位置は、セル１の最初の位置（アドレス００００  ００００  ００００）である。
【００３６】
各セル内で、データは最初に一つのセル位置に書き込まれ、その後、次の連続セル位置から読み出される。これは、図２および図３に関連して先に述べたように、ＣＬＫ  Ｂによってアキュムレータを増分することによって達成される。セルが入力シンボルをそこに書き込まれ、そこから保存されたシンボルを読み出された後、次の連続セルがアドレスされ、その対応するアキュムレータによって指定された位置に次のシンボルが書き込まれ、そのセルの次の連続記憶位置から保存されたシンボルが読み出される。このように、書込み／読出し動作は、セル０（転送段階）からセル１、セル２、セル３へと進み、最後にセル（Ｂ−１）に進む。セル（Ｂ−１）に入力シンボルが保存され、そこからシンボルが読み出された後、動作は矢印８０で示すようにセル０に戻る。セル０は単純な転送セルであり、その入力からその出力に遅延なくデータを転送するだけであり、第１インタリーバ段階を形成する。セル０は、図４にｘｘｘｘ  ｘｘｘｘ  ｘｘｘｘと指定された一意のアドレスによってアドレス指定される。セル０によって入力シンボルが転送された後（つまり、このセルに書き込まれ、かつ読み出された後）、先に述べた通り、動作はセル１に続く。
【００３７】
図５は、図４に関連して今説明した動作により、ＲＡＭに入力されたシンボルのインタリーブ（またはデインタリーブ）がどのように行なわれるかを示す。図５は、ＲＡＭ内にセルを３つ設けただけの簡単な例を示す。各セルは、先行セルより３つ多い記憶場所を含む。したがって、セル１は３つの記憶場所９２ａ〜ｃを含み、セル２は６つの記憶場所９４ａ〜ｆを含み、セル３は９つの記憶場所９６ａ〜ｉを含む。インタリーバを最初に起動すると、適切なインタリーブ出力が始まる前に、充分なシンボルが様々なセルにロードされる。したがって、図５は、セルの位置が時間の経過と共にいかに充填されていくかを示す様々な欄を含む。入力データ・ストリームからの最初のシンボルＳ１は、時間ｔ１の時点でセル１の第１の位置９２ａにロードされる。この時点で、セル１の位置９２ｂにはまだ何もロードされず、このセルの読出しが行なわれるが、意味のあるものはここから読み出されない。シンボルＳ１が位置９２ａに書き込まれ、位置９２ｂが読み出された後、次の入力シンボルＳ２がセル２の位置９４ａに書き込まれる。次に、セル２の位置９４ｂが読み出されるが、この時点では意味のあるものはこの位置に書き込まれていない。次の入力シンボルＳ３が次に、セル３の位置９６ａに書き込まれる。セル１および２の場合と同様に、位置９６ｂにままだ何も書き込まれておらず、その読出しが行なわれるが、意味のあるものは何も出力されない。
【００３８】
セル３の位置９６ａが書き込まれた後、第２のサイクルの動作が時間ｔ２で開始する。このサイクル中に、シンボルＳ４がセル１の位置９２ｂに書き込まれる。シンボルＳ５は、セル２の位置９４ｂに書き込まれる。次に、シンボルＳ６はセル３の位置９６ｂに書き込まれる。次のサイクル中に、時間ｔ３で、シンボルＳ７、Ｓ８、およびＳ９がセル１、セル２、およびセル３の位置９２ｃ、９４ｃ、および９６ｃにそれぞれ書き込まれる。このプロセスが継続され、最終的に時間ｔ９までに、セル１、２、および３の全ての位置が少なくとも１回ロードされる。次に、時間ｔ１０の中で示すように、インタリーブ動作を本格的に開始することができる。シンボルＳ２８がセル１の位置９２ａにシンボルＳ１９の上から書き込まれた後、前に保存されたシンボルＳ２２は、セル１の位置９２ｂから読み出される。次に、位置９４ｄに以前に保存されたシンボルＳ１１の上から、シンボルＳ２９がセル２の位置９４ｄに書き込まれる。その直後に、シンボルＳ１４がセル２の位置９４ｅから読み出される。次に、シンボルＳ３０がセル３の位置９６ａに書き込まれ、シンボルＳ６がセル３の次の位置、つまり位置９６ｂから読み出される。この時点で、シンボルＳ２２、Ｓ１４、およびＳ６が次々とＲＡＭ９０から読み出される。シンボルはインタリーバに順番に入力されるが、各出力シンボルは８個の介在シンボルによってその隣接入力シンボルから分離されるように出力されることが分かる。元のシンボルの順序は、受信機で、インタリーバと同様の方法で作動するデインタリーバを用いて復元される。
【００３９】
以上の説明から、本発明が、支援論理を使用する多数のアキュムレータから形成される一意のアドレス生成回路を用いた、畳込みインタリーブ／デインタリーブ構造を提供するものであることが理解されよう。大きさが増加する多数のメモリ・セルを設け、セル位置を第１循環法でアドレス指定し、かつセル自体を第２循環法でアドレス指定することによって、必要なメモリが、先行技術の装置で使用されるメモリのわずか約半分になる。
【００４０】
本発明を好適な実施例に関連して説明したが、請求の範囲に記載する発明の精神および範囲から逸脱することなく、多数の適応例や変化例を作成できることが理解されるであろう。
【図面の簡単な説明】
【図１】外部インタリーブおよびデインタリーブを利用した通信路のブロック図である。
【図２】本発明によるインタリーバのブロック図である。
【図３】図２の実現で使用するクロックを示すタイミング図である。
【図４】本発明によるインタリーバのＲＡＭのサンプル区分化を示す模式図である。
【図５】説明のために、本発明に従って一連のＲＡＭセルをロードし、かつ読み出す方法を示す模式図である。
【図６】説明のために提供する先行技術の畳込みインタリーバ／デインタリーバの模式図である。
【符号の説明】
１０      端子
１２      符号器
１４      インタリーバ
１６      伝送チャネル
２０      デインタリーバ
２２      復号器
３０      ランダム・アクセス・メモリ（ＲＡＭ）
３８      アキュムレータ
４０      アキュムレータ
４２      アキュムレータ
１００    インタリーバ
１０２    デインタリーバ
１０４    入力コミュテータ
１０６    転送段階
１０８    レジスタ
１１０    レジスタ
１１２    レジスタ
１１４    出力コミュテータ
１１６    伝送チャネル
１１８    コミュテータ
１２８    転送段階
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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