(57)【特許請求の範囲】
【請求項１】
高められた出力電圧を発生するための回路装置において、
−ソースおよびドレイン端子を有する主電流経路と、該経路を経て流れる主電流を制御するゲート端子とを備え、前記ソース又はドレイン端子が前記高められた出力電圧（ＷＤＲＶ）を取り出すための出力端子（２９）に接続されているｐチャネルＭＯＳトランジスタ（１）と、
−ｐチャネルＭＯＳトランジスタ（１）の主電流経路の、出力端子（２９）に接続されたのと反対側の端子に接続されているブーストキャパシタンス（２）と、
−出力端子（２９）に接続されている第１の予充電トランジスタ（３）ならびにブーストキャパシタンス（２）に接続されている第２の予充電トランジスタ（４）と、
−第１の相（５２−５５）の間はｐチャネルＭＯＳトランジスタ（１）のゲート端子が低い電位に保たれ、かつ予充電トランジスタ（３、４）がスイツチオンされるように、第２の相（５５−６１又は５５−６４）の間はｐチャネルＭＯＳトランジスタ（１）のゲート端子が浮動電位を有するように、そしてｐチャネルＭＯＳトランジスタ（１）の主電流経路に接続されたのと反対側のブーストキャパシタンス（２）の端子が第１の相の間は低い電位（例えばＶＳＳ）を有し、しかも第２の相の間は高い電位（例えばＶＤＤ）を有するように制御する制御回路手段（２０、…、２８）と
を含んでいることを特徴とする回路装置。
【請求項２】
制御回路手段（２０、…、２８）が、供給電圧の正極（ＶＤＤ）に対する端子に接続されている第１のトランジスタ（２０）と、供給電圧の負極（ＶＳＳ）に対する端子に接続されている第２のトランジスタ（２１）とを直列接続した電流経路を含んでおり、それらの結合節点がｐチャネルＭＯＳトランジスタ（１）のゲートに接続され、第２のトランジスタ（２１）が第１の相（５２−５５）の間は導通状態に切換えられ、トランジスタ（２０、２１）のいずれも第２の相（５５−６１又は５５−６４）の間は導通状態になく、かつ第１のトランジスタ（２０）が前記第１および第２の相の外側（５２以前、および６１又は６４以後）では導通状態に切換えられることを特徴とする請求項１記載の回路装置。
【請求項３】
第２の予充電トランジスタ（４）が、高められた電圧を第１の相の間並びに第１の相に先行するある期間にわたり発生する回路装置（５）により駆動されることを特徴とする請求項１または２記載の回路装置。
【請求項４】
制御回路手段（２０、…、２８）に制御信号（ＸＶＬＤ）が供給され、制御信号（ＸＶＬＤ）が第１の遅延要素およびその後に接続された第２の遅延要素（２３、２４）を介して遅延され、第１の遅延要素（２３）の出力により電流経路の第１のトランジスタ（２０）が駆動され、かつ論理ゲート（２２）を介して第２のトランジスタ（２１）が駆動され、第２の遅延要素（２４）の出力により論理ゲート（２２）を介して第２のトランジスタ（２１）が駆動され、更に第２の遅延要素（２４）の出力により、そして別の論理ゲート（２７）を介した制御信号（ＸＶＬＤ）によりブーストコンデンサ（２）がｐチャネルＭＯＳトランジスタ（１）の主電流経路に接続されたのと反対側の端子（３０）において駆動されることを特徴とする請求項２記載の回路装置。
【請求項５】
ｐチャネルＭＯＳトランジスタ（１）のゲート端子が、ゲート端子の電位を供給電圧の正極における電位（ＶＤＤ）に制限する回路手段（１０）に接続されたことを特徴とする請求項１ないし４の１つに記載の回路装置。
【請求項６】
出力端子（２９）に接続された放電用トランジスタ（６）を含み、この放電用トランジスタが第１の相および第２の相の外側（５２以前、および６１又は６４以後）で導通状態に切換えられることを特徴とする請求項１ないし５の１つに記載の回路装置。
【請求項７】
ｐチャネルＭＯＳトランジスタ（１）がｐ基板内のｎウェル内に形成され、かつこのウェルが、ブーストコンデンサ（２）と結合された回路端子（３１）に接続されたことを特徴とする請求項６記載の回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ｐチャネルＭＯＳトランジスタおよびブーストキャパシタンスを有する、高められた出力電圧を発生するための回路装置に関する。
【０００２】
【従来の技術】
印加されている供給電圧以上に高められた出力電圧を発生するこのような回路装置は、多数の半導体回路、特に半導体メモリに使用されている。半導体メモリ、たとえばＤＲＡＭの１トランジスタメモリセルは、情報ビットを記憶するためのメモリキャパシタンスとトランスファトランジスタとを含んでおり、このトランスファトランジスタを介して、メモリキャパシタンスがトランスファトランジスタの主電流経路を介してワード線に接続されることによって、メモリセルにアクセスされる。情報ビットを供給電圧の完全なレベルの高さでセルに記憶するためには、トランスファトランジスタにおけるゲート電位がその固有のしきい電圧だけ供給電圧の上にあることが必要である。しかし、トランスファトランジスタの通常小さいチャネル幅およびその高い基板ソース電圧のゆえに、しきい電圧は比較的高い。
【０００３】
半導体メモリのトランスファトランジスタを駆動するための高められた電圧を発生するための回路装置はヨーロッパ特許出願公開第 0635837号明細書に記載されている。そこに示されている電荷ポンプはｐチャネルＭＯＳトランジスタを含んでおり、それを介してブーストキャパシタンスを有する出力側の充電キャパシタンスが充電される。充電過程は発振器により制御され、また連続的に実行され、その際に出力電圧は持続的に生じている。従って、高められた電圧をトランスファトランジスタに伝達するためには、追加的なスイツチが必要である。ｐチャネルＭＯＳトランジスタのゲート端子は０Ｖであるのに対し、その主電流経路の端子の１つは既に、充電コンデンサに印加され供給電圧以上に高められている出力電圧に接続されている。ｐチャネル充電トランジスタのゲート酸化物は高められた電圧ストレスに曝されている。さらに、負荷トランジスタの主電流経路の端子間に印加されている電圧はポンプ過程の間に方向を切換える。従って、充電トランジスタが配置されているドーピングウェル内の電流の流れを避けるための特別な処置が述べられている。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、冒頭に記載した種類の回路装置であって、ｐチャネルＭＯＳ充電トランジスタが受ける電圧ストレスが小さい回路装置を提供することにある。
【０００５】
【課題を解決するための手段】
この課題は、本発明によれば、請求項１に記載されている特徴を有する回路装置により解決される。
【０００６】
充電トランジスタのゲート電位が電荷ポンプ相の間に浮動状態に保たれることにより、ゲート酸化物における許容し得ない高い電圧負荷が避けられる。ポンプ相はその際に、出力電圧が供給電圧以上に高められる時間である。充電トランジスタにおける寄生的キャパシタンスによりゲート電位が電圧上昇の間はこれに随伴するので、トランジスタは導通状態にとどまる。しかし、それにもかかわらず、充電トランジスタのゲートとドレインおよびソースに対するドーピング領域との間の電圧は供給電圧よりも小さい。
【０００７】
本発明の有利な実施態様は従属請求項にあげられている。
【０００８】
充電トランジスタの主電流経路の両端子における予充電トランジスタならびに出力側の放電トランジスタおよび相応の進行制御により、出力電圧の各ポンプサイクルの間に０Ｖから高められた出力電圧値までの値範囲が通過されることが達成される。充電トランジスタの主電流経路の端子における電圧はその際に常に等しく方向付けされた状態にとどまる。従って、充電トランジスタが接続されているドーピングウェルは容易にブーストキャパシタンスの側にあるから電圧節点に接続され得る。
【０００９】
【実施例】
以下、図面により本発明を一層詳細に説明する。
【００１０】
図１の回路はｐチャネルＭＯＳトランジスタ１を含んでおり、その主電流経路は出力端子２９とブーストコンデンサ２との間（端子３１）に接続されている。端子２９には、電位ＶＤＤ、ＶＳＳによる供給電圧にくらべて高い出力電圧を供給する出力信号ＷＤＲＶが出力されている。第１のｎチャネルＭＯＳトランジスタ３は予充電トランジスタとして出力端子２９と正の供給電位ＶＤＤに対する端子との間に接続されている。第２のｎチャネルＭＯＳトランジスタ４はトランジスタ１のブーストコンデンサ側の端子と供給電位ＶＤＤとの間に配置されている。ｎチャネルＭＯＳトランジスタ６は放電トランジスタとしての役割をし、また出力端子２９と接地電位ＶＳＳに対する端子との間に配置されている。
【００１１】
ブーストコンデンサ２のトランジスタ１と反対側の端子３０が低い電位（たとえば接地電位ＶＳＳ）にあるのに対し、ブーストコンデンサ２は予充電トランジスタ４を経て充電される。相応の仕方で出力端子２９は予充電トランジスタ３を経て予充電される。続いてトランジスタ１が端子２９、３１の間の電位等化のために導通状態に切換えられる。その後にそのゲート端子は浮動電位に保たれ、またブーストコンデンサ２の端子３０が高い電位（たとえば電位ＶＤＤ）に高められ、従って出力信号ＷＤＲＶはブーストコンデンサ電圧だけ正の供給電位ＶＤＤ以上に高められた電位を有する。スイッチオフの際に端子２９はいまや導通状態に切換えられているトランジスタ６を経て放電され、また接地電位ＶＳＳに引き寄せられ、ブーストコンデンサ２の端子３０は再び低い電位におかれる。
【００１２】
図１に示されている回路の機能を以下に詳細に図２に示されている信号経過ダイアグラムにより説明する。最初に端子３１がトランジスタ４を介して正の供給電位ＶＤＤから充電される。端子３１における信号Ａはその後に正の供給電位からｎチャネルトランジスタ４のしきい電圧を差し引いた電位（ＶＤＤ−Ｖｔｈｎ）を有する。信号ＲＩＮＴＮの能動化により、すなわち信号ＲＩＮＴＮがＨレベルからＬレベルへ移行するとき、既に供給電位ＶＤＤの上にある電位を発生する回路装置５が能動化され、それによってトランジスタ４が十分に高いゲート電圧により駆動されるので、端子３１が供給電位ＶＤＤに完全に高められる（図２中の個所５０）。信号ＸＶＬＤの能動化によりポンプ過程が開始される。半導体メモリにおいて信号ＸＶＬＤは、メモリセル領域に対するアクセスアドレスが安定に存在しているときに発生される。トランジスタ６のゲート端子における信号Ｄは信号ＸＶＬＤからインバ−タ７を介して発生される。それにより放電トランジスタ６がスイッチオフされる。そのすぐ後に２つのインバ−タ８、９を介して信号ＸＶＬＤから、予充電トランジスタ３のゲート端子を駆動する信号Ｅのエッジが発生される。それにより出力端子２９における電位が供給電位ＶＤＤからトランジスタ３のしきい電圧を差し引いた電位に高められる（個所５１）。重要なことは、供給電圧端子の間に導通している電流経路が存在しないように、トランジスタ６、３が上記の仕方で時間的にずらされてスイッチオフまたはスイッチオンされることである。
【００１３】
充電トランジスタ１のゲート端子は、供給電圧ＶＤＤ、ＶＳＳの間に接続されており、それらの主電流経路で直列に接続されている２つのｐチャネルＭＯＳトランジスタ２０、２１を含んでいる電流経路、すなわちトランジスタ２０、２１の結合節点に接続されている。接地側のトランジスタ２１のゲート端子はＮＡＮＤゲート２２を介して駆動される。ゲート２２の入力端は信号ＸＶＬＤにより制御され、その際にこの信号は一方では第１の遅延要素２３を介してＮＡＮＤゲート２２に与えられ、また他方ではそれに対して直列に位置している別の遅延要素２４ならびにインバ−タ２５を介してＮＡＮＤゲート２２に与えられる。これにより、遅延要素２３により生ずる遅延時間の経過の後にトランジスタ２１のゲート端子における信号Ｂが接地電位に引き寄せられる（個所５２）。それによりトランジスタ１のゲート電位が接地電位ＶＳＳにトランジスタ２１のしきい電圧を加えた電位（ＶＳＳ＋ＶＴｈｐ）におかれる（個所５３）。トランジスタ１がこうして完全に導通状態に切換えられるので、端子２９、３１の間の電位等化が行われる（個所５４）。第２の遅延要素２４およびインバ−タ２５により生ずる遅延の後にＮＡＮＤゲート２２を介してトランジスタ２１が再びスイッチオフされる（個所５５、５６）。
【００１４】
ブーストコンデンサ２の端子３０はインバ−タ２８を介して別のＮＡＮＤゲート２７と接続されている。その入力端は信号ＸＶＬＤと遅延要素２３、２４ならびにインバ−タ２５、２６により遅らされた信号ＸＶＬＤとにより駆動される。それにより、端子３１が接地電位ＶＳＳから正の供給電位ＶＤＤに高められる（個所６３、５７）。トランジスタ１のゲート端子を駆動する電流経路のトランジスタ２１、２０が共に遮断していることにより、トランジスタ１のゲート電位は浮動電位として挙動する。このことは、ゲート電位が能動的に固定レベルに保たれずに、寄生的に影響を及ぼす配線に相応して挙動することを意味する。その際に特にチャネルへのゲートの寄生的なキャパシタンスならびにトランジスタ１の主電流経路のドレインおよびソースのドーピング領域へのその寄生的なキャパシタンスが有効となる。単位長あたりのキャパシタンスは主としてゲート酸化物の厚みにより設定される。たとえばトランジスタ２０、２１のドレインまたはソースドーピング領域にくらべてのゲート端子の静電容量性負荷は上記の寄生的なキャパシタンスにくらべてはるかに小さい。トランジスタ１のゲート電位は、浮動しているので、正の供給電位ＶＤＤを越えての端子３１の電位の上昇に静電容量的に追従する。従ってトランジスタ１は、端子３１に印加されている電位を出力端子２９に伝達するため、十分な導通状態にとどまる（個所５８）。これにより出力信号ＷＤＲＶが所望の高められた出力電圧にある。それにより半導体メモリのセル領域内の信号ＷＤＲＶにより駆動されるトランスファトランジスタは、全作動電圧ＶＤＤが接続されているメモリコンデンサに伝達することが可能になる。
【００１５】
作動の確実さを高めるため、トランジスタ１のゲート電位を正の供給電位ＶＤＤに制限する回路１０が設けられている。これは、ｐチャネルＭＯＳトランジスタ１のｎウェルへの寄生ダイオードが導通状態になることを阻止しなければならない。回路１０としては従来通常の制限回路が設けられている。このような回路はたとえばｎチャネルＭＯＳトランジスタから成るＭＯＳダイオードを含んでおり、そのゲート端子はその主電流経路の端子と一緒にトランジスタ１のゲート端子に接続されており、またその主電流経路の他方の端子は電位ＶＤＤ−ＶＴｈｎに接続されている。
【００１６】
スイッチオフ過程は信号ＸＶＬＤの立ち下がりエッジにより開始される。それによりインバ−タ７を介しての遅延後にトランジスタ６がスイッチオンされ、また信号ＷＤＲＶが接地電位まで引き寄せられる（個所５９）。さらにその間にインバ−タ８、９を介しての遅延後に信号ＥがＨレベルからＬレベルへ切換えられる。その際に注意すべきことは、トランジスタ３のゲート‐ソース間電圧は常にそのしきい電圧よりも小さく、従ってトランジスタ３はスイッチオフされており、また供給電圧端子の間に導通する電流経路は存在しないことである。信号Ｅの放電エッジが信号ＷＤＲＶのエッジよりも速く立ち下がることによって、信号ＷＤＲＶは常にトランジスタ３のゲートにおける電位よりも大きいと好適である。信号Ｄ、Ｅのこのスイッチング挙動はインバ−タ７および９、８の相応の設計により達成される。トランジスタ６のスイッチオンにより、トランジスタ１が短時間導通する（個所６０）ので、端子３１の電位が下げられる（個所６１）。信号ＸＶＬＤの立ち下がりエッジにより端子３０もＮＡＮＤゲート２７およびインバ−タ２８を介して接地電位に引き寄せられるので、端子３１の放電がサポートされる（個所６４）。トランジスタ１が次いで、電位ＶＤＤと接続されているトランジスタ２０が導通状態に切換えられる（個所６１）ことによって、完全にスイッチオフされる。端子３１は次いで再び電位ＶＤＤ−ＶＴｈｎに引き寄せられ（個所６２）、従って出発状態になる。
【００１７】
図１に示されている実施例では、端子３１の側のトランジスタ１の主電流経路の端子は常に出力端子２９の側の主電流経路の端子よりも高い電位を有する。従って、ｐチャネルＭＯＳトランジスタ１がｐ基板において実現されているｎドーピングウェルをブーストコンデンサ２の側の導通経路、たとえば相応のそれに接続されているドーピング領域に接続すると好適である。基板ウェルダイオードはこうして常に確実に阻止されている。
【００１８】
ブーストコンデンサ２のキャパシタンス値はブーストコンデンサ２と出力端子２９に接続される静電容量負荷との間の静電容量分圧に基づいて出力電圧の所望の高さを考慮に入れて計算される。以上説明した回路は比較的小さい占有面積および少数の構成要素を有する。たとい接地電位（０Ｖ）から正の供給電位ＶＤＤの上までに位置している高められた出力電圧の範囲が各ポンプ過程の際に通過されるとしても、臨界的な電圧も望ましくないウェル効果も生じない。充電トランジスタ１のゲートとドーピング領域との間に生ずる電圧は供給電圧ＶＳＳ、ＶＤＤよりも小さいので、トランジスタ１のゲート酸化物における過大な電圧ストレスが避けられる。
【図面の簡単な説明】
【図１】高められた出力電圧を発生するための本発明による回路装置の結線図。
【図２】図１の回路に生ずる信号のタイムダイアグラム。
【符号の説明】
１    ｐチャネルＭＯＳトランジスタ
２    ブーストキャパシタンス
３    第１の予充電トランジスタ
４    第２の予充電トランジスタ
６    ｎチャネルＭＯＳトランジスタ
８、９    インバ−タ
２０、２１    ｐチャネルＭＯＳトランジスタ
２２    ＮＡＮＤゲート
２３    第１の遅延要素
２４    第２の遅延要素
２５、２６    インバ−タ
２７    論理ゲート
２９    出力端子
３１    節点
ＷＤＲＶ    出力電圧
【図１】
0003718040.tif 000002
【図２】
0003718040.tif 000003