(57)【特許請求の範囲】
【請求項１】
多数のメモリセルに対しテストデータを一括書込可能とされた半導体メモリ装置において、
テスト時にオンしてメモリセルアレイ内の全ワードラインに対し駆動電圧を提供するスイッチングトランジスタと、各ビットライン及び入出力ラインをそれぞれ接続する伝送トランジスタと、テスト時に活性化する高速書込信号及びカラム選択信号を演算して前記各伝送トランジスタを制御する論理回路と、テスト時に提供されるデータ信号に従って前記各入出力ラインをプルアップするプルアップトランジスタと、テスト時に提供されるデータ信号に従って前記各入出力ラインをプルダウンするプルダウントランジスタと、をもつ書込回路を備えたことを特徴とする半導体メモリ装置。
【請求項２】
スイッチングトランジスタは、ワードラインにソースを接続し、テスト時に活性化するワードライン活性化信号をドレイン及びゲートに受けるＮＭＯＳトランジスタである請求項１記載の半導体メモリ装置。
【請求項３】
ワードライン活性化信号が電源電圧より高い電圧で印加される請求項２記載の半導体メモリ装置。
【請求項４】
伝送トランジスタは、分離トランジスタを介してビットラインに接続したセンスアンプから延びるセンスアンプラインと入出力ラインとの間に設けられる請求項１〜３のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のテスト過程でテストビットをメモリセルアレイに書込む際の書込回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化及び小型化につれて製造工程も困難になり、歩留は低下する傾向にあるが、特に、メモリセル不良による歩留低下が深刻な問題となっている。これを解決するために一般的な半導体メモリ装置においては、チップ製造後に多数のメモリセルにテストビットを書込んでこれを読出すことによるメモリセルテストを実施して不良セルを感知し、冗長による救済を行うようにしている。この信頼性試験のための書込回路は、メモリの高集積・大容量化に対応して高速書込動作を遂行しなければならない。図１に、メモリセルアレイと書込回路との関係を示し説明する。
【０００３】
メモリセルアレイにおいて、各ビットライン対ＢＬ，ＢＬＢは、センスアンプＳＡとカラムゲート対Ｇ１，Ｇ２とを通じて入出力ライン対ＩＯ，ＩＯＢへ接続される。カラムデコーダからの各カラム選択信号ＣＳＬはそれぞれ対応するカラムゲート対Ｇ１，Ｇ２に印加される。更に、高速書込信号φＦＷによりゲート制御される書込回路のスイッチングトランジスタ対Ｎ２，Ｎ３が、書込データ駆動回路１からのテストビットライン対ＴＢＬ，ＴＢＬＢとビットライン対ＢＬ，ＢＬＢとの間に設けられており、そして、等化信号φＥＱによりゲート制御される等化トランジスタＮ１が、テストビットライン対ＴＢＬ，ＴＢＬＢの対間に接続されている。各メモリセルＭＣはビットラインＢＬ及びワードラインＷＬの交差部分に設けられる。
【０００４】
書込データ駆動回路１では、テストビットライン対ＴＢＬ，ＴＢＬＢの対間に、等化信号φＥＱにゲート制御される等化トランジスタＮ４が接続される。テストビットラインＴＢＬ，ＴＢＬＢは、制御信号Ｅに従う等化電圧供給用ＮＭＯＳトランジスタＮ９，Ｎ１０を介してそれぞれ等化電圧ＶＢＬの供給を受けるようにしてある。相補テストビットラインＴＢＬＢと電源電圧Ｖｃｃとの間にはテスト用データ信号Ａで制御されるプルアップ用のＮＭＯＳトランジスタＮ５が設けられ、相補テストビットラインＴＢＬＢと接地電圧Ｖｓｓとの間にはテスト用データ信号Ｃで制御されるプルダウン用のＮＭＯＳトランジスタＮ７が設けられる。また、テストビットラインＴＢＬと電源電圧Ｖｃｃとの間にはテスト用データ信号Ｂで制御されるプルアップ用のＮＭＯＳトランジスタＮ６が設けられ、テストビットラインＴＢＬと接地電圧Ｖｓｓとの間にはテスト用データ信号Ｄで制御されるプルダウン用のＮＭＯＳトランジスタＮ８が設けられる。
【０００５】
テスト書込時において、入出力ライン対ＩＯ，ＩＯＢはセンスアンプＳＡとの接続を解除される。そして、高速書込信号φＦＷが論理“ハイ”活性化されることにより、スイッチングトランジスタ対Ｎ２，Ｎ３が導通状態になってテストビットライン対ＴＢＬ，ＴＢＬＢと全ビットライン対ＢＬ，ＢＬＢとが接続される。これにより書込可能となり、各データ信号Ａ，Ｂ，Ｃ，Ｄの論理状態に従って１ワードラインＷＬに接続した各メモリセルＭＣへ同一データビットが書込まれる。この後、ワードラインＷＬを順次活性化していくに従いアレイ内の全メモリセルに対する書込が完了する。
【０００６】
通常動作では、高速書込信号φＦＷの論理“ロウ”非活性化でスイッチングトランジスタ対Ｎ２，Ｎ３が非導通状態になり、テストビットライン対ＴＢＬ，ＴＢＬＢとビットライン対ＢＬ，ＢＬＢとの間の接続が断たれ、そして、ビットライン対ＢＬ，ＢＬＢと入出力ライン対ＩＯ，ＩＯＢとがカラムゲート対Ｇ１，Ｇ２を介して適宜接続されることでアクセスが実行される。
【０００７】
【発明が解決しようとする課題】
図１に示すような書込回路は、テストビットライン対ＴＢＬ，ＴＢＬＢと多数のビットライン対ＢＬ，ＢＬＢとの接続をとるノード領域２をアレイ内に必要とする。そして、このノード領域２にはビットラインの接続による相当に大きなビットラインキャパシタンスが存在し、このビットラインキャパシタンスは、メモリの容量に比例して増加する。書込データ駆動回路１は、ワードライン数分繰り返される書込サイクルごとにそのキャパシタンスすべてを駆動しなければならないので、書込時間の長期化を招く結果となっている。従って、大容量・高集積化が進められると、従来の書込回路は不適当となってくる。
【０００８】
そこで本発明の目的は、データ書込時間を従来より短縮し得る半導体メモリ装置の高速書込回路を提供することにある。
【０００９】
【課題を解決するための手段】
この目的のために本発明は、多数のメモリセルに対しテストデータを一括書込可能とされた半導体メモリ装置において、テスト時にオンしてメモリセルアレイ内の全ワードラインに対し駆動電圧を提供するスイッチングトランジスタと、各ビットライン及び入出力ラインをそれぞれ接続する伝送トランジスタと、テスト時に活性化する高速書込信号及びカラム選択信号を演算して前記各伝送トランジスタを制御する論理回路と、テスト時に提供されるデータ信号に従って前記各入出力ラインをプルアップするプルアップトランジスタと、テスト時に提供されるデータ信号に従って前記各入出力ラインをプルダウンするプルダウントランジスタと、をもつ書込回路を備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１１】
図２に、本発明による書込回路とメモリセルアレイとの間の接続関係を示す。図示のように、メモリセルアレイ１０，２０内の多数のワードラインＷＬは、多数のＮＭＯＳスイッチングトランジスタＴＬ（１〜８）を通じて一括選択可能とされている。多数のスイッチングトランジスタＴＬは、ソースがワードラインＷＬに接続され、ゲート及びドレインにワードライン活性化信号φＢＩＥが印加される。
【００１２】
多数のビットライン対ＢＬ，ＢＬＢは、分離トランジスタ対ＴＩ１，ＴＩ２及びセンスアンプＳＡを通じて入出力ライン対ＩＯ，ＩＯＢに接続される。この分離トランジスタ対ＴＩ１，ＴＩ２は、分離信号φＩＳＯにより制御される。各ビットライン対ＢＬ，ＢＬＢの対間には、等化信号φＥＱでゲート制御される等化トランジスタＴＱが設けられている。
【００１３】
第１入出力ライン対ＩＯ０，ＩＯ０Ｂと第２入出力ライン対ＩＯ１，ＩＯ１Ｂは、センスアンプＳＡから延びるセンスアンプライン対ＳＡＬ，ＳＡＬＢと直交する行方向に配列され、通常のデータ入出力に加えて書込データ駆動回路３０から提供されるテストビットもメモリセルＭＣへ伝送する。センスアンプライン対ＳＡＬ，ＳＡＬＢは、書込回路を構成する論理回路ＮＯ（２１，２２）のいずれかにゲート制御される多数の伝送トランジスタＴＣ（１〜８）を通じて対応する入出力ライン対ＩＯ，ＩＯＢと接続される。論理回路ＮＯは、高速書込信号φＦＷＥ及び該当するカラム選択信号ＣＳＬ０，ＣＳＬ１をＯＲ演算する。即ち、書込回路をなす伝送トランジスタＴＣは、各入出力ライン対ＩＯ，ＩＯＢとセンスアンプライン対ＳＡＬ，ＳＡＬＢとの間に設けられ、いずれかの論理回路ＮＯにより制御される。
【００１４】
書込データ駆動回路３０は、電源電圧Ｖｃｃと各入出力ラインＩＯ０，ＩＯ１との間にそれぞれ設けられ、データ信号Ａでゲート制御されるプルアップ用のＮＭＯＳトランジスタ対Ｎ２１，Ｎ２２と、電源電圧Ｖｃｃと各相補入出力ラインＩＯ０Ｂ，ＩＯ１Ｂとの間に設けられ、データ信号Ｂでゲート制御されるプルアップ用のＮＭＯＳトランジスタ対Ｎ２３，Ｎ２４と、各入出力ラインＩＯ０，ＩＯ１と接地電圧Ｖｓｓとの間に設けられ、データ信号Ｃでゲート制御されるプルダウン用のＮＭＯＳトランジスタ対Ｎ２５，Ｎ２６と、各相補入出力ラインＩＯ０Ｂ，ＩＯ１Ｂと接地電圧Ｖｓｓとの間に設けられ、データ信号Ｄでゲート制御されるプルダウン用のＮＭＯＳトランジスタ対Ｎ２７，Ｎ２８と、を備えている。この書込データ駆動回路３０と入出力ライン対ＩＯ，ＩＯＢとの間の接続には、図１に示すようなノード領域２を必要とせず、セルアレイの外に接続部分をもっていくことが可能である。
【００１５】
テスト書込では、ワードライン活性化信号φＢＩＥの活性化によりすべてのワードラインＷＬが同時に駆動され、また、高速書込信号φＦＷＥ及び分離信号φＩＳＯの活性化により、すべてのビットライン対ＢＬ，ＢＬＢと入出力ライン対ＩＯ，ＩＯＢとを接続可能である。ワードライン活性化信号φＢＩＥは正確なメモリセルアクセスのために電源電圧Ｖｃｃより高い電圧で印加され、入出力ライン対ＩＯ，ＩＯＢに各データ信号Ａ，Ｂ，Ｃ，Ｄの論理状態に従って提供されるデータビットをすべてのメモリセルへ書込可能である。データ信号Ａ，Ｂ，Ｃ，Ｄの論理状態を多様に設定すれば、メモリセルに所望のデータパターンを提供することができる。また、分離信号φＩＳＯとワードライン活性化信号φＢＩＥの適切な供給により、メモリセルアレイ（ブロック）１０，２０ごとのテストデータパターン提供も可能である。
【００１６】
通常動作では、ワードライン活性化信号φＢＩＥ及び高速書込信号φＦＷＥが非活性化（論理“ロウ”）され、データ信号Ａ，Ｂ，Ｃ，Ｄはすべて論理“ロウ”（接地電圧）になるので、アドレスによる選択ワードラインＷＬ、カラム選択信号ＣＳＬ、分離信号φＩＳＯに従ってメモリセル１０，２０に対するデータアクセスが実行される。
【００１７】
【発明の効果】
本発明によれば、ワードライン及びビットライン対に接続されたすべてのメモリセルに対するデータ書込を一括処理できるので、大容量半導体メモリ装置のテスト過程におけるデータ書込時間を短縮することが可能となる。また、テストデータを伝達するための各ビットラインに対するアレイ内ノード領域が不要でビットラインキャパシタンスによる信号伝送の遅延を防止できるし、ノード領域が不要なので集積性もよい。
【図面の簡単な説明】
【図１】従来の書込回路とメモリセルアレイとの間の接続関係を示す回路図。
【図２】本発明による書込回路とメモリセルアレイとの間の接続関係を示す回路図。
【符号の説明】
ＴＬ（１〜８）  スイッチングトランジスタ
ＴＣ（１〜８）  伝送トランジスタ
ＮＯ（２１，２２）  論理回路
Ｎ２１〜Ｎ２４  プルアップトランジスタ
Ｎ２５〜Ｎ２８  プルダウントランジスタ
【図１】
0003629098.tif 000002
【図２】
0003629098.tif 000003