(57)【特許請求の範囲】
【請求項１】
ゲートアレイの手法により回路構成要素が形成され、電源投入毎に記憶データの更新が可能な記憶回路を含むゲート部と、
外部から更新データを含むコンフィグレーション作業に必要な情報を受けて、前記記憶回路に更新データを書き込んで前記記憶回路の記憶データを更新するコンフィグレーション作業を行うコンフィグレーション回路と、
前記コンフィグレーション回路が行うコンフィグレーション作業に必要な情報が外部から与えられるコンフィグレーション端子とを具備し、
ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）と置き換え可能なことを特徴とするＦＰＧＡ互換ゲートアレイ。
【請求項２】
前記コンフィグレーション端子は、置き換えの対象となるＦＰＧＡのコンフィグレーション端子と同様に配置されている
ことを特徴とする請求項１記載のＦＰＧＡ互換ゲートアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＰＧＡ（Field Programmable Gate Array：フィールド・プログラマブル・ゲート・アレイ）あるいはＰＬＤ（Programmable Logic Device）と互換性を保つことを追求したＦＰＧＡ互換ゲートアレイに関する。
【０００２】
【従来の技術】
従来、ＦＰＧＡはプログラムすることにより所望の回路を構築することができるという利点を備えている。この種のＦＰＧＡとしては、例えば図２に示すようなものがある。なお、本明細書において、ＦＰＧＡ、ＰＬＤならびにこれらと同様の機能を有する半導体装置を総称してＦＰＧＡと呼ぶことにする。
【０００３】
図２において、ＦＰＧＡ５１は、外部から与えられる回路図情報に基づいて所望の回路が構築されるコンフィギャブル・ロジック・ブロック５２と、外部から回路図情報を受けるコンフィグレーション回路５３と、コンフィグレーション回路５３が受けた回路図情報を格納するＲＡＭ５４を備えて構成されている。コンフィギャブル・ロジック・ブロック５２では、例えばＣＰＵ５２１、ＲＡＭ５２２、将来に渡ってデータを変更する予定のないＲＯＭ５２３、その他のロジック回路５２４、将来市場で最終ユーザがデータを書き換えるＲＯＭ５２５、将来市場で最終ユーザがデータを書き込むＣＡＭ（連想記憶メモリ）５２６の回路が構成されている。
【０００４】
また、ＦＰＧＡ５１は、外部端子として電源ピン５９、グランドピン５８、入出力ピン６０の他、コンフィグレーション用端子として、ＣＣＬＫピン５５、ＤＩＮピン５６、その他のコンフィグレーションピン５７等を備えている。入出力ピン６０もＲＡＭ５４の指示に従ってその特性や性格が変わる。すなわち、入力ピンになったり出力ピンになったり、入力ピンの閾値電圧が変わったりと様々に特性が変更できるようになっている。ピン配置は図面の簡素化のためＤＩＰパッケージにて記載したが、ＱＦＰ型やＢＧＡ型のパッケージが一般的である。コンフィグレーション端子としては、クロック入力端子（または出力端子：コンフィグレーションモードの指定によって異なる）であるＣＣＬＫピン５５、データ入力端子であるＤＩＮピン５６、その他のコンフィグレーションピン５７などがある。これらのコンフィグレーション端子は製造元によって多少異なるが、その他のコンフィグレーションピン５７として、コンフィグレーションモードを選択するＭ０，Ｍ１，Ｍ２ピン、電源安定化中とＲＡＭ５４のクリア中であることを示すＩＮＩＴピン、コンフィグレーション作業の終了を示すＤＯＮＥピン、入力データを数クロック遅らせて、他のＦＰＧＡに転送するＤＯＵＴピン、コンフィグレーション中のため入出力ピンが非稼働中であることを示すＨＤＣピンやＬＤＣピン、パラレルモードでデータを入力するための８ビットのＤＡＴＡピン、アドレスピン、バウンダリ・スキャン回路でデータを入力するための端子として、ＴＤＩピン、ＴＣＫピン、ＴＭＳピン、ＴＤＯピンなど様々なピンがある。ここでは説明を簡略化するため、これらのピンは省略した。
【０００５】
このような構成において、ＦＰＧＡ５１は電源を投入した時に、自動的に外部に接続されたＥＰＲＯＭやＥＥＰＲＯＭからコンフィグレーション回路５３を経由して回路図情報が記載されたデータを取り込み、取り込んだ回路図情報をＲＡＭ５４に書き込んみ、ＲＡＭ５４に書き込まれた回路図情報に基づいてコンフィギャブル・ロジック・ブロック５２の回路を構成する。ここで、ＣＰＵ５２１、ＲＡＭ５２２、ＲＯＭ５２３、その他のロジック回路５２４に対しては常時同じ回路図情報が入力されるものの、ＲＯＭ５２５およびＣＡＭ５２６に対しては市場での最終ユーザの要望に応じて、データが随時変更されることになる。すなわち、最終ユーザの要望に応じて、外部のＥＰＲＯＭやＥＥＰＲＯＭの上記ＲＯＭ５２５およびＣＡＭ５２６のデータが書き直され、データ変更後におけるＦＰＧＡの電源投入時には、書き直されたデータがＲＡＭ５４に書き込まれる。
【０００６】
近年、ＦＰＧＡの内部にＲＡＭを内蔵し、電源投入時に外部のＲＯＭから回路を構築するための回路図情報をＲＡＭに書き込み、ユーザの希望した回路を構築するタイプのＦＰＧＡが急激に伸びてきた。このようなＦＰＧＡは、外部のＲＯＭに記憶された回路図情報をＦＰＧＡ互換のゲートアレイに移し替えるだけで、ゲートアレイに変換することが可能であった。
【０００７】
ゲートアレイはＦＰＧＡに比較して開発費はかかるものの、かなり安価に入手できるため、システムの開発が終わって量産段階になると、一般的にＦＰＧＡはゲートアレイへの置き換えが行われていた。ＦＰＧＡをゲートアレイに置き換える場合は、アルミ配線を用いてユーザが指定した回路が形成される。したがって、上述したようなＲＡＭを内蔵するＦＰＧＡにおいて、電源投入時に外部メモリからＦＰＧＡに回路図情報を書き込むコンフィグレーションという作業は、ＦＰＧＡ互換のゲートアレイでは回路図情報に基づいてアミル配線により回路が構築されているので、不要になる。ＦＰＧＡの内蔵ＲＡＭに外部のＲＯＭから回路図情報を書き込むということは、ＦＰＧＡやＲＯＭをプリント基板に実装した状態で行われる。なお、ＲＯＭは一般的にＥＰＲＯＭやＥＥＰＲＯＭが用いられる。
【０００８】
このような技術の進歩に伴い、最近ではさらに進んで、図２に示すＦＰＧＡのように、最終ユーザが使用時にＦＰＧＡの外部のＥＰＲＯＭやＥＥＰＲＯＭの回路図情報を書き換えて、この回路図情報をＦＰＧＡの内蔵ＲＡＭに書き込むコンフィグレーション作業を行い、内蔵ＲＡＭに書き込まれた回路図情報に基づいて電源投入前とは別の回路を構築するようになってきた。主な回路変更部は、ＦＰＧＡにおけるＲＯＭの中身やＣＡＭのデータである。例えば、ＦＰＧＡにおけるＣＡＭのデータのような、システムが市場で使用される時にデータが構築されたり、書き換えられたりするシステムを構築するために、ＦＰＧＡの外部のＥＰＲＯＭあるいはＥＥＰＲＯＭに記憶されたＦＰＧＡのＲＯＭやＣＡＭのデータを随時更新し、ＦＰＧＡのコンフィグレーション時に、更新されたデータをＦＰＧＡの内蔵ＲＡＭに書き込むようになってきた。
【０００９】
このように、ＦＰＧＡが市場で使用されている状態で、ＦＰＧＡの内部が随時更新されてＦＰＧＡの機能が変化するような場合には、ＦＰＧＡをゲートアレイに変換するのは極めて困難となる。それは、ゲートアレイは、ユーザの希望した回路をアルミ配線を使用して固定的に構築するからである。
【００１０】
図２に示す構成のＦＰＧＡ５１では、ＦＰＧＡ５１をゲートアレイに置き換えようとすると、ゲートアレイの特徴からいってユーザの希望する回路をアルミ配線で形成するのであるから、ＣＰＵ５２１、ＲＡＭ５２２、ＲＯＭ５２３、その他のロジック回路５２４は形成可能であるものの、ＲＯＭ５２５、ＣＡＭ５２６の形成自体は不可能となる。すなわち、ＲＯＭ５２５およびＣＡＭ５２６に一度データを形成してしまうと、その後の変更はできないからである。
【００１１】
【発明が解決しようとする課題】
以上説明したように、従来のＦＰＧＡにおいては、電源投入毎のコンフィグレーション作業により記憶データの更新が可能なメモリを備え、市場での最終ユーザの要望に応じて、メモリの記憶データが随時書き換えられるようなものが主流になってきている。このように、市場での使用状態においてメモリのデータが随時更新されるようなＦＰＧＡは、開発から量産段階に入っても、安価で入手が容易なゲートアレイに置き換えることは極めて困難であるといった不具合を招いていた。
【００１２】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、コンフィグレーション機能を備えてＦＰＧＡと互換可能なＦＰＧＡ互換ゲートアレイを提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、ゲートアレイの手法により回路構成要素が形成され、電源投入毎に記憶データの更新が可能な記憶回路を含むゲート部と、外部から更新データを含むコンフィグレーション作業に必要な情報を受けて、前記記憶回路に更新データを書き込んで前記記憶回路の記憶データを更新するコンフィグレーション作業を行うコンフィグレーション回路と、前記コンフィグレーション回路が行うコンフィグレーション作業に必要な情報が外部から与えられるコンフィグレーション端子とを具備し、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）と置き換え可能なことを特徴とする。
【００１４】
第２の手段は、前記第１の手段において、前記コンフィグレーション端子は、置き換えの対象となるＦＰＧＡのコンフィグレーション端子と同様に配置されていることを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１６】
図１はこの発明の一実施形態に係るＦＰＧＡ互換ゲートアレイの構成を示す図である。図１において、ＦＰＧＡ互換ゲートアレイ１は、ゲートアレイの手法で構成されたゲート部２と、コンフィグレーション回路３とを備えて構成されている。ゲート部２は、ＣＰＵ２１、ＲＡＭ２２、ＥＰＲＯＭやＥＥＰＲＯＭ等のＲＯＭ２３、その他のロジック回路２４、ＲＯＭ２５ならびにＣＡＭ２６を有して構成され、これらのＣＰＵ２１、ＲＡＭ２２、ＲＯＭ２３、その他のロジック回路２４、ＲＯＭ２５ならびにＣＡＭ２６は、それぞれ前述した図２に示すＣＰＵ５２１、ＲＡＭ５２２、ＲＯＭ５２３、その他のロジック回路５２４、ＲＯＭ５２５ならびにＣＡＭ２６と同様の機能を有するものであり、回路がゲートアレイの手法により固定的に構成されている。このような構成において、この実施形態は、ゲート部２の構成は固定されているものの、図２に示す従来の構成で用いたと同様なＥＰＲＯＭやＥＥＰＲＯＭに格納された回路図情報の中の更新データを、コンフィグレーション回路３を介してＲＯＭ２５あるいはＣＡＭ２６に書き込み、ＲＯＭ２５あるいはＣＡＭ２６の記憶データを随時更新できるようにしている。
【００１７】
コンフィグレーション回路３は、図２に示すＦＰＧＡ５１のコンフィグレーション回路５３と同様に構成され、外部のＥＰＲＯＭあるいはＥＥＰＲＯＭに格納されたＲＯＭ２５又はＣＡＭ２６の更新データを含む回路図情報を受けて、この回路図情報をゲート部２に入力する。すなわち、コンフィグレーション回路３は、外部のＥＰＲＯＭ又はＥＥＰＲＯＭから与えられた回路図情報の内、ＲＯＭ２５又はＣＭＡ２６のアドレスならびに更新データを用いて、ＲＯＭ２５又はＣＡＭ２６の指定されたアドレスに更新データを書き込む。また、コンフィグレーション回路３は、ゲート部２の回路図情報を受けるが、ゲート部２のＣＰＵ２１、ＲＡＭ２２、ＲＯＭ２３、その他のロジック回路２４は、ゲートアレイの手法により既に固定的に構成されているので、入力された回路図情報により回路が再構成されることはない。なお、コンフィグレーション回路３自身の構成は、ゲートアレイの手法を使用して構成することも可能であり、あるいはゲートアレイの手法を使用せずに構成することも可能である。
【００１８】
また、ＦＰＧＡ互換ゲートアレイ１は、外部端子としてとして、電源ピン９、グランドピン８、入出力ピン１０の他、コンフィグレーション用端子として、ＣＣＬＫピン５、ＤＩＮピン６、その他のコンフィグレーションピン７などを備えている。これらのピンの機能ならびに配置は、図２に示すそれぞれ対応するピンと同様である。また、図１に示す構成において入出力ピン１０に接続される入出力回路（図示せず）は、図２に示すＦＰＧＡ５１に設けられた入出力回路（図示せず）と同様にゲートアレイの手法により形成されている。
【００１９】
このような構成において、ＲＯＭ２５又はＣＡＭ２６の記憶データは、最終ユーザの要望に応じて、随時変更可能となる。ＲＯＭ２５又はＣＡＭ２６の記憶データを更新する場合には、ＦＰＧＡ互換ゲートアレイ１の電源投入時毎のコンフィグレーション作業によって、端子５、６、７に接続された外部のＥＰＲＯＭあるいはＥＥＰＲＯＭに格納された回路図情報の中の更新データがコンフィグレーション回路３に取り込まれる。取り込まれた更新データは、コンフィグレーション回路３によって、ＲＯＭ２５又はＣＡＭ２６に書き込まれる。これによって、ＲＯＭ２５又はＣＡＭ２６の記憶データは、更新データに書き換えられて更新される。ＲＯＭ２５又はＣＡＭ２６に書き込まれる更新データの内容は、随時ＥＰＲＯＭあるいはＥＥＰＲＯＭに格納されたその時々の更新データの値となる。
【００２０】
図１に示すＲＯＭ２５、ＣＡＭ２６は、図２に示すＲＯＭ５２５、ＣＡＭ５２６と同様な構成であることから、図１に示すＲＯＭ２５又はＣＡＭ２６に書き込まれる更新データの書き込み場所は、図２に示すＦＰＧＡ５１のＲＯＭ５２５又はＣＡＭ５２６に書き込まれるデータの書き込み場所と同様となる。このため、ＦＰＧＡ互換ゲートアレイ１のＲＯＭ２５又はＣＡＭ２６に更新データを供給するＥＰＲＯＭあるいはＥＥＰＲＯＭは、図２に示す従来の構成で用いたＥＰＲＯＭあるいはＥＥＰＲＯＭをそのまま利用することができるようになる。これにより、新たにＲＯＭ２５又はＣＡＭ２６に更新データを供給するＥＰＲＯＭあるいはＥＥＰＲＯＭを用意する必要はなくなる。
【００２１】
一方、ゲート部２はゲートアレイの手法により固定的に構成されているので、ＲＯＭ２５あるいはＣＡＭ２６に書き込まれる更新データ以外の回路図情報に基づいて再構成される回路はない。従って、ＥＰＲＯＭ又はＥＥＰＲＯＭからコンフィグレーション回路３への回路図情報の読み込み作業は、図２に示すＦＰＧＡ５１の場合と同様に行われるが、コンフィグレーション回路３に読み込まれた回路図情報に基づいてゲート部２が再構成されることはない。
【００２２】
このような実施形態においては、市場にて随時回路構成が変わるようなＦＰＧＡを用いたシステムをゲートアレイに容易に置き換えることが可能となる。従って、ピン配置や入出力回路特性、ゲート規模などをＦＰＧＡと同等にした、ＦＰＧＡ互換ゲートアレイに上記技術を用いることにより、ＦＰＧＡの置き換えが可能になり、一般的に高価といわれているＦＰＧＡを一般的に安価といわれているゲートアレイに置き換えることが可能になる。これにより、量産コストを削減することが可能になる。
【００２３】
【発明の効果】
以上説明したように、この発明によれば、回路構成が固定された部分をゲートアレイの手法により構成し、データが随時更新される記憶回路の記憶データを、電源投入時にコンフィグレーション回路により更新するようにしたので、ＦＰＧＡを容易にゲートアレイに置き換えることが可能となり、量産コストを削減することが可能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るＦＰＧＡ互換ゲートアレイの構成を示す図である。
【図２】従来のＦＰＧＡの構成を示す図である。
【符号の説明】
１  ゲートアレイ
２  ゲート部
３，５３  コンフィグレーション回路
５，５５  ＣＣＬＫピン
６，５６  ＤＩＮピン
７，５７  その他のコンフィグレーションピン
８，５８  グランドピン
９，５９  電源ピン
１０，６０  入出力ピン
２１，５２１  ＣＰＵ
２２，５４，５２２  ＲＡＭ
２３，２５，５２３，５２５  ＲＯＭ
２４，５２４  その他のロジック回路
２６，５２６  ＣＡＭ
５１  ＦＰＧＡ
５２  コンフィグレーション・ロジック・ブロック
【図１】
0003660219.tif 000002
【図２】
0003660219.tif 000003