(57)【特許請求の範囲】
【請求項１】
第１及び第２の電源電圧を供給する第１及び第２の電源と、
第１及び第２のビット線の組で構成されるビット線対と、
第１及び第２の記憶ノードを有し、記憶内容に基づき、前記第１の記憶ノードを前記第１の電源電圧に前記第２の記憶ノードを前記第２の電源電圧に導くメモリセル部と、
プリチャージ期間に前記第１及び第２のビット線の電位を共にプリチャージ電位に設定するプリチャージ手段と、
書き込み期間あるいは前記プリチャージ期間の後に行われる読み出し期間に、前記メモリセル部と前記ビット線対との間において、前記第１の記憶ノード，前記第１のビット線間及び前記第２の記憶ノード，前記第２のビット線間を電気的に接続するメモリセル部接続手段と、
前記読み出し期間に、前記第１及び第２のビット線それぞれに現れる第１及び第２のビット線電位間の電位差に基づき出力データを外部に出力する読み出し手段と、
前記書き込み期間に、外部より得られる入力データに基づき、前記メモリセル部の記憶内容を書き換える程度に前記第１及び第２のビット線間に電位差を生じさせる書き込み手段とを備えた半導体記憶装置において、
前記プリチャージ手段は、一方電極が前記第１の電源に接続され、制御電極及び他方電極が共通に接続され、第１の閾値電圧を有する第１の導電型のクランプ用トランジスタを含み、前記クランプ用トランジスタは、一方電極より得た前記第１の電源電圧を前記第２の電源電圧方向に前記第１の閾値電圧分シフトさせて前記プリチャージ電位を供給し、
前記読み出し手段は、それぞれが前記読み出し期間に前記第１及び第２のビット線電位を制御電極に受け、前記第１の閾値電圧を有する第１の導電型の第１及び第２の読み出し用トランジスタを含み、前記第１及び第２の読み出し用トランジスタそれぞれの一方電極が前記第１の電源に接続され、前記第１及び第２の読み出し用トランジスタはそれぞれ制御電極と一方電極との電位差が前記第１の閾値電圧以上／以下になると導通／非導通状態となり、前記第１及び第２の読み出し用トランジスタそれぞれの導通／非導通状態により前記出力データを決定し、
前記書き込み手段は、前記入力データに基づき、前記第１及び第２のビット線対のうち、一方のビット線を前記プリチャージ電位に他方のビット線を前記第２の電源電圧に設定する、
ことを特徴とする半導体記憶装置。
【請求項２】
前記読み出し手段は、
一方電極が前記第２の電源に接続され、他方電極が前記第１の読み出し用トランジスタの他方電極に接続され、制御電極が前記第２の読み出し用トランジスタの他方電極に接続される第２の閾値電圧を有する第２の導電型の第３の読み出し用トランジスタと、
一方電極が前記第２の電源に接続され、他方電極が前記第２の読み出し用トランジスタの他方電極に接続され、制御電極が前記第１の読み出し用トランジスタの他方電極に接続される前記第２の閾値電圧を有する第２の導電型の第４の読み出し用トランジスタとをさらに含み、前記第３及び第４の読み出し用トランジスタはそれぞれの一方電極及び制御電極との電位差が前記第２の閾値電圧以上／以下になると導通／非導通状態となり、
前記第１〜第４の読み出し用トランジスタによりセンスアンプを構成し、前記センスアンプの出力データは、前記第３及び第４の読み出し用トランジスタのうち、少なくとも一方のトランジスタの他方電極より得られる信号である、
請求項１記載の半導体記憶装置。
【請求項３】
前記読み出し手段は、
前記第２の電源に接続され、前記読み出し期間前の第１の電位設定期間において、前記第３及び第４の読み出し用トランジスタ双方の他方電極の電位を前記第２の電源電圧に設定する第１の電位設定手段をさらに含む、
請求項２記載の半導体記憶装置。
【請求項４】
前記第１の読み出し用トランジスタの電流駆動能力を第３の読み出し用トランジスタより大きく設定し、前記第２の読み出し用トランジスタの電流駆動能力を第４の読み出し用トランジスタより大きく設定する、
請求項２あるいは請求項３記載の半導体記憶装置。
【請求項５】
前記読み出し手段は、
前記第１の電源に接続され、前記読み出し期間以外の第２の電位設定期間において、前記第１及び第２の読み出し用トランジスタ双方の制御電極の電位を前記第１の電源電圧に設定する第２の電位設定手段をさらに含む、
請求項２ないし請求項４のうちいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体スタティックＲＡＭ等の読み出し及び書き込み回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
同期型の半導体スタティックメモリ（以下簡単のため、ＳＲＡＭと略記する。）の従来構成の回路図を図７に示す。なお、図７では説明の都合上、１つのメモリセル部１に対する読み出し回路４を設けた構成を図示しているが、実際には、メモリセルはマトリクス状に配置され、行単位にワード線に接続され、列単位にビット線対に接続される。
【０００３】
なお、図７において、ＰＲＣはプリチャージ信号、ＲＤ＿ＥＮは読み出し時のビット線選択信号で、読み出し回路４とビット線対のビット線ＢＩＴ＿０及びビット線ＢＩＴ＿１との間にそれぞれに介挿されるＰＭＯＳ構成のゲートトランジスタＰｇｔ＿０及びＰｇｔ＿１のゲートに印加され、ゲートトランジスタＰｇｔ＿０及びＰｇｔ＿１の導通／非導通を制御する。また、読み出し回路（センスアンプ）４はセンス信号ＳＥＮＳＥにより活性／非活性が制御され、ビット線対ＢＩＴ＿０及びＢＩＴ＿１の電位差を検知して出力データＤＯＵＴを出力する。
【０００４】
図８は図７で示した従来のＳＲＡＭの読み出し動作を示すタイミング図である。以下、図８を参照して図７で示したＳＲＡＭのメモリセル部１に対する読み出し動作を説明する。以下で用いる“Ｈ”は電源電位ＶＤＤを表し、“Ｌ”は接地電位ＧＮＤを表す。
【０００５】
読み出し動作開始前は、プリチャージ信号ＰＲＣが“Ｌ”を維持しており、ＰＭＯＳトランジスタＰｐｒｃ＿０〜Ｐｐｒｃ＿３をオンさせて、ビット線対ＢＩＴ＿０及びＢＩＴ＿１の電位並びに読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１を“Ｈ”に設定するプリチャージ動作が行われている。
【０００６】
読み出し動作はクロック信号ＣＬＫの“Ｈ”立ち上がりから始まる。ＣＬＫの立ち上がりから時間ｔｗ遅れてワード線ＷＯＲＤが“Ｈ”に立ち上がり、メモリセル部１を選択する状態となる。この遅れは、ワード線を制御する行デコーダ（図示せず）が所望のワード線を選択するのに行アドレス信号のデコードを行うために生じる時間である。
【０００７】
読み出し時のビット線選択信号ＲＤ＿ＥＮもＣＬＫの立ち上がりから時間ｔｒ（時間ｔｗにほぼ等しい）遅れて“Ｌ”に立ち下がり、ゲートトランジスタＰｇｔ＿０及びゲートトランジスタＰｇｔ＿１をオンさせて、ビット線対ＢＩＴ＿０及びＢＩＴ＿１と読み出し回路４の読み出し入力線ＳＩＮ＿０及びＳＩＮ＿１とを電気的に接続する（ビット線選択状態）。この遅れも同様に、ビット線を制御する列デコーダ（図示せず）が所望のビット線を選択するのに列アドレス信号のデコードを行うため生じる時間である。一方、プリチャージ信号ＰＲＣはビット線が選択されるると“Ｈ”状態となり、プリチャージ動作を終了する。
【０００８】
メモリセル部１内のメモリセル１０はインバータ１１及び１２のループ接続により構成されている。ここで、インバータ１２の出力であるノードＮＯＤＥ＿０が“Ｈ”、インバータ１１の出力であるノードＮＯＤＥ＿１が“Ｌ”になっているものとする。
【０００９】
この状態で、ワード線ＷＯＲＤが選択され“Ｈ”に立ち上がると、メモリセル部１内のＮＭＯＳ構成のアクセストランジスタＮｍｃ＿１を介してビット線ＢＩＴ＿１からＮＯＤＥ＿１にかけて電流が流れる。このため、ビット線ＢＩＴ＿１の電位は“Ｈ”から低下する。一般に、ビット線には多数のメモリセルが接続されているため、その寄生容量は非常に大きい。また、メモリセルは最小寸法で設計されるため、その電流駆動能力は非常に小さい。したがって、１つのメモリセル１０を流れる電流のみによりビット線の電荷を放電する期間すなわち、ワード線ＷＯＲＤの立ち上がりからセンス信号ＳＥＮＳＥが立ち上がるまでの期間）の電位降下率は小さい。
【００１０】
一方、ビット線ＢＩＴ＿０は、メモリセル１０のＮＯＤＥ＿０が“Ｈ”であるため、アクセストランジスタＮｍｃ＿０には電流が流れず、“Ｈ”が保持される。次にクロック信号ＣＬＫの立ち下がりをトリガとして、センス信号ＳＥＮＳＥを“Ｈ”に立ち上げる。すると、読み出し回路４内のトランジスタＮｓａ＿２が導通することにより、ＰＭＯＳトランジスタＰｓａ＿０及びＮＭＯＳトランジスタＮｓａ＿０で構成されるインバータ２１とＰＭＯＳトランジスタＰｓａ＿１及びＮＭＯＳトランジスタＮｓａ＿１で構成されるインバータ２２がクロスカップル接続されたセンスアンプ２０が活性化される。
【００１１】
ビット線ＢＩＴ＿０の電位が読み出し入力線ＳＩＮ＿０に伝搬し、ビット線ＢＩＴ＿１の電位が読み出し入力線ＳＩＮ＿１に伝搬し、読み出し入力線ＳＩＮ＿０の電位が読み出し入力線ＳＩＮ＿１の電位より若干高くなるため、インバータ２１のＮＭＯＳトランジスタＮｓａ＿０を流れる電流量の方がインバータ２２のＮＭＯＳトランジスタＮｓａ＿１を流れる電流量より若干多くなる。そうすると、読み出し入力線ＳＩＮ＿１の電位がさらに低くなって、ＮＭＯＳトランジスタＮｓａ＿０を流れる電流量をさらに大きくする。その繰り返しによって最終的に、ＮＭＯＳトランジスタＮｓａ＿０が完全に導通状態、ＮＭＯＳトランジスタＮｓａ＿１が完全に非導通となる。このとき、読み出し入力線ＳＩＮ＿１の電荷は、電流駆動能力を高く設定したＮＭＯＳトランジスタＮｓａ＿０及びＮｓａ＿２を介して放電されるため、ビット線ＢＩＴ＿１（読み出し入力線ＳＩＮ＿１）の電位は急速に下がり“Ｌ”に達する。そして、読み出し入力線ＳＩＮ＿１の電位がインバータ１３を介して出力データＤＯＵＴとして外部に出力される。
【００１２】
クロック信号ＣＬＫの立ち下がりは同時に、アドレス線を非活性化するので少し遅れてワード線ＷＯＲＤ及びビット線選択信号ＲＤ＿ＥＮも非選択状態になる。ビット線選択信号ＲＤ＿ＥＮが非選択状態になるのと呼応してＳＥＮＳＥ信号及びプリチャージ信号が“Ｌ”に立ち下がり、センスアンプ２０を非活性化するのと同時に、ＰＭＯＳトランジスタＰｐｒｃ＿２及びＰｐｒｃ＿３によりセンスアンプの読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１を“Ｈ”に初期化して読み出し動作が完了する。
【００１３】
【発明が解決しようとする課題】
従来の同期型ＳＲＡＭは以上のように構成されており、以下に示す問題点があった。読み出し回路４内のセンスアンプ２０はゲインが大きく、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１に生じる小さな電位差でもその出力は電源電位ＶＤＤもしくは接地電位ＧＮＤまで増幅することができる。
【００１４】
それは、センスアンプの動作開始時に、ＮＭＯＳトランジスタＮｓａ＿０及びＮｓａ＿１のうち、一方のトランジスタが他方トランジスタより多くの電流が流れ、その状態がより強固に固定されていく正のフィードバック機能があるからである。
【００１５】
しかし、センスアンプ２０のゲインが大きいからといって、ビット線対（読み出し入力線対）間の電位差が十分開かないうちにセンスアンプ２０を活性化することはできない。なぜならば、センスアンプ２０の活性時期を必要以上に早く設定すると、ＮＭＯＳトランジスタＮｓａ＿０とＮｓａ＿１とのトランジスタ特性のアンバランスやビット線に乗るノイズの影響により、ビット線対間の電位差がセンス可能な大きさに達せずに、センスアンプ開始時に誤った判定をしてしまうからである。
【００１６】
しかも、センスアンプ開始時で間違ってしまうと、センスアンプ２０は、正のフィードバック機能により、間違いを固定する方向に動作するため、途中での修正は不可能である。したがって、ビット線対間の電位差が確実にセンス可能なレベルになる（約数１００ｍＶ）まで、センスアンプ２０を活性化することはできない。ＳＲＡＭの動作開始から出力が得られるまでの読み出し時間Ｔ０は、クロック信号ＣＬＫの立ち上がりからワード線ＷＯＲＤが立ち上がるまでの時間をｔｗ、ワード線の立ち上がりから所望のビット線間の電位差が得られるまでの時間をｔｂ１、センスアンプを活性化してからその出力が得られるまでの時間をｔｂ２とすると、次の（Ｉ）式で与えられる。
【００１７】
Ｔ０＝ｔｗ＋ｔｂ１＋ｔｂ２…（Ｉ）
すでに説明したように、期間ｔｂ１の間は、メモリセルの小さな電流のみでビット線の電荷を放電するため、ビット線対間の電位差をセンスアンプ２０でセンス可能なレベルまで大きく設定するには、かなりの時間要することになるため、読み出し動作を高速に行えないという問題点があった。
【００１８】
この発明は上記問題点を解決するためになされたもので、高速かつ正確な読み出し動作が可能な半導体記憶装置を得ることを目的とする。
【００１９】
【課題を解決するための手段】
この発明にかかる請求項１記載の半導体記憶装置は、第１及び第２の電源電圧を供給する第１及び第２の電源と、第１及び第２のビット線の組で構成されるビット線対と、第１及び第２の記憶ノードを有し、記憶内容に基づき、前記第１の記憶ノードを前記第１の電源電圧に前記第２の記憶ノードを前記第２の電源電圧に導くメモリセル部と、プリチャージ期間に前記第１及び第２のビット線の電位を共にプリチャージ電位に設定するプリチャージ手段と、書き込み期間あるいは前記プリチャージ期間の後に行われる読み出し期間に、前記メモリセル部と前記ビット線対との間において、前記第１の記憶ノード，前記第１のビット線間及び前記第２の記憶ノード，前記第２のビット線間を電気的に接続するメモリセル部接続手段と、前記読み出し期間に、前記第１及び第２のビット線それぞれに現れる第１及び第２のビット線電位間の電位差に基づき出力データを外部に出力する読み出し手段と、前記書き込み期間に、外部より得られる入力データに基づき、前記メモリセル部の記憶内容を書き換える程度に前記第１及び第２のビット線間に電位差を生じさせる書き込み手段とを備えた半導体記憶装置において、前記プリチャージ手段は、一方電極が前記第１の電源に接続され、制御電極及び他方電極が共通に接続され、第１の閾値電圧を有する第１の導電型のクランプ用トランジスタを含み、前記クランプ用トランジスタは、一方電極より得た前記第１の電源電圧を前記第２の電源電圧方向に前記第１の閾値電圧分シフトさせて前記プリチャージ電位を供給し、前記読み出し手段は、それぞれが前記読み出し期間に前記第１及び第２のビット線電位を制御電極に受け、前記第１の閾値電圧を有する第１の導電型の第１及び第２の読み出し用トランジスタを含み、前記第１及び第２の読み出し用トランジスタそれぞれの一方電極が前記第１の電源に接続され、前記第１及び第２の読み出し用トランジスタはそれぞれ制御電極と一方電極との電位差が前記第１の閾値電圧以上／以下になると導通／非導通状態となり、前記第１及び第２の読み出し用トランジスタそれぞれの導通／非導通状態により前記出力データを決定し、前記書き込み手段は、前記入力データに基づき、前記第１及び第２のビット線対のうち、一方のビット線を前記プリチャージ電位に他方のビット線を前記第２の電源電圧に設定している。
【００２０】
また、請求項２記載の半導体記憶装置のように、前記読み出し手段は、一方電極が前記第２の電源に接続され、他方電極が前記第１の読み出し用トランジスタの他方電極に接続され、制御電極が前記第２の読み出し用トランジスタの他方電極に接続される第２の閾値電圧を有する第２の導電型の第３の読み出し用トランジスタと、一方電極が前記第２の電源に接続され、他方電極が前記第２の読み出し用トランジスタの他方電極に接続され、制御電極が前記第１の読み出し用トランジスタの他方電極に接続される前記第２の閾値電圧を有する第２の導電型の第４の読み出し用トランジスタとをさらに含み、前記第３及び第４の読み出し用トランジスタはそれぞれの一方電極及び制御電極との電位差が前記第２の閾値電圧以上／以下になると導通／非導通状態となり、前記第１〜第４の読み出し用トランジスタによりセンスアンプを構成し、前記センスアンプの出力データは、前記第３及び第４の読み出し用トランジスタのうち、少なくとも一方のトランジスタの他方電極より得られる信号であってもよい。
【００２１】
また、請求項３記載の半導体記憶装置のように、前記読み出し手段は、前記第２の電源に接続され、前記読み出し期間前の第１の電位設定期間において、前記第３及び第４の読み出し用トランジスタ双方の他方電極の電位を前記第２の電源電圧に設定する第１の電位設定手段をさらに含んで構成してもよい。
【００２２】
また、請求項４記載の半導体記憶装置のように、前記第１の読み出し用トランジスタの電流駆動能力を第３の読み出し用トランジスタより大きく設定し、前記第２の読み出し用トランジスタの電流駆動能力を第４の読み出し用トランジスタより大きく設定してもよい。
【００２３】
また、請求項５記載の半導体記憶装置のように、前記読み出し手段は、前記第１の電源に接続され、前記読み出し期間以外の第２の電位設定期間において、前記第１及び第２の読み出し用トランジスタ双方の制御電極の電位を前記第１の電源電圧に設定する第２の電位設定手段をさらに含んで構成してもよい。
【００２４】
【作用】
この発明における請求項１記載の半導体記憶装置のプリチャージ手段は、一方電極が第１の電源に接続され、制御電極及び他方電極が共通に接続され、第１の閾値電圧を有する第１の導電型のクランプ用トランジスタにより、第１の電源電圧を第２の電源電圧方向に第１の閾値電圧分シフトさせて得られるプリチャージ電位で第１及び第２のビット線をプリチャージする。
【００２５】
したがって、読み出し手段において、それぞれの一方電極が第１の電源に接続され、読み出し期間中に第１及び第２のビット線電位をそれぞれの制御電極に受ける第１の導電型の第１及び第２の読み出し用トランジスタの制御電極と一方電極との電位差はそれぞれ上記プリチャージ期間後に上記第１の閾値電圧となり、第１及び第２の読み出し用トランジスタは導通・非導通の境界状態となる。
【００２６】
そして、プリチャージ期間後の読み出し期間において、メモリセル接続手段により、メモリセルとビット線対との間において、第１の記憶ノード，第１のビット線間及び第２の記憶ノード，第２のビット線間が電気的に接続されると、メモリセルの記憶内容に応じて第１及び第２のビット線電位のうち一方の電位が上記プリチャージ電位から第２の電源電圧方向にさらにシフトしたシフト電位に変化する。
【００２７】
加えて、書き込み手段は、第１及び第２のビット線のうち、一方のビット線をプリチャージ電位に他方のビット線を第２の電源電圧に設定しているため、書き込み動作直後においても、第１及び第２のビット線の電位がプリチャージ電位より第１の電源電圧側にシフトすることはない。
【００２８】
したがって、書き込み動作、プリチャージ動作、読み出し動作を連続して行う場合でも、プリチャージ手段のクランプ用トランジスタにより、プリチャージ期間内に第１及び第２のビット線双方を正確にプリチャージ電位に設定することができる。
【００２９】
また、請求項２記載の半導体記憶装置は、上記した第１及び第２の読み出し用トランジスタに加え、第３及び第４の読み出し用トランジスタを加えた、４つのトランジスタでセンスアンプを構成している。
【００３０】
したがって、センスアンプを４つのトランジスタからなる比較的簡単な回路構成で実現することにより、集積度を損ねることなく高速読み出し動作が可能な半導体記憶装置を得ることができる。
【００３１】
また、請求項３記載の半導体記憶装置における読み出し手段の第１の電位設定手段は、読み出し期間前の第１の電位設定期間において、第３及び第４の読み出し用トランジスタ双方の他方電極の電位を第２の電源電圧に設定するため、読み出し期間の開始時において第３及び第４の読み出し用トランジスタは必ず非導通状態となる。
【００３２】
また、請求項４記載の半導体記憶装置は、第１の読み出し用トランジスタの電流駆動能力を第３の読み出し用トランジスタより大きく設定し、第２の読み出し用トランジスタの電流駆動能力を第４の読み出し用トランジスタより大きく設定したため、読み出し期間中に第３及び第４の読み出し用トランジスタが誤って導通あるいは非導通状態になった場合でも、しかる後、第１及び第２の読み出し用トランジスタが正常に動作すれば、第３及び第４の読み出し用トランジスタの誤動作を補完することができる。
【００３３】
また、請求項５記載の半導体記憶装置における読み出し手段の第２の電位設定手段は、読み出し期間以外の第２の電位設定期間において、第１及び第２の読み出し用トランジスタ双方の制御電極の電位を第１の電源電圧に設定するため、第２の電位設定期間中において、第１及び第２の読み出し用トランジスタそれぞれの制御電極と一方電極との電位差は“０”となる。
【００３４】
【実施例】
＜構成＞
図１はこの発明の一実施例であるＳＲＡＭの構成を示す説明図、図２は図１で示したＳＲＡＭの読み出し回路周辺を示す回路図、図３は図１で示したＳＲＡＭの書き込み回路周辺を示す回路図である。なお、図１〜図３では説明の都合上、１つのメモリセル部１に対する読み出し回路２及び書き込み回路３を設けた構成を図示しているが、実際にはメモリセルはマトリクス状に配置され、行単位にワード線に接続され、列単位にビット線対に接続される。
【００３５】
図１に示すように、ビット線対ＢＩＴ＿０及びＢＩＴ＿１間にメモリセル部１が設けられ、ビット線対ＢＩＴ＿０及びＢＩＴ＿１はそれぞれＰＭＯＳトランジスタＰｐｒｃ＿０及びＰｐｒｃ＿１を介して、クランプトランジスタＰｃｒ＿０のドレイン（ゲート）接続される。クランプトランジスタＰｃｒ＿０、ＰＭＯＳトランジスタＰｐｒｃ＿０及びＰｐｒｃ＿１によりプリチャージ手段を構成する。クランプトランジスタＰｃｒ＿０のソースは電源に接続され、ドレイン及びゲートは共通に接続され、ＰＭＯＳトランジスタＰｐｒｃ＿０及びＰＭＯＳトランジスタＰｐｒｃ＿１のゲートにはプリチャージ信号ＰＲＣが印加される。
【００３６】
クランプトランジスタＰｃｒ＿０は閾値電圧Ｖｔｈｐを有している。したがって、プリチャージ信号ＰＲＣが“Ｌ”のとき、ＰＭＯＳトランジスタＰｐｒｃ＿０及びＰｐｒｃ＿１が導通状態となり、電源電位ＶＤＤがクランプトランジスタＰｃｒ＿０により閾値電圧Ｖｔｈｐ分降下され、ビット線対ＢＩＴ＿０及びＢＩＴ＿１は（ＶＤＤ−｜Ｖｔｈｐ｜）（プリチャージ電位）にプリチャージされる。
【００３７】
ビット線対ＢＩＴ＿０及びＢＩＴ＿１はそれぞれゲートトランジスタＰｇｔ＿０及びＰｇｔ＿１を介して読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１に接続される。そして、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１に読み出し回路２が接続される。ゲートトランジスタＰｇｔ＿０及びゲートトランジスタＰｇｔ＿１のゲートには読み出しビット線選択信号ＲＤ＿ＥＮが印加される。
【００３８】
ビット線対ＢＩＴ＿０及びＢＩＴ＿１はそれぞれゲートトランジスタＮｇｔ＿０及びＮｇｔ＿１を介して書き込み入力線対ＷＤ＿０及びＷＤ＿１に接続される。そして、書き込み入力線対ＷＤ＿０及びＷＤ＿１に書き込み回路３が接続される。ゲートトランジスタＮｇｔ＿０及びゲートトランジスタＮｇｔ＿１のゲートには書き込みビット線選択信号ＷＲ＿ＥＮが印加される。
【００３９】
メモリセル部１は図２（図３）に示すように、メモリセル１０、ＮＭＯＳ構成のアクセストランジスタＮｍｃ＿０及びＮｍｃ＿１から構成される。メモリセル１０はインバータ１１及びインバータ１２のループ接続により構成され、インバータ１２の出力であるノードＮＯＤＥ＿０はアクセストランジスタＮｍｃ＿０を介してビット線ＢＩＴ＿０に接続され、インバータ１１の出力であるノードＮＯＤＥ＿１はアクセストランジスタＮｍｃ＿１を介してビット線ＢＩＴ＿１に接続される。また、アクセストランジスタＮｍｃ＿０及びＮｍｃ＿１のゲートにはワード線ＷＯＲＤが接続される。なお、アクセストランジスタＮｍｃ＿０及びＮｍｃ＿１は閾値電圧Ｖｔｈｎを有している。閾値電圧Ｖｔｈｎは閾値電圧Ｖｔｈｐの絶対値｜Ｖｔｈｐ｜とほぼ同じ値に設定される。
【００４０】
図２に示すように、読み出し回路２のＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１のゲートはそれぞれ読み出し入力線ＳＩＮ＿０及び読み出し入力線ＳＩＮ＿１に接続される。ＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１のソースは共に電源に接続される。ＮＭＯＳトランジスタＮｓａ＿０はドレインがＰＭＯＳトランジスタＰｓａ＿０のドレインに接続され、ゲートがＰＭＯＳトランジスタＰｓａ＿１のドレインに接続され、ソースが接地される。ＮＭＯＳトランジスタＮｓａ＿１はドレインがＰＭＯＳトランジスタＰｓａ＿１のドレインに接続され、ゲートがＰＭＯＳトランジスタＰｓａ＿０のドレインに接続され、ソースが接地される。なお、ＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１はクランプトランジスタＰｃｒ＿０と同じ閾値電圧Ｖｔｈｐを有し、また、ＮＭＯＳトランジスタＮｓａ＿０及びＮｓａ＿１は閾値電圧Ｖｔｈｎを有する。
【００４１】
また、読み出し入力線ＳＩＮ＿０にＰＭＯＳトランジスタＰｐｒｃ＿２のドレインが接続され、読み出し入力線ＳＩＮ＿１にＰＭＯＳトランジスタＰｐｒｃ＿３のドレインが接続される。ＰＭＯＳトランジスタＰｐｒｃ＿２及びＰｐｒｃ＿３のソースは共に電源に接続され、ゲートにセンス信号ＳＥＮＳＥが印加される。
【００４２】
また、ＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１のドレインにそれぞれＮＭＯＳトランジスタＮｐｒｃ＿０及びＮｐｒｃ＿１のドレインが接続される。ＮＭＯＳトランジスタＮｐｒｃ＿０及びＮｐｒｃ＿１のソースは接地され、ゲートにセンス信号ＳＥＮＳＥがインバータ１４を介して入力される。
【００４３】
そして、ＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１のドレインより得られる信号が読み出し出力線ＳＡ＿０及びＳＡ＿１に出力され、読み出し出力線ＳＡ＿１上の信号がインバータ１５を介して出力データＤＯＵＴとして外部に出力される。
【００４４】
このような構成の読み出し回路２は、センス信号ＳＥＮＳＥが“Ｈ”のとき、ＰＭＯＳトランジスタＰｐｒｃ＿２及びＰｐｒｃ＿３並びにＮＭＯＳトランジスタＮｐｒｃ＿０及びＮｐｒｃ＿１が非導通となり、読み出し用のＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１並びにＮＭＯＳトランジスタＮｓａ＿０及びＮｓａ＿１からなるセンスアンプ３０が活性状態となり、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１間に生じる電位差を増幅して、読み出し出力線ＳＡ＿０及びＳＡ＿１に出力する。
【００４５】
なお、センスアンプ３０において、ＮＭＯＳトランジスタＮｓａ＿０及びＮｓａ＿１の電流駆動能力より、ＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１の電流駆動能力を十分大きく設定している。また、センスアンプ３０は、読み出し用のＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１並びにＮＭＯＳトランジスタＮｓａ＿０及びＮｓａ＿１と４つのトランジスタからなる比較的簡単な回路構成で実現している。したがって、読み出し回路２を設けることによって集積度が損なうことはない。
【００４６】
図３に示すように、書き込み回路３のＰＭＯＳトランジスタＰｗ＿０及びＮＭＯＳトランジスタＮｗ＿０のドレインは共に書き込み入力線ＷＤ＿０に接続されゲートは共に入力データＤＩＮ＿０が印加され、ＰＭＯＳトランジスタＰｗ＿１及びＮＭＯＳトランジスタＮｗ＿１のドレインは共に書き込み入力線ＷＤ＿１に接続されゲートは共に入力データＤＩＮ＿１が印加される。
【００４７】
また、ＰＭＯＳトランジスタＰｗ＿０及びＰｗ＿１のソースは共にクランプトランジスタＰｃｒ＿１のドレイン（ゲート）に接続される。クランプトランジスタＰｃｒ＿１のソースは電源に接続され、ゲート及びドレインは共通に接続される。そして、ＮＭＯＳトランジスタＮｗ＿０及びＮｗ＿１のソースは共に接地される。
【００４８】
したがって、ＰＭＯＳトランジスタＰｗ＿０とＮＭＯＳトランジスタＮｗ＿０とによりインバータ２３を構成し、ＰＭＯＳトランジスタＰｗ＿１とＮＭＯＳトランジスタＮｗ＿１とによりインバータ２４を構成する。
【００４９】
また、クランプトランジスタＰｃｒ＿１はクランプトランジスタＰｃｒ＿０と同じ値の閾値電圧Ｖｔｈｐを有している。したがって、インバータ２３及び２４はそれぞれ入力データＤＩＮ＿０及びＤＩＮ＿１に基づき、“Ｈ”をプリチャージ電位（ＶＤＤ−｜Ｖｔｈｐ｜）とし、“Ｌ”を接地レベルとした信号を書き込み入力線対ＷＤ＿０及びＷＤ＿１のそれぞれ出力する。
【００５０】
＜読み出し動作＞
図４は図１〜図３で示した実施例のＳＲＡＭの読み出し期間の動作を説明するタイミング図である。以下、図４を参照して図１〜図３で示した本実施例のＳＲＡＭのメモリセル部１に対する読み出し動作を説明する。以下で用いる“Ｈ”は電源電位ＶＤＤを表し、“Ｌ”は接地電位ＧＮＤを表す。なお、図４において、横軸は時間、縦軸は電位である。
【００５１】
読み出し期間あるいは書き込み期間以外はプリチャージ期間に設定されており、プリチャージ期間はプリチャージ信号ＰＲＣが“Ｌ”に、センス信号ＳＥＮＳＥが“Ｌ”に設定される。
【００５２】
プリチャージ期間中は、ＰＭＯＳトランジスタＰｐｒｃ＿０〜Ｐｐｒｃ＿３、ＮＭＯＳトランジスタＮｐｒｃ＿０及びＮｐｒｃ＿１が導通状態であるため、クランプトランジスタＰｃｒ＿０によりビット線対ＢＩＴ＿０及びＢＩＴ＿１はプリチャージ電位（ＶＤＤ−｜Ｖｔｈｐ｜）に設定され、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１は“Ｈ”に設定され、読み出し出力線対ＳＡ＿０及びＳＡ＿１は“Ｌ”に設定される。
【００５３】
読み出し動作はクロック信号ＣＬＫの“Ｈ”への立ち上がりから始まる。クロック信号ＣＬＫの立ち上がりから時間ｔｗ遅れてワード線ＷＯＲＤが“Ｈ”に立ち上がり、ワード線選択状態となる。読み出し時の読み出しビット線選択信号ＲＤ＿ＥＮもクロック信号ＣＬＫの立ち上がりから時間ｔｒ（時間ｔｗにほぼ等しい）遅れて立ち下がる。時間ｔｗ及びｔｒの遅れは、ワード線及びビット線をそれぞれ制御する行デコーダ及び列デコーダ（共に図示せず）が所望のワード線あるいはビット線を選択するのに行アドレス信号あるいは列アドレス信号のデコードを行うために生じる時間である。
【００５４】
ワード線ＷＯＲＤが“Ｈ”になると、アクセストランジスタＮｍｃ＿０及びＮｍｃ＿１が導通状態となり、メモリセル１０のノードＮＯＤＥ＿０とビット線ＢＩＴ＿０とが電気的に接続され、ノードＮＯＤＥ＿１とビット線ＢＩＴ＿１とが電気的に接続される。読み出しビット線選択信号ＲＤ＿ＥＮは“Ｌ”になると、ゲートトランジスタＰｇｔ＿０及びＰｇｔ＿１が導通して、ビット線対ＢＩＴ＿０及びＢＩＴ＿１と読み出し回路２の読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１とがそれぞれ電気的に接続される（ビット線選択状態）。なお、読み出し期間において、すべての書き込みビット線選択信号ＷＲ＿ＥＮは“Ｌ”に固定される。
【００５５】
ここで、メモリセル１０において、インバータ１２の出力であるノードＮＯＤＥ＿０が“Ｈ”、インバータ１１の出力であるノードＮＯＤＥ＿１が“Ｌ”になっているものとする。
【００５６】
この場合、メモリセル部１のアクセストランジスタＮｍｃ＿１を介してビット線ＢＩＴ＿１からＮＯＤＥ＿１にかけて電流が流れる。このため、ビット線ＢＩＴ＿１の電位はプリチャージ電位（ＶＤＤ−｜Ｖｔｈｐ｜）から下がり始める。一方、ビット線ＢＩＴ＿０に関しては、ＮＯＤＥ＿０が電源電位ＶＤＤ、ＢＩＴ＿０の電位が（ＶＤＤ−｜Ｖｔｈｐ｜）であるため、アクセストランジスタＮｍｃ＿０のゲート・ソース間の電位差は｜Ｖｔｈｐ｜である。
【００５７】
このとき、アクセストランジスタＮｍｃ＿０の閾値電圧Ｖｔｈｎは｜Ｖｔｈｐ｜とほぼ等しく、またバックゲート効果によりアクセストランジスタＮｍｃ＿０には電流がほとんど流れないため、ビット線ＢＬＴ＿０は初期のプリチャージ電位を維持する。センス信号ＳＥＮＳＥは、読み出しビット線選択信号ＲＤ＿ＥＮの立ち下がりとほぼ同時に立ち上がるように設定され、読み出し回路２内のセンスアンプ３０が活性化される。
【００５８】
センスアンプ３０が活性化すると、電源電位ＶＤＤにプリチャージされていた読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１の電位がビット線対ＢＩＴ＿０及びＢＩＴ＿１のプリチャージ電位（ＶＤＤ−｜Ｖｔｈｐ｜）まで急速に下がる。このため、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１の電位はセンスアンプ３０の動作開始後、速やかにセンスアンプ３０の入力段となるＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１のゲート電位の導通、非導通の境界電位に設定される。
【００５９】
その後、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１のうち、読み出し入力線ＳＩＮ＿１の電位が（ＶＤＤ−｜Ｖｔｈｐ｜）からさらに下がる。すると、ＰＭＯＳトランジスタＰｓａ＿１が導通状態になり、このトランジスタＰｓａ＿１を介して電流が流れ出す。
【００６０】
トランジスタＰｓａ＿１が導通すると、読み出し出力線ＳＡ＿１の電位が上昇し、ＮＭＯＳトランジスタＮｓａ＿０を導通させるため、読み出し出力線ＳＡ＿０の電位は“Ｌ”に固定される。この状態がフィードバックされて、ＮＭＯＳトランジスタＮｓａ＿１は非導通を維持するため、読み出し出力線ＳＡ＿１の電位は電源電位ＶＤＤまで上昇を続ける。
【００６１】
ここで、ＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１のトランジスタ性能にアンバランスがあり、ＰＭＯＳトランジスタＰｓａ＿０の閾値電圧の絶対値がＰＭＯＳトランジスタＰｓａ＿１の閾値電圧の絶対値より若干小さかったと仮定すると、図５に示すように、センスアンプ３０の活性直後は先にＰＭＯＳトランジスタＰｓａ＿０の方に電流が流れ出しＮＭＯＳトランジスタＮｓａ＿１が弱く導通して読み出し出力線ＳＡ＿０の電位を幾分上昇させる。
【００６２】
しかしながら、ＮＭＯＳトランジスタＮｓａ＿０及びＮｓａ＿１の電流駆動能力より、ＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１の電流駆動能力を十分大きく設定しているため、ビット線ＢＩＴ＿１（読み出し入力線ＳＩＮ＿１）の電位降下にしたがってＰＭＯＳトランジスタＰｓａ＿１の導通状態が強くなると、ＰＭＯＳトランジスタＰｓａ＿１の供給電流量が必ずＮＭＯＳトランジスタＮｓａ＿１の供給電流量より必ず大きくなり、図５に示すように、読み出し出力線ＳＡ＿０は再び“Ｌ”に低下しはじめ、初期の判定間違いの補完動作が機能し、読み出し出力線ＳＡ＿１は“Ｈ”に上昇し、センスアンプ３０は結果として正しい出力データＤＯＵＴ（“Ｌ”）を出力する。
【００６３】
ＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１間の閾値電圧のアンバランスはせいぜい数ｍＶ程度であるため、初期の判定間違いの補完に要する時間は無視できる程度に小さい。
【００６４】
本実施例のＳＲＡＭの読み出し動作開始から出力データＤＯＵＴを得るまでの読み出し時間Ｔ１は、クロック信号ＣＬＫの立ち上がりからワード線ＷＯＲＤが立ち上がるまでの時間をｔｗ、ビット線対間に電位差が生じてからセンスアンプ３０の読み出し出力線対ＳＡ＿０及びＳＡ＿１が十分に増幅され、出力データＤＯＵＴが確定するまでの時間をｔｄとすると、以下の式で与えられる。
【００６５】
Ｔ１＝ｔｗ＋ｔｄ…（ＩＩ）
従来のＳＲＡＭの読み出し時間Ｔ０（（Ｉ）式参照）と比較すると、明らかに（ｔｂ１＋ｔｂ２）＞ｔｄであり、ワード線ＷＯＲＤの活性化からセンスアンプ３０の活性化までの待ち時間をなくすことで、読み出し動作の高速化がはかれている。
【００６６】
クロック信号ＣＬＫの立ち下がりと同時に、アドレス線を非活性化するので少し遅れてワード線ＷＯＲＤ及び読み出しビット線選択信号ＲＤ＿ＥＮも非選択状態になる。ビット線選択信号ＲＤ＿ＥＮが非選択状態になるのと呼応してセンス信号ＳＥＮＳＥが立ち下がり、読み出し回路２内のセンスアンプ３０を非活性化する。
【００６７】
したがって、読み出し期間終了後は再びプリチャージ期間となり、センスアンプ３０の読み出し出力線対ＳＡ＿０及びＳＡ＿１は、ＮＭＯＳトランジスタＮｐｒｃ＿０及びＮｐｒｃ＿１により接地電位までプリディスチャージされる。
【００６８】
このため、読み出し時にセンスアンプ３０内のトランジスタ性能のアンバランス等により初期状態で読み出し出力線ＳＡ＿０あるいは読み出し出力線ＳＡ＿１が間違って充電され始めた場合でも、その電位は接地電位から若干上昇するだけで、前述したように補完動作が働き、確実に正確な出力データＤＯＵＴを出力することができる。なお、本実施例では、読み出し出力線対ＳＡ＿０及びＳＡ＿１の電位を接地レベルに設定する期間（第１の電位設定期間）をプリチャージ期間に一致させたが、必ずしもプリチャージ期間に一致させる必要はなく読み出し期間前の所定期間に設定すればよい。
【００６９】
加えて、ＮＭＯＳトランジスタＮｓａ＿０及びＮｓａ＿１のゲート電位を接地電位に設定することにより、ＮＭＯＳトランジスタＮｓａ＿０あるいはＮＭＯＳトランジスタＮｓａ＿１が読み出し動作直後は必ず非道通状態に設定される。
【００７０】
その結果、読み出し期間の開始時において、ＮＭＯＳトランジスタＮｓａ＿０及びＮｓａ＿１が誤って導通状態になることはなく、正確な読み出し動作が行える。
【００７１】
また、ＰＭＯＳトランジスタＰｐｒｃ＿２及びＰｐｒｃ＿３により読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１が電源電位ＶＤＤにプリチャージされるため、読み出し期間以外でセンスアンプ３０の入力段であるＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１は確実に非導通状態になり、ＰＭＯＳトランジスタＰｓａ＿０及びＰｓａ＿１に微小漏れ電流（サブスレショルド電流）が流れること回避し、低消費電力化を図ることができる。なお、本実施例では、読み出し入力線対ＳＩＮ＿０及びＳＩＮ＿１の電位を電源電位ＶＤＤに設定する期間（第２の電位設定期間）を、ビット線対ＢＩＴ＿０及びＢＩＴ＿１のプリチャージ期間に一致させたが、必ずしも一致させる必要はなく読み出し期間前の所定期間に設定すればよい。
【００７２】
＜書き込み動作＞
図６は図１〜図３で示した実施例のＳＲＡＭの書き込み期間の動作を説明するタイミング図である。以下、図６を参照して図１〜図３で示した本実施例のＳＲＡＭのメモリセル部１に対する書き込み動作を説明する。図６において、横軸は時間、縦軸は電位である。
【００７３】
前述したように、読み出し期間あるいは書き込み期間以外はプリチャージ期間に設定されており、プリチャージ期間中は、クランプトランジスタＰｃｒ＿０によりビット線対ＢＩＴ＿０及びＢＩＴ＿１はプリチャージ電位（ＶＤＤ−｜Ｖｔｈｐ｜）に設定される。
【００７４】
書き込み動作も読み出し動作同様、クロック信号ＣＬＫの“Ｈ”への立ち上がりから始まる。クロック信号ＣＬＫの立ち上がりから時間ｔｗ遅れてワード線ＷＯＲＤが“Ｈ”に立ち上がり、ワード線選択状態となる。書き込み時のビット線選択線ＷＲ＿ＥＮもＣＬＫの立ち上がりから時間ｔｓ遅れて“Ｈ”に立ち上がる。
【００７５】
ワード線ＷＯＲＤが“Ｈ”になると、アクセストランジスタＮｍｃ＿０及びＮｍｃ＿１が導通状態となり、メモリセル１０のノードＮＯＤＥ＿０とビット線ＢＩＴ＿０とが電気的に接続され、ノードＮＯＤＥ＿１とビット線ＢＩＴ＿１とが電気的に接続される。書き込みビット線選択信号ＷＲ＿ＥＮが“Ｈ”になると、ゲートトランジスタＮｇｔ＿０及びＮｇｔ＿１が導通して、ビット線対ＢＩＴ＿０及びＢＩＴ＿１と書き込み回路３の書き込み入力線対ＷＤ＿０及びＷＤ＿１とがそれぞれ電気的に接続される（ビット線選択状態）。
【００７６】
なお、サイクルが、書き込み動作をするのかと読み出し動作をするのかは、一般に専用の制御信号により行われる（その制御信号は図６には示していない）。そして、書き込み動作時には、すべての読み出しビット線選択信号ＲＤ＿ＥＮは“Ｈ”に固定される。
【００７７】
プリチャージ信号ＰＲＣはビット線が選択されるまで“Ｌ”であり、クランプトランジスタＰｃｒ＿０、ＰＭＯＳトランジスタＰｐｒｃ＿０及びＰｐｒｃ＿１によりビット線対ＢＩＴ＿０及びＢＩＴ＿１の電位がプリチャージされており、その電位は（ＶＤＤ−｜Ｖｔｈｐ｜）である。
【００７８】
ここで、メモリセル１０に対して、ノードＮＯＤＥ＿０を“Ｈ”、ＮＯＤＥ＿１を“Ｌ”にする書き込みを行うものとする。それには、入力データＤＩＮ＿０に“Ｌ”を、入力データＤＩＮ＿１に“Ｈ”を与える。これにより、書き込み回路３の書き込み入力線ＷＤ＿０の電位は、クランプトランジスタＰｃｒ＿１よりクランプされるため（ＶＤＤ−｜Ｖｔｈｐ｜）に設定され、書き込み入力線ＷＤ＿１の電位は接地電位に設定される。
【００７９】
そして、導通したゲートトランジスタＮｇｔ＿０及びＮｇｔ＿１を介して、書き込み入力線対ＷＤ＿０及びＷＤ＿１の電位がビット線対ＢＩＴ＿０及びＢＩＴ＿１に伝搬し、ビット線ＢＩＴ＿１の電位は書き込み回路３のＮＭＯＳトランジスタＮｗ＿１を介して放電されるため、接地電位となる。一方、ビット線ＢＩＴ＿０の電位はすでにプリチャージ期間中にＶＤＤ−｜Ｖｔｈｐ｜となっており、書き込み入力線ＷＤ＿０の電位と等しいため電位変化はない。
【００８０】
その結果、ＢＩＴ＿１が接地電位になるため、メモリセル部１のトランジスタＮｍｃ＿１を介してノードＮＯＤＥ＿１の電位は接地電位まで下がる。一方、ノードＮＯＤＥ＿０の電位は、アクセストランジスタＮｍｃ＿０を介してＶＤＤ−｜Ｖｔｈｐ｜まで上げられる。メモリセル１０は２つのインバータ１１及び１２のループ構成で形成されているため、ノードＮＯＤＥ＿０電位はフィードバックされてやがて電源電位まで上昇し、メモリセル１０対する書き込みが終了する。
【００８１】
このように、本実施例の書き込み回路３は、書き込みのハイレベルをプリチャージ電位（ＶＤＤ−｜Ｖｔｈｐ｜）に低下させて行ったため、書き込み動作直後においてもビット線対ＢＩＴ＿０及びＢＩＴ＿１はプリチャージ電位（ＶＤＤ−｜Ｖｔｈｐ｜）を上回っていることはない。
【００８２】
したがって、書き込み動作、プリチャージ動作、読み出し動作を連続して行う場合でも、クランプトランジスタＰｃｒ＿０により、プリチャージ期間内にビット線対ＢＩＴ＿０及びＢＩＴ＿１を正確にプリチャージ電位（ＶＤＤ−｜Ｖｔｈｐ｜）に設定することができる。
【００８３】
その結果、書き込み動作後に読み出し動作を行う場合でも、誤動作なく読み出し動作を行うことができる。
【００８４】
仮に、書き込み回路３にクランプトランジスタＰｃｒ＿１がなく、ハイレベルを電源電位ＶＤＤにした場合で前述した書き込み動作を行う場合を考える。この場合には、メモリセル１０のＢＩＴ＿０側のノードＮＯＤＥ＿０に“Ｈ”が書き込まれ、ビット線ＢＩＴ＿０の電位はＶＤＤまで上昇してしまう。
【００８５】
したがって、書き込み動作の後で読み出し動作を行う場合に、プリチャージ動作を行うと、ビット線ＢＩＴ＿１の電位は接地電位からＶＤＤ−｜Ｖｔｈｐ｜まで上昇する。一方、ビット線ＢＩＴ＿０は、書き込み動作で電源電位ＶＤＤまで電位が上昇しているため、その電位を保持する。
【００８６】
次のサイクルで読み出し動作が実行される場合、読み出し回路２のセンスアンプ３０の入力段のＰＭＯＳトランジスタＰｓａ＿０を導通させるためには、ビット線ＢＩＴ＿０の電位をその初期値のＶＤＤから｜Ｖｔｈｐ｜分だけ電位を下げる閾値分低下時間が余分にかかる。
【００８７】
さらに、トランジスタ性能のバラツキにより、ＮＭＯＳトランジスタＮｓａ＿０と反対側のＰＭＯＳトランジスタＰｓａ＿１にリーク電流が生じた場合、その余分にかかる時間の間に読み出し出力線ＳＡ＿１の電位が上昇し、ＮＭＯＳトランジスタＮｓａ＿０が誤って導通することもあり得る。そのような場合には、しかる後、ＰＭＯＳトランジスタＰｓａ＿０が導通することにより補完動作が働くが、前述した閾値分低下時間分遅れてＰＭＯＳトランジスタＰｓａ＿０が導通するため、読み出し出力線ＳＡ＿０を“Ｈ”レベルにするのにさらに長時間を要してしまうことになる。
【００８８】
このように、書き込み回路３において、クランプトランジスタＰｃｒ＿１を設けてハイレベルをプリチャージ電位（ＶＤＤ−｜Ｖｔｈｐ｜）に設定するのは、書き込み動作の後の読み出し動作が正確に行えるようにするために、必要不可欠なことである。
【００８９】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体記憶装置のプリチャージ手段は、一方電極が第１の電源に接続され、制御電極及び他方電極が共通に接続され、第１の閾値電圧を有する第１の導電型のクランプ用トランジスタにより、第１の電源電圧を第２の電源電圧方向に第１の閾値電圧分シフトさせて得られるプリチャージ電位で第１及び第２のビット線をプリチャージする。
【００９０】
したがって、読み出し手段において、それぞれの一方電極が第１の電源に接続され、読み出し期間中に第１及び第２のビット線電位をそれぞれの制御電極に受ける第１の導電型の第１及び第２の読み出し用トランジスタの制御電極と一方電極との電位差はそれぞれ上記プリチャージ期間後に上記第１の閾値電圧となり、第１及び第２の読み出し用トランジスタは導通・非導通の境界状態となる。
【００９１】
そして、プリチャージ期間後の読み出し期間において、メモリセル接続手段により、メモリセルとビット線対との間において、第１の記憶ノード，第１のビット線間及び第２の記憶ノード，第２のビット線間が電気的に接続されると、メモリセルの記憶内容に応じて第１及び第２のビット線電位のうち一方の電位が上記プリチャージ電位から第２の電源電圧方向にさらにシフトしたシフト電位に変化する。
【００９２】
その結果、第１及び第２の読み出し用トランジスタは導通・非導通の境界状態であるため、メモリ接続手段による接続動作とほぼ同時に読み出し手段による読み出し動作を実行させても、第１及び第２の読み出し用トランジスタのうち、上記シフト電位を制御電極に受けるトランジスタが誤動作なく導通状態となり、メモリセルの記憶内容に基づく出力データを高速に出力することにより高速な読み出し動作を行うことができる。
【００９３】
加えて、書き込み手段は、第１及び第２のビット線のうち、一方のビット線をプリチャージ電位に他方のビット線を第２の電源電圧に設定しているため、書き込み動作直後においても、第１及び第２のビット線の電位がプリチャージ電位より第１の電源電圧側にシフトすることはない。
【００９４】
したがって、書き込み動作、プリチャージ動作、読み出し動作を連続して行う場合でも、プリチャージ手段のクランプ用トランジスタにより、プリチャージ期間内に第１及び第２のビット線双方を正確にプリチャージ電位に設定することができる。
【００９５】
その結果、書き込み動作後に読み出し動作を行う場合でも、誤動作なく読み出し動作を行うことができる。
【００９６】
また、請求項２記載の半導体記憶装置は、上記した第１及び第２の読み出し用トランジスタに加え、第３及び第４の読み出し用トランジスタを加えた、４つのトランジスタでセンスアンプを構成している。
【００９７】
したがって、センスアンプを４つのトランジスタからなる比較的簡単な回路構成で実現することにより、集積度を損ねることなく高速読み出し動作が可能な半導体記憶装置を得ることができる。
【００９８】
また、請求項３記載の半導体記憶装置における読み出し手段の第１の電位設定手段は、読み出し期間前の第１の電位設定期間において、第３及び第４の読み出し用トランジスタ双方の他方電極の電位を第２の電源電圧に設定するため、読み出し期間の開始時において第３及び第４の読み出し用トランジスタは必ず非導通状態となる。
【００９９】
その結果、読み出し期間の開始時において、第３及び第４の読み出し用トランジスタが誤って導通状態になることはなく、正確な読み出し動作が行える。
【０１００】
また、請求項４記載の半導体記憶装置は、第１の読み出し用トランジスタの電流駆動能力を第３の読み出し用トランジスタより大きく設定し、第２の読み出し用トランジスタの電流駆動能力を第４の読み出し用トランジスタより大きく設定したため、読み出し期間中に第３及び第４の読み出し用トランジスタが誤って導通あるいは非導通状態になった場合でも、しかる後、第１及び第２の読み出し用トランジスタが正常に動作すれば、第３及び第４の読み出し用トランジスタの誤動作を補完することができる。
【０１０１】
その結果、読み出し期間中において、第３及び第４の読み出し用トランジスタが誤って導通あるいは非導通状態になった場合でも、正確な読み出し動作が行える。
【０１０２】
また、請求項５記載の半導体記憶装置における読み出し手段の第２の電位設定手段は、読み出し期間以外の第２の電位設定期間において、第１及び第２の読み出し用トランジスタ双方の制御電極の電位を第１の電源電圧に設定するため、第２の電位設定期間中において、第１及び第２の読み出し用トランジスタそれぞれの制御電極と一方電極との電位差は“０”となる。
【０１０３】
その結果、第２の電位設定期間中に第１及び第２の読み出し用トランジスタが導通して漏れ電流が生じることを確実に回避することができるため、消費電力の低減化を図ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例であるＳＲＡＭの構成を示す説明図である。
【図２】図１で示したＳＲＡＭの読み出し回路周辺を示す回路図である。
【図３】図１で示したＳＲＡＭの書き込み回路周辺を示す回路図である。
【図４】実施例のＳＲＡＭの読み出し動作を示すタイミング図である。
【図５】実施例のＳＲＡＭの読み出し動作を示すタイミング図である。
【図６】実施例のＳＲＡＭの書き込み動作を示すタイミング図である。
【図７】従来のＳＲＡＭの構成を示す説明図である。
【図８】従来のＳＲＡＭの読み出し動作を示すタイミング図である。
【符号の説明】
１  メモリセル部、２  読み出し回路、３  書き込み回路、３０  センスアンプ、Ｐｃｒ＿０，Ｐｃｒ＿１  クランプトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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