(57)【特許請求の範囲】
【請求項１】
複数のインバータを直列接続してなる遅延回路と、
入力信号と、該入力信号を前記遅延回路を介して出力される信号とをそれぞれ入力して、両信号の論理出力を得るＮＡＮＤ回路及びＮＯＲ回路と、
一対の電源間に接続される一対のＭＯＳトランジスタからなり、前記ＮＡＮＤ回路の出力信号が一方のＭＯＳトランジスタのゲートに、前記ＮＯＲ回路の出力信号が他方のＭＯＳトランジスタのゲートに入力されてなるＣ−ＭＯＳインバータと、
該Ｃ−ＭＯＳインバータにおける一方のＭＯＳトランジスタ側、他方のＭＯＳトランジスタ側それぞれの電圧を検出する一対の電圧検出手段と、
該電圧検出手段からの出力信号を入力して、両信号の位相差を検出する位相比較器と、
該位相比較器の出力信号を直接或いは間接的に入力するラッチ回路と、
該ラッチ回路によってゲートを制御され、前記遅延回路を構成する所定のインバータ間をショートするためのＭＯＳトランジスタとを有することを特徴とする半導体装置。
【請求項２】
前記電圧検出手段は、一方の電源とＰＭＯＳトランジスタとの間に設ける抵抗の両側に端子を接続する第一のＯＰアンプと、他方の電源とＮＭＯＳトランジスタとの間に設ける抵抗の両側に端子を接続する第二のＯＰアンプであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電圧検出手段は、前記ＰＭＯＳトランジスタの両側に端子を接続する第一のＯＰアンプと、前記ＮＭＯＳトランジスタの両側に端子を接続する第二のＯＰアンプであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記位相比較器の出力信号はカウンタを内蔵するシフトレジスタを介してラッチ回路に入力されることを特徴とする請求項１〜３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力部にＣ−ＭＯＳインバータを有し、大出力を得るためのドライバとして用いる半導体装置に関する。
このような半導体装置は、大電流をドライブするものであり、Ｃ−ＭＯＳインバータにおける一対のＭＯＳトランジスタ間に流れる貫通電流が消費電流に大きな影響を与えるため、この貫通電流を抑えることが求められている。
【０００２】
【従来の技術】
図４は、従来の半導体装置を説明するたの回路図及びそのタイミングチャートである。
従来の大出力ドライバとして使用する半導体装置は、図４（ａ）の回路図に示すように、複数のインバータからなる遅延回路２１と、入力信号Ａ及び遅延回路２１を経由する信号Ｂをそれぞれ入力するＮＡＮＤ回路２２、ＮＯＲ回路２３と、Ｃ−ＭＯＳインバータ２４を構成してＮＡＮＤ回路２２の出力信号Ｃが入力されるＰＭＯＳトランジスタｍ１と、ＮＯＲ回路２３の出力信号Ｄが入力されるＮＭＯＳトランジスタｍ２とを有している。
【０００３】
このように、入力信号Ａと遅延回路２１の出力信号ＢとをＮＡＮＤ回路２２とＮＯＲ回路２３とに入力する構成にすることで、ＰＭＯＳトランジスタｍ１とＮＭＯＳトランジスタｍ２が同時にオン状態になることを防いでいる。
即ち、１つの入力信号によってＰＭＯＳトランジスタｍ１とＮＭＯＳトランジスタｍ２を制御する場合、両トランジスタのオンオフが切り換わる時に同時にオンになる時間が生じる可能性があり、この際に貫通電流が流れることになる。そのため、遅延回路２１によって信号の切り換わるタイミングをずらした信号を使用し、これらの信号に対しＮＡＮＤ回路２２とＮＯＲ回路２３とで論理をとり、この論理出力信号によって、ＰＭＯＳトランジスタｍ１とＮＭＯＳトランジスタｍ２とを制御するため、論理的には同時にオンすることはない。
【０００４】
図４（ｂ）は、図４（ａ）における各信号のタイミングチャートであり、同時にオンしないことを説明するものである。
まず、入力信号Ａ及び遅延回路２１の出力信号Ｂが共に“Ｌ”（ロー）レベルの場合、ＮＡＮＤ回路２２の出力信号Ｃ、及びＮＯＲ回路２３の出力信号Ｄはいずれも“Ｈ”（ハイ）レベルとなるため、ＰＭＯＳトランジスタｍ１はオフ、ＮＭＯＳトランジスタｍ２はオン状態となる。（ａ領域）
次に、入力信号Ａが“Ｈ”レベルになり、遅延回路２１の出力信号Ｂが“Ｌ”レベルを保持している場合、ＮＯＲ回路２３の出力信号Ｄのみが“Ｌ”レベルになり、ＰＭＯＳトランジスタｍ１とＮＭＯＳトランジスタｍ２はいずれもオフ状態となる。（ｂ領域）
その後、遅れて遅延回路２１の出力信号Ｂが“Ｈ”レベルになると、ＮＡＮＤ回路２２の出力信号Ｃ、ＮＯＲ回路２３の出力信号Ｄ共に“Ｌ”レベルになるため、ＰＭＯＳトランジスタｍ１がオン状態になる。（ｃ領域）
そして、再び入力信号Ａが“Ｌ”レベルになると、遅延回路２１により出力信号Ｂは“Ｈ”レベルであり、ＮＡＮＤ回路２２の出力信号Ｃが“Ｈ”レベルになる。このため、ＰＭＯＳトランジスタｍ１とＮＭＯＳトランジスタｍ２はいずれもオフ状態となる。（ｄ領域）
遅れて遅延回路２１の出力信号Ｂが“Ｌ”レベルになると、ＮＡＮＤ回路２２の出力信号Ｃ、ＮＯＲ回路２３の出力信号Ｄ共に“Ｈ”レベルになり、ＮＭＯＳトランジスタｍ２がオン状態になる。（ｅ領域）
以上のように、入力信号Ａのレベルが変わる際には、遅延回路２１の作用によって、ＰＭＯＳトランジスタｍ１とＮＭＯＳトランジスタｍ２とがいずれもオフ状態になるため、貫通電流が流れることはない。
【０００５】
【発明が解決しようとする課題】
上記従来の半導体装置では、遅延回路２１によってＰＭＯＳトランジスタｍ１とＮＭＯＳトランジスタｍ２とが同時にオンすることを防止しているが、プロセス条件のばらつき等の理由でインバータを構成するトランジスタの特性が変化して、所望の遅延時間を得ることができず、図５に示すように、ＮＡＮＤ回路２２の出力信号ＣとＮＯＲ回路２３の出力信号Ｄとが切り換わるタイミングが一致することが起こる。
【０００６】
即ち、ＰＭＯＳトランジスタｍ１とＮＭＯＳトランジスタｍ２とか同時にオン状態となる時間が発生して、貫通電流Ｉが流れることになる。
このような問題を回避するために、多くのインバータを使用することで、確実に遅延時間を確保することが考えられるが、インバータの段数が増えると、その分処理速度が遅くなるため、好ましくない。
【０００７】
本発明は、上記課題を解決して、必要最小限のインバータによる遅延回路により、確実に遅延時間を確保して、貫通電流を防止することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するための本発明は、複数のインバータＩＮ１〜ＩＮ７を直列接続してなる遅延回路１と、入力信号Ｘと、該入力信号Ｘを遅延回路１を介して出力される信号Ｙとをそれぞれ入力して、これらの信号Ｘ，Ｙの論理出力を得るＮＡＮＤ回路２及びＮＯＲ回路３と、電源Ｖcc，ＧND間に接続される一対のＭＯＳトランジスタＭ１，Ｍ２からなり、前記ＮＡＮＤ回路２の出力信号が一方のトランジスタＭ１のゲートに、前記ＮＯＲ回路３の出力信号が他方のトランジスタＭ２のゲートに入力されてなるＣ−ＭＯＳインバータ１０と、該Ｃ−ＭＯＳインバータ１０における一方のトランジスタＭ１側、他方のトランジスタＭ２側のそれぞれの電圧を検出する一対の電圧検出手段４，５と、該電圧検出手段４，５からの出力信号Ｓ１，Ｓ２を入力して、両信号Ｓ１，Ｓ２の位相差を検出する位相比較器６と、該位相比較器６の出力信号Ｓ３を入力するラッチ回路８と、該ラッチ回路８によってゲートを制御され、前記遅延回路１を構成する所定のインバータＩＮ１，ＩＮ４間をショートするためのＭＯＳトランジスタＭ３とを有することを特徴としている。
【０００９】
上記本発明の半導体装置によれば、Ｃ−ＭＯＳインバータ１０の一対のトランジスタＭ１，Ｍ２における電圧をそれぞれ検出して、これらを比較することにより貫通電流の有無を認識することができ、貫通電流に応じて遅延回路１を構成するインバータの段数を変えることが可能になっている。
従って、Ｃ−ＭＯＳインバータに発生する貫通電流を自らの回路で検出して、貫通電流を抑えるための最適な遅延時間を設定することができるため、処理速度を必要以上に落とすことなく、消費電流を防止することが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しながら詳細に説明する。
図１は、本発明の半導体装置の第１実施例を説明するための回路図である。
本実施例は、インバータＩＮ１〜ＩＮ７からなる遅延回路１と、ＮＡＮＤ回路２及びＮＯＲ回路３と、電源Ｖcc, ＧND間に位置するＣ−ＭＯＳインバータ１０と、一対の抵抗Ｒ１，Ｒ２と、各抵抗Ｒ１，Ｒ２の電圧を検出するためのＯＰアンプ４，５と、検出された電圧の位相を比較する位相比較器６と、位相比較器６の出力信号によって動作するシフトレジスタ７と、所定インバータ間をショートするためのＭＯＳトランジスタＭ３，Ｍ４を制御するラッチ回路８，９とから構成されている。尚、ＭＯＳトランジスタＭ３，Ｍ４は通常オン状態としている。
【００１１】
本実施例では、一対の抵抗Ｒ１，Ｒ２における電圧の位相差を比較することによって、貫通電流を検出することができるため、この結果に応じてラッチ回路８，９に信号を送り、ＭＯＳトランジスタＭ３，Ｍ４を制御することで、遅延時間を変化させるものであり、以下に具体的に説明する。
入力信号Ｘと遅延回路１の出力信号Ｙのタイミングが十分ずれてＮＡＮＤ回路２及びＮＯＲ回路３に入力される場合には、Ｃ−ＭＯＳインバータ１０のＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とが同時にオンすることはないため、貫通電流が流れることもない。
【００１２】
しかし遅延回路１を構成するインバータの特性がプロセスのばらつき等の理由により変動することにより、遅延時間が不十分となって、Ｃ−ＭＯＳインバータ１０を構成するＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とが同時にオンする時間が発生することがある。
この場合、電源Ｖccから抵抗Ｒ１、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、抵抗Ｒ１を介して接地部ＧNDに電流が流れるため、抵抗Ｒ１と抵抗Ｒ２にはそれぞれ所定の電圧が発生することになる。
【００１３】
そこで、抵抗Ｒ１を挟むａ−ａ’間にＯＰアンプ４の端子を接続し、また抵抗Ｒ２を挟むｂ−ｂ’間にＯＰアンプ５の端子を接続することによって、両抵抗Ｒ１，Ｒ２の電位差を検出する。
そして、ＯＰアンプ４，５の出力信号Ｓ１，Ｓ２を位相比較器６に入力し、両信号の位相比較を行う。この結果、位相がほぼ同一の場合には貫通電流が流れているものと認識して、所定レベルの信号Ｓ３を出力する。
【００１４】
この出力信号Ｓ３は、シフトレジスタ７を動作させ、ラッチ回路８によってＭＯＳトランジスタＭ３をオフ状態にする。
図２は、入力信号Ｘと遅延回路１の出力信号Ｙのタイミングが一致した場合のタイミングチャートを示すもので、上述したように入力信号Ｘと遅延回路１の出力信号Ｙが同時にオン状態になった場合、抵抗Ｒ１，Ｒ２にほぼ同じ電圧が発生するため、ＯＰアンプ４，５の出力信号Ｓ１，Ｓ２が同じ位相になる。
【００１５】
従って、位相比較器６及びシフトレジスタ７、ラッチ回路８の動作によって、一方のＭＯＳトランジスタＭ３がオフ状態となり、インバータＩＮ２とインバータＩＮ３とを入力信号Ｘが経由することになる。
更に、入力信号Ｘがオフなり、遅れて出力信号Ｙがオフになる時点では、抵抗Ｒ１には同様に電圧が発生していると共に、抵抗Ｒ２からも僅かに電圧が検出されるため、ＯＰアンプ４，５の出力信号Ｓ１，Ｓ２の位相差は小さい。
【００１６】
従って、位相比較６及びシフトレジスタ７の動作によって、ラッチ回路８と共にラッチ回路９も動作させ、他方のＭＯＳトランジスタＭ４もオフ状態にする。
シフトレジスタ７にはカウンタが内蔵されており、一方のラッチ回路８と他方のラッチ回路９に順次信号を送ることを可能としている。
ここで、遅延回路１を構成するインバータＩＮ１〜ＩＮ７の全てが機能する状態となり、更に遅延時間を長くすることになる。そのため、Ｃ−ＭＯＳインバーータ１０を構成するＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２とが同時にオン状態になることがなくなる。
【００１７】
以上説明したとおり、本実施例によれば、通常はインバータＩＮ１，ＩＮ６，ＩＮ７を機能させる遅延回路１を使用し、インバータの特性により遅延時間が十分でないような場合、貫通電流が発生するが、この貫通電流を検出して必要最小限の遅延時間を確保することによって、貫通電流を抑えるものである。
尚、遅延回路１を構成するインバータの段数及びこれを制御するＭＯＳトランジスタの数、更に１個のＭＯＳトランジスタで制御するインバータの数は実施例に限定されるものではない。
【００１８】
図３は、本発明の半導体装置の第２実施例を説明するための回路図であり、基本的には第１実施例と同様であるため、異なる部分のみを示している。
第１実施例では電源近傍に電圧検出用の抵抗を設けていたが、本実施例では、ＯＰアンプ１４の端子をＰＭＯＳトランジスタＭ１’の両側に接続し、ＯＰアンプ１５の端子をＮＭＯＳトランジスタＭ２’の両側に接続する構成としている。
【００１９】
即ち、ＰＭＯＳトランジスタＭ１’、ＮＭＯＳトランジスタＭ２’のオン抵抗を利用するもので、両ＯＰアンプ１４，１５によって、各トランジスタの両側の電位差を検出するものである。
本実施例によれば、特に抵抗を設けることなく、貫通電流を検出することができるため、第１実施例よりも構成を簡単にすることができる。
【００２０】
【発明の効果】
本発明の半導体装置によれば、Ｃ−ＭＯＳインバータを構成するＭＯＳトランジスタに印加される電圧をそれぞれ検出して、これらを比較することにより貫通電流の有無を認識することができ、貫通電流に応じて遅延回路１を構成するインバータの段数を適宜変えることが可能になっている。
【００２１】
従って、Ｃ−ＭＯＳインバータに発生する貫通電流を自らの回路で検出して、貫通電流を抑えるための最適な遅延時間を設定することができるため、処理速度を必要以上に落とすことなく、消費電流を防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施例を説明するための回路図である。
【図２】本発明の第１実施例におけるタイミングチャートである。
【図３】本発明の第２実施例を説明するための回路図である。
【図４】従来技術を説明するための回路図及びタイミングチャートである。
【図５】従来技術の課題を説明するためのタイミングチャートである。
【図１】
0003687217.tif 000002
【図２】
0003687217.tif 000003
【図３】
0003687217.tif 000004
【図４】
0003687217.tif 000005
【図５】
0003687217.tif 000006