(57)【特許請求の範囲】
【請求項１】
互いに対向した第１端縁と第２端縁を有するモノリシック多層チップインダクタを製造するための方法であって、
該インダクタの設けるべきコイルの所望の巻き数を選定し、
第１端子を形成するために該インダクタの前記第１端縁にまで延長した第１端と、連結端を構成する第２端を有する底部コイル層を形成し、
該底部コイル層のコイルの巻き数と頂部コイル層の巻き数の和がほぼ前記所望の巻き数となるように、前記第１端子とは電気的に接続されない第２端子を形成するために該インダクタの前記第１端縁にまで延長した第１端と、前記底部コイル層の前記連結端に整合する連結端を構成する第２端を有し、各々異なるコイル巻き数を有する１組のコイル層から１つの頂部コイル層を選択し、
該選択された頂部コイル層を形成し、
各隣接するコイル層の整合する連結端を電気的に接続して前記底部コイル層から前記頂部コイル層まで連続したコイルを形成することから成ることを特徴とするモノリシック多層チップインダクタ製造方法。
【請求項２】
該インダクタの前記第２端縁に前記第１端子とは電気的に接続されない第３の無接続端子を形成することを特徴とする請求項１に記載のモノリシック多層チップインダクタ製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、モノリシック（一体）多層超薄チップインダクタ（以下、「モノリシック多層チップインダクタ」又は「多層チップインダクタ」又は「チップインダクタ」又は単に「インダクタ」ともとも称する）に関し、特に、所望の数のコイル巻き数を得るように異なるコイル層（コイル状導体を有する層）の組合せを用いたモノリシック多層チップインダクタを製造する方法に関する。
【０００２】
【従来の技術】
代表的な従来のモノリシック多層超薄チップインダクタには、２つのタイプがある。タイプＩは、例えば、コイル（「コイルループ」とも称する）が印刷回路板（以下、単に「回路板」とも称する）の一部となっているプレーナ（平面状）インダクタであり、使用者がコアを組立てなければならないタイプである。タイプＩＩは、通常脆弱であり、手作業で回路板上に取り付けなければならないプレーナインダクタである。
【０００３】
従来のチップインダクタに随伴する１つの問題は、温度変化に基因する回路板とチップインダクタの膨脹及び収縮によって惹起される。周囲温度が変化すると、回路板とインダクタの素材が膨脹又は収縮する。異なる素材は、それらの膨張係数の相違により異なる割合で膨脹又は収縮する。回路板とチップインダクタとは、膨脹係数が異なるので、異なる割合で膨脹又は収縮し、その結果、そのチップインダクタ即ちセラミックチップ素子と、該チップ素子がはんだ付けされている回路板に機械的応力を惹起する。
【０００４】
従来のチップインダクタに随伴するもう１つの問題は、印刷回路板に実装すべきチップインダクタ（「セラミック素子」、「チップ素子」又は単に「素子」又は「部品」とも称する）の微小化が益々求められていることに基因する。例えば、ＰＣＭＣＩＡカードに用いられる印刷回路板に実装すべき素子は、非常に薄くしなければならない。素子のサイズを小さくすることに伴っていろいろな問題が生じる。例えば、サイズを小さくすると、従来の素子では、その電気的特性及び信頼性が劣化し、コストが高くなる。
【０００５】
従来のある種のチップインダクタに随伴するもう更に別の問題は、その製造工程における融通性が欠落していることである。チップインダクタは、通常、頂部コイル層、中間コイル層及び底部コイル層を含む、数層のコイルパターン層を用いて製造される。各コイルパターン層即ちコイル層は、その上下のコイル層と電気的に接続して連続したコイルを形成するために上下のコイル層の接続端に対応する接続端を有している。完成インダクタにおけるコイルの巻き数を決定する場合、製造業者は、頂部コイル層と底部コイル層のコイル巻き数を変更せず、頂部コイル層と底部コイル層の間の中間コイル層のコイル巻き数を変更する。従って、各コイル層の接続端を対応する接続端に電気的に接続するために各コイル層の接続端を整列させるためには、１度に２つの中間コイル層を追加しなければならない。その結果、チップ素子の厚みを増大させるとともに、コイルの使用効率を劣化させる。更に、各コイル層のコイル巻き数によっては、完成インダクタにおけるコイルの巻き数は、比較的大きい増減数でしか変更できない場合がある。
【０００６】
【発明が解決しようとする課題】
従って、本発明の目的は、改良されたモノリシック多層超薄チップインダクタを製造する方法を提供することである。
本発明の他の目的は、頂部コイル層と底部コイル層と、随意選択として少くとも１つの中間コイル層を有する多層チップインダクタを製造する方法を提供することである。
本発明の他の目的は、完成インダクタの総コイル巻き数を比較的小さい増減数で変更することができるように複数の頂部成端層から選択された１つの頂部成端層を有する多層チップインダクタを製造する方法を提供することである。
本発明の他の目的は、インダクタの同じ一端縁に位置する２つの端子を有する多層チップインダクタを製造する方法を提供することである。
本発明の他の目的は、インダクタの同じ一端縁に２つの端子を有し、随意選択として、反対端に１つの無接続端子を有する多層チップインダクタを製造する方法を提供することである。
【０００７】
本発明の他の目的は、タイプＩのＰＣＭＣＩＡカードに使用するのに十分に小さい寸法を有するモノリシック多層チップインダクタを製造する方法を提供することである。
【０００８】
本発明の他の目的は、同様なワイヤ巻線型インダクタより高いはんだ流動温度に耐えることができる（はんだが流れ出す温度が高い）多層チップインダクタを製造する方法を提供することである。
【０００９】
本発明の他の目的は、優れた電気特性を有する多層チップインダクタを製造する方法を提供することである。
本発明の他の目的は、そのサイズのわりには多量のエネルギーを蓄積することができる多層チップインダクタを製造する方法を提供することである。
【００１０】
本発明の更に他の目的は、多層チップインダクタを安価に大量生産することを可能にする製造方法を提供することである。
本発明の更に他の目的は、各々１．５巻きのコイル巻きを有する複数のコイル層から多層チップインダクタを製造する方法を提供することである。
【００１１】
【課題を解決するための手段】
上記目的を解決するために、本発明は、互いに対向した第１端縁と第２端縁を有するモノリシック多層チップインダクタを製造するための方法であって、
該インダクタの設けるべきコイルの所望の巻き数を選定し、
第１端子を形成するために該インダクタの前記第１端縁にまで延長した第１端と、連結端を構成する第２端を有する底部コイル層を形成し、
該底部コイル層のコイルの巻き数と頂部コイル層の巻き数の和がほぼ前記所望の巻き数となるように、前記第１端子とは電気的に接続されない第２端子を形成するために該インダクタの前記第１端縁にまで延長した第１端と、前記底部コイル層の前記連結端に整合する連結端を構成する第２端を有し、各々異なるコイル巻き数を有する１組のコイル層から１つの頂部コイル層を選択し、
該選択された頂部コイル層を形成し、
各隣接するコイル層の整合する連結端を電気的に接続して前記底部コイル層から前記頂部コイル層まで連続したコイルを形成することから成る方法を提供する。
【００１２】
本発明は、又、上記モノリシック多層チップインダクタ製造方法において、該インダクタの前記第２端縁に前記第１端子とは電気的に接続されない第３の無接続端子を形成することを特徴とする方法を提供する。
【００１３】
【発明の効果】
本発明のモノリシック多層チップインダクタ製造方法は、幾つかの利点を提供する。
本発明の方法によれば、底部コイル層及び頂部コイル層の各々は、コイルを有し、完成インダクタの端子に対応するそれぞれ１つの端子をインダクタの同じ一端縁に有するものとして構成する。各コイル層のコイルの他端（端子を構成する側とは反対側の端部）は、接続端を構成し、電気的に接続されて１つの端子から他の端子へ連続したコイルを形成する。各コイル層は、１巻きのコイルを有するコイル層、１巻き以下のコイルを有するコイル層及び１巻き以上のコイルを有するコイル層の中から選択される。かくして、頂部コイル層としてコイル巻き数の異なるコイル層を選択することによってインダクタの総コイル巻き数を容易に選択することができる。
本発明の方法によって得られるインダクタの２つの端子は、インダクタの同じ一端縁に配置される。上述した膨張係数の不整合が問題となる場合、上記２つの端子を有する一端縁だけを印刷回路板にはんだ付けすることができ、インダクタの反対端をはんだ付けしないでおくことができる。それによって、当該素子即ちインダクタと、回路板に及ぼされる機械的応力を軽減することができる。
このインダクタより剛的な又は機械的により堅固な態様で回路板に接続する必要がある場合は、インダクタの反対端に形成された無接続端子も、回路板にはんだ付けしておくことができる。
２つの端子をインダクタの同じ一端縁に配置した構成は、又、印刷回路板上のトレースランを短くすることができるという利点をも提供する。
【００１４】
頂部コイル層と底部コイル層の間に任意の数の中間コイル層を介設することができる。所望数のコイルループを得るために頂部コイル層と底部コイル層と中間コイル層の任意の組合せを選択することができる。又、それらのコイル層を選択する際、１つの端子から他の端子へ連続したコイルを形成するために各コイルの上記接続端（端子を構成する側とは反対側の端部）は、当該層の上下どちらかの面又は両方の面において他のコイルの接続端に対応する（整合する）ようにしなければならない。
【００１５】
【発明の実施の形態】
以下に、本発明の好ましい実施形態をチップインダクタに適用した場合について説明するが、本発明は、このような実施形態に限定されるものではなく、本発明の精神及び範囲から逸脱することなく、いろいろな実施形態が可能であり、いろいろな変更及び改変を加えることができることを理解されたい。
本発明の方法によって製造されるモノリシック（一体）多層超薄チップインダクタ１０は、モノリシック厚肉フィルム表面実装素子（「セラミック素子」又は端に「素子」とも称する）であり、その同じ一端縁に配置された２つの端子１２，１４を有し、反対端に配置された第３端子１６を有する。第３端子１６は、無接続端子である。
【００１６】
このインダクタ１０の使用者は、その同じ一端縁の２つの端子１２，１４だけを印刷回路板にはんだ付けするか、あるいは、３つの端子１２，１４，１６のすべてを印刷回路板にはんだ付けするか随意に選択することができる。無接続端子１６は、インダクタ１０内のコイルには電気的に接続していない。一端縁の２つの端子１２，１４だけを印刷回路板にはんだ付けすることによって、セラミック素子１０に作用する機械的応力を減少させることができる。機械的応力は、素子１０と、それがはんだ付けされた回路板との間の熱膨張によって惹起される。そのような応力は、同じ一端縁の２つの端子１２，１４だけを印刷回路板にはんだ付けする構成においては端子１２と１４の間の間隔が、端子１６と１２、又は端子１６と１４の間に距離より狭いことによって減少される。
【００１７】
熱膨張又は収縮によって惹起される機械的応力よりも、衝撃又は振動の方が大きな問題となるような場合は、使用者は、３つの端子１２，１４，１６のすべてを印刷回路板にはんだ付けするか随意に選択することができる。その結果、インダクタ１０は、その両端と３つの部位で回路板にはんだ付けされるので、剛性が高くなり、機械的により頑健になる。
【００１８】
２つの端子１２，１４をインダクタ１０の同じ一端縁に配置する構成のもう１つの利点は、印刷回路板上のトレースランを短くすることができることである。トレースランは、端子１２，１４を当該回路板にはんだ付けされた他の素子に接続するための導体である。
【００１９】
図３、６及び９に示されるように、各コイル層（以下、単に「層」とも称する）は、１巻き半のコイルを有している。１層当り１巻き半のコイルをもたせることにより、従来技術におけるよりインダクタの所定の厚さ当りの総コイル巻き数を増大させることができる。ただし、１層当り１巻き半のコイルは、インダクタ１０を製造する好ましい方法であるが、１層当りのコイル巻き数は、必要に応じて変更することができる。１層当りのコイル巻き数を１巻き半より減少させれば、トレースの幅を広くし、それによって電流担持容量を増大させることができるが、その結果として、同じインダクタンスを得るためには、インダクタの全厚を増大させなければならないので、インダクタンスの厚さを減少させることによる利点の一部が失われる。換言すれば、１層当りのコイル巻き数を１巻き半より減少させた場合、そうでない場合のインダクタの全厚と同じにしたとすれば、得られる最大インダクタンスが小さくなる。反対に、１層当りのコイル巻き数を１巻き半より多くすれば、所定のインダクタンスを得るのに必要なインダクタの厚さを減少させるこでるが、各コイルのトレース幅を狭くしなければならず、従って、インダクタの電流担持容量が減少する。本発明の好ましい実施形態においては１層当りのコイル巻き数を１巻き半とするのは、以上の理由からである。
【００２０】
本発明の主要な利点は、インダクタのサイズが小さいことにある。本発明の方法によって得られるインダクタ１０の「足跡」（平面面積）は、多くの場合、従来技術のそれの僅か１／４である。本発明のインダクタ１０の好ましいサイズは、長さ０．３７５ｉｎ（９．５２５ｍｍ）、幅０．２５ｉｎ（６．３５ｍｍ）、厚さ０．０４７ｉｎ（１．１９３８ｍｍ）である。ただし、本発明のインダクタは、ほとんどどのような寸法にでも適合するように製造することができる。上記の好ましいサイズは、本発明の部品（インダクタ）をタイプＩのＰＣＭＣＩＡカードを含むいろいろなＰＣＭＣＩＡカードに適合させるのに十分な薄さとすることができる。ＰＣＭカードは小さいので、その回路板の面積が重要視され（回路板の面積が小さくなければならず）、高さ（厚さ）の制約が、貫通連結穴素子の使用を禁止する。そのために、ＰＣＭＣＩＡカードには表面実装技術を用いなければならない。
【００２１】
本発明の好ましい実施形態による小型インダクタの重要な利点は、そのような小さいパッケージ内に優れた電気的特性を内蔵させることができることである。本発明のインダクタ１０は、高いインダクタンスを有し、しかも、そのインダクタンスは、広い周波数範囲に亙って非常に安定している。本発明の方法によって得られるインダクタは、１００ｋＨｚから４ＭＨｚまでのインダクタンスの高い安定性を有するので、通常、５００ｋＨｚで作動するＤＣ／ＤＣ変換器に使用するのに非常に好適である。
【００２２】
インダクタ１０は、２００ｋＨｚから４ＭＨｚの範囲の周波数において従来技術のものよりはるかに高い品質係数（Ｑ）を有する。そのような高いＱは、抵抗損失が低いことによって得られる。この高いＱと、インダクタンスの安定性と、それに加えて７ＭＨｚのＳＲＦとが相俟って、本発明の方法によって得られるインダクタは、少くとも２．５ＭＨｚの周波数で作動可能とされる。
【００２３】
本発明の方法によって得られるインダクタ１０は、又、電流定格及び熱発散性の点でも優れている。即ち、５００ｋＨｚの周波数においては、２５°Ｃの周囲温度下で２０°Ｃの温度上昇を起す理論定格電流は、ほぼ０．６ａｍｐである。１ＭＨｚの周波数では、２５°Ｃの周囲温度下で２０°Ｃの温度上昇を起す理論定格電流は、ほぼ０．４ａｍｐ以上である。
【００２４】
又、本発明の方法によって得られるインダクタ１０の構造体は、必然的に遮蔽（シールド）された構造となる。即ち、本発明の方法によって得られるインダクタ１０は、ポットコアに類似した実効コア形状・寸法を有し、その結果として、ＥＭＩ放射ノイズを低くする。
【００２５】
本発明の方法によって得られるインダクタの更に別の利点は、そのサイズが小さい割りに多量のエネルギーを蓄積することができることである。図１４のグラフに示されるように、本発明の方法によって得られるインダクタの飽和曲線は、従来の同等のインダクタに比べて「緩やか」である。即ち、典型的な従来技術のインダクタの場合は、飽和に達すると、インダクタンスが急激に低下するのに対して、本発明の方法によって得られるインダクタの場合は、印加される電流が増大するにつれてインダクタンスが徐々に低下する。このことは、本発明の方法によって得られるインダクタは、ＤＣ電流のレベルが高くなるにつれて引き続き追加のエネルギーを蓄積することができる能力を有していることによって実証されている（図１５のグラフ参照）。
【００２６】
本発明の方法によって得られるインダクタ１０は、米国特許第５，３０２，９３２号（モノリシック多層チップインダクタ及びその製造方法）、米国特許出願第０８／３３６，５３８号（電子厚肉フィルムデバイスの多端子及びその製造方法）、及び米国特許出願第０８／３３６，４９１号（電子厚肉フィルムデバイスの成端及びその製造方法）に記載された方法の大部分を用いて製造される。
【００２７】
図１には単一のインダクタ１０が示されているが、図２〜１３には、複数個のインダクタ１０を製造する方法が示されている。
図２は、本発明の方法によって得られるインダクタの底部フェライト層即ち底部キャップ層１８を示す。底部キャップ層（「底部層コイル」とも称する）１８は、適正な磁気路を形成することができる厚さに達するまでプリントされる。この厚さは、最終部品（インダクタ）が有すべきコイルの数によって決定される。図１〜１３には、いずれも、各コイル層に形成されら貫通穴又は開口（以下、単に「穴」とも称する）２０が示されている。これらの穴の目的は、図１に示されるように個々の部品（インダクタ）に分割されたとき、端子１２と１４を分離することである。
【００２８】
図３は、１巻き半の底部コイル２２をプリントされた底部キャップ層１８を示す。コイル２２の一端は、図１に示されるように最終素子（インダクタ）１０の端縁にまで延長し、端子１２に接続する。コイル２２の他端は、その一端から１巻き半延長したところに終端し、次のコイル層の対応する連結端に接続する連結端２６を構成する。底部フェライト層即ち底部キャップ層１８は、このようにコイル２２をプリントされるので「底部コイル層」とも称される。
【００２９】
次いで、この底部コイル層１８の上に、図４に示されるように第１中間フェライト層（単に「第１フェライト層」又は「第１層」とも称する）２８がプリントされる。第１フェライト層２８は、各個別素子１０について１つの貫通連絡穴又は開口３０を有している。各連絡穴３０は、各底部コイル２２の連結端２２に対応（整合）するように配置されている。これらの連絡穴３０は、図５に示されるように第１連絡導電填材（単に「連絡填材」、「充填導体」又は「填材層」とも称する）３２によって充填される。
【００３０】
図６は、第１中間コイル３６をプリントされた第１中間フェライト層２８を示す。従って、第１中間フェライト層２８は、「第１中間コイル層」又は「第１コイル層」とも称される。各第１中間コイル３６も、やはり、１巻き半のコイルであり、その第１連結端３８は、底部成端コイル２２の連結端２２に対応し、第２連結端３９は、次の層の連結端に対応する。連結端２６と３８は、連絡填材３２によって電気的に接続される。
【００３１】
図７は、図４に示された第１フェライト層２８と同様の第２中間フェライト層（単に「第２フェライト層」又は「第２層」とも称する）４０を示す。
同様にして、図８は、図５に示された第１連絡填材３２と同様の第２連絡填材４２を示す。
【００３２】
図９は、第２中間コイル４６をプリントされた第２中間フェライト層４０を示す。従って、第２中間フェライト層４０は、「第２中間コイル層」又は「第２コイル層」とも称される。各第２中間コイル４６も、やはり、１巻き半のコイルであり、その第１連結端４８は、第１中間コイル３６の第２連結端３９に対応し、第２連結端５０は、次の層の連結端に対応する。連結端３９と４８は、連絡填材４２によって電気的に接続される。
最終インダクタに必要とされるコイル数に応じて図４〜９に示されるような必要な数の中間層を、上記工程を反復することによって追加のコイル層を形成することができる。
【００３３】
図１０、１１、１２は、それぞれ本発明に用いることができる３つの頂部成端コイルの５２，５４，５６を示す。頂部成端コイル５２，５４又は５６は、例えばフェライト層２８，４０のような中間フェライト層と填材層３２，４２のような連絡填材層の上にプリントされ、各素子１０の端縁にまで延長して端子１４（図１）に電気的に接続される。本発明によれば、頂部成端コイル５２，５４又は５６のいずれかを適宜に使用することができる。その使用方法について以下に説明する。
【００３４】
本発明の方法によって得られるインダクタ１０は、３つの異なる頂部成端コイルの５２，５４，５６（図１０〜１２）の１つを選択的に用いることができる。３つの異なる頂部成端コイルがなければ、インダクタ１０の総コイル数（コイルの巻き数）を増減させるには、コイル数を３巻きづつ（３巻き単位で）増減させなければならない。従って、インダクタ１０の総コイル数の増減単位を３巻きに限定しなければならないという望ましくない制約を受ける。
【００３５】
頂部成端コイルを選択するに当っては、少くとも２つのことを考慮しなければならない。第１は、頂部成端コイルの連結端は、その前の（下の）層のコイルの第２連結端に電気的に接続することができるように整合していることである。例えば、図１０及び１２に示されるように、第１頂部成端コイル５２及び第３頂部成端コイル５６は、それぞれ連結端５８，６２を有しており、これらの連結端５８，６２は、下の層のコイルの連結端２６（図３）及び５０（図９）には整合するが、連結端３９（図６）には整合しない。換言すれば、第１頂部成端コイル５２及び第３頂部成端コイル５６は、底部成端コイル２２の後、又は、連絡填材層３２を介して中間フェライト層２８に追加された後の）第２中間コイル４６の後には用いることができるが、第１中間コイル３６の後には使用することはできない。同様にして、第２頂部成端コイル５４の連結端６０は、第１中間コイル３６の連結端３９にしか整合しないので、第２頂部成端コイル５４は、第１中間コイル３６の後にしか用いることができない。他の層の組合せを選択する場合も同じことである。
【００３６】
第２の考慮事項は、インダクタ１０に必要とされるコイルの巻き数である。例えば、頂部成端コイルを選択する場合、第１頂部成端コイル５２の巻き数は、１／４巻きであり、第２頂部成端コイル５４の巻き数は、３／４巻きであり、第３頂部成端コイル５６の巻き数は、１  １／４（１と１／４）巻きであることに留意しなければならない。各頂部成端コイル５２，５４，５６は、それぞれ、インダクタ１０の端縁にまで延長し、端子１４（図１）に電気的に接続される端子端（成端端部）６４，６６，６８を有している。
【００３７】
インダクタ１０は、基本的に、底部成端コイル２２（図３）（を含む底部成端コイル層１８）と上述した３つの頂部成端コイル５２，５４，５６（図１０〜１２）の１つ（を含む頂部成端コイル層）を積層することによって製造される。インダクタ１０の製造者は、底部成端コイル層（「底部コイル層」とも称する）と頂部成端コイル層（「頂部コイル層」とも称する）の間には、必要がなければ、コイル層を介在させなくてもよく、あるいは、必要ならば、各コイルの連結端がその下又は上の層のコイルの連結端とが連絡填材によって電気的に接続することができるように整合する限り、第１中間コイル３６（を第１中間コイル層２８）を、又は、第１中間コイル３６（を含む第１中間コイル層２８）と第２中間コイル４６（を含む第２中間コイル層４０）を、又は、第１中間コイル３６（を含む第１中間コイル層２８）と第２中間コイル４６（を含む第２中間コイル層４０）に加えて更に追加の第１中間コイル３６（を含む第１中間コイル層２８）と第２中間コイル４６（を含む第２中間コイル層４０）を介設することを選択することができる。表１は、各コイル層のいろいろな可能な組合せの指針と、それによって得られるコイル巻き数を示す。
【００３８】
端子１２と１４とは図１に示されるような相対位置関係に置かれているので、コイルの総巻き数は決して整数にはならない。即ち、インダクタ１０は、必ず、整数の巻き数に３／４巻きを加えた巻き数を有する。
【００３９】
本明細書で用いられる「底部」又は「頂部」という用語は、底部層の方が製造工程において先に製造される層であるということを必ずしも意味するものではなく、単に、図２〜１３の説明を分かり易くするために選択された用語にすぎない。
【００４０】
表１は、特定のコイルの巻き数に達するのに必要とされるコイル層の数列を示す。この表は、底部キャップと頂部キャップの間に介設される内部コイル層即ち中間コイル層だけを示しており、底部キャップ１８（図２）と、底部キャップ１８と同じ頂部キャップ（図１３）は示していない。この表に示されたコイル層の各組み合わせは、底部成端コイル２２から始まっており、底部成端コイル２２の後、第１中間コイル３６（図６）か、第１頂部成端コイル５２（図１０）か、あるいは第３頂部成端コイル５６（図１２）をプリントすることができる。
底部成端コイル２２の上に第１頂部成端コイル５２をプリントした場合は、１  ３／４巻きのコイルを有するインダクタが得られる。
底部成端コイル２２の上に第３頂部成端コイル５６をプリントした場合は、２  ３／４巻きのコイルを有するインダクタが得られる。
底部成端コイル２２の上に第１中間コイル３６を追加した場合は、第２中間コイル４６か、あるいは、第２頂部成端コイル５４をプリントすることができる。第２頂部成端コイル５４をプリントした場合は、３  ３／４巻きのコイルを有するインダクタが得られる。
第１中間コイル３６の上に第２中間コイル４６をプリントした場合は、製造者は、次に、(1) 更に追加の第１中間コイル３６をプリントするか、(2) 第１頂部成端コイル５２をプリントするか、(3) 第３頂部成端コイル５６をプリントするかを選択することができる。１巻き単位で多い又は少ない任意の巻き数のコイルを有するインダクタを製造するためにこのパターンを繰り返すことができる。
【００４１】
【表１】
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表１において：
BT＝底部成端コイル
F1＝第１中間フェライト層
V1＝第１連絡填材
C1＝第１中間コイル
F2＝第２中間フェライト層
V2＝第２連絡填材
C2＝第２中間コイル
TT1 ＝第１頂部成端コイル
TT2 ＝第２頂部成端コイル
TT3 ＝第３頂部成端コイル
【００４２】
上記３つの頂部成端コイルの１つをプリントした後、頂部キャップ層７０を最終部品（インダクタ）が所望の厚さに達するまでプリントする。このようにして形成されたウエハを複数の素子１０に分割するための切り込みを整列させるために図に示されるようにマーク（目印）２１を用いる。
プリント終了後、各層を高い温度で数分間乾燥させる。好ましい乾燥パラメータは、１００°Ｃの温度で１０分間である。
最終層を乾燥させた後、得られたウエハを個々の部品（インダクタ）に切断し、焼成する。好ましい焼結温度は９００°Ｃである。
【００４３】
インダクタ１０を製造するのに用いられる磁性材料は、又、本発明の方法によって得られるインダクタが持つ優れた電気特性に寄与する。本発明の方法によって得られるインダクタ１０は、亜鉛と、ニッケルと、ヘラウス・インコーポレイテッド社製のＮｉ−Ｚｎフェライト厚肉フィルムペースト（部品Ｎｏ．ＩＰ９０５０．１０．）で製造することが好ましい。
【００４４】
以上、本発明を実施例に関連して説明したが、本発明は、ここに例示した実施例の構造及び形態に限定されるものではなく、
【図面の簡単な説明】
【図１】  図１は、本発明の方法によって得られるモノリシック多層超薄チップインダクタの一実施形態の透視図である。
【図２】  図２は、図１に示されたインダクタを製造するための本発明の方法の最初の工程を示す平面図である。
【図３】  図３は、本発明の上記方法の次の工程を示す平面図である。
【図４】  図４は、本発明の上記方法の更に次の工程を示す平面図である。
【図５】  図５は、本発明の上記方法の更に次の工程を示す平面図である。
【図６】  図６は、本発明の上記方法の更に次の工程を示す平面図である。
【図７】  図７は、本発明の上記方法の更に次の工程を示す平面図である。
【図８】  図８は、本発明の上記方法の更に次の工程を示す平面図である。
【図９】  図９は、本発明の上記方法の更に次の工程を示す平面図である。
【図１０】  図１０は、本発明の上記方法の更に次の工程を示す平面図である。
【図１１】  図１１は、本発明の上記方法の更に次の工程を示す平面図である。
【図１２】  図１２は、本発明の上記方法の更に次の工程を示す平面図である。
【図１３】  図１３は、本発明の上記方法の更に次の工程を示す平面図である。
【図１４】  図１４は、本発明の方法によって得られるインダクタのインダクタンス対ＤＣ電流の関係を示すグラフである。
【図１５】  図１５は、本発明の方法によって得られるインダクタのエネルギー蓄積容量対ＤＣ電流の関係を示すグラフである。
【符号の説明】
１０：モノリシック多層超薄チップインダクタ
１２，１４：端子
１６：無接続端子
１８：底部キャップ（底部キャップ層）（底部コイル層）
２２：底部コイル（底部成端コイル）
２４：コイルの一端
２６：コイルの他端（連結端）
２８：第１中間フェライト層
３０：連絡穴
３２：連絡導電填材（填材層）
３６：第１中間コイル
３８：第１連結端
３９：第２連結端
４０：第１中間フェライト層
４２：第２連絡導電填材（填材層）
４６：第２中間コイル
４８：第１連結端
５０：第２連結端
５２：第１頂部成端コイル
５４：第２頂部成端コイル
５６：第３頂部成端コイル
５８，６０，６２：連結端
６４，６６，６８：成端端部
７０：頂部キャップ層（頂部キャップ層）（頂部コイル層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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