(57)【特許請求の範囲】
【請求項１】
複数段のフリップフロップと、
上記フリップフロップの駆動電圧よりも振幅が小さなクロック信号を昇圧して上記各フリップフロップへ印加するレベルシフタとを有し、上記クロック信号に同期して入力パルスを上記各フリップフロップで順次伝送するシフトレジスタにおいて、
上記各フリップフロップは複数のブロックに分けられ、
上記レベルシフタは、当該各ブロック毎に設けられていると共に、
上記複数のレベルシフタのうち、その時点で上記入力パルスの伝送に上記クロック信号の入力を必要としないブロックに対応するレベルシフタの少なくとも１つは動作を停止してなり、
上記ブロックのうちの特定ブロックは、上記フリップフロップを複数備え、上記フリップフロップとして、クロック端子に昇圧された上記クロック信号が入力されるＤフリップフロップを含んでいると共に、
上記特定ブロックへ入力される信号と上記特定ブロックの上記フリップフロップの各出力信号とに基づいて、上記特定ブロックが上記伝送を行う所定期間にあるか否かの出力を行う回路を備え、
上記特定ブロックに対応する上記レベルシフタである特定レベルシフタは、上記回路の上記出力に基づいて、当該特定ブロックへのパルス入力が開始された時点で動作を開始し、当該特定ブロックの最終段のフリップフロップがパルス出力を終了した後に、動作を停止し、
電流駆動型の上記レベルシフタにあっては、上記レベルシフタの定電流源の電流を流すことにより上記動作を開始させるとともに、上記定電流源の電流を流さないようにすることにより上記動作を停止させ、
電圧駆動型の上記レベルシフタにあっては、上記レベルシフタの入力スイッチング素子に昇圧する上記クロック信号を入力することにより上記動作を開始させるとともに、上記入力スイッチング素子への昇圧する上記クロック信号の入力を遮断することにより上記動作を停止させることを特徴とするシフトレジスタ。
【請求項２】
複数段のフリップフロップと、
上記フリップフロップの駆動電圧よりも振幅が小さなクロック信号を昇圧して上記各フリップフロップへ印加するレベルシフタとを有し、上記クロック信号に同期して入力パルスを上記各フリップフロップで順次伝送するシフトレジスタにおいて、
上記各フリップフロップは複数のブロックに分けられ、
上記レベルシフタは、当該各ブロック毎に設けられていると共に、
上記複数のレベルシフタのうち、その時点で上記入力パルスの伝送に上記クロック信号の入力を必要としないブロックに対応するレベルシフタの少なくとも１つは動作を停止してなり、
上記ブロックのうちの特定ブロックは、上記フリップフロップを複数備え、上記フリップフロップとして、クロック端子に昇圧された上記クロック信号が入力されるＤフリップフロップを含んでいると共に、
上記特定ブロックへ入力される信号と上記特定ブロックの最終段の上記フリップフロップの出力信号とに基づいて、上記特定ブロックが上記伝送を行う所定期間にあることを、上記所定期間が開始したことを上記所定期間の終了まで記憶保持する出力を行うことで示すラッチ回路を備え、
上記特定ブロックに対応する上記レベルシフタである特定レベルシフタは、上記ラッチ回路の上記出力に基づいて、少なくとも該特定ブロックへのパルス入力が開始された時点から当該特定ブロックの最終段のフリップフロップがパルス出力を終了した時点まで動作を行い、
電流駆動型の上記レベルシフタにあっては、上記レベルシフタの定電流源の電流を流すことにより上記動作を行わせ、
電圧駆動型の上記レベルシフタにあっては、上記レベルシフタの入力スイッチング素子に昇圧する上記クロック信号を入力することにより上記動作を行わせることを特徴とするシフトレジスタ。
【請求項３】
上記フリップフロップを複数備えている上記ブロックにおいて、その時点で上記クロック信号の入力が必要な上記フリップフロップにのみ、昇圧された上記クロック信号を供給することを特徴とする請求項１または２記載のシフトレジスタ。
【請求項４】
上記フリップフロップは全て上記Ｄフリップフロップであることを特徴とする請求項１乃至３のいずれかに記載のシフトレジスタ。
【請求項５】
上記レベルシフタは、入力スイッチング素子を備えた電流駆動型のレベルシフト部を含んでいることを特徴とする請求項１乃至４のいずれかに記載のシフトレジスタ。
【請求項６】
上記レベルシフタは、上記レベルシフト部への入力信号として、上記入力スイッチング素子が遮断するレベルの信号を与えることによって、当該レベルシフタを停止させる入力信号制御部を備えていることを特徴とする請求項５記載のシフトレジスタ。
【請求項７】
上記レベルシフタは、上記レベルシフト部への電力供給を停止して、当該レベルシフタを停止させる電力供給制御部を備えていることを特徴とする請求項５記載のシフトレジスタ。
【請求項８】
マトリクス状に配された複数の画素と、
上記各画素の各行に配置された複数のデータ信号線と、
上記各画素の各列に配置された複数の走査信号線と、
予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、
予め定められた周期の第２クロック信号に同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、
上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、上記第１あるいは第２クロック信号を上記クロック信号とする請求項１乃至７のいずれかに記載のシフトレジスタを備えていることを特徴とする画像表示装置。
【請求項９】
上記データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されていることを特徴とする請求項８記載の画像表示装置。
【請求項１０】
上記データ信号線駆動回路、走査信号線駆動回路および各画素は、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいることを特徴とする請求項８または９記載の画像表示装置。
【請求項１１】
上記データ信号線駆動回路、走査信号線駆動回路および各画素は、６００度以下のプロセス温度で製造されたスイッチング素子を含んでいることを特徴とする請求項８乃至１０のいずれかに記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、画像表示装置の駆動回路などに好適に使用され、クロック信号の振幅が駆動電圧よりも低い場合でも入力パルスをシフト可能なシフトレジスタ、および、それを用いた画像表示装置に関するものである。
【０００２】
【従来の技術】
例えば、画像表示装置のデータ信号線駆動回路や走査信号線駆動回路では、各データ信号を映像信号からサンプリングする際のタイミングを取ったり、各走査信号線へ与える走査信号を作成したりするために、シフトレジスタが広く使用されている。
【０００３】
一方、電子回路の消費電力は、周波数と、負荷容量と、電圧の２乗とに比例して大きくなる。したがって、例えば、画像表示装置への映像信号を生成する回路など、画像表示装置に接続される回路、あるいは、画像表示装置では、消費電力を低減するため、駆動電圧が益々低く設定される傾向にある。
【０００４】
例えば、画素や、データ信号線駆動回路、あるいは走査信号線駆動回路のように、広い表示面積を確保するために多結晶シリコン薄膜トランジスタが使用される回路では、基板間あるいは同一基板内においても、しきい値電圧の相違が、例えば、数［Ｖ］程度に達することもあるため、駆動電圧の低減が十分に進んでいるとは言い難いが、例えば、上記映像信号の生成回路のように、単結晶シリコントランジスタを用いた回路では、駆動電圧は、例えば、５［Ｖ］や３．３［Ｖ］、あるいは、それ以下の値に設定されていることが多い。したがって、シフトレジスタの駆動電圧よりも低いクロック信号が印加される場合、シフトレジスタには、クロック信号を昇圧するレベルシフタが設けられる。
【０００５】
具体的には、例えば、図３９に示すように、上記従来のシフトレジスタ１０１へ、例えば、５［Ｖ］程度の振幅のクロック信号ＣＫが与えられると、レベルシフタ１０３は、シフトレジスタ１０１の駆動電圧（１５［Ｖ］）まで、クロック信号ＣＫを昇圧する。昇圧後のクロック信号ＣＫは、各フリップフロップＦ1〜Ｆnへ印加され、シフトレジスタ部１０２は、当該クロック信号ＣＫに同期して開始信号ＳＰをシフトする。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のシフトレジスタ１０１では、クロック信号ＣＫをレベルシフトした後、各フリップフロップＦ1〜Ｆnへ伝送しているため、フリップフロップＦ1〜Ｆnの両端間の距離が離れる程、伝送距離が長くなり、消費電力が増大するという問題を生ずる。
【０００７】
具体的には、伝送距離が長くなるに従って、伝送用の信号線の容量が大きくなるので、レベルシフタ１０３に、より大きな駆動能力が必要となり、消費電力が増大する。さらに、多結晶シリコン薄膜トランジスタを用いて、レベルシフタ１０３を含む上記駆動回路が形成される場合のように、レベルシフタ１０３の駆動能力が十分ではない場合には、歪みのない波形を伝送するため、図中、破線で示すように、レベルシフタ１０３と各フリップフロップＦ1〜Ｆnとの間にバッファ１０４を設ける必要があるので、さらに多くの消費電力が必要になる。
【０００８】
近年では、より表示画面が広く、かつ、高解像な画像表示装置が要求されているため、シフトレジスタ部１０２の段数が益々増加する傾向にある。したがって、フリップフロップＦ1〜Ｆnの両端間の距離が増大しても消費電力の少ないシフトレジスタ、および、画像表示装置が強く求められている。
【０００９】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、クロック信号の振幅が駆動電圧よりも低い場合でも正常に動作し、かつ、消費電力の少ないシフトレジスタ、および、それを用いた画像表示装置を実現することにある。
【００１０】
【課題を解決するための手段】
本発明に係るシフトレジスタは、上記課題を解決するために、複数段のフリップフロップと、上記フリップフロップの駆動電圧よりも振幅が小さなクロック信号を昇圧して上記各フリップフロップへ印加するレベルシフタとを有し、上記クロック信号に同期して入力パルスを上記各フリップフロップで順次伝送するシフトレジスタにおいて、以下の手段を講じたことを特徴としている。
【００１１】
すなわち、上記各フリップフロップは複数のブロックに分けられ、上記レベルシフタは、当該各ブロック毎に設けられていると共に、上記複数のレベルシフタのうち、その時点で上記入力パルスの伝送に上記クロック信号の入力を必要としないブロックに対応するレベルシフタの少なくとも１つは停止する。
【００１２】
なお、各ブロックが入力パルスの伝送にクロック信号を必要とするか否かは、シフトレジスタを構成するフリップフロップによって決定される。例えば、上記フリップフロップとして、クロック信号に応じてセットされるセット・リセット・フリップフロップが使用される場合、ブロックは、当該ブロックへパルスが入力されてから、最終段のフリップフロップがセットされるまでの間、クロック信号を必要とし、フリップフロップがＤフリップフロップの場合は、当該ブロックへパルスが入力されてから、最終段のフリップフロップがパルス出力を終了するまでの間、クロック信号を必要とする。なお、いずれの場合であっても、各ブロックに含まれるフリップフロップが１つで、各フリップフロップ毎にレベルシフタが設けられていてもよいし、複数のフリップフロップ毎にレベルシフタが設けられていてもよい。
【００１３】
上記構成において、クロック信号は、複数のレベルシフタのいずれかで昇圧された後、当該レベルシフタに対応するブロック内のフリップフロップへ印加され、入力パルスは、昇圧後のクロック信号に同期して、順次伝送される。されに、各レベルシフタのうち、クロック信号を出力する必要のないレベルシフタの少なくとも１つは、動作を停止する。
【００１４】
ここで、クロック信号を必要としないブロックとしては、例えば、入力パルスを伝送していないブロックが挙げられる。また、入力パルスを伝送しているブロックであっても、例えば、フリップフロップがクロック信号に応じてセットされ、より後段のフリップフロップの出力に応じてリセットされるセット・リセット・フリップフロップの場合には、最終段のフリップフロップがセットされた後の期間は、クロック信号を必要としない。
【００１５】
上記構成では、シフトレジスタに複数のレベルシフタが設けられているので、唯一のレベルシフタが全てのフリップフロップへレベルシフト後のクロック信号を印加する場合に比べて、レベルシフタからフリップフロップへの距離を短縮できる。この結果、レベルシフト後のクロック信号の伝送距離を短縮できるので、レベルシフタの負荷容量を削減でき、レベルシフタに必要な駆動能力を抑制できる。これにより、例えば、レベルシフタの駆動能力が小さく、かつ、フリップフロップの両端間の距離が長い場合であっても、レベルシフタからフリップフロップまでの間にバッファを設ける必要がなくなり、シフトレジスタの消費電力を削減できる。加えて、複数のレベルシフタのうち、少なくとも１つは、動作を停止しているので、全てのレベルシフタが同時に動作する場合に比べて、シフトレジスタの消費電力を削減できる。これらの結果、低電圧のクロック信号入力で動作可能で、かつ、低消費電力なシフトレジスタを実現できる。
【００１６】
さらに、本発明は、フリップフロップとしてセット・リセット・フリップフロップを含む場合に限らず、上記ブロックのうちの特定ブロックが上記フリップフロップとしてクロック端子に昇圧された上記クロック信号が入力されるＤフリップフロップを含む場合にも適用できる。この場合、上記特定ブロックへ入力される信号と上記特定ブロックの上記フリップフロップの各出力信号とに基づいて、上記特定ブロックが上記伝送を行う所定期間にあるか否かの出力を行う回路を備え、上記特定ブロックに対応する特定レベルシフタは、上記回路の上記出力に基づいて、当該特定ブロックへのパルス入力が開始された時点で動作を開始し、当該特定ブロックの最終段のフリップフロップがパルス出力を終了した後に、動作を停止する。
【００１７】
あるいは、シフトレジスタは、上記特定ブロックが上記Ｄフリップフロップを含み、上記特定ブロックへ入力される信号と上記特定ブロックの最終段の上記フリップフロップの出力信号とに基づいて、上記特定ブロックが上記伝送を行う所定期間にあることを、上記所定期間が開始したことを上記所定期間の終了まで記憶保持する出力を行うことで示すラッチ回路を備え、上記特定ブロックに対応する上記特定レベルシフタは、上記ラッチ回路の上記出力に基づいて、少なくとも当該特定ブロックへのパルス入力が開始された時点から当該特定ブロックの最終段のフリップフロップがパルス出力を終了した時点まで動作を行う。
【００１８】
当該構成によれば、特定ブロックは、フリップフロップとして、Ｄフリップフロップを含んでいるので、セット・リセット・フリップフロップの場合とは異なり、入力パルスのパルス幅（クロック数）が変化する場合であっても、何ら支障なく、入力パルスを伝送できる。また、上記構成によれば、特定レベルシフタは、特定ブロックのＤフリップフロップが動作する際に必要な期間に、レベルシフト後のクロック信号を供給し、Ｄフリップフロップへのクロック信号の入力が不要な場合には、動作を停止する。この結果、互いに異なるパルス幅の入力パルスを伝送可能で、かつ、消費電力の少ないシフトレジスタを実現できる。
【００１９】
加えて、特定ブロックへパルス入力されてから、最終段のフリップフロップがパルス出力するまでの期間は、例えば、特定ブロックへ入力されるパルス信号と、各段のフリップフロップの出力信号との論理和を算出したり、トリガとなる信号をラッチするなどすれば算出できる。したがって、この場合、フリップフロップの入出力とは別に動作期間を算出するときよりも、シフトレジスタの回路構成を簡略化できる。
【００２０】
また、上記構成のシフトレジスタにおいて、上記フリップフロップを複数備えている上記ブロックにおいて、その時点で上記クロック信号の入力が必要な上記フリップフロップにのみ、昇圧された上記クロック信号を供給するようにしてもよい。
【００２１】
また、上記構成のシフトレジスタにおいて、上記フリップフロップは全て上記Ｄフリップフロップであってもよい。
【００２２】
さらに、上記構成のシフトレジスタにおいて、上記レベルシフタは、入力スイッチング素子を備えた電流駆動型のレベルシフト部を含んでいてもよい。例えば、上記レベルシフタは、動作中、上記クロック信号を印加する入力スイッチング素子が常時導通する電流駆動型のレベルシフト部を含んでいてもよい。
【００２３】
当該構成によれば、レベルシフタが動作している間、レベルシフタの入力スイッチング素子は、常時導通している。したがって、クロック信号のレベルによって入力スイッチング素子を導通／遮断する電圧駆動型のレベルシフタとは異なり、クロック信号の振幅が入力スイッチング素子のしきい値電圧よりも低い場合であっても、何ら支障なく、クロック信号をレベルシフトできる。
【００２４】
さらに、電流駆動型のレベルシフタは、動作中、入力スイッチング素子が導通しているため、電圧駆動型のレベルシフタよりも消費電力が大きいが、複数のレベルシフタのうち、少なくとも１つが動作を停止している。これにより、クロック信号の振幅が入力スイッチング素子のしきい値電圧よりも低い場合でもレベルシフト可能で、かつ、全てのレベルシフタが同時に動作する場合よりも消費電力が少ないシフトレジスタを実現できる。
【００２５】
また、上記構成のシフトレジスタにおいて、上記レベルシフト部への入力信号として、上記入力スイッチング素子が遮断するレベルの信号を与えることによって、当該レベルシフタを停止させる入力信号制御部が例えば上記レベルシフタに設けられていてもよい。
【００２６】
当該構成によれば、一例として、入力スイッチング素子がＭＯＳトランジスタの場合を例にして説明すると、例えば、入力信号がゲートへ印加される場合は、ドレイン−ソース間が遮断されるレベルの入力信号をゲートへ印加すれば、入力スイッチング素子が遮断される。また、入力信号がソースへ印加される場合には、例えば、ドレインと略同じ入力信号を印加するなどして、入力スイッチング素子を遮断する。
【００２７】
いずれの構成であっても、入力信号制御部が入力信号のレベルを制御して、入力スイッチング素子を遮断すれば、電流駆動型のレベルシフタは、動作を停止する。これにより、入力信号制御部は、レベルシフタを停止できると共に、停止中は、動作中に入力スイッチング素子へ流れる電流の分だけ、消費電力を低減できる。
【００２８】
一方、上記各構成のシフトレジスタは、上記レベルシフト部への電力供給を停止して、当該レベルシフタを停止させる電力供給制御部を備えていてもよい。
【００２９】
当該構成によれば、電力供給制御部は、各レベルシフト部への電力供給を停止して、当該レベルシフタを停止させる。これにより、電力供給制御部は、レベルシフタを停止できると共に、動作停止中は、動作中にレベルシフタで消費する電力の分だけ、消費電力を低減できる。
【００３０】
ところで、レベルシフタが動作を停止している間、レベルシフタの出力電圧が不定となると、当該レベルシフタに接続されているフリップフロップの動作が不安定になる虞れがある。
【００３１】
したがって、上記各構成のシフトレジスタにおいて、上記レベルシフタは、停止時に、予め定められた値に出力電圧を保つ出力安定手段を備えている方が好ましい。
【００３２】
当該構成によれば、レベルシフタが停止している間、当該レベルシフタの出力電圧は、出力安定手段によって所定の値に保たれる。この結果、不定な出力電圧に起因するフリップフロップの誤動作を防止でき、より安定したシフトレジスタを実現できる。
【００３３】
さらに、上記各構成のシフトレジスタには、上記クロック信号が伝送されるクロック信号線と、上記レベルシフト部との間に配され、当該レベルシフタが停止している間、開放されるスイッチが設けられている方が好ましい。なお、当該スイッチは、上記入力信号制御部の一部としても実現できる。
【００３４】
上記構成では、クロック信号線に全てのレベルシフタが常時接続され、全レベルシフト部の入力スイッチング素子がクロック信号線の負荷となる場合とは異なり、クロック信号線へ接続される入力スイッチング素子は、動作中のレベルシフタのものに限定される。また、停止中、上記スイッチが開放され、レベルシフタの入力が不定となっても、上記出力安定手段によって、レベルシフタの出力が所定の値に保たれるので、フリップフロップが誤動作しない。この結果、クロック信号線の負荷容量を削減でき、クロック信号線を駆動する回路の消費電力を削減できる。
【００３５】
一方、本発明に係る画像表示装置は、上記課題を解決するために、マトリクス状に配された複数の画素と、上記各画素の各行に配置された複数のデータ信号線と、上記各画素の各列に配置された複数の走査信号線と、予め定められた周期の第１クロック信号に同期して、互いに異なるタイミングの走査信号を上記各走査信号線へ順次与える走査信号線駆動回路と、予め定められた周期の第２クロック信号に同期して順次与えられ、かつ、上記各画素の表示状態を示す映像信号から、上記走査信号が与えられた走査信号線の各画素へのデータ信号を抽出して、上記各データ信号線へ出力するデータ信号線駆動回路とを有する画像表示装置において、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、上記第１あるいは第２クロック信号を上記クロック信号とする上述のいずれかの構成のシフトレジスタを備えていることを特徴としている。
【００３６】
ここで、画像表示装置では、データ信号線の数、あるいは、走査信号線の数が大きくなるに従って、各信号線毎のタイミングを生成するためのフリップフロップの数が大きくなり、フリップフロップの両端間の距離が長くなる。ところが、上記各構成のシフトレジスタは、レベルシフタの駆動能力が小さく、かつ、フリップフロップの両端間の距離が長い場合であっても、バッファを削減でき、消費電力を削減できる。
【００３７】
それゆえ、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に、上記各構成のシフトレジスタを備えることによって、消費電力の少ない画像表示装置を実現できる。
【００３８】
さらに、上記構成の画像表示装置において、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されている方が望ましい。
【００３９】
当該構成によれば、データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されており、データ信号線駆動回路と各画素との間の配線、並びに、走査信号線駆動回路と各画素との間の配線は、当該基板上に配され、基板外に出す必要がない。この結果、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立て時の手間を削減できる。また、各信号線を基板外と接続するための端子を設ける必要がないため、各信号線の容量の不所望な増大を防止できると共に、集積度の低下を防止できる。
【００４０】
ところで、多結晶シリコン薄膜は、単結晶シリコンに比べて、基板面積を拡大しやすい一方で、多結晶シリコントランジスタは、単結晶シリコントランジスタに比べて、例えば、移動度やしきい値などのトランジスタ特性が劣っている。したがって、単結晶シリコントランジスタを用いて各回路を製造すると、表示面積の拡大が難しく、多結晶シリコン薄膜トランジスタを用いて各回路を製造すると、各回路の駆動能力が低下してしまう。なお、両駆動回路と画素とを別の基板上に形成した場合は、各信号線で両基板間を接続する必要があり、製造時に手間がかかると共に、各信号線の容量が増大してしまう。
【００４１】
したがって、上述の各構成の画像表示装置では、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいる方が好ましい。
【００４２】
当該構成では、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、いずれも、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいるため、表示面積を容易に拡大できる。さらに、同一基板上に容易に形成できるので、製造時の手間や各信号線の容量を削減できる。加えて、上記各構成のシフトレジスタが使用されているので、レベルシフタの駆動能力が低い場合であっても、何ら支障なく、レベルシフト後のクロック信号を各フリップフロップへ印加できる。この結果、消費電力が少なく、かつ、表示面積の広い画像表示装置を実現できる。
【００４３】
加えて、上述の各構成の画像表示装置において、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、６００度以下のプロセス温度で製造されたスイッチング素子を含んでいる方が望ましい。
【００４４】
当該構成によれば、スイッチング素子のプロセス温度が６００度以下に設定されるので、各スイッチング素子の基板として、通常のガラス基板（歪み点が６００度以下のガラス基板）を使用しても、歪み点以上のプロセスに起因するソリやタワミが発生しない。この結果、実装がさらに容易で、より表示面積の広い画像表示装置を実現できる。
【００４５】
【発明の実施の形態】
（第１参考形態）
本発明の実施形態の第１参考形態について図１ないし図７に基づいて説明すると以下の通りである。なお、本発明は、入力されるクロック信号の振幅が駆動電圧よりも小さなシフトレジスタに広く適用できるが、以下では、好適な一例として、画像表示装置に適用した場合について説明する。
【００４６】
すなわち、図２に示すように、本参考形態に係る画像表示装置１は、マトリクス状に配された画素ＰＩＸを有する表示部２と、各画素ＰＩＸを駆動するデータ信号線駆動回路３および走査信号線駆動回路４とを備えており、制御回路５が各画素ＰＩＸの表示状態を示す映像信号ＤＡＴを生成すると、当該映像信号ＤＡＴに基づいて画像を表示できる。
【００４７】
上記表示部２および両駆動回路３・４は、製造時の手間と、配線容量とを削減するために、同一基板上に設けられている。また、より多くの画素ＰＩＸを集積し、表示面積を拡大するために、上記各回路２〜４は、ガラス基板上に形成された多結晶シリコン薄膜トランジスタから構成されている。さらに、通常のガラス基板（歪み点が６００度以下のガラス基板）を用いても、歪み点以上のプロセスに起因するソリやタワミが発生しないように、上記多結晶薄膜シリコントランジスタは、６００度以下のプロセス温度で製造される。
【００４８】
ここで、上記表示部２は、ｌ（エル：以下では、参照の便宜上、大文字のＬを使用する）本のデータ信号線ＳＬ1〜ＳＬLと、各データ信号線ＳＬ1〜ＳＬLにそれぞれ交差するｍ本の走査信号線ＧＬ1〜ＧＬmとを備えている。Ｌ以下の任意の正整数をｉ、ｍ以下の任意の正整数をｊとすると、データ信号線ＳＬiと走査信号線ＧＬjとの組み合わせ毎に、画素ＰＩＸ(i,j)が設けられており、各画素ＰＩＸ(i,j)は、隣接する２本のデータ信号線ＳＬi・ＳＬi+1、および、隣接する２本の走査信号線ＧＬj・ＧＬj+1で包囲された部分に配される。
【００４９】
一方、上記画素ＰＩＸ(i,j)は、例えば、図３に示すように、ゲートが走査信号線ＧＬjへ、ドレインがデータ信号線ＳＬiに接続された電界効果トランジスタ（スイッチング素子）ＳＷと、当該電界効果トランジスタＳＷのソースに、一方電極が接続された画素容量ＣPとを備えている。また、画素容量ＣPの他端は、全画素ＰＩＸに共通の共通電極線に接続されている。上記画素容量ＣPは、液晶容量ＣLと、必要に応じて付加される補助容量ＣSとから構成されている。
【００５０】
上記画素ＰＩＸ(i,j)において、走査信号線ＧＬjが選択されると、電界効果トランジスタＳＷが導通し、データ信号線ＳＬiに印加された電圧が画素容量ＣPへ印加される。一方、当該走査信号線ＧＬjの選択期間が終了して、電界効果トランジスタＳＷが遮断されている間、画素容量ＣPは、遮断時の電圧を保持し続ける。ここで、液晶の透過率あるいは反射率は、液晶容量ＣLに印加される電圧によって変化する。したがって、走査信号線ＧＬjを選択し、データ信号線ＳＬiへ映像データに応じた電圧を印加すれば、当該画素ＰＩＸ(i,j)の表示状態を、映像データを合わせて変化させることができる。
【００５１】
図２に示す画像表示装置１では、走査信号線駆動回路４が走査信号線ＧＬを選択し、選択中の走査信号線ＧＬとデータ信号線ＳＬとの組み合わせに対応する画素ＰＩＸへの映像データが、データ信号線駆動回路３によって、それぞれのデータ信号線ＳＬへ出力される。これにより、当該走査信号線ＧＬに接続された画素ＰＩＸ…へ、それぞれの映像データが書き込まれる。さらに、走査信号線駆動回路４が走査信号線ＧＬを順次選択し、データ信号線駆動回路３が各データ信号線ＳＬへ映像データを出力する。この結果、表示部２の全画素ＰＩＸに、それぞれの映像データが書き込まれる。
【００５２】
ここで、上記制御回路５からデータ信号線駆動回路３までの間、各画素ＰＩＸへの映像データは、映像信号ＤＡＴとして、時分割で伝送されており、データ信号線駆動回路３は、タイミング信号となる所定の周期のクロック信号ＣＫＳとスタート信号ＳＰＳとに基づいたタイミングで、映像信号ＤＡＴから、各映像データを抽出している。
【００５３】
具体的には、上記データ信号線駆動回路３は、クロック信号ＣＫＳに同期して、開始信号ＳＰＳを順次シフトすることによって、所定の間隔ずつタイミングが異なる出力信号Ｓ1〜ＳLを生成するシフトレジスタ３ａと、各出力信号Ｓ1〜ＳLが示すタイミングで、映像信号ＤＡＴをサンプリングして、各データ信号線ＳＬ1〜ＳＬLへ出力する映像データを映像信号ＤＡＴから抽出するサンプリング部３ｂとを備えている。同様に、走査信号線駆動回路４は、クロック信号ＣＫＧに同期して、開始信号ＳＰＧを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を、各走査信号線ＧＬ1〜ＧＬmへ出力するシフトレジスタ４ａを備えている。
【００５４】
ここで、本参考形態に係る画像表示装置１では、表示部２および両駆動回路３・４が多結晶シリコン薄膜トランジスタで形成されており、これらの回路２〜４の駆動電圧ＶCCは、例えば、１５［Ｖ］程度に設定されている。一方、制御回路５は、上記各回路２〜４とは異なる基板上に、単結晶シリコントランジスタで形成されており、駆動電圧は、例えば、５［Ｖ］あるいは、それ以下の電圧など、上記駆動電圧ＶCCよりも低い値に設定されている。なお、上記各回路２〜４と、制御回路５とは、互いに異なる基板に形成されているが、両者間で伝送される信号の数は、上記各回路２〜４間の信号の数よりも大幅に少なく、例えば、映像信号ＤＡＴや、各開始信号ＳＰＳ（ＳＰＧ）あるいはクロック信号ＣＫＳ（ＣＫＧ）程度である。また、制御回路５は、単結晶シリコントランジスタで形成されているので十分な駆動能力を確保しやすい。したがって、互いに異なる基板上に形成しても、製造時の手間や配線容量あるいは消費電力の増加は、問題とならない程度に抑えられている。
【００５５】
ここで、本参考形態では、上記シフトレジスタ３ａ・４ａの少なくとも一方は、図１に示すシフトレジスタ１１が使用されている。なお、以下では、いずれのシフトレジスタとして使用する場合も含むように、上記各開始信号ＳＰＳ（ＳＰＧ）をＳＰと称し、シフトレジスタ１の段数Ｌ（ｍ）をｎで参照し、出力信号をＳ1〜Ｓnと称する。
【００５６】
具体的には、上記シフトレジスタ１１には、ｎ段のセット・リセット・フリップフロップ（ＳＲフリップフロップ）Ｆ１(1)…を含み、上記駆動電圧ＶCCで動作するフリップフロップ部１２と、上記制御回路５から供給され、駆動電圧ＶCCよりも振幅が小さなクロック信号ＣＫを昇圧して、各ＳＲフリップフロップＦ１(1)…へ印加するレベルシフタ１３(1)…を含んでいる。
【００５７】
本参考形態では、各レベルシフタ１３(1)…は、各ＳＲフリップフロップＦ１(1)…と１対１に対応するように設けられており、後述するように、クロック信号ＣＫの振幅が上記駆動電圧ＶCCよりも小さい場合でも、何ら支障なく昇圧できるように、電流駆動型のレベルシフタとして構成されている。また、ｎ以下で１以上の整数をｉとすると、各レベルシフタ１３(i)は、制御信号ＥＮＡiが動作を指示している間、クロック信号ＣＫ、および、その反転信号ＣＫバーに基づいて、対応するＳＲフリップフロップＦ１(i)へ昇圧後のクロック信号ＣＫiを印加できる。さらに、制御信号ＥＮＡが動作停止を指示している間、動作を停止して、対応するＳＲフリップフロップＦ１(i)へのクロック信号ＣＫiの印加を阻止できると共に、動作停止中、後述する入力スイッチング素子を遮断して、貫通電流に起因するレベルシフタ１３(i)の電力消費を削減できる。
【００５８】
一方、上記フリップフロップ部１２は、１クロック周期幅の開始信号ＳＰをクロック信号ＣＫの各エッジ（立ち上がり、および、立ち下がり）毎に、次段へ伝送できるように構成されている。具体的には、各レベルシフタ１３(i)の出力は、インバータＩ１(i)を介し、負論理のセット信号Ｓバーとして、ＳＲフリップフロップＦ１(i)へ印加される。また、各ＳＲフリップフロップＦ１(i)の出力Ｑは、シフトレジスタ１１の出力Ｓiとして出力されると共に、次段のレベルシフタ１３(i+1)へ制御信号ＥＮＡi+1として印加される。なお、最前段のレベルシフタ１３(1)には、制御信号ＥＮＡ1として、図１に示す制御回路５からの開始信号ＳＰが昇圧された後、印加されている。さらに、各ＳＲフリップフロップＦ１(i)には、後段のＳＲフリップフロップＦ１へのセット信号のうち、伝送するパルスのパルス幅だけ遅れた信号がリセット信号Ｒとして印加される。本参考形態では、１クロック周期幅のパルスを伝送するので、１クロック周期遅れた信号、すなわち、２段後のＳＲフリップフロップＦ１(i+2)へのクロック信号ＣＫ(i+2)が、正論理のリセット信号として印加される。
【００５９】
また、奇数段のＳＲフリップフロップＦ１(1)、Ｆ１(3)…がクロック信号ＣＫの立ち上がりでセットされるように、奇数段のレベルシフタ１３(1)…には、クロック信号ＣＫが非反転入力端子に印加され、クロック信号の反転信号ＣＫバーが反転入力端子に印加される。これとは逆に、偶数段のレベルシフタ１３(2)、１３(4)…には、偶数段のＳＲフリップフロップＦ１(2)…がクロック信号ＣＫの立ち下がりでセットされるように、クロック信号ＣＫが反転入力端子に印加され、その反転信号ＣＫバーが非反転入力端子に印加される。
【００６０】
上記構成によれば、図４に示すように、開始信号ＳＰがパルス入力されている間、最前段のレベルシフタ１３(1)が動作して、昇圧した後のクロック信号ＣＫ1をＳＲフリップフロップＦ１(1)へ印加する。これにより、ＳＲフリップフロップＦ１(1)は、パルス入力の開始時時点の後、クロック信号ＣＫが最初に立ち上がった時点でセットされ、出力Ｓ1をハイレベルへと変化させる。
【００６１】
上記出力Ｓ1は、制御信号ＥＮＡ2として、２段目のレベルシフタ１３(2)へ印加される。これにより、レベルシフタ１３(2)は、ＳＲフリップフロップＦ１(1)がパルス出力している間（制御信号ＥＮＡ2＝Ｓ1がハイレベルの間）、クロック信号ＣＫ2を出力する。ただし、レベルシフタ１３(2)には、クロック信号ＣＫが反転入力端子に印加されているので、レベルシフタ１３(2)は、クロック信号ＣＫと極性が逆で、昇圧された信号をクロック信号ＣＫ2として出力する。これにより、ＳＲフリップフロップＦ１(2)は、前段の出力Ｓ1がハイレベルになった後、クロック信号ＣＫが最初に立ち下がった時点でセットされ、出力Ｓ2をハイレベルへと変化させる。
【００６２】
各出力信号Ｓiは、次段のレベルシフタ１３(i+1)へ、制御信号ＥＮＡi+1として印加されているので、２段目以降のＳＲフリップフロップＦ１(2)…は、前段の出力Ｓ1…よりも、クロック信号ＣＫの１／２周期だけ遅れて、出力Ｓ2…を出力する。
【００６３】
一方、各段のレベルシフタ１３(i)には、２段後のレベルシフタ１３(i+2)の出力ＣＫi+2がリセット信号Ｒとして印加される。したがって、各出力Ｓiは、１クロック周期だけ、ハイレベルとなった後、ローレベルへと変化する。これにより、フリップフロップ部１２は、１クロック周期幅の開始信号ＳＰをクロック信号ＣＫの各エッジ（立ち上がり、および、立ち下がり）毎に、次段へ伝送できる。
【００６４】
ここで、各レベルシフタ１３(i)は、ＳＲフリップフロップＦ１(i)毎に設けられているため、ＳＲフリップフロップＦ１(i)の段数が多い場合であっても、唯一のレベルシフタでクロック信号ＣＫを昇圧した後、全てのフリップフロップへ印加する場合に比べて、互いに対応するレベルシフタとフリップフロップ間の距離を短くできる。したがって、昇圧後のクロック信号ＣＫiの伝送距離を短くできると共に、各レベルシフタ１３(i)の負荷容量を削減できる。また、負荷容量が小さいので、例えば、レベルシフタ１３(i)が多結晶シリコン薄膜トランジスタから構成されている場合のように、レベルシフタ１３(i)の駆動能力を十分に確保することが難しい場合であっても、バッファを設ける必要がない。これらの結果、シフトレジスタ１１の消費電力を削減できる。
【００６５】
また、開始信号ＳＰや、前段の出力Ｓi-1がローレベルの間のように、各ＳＲフリップフロップＦ１(i)がクロック信号ＣＫiの入力を必要としない場合、レベルシフタ１３(i)が動作を停止している。この状態では、クロック信号ＣＫiが駆動されないため、駆動に必要な電力消費が発生しない。さらに、後述するように、各レベルシフタ１３(i)に設けられたレベルシフト部１３ａへの電力供給自体が停止されると共に、入力スイッチング素子が遮断され、貫通電流を流さない。したがって、電流駆動型のレベルシフタが多数（ｎ個）設けられているにも拘わらず、動作中のレベルシフタ１３(i)でのみ、電力が消費される。この結果、シフトレジスタ１１の消費電力を大幅に削減できる。
【００６６】
加えて、本参考形態に係るレベルシフタ１３(i)は、ＳＲフリップフロップＦ１(i)にクロック信号ＣＫiが必要な期間、すなわち、開始信号ＳＰまたは前段の出力Ｓi-1がパルス出力を開始した時点からＳＲフリップフロップＦ１(i)がセットされるまでの期間を、開始信号ＳＰまたは前段の出力Ｓi-1のみに基づいて判定している。この結果、開始信号ＳＰまたは前段の出力Ｓi-1を直接印加するだけで、各レベルシフタ１３(i)の動作／停止を制御でき、新たな制御信号を作成するための回路を設ける場合に比べて、シフトレジスタ１１の回路構成を簡略化できる。
【００６７】
さらに、本参考形態では、各レベルシフタ１３(i)が停止している間、各ＳＲフリップフロップＦ１(i)へのクロック入力が阻止される。したがって、レベルシフタ１３(i)とは別にクロック入力の要否に応じて導通するスイッチを設けなくても、開始信号ＳＰを正しく伝送できる。
【００６８】
ここで、上記各ＳＲフリップフロップＦ１では、例えば、図５に示すように、駆動電圧ＶCCと接地レベルとの間に、Ｐ型のＭＯＳトランジスタＰ１、Ｎ型のＭＯＳトランジスタＮ２およびＮ３が互いに直列に接続されており、トランジスタＰ１・Ｎ３のゲートには、負論理のセット信号Ｓバーが印加される。また、トランジスタＮ２のゲートには、正論理のリセット信号Ｒが印加される。さらに、互いに接続された上記両トランジスタＰ１・Ｎ２のドレイン電位は、インバータＩＮＶ１・ＩＮＶ２で、それぞれ反転され、出力信号Ｑとして出力される。一方、駆動電圧ＶCCと接地レベルとの間には、さらに、それぞれ直列に接続されたＰ型のＭＯＳトランジスタＰ４・Ｐ５およびＮ型のＭＯＳトランジスタＮ６・Ｎ７が設けられている。上記両トランジスタＰ５・Ｎ６のドレインは、上記インバータＩＮＶ１の入力に接続されていると共に、両トランジスタＰ５・Ｎ６のゲートは、インバータＩＮＶ１の出力に接続されている。さらに、上記トランジスタＰ４には、リセット信号Ｒが印加されると共に、上記トランジスタＮ７のゲートには、セット信号Ｓバーが印加される。
【００６９】
上記ＳＲフリップフロップＦ１では、図６に示すように、リセット信号Ｒがインアクティブ（ローレベル）の間に、セット信号Ｓバーがアクティブ（ローレベル）に変化すると、上記トランジスタＰ１が導通して、インバータＩＮＶ１の入力をハイレベルに変化させる。これにより、ＳＲフリップフロップＦ１の出力信号Ｑは、ハイレベルへと変化する。
【００７０】
この状態では、リセット信号ＲおよびインバータＩＮＶ１の出力によって、トランジスタＰ４・Ｐ５が導通する。また、リセット信号ＲおよびインバータＩＮＶ１の出力によって、トランジスタＮ２・Ｎ６が遮断される。これにより、セット信号Ｓバーがインアクティブに変化しても、インバータＩＮＶ１の入力は、ハイレベルに維持され、出力信号Ｑは、ハイレベルのまま保たれる。
【００７１】
その後、リセット信号Ｒがアクティブになると、トランジスタＰ４が遮断され、トランジスタＮ２が導通する。ここで、セット信号Ｓバーがインアクティブのままなので、トランジスタＰ１は、遮断され、トランジスタＮ３が導通する。したがって、インバータＩＮＶ１の入力がローレベルに駆動され、出力信号Ｑがローレベルへと変化する。
【００７２】
一方、本参考形態に係るレベルシフタ１３は、例えば、図７に示すように、クロック信号ＣＫをレベルシフトするレベルシフト部１３ａと、クロック信号ＣＫの供給が不要な停止期間に、レベルシフト部１３ａへの電力供給を遮断する電力供給制御部１３ｂと、停止期間中、レベルシフト部１３ａとクロック信号ＣＫが伝送される信号線とを遮断する入力制御部（スイッチ）１３ｃと、停止期間中、上記レベルシフト部１３ａの入力スイッチング素子を遮断する入力スイッチング素子遮断制御部（入力信号制御部）１３ｄと、停止期間中、レベルシフト部１３ａの出力を所定の値に維持する出力安定部（出力安定手段）１３ｅとを備えている。
【００７３】
上記レベルシフト部１３ａは、入力段の差動入力対として、ソースが互いに接続されたＰ型のＭＯＳトランジスタＰ１１・Ｐ１２と、両トランジスタＰ１１・Ｐ１２のソースへ所定の電流を供給する定電流源Ｉｃと、カレントミラー回路を構成し、両トランジスタＰ１１・Ｐ１２の能動負荷となるＮ型のＭＯＳトランジスタＮ１３・Ｎ１４と、差動入力対の出力を増幅するＣＭＯＳ構造のトランジスタＰ１５・Ｎ１６とを備えている。
【００７４】
上記トランジスタＰ１１のゲートには、後述するトランジスタＮ３１を介して、クロック信号ＣＫが入力され、トランジスタＰ１２のゲートには、後述するトランジスタＮ３３を介して、クロック信号の反転信号ＣＫバーが入力される。また、トランジスタＮ１３・Ｎ１４のゲートは、互いに接続され、さらに、上記トランジスタＰ１１・Ｎ１３のドレインに接続されている。一方、互いに接続されたトランジスタＰ１２・Ｎ１４のドレインは、上記トランジスタＰ１５・Ｎ１６のゲートに接続される。なお、トランジスタＮ１３・Ｎ１４のソースは、上記電力供給制御部１３ｂとしてのＮ型のＭＯＳトランジスタＮ２１を介して接地される。
【００７５】
一方、上記トランジスタＰ１１側の入力制御部１３ｃでは、クロック信号ＣＫと上記トランジスタＰ１１のゲートとの間に、Ｎ型のＭＯＳトランジスタＮ３１が設けられている。また、トランジスタＰ１１側の入力スイッチング素子遮断制御部１３ｄでは、トランジスタＰ１１のゲートと駆動電圧ＶCCとの間に、Ｐ型のＭＯＳトランジスタＰ３２が設けられている。同様に、トランジスタＰ１２のゲートには、入力制御部１３ｃとしてのトランジスタＮ３３を介して、クロック信号の反転信号ＣＫバーが印加され、入力スイッチング素子遮断制御部１３ｄとしてのトランジスタＰ３４を介して、駆動電圧ＶCCが与えられる。
【００７６】
また、上記出力安定部１３ｅは、停止期間におけるレベルシフタ１３の出力電圧ＯＵＴを、接地レベルに安定させる構成であり、駆動電圧ＶCCと上記両トランジスタＰ１５・Ｎ１６のゲートとの間に、Ｐ型のＭＯＳトランジスタＰ４１を備えている。
【００７７】
なお、本参考形態では、制御信号ＥＮＡは、ハイレベルの場合、レベルシフタ１３の動作を示すように設定されている。したがって、上記各トランジスタＮ２１〜Ｐ４１のゲートには、制御信号ＥＮＡが印加される。
【００７８】
上記構成のレベルシフタ１３では、制御信号ＥＮＡが動作を示している場合（ハイレベルの場合）、トランジスタＮ２１・Ｎ３１・Ｎ３３が導通し、トランジスタＰ３２・Ｐ３４・Ｐ４１が遮断される。この状態では、定電流源Ｉｃの電流は、トランジスタＰ１１およびＮ１３、あるいは、トランジスタＰ１２およびＮ１４を介した後、さらに、トランジスタＮ２１を介して流れる。また、両トランジスタＰ１１・Ｐ１２のゲートには、クロック信号ＣＫ、あるいは、クロック信号の反転信号ＣＫバーが印加される。この結果、両トランジスタＰ１１・Ｐ１２には、それぞれのゲート−ソース間電圧の比率に応じた量の電圧が流れる。一方、トランジスタＮ１３・Ｎ１４は、能動負荷として働くので、トランジスタＰ１２・Ｎ１４の接続点の電圧は、両ＣＫ・ＣＫバーの電圧レベルの差に応じた電圧となる。当該電圧は、ＣＭＯＳのトランジスタＰ１５・Ｎ１６のゲート電圧となり、両トランジスタＰ１５・Ｎ１６で電力増幅された後、出力電圧ＯＵＴとして出力される。
【００７９】
上記レベルシフタ１３は、クロック信号ＣＫによって、入力段のトランジスタＰ１１・Ｐ１２の導通／遮断を切り換える構成、すなわち、電圧駆動型とは異なり、動作中、入力段のトランジスタＰ１１・Ｐ１２が常時導通する電流駆動型であり、両トランジスタＰ１１・Ｐ１２のゲート−ソース間電圧の比率に応じて、定電流源Ｉｃの電流を分流することによって、クロック信号ＣＫをレベルシフトする。これにより、クロック信号ＣＫの振幅が入力段のトランジスタＰ１１・Ｐ１２のしきい値よりも低い場合であっても、何ら支障なく、クロック信号ＣＫをレベルシフトできる。
【００８０】
この結果、各レベルシフタ１３(i)は、図４に示すように、それぞれに対応する制御信号ＥＮＡiがハイレベルの間、クロック信号ＣＫiとして、波高値が駆動電圧ＶCCよりも低い値（例えば、５［Ｖ］程度）のクロック信号ＣＫと同一形状で、波高値が駆動電圧ＶCC（例えば、１５［Ｖ］程度）に昇圧された出力電圧ＯＵＴを出力できる。
【００８１】
これとは逆に、制御信号ＥＮＡiが動作停止を示している場合（ローレベルの場合）、定電流源Ｉｃから、トランジスタＰ１１およびＮ１３、あるいは、トランジスタＰ１２およびＮ１４を介して流れる電流は、トランジスタＮ２１によって遮断される。この状態では、定電流源Ｉｃからの電流供給がトランジスタＮ２１にて阻止されるため、当該電流に起因する消費電力を削減できる。また、この状態では、両トランジスタＰ１１・Ｐ１２へ電流が供給されないため、両トランジスタＰ１１・Ｐ１２は、差動入力対として動作することができず、出力端、すなわち、両トランジスタＰ１２・Ｎ１４の接続点の電位を決定できなくなる。
【００８２】
さらに、この状態では、各入力制御部１３ｃのトランジスタＮ３１・Ｎ３３が遮断される。これにより、クロック信号ＣＫ（ＣＫバー）を伝送する信号線と、入力段の両トランジスタＰ１１・Ｐ１２のゲートとが切り離され、当該信号線の負荷容量となるゲート容量は、動作中のレベルシフタ１３のもののみに限定される。この結果、当該信号線に複数のレベルシフタ１３(i)が接続されているにも拘わらず、信号線の負荷容量を削減でき、図２に示す制御回路５のように、クロック信号ＣＫ（ＣＫバー）を駆動する回路の消費電力を削減できる。
【００８３】
また、停止中は、各入力スイッチング素子遮断制御部１３ｄのトランジスタＰ３２・Ｐ３４が導通するので、上記両トランジスタＰ１１・Ｐ１２のゲート電圧は、いずれも駆動電圧ＶCCとなり、両トランジスタＰ１１・Ｐ１２が遮断される。これにより、トランジスタＮ２１を遮断する場合と同様に、定電流源Ｉｃが出力する電流分だけ、消費電流を低減できる。なお、この状態では、両トランジスタＰ１１・Ｐ１２は、差動入力対として動作することができないので、上記出力端の電位を決定できない。
【００８４】
加えて、制御信号ＥＮＡが動作停止を示している場合には、さらに、出力安定部１３ｅのトランジスタＰ４１が導通する。この結果、上記出力端、すなわち、ＣＭＯＳのトランジスタＰ１５・Ｎ１６のゲート電位は、駆動電圧ＶCCとなり、出力電圧ＯＵＴがローレベルとなる。これにより、図４に示すように、制御信号ＥＮＡiが動作停止を示している場合、レベルシフタ１３(i)の出力電圧ＯＵＴ（ＣＫi）は、クロック信号ＣＫに拘わらず、ローレベルのまま保たれる。この結果、レベルシフタ１３(i)の停止中における出力電圧ＯＵＴが不定の場合とは異なり、ＳＲフリップフロップＦ１(i)の誤動作を防止でき、安定して動作可能なシフトレジスタ１１を実現できる。
【００８５】
（第２参考形態）
本参考形態では、第１参考形態とは異なり、シフトレジスタが複数段のＤフリップフロップから構成される場合について、図８ないし図１４に基づいて説明する。なお、以降の各形態では、説明の便宜上、先の第１参考形態と同様の機能を有する部材には、同じ参照符号を付して説明を省略する。
【００８６】
すなわち、図８に示すように、本参考形態に係るシフトレジスタ２１は、複数段のＤフリップフロップＦ２(1)…からなるフリップフロップ部２２と、各ＤフリップフロップＦ２(1)毎に設けられ、図１に示すレベルシフタ１３(1)…と同様の構成のレベルシフタ２３(1)…とを備えている。
【００８７】
上記各ＤフリップフロップＦ２(i)は、クロック信号ＣＫiがハイレベルの期間、入力Ｄに応じて出力Ｑを変化させ、ローレベルの間、出力Ｑを維持するＤフリップフロップであって、各ＤフリップフロップＦ２(i)の出力Ｑは、出力Ｓiとして出力されると共に、次段のＤフリップフロップＦ２(i+1)へ入力される。なお、最前段のＤフリップフロップＦ２(1)には、開始信号ＳＰが入力される。
【００８８】
また、図１と同様に、奇数段のレベルシフタ２３(1)…は、動作中、昇圧したクロック信号ＣＫをクロック信号ＣＫ1…として出力すると共に、偶数段のレベルシフタ２３(2)…は、動作中、クロック信号ＣＫとは逆極性で昇圧された信号ＣＫ2…を出力する。なお、偶数奇数に拘わらず、ＤフリップフロップＦ２(i)には、対応するクロック信号ＣＫiと、インバータＩ２(i)で生成されたクロック信号ＣＫiの反転信号とが、それぞれ印加される。
【００８９】
ここで、ＤフリップフロップＦ２(i)の出力Ｓiは、クロック信号ＣＫiが立ち上がるまで変化しないため、図１に示すＳＲフリップフロップＦ１(i)とは異なり、出力Ｓiの立ち上がり時点だけではなく、立ち下がり時点にもクロック信号ＣＫiを必要とする。したがって、本参考形態では、各レベルシフタ２３(i)の入力と出力との論理和を演算するＯＲ回路Ｇ１(i)が設けられており、演算結果を対応するレベルシフタ２３(i)への制御信号ＥＮＡiとして出力している。
【００９０】
上記構成において、図９に示すように、開始信号ＳＰがパルス入力されると、制御信号ＥＮＡ1がハイレベルへと変化して、ＤフリップフロップＦ２(1)へ、昇圧後のクロック信号ＣＫ1が入力される。この結果、開始信号ＳＰがパルス入力された後、次のクロック信号ＣＫ1の立ち上がり時点において、ＤフリップフロップＦ２(1)の出力Ｓ1は、ハイレベルへと変化し、クロック信号ＣＫ1がローレベルの間は、開始信号ＳＰがローレベルへと変化しても、ハイレベルのまま保たれる。
【００９１】
開始信号ＳＰがローレベルへと変化した後、最初にクロック信号ＣＫ1が立ち上がった時点で、ＤフリップフロップＦ２(1)の出力Ｓ1は、ローレベルへと変化する。さらに、この状態では、開始信号ＳＰおよび出力Ｓ1が共にローレベルなので、ＯＲ回路Ｇ１(1)は、制御信号ＥＮＡ1をローレベルへと変化させ、レベルシフタ２３(1)を停止させる。
【００９２】
ここで、各ＤフリップフロップＦ２(i)の出力Ｓiは、次段のＤフリップフロップＦ２(i+1)へ入力され、隣接するＤフリップフロップＦ２(i)・Ｆ２(i+1)には、互いに逆相のクロック信号ＣＫi・ＣＫ+1が入力される。この結果、フリップフロップ部２２は、開始信号ＳＰをクロック信号ＣＫの各エッジ（立ち上がり、および、立ち下がり）毎に、次段へ伝送できる。
【００９３】
上記構成では、各レベルシフタ２３(i)は、対応するＤフリップフロップＦ２(i)がクロック信号ＣＫiの入力を必要としている間、すなわち、ＤフリップフロップＦ２(i)へパルス入力が開始されてから、ＤフリップフロップＦ２(i)がパルス出力を終了するまでの期間、動作し、残余の期間は、動作を停止できる。この結果、第１参考形態と同様に、駆動電圧ＶCCよりも小さな振幅のクロック信号ＣＫで動作可能で、しかも、消費電力の少ないシフトレジスタ２１を実現できる。
【００９４】
さらに、本参考形態に係るフリップフロップ部２２は、第１参考形態とは異なり、入力Ｄとクロック信号ＣＫとに基づいて、出力Ｑを変化させるＤフリップフロップで構成されているので、開始信号ＳＰのパルス幅（クロック数）が変化しても、何ら支障なく、開始信号ＳＰを伝送できる。
【００９５】
例えば、図２に示すサンプリング部３ｂでは、映像信号ＤＡＴをサンプリングするサンプリングトランジスタの駆動能力が低い場合には、より長いサンプリング期間が必要となり、より長いパルス幅（時間）の出力Ｓ1…Ｓnを必要とする。一方、同じ時間のパルス幅であっても、クロック信号ＣＫの周波数が高くなるに従って、クロック数が大きくなる。したがって、開始信号ＳＰのパルス幅の最適値は、サンプリングトランジスタの駆動能力とクロック信号ＣＫの周波数とによって変化する。このため、図１に示すシフトレジスタ１１のように、出力Ｓ1…のパルス幅（クロック数）に応じて、リセット信号Ｒの接続先を設定する構成の場合、所望のパルス幅（クロック数）毎に異なる回路を設計する必要がある。また、同じデータ信号線駆動回路３を異なる周波数のクロック信号ＣＫで駆動する場合や、異なる表示部２の駆動に流用する場合には、最適なパルス幅を確保できず、表示品位を低下させる虞れがある。
【００９６】
これに対して、本参考形態に係るシフトレジスタ２１は、開始信号ＳＰのパルス幅を変更するだけで、所望のパルス幅の出力Ｓ1…を出力できる。したがって、設計の手間を削減できると共に、上記の場合でも表示品位が低下しない画像表示装置１を実現できる。
【００９７】
ただし、図５に示すように、ＳＲフリップフロップＦ１は、後述の図１０に示すＤフリップフロップＦ２に比べて、少ない素子で実現でき、素子の動作速度が同一の場合、より高速に動作できる。さらに、前段の出力Ｓi-1で、次段のレベルシフタ１３(i)の動作／停止を直接制御できるので、上記ＯＲ回路Ｇ１(i)が不要である。この結果、最適なパルス幅（クロック数）が予め決定でき、高速で回路規模の小さなシフトレジスタが要求される場合には、ＳＲフリップフロップＦ１を使用する方が好ましい。
【００９８】
ここで、上記各ＤフリップフロップＦ２では、例えば、図１０に示すように、駆動電圧ＶCCと接地レベルとの間に、Ｐ型のＭＯＳトランジスタＰ５１・Ｐ５２、並びに、Ｎ型のＭＯＳトランジスタＮ５３・Ｎ５４が互いに直列に接続されている。上記トランジスタＰ５２・Ｎ５３のゲートには、入力信号Ｄが印加され、互いに接続された両トランジスタＰ５２・Ｎ５３のドレイン電位は、インバータＩＮＶ５１で反転された後、出力Ｑとして出力される。一方、駆動電圧ＶCCと接地レベルとの間には、さらに、それぞれ直列に接続されたＰ型のＭＯＳトランジスタＰ５５・Ｐ５６、並びに、Ｎ型のＭＯＳトランジスタＮ５７・Ｎ５８が設けられている。上記両トランジスタＰ５６・Ｎ５７のドレインは、インバータＩＮＶ５１の入力に接続され、それぞれのゲートは、インバータＩＮＶ５１の出力に接続されている。さらに、上記トランジスタＰ５１・Ｎ５８のゲートには、クロック信号の反転信号ＣＫバーが印加され、トランジスタＮ５４・Ｐ５５のゲートには、クロック信号ＣＫが印加される。
【００９９】
上記構成のＤフリップフロップＦ２では、クロック信号ＣＫがハイレベルの間、トランジスタＰ５１・Ｎ５４が導通し、トランジスタＰ５５・Ｎ５８が遮断される。これにより、入力Ｄは、トランジスタＰ５２・Ｎ５３で反転された後、インバータＩＮＶ５１で反転される。この結果、出力Ｑは、入力Ｄと同じ値に変化する。これとは逆に、クロック信号ＣＫがローレベルの間、トランジスタＰ５１・Ｎ５４が遮断されるので、トランジスタＰ５２・Ｎ５３は、入力Ｄを反転できない。また、この状態では、トランジスタＰ５５・Ｎ５８が導通して、インバータＩＮＶ５１の出力が入力に帰還される。この結果、クロック信号ＣＫがローレベルの間、出力Ｑは、入力Ｄがハイレベルであっても、クロック信号ＣＫの立ち下がり時点と同じ値に保たれる。したがって、図１１に示すように、ＤフリップフロップＦ２の出力Ｑは、入力Ｄが変化した後、最初に、クロック信号ＣＫが立ち上がった時点で、入力Ｄに追従して変化する。
【０１００】
一方、上記各ＯＲ回路Ｇ１には、例えば、図１２に示すように、各入力ＩＮ(1)…に対応するＰ型のＭＯＳトランジスタＰ６１(1)…からなる直列回路と、各入力ＩＮ(1)…に対応するＮ型のＭＯＳトランジスタＮ６２(1)…からなる並列回路と、Ｐ型のＭＯＳトランジスタＰ６３およびＮ型のＭＯＳトランジスタＮ６４からなるＣＭＯＳインバータとが設けられている。ここで、上記ＯＲ回路Ｇ１は、２入力のＯＲ回路なので、トランジスタＰ６１・Ｎ６２は、それぞれ２つずつ設けられ、トランジスタＰ６１(1)・Ｎ６２(1)のゲートには、入力ＩＮ(1)が印加され、トランジスタＰ６２(2)・Ｎ６２(2)のゲートには、入力ＩＮ(2)が印加される。また、上記直列回路と並列回路とは、互いに直列に接続され、駆動電圧ＶCCと接地レベルとの間に配される。さらに、上記直列回路と並列回路との接続点は、ＣＭＯＳインバータの入力端、すなわち、上記両トランジスタＰ６３・Ｎ６４のゲートに接続される。これにより、ＯＲ回路Ｇ１は、上記ＣＭＯＳインバータの出力端となるトランジスタＰ６３・Ｎ６４のドレインから、入力ＩＮ(1)・ＩＮ(2)の論理和を出力できる。
【０１０１】
ところで、図８では、各ＤフリップフロップＦ２(i)の入出力を論理和して、レベルシフタ２３(i)へ動作／停止を指示するＯＲ回路Ｇ１(i)が設けられているが、各レベルシフタ自体が、ＤフリップフロップＦ２(i)の入出力を論理和して動作／停止を判断できれば、ＯＲ回路Ｇ１(i)を省略できる。
【０１０２】
具体的には、図１３に示すように、本変形例に係るシフトレジスタ２１ａでは、レベルシフタ２３(i)に代えて、制御信号ＥＮＡ1・ＥＮＡ2のいずれかがアクティブ（真）の場合に動作するレベルシフタ２４(i)が設けられている。これに伴い、図８に示すＯＲ回路Ｇ１(i)が省略され、ＤフリップフロップＦ２(i)の入出力が制御信号ＥＮＡ1・ＥＮＡ2として、互いに対応するレベルシフタ２４(i)に直接入力されている。
【０１０３】
上記レベルシフタ２４は、例えば、図１４に示すように、図７に示すレベルシフタ１３と略同様の構成であるが、当該レベルシフタ１３とは異なり、電力供給制御部２４ｂ〜出力安定部２４ｅにおいて、制御信号ＥＮＡ1・ＥＮＡ2に対応して、同数（この場合は２個）の各トランジスタＮ２１〜Ｐ４１が設けられている。具体的には、電力供給制御部２４ｂにおいて、トランジスタＮ２１(1)・Ｎ２１(2)が互いに並列に接続されている。同様に、トランジスタＰ１１に対応する入力制御部２４ｃでは、トランジスタＮ３１(1)・Ｎ３１(2)が、トランジスタＰ１２に対応する入力制御部２４ｃでは、トランジスタＮ３３(1)・Ｎ３３(2)が、それぞれ互いに並列に接続されている。一方、出力安定部２４ｅでは、トランジスタＰ４１(1)・Ｐ４１(2)が互いに直列に接続され、各入力スイッチング素子遮断制御部２４ｄは、互いに直列に接続されたトランジスタＰ３２(1)・Ｐ３２(2)、あるいは、互いに直列に接続されたトランジスタＰ３４(1)・Ｐ３４(2)から構成される。また、本参考形態では、シフトレジスタ２１ａがハイレベルのパルス信号を伝送するので、上記各トランジスタＮ２１(1)〜Ｐ４１(2)のうち、制御信号ＥＮＡ1に対応する方（添字が(1)のもの）のゲートには、制御信号ＥＮＡ1が印加され、制御信号ＥＮＡ2に対応する方（添字が(2)のもの）のゲートには、対応する制御信号ＥＮＡ2が印加される。
【０１０４】
上記構成によれば、制御信号ＥＮＡ1またはＥＮＡ2の少なくとも一方がハイレベルの場合、トランジスタＮ２１(1)・Ｎ２１(2)のいずれかと、トランジスタＮ３１(1)・Ｎ３１(2)のいずれかと、トランジスタＮ３３(1)・Ｎ３３(2)のいずれかとが導通する。また、トランジスタＰ３２(1)・Ｐ３２(2)のいずれかと、トランジスタＰ３４(1)・Ｐ３４(2)のいずれかと、トランジスタＰ４１(1)・Ｐ４１(2)のいずれかとが遮断される。この結果、上記レベルシフタ１３と同様に、レベルシフタ２４が動作する。これとは逆に、制御信号ＥＮＡ1およびＥＮＡ2のいずれもがローレベルの場合、Ｎ型のトランジスタＮ２１(1)〜Ｎ３４(2)全てが遮断され、Ｐ型のトランジスタＰ３１(1)〜Ｐ４１(2)全てが導通するので、上記レベルシフタ１３と同様に、レベルシフタ２４が動作を停止する。この結果、図８に示すレベルシフタ２３(i)と同様に、レベルシフタ２４(i)は、対応するＤフリップフロップＦ２(i)の入出力に応じて、動作／停止でき、同様の効果を得ることができる。
【０１０５】
（第３参考形態）
ところで、上記第１および第２参考形態では、フリップフロップ毎にレベルシフタを設けているが、回路規模の削減が強く要求される場合には、以下の各形態に示すように、複数のフリップフロップ毎にレベルシフタを設けてもよい。本参考形態では、図１５ないし図１９を参照して、複数のＳＲフリップフロップ毎に、レベルシフタが設けられている場合について説明する。
【０１０６】
すなわち、本参考形態に係るシフトレジスタ１１ａでは、図１５に示すように、Ｎ個のＳＲフリップフロップＦ１は、Ｋ個のＳＲフリップフロップＦ１毎に分けられ、複数のブロックＢ1〜ＢPに分割されている。さらに、レベルシフタ１３は、各ブロックＢ毎に設けられている。なお、以下では、説明の便宜上、Ｐ以下で１以上の整数をｉ、Ｋ以下で１以上の整数をｊとすると、ｉ番目のブロックＢiにおいて、ｊ番目のＳＲフリップフロップＦ１を、Ｆ１(i,j)のように参照する。
【０１０７】
さらに、本参考形態では、各ブロックＢi毎に、レベルシフタ１３(i)へ制御信号ＥＮＡiを指示するＯＲ回路Ｇ２(i)が設けられている。当該ＯＲ回路Ｇ２(i)は、当該ブロックＢiへの入力信号と、当該ブロックＢi内の最終段を除くＳＲフリップフロップＦ１(i,1)…Ｆ１i,(K-1)の各出力信号との論理和を算出し、上記レベルシフタ１３(i)へ出力するＫ入力のＯＲ回路である。ここで、ブロックＢiへの入力信号は、最前段のブロックＢ1では、開始信号ＳＰであり、２段目以降のブロックＢiでは、前段のブロックＢi-1の出力信号である。上記ＯＲ回路Ｇ２は、例えば、図１６に示すように、図１２に示すＯＲ回路Ｇ１において、トランジスタＰ６１の個数とトランジスタＮ６２の個数とを入力の数（この場合は、Ｋ個）に増加させた回路によって実現できる。
【０１０８】
これにより、図１７に示すように、当該ブロックＢiへのパルス入力が開始された時点から、最終段より１つ前のＳＲフリップフロップＦ１(i,(K-1))の出力Ｓi,(K-1)のパルス出力が終了する時点まで、レベルシフタ１３(i)への制御信号ＥＮＡiがハイレベルとなる。この結果、レベルシフタ１３(i)は、少なくとも、当該ブロックＢi内のＳＲフリップフロップＦ１(i,1)…Ｆ１(i,K)のいずれかがクロック信号ＣＫiの入力を必要とする間、すなわち、上記パルス入力が開始された時点から、最終段のＳＲフリップフロップＦ１(i,K)がセットされた時点までの間、クロック信号ＣＫiを出力できると共に、上記ＳＲフリップフロップＦ１(i-K)がセットされた後、ＳＲフリップフロップＦ１(i,(K-1))の出力Ｓi,(K-1)のパルス出力が終了した時点で動作を停止できる。
【０１０９】
ここで、本参考形態では、レベルシフタ１３(i)は、当該ブロックＢiのＳＲフリップフロップＦ１(i,j)うち、いずれかがクロック入力を必要としている場合、クロック信号ＣＫiを出力し続けるため、各ＳＲフリップフロップＦ１(i,j)へクロック信号ＣＫiを、そのまま供給すると、図１７中、破線で示すように、ＳＲフリップフロップＦ１(i,j)がリセットされた後、再び、ＳＲフリップフロップＦ１(i,j)がセットされるので、開始信号ＳＰの１パルスから複数のパルスが生成されてしまう。したがって、図１５に示すように、上記シフトレジスタ１１ａには、レベルシフタ１３(i)と各ＳＲフリップフロップＦ１(i,j)との間に、スイッチＳＷi,jが設けられており、前段のＳＲフリップフロップＦ１(i,(j-1))がパルス出力している間のみ、クロック信号ＣＫiをＳＲフリップフロップＦ１(i,j)へ印加している。また、上記スイッチＳＷi,jが遮断されている間、各ＳＲフリップフロップＦ１(i,j)へのセット入力を阻止するために、各ＳＲフリップフロップＦ１(i,j)の負論理のセット端子Ｓバーには、Ｐ型のＭＯＳトランジスタＰi,jを介して駆動電圧ＶCCが印加されている。シフトレジスタ１１ａの最前段では、トランジスタＰ1,1のゲートには、開始信号ＳＰが印加され、残余の段のトランジスタＰi,jのゲートには、前段のＳＲフリップフロップＦ１(i,j-1)の出力Ｓi,j-1が印加される。これにより、スイッチＳＷi,jが遮断されている間、トランジスタＰi,jが導通して、上記セット端子Ｓバーが所定の電位（この場合は、駆動電圧ＶCC）に固定され、セット入力が阻止される。これらの結果、上記開始信号ＳＰは、何ら支障なく、伝送される。なお、例えば、最終段のＳＲフリップフロップＦ１(i,K)など、リセットされた後には、クロック信号ＣＫiが供給されないＳＲフリップフロップＦ１では、上記スイッチＳＷを介さず、直接、クロック信号ＣＫiを入力してもよい。
【０１１０】
上記構成では、第１参考形態に示すように、各ＳＲフリップフロップＦ１毎にレベルシフタ１３を設ける場合に比べれば、レベルシフタ１３とＳＲフリップフロップＦ１との距離は長くなるが、単一のレベルシフタから全てのＳＲフリップフロップへクロック信号ＣＫを供給する従来技術に比べれば、両者間の距離を短縮でき、バッファを削減できるので、第１参考形態と略同様に、消費電力の少ないシフトレジスタ１１ａを実現できる。
【０１１１】
ここで、ブロックＢに含まれるＳＲフリップフロップＦ１の数を増加させると、シフトレジスタ１１ａに含まれるレベルシフタ１３の数を削減できるので、回路構成を簡略化できる。一方、ＳＲフリップフロップＦ１の数を増加させ過ぎると、レベルシフタ１３の駆動能力が不足して、バッファが必要になるので、消費電力が増大してしまう。したがって、余り消費電力を増加させずに、回路規模の削減が要求される場合にはバッファを設けずに、レベルシフタ１３(i)がクロック信号ＣＫ(i)を供給できる範囲内に、各ブロックＢ内のＳＲフリップフロップＦ１の数を設定する方が望ましい。
【０１１２】
なお、上記参考形態では、ＯＲ回路Ｇ２でレベルシフタ１３の動作／停止を制御する場合を例にして説明したが、図１３に示すレベルシフタ２４と同様、図１８に示すように、レベルシフタ１４自体がＯＲ回路Ｇ２への各入力信号に基づいて、動作／停止を決定してもよい。当該レベルシフタ１４は、例えば、図１９に示すように、図１４に示すレベルシフタ２４において、入力と同数（この場合は、Ｋ個）だけ、各トランジスタＮ２１〜Ｐ４１を設けた回路で実現できる。
【０１１３】
（第１の実施形態）
以下では、図２０ないし図２４を参照して、複数のＤフリップフロップ毎に、レベルシフタが設けられている場合について説明する。すなわち、図２０に示すように、本実施形態に係るシフトレジスタ２１ｂは、図８に示すシフトレジスタ２１に類似しているが、Ｎ個のＤフリップフロップＦ２がＫ個のＤフリップフロップＦ２毎に分けられ、複数のブロックＢ1〜ＢPに分割されている。さらに、レベルシフタ２３は、各ブロックＢ毎に設けられている。
【０１１４】
さらに、本実施形態では、各ブロックＢi毎に、レベルシフタ２３(i)へ制御信号ＥＮＡiを指示するＯＲ回路Ｇ３(i)が設けられている。当該ＯＲ回路Ｇ３iは、（Ｋ＋１）入力のＯＲ回路であり、当該ブロックＢi内のＤフリップフロップＦ２(i,1)…Ｆ２(i,K)の各入出力の論理和を算出して、上記レベルシフタ２３(i)へ出力する。ここで、最前段のＤフリップフロップＦ２(i,1)への入力信号は、最前段のブロックＢ1では、開始信号ＳＰであり、２段目以降のブロックＢiでは、前段のブロックＢi-1の出力信号である。上記ＯＲ回路Ｇ３は、例えば、図２１に示すように、図１２に示すＯＲ回路Ｇ１において、トランジスタＰ６１の個数とトランジスタＮ６２の個数とを入力の数（この場合は、Ｋ＋１個）に増加させた回路によって実現できる。
【０１１５】
これにより、図２２に示すように、当該ブロックＢi内のＤフリップフロップＦ２(i,1)…Ｆ２(i,K)のいずれかがクロック信号ＣＫiの入力を必要とする間、すなわち、当該ブロックＢiへのパルス入力が開始された時点から最終段のＤフリップフロップＦ２(i,K)がパルス出力を終了する時点までの期間、レベルシフタ２３(i)への制御信号ＥＮＡiがハイレベルとなり、レベルシフタ２３(i)は、クロック信号ＣＫiを出力できる。また、残余の期間は、制御信号ＥＮＡiがローレベルになるので、レベルシフタ２３(i)は、動作を停止できる。
【０１１６】
上記構成では、第２参考形態に示すシフトレジスタ２１のように、各ＤフリップフロップＦ２毎にレベルシフタ２３を設ける場合に比べれば、レベルシフタ２３とＤフリップフロップＦ２との距離は長くなるが、単一のレベルシフタから全てのＤフリップフロップへクロック信号ＣＫを供給する従来技術に比べれば、両者間の距離を短縮でき、バッファを削減できるので、第２参考形態と略同様に、消費電力の少ないシフトレジスタ２１ｂを実現できる。
【０１１７】
さらに、第３参考形態と同様に、本実施形態では、上記シフトレジスタ２１よりも、レベルシフタ２３の数を削減できる。さらに、余り消費電力を増加させずに、回路規模の削減が要求される場合には、バッファを設けずにレベルシフタ２３(i)がクロック信号ＣＫiを供給できる範囲内に、各ブロックＢi内のＤフリップフロップＦ２の数を設定する方が望ましい。
【０１１８】
また、図２０では、ＯＲ回路Ｇ３でレベルシフタ２３の動作／停止を制御する場合を例にして説明したが、図１８に示すシフトレジスタ１１ｂと同様、図２３に示すシフトレジスタ２１ｃのように、レベルシフタ２５自体がＯＲ回路Ｇ３への各入力信号に基づいて、動作／停止を制御してもよい。当該レベルシフタ２５は、例えば、図２４に示すように、図１９に示すレベルシフタ１４において、入力と同数（この場合は、Ｋ＋１個）だけ、各トランジスタＮ２１〜Ｐ４１を設けた回路で実現できる。
【０１１９】
（第４参考形態）
ところで、上記第３参考形態および第１の実施形態では、レベルシフタあるいはＯＲ回路がＫ，（Ｋ＋１）個の信号を論理和して、レベルシフタの動作／停止を制御する場合について説明した。これに対して、本参考形態では、ラッチ回路を用いて、レベルシフタの動作／停止を制御する場合について、図２５〜図２９を参照しながら説明する。
【０１２０】
具体的には、図２５に示すように、本参考形態に係るシフトレジスタ１１ｃでは、図１５に示すシフトレジスタ１１ａのＯＲ回路Ｇ２(i)に代えて、ラッチ回路３１(i)が設けられている。当該ラッチ回路３１は、当該ブロックＢiの最前段のＳＲフリップフロップＦ１(i,1)へのパルス入力と、最終段のＳＲフリップフロップＦ１(i,K)のパルス出力とをトリガとして出力を変化させるように構成されており、上記パルス入力が開始された時点から、上記パルス出力が開始された時点までの間、レベルシフタ１３(i)へ動作を指示できる。
【０１２１】
上記ラッチ回路３１は、例えば、最初のブロックＢ1を例にすると、図２６に示すように、負論理のセット信号Ｓバーとして、インバータ３１ａで反転された開始信号ＳＰが印加され、正論理のリセット信号Ｒとして、最終段のＳＲフリップフロップＦ１(1,K)の出力Ｓ1,Kが印加されるＳＲフリップフロップ３１ｂを備えている。なお、次段以降のブロックＢiでは、開始信号ＳＰに代えて、前段のブロックＢi-1の出力が印加される。
【０１２２】
上記構成では、図２７に示すように、ラッチ回路３１(i)は、最前段のＳＲフリップフロップＦ１(i,1)への入力がハイレベルへと変化した時点から、出力Ｓi,Kがハイレベルへ変化するまでの間、制御信号ＥＮＡiをハイレベルに設定する。これにより、レベルシフタ１３(i)は、当該期間中、クロック信号ＣＫiを供給し続けることができる。また、出力Ｓi,Kがハイレベルへと変化すると、制御信号ＥＮＡiがローレベルとなり、レベルシフタ１３(i)が動作を停止する。この結果、第３参考形態と同様に、従来よりも少ない消費電力のシフトレジスタ１１ｃを実現できる。
【０１２３】
さらに、本参考形態に係るラッチ回路３１(i)は、第３参考形態のＯＲ回路Ｇ２(i)（レベルシフタ１４(i)）のようにＫ個の信号に基づいてレベルシフタ１３(i)（１４(i)）の動作／停止を判定する場合とは異なり、ブロックＢi内のＳＲフリップフロップＦ１の段数Ｋに拘わらず、２つの信号をトリガとして、制御信号ＥＮＡiを生成している。したがって、判定に必要な信号を伝送する信号線の数を２本に削減できる。ここで、判定用の信号線の数が増加すると、出力Ｓi,jやクロック信号ＣＫ・ＣＫiを伝送する信号線との交差点が増加して、各信号線の容量が増加する虞れがある。ところが、本参考形態では、判定用の信号線が２本に削減されているので、第３参考形態よりも判定用の信号線に起因する配線容量の増加を抑制でき、さらに、消費電力の小さなシフトレジスタ１１ｃを実現できる。
【０１２４】
なお、図２６では、ラッチ回路３１(i)がＳＲフリップフロップから構成される場合を例にして説明したが、これに限るものではない。２つの信号をトリガにして、レベルシフタ１３(i)の動作／停止を制御できれば、上記ラッチ回路３１(i)に代えて、例えば、図２８に示すラッチ回路３２を用いても、同様の効果が得られる。
【０１２５】
上記ラッチ回路３２には、２分周器を構成する２つのＤフリップフロップ３２ａ・３２ｂと、開始信号ＳＰおよび出力Ｓ1,Kの論理和の否定を算出するＮＯＲ回路３２ｃと、ＮＯＲ回路３２ｃの出力を反転するインバータ３２ｄとが設けられている。上記Ｄフリップフロップ３２ａの出力Ｑは、Ｄフリップフロップ３２ｂを介して、Ｄフリップフロップ３２ａへ入力されている。また、Ｄフリップフロップ３２ａには、インバータ３２ｄの出力ＬSETがクロックとして印加され、Ｄフリップフロップ３２ｂには、ＮＯＲ回路３２ｃの出力がクロックとして印加される。さらに、Ｄフリップフロップ３２ａの出力ＬOUTが制御信号ＥＮＡ1として出力される。この結果、図２９に示すように、ラッチ回路３２(i)は、上記ラッチ回路３１(i)と同様に、最前段のＳＲフリップフロップＦ１(i,1)へパルス入力が開始されてから、出力Ｓi,Kの立ち上がり時点まで、ハイレベルの制御信号ＥＮＡiを出力して、レベルシフタ１３(i)に動作を指示できる。
【０１２６】
なお、本参考形態では、ラッチ回路（３１・３２）のトリガとして、最前段のＳＲフリップフロップＦ１(i,1)へのパルス入力の開始と、最終段のＳＲフリップフロップＦ１(i,K)のパルス出力の開始とを用いたが、これに限るものではない。ブロックＢi内のＳＲフリップフロップＦ１がクロック信号ＣＫiを必要とする期間よりも前のタイミングで制御信号ＥＮＡiをアクティブに設定可能な信号と、当該期間の後のタイミングで制御信号ＥＮＡiをインアクティブに設定可能な信号とをトリガとすれば、同様の効果が得られる。
【０１２７】
（第２の実施形態）
本実施形態では、Ｄフリップフロップを用いたシフトレジスタにおいて、ラッチ回路でレベルシフタの動作／停止を制御する構成について、図３０ないし図３４を参照して説明する。
【０１２８】
すなわち、本実施形態に係るシフトレジスタ２１ｄでは、図２０に示すシフトレジスタ２１ｂのＯＲ回路Ｇ３(i)に代えて、図２５に示すラッチ回路３１(i)と略同様、最前段のＤフリップフロップＦ２(i,1)へのパルス入力と、最終段のＤフリップフロップＦ２(i,K)のパルス出力とをトリガとするラッチ回路３３(i)が設けられている。ただし、上述したように、Ｄフリップフロップの場合は、最終段のＤフリップフロップＦ２(i,K)がパルス出力を停止するまでの間、クロック信号ＣＫiが必要なので、上記ラッチ回路３３(i)は、上記パルス入力が開始された時点から、上記パルス出力が停止された時点までの間、レベルシフタ２３(i)へ動作を指示するように構成されている。
【０１２９】
具体的には、上記ラッチ回路３３は、最初のブロックＢ1を例にすると、例えば、図３１に示すように、図２６に示すラッチ回路３１に加えて、出力信号ＬOUTと、最終段の出力Ｓ1,Kとの論理和の否定を算出するＮＯＲ回路３３ｃと、算出結果を反転するインバータ３３ｄとを備えている。なお、次段以降のブロックＢiでは、開始信号ＳＰに代えて、前段のブロックＢi-1の出力が印加される。
【０１３０】
上記構成では、図３２に示すように、ラッチ回路３３(1)は、最前段のＤフリップフロップＦ２(1,1)への入力がハイレベルへと変化した時点から、出力Ｓ1,Kがローレベルへ変化するまでの間、制御信号ＥＮＡ1をハイレベルに設定する。これにより、レベルシフタ２３(1)は、当該期間中、クロック信号ＣＫ1を供給し続けることができる。また、出力Ｓ1,Kがローレベルへと変化すると、制御信号ＥＮＡ1がローレベルとなり、レベルシフタ２３(1)が動作を停止する。この結果、第１の実施形態と同様に、従来よりも少ない消費電力のシフトレジスタ２１ｄを実現できる。
【０１３１】
さらに、本実施形態では、第４参考形態と同様に、レベルシフタ２３の動作／停止の判定に必要な信号線数を削減できるので、第１の実施形態よりも判定用の信号線に起因する配線容量の増加を抑制でき、さらに、消費電力の小さなシフトレジスタ２１ｄを実現できる。
【０１３２】
なお、図３１では、ラッチ回路３３がＳＲフリップフロップから構成される場合を例にして説明したが、これに限るものではない。２つの信号をトリガにして、レベルシフタ１３の動作／停止を制御できれば、上記ラッチ回路３１(i)に代えて、例えば、図３３に示すラッチ回路３４を用いても、同様の効果が得られる。
【０１３３】
当該ラッチ回路３４では、図３１に示すＮＯＲ回路３３ｃおよびインバータ３３ｄが、図２８に示すラッチ回路３２に付加されている。この結果、図３４に示すように、ラッチ回路３４は、上記ラッチ回路３３と同様に、ブロックＢiの最前段のＤフリップフロップＦ２(i,1)へパルス入力が開始された時点から、最終段のＤフリップフロップＦ２(i,K)がパルス出力を終了した時点まで、ハイレベルの制御信号ＥＮＡiを出力して、レベルシフタ２３(i)に動作を指示できる。
【０１３４】
なお、本実施形態では、ラッチ回路（３３〜３４）のトリガとして、最前段のＤフリップフロップＦ２(i,1)へのパルス入力の開始と、最終段のＤフリップフロップＦ２(i,K)のパルス出力の終了とを用いたが、これに限るものではない。ブロックＢi内のＤフリップフロップＦ２がクロック信号ＣＫiを必要とする期間よりも前のタイミングで制御信号ＥＮＡiをアクティブに設定可能な信号と、当該期間の後のタイミングで制御信号ＥＮＡiをインアクティブに設定可能な信号とをトリガとすれば、同様の効果が得られる。
【０１３５】
（第３の実施形態）
以下では、図３５を参照して、上記第１および第２の実施形態と同様、レベルシフタ２３（２４、２５）が複数のＤフリップフロップＦ２へクロック信号ＣＫを供給するシフトレジスタ２１ｂ〜２１ｄにおいて、さらに消費電力を削減可能な構成について説明する。
【０１３６】
具体的には、本実施形態に係るシフトレジスタは、上記シフトレジスタ２１ｂ〜２１ｄと同様の構成であるが、各ＤフリップフロップＦ２(i,j)毎にクロック信号制御回路２６(i,j)が設けられており、レベルシフタ２３(i)（２４(i)、２５(i)：以下では、２３(i)で代表する）は、クロック入力が必要なＤフリップフロップＦ２のみに昇圧後のクロック信号ＣＫ(i)を供給している。
【０１３７】
上記クロック信号制御回路２６(i,j)は、図３５に示すように、クロック信号ＣＫiが伝送される信号線上に設けられたスイッチＳＷ１(i,j)と、クロック信号ＣＫiの反転信号ＣＫiバーの伝送線上に設けられたスイッチＳＷ２(i,j)とを備えている。両スイッチＳＷ１(i,j)・ＳＷ２(i,j)は、図８に示すレベルシフタ２３(i,j)と同様、ＤフリップフロップＦ２(i,j)の入出力の論理和を算出するＯＲ回路Ｇ１(i,j)によって制御され、ＤフリップフロップＦ２(i,j)がクロック信号ＣＫi（ＣＫiバー）を必要とするときに導通すると共に、クロック入力が不要な場合に遮断される。さらに、クロック信号制御回路２６(i,j)には、ＤフリップフロップＦ２(i,j)のクロック入力端子と接地電位との間に設けられたＮ型のＭＯＳトランジスタＮ７１(i,j)と、ＤフリップフロップＦ２(i,j)の反転クロック入力端子と駆動電圧ＶCCとの間に設けられたＰ型のＭＯＳトランジスタＰ７２(i,j)とが設けられている。上記トランジスタＮ７１(i,j)のゲートには、ＯＲ回路Ｇ１(i,j)の出力がインバータＩＮＶ７１(i,j)で反転された後で印加されており、上記トランジスタＰ７２(i,j)のゲートには、ＯＲ回路Ｇ１(i,j)の出力が印加される。
【０１３８】
上記構成では、対応するＤフリップフロップＦ２(i,j)が昇圧後のクロック信号ＣＫi（ＣＫiバー）を必要な期間、上記スイッチＳＷ１(i,j)（ＳＷ２(i,j)）が導通して該ＤフリップフロップＦ２(i,j)へクロック信号ＣＫi（ＣＫiバー）を印加する。一方、クロック入力が不要な期間には、上記スイッチＳＷ１(i,j)・ＳＷ２(i,j)が遮断され、例えば、ＤフリップフロップＦ２(i,j)など、両スイッチＳＷ１(i,j)・ＳＷ２(i,j)以降の回路と、レベルシフタ２３(i)とを切り離す。さらに、クロック入力が不要な期間には、上記両トランジスタＮ７１(i,j)・Ｐ７２(i,j)が導通して、ＤフリップフロップＦ２(i,j)のクロック入力端子および反転入力端子をそれぞれ所定の値（ローレベルおよびハイレベル）に維持するので、上記両入力端子が不定の場合とは異なり、ＤフリップフロップＦ２(i,j)の誤動作を抑制できる。
【０１３９】
上記構成によれば、クロック入力が不要な期間中、両スイッチＳＷ１(i,j)・ＳＷ２(i,j)以降の回路と、レベルシフタ２３(i)とが切り離されるので、レベルシフタ２３(i)は、現時点でクロック信号ＣＫ(i)を必要とするＤフリップフロップＦ２(i,j)のみを駆動すればよい。したがって、ブロックＢi内の全ＤフリップフロップＦ２(i,1)〜Ｆ２(i,K)を駆動する場合に比べて、レベルシフタ２３(i)の負荷容量を大幅に削減でき、消費電力を削減できる。この結果、消費電力の小さなシフトレジスタを実現できる。
【０１４０】
なお、上記では、ＤフリップフロップＦ２(i,j)毎にクロック信号制御回路２６(i,j)が設けられている場合を例にして説明したが、これに限るものではなく、例えば、複数のＤフリップフロップＦ２毎にクロック信号制御回路２６を設けてもよい。この場合、両スイッチＳＷ１・ＳＷ２は、両スイッチＳＷ１・ＳＷ２に接続されるＤフリップフロップＦ２がクロック入力を必要としている間、すなわち、最前段のＤフリップフロップＦ２へのパルス入力が開始されてから、最終段のＤフリップフロップＦ２がパルス出力を終了するまでの間、導通できるように、例えば、図２０に示すＯＲ回路Ｇ３や図３０（図３３）に示すラッチ回路３３（３４）と同様の回路によって制御される。この場合は、各ＤフリップフロップＦ２毎にクロック信号制御回路２６を設ける構成と比較すると、レベルシフタ２３（２４、２５）の負荷容量は大きくなるが、クロック信号制御回路２６の数を削減できるので、回路構成を簡略化できる。
【０１４１】
（第５参考形態）
ところで、例えば、図２に示すデータ信号線駆動回路３や走査信号線駆動回路４では、上記各形態に係るシフトレジスタ（１１・１１ａ〜１１ｃ・２１・２１ａ〜２１ｄ）の各段の出力が、タイミングを示す信号として、直接使用される場合もあるが、複数段の出力を論理演算した信号がタイミング信号として使用されることもある。
【０１４２】
以下では、第１・第３および第４参考形態のように、ＳＲフリップフロップＦ１を用いたシフトレジスタにおいて、複数段の出力を論理演算する場合に好適な構成について、図３６および図３７を参照しながら説明する。なお、ＳＲフリップフロップＦ１を用いた構成であれば、他の形態にも適用できるが、以下では、第１参考形態の場合を例にして説明する。
【０１４３】
すなわち、本参考形態に係るシフトレジスタ１１ｄは、図１に示すシフトレジスタ１１の構成に加えて、互いに隣接する２つの出力Ｓi・Ｓi+1の論理積を演算し、演算結果をタイミング信号ＳＭＰiとして出力するＡＮＤ回路Ｇ４(i)を備えている。さらに、最前段のＳＲフリップフロップＦ１(1)の前段には、ＳＲフリップフロップＦ１(0)が設けられ、当該ＳＲフリップフロップＦ１(0)の出力Ｓ0と、出力Ｓ1との論理積を算出して出力するＡＮＤ回路Ｇ４(0)が設けられている。また、ＳＲフリップフロップＦ１(0)には、負論理のセット信号として、開始信号ＳＰの反転信号ＳＰバーが印加されており、上記ＳＲフリップフロップＦ１(0)の出力は、次段となるレベルシフタ１３(1)に制御信号ＥＮＡ1として入力される。なお、ＳＲフリップフロップＦ１(0)は、他段のＳＲフリップフロップＦ１(i)と同様に、伝送するパルス信号のパルス幅に応じた段数（この場合は、２段）だけ後のレベルシフタ１３(2)の出力ＣＫ2が印加される。
【０１４４】
ここで、各ＳＲフリップフロップＦ１(0)、Ｆ１(1)…の出力Ｓ0、Ｓ1…のうち、出力Ｓ0のみが、単一のＡＮＤ回路Ｇ４(0)に接続されており、他の出力Ｓiは、２つのＡＮＤ回路Ｇ４(i-1)・Ｇ４(i)とに接続されている。この結果、ＳＲフリップフロップＦ１(0)と、残余のＳＲフリップフロップＦ１(i)とは、出力負荷が異なり、仮に同じタイミングで駆動したとしても、出力Ｓ0と残余の出力Ｓ1…とは、クロック信号ＣＫに対する遅延時間が互いに異なってしまう。したがって、クロック信号ＣＫの周波数が高い場合には、遅延時間のズレに起因するタイミングのバラツキを抑えるため、上記ＡＮＤ回路Ｇ４(0)の出力信号は、後段の回路では使用されないダミー信号ＤＵＭＭＹとなり、残余のＡＮＤ回路Ｇ４(1)…の出力ＳＭＰ1…のみが、映像信号抽出に使用される。
【０１４５】
上記構成において、ＳＲフリップフロップＦ１(0)には、他段とは異なり、クロック信号ＣＫに同期しない反転信号ＳＰバーが負論理のセット信号として印加されているので、出力Ｓ0のタイミング（立ち上がりやパルス幅など）は、他のＳＲフリップフロップＦ１(1)…の出力Ｓ1…と異なっている。ところが、上述したように、出力Ｓ0は、ダミー信号ＤＵＭＭＹとして後段の回路で使用されない。したがって、出力Ｓ0のタイミングが異なっていたとしても、シフトレジスタ１１ｄは、何ら支障なく、所定の時間ずつ、タイミングの異なるタイミング信号ＳＭＰ1…を出力できる。
【０１４６】
さらに、上記構成では、ＳＲフリップフロップＦ１(0)へ反転信号ＳＰバーが印加され、レベルシフタ１３が省かれている。したがって、ＳＲフリップフロップＦ１(0)にもレベルシフタ１３を設ける場合に比べて、レベルシフタ１３の数を削減できる。
【０１４７】
なお、上記全ての形態では、レベルシフタ（１３・１４・２３〜２５）が電流駆動型の場合を例にして説明したが、図３８に示すように電圧駆動型のレベルシフタ４１を用いてもよい。当該レベルシフタ４１のレベルシフト部４１ａは、入力スイッチング素子として、クロック信号ＣＫに応じて導通／遮断されるＮ型のＭＯＳトランジスタＮ８１と、クロック信号ＣＫの反転信号ＣＫバーに応じて導通／遮断されるＮ型のＭＯＳトランジスタＮ８２とを備えている。各トランジスタＮ８１（Ｎ８２）のドレインには、負荷となるＰ型のＭＯＳトランジスタＰ８３（Ｐ８４）を介して駆動電圧ＶCCが印加されており、両トランジスタＮ８１・Ｎ８２のソースは、接地されている。また、上記トランジスタＮ８２・Ｐ８４の接続点の電位は、レベルシフタ４１の出力ＯＵＴとして出力されると共に、上記トランジスタＰ８３のゲートへ印加される。同様に、上記トランジスタＮ８１・Ｐ８３の接続点の電位は、レベルシフタ４１の反転出力ＯＵＴバーとして出力されると共に、上記トランジスタＰ８４のゲートへ印加される。
【０１４８】
一方、上記レベルシフタ４１には、入力開放スイッチ部（スイッチ）４１ｂとして、Ｎ型のＭＯＳトランジスタＮ９１・Ｎ９２が設けられており、レベルシフタ４１の動作中、上記トランジスタＮ８１のゲートには、トランジスタＮ９１を介してクロック信号ＣＫが印加されると共に、上記トランジスタＮ８２のゲートには、トランジスタＮ９２を介してクロック信号ＣＫの反転信号ＣＫバーが印加される。
【０１４９】
さらに、上記レベルシフタ４１には、入力安定部４１ｃとして、Ｎ型のＭＯＳトランジスタＮ９３およびＰ型のＭＯＳトランジスタＰ９４が設けられている。これにより、レベルシフタ４１の停止中、上記トランジスタＮ８１のゲートは、トランジスタＮ９３を介して接地され、上記トランジスタＮ８２のゲートには、トランジスタＰ９４を介して駆動電圧ＶCCが印加される。なお、上記入力安定部４１ｃは、出力安定手段に対応し、上記両トランジスタＮ８１・Ｎ８２への入力電圧を制御して、出力を安定させる。ここで、レベルシフタ４１は、電圧駆動型であり、出力ＯＵＴを変化する場合にのみ電力を消費するので、レベルシフタ４１の停止時に、入力電圧で出力電圧を制御しても電力消費が発生しない。
【０１５０】
本形態では、制御信号ＥＮＡがハイレベルの場合、レベルシフタ４１の動作を示しているので、上記トランジスタＮ９１・Ｎ９２・Ｐ９４のゲートには、制御信号ＥＮＡが印加され、トランジスタＮ９３には、制御信号ＥＮＡがインバータＩＮＶ９１にて反転された後、印加されている。
【０１５１】
上記構成では、制御信号ＥＮＡがハイレベルの場合、トランジスタＮ９１・Ｎ９２が導通し、トランジスタＮ８１・Ｎ８２がクロック信号ＣＫ、および、その反転信号ＣＫバーに応じて導通／遮断する。これにより、出力ＯＵＴは、クロック信号ＣＫがハイレベルの場合、駆動電圧ＶCCのレベルにまで昇圧され、ローレベルの場合、接地レベルとなる。
【０１５２】
これとは逆に、制御信号ＥＮＡがローレベルの場合には、トランジスタＮ９３・Ｐ９４が導通するので、トランジスタＮ８１が遮断、トランジスタＮ８２が導通する。この結果、出力ＯＵＴは接地レベルに保たれ、反転出力ＯＵＴバーは、駆動電圧ＶCCに維持される。また、この状態では、両トランジスタＮ９１・Ｎ９２が遮断されているので、入力スイッチング素子としてのトランジスタＮ８１（Ｎ８２）のゲートは、クロック信号ＣＫ（ＣＫバー）の伝送線から切り離される。これにより、例えば、図２に示す制御回路５など、クロック信号ＣＫ（ＣＫバー）の駆動回路の負荷容量および消費電力を削減できる。
【０１５３】
なお、図３８では、レベルシフタ１３・２３と同様、１つの制御信号ＥＮＡで動作／停止を制御する場合を例にして説明したが、上記レベルシフタ１４・２４・２５と同様に、トランジスタＮ９１〜Ｐ９４・インバータＩＮＶ９１の数を制御信号ＥＮＡの数に応じて増加させれば、複数の制御信号ＥＮＡで動作／停止を制御できる。
【０１５４】
上記構成のレベルシフタ４１を用いた場合であっても、レベルシフタ４１が複数設けられており、クロック出力が不要なレベルシフタ４１の少なくとも１つが停止するので、単一のレベルシフタがシフトレジスタの全フリップフロップへクロック信号を供給する場合に比べて、各レベルシフタの負荷容量を削減でき、シフトレジスタの消費電力を削減できる。
【０１５５】
ただし、上記全ての形態に示す電流駆動型のレベルシフタ１３（１４・２３〜２５：以下では、レベルシフタ１３で代表する）は、動作中、入力スイッチング素子（Ｐ１１・Ｐ１２）へ常時電流が流れているので、クロック信号ＣＫの振幅が入力スイッチング素子（トランジスタＮ８１・Ｎ８２）のしきい値よりも低く、レベルシフタ４１が動作できない場合であっても、何ら支障なく、クロック信号ＣＫを昇圧できる。また、クロック出力の要否に応じて、レベルシフタ１３を停止させているので、出力を変化させない場合であっても電力を消費するレベルシフタ１３が複数設けられているにも拘わらず、消費電力の増大を抑制できる。したがって、電流駆動型のレベルシフタ１３を用いる方が望ましい。
【０１５６】
なお、上記第１ないし第３の実施形態および第３、第４参考形態では、Ｋ個のフリップフロップ（Ｆ１・Ｆ２）毎にレベルシフタ（１３・１４・２３〜２５）を設ける場合を例にして説明したが、シフトレジスタが複数のブロックに分割され、各ブロック毎にレベルシフタが設けられていれば、各ブロックに含まれるフリップフロップの数が同じでなくても、略同様の効果が得られる。
【０１５７】
さらに、上記各形態では、シフトレジスタの適用例として、画像表示装置を例にして説明したが、シフトレジスタの駆動電圧よりも低い振幅のクロック信号ＣＫが与えられる用途であれば、本発明に係るシフトレジスタを広く適用できる。ただし、画像表示装置では、解像度の向上と表示面積の拡大とが強く求められているため、シフトレジスタの段数が多く、かつ、レベルシフタの駆動能力を十分に確保できないことが多い。したがって、画像表示装置の駆動回路に適用した場合は、特に効果的である。
【０１５８】
【発明の効果】
本発明に係るシフトレジスタは、以上のように、フリップフロップが複数のブロックに分けられ、駆動電圧よりも小さな振幅のクロック信号を昇圧するレベルシフタは、当該各ブロック毎に設けられていると共に、上記複数のレベルシフタのうち、その時点で上記入力パルスの伝送に上記クロック信号の入力を必要としないブロックに対応するレベルシフタの少なくとも１つは停止する構成である。
【０１５９】
当該構成では、シフトレジスタに複数のレベルシフタが設けられているので、各レベルシフタからフリップフロップへの距離を短縮できる。また、複数のレベルシフタのうち、少なくとも１つは、動作を停止している。これらの結果、低電圧のクロック信号入力で動作可能で、かつ、低消費電力なシフトレジスタを実現できるという効果を奏する。
【０１６０】
本発明に係るシフトレジスタは、上記構成において、特定ブロックがクロック端子に昇圧された上記クロック信号が入力されるＤフリップフロップを含み、上記特定ブロックへ入力される信号と上記特定ブロックの上記フリップフロップの各出力信号とに基づいて、上記特定ブロックが上記伝送を行う所定期間にあるか否かの出力を行う回路を備え、特定レベルシフタは、上記回路の上記出力に基づいて、当該特定ブロックへのパルス入力が開始された時点で動作を開始し、当該特定ブロックの最終段のフリップフロップがパルス出力を終了した後に、動作を停止する構成である。
【０１６１】
あるいは、シフトレジスタは、上記特定ブロックが上記Ｄフリップフロップを含み、上記特定ブロックへ入力される信号と上記特定ブロックの最終段の上記フリップフロップの出力信号とに基づいて、上記特定ブロックが上記伝送を行う所定期間にあることを、上記所定期間が開始したことを上記所定期間の終了まで記憶保持する出力を行うことで示すラッチ回路を備え、上記特定ブロックに対応する上記特定レベルシフタは、上記ラッチ回路の上記出力に基づいて、少なくとも当該特定ブロックへのパルス入力が開始された時点から当該特定ブロックの最終段のフリップフロップがパルス出力を終了した時点まで動作を行う構成である。
【０１６２】
当該構成によれば、特定レベルシフタは、特定ブロックのＤフリップフロップが動作する際に必要な期間に、レベルシフト後のクロック信号を供給し、Ｄフリップフロップへのクロック信号の入力が不要な場合には、動作を停止するので、互いに異なるパルス幅の入力パルスを伝送可能で、かつ、消費電力の少ないシフトレジスタを実現できるという効果を奏する。
【０１６３】
本発明に係るシフトレジスタは、上記構成において、上記レベルシフタは、入力スイッチング素子を備えた電流駆動型のレベルシフト部を含んでいる構成である。例えば、上記レベルシフタは、動作中、上記クロック信号を印加する入力スイッチング素子が常時導通する電流駆動型のレベルシフト部を含んでいる構成である。
【０１６４】
当該構成によれば、電流駆動型のレベルシフタのうち、少なくとも１つが動作を停止するので、クロック信号の振幅が入力スイッチング素子のしきい値電圧よりも低い場合でもレベルシフト可能で、かつ、消費電力が少ないシフトレジスタを実現できるという効果を奏する。
【０１６５】
本発明に係るシフトレジスタは、上記構成のシフトレジスタにおいて、上記レベルシフト部へ、上記入力スイッチング素子が遮断するレベルの信号を与えて、当該レベルシフタを停止させる入力信号制御部が例えば上記レベルシフタに設けられている構成である。
【０１６６】
当該構成によれば、入力信号制御部が入力信号のレベルを制御して、入力スイッチング素子を遮断するので、停止中は、動作中に入力スイッチング素子へ流れる電流の分だけ、消費電力を低減できるという効果を奏する。
【０１６７】
本発明に係るシフトレジスタは、上記構成において、上記レベルシフト部への電力供給を停止して、当該レベルシフタを停止させる電力供給制御部を備えていている構成である。
【０１６８】
当該構成によれば、各レベルシフト部への電力供給を停止して、当該レベルシフタを停止させるので、停止中、動作中にレベルシフタで消費する電力の分だけ、消費電力を低減できるという効果を奏する。
【０１６９】
本発明に係るシフトレジスタは、上記各構成において、上記レベルシフト部とクロック信号の伝送線との間に、当該レベルシフタが停止している間、開放されるスイッチが設けられている構成である。
【０１７０】
当該構成では、クロック信号線へ接続される入力スイッチング素子は、動作中のレベルシフタのものに限定されるので、クロック信号線の負荷容量を削減でき、クロック信号線を駆動する回路の消費電力を削減できるという効果を奏する。
【０１７１】
本発明に係る画像表示装置は、以上のように、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方は、上述のいずれかの構成のシフトレジスタを備えている構成である。
【０１７２】
当該構成によれば、データ信号線駆動回路および走査信号線駆動回路の少なくとも一方に、上記各構成のシフトレジスタを備えているので、消費電力が少ない画像表示装置を実現できるという効果を奏する。
【０１７３】
本発明に係る画像表示装置は、上記構成において、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、互いに同一の基板上に形成されている構成である。
【０１７４】
当該構成によれば、データ信号線の数および走査信号線の数が増加しても、基板外に出す信号線の数が変化しないので、各信号線の容量の不所望な増大を防止できると共に、集積度の低下を防止できるという効果を奏する。
【０１７５】
本発明に係る画像表示装置は、上記構成において、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいる構成である。
【０１７６】
当該構成では、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、いずれも、多結晶シリコン薄膜トランジスタからなるスイッチング素子を含んでいるので、消費電力が少なく、かつ、表示面積の広い画像表示装置を実現できるという効果を奏する。
【０１７７】
本発明に係る画像表示装置は、上記構成において、上記データ信号線駆動回路、走査信号線駆動回路および各画素は、６００度以下のプロセス温度で製造されたスイッチング素子を含んでいる構成である。
【０１７８】
当該構成によれば、通常のガラス基板（歪み点が６００度以下のガラス基板）を使用しても、歪み点以上のプロセスに起因するソリやタワミが発生しないので、実装がさらに容易で、より表示面積の広い画像表示装置を実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態の第１参考形態を示すものであり、セット・リセット・フリップフロップを含んで構成されるシフトレジスタの要部構成を示すブロック図である。
【図２】上記シフトレジスタを用いた画像表示装置の要部構成を示すブロック図である。
【図３】上記画像表示装置において、画素の構成例を示す回路図である。
【図４】上記シフトレジスタの動作を示すタイミングチャートである。
【図５】上記シフトレジスタで用いられるセット・リセット・フリップフロップの構成例を示す回路図である。
【図６】上記セット・リセット・フリップフロップの動作を示すタイミングチャートである。
【図７】上記シフトレジスタにおいて、レベルシフタの構成例を示す回路図である。
【図８】本発明の実施形態の第２参考形態を示すものであり、Ｄフリップフロップを含んで構成されるシフトレジスタの要部構成を示すブロック図である。
【図９】上記シフトレジスタの動作を示すタイミングチャートである。
【図１０】上記Ｄフリップフロップの構成例を示す回路図である。
【図１１】上記Ｄフリップフロップの動作を示すタイミングチャートである。
【図１２】上記シフトレジスタで用いられるＯＲ回路の構成例を示す回路図である。
【図１３】上記シフトレジスタの変形例を示すブロック図である。
【図１４】上記シフトレジスタにおいて、レベルシフタの構成例を示す回路図である。
【図１５】本発明の実施形態の第３参考形態を示すものであり、複数のセット・リセット・フリップフロップ毎にレベルシフタが設けられたシフトレジスタを示すブロック図である。
【図１６】上記シフトレジスタで用いられるＯＲ回路の構成例を示す回路図である。
【図１７】上記シフトレジスタの動作を示すタイミングチャートである。
【図１８】上記シフトレジスタの変形例を示すブロック図である。
【図１９】上記シフトレジスタにおいて、レベルシフタの構成例を示す回路図である。
【図２０】本発明の第１の実施形態を示すものであり、複数のＤフリップフロップ毎にレベルシフタが設けられたシフトレジスタを示すブロック図である。
【図２１】上記シフトレジスタで用いられるＯＲ回路の構成例を示す回路図である。
【図２２】上記シフトレジスタの動作を示すタイミングチャートである。
【図２３】上記シフトレジスタの変形例を示すブロック図である。
【図２４】上記シフトレジスタにおいて、レベルシフタの構成例を示す回路図である。
【図２５】本発明の実施形態の第４参考形態を示すものであり、レベルシフタの動作を制御するためのラッチ回路と、セット・リセット・フリップフロップとを含むシフトレジスタを示すブロック図である。
【図２６】上記ラッチ回路の構成例を示すブロック図である。
【図２７】上記シフトレジスタの動作を示すタイミングチャートである。
【図２８】上記ラッチ回路の他の構成例を示すブロック図である。
【図２９】上記ラッチ回路の動作を示すタイミングチャートである。
【図３０】本発明の第２の実施形態を示すものであり、上記ラッチ回路と、Ｄフリップフロップとを含むシフトレジスタを示すブロック図である。
【図３１】上記ラッチ回路の構成例を示すブロック図である。
【図３２】上記シフトレジスタの動作を示すタイミングチャートである。
【図３３】上記ラッチ回路の他の構成例を示すブロック図である。
【図３４】上記ラッチ回路の動作を示すタイミングチャートである。
【図３５】本発明の第３の実施形態を示すものであり、各ブロックのレベルシフタが当該ブロック内のＤフリップフロップに選択的にクロック信号を供給する場合に設けられるクロック信号制御回路を示す回路図である。
【図３６】本発明の実施形態の第５参考形態を示すものであり、シフトレジスタの要部構成を示すブロック図である。
【図３７】上記シフトレジスタの動作を示すタイミングチャートである。
【図３８】本発明の変形例を示すものであり、電圧駆動型のレベルシフタを示す回路図である。
【図３９】従来例を示すものであり、レベルシフタを含むシフトレジスタを示すブロック図である。
【符号の説明】
１ 画像表示装置
３ データ信号線駆動回路
４ 走査信号線駆動回路
１１・１１ａ〜１１ｄ・２１・２１ａ〜２１ｃ シフトレジスタ
１３・１４・２３〜２５・４１ レベルシフタ
１３ａ・１４ａ・２３ａ〜２５ａ・４１ａ レベルシフト部
１３ｂ・１４ｂ・２３ｂ〜２５ｂ 電力供給制御部
１３ｃ・１４ｃ・２３ｃ〜２５ｃ 入力制御部（スイッチ）
１３ｄ・１４ｄ 入力スイッチング素子遮断制御部（入力信号制御部）
１３ｅ・１４ｅ・２３ｅ〜２５ｅ 出力安定部（出力安定手段）
２３ｄ〜２５ｄ 入力スイッチング素子遮断制御部（入力信号制御部）
３１〜３４ ラッチ回路
４１ｂ 入力開放スイッチ部（スイッチ）
４１ｃ 入力安定部（出力安定手段）
Ｂ1… ブロック（特定ブロック）
Ｆ１(1)… ＳＲフリップフロップ（フリップフロップ）
Ｆ２(1)… Ｄフリップフロップ（フリップフロップ）
Ｇ３(1)… ＯＲ回路（回路）
Ｐ１１・Ｐ１２ トランジスタ（入力スイッチング素子）
ＰＩＸ 画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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