(57)【特許請求の範囲】
【請求項１】
所望の機能を実現する内部回路部と、
外部から入力した複数の信号からなる外部信号群を所定のラッチ信号により一括ラッチし内部信号群として前記内部回路部へ出力するラッチ回路部と、
前記ラッチ回路部のラッチタイミングを測定する第１テストモードと前記所望の機能を実現する通常動作モードとの切り替えを制御する第１モード信号が前記第１テストモードに設定されている時に、前記内部信号群が前記外部信号群に対応する期待値信号群に一致しているか否かを確認する試験回路部とを含み、
前記試験回路部は、少なくともラッチ信号発生手段、比較手段、調整信号生成手段、プログラム手段、調整信号選択手段及び、外部出力手段を備え、更に、
前記ラッチ信号発生手段が、前記外部信号群の変化開始タイミングに同期して生成される第１開始信号と前記調整信号選択手段により選択され出力されたタイミング調整信号に基づき前記ラッチ信号を生成して出力し、
前記比較手段が、予め定めた第１外部信号群を前記ラッチ回路部に入力し、前記ラッチ信号によりラッチして出力した第１内部信号群と、前記第１外部信号群に対応して予め定めてある第１参照信号群とが一致しているか否かを比較して比較結果信号を出力し、
前記調整信号生成手段が、前記第１モード信号、前記比較結果信号及び前記第１外部信号群の変化開始タイミングに同期して生成される第２開始信号に基づいて第１調整信号を出力し、
前記プログラム手段は、所定の第２調整信号を出力し、
前記調整信号選択手段は、前記第１テストモード時には前記調整信号生成手段が出力した第１調整信号を、又前記通常動作モード時には前記プログラム手段が出力した第２調整信号を選択して、前記タイミング調整信号として出力し、
前記外部出力手段は、前記第１テストモード時に前記比較結果信号が所定の結果を示したときの前記第１調整信号に基づくタイミング調整情報を外部に出力するものであることを特徴とする半導体装置。
【請求項２】
前記比較手段は、前記第１内部信号群と前記第１参照信号群とを比較入力とする比較器と、この比較器の出力信号を前記ラッチ信号によりラッチし前記比較結果信号として出力する第１ラッチ回路とを少なくとも備える請求項１記載の半導体装置。
【請求項３】
前記ラッチ信号発生手段は、前記第１外部信号群の変化開始タイミングに同期して生成される所定時間幅のラッチスタート信号と前記タイミング調整信号を入力し、このタイミング調整信号に基づいて前記ラッチスタート信号から所定時間遅れたラッチセット信号を出力する可変遅延回路と、前記ラッチセット信号をラッチし前記ラッチ信号として出力する第２ラッチ回路とを少なくとも備える請求項１又は２に記載の半導体装置。
【請求項４】
前記調整信号生成手段は、前記第２開始信号を計数入力とし、前記比較結果信号を計数停止入力とし、計数結果をｐビット（但し、ｐは２以上の整数とする）の第１調整信号として出力するカウンタ回路を少なくとも備える請求項１乃至３いずれか１項に記載の半導体装置。
【請求項５】
前記プログラム手段は少なくともｐ個のフューズ素子を備える請求項１乃至４いずれか１項に記載の半導体装置。
【請求項６】
複数の前記第１参照群信号に対応するデータを記憶する参照レジスタ回路を更に備え、前記比較器に前記参照レジスタ回路を介して前記第１参照群信号を入力するようにした請求項２記載の半導体装置。
【請求項７】
前記可変遅延回路は、互いに容量値が異なるｐ個の容量素子と、ｐ個のスイッチ素子と、少なくとも（ｐ＋１）個のインバータ回路を含み、このインバータ回路はｊ番目（但し、ｊは１≦ｊ≦ｐを満足する整数）のインバータ回路の出力端を（ｊ＋１）番目のインバータ回路の入力端と接続するようにして全ての前記インバータ回路をカスケード接続したインバータチェーンとし、前記ｊ番目のインバータ回路の出力端と前記（ｊ＋１）番目のインバータ回路の入力端との共通接続点と第１電源との間にｊ番目の容量素子とｊ番目のスイッチ素子の直列接続体を接続し、前記各スイッチ素子の導通／非導通を前記タイミング調整信号により制御し、前記ラッチスタート信号を１番目のインバータ回路の入力端に入力するようにした請求項３記載の半導体装置。
【請求項８】
前記内部回路は、不良素子部を置換する冗長回路部備える請求項１乃至７いずれか１項に記載の半導体装置。
【請求項９】
前記内部回路は複数の単位記憶セルを配列した記憶セルアレイを含む請求項１乃至８いずれか１項に記載の半導体装置。
【請求項１０】
前記第１外部信号群が前記記憶セルアレイのアドレスを指定するアドレス信号である請求項９記載の半導体装置。
【請求項１１】
請求項８乃至１０いずれか１項に記載の半導体装置を所定のウェハ上に形成する第１工程と、
前記半導体装置の前記内部回路部を検査し、必要に応じて冗長回路部に置換するための置換情報を作成する第２工程と、
前記半導体装置を第１テストモードにして、ラッチ手段が所定の第１外部信号群をラッチするラッチタイミングを測定し、最適ラッチタイミングとなるタイミング調整情報を作成する第３工程と、
前記タイミング調整情報に基づいてプログラム手段に書き込むと共に前記置換情報に基づいて置換処理を施す第４工程と、
この第４工程を完了した前記半導体装置について前記内部回路部を検査する第５工程と、
前記第４工程を完了した前記半導体装置について、少なくとも前記第１外部信号群を入力したときの前記内部回路部の動作が正常か否かを通常動作モードで確認する第６工程と、を含むことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体記憶装置におけるアドレス信号のように、外部から入力した複数の外部信号群を一括ラッチし内部信号群として所定の内部回路部に供給する複数信号一括ラッチ手段を有する半導体装置に関する。
【０００２】
【従来の技術】
本発明の典型的な適用対象である半導体記憶装置を例として説明する。図１４は従来の半導体記憶装置の模式的なブロック図である。図１４を参照すると、この従来の半導体記憶装置は、メモリセルアレイ，センスアンプ，ロウデコーダ，カラムデコーダ、冗長セル部（図示せず）等を含む記憶セル部５０３と、外部から入力されるアドレス信号Ｓ５０１を所定のラッチ信号Ｓ５０３によりラッチ内部アドレス信号Ｓ５０２として記憶セル部５０３に供給するアドレスラッチ回路５０５と、アドレス信号Ｓ５０１の変化開始タイミングに基づいて生成された第１開始信号Ｓ５０８に基づきラッチ信号Ｓ５０３を生成してアドレスラッチ回路５０５を含む他の回路へ出力するラッチ信号発生回路５１１と、記憶セル部５０３から出力される信号Ｓ５１０を外部出力信号Ｓ５１５として外部へ出力する出力バッファ５１６を含み構成されている。
【０００３】
図１５は、この半導体記憶装置のアドレスラッチタイミングの試験方法の一例を説明するための模式的なタイミングチャートである。この半導体記憶装置のアドレスラッチタイミングの試験方法は、先ず、所定の期待アドレスの記憶セルに“１”を、それ以外のアドレスの各記憶セルに“０”をそれぞれ書き込んでおく。次に、外部から所定のスキューを有する期待アドレス信号を入力してセルデータを読み出し、“１”を読み出すことができれば当該半導体記憶装置はアドレスラッチタイミング規格を満足していると判定している。このように従来の半導体記憶装置においては、期待アドレスの記憶セルに対して実際にデータの書き込み／読み出しを行うことによりラッチタイミングの試験を行っている。
【０００４】
図１６は従来の半導体記憶装置の試験方法の一例を示すフローチャートである。先ず所定のウェハ処理工程により所望の半導体記憶装置をウェハ上に形成する（Ｐ８０１）。次に、このウェハ上の半導体記憶装置について各メモリセルの試験を行う。この工程では、冗長セルへの置換前で不良セルが混在しているため、アドレスラッチタイミングの試験は行えない（Ｐ８０２）。次に、セルの試験結果に基づいて不良セルを冗長セルに置換するための置換情報を作成する（Ｐ８０３）。次に、置換情報に基づき不良セルを冗長セルへ置換するためにフューズのトリミング等の置換処理を行う（Ｐ８０４）。次に、不良メモリセルを冗長セルに置換済みの半導体記憶装置の各メモリセルを検査する（Ｐ８０５）。次に、所定のアドレスについてアドレスラッチタイミングの試験を行う（Ｐ８０６）。プロセスばらつきによりラッチタイミングが早いデバイスは、アドレスラッチタイミングの試験で不良となる。又、アドレスラッチタイミングの試験で不良発生が著しく、大きな調整が必要な場合は、再設計してアドレスラッチタイミングの調整を行い、ウェハ処理工程からやり直す。
【０００５】
【発明が解決しようとする課題】
例えば上述した半導体記憶装置において、アドレスラッチタイミングと読み出しスピードは、トレードオフの関係にある。図１７は、この関係を説明するための模式的なタイミングチャートである。図１７に示すとおり、アドレス信号にタイミングばらつき、言い換えるとスキューがある場合、アドレスラッチタイミングが早すぎるとアドレス取込ミスが発生してしまい、入力したアドレス以外のセルデータを読み出してしまう。又、アドレスラッチタイミングが遅すぎると読み出しスピードが遅れてしまう。従って、外部から供給されるアドレス信号のスキューに対応しながら半導体記憶装置を高速動作させるためには、アドレス信号の取込ミスが発生せず、且つ読み出しスピードが速いラッチポイントを測定し調整することが必要となる。
【０００６】
従って、本発明の目的は、外部信号群を一括ラッチし内部信号群として所定の内部回路部に供給する複数信号一括ラッチ手段を有する半導体装置であって、製造上のばらつきが大きい場合にも外部信号群のラッチタイミングを調整することで歩留を向上させことができると共に、外部信号群のスキュー等の顧客仕様変更にも低コスト且つ短期間で対応することができる半導体装置及び試験方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】
そのため、本発明による半導体装置は、所望の機能を実現する内部回路部と、外部から入力した複数の信号からなる外部信号群を所定のラッチ信号により一括ラッチし内部信号群として前記内部回路部へ出力するラッチ回路部と、
前記ラッチ回路部のラッチタイミングを測定する第１テストモードと前記所望の機能を実現する通常動作モードとの切り替えを制御する第１モード信号が前記第１テストモードに設定されている時に、前記内部信号群が前記外部信号群に対応する期待値信号群に一致しているか否かを確認する試験回路部とを含み、
前記試験回路部は、少なくともラッチ信号発生手段、比較手段、調整信号生成手段、プログラム手段、調整信号選択手段及び、外部出力手段を備え、更に、
前記ラッチ信号発生手段が、前記外部信号群の変化開始タイミングに同期して生成される第１開始信号と前記調整信号選択手段により選択され出力されたタイミング調整信号に基づき前記ラッチ信号を生成して出力し、
前記比較手段が、予め定めた第１外部信号群を前記ラッチ回路部に入力し、前記ラッチ信号によりラッチして出力した第１内部信号群と、前記第１外部信号群に対応して予め定めてある第１参照信号群とが一致しているか否かを比較して比較結果信号を出力し、
前記調整信号生成手段が、前記第１モード信号、前記比較結果信号及び前記第１外部信号群の変化開始タイミングに同期して生成される第２開始信号に基づいて第１調整信号を出力し、
前記プログラム手段は、所定の第２調整信号を出力し、
前記調整信号選択手段は、前記第１テストモード時には前記調整信号生成手段が出力した第１調整信号を、又前記通常動作モード時には前記プログラム手段が出力した第２調整信号を選択して、前記タイミング調整信号として出力し、
前記外部出力手段は、前記第１テストモード時に前記比較結果信号が所定の結果を示したときの前記第１調整信号に基づくタイミング調整情報を外部に出力するものであることを特徴とする。
【０００８】
このとき、前記比較手段は、前記第１内部信号群と前記第１参照信号群とを比較入力とする比較器と、この比較器の出力信号を前記ラッチ信号によりラッチし前記比較結果信号として出力する第１ラッチ回路とを少なくとも備えて構成される。又、前記ラッチ信号発生手段は、前記第１外部信号群の変化開始タイミングに同期して生成される所定時間幅のラッチスタート信号と前記タイミング調整信号を入力し、このタイミング調整信号に基づいて前記ラッチスタート信号から所定時間遅れたラッチセット信号を出力する可変遅延回路と、前記ラッチセット信号をラッチし前記ラッチ信号として出力する第２ラッチ回路とを少なくとも備えて構成される。又、前記調整信号生成手段は、前記第２開始信号を計数入力とし、前記比較結果信号を計数停止入力とし、計数結果をｐビット（但し、ｐは２以上の整数とする）の第１調整信号として出力するカウンタ回路を少なくとも備えて構成される。又、前記プログラム手段は少なくともｐ個のフューズ素子を備えて構成される。又、複数の前記第１参照群信号を記憶する参照レジスタ回路を更に備え、前記比較器に前記参照レジスタ回路を介して前記第１参照群信号を入力するようにしてもよい。又、前記可変遅延回路は、互いに容量値が異なるｐ個の容量素子と、ｐ個のスイッチ素子と、少なくとも（ｐ＋１）個のインバータ回路を含み、このインバータ回路はｊ番目（但し、ｊは１≦ｊ≦ｐを満足する整数）のインバータ回路の出力端を（ｊ＋１）番目のインバータ回路の入力端と接続するようにして全ての前記インバータ回路をカスケード接続したインバータチェーンとし、前記ｊ番目のインバータ回路の出力端と前記（ｊ＋１）番目のインバータ回路の入力端との共通接続点と第１電源との間にｊ番目の容量素子とｊ番目のスイッチ素子の直列接続体を接続し、前記各スイッチ素子の導通／非導通を前記タイミング調整信号により制御し、前記ラッチスタート信号を１番目のインバータ回路の入力端に入力するようにしてもよい。
【０００９】
又、前記内部回路は、不良素子部を置換する冗長回路部備えることができる。
【００１０】
又、前記内部回路は複数の単位記憶セルを配列した記憶セルアレイを含むことができる。このとき、前記第１外部信号群は前記記憶セルアレイのアドレスを指定するアドレス信号とすることができる。
【００１１】
又、本発明の半導体装置の試験方法は、
本発明の半導体装置を所定のウェハ上に形成する第１工程と、
前記半導体装置の前記内部回路部を検査し、必要に応じて冗長回路部に置換するための置換情報を作成する第２工程と、
前記半導体装置を第１テストモードにして、ラッチ手段が所定の第１外部信号群をラッチするラッチタイミングを測定し、最適ラッチタイミングとなるタイミング調整情報を作成する第３工程と、
前記タイミング調整情報に基づいてプログラム手段に書き込むと共に前記置換情報に基づいて置換処理を施す第４工程と、
この第４工程を完了した前記半導体装置について前記内部回路部を検査する第５工程と、
前記第４工程を完了した前記半導体装置について、少なくとも前記第１外部信号群を入力したときの前記内部回路部の動作が正常か否かを通常動作モードで確認する第６工程と、を含むことを特徴とする。
【００１２】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００１３】
図１は、本発明の半導体装置の一実施形態を示す模式的なブロック図である。尚、図１では煩瑣を避けて分かり易くするため構成要素間の接続、本発明の構成に直接関わりのない入出力信号端、電源端、信号等の表示は省略してある。図１を参照すると、本実施形態の半導体装置は、チップ１の中に所望の機能を実現する内部回路部３と、外部から入力した複数の信号からなる外部信号群を所定のラッチ信号により一括ラッチし内部信号群として内部回路部３へ出力するラッチ回路部５と、ラッチ回路部５のラッチタイミングを測定する第１テストモードと所望の機能を実現する通常動作モードとの切り替えを制御するモード信号が外部から入力されるモード信号入力端７と、第１テストモード時に、内部信号群が外部信号群に対応する期待値信号群に一致しているか否かを確認する試験回路部１０とを含み構成される。尚、特に限定されないが以下の説明では、モード信号が活性状態のとき第１テストモードとなり、非活性状態のとき通常動作モードになるものとする。又、論理動作は正論理として説明する。
【００１４】
試験回路部１０は、少なくともラッチ信号発生手段１１、比較手段１２、調整信号生成手段１３、プログラム手段１４、調整信号選択手段１５及び、外部出力手段１６を備えている。ラッチ信号発生手段１１は、外部信号群の変化開始タイミングに同期して生成される第１開始信号と調整信号選択手段１５により選択して出力されたタイミング調整信号に基づきラッチ信号を生成して出力する。比較手段１２は、予め定めた第１外部信号群をラッチ回路部５に入力し、ラッチ信号によりラッチして出力した第１内部信号群と、第１外部信号群に対応して予め定めてある第１参照信号群とが一致しているか否かを比較して比較結果信号を出力する。調整信号生成手段１３は、第１外部信号群の変化開始タイミングに同期して生成される第２開始信号、モード信号及び比較結果信号に基づき第１調整信号を生成して出力し、プログラム手段１４は、所定の第２調整信号を出力する。調整信号選択手段１５は、第１テストモード時に調整信号生成手段１３が出力した第１調整信号を、又所望の機能を実現する通常動作モード時にはプログラム手段１４が出力した第２調整信号を選択し、タイミング調整信号として出力する。外部出力手段１６は、第１テストモード時に比較結果信号が所定の結果を示したときの第１調整信号に基づくタイミング調整情報を外部に出力する。尚、プログラム手段１４は、第１テストモードでのラッチタイミングの測定後に、通常動作モード時に所望の第２調整信号を出力するようにこのタイミング調整情報に基づいてフューズ切断等のプログラム処理が施される。
【００１５】
次に、本発明を適用する典型的な半導体装置である内部回路部３が記憶セルアレイ及びアドレスデコーダ、センス増幅回路等の周辺回路を備え、ラッチ回路部５がアドレスラッチ回路からなる半導体記憶装置を具体例としてより詳細に説明する。図２は、本実施形態の具体例である半導体記憶装置の模式的なブロック図で、試験回路部１１０の構成を中心に示してある。図２を参照すると、この半導体記憶装置は、記憶セルアレイ、センスアンプ、ロウデコーダ、カラムデコーダ、冗長セル部（図示せず）等を含む内部回路部１０３と、ラッチ回路部５であるアドレスラッチ回路１０５と、アドレスラッチ回路１０５のラッチタイミングを測定する第１テストモードと記憶セルに対する読み書き動作を行う通常動作モードとの切り替えを制御するモード信号Ｓ９が外部から入力されるモード信号入力端１０７と、試験回路部１１０を含み構成されている。又、試験回路部１１０は、ラッチ信号発生手段１１であるラッチ信号発生回路１１１、比較手段１２である一致検出回路１１２、調整信号生成手段１３であるカウンタ回路１１３、プログラム手段１４であるフューズ回路１１４、調整信号選択手段１５であるセレクタ１１５及び、外部出力手段１６である出力バッファ１１６を備えている。
【００１６】
アドレスラッチ回路１０５は、外部から入力された外部信号群である（ｍ＋１）ビット（但し、ｍは正の整数）のアドレス信号Ａｄｄｒｅｓｓ＿０〜ｍ（以下、単にアドレス信号Ｓ１とする）をラッチ信号Ｓ３によりラッチし、内部信号群である内部アドレス信号ＡｄｄｒｅｓｓＩｎ＿０〜ｍ（以下、単に内部アドレス信号Ｓ２とする）を内部回路部１０３等に出力する。アドレスラッチ回路１０５の内部アドレス信号Ｓ２は、ラッチ信号Ｓ３が非活性状態のときアドレス信号Ｓ１に応じて変化している。ラッチ信号Ｓ３が、非活性状態から活性状態へ変化すると、この変化時点での内部アドレス信号Ｓ２を、ラッチ信号Ｓ３が活性状態の間そのまま保持する。
【００１７】
ラッチ信号発生回路１１１は、アドレス信号Ｓ１の変化開始タイミングに同期して生成される第１開始信号Ｓ８とセレクタ１１５から出力されるタイミング調整信号Ｓ７に基づきラッチ信号Ｓ３を生成して出力する。
【００１８】
一致検出回路１１２は、モード信号Ｓ９が活性状態のとき、第１内部信号群である内部アドレス信号Ｓ２ｓと、第１参照信号群である期待アドレス信号とを比較し比較結果を比較結果信号Ｓ４として出力する。尚、内部アドレス信号Ｓ２ｓは、外部からラッチ信号発生回路１１１に入力された第１外部信号群である所定のアドレス信号Ｓ１ｓをラッチ信号Ｓ３でラッチして内部回路部１０３等へ出力した信号であり、期待アドレス信号はアドレス信号Ｓ１ｓに対応させて予め設定した信号で、参照信号生成部１２５により生成される信号である。
【００１９】
カウンタ回路１１３は、モード信号Ｓ９、比較結果信号Ｓ４及びアドレス信号Ｓ１の変化開始タイミングに同期して生成される第２開始信号Ｓ５に基づいて計数動作を行い、第１調整信号であるｐビット（但し、ｐは２以上の整数）のカウント値信号Ｓ６を出力する。
【００２０】
フューズ回路１１４は、モード信号９が非活性状態のとき、少なくともｐビットの第２調整信号Ｓ１０を出力する。尚、第２調整信号Ｓ１０は初期値は例えば全て“０”で、プログラム処理が施された後はラッチタイミング測定の結果得られたタイミング調整情報に応じた値となる。セレクタ１１５は、モード信号９が活性状態か非活性状態かに応じて、それぞれカウント値信号Ｓ６、又は第２調整信号Ｓ１０を選択し、タイミング調整信号Ｓ７としてラッチ信号発生回路１１１に出力する。出力バッファ１１６は、モード信号９が活性状態か非活性状態かに応じて、それぞれカウント値信号Ｓ６、又は例えば内部回路部１０３の記憶セル読み出しデータ信号Ｓ２０を外部に出力する。
【００２１】
次に主な構成要素について具体的に説明する。先ず、ラッチ信号発生回路１１１について説明する。図３は、ラッチ信号発生回路１１１の一例を示すブロック図であり、図４は図３の可変遅延回路１２１の一例を示すブロック図である。図３，４を参照すると、ラッチ信号発生回路１１１は可変遅延回路１２１とＲＳフリップフロップ（以下、ＲＳＦ／Ｆとする）１２２で構成できる。可変遅延回路１２１は、第１開始信号Ｓ８とタイミング調整信号Ｓ７（Shift_1 〜Shift_p ）を入力し、タイミング調整信号Ｓ７に応じた時間だけ第１開始信号Ｓ８を遅らせた遅延信号Ｓ８ｄをＲＳＦ／Ｆ１２２のセット入力端（Ｓ）に出力する。ＲＳＦ／Ｆ１２２のリセット入力端（Ｒ）には第１開始信号Ｓ８が入力され、出力端Ｑからラッチ信号Ｓ３を出力する。可変遅延回路１２１は、互いに容量値が異なるｐ個の容量素子Ｃ１〜Ｃｐと、ｐ個のスイッチ素子１５１_1〜１５１_pと、少なくとも（ｐ＋１）個のインバータ回路１５２_1〜１５２_(p+1)を含み、このインバータ回路１５２_1〜１５２_(p+1)はｊ番目（但し、ｊは１≦ｊ≦ｐを満足する整数）インバータ回路１５２_jの出力端と（ｊ＋１）番目のインバータ回路１５２_(j+1)の入力端とノードＮｊで共通接続するようにして全てのインバータ回路をカスケード接続したインバータチェーンとし、ノードＮｊと第１電源である例えば低電位側電源（以下、ＧＮＤとする）との間にｊ番目の容量素子Ｃｊとｊ番目のスイッチ素子１５１_jの直列接続体を接続し、スイッチ素子１５１_jの導通／非導通をタイミング調整信号Ｓ７の信号Shift_j により制御する。この例では、信号Shift_j が高レベルのときノードＮｊとＧＮＤとの間に容量素子Ｃｊが接続されインバータ回路１５２_jの出力負荷を大きくした状態になる。従って、タイミング調整信号Ｓ７により可変遅延回路１２１の遅延量を制御できる。又、第１開始信号Ｓ８を第１インバータ回路１５２_1の入力端に入力し、インバータ回路１５２_(p+1)の出力端から遅延信号Ｓ８ｄを出力する。尚、容量素子Ｃ１〜Ｃｐの容量値は、Ｃｊ＜Ｃ(j+1) 、具体的には例えばＣ１＝ＣｐＦとしたとき、Ｃｊ＝２（ｊ−１）  ×ＣｐＦとなるようにしておけばＣｐＦステップで付加する容量値を制御できる。尚、第１開始信号Ｓ８を入力する入力端と遅延信号Ｓ８ｄを出力する出力端との間のインバータチェーンを構成するインバータ回路の数が偶数個になるように必要に応じてインバータ回路を追加しておくのが好ましい。これにより遅延信号Ｓ８ｄを第１開始信号Ｓ８と同相にできる。
【００２２】
次に一致検出回路１１２について説明する。図５は一致検出回路１１２の一例を説明するための図で、（ａ）は全体の概略ブロック図、（ｂ）は（ａ）の比較器１２３の具体例の概略ブロック図である。図５を参照すると、一致検出回路１１２は比較器１２３とＤフリップフロップ（以下、Ｄ−Ｆ／Ｆとする）１２４と参照信号生成部１２５を含み構成できる。比較器１２３は内部アドレス信号Ｓ２と期待アドレス信号Ｓ１２を入力して比較し暫定比較信号を出力する。具体的には、例えば図５（ｂ）に示すように（ｍ＋１）個の排他的論理和回路（以下、EXORとする）１３１と（ｍ＋１）入力の論理和の反転回路（以下、ＮＯＲとする）１３３を用い、各EXOR１３１に内部アドレス信号Ｓ２と期待アドレス信号Ｓ１２の互いに対応するビットの信号をそれぞれ入力し、各EXOR１３１の出力信号を全てＮＯＲ１３３に入力して、ＮＯＲ１３３の出力端から暫定比較信号が出力される。期待アドレス信号Ｓ１２は、所定のアドレス信号Ｓ１ｓに対応するように設定してあるので、アドレス信号Ｓ１ｓが入力され、十分時間が経過して内部アドレス信号Ｓ２ｓが完全に変化し終わると暫定比較信号が高レベルに変化する。又、Ｄ−Ｆ／Ｆ１２４はモード信号Ｓ９が活性状態になるとリセット解除され、データ入力端（Ｄ）に入力している暫定比較信号をラッチ信号Ｓ３が非活性状態から活性状態へ変化するタイミングでラッチし比較結果信号Ｓ４として出力する。参照信号生成部１２５は、アドレス信号Ｓ１ｓに対応させて予め設定した期待アドレス信号Ｓ１２を生成して比較器１２３に供給する。尚、参照信号生成部１２５は、例えばアドレス信号Ｓ１ｓが１アドレスに対応するだけの場合は、対応する期待アドレス信号Ｓ１２も１アドレスに対応すればよいので、各EXOR１３１の一方の入力端を期待アドレス信号Ｓ１２に対応させて予め高レベル又は低レベルに設定しておくことで期待アドレス信号Ｓ１２を生成できるが、複数のアドレスについてラッチタイミングの測定を実施したい場合、すなわち複数のアドレスが所定のアドレス信号Ｓ１ｓとして設定されている場合は、例えば複数の期待アドレス信号Ｓ１２を記憶する参照レジスタ回路及びその選択回路等により参照信号生成部１２５を構成することで容易に対応できる。或いは、複数の期待アドレス信号Ｓ１２に対応するデータを、テスタ等により外部から参照レジスタ回路にその都度書き込むようにすることもできる。
【００２３】
次にカウンタ回路１１３について説明する。図６は、カウンタ回路１１３の一例の概略ブロック図である。図６を参照すると、このカウンタ回路１１３は２入力の一方が反転入力端となっているＡＮＤ１３５とｐ個のＪＫフリップフロップ（以下、ＪＫ−Ｆ／Ｆとする）１３７_1〜１３７_pとを備え構成される。ＡＮＤ１３５の反転入力端に比較結果信号Ｓ４を、正転入力端にアドレス信号Ｓ１の変化開始タイミングに同期して生成される第２開始信号Ｓ５をそれぞれ入力し、カウント動作を制御している。ｐ個のＪＫ−Ｆ／Ｆ１３７_1〜１３７_pは、ＪＫ−Ｆ／Ｆ１３７_jの／Ｑ出力をＪＫ−Ｆ／Ｆ１３７_(j+1)のクロック（以下、ＣＬＫとする）入力に入力すようにして全てをカスケード接続し、ＡＮＤ１３５の出力をＪＫ−Ｆ／Ｆ１３７_1のＣＬＫ入力に入力し、各ＪＫ−Ｆ／Ｆの反転入力端となっているリセット入力（Ｒ）にモード信号Ｓ９を入力し、各ＪＫ−Ｆ／ＦのＪ入力及びＫ入力を全てＶddに接続している。又、ＪＫ−Ｆ／Ｆ１３７_1〜１３７_pの各Ｑ出力が、ＪＫ−Ｆ／Ｆ１３７_1のＱ出力を最下位ビット（ＬＳＢ）とし、ＪＫ−Ｆ／Ｆ１３７_pのＱ出力を最上位ビット（ＭＳＢ）とするカウント値信号Ｓ６（Ｑ_1〜Ｑ_p）を構成している。この構成により、カウンタ回路１１３はモード信号Ｓ９が活性状態になるとリセットが解除され、比較結果信号Ｓ４が非活性状態である間、第２開始信号Ｓ５が入力される毎にカウント値をインクリメントしていく。又、比較結果信号Ｓ４が活性状態になるとその時点でカウント動作を停止し比較結果信号Ｓ４が活性状態になる直前のカウント値信号Ｓ６を保持する。更に、モード信号Ｓ９が活性状態から非活性状態に変化する時点で、カウンタ回路１１３はリセットされカウント値信号Ｓ６はカウント値０に対応する信号になる。
【００２４】
次に、フューズ回路１１４について説明する。図７はフューズ回路１１４の一例を説明するための図で、（ａ），（ｂ）はそれぞれ回路全体を示す模式的なブロック図と単位フューズブロックの構成例を示す図である。図７を参照すると、フューズ回路１１４は高電位側電源（以下、Ｖddとする）とＧＮＤとの間にｐ個の単位フューズブロック１２６を全て並列に接続し、各単位フューズブロック１２６の所定のノードから出力される信号により第２調整信号Ｓ１０を構成する。単位フューズブロック１２６は、例えば抵抗素子１２７とフューズ素子１２８，１２９により構成できる。接続端１２６ａと抵抗素子１２７の一端との間にフューズ素子１２８を、又接続端１２６ｂと抵抗素子１２７の他端との間にフューズ素子１２９をそれぞれ接続し、フューズ素子１２８と抵抗素子１２７の共通接続点であるノードＮ１２６Ｈ、又はフューズ素子１２９と抵抗素子１２７の共通接続点であるノードＮ１２６Ｌを当該単位フューズブロック１２６の所定のノードとすればよい。尚、抵抗素子１２７の抵抗値はフューズ素子１２８，１２９の抵抗値に比べて十分大きく（少なくとも１０倍以上）なっていればよく、通常は数１００ｋΩ以上の抵抗値としてある。例えば接続点１２６ａ，１２６ｂをＶddとＧＮＤにそれぞれ接続し、ノードＮ１２６Ｈを所定のノードとすると、この単位フューズブロック１２６は初期には高レベルを出力するが、フューズ素子１２８を切断すると、低レベルを出力するようになる。尚フューズ素子１２８，１２９のいずれか一方は省略することもできるが、図７（ｂ）のような構成で、所定のノード求められるレベルに応じてフューズ素子１２８，１２９のいずれか一方を必ず切断するようにしておけば実使用時の無駄な消費電流を低減できる。尚、単位フューズブロック１２６の数は、ｐ個に限定されるものでなく、タイミング調整信号Ｓ７となる第２調整信号Ｓ１０を構成するビット数に応じて調整すればよい。
【００２５】
次に図２の試験回路部１１０全体の動作について説明する。図８は試験回路部１１０の動作を説明するための模式的なタイミングチャートである。以下、図２〜８を参照して説明する。
【００２６】
先ず、例えば外部（通常テスタ）で制御してモード信号Ｓ９を活性状態にする。モード信号Ｓ９が活性状態になると、一致検出回路１１２及びカウンタ回路１１３のリセットが解除される。又、セレクタ１１５はカウンタ回路１１３が出力するカウント値信号Ｓ６を選択しタイミング調整信号Ｓ７としてラッチ信号発生回路１１１に出力し、出力バッファ１１６もカウント値信号Ｓ６を選択し外部出力信号Ｓ１５として外部に出力する。次に、外部（通常テスタ）から所定のアドレス信号Ｓ１ｓを入力すると、試験回路部１１０を含む半導体記憶装置の図示されていない例えばアドレス遷移検出回路（以下、ＡＴＤ回路とする）がアドレス信号の変化開始を検知し、第１開始信号Ｓ８及び第２開始信号Ｓ５を含む所定の信号を発生する。セレクタ１１５によりカウント値信号Ｓ６がタイミング調整信号Ｓ７としてラッチ信号発生回路１１１に出力されるので、図４の可変遅延回路１２１のスイッチ素子１５１_1〜１５１_pが選択的に導通し、インバータ回路１５２_1〜１５２_pに選択的に容量素子が付加され、第１開始信号Ｓ８に対する遅延信号Ｓ８ｄの遅延量が制御される。カウント値信号Ｓ６の初期値を例えば“０”とすると、第１開始信号Ｓ８に対する遅延信号Ｓ８ｄの初期遅延量はインバータ回路１５２_1〜１５２_(p+1)による遅延のみとなる。第１開始信号Ｓ８が活性状態では、Ｄ−Ｆ／Ｆ１２４がリセット解除されているので、遅延信号Ｓ８ｄがそのまま、Ｄ−Ｆ／Ｆ１２４のＱ出力端からラッチ信号Ｓ３として出力される。ラッチ信号Ｓ３はアドレスラッチ回路６に入力されアドレス信号Ｓ１がラッチされ内部アドレス信号Ｓ２として出力される。一致検出回路１１２でラッチ信号Ｓ３発生時にアドレス信号Ｓ１ｓを入力したときの内部アドレス信号Ｓ２ｓと予め設定されている期待アドレスＳ１２とを比較し、一致していれば比較結果信号Ｓ４を活性化する。期待アドレス信号Ｓ１２と不一致の場合第２開始信号Ｓ５によりカウンタ回路１１３のカウント値をインクリメントして、２サイクル目の読み出し動作が開始され、アドレス信号Ｓ１ｓの入力以降の上記動作を繰り返しセレクタ１１５よりタイミング調整信号Ｓ７がラッチ信号発生回路１１１に入力され可変遅延回路１２１にＣ１容量が付加される。１サイクル目より付加される容量値が増えているため、ラッチ信号Ｓ３の出力が遅れる。この動作が一致検出回路１１２で内部アドレス信号Ｓ２ｓと期待アドレス信号Ｓ１２とが一致するまで３サイクル目、４サイクル目と繰り返される。一致検出回路１１２で内部アドレス信号Ｓ２ｓと期待アドレス信号Ｓ１２が一致すると比較結果信号Ｓ４が活性化されカウンタ回路２に入力される。比較結果信号Ｓ４が活性化されると第２開始信号Ｓ５が高レベルとなってもカウンタ回路１１３のカウント値はインクリメントされず、そのときのカウント値Ｘｓを保持する。出力バッファ１１６は、カウント値信号Ｓ１１６を外部出力信号Ｓ１５として外部に出力しているので、この保持されたカウント値Ｘｓを図示されていないテスタ等で測定し、この測定結果によりアドレスラッチタイミングを調整するタイミング調整情報を作成する。試験終了後、このタイミング調整情報を基にフューズトリミング工程にてフューズ回��１１４のフューズ素子を切断してカウント値Ｘｓに対応する第２調整信号Ｓ１０（信号Ｆ_1〜Ｆ_pｘ）を出力すようにしておく。半導体記憶装置の実使用時は、モード信号Ｓ９は非活性状態であり、セレクタ１１５は第２調整信号Ｓ１０をタイミング調整信号Ｓ７としてラッチ信号発生回路１１１に出力するので、カウンタ回路１１３のカウント値Ｘｓに対応するタイミングでラッチ信号Ｓ３が出力され、当該半導体記憶装置のアドレスラッチタイミングは、最適なラッチタイミングに固定される。
【００２７】
以上説明したように、外部から供給される複数の外部信号群を一括ラッチし内部信号群として所定の内部回路部に供給する複数信号一括ラッチ手段を備える本発明の半導体装置は、試験回路部１１０を有することにより、内部回路部にアクセスすることなく一括ラッチ手段のラッチタイミングの測定を行ってラッチタイミングを調整し、調整結果をプログラムして実使用状態にそのまま適用することが可能になったので、製造上のバラツキが大きい場合でも歩留を向上させることができる。又、外部信号群のスキュー等の顧客仕様に変更が生じた場合でも低コスト且つ短期間で対応することができる。
【００２８】
次に、上述した本発明の試験回路部１１０を有する半導体装置の試験方法を、やはり上述した半導体記憶装置を例として説明する。
【００２９】
図９は、本発明の半導体装置の試験方法の一例を示すフローチャートである。図１〜図９を参照すると、本発明の半導体装置の試験方法は、少なくとも試験回路部１１０を含む半導体装置を所定のウェハ上に形成する第１工程Ｐ１と、
内部回路部を検査し、必要に応じて冗長回路部に置換するための置換情報を作成する第２工程Ｐ２と、
半導体装置を第１テストモードにしてラッチ手段が所定の第１外部信号群をラッチするラッチタイミングを測定し、最適ラッチタイミングとなるタイミング調整情報を作成する第３工程Ｐ３と、
タイミング調整情報に基づいてプログラム手段に書き込むと共に置換情報に基づいて置換処理を施す第４工程Ｐ４と、
この第４工程Ｐ４を完了した半導体装置について内部回路部を検査する第５工程Ｐ５と、
第４工程Ｐ４を完了した半導体装置について、少なくとも第１外部信号群を入力したときの内部回路部の動作が正常か否かを通常動作モードで確認する第６工程Ｐ６と、を少なくとも含んでいる。尚、これら第１工程〜第６工程は全てウェハ状態で処理されるのが通常である。
【００３０】
以下、半導体記憶装置を例して具体的に説明する。先ず、所望の半導体記憶装置に応じて作成された例えばレチクル等を用い、ウェハ処理工程で通常シリコンウェハ上に半導体記憶装置を形成する（Ｐ１）。次に、所望の半導体記憶装置が形成されたウェハについて、全ての記憶セルに対し書き込み／読み出しを行い、書き込み／読み出しが不可能な不良セルを探し、その不良セルを冗長セルへ置き換えるための置換情報を作成する（Ｐ２）。このときのアドレスラッチタイミングは、例えばフューズ回路１１４の初期値を適切にプログラムして第２調整信号Ｓ６に基づくタイミングとすることもできる。次に、上述した試験回路部１１０を使用してアドレスラッチタイミングの測定を行ってアドレスラッチタイミングの最適値を求め、タイミング調整情報を作成する（Ｐ３）。次に、作成済みの置換情報及びタイミング調整情報に基づいて、図示されていない冗長回路部のフューズ素子及びフューズ回路１１４のフューズ素子を例えばレーザにより切断することにより記憶セルの置き換え及びラッチ信号Ｓ３の出力タイミングの調整を行う（Ｐ４）。次に、不良記憶セルの置換処理及びアドレスラッチタイミングの調整処理が完了したウェハについて、全ての記憶セルに対し書き込み／読み出しを行い置換処理の結果を確認する。不良セルは冗長セルに置き換えられており、全アドレスの記憶セルに対し書き込み／読み出しが可能な筈であるが、万一書き込み／読み出しが不可能な不良セルが検出された場合は当該半導体装置を不良とする（Ｐ５）。又、実使用条件でのアドレスラッチタイミング確認として試験回路部１１０を使用せず、所定のスキューを有するアドレス信号Ｓ１ｓを入力して所定の記憶セルに対し書き込み／読み出しを行うことでアドレスラッチタイミングの試験を行う（Ｐ６）。これにより、試験回路部１１０によるアドレスラッチタイミング測定結果に基づく調整効果を実際の素子で確認できる。
【００３１】
次に、ラッチタイミングを測定し、最適ラッチタイミングとなるタイミング調整情報を作成する第３工程Ｐ３の詳細の一例を説明する。図１８は、ラッチ信号発生回路１１１が図４の可変遅延回路１２１を有する試験回路部１１０を用いてアドレスラッチタイミングを測定する際の手順を示すフローチャートである。図１８を参照すると、この第３工程Ｐ３は第１ステップＰ３０１〜第９ステップＰ３０９を含み構成される。
【００３２】
先ず、第１ステップＰ３０１でモード信号Ｓ９を活性化し、一致検出回路１１２，カウンタ回路１１３をリセット解除する。又、カウンタ回路１１３のカウント値をＸ（ｋ）（但し、ｋはｋ≧１の整数）で表し、ｋ＝１とする。但し、リセット解除時のカウント値をＸ（１）とする。従って、Ｘ（１）＝０となる。
【００３３】
次に、第２ステップＰ３０２でカウント値がＸ（ｋ）のカウント値信号Ｓ６をタイミング調整信号Ｓ７としてセレクタ１１５からラッチ信号発生回路１１１に出力する。次に、第３ステップＰ３０３で外部から所定のアドレス信号Ｓ１ｓをアドレスラッチ回路１０５に入力する。次に、第４ステップＰ３０４でラッチ信号発生回路１１１が第１開始信号Ｓ８とタイミング調整信号Ｓ７に基づきラッチ信号Ｓ３を生成し、アドレスラッチ回路１０５及び一致検出回路１１２に出力する。
【００３４】
次に、第５ステップＰ３０５で内部アドレス信号Ｓ２ｓが期待アドレス信号Ｓ１２と一致しているか比較する。
【００３５】
不一致の場合は、第６ステップＰ３０６でＸ（ｋ）＝Ｘ（ｋ）＋１，ｋ＝ｋ＋１として第２ステップＰ３０２に戻る。
【００３６】
一致の場合は、第７ステップＰ３０７で比較結果信号Ｓ４を活性化すると共にＸｓ＝Ｘ（ｋ）とする。次に、第８ステップＰ３０８でカウント値Ｘｓを出力バッファ１１６から外部に出力し、例えばテスタで測定する。次に、第９ステップＰ３０９でフューズ回路１１４から出力される第２調整信号Ｓ１０がカウント値Ｘｓに対応するカウント値信号Ｓ６と一致するようにタイミング調整情報を作成し、第３工程Ｐ３を終了して次工程へ移る。尚、複数のアドレスについてアドレスラッチタイミングを測定する場合は、一つのアドレスについての測定が終了した後、モード信号Ｓ９を必ず一度非活性状態にするようにして、各アドレスについて上記第３工程を繰り返せばよい。
【００３７】
以上説明したとおり、外部から供給される複数の外部信号群を一括ラッチし内部信号群として所定の内部回路部に供給する複数信号一括ラッチ手段を備える本発明の半導体装置の試験方法は、試験回路部１１０を有することにより、内部回路部にアクセスすることなく一括ラッチ手段のラッチタイミングの測定を行って最適ラッチタイミングになるように可変遅延回路１２１の遅延量を調整し、調整結果をプログラムして実使用状態にそのまま適用することが可能になったので、製造上のバラツキが大きい場合でも歩留を向上させることができる。又、外部信号群のスキュー等の顧客仕様に変更が生じた場合でも低コスト且つ短期間で対応することができる。
【００３８】
又、特に半導体装置が、例えば半導体記憶装置に代表されるように、必要に応じて不良素子部を冗長素子部に置換できる冗長回路部を有する場合、内部回路部にアクセスすることなくタイミング調整情報を取得することができるので、冗長回路部への置換処理とタイミング調整処理を合わせて実施することができ、切断するフューズ素子数が若干増加するだけで新たな工程の追加も不要である。
【００３９】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内で種々変更が可能であることは言うまでもない。例えば、ラッチ信号発生回路１１１は、第１開始信号Ｓ８を入力してラッチ信号Ｓ３を出力するまでの遅延値を何らかの制御信号を供給して変化させることができれば他の構成の回路であってもよい。又、モード信号Ｓ９は、説明を簡単にするため外部から直接供給される例で説明したが、他の制御信号に基づいて当該半導体装置内部で生成し供給するようしてもよい。
【００４０】
又、上記実施形態でのラッチタイミングの測定は、ラッチ信号Ｓ３を段階的に遅らせていき、内部アドレス信号Ｓ２が期待アドレス信号Ｓ１２に一致するタイミングを検出することにより測定を行っているが、逆にラッチ信号Ｓ３を内部アドレス信号Ｓ２が期待アドレス信号Ｓ１２に確実に一致するような遅いタイミングから段階的に早くしていき、内部アドレス信号Ｓ２が期待アドレス信号Ｓ１２に一致しなくなるタイミングを検出するようにしてもよい。この場合、ラッチ信号発生回路１１１に含まれる可変遅延回路１２１を例えば図１０に示す可変遅延回路１２１ｂのように変更すると共に、一致検出回路１１２に含まれる比較器２０を図１１に示す比較器２０ｂのように変更すれば、半導体装置の外から見た測定手順は上記実施形態の場合と同様になる。尚、可変遅延回路１２１ｂは、可変遅延回路１２１のスイッチ素子１５１_1〜スイッチ素子１５１_pをスイッチ素子１６１_1〜スイッチ素子１６１_pに置き換えただけで他の構成は可変遅延回路１２１と同様であり、詳細な説明は省略する。尚、スイッチ素子１５１_jとスイッチ素子１６１_jの違いは、タイミング調整信号Ｓ７の信号Shift_j が高レベルのときスイッチ素子１５１_jは導通となるのに対し、スイッチ素子１６１_jは非導通となる点だけである。又、比較器２０ｂは、比較器２０のＮＯＲ１３３をＯＲ１４３に置き換えただけであり、詳細な説明は省略する。図１２は、図２のラッチ信号発生回路１１１に含まれる可変遅延回路１２１と一致検出回路１１２に含まれる比較器１２１をそれぞれ図１０，１１に示す可変遅延回路１２１ｂと比較器１２３ｂに置き換えたときの試験回路部１１０の動作を説明するための模式的なタイミングチャートである。この場合も基本的な動作に変化はないが、可変遅延回路１２１ｂのスイッチ素子１６１_1〜１６１_pは、タイミング調整信号Ｓ７の低レベルになっているビットに対応するスイッチ素子のみ導通するので、カウンタ回路１１３の初期カウント値“０”に対応するカウント値信号Ｓ６（Ｑ_1〜Ｑ_p）は全て低レベルであり、第１開始信号Ｓ８に対する遅延信号Ｓ８ｄの初期遅延量は可変遅延回路１２１ｂの最大遅延量となる。又、一致検出回路１１２でラッチ信号Ｓ３発生時にアドレス信号Ｓ１ｓを入力したときの内部アドレス信号Ｓ２ｓと、予め設定されている期待アドレスＳ１２とを比較し、不一致であれば比較結果信号Ｓ４を活性化することになる。従ってこの場合は、比較結果信号Ｓ４が活性化されたときのカウンタ回路１１３のカウント値をＸｓとすると、（Ｘｓ−１）に対応するデータをフューズ回路１１４に書き込むようにすればよい。又、この場合のラッチタイミングを測定し、最適ラッチタイミングとなるタイミング調整情報を作成する第３工程Ｐ３は、第５ステップＰ３０５の比較結果が一致の場合に、第６ステップＰ３０６に移り、不一致の場合に第７ステップＰ３０７に移るように変更し、第９ステップＰ３０９を「フューズ回路１１４から出力される第２調整信号Ｓ１０がカウント値（Ｘｓ−１）に対応するカウント値信号Ｓ６と一致するようにタイミング調整情報を作成する」に、変更すればよい。
【００４１】
又、可変遅延回路については、試験回路部１１０を用いたラッチタイミングの測定結果を更に微調整できるようにすることもできる。図１３は微調整用ブロック１６０を更に備えた可変遅延回路１２１ｃの一例のブロック図である。この可変遅延回路１２１ｃは、可変遅延回路１２１に微調整用ブロック１６０とインバータ回路１５２_mを付加している。微調整用ブロック１６０は、信号Shift_m で導通／非導通を制御するスイッチ素子１５１_mと容量素子Ｃｍを備える。そして、例えば第１開始信号Ｓ８をインバータ回路１５２_mの入力端に入力し、インバータ回路１５２_mの出力端とインバータ回路１５２_1の入力端とをノードＮｍで共通接続し、ノードＮｍとＧＮＤとの間に容量素子Ｃｍとスイッチ素子１５１_mの直列接続体を接続し、スイッチ素子１５１_mの導通／非導通を信号Shift_m により制御する。又、容量素子Ｃｍの容量値をＣ／２ｐＦとし、信号Shift_m に対応する信号は、フューズ素子回路１４が出力する第２調整信号Ｓ１０のみが含むようにしておく。従ってラッチ信号発生回路１１１が可変遅延回路１２１ｃを含むときは、フューズ回路１１４は、ＶddとＧＮＤの間に並列に接続した少なくとも（ｐ＋１）個のフューズブロック１２６を備え、第２調整信号Ｓ１０（Ｆ_1〜Ｆ_p）と信号Shift_m に対応する信号Ｆ_m（図示せず）を出力している。これにより、試験回路部１１０を用いたラッチタイミングの測定は上述した実施形態の場合と全く同様に実施される。そして、タイミング調整情報に基づいてフューズ回路１１４にプログラムする際に信号Shift_m を高レベル又は低レベルにして通常動作モードでのラッチタイミングの試験をして調整することで、カット＆トライにはなるが試験回路部１１０を用いたラッチタイミングの測定結果に基づく調整よりも更に細かなタイミング調整が可能になる。
【００４２】
【発明の効果】
以上説明したように、本発明の半導体装置及びその試験方法は、特に当該半導体装置が外部信号群を一括ラッチし内部信号群として所定の内部回路部に供給する複数信号一括ラッチ手段を有する際に、製造上のばらつきが大きい場合にも外部信号群のラッチタイミングを調整することで歩留を向上させことができるという効果が得られる。又、外部信号群のスキュー等の顧客仕様変更にも低コスト且つ短期間で対応することができるという効果も得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態を示す模式的なブロック図である。
【図２】本発明の半導体装置の一実施形態の具体例である半導体記憶装置の模式的なブロック図である。
【図３】図２のラッチ信号発生回路の一例を示すブロック図である。
【図４】図３の可変遅延回路の一例を示すブロック図である。
【図５】図２の一致検出回路の一例を説明するための図で、（ａ）は全体の概略ブロック図、（ｂ）は（ａ）の比較器の具体例の概略ブロック図である。
【図６】図２カウンタ回路の一例の概略ブロック図である。
【図７】図２のフューズ回路の一例を説明するための図で、（ａ），（ｂ）はそれぞれ回路全体を示す模式的なブロック図と単位フューズブロックの構成例を示す図である。
【図８】図２の試験回路部の動作を説明するための模式的なタイミングチャートである。
【図９】本発明の半導体装置の試験方法の一例を示すフローチャートである。
【図１０】図２のラッチ信号発生回路に含まれる可変遅延回路の変形例を示すブロック図である。
【図１１】図２の一致検出回路に含まれる比較器の変形例を示すブロック図である。
【図１２】図２のラッチ信号発生回路に含まれる可変遅延回路と一致検出回路に含まれる比較器をそれぞれ図１０，１１に示す可変遅延回路と比較器に置き換えたときの試験回路部の動作を説明するための模式的なタイミングチャートである。
【図１３】微調整用ブロックを更に備えた可変遅延回路の一例のブロック図である。
【図１４】従来の半導体記憶装置の模式的なブロック図である。
【図１５】従来の半導体記憶装置のアドレスラッチタイミングの測定方法の一例を説明するための模式的なタイミングチャートである。
【図１６】従来の半導体記憶装置の試験方法の一例を示すフローチャートである。
【図１７】半導体記憶装置において、アドレスラッチタイミングと読み出しスピードが、トレードオフの関係にあることを説明するための模式的なタイミングチャートである。
【図１８】図９の第３工程の詳細例を示すフローチャートである。
【符号の説明】
１    チップ
３，１０３    内部回路部
５    ラッチ回路部
７，１０７    モード信号入力端
１０，１１０    試験回路部
１１    ラッチ信号発生手段
１２    比較手段
１３    調整信号生成手段
１４    プログラム手段
１５    調整信号選択手段
１６    外部出力手段
１０５    アドレスラッチ回路
１１１    ラッチ信号発生回路
１１２    一致検出回路
１１３    カウンタ回路
１１４    フューズ回路
１１５    セレクタ
１１６    出力バッファ
１２１，１２１ｂ，１２１ｃ    可変遅延回路
１２２    ＲＳＦ／Ｆ
１２３    比較器
１２４    Ｄ−Ｆ／Ｆ
１２５    参照信号生成部
１２６    単位フューズブロック
１２７    抵抗素子
１２８，１２９    フューズ素子
１３１    EXOR
１３３    ＮＯＲ
１３５    ＡＮＤ
１４３    ＯＲ
１３７_1〜１３７_p    ＪＫ−Ｆ／Ｆ
１５１_1〜１５１_p，１５１_j    スイッチ素子
１５１_m，１６１_1〜１６１_p，１６１_j    スイッチ素子
１５２_1〜１５２_(p+1)，１５２_j，１５２_(j+1)，１５２_m    インバータ回路
１６０    微調整用ブロック
【図１】
0003705762.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003705762.tif 000008
【図８】
0003705762.tif 000009
【図９】
0003705762.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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