(57)【特許請求の範囲】
【請求項１】
ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ装置とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）レイヤ装置との間のＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル１インタフェースにおける障害対処方式において、
前記ＡＴＭレイヤ装置から出力されるデータ及びパリティより前記ＡＴＭレイヤ装置の障害を検出する手段と、
前記ＡＴＭレイヤ装置の障害が検出されたときに、前記ＡＴＭレイヤ装置から前記ＰＨＹレイヤ装置に転送するデータの有無を示す信号をデータ無しを示す状態にする手段と、
を備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式。
【請求項２】
ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ装置とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）レイヤ装置との間のＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル１インタフェースにおける障害対処方式において、
前記ＡＴＭレイヤ装置から出力されるデータ及びパリティより前記ＡＴＭレイヤ装置の障害を検出する手段と、
前記ＡＴＭレイヤ装置の障害が検出されたときに、前記ＡＴＭレイヤ装置が前記ＰＨＹレイヤ装置からデータを受信可能であるか否かを示す信号を受信可能の状態にする手段と、
を備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式。
【請求項３】
請求項１又は２に記載のＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式において、
前記ＡＴＭレイヤ装置の障害が検出されたときに、その故障をＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）に通知する手段を更に備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式。
【請求項４】
ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ装置とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）レイヤ装置との間のＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル１インタフェースにおける障害対処方式において、
前記ＰＨＹレイヤ装置から出力されるデータ及びパリティより前記ＰＨＹレイヤ装置の障害を検出する手段と、
前記ＰＨＹレイヤ装置の障害が検出されたときに、前記ＰＨＹレイヤ装置から前記ＡＴＭレイヤ装置に転送するデータの有無を示す信号をデータ無しを示す状態にする手段と、
を備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式。
【請求項５】
ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ装置とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）レイヤ装置との間のＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル１インタフェースにおける障害対処方式において、
前記ＰＨＹレイヤ装置から出力されるデータ及びパリティより前記ＰＨＹレイヤ装置の障害を検出する手段と、
前記ＰＨＹレイヤ装置の障害が検出されたときに、前記ＰＨＹレイヤ装置が前記ＡＴＭレイヤ装置からデータを受信可能であるか否かを示す信号を受信可能の状態にする手段と、
を備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式。
【請求項６】
請求項４又は５に記載のＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式において、
前記ＰＨＹレイヤ装置の障害が検出されたときに、その故障をＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）に通知する手段を更に備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式。
【請求項７】
ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ装置とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）レイヤ装置との間のＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル１インタフェースにおける障害対処方法において、
前記ＡＴＭレイヤ装置から出力されるデータ及びパリティより前記ＡＴＭレイヤ装置の障害を検出するステップと、
前記ＡＴＭレイヤ装置の障害が検出されたときに、前記ＡＴＭレイヤ装置から前記ＰＨＹレイヤ装置に転送するデータの有無を示す信号をデータ無しを示す状態にするステップと、
を有することを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方法。
【請求項８】
ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ装置とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）レイヤ装置との間のＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル１インタフェースにおける障害対処方法において、
前記ＡＴＭレイヤ装置から出力されるデータ及びパリティより前記ＡＴＭレイヤ装置の障害を検出するステップと、
前記ＡＴＭレイヤ装置の障害が検出されたときに、前記ＡＴＭレイヤ装置が前記ＰＨＹレイヤ装置からデータを受信可能であるか否かを示す信号を受信可能の状態にするステップと、
を有することを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方法。
【請求項９】
請求項７又は８に記載のＵＴＯＰＩＡレベル１インタフェースにおける障害対処方法において、
前記ＡＴＭレイヤ装置の障害が検出されたときに、その故障をＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）に通知するステップを更に有することを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方法。
【請求項１０】
ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ装置とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）レイヤ装置との間のＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル１インタフェースにおける障害対処方法において、
前記ＰＨＹレイヤ装置から出力されるデータ及びパリティより前記ＰＨＹレイヤ装置の障害を検出するステップと、
前記ＰＨＹレイヤ装置の障害が検出されたときに、前記ＰＨＹレイヤ装置から前記ＡＴＭレイヤ装置に転送するデータの有無を示す信号をデータ無しを示す状態にするステップと、
を有することを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方法。
【請求項１１】
ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ装置とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）レイヤ装置との間のＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル１インタフェースにおける障害対処方法において、
前記ＰＨＹレイヤ装置から出力されるデータ及びパリティより前記ＰＨＹレイヤ装置の障害を検出するステップと、
前記ＰＨＹレイヤ装置の障害が検出されたときに、前記ＰＨＹレイヤ装置が前記ＡＴＭレイヤ装置からデータを受信可能であるか否かを示す信号を受信可能の状態にするステップと、
を有することを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方法。
【請求項１２】
請求項１０又は１１に記載のＵＴＯＰＩＡレベル１インタフェースにおける障害対処方法において、
前記ＰＨＹレイヤ装置の障害が検出されたときに、その故障をＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）に通知するステップを更に有することを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎｓ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル１インタフェースで接続されたＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ装置とＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ：非同期転送モード）レイヤ装置で構成されるＡＴＭ通信方法に関する。
【０００２】
【従来の技術】
特開２０００−３５８０３５号公報には、ＰＨＹレイヤが障害から復旧するときに、ＡＴＭレイヤ内の滞留しているＡＴＭセルを排出させ、ＰＨＹレイヤがこの時受け取ったセルを廃棄し、復旧後ＰＨＹレイヤを速やかに立ち上げることができるＡＴＭセルバッファの回路が開示されている。
【０００３】
特開平１１−２１５１４１号公報には、ＵＴＯＰＩＡインタフェース規格においてセルの転送レートが規定されていないために起こる各レイヤでのバッファのオーバーフロー及び伝送遅延に対し、ＡＴＭレイヤでのバッファ制御方法が開示されている。
【０００４】
【発明が解決しようとする課題】
これら従来技術において、ＰＨＹレイヤとＡＴＭレイヤとのインタフェースとしてはＡＴＭフォーラムの勧告でＵＴＯＰＩＡインタフェースを定義しており、更にＰＨＹとＡＴＭレイヤとの１：１接続をレベル１で規定している。
【０００５】
ＡＴＭレイヤ装置及びＰＨＹレイヤ装置はお互いに受信するデータのパリティチェック及びデータの廃棄を実施し、自装置を制御しているＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）に通知できるようになってはいるが、検出できるのは対向装置の故障のみであるという問題がある。
【０００６】
また、ＣＰＵがＡＴＭレイヤ装置及びＰＨＹレイヤ装置からのパリティエラーを検出してからそれぞれの装置に対してデータ転送の中断をＡＴＭレイヤ装置、ＰＨＹレイヤ装置に命令するまでに時間がかかり、ＡＴＭセル詰まり、オーバーフローを発生しやすくなってしまうという問題がある。
【０００７】
本発明は、これら従来技術における問題点に鑑み行われたものであり、上記ＡＴＭレイヤ装置及びＰＨＹレイヤ装置間の障害を早期に検出し、ＡＴＭセル詰まり及びオーバーフローを防止する方法を提供する事を目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の観点によれば、ＰＨＹレイヤ装置とＡＴＭレイヤ装置との間のＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式において、前記ＡＴＭレイヤ装置から出力されるデータ及びパリティより前記ＡＴＭレイヤ装置の障害を検出する手段と、前記ＡＴＭレイヤ装置の障害が検出されたときに、前記ＡＴＭレイヤ装置から前記ＰＨＹレイヤ装置に転送するデータの有無を示す信号をデータ無しを示す状態にする手段と、を備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式が提供される。
【０００９】
本発明の第２の観点によれば、ＰＨＹレイヤ装置とＡＴＭレイヤ装置との間のＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式において、前記ＡＴＭレイヤ装置から出力されるデータ及びパリティより前記ＡＴＭレイヤ装置の障害を検出する手段と、前記ＡＴＭレイヤ装置の障害が検出されたときに、前記ＡＴＭレイヤ装置が前記ＰＨＹレイヤ装置からデータを受信可能であるか否かを示す信号を受信可能の状態にする手段と、を備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式が提供される。
【００１０】
本発明の第１又は第２の観点によるＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式は、前記ＡＴＭレイヤ装置の障害が検出されたときに、その故障をＣＰＵに通知する手段を更に備えていてもよい。
【００１１】
本発明の第３の観点によれば、ＰＨＹレイヤ装置とＡＴＭレイヤ装置との間のＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式において、前記ＰＨＹレイヤ装置から出力されるデータ及びパリティより前記ＰＨＹレイヤ装置の障害を検出する手段と、前記ＰＨＹレイヤ装置の障害が検出されたときに、前記ＰＨＹレイヤ装置から前記ＡＴＭレイヤ装置に転送するデータの有無を示す信号をデータ無しを示す状態にする手段と、を備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式が提供される。
【００１２】
本発明の第４の観点によれば、ＰＨＹレイヤ装置とＡＴＭレイヤ装置との間のＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式において、前記ＰＨＹレイヤ装置から出力されるデータ及びパリティより前記ＰＨＹレイヤ装置の障害を検出する手段と、前記ＰＨＹレイヤ装置の障害が検出されたときに、前記ＰＨＹレイヤ装置が前記ＡＴＭレイヤ装置からデータを受信可能であるか否かを示す信号を受信可能の状態にする手段と、を備えることを特徴とするＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式が提供される。
【００１３】
本発明の第３又は第４の観点によるＵＴＯＰＩＡレベル１インタフェースにおける障害対処方式は、前記ＰＨＹレイヤ装置の障害が検出されたときに、その故障をＣＰＵに通知する手段を更に備えていてもよい。
【００１４】
【発明の実施の形態】
本発明の実施の形態について、発明の装置構成を示した図１のシステム構成図により説明する。
【００１５】
図１のシステム構成図において、ＡＴＭレイヤ装置１０１とＰＨＹレイヤ装置１０２がＵＴＯＰＩＡインタフェースで接続されている。
【００１６】
このインタフェースでは、制御信号をもとにデータが送受信される。
【００１７】
図１での「Ｔｘ」は送信を意味し、ＡＴＭレイヤ装置１０１→ＰＨＹレイヤ装置１０２方向を示す。
「Ｒｘ」は受信を意味し、ＰＨＹレイヤ装置１０２→ＡＴＭレイヤ装置１０１方向を示す。
【００１８】
ＡＴＭレイヤ装置１０１から出力されるＴｘＤａｔａ２０１、ＴｘＣｌｋ２０５、ＴｘＰｒｔｙ２０６、ＲｘＣｌｋ３０５及びＰＨＹレイヤ装置１０２から出力されるＲｘＤａｔａ３０１、ＲｘＰｒｔｙ３０６は、制御マクロ１１１に接続され、ＴｘＤａｔａ２０１及びＲｘＤａｔａ３０１のパリティチェック用として制御マクロ１１１内部で使用される。
【００１９】
制御マクロ１１１において、ＴｘＤａｔａ２０１及びＲｘＤａｔａ３０１のパリティチェックを実施した結果であるＥｎｂ制御信号１０９は、ＮＡＮＤ１０５及びＡＮＤ１０７に、Ｃｌａｖ制御信号１１０は、ＮＡＮＤ１０６、ＡＮＤ１０８に接続さる。
【００２０】
Ｅｎｂ制御信号１０９は、ＴｘＥｎｂ２０３及びＲｘＥｎｂ３０３を制御する。Ｃｌａｖ制御信号１１０は、ＴｘＦｕｌｌ／ＴｘＣｌａｖ２０４及びＲｘＥｍｐ／ＲｘＣｌａｖ３０４を制御する。
【００２１】
ＡＴＭレイヤ装置１０１、ＰＨＹレイヤ装置１０２、制御マクロ１１１は、ＣＰＵ制御バス１１２を介してＣＰＵ（中央処理装置）１１３に接続される。
【００２２】
図２はＵＴＯＰＩＡレベル１インタフェースのタイミングチャートの例を示したタイミングチャート図である。
【００２３】
図１及び本発明の実施の形態で使用する信号の意味は、ＵＴＯＰＩＡレベル１インタフェースで規定されているが簡単に説明する。
【００２４】
「Ｔｘ」は送信を意味し、ＡＴＭレイヤ装置１０１→ＰＨＹレイヤ装置１０２方向を示す。「Ｒｘ」は受信を意味し、ＰＨＹレイヤ装置１０２→ＡＴＭレイヤ装置１０１方向を示す。ＴｘＣｌｋ２０５、ＲｘＣｌｋ３０５はクロックであり、このクロックに同期して、データ転送が実施される。ＴｘＤａｔａ２０１、ＲｘＤａｔａ３０１は８ｂｉｔパラレルな転送データである。ＴｘＳｏｃ２０２、ＲｘＳｏｃ３０２はＡＴＭセル同期信号であり、ＡＴＭセルの先頭で１クロック分”１”となる。ＴｘＥｎｂ２０３は、ＡＴＭレイヤ装置がデータ出力中であることを示し、データ出力中は”０”となり、データ出力中でないときに”１”となる信号である。ＲｘＥｎｂ３０３はデータ受信可能を示し、受信可能なときに”０”となり、受信可能でないときに”１”となる信号である。ＴｘＰｒｔｙ２０６、ＲｘＰｒｔｙ３０６はそれぞれＴｘＤａｔａ２０１、ＲｘＤａｔａ３０１のパリティビットである。ＴｘＦｕｌｌ／ＴｘＣｌａｖ２０４は、ＰＨＹレイヤ装置１０２のデータ受信状態を示し、受信可能のときに”１”となり、受信可能でないときに”０”となる。ＲｘＥｍｐ／ＲｘＣｌａｖ３０４は、ＰＨＹレイヤ装置１０２がＡＴＭレイヤ装置１０１に対して出力するデータの有無を示し、データ有りのときに”１”となり、データ無しのときに”０”となる。
【００２５】
発明の実施の形態として、ＡＴＭレイヤ装置１０１が故障した場合と、ＰＨＹレイヤ装置１０２が故障した場合について図１を用いて説明する。
【００２６】
ＡＴＭレイヤ装置１０１が故障した場合においては、ＴｘＤａｔａ２０１、ＴｘＣｌｋ２０５、ＴｘＰｒｔｙ２０６の信号が制御マクロ１１１に接続されている。
【００２７】
制御マクロ１１１において、ＴｘＤａｔａ２０１とＴｘＰｒｔｙ２０６をＴｘＣｌｋ２０５で１クロックごとにパリティ演算を実施し、ＡＴＭレイヤ装置１０１に故障がないかを確認する。
【００２８】
データのパリティエラーが発生した場合、ＡＴＭレイヤ装置１０１が故障したと判断でき、また、故障したＡＴＭレイヤ装置１０１から出力されるＥｎｂ制御信号１０９の値が正しいとは判断できない。
このとき、制御マクロ１１１はＥｎｂ制御信号１０９を”０”にする。Ｅｎｂ制
御信号１０９はＮＡＮＤ１０５、ＡＮＤ１０７に接続されているので、ＴｘＥｎｂ２０３’は”１”、ＲｘＥｎｂ３０３’は”０”となる。
【００２９】
ＰＨＹレイヤ装置１０２が受信するＴｘＤａｔａ２０１はなく、ＲｘＤａｔａ３０１は常に送信できる状態となる。
【００３０】
パリティエラー発生は制御マクロ１１１よりＣＰＵ制御バス１１２を介してＣＰＵ１１３に通知するのでマンマシンの上でＡＴＭレイヤ装置１０１の故障が明らかとなり、ＡＴＭレイヤ装置１０１の交換に役立つこととなる。
【００３１】
ＡＴＭレイヤ装置１０１が故障しているにもかかわらず、ＲｘＥｎｂ３０３が”０”となり、ＰＨＹレイヤ装置１０２にはＡＴＭレイヤ装置１０１がデータ受
信可能状態と見えるので、ＰＨＹレイヤ装置１０２ではＡＴＭセルが詰まることはない。
また、ＴｘＥｎｂ２０３が”１”となり、ＰＨＹレイヤ装置１０２にはデータが
送信されることはないので、ＡＴＭセル受信処理でＰＨＹレイヤ装置１０２がオーバーフローすることはない。
【００３２】
次にＰＨＹレイヤ装置１０２が故障した場合においては、ＲｘＤａｔａ３０１、ＲｘＣｌｋ３０５、ＲｘＰｒｔｙ３０６の信号が制御マクロ１１１に接続されている。
【００３３】
制御マクロ１１１において、ＲｘＤａｔａ３０１とＲｘＰｒｔｙ３０６をＲｘＣｌｋ３０５で１クロックごとにパリティ演算を実施し、ＰＨＹレイヤ装置１０２に故障がないかを確認する。
【００３４】
データのパリティエラーが発生した場合、ＰＨＹレイヤ装置１０２が故障したと判断でき、また、故障したＰＨＹレイヤ装置１０２から出力されるＴｘＦｕｌｌ／Ｃｌａｖ２０４’、ＲｘＥｍｐ／ＲｘＣｌａｖ３０４’の値が正しいとは判断できない。
【００３５】
このとき、制御マクロ１１１はＣｌａｖ制御信号１１０を”０”にする。
【００３６】
Ｃｌａｖ制御信号１１０はＮＡＮＤ１０６、ＡＮＤ１０８に接続されているので、ＴｘＦｕｌｌ／ＴｘＣｌａｖ２０４は”１”、ＲｘＥｍｐ／ＲｘＣｌａｖ３
０４は”０”となる。
【００３７】
ＡＴＭレイヤ装置１０１が受信するＲｘＤａｔａ３０１はなく、ＴｘＤａｔａ２０１は常に送信できる状態となる。
【００３８】
パリティエラー発生は制御マクロ１１１よりＣＰＵ制御バス１１２を介してＣＰＵ１１３に通知及び表示するのでマンマシン上でＰＨＹレイヤ装置１０２の故障が明らかとなり、ＰＨＹレイヤ装置１０２の交換に役立つこととなる。
【００３９】
ＰＨＹレイヤ装置１０２が故障しているにもかかわらず、ＴｘＦｕｌｌ／ＴｘＣｌａｖ２０４が”１”となり、ＡＴＭレイヤ装置１０１にはＰＨＹレイヤ装置
１０２がデータ受信可能状態と見えるので、ＡＴＭレイヤ装置１０１ではＡＴＭセルが詰まることはない。
また、ＲｘＥｍｐｌ／ＲｘＣｌａｖ３０４が”０”となり、ＡＴＭレイヤ装置１
０１から出力されるＲｘＥｎｂ３０３は”０”にならないのでデータを受信する
ことはなく、ＡＴＭセル受信処理でＡＴＭレイヤ装置１０１がオーバーフローすることはない。
【００４０】
【発明の効果】
本発明における第１の効果は、１ＡＴＭセル転送時間内にＡＴＭレイヤ装置及びＰＨＹレイヤ装置が相互に接続相手の障害を検出し、ＡＴＭセル詰まりの原因となる受信不可能状態、データ受信時のオーバーフローを防止することができることである。
【００４１】
本発明の第２の効果は、ＡＴＭレイヤ装置及びＰＨＹレイヤ装置が各々のパリティエラーの検出を制御マクロよりＣＰＵ制御バスを介してＣＰＵに通知し表示することにより各々の装置の故障が即時に明らかとなること事である。
【図面の簡単な説明】
【図１】本発明の装置構成を示したシステム構成図である。
【図２】本発明におけるＵＴＯＰＩＡレベル１インタフェースのタイミングチャートを示したタイミングチャート図である。
【符号の説明】
１０１  ＡＴＭレイヤ装置
１０２  ＰＨＹレイヤ装置
２００  Ｃｌａｖ制御信号１１０
２０１  ＡＴＭレイヤ→ＰＨＹレイヤのデータ及び制御信号
２０２  ＴｘＳｏｃ
２０３  ＴｘＥｎｂ
２０４  ＴｘＦｕｌｌ／ＴｘＣｌａｖ
２０５  ＴｘＣｌｋ
２０６  ＴｘＰｒｔｙ
３００  ＰＨＹレイヤ→ＡＴＭレイヤのデータ及び制御信号
３０１  ＲｘＤａｔａ
３０２  ＲｘＳｏｃ
３０３  ＲｘＥｎｂ
３０４  ＲｘＥｍｐ／ＲｘＣｌａｖ
３０５  ＲｘＣｌｋ
３０６  ＲｘＰｒｔｙ
１０５  ＡＮＤ
１０６  ＡＮＤ
１０７  ＮＡＮＤ
１０８  ＮＡＮＤ
１０９  Ｅｎｂ制御信号
１１０  Ｃｌａｖ制御信号
１１１  制御マクロ
１１２  ＣＰＵ制御バス
１１３  ＣＰＵ（中央処理装置）
【図１】
0003611031.tif 000002
【図２】
0003611031.tif 000003