(57)【特許請求の範囲】
【請求項１】
基板に球状半導体を実装したアクティブマトリクス基板において、
該球状半導体は該基板に対して、少なくとも一部は埋め込まれた構造であり、
該球状半導体の表面の少なくとも一部は絶縁膜で被覆されており、
該球状半導体の埋め込まれた部分の穴の内径より、該絶縁膜を被覆した部分の外径のほうが大きいことを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１において、該球状半導体の該基板に埋め込まれた部分の外径は該穴の内径より小さいことを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１において、該球状半導体の該基板に埋め込まれた部分には、電極端子が設置されていることを特徴とするアクティブマトリクス基板。
【請求項４】
請求項１において、該球状半導体の該絶縁膜で被覆されている部分の該絶縁膜下に、半導体素子が形成されていることを特徴とするアクティブマトリクス基板。
【請求項５】
請求項３において、該電極端子は輪状に形成され、相互に絶縁されてかつ同心円状に配置されていることを特徴とするアクティブマトリクス基板。
【請求項６】
請求項３において、該球状半導体の該電極端子又は該穴に形成された電極端子の形状の両方又は一方が同心円状に形成されていることを特徴とするアクティブマトリクス基板。
【請求項７】
請求項１に記載されたアクティブマトリクス基板を備えた表示装置。
【請求項８】
請求項１に記載されたアクティブマトリクス基板を備えた液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばコンピュータやテレビジョン受像機などのディスプレイに利用され、アドレス素子として薄膜トランジスタ（以下、「ＴＦＴ」という）などのスイッチング素子を備えた透過型あるいは反射型等の液晶表示装置、より詳しくは、ゲート配線と、ソース配線と、ゲート配線とソース配線との交差部の近傍に設けられたスイッチング素子とを有し、このスイッチング素子は前記ゲート配線に接続されたゲート電極と、前記ソース配線に接続されたソース電極と、液晶層に電圧を印加するための画素電極に接続されたドレイン電極とを有する液晶表示装置や、そのように多数の配線やスイッチング素子やセンサ部、など繰り返しパターンを備えて複数の膜のパターンを形成した半導体素子や、液晶以外の表示装置（例えばＤＭＤ）や、イメージセンサなどの能動素子や受動素子、あるいはそれら能動素子や受動素子を駆動したり制御する為、抵抗やコンデンサーや半導体素子や集積回路回路などの部品を実装した基板などを含む各種表示装置に関する。
【０００２】
【従来の技術】
ＴＦＴ型の液晶表示装置を例に説明する。
図６はアクティブマトリクス基板を備えた透過型の液晶表示装置の一般的な構成を示す回路図である。
図６に示すように、アクティブマトリクス基板１０１には、数万から数十万個以上と多くの複数の画素電極１０２がマトリクス状に形成されており、この画素電極１０２には、スイッチング素子であるＴＦＴ１０３が接続されて設けられている。
このＴＦＴ１０３のゲート電極には走査信号を供給するためのゲート配線１０４が接続され、ゲート電極に入力されるゲート信号によってＴＦＴ１０３が駆動制御される。また、ＴＦＴ１０３のソース電極には表示信号（データ信号）を供給するためのソース配線１０５が接続され、ＴＦＴ１０３の駆動時に、ＴＦＴ１０３を介してデータ（表示）信号が画素電極１０２に入力される。
各ゲート配線１０４とソース配線１０５とは、マトリクス状に配列された画素電極１０２の周囲を通り、絶縁膜を介した状態で互いに直交差するように設けられている。
さらに、ＴＦＴ１０３のドレイン電極は画素電極１０２および付加容量１０６に接続されており、この付加容量１０６の対向電極はそれぞれ共通配線１０７に接続されている。
【０００３】
図７は従来の技術に係る液晶表示装置におけるアクティブマトリクス基板のＴＦＴ部分の断面図である。
図７に示すように、透明絶縁性基板１０７上に、図６のゲート配線１０４に接続されたゲート電極１０８が形成されているとともに、その上を覆ってゲート絶縁膜１０９が形成されている。
さらにその上にはゲート電極１０８と重畳するように半導体層１１０が形成され、その中央部上にチャネル保護層１１１が形成されている。
このチャネル保護層１１１の両端部および半導体層１１０の一部を覆い、チャネル保護層１１１上で分断された状態で、ソース電極１１２ａおよびドレイン電極１１２ｂとなるｎ+Ｓｉ層が形成されている。
一方のｎ+Ｓｉ層であるソース電極１１２ａ上には図６のソース配線１０５と同一の膜で金属層１１３ａが形成され、他方のｎ+Ｓｉ層であるドレイン電極１１２ｂ上には、ドレイン電極１１２ｂと画素電極１１４とを接続する金属層１１３ｂが形成されてスイッチング素子であるＴＦＴ１１５およびその周辺構造を形成している。
さらに、ＴＦＴ１１５、ゲート配線およびソース配線の上部を覆って層間絶縁膜１１６が形成されている。
【０００４】
この層間絶縁膜１１６の上には、画素電極１１４となる透明導電膜が形成され、この透明導電膜は、層間絶縁膜１１６を貫くコンタクトホール１１６ａを介して、ＴＦＴ１１１のドレイン電極１１２ｂと接続した金属層１１３ｂに接続されている。
このように、ゲート配線およびソース配線と画素電極１となる透明導電膜１１４との間に層間絶縁膜１１６が形成されているので、ゲート配線とソース配線とに対して画素電極１１４をオーバーラップさせることができる。
【０００５】
このような構造は、例えば特開昭５８−１７２６８５号公報に開示されており、これによって液晶表示装置の開口率を向上させることができるとともに、ゲート配線およびソース配線に起因する電界をシールドすることにより、液晶分子の配向が崩れるディスクリネーションを抑制することができる。
【０００６】
上記絶縁膜１０９あるいは層間絶縁膜１１６としては、従来、窒化シリコン（ＳｉＮ）などの無機膜をＣＶＤ法（プラズマ励起化学気相成長）を用いて膜厚３００〜５００ｎｍ程度に形成していた。
これ以上の膜厚を形成しないのはデポジションに時間がかかり生産効率が悪くなったり、残留応力で基板がそったりクラック等の不良が増すためである。
あるいは層間絶縁膜１１６だけは、有機膜を膜厚1〜５μｍ程度形成する場合もある。
あるいは、開口率が落ちるが層間絶縁間１１６を形成しない場合などもある。
すなわち、基板１０１上に、ゲート配線、ソース配線、絵素電極、及びＴＦＴトランジスタを、各金属膜や絶縁薄膜等を基板全面にデポし、基板全面を露光し、基板全面をエッチングし、その工程を繰り返して、パターンを積層していくことによって、図６及び図７に記載のＴＦＴ基板を一括して形成していた。
【０００７】
【発明が解決しようとする課題】
前述の液晶表示装置の場合、半導体層あるいは導電膜層が０〜２層と比較的少ない領域、例えば絵素領域と、２〜５層程度と比較的多い領域、例えばＴＦＴ素子領域が、繰り返しパターンの中で混在し、すなわち、生産タクトおよび不良率の異なる領域を同一基板上に同時に、かつ同一工程を経て形成することになり、基本的に、生産が非効率であった。
また、一括形成しているため、一部のＴＦＴ素子が不良であった場合、基板全部が不良扱いとされ、採算性が非常に悪かった。
特に、積層回数の多いＴＦＴ素子部は、パターン寸法が他領域に比べ小さく、かつ積層回数が多いので、不良発生の頻度が比較的多かった。
また、図７の場合において、ＴＦＴ素子１１５上に、ＳｉＮx，ＳｉＯ2，ＴａＯx（Ｔａ：タンタル）などを用いてＣＶＤ法またはスパッタ法により絶縁膜１０９あるいは層間絶縁膜１１６を成膜した場合、成膜された絶縁膜１０９あるいは層間絶縁膜１１６はその下地膜の膜厚による凹凸を反映する。このような多層のＴＦＴやソース配線とゲート配線のクロス部などの凹凸部では残留応力（大型基板ほど面内でバラツク）の影響などでクラックＡ、Ｂが入りやすかったり、残留応力その他の影響でエッチング液がしみこんで短絡や断線の不良が生じやすく、大型基板ほど残留応力や温度やエッチング液あるいは不純物の濃度分布等のバラツキが増す影響で不良率が低下したり、これらの要因の均一化のため、装置や条件をより厳密に制御する必要が増し、処理時間が増したり、特殊な装置改良を要したりする。
【０００８】
一方、液晶表示装置などでは、全体の生産効率を向上するため部品の取れ数が多くなり、益々大きい基板寸法を採用する動きがあるが、例えば、量産開始時に思う程のスピードでラインが立ち上がらず、需給バランスのうねりの中、収益が十分確保されなかったり、ユーザーにタイムリーに商品が納入出来ない場合も多々ある。
【０００９】
あるいは、同様の要因で信頼性が低下す場合もある。
【００１０】
あるいは、基板サイズの大型化で製造装置が大型化して、組立てや搬送に（搬送手段や経路や時間が制限され）苦労する場合や、工場全体が大きくなり、用地確保が困難であったり、工場内のラインのクリーン度を均一に制御することが困難となる。
【００１１】
また、装置各々の外形寸法のバラツキも増し、ライン設計が困難となる。
【００１２】
従って、これらの部品や機器では、高密度実装や薄型化や小型化や軽量化には限界があった。
【００１３】
本発明の目的は、液晶表示装置以外も含む各種電子部品の製造方法および電子部品において、特に製造用の元基板の寸法が大きくなっている、液晶表示装置や半導体装置などの電子部品において、高信頼性で生産効率を向上し、装置の大型化を低減して上記の不具合を低減した電子部品の製造方法および電子部品を提供することを目的とする。
【００１４】
【課題を解決するための手段】
大型基板への傾斜によって、一括して全面にＴＦＴを形成することは生産効率の点からも、問題である。
【００１５】
そこで、積層回数かつプロセス回数の多くかつ歩留まりの悪いＴＦＴ素子部のみを別の基板で別に形成し、そのＴＦＴ素子を転写して、ＴＦＴ基板を形成する手段が提案されている。
【００１６】
ＵＳＰ０５９０４５４５には、そのＴＦＴ素子を別の基板で作成し、各素子（チップ）に分離して、あらかじめＴＦＴ素子部となる領域をくり貫いた（凹部を形成した）基板に転写（積載）して、ＴＦＴ基板を完成させる製造方法、構造及び装置が開示されている。
【００１７】
すなわち、図１および図２に記載しているように、ＴＦＴ素子部７となる領域をあらかじめ、基板に凹部を形成し電気接続用の電極８を形成しておき、その凹部に転写してＴＦＴ基板を完成させる方法である。
【００１８】
その転写の工程が、図３に記載されている。
【００１９】
すなわち、予め別基板で形成されたＴＦＴ素子ブロックには、ＴＦＴ素子５，８が形成されており、電極端子１０が予め形成されている凹部にそのＴＦＴブロックを転写する方法である。
【００２０】
しかし、この方法では、ＴＦＴ素子ブロックが、基板凹部に転写される時、挿入時のブロックの方向が左右又は前後方向が逆で挿入される可能性がある。
【００２１】
方向が異なって挿入された場合、端子間の接続が設計と異なるため、ＴＦＴ素子が正常に動作しないという結果を招く。
【００２２】
すなわち、挿入された場合、必ず設計と同じ方向であるという、いわば完全なセルフアライメント構造になっていない。
【００２３】
そこで、今回、完全なセルフアライメントを実現できる構造、手段を本発明として提案する。
【００２４】
本発明は、前記のＵＳＰのような台形の素子ブロックではなく、球状のボールシリコンを使用し、その表面にＴＦＴ素子を形成し、基板の凹部に挿入した場合、必ず正常な端子接続ができる手段（完全なセルフアライメント手段）を供給するものである。
【００２５】
【発明の実施の形態】
本発明の実施の形態について以下に説明する。
【００２６】
（実施の形態１）
本発明に係る実施の形態について、ＴＦＴ型の液晶表示装置を例に、以下の図面４、図面５に基づいて詳細に説明する。
【００２７】
図４は、本発明に係るボールシリコンのＴＦＴ素子ブロックの完成図である。
【００２８】
ボールシリコンのような球体表面に，ＴＦＴ素子パターンを露光形成する方法は、特開平１１−１２１３６８に開示されている。
すなわち、ここでは、内面が回転楕円形状の反射面を有する反射鏡を備えた光学系が使用される。
その一方の焦点に光源を、他方の焦点に球状基体を配置することにより、球状の基体表面のほとんどを同時に露光することができることが開示されている。
この技術を使用し、ボールシリコン１１表面に、薄膜のデポ及び全面露光の工程を繰返すことにより、ＴＦＴ素子１２を形成する。
そのＴＦＴ作成工程は、図７の説明で記載した従来のＴＦＴ素子に使用した薄膜及び図７の説明で記載した作成工程と同じである。
その工程により、ボールシリコン表面にＴＦＴ素子を形成した後、そのボールシリコンの他の半球部分領域に、ＴＦＴ素子電極の機能を有する、ゲート電極端子１３、ソース電極端子１４、ドレイン電極端子１５を図４のように、同心円状に形成する。
又、そのＴＦＴ部１２と、各ゲート電極端子１３、ソース電極端子１４、ドレイン電極端子１５とは各対応するゲート引き出し配線２１、ソース引き出し配線２２、ドレイン引き出し配線２３を介して電気的に接続されている。
又、それぞれの各配線は、層間絶縁膜を介して各電気的に絶縁されている。
ＴＦＴ素子形成後、球表面に絶縁膜１６を保護膜として全面に形成し、露光、エッチングをしてＴＦＴ素子が形成されている半球領域上に保護絶縁膜１６を残し、他の端子側の半球部分領域の絶縁膜を除去する。
その結果、端子電極が表面に現れ、ボールシリコン表面上の端子１３，１４，１５と、基板凹部の端子２０，１９，１８がそれぞれ、電気的にコンタクト可能となる。
又、ＴＦＴ素子上に、絶縁膜が被覆されているので、ＴＦＴ素子の特性の劣化が抑えられる。
又、ＴＦＴ素子上に、絶縁膜が被覆され、絶縁膜の半球側が基板１より突出し、対向基板と向き合う形となるので、対向基板側の透明電極と短絡することはない。
【００２９】
尚、保護絶縁膜を残した半球側の外形は、図５に記載されている基板凹部１７の内径より大きくする。
かつ、端子側の半球の外形は、基板凹部の内径より小さくしておく。
その結果、ボールシリコンは、必ず端子側のみが基板凹部に挿入されることになる。
上記の工程によって、球状ＴＦＴチップが完成する。
次に、図５にそって説明する。
図５に記載されているように、基板１には、ゲート配線３、ソース配線４、絵素電極２が形成されており、かつ、凹部１７の内側には、ゲート配線３と電気的に接続されているゲート端子２０、ソース配線４と電気的に接続されているソース端子１９、絵素電極２と電気的に接続されているドレイン端子１８が、各電気的に絶縁された状態で、かつ同心円状に形成されている。
【００３０】
凹部１７を有する基板１上に、前記パターン化したボールシリコン１１を転写するが、上記のボールシリコンは、凹部に挿入された場合、上下が逆とならず、必ず、所定の方向に挿入され、水平方向で回転されて挿入されたとしても、同心円状に電極が形成されているので、必ず各ソース端子どうし、ゲート端子どうし、ドレイン端子どうしがコンタクト接続され、その結果、どのＴＦＴ素子も正常な動作を行ない得る。
【００３１】
尚、実施例では、ボールシリコン側の端子１３，１４，１５及び基板側の穴に形成された電極２０，１９，１８の両方とも同心円状に形成されているが、一方が同心円状であれば、他方が矩形状であっても、同様のセルフアライメント機能を果たし得る。
【００３２】
【発明の効果】
従来の台形チップを使用して、転写することによって、形成するＴＦＴ基板の形成方法に比べ、球状のボールシリコンのＴＦＴ素子を使用し、半分を絶縁膜で外形を大きくすることによって、凹部に挿入されたボールシリコン素子は、垂直方向に回転が係ったとしても必ず上下方向は正常に挿入され、各ゲート、ソース、ドレイン電極端子が各同心円状に形成されているので、セルフアライメント効果により、正常に端子間の接続がなされ、量産性、及び生産効率が飛躍的に上昇した。
【００３３】
又、ボールシリコン側の端子１３，１４，１５及び、基板側の穴に形成された電極２０，１９，１８の一方が同心円状であれば、他方が矩形状であっても、同様の各端子電極間のセルフアライメント機能を果たし得る。
【００３４】
又、ＴＦＴ素子上には、保護絶縁膜が形成されているため、ＴＦＴ素子の劣化が抑えられ、かつ対向電極との電気的短絡が防止され、信頼性も飛躍的に上昇した。
【図面の簡単な説明】
【図１】台形チップでの実施の形態を示す液晶表示装置におけるアクティブマトリクス側基板の、画素近傍の構成を示す平面図と断面図である。
【図２】台形チップ７近傍の実装構造および実装方法を示す断面図である。
【図３】台形チップを使用した場合の挿入の形態を示す図である。
【図４】本発明のボールシリコンの電極構造の実施の形態示す図である。
【図５】本発明のボールシリコンを、基板凹部に挿入する形態を示す図である。
【図６】アクティブマトリクス基板を備えた透過型の液晶表示装置の一般的な構成を示す回路図である。
【図７】従来の一括形成技術で形成した場合の、液晶表示装置におけるアクティブマトリクス基板のＴＦＴ部分の断面図である。
【符号の説明】
１      アクティブマトリクス基板
２      画素電極
３      ゲート配線
４      ソース配線
５      ゲート配線とソース配線とのクロス部
６      ＴＦＴ
７      台形チップ
８      電気接続用の端子
９      台形チップ用の凹部
１０      第1基板１の穴の端子
１１      ボールシリコン
１２      ＴＦＴ
１３      ボールシリコンのゲート端子
１４      ボールシリコンのソース端子
１５      ボールシリコンのドレイン端子
１６      絶縁膜
１７      基板凹部
１８      基板凹部のドレイン端子
１９      基板凹部のソース端子
２０      基板凹部のゲート端子
２１      ゲート引き出し配線
２２      ソース引き出し配線
２３      ドレイン引き出し配線
１０１      アクティブマトリクス基板
１０２      画素電極
１０３      ＴＦＴ
１０４      ゲート配線
１０５      ソース配線
１０６      付加容量
１０７      共通配線
１０８      ゲート電極
１０９      ゲート絶縁膜
１１０      半導体層
１１１      チャネル保護層
１１２ａ      ソース電極
１１２ｂ      ドレイン電極
１１３ａ      金属層
１１３ｂ      金属層
１１４      画素電極
１１５      ＴＦＴ
１１６      層間絶縁膜
１１６ａ      コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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