(57)【特許請求の範囲】
【請求項１】
電界強度（Ｅ）が低減された電荷キャリア空乏区域を有する誘電的に絶縁された半導体素子であって：
半導体シリコン基板（１）と、その上表面に位置する二酸化シリコン層（２）と、該二酸化シリコン層（２）の上に位置する第１のドーピング型の単結晶ウェファ（３）とを含む半導体本体と；
前記単結晶ウェファ(３)の中に形成され、上表面を具備した前記第１のドーピング型の直方体の構成部品区域（４）と；
前記単結晶ウェファ(３)の表面から下へ前記二酸化シリコン層（２）まで延びており、前記構成部品区域(４)の周囲を囲んでいる誘電絶縁層（５）と；
前記構成部品区域（４）の前記上表面からその下方に延びている、前記構成部品区域（４）内の第２のドーピング型の沈降区域（Ｇ１，Ｇ１１，Ｇ４，３３）と；
前記沈降区域（Ｇ１，Ｇ１１，Ｇ４，３３）と、該沈降区域を除く前記構成部品区域（４）の残余部分との間の境界表面に於けるＰＮ接合（１０）と；
前記沈降区域（Ｇ１，Ｇ１１，Ｇ４，３３）に前記第２のドーピング型で重くドーピング（ｐ＋）された電気的接続区域であるゲート接続（Ｇ２）を有し、前記構成部品区域（４）の長軸方向の両端部に、ソース接続、ドレイン接続のための前記第１のドーピング型で重くドーピング（ｎ＋）された電気的接続区域（Ｓ２，Ｓ４，Ｄ２）を有する、前記構成部品区域（４）内の電界効果トランジスタＪＦＥＴとを含み、
前記電気的接続区域経由で供給された電圧（ＶG ，ＶS ，ＶD ）によって前記ＰＮ接合に逆バイアスがかけられることにより前記構成部品区域(４)および前記沈降区域（Ｇ１，Ｇ１１，Ｇ４，３３）内の電荷キャリアが空乏状態とされる、前記誘電的に絶縁された半導体素子に於て、
前記構成部品区域（４）は、前記誘電絶縁層（５）により前記半導体本体から分離され、前記直方体の長軸方向に延び、相互に対向する二つの側面を有し；
前記沈降区域が二つの相互に対向するウェファ形状副区域（Ｇ１，Ｇ１１，Ｇ４）を含み、該ウェファ形状副区域（Ｇ１，Ｇ１１，Ｇ４）は、前記構成部品区域（４）の前記直方体の長軸方向に延び、相互に対向する二つの側面に於て、前記誘電絶縁層（５）に隣接して延び、前記副区域（Ｇ１，Ｇ１１，Ｇ４）は比較的低濃度のドーピング物質（ｐ）を有し；
前記構成部品区域（４）は少なくとも、前記相互に対向する副区域（Ｇ１，Ｇ１１，Ｇ４）間に於いて、比較的低濃度のドーピング物質（ｎ）を有し；
前記ＰＮ接合に逆バイアスがかけられることによって作られる電荷キャリア空乏区域（Ｌ２，Ｌ３）の一つが、前記相互に対向する副区域（Ｇ１，Ｇ１１，Ｇ４）間の前記低濃度のドーピング物質（ｎ）を有する構成部品区域（４）内と、前記副区域（Ｇ１，Ｇ１１，Ｇ４）の内部に延び、前記構成部品区域（４）内の電界強度（Ｅ）が半導体材料の破壊電界強度（ＥＣＲ）以下となることを特徴とする、前記誘電的に絶縁された半導体素子。
【請求項２】
請求項１に記載の誘電的に絶縁された半導体素子であって、前記ウェファ形状副区域（Ｇ１，Ｇ１１）の、前記ソース区域（Ｓ２）に近い方の端部の厚さ（ｔ１）が前記ドレイン区域（Ｄ２）に近い方の端部の厚さ（ｔ２）よりも厚いことを特徴とする、前記誘電的に絶縁された半導体素子。
【請求項３】
第２の電界効果トランジスタＪＦＥＴと直列接続された第１の電界効果トランジスタＤＭＯＳを含む、請求項１または２に記載の誘電的に絶縁された半導体素子であって、
前記沈降区域(Ｇ４，３３)が、前記二つの相互に対向するウェファ形状副区域（Ｇ４）と、更に前記構成部品区域（４）の長軸方向の前記ソース区域（Ｓ４）に近い方の端部に於て、比較的弱くドーピング（ｐ）された接続区域（３３）とを含み；
前記二つのウェファ形状副区域（Ｇ４）が前記ソース区域（Ｓ４）に近い方の端部に於て、前記弱くドーピングされた接続区域（３３）に接続されており；
前記第１の電界効果トランジスタＤＭＯＳは、前記第１のドーピング型で重くドーピング（ｎ+ ）された前記第１の電界効果トランジスタＤＭＯＳのソース区域（Ｓ３）を有し、該ソース区域（Ｓ３）は前記接続区域（３３）内の表面に配置され；
前記接続区域（３３）は前記第２のドーピング型で重くドーピング（ｐ+ ）された電気的接続端子区域（３９）を有し；
前記第１の電界効果トランジスタＤＭＯＳはチャンネル区域（３６）を有し、該チャンネル区域（３６）は、前記第１の電界効果トランジスタＤＭＯＳの前記ソース区域（Ｓ３）と前記構成部品区域（４）の前記残余部分との間に配置され；
前記チャンネル区域（３６）の上には、ドーピングされた多結晶シリコンで構成されるゲート区域（Ｇ３）を搭載した二酸化シリコン膜（３４）が配置され；
前記第２の電界効果トランジスタＪＦＥＴは請求項１に記載の電界効果トランジスタＪＦＥＴであり；
前記第２の電界効果トランジスタＪＦＥＴは前記構成部品区域（４）の長軸方向のもう一方の端部に、前記第１のドーピング型で重くドーピング（ｎ+ ）された前記ドレイン区域（Ｄ４）を有し；
前記第２の電界効果トランジスタＪＦＥＴは前記ウェファ形状副区域（Ｇ４）で構成されたゲートを有し、前記副区域の各々は、前記接続区域（３３）の前記電気的接続端子区域（３９）に接続されている個々のゲート接続区域（Ｇ４１）を有し；
前記接続区域（３３）に隣接した前記二つのウェファ形状副区域（Ｇ４）の間の前記構成部品区域（４）の前記残余部分内の区域に、前記第１の電界効果トランジスタＤＭＯＳの前記ドレイン区域（Ｄ３）と前記第２の電界効果トランジスタＪＦＥＴの前記ソース区域（Ｓ４）とを含むことを特徴とする、請求項１または２に記載の誘電的に絶縁された半導体素子。
【請求項４】
誘電的に絶縁された半導体素子の製造方法であって：
二酸化シリコン層（２）を形成するために半導体シリコン基板（１）の表面を酸化し；
第１のドーピング型で比較的低濃度の単結晶ウェファ（３）を前記二酸化シリコン層（２）に重ね；
前記単結晶ウェファ（３）の中に形成される直方体の構成部品区域（４）を取り囲み、前記単結晶ウェファ（３）の表面から前記二酸化シリコン層（２）に達するまで延びている誘電絶縁層（５）により、前記単結晶ウェファ（３）内において前記構成部品区域（４）を分離し；
前記誘電絶縁層（５）に隣接して延びていて、且つ前記構成部品区域（４）の相互に対向する前記直方体の長軸方向の二つの側壁に沿って延びている二つの細長い開口（５７）を具備した第１のマスク（５６）を前記構成部品区域（４）を覆うように重ね；
前記開口（５７）を通して、第２のドーピング型のドーピング物質を投入して、前記構成部品区域（４）の内部に、前記構成部品区域（４）の相互に対向する前記長軸方向の二つの側壁に沿って二つのウェファ形状副区域（Ｇ１，Ｇ１１，Ｇ４）を含む比較的弱くドーピングされた沈降区域を形成し；
前記構成部品区域（４）を覆うように、予め定められた開口（５９）を具備した第２のマスク（５８）を重ね；
該開口(５９)を通して前記第２のドーピング型で重いドーピング（ｐ+ ）を実行してゲート接続（Ｇ２）を形成し；
前記第２のマスク(５８)を取り除いた後、前記構成部品区域（４）を覆うように、予め定められた開口（６１）を具備した第３のマスク（６０）を重ね；
該開口(６１)を通して前記第１のドーピング型で重いドーピング（ｎ+ ）を実行して前記直方体の長軸方向の両端部にソース区域（Ｓ２）およびドレイン区域（Ｄ２）を各々形成する、
以上の手順を含んで構成される前記誘電的に絶縁された半導体素子の製造方法。
【請求項５】
請求項４に記載の誘電的に絶縁された半導体素子の製造方法に於て、前記第１のマスク（５６）は前記構成部品区域（４）の前記長軸方向の一方の端部に接続開口を有し、該接続開口は前記二つの細長い開口（５７）を相互に接続することを特徴とする、前記誘電的に絶縁された半導体素子の製造方法。
【請求項６】
請求項４または５に記載の誘電的に絶縁された半導体素子の製造方法に於て、前記構成部品区域（４）の前記分離が、
前記誘電絶縁層（５）用の開口（５２）を有するエッチングマスク（５１）を前記単結晶ウェファ（３）に重ね；
前記エッチングマスク（５１）内の開口（５２）を通して前記単結晶ウェファ（３）内に溝（５３）を、該溝（５３）が前記半導体シリコン基板（１）上の前記二酸化シリコン層（２）に達するまで下に延びるようにエッチングし；
前記溝（５３）の側壁表面を酸化して、二酸化シリコン層（５４）を形成し；
前記溝（５３）の残余部分を多結晶シリコン（５５）で満たす、
という手順で行われることを特徴とする、前記誘電的に絶縁された半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は電界強度が低減された電荷キャリア空乏区域(region)を有する、誘電的に絶縁された半導体素子に係わり、
ひとつの半導体本体と：
上表面を具備した半導体本体内の構成部品区域(component region)と；
構成部品区域と半導体本体との境界を定める誘電的絶縁層と；
構成部品区域の上表面からその下まで延びる構成部品区域内の沈降区域(sunken region) と；
沈降区域の境界表面に於けるＰＮ接合であって、この表面は前記区域を構成部品区域の残余部分から境界を定めて分離し、前記部分は沈降区域のドーピング型とは反対のドーピング型を有する前記ＰＮ接合と；
各々の沈降区域と構成部品区域の残余部分との中に少なくともひとつの電気的接続区域を有する構成部品区域内の半導体構成部品とで構成され；
電界強度が低減された区域とは、電気的接続区域を介して供給された電圧によって作られた電荷キャリア空乏部である、前記半導体素子と；そして
その半導体素子の製造方法とに関する。
【０００２】
【従来の技術】
半導体素子は多くの異なる応用に際して、比較的高い電圧に耐えることが要求される。このような応用のひとつの例は、電話交換器の加入者線回路に見られる。旧来のスウェーデン電話交換器では、加入者への電話線に対しては４８ボルトの供給電圧が要求されており、そして半導体技術による最新式加入者線回路にもこれらの電圧が適用されている。別の国ではより高い電圧が必要とされており、例えば独国では６８ボルトであり、さらに半導体回路の別の応用ではもっと高い電圧、例えば４００ボルトまたはそれ以上が使用されている。
【０００３】
これらの比較的高い電圧にかかわるひとつの問題は、電界強度が構成部品のある区域で半導体材料の臨界電界強度を超えるかもしれないことである。この結果はもしも電流制限がなされていない場合、電流の突流(current breakthrough)が生じ半導体材料を破壊する。高電界強度に関する同様の問題はまた、計算または演算回路用に意図した非常に小型の高速半導体構成部品でも生じる。これらの構成部品は低電圧、３から５ボルトの範囲、に接続されてはいるが構成部品を小さく引き伸ばす結果、電界強度は高い値となる。
【０００４】
ある種の応用によっては、高電界強度の問題は半導体構成部品の表面に言及されており、これはＩＥＥＥの論文、ＩＥＤＭ会報、１９７９年、２３８−２４１頁、Ｊ．Ａ．アペルスおよびＨ．Ｍ．Ｊ．バエズ共著：”高電圧薄層素子（Ｒｅｓｕｒｆ素子）”に記述されており、この論文は本説明でも参照されている。この半導体構成部品は表面層を有し、この中にＰＮ接合を含みこの中で物質の臨界電界強度が与えられた供給電圧の下で達成されている。表面層はＰＮ接合の一方の側で弱くドーピングされており、この弱くドーピングされた部分は表面層を比較的薄く作ることによって、電荷の空乏状態とする事ができる。供給電圧はここで構成部品表面に沿った長い範囲に分散されるので、最大電界強度は破壊電界強度以下の値となる。この現象は半導体技術の分野では良く知られており、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）という頭文字を与えられている。ｒｅｓｕｒｆ技術の詳細は、フィリップス研究ジャーナル３５巻、１−１３，１９８０年、Ｊ．Ａ．アペルス、その他著：”薄層高電圧素子”に記述されている。この論文もまた本説明で参照されている。
【０００５】
前記の半導体構成部品内での電流突流問題に加えて、共通半導体基板上に装着された個別構成部品は互いに好ましくない方法で影響しあう。この問題を構成部品同士を互いに絶縁することによって解決することが知られており、例えば欧州特許出願公報ＥＰ−Ａ１−０，４１８，７３７に絶縁方法が記載されている。この従来技術によれば、半導体基板には酸化表面が具備されていて、これが絶縁層を形成し、その上に単結晶半導体材料の比較的薄いウェファが装着されている。この単結晶ウェファには下の絶縁層まで延びる溝がエッチングで切られており、また溝の側壁表面は酸化され、溝は多結晶半導体材料で満たされている。半導体構成部品はこのように形成された誘電的に絶縁された箱状区域の中に形成される。これらの構成部品は外部接続部を有し、これはそれぞれの構成部品の下でそれぞれの箱状区域の底の、絶縁酸化層に直接隣接する重くドーピングされた接続層に接続される。複数の異なる型の構成部品が示されており、これらは例えば電界効果トランジスタやバイポーラトランジスタである。
【０００６】
欧州特許出願公報Ａ２−０，３９１，０５６には、誘電的に絶縁された区域を具備した半導体基板を形成するための別の方法が記載されている。絶縁区域は基板を繰り返しエッチングし半導体材料で被覆することによって製造される。誘電的絶縁は酸化半導体材料で構成される。この区域は、その中に実際の構成部品が形成される弱くドーピングされた区域と、前記構成部品の下に位置し誘電的絶縁層に対向して横たわる重くドーピングされた接続層とを有する。
【０００７】
しばしば見られる構成部品のひとつの型は、いわゆるＪＦＥＴ（接合電界効果トランジスタ）であり、これは例えばＳ．Ｍ．ジー著：”半導体素子物理”、第２版、第６．１章および第６．２章に記述されている。この本はジョン・ウィリー＆サンズＩｎｃ．社より発行されている。電界効果トランジスタＪＦＥＴは知られている技術に従って、個別の半導体層を相互に重ね合わせて製造されており、これはこれらのトランジスタを誘電的に絶縁された区域内に製造するには、比較的複雑な工程である。
【０００８】
【発明の目的と概要】
本発明のひとつの特徴は半導体素子、例えば先に述べたＪＦＥＴトランジスタ、を提供する際の問題を解決することであり、半導体基板上の誘電的に絶縁された箱状構成部品区域内に容易に製造できるものである。箱状構成部品区域は電気的に絶縁された底表面を有し、垂直な誘電的に絶縁された層の形状を有する箱の壁によって囲われている。構成部品区域は、正または負の予め定められたドーピング材料によって比較的弱くドーピングされている。構成部品はふたつのウェファ形状の副区域を有し、これは構成部品区域の相互に対向する二つの側壁の絶縁層に沿って展開している。これらの副区域は構成部品区域で使用されているドーピング材とは反対の型のドーピング材でドーピングされている、すなわちＰＮ接合を構成部品区域とウェファ形状(wafer-like)副区域との間に形成するためである。これらの副区域は、例えばＪＦＥＴトランジスタ内にゲートを形成するために使用される。ふたつのウェファ形状副区域を相互に結合し同種のドーピング材で共通にドーピングされた連続したＵ形状区域を形成できる。この連続区域は多くの異なる種類の構成部品または組み合わせ構成部品に用いられる。
【０００９】
ウェファ形状副区域およびそれらの間の接続はドーピング材を構成部品区域の中に、前記区域の表面を通して拡散させたりまたは打ち込むことによって実現できる。従ってこのようにドーピングされた区域は誘電的に絶縁された構成部品区域の中に容易に製造できる。またドーピングされた区域は容易に希望する形状を与えることができ、これは単にドーピング工程で使用されるマスクの構造を適切に選ぶだけでよい。
【００１０】
本発明の別の特徴は、限定され誘電的に絶縁された構成部品区域の中に耐電圧構成部品を製造するという問題を解決する。
【００１１】
構成部品区域内の構成部品はそこに電圧が供給される電気接続部を有する。先に述べたウェファ形状副区域と構成部品区域の残余部分との間のＰＮ接合は、これらの電圧によって、逆バイアスがかけられている。これによって先に述べたＲＥＳＵＲＦ法に従って構成部品区域の部分に電荷キャリアの空乏区域を作ることができるので、供給されれた電圧が構成部品区域内の広い範囲に分散される。従って構成部品区域内の電界強度を半導体材料の破壊電界強度以下に低く保つことができる。構成部品区域およびウェファ形状副区域は比較的ドーピング材の濃度が低いので、容易に電荷キャリアの空乏状態とできる。
【００１２】
本発明は請求項に記載の特徴を有する。本発明を説明用の実施例と添付図とを参照して、さらに詳細に説明する。
【００１３】
【実施例】
図１は発明に基づく半導体構成部品、電界効果トランジスタＪＦＥＴの透視図であり、その一部が図にあらわに示されている。半導体基板１の上表面、この例ではシリコン基板、は酸化されて二酸化シリコンの誘電絶縁層２を形成する。層２の上には、比較的低濃度の、図中ｎで表されている負電荷キャリアを有する単結晶シリコンウェファ３が重ねられている。単結晶ウェファ３の厚さはＡ１である。図に示された実施例では、Ａ１＝６μｍである。基板１、層２およびウェファ３は半導体本体部を形成し、これは直方体の構成部品区域４を支えている。この構成部品区域はウェファ３の中に形成され、周囲を取り囲む区域４ａからは、二酸化シリコンと多結晶シリコンとで構成された誘電絶縁層５で分離されている。絶縁層５は単結晶ウェファ３の表面から下へ誘電絶縁層２まで延びており、接合電解効果トランジスタＪＦＥＴを内部に含む構成部品区域４を完全に囲んでいる。構成部品区域は従って箱状の半導体領域であり、これは半導体本体を取り囲む部品に対して完全に電気的に絶縁されている。分かりやすくする目的で、絶縁層５の一部は図から取り除かれており、周囲を取り囲む区域４ａの一部も同様である。電解効果トランジスタＪＦＥＴは二つのウェファ形状区域Ｇ１で構成されたゲートを有し、これらは図中ｐで表される正電荷キャリアでドーピングされている。ウェファ形状区域Ｇ１は互いに構成部品区域４の長軸方向の中間部で対向するように配置されており、誘電絶縁層５上に接して横たわっている。区域Ｇ１は構成部品区域４の表面から下方に、前記区域の深さＡ２まで延びており、図示された例では深さＡ２＝４μｍである。ゲート区域Ｇ１の各々はそれぞれ重く(heavily) 正にｐ+ でドーピングされた、外部との電気的接続６との接続区域Ｇ２を有しており、これは簡単のために単に図式的にみの示されている。ひとつのＰＮ接合１０がゲート区域Ｇ１と構成部品区域４の残余部分との間の境界区域に具備されている。電解効果トランジスタＪＦＥＴを構成するために、構成部品区域４の一方の端は重く負にｎ+ でドーピングされたソース区域Ｓ２を有し、前記区域のもう一方の端は重くｎ+ でドーピングされたドレイン区域Ｄ２を有する。ソース区域Ｓ２およびドレイン区域Ｄ２は電解効果トランジスタＪＦＥＴ用の電気的接続区域であり、それぞれ図中に図式的に示されている外部電気接続７を有する。
【００１４】
図２は図１の切断線Ａ−Ａに沿った、電解効果トランジスタＪＦＥＴの断面図である。図は構成部品区域４を示しており、これは誘電絶縁層５に隣接するふたつのゲート区域Ｇ１を具備する。ゲート接続Ｇ２と同様に、切断線Ａ−Ａには含まれていないがソース区域Ｓ２が図示されている。図２はまた構成部品区域４の表面を覆う、二酸化シリコンの電気的絶縁保護層８を示す。保護層８は図１には示されていないが、外部電気接続６および７用の凹部９を含む。ひとつの別の実施例では、図中に破線Ｌ１で示されるように、ウェファ形状ゲート区域が構成部品区域４の表面から直接誘電絶縁層２まで延びている。
【００１５】
図３は電解効果トランジスタＪＦＥＴの上面図であり、構成部品区域４、誘電絶縁層５、ゲート接続Ｇ２を有するふたつのゲート区域Ｇ１、ソース接続Ｓ２およびドレイン接続Ｄ２とを含む。ゲート電圧ＶG が外部接続６に供給され、ソース電圧ＶS およびドレイン電圧ＶD がそれぞれの外部接続７に供給される。通常運転時には、これらの電圧は例えば、
ＶG ＝０Ｖ（接地電位）
ＶS ＝０Ｖ
ＶD ＝４００Ｖである。
【００１６】
これらの電圧はＰＮ接合１０に逆バイアスをかけ、空乏区域Ｄ１０が形成される。この区域は図中鎖線Ｌ２で示されるように、ふたつの裾野に延びている。先に述べた電圧ＶD ＝４００Ｖでは、ふたつの裾野は互いに融合して共通の空乏区域を形成し、これは鎖線Ｌ３に示すとおりである。空乏区域内の電界の電界強度Ｅは、シリコンの臨界破壊電界強度ＥCR＝３・１０5 Ｖ／ｃｍ以下に、かなり高い信頼度を持って保つことができる。これは構成部品区域４内の半導体材料が比較的弱くドーピングされているため、電荷キャリアを容易に空乏状態に出来るので実現できる。注意しておかなければならないのは、ゲート区域Ｇ１もまた部分的に空乏状態となっていることであって、特にドレイン区域Ｄ２に近い所のゲート区域の部分が顕著である。
【００１７】
本発明の別の実施例が図４に示されており、これは電界効果トランジスタＪＦＥＴ１を示している。前記と同様、構成部品区域４は誘電絶縁層５によって電気的に分離されている。ソース区域Ｓ２が構成部品区域の一方の端に配置され、またドレイン区域Ｄ２が構成部品区域のもう一方の端に配置されている。先に説明したように、電界効果トランジスタＪＦＥＴ１はふたつのウェファ形状ゲート区域Ｇ１１を含み、これは前記区域の表面から下方に構成部品区域４まで延びている。各々のゲート区域Ｇ１１は構成部品区域４のそれぞれの長軸側側壁の中央部に配置され、前記ゲート区域のそれぞれの背面は絶縁層に接している。ゲート区域Ｇ１１は比較的弱く正のｐでドーピングされており、それぞれは重くｐ+ でドーピングされた接続区域Ｇ１２を有する。各々のゲート区域Ｇ１１はそれぞれのＰＮ接合１１を有し、これは構成部品区域４に面している。ゲート区域Ｇ１とは異なって、本実施例のゲート区域Ｇ１１はソース区域Ｓ２に近い方の端部では厚さｔ１を有して比較的厚く、ドレイン区域Ｄ２に近い方の端部では厚さｔ２を有して比較的薄くなっている。電圧ＶG ，ＶS およびＶD がそれぞれのゲート、ソースおよびドレイン接続６および７、に供給されると、ＰＮ接合１１は逆バイアスされて、空乏区域Ｄ１１がゲート区域Ｇ１１部に形成される。電界効果トランジスタＪＦＥＴ１のゲート区域Ｇ１１にテーパが付けられているので、空乏区域Ｄ１１は、図３の実施例に示される電界効果トランジスタの空乏区域Ｄ１０とは、異なる形状をしている。
【００１８】
誘電的に絶縁された構成部品区域４内の電界効果トランジスタＪＦＥＴおよびＪＦＥＴ１を以上説明してきた。本発明に依れば、二つまたはそれより多くの直列接続された半導体構成部品を構成部品区域４内に配置することが可能である。図５は図式的に第二の電界効果トランジスタＪＦＥＴ４に直列接続された第一の電界効果トランジスタＤＭＯＳ３を図示している。トランジスタＤＭＯＳ３は外部接続部３１に接続されたゲート区域Ｇ３と、外部電気接続部３２に接続されたソース区域Ｓ３とを有する。ソース区域Ｓ３はトランジスタＪＦＥＴ４のゲート区域Ｇ４に接続され、これはトランジスタＤＭＯＳ３のドレインＤ３に接続されたソース区域Ｓ４を有する。最後にトランジスタＪＦＥＴ４はドレイン区域Ｄ４を有し、これは外部電気接続部４１に接続されている。
【００１９】
構成部品区域４内に形成された二つの電界効果トランジスタＤＭＯＳ３およびＪＦＥＴ４が図６および図７に図示されている。図７は図６を上から見たものであり、図６は図７の切断線Ｂ−Ｂに沿った断面図である。図６の実施例に於て、ｎでドーピングされた構成部品区域４は誘電絶縁層５で取り囲まれており、その上表面は、電気的接続用の凹所３８を有する、二酸化シリコンの誘電絶縁層３５で覆われている。トランジスタＤＭＯＳ３は比較的弱く正のｐでドーピングされた区域３３を有し、これは前記区域の表面から下方に構成部品区域４の中まで延びている。区域３３は構成部品区域４の一方の端に配置され、構成部品区域の残余部分との境界面にＰＮ接合３７を有する。ソース区域Ｓ３は区域３３の表面部に重くｎ+ でドーピングされた区域で構成され、外部電気接続部３２がソース区域Ｓ３に接続されている。重く正のｐ+ でドーピングされた端子区域３９がソース区域Ｓ３に隣接して配置されており、区域３３の電気的接続端子を形成している。通常動作時には、電気的接続区域３９は、図の破線接続ＳＳで図示されるようにソース区域Ｓ３と短絡されている。いわゆる酸化ゲートと呼ばれる、二酸化シリコンの非常に薄い層３４が構成部品区域の表面上、ソース区域Ｓ３の一方の端に横たわっている。酸化ゲート３４は区域３３の表面上をソース区域Ｓ３の端からＰＮ接合３７を越えて構成部品区域４の負にドーピングされた部分まで僅かに延びている。トランジスタＤＭＯＳ３のチャンネル区域３６は酸化ゲート３４の下に配置されている。ゲート区域Ｇ３はドーピングされた多結晶シリコンで構成され、酸化ゲート３４および酸化層３５の上に横たわり、外部電気接続部３１が接続されている。トランジスタＤＭＯＳ３のドレイン区域Ｄ３は構成部品区域４の内部、チャンネル区域３６の外部に、ＰＮ接合３７と直接接するように配置されている。ドレイン区域Ｄ３はまた、電界効果トランジスタＪＦＥＴ４のソース区域Ｓ４をも形成している。この電界効果トランジスタのゲート区域は、比較的弱くｐでドーピングされた材料のふたつのウェファ形状区域Ｇ４で構成され、前記区域の各々は構成部品区域４の互いに対向する長軸方向の壁の一方に沿って延びている。ウェファ形状ゲート区域Ｇ４はウェファ形状ゲート区域Ｇ１に対応し、これに付いては図１を参照して先に更に詳しく説明した。図６の破線で示される、これらのウェファ形状区域はその一方の端で弱くｐ+ でドーピングされた区域３３に接続されている。各々のゲート区域Ｇ４はそれぞれ重くｐ+ でドーピングされたゲート接続区域Ｇ４１を有し、これは図７に図示されるように重くｐ+ でドーピングされた区域３９に接続されている。トランジスタＪＦＥＴ４のドレイン区域Ｄ４は構成部品区域４の反対側の端に、重く負のｎ+ でドーピングされた区域で構成され、ドレイン区域Ｄ４には電気的接続部４１が接続されている。
【００２０】
図７はトランジスタＤＭＯＳ３およびＪＦＥＴ４を上から図示しており、誘電絶縁層３５およびゲート区域Ｇ３は、トランジスタのその他の部品をはっきりと見せる目的で取り除かれている。区域３９はゲート接続区域Ｇ４１に接続されており、これはゲート区域Ｇ４内に延びてこれらの区域の電気的接続部を形成している。酸化ゲート３４はトランジスタＤＭＯＳ３のＰＮ接合３７およびチャンネル区域３６を覆っている。共通ドレイン区域Ｄ３およびソース区域Ｓ４はゲート区域Ｇ４間のＰＮ接合部３７に延びている。図は、これらのゲート区域Ｇ４がｐでドーピングされた区域３３にどのように接続されていて、また構成部品区域４のふたつの長軸方向に沿った誘電絶縁層５に接して配置されている様子を示している。トランジスタＪＦＥＴ４のドレイン区域Ｄ４もまた図示されている。
【００２１】
ウェファ形状ゲート区域Ｇ４の間の比較的弱くｎでドーピングされた構成部品区域４は、トランジスタＤＭＯＳ３とＪＦＥＴ４に外部電圧を接続することにより電荷キャリアの空乏状態とすることができる。図７は破線でトランジスタＤＭＯＳ３とＪＦＥＴ４の空乏区域ＤＲ４を図示しており、これはソース区域Ｓ３とゲート区域Ｇ３とが共に接地電位０Ｖに接続され、ドレイン区域Ｄ４が＋１００Ｖに接続された際に生じる。先に述べたように、電気的接続端子区域３９はソース接続部Ｓ３と短絡されている。曲線Ｃは電界強度Ｅ＝１・１０5 Ｖ／ｃｍを表わしており、これはシリコン材料内での電流破壊の危険がある、臨界電界強度ＥCR＝３・１０5 Ｖ／ｃｍよりも十分下である。
【００２２】
先に説明した構成部品の製造方法を図８から図１４に示す例を参照して説明する。用いられる開始時の材料は、図８に示すようにシリコン基板１、絶縁酸化層２そして単結晶ウェファ３とで構成された、いわゆるボンド型ウェファである。このようなボンド型ウェファは、例えば先に提示した欧州特許出願公報第Ａ１−０，４１８，７３７号に記載の方法で製造でき、市販されている。図９では、ウェファ３の上表面にフォトレジスト層５１が被覆され、これは予め定められたパターンで露光され、現像されて層５１内に開口５２が形成される。これらの開口に沿って深い溝５３が、プラズマエッチングにより下の絶縁層２まで形成され、次にフォトレジスト５１が取り除かれる。図１０では、溝５３の側表面が酸化されて二酸化シリコン被覆が形成され、溝５３の残りの部分が多結晶シリコン５５で満たされる。箱状の構成部品区域４がこのようにして、単結晶ウェファ３の周囲部分４ａから電気的に分離される。二酸化シリコン層５４および多結晶シリコン５５は一緒になって、先に図１を参照して説明した誘電絶縁層５を形成する。図１１に示すように、ウェファ３は新たなフォトレジストマスク５６で被覆され、これはふたつの開口５７を有し、そのひとつが図に示されている。開口５７は狭く、細長い形状をしており、構成部品区域４の長軸方向の側壁に沿って、誘電絶縁層に隣接して延びている。正のドーピング材によるドーピングはこれらの開口を通して実施され、ふたつのウェファ形状ゲート区域Ｇ１が得られる。マスク５６が取り除かれ、図１２に図示されるように更に別のフォトレジストマスク５８が被覆される。マスク５８は開口５９を有し、これを通してゲート接続部Ｇ２の重い正のドーピングが実行される。マスク５８が取り除かれ、別のフォトレジストマスク６０が、図１３に示すようにかぶせられる。マスク６０は開口６１を有し、これを通してソース区域Ｓ２およびドレイン区域Ｄ２の重い負のドーピングが実行される。これに続いて、マスク６０が取り除かれ、図１４に示すように絶縁二酸化シリコン層８を形成するために単結晶ウェファ３が酸化される。この層８はフォトレジストマスク６２で被覆され、これは開口６３は有し、ここを通して接続用開口９が層８の中にエッチングされる。マスク６２が取り除かれ、構成部品に先に述べた外部接続部６および保護層が取り付けられる。接続部および保護層は図には示されていない。
【００２３】
簡単を目的として、ゲート区域Ｇ１、ソース区域Ｓ２およびドレイン区域Ｄ２が、製造方法の記述に関連した図で同一断面図の中に示されているが、実際上はこれらの区域は互いに横にずれて配置されている。十分注意しておく必要があるのは、製造に関する全ての異なる段階、例えば酸化、マスクの塗布、ドーピング材の拡散そしてエッチング等は、本技術分野に精通の者には良く知られていることである。
【００２４】
この方法の新奇な発明の特徴は、例えば電界効果トランジスタＪＦＥＴを絶縁された構成部品区域４の内部に簡単な方法で製造できる可能性を提示したことにあり、ここではこのトランジスタの構造は三つのマスク５６，５８および６０の構造を単に選択するだけで決定され、製造方法を少し変更するだけで、例えばマスクの構造を変更するだけで、多くの異なる種類の部品を製造できることである。
【００２５】
導入部でも述べたように、大きな電解強度は３から５ボルト程度の電圧に接続された計算または演算回路でもまた、生じる。これらの構成部品は、非常に高速であり、高濃度のドーピング物質を含み、その寸法は小さい。例えば、これらの構成部品の厚さで、図１の距離Ａ１に相当するものはおよそ０．５μｍである。本発明はまた、その寸法影響で高い接続電圧を有するこれらの構成部品にも適用できる。これらの薄い部品の場合は、先に述べた分離層５をいわゆる局部酸化（local oxidation)（ＬＯＣＯＳ）で製造された層で置き換えることが出来ると言えよう、これは比較的簡単な絶縁方法である。
【００２６】
本発明はシリコン構成部品を参照して説明されてきたが、理解されるようにその他の半導体材料、例えばゲルマニウムおよび砒化ガリウムも同様に等しく使用できる。例の中で参照されているドーピングの種類、ｐおよびｎも本発明から脇にそれることなく逆にもできる。
【００２７】
【発明の効果】
発明に基づく構成部品はその電圧耐性に加えていくつかの特長を具備する。先に説明した方法でｒｅｓｕｒｆ技術を適用することにより、供給された電圧が構成部品の広い範囲に分散される。結果として、先に説明したように、構成部品が占有する必要があるのは、基板の比較的狭い表面積のみである。更に加えて、構成部品は特長的に薄く作れるので、構成部品を図に示された誘電絶縁層５および２５それぞれによって、横方向に絶縁する事が可能となる。これは結果として、基板上に必要とされる領域を更に減少させる。本発明を実施する際に、特定数の構成部品を載せるのに必要な半導体基板の表面積は、少なくとも従来知られている技術に較べて半分となる。このことは特に、例えば電話システムで使用される加入者線回路のように、各々の加入者が自身の電話線回路を有する場合に有利である。本発明でもたらされるもう一つの特長は、構成部品が簡単に製造できるという点であり、なぜならばこれらは処理された多結晶半導体層の中に形成され、それらの形状はフォトレジストマスクを選択するだけで決定されるからである。
【図面の簡単な説明】
【図１】発明に基づく構成部品の透視図である。
【図２】図１に示す構成部品の断面図である。
【図３】図１の構成部品の上面図を示す。
【図４】図１に示す構成部品の別の実施例の上面図を示す。
【図５】直列接続されたふたつのトランジスタを含む回路を示す。
【図６】本発明に基づく図５に示すトランジスタの断面図を示す。
【図７】図６のトランジスタの上面図を示す。
【図８】図１に示すトランジスタの個別の製造工程に於ける断面図を示す。
【図９】図１に示すトランジスタの個別の製造工程に於ける断面図を示す。
【図１０】図１に示すトランジスタの個別の製造工程に於ける断面図を示す。
【図１１】図１に示すトランジスタの個別の製造工程に於ける断面図を示す。
【図１２】図１に示すトランジスタの個別の製造工程に於ける断面図を示す。
【図１３】図１に示すトランジスタの個別の製造工程に於ける断面図を示す。
【図１４】図１に示すトランジスタの個別の製造工程に於ける断面図を示す。
【符号の説明】
１  半導体基板
２，５  誘電絶縁層
３  単結晶ウェファ
４  構成部品区域
６，７  外部接続端子
Ｇ１  沈降区域
Ｇ２，Ｄ２，Ｓ２  電気的接続区域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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