(57)【特許請求の範囲】
【請求項１】
半導体ウエハから切り出されたメモリチップが複数実装されたモジュール基板を備え、
前記メモリチップは、長方形形状の長辺に沿ってほぼ中央に一列に形成された複数のチップ用パッドを有し、
前記モジュール基板上に形成された基板用パッドを挟んで、それぞれの前記チップ用パッドの並びが互いにほぼ平行になるように２つの前記メモリチップを配置し、前記基板用パッドの少なくとも一部には、それぞれ複数のボンディングワイヤが接続され、これらボンディングワイヤの他端を前記基板用パッドを挟んで配置された２つの異なる前記メモリチップ上に形成された前記チップ用パッドに接続することを特徴とするメモリモジュール。
【請求項２】
請求項１において、
一の前記基板用パッドに接続される前記複数のボンディングワイヤの接続先として、一の前記メモリチップ上に形成された複数の前記チップ用パッドが含まれていることを特徴とするメモリモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ基板やマザーボードなどに実装可能なメモリモジュールに関する。
【０００２】
【従来の技術】
半導体ウエハから切り出されたメモリ用ベアチップは、パッケージングされた状態でメモリ基板等に実装されるのが一般的である。ところが、パッケージの外形寸法は、メモリ用ベアチップ自体のサイズに比べてかなり大きいため、メモリ基板等に実装可能なメモリパッケージの数には一定の制限がある。
【０００３】
一方、最近では、複数のベアチップをパッケージング基板とほぼ同サイズの基板上に実装したマルチチップモジュール（ＭＣＭ）が普及しつつあり、このマルチチップモジュールを用いることにより、▲１▼実相面積の小型化、軽量化、▲２▼高密度配線、ベアチップ実装による高性能化、▲３▼高信頼性の確保等の数々の利点がある。
【０００４】
【発明が解決しようとする課題】
ところで、上述したマルチチップモジュールに用いられるモジュール基板は、複数のベアチップが密着した状態で配置されるため、配線が複雑になり、通常は複数層にわたって配線パターンを形成する必要が生じる。このため、層数の多い高価な多層基板を用いたり、配線パターンを細くするなどの手段を講じる必要があり、コストが上昇する。また、モジュール基板の配線量が増えるに従って、配線パターンの断線や短絡などの不良が発生しやすくなり、クロストークなどのノイズも起こりやすくなる。特に、ベアチップとして中央に１列にパッドが並んだＤＲＡＭ用のチップを用い、これらのパッドとモジュール基板との間の接続をボンディングワイヤを用いて行おうとすると、上述した配線パターンが複雑になる等の不都合以外にも、ボンディングワイヤの長さが長くなってモジュール基板への高密度実装を妨げるという不都合がある。
【０００５】
本発明は、このような点に鑑みて創作されたものであり、その目的は、複数のメモリチップをモジュール基板に実装したときにモジュール基板の配線を簡略化することができるメモリモジュールを提供することにある。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明のメモリモジュールは、モジュール基板上の同一の基板用パッドに対して、複数のメモリチップのチップ用パッドを接続する。すなわち、各メモリチップが有するチップ用パッドのうち、関連のあるもの同士をモジュール基板上に形成された基板用パッドを介して相互に接続する。これにより、各チップ用パッドごとに、対応する基板用パッドをモジュール基板上に形成しなくて済み、モジュール基板上のパッド数を減らすことができる。また、別々の基板用パッドを形成しておいて各チップ用パッドとの間で個別に接続する場合と比べると、これら別々の基板用パッドの間をつなぐ配線パターンが不要になるため、モジュール基板の配線パターンを減らすことができる。
【０００７】
特に、上述したメモリチップとしてその中央に一列にチップ用パッドが形成されたＤＲＡＭ用のチップを考えた場合には、各チップ用パッドと基板用パッドを接続するボンディングワイヤが長くなるが、隣接する２個のメモリチップの間の基板用パッドを共用することができれば、その分だけこれらのメモリチップを接近させて配置できるため、高密度実装が可能となる。
【０００８】
また、上述したように、異なるメモリチップに形成されたチップ用パッドと１つの基板用パッドを対応させるのではなく、１つのメモリチップの複数のチップ用パッドと１つの基板用パッドを対応させるようにしてもよい。この場合にも、モジュール基板上に形成する基板用パッドの数を減らすことができるとともにモジュール基板の配線パターンを簡略化することができる。
【０００９】
【発明の実施の形態】
以下、本発明を適用したメモリモジュールについて、図面を参照しながら具体的に説明する。
【００１０】
図１は本実施形態のメモリモジュールの概略を示す平面図、図２は図１のＡ−Ａ′線断面図である。同図に示すように、メモリモジュール１０は、半導体ウエハから個別に切り出された４個のメモリ用ベアチップ１を長方形形状のモジュール基板２上にＣＯＢ（Chip On Board ）実装したものである。各メモリ用ベアチップ１は、例えば４×４Mbitのメモリ容量を有するＤＲＡＭであり、いずれのメモリ用ベアチップ１も長方形形状をしており、その長辺に沿って中央に一列に複数のパッド３が形成されている。
【００１１】
一方、モジュール基板２は、後述するＳＯ−ＤＩＭＭ（Single Outline Dual Inline Memory Module）基板に実装可能な外形寸法を有しており、モジュール基板２の中央付近には長手方向に沿ってほぼ一列に複数のパッド４が形成されている。これらのパッド４を挟んで両側に２個ずつメモリ用ベアチップ１が実装され、モジュール基板２のパッド４の並ぶ方向と各メモリ用ベアチップ１のパッド３の並ぶ方向はほぼ平行になっている。換言すれば、互いの長辺が隣接するように配置された２つのメモリ用ベアチップ１の間に、それぞれのパッド３と並行するように、モジュール基板２上に複数のパッド４が形成されている。上述したパッド３がチップ用パッドに、パッド４が基板用パッドにそれぞれ対応する。
【００１２】
モジュール基板２のパッド４とメモリ用ベアチップ１のパッド３は、それぞれボンディングワイヤ５により接続されている。パッド４には、ボンディングワイヤ５が２本接続されたものと１本接続されたものがある。メモリ用ベアチップ１のアドレス端子など、複数のメモリ用ベアチップ１に共通に接続される端子については、モジュール基板２上のパッド４に複数のボンディングワイヤ５を接続することで、パッド４の共有化を図っている。
【００１３】
このように、メモリ用ベアチップ１の各パッド３に対応させて、個別にモジュール基板２上にパッド４を設けるのではなく、一部のパッド４を２個のメモリ用ベアチップ１のパッド３で共用するようにしたため、パッド４の総数を全メモリ用ベアチップ１のパッド３の総数よりも少なくできる。
【００１４】
また、２個のメモリ用ベアチップ１の対応するパッド３同士を接続する際に、モジュール基板２の共通するパッド４との間をボンディングワイヤ５で接続するだけでよいため、モジュール基板２内で異なる層の配線層を用いて結線を行う必要がなく、モジュール基板２表面および内部の配線パターンを減らして配線を簡略化できる。これに対し、メモリ用ベアチップ１の各パッド３のそれぞれに対応させてモジュール基板２上にパッド４を形成した場合には、メモリ用ベアチップ１の対応するパッド３同士を接続しようとすると、この接続をモジュール基板２上あるいは内部の配線パターンによって行うことになるため、それだけ配線が複雑になる。
【００１５】
また、互いの長辺が隣接するように配置された２つのメモリ用ベアチップ１の間にモジュール基板２上のパッド４が集中しており、しかもモジュール基板２のパッド４を挟んで隣り合うように配置された２個のメモリ用ベアチップ１の向きをそろえた場合には、モジュール基板２の共通のパッド４に各メモリ用ベアチップ１からのボンディングワイヤ５を接続する際に、複数のボンディングワイヤ５が最短距離で共通のパッドに接続される。
【００１６】
ところで、本実施形態のメモリモジュール１０は、図２に示すように、ワイヤボンディングされたメモリ用ベアチップ１の上面を樹脂６で覆って断線等の防止を図っている。樹脂６を厚く形成すると、メモリモジュール１０の高さが高くなりすぎるため、モジュール基板２の外周近傍に所定高さの封止枠７を取り付け、この封止枠７の内部に樹脂６を流し込み、樹脂厚が封止枠７の高さに一致するようにしている。これにより、メモリモジュール１０の高さのばらつきを確実に抑えることができる。
【００１７】
また、本実施形態のメモリモジュール１０は、いわゆるＬＣＣ（Leadress Chip Carrier ）方式によってＳＯ−ＤＩＭＭ基板などのメイン基板に実装される。図３は、図１に示したメモリモジュール１０の一部分を示す斜視図である。同図に示すように、モジュール基板２の外側面には、凹部形状に形成された外部接続端子８が設けられ、これらの外部接続端子８はモジュール基板２表面あるいは内部に形成された配線パターン９を介してモジュール基板２表面のパッド４と電気的に接続されている。また、これらの外部接続端子８の凹部に半田を流し込むことにより、メイン基板等との間の電気的な接続と同時に、機械的な固定も行っている。
【００１８】
また、本実施形態のメモリモジュール１０は、半導体ウエハ上に形成されたメモリ用ベアチップ１を切り出して、パッケージングすることなくモジュール基板２に実装されており、小さな面積のモジュール基板２に複数個（例えば４個）のメモリ用ベアチップ１を無理なく実装できる。その際に、基板用パッド４を共用化することにより、隣接する２個のメモリ用ベアチップ１の間隔をボンディングワイヤ５の長さのみを考慮して最小に設定できるため、ＣＯＢによる場合の可能な限りの高密度実装が可能になる。
【００１９】
図４は、同一構造を有する４個のメモリ用ベアチップ１を用いて構成したメモリモジュール１０の回路図である。この図では、簡略化のため、電源端子や接地端子など一部の端子を省略している。同図に示すように、各メモリ用ベアチップ１が有する端子のうち一部の端子については、すべてのメモリ用ベアチップ１に共通に接続されている。具体的には、各メモリ用ベアチップのアドレス端子Ａ0 〜Ａ11はそれぞれ外部接続端子ＡＤＲ0 〜ＡＤＲ11に共通に接続され、制御端子ＲＡＳは外部接続端子ＲＥに、制御端子ＷＥは外部接続端子ＷＥに、制御端子ＯＥは外部接続端子ＯＥにそれぞれ共通に接続されている。一方、データ端子Ｉ／Ｏ0 〜Ｉ／Ｏ3 はそれぞれ別個に外部接続端子Ｄ0 〜Ｄ15と接続されている。また、制御端子ＣＡＳは、２個のメモリ用ベアチップ１を組にして外部接続端子ＣＥ０、ＣＥ１に接続されている。
【００２０】
したがって、各メモリ用ベアチップ１の端子の中で共通に接続されるものについては、対応する複数のパッド３を共通のパッド４に接続することができる。なお、隣接する２個のメモリ用ベアチップ１同士の対応するパッド３は共通のパッド４を介して相互に接続されるが、隣接しないメモリ用ベアチップ１同士の対応するパッド３同士については、従来と同様に、モジュール基板２の配線パターンを介した接続が行われる。
【００２１】
図５はモジュール基板２のパターンレイアウトを示す図であり、図示の斜線部が配線パターンを、図示の点線がメモリ用ベアチップ１の実装位置を示している。モジュール基板２は、例えば４層のプリント配線板で構成され、最上層の中央部には、長手方向にほぼ一列にパッド４が形成されており、これらパッド４の両側に接地用のベタパターン２１が形成されている。この接地用のベタパターン２１は最下層にも形成されている。また、各パッド４にはそれぞれ配線パターン２２が接続され、これら配線パターン２２の他端は一部を除いてスルーホール２３に接続されている。スルーホール２３は、内層のパターンあるいは最下層のパターンに接続され、これら各層のパターンはそれぞれ外部接続端子８と接続されている。また、アドレス端子や制御端子など、複数のメモリ用ベアチップ１に共通に接続される端子については、対応する複数のパッドが配線パターン２２で互いに接続されている。
【００２２】
本実施形態のメモリモジュール１０は、隣接する２個のメモリ用ベアチップ１の共通に接続される端子については、モジュール基板２の中央に形成された共通のパッド４に対してボンディングワイヤ５を結線することにより相互の接続が行われるため、配線パターン２２やスルーホール２３を介した接続が不要であり、これら配線パターン２２やスルーホール２３等を減らすことができ、配線層の層数も少なくすることができる。
【００２３】
図６は、本実施形態のメモリモジュール１０をＳＯ−ＤＩＭＭ基板１１に実装した例を示す平面図であり、図６（ａ）はＳＯ−ＤＩＭＭ基板１１の一方の面を、図６（ｂ）は他方の面をそれぞれ示している。同図に示すＳＯ−ＤＩＭＭ基板１１には、両方の面にそれぞれ２個ずつメモリモジュール１０が実装されており、各メモリモジュール１０に対して２個ずつノイズ防止用のコンデンサ（以下、パスコンと呼ぶ）１２が設けられている。また、一方の面には、各メモリ用ベアチップ１のチェック等を行うためのコントローラ１３が実装されている。各メモリモジュール１０は、前述したＬＣＣ方式により実装され、パスコン１２とコントローラ１３はＳＭＴ（Surface Mount Technology）方式により実装される。
【００２４】
上述した実施形態では、モジュール基板２上に複数のメモリ用ベアチップをＣＯＢ実装する例を説明したが、ＣＯＢ実装の代わりに、ガラス基板上にチップを実装するいわゆるＣＯＧ（Chip On Glass ）実装や、フィルム上にチップを実装するＣＯＦ（Chip On Film）実装を行ってもよく、モジュール基板２の材質は必要に応じて適宜変更可能である。
【００２５】
なお、図１では４個のメモリ用ベアチップ１を含んでメモリモジュール１０を構成する例を説明したが、メモリモジュール１０に実装されるメモリ用ベアチップ１の数は４個に限定されるものではなく、２個以上であれば本発明を適用することができ、その中の少なくとも２個のメモリ用ベアチップ１について上述したようなモジュール基板２上のパッド４を共用する接続を行うようにする。ただし、あまりに多くのメモリ用ベアチップ１を実装すると、メモリモジュール１０の不良率が高くなるおそれがある。したがって、実装するメモリ用ベアチップ１の種類（例えば、ビット数やメモリ容量）を考慮に入れ、また何ビット構成のメモリモジュール１０を製造するかによって実装するメモリ用ベアチップ１の数を決定するのが望ましい。特に、通常のコンピュータ機器は、メモリ容量を４の倍数で管理することが多いため、モジュール基板に実装するメモリ用ベアチップ１の数も偶数個が望ましい。
【００２６】
また、図１では中央近傍に一列に並んだパッド３を有するメモリ用ベアチップ１を実装する例を説明したが、図７に示すように、複数列（例えば２列）に並んだパッド３を有するメモリ用ベアチップ１ａを用いてメモリモジュール１０ａを構成してもよい。また、図１ではモジュール基板２上にパッド４をほぼ一列に形成した例を説明したが、図８に示すように、複数列（例えば２列）に並んだパッド４を有するモジュール基板２を用いてメモリモジュール１０ｂを構成してもよい。
【００２７】
また、上述した実施形態では、モジュール基板２にＤＲＡＭを実装する例を説明したが、ＳＲＡＭやフラッシュＲＯＭ等の他の種類のメモリ用ベアチップ１を実装することも可能である。
【００２８】
また、図１ではモジュール基板２上の１個のパッド４に対して２本のボンディングワイヤ５を接続しているが、３本以上のボンディングワイヤを接続してもよい。
【００２９】
また、異なるメモリ用ベアチップ１のパッド３から同一のパッド４にボンディングワイヤ５を引き出すのではなく、同一のメモリ用ベアチップ１上の複数のパッド３から同一のパッド４にボンディングワイヤ５を引き出してもよい。図９は、一つのメモリ用ベアチップ１上の複数のパッド３から同一のパッド４にボンディングワイヤ５を引き出したメモリモジュール１０ｃの一例を示す図である。同図に示すように、メモリ用ベアチップ１上の複数のパッド３はモジュール基板上のパッド４を介して互いに接続される。メモリ用ベアチップ１の電源端子など、同一種類の信号が複数のパッド３に分かれている場合に、図のような配線を行えばモジュール基板２内の配線量を少なくすることができるため都合がよい。
【００３０】
【発明の効果】
上述したように、本発明によれば、モジュール基板上の同一の基板用パッドに対して、複数のメモリチップのチップ用パッドを接続することにより、各チップ用パッドごとに、対応する基板用パッドをモジュール基板上に形成しなくて済むため基板用パッドの数を減らすことができる。また、別々の基板用パッドを形成しておいて各チップ用パッドとの間で個別に接続する場合と比べると、これら別々の基板用パッドの間をつなぐ配線パターンが不要になるため、モジュール基板の配線パターンを減らすことができる。
【００３１】
特に、中央に一列にチップ用パッドが形成されたＤＲＡＭ用のメモリチップを考えた場合には、基板用パッドを共用することにより、これを挟んで配置されたメモリチップを接近させることができるため、高密度実装が可能となる。
【００３２】
また、１つのメモリチップの複数のチップ用パッドと１つの基板用パッドを対応させた場合にも、モジュール基板上に形成する基板用パッドの数を減らすことができるとともにモジュール基板の配線パターンを簡略化することができる。
【図面の簡単な説明】
【図１】本実施形態のメモリモジュールの概略を示す平面図である。
【図２】図１のＡ−Ａ′線断面図である。
【図３】メモリモジュールの一部分を示す斜視図である。
【図４】メモリモジュールの回路図である。
【図５】モジュール基板のパターンレイアウトを示す図である。
【図６】メモリモジュールをＳＯ−ＤＩＭＭ基板に実装した状態を示す図である。
【図７】二列に並んだパッドを有するメモリ用ベアチップを用いて構成されたメモリモジュールの平面図である。
【図８】モジュール基板上に二列にパッドを形成した例を示す図である。
【図９】一つのメモリ用ベアチップの複数のパッドからモジュール基板上の同一のパッドにボンディングワイヤを引き出した例を示す図である。
【符号の説明】
１  メモリ用ベアチップ
２  モジュール基板
３  パッド
４  パッド
５  ボンディングワイヤ
６  樹脂
７  封止枠
８  外部接続端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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