(57)【特許請求の範囲】
【請求項１】
書き込みモード,読み出しモードおよび消去モード毎に、アドレス信号に基づいて定まる不揮発性半導体記憶装置の選択ワード線と非選択ワード線とに選択電圧と非選択電圧を印加するロウデコーダであって、
上記書き込みモードおよび読み出しモードには、上記アドレス信号に基づいて定まる選択非選択情報に応じた制御電圧を出力する一方、上記消去モードには、上記アドレス信号とは関係なく所定レベルの制御信号を出力する制御電圧出力手段と、
上記各モード毎に、上記アドレス信号に基づいて定まる選択状態に応じた選択電圧を出力する選択電圧出力手段と、
上記各モード毎に、上記アドレス信号に基づいて定まる非選択状態に応じた非選択電圧を出力する非選択電圧出力手段と、
上記制御電圧出力手段からの制御電圧に基づいて、上記消去モード時には、上記選択電圧出力手段からの選択電圧あるいは上記非選択電圧出力手段からの非選択電圧の何れかを選択して、上記選択電圧として正の電圧を選択ワード線に出力する一方、上記非選択電圧として負の電圧を非選択ワード線に出力する印加電圧選択手段を備えたことを特徴とするロウデコーダ。
【請求項２】
書き込みモード,読み出しモードおよび消去モード毎に、アドレス信号に基づいて定まる不揮発性半導体記憶装置の選択ワード線と非選択ワード線とに選択電圧と非選択電圧を印加するロウデコーダであって、
上記書き込みモードおよび読み出しモードには、上記アドレス信号に基づいて定まる選択非選択情報に応じた制御電圧を出力する一方、上記消去モードには、上記アドレス信号とは関係なく所定レベルの制御信号を出力する制御電圧出力手段と、
上記各モード毎に、上記アドレス信号に基づいて定まる選択状熊に応じた所定電圧以上の高電圧を出力する高電圧出力手段と、
上記各モード毎に、上記アドレス信号に基づいて定まる非選択状態に応じた上記高電圧よりも低い低電圧を出力する低電圧出力手段と、
上記制御電圧出力手段からの制御電圧に基づいて、上記消去モード時には、上記高電圧出力手段からの高電圧あるいは上記低電圧出力手段からの低電圧の何れかを選択して、上記高電圧としての正の電圧を上記選択電圧として選択ワード線に出力する一方、上記低電圧としての負の電圧を上記非選択電圧として非選択ワード線に出力する印加電圧選択手段を備えたことを特徴とするロウデコーダ。
【請求項３】
請求項１あるいは請求項２に記載のロウデコーダにおいて、
上記非選択電圧の絶対値は、上記不揮発性半導体記憶装置の基板あるいはウェルに印加される負の電圧の絶対値以下であることを特徴とするロウデコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、特に浮遊ゲート型不揮発性半導体記憶装置の消去時のディスターブを防止するロウデコーダ回路に関する。
【０００２】
【従来の技術】
近年、フラッシュメモリの高集積化に伴って低消費電力化が求められている。そのために、書き込み(プログラム)や消去(イレース)の動作時にＦＮ(ファウラー−ノルドハイム)トンネル現象を用いることによって、低消費電力化を図る試みが多く成されてきている。このように、書き込みおよび消去にＦＮトンネル現象を用いるフラッシュメモリをＦＮ−ＦＮタイプのフラッシュメモリと呼ぶ。
【０００３】
一方、上記フラッシュメモリの分類は、メモリセルアレイの構成の違い等によっても行われる。以下に主な分類を４つ挙げる。
【０００４】
[１] 電気情報通信学会信学技報、ICD93−128,p37,1993“３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ型セル”で報告されているＡＮＤ型フラッシュメモリ。
[２] 電気情報通信学会信学技報、ICD93−26,p15,1993“３Ｖ単一電源ＤＩＮＯＲ型フラッシュメモリ”で報告されているＤＩＮＯＲ型フラッシュメモリ。
[３] Technical Digest,pp263−266,1995“A Novel Dua1 String ＮＯＲ(ＤuＳＮＯＲ)Memory Cell Technology Scalable to the 256Ｍbit and 1Ｇbit Flash Memories”で報告されているＤuＳＮＯＲ型フラッシュメモリ
[４] IEDM Technical Digest,pp269−270,1995“A New Cell Structure for Sub-quarter Micron High Density Flash Memory”や
電気情報通信学会信学技報、ICD97−21,p37,1997“ＡＣＴ型フラッシュメモリのセンス方式の検討”で報告されているＡＣＴ(アシメトリカル・コンタクトレス・トランジスタ)型フラッシュメモリ
等が各社から発表されている。
【０００５】
上記各フラッシュメモリにおいては、メモリセルに電気的にプログラムおよびイレースが可能であるが、プログラム動作時およびイレース動作時に選択セルのドレイン/ソースまたはゲートに電圧が印加される一方、非選択メモリセルのドレイン/ソースまたはゲートにも電圧が印加される。その場合、上記電圧印加の影響によって、非選択メモリセルの閾値も変化するため誤リードが生じる恐れがある。
【０００６】
近年、上記イレース時に、フラッシュメモリ内部で用いられる電圧の絶対値を低減させるために、基板(ウェル)に負の電圧を印加する方式が用いられるようになってきている。このように、プロラム動作時およびイレース動作時に基板(ウエル)に対して電圧が印加されると、この印加電圧が上述のごとく非選択メモリセルを軽いイレース状態にするために非選択メモリセルの閾値に悪影響を与えることになる。以下、このような現象を基板ディスターブと称する。この基板ディスターブは、フラッシュメモリが大容量化するにつれて厳しくなる傾向にある。
【０００７】
この基板ディスターブをＡＣＴ型フラッシュメモリを例に説明する。まず、ＡＣＴ型フラッシュメモリの動作原理を、図１９に示すメモリセルに基づいて説明する。
【０００８】
ＡＣＴ型フラッシュメモリは、コントロールゲート１,層間絶縁膜２,フローテイングゲート３およびトンネル酸化膜４を、基板(Ｐ形ウェル)５に設けたドレイン６とソース７上に跨がるように層状に形成して構成されている。ここで、ドレイン６とソース７とでは、ドナー濃度が異なるようになっている。そして、フローティングゲート３から電子を引き抜くプログラム動作の場合には、コントロールゲート１に負の電圧Ｖnw(−８Ｖ)を印加し、ドレイン６に正の電圧Ｖpp(＋５Ｖ)を印加し、ソース７をフローティング状態として、上記ＦＮトンネル現象によってフローティングゲート３から電子を引き抜く。これによって、書き込まれるべきメモリセルの閾値を約１.５Ｖ程度まで下げる。
【０００９】
また、上記フローティングゲート３に電子を注入するイレース動作の場合は、コントロールゲート１に正の電圧Ｖpe(＋１０Ｖ)を印加し、ソース７に負の電圧Ｖns(−８Ｖ)を印加し、ドレイン６をフローティング状態として、ＦＮトンネル現象によってフローティングゲート３に電子を注入する。したがって、消去すべきセルの閾値が増加して約４Ｖ以上にまで高められる。このように、上記ＡＣＴフラッシュメモリは、ＦＮ−ＦＮタイプのフラッシュメモリである。
【００１０】
また、リード動作の場合には、コントロールゲート１に３Ｖの電圧を印加し、ドレイン６に１Ｖの電圧を印加し、ソース７に０Ｖの電圧を印加して、セルに流れる電流を別途センス回路によってセンスし、データを読み出すのである。
【００１１】
表１に、上記プログラム,イレースおよびリードの場合の印加電圧をまとめて示す。
【表１】
0003694422.tif 000002
【００１２】
次に、イレース時の基板ディスターブを説明するために、図１に示すアレイ構成を用いてイレース時の動作について更に詳細に述べる。図１に模式的に示すように、ＡＣＴ型フラッシュメモリのアレイ構成は、同一ビット線ＢＬを２つのメモリセルが共有する仮想接地型アレイ構成をとっている。そして、各ビット線を共有し、且つ、サブビット線(ＳＢＬ0,ＳＢＬ1,ＳＢＬ2,…)に拡散層を用いることによって、コンタクト数を減少させてアレイ面積を著しく減少させ、高集積化を可能にしている。
【００１３】
ここで、ＢＬ0〜ＢＬ4096はメインビット線であり、ＳＢＬ0〜ＳＢＬ4096は拡散層で形成されたサブビット線(メインビット線ＢＬ0〜ＢＬ4096とは階層が異なる)であり、ＷＬ0〜ＷＬ63はワード線である。また、ＳＧ0,ＳＧ1は、ワード線ＷＬ0〜ＷＬ31でなるブロック１とワード線ＷＬ32〜ＷＬ63でなるブロック２とを選択するためのセレクトトランジスタのゲート線である。尚、図中■印部は、メインビット線ＢＬとサブビット線ＳＢＬとのコンタクト部を表わしている。また、隣接するメモリセルに共通のサブビット線ＳＢＬに接続されるドレイン側とソース側ではドナー濃度を異にしている。
【００１４】
図２１に、ＡＣＴ型フラッシュメモリ素子の断面を模式的に示す。上方よりワード線(コントロールゲート１)ＷＬ,層間絶縁膜２,フローティングゲート(ＦＧ)３およびサブビット線(拡散層)ＳＢＬが、層状に配置されている。そして、隣合うフローティングゲート３,３の端部下方に共通に設けられたサブビット線ＳＢＬは、そのドレイン６側とソース７側とでドナー濃度を異にしている。
【００１５】
上記構成を有するＡＣＴ型フラッシュメモリの場合にはイレース動作を上記ブロック単位で行なう。つまり、イレース時には、メモリセルの閾値を高めるために、選択ブロック(ここではブロック０)のコントロールゲート１につながるワード線ＷＬ0〜ＷＬ31に、＋１０Ｖの電圧を印加する。さらに、基板(ウェル)５とメインビット線ＢＬ0〜ＢＬ4096に−８Ｖを印加する。この場合、ゲート線ＳＧ0の電圧は０Ｖでセレクトトランジスタはオンしており、拡散層で形成されたサブビット線ＳＢＬ0〜ＳＢＬ4096には−８Ｖが出力される。このことによって、各メモリセルのフローティングゲート１とチャネル間には高電界が発生し、ＦＮトンネル現象によって電子がフローティングゲート１に注入されて、メモリセルの閾値は４Ｖ以上に上昇するのである。
【００１６】
一方、非選択のブロック(ここではブロック１)では、ワード線ＷＬ32〜ＷＬ63にＶss(０Ｖ)が印加される。また、ゲート線ＳＧ1には−８Ｖが印加されてセレクトトランジスタはオフ状態となる。そのために、ゲート線ＳＧ1に係るセレクトトランジスタに接続されたサブビット線ＳＢＬ0〜ＳＢＬ4096はフローティング状態となる。この場合、基板(ウエル)５は全メモリセルに共通であるため−８Ｖが印加されており、フローティングゲート１と基板(ウェル)５との間にも、上記選択ブロック程ではないが電界が発生することになる。これによって、フローティングゲート１に電子が注入されるのである。
【００１７】
このような非選択ブロックでのフローティングゲート１ヘの電子の注入は、閾値の低いプログラム状態のメモリセル(つまり、データ「０」のメモリセル)で顕著に発生する。
【００１８】
以下、上記基板ディスターブについて、例えばブロックサイズが１６ＫＢのブロックが５１２個存在する６４Ｍフラッシュメモリに関して考えてみる。各ブロックに１００万回の書き換えが行われた場合、各イレース時間を２msとすると、非選択ブロックに印加される時間の累計であるディスターブ時間は、式(１)
５１１×１００万回×２ms≒１０6秒      …（１）
で表すことができる。
【００１９】
図２０に従来のイレース方法による基板ディスターブの一例を示す。図から分るように、ディスターブ時間である１０6秒後にはプログラム状態(データ「０」)のメモリセルの閾値は３Ｖ以上になり、リード時のセンス回路でのＲef(リファレンス)電圧３Ｖよりも高くなるために、データ「０」がデータ「１」と誤検出されて誤リードが生ずるのである。
【００２０】
また、上述のように、イレース時に基板(ウェル)５に負の電圧を印加する場合には、基板(ウェル)５に印加する負の電圧を電源電圧から昇圧させて発生させる負電圧チャージポンプが必要となる。そして、基板(ウェル)５に付随する容量は非常に大きいために、この負の電圧を発生するチャージポンプの能力を非常に大きくする必要がある。６４Ｍフラッシュメモリを形成する場合、基板(ウェル)５に付随する容量は３２０００pfにもなり、イレース時の立ち上がりを１００μs以下とすると(イレースパルス時間が１msであり立ち上がりに１０％の時間が必要と仮定)約３０mＡの電流が必要となる。
【００２１】
さらに、一般的にチャージポンプの効率は低く、特に負電圧を発生するチャージポンプの効率は１０％前後であり、面積は大きくなる。従って、上記チャージポンプを実現するためには、チャージポンプのレイアウトがチップ面積に対して約５％程度となり、チャージポンプのレイアウト面積が無視できない程度に大きくなる。
【００２２】
このような、上記基板ディスターブ、および、ウェル容量の増加に伴うチャージポンプレイアウトの増加を緩和する不揮発性記憶装置が、特開平９−１６２３７３号公報に開示されている。ここで、特開平９−１６２３７３号公報に開示された不揮発性記憶装置では、例えば６４Ｍフラッシュメモリのウェルをロウ方向に１６分割するようにしている。こうすることによって、上記ディスターブ時間は、
３１×１００万回×２ms＝６２０００秒
となり、図２０から分かるように、ディスターブ時間である６２０００秒後であってもプログラム状態のメモリセルの閾値は約２Ｖの状態を保ち、リード時におけるセンス回路のＲef電圧以下であるので正常なリードが可能になるのである。また、分割された各ウェルの容量は２０００pf程度となり、チャージポンプの電流供給能力も低減される。したがって、チャージポンプ形成に必要な面積も、チップ面積に対して１％以下に低減することが可能となる。
【００２３】
【発明が解決しようとする課題】
しかしながら、上記特開平９−１６２３７３号公報に開示された不揮発性記憶装置においては、以下のような問題がある。すなわち、ウェルを分離すると分離領域を設ける必要が生じ、メモリセルアレイの面積が増加してチップ面積が８％程度増加する。このことから、ウェルを分離する方式では、基板ディスターブのマージンを稼ぐことはできるのであるが、全体のチップ面積を増加させると言う問題がある。
【００２４】
然も、ディスターブが完全に無くなるわけではなく、プログラムやイレース等の書き換えによる電圧印加がストレスとなって、例えば１００万回の書き換えを行うとホールトラップ等の欠陥が発生する。そして、この欠陥によって、プログラム状態のメモリセルの閾値がセンス回路でのＲef電圧の３Ｖより高くなるメモリセルが出現する可能性がある。
【００２５】
そこで、この発明の目的は、イレース時の基板ディスターブによる誤読み出しを防止すると共に基板(ウェル)に印加する電圧発生用の負電圧チャージポンプの電流を低減し、且つ、レイアウト面積を削減できるロウデコーダ回路を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するために、第１の発明は、書き込みモード,読み出しモードおよび消去モード毎にアドレス信号に基づいて定まる不揮発性半導体記憶装置の選択ワード線と非選択ワード線とに選択電圧と非選択電圧を印加するロウデコーダであって、上記書き込みモードおよび読み出しモードには,上記アドレス信号に基づいて定まる選択非選択情報に応じた制御電圧を出力する一方,上記消去モードには,上記アドレス信号とは関係なく所定レベルの制御信号を出力する制御電圧出力手段と、上記各モード毎に,上記アドレス信号に基づいて定まる選択状態に応じた選択電圧を出力する選択電圧出力手段と、上記各モード毎に,上記アドレス信号に基づいて定まる非選択状態に応じた非選択電圧を出力する非選択電圧出力手段と、上記制御電圧出力手段からの制御電圧に基づいて,上記消去モード時には,上記選択電圧出力手段からの選択電圧あるいは上記非選択電圧出力手段からの非選択電圧の何れかを選択して,上記選択電圧として正の電圧を選択ワード線に出力する一方,上記非選択電圧として負の電圧を非選択ワード線に出力する印加電圧選択手段を備えたことを特徴としている。
【００３２】
上記構成によれば、消去モード時には、制御電圧出力手段によって、上記アドレス信号とは関係なく所定レベルの制御電圧が出力される。そうすると、印加電圧選択手段によって、上記制御電圧に基づいて、選択電圧出力手段からの選択電圧として正の電圧が選択ワード線に出力される。また、非選択電圧出力手段からの非選択電圧として負の電圧が非選択ワード線に出力される。その場合に、基板(ウェル)に印加する電圧を負の第１電圧とし、上記選択電圧を正の電圧とし、上記非選択電圧を負の第２電圧とし、上記両負の電圧の値を基板ディスターブを受けないように設定することによって、繰り返しの書き換えによって書き込みメモリセルの閾値電圧の上昇が防止される。その結果、上記書き込みメモリセルに対する誤読み出しが防止される。
【００３３】
また、第２の発明は、書き込みモード,読み出しモードおよび消去モード毎にアドレス信号に基づいて定まる不揮発性半導体記憶装置の選択ワード線と非選択ワード線とに選択電圧と非選択電圧を印加するロウデコーダであって、上記書き込みモードおよび読み出しモードには,上記アドレス信号に基づいて定まる選択非選択情報に応じた制御電圧を出力する一方,上記消去モードには,上記アドレス信号とは関係なく所定レベルの制御信号を出力する制御電圧出力手段と、上記各モード毎に,上記アドレス信号に基づいて定まる選択状熊に応じた所定電圧以上の高電圧を出力する高電圧出力手段と、上記各モード毎に,上記アドレス信号に基づいて定まる非選択状態に応じた上記高電圧よりも低い低電圧を出力する低電圧出力手段と、上記制御電圧出力手段からの制御電圧に基づいて,上記消去モード時には,上記高電圧出力手段からの高電圧あるいは上記低電圧出力手段からの低電圧の何れかを選択して,上記高電圧としての正の電圧を上記選択電圧として選択ワード線に出力する一方,上記低電圧としての負の電圧を上記非選択電圧として非選択ワード線に出力する印加電圧選択手段を備えたことを特徴としている。
【００３４】
上記構成によれば、消去モード時には、制御電圧出力手段によって、アドレス信号とは関係なく所定レベルの制御電圧が出力される。そうすると、印加電圧選択手段によって、上記制御電圧に基づいて、高電圧出力手段からの高電圧としての正の電圧が選択電圧として選択ワード線に出力される。また、低電圧出力手段からの低電圧としての負の電圧が非選択電圧として非選択ワード線に出力される。その場合に、基板(ウェル)に印加する電圧を負の第１電圧とし、上記選択電圧を正の電圧とし、上記非選択電圧を負の第２電圧とし、上記両負の電圧の値を基板ディスターブを受けないように設定することによって、繰り返しの書き換えによって書き込みメモリセルの閾値電圧の上昇が防止される。その結果、上記書き込みメモリセルに対する誤読み出しが防止される。
【００３５】
さらに、上記高電圧出力手段の出力電圧は、上記低電圧出力手段から出力電圧よりも常時高く設定されている。したがって、上記印加電圧選択手段による上記高電圧出力手段および上記低電圧出力手段からの出力電圧の選択動作は、上記選択電圧出力手段の出力電圧と上記非選択電圧出力手段から出力電圧との大小関係が上記各モードによって変動する第１の発明の場合よりも簡単になる。したがって、上記印加電圧選択手段の構成が第１の発明の場合よりも簡単になり、上記印加電圧選択手段が占める面積が小さくなる。
【００３６】
また、上記第１あるいは第２の発明は、上記非選択電圧の絶対値は、上記不揮発性半導体記憶装置の基板あるいはウェルに印加される負の電圧の絶対値以下であることが望ましい。
【００３７】
上記構成によれば、上記消去モード時において、上記非選択ワード線に印加する非選択電圧の絶対値を上記基板(ウェル)に印加する電圧の絶対値よりも小さくすることによって、非消去メモリセルの誤動作が防止される。さらに、上記基板(ウェル)に印加する電圧と非選択ワード線に印加する非選択電圧との絶対値を等しくすることによって、上記基板ディスターブが完全に防止される。
【００３８】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
＜第１実施の形態＞
図１は、本実施の形態の不揮発性半導体記憶装置の消去方法が適用される不揮発性半導体記憶装置のアレイ構成を示す。この不揮発性半導体記憶装置は、仮想接地型アレイで構成されたＡＣＴ型フラッシュメモリであり、その構成は従来の技術で述べた通りである。但し、本ＡＣＴ型フラッシュメモリは、３２本のワード線ＷＬ0〜ＷＬ31を１ブロックとして、５１２ブロックで構成されている。
【００３９】
本実施の形態におけるアレイ構成は、上記従来のＡＣＴ型フラッシュメモリと同様である。また、このＡＣＴ型フラッシュメモリに対して、イレース時に、各ワード線ＷＬ,各ビット線ＢＬおよび基板(ウェル)に印加される電圧を表２に示す。
【表２】
0003694422.tif 000003
【００４０】
上記イレースはブロック単位で行われ、表２はブロック０をイレースする場合である。表２に示すように、選択されたワード線ＷＬO〜ＷＬ31には電圧Ｖpp(１０Ｖ)が印加される。一方、基板(ウェル)およびメインビット線ＢＬ0〜ＢＬ4096には電圧Ｖneg(−８Ｖ)が印加される。
【００４１】
一方、ゲート線ＳＧ0には０Ｖが印加され、このゲート線ＳＧ0がゲートに接続されたセレクトトランジスタはオンし、これによってメインビット線ＢＬ0〜ＢＬ4096に印加された電圧Ｖnegは、各セレクトトランジスタを介してブロック０内における上記拡散層で形成されたサブビット線ＳＢＬO〜ＳＢＬ4096の各々に印加されることになる。
【００４２】
そうすると、上記選択ブロック０においては、上記ワード線ＷＬとサブビット線ＳＢＬとへの電圧印加によって全メモリセルでＦＮトンネル現象が発生し、各メモリセルのチャネル層からフローティングゲートに電子が注入される。その結果、各メモリセルの閾値が４Ｖ以上に高くなって、イレース(イレース)が行われるのである。
【００４３】
一方、非選択ブロック１においては、ワード線ＷＬ32〜ＷＬ63には電圧Ｖneg（−８Ｖ)が印加される。一方、基板(ウェル)およびメインビット線ＢＬ0〜ＢＬ4096には、先の選択ブロック０と共通であるために電圧Ｖneg(−８Ｖ)が印加されている。そして、ゲート線ＳＧ1には０Ｖを印加して、ゲート線ＳＧ1がゲートに接続されているセレクトトランジスタをオンすることで、ブロック１内の拡散層で形成されたサブビット線ＳＢＬに電圧Ｖneg(−８Ｖ)が印加される。
【００４４】
したがって、上記非選択ブロック１内における全メモリセルのコントロールゲート,ソース,ドレインおよび基板(ウェル)の総てに電圧Ｖneg(−８Ｖ)が印加されて同電位となる。このことから、非選択ブロック１においては基板ディスターブを受けないことになる。
【００４５】
本実施の形態における非選択ブロック１に関して、ディスターブ時間と、イレース状態(データ「１」)のメモリセルおよびプログラム状態(データ「０」)のメモリセルの閾値電圧Ｖtの変化との関係を、図２に示す。図２において、閾値が低くプログラム状態であるメモリセルの閾値電圧Ｖtは、ディスターブ時間の累計が１０6secを越えても殆ど変動しない。
【００４６】
したがって、例えばブロックサイズが１６ＫＢのブロックが５１２存在する６４Ｍフラッシュメモリにおいて、各ブロックに１００万回の書き換えが行われた後に、データの読み出し(リード)時に、メインビット線に接続されているセンス回路(図示せず)によって３ＶのＲef電圧でデータ「０」及びデータ「１」を検出しても、誤リードすることなく正しくデータを読み出すことができるのである。
【００４７】
尚、上記ブロック１以外の非選択ブロックにおいても同様の電圧を印加することによって、イレース時の基板ディスターブによるメモリセルの閾値電圧Ｖtの変動を抑制することができる。
【００４８】
ここで、上記基板(ウェル)への負電圧の供給について考察する。上記基板(ウェル)に付随する容量は上述したように３２０００pfにもなる。この場合における容量の大部分は、上記フローティングゲートを介した基板(ウェル)とポリシリコン等で成るワード線ＷＬとの間の容量であり、その容量は約３１０００pf以上にもなる。ところが、本実施の形態においては、非選択ワード線ＷＬ32〜ＷＬ16383が基板(ウェル)と同電位(Ｖneg)になるので、約３１０００pf以上にもなる基板(ウェル)とワード線ＷＬとの間の容量を無視することができ、関係のある容量は１０００pf以下となる。
【００４９】
したがって、上記基板(ウェル)への負電圧の供給に必要な電流量は従来の３％以下になる。その結果、上記負電圧供給用のチャージポンプのレイアウト面積がチップ面積に対して占める割合は０.５％以下になる。これは、従来の場合に比して、上記チャージポンプがチップ面積に対して占める割合を９０％以上削減できることを意味するのである。
【００５０】
このように、本実施の形態においては、イレース時に非選択ワード線ＷＬに基板(ウェル)と同じ電圧Ｖneg(−８Ｖ)を印加するので、上記非選択ブロック内の全メモリセルのコントロールゲート,ソース,ドレインおよび基板(ウェル)が同電位となって基板ディスターブを受けないのである。また、非選択ワード線ＷＬが基板(ウェル)と同電位になるために、非選択ワード線ＷＬと基板(ウェル)との間の容量を無視することができる。したがって、負電圧供給用のチャージポンプがチップ面積に対して占める割合を従来の９０％以上削減することができるのである。
【００５１】
次に、上記メモリセルのワード線ＷＬに各種電圧を印加して、本実施の形態を可能にするロウデコーダについて述べる。図３に、上記ロウデコーダの一例を示すブロック図を示す。このロウデコーダ１１は、各種電圧をワード線ＷＬに出力するドライバ部１２,制御電圧回路部１３,選択電圧回路部１４,非選択電圧回路部１５,プレデコーダ部１６及びブロックデコーダ部１７から概略構成される。以下、上記ロウデコーダ１１の構成および動作を、各モードに分けて説明する。尚、プログラム時,リード時およびイレース時におけるビット線ＢＬへの印加電圧および印加方法は既知の技術を使用しており、ここでの説明は省略する。
【００５２】
(１)  プログラム動作モード
最初に、上記ワード線ＷＬ0にコントロールゲートが接続されたメモリセルに書き込む場合について説明する。尚、図４に、制御電圧回路部１３を構成する制御電圧回路０の回路図を示す。また、図５に、選択電圧回路部１４を構成する選択電圧回路０の回路図を示す。また、図６に、非選択電圧回路部１５を構成する非選択電圧回路０の回路図を示す。また、図７に、ブロックデコーダ部１７を構成するブロックデコーダ０の回路図を示す。また、図８に、プレデコーダ部１６を構成するプレデコーダ０の回路図を示す。さらに、プログラム動作モード時の入力波形および出力波形を図９に示す。但し、図９は、ワード線ＷＬ0が選択された場合を示している。また、上記ブロックデコーダおよびプレデコーダに関しては既知の技術であるので詳細な説明は省略する。
【００５３】
上記制御電圧回路は、上記ローデコーダ１１のドライバ部１２を構成するＰチャネルＭＯＳ(金属酸化膜半導体)トランジスタおよびＮチャネルＭＯＳトランジスタを開閉する制御信号を出力する回路である。図４は、ワード線ＷＬ0用の制御電圧回路０の回路構成を示し、入力信号pre0(プレデコーダ０の出力信号)を入力することによって出力信号hrda0およびhrdab0を生成する。入力信号pre0以外の入力信号および電源は各制御電圧回路ｉ(i＝０〜３１)で共通である。
【００５４】
上記選択電圧回路及び非選択電圧回路は、選択あるいは非選択されたワード線ＷＬへの印加電圧を出力するものである。この印加電圧は、ドライバ部１２を介して該当するワード線ＷＬに印加される。図５はワード線ＷＬ0用の選択電圧回路０の回路構成を示し、入力信号sel0(ブロックデコーダ０の出力信号)を入力することによって出力信号hhvx0を生成する。図６はワード線ＷＬ0用の非選択電圧回路０の回路構成を示し、入力信号sel0(ブロックデコーダ０の出力信号)を入力することによって出力信号hnn0を生成する。入力信号sel0以外の入力信号および電源は各選択電圧回路ｊあるいは非選択電圧回路ｊ(j＝０〜５１１)で共通である。
【００５５】
上記制御電圧回路０からの出力信号hrda0は、ソースに非選択電圧回路０の出力信号hnn0が入力されるＰチャネルＭＯＳトランジスタと、ソースに選択電圧回路０の出力信号hhvx0が入力されるＮチャネルＭＯＳトランジスタとのゲートに入力される。一方、制御電圧回路０からの出力信号hrdab0は、ソースに選択電圧回路０の出力信号hhvx0が入力されるＰチャネルＭＯＳトランジスタと、ソースに非選択電圧回路０の出力信号hnn0が入力されるＮチャネルＭＯＳトランジスタとのゲートに入力される。そして、上記２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタとは、ブロック０における１番目のワード線ＷＬ0用のドライバを構成しており、互いのドレイン同士は共通にワード線ＷＬ0に接続されている。
【００５６】
同様に、上記制御電圧回路０からの出力信号hrda0/hrdab0は、ブロックｎの１番目のワード線ワード線ＷＬ32n（ｎ＝１〜５１１)に共通にドレインが接続された２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタとのゲートにも接続されている。
【００５７】
以下同様にして、上記制御電圧回路３１からの出力信号hrda31は、ソースに非選択電圧回路０の出力信号hnn0が入力されるＰチャネルＭＯＳトランジスタと、ソースに選択電圧回路０の出力信号hhvx0が入力されるＮチャネルＭＯＳトランジスタとのゲートに入力される。一方、制御電圧回路３１からの出力信号hrdab31は、ソースに選択電圧回路０の出力信号hhvx0が入力されるＰチャネルＭＯＳトランジスタと、ソースに非選択電圧回路０の出力信号hnn0が入力されるＮチャネルＭＯＳトランジスタとのゲートに入力される。そして、上記２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタとは、ブロック０における最終番目のワード線ＷＬ31用のドライバを構成しており、互いのドレイン同士は共通にワード線ＷＬ31に接続されている。
【００５８】
同様に、上記制御電圧回路３１からの出力信号hrda31/hrdab31は、ブロックｎの最終番目のワード線ＷＬ(32n+31)（ｎ＝１〜５１１)に共通にドレインが接続された２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタとのゲートにも接続されている。
【００５９】
図９に示すように、プログラム動作がスタートすると、先ずアドレス信号ａ0〜ａ13によってページアドレスＰＡがセットされる。ここで、図３に示すようにアドレス信号ａ0〜ａ4はプレデコーダ０〜プレデコーダ３１に入力される。そして、アドレス信号ａ0〜ａ4の内容によって、１つのプレデコーダが選択されて出力信号preｉが活性化される。一方、アドレス信号ａ5〜ａ13は、上記ブロックデコーダ０〜ブロックデコーダ５１１に入力される。そして、アドレス信号ａ5〜ａ13の内容によって、１つのブロックデコーダが選択されて出力信号selｊが活性化される。
【００６０】
尚、図８に示すように、上記各プレデコーダｉに入力される信号xawlbとしては、レベル「Ｈ」の電源電圧Ｖcc(３Ｖ)が供給される。一方、図７に示すように、各ブロックデコーダｊに入力される信号xnwlbとしては、レベル「Ｌ」の電源Ｖss（０Ｖ)が供給される。その結果、選択されたプレデコーダｉからはレベル「Ｈ」すなわちＶcc(３Ｖ)の出力信号preｉが出力される。一方、選択されないプレデコーダｉからはレベル「Ｌ」すなわちＶss(０Ｖ)の出力信号preｉが出力される。また、選択されたブロックデコーダｊからはレベル「Ｈ」すなわちＶcc(３Ｖ)の出力信号se1ｊが出力される。一方、選択されないブロックデコーダｊからはレベル「Ｌ」すなわちＶss(０Ｖ)の出力信号se1ｊが出力される。
【００６１】
例えば、上記ブロック０のワード線ＷＬ0を選択する場合には、プレデコーダ０の出力信号pre0とブロックデコーダ０の出力信号sel0とのレベルが「Ｈ」となる一方、それ以外のプレデコーダの出力信号pre1〜pre31とブロックデコーダの出力信号sel1〜sel1511とのレベルは、「Ｌ」となる。
【００６２】
そうすると、上記制御電圧回路０には入力信号pre0(＝「Ｈ」(Ｖcc))が入力される。また、レベル「Ｈ」(Ｖcc)の信号erssetupb(erssetupの反転信号)が入力される。さらに、入力信号hnsetのレベルは最初「Ｈ」(Ｖcc)である。これによって、制御電圧回路０におけるＮチャネルＭＯＳトランジスタＮ2,Ｎ3,Ｎ4はオンとなり、ＮチャネルＭＯＳトランジスタＮ1はオフとなる。尚、特にＮチヤネルＭＯＳトランジスタＮ2,Ｎ4,Ｎ5,Ｎ6のｐウェルは、ＶccとＶssとに切換え可能な電源hnvneg1に接続されている。
【００６３】
したがって、最初電源hhvpre1をＶccに電源hnvneg1をＶssに設定し、上記ＮチャネルＭＯＳトランジスタＮ3,Ｎ4がオンすることによって、出力信号hrdab0はＶssに引っばられる。これによって、ＰチャネルＭＯＳトランジスタＰ2がオンすることでＮチャネルＭＯＳトランジスタＮ5もオンする。こうして、２つのＰチャネルＭＯＳトランジスタＰ1,Ｐ2と２つのＮチャネルＭＯＳトランジスタＮ5,Ｎ6で構成されるラッチ回路Ａによって、出力信号hrdab0のレベルは「Ｌ」に、出力信号hrda0のレベルは「Ｈ」に固定されて出力される。尚、上述の動作においては、電源hhvpre1はhhvpreと、電源hnvneg1はhnvnegと同じ値を取る。
【００６４】
その結果、ワード線ＷＬ0用のドライバを構成して、選択電圧回路０の出力信号hhvx0がソースに入力されるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとがオンする。一方、非選択電圧回路０の出力信号hnn0がソースに入力されるＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとがオフすることになる。
【００６５】
ここで、上記ワード線ＷＬ0の印加電圧をＶssからプログラム時のＶneg(−８Ｖ)にロウデコーダ１１によって変える場合には、各電源電圧や制御信号のレベルを変換させる。その際のレベル変換は、後に詳述するようなタイミングで行うことによって、各トランジスタ間に印加される電圧が大きくならないようにすると共に、誤動作(制御電圧回路０の出力信号hrda0と出力信号hrdab0とのレベルが変る)ことがないようにして、耐圧の低いトランジスタを使用可能にするのである。以下、各電源電圧や制御信号のレベル変換について詳細に説明する。
【００６６】
先ず、入力信号hnsetのレベルをＶccからＶssに変更する。これによって、ＮチャネルＭＯＳトランジスタＮ2,Ｎ4はオフとなるが、ラッチ回路Ａの状態は固定されているために、出力信号hrda0と出力信号hrdab0との状態に変化はない。
【００６７】
続いて、電源hnvneg1をＶssからＶbb(ＶbbはＶssとＶnegの間の電圧値(例えば−４Ｖ)に変え、その後に電源hhvpre1をＶccからＶssに落す。このように、低い方の電源hnvneg1から先にレベルを落すので、ラッチ回路Ａの状態は変らないのである。
【００６８】
続いて、上記入力信号hnsetのレベルをＶssからＶbbに変換し、トランジスタ間に掛る印加電圧を更に低減させる。この間、出力信号hrda0のレベル「Ｈ」と出力信号hrdab0のレベル「Ｌ」の関係は変わらない。更に、入力信号hnsetのレベルをＶbbからＶneg(例えば−８Ｖ)に変換する。その場合にも、ＮチャネルＭＯＳトランジスタＮ2,Ｎ4はオフであるため、出力信号hrda0のレベル「Ｈ」と出力信号hrdab0のレベル「Ｌ」の関係は維持されている。
【００６９】
続いて、上記電源hnvneg1のレベルを、先ずＶbbからＶnegに下げる。これによって、出力信号hrda0のレベルは「Ｈ」状態のままに、出力信号hrdab0のレベルは「Ｌ」状態のままに維持して、「Ｈ」の電位をＶccからＶssに、「Ｌ」の電位をＶssからＶbbを介してＶneg(プログラム時にメモリセルのコントロールゲートに印加する電圧レベル)に変換したことになる。
【００７０】
一方、制御電圧回路１〜制御電圧回路３１は、入力信号pre1〜入力信号pre31のレベルが「Ｌ(Ｖss)」であり、上述のごとく入力信号hnsetのレベルは最初「Ｈ」（Ｖcc)であるから、ＮチャネルＭＯＳトランジスタＮ1,Ｎ2,Ｎ4がオンし、ＮチャネルＭＯＳトランジスタＮ3はオフとなる。したがって、出力信号hrda1〜出力信号hrda31がＶssに引き込まれるため、上述した制御電圧回路０の場合とは異なり、ＰチャネルＭＯＳトランジスタＰ1の方がオンする。これによって、ＮチャネルＭＯＳトランジスタＮ6がオンするために、ラッチ回路Ａは出力信号hrda1〜出力信号hrda31のレベルを「Ｌ」状態に、出力信号hrdab1〜出力信号hrdab31レベルを「Ｈ」状態に固定するのである。
【００７１】
ここで、上記ワード線ＷＬ0の印加電圧をＶssからプログラム時のＶneg(−８Ｖ)にロウデコーダ１１によって変える場合には、上述した制御電圧回路０の場合と同様に各電源電圧や制御信号のレベルを変換させる。
【００７２】
次に、上記選択電圧回路の動作について説明する。選択電圧回路におけるノードｎ1,ｎ2までの構成は制御電圧回路と略同様である。そして、選択電圧回路０に対する入力信号sel0のレベルが「Ｈ」(Ｖcc)である場合は、選択電圧回路０におけるＮチャネルＭＯＳトランジスタＮ8,Ｎ9,Ｎ10はオンとなり、ノードｎ1のレベルは「Ｈ」の状態に、ノードｎ2のレベルは「Ｌ」の状態に保持される。
【００７３】
その場合には、上記選択電圧回路１〜選択電圧回路５１１に対して入力される入力信号sel1〜入力信号sel511のレベルは「Ｌ」(Ｖss)であるから、選択電圧回路１〜選択電圧回路５１１においてはＮチャネルＭＯＳトランジスタＮ7,Ｎ8,Ｎ10がオンとなる。そのため、ノードｎ1のレベルは「Ｌ」の状態に、ノードｎ2のレベルは「Ｈ」の状態に保持される。
【００７４】
ここで、上記ワード線ＷＬ0への印加電圧をＶssから上記プログラム時のＶneg(−８Ｖ)にロウデコーダ１１によって変える場合には、上述した制御電圧回路の場合と同様に、各選択電圧回路に保持されたレベル状態を維持しながら各電源電圧や制御信号のレベル変換を行っていく。つまり、レベル「Ｈ」の電位をＶccからＶssへ、レベル「Ｌ」の電位をＶssからＶbbを介してＶnegへと、図９に示されたタイミングで変換するのである。
【００７５】
そして、各選択電圧回路におけるノードｎ2は、ソースが電源hnvpnxに接続されたＰチャネルＭＯＳトランジスタＰ3と、ソースが電源Ｖss(０Ｖ)に接続されたＮチャネルＭＯＳトランジスタＮ11とのゲートとに、共通に接続されている。一方、ノードｎ1は、ソースが電源Ｖssに接続されたＰチャネルＭＯＳトランジスタＰ4と、ソースが電源hnvpnxに接続されたＮチャネルＭＯＳトランジスタＮ12とに、共通に接続されている。尚、上記２つのＰチャネルＭＯＳトランジスタＰ3,Ｐ4と２つのＮチャネルＭＯＳトランジスタＮ11,Ｎ12とのドレイン同士は共通に接続されて、出力信号hhvxの出力端子となっている。
【００７６】
ここで、上記ノードｎ1またはノードｎ2のレベル「Ｌ」の電位がＶneg(−８Ｖ)に変った後に、電源hnvpnxのレベルをＶss(０Ｖ)からＶneg(−８Ｖ)にレベルを変えるのである。これによって、選択電圧回路０(sel0＝「Ｈ」)では、最初、電源hnvpnxがＶssである場合にはＶssの出力信号hhvx0を出力するが、電源hnvpnxがＶnegに変化するとＮチャネルＭＯＳトランジスタＮ12がオンして出力信号hhvx0はＶnegとなるのである。
【００７７】
これに対して、選択電圧回路１〜選択電圧回路５１１(sel1〜sel511＝「Ｌ」)の場合は、最初、電源hnvpnxがＶssである場合にはＶssの出力信号hhvx0を出力するが、電源hnvpnxがＶnegに変化してもＰチャネルＭＯＳトランジスタＰ4がオンするために、出力信号hhvx0はＶssのままで変化しないのである。
【００７８】
続いて、上記非選択電圧回路の動作について説明する。非選択電圧回路では、入力信号erssetupのレベルが「Ｌ」(Ｖss)であるために、非選択電圧回路０〜非選択電圧回路５１１では、入力信号selのレベルに拘わらずＰチャネルＭＯＳトランジスタＰ5がオンし、これによってＮチャネルＭＯＳトランジスタＮ14がオンする。したがって、ノードｎ3のレベルは「Ｌ」(＝電源hners(Ｖss))となり、結果的に、出力信号hnn0〜出力信号hnn511は常時Ｖssとなるのである。
【００７９】
上述のようにして設定された、上記制御電圧回路０〜制御電圧回路３１,選択電圧回路０〜選択電圧回路５１１および非選択電圧回路０〜非選択電圧回路５１１からの信号や電圧が、ドライバ部１２に入力される。そうすると、選択ワード線ＷＬ0(制御電圧回路０の入力信号pre0および選択電圧回路０の入力信号sel0のレベルが「Ｈ」)への印加電圧は次のように設定される。
【００８０】
すなわち、制御電圧回路０の出力信号hrdab0のレベルは「Ｈ」(＝電源hhvpre(電源hnvpnxがＶnegの時点ではＶss)であり、出力信号hrdab0のレベルは「Ｌ」(＝電源hnvneg(電源hnvpnxがＶnegの時点ではＶneg)である。また、選択電圧回路０の出力信号hhvx0は、電源hnvpnxのレベル変換に伴ってＶssからＶnegに変わる。また、非選択電圧回路０の出力信号hnn0はＶssを維持している。以上のことから、選択ワード線ＷＬ０には、最初Ｖssが出力される。そして、プログラム時に出力信号hhvx0がＶnegに変ると、ＮチャネルＭＯＳトランジスタＮ15がオンするために、Ｖnegが出力されるのである。
【００８１】
続いて、非選択ワード線ＷＬ31(制御電圧回路３１の入力信号pre31のレベルが「Ｌ」、選択電圧回路０の入力信号sel0のレベルが「Ｈ」)への印加電圧は次のように設定される。すなわち、制御電圧回路３１の出力信号hrda31のレベルは「Ｌ」（＝電源hnvneg(電源hnvpnxがＶnegの時点ではＶneg)であり、出力信号hrdab31のレベルは「Ｈ」(＝電源hhvpre(電源hnvpnxがＶnegの時点ではＶss)である。さらに、選択電圧回路０の出力信号hhvx0は、上述のごとくＶssからＶnegに変る。また、非選択電圧回路０の出力信号hnn0はＶssを維持している。以上のことから、非選択ワード線ＷＬ31には、最初Ｖssが出力される。そして、プログラム時に出力信号hhvx0がＶnegに変ると、ＰチャネルＭＯＳトランジスタＰ7がオンするためにＶss(hnn0)が出力され、Ｖssを維持するのである。
【００８２】
続いて、非選択ワード線ＷＬ16352(制御電圧回路０の入力信号pre0のレベルが「Ｈ」、選択電圧回路５１１の入力信号sel511のレベルが「Ｌ」)への印加電圧は次のように設定される。すなわち、上記制御電圧回路０の出力信号hrda0のレベルは「Ｈ」であり、出力信号hrdab0のレベルは「Ｌ」である。また、選択電圧回路５１１の出力信号hhvx511はＶssであり、非選択電圧回路５１１の出力信号hnn511もＶssであるため、非選択ワード線ＷＬ16352にはＶssが出力される。
【００８３】
最後に、非選択ワード線ＷＬ16383(制御電圧回路３１の入力信号pre31及び選択電圧回路５１１の入力信号sel511のレベルが「Ｌ」)への印加電圧は次のように設定される。すなわち、制御電圧回路３１の出力信号hrda31のレベルは「Ｌ」であり、出力信号hrdab31のレベルは「Ｈ」である。また、選択電圧回路５１１の出力信号hhvx511はＶssであり、非選択電圧回路５１１の出力信号hnn511もＶssであるため、非選択ワード線ＷＬ16383にはＶssが出力される。
【００８４】
以上のごとく、上記選択ワード線あるいは非選択ワード線への出力は上記４つの場合に集約される。以下、これらをまとめて表３に示す。
【表３】
0003694422.tif 000004
結果的には、選択ワード線ＷＬ0にはＶnegが印加され、非選択ワード線ＷＬ1〜ＷＬ16383にはＶssが印加されるのである。
【００８５】
表３に示すように上記ロウデコーダ１１からワード線ＷＬに電圧を印加すると同時に、メインビット線ＢＬを介して書き込むべきメモリセルのドレインに電圧Ｖprg(例えば５Ｖ)を印加すると共に、ソースをフローティング状態にする。こうすることで、ＦＮトンネル現象によってフローティングゲートから電子が引き抜かれて当該メモリセルの閾値が２Ｖ以下に低下し、プログラム動作が終了するのである。
【００８６】
その後、電源hnvpnxをＶnegからＶssに戻すことによって、選択されたワード線ＷＬ0への出力をＶnegからＶssに戻し、電源hhvpre,電源hnvnegおよび入力信号hnsetをプログラム開始時とは逆のタイミングで最初の状態に戻して行く。こうすることによって、印加電圧を変えても内部状態は変らないのである。
【００８７】
(２)  リード動作モード
この場合も、上記ワード線ＷＬ0にコントロールゲートが接続されたメモリセルを読み出す場合について説明する。この場合におけるロヴデコーダ１１ヘの入力波形および出力波形を図１０に示す。
【００８８】
図１０に示すように、リード動作がスタートすると、先ずアドレスがａ0〜ａ13によってページアドレスＰＡがセットされる。これによるロウデコーダ１１内の信号preおよび信号se1の設定は、上述のプログラム動作時と同様である。本例においては、ワード線ＷＬ0が選択されるため、信号pre0および信号sel0のレベルは「Ｈ」(Ｖcc)となり、他の信号pre1〜信号pre31と信号sel1〜信号se1511のレベルが「Ｌ」(Ｖss)となる。
【００８９】
一方、上記信号erssetupはＶssに、信号erssetupbはＶccに、信号xnwlbはＶssに、信号xawlbはＶccに、電源hnersはＶssに設定する。この設定は、上述のプログラム動作時と同様である。また、入力信号hnsetはＶccに、電源hnvnegはＶssに、電源hhvpreはＶccに設定する。尚、リード動作時においては、電源hnvneg1はhnvnegと、電源hhvpre1はhhvpreと同じ値を取る。このことは、上述のプログラム動作時における初期の設定と同じである。尚、上記プログラム動作の場合では、この後に、Ｖnegを出力させるために耐圧を考慮してレベル変動を行っている。
【００９０】
したがって、上記制御電圧回路部１３,選択電圧回路部１４,非選択電圧回路部１５およびドライバ部１２の動作は、上述したプログラム動作時の初期状態の場合と同様であり、その結果、選択ワード線ＷＬ0および非選択ワード線ＷＬ1〜ＷＬ16383への出力は、出力電圧のレベルは異なるが表３と同じになる。リード動作時の選択ワード線ＷＬ0および非選択ワード線ＷＬ1〜ＷＬ16383への出力状態を表４に示す。
【表４】
0003694422.tif 000005
【００９１】
これによって、選択されたワード線ＷＬ0(表４において(pre,se1)が(Ｈ,Ｈ))には電源hhvpnx(電源hhvpnxはアドレスが確定した後にＶssからＶccに変化)が出力される。そして、選択ワード線ＷＬ0にＶcc(例えば、３Ｖ)が印加されることによって、この選択ワード線ＷＬ0にコントロールゲートが接続されたメモリセルのリードが可能になるのである。
【００９２】
そして、読み出すべきメモリセルのソースに接続されているメインビット線ＢＬには０Ｖを印加する一方、ドレインに接続されたメインビット線ＢＬには１Ｖを印加する。そして、上記ドレインに接続されたメインビット線ＢＬを流れる電流をセンス回路(図示せず)で検出することによって、当該メモリセルに保持されたデータを読み取ることができるのである。
【００９３】
一方、非選択ワード線ＷＬ1〜ＷＬ16383にはＶssが出力されるため、これらの非選択ワード線ＷＬ1〜ＷＬ16383にコントロールゲートが接続されているメモリセルのリードは行われないのである。
【００９４】
(３)  イレース動作モード
イレース動作は、上述したようにブロック単位で行われる。ここでは、ブロック０(つまり、ワード線ＷＬ0〜ＷＬ31がコントロールゲートに接続されているメモリセル)をイレースする場合について説明する。この場合におけるロウデコーダ１１ヘの入力波形および出力波形を図１１に示す。
【００９５】
先ず、イレースセット用信号erssetupのレベルを「Ｌ」(Ｖss)から「Ｈ」(Ｖcc)に立ち上げる。この場合、反転信号であるerssetupbのレベルは、逆に「Ｈ」(Ｖcc)から「Ｌ」(Ｖss)に立ち下がることになる。
【００９６】
さらに、ブロック単位で動作させるために、信号xawlbのレベルを「Ｈ」(Ｖcc)から「Ｌ」(Ｖss)に立ち下げる。これによって、全プレデコーダｉの出力は、アドレス信号ａ0〜ａ4に拘わらずpreｉ＝「Ｈ」(Ｖcc)となり、ブロック単位の動作となる。これに対して、信号xnwlbのレベルは、プログラム動作及びリード動作の場合と同様に「Ｌ」(Ｖss)のままである。また、信号hnsetはＶccに、電源hnvncg（イレース動作ではhnvneg1はhnvnegと同じ値を取る)はＶssに設定する。また、電源hhvpre及び電源hhvpre1は最初Ｖccに設定する。そして、電源hnersがＶssからＶneeにレベル変換した後、電源hhvpreのみをＶccからＶppに立ち上げる。一方、電源hhvpre1は、イレースセット用信号の反転信号erssetupbがＶccからＶssに下がる前に、ＶccからＶssに下げておく。
【００９７】
図１１に示すように、イレース動作がスタートすると、アドレス信号ａ0〜ａ13が、上述したプログラム動作およびリード動作の場合と同様に、プレデコーダおよびブロックデコーダに入力される。そして、ブロックアドレスＢＡがセットされる。但し、信号xawlbのレベルが「Ｌ」になっているので、全プレデコーダの出力信号pre0〜pre31のレベルはアドレスａ0〜ａ4の値に拘わらず「Ｈ」となる。したがって、ブロックデコーダ０の出力信号sel0のレベルが「Ｈ」になればブロック０が選択されたことになる。つまり、ロウデコーダ１１の動作はブロック単位となり、アドレスａ5〜ａ13によって動作することになる。
【００９８】
先ず、上記制御電圧回路の動作について説明する。イレースセット用信号の反転信号erssetupbのレベルが「Ｌ」(Ｖss)になるため、制御電圧回路０〜制御電圧回路３１のＮチャネルＭＯＳトランジスタＮ１,Ｎ3はオンとなる。また、入力信号hnsetのレベルは「Ｈ」(Ｖcc)であるため、ＮチャネルＭＯＳトランジスタＮ2,Ｎ4もオンする。したがって、出力信号hrda0〜hrda31および出力信号hrdab0〜出力信号31の双方がＶssに引っばられて、レベルが「Ｌ」となる。但し、上述したように、電源hhvpre1および電源hnvneg1はＶssに下げられているため、回路上問題はない。
【００９９】
続いて、上記選択電圧回路について説明する。入力信号hnsetのレベルは「Ｈ」（Ｖcc)であるために、選択電圧回路０(入力信号se1＝「Ｈ」(Ｖcc))においては、ＮチャネルＭＯＳトランジスタＮ8,Ｎ9,Ｎ10がオンして、ノードｎ2がＶssに引っ張られる。一方、選択電圧回路１〜選択電圧回路５１１(入力信号se1＝「Ｌ」（Ｖss))においては、ＮチャネルＭＯＳトランジスタＮ7,Ｎ8,Ｎ10がオンして、ノードｎ1がＶssに引っぱられる。
【０１００】
つまり、上述のプログラム動作時において述べたように、入力信号se1＝「Ｈ」（Ｖcc))が入力される選択電圧回路においては、ノードｎ1のレベルが「Ｈ」(＝電源hhvpre(最初はＶcc))に、ノードｎ2のレベルが「Ｌ」(＝電源hnvneg(Ｖss))に固定されることになる。一方、入力信号se1＝「Ｌ」(Ｖss))が入力される選択電圧回路においては、逆に、ノードｎ1のレベルが「Ｌ」(＝電源hnvneg(Ｖss))に、ノードｎ2のレベルが「Ｈ」(＝電源hhvpre(最初はＶcc))に固定されることになる。
【０１０１】
次に、電源hhvpreがＶccからＶppに立ち上がり、次いで電源hnvpnxがＶssからＶppに立ち上がる。この電源hnvpnxがＶppである期間が、消去すべきブロックのメモリセルのコントロールゲートに接続されたワード線ＷＬにイレース電圧が印加される期間となる。したがって、上記選択電圧回路０(選択ブロック)の出力信号hhvx0は、電源hnvpnxがＶssの場合はＶssとなり、電源hnvpnxがＶppに立ち上がると、オンしているＰチャネルＭＯＳトランジスタＰ3によってＶppとなる。一方、選択電圧回路１〜選択電圧回路５１１(非選択ブロック)の出力信号hhvx1〜hhvx511は、電源hnvpnxがＶssの場合はＶssとなり、電源hnvpnxがＶppに立ち上がっても、オンしているＮチャネルＭＯＳトランジスタＮ11によってＶssとなるため変化しないのである。
【０１０２】
次に、上記非選択電圧回路の動作について説明する。上記イレースセット用信号erssetupのレベルが「Ｈ」(Ｖcc)であるため、入力信号sel0＝「Ｈ」(Ｖcc)が入力される非選択電圧回路０(選択ブロック)においては、ＰチャネルＭＯＳトランジスタＰ5がオンし、そのためＮチャネルＭＯＳトランジスタＮ14もオンする。その結果、ノードｎ3には電源hners(Ｖss→Ｖnee)が出力されてラッチされ、出力信号hnn0はＶssとなる。一方、入力信号sel1〜sel511＝「Ｌ」(Ｖss)が入力される非選択電圧回路１〜非選択電圧回路１５１１(非選択ブロック)においては、ＰチャネルＭＯＳトランジスタＰ6がオンし、そのためＮチャネルＭＯＳトランジスタＮ13もオンする。その結果、ノードｎ3にはＶccが出力されて、出力信号hnn1〜hnn511は電源hners(Ｖss→Ｖnee)となる。ここで、電源hnersは、最初Ｖssであり、後にＶneeに立ち下がる。
【０１０３】
上述のように設定された各信号が、ロウデコーダ１１のドライバ部１２に入力される。ここで、全制御電圧回路の出力信号hrda0〜hrda31及び出力信号hrdab0〜hrdab31は、双方共Ｖssである。そして、最初は、電源hnersはＶssであり、電源hnvpnxはＶssである。
【０１０４】
ここで、上記選択ブロック０に係る選択電圧回路０の出力信号hhvx0は、上記電源hnvpnxがＶssであるためＶssである。また、上記非選択電圧回路０の出力信号hnn0はＶssである。一方、非選択ブロック１〜非選択ブロック５１１に係る選択電圧回路１〜選択電圧回路５１１の出力信号hhvx1〜hhvx511はＶssである。また、非選択電圧回路１〜非選択電圧回路５１１の出力信号hnn1〜hnn511は、電源hnersがＶssであるためＶssである。したがって、先ず、総てのワード線ＷＬ0〜ＷＬ16383には、ドライバ部１２を介してＶssが出力される。
【０１０５】
続いて、上記電源hnersがＶssからＶnee(例えば、−８Ｖ)に立ち下がる。これによって、非選択ブロックに係る非選択電圧回路１〜非選択電圧回路５１１の出力信号hnn1〜hnn511はＶneeとなる。尚、非選択ブロックに係る選択電圧回路１〜選択電圧回路５１１の出力信号hhvx1〜hhvx511はＶssのままである。そして、全制御電圧回路の出力信号hrdaと出力信号hrdabとは総てＶssであるため、非選択ブロックに関する各ドライバの非選択電圧回路にソースが接続されたＮチャネルＭＯＳトランジスタがオンする。その結果、非選択ワード線ＷＬ32〜ＷＬ16383にはＶneeが出力されるのである。
【０１０６】
一方、上記選択ブロックに係る非選択電圧回路０の出力信号hnn0は、入力信号sel0のレベルが「Ｈ」であるためＶssのままである。尚、選択ブロックに係る選択電圧回路０の出力信号hhvx0はＶssのままである。したがって、選択ワード線ＷＬ0〜ＷＬ31には変化なくＶssが印加されている。
【０１０７】
続いて、上記電源hnvpnxがＶssからＶpp(例えば、１０Ｖ)に立ち上がる。そうすると、選択ブロックに係る選択電圧回路０の出力信号hhvx0はＶssからＶppに変化し、これによって選択ブロック０に間する各ドライバの選択電圧回路０にソースが接続されたＰチャネルＭＯＳトランジスタがオンする。その結果、選択ワード線ＷＬ0〜ＷＬ31への出力は、ＶssからＶppに変るのである。
【０１０８】
一方、上記非選択ブロックに係る非選択電圧回路１〜非選択電圧回路５１１の出力信号hnn1〜hnn511は、上記入力信号sel1〜sel511のレベルが「Ｌ」であるためＶneeのままである。
【０１０９】
そして、上記選択ブロック０のワード線ＷＬに上記コントロールゲートが接続されたメモリセルの消去が完了すると、上述の手順とは逆に、先ず電源hnvpnxをＶppからＶssに戻す。これによって、イレース動作を行っていたワード線ＷＬ0〜ＷＬ31の電圧はＶppからＶssに戻る。次に、上記電源hhvpreをＶppからＶccに戻し、さらに電源hnersをＶneeからＶssに戻す。これによって、非選択のワード線ＷＬ32〜ＷＬ16383の電圧はＶneeからＶssに戻る。その後、信号xawlbのレベルを「Ｌ」(Ｖss)から「Ｈ」(Ｖcc)に戻し、電源erssetupのレベルを「Ｈ」(Ｖcc)から「Ｌ」(Ｖss)に戻した後、電源hhvpre1をＶssからＶccに戻すのである。
【０１１０】
以上述べたイレース動作時におけるロウデコーダ１１の各回路の入出力信号およびワード線ＷＬへの出力の電圧をまとめて表５に示す。
【表５】
0003694422.tif 000006
表５において、入力信号sel＝「Ｈ」は選択ブロックを表し、入力信号sel＝「Ｌ」は非選択ブロックを表わしている。
【０１１１】
上述のようなロウデコーダ１１の動作によって、選択ブロック０のワード線ＷＬ0〜ＷＬ31にはＶppが印加される。さらに、メインビット線ＢＬを介して、メモリセルのドレイン,ソースおよびメモリセルアレイ内の基板(ウェル)にはＶneeを印加する。こうすることによって、選択ブロック０内のメモリセルでは、ＦＮトンネル現象によってチャネル層からフローテイングゲートに電子が注入されてメモリセルの閾値が上昇し、４Ｖ以上になればイレース動作が終了する。
【０１１２】
一方、非選択ブロック１〜非選択ブロック５１１では、ワード線ＷＬ32〜ＷＬ16383にはＶneeが印加される。一方、メインビット線ＢＬおよび基板(ウェル)には、選択ブロック０内のメインビット線ＢＬおよび基板(ウェル)と共通であるためＶneeが印加されている。したがって、非選択ブロック１〜非選択ブロック５１１においては、各メモリセルのコントロールゲート,ドレイン,ソースおよび基板(ウェル)に同一電圧Ｖneeが印加され、イレース時の基板ディスターブは受けないことになる。
【０１１３】
その結果、上記ロウデコーダ１１を用いることによって、図２に示すごとく、ディスターブ時間の累計が１０6secを越えても、イレース時の基板デイスターブの影響を受け易い閾値の低いメモリセル(プログラム状態)でも閾値電圧Ｖtの変動は殆ど無く、誤読み出しが起こらない信頼性の高い不揮発性半導体記憶装置を実現することができる。さらに、非選択ブロックのワード線ＷＬが基板(ウェル)と同電位であるので、イレース時に関係する容量を削減することができ、チャージポンプのレイアウト面積を小さくすることができる。
【０１１４】
＜第２実施の形態＞
図１２は、本実施の形態のロウデコーダのブロック図を示す。本実施の形態においては、各ワード線ＷＬに接続されてロウデコーダ２１のドライバ部２２を構成する各ドライバを、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの２つのトランジスタだけで構成したものであり、各ドライバが占める面積を大きく削減するものである。
【０１１５】
そのため、第１実施の形態における選択電圧回路部１４および非選択電圧回路部１５に変わって、高電圧回路部２４および低電圧回路部２５を設けている。また、プレデコーダ部２６およびブロックデコーダ部２７は、第１実施の形態におけるプレデコーダ１６部およびブロックデコーダ部１７と同様の構成を有している。さらに、信号prgsetupおよび信号wlonと電源hnvnnxおよび電源hhvppを新たに設けている。
【０１１６】
ここで、図１３に、制御電圧回路部２３を構成する制御電圧回路０の回路図を示す。また、図１４に、上記高電圧回路部２４を構成する高電圧回路０の回路図を示す。また、図１５に、低電圧回路部２５を構成する低電圧回路０の回路図を示す。尚、プレデコーダ部２６を構成するプレデコーダ０の回路構成は、図８と同様である。また、ブロックデコーダ部２７を構成するブロックデコーダ０の回路構成は、図７と同様である。さらに、各動作時におけるロウデコーダ２１に対する入出力波形を図１６〜図１８に示す。尚、高電圧回路部２４および低電圧回路部２５は、選択あるいは非選択されたワード線ＷＬにドライバ部２２を介して印加電圧を出力するものである。
【０１１７】
図１３は、制御電圧回路０の回路構成を示し、入力信号pre0を入力することによって出力信号hrdab0を生成する。入力信号pre0以外の入力信号および電源は各制御電圧回路ｉ(ｉ＝０〜３１)で共通である。図１４および図１５は、夫々高電圧回路０と低電圧回路０の回路構成を示し、入力信号sel0を入力することによって出力信号hhvx0あるいは出力信号hnn0を生成する。入力信号sel0以外の入力信号および電源は各高電圧回路ｊおよび低電圧回路ｊ(ｊ＝０〜５１１)で共通である。
【０１１８】
上記制御電圧回路０からの出力信号hrdab0は、ソースに高電圧回路０の出力信号hhvx0が入力されるＰチャネルＭＯＳトランジスタと、ソースに低電圧回路０の出力信号hnn0が入力されるＮチャネルＭＯＳトランジスタとのゲートに入力される。この両トランジスタは、ブロック１の１番目のワード線ＷＬ0用のドライバを構成しており、互いのドレイン同士は共通にワード線ＷＬ0に接続されている。
【０１１９】
同様に、上記制御電圧回路０からの出力信号hrdab0は、ブロックｎの１番目のワード線ワード線ＷＬ32n（ｎ＝１〜５１１)に共通にドレインが接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとのゲートにも接続されている。
【０１２０】
以下同様にして、上記制御電圧回路３１からの出力信号hrdab31は、ソースに高電圧回路０の出力信号hhvx0が入力されるＰチャネルＭＯＳトランジスタと、ソースに低電圧回路０の出力信号hnn0が入力されるＮチャネルＭＯＳトランジスタとのゲートに入力される。そして、この両トランジスタは、ブロック１における最終番目のワード線ＷＬ31用のドライバを構成しており、互いのドレイン同士は共通にワード線ＷＬ31に接続されている。
【０１２１】
同様に、上記制御電圧回路３１からの出力信号hrdab31は、ブロックｎの最終番目のワード線ＷＬ(32n+31)（ｎ＝１〜５１１)に共通にドレインが接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとのゲートにも接続されている。
【０１２２】
本実施の形態のロウデコーダ２１によって駆動されるフラッシュメモリのメモリ構成は、第１実施の形態の場合と同様である。以下、本実施の形態におけるプログラム動作,リード動作およびイレース動作時におけるロウデコーダ２１の動作について説明する。
【０１２３】
(１)  プログラム動作モード
ここでは、上記ワード線ＷＬ0にコントロールゲートが接続されたメモリセルに書き込む場合について説明する。プログラム動作がスタートすると、先ず信号prgsetupのレベルが「Ｌ」(Ｖss)から「Ｈ」(Ｖcc)に立ち上がる。そして、アドレス信号ａ0〜ａ13によってページアドレスＰＡがセットされる。ここで、図１２に示すようにアドレス信号ａ0〜ａ4はプレデコーダ０〜プレデコーダ３１に入力される。一方、アドレス信号ａ5〜ａ13はブロックデコーダ０〜ブロックデコーダ５１１に入力される。
【０１２４】
こうして、３２個のプレデコーダおよび５１２個のブロックデコーダのうち何れかが選択されるとレベル「Ｈ」(Ｖcc)の出力信号を出力する。例えば、ワード線ＷＬ0を選択する場合には、プレデコーダ０の出力信号pre0およびブロックデコーダ０の出力信号sel0のレベルが「Ｈ」(Ｖcc)になる。一方、非選択であるワード線ＷＬに係るプレデコーダ１〜プレデコーダ３１の出力信号pre1〜pre31及びブロックデコーダ１〜プレデコーダ５１１の出力信号sel1〜sel511のレベルは「Ｌ」(Ｖss)となる。
【０１２５】
ここで、上記ワード線ＷＬ0の印加電圧をＶssからプログラム時のＶneg(−８Ｖ)にロウデコーダ２１によって変える場合には、各電源電圧や制御信号のレベルを以下のように変換させる。信号erssetupbのレベルは「Ｈ」(Ｖcc)であり、入力信号hnsetと電源hhvpre,hhvpre1およびhnvnegとを第１実施の形態の場合と同様のタイミングでレベル変換を行う。
【０１２６】
先ず、上記制御電圧回路について、図１３に従って説明する。制御電圧回路０は、入力信号pre0および信号prgsetupのレベルが「Ｈ」(Ｖcc)であるため、ノードｎ5にはレベル「Ｌ」(Ｖss)が出力されることになる。したがって、制御電圧回路０は、第１実施の形態の制御電圧回路０において、入力信号pre0＝「Ｌ」で説明した場合と同じ動作を行う。その結果、出力信号hrdab0のレベルは「Ｈ」状態に固定され、電源hhvpre1のレベル変換に伴ってＶccからＶssに電位が変わる。一方、非選択側の制御電圧回路１〜制御電圧回路３１は、入力信号pre1〜pre31のレベルが「Ｌ」(Ｖss)であることから、ノードｎ5のレベルは「Ｈ」(Ｖcc)となり、第１実施の形態の制御電圧回路０において、入力信号pre0＝「Ｈ」で説明した場合と同じ動作を行う。その結果、出力信号hrdab1〜hrdab31のレベルは「Ｌ」状態に固定され、電源hnvneg１のレベル変換に伴ってＶssからＶbbに、さらにＶnegに電位が変わる。尚、このプログラム動作においては、電源hhvpreとhhvpre1および電源hnvneg1とhnvnegは同じ値を取る。
【０１２７】
続いて、上記高電圧回路の動作について説明する。先ず、信号prgsetupのレベルは上述と同様に「Ｈ」(Ｖcc)であり、信号wlonのレベルは「Ｌ」(Ｖss)に設定される。これによって、高電圧回路０(入力信号sel0＝「Ｈ」)のノードｎ6のレベルは「Ｈ」(Ｖcc)となり、ＮチャネルＭＯＳトランジスタＮ25がオンすることによって、ＰチャネルＭＯＳトランジスタＰ12もオンする。その結果、ノードｎ7のレベルは電源hhvppレベルとなり、出力信号hhvx0はＶssとなる。一方、非選択側の高電圧回路１〜高電圧回路５１１(入力信号sel1〜sel511＝「Ｌ」)も、そのノードｎ6のレベルが「Ｈ」(Ｖcc)になることから、高電圧回路０と同じに動作する。結果として、出力信号hhvx1〜hhvx511はＶssとなる。
【０１２８】
次に、上記低電圧回路の動作について説明する。入力信号hnsetと電源hhvpre,hhvpre1およびhnvnegとは制御電圧回路の場合と同様である。したがって、低電圧回路０(入力信号sel0＝「Ｈ」(Ｖcc))においては、上述した制御電圧回路０(ノードｎ5＝「Ｈ」(Ｖcc))と同じであるため、ノードｎ9のレベルは「Ｌ」となる。そして、電源電圧hnvnegのレベル変換に伴って、ＶssからＶbbに、さらにＶnegと電位が変わる。一方、ノードｎ8のレベルは、逆に「Ｈ」となるため、電源hhvpreのレベル変換に伴って、ＶccからＶssに電位が変わる。尚、電源hnersはＶssである。また、電源hnvnnxは、電源hnvnegがＶnegに落ちた後に、ＶssからＶnegに電位が変わる。
【０１２９】
これによって、出力信号hnn0は、電源hnvnnxがＶssの場合はＶssとなる。そして、電源hnvnnxがＶnegに落ちると、オンしているＮチャネルＭＯＳトランジスタＮ32によってＶnegとなる。
【０１３０】
また、非選択側の低電圧回路１〜低電圧回路５１１(入力信号sel1〜sel511＝「Ｌ」(Ｖss))においては、上述した制御電圧回路１〜制御電圧回路５１１(ノードｎ5＝「Ｌ」(Ｖss)]と同じであるため、ノードｎ9のレベルは「Ｈ」となる。したがって、電源hhvpreのレベル変換に伴ってＶccからＶssに電位が変わる。一方、ノードｎ8のレベルは逆に「Ｌ」となるため、電源hnvnegのレベル変換に伴って、ＶssからＶbbに、さらにＶnegに電位が変わる。尚、電源hnersはＶssである。また、電源hnvnnxは、電源hnvnegがＶnegに落ちた後に、ＶssからＶnegに電位が変わる。
【０１３１】
これによって、出力信号hnn1〜hnn511は、電源hnvnnxがＶssの場合はＶssとなる。そして、電源hnvnnxがＶnegに落ちると、オンしているＰチャネルＭＯＳトランジスタＰ14によってＶss(hners)となるため、Ｖssの電位を維持することになる。
【０１３２】
これらの信号や電圧レベルが上記ロウデコーダ２１のドライバ部２２に入力されると、各ワード線ＷＬの印加電圧が以下のように設定される。すなわち、選択ワード線ＷＬ0(下記表６におけるpre＝sel＝「Ｈ」に相当)においては、上記出力信号hrdab0のレベルは「Ｈ」(電源hhvpreはＶss)であり、出力信号hhvx0はＶssである。また、出力信号hnn0がＶssからＶnegに変わる。したがって、選択ワード線ＷＬ0には、最初Ｖssが出力されているが、次に入力信号hnn0がＶnegに変わるとＮチャネルＭＯＳトランジスタがオンしてＶnegが出力されることになる。
【０１３３】
一方、非選択ワード線ＷＬ31(下記表６におけるpre＝「Ｌ」,se1＝「Ｈ」に相当)では、上記出力信号hrdab31のレベルは「Ｌ」(電源hnvnegはＶneg)であり、出力信号hhvx0はＶssである。また、出力信号hnn0はＶssからＶnegに変わる。したがって、上記非選択ワード線ＷＬ31には、最初Ｖssが出力され、次に入力信号hnn0がＶnegに変わるとＰチャネルＭＯＳトランジスタがオンして出力信号hhvx0が出力される。尚、出力信号hnn0はＶssであるため、結局非選択ワード線ＷＬ31の印加電圧には変化がなくＶssが出力されることになる。
【０１３４】
また、非選択ワード線ＷＬ16352(下記表６におけるpre＝「Ｈ」,sel＝「Ｌ」に相当)においては、出力信号hrdab0のレベルは「Ｈ」(電源hhvpreはＶss)であり、出力信号hhvx511はＶssであり、出力信号hnn511はＶss(hners)である。そのため、非選択ワード線ＷＬ16352にはVssが出力されることになる。
【０１３５】
最後に、非選択ワード線ＷＬ16383(下記表６におけるpre＝se1＝「Ｌ」に相当)においては、出力信号hrdab0のレベルは「Ｌ」(電源hnvnegはＶneg)であり、出力信号hhvx511はＶssであり、出力信号hnn511はＶss(hners)である。そのため、非選択ワード線ＷＬ16383にはＶssが出力されることになる。
【０１３６】
以上のごとく、上記選択ワード線あるいは非選択ワード線への出力は上記４つの場合に集約される。以下、これらをまとめて表６に示す。
【表６】
0003694422.tif 000007
結果的には、選択ワード線ＷＬ0にはＶnegが印加され、非選択ワード線ＷＬ1〜ＷＬ16383にはＶssが印加されるのである。
【０１３７】
表６に示すように上記ロウデコーダ２１からワード線ＷＬに電圧を印加すると同時に、メインビット線ＢＬを介して書き込むべきメモリセルのドレインに電圧Ｖprg(例えば５Ｖ)を印加すると共に、ソースをフローティング状態にする。こうすることで、ＦＮトンネル現象によってフローティングゲートから電子が引き抜かれて当該メモリセルの閾値が２Ｖ以下に低下し、プログラム動作が終了するのである。
【０１３８】
その後、電源hnvnnxをＶnegからＶssに戻すことによって、選択されたワード線ＷＬ0への出力をＶnegからＶssに戻し、電源hhvpre,電源hnvnegおよび入力信号hnsetをプログラム開始時とは逆のタイミングで最初の状態に戻して行く。こうすることによって、印加電圧を変えても内部状態は変らないのである。
【０１３９】
(２)  リード動作モード
この場合も、上記ワード線ＷＬ0にコントロールゲートが接続されたメモリセルを読み出す場合について説明する。この場合におけるロウデコーダ２１ヘの入力波形および出力波形を図１７に示す。
【０１４０】
図１７に示すように、リード動作がスタートすると、先ずアドレスがａ0〜ａ13によってページアドレスＰＡがセットされる。これによるロウデコーダ２１内の信号preおよび信号se1の設定は、上述のプログラム動作と同様である。本例においては、ワード線ＷＬ0が選択されるため、信号pre0および信号sel0のレベルは「Ｈ」(Ｖcc)となり、他の信号pre1〜信号pre31と信号sel1〜信号se1511のレベルが「Ｌ」(Ｖss)となる。
【０１４１】
一方、上記信号erssetupbはＶccに、信号prgsetupはＶssに設定する。また、信号hnsetはＶccに、電源hnvnegはＶssに、電源hhvpreはＶccに設定する。尚、リード動作においては、電源hnvneg1はhnvnegと、電源hhvpre1はhhvpreと同じ値を取る。以上のことは、上述のプログラム動作時における初期の設定と同じである。尚、上記プログラム動作の場合では、この後に、Ｖnegを出力させるために耐圧を考慮してレベル変動を行っている。更に、信号hnersをＶssに、信号hhvppをＶccに、信号hnvnnxをＶssに設定している。
【０１４２】
先ず、上記制御電圧回路の動作について述べる。この場合には、信号prgsetupのレベルは「Ｌ」(Ｖss)であるため、ノードｎ5におけるレベルは上述のプログラム動作の場合とは反転する。したがって、入力信号pre＝「Ｈ」(Ｖcc)の場合、出力信号hrdabのレベルは「Ｌ」となり、その電位はhnvneg(Ｖss)となる。一方、入力信号pre＝「Ｌ」(Ｖss)の場合には、出力信号hrdabのレベルは「Ｈ」となり、その電位はhhvpre(Ｖcc)となる。
【０１４３】
次に、上記高電圧回路の動作について述べる。信号wlonのレベルを「Ｌ」(Ｖss)からアドレス確定後に「Ｈ」(Ｖcc)に立ち上げる。これによって、入力信号se1＝「Ｈ」(Ｖcc)の場合には、ノードｎ6の電位はＶccからＶssに立ち下がり、ノードｎ7の電位は信号hhvppのレベルからＶssに立ち下がる。その結果、上記出力信号hhvxは、ＶssからＶcc(hhvpp)に立ち上がる。一方、入力信号se1＝「Ｌ」(Ｖss)の場合には、信号wlonの変化に拘わらず上記ノードｎ6のレベルは「Ｈ」(Ｖcc)である。その結果、出力信号hhvxはＶssである。
【０１４４】
続いて、上記低電圧回路の動作について述べる。入力信号se1＝「Ｈ」(Ｖcc)の場合には、ノードｎ9の電位はＶssに引き込まれる。その結果、ノードｎ9の電位はＶss((hnvneg)に、ノードｎ8の電位はＶcc(hhvpre)になる。一方、上記入力信号se1＝「Ｌ」(Ｖss)の場合は上述とは逆の関係になる。ところが、電源hnvnnxおよび電源hnersはＶssに設定されているので、出力信号hnnはＶssとなる。
【０１４５】
以上のことによって、選択ワード線ＷＬ0(下記表７におけるpre＝sel＝「Ｈ」に相当)においては、以下のように印加電圧が設定されることになる。すなわち、出力信号hrdab0および出力信号hnn0がＶssであるため、出力信号hhvx0がＶssからＶccに立ち上がるとＰチャネルＭＯＳトランジスタがオンする。したがって、選択ワード線ＷＬ0への印加電圧はＶssからＶccに変化する。そして、選択ワード線ＷＬ0へのＶcc(例えば、３Ｖ)の印加によって、この選択ワード線ＷＬ0にコントロールゲートが接続されているメモリセルのリードが可能となる。そして、読み出すべきメモリセルのソースに接続されているメインビット線ＢＬには０Ｖを印加する一方、ドレインに接続されているメインビット線ＢＬには１Ｖを印加する。そして、上記ドレインに接続されたメインビット線ＢＬを流れる電流をセンス回路(図示せず)で検出することによって、当該メモリセルに保持されたデータを読み取ることができるのである。
【０１４６】
一方、非選択ワード線ＷＬ1〜ＷＬ16383においては、先ずワード線ＷＬ31(下記表７におけるpre＝「Ｌ」,se1＝「Ｈ」に相当)への出力は次のようになる。すなわち、出力信号hnn0はＶssであり、出力信号hhvx0はＶssからＶccヘ立ち上がる。ところが、出力信号hrdab31はＶccであるため、ＮチャネルＭＯＳトランジスタがオンするので、ワード線ＷＬ31への出力はＶssを維持することになる。
【０１４７】
また、ワード線ＷＬ16352(下記表７におけるpre＝「Ｈ」,se1＝「Ｌ」に相当)への出力は、出力信号hrdab0,出力信号hhvx511および出力信号hnn511はＶssであるためＶssレベルを維持する。
【０１４８】
さらに、ワード線ＷＬ16383(下記表７におけるpre＝se1＝「Ｌ」に相当)への出力は、出力信号hrdab31はＶccであるが、出力信号hhvx511および出力信号hnn511がＶssのために、Ｖssレベルを維持する。
【０１４９】
以上のごとく、上記選択ワード線あるいは非選択ワード線への出力は上記４つの場合に集約される。以下、これらをまとめて表７に示す。
【表７】
0003694422.tif 000008
そして、リード動作が終了すれば、信号wlonをＶssに戻すことによって、選択ワード線ＷＬ0はＶssレベルに戻る。
【０１５０】
(３)  イレース動作モード
イレース動作は、第１実施の形態の場合と同様にブロック単位で行われる。ここでは、ブロック０(つまり、ワード線ＷＬ0〜ＷＬ31がコントロールゲートに接続されているメモリセル)をイレースする場合で説明する。この場合におけるロウデコーダ２１ヘの入力波形および出力波形を図１８に示す。
【０１５１】
先ず、イレースセット用信号erssetupのレベルを「Ｌ」(Ｖss)から「Ｈ」(Ｖcc)に立ち上げる。この場合、反転信号であるerssetupbのレベルは逆に「Ｈ」(Ｖcc)から「Ｌ」(Ｖss)に立ち下がる。また、信号xnwlbのレベルは「Ｌ」(Ｖss)であるが、信号xawlbのレベルを「Ｈ」(Ｖcc)から「Ｌ」(Ｖss)に立ち下げる。これによって、第１実施の形態の場合と同様に、プレデコーダ０〜プレデコーダ３１の出力信号pre0〜pre31のレベルは、ａ0〜ａ4の値に拘わらず全て「Ｈ」（Ｖcc)となり、ブロック単位の動作となる。
【０１５２】
信号hnsetと電源hnvnegおよび電源hhvpreとは、上述のプログラム時で説明した電圧レベルと同じタイミングでレベルを変換する。但し、上記信号hnsetと電源hnvnegとの最も低い電圧はＶneeである点が異なる。一方、電源hhvpre1はイレースセット用信号の反転信号erssetupbがＶccからＶssに立ち下がる前に、ＶccからＶssにレベルを変える。さらに、電源hnvneg1はＶssレベルを維持する。
【０１５３】
図１８に示すように、イレース動作がスタートすると、アドレス信号ａ0〜ａ13が、上述したプログラム動作およびリード動作の場合と同様に、プレデコーダおよびブロックデコーダに入力される。そして、ブロックアドレスＢＡがセットされる。但し、信号xawlbのレベルが「Ｌ」になっているので、全プレデコーダの出力信号pre0〜pre31のレベルはアドレスａ0〜ａ4の値に拘わらず「Ｈ」となる。したがって、ブロックデコーダ０の出力信号sel0のレベルが「Ｈ」になればブロック０が選択されたことになる。つまり、ロウデコーダ２１の動作はブロック単位となりアドレスａ5〜ａ13によって動作することになる。
【０１５４】
先ず、上記制御電圧回路の動作について説明する。上記イレースセット用信号の反転信号erssetupbのレベルが「Ｌ」(Ｖss)になるために、信号preのレベル状態に拘わらず制御電圧回路のＮチャネルＭＯＳトランジスタＮ21,Ｎ23はオンとなる。また、入力信号hnsetのレベルは、最初「Ｈ」(Ｖcc)であるため、ＮチャネルＭＯＳトランジスタＮ22,Ｎ24もオン(後に、入力信号hnsetのレベルが下がるためオフとなる)となり、出力信号hrdabのレベルは「Ｌ」(Ｖss)に引っぱられることになる。但し、上述したように、電源hhvpre1および電源hnvneg1はＶssに下げられているため、回路上問題はない。したがって、図１３から分かるように、イレースセット用信号の反転信号erssetupbのレベルが「Ｌ」(Ｖss)であるため、入力信号preｉ(ｉ＝０〜３１)の値に拘わらず、出力信号hrdabｉは全てＶssとなる。
【０１５５】
次に、上記高電圧回路の動作について説明する。信号prgsetupのレベルは「Ｌ」(Ｖss)であり、信号wlonのレベルは初期では「Ｌ」(Ｖss)に設定されている。そのため、入力信号se1の値に拘わらずノードｎ6のレベルは「Ｈ」(Ｖcc)となる。その結果、出力信号hhvxはＶssとなる。その後に、電源hhvppをＶccからＶppに立ち上げる。
【０１５６】
そうすると、非選択ブロック(se1＝「Ｌ」(Ｖss))においては、ノードｎ6のレベルは「Ｈ」(Ｖcc)となって出力信号hhvxはＶssとなる。一方、選択ブロック(se1＝「Ｈ」(Ｖcc))においては、初期に信号wlonのレベルが「Ｌ」(Ｖss)の場合、出力信号hhvxはＶssとなる。ところが、信号wlonのレベルが「Ｈ」(Ｖcc)に変わるとノードｎ6のレベルは「Ｌ」(Ｖss)となるために、出力信号hhvxはＶpp(＝電源hhvpp（Ｖpp))となるのである。
【０１５７】
次に、上記低電圧回路の動作について述べる。選択ブロック０に係る低電圧回路０(se1＝「Ｈ」(Ｖcc))においては、入力信号hnsetのレベルは最初「Ｈ」(Ｖcc)であるため、ＮチャネルＭＯＳトランジスタＮ28,Ｎ29,Ｎ30がオンしてノードｎ9がＶssに引っ張られる。これによって、上述のプログラム時おいて説明したように、ノードｎ9のレベルは「Ｌ」に固定され、その電位は電源hnvnegの変化に伴ってＶssからＶbbにさらにＶneeと変化する。一方、ノードｎ8のレベルは「Ｈ」に固定され、その電位は電源hhvpreの変化に伴ってＶccからＶssに変化する。
【０１５８】
これに対して、非選択ブロックに係る低電圧回路１〜低電圧回路５１１(sel＝「Ｌ」(Ｖss))では、入力信号hnsetのレベルは最初「Ｈ」(Ｖcc)であるため、ＮチャネルＭＯＳトランジスタＮ27,Ｎ28,Ｎ30がオンして、ノードｎ8がＶssに引っ張られる。これによって、選択ブロック０に係る低電圧回路０の場合とは逆に、ノードｎ8のレベルが「Ｌ」に固定され、その電位が電源hnvnegの変化に伴ってＶssからＶbbにさらにＶneeと変化する。一方、上記ノードｎ9のレベルは「Ｈ」に固定され、その電位は電源hhvpreの変化に伴ってＶccからＶssに変化する。
【０１５９】
そして、電源hnvnnxをＶssに一定とし、電源hnersをＶssからＶneeに落とす。この落とすタイミングは電源hnvnegをＶbbからＶneeに下げた後に行う。こうして、電源hnersをＶssからＶneeに落とした後、信号wlonをＶssからＶccに立ち上げる。この信号wlonがＶccである期間が、消去すべきブロックのメモリセルのコントロールゲートに接続されたワード線ＷＬにイレース電圧が印加される期間となる。
【０１６０】
その結果、上記選択ブロック０の出力信号hnn0(se1＝「Ｈ」(Ｖcc),ノードｎ8はＶss,ノードｎ9はＶnee)は、最初電源hnersがＶssの場合はＶssであるが、次いで電源hnersがＶneeに変換されるとＰチャネルＭＯＳトランジスタＰ13がオンして、Ｖss(＝電源hnvnnx(Ｖss))が出力されることになる。また、その他の出力信号hnn1〜hnn511(sel＝「Ｌ」(Ｖss),ノードｎ8はＶnee,ノードｎ9はＶss)は、最初電源hnersがＶssの場合はＶssであるが、次いで電源hnersがＶneeに変換されるとＮチャネルＭＯＳトランジスタＮ31がオンし、Ｖnee(＝電源hners(Ｖnee))が出力されることになる。
【０１６１】
上述のように設定された各信号および電源がロウデコーダ２１のドライバ部２２に入力される。ここで、既に説明したように全制御電圧回路の出力信号hrdab0〜hrdab31はＶssであり、選択ブロック０の高電圧回路０(se1＝「Ｈ」(Ｖcc))の出力信号hhvx0は、電源hhvppの変化と信号wlonのレベルが「Ｈ」(Ｖcc)であることに伴って、ＶssからＶppに変化する。一方、非選択ブロック１〜非選択ブロック５１１に係る高圧電圧回路１〜高圧電圧回路５１１（sel＝「Ｌ」(Ｖss)）の出力信号hhvx1〜hhvx511は、Ｖssレベルを維持する。
【０１６２】
また、上記選択ブロックに係る低電圧回路０の出力信号hnn0はＶssを維持し、非選択ブロックの高圧電圧回路１〜高圧電圧回路５１１の出力信号hnn1〜hnn511は、電源hnersの変化に伴ってＶssからＶneeに変化する。
【０１６３】
これによって、上記選択ブロック０のドライバにおいては、ワード線ＷＬ0には、最初Ｖssが出力され、次いで出力信号hhvx0がＶssからＶppに立ち上がるとＰチャネルＭＯＳトランジスタがオンして、Ｖppが出力される。一方、非選択ブロック１〜非選択ブロック５１１のドライバにおいては、最初ワード線ＷＬ32〜ＷＬ16383にはＶssが出力され、次いで出力信号hnn1〜hnn511がＶssからＶneeに立ち下がるとＮチャネルＭＯＳトランジスタがオンして、Ｖneeが出力される。
【０１６４】
そして、上記選択ブロック０のワード線ＷＬに上記コントロールゲートが接続されたメモリセルの消去が完了すると、信号wlonをＶccからＶssに戻す。そうすると、ワード線ＷＬ0〜ＷＬ31はＶppからＶssに戻る。次に、電源hnersをＶneeからＶssに戻すと、これによってワード線ＷＬ32〜ＷＬ16383はＶneeからＶssに戻る。
【０１６５】
その後、信号hnset,電源hnvneg,電源hhvpreを、上述とは逆のタイミングで元に戻して行く。尚、電源hhvppは、イレース時には信号wlonがＶssからＶccに変化する前にＶccからＶppに立ち上げ、イレース終了時には信号wlonがＶssに戻った後にＶppからＶccに戻してもよいが、電源hhvppの変化のタイミングは特に規定する必要はない。
【０１６６】
以後、信号xawlbのレベルを「Ｌ」(Ｖss)から「Ｈ」(Ｖcc)に戻し、電源erssetupのレベルを「Ｈ」(Ｖcc)から「Ｌ」(Ｖss)に戻した後、電源hhvpre1をＶssからＶccに戻すのである。
【０１６７】
以上述べたイレース動作時におけるロウデコーダ２１の各回路の入出力信号およびワード線ＷＬへの出力の電圧をまとめて表８に示す。ここでは、sel＝「Ｈ」は選択ブロックを表し、se1＝「Ｌ」は非選択ブロックを表わしている。
【表８】
0003694422.tif 000009
【０１６８】
上述のようなロウデコーダ２１の動作によって、選択ブロック０のワード線ＷＬ0〜ＷＬ31にはＶppが印加される。さらに、メインビット線ＢＬを介して、メモリセルのドレイン,ソースおよびメモリセルアレイ内の基板(ウェル)にはＶneeを印加する。こうすることによって、選択ブロック０内のメモリセルでは、ＦＮトンネル現象によってチャネル層からフローティングゲートに電子が注入されてメモリセルの閾値が上昇し、４Ｖ以上になればイレース動作が終了する。
【０１６９】
一方、非選択ブロック１〜非選択ブロック５１１では、ワード線ＷＬ32〜ＷＬ16383にはＶneeが印加される。一方、メインビット線ＢＬおよび基板(ウェル)には、選択ブロック０内のメインビット線ＢＬおよび基板(ウェル)と共通であるためＶneeが印加されている。したがって、非選択ブロック１〜非選択ブロック５１１においては、各メモリセルのコントロールゲート,ドレイン,ソースおよび基板(ウェル)に同一電圧Ｖneeが印加され、イレース時の基板ディスターブは受けないことになる。
【０１７０】
その結果、上記ロウデコーダ２１を用いることによって、図２に示すごとく、ディスターブ時間の累計が１０6secを越えても、イレース時の基板デイスターブの影響を受け易い閾値の低いメモリセル(プログラム状態)でも閾値電圧Ｖtの変動は殆ど無く、誤読み出しが起こらない信頼性の高い不揮発性半導体記憶装置を実現することができる。さらに、非選択ブロックのワード線が基板(ウェル)と同電位であるので、イレース時に関係する容量を削減することができ、チャージポンプのレイアウト面積を小さくすることができる。
【０１７１】
また、本実施の形態においては、上記ロウデコーダ２１におけるドライバ部２２の各ドライバをＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタの２個のトランジスタで構成している。したがって、２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタの４個のトランジスタで構成している第１実施の形態の場合よりも各ドライバが占める面積を低減できる。
【０１７２】
最後に、本実施の形態において、電圧や信号レベルを変換することによって耐圧の低いトランジスタの使用を可能にしているのであるが、次にこの点について詳細に説明する。
【０１７３】
上記ロウデコーダ２１においては、選択ワード線ＷＬあるいは非選択ワード線ＷＬに、Ｖpp(例えば、１０Ｖ)からＶnee(例えば、−８Ｖ)までの間の電圧を出力する。したがって、このままでは、使用するトランジスタはマージンを含めて１８Ｖ以上の耐圧を必要とし、耐圧を持たせるためにソース領域をＤＤＤ(ダブル・ドープド・ドレイン)構造あるいはＬＤＤ(ライトリイ・ドープド・ドレイン)構造とすることによって、トランジスタサイズが大きくなってしまう。
【０１７４】
そこで、以下に説明するような電圧や信号レベルの変換を行うことによって、低耐圧のトランジスタの使用を可能にするのである。ここでは、第２実施の形態におけるイレース動作に従って説明する。
【０１７５】
上記ロウデコーダ２１の各部において要求されるトランジスタの耐圧は、次の通りである。先ず、上記制御電圧回路においては入力信号hnsetによる８Ｖの耐圧、上記高電圧回路においては電源hhvppによる１０Ｖの耐圧、上記低電圧回路においてはレベルを変換していることから電源hhvpreと電源hnvnegとの最大差である(Ｖcc−Ｖbb)の９Ｖの耐圧、ドライバにおいては(Ｖpp−Ｖss)の１０Ｖの耐圧が要求されるため、したがって、第２実施の形態で使用されるトランジスタは１８Ｖ以上ではなく、１０Ｖ以上の耐圧を持てばよいことになる。
【０１７６】
第２実施の形態におけるイレース動作(図１８を参照)においては、信号hnsetや電源hhvpre,hnvnegの電位変換のタイミング間隔ｔ1,ｔ2,ｔ3,ｔ4,ｔ5,ｔ6,ｔ7を５００nsec前後としている。他の信号や電源の電位変換のタイミングも同様の間隔で行っている。
【０１７７】
上述したように、耐圧の比較的低いトランジスタを使用可能であると言うことは、先に述べたようにトランジスタのサイズを小さくできることを意味し、ロウデコーダ２１をレイアウトする際に各ドライバをメモリセルアレイのワード線ＷＬの配列ピッチに合わせることが容易になる。また、トランジスタの耐圧が低くてよいため、各トランジスタのゲート厚を薄くして高速化を図ることも可能である。
【０１７８】
尚、上記プログラム動作,リード動作およびイレース動作時に使用される具体的電圧値や、信号および電源のレベル変更時における電圧やタイミングは、上記各実施の形態に限定されるものではなく適宜変更しても差し支えない。また、上記各実施の形態における制御電圧回路においては、電源にhhvpre1とhnvneg1とを用いて説明している。しかしながら、電源hhvpreおよび電源hnvnegをラッチ回路Ａおよびラッチ回路Ｂの電源とし、プログラム動作時およびリード動作時にはそのままラッチ回路Ａおよびラッチ回路Ｂから出力する。一方、イレース動作時にはラッチ回路Ａおよびラッチ回路Ｂからの出力を切り離し、出力信号hrda,出力信号hrdabの端子電圧をＶssに引き込むスイッチ素子を設けてもよい。
【０１７９】
また、上記各実施の形態においては、イレース動作時において、上記非選択ワード線に基板(ウェル)と同じ負の電圧を印加して両者を同電位にしているが、この発明はこれに限定されるものではない。要は、上記非選択ワード線に印加する電圧は、基板(ウェル)に印加される負の電圧以上の負の電圧であって、然も、基板(ウェル)との電位差が基板ディスターブを受けない電位差であればよいのである。
【０１８０】
【発明の効果】
以上より明らかなように、第１の発明のロウデコーダは、消去モード時に、選択電圧出力手段によって選択電圧を出力し、非選択電圧出力手段によって非選択電圧を出力し、印加電圧選択手段によって、制御電圧出力手段からの制御電圧に基づいて上記選択電圧または非選択電圧の何れかを選択して、上記選択電圧として正の電圧を選択ワード線に出力する一方、上記非選択電圧として負の電圧を非選択ワード線に出力するので、基板(ウェル)に印加する電圧を負の第１電圧とし、上記選択電圧を正の電圧とし、上記非選択電圧を負の第２電圧とした場合、上記両負の電圧の値を基板ディスターブを受けないように設定することによって、書き換えを繰り返し行う際における書き込みメモリセルの閾値電圧の上昇を防止できる。したがって、上記書き込みメモリセルの誤読み出しを防止して、書き換え回数の保証の拡大を図ることができる。
【０１８４】
さらに、上記基板(ウェル)と非選択ワード線の電圧差を従来よりも小さくすることができ、上記基板(ウェル)と非選択ワード線との間の電気的容量を小さくして、当該容量への充放電に必要な電流を減少できる。したがって、上記基板(ウェル)に供給する負電圧を発生するチャージポンプ回路の供給能力を軽減し、チャージポンプ回路の面積を縮小できる。
【０１８５】
また、第２の発明のロウデコーダは、消去モード時に、高電圧出力手段によって所定電圧以上の高電圧を出力し、低電圧出力手段によって上記高電圧より低い低電圧を出力し、印加電圧選択手段によって、制御電圧出力手段からの制御電圧に基づいて上記高電圧または低電圧の何れかを選択して、上記高電圧としての正の電圧を選択電圧として選択ワード線に出力する一方、上記低電圧としての負の電圧を非選択電圧として非選択ワード線に出力するので、基板(ウェル)に印加する電圧を負の第１電圧とし、上記選択電圧を正の電圧とし、上記非選択電圧を負の第２電圧とした場合、上記両負の電圧の値を基板ディスターブを受けないように設定することによって、書き換えを繰り返し行う際における書き込みメモリセルの閾値電圧の上昇を防止できる。したがって、上記書き込みメモリセルの誤読み出しを防止できる。また、上記基板(ウェル)と非選択ワード線との間の電気的容量を小さくして上記基板(ウェル)用の負電圧を発生するチャージポンプ回路の面積を縮小できる。
【０１８６】
さらに、上記高電圧出力手段の出力電圧は、上記低電圧出力手段から出力電圧よりも常時高く設定されている。したがって、上記印加電圧選択手段による上記高電圧あるいは低電圧の選択動作を第１の発明の場合よりも簡単にできる。すなわち、この発明によれば、上記印加電圧選択手段の構成を上記第１の発明の場合よりも簡単にして、上記印加電圧選択手段が占める面積を小さくできる。
【０１８７】
また、上記第１あるいは第２の発明においては、上記非選択電圧の絶対値を上記不揮発性半導体記憶装置の基板(ウェル)に印加される負の電圧の絶対値よりも小さくすれば、非消去メモリセルの誤動作を防止できる。さらに、上記非選択ワード線に印加する非選択電圧の絶対値を上記基板(ウェル)に印加する電圧の絶対値と同じにすれば、上記基板(ウェル)と非選択ワード線とに同じ電圧を印加して上記基板ディスターブを完全に防止できる。
【図面の簡単な説明】
【図１】  この発明の不揮発性半導体記憶装置の消去方法が適用されるＡＣＴ型フラッシュメモリのアレイ構成を示す図である。
【図２】  この発明のイレース方法による非選択ブロックに対する累積印加時間と閾値電圧との関係を示す図である。
【図３】  この発明のイレース方法を可能にするロウデコーダのブロック図である。
【図４】  図３における制御電圧回路０の回路図である。
【図５】  図３における選択電圧回路０の回路図である。
【図６】  図３における非選択電圧回路０の回路図である。
【図７】  図３におけるブロックデコーダ０の回路図である。
【図８】  図３におけるプレデコーダ０の回路図である。
【図９】  図３に示すロウデコーダにおけるプログラム動作時の入力波形および出力波形を示す図である。
【図１０】  図３に示すロウデコーダにおけるリード動作時の入力波形および出力波形を示す図である。
【図１１】  図３に示すロウデコーダにおけるイレース動作時の入力波形および出力波形を示す図である。
【図１２】  図３とは異なるロウデコーダのブロック図である。
【図１３】  図１２における制御電圧回路０の回路図である。
【図１４】  図１２における高電圧回路０の回路図である。
【図１５】  図１２における低電圧回路０の回路図である。
【図１６】  図１２に示すロウデコーダにおけるプログラム動作時の入力波形および出力波形を示す図である。
【図１７】  図１２に示すロウデコーダにおけるリード動作時の入力波形および出力波形を示す図である。
【図１８】  図１２に示すロウデコーダにおけるイレース動作時の入力波形および出力波形を示す図である。
【図１９】  ＡＣＴ型フラッシュメモリにおけるメモリセルの断面を示す模式図である。
【図２０】  従来のイレース方法による非選択ブロックに対する累積印加時間と閾値電圧との関係を示す図である。
【図２１】  ＡＣＴ型フラッシュメモリ素子の断面を示す模式図である。
【符号の説明】
１１,２１…ロウデコーダ、
１２,２２…ドライバ部、             １３,２３…制御電圧回路部、
１４…選択電圧回路部、              １５…非選択電圧回路部、
１６,２６…プレデコーダ部、         １７,２７…ブロックデコーダ部、
２４…高電圧回路部、                ２５…低電圧回路部、
ＷＬ…ワード線、                    ＢＬ…メインビット線、
ＳＢＬ…サブビット線、              ＳＧ…ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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