(57)【特許請求の範囲】
【請求項１】
バースト状の変調信号の振幅を調整して出力する振幅調整部と、ＣＰＵにより該振幅を調整するための値を設定する第１のレジスタと、該振幅調整部から出力する信号を高周波信号に重畳して送信する送信部と、該ＣＰＵにより該送信部から送信する信号の電力値を設定する第２のレジスタと、該第２のレジスタに設定した電力値を該バースト状の変調信号の所定のタイミングで保持して出力するラッチ手段とを有し、該ラッチ手段の出力で与えられる電力値で該送信部から信号を送信する送信機において、
該第１のレジスタに設定した値を該バースト状の変調信号の所定のタイミングで保持して出力する記憶手段を設け、
該記憶手段の出力により該振幅調整部で該バースト状の変調信号の振幅を調整することを特徴とする送信機における送信電力制御と変調信号の振幅調整制御の連動回路。
【請求項２】
前記ＣＰＵから第１及び第２のレジスタへの設定を、該バースト状の変調信号の所定のタイミングの前の所定時間内に行なうことを特徴とする請求項１に記載の送信機における送信電力制御と変調信号の振幅調整制御の連動回路。
【請求項３】
前記請求項１に記載の第１及び第２のレジスタに設定した値に変更があった場合に、該変更があったことを検出して検出信号を出力する検出手段と、
前記バースト状の変調信号の所定のタイミングで該検出信号を保持して制御信号を出力する制御信号発生手段とを設け、
該制御信号により、前記第１及び第２のレジスタに設定した値を、それぞれ前記記憶手段及びラッチ手段に保持して出力することを特徴とする請求項１に記載の送信機における送信電力制御と変調信号の振幅調整制御の連動回路。
【請求項４】
前記請求項１に記載の第１及び第２のレジスタへの設定が終了したことを示す信号を出力する設定終了レジスタと、
該設定終了レジスタから出力する信号を入力し前記バースト状の変調信号の所定のタイミングで出力するゲート手段とを設け、
該ゲート手段の出力により、前記第１及び第２のレジスタに設定した値を、それぞれ前記記憶手段及びラッチ手段に保持して出力することを特徴とする請求項１に記載の送信機における送信電力制御と変調信号の振幅調整制御の連動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、送信機、特にＰＤＣ（Personal Digital Cellular 、個人用ディジタル携帯電話）方式の携帯電話の変調部に使用されるものである。
【０００２】
携帯電話（以下、移動局と称する場合もある）は、電波を用いてその先に一般公衆網が接続されている基地局と通信を行うことにより、End to End間（端末間）での音声による通話やインターネット、E-ｍａｉｌ（パソコン通信サービスの一種）といったデータ通信等の通信サービスを提供するものである。
【０００３】
そして、移動局では、通信を維持するため、又は、非通信時における移動局の位置登録や追跡のために、送信する電波の強さ（以下、送信電力と称する）を、基地局からの指示にしたがい、移動局が内蔵する制御ソフトウェアにより数ｄＢステップ、数段階の切り替えを行っている。（ＰＤＣ方式の場合、４ｄＢステップで４〜７段階の送信電力制御を行っている。）これは周波数有効利用技術の一つである。
【０００４】
即ち、基地局との距離（正確には距離に反比例する受信電波の強さ）に応じて、通信を維持するための必要最小限の送信電力で通信を行うことにより、不要な電波の送出を最小限にするものである。不要な電波を出さないようにすることにより、不要な干渉を発生させず、結果として周波数利用効率を向上させようとするものである。
【０００５】
携帯電話と基地局間で送受される電波は、800 ＭＨｚ帯や1.5 ＧＨｚ帯の高周波を搬送波として、それに数十ｋＨｚの変調信号（ＰＤＣ方式の場合、42ｋＨｚ）を重畳している。変調信号はある一定の振幅で搬送波に重畳されるが、ＰＤＣ方式の場合、基準位相を信号フォーマットの先頭ビットから２ビットごとに４分のπずらした直交位相変調（π／４シフトＱＰＳＫ方式）を採用している。
【０００６】
より具体的に述べると、信号フォーマットの先頭ビットから２ビット毎に前半の１ビットをＩｃｈに後半の１ビットをＱｃｈに割り振るようにして、42ｋｂｐｓの変調信号を21ｋＨｚでＩｃｈとＱｃｈに分離して、Ｉｃｈ及びＱｃｈの変調信号とする。これらのＩｃｈ及びＱｃｈの変調信号は、ＩｃｈとＱｃｈそれぞれ独立に振幅調整を行えるような構成となっている。
【０００７】
【従来の技術】
図15は従来例の携帯電話の送信系回路ブロック図である。以下に従来の携帯電話の送信系（変調部を含む）の動作について説明する。
【０００８】
送信信号にはマイクから入力される音声信号や通信を維持するための制御信号があるが、そのうち音声信号は図15の音声系回路１に入力され、アナログ／ディジタル変換された後、ＤＳＰ（ディジタル・シグナル・プロセッサ）部２で圧縮符号化等の演算処理が行なわれ、ＴＤＭＡ（時分割多重アクセス）部３でＴＤＭＡフォーマットに編集される。制御信号はＣＰＵ５、ＴＤＭＡ部３で同様にＴＤＭＡフォーマットに編集される。
【０００９】
ＴＤＭＡフォーマットにまとめられた信号は、変調信号生成部４で信号フォーマットの先頭ビットから１ビットごとにＩｃｈとＱｃｈの信号に分離され、それぞれディジタル／アナログ変換された後、電子ボリューム（ＥＶ）８、及び９で振幅調整される。これらの変調信号は直交変調器10に入力され、シンセサイザ17からの高周波（搬送波）に重畳され、ＰＡ（パワーアンプ）11で増幅された後、アンテナ12より空中へ送出される。
【００１０】
なお、シンセサイザ17で生成される搬送波の周波数は、ＣＨ（チャネル）設定レジスタ16で設定されるチャネル設定信号20により決まるものである。また、アンテナ12から送出する送信信号19のｏｎ／ｏｆｆ（出力／非出力）の制御は、後述するＴＤＭＡ部３から出力する制御信号（送信バースト）21により行われる。
【００１１】
ここで、送信バーストについて説明する。図12は一例のＴＤＭＡフレームフォーマットを示す図である。図12において、（イ）は基地局から移動局へ送信される信号（下り方向の信号）のＴＤＭＡフレームフォーマットを示し、３つのチャネルに対応するタイムスロット（ＳＴ＃0 〜ＳＴ＃２）の信号がこの順に繰り返し送信されることを示している。
【００１２】
（ロ）〜（ニ）は、それぞれチャネル＃０〜＃２を使用する移動局から基地局へ送信する信号のタイムスロットを示す。また、（ホ）は、＃１を使用している移動局のフレームフォーマットを示し、Ｔは送信の、Ｒは受信の、Ｉはアイドル信号（無信号）の期間を示す。
【００１３】
また、図13は一例の移動局の送信信号のタイミングを示す図である。図13において、（イ）は＃1 を使用している移動局のフレームフォーマットを示し、（ロ）は＃１のバースト状の送信信号のタイミングを示している。
【００１４】
前述したＴＤＭＡ部３から出力される送信ｏｎ／ｏｆｆのための制御信号は、図12及び図13で説明したようにＴＤＭＡフォーマットの送信スロット（Ｔ）の時のみｏｎとなり、受信スロット（Ｒ）及びアイドルスロット（Ｉ）の時はｏｆｆとなっている。そのため、送信はＴＤＭＡフォーマットの１フレームフォーマットのうち１／３の期間のみであり、バースト状の信号となる。このため、ＴＤＭＡ部３から出力する制御信号21を送信バーストと称する。
【００１５】
また、送信電力の制御については、図15のＣＰＵ５により送信電力制御レジスタ15に設定した値（送信電力制御信号）22を送信バースト21の立ち上がりエッジ（送信ｏｆｆから送信ｏｎに切り替わるタイミング）でラッチし（23）、ＰＡ11に与える（同図の24) 。送信電力制御信号22及びラッチされた送信電力制御信号24は、送信電力制御のステップ数に応じたビット数を有する（制御ステップ数が４なら２ビット、ステップ数が８なら３ビットのように）。
【００１６】
通常、変調部におけるＩｃｈとＱｃｈの振幅調整には、前述したように電子ボリューム等の素子が使用される。電子ボリューム（ＥＶ）は例えば図14に示す構成のものであり、ＣＰＵ５の制御ソフトウェアよりＩｃｈ振幅レジスタ13、及びＱｃｈ振幅レジスタ14を介して、図14に示すデコーダ29で解読してトランジスタ等によるスイッチ30を切り替えることにより、抵抗値をディジタル的に変える。
【００１７】
これにより、図15のＩｃｈ用及びＱｃｈ用の電子ボリューム（ＥＶ）８、及び９に値を設定することにより、それぞれの振幅を独立に任意に設定することが可能である。
【００１８】
また、これらの電子ボリュームは集積化が可能で、デジタル／アナログ混在ＬＳＩ化も容易である。即ち、変調部（復調部、ＣＰＵ周辺のロジック回路、音声系の回路等（復調部は図示していない））も合わせて、ワンチップ化が可能である。従来、これらの振幅調整用の電子ボリュームの設定値は携帯電話への電源投入時にレジスタの初期設定で設定され、以後、設定値の変更は行われていなかった。
【００１９】
【発明が解決しようとする課題】
従来は、送信電力の変更制御を例えば４ｄＢステップの切り替えにより行なう場合、特に送信電力の低い場合には、ＰＡ（パワーアンプ）の調整だけでは実現が困難であった。このため、送信電力の制御に対応して変調信号の振幅調整制御を行なうことが考えられるが、送信電力制御信号22の更新のたびに、それに連動して、電子ボリューム８、及び９の設定値の変更を行おうとするときは、電子ボリューム８、及び９への値の設定タイミングに注意する必要がある。
【００２０】
即ち、アンテナ12から送信される送信信号19は、送信バースト21でｏｎ／ｏｆｆ制御されるが、そのタイミングはＴＤＭＡフォーマットの送信スロットタイミングに従ったものである。（受信信号からＴＤＭＡタイミングを確立して、送信スロットタイミングを決める。）バースト状の送信信号を送信中に変調信号の振幅調整（電子ボリューム８、及び９の設定値の変更）を行うのは、そのバースト状の送信信号の送信中に送信電力が急激に変化することになるので、通信を維持する上で好ましくない。
【００２１】
送信電力制御は、送信バーストの立ち上がり（送信ｏｆｆから送信ｏｎへの切替タイミング）でラッチすることにより、バースト状の送信信号の送信中に送信電力が切り替わることを防いでいる。送信電力は装置運用中にダイナミックに変更されるため、送信電力制御信号22の送信バースト21によるラッチは従来から行われているが、変調信号の振幅調整は前述したように初期設定時に設定するだけで、ダイナミックに変更することはなかった。このため、送信電力の制御に対応した変調信号の振幅調整制御ができないという問題があった。
【００２２】
本発明は上述したような技術的課題を解決するためになされたもので、バースト状の送信信号の送信中に変調信号の振幅が変化するのを防止するとともに、送信電力の制御に対応した変調信号の振幅調整制御を可能にする、送信機における送信電力制御と変調信号の振幅調整制御の連動回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記問題点は、図１に示す送信機の構成によって解決される。
（請求項１）  バースト状の変調信号の振幅を調整して出力する振幅調整部と、ＣＰＵにより該振幅を調整するための値を設定する第１のレジスタと、該振幅調整部から出力する信号を高周波信号に重畳して送信する送信部と、該ＣＰＵにより該送信部から送信する信号の電力値を設定する第２のレジスタと、
該第２のレジスタに設定した電力値を該バースト状の変調信号の所定のタイミングで保持して出力するラッチ手段とを有し、該ラッチ手段の出力で与えられる電力値で該送信部から信号を送信する送信機において、
該第１のレジスタに設定した値を該バースト状の変調信号の所定のタイミングで保持して出力する記憶手段を設け、該記憶手段の出力により該振幅調整部で該バースト状の変調信号の振幅を調整するように構成する。
【００２４】
この結果、振幅調整部での調整値の設定は、第１のレジスタから直接与えるのではなく、新規に設けた記憶手段の出力により与えるようにする。この記憶手段はバースト状の変調信号の所定のタイミング（パルスの立ち上がり）で出力するので、送信部から信号を送出する直前に振幅調整が行なわれ、バースト状の信号の送信中に変調信号の振幅が変化するのを防止することができる。
【００２５】
（請求項２）  前記請求項１に記載のＣＰＵから第１及び第２のレジスタへの設定を、該バースト状の変調信号の所定のタイミングの前の所定時間内に行なうように構成する。
【００２６】
この結果、ＣＰＵから第１及び第２のレジスタへの設定をバースト状の変調信号の所定のタイミング（立ち上がり）の前の所定時間内に行なうことにより、バースト状の変調信号の立ち上がりのタイミングで変調信号の振幅調整のための値と送信信号の電力値を、それぞれ記憶手段及びラッチ手段に同時に保持して出力することができるため、バースト状の変調信号の立ち上がりのタイミングを跨いで記憶手段、ラッチ手段に保持し出力することを回避することができる。
【００２７】
（請求項３）  前記請求項１に記載の第１及び第２のレジスタに設定した値に変更があった場合に、該変更があったことを検出して検出信号を出力する検出手段と、前記バースト状の変調信号の所定のタイミングで該検出信号を保持して制御信号を出力する制御信号発生手段とを設け、該制御信号により、前記第１及び第２のレジスタに設定した値を、それぞれ前記記憶手段及びラッチ手段に保持して出力するように構成する。
【００２８】
この結果、第１及び第２のレジスタの双方に設定値の変更があった場合にこれを検出するようにしたので、請求項２でＣＰＵのソフトウェアで時間的制約を設けたのと同様の効果をハードウェアにより得ることができ、ＣＰＵのソフトウェア上の時間的制約が不要になる。
【００２９】
（請求項４）  前記請求項１に記載の第１及び第２のレジスタへの設定が終了したことを示す信号を出力する設定終了レジスタと、該設定終了レジスタから出力する信号を入力し前記バースト状の変調信号の所定のタイミングで出力するゲート手段とを設け、該ゲート手段の出力により、前記第１及び第２のレジスタに設定した値を、それぞれ前記記憶手段及びラッチ手段に保持して出力するように構成する。この結果、ＣＰＵのソフトウェアに時間的制約を設けずに、所望の機能を実現することができる。
【００３０】
【発明の実施の形態】
図２は本発明の第１の実施例の携帯電話の送信系回路ブロック図である。以下に本発明の実施例について説明する。送信信号にはマイクから入力される音声信号や通信を維持するための制御信号があるが、そのうち音声信号は図２の音声系回路１に入力され、アナログ／ディジタル変換された後、ＤＳＰ部２で圧縮符号化等の演算処理が行なわれ、ＴＤＭＡ（時分割多重アクセス）部３でＴＤＭＡフォーマットに編集される。
【００３１】
制御信号はＣＰＵ５、ＴＤＭＡ部３で同様にＴＤＭＡフォーマットに編集される。ＴＤＭＡフォーマットにまとめられた信号は、変調信号生成部４で信号フォーマットの先頭ビットから２ビット毎に前半の１ビットをＩｃｈに、後半の１ビットをＱｃｈに割り振るようにしてＩｃｈとＱｃｈに分離してＩｃｈとＱｃｈの変調信号が生成され、それぞれディジタル／アナログ変換した後出力される。
【００３２】
これら変調信号はそれぞれ電子ボリューム（ＥＶ）８、及び９で振幅調整された後直交変調器10に入力され、シンセサイザ17からの高周波信号（搬送波）に重畳され、ＰＡ（パワーアンプ）11で増幅された後、アンテナ12より空中へ送出される。
【００３３】
このＩｃｈ、及びＱｃｈの変調信号の振幅調整を電子ボリューム（ＥＶ）８、及び９で行っている場合、ＣＰＵ５によりＩｃｈ及びＱｃｈの振幅調整レジスタ13、及び14に設定される値を電子ボリューム８、及び９へ与えるが、ＣＰＵ５からのレジスタ13、14への設定は、ＴＤＭＡ部３からＰＡ11に加えられる送信バースト（制御信号）21とは非同期であるため、バースト状の送信信号の送信中にレジスタ設定が行われる場合がある。
【００３４】
このため、「デジタル方式自動車電話システム」標準規格（ＲＣＲ  ＳＴＤ−２７Ｄ）に規定する「送信バースト内平均電力規格〕に違反する可能性がある。あるいは、規格割れには至らないが、バースト状の送信信号の送信中に変調信号27、28の急激な変化が発生する可能性がある。
【００３５】
これを回避するために、本実施例では、Ｉｃｈ及びＱｃｈのレジスタ13及び14の設定信号を送信バースト21でリタイミングするためのラッチ32、33を設け、電子ボリューム８、９の設定は、レジスタ13、14から直接与えるのではなく、ラッチ32、33から与えるようにする。ラッチ32、33は送信バースト21でリタイミングされているので、送信直前に振幅調整が行われ、バースト状の送信信号を送信中に変調信号27、28の振幅が変化するのを防止することができる。
【００３６】
次に、本発明の第２の実施例について説明する。上述した第１の実施例においては、Ｉｃｈ及びＱｃｈの変調信号25、26の振幅調整値を送信バースト信号21でリタイミングしただけなので、同じく送信バースト信号21でリタイミングされた送信電力制御信号24と連動しない可能性がある。
【００３７】
即ち、ＣＰＵ５からのＩｃｈ及びＱｃｈの振幅調整レジスタ13、14への設定タイミングと、送信電力制御レジスタ15への設定タイミングの間に、送信バースト信号21の立ち上がりがあった場合、本来、対で設定される送信電力制御23と変調信号振幅調整32、33のラッチタイミングが１バーストずれる現象が起こる。図３にこの現象を説明するためのタイムチャートを示す。
【００３８】
図３において（ロ）は、送信電力制御レジスタ15に送信電力値の設定（Ａ→Ｂ）があった場合に、送信バースト（イ）のパルス（ａ）の立ち上がりによりラッチが行なわれることを示している（同図の（ロ）のラッチ(23)の×印）。
【００３９】
一方、同図の（ハ）及び（ニ）は、Ｉｃｈ及びＱｃｈの振幅の設定（Ａ’→Ｂ' 、及びＡ”→Ｂ")が送信バースト（イ）のパルス（ａ）の立ち上がりより後にあった場合、そのラッチは次の送信バースト（イ）のパルス（ｂ）の立ち上がりで行なわれることを示している（同図の（ハ）及び（ニ）のラッチ(32)、ラッチ(33)の×印）。即ち、送信電力と変調信号振幅の組み合わせが正しくない状態が１バーストの間継続するので、送信バースト内平均電力規格違反の可能性がある。
【００４０】
これを回避するために、本第２の実施例では、第１の実施例を示す図２において、ＣＰＵ５からレジスタ13、14、15へ設定するのに時間的制約を設けるようにする。レジスタ設定に時間的制約を設けるというのは、ＣＰＵ５でＴＤＭＡスロットタイミングを把握した上で、ある一定時間内にレジスタ13、14、15の設定を行うものである。
【００４１】
ＴＤＭＡスロットタイミングの確立は、受信信号からフレーム同期用の特定のパターン（同期ワード）を見つけ、それを基準とするものである。フレーム同期が確立できれば、タイマ等で時間管理が可能であり、送信バースト21の立ち上がりの充分前にレジスタ13、14、15の設定が可能である。
【００４２】
図４はこれを説明するための動作タイムチャートであり、送信バースト21（図４の（ロ）のパルス（ｃ))の立ち上がりの12ミリ秒（ｍｓ）前にレジスタ13、14、15の設定（同図の（ニ）のＡ→Ｂへの設定）を行なう場合を示している。これにより、送信バースト21のパルス（ｃ）の立ち上がりにより、ＩｃｈとＱｃｈの振幅(13)、(14)及び送信電力制御(15)のラッチが同時に行なわれる（同図の（ホ))。
【００４３】
図５は上記動作を説明するためのフローチャートであり、送信電力の制御を４ｄＢステップで４段階の切り替えにより行なう場合を示している。
図５において、送信電力制御レジスタのデータに設定変更がある場合（同図（イ))、設定変更値が例えば２Ｗ−０ｄＢ（２Watt−０ｄＢ）のとき（同図（ロ))、Ｉｃｈ及びＱｃｈの振幅設定値も２Ｗ−０ｄＢ時の値（例えば、2.0 Ｖ）として（同図（ハ))、ＴＤＭＡタイミングが発生したときにＣＰＵ５のソフトウェアによる割り込みを行なって（同図（ニ))、12ｍｓ以内にレジスタ13、14、15に設定する（同図（ホ))。
【００４４】
これにより、送信バースト21（図４のパルス（ｃ))の立ち上がりでＩｃｈとＱｃｈの振幅(13)、(14)、及び送信電力制御(15)を同時にラッチすることができ、送信バーストの立ち上がりを跨いだレジスタ13、14、15の設定（図３）を回避することができる。
【００４５】
次に本発明の第３の実施例について説明する。図６は本発明の第３の実施例のブロック図、図７はその動作タイムチャートである。図６において、34、35、及び36はそれぞれ、Ｉｃｈ振幅調整レジスタ13、Ｑｃｈ振幅調整レジスタ14、及び送信電力制御レジスタ15に設定された値が変更された場合に、変更があったことを検出する設定変更検出回路である。これら回路34〜36の構成を図８に、又、その動作タイムチャートを図９に示す。
【００４６】
まず、図８に示す設定変更検出回路について説明する。図８は、図６に示すレジスタ13、14、及び15のビット数が３の場合の回路を示しており、ビット１〜ビット３変更検出回路41-1〜41-3は全く同じ構成である。これらビット１〜ビット３変更検出回路41-1〜41-3とＯＲゲート49より構成される設定変更検出回路34、35、及び36がそれぞれ、図６のＩｃｈ振幅調整レジスタ13、Ｑｃｈ振幅調整レジスタ14、及び送信電力制御レジスタ15の出力に接続される。
【００４７】
例えば、図８に示す設定変更検出回路がＩｃｈ振幅調整レジスタ13の出力に接続されたものであるとすると、図８のビット１変更検出回路41-1において、Ｉch振幅調整レジスタ13のビット１への設定値に変更があった場合に、これを示す“Ｈ”レベルの出力データ（図９の（ロ))がＦＦ（フリップフロップ）42のＤ端子に入力され、クロック（図９の（ハ))によりこのデータが取り込まれてＱ端子から出力され（図９の（ニ))、次のクロックで次段のＦＦ43に取り込まれＦＦ43のＱ端子から出力する（図９の（ホ))。（なお、リセット状態での出力は“Ｌ”である。）
これらＦＦ42、43のＱ出力は、排他的論理和ゲート（EX-OR ゲート）44に入力され、両者の排他的論理和が求められる（図９の（ヘ))。EX-OR ゲート44の出力がインバータ45で反転されてＡＮＤゲート46に入力されると共にＯＲゲート47に入力され、ＯＲゲート47の出力（図９の（チ))がＦＦ48に入力される。次のクロックによりこのＯＲゲート47の出力がＦＦ48に取り込まれ、Ｑ端子から出力して（図９の（リ))ＡＮＤゲート46にフィードバックして入力されると共に（図９の（ト))、ＯＲゲート49に入力される。
【００４８】
ビット２及びビット３の変更検出回路41-2及び41-3でも、それぞれＩｃｈ振幅調整レジスタ13のビット２、及びビット３の出力データについて同様の動作を行なう。これらビット１〜ビット３の変更検出回路41-1〜41-3の出力の論理和をＯＲゲート49で求め、その出力を図６に示すＡＮＤゲート37に入力する。したがって、Ｉｃｈ振幅調整レジスタ13のビット１〜ビット３のいずれかの設定値に変更があったときには、ＯＲゲート49は“Ｈ”信号を出力する。
【００４９】
Ｑｃｈ振幅調整レジスタ14、送信電力制御レジスタ15の出力についても、図８に示す回路と同様の設定変更検出回路35、36により求め、その出力を図６のＡＮＤゲート37に入力する。このようにして、レジスタ13〜15への設定値に変更があった場合に、設定変更検出回路34〜36でこれを検出し、“Ｈ”信号を出力する。
【００５０】
図６において、レジスタ13〜15への設定値に変更があると（図７のタイムチャートの（イ）〜（ハ）のＸ印）、上述したように、設定変更検出回路34〜36から“Ｈ”信号が出力され（図７の（ニ）〜（ヘ））、これら３つのレジスタのすべてに設定値の変更があったとき、ＡＮＤゲート37が“Ｈ”を出力する（図７の（ト))。
【００５１】
その信号をＦＦ38のＤ端子に入力し、クロック（ＣＫ）端子に送信バースト21を入力することで、ＡＮＤゲート37から“Ｈ”を出力している状態で送信バースト21の立ち上がりがあると（図７の（チ）の↑印）、ＦＦ38がセットされ、Ｑ端子から“Ｈ”信号を出力する（図７の（リ))。
【００５２】
図６において、ＦＦ38のＱ出力はラッチ23、32、33のクロック端子（ＣＫ）に接続されており、ＦＦ38のＱ端子の“Ｈ”出力のタイミングでレジスタ13、14、15の出力をラッチする（図７の（ル）〜（ワ）のＸ印）。これにより、実施例２でＣＰＵ5 のソフトウェアにより時間的制約を設けたのと同様の効果をハードウェアにより得ることができ、ソフトウェア上の時間的制約が不要になる。
【００５３】
なお、図６において、39は、ＦＦ38のＱ出力を微分し符号を反転した信号（図７の（ヌ))をリセット信号(40)として出力する微分回路であり、該リセット信号を設定変更検出回路34〜36のＣＬ端子に入力することによりリセットを行なう。
【００５４】
次に本発明の第４の実施例について説明する。図10は本発明の第４の実施例のブロック図、図11はその動作タイムチャートである。
本実施例では、上記第３の実施例と同様に、ソフトウェア上の時間的制約を設けないで所望の機能を実現するために、図10に示すように、１ビットの設定終了レジスタ50を設ける。本レジスタ50への設定は、Ｉｃｈ振幅調整レジスタ13、Ｑｃｈ振幅調整レジスタ14、送信電力制御レジスタ15の３つのレジスタへの設定が完了した後、ＣＰＵ５により“Ｈ”設定を行う（図11の（ロ))。
【００５５】
ＡＮＤゲート51でこの信号と送信バースト21（図11の（イ))の論理積がとられ（図11の（ハ))、微分回路52でＡＮＤゲート51の出力の立ち上がりエッジを検出し、立ち上がりエッジ発生時は、正パルスを出力する（図11の（ホ))。この正パルスは３つのラッチ（図10ではＦＦ23' 、32' 、33')のラッチクロックとなって、ＦＦ23' 、32' 、33' をラッチする（図11の（ト）〜（リ）の×印）とともに、遅延回路54（図11の（ヘ))、ＡＮＤゲート55を介して設定終了レジスタ50のリセット信号にもなっている。
【００５６】
以上により、ソフトウェア上で時間的制約を設けずに、所望の機能を実現することができる。更に、同様の機能を実現している実施例３の回路より、回路規模を小さくすることができる利点もある。
【００５７】
【発明の効果】
以上説明したように本発明によれば、バースト状の送信信号の送信中に変調信号の振幅が変化するのを防止するとともに、送信電力の制御に対応した変調信号の振幅調整制御が可能となる。また、ソフトウェア上で時間的制約を回避することもできる。
【図面の簡単な説明】
【図１】は本発明の原理図、
【図２】は本発明の第１の実施例の携帯電話の送信系回路ブロック図、
【図３】は送信電力制御レジスタの設定とＩｃｈ／Ｑｃｈ振幅調整レジスタの設定が、送信バーストの立ち上がりを跨いでしまった例を示す図、
【図４】は本発明の第２の実施例の動作タイムチャート、
【図５】は本発明の第２の実施例の動作フローチャート、
【図６】は本発明の第３の実施例のブロック図、
【図７】は本発明の第３の実施例の動作タイムチャート、
【図８】は第３の実施例における設定変更検出回路の構成図、
【図９】は設定変更検出回路の動作タイムチャート、
【図１０】は本発明の第４の実施例のブロック図、
【図１１】は本発明の第４の実施例の動作タイムチャート、
【図１２】は一例のＴＤＭＡフレームフォーマットを示す図、
【図１３】は一例の移動局の送信信号のタイミングを示す図、
【図１４】は一例の電子ボリュームの構成図、
【図１５】は従来例の携帯電話の送信系回路ブロック図である。
【符号の説明】
１は音声系回路、  ２はＤＳＰ部、  ３はＴＤＭＡ部、  ４は変調信号生成部、  ５はＣＰＵ、  ６はＲＯＭ、  ７はＲＡＭ、  ８、９はＥＶ（電子ボリューム）、  10は直交変調器、  11はＰＡ（パワーアンプ）、  12はアンテナ、  13はＩｃｈ振幅調整レジスタ、  14はＱｃｈ振幅調整レジスタ、  15は送信電力制御レジスタ、  16はＣＨ設定レジスタ、  17はシンセサイザ、  18は発振器、  19は送信信号、  20はＣＨ設定信号、  21は送信バースト、  22は送信電力制御信号、  23はラッチ、  24はラッチされた送信電力制御信号、  25はＩｃｈ変調信号、  26はＱｃｈ変調信号、  27は振幅調整後のＩｃｈ変調信号、  28は振幅調整後のＱｃｈ変調信号、  29はデコーダ、  30はスイッチ、  31は反転増幅器、  32、33はラッチ、  34〜36は設定変更検出回路、  37はＡＮＤゲート、  38はＦＦ、  39は微分回路、  40はリセット信号、  41-1はビット１変更検出回路、  41-2はビット２変更検出回路、  41-3はビット３変更検出回路、  42、43はＦＦ、  44はEX-OR ゲート、  45はインバータ、  46はＡＮＤゲート、  47はＯＲゲート、  48はＦＦ、  49はＯＲゲート、  50は設定終了レジスタ、  51はＡＮＤゲート、  52は微分回路、  53はクロック、  54は遅延回路、  55はＡＮＤゲートを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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