(57)【特許請求の範囲】
【請求項１】
ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第２導電型の第２ＭＯＳトランジスタと、
ゲートに前記セレクト信号が入力され、ソースおよびドレインの一方に前記第１および第２のＭＯＳトランジスタのソースまたはドレインが接続される第２導電型の第３ＭＯＳトランジスタとを備え、
かつ、前記第１及び第２ＭＯＳトランジスタのゲート幅をＷ１及びＷ２とすると、不等式Ｗ１＞Ｗ２の関係を満たすように構成されていることを特徴とする半導体集積回路。
【請求項２】
前記第３ＭＯＳトランジスタに並列接続され、ゲートに前記反転信号が入力される第１導電型の第４ＭＯＳトランジスタをさらに備え、
かつ、前記第３及び第４ＭＯＳトランジスタのゲート幅をＷ３及びＷ４とすると、不等式Ｗ３＞Ｗ４の関係を満たすように構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記反転信号を生成するインバータを備えたことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記インバータは、電源電位ノードと接地電位ノードとの間に直列接続された第１導電型の第５ＭＯＳトランジスタ及び第２導電型の第６ＭＯＳトランジスタからなり、それぞれのゲートに前記セレクト信号が入力され、
かつ、前記第５及び第６のＭＯＳトランジスタのゲート幅をＷ５及びＷ６、ゲート長をＬ５及びＬ６とすると、不等式（Ｗ６／Ｌ６）＞２×（Ｗ５／Ｌ５）の関係を満たすように構成されていることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
電源電位ノードと接地電位ノードとの間に直列接続された第１導電型の第２ＭＯＳトランジスタ及び第２導電型の第３ＭＯＳトランジスタからなり、それぞれのゲートに前記セレクト信号が入力され、前記セレクト信号の反転信号を生成するインバータと、
ゲートに前記反転信号が入力され、ソースおよびドレインの一方に前記第１ＭＯＳトランジスタのソースまたはドレインが接続される第１導電型の第４ＭＯＳトランジスタとを備え、
かつ、前記第２及び第３ＭＯＳトランジスタのゲート幅をＷ２及びＷ３、ゲート長をＬ２及びＬ３とすると、不等式（Ｗ３／Ｌ３）＞２×（Ｗ２／Ｌ２）の関係を満たすように構成されていることを特徴とする半導体集積回路。
【請求項６】
前記第１ＭＯＳトランジスタに並列接続され、ゲートに前記反転信号が入力される第２導電型の第５ＭＯＳトランジスタと、
前記第４ＭＯＳトランジスタに並列接続され、ゲートに前記セレクト信号が入力される第２導電型の第６ＭＯＳトランジスタとを備え、
かつ、前記第１，第４，第５及び第６ＭＯＳトランジスタのゲート幅をＷ１，Ｗ４，Ｗ５及びＷ６とすると、不等式Ｗ１＞Ｗ５及び不等式Ｗ４＞Ｗ６の関係を満たすように構成されていることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
ソース及びドレインのうち一方が第１信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第２導電型の第２ＭＯＳトランジスタと、
ソース及びドレインのうち一方が第２信号入力ノードに接続され、他方が前記信号出力ノードに接続されて、ゲートに前記セレクト信号が入力される第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタに並列接続され、ゲートに前記反転信号が入力される第１導電型の第４ＭＯＳトランジスタとを備え、
かつ、前記第１及び第２ＭＯＳトランジスタのゲート幅をＷ１及びＷ２とすると、不等式Ｗ１＞Ｗ２の関係を満たし、前記第３及び第４ＭＯＳトランジスタのゲート幅をＷ３及びＷ４とすると、不等式Ｗ３＞Ｗ４の関係を満たすように構成されていることを特徴とする半導体集積回路。
【請求項８】
ソース及びドレインのうち一方が第１信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
電源電位ノードと接地電位ノードとの間に直列接続された第１導電型の第２ＭＯＳトランジスタ及び第２導電型の第３ＭＯＳトランジスタからなり、それぞれのゲートに前記セレクト信号が入力され、前記セレクト信号の反転信号を生成するインバータと、
ソース及びドレインのうち一方が第２信号入力ノードに接続され、他方が前記信号出力ノードに接続されて、ゲートに前記反転信号が入力される第１導電型の第４ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに並列接続され、ゲートに前記反転信号が入力される第２導電型の第５ＭＯＳトランジスタと、
前記第４ＭＯＳトランジスタに並列接続され、ゲートに前記セレクト信号が入力される第２導電型の第６ＭＯＳトランジスタとを備え、
かつ、前記第２及び第３ＭＯＳトランジスタのゲート幅をＷ２及びＷ３、ゲート長をＬ２及びＬ３とすると、不等式（Ｗ３／Ｌ３）＞２×（Ｗ２／Ｌ２）の関係を満たし、前記第１，第４，第５及び第６ＭＯＳトランジスタのゲート幅をＷ１，Ｗ４，Ｗ５及びＷ６とすると、不等式Ｗ１＞Ｗ５及び不等式Ｗ４＜Ｗ６の関係を満たすように構成されていることを特徴とする半導体集積回路。
【請求項９】
信号Ａ，Ｂを入力信号とし、信号Ｓ１をセレクト信号とし、信号Ｄを出力信号とする第１パストランジスタ論理回路と、
信号Ｃ，Ｄを入力信号とし、信号Ｓ２をセレクト信号とし、信号Ｅを出力信号とする第２パストランジスタ論理回路と、
信号Ｄ，Ｅを入力信号とし、信号Ｓ３をセレクト信号とし、信号Ｚを出力信号とする第３パストランジスタ論理回路とを備え、
前記第１，第２，第３パストランジスタ論理回路は、それぞれ、
ソース及びドレインのうち一方が第１信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第２導電型の第２ＭＯＳトランジスタと、
ソース及びドレインのうち一方が第２信号入力ノードに接続され、他方が前記信号出力ノードに接続されて、ゲートに前記セレクト信号が入力される第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタに並列接続され、ゲートに前記反転信号が入力される第１導電型の第４ＭＯＳトランジスタとを備え、
かつ、前記第１及び第２ＭＯＳトランジスタのゲート幅をＷ１及びＷ２とすると、不等式Ｗ１＞Ｗ２の関係を満たし、前記第３及び第４ＭＯＳトランジスタのゲート幅をＷ３及びＷ４とすると、不等式Ｗ３＞Ｗ４の関係を満たすように構成されていることを特徴とする半導体集積回路。
【請求項１０】
信号Ａ１，Ｂ１を入力信号とし、信号Ｓ１をセレクト信号とし、信号Ｃ１を出力信号とする第１パストランジスタ論理回路と、
信号Ａ２，Ｂ２を入力信号とし、信号Ｓ１をセレクト信号とし、信号Ｃ２を出力信号とする第２パストランジスタ論理回路と、
信号Ｃ１，Ｃ２を入力信号とし、信号Ｓ２をセレクト信号とし、信号Ｚを出力信号とする第３パストランジスタ論理回路とを備え、
前記第１，第２，第３パストランジスタ論理回路は、それぞれ、
ソース及びドレインのうち一方が第１信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第２導電型の第２ＭＯＳトランジスタと、
ソース及びドレインのうち一方が第２信号入力ノードに接続され、他方が前記信号出力ノードに接続されて、ゲートに前記セレクト信号が入力される第２導電型の第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタに並列接続され、ゲートに前記反転信号が入力される第１導電型の第４ＭＯＳトランジスタとを備え、
かつ、前記第１及び第２ＭＯＳトランジスタのゲート幅をＷ１及びＷ２とすると、不等式Ｗ１＞Ｗ２の関係を満たし、前記第３及び第４ＭＯＳトランジスタのゲート幅をＷ３及びＷ４とすると、不等式Ｗ３＞Ｗ４の関係を満たすように構成されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に、パストランジスタ論理回路に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）の消費電力を低減する手段の一つとしてパストランジスタ論理回路がある。神戸大学の李らは「ＮＭＯＳおよびＣＭＯＳ−ＴＧパストランジスタ論理による加算器の設計と比較評価」（ＤＡシンポジウム’９８）において、パストランジスタの論理部をＮチャネルＭＯＳトランジスタにより構成した場合とトランスミッションゲート（ＴＧ）により構成した場合との比較を行っている。彼らは、「５．おわりに」において、「ＮＭＯＳとＣＭＯＳ−ＴＧを比較した結果、パス入力ではＮＭＯＳがセレクト入力ではＣＭＯＳ−ＴＧが良好な遅延性能を示した」としている。つまり、パス入力となる信号の遅延が問題となるような箇所ではＮＭＯＳパストランジスタ論理を用い、セレクト入力となる信号の遅延が問題となる箇所ではＣＭＯＳ−ＴＧパストランジスタ論理を用いるのがよく、適材適所に使い分けることが良いとしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、２種類のセルを用いることは、設計すべきセルの数が増えるとともに、使い分けの条件判断という難しい問題があり、１種類のみのセルを用いることが望ましい。
【０００４】
本発明は上記問題点に鑑みてなされたもので、その目的は、パス入力信号が速く伝達するというＮＭＯＳパストランジスタ論理と、セレクト入力が速く伝達するというＣＭＯＳ−ＴＧパストランジスタ論理との両者の特徴を兼備したパストランジスタ論理回路を提供することである。
【０００５】
【課題を解決するための手段】
本発明の一態様によれば、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタに並列接続され、ゲートに前記セレクト信号の反転信号が入力される第２導電型の第２ＭＯＳトランジスタと、ゲートに前記セレクト信号が入力され、ソースおよびドレインの一方に前記第１および第２のＭＯＳトランジスタのソースまたはドレインが接続される第２導電型の第３ＭＯＳトランジスタとを備え、かつ、前記第１及び第２ＭＯＳトランジスタのゲート幅をＷ１及びＷ２とすると、不等式Ｗ１＞Ｗ２の関係を満たすように構成されていることを特徴とする半導体集積回路が提供される。
【０００６】
上記構成において、上記第３ＭＯＳトランジスタに並列接続され、ゲートに上記反転信号が入力される第１導電型の第４ＭＯＳトランジスタをさらに備え、かつ、上記第３及び第４ＭＯＳトランジスタのゲート幅をＷ３及びＷ４とすると、不等式Ｗ３＞Ｗ４の関係を満たすように構成されているものとすると、パス入力信号の各経路において上記効果を得ることができる。
【０００７】
上記各構成において、上記反転信号を生成するインバータを備えたものとするとよい。
【０００８】
上記インバータは、電源電位ノードと接地電位ノードとの間に直列接続された第１導電型の第５ＭＯＳトランジスタ及び第２導電型の第６ＭＯＳトランジスタからなり、それぞれのゲートに上記セレクト信号が入力され、かつ、上記第５及び第６のＭＯＳトランジスタのゲート幅をＷ５及びＷ６、ゲート長をＬ５及びＬ６とすると、不等式（Ｗ６／Ｌ６）＞２×（Ｗ５／Ｌ５）の関係を満たすように構成されているものとすると、セレクト入力信号が変化したときの出力信号の変化がより速く、パス入力信号が変化したときの出力信号の変化が速く、従来のＣＭＯＳ−ＴＧパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【０００９】
上記インバータの構成は、ＮＭＯＳパストランジスタ論理回路や、２個のＮチャネルＭＯＳトランジスタを主たるパス入力信号伝達素子とするＣＭＯＳ−ＴＧパストランジスタ論理回路に適用した場合にも、同様の効果を得ることができる。
【００１０】
また、本発明の一態様によれば、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、電源電位ノードと接地電位ノードとの間に直列接続された第１導電型の第２ＭＯＳトランジスタ及び第２導電型の第３ＭＯＳトランジスタからなり、それぞれのゲートに前記セレクト信号が入力され、前記セレクト信号の反転信号を生成するインバータと、ゲートに前記反転信号が入力され、ソースおよびドレインの一方に前記第１ＭＯＳトランジスタのソースまたはドレインが接続される第１導電型の第４ＭＯＳトランジスタとを備え、かつ、前記第２及び第３ＭＯＳトランジスタのゲート幅をＷ２及びＷ３、ゲート長をＬ２及びＬ３とすると、不等式（Ｗ３／Ｌ３）＞２×（Ｗ２／Ｌ２）の関係を満たすように構成されていることを特徴とする半導体集積回路が提供される。
【００１１】
また、上記第１ＭＯＳトランジスタに並列接続され、ゲートに上記反転信号が入力される第２導電型の第５ＭＯＳトランジスタと、上記第４ＭＯＳトランジスタに並列接続され、ゲートに上記セレクト信号が入力される第２導電型の第６ＭＯＳトランジスタとを備え、かつ、上記第１，第４，第５及び第６ＭＯＳトランジスタのゲート幅をＷ１，Ｗ４，Ｗ５及びＷ６とすると、不等式Ｗ１＞Ｗ５及び不等式Ｗ４＞Ｗ６の関係を満たすように構成されているものとすると、上記同様の効果を得ることができる。
本発明に係る半導体集積回路の実施の一形態によれば、
ソース及びドレインのうち一方が第１信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
上記第１ＭＯＳトランジスタに並列接続され、ゲートに上記セレクト信号の反転信号が入力される第２導電型の第２ＭＯＳトランジスタと、
ソース及びドレインのうち一方が第２信号入力ノードに接続され、他方が上記信号出力ノードに接続されて、ゲートに上記セレクト信号が入力される第２導電型の第３ＭＯＳトランジスタと、
上記第３ＭＯＳトランジスタに並列接続され、ゲートに上記反転信号が入力される第１導電型の第４ＭＯＳトランジスタとを備え、
かつ、上記第１及び第２ＭＯＳトランジスタのゲート幅をＷ１及びＷ２とすると、不等式Ｗ１＞Ｗ２の関係を満たし、上記第３及び第４ＭＯＳトランジスタのゲート幅をＷ３及びＷ４とすると、不等式Ｗ３＞Ｗ４の関係を満たすように構成されていることを特徴とする。
本発明に係る半導体集積回路の他の実施の形態によれば、
ソース及びドレインのうち一方が第１信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
電源電位ノードと接地電位ノードとの間に直列接続された第１導電型の第２ＭＯＳトランジスタ及び第２導電型の第３ＭＯＳトランジスタからなり、それぞれのゲートに上記セレクト信号が入力され、上記セレクト信号の反転信号を生成するインバータと、
ソース及びドレインのうち一方が第２信号入力ノードに接続され、他方が上記信号出力ノードに接続されて、ゲートに上記反転信号が入力される第１導電型の第４ＭＯＳトランジスタと、
上記第１ＭＯＳトランジスタに並列接続され、ゲートに上記反転信号が入力される第２導電型の第５ＭＯＳトランジスタと、
上記第４ＭＯＳトランジスタに並列接続され、ゲートに上記セレクト信号が入力される第２導電型の第６ＭＯＳトランジスタとを備え、
かつ、上記第２及び第３ＭＯＳトランジスタのゲート幅をＷ２及びＷ３、ゲート長をＬ２及びＬ３とすると、不等式（Ｗ３／Ｌ３）＞２×（Ｗ２／Ｌ２）の関係を満たし、上記第１，第４，第５及び第６ＭＯＳトランジスタのゲート幅をＷ１，Ｗ４，Ｗ５及びＷ６とすると、不等式Ｗ１＞Ｗ５及び不等式Ｗ４＜Ｗ６の関係を満たすように構成されていることを特徴とする。
本発明に係る半導体集積回路のさらに他の実施の形態によれば、
信号Ａ，Ｂを入力信号とし、信号Ｓ１をセレクト信号とし、信号Ｄを出力信号とする第１パストランジスタ論理回路と、
信号Ｃ，Ｄを入力信号とし、信号Ｓ２をセレクト信号とし、信号Ｅを出力信号とする第２パストランジスタ論理回路と、
信号Ｄ，Ｅを入力信号とし、信号Ｓ３をセレクト信号とし、信号Ｚを出力信号とする第３パストランジスタ論理回路とを備え、
上記第１，第２，第３パストランジスタ論理回路は、それぞれ、
ソース及びドレインのうち一方が第１信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
上記第１ＭＯＳトランジスタに並列接続され、ゲートに上記セレクト信号の反転信号が入力される第２導電型の第２ＭＯＳトランジスタと、
ソース及びドレインのうち一方が第２信号入力ノードに接続され、他方が上記信号出力ノードに接続されて、ゲートに上記セレクト信号が入力される第２導電型の第３ＭＯＳトランジスタと、
上記第３ＭＯＳトランジスタに並列接続され、ゲートに上記反転信号が入力される第１導電型の第４ＭＯＳトランジスタとを備え、
かつ、上記第１及び第２ＭＯＳトランジスタのゲート幅をＷ１及びＷ２とすると、不等式Ｗ１＞Ｗ２の関係を満たし、上記第３及び第４ＭＯＳトランジスタのゲート幅をＷ３及びＷ４とすると、不等式Ｗ３＞Ｗ４の関係を満たすように構成されていることを特徴とする。
本発明に係る半導体集積回路のまたさらに他の実施の形態によれば、
信号Ａ１，Ｂ１を入力信号とし、信号Ｓ１をセレクト信号とし、信号Ｃ１を出力信号とする第１パストランジスタ論理回路と、
信号Ａ２，Ｂ２を入力信号とし、信号Ｓ１をセレクト信号とし、信号Ｃ２を出力信号とする第２パストランジスタ論理回路と、
信号Ｃ１，Ｃ２を入力信号とし、信号Ｓ２をセレクト信号とし、信号Ｚを出力信号とする第３パストランジスタ論理回路とを備え、
上記第１，第２，第３パストランジスタ論理回路は、それぞれ、
ソース及びドレインのうち一方が第１信号入力ノードに接続され、他方が信号出力ノードに接続されて、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、
上記第１ＭＯＳトランジスタに並列接続され、ゲートに上記セレクト信号の反転信号が入力される第２導電型の第２ＭＯＳトランジスタと、
ソース及びドレインのうち一方が第２信号入力ノードに接続され、他方が上記信号出力ノードに接続されて、ゲートに上記セレクト信号が入力される第２導電型の第３ＭＯＳトランジスタと、
上記第３ＭＯＳトランジスタに並列接続され、ゲートに上記反転信号が入力される第１導電型の第４ＭＯＳトランジスタとを備え、
かつ、上記第１及び第２ＭＯＳトランジスタのゲート幅をＷ１及びＷ２とすると、不等式Ｗ１＞Ｗ２の関係を満たし、上記第３及び第４ＭＯＳトランジスタのゲート幅をＷ３及びＷ４とすると、不等式Ｗ３＞Ｗ４の関係を満たすように構成されていることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明に係る半導体集積回路であるパストランジスタ論理回路の実施の形態について、図面を参照しながら説明する。
【００１３】
前述のように、ＬＳＩの省電力化技術の一つとして、パストランジスタ論理回路があり、なかでも単線論理のパストランジスタ論理回路は、きわめて少ない数のトランジスタによって論理回路を実現できる手段として注目されている。
【００１４】
本発明は、パストランジスタ論理回路に関する発明であって、（１）セレクト入力信号が変化したときの出力信号の変化が速いこと、（２）パス入力信号が変化したときの出力信号の変化が速いこと、（３）従来のＣＭＯＳ−ＴＧパストランジスタ論理回路よりも小さな面積で実装できること、を特徴としている。
【００１５】
図１は、本発明の第１の実施の形態に係るパストランジスタ論理回路の構成を示した回路図である。
【００１６】
図１に示した本発明の第１の実施の形態に係るパストランジスタ論理回路は、ドレインがパス信号入力ノードＡに接続され、ゲートがセレクト信号入力ノードＳに接続され、ソースが信号出力ノードＺに接続された第１のＮチャネルＭＯＳトランジスタＮＭ１と、ソースがパス信号入力ノードＢに接続され、ゲートがセレクト信号入力ノードＳに接続され、ドレインが信号出力ノードＺに接続された第１のＰチャネルＭＯＳトランジスタＰＭ１と、第１のＮチャネルＭＯＳトランジスタＮＭ１に並列接続され、ゲートがインバータＩＮＶ１を介してセレクト信号入力ノードＳに接続された第２のＰチャネルＭＯＳトランジスタＰＭ２と、第１のＰチャネルＭＯＳトランジスタＰＭ１に並列接続され、ゲートがインバータＩＮＶ１を介してセレクト信号入力ノードＳに接続された第２のＮチャネルＭＯＳトランジスタＮＭ２とを備え、かつ、第１，第２のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２のゲート幅をＷNM1，ＷNM2，第１，第２のＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２のゲート幅をＷPM1，ＷPM2とすると、不等式ＷNM1 ＞ＷPM2及び不等式ＷPM1＞ＷNM2の関係を満たすように構成されているものであ り、２入力１出力のマルチプレクサ回路である。
【００１７】
前述の李らの論文第６７頁にも記載されているように、従来のＣＭＯＳ−ＴＧパストランジスタ論理回路では、トランスミッションゲートを構成するＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとは同程度のサイズとすることが多い。あるいは、シリコン中のホールの移動度が電子の移動度の約半分であることから、ＰチャネルＭＯＳトランジスタのゲート幅をＮチャネルＭＯＳトランジスタのゲート幅の２倍程度とすることが多い。
【００１８】
本発明の第１の実施の形態に係るパストランジスタ論理回路においては、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタの両方を用いているが、セレクト入力信号Ｓがそのままゲートに入力される第１のＮチャネルＭＯＳトランジスタＮＭ１及び第１のＰチャネルＭＯＳトランジスタＰＭ１のゲート幅ＷNM1及びＷPM1を相対的に大きくし、セレクト入力信号Ｓの反転信号がゲートに入力される第２のＮチャネルＭＯＳトランジスタＮＭ２及び第２のＰチャネルＭＯＳトランジスタＰＭ２のゲート幅ＷNM2及びＷPM2を相対的に小さくしておく。即ち、不等式ＷNM1＞ＷPM2及び不等式ＷPM1＞ＷNM2の関係を満たすように、各ＭＯＳトランジスタを形成しておく。
【００１９】
パス入力信号Ａ，Ｂが変化した場合、第１のＮチャネルＭＯＳトランジスタＮＭ１及び第１のＰチャネルＭＯＳトランジスタＰＭ１が主として信号を伝達する。従来のＣＭＯＳ−ＴＧパストランジスタ論理回路においては、セレクト入力信号Ｓの反転信号がゲートに入力される第２のＮチャネルＭＯＳトランジスタＮＭ２及び第２のＰチャネルＭＯＳトランジスタＰＭ２のサイズが、セレクト入力信号Ｓがそのままゲートに入力される第１のＮチャネルＭＯＳトランジスタＮＭ１及び第１のＰチャネルＭＯＳトランジスタＰＭ１のサイズとほぼ同程度と相対的に大きいので、第２のＮチャネルＭＯＳトランジスタＮＭ２及び第２のＰチャネルＭＯＳトランジスタＰＭ２の拡散容量が大きく、パス入力信号Ａ，Ｂの変化に対して出力信号Ｚの変化が遅かった。
【００２０】
これに対し、本発明の第１の実施の形態に係るパストランジスタ論理回路においては、第２のＮチャネルＭＯＳトランジスタＮＭ２及び第２のＰチャネルＭＯＳトランジスタＰＭ２のゲート幅ＷNM2及びＷPM2を相対的に小さくしたので、拡散容量も小さくなり、拡散容量による信号伝達遅延も小さく抑制される。一方、ＮＭＯＳパストランジスタ論理回路のように、閾値降下による負荷回路のリーク電流発生という問題も生じない。結果として、従来のＮＭＯＳパストランジスタ論理回路の負荷回路に必要であったフィードバックＰチャネルＭＯＳトランジスタも不要となる（前述の李らの論文参照）。
【００２１】
ここで、セレクト入力信号Ｓが変化した場合について考察する。セレクト入力信号ＳがＬ（Low）レベルからＨ（High）レベルに変化した場合、信号の遅延を 決定するのは第１のＮチャネルＭＯＳトランジスタＮＭ１である。オフになっていた第１のＮチャネルＭＯＳトランジスタＮＭ１がオンになり、パス入力信号Ａを伝達する。また、セレクト入力信号ＳがＨレベルからＬレベルに変化した場合、信号の遅延を決定するのは第１のＰチャネルＭＯＳトランジスタＰＭ１である。オフになっていた第１のＰチャネルＭＯＳトランジスタＰＭ１がオンになり、パス入力信号Ｂを伝達する。
【００２２】
以上の各場合において、第２のＰチャネルＭＯＳトランジスタＰＭ２、第２のＮチャネルＭＯＳトランジスタＮＭ２がオンになるのは、第１のＮチャネルＭＯＳトランジスタＮＭ１，第１のＰチャネルＭＯＳトランジスタＰＭ１がオンになってから、セレクト入力信号Ｓの反転信号を生成するインバータＩＮＶ１の遅延分だけ後のことになるが、第１のＮチャネルＭＯＳトランジスタＮＭ１，第１のＰチャネルＭＯＳトランジスタＰＭ１によって、パストランジスタ回路の論理部の出力信号Ｚが負荷回路を構成するインバータＩＮＶ１の回路閾値を超えるとインバータの出力信号は変化するので、論理部の信号遅延に与える影響は小さい。
【００２３】
以上のように、パストランジスタ論理回路を構成する各ＭＯＳトランジスタのゲート幅について、不等式ＷNM1＞ＷPM2及び不等式ＷPM1＞ＷNM2の関係を満たすようにすることによって、ＣＭＯＳ−ＴＧパストランジスタ論理回路及びＮＭＯＳパストランジスタ論理回路の両方の長所を兼備するパストランジスタ論理回路を構成することができる。即ち、本発明の第１の実施の形態に係るパストランジスタ論理回路によれば、セレクト入力信号が変化したときの出力信号の変化が速く、パス入力信号が変化したときの出力信号の変化が速く、従来のＣＭＯＳ−ＴＧパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【００２４】
本発明の第１の実施の形態に係るパストランジスタ論理回路においては、２入力１出力のマルチプレクサ回路を例示したが、本発明に係るパストランジスタ論理回路の構成は、その組み合わせにより構成することができる総てのパストランジスタ論理回路に適用することができる。
【００２５】
また、図１に示した本発明の第１の実施の形態に係るパストランジスタ論理回路においては、第２のＰチャネルＭＯＳトランジスタＰＭ２及び第２のＮチャネルＭＯＳトランジスタＮＭ２への入力信号となるセレクト入力信号Ｓの反転信号を生成するインバータＩＮＶ１を内蔵しているが、セレクト入力信号Ｓの反転信号は、外部から供給されるものであってもよい。
【００２６】
図２は、本発明の第１の実施の形態に係るパストランジスタ論理回路の第１の応用例の構成を示した回路ブロック図である。正確には、図２（ａ）が、本発明の第１の実施の形態に係るパストランジスタ論理回路の第１の応用例の構成を示したブロック図であり、図２（ａ）の簡略化のため、本発明の第１の実施の形態に係るパストランジスタ論理回路を図２（ｂ）に示す記号ＰＴで表している。
【００２７】
図２に示した本発明の第１の実施の形態に係るパストランジスタ論理回路の第１の応用例は、信号Ａ，Ｂをパス入力信号とし、信号Ｓ１をセレクト入力信号とし、信号Ｄを出力信号とする第１のパストランジスタ論理回路ＰＴ１と、信号Ｃ，Ｄをパス入力信号とし、信号Ｓ２をセレクト入力信号とし、信号Ｅを出力信号とする第２のパストランジスタ論理回路ＰＴ２と、信号Ｄ，Ｅをパス入力信号とし、信号Ｓ３をセレクト入力信号とし、信号Ｚを出力信号とする第３のパストランジスタ論理回路ＰＴ３とから構成されている。
【００２８】
各パストランジスタ論理回路ＰＴ１，ＰＴ２，ＰＴ３は、いずれも本発明の第１の実施の形態に係るパストランジスタ論理回路であり、各回路を構成する各ＭＯＳトランジスタのゲート幅の関係は上述した不等式の関係を満たすように構成されている。このような本発明の第１の実施の形態に係るパストランジスタ論理回路を組み合わせて構成した回路においても、本発明の第１の実施の形態に係るパストランジスタ論理回路と同様の効果を得ることができる。
【００２９】
図３は、本発明の第１の実施の形態に係るパストランジスタ論理回路の第２の応用例の構成を示した回路図である。
【００３０】
図３に示した本発明の第１の実施の形態に係るパストランジスタ論理回路の第２の応用例は、信号Ａ１，Ｂ１をパス入力信号とし、信号Ｓ１をセレクト入力信号とし、信号Ｃ１を出力信号とする第１のパストランジスタ論理回路と、信号Ａ２，Ｂ２をパス入力信号とし、信号Ｓ１をセレクト入力信号とし、信号Ｃ２を出力信号とする第２のパストランジスタ論理回路と、信号Ｃ１，Ｃ２をパス入力信号とし、信号Ｓ２をセレクト入力信号とし、信号Ｚを出力信号とする第３のパストランジスタ論理回路とから構成されている。
【００３１】
第１のパストランジスタ論理回路は、ドレインがパス信号入力ノードＡ１に接続され、ゲートがセレクト信号入力ノードＳ１に接続され、ソースが信号出力ノードＣ１に接続された第１のＮチャネルＭＯＳトランジスタＮＭ１と、ソースがパス信号入力ノードＢ１に接続され、ゲートがセレクト信号入力ノードＳ１に接続され、ドレインが信号出力ノードＣ１に接続された第１のＰチャネルＭＯＳトランジスタＰＭ１と、第１のＮチャネルＭＯＳトランジスタＮＭ１に並列接続され、ゲートがインバータＩＮＶ１を介してセレクト信号入力ノードＳ１に接続された第２のＰチャネルＭＯＳトランジスタＰＭ２と、第１のＰチャネルＭＯＳトランジスタＰＭ１に並列接続され、ゲートがインバータＩＮＶ１を介してセレクト信号入力ノードＳ１に接続された第２のＮチャネルＭＯＳトランジスタＮＭ２とを備え、各ＭＯＳトランジスタのゲート幅の関係は上記同様の不等式の関係を満たすように構成されている。
【００３２】
第２のパストランジスタ論理回路は、ドレインがパス信号入力ノードＡ２に接続され、ゲートがセレクト信号入力ノードＳ１に接続され、ソースが信号出力ノードＣ２に接続された第３のＮチャネルＭＯＳトランジスタＮＭ３と、ソースがパス信号入力ノードＢ２に接続され、ゲートがセレクト信号入力ノードＳ１に接続され、ドレインが信号出力ノードＣ２に接続された第３のＰチャネルＭＯＳトランジスタＰＭ３と、第３のＮチャネルＭＯＳトランジスタＮＭ３に並列接続され、ゲートがインバータＩＮＶ１を介してセレクト信号入力ノードＳ１に接続された第４のＰチャネルＭＯＳトランジスタＰＭ４と、第３のＰチャネルＭＯＳトランジスタＰＭ３に並列接続され、ゲートがインバータＩＮＶ１を介してセレクト信号入力ノードＳ１に接続された第４のＮチャネルＭＯＳトランジスタＮＭ４とを備え、各ＭＯＳトランジスタのゲート幅の関係は上記同様の不等式の関係を満たすように構成されている。
【００３３】
第３のパストランジスタ論理回路は、ドレインがパス信号入力ノードＣ２に接続され、ゲートがセレクト信号入力ノードＳ２に接続され、ソースが信号出力ノードＺに接続された第５のＮチャネルＭＯＳトランジスタＮＭ５と、ソースがパス信号入力ノードＣ１に接続され、ゲートがセレクト信号入力ノードＳ１に接続され、ドレインが信号出力ノードＺに接続された第５のＰチャネルＭＯＳトランジスタＰＭ５と、第５のＮチャネルＭＯＳトランジスタＮＭ５に並列接続され、ゲートがインバータＩＮＶ２を介してセレクト信号入力ノードＳ２に接続された第６のＰチャネルＭＯＳトランジスタＰＭ６と、第５のＰチャネルＭＯＳトランジスタＰＭ５に並列接続され、ゲートがインバータＩＮＶ２を介してセレクト信号入力ノードＳ２に接続された第６のＮチャネルＭＯＳトランジスタＮＭ６とを備え、各ＭＯＳトランジスタのゲート幅の関係は上記同様の不等式の関係を満たすように構成されている。
【００３４】
図３に示した本発明の第１の実施の形態に係るパストランジスタ論理回路の第２の応用例においては、第１及び第２のパストランジスタ論理回路に共通のセレクト入力信号Ｓ１が入力されているので、セレクト入力信号Ｓ１の反転信号を生成するインバータＩＮＶ１を第１及び第２のパストランジスタ論理回路で共用するように構成したものである。このような本発明の第１の実施の形態に係るパストランジスタ論理回路の応用例においても、本発明の第１の実施の形態に係るパストランジスタ論理回路と同様の効果を得ることができる。
【００３５】
図４は、本発明の第２の実施の形態に係るパストランジスタ論理回路の構成を示した回路図である。
【００３６】
図４に示した本発明の第２の実施の形態に係るパストランジスタ論理回路は、ドレインがパス信号入力ノードＡに接続され、ゲートがセレクト信号入力ノードＳに接続され、ソースが信号出力ノードＺに接続された第１のＮチャネルＭＯＳトランジスタＮＭ１と、ソースがパス信号入力ノードＢに接続され、ゲートがセレクト信号入力ノードＳに接続され、ドレインが信号出力ノードＺに接続された第１のＰチャネルＭＯＳトランジスタＰＭ１と、電源電位ノードＶDDと接地電位ノードＧＮＤとの間に直列接続されたインバータ用ＰチャネルＭＯＳトランジスタＰＭ０及びインバータ用ＮチャネルＭＯＳトランジスタＮＭ０からなり、ＰチャネルＭＯＳトランジスタＰＭ０及びＮチャネルＭＯＳトランジスタＮＭ０のゲートにセレクト入力信号Ｓが入力され、ＰチャネルＭＯＳトランジスタＰＭ０及びＮチャネルＭＯＳトランジスタＮＭ０のドレインからセレクト入力信号Ｓの反転信号が出力されるセレクト入力信号反転用インバータＳＬ−ＩＮＶと、第１のＮチャネルＭＯＳトランジスタＮＭ１に並列接続され、ゲートがセレクト入力信号反転用インバータＳＬ−ＩＮＶの反転信号出力ノードに接続された第２のＰチャネルＭＯＳトランジスタＰＭ２と、第１のＰチャネルＭＯＳトランジスタＰＭ１に並列接続され、ゲートがセレクト入力信号反転用インバータＳＬ−ＩＮＶの反転信号出力ノードに接続された第２のＮチャネルＭＯＳトランジスタＮＭ２とを備え、かつ、第１，第２のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２のゲート幅をＷNM1，ＷNM2，第１，第２のＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２のゲート幅をＷPM1，ＷPM2とすると、不等式ＷNM1＞ＷPM2及び不等式ＷPM1 ＞ＷNM2の関係を満たし、さらに、インバータ用ＰチャネルＭＯＳトランジスタ ＰＭ０のゲート長をＬPM0，ゲート幅をＷPM0，インバータ用ＮチャネルＭＯＳトランジスタＮＭ０のゲート長をＬNM0，ゲート幅をＷNM0とすると、不等式（ＷPM0／ＬPM0）＞２×（ＷNM0／ＬNM0）の関係を満たすように構成されているものであり、２入力１出力のマルチプレクサ回路である。尚、インバータ用ＭＯＳトランジスタとは、説明の便宜上使用する名称であって、特に説明のない限り、特殊な素子を意味するものではない。
【００３７】
本発明の第２の実施の形態に係るパストランジスタ論理回路は、本発明の第１の実施の形態に係るパストランジスタ論理回路とほぼ同様の構成であるが、セレクト入力信号反転用インバータＳＬ−ＩＮＶを構成する各ＭＯＳトランジスタのゲート長及びゲート幅が上記条件を満たすように構成されている点に特徴がある。
【００３８】
ここで、再度、本発明の第１の実施の形態に係るパストランジスタ論理回路の動作について考察すると、この回路構成においては、第１のＰチャネルＭＯＳトランジスタＰＭ１及び第２のＮチャネルＭＯＳトランジスタＮＭ２によりパス入力信号Ｂが伝達されている。パス入力信号ＡがＨレベル、パス入力信号ＢがＬレベル、セレクト入力信号ＳがＨレベルであったとすると、このときの回路の出力信号ＺはＨレベルである。その後、セレクト入力信号ＳがＨレベルからＬレベルに変化すると、第１のＰチャネルＭＯＳトランジスタＰＭ１がオンになり、信号出力ノードＺにＬレベル信号を伝達する。
【００３９】
しかし、ＰチャネルＭＯＳトランジスタはＮチャネルＭＯＳトランジスタに比較してオン抵抗が大きい上に、Ｌレベル信号を伝達する場合には閾値降下したＬレベル信号しか伝達することができない。
【００４０】
従って、Ｌレベル信号をより高い精度で伝達させるためには、補助的に機能する第２のＮチャネルＭＯＳトランジスタＮＭ２が早くオンになる必要がある。そのためには、セレクト入力信号Ｓの反転信号を生成するインバータ回路の出力信号がＬレベルからＨレベルに変化するタイミングを早める必要がある。
【００４１】
そこで、本発明の第２の実施の形態に係るパストランジスタ論理回路においては、セレクト入力信号反転用インバータＳＬ−ＩＮＶの論理閾値をＶDD／２よりも高くし、セレクト入力信号ＳがＨレベルからＬレベルに変化する際には、セレクト入力信号反転用インバータＳＬ−ＩＮＶから出力されるセレクト入力信号Ｓの反転信号が高速にＬレベルからＨレベルに変化する構成としたものである。具体的には、上述のように、インバータ用ＰチャネルＭＯＳトランジスタＰＭ０のゲート長をＬPM0，ゲート幅をＷPM0，インバータ用ＮチャネルＭＯＳトランジスタＮＭ０のゲート長をＬNM0，ゲート幅をＷNM0とすると、不等式（ＷPM0／ＬPM0）＞２×（ＷNM0／ＬNM0）の関係を満たすような構成となっている。
【００４２】
本発明の第２の実施の形態に係るパストランジスタ論理回路の構成においては、セレクト入力信号ＳがＬレベルからＨレベルに変化する際には、セレクト入力信号Ｓの反転信号がＨレベルからＬレベルに変化するのが遅くなる。その結果、第２のＰチャネルＭＯＳトランジスタＰＭ２がオンになるのが遅くなるので、第１のＮチャネルＭＯＳトランジスタＮＭ１によりＨレベル信号を伝達する際に、問題となる可能性のあることが、回路構成上は考えられる。しかし、ＮチャネルＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタに比較してオン抵抗が小さく、信号伝達能力が高いので、第１のＰチャネルＭＯＳトランジスタＰＭ１によりＬレベル信号を伝達しようとする場合と比較すると、実際上は、全く問題にならない。
【００４３】
以上のように、パストランジスタ論理回路を構成する各ＭＯＳトランジスタのゲート幅について、不等式ＷNM1＞ＷPM2及び不等式ＷPM1＞ＷNM2の関係を満たし、さらに、セレクト入力信号反転用インバータＳＬ−ＩＮＶを構成する各ＭＯＳトランジスタのゲート長及びゲート幅について、不等式（ＷPM0／ＬPM0）＞２×（ＷNM0／ＬNM0）の関係を満たすようにすることによって、ＣＭＯＳ−ＴＧパストランジスタ論理回路及びＮＭＯＳパストランジスタ論理回路の両方の長所をより高いレベルで兼備するパストランジスタ論理回路を構成することができる。即ち、本発明の第２の実施の形態に係るパストランジスタ論理回路によれば、セレクト入力信号が変化したときの出力信号の変化がより速く、パス入力信号が変化したときの出力信号の変化が速く、従来のＣＭＯＳ−ＴＧパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【００４４】
尚、本発明の第２の実施の形態に係るパストランジスタ論理回路についても、本発明の第１の実施の形態に係るパストランジスタ論理回路と同様に、複数組の回路を組み合わせてマルチプレクサ回路を構成することができ、さらに、共通のセレクト入力信号が入力されるマルチプレクサ回路が複数存在する場合には、セレクト入力信号の反転信号を生成するためのインバータをそれらの回路間で共用するように構成することができる。
【００４５】
図５は、本発明の第２の実施の形態に係るパストランジスタ論理回路の第１の応用例の構成を示した回路図である。
【００４６】
図５に示した本発明の第２の実施の形態に係るパストランジスタ論理回路の第１の応用例は、ドレインがパス信号入力ノードＡに接続され、ゲートがセレクト信号入力ノードＳに接続され、ソースが信号出力ノードＺに接続された第１のＮチャネルＭＯＳトランジスタＮＭ１と、電源電位ノードＶDDと接地電位ノードＧＮＤとの間に直列接続されたインバータ用ＰチャネルＭＯＳトランジスタＰＭ０及びインバータ用ＮチャネルＭＯＳトランジスタＮＭ０からなり、ＰチャネルＭＯＳトランジスタＰＭ０及びＮチャネルＭＯＳトランジスタＮＭ０のゲートにセレクト入力信号Ｓが入力され、ＰチャネルＭＯＳトランジスタＰＭ０及びＮチャネルＭＯＳトランジスタＮＭ０のドレインからセレクト入力信号Ｓの反転信号が出力されるセレクト入力信号反転用インバータＳＬ−ＩＮＶと、ドレインがパス信号入力ノードＢに接続され、ゲートがセレクト入力信号反転用インバータＳＬ−ＩＮＶの反転信号出力ノードに接続され、ソースが信号出力ノードＺに接続された第２のＮチャネルＭＯＳトランジスタＮＭ２とを備え、かつ、インバータ用ＰチャネルＭＯＳトランジスタＰＭ０のゲート長をＬPM0，ゲート幅をＷPM0，インバータ用ＮチャネルＭＯＳトランジスタＮＭ０のゲート長をＬNM0，ゲート幅 をＷNM0とすると、不等式（ＷPM0／ＬPM0）＞２×（ＷNM0／ＬNM0）の関係を満 たすように構成されているものであり、２入力１出力のマルチプレクサ回路である。
【００４７】
図４に示した本発明の第２の実施の形態に係るパストランジスタ論理回路においては、パス入力信号を主に伝達する素子として第１のＮチャネルＭＯＳトランジスタＮＭ１及び第１のＰチャネルＭＯＳトランジスタＰＭ１を用いているが、本発明の第２の実施の形態に係るパストランジスタ論理回路の第１の応用例であるＮＭＯＳパストランジスタ論理回路においては、パス入力信号を伝達する素子として２個のＮチャネルＭＯＳトランジスタ、即ち、第１，第２のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２を用いている点が異なっている。
【００４８】
しかし、特徴的な点は全く同様であり、第１のＮチャネルＭＯＳトランジスタＮＭ１がオン、第２のＮチャネルＭＯＳトランジスタＮＭ２がオフになっている状態から、第１のＮチャネルＭＯＳトランジスタＮＭ１がオフ、第２のＮチャネルＭＯＳトランジスタＮＭ２がオンになる状態に高速に切り換える必要がある場合を想定して、セレクト入力信号Ｓの反転信号を生成するインバータ回路の出力信号がＬレベルからＨレベルに変化するタイミングを早める構成としたものである。
【００４９】
即ち、本発明の第２の実施の形態に係るパストランジスタ論理回路と同様に、セレクト入力信号反転用インバータＳＬ−ＩＮＶの論理閾値をＶDD／２よりも高くし、セレクト入力信号ＳがＨレベルからＬレベルに変化する際には、セレクト入力信号反転用インバータＳＬ−ＩＮＶから出力されるセレクト入力信号Ｓの反転信号が高速にＬレベルからＨレベルに変化する構成となっている。具体的には、上述のように、インバータ用ＰチャネルＭＯＳトランジスタＰＭ０のゲート長をＬPM0，ゲート幅をＷPM0，インバータ用ＮチャネルＭＯＳトランジスタＮＭ０のゲート長をＬNM0，ゲート幅をＷNM0とすると、不等式（ＷPM0／ＬPM0）＞２×（ＷNM0／ＬNM0）の関係を満たすような構成となっている。
【００５０】
本発明の第２の実施の形態に係るパストランジスタ論理回路の第１の応用例においても、セレクト入力信号が変化したときの出力信号の変化が速く、パス入力信号が変化したときの出力信号の変化が速く、従来のＣＭＯＳ−ＴＧパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【００５１】
尚、ＮチャネルＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタに比較してオン抵抗が小さく、信号伝達能力が高く、実装面積も小さくできるので、パストランジスタ論理回路の２個のパス入力信号伝達素子として同一の導電型のＭＯＳトランジスタを用いる場合にはＮチャネルＭＯＳトランジスタを用いるのが通常である。しかし、何等かの理由により２個のＰチャネルＭＯＳトランジスタをパス入力信号伝達素子として用いてパストランジスタ論理回路を構成する場合には、同様に本発明の構成を適用することができる。この場合、パス入力信号Ａが入力される第１のＰチャネルＭＯＳトランジスタＰＭ１がオン、パス入力信号Ｂが入力される第２のＰチャネルＭＯＳトランジスタＰＭ２がオフになっている状態から、第１のＰチャネルＭＯＳトランジスタＰＭ１がオフ、第２のＰチャネルＭＯＳトランジスタＰＭ２がオンになる状態に高速に切り換える必要がある場合を想定すると、インバータ用ＰチャネルＭＯＳトランジスタＰＭ０，インバータ用ＮチャネルＭＯＳトランジスタＮＭ０のゲート長及びゲート幅について、不等式（ＷPM0／ＬPM0）＜２×（ＷNM0／ＬNM0）の関係を満たすような構成とする必要がある。
【００５２】
図６は、本発明の第２の実施の形態に係るパストランジスタ論理回路の第２の応用例の構成を示した回路図である。
【００５３】
図６に示した本発明の第２の実施の形態に係るパストランジスタ論理回路の第２の応用例は、ドレインがパス信号入力ノードＡに接続され、ゲートがセレクト信号入力ノードＳに接続され、ソースが信号出力ノードＺに接続された第１のＮチャネルＭＯＳトランジスタＮＭ１と、電源電位ノードＶDDと接地電位ノードＧＮＤとの間に直列接続されたインバータ用ＰチャネルＭＯＳトランジスタＰＭ０及びインバータ用ＮチャネルＭＯＳトランジスタＮＭ０からなり、ＰチャネルＭＯＳトランジスタＰＭ０及びＮチャネルＭＯＳトランジスタＮＭ０のゲートにセレクト入力信号Ｓが入力され、ＰチャネルＭＯＳトランジスタＰＭ０及びＮチャネルＭＯＳトランジスタＮＭ０のドレインからセレクト入力信号Ｓの反転信号が出力されるセレクト入力信号反転用インバータＳＬ−ＩＮＶと、ドレインがパス信号入力ノードＢに接続され、ゲートがセレクト入力信号反転用インバータＳＬ−ＩＮＶの反転信号出力ノードに接続され、ソースが信号出力ノードＺに接続された第２のＮチャネルＭＯＳトランジスタＮＭ２と、第２のＮチャネルＭＯＳトランジスタＮＭ２に並列接続され、ゲートがセレクト信号入力ノードＳに接続された第１のＰチャネルＭＯＳトランジスタＰＭ１と、第１のＮチャネルＭＯＳトランジスタＮＭ１に並列接続され、ゲートがセレクト入力信号反転用インバータＳＬ−ＩＮＶの反転信号出力ノードに接続された第２のＰチャネルＭＯＳトランジスタＰＭ２とを備え、かつ、第１，第２のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２のゲート幅をＷNM1，ＷNM2，第１，第２のＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２のゲート幅をＷPM1，ＷPM2とすると、不等式ＷNM1＞ＷPM2及び不等式ＷNM2＞ＷPM1の関係を満たし、さらに、インバータ用ＰチャネルＭＯＳトランジスタＰＭ０のゲート長をＬPM0，ゲート幅をＷPM0，インバータ用ＮチャネルＭＯＳトランジスタＮＭ０のゲート長をＬNM0，ゲート幅をＷNM0とすると、不等式（ＷPM0／ＬPM0）＞２×（ＷNM0／ＬNM0）の関係を満たすように構成されているものであり、２入力１出力のマルチプレクサ回路である。
【００５４】
本発明の第２の実施の形態に係るパストランジスタ論理回路の第２の応用例は、本発明の第２の実施の形態に係るパストランジスタ論理回路の第１の応用例におけるパス入力信号伝達素子である第２，第１のＮチャネルＭＯＳトランジスタＮＭ２，ＮＭ１に対し、パス入力信号伝達の際に補助的に機能する第１，第２のＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２をそれぞれ付加したものであり、ＮチャネルＭＯＳトランジスタを主たるパス入力信号伝達素子とするＣＭＯＳ−ＴＧパストランジスタ論理回路である。
【００５５】
即ち、本発明の第２の実施の形態に係るパストランジスタ論理回路の第２の応用例は、第１のＮチャネルＭＯＳトランジスタＮＭ１がオン、第２のＮチャネルＭＯＳトランジスタＮＭ２がオフになっている状態から、第１のＮチャネルＭＯＳトランジスタＮＭ１がオフ、第２のＮチャネルＭＯＳトランジスタＮＭ２がオンになる状態に高速に切り換え、かつ、第１，第２のＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２により伝達されるＨレベル信号をより高い精度で伝達する必要がある場合を想定して、セレクト入力信号Ｓの反転信号を生成するインバータ回路の出力信号がＬレベルからＨレベルに変化するタイミングを早めるとともに、パス入力信号伝達素子である第２，第１のＮチャネルＭＯＳトランジスタＮＭ２，ＮＭ１に対し、パス入力信号伝達の際に補助的に機能する第１，第２のＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２をそれぞれ付加した構成としたものである。
【００５６】
具体的には、ゲート幅について不等式ＷNM1＞ＷPM2及び不等式ＷNM2＞ＷPM1の関係を満たす第１，第２のＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２を第２，第１のＮチャネルＭＯＳトランジスタＮＭ２，ＮＭ１に対しそれぞれ付加し、また、本発明の第２の実施の形態に係るパストランジスタ論理回路と同様に、セレクト入力信号反転用インバータＳＬ−ＩＮＶの論理閾値をＶDD／２よりも高くし、セレクト入力信号ＳがＨレベルからＬレベルに変化する際には、セレクト入力信号反転用インバータＳＬ−ＩＮＶから出力されるセレクト入力信号Ｓの反転信号が高速にＬレベルからＨレベルに変化する構成となっている。
【００５７】
セレクト入力信号反転用インバータＳＬ−ＩＮＶから出力されるセレクト入力信号Ｓの反転信号を高速にＬレベルからＨレベルに変化させるために、上述のように、インバータ用ＭＯＳトランジスタのゲート長及びゲート幅について不等式（ＷPM0／ＬPM0）＞２×（ＷNM0／ＬNM0）の関係を満たすような構成となっている。
【００５８】
本発明の第２の実施の形態に係るパストランジスタ論理回路の第２の応用例においても、セレクト入力信号が変化したときの出力信号の変化が速く、パス入力信号が変化したときの出力信号の変化が速く、Ｈレベル信号がより高い精度で伝達され、従来のＣＭＯＳ−ＴＧパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【００５９】
【発明の効果】
本発明に係る半導体集積回路によれば、ゲートにセレクト信号が入力される第１導電型の第１ＭＯＳトランジスタと、上記第１ＭＯＳトランジスタに並列接続され、ゲートに上記セレクト信号の反転信号が入力される第２導電型の第２ＭＯＳトランジスタと、ゲートに上記セレクト信号が入力される第２導電型の第３ＭＯＳトランジスタとを備え、かつ、上記第１及び第２ＭＯＳトランジスタのゲート幅をＷ１及びＷ２とすると、不等式Ｗ１＞Ｗ２の関係を満たすように構成されているので、セレクト入力信号が変化したときの出力信号の変化が速く、パス入力信号が変化したときの出力信号の変化が速く、従来のＣＭＯＳ−ＴＧパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【００６０】
上記構成において、上記第３ＭＯＳトランジスタに並列接続され、ゲートに上記反転信号が入力される第１導電型の第４ＭＯＳトランジスタをさらに備え、かつ、上記第３及び第４ＭＯＳトランジスタのゲート幅をＷ３及びＷ４とすると、不等式Ｗ３＞Ｗ４の関係を満たすように構成されているものとすると、パス入力信号の各経路において上記効果を得ることができる。
【００６１】
上記各構成において、上記反転信号を生成するインバータを備えたものとした場合に、上記インバータは、電源電位ノードと接地電位ノードとの間に直列接続された第１導電型の第５ＭＯＳトランジスタ及び第２導電型の第６ＭＯＳトランジスタからなり、それぞれのゲートに上記セレクト信号が入力され、かつ、上記第５及び第６のＭＯＳトランジスタのゲート幅をＷ５及びＷ６、ゲート長をＬ５及びＬ６とすると、不等式（Ｗ６／Ｌ６）＞２×（Ｗ５／Ｌ５）の関係を満たすように構成されているものとしたので、セレクト入力信号が変化したときの出力信号の変化がより速く、パス入力信号が変化したときの出力信号の変化が速く、従来のＣＭＯＳ−ＴＧパストランジスタ論理回路よりも小さな面積で実装可能なパストランジスタ論理回路を得ることができる。
【００６２】
上記インバータの構成は、ＮＭＯＳパストランジスタ論理回路や、２個のＮチャネルＭＯＳトランジスタを主たるパス入力信号伝達素子とするＣＭＯＳ−ＴＧパストランジスタ論理回路に適用した場合にも、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るパストランジスタ論理回路の構成を示した回路図。
【図２】本発明の第１の実施の形態に係るパストランジスタ論理回路の第１の応用例の構成を示した回路ブロック図。
【図３】本発明の第１の実施の形態に係るパストランジスタ論理回路の第２の応用例の構成を示した回路図。
【図４】本発明の第２の実施の形態に係るパストランジスタ論理回路の構成を示した回路図。
【図５】本発明の第２の実施の形態に係るパストランジスタ論理回路の第１の応用例の構成を示した回路図。
【図６】本発明の第２の実施の形態に係るパストランジスタ論理回路の第２の応用例の構成を示した回路図。
【符号の説明】
ＮＭ  ＮチャネルＭＯＳトランジスタ
ＰＭ  ＰチャネルＭＯＳトランジスタ
ＩＮＶ  インバータ
ＰＴ  パストランジスタ論理回路
ＳＬ−ＩＮＶ  セレクト入力信号反転用インバータ
【図１】
0003713409.tif 000002
【図２】
0003713409.tif 000003
【図３】
0003713409.tif 000004
【図４】
0003713409.tif 000005
【図５】
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【図６】
0003713409.tif 000007