(57)【特許請求の範囲】
【請求項１】
被判定電位レベルが設定された判定レベルより大きいか小さいかを判定する電位レベル判定回路において、
所定の定電位がゲートに供給された第１のトランジスタと、前記被判定電位レベルがゲートに供給された第２のトランジスタと、
当該第１及び第２のトランジスタの接続点の電位と所定の基準電位とを比較して、それらの大小に応じて判定出力を生成するコンパレータを有し、
前記第１及び第２のトランジスタのチャネル長及びチャネル幅がほぼ同一に設定され、前記被判定電位レベルが前記設定された判定レベル近傍にある時に、それらのトランジスタの少なくともゲート・ソース間電圧とドレイン・ソース間電圧とを含む電気的状態が、ほぼ同一になるように、各ソース、ドレイン、ゲートの電位が設定されることを特徴とする電位レベル判定回路。
【請求項２】
請求項１において、
前記第１のトランジスタのソースを第１の電位Ｖ１に、ゲートを第２の電位Ｖ２に接続し、前記第２のトランジスタのゲートを前記被判定電位に、ドレインを第４の電位Ｖ４に接続し、第１のトランジスタのドレインと第２のトランジスタのソースとを接続し、
前記被判定電位が前記設定された判定レベルＶａの近傍にある時に、前記第１及び第２トランジスタの電気的状態がほぼ同一になるように、前記第１、第２及び第４の電位Ｖ１，Ｖ２，Ｖ４が設定されることを特徴とする電位レベル判定回路。
【請求項３】
請求項２において、
前記第１、第２及び第４の電位Ｖ１，Ｖ２，Ｖ４が、前記設定された判定レベルＶａとの間に、Ｖ２−Ｖａ＝（Ｖ１−Ｖ４）／２なる関係が成り立つように設定されていることを特徴とする電位レベル判定回路。
【請求項４】
請求項２または３において、
前記第１及び第２のトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記設定された判定レベルがグランド電位よりも低いことを特徴とする電位レベル判定回路。
【請求項５】
請求項２または３において、
前記第１及び第２のトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記被判定電位がバックゲートバイアス電源の電位であることを特徴とする電位レベル判定回路。
【請求項６】
請求項２または３において、
前記第１及び第２のトランジスタは、ＮチャネルＭＯＳトランジスタであり、前記設定された判定レベルが電源よりも高いことを特徴とする電位レベル判定回路。
【請求項７】
請求項２または３において、
前記第１及び第２のトランジスタは、ＮチャネルＭＯＳトランジスタであり、前記被判定電位が電源よりも高い昇圧電源の電位であることを特徴とする電位レベル判定回路。
【請求項８】
請求項２または３において、
前記第１及び第２のトランジスタのバックゲートは、それぞれのソース電位に接続されることを特徴とする電位レベル判定回路。
【請求項９】
請求項２または３において、
前記第１及び第２のトランジスタのバックゲートは、共に、第１のトランジスタのソース電位に接続されることを特徴とする電位レベル判定回路。
【請求項１０】
請求項４において、
前記第１及び第２のトランジスタのバックゲートは、共に、内部電源または外部電源に接続されることを特徴とする電位レベル判定回路。
【請求項１１】
請求項６において、
前記第１及び第２のトランジスタのバックゲートは、共に、グランド電源に接続されることを特徴とする電位レベル判定回路。
【請求項１２】
請求項２において、
前記所定の基準電位が、前記第１の電位Ｖ１と第４の電位Ｖ４の中間電位であることを特徴とする電位レベル判定回路。
【請求項１３】
被判定電位レベルが設定された判定レベルより大きいか小さいかを判定する電位レベル判定回路において、
前記被判定電位レベルを第１の抵抗分圧した電位がゲートに供給された第１のトランジスタと、所定の電位がゲートに供給された第２のトランジスタと、
当該第１及び第２のトランジスタの接続点の電位と所定の基準電位とを比較して、それらの大小に応じて判定出力を生成するコンパレータを有し、
前記第１及び第２のトランジスタのチャネル長及びチャネル幅がほぼ同一に設定され、前記被判定電位レベルが電源に応じて設定された判定レベル近傍にある時に、それらのトランジスタの少なくともゲート・ソース間電圧とドレイン・ソース間電圧とを含む電気的状態が、ほぼ同一になるように、各ソース、ドレイン、ゲートの電位及び前記第１の抵抗分圧比が設定されることを特徴とする電位レベル判定回路。
【請求項１４】
請求項１３において、
前記第１のトランジスタのドレインに第１の電位Ｖ１が供給され、前記第２のトランジスタのゲートに前記電源Ｖｉｉを第２の抵抗分圧した電位が供給され、ソースに第５の電位Ｖ５が供給され、第１のトランジスタのソースと第２のトランジスタのドレインとが接続され、
前記設定された判定レベルＶａが、Ｖａ＝Ｃ×Ｖｉｉ＋Ｖｍに設定され（Ｃ、Ｖｍは定数）、
前記第１及び第５の電位Ｖ１，Ｖ５、及び前記第１及び第２の抵抗分圧の比Ａ，Ｂが、前記設定された判定レベルＶａとの間に、
Ｖａ＝（Ｂ／Ａ）Ｖｉｉ＋（Ｖ１−Ｖ５）／２Ａ＝Ｃ×Ｖｉｉ＋Ｖｍ
が成立するように設定されることを特徴する電位レベル判定回路。
【請求項１５】
請求項１３において、
前記第１のトランジスタのドレインに電源Ｖｉｉが供給され、前記第２のトランジスタのゲートに所定の第４の電位が供給され、ソースに第５の電位Ｖ５が供給され、第１のトランジスタのドレインと第２のトランジスタのソースとが接続され、
前記設定された判定レベルＶａが、Ｖａ＝Ｃ×Ｖｉｉ＋Ｖｍに設定され（Ｃ、Ｖｍは定数）、
前記第４及び第５の電位Ｖ４，Ｖ５、及び前記第１抵抗分圧の比Ａが、前記設定された判定レベルＶａとの間に、
Ｖａ＝Ｖｉｉ／２Ａ＋（Ｖ４−Ｖ５／２）／Ａ＝Ｃ×Ｖｉｉ＋Ｖｍ
が成立するように設定されることを特徴する電位レベル判定回路。
【請求項１６】
請求項１４または１５において、
前記第１及び第２のトランジスタは、ＮチャネルＭＯＳトランジスタであり、前記設定された判定レベルが電源よりも高いことを特徴とする電位レベル判定回路。
【請求項１７】
請求項１４または１５において、
前記第１及び第２のトランジスタは、ＮチャネルＭＯＳトランジスタであり、前記被判定電位が電源よりも高い昇圧電源の電位であることを特徴とする電位レベル判定回路。
【請求項１８】
請求項１４または１５において、
前記第１及び第２のトランジスタは、ＰチャネルＭＯＳトランジスタであり、前記設定された判定レベルがグランド電位よりも低いことを特徴とする電位レベル判定回路。
【請求項１９】
請求項１４または１５において、
前記第１及び第２のトランジスタのバックゲートは、それぞれのソース電位に接続されることを特徴とする電位レベル判定回路。
【請求項２０】
請求項１４または１５において、
前記第１及び第２のトランジスタのバックゲートは、共に、グランド電源またはそれより低い所定の内部電源に接続されることを特徴とする電位レベル判定回路。
【請求項２１】
請求項１４または１５において、
前記所定の基準電位が、前記第１の電位Ｖ１と第５の電位Ｖ５の中間電位であることを特徴とする電位レベル判定回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタからなる半導体集積回路装置内に設けられ、一定電位発生回路が生成する電位レベルを判定する電位レベル判定回路に関し、特に、プロセスばらつきの影響を受けにくい電位レベル判定回路に関する。更に、本発明は、上記一定電位が内部電源に応じて最適の電位レベルを維持することができるようにした電位レベル判定回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、所定の外部電源を供給され、内部回路用の内部電源ＶＩＩ、バックゲートバイアス用の負電源ＶＢＢ、及び外部電源より高い昇圧電源ＶＰＰ等を内部で生成する。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の場合、内部電源ＶＩＩは、メモリセルが形成されたメモリコアにおいて使用される。また、昇圧電源ＶＰＰは、内部電源ＶＩＩの電圧をメモリセルのキャパシタに書き込むために生成される。内部電源ＶＩＩは、しばしば外部供給電源がそのまま利用される。更に、バックゲートバイアス電源ＶＢＢは、セルトランジスタのチャネル領域に印加されて、セルトランジスタのオフリークを防止すると共にセルキャパシタが接続されるソース領域からチャネル領域へのジャンクションリークを防止する。
【０００３】
バックゲートバイアス電源ＶＢＢは、通常グランド電位Ｖｓｓよりも低い一定の電位に維持される必要がある。同様に、昇圧電源ＶＰＰは、内部電源ＶＩＩよりトランジスタの閾値電圧分だけ高い電位に維持される必要がある。
【０００４】
通常バックゲートバイアス電源ＶＢＢは、ポンピング回路を有するＶＢＢ発生回路によって生成される。バックゲートバイアス電源ＶＢＢを設定した電位に維持するために、生成された電源ＶＢＢの電位を設定電位値と比較して、その大小関係に応じて電位判定信号を生成する電位レベル判定回路が設けられる。この電位レベル判定回路の判定信号に従って、ポンピング回路の動作を制御することで、ＶＢＢ発生回路が生成するバックゲートバイアス電源ＶＢＢが、所望の電位に維持される。
【０００５】
昇圧電源ＶＰＰも同様に、ポンピング回路を有するＶＰＰ発生回路によって生成される。そして、このＶＰＰ発生回路が生成する昇圧電源ＶＰＰも、電位レベル判定回路によって設定電位より低いか或いは高いかの判定をされ、その判定信号に従ってポンピング回路の動作が制御される。
【０００６】
【発明が解決しようとする課題】
図９は、従来のＶＢＢ電位レベル判定回路を示す図である。ＶＢＢ発生回路１０が発生するバックゲートバイアス電源ＶＢＢが、セルトランジスタのチャネル領域に供給されると共に、電位レベル判定回路１２に供給される。電位レベル判定回路１２は、内部電源ＶＩＩとバックゲートバイアス電源ＶＢＢとを抵抗ｒ１０，ｒ２０で分割したレベルと、所定の基準電位Ｖｒｅｆとを比較するコンパレータ１１とインバータ１３で構成される。コンパレータ１１は、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３と、Ｐ型トランジスタＰ１，Ｐ２で構成される。
【０００７】
バックゲートバイアス電源ＶＢＢが所望の設定値から下がれば、判定出力ＶｏがＨレベルになり、ＶＢＢ発生回路１０内の図示しないポンピング回路が非活性化し、内部動作に応じてバックゲートバイアス電源ＶＢＢの電位が上昇する。一方、バックゲートバイアス電源ＶＢＢが所望の設定値より上がれば、判定出力ＶｏがＬレベルになり、ポンピング回路が活性化してバックゲートバイアス電源ＶＢＢの電位を下げるように動作する。
【０００８】
しかしながら、かかる回路では、内部電源ＶＩＩから抵抗ｒ１０，ｒ２０を介してバックゲートバイアス電源ＶＢＢ側に常に電流が吸収される。その結果、セルトランジスタ側でバックゲートバイアス電源ＶＢＢを消費していなくても、図９の電位レベル判定回路が電源ＶＢＢの電力を消費してその電源ＶＢＢのレベルが次第に上昇し不安定になる。更に、ＶＢＢ発生回路１０は本来必要な電力以上の電力が必要になり、消費電力の増大を招く。
【０００９】
図１０は、従来の他のＶＢＢ電位レベル判定回路を示す図である。この回路では、内部電源ＶＩＩを２つのＰ型トランジスタＰ１０，Ｐ１１とで抵抗分割し、トランジスタＰ１０のゲートにはグランド電位Ｖｓｓを、トランジスタＰ１１のゲートにはバックゲートバイアス電源ＶＢＢをそれぞれ接続する。バックゲートバイアス電源ＶＢＢの電位に応じてトランジスタＰ１１のインピーダンスが変化し、それに伴い抵抗分割された電圧ＶＢがバックゲートバイアス電源ＶＢＢと同様に変化する。従って、図９の電位判定回路と同様に、コンパレータ１１が電圧ＶＢを基準電圧Ｖｒｅｆと比較し、インバータ１３を介して出力される判定出力ＶｏをＶＢＢ発生回路１０にフィードバックする。
【００１０】
図１０の電位判定回路は、図９の如き電流消費の問題はないが、抵抗分圧を行うトランジスタＰ１０，Ｐ１１のゲート長とゲート幅あるいはゲート・ソース間電圧やドレイン・ソース間電圧などの電気的条件が異なっているので、プロセスのばらつきや動作温度の変化などの影響で、トランジスタＰ１０，Ｐ１１の特性にばらつきが生じる。従って、設定電位における抵抗分圧比に変動が生じ、必ずしも設定電位での電位レベル判定を行うことができない。
【００１１】
図１１は、従来の他のＶＢＢ電位レベル判定回路を示す図である。この回路でも、トランジスタＰ１０，Ｐ１１によって、バックゲートバイアス電源ＶＢＢを抵抗分割して電圧ＶＢを生成する。但し、この例では、コンパレータの代わりにトランジスタＰ３，Ｐ４，Ｎ４からなるインバータを使用し、電圧ＶＢのレベルに応じて判定出力ＶｏがＨまたはＬレベルになるようにする。かかる例においても、トランジスタＰ１０，Ｐ１１の特性が、製造プロセスのばらつきや動作温度の変化などによって変動し、必ずしも設定電位での電位レベル判定を行うことができない。
【００１２】
図１２は、従来の昇圧電源Ｖｐｐの電位レベル判定回路を示す図である。この例のＶｐｐ電位レベル判定回路１６は、図９のＶＢＢ電位レベル判定回路と同様の構成を有する。即ち、Ｖｐｐ発生回路１４によって発生する昇圧電源Ｖｐｐが抵抗ｒ４０，ｒ５０によって抵抗分割され、その分圧値ＶＰがコンパレータ１１によって基準電位Ｖｒｅｆと比較され、インバータ１３を介して判定出力Ｖｏを生成する。判定出力Ｖｏは、Ｖｐｐ発生回路１４にフィードバックされ、そのポンピング動作の活性化または非活性化が行われる。コンパレータの構成は、図９，１０と同じである。
【００１３】
この例の場合においても、図９の場合と同様に昇圧電源Ｖｐｐからグランド電位Ｖｓｓに向かって抵抗ｒ４０，ｒ５０を介して電流が流れる。かかる電流は無駄な電力消費を招き、また、昇圧電源Ｖｐｐの電位を下げて不安定にする。
【００１４】
図１３は、従来の別の昇圧電源Ｖｐｐの電位レベル判定回路を示す図である。この例のＶｐｐ電位レベル判定回路１６は、図１０のＶＢＢ電位レベル判定回路に対応する回路構成を有する。即ち、内部電源ＶＩＩとグランド電位Ｖｓｓとの間にＮ型トランジスタＮ１０，Ｎ１１を直列に接続し、トランジスタＮ１０のゲートに昇圧電源Ｖｐｐを印加し、トランジスタＮ１１のゲートに内部電源ＶＩＩを印加する。この場合は、昇圧電源Ｖｐｐが上下すると分圧された電圧ＶＰも上下し、そのレベルが基準電位Ｖｒｅｆとコンパレータ１１により比較され、比較結果がインバータ１３を介して判定出力Ｖｏとして生成される。判定出力Ｖｏは、Ｖｐｐ発生回路１４に供給され、判定出力Ｖｏのレベルに応じてＶｐｐ判定回路のポンピング動作が活性化または非活性化され、昇圧電源Ｖｐｐの電位が上昇または下降するように制御される。
【００１５】
かかる例においても図１０の場合と同様に、動作温度や製造プロセスのばらつきにより、トランジスタＮ１０，Ｎ１１のインピーダンスに変動が生じ、必ずしも設定電位での判定結果を得ることができなくなる。
【００１６】
図１４は、更に従来の別の昇圧電源Ｖｐｐの電位レベル判定回路を示す図である。この例のＶｐｐ電位レベル判定回路１６は、図１１のＶＢＢ電位レベル判定回路に対応する回路構成を有する。この例では、トランジスタＮ１０，Ｎ１１により分圧された電位ＶＰがインバータによって判定され、判定出力ＶｏがＶｐｐ発生回路に供給される。この例も、動作温度や製造プロセスのばらつきにより判定レベルに変動が生じ好ましくない。
【００１７】
従来のＶｐｐ電位レベル判定回路における第２の課題は、内部電源ＶＩＩに対応して最適な判定レベルを変動させることが困難な点にある。上記した通り、昇圧電源Ｖｐｐは外部電源から生成され、昇圧電源Ｖｐｐを利用して内部電源ＶＩＩが生成される。そして、昇圧電源Ｖｐｐは、
Ｖｐｐ≧Ｃ×ＶＩＩ＋Ｖｍ
に維持される必要がある。但し、係数Ｃは１．０〜１．３程度であり、Ｖｍはセルトランジスタの閾値電圧より僅かに高い電圧である。従って、内部電源ＶＩＩが高い場合は、昇圧電源Ｖｐｐもそれに応じて高い電位に維持する必要があり、一方で、内部電源ＶＩＩが低い場合は、昇圧電源Ｖｐｐもそれに応じて低い電位に維持することが消費電力の観点から望ましい。近年のＤＲＡＭは用途が多様化し、速度は遅くても低電源電圧で低消費電力が必要な用途と、高い電源電圧、高い消費電力でも速度は速いことが必要な用途とがある。従って、内部電源ＶＩＩの広いレンジにわたって昇圧電源Ｖｐｐのレベルが、上記の関係を有する最小レベルになることが望まれる。
【００１８】
図１２に示したＶｐｐ電位レベル判定回路の場合、上記した消費電力の増大に加えて、分圧レベルＶＰが昇圧電源Ｖｐｐを抵抗ｒ４０，ｒ５０で分割したレベルであり、その分圧レベルＶＰが基準電位Ｖｒｅｆと比較されるので、判定レベルが固定されるという課題を有する。即ち、判定レベルになる昇圧電源の設定レベルＶｐｐｓは、（（ｒ４０＋ｒ５０）／ｒ５０）×Ｖｒｅｆに固定される。そのため、内部電源ＶＩＩの広いレンジにわたって昇圧電源Ｖｐｐのレベルを上記の内部電源ＶＩＩとの関係を満たすようにすることができない。従って、昇圧電源Ｖｐｐの設定電位レベルを内部電源ＶＩＩが最も高いときに合わせておく必要があり、その場合、内部電源ＶＩＩが低い場合は不必要に高い昇圧電源Ｖｐｐの生成は効率が悪く、消費電力の増大を招く。
【００１９】
図１４に示したＶｐｐ電位レベル判定回路は、インバータを利用して構成され、昇圧電源Ｖｐｐの電位が設定電位レベルの時に判定出力Ｖｏが切り替わる。しかも、トランジスタＮ１０，Ｎ１１からなる入力回路の接続点の電位ＶＰが内部電源ＶＩＩに比例するので、昇圧電源の設定電位Ｖｐｐｓを内部電源ＶＩＩのレベルに比例させることができ、内部電源ＶＩＩの変動に応じて昇圧電源の設定電位レベルも変動させることができる。しかしながら、図１４の回路の場合は、その比例計数が約１．５以上であり上記の係数Ｃに比較すると大きすぎる。
【００２０】
図１５は、図１４のＶｐｐ電位レベル判定回路における内部電源ＶＩＩと昇圧電源Ｖｐｐとの関係を示す図である。Ｖｐｐ電位レベル判定回路は、その判定レベルに対応する設定電位Ｖｐｐｓが使用される内部電源ＶＩＩに対応して、上記の式を満たすように変化することが望ましい。しかし、図１５に示される通り、図１４の判定回路では比例係数が約１．５と大きいので、例えば内部電源ＶＩＩ２において最適の設定電位Ｖｐｐｓに設計すると、内部電源ＶＩＩ３と高い場合は、設定電位Ｖｐｐｓが高くなりすぎてトランジスタが破壊する場合がある。また、内部電源ＶＩＩ１と低い場合は、設定電位Ｖｐｐｓが低くなりすぎて最悪内部電源ＶＩＩ１よりも低くなり動作不能になる。更に、インバータの出力の遷移電位は製造プロセスのばらつきや動作温度のばらつきによって変化するので、昇圧電源Ｖｐｐのレベルを一定に保つことが困難である。
【００２１】
そこで、本発明の目的は、消費電力が少なく動作温度や製造プロセスのばらつきに依存することなく判定レベルを一定に保つことができる電位レベル判定回路を提供することにある。
【００２２】
更に、本発明の目的は、消費電力が少なく動作温度や製造プロセスのばらつきに依存することなく判定レベルを一定に保つことができるバックゲートバイアス電源ＶＢＢの電位レベル判定回路または昇圧電源Ｖｐｐの電位レベル判定回路を提供することにある。
【００２３】
更に、本発明の目的は、動作温度や製造プロセスのばらつきに依存することなく、内部電源ＶＩＩの電位レベルに応じて最適な昇圧電源Ｖｐｐの設定電位で判定することができる昇圧電源Ｖｐｐの電位レベル判定回路を提供することにある。
【００２４】
【課題を解決するための手段】
本発明の第１の特徴点によれば、電位レベル判定回路は、所定の定電位がゲートに供給された第１のトランジスタと被判定電位レベルがゲートに供給された第２のトランジスタとの接続点の電位を、コンパレータによって基準電位と比較して、接続点電位と基準電位の大小に応じて判定出力を生成する。そして、第１及び第２のトランジスタのチャネル長及びチャネル幅をほぼ同一に設計し、前記被判定電位レベルが設定電位（判定レベル）の近傍にある時、それらのトランジスタの少なくともゲート・ソース間電圧とドレイン・ソース間電圧とを含む電気的状態がほぼ同一になるように各ソース、ドレイン、ゲートの電位を設定する。かかる電気状態に維持されると、動作温度や製造プロセスのばらつきの影響を受けて第１及び第２のトランジスタの特性が変動しても、被判定電位レベルが設定電位近傍にある時の接続点電位は、変動しないで一定値に維持される。従って、かかる電位レベル判定回路は、動作温度や製造プロセスのばらつきの影響を受けることなく、一定の設定電位（判定レベル）に対して被判定電位レベルが高いか低いかの判定出力を生成することができる。被判定電位レベルが設定電位から離れた場合は、動作温度や製造プロセスのばらつきの影響を受けるが、コンパレータが両電位の差を増幅するので、影響を受けた電位差が発生しても問題はない。被判定電位レベルとしては、例えばグランドよりも低いバックゲートバイアス電源ＶＢＢや内部電源より高い昇圧電源Ｖｐｐが適用可能である。
【００２５】
この電位レベル判定回路では、グランド電位、内部電源電位及び内部で生成した所定の定電位を、被判定レベルと共に第１及び第２のトランジスタのゲートやソース、ドレインに印加することで、上記の同じ電気的状態に維持することができる。
【００２６】
上記の目的を達成するために、第１の発明は、被判定電位レベルが設定された判定レベルより大きいか小さいかを判定する電位レベル判定回路において、
所定の定電位がゲートに供給された第１のトランジスタと、前記被判定電位レベルがゲートに供給された第２のトランジスタと、
当該第１及び第２のトランジスタの接続点の電位と所定の基準電位とを比較して、それらの大小に応じて判定出力を生成するコンパレータを有し、
前記第１及び第２のトランジスタのチャネル長及びチャネル幅がほぼ同一に設定され、前記被判定電位レベルが前記設定された判定レベル近傍にある時に、それらのトランジスタの少なくともゲート・ソース間電圧とドレイン・ソース間電圧とを含む電気的状態が、ほぼ同一になるように、各ソース、ドレイン、ゲートの電位が設定されることを特徴とすることを特徴とする。
【００２７】
上記発明によれば、電位レベル判定回路は、動作温度や製造プロセスのばらつきの影響を受けずに、固定された設定電位レベルを境にして、被判定電位が高いか低いかを判定することができる。しかも、消費電力を抑えることができる。
【００２８】
更に、本発明の第２の特徴点によれば、昇圧電源Ｖｐｐの電位レベル判定回路は、被判定電位レベルの昇圧電源Ｖｐｐが抵抗分割されてゲートに供給された第１のトランジスタと、内部電源Ｖｉｉが抵抗分割されてゲートに供給された第２のトランジスタとの接続点の電位を、コンパレータによって基準電位と比較して、接続点電位と基準電位の大小に応じて判定出力を生成する。そして、第１及び第２のトランジスタのチャネル長及びチャネル幅をほぼ同一に設計し、昇圧電源Ｖｐｐが設定電位Ｖｐｐｓの近傍にある時に、それらのトランジスタの少なくともゲート・ソース間電圧とドレイン・ソース間電圧とを含む電気的状態がほぼ同一になるように、各ノードの電位及び上記抵抗分割比を設定する。
【００２９】
昇圧電源Ｖｐｐと内部電源Ｖｉｉの抵抗分圧比をそれぞれＡ，Ｂとすると、第１及び第２のトランジスタのゲートにはＡ×Ｖｐｐ、Ｂ×Ｖｉｉが印加されるので、第１のトランジスタのドレインをＶ１、第２のトランジスタのソースをＶ５とすると、
Ｖｐｐｓ＝Ｂ×Ｖｉｉ／Ａ＋（Ｖ１−Ｖ５）／２Ａ
の時に両トランジスタの電気的状態が同一になる。従って、Ｂ／Ａ＝Ｃ、（Ｖ１−Ｖ５）／２Ａ＝Ｖｍと設定すれば、設定値Ｖｐｐｓは常に、Ｖｐｐｓ＝Ｃ×Ｖｉｉ＋Ｖｍになる。
【００３０】
また、本発明の第２の特徴点によれば、別の昇圧電源Ｖｐｐの電位レベル判定回路は、被判定電位レベルの昇圧電源Ｖｐｐが抵抗分割されてゲートに供給され、電源Ｖｉｉがドレインに供給された第１のトランジスタと、一定電位がゲートに供給された第２のトランジスタとの接続点の電位を、コンパレータによって基準電位と比較して、接続点電位と基準電位の大小に応じて判定出力を生成する。そして、第１及び第２のトランジスタのチャネル長及びチャネル幅をほぼ同一に設計し、昇圧電源Ｖｐｐが設定電位Ｖｐｐｓの近傍にある時に、それらのトランジスタの少なくともゲート・ソース間電圧とドレイン・ソース間電圧とを含む電気的状態がほぼ同一になるように、各ノードの電位及び上記抵抗分割比を設定する。
【００３１】
昇圧電源Ｖｐｐの抵抗分圧比をＡとすると、第１のトランジスタのゲートにはＡ×Ｖｐｐが印加されるので、第２のトランジスタのゲートをＶ４、ソースをＶ５とすると、
Ｖｐｐｓ＝Ｖｉｉ／２Ａ＋（Ｖ４−Ｖ５／２）／Ａ
の時に両トランジスタの電気的状態が同一になる。従って、１／２Ａ＝Ｃ、（Ｖ４−Ｖ５／２）／Ａ＝Ｖｍと設定すれば、設定値Ｖｐｐｓは常に、Ｖｐｐｓ＝Ｃ×Ｖｉｉ＋Ｖｍになる。
【００３２】
上記の目的を達成するために、第２の発明は、被判定電位レベルが設定された判定レベルより大きいか小さいかを判定する電位レベル判定回路において、
前記被判定電位レベルを第１の抵抗分圧した電位がゲートに供給された第１のトランジスタと、所定の電位がゲートに供給された第２のトランジスタと、
当該第１及び第２のトランジスタの接続点の電位と所定の基準電位とを比較して、それらの大小に応じて判定出力を生成するコンパレータを有し、
前記第１及び第２のトランジスタのチャネル長及びチャネル幅がほぼ同一に設定され、前記被判定電位レベルが電源に応じて設定された判定レベル近傍にある時に、それらのトランジスタの少なくともゲート・ソース間電圧とドレイン・ソース間電圧とを含む電気的状態が、ほぼ同一になるように、各ソース、ドレイン、ゲートの電位及び前記第１の抵抗分圧比が設定されることを特徴とする。
【００３３】
かかる構成にすることにより、電位レベル判定回路は、動作温度や製造プロセスのばらつきの影響を受けずに、電源に依存して変化する設定電位レベルを境にして、被判定電位が高いか低いかを判定することができる。
【００３４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００３５】
［第１の発明］
図１は、実施の形態例におけるＶＢＢ電位レベル判定回路の第１の例を示す図である。このＶＢＢ電位レベル判定回路は、グランド電位Ｖｓｓよりも低いバックゲートバイアス電源ＶＢＢの電位レベルが、設定値よりも高いか低いかを判定する回路である。その構成は、Ｐチャネル型の第１のトランジスタＭ１とバックゲートバイアス電源ＶＢＢがゲートに供給されるＰチャネル型の第２のトランジスタＭ２からなる入力回路２２と、基準電位Ｖ５を生成する基準電位生成回路２３と、入力回路２２の接続点電位Ｖ３と基準電位Ｖ５とを比較するコンパレータ１１と、入力回路２２に供給する第１の電位Ｖ１を生成するＶ１発生回路２１からなる。
【００３６】
入力回路２２を構成する第１のトランジスタＭ１と第２のトランジスタＭ２とは、そのチャネル長ｌとチャネル幅ｗとが、ほぼ同一になるように設計される。そして、第１のトランジスタＭ１のソースには第１の電位Ｖ１が、ゲートには第２の電位Ｖ２としてグランド電位Ｖｓｓが供給され、第２のトランジスタＭ２のゲートには被検出電位Ｖｘとしてバックゲートバイアス電源ＶＢＢが、ドレインには第４の電位Ｖ４としてグランド電位Ｖｓｓが供給される。そして、両トランジスタのドレインとソースの接続点の電位Ｖ３が、コンパレータ１１に供給される。また、両トランジスタのバックバイアス電圧は、それぞれソースと同電位に維持される。
【００３７】
コンパレータ１１は、内部電源Ｖｉｉに接続されたＰチャネルのトランジスタＭ５，Ｍ６からなるカレントミラー構成の負荷回路と、ゲートに内部電源Ｖｉｉが供給される電流源トランジスタＭ９と、ソースが共通接続されたＮチャネルのトランジスタＭ７，Ｍ８とを有する。そして、トランジスタＭ７，Ｍ８のゲートに、接続点電位Ｖ３と基準電位Ｖ５とが供給され、比較される。トランジスタＭ８のドレインから判定出力Ｖｏが生成される。
【００３８】
基準電位生成回路２３は、第１の電位Ｖ１を二つのＮチャネルトランジスタＭ３，Ｍ４で抵抗分割して、基準電位Ｖ５を生成する。これらのトランジスタＭ３，Ｍ４もそのチャネル長とチャネル幅が同等に設定される。
【００３９】
Ｖ１発生回路２１は、内部電源Ｖｉｉに接続されたＰチャネルトランジスタＭ１１，Ｍ１２からなる負荷回路と、ＮチャンネルトランジスタＭ１３，Ｍ１４及び電流源のＮチャネルトランジスタＭ１５からなるコンパレータと、内部電源Ｖｉｉに接続され、コンパレータの反転出力をゲートに供給されるフィードバック用のＰチャネルトランジスタＭ１０と、フィードバック抵抗ｒ１，ｒ２とで構成される。トランジスタＭ１３のゲートには所定の基準電圧Ｖｒｅｆが供給される。かかるＶ１発生回路は、ＰチャネルトランジスタＭ１０の負帰還機能により、抵抗ｒ１とｒ２の接続点電位が、基準電位Ｖｒｅｆと同一になるように維持される。従って、第１の電位Ｖ１は、内部電源Ｖｉｉにかかわらず及び動作温度やプロセスのばらつきの影響を受けずに、基準電位Ｖｒｅｆに対して
Ｖ１＝Ｖｒｅｆ×（ｒ１＋ｒ２）／ｒ２
のレベルに維持される。基準電位Ｖｒｅｆは例えば外部から一定電位として供給される。
【００４０】
さて、図１のＶＢＢ電位レベル判定回路は、バックゲートバイアス電源ＶＢＢが設定値ＶＢＢＳの近傍にある時に、動作温度や製造プロセスのばらつきの影響を受けないで一定の設定判定レベルでその判定結果が切り替わるように設計される。そのために、具体的には、入力回路の第１及び第２のトランジスタＭ１，Ｍ２は、ほぼ同一のチャネル長ｌ、ほぼ同一のチャネル幅ｗに設計される。そして、それらのソース、ドレイン、ゲートは、被判定電位レベルＶＢＢが設定値ＶＢＢＳに近傍にある時に両トランジスタの電気的状態がほぼ同一になるような電位が供給される。
【００４１】
バックゲートバイアス電源ＶＢＢが設定値ＶＢＢＳの時に両トランジスタのゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓが同一になる場合は、次の式が満足される。
【００４２】
Ｖｇｓ＝Ｖ２−Ｖ１＝Ｖｘ（＝ＶＢＢＳ）−Ｖ３
Ｖｄｓ＝Ｖ１−Ｖ３＝Ｖ３−Ｖ４
上記の両式から接続点電位Ｖ３を消去すると、
Ｖ２−ＶＢＢＳ＝（Ｖ１−Ｖ４）／２                （１）
になる。従って、図１の如く第２の電位Ｖ２と第４の電位Ｖ４をグランド電位Ｖｓｓ（＝０Ｖ）に設定すると、ＶＢＢＳ＝−Ｖ１／２になる。仮に設定値ＶＢＢＳを−１Ｖに設定するためには、第１の電位Ｖ１は２Ｖに設定すれば良いことになる。
【００４３】
従って、図１の判定回路において、Ｖ１＝２Ｖ、Ｖ２＝Ｖ４＝０Ｖに設定すれば、判定回路の判定出力Ｖｏが切り替わる遷移電圧が、動作温度や製造プロセスのばらつきの影響を受けない一定の設定判定レベルになることが理解される。被判定電位レベルＶｘ（＝ＶＢＢ）＝−１Ｖの時に、トランジスタＭ１，Ｍ２のゲート・ソース間電圧Ｖｇｓ＝−２Ｖに、ドレイン・ソース間電圧Ｖｄｓ＝−１Ｖに、そしてバックゲート・ソース間電圧Ｖｂｓ＝０Ｖで安定し、動作温度や製造プロセスのばらつきによる特性変動が同じになり、接続電位Ｖ３は第１の電位Ｖ１とグランド電位Ｖｓｓとの中間電位である１Ｖになる。
【００４４】
更に、図１の電位レベル判定回路では、トランジスタＭ３，Ｍ４を同じトランジスタで構成しその接続関係も同じにしているので、基準電位である第５の電位Ｖ５は、第１の電位Ｖ１とグランド電位Ｖｓｓとの中間電位である１Ｖに設定されている。
【００４５】
その結果、被検出電位レベルＶｘが
Ｖｘ＝−１Ｖの時、Ｖ３＝Ｖ５となり、
Ｖｘ＞−１Ｖの時、Ｖ３＞Ｖ５となり、判定出力ＶｏはＨレベルになり、
Ｖｘ＜−１Ｖの時、Ｖ３＜Ｖ５となり、判定出力ＶｏはＬレベルになる。
【００４６】
以上のように、電位Ｖ３とＶ５を比較することによって、被判定電位レベルと期待される設定値との大小関係を判定できる。しかも、その判定の境界レベルは、動作温度や製造プロセスのばらつきの影響を受けずに一定である。
【００４７】
尚、基準電位生成回路２３は、ＮチャネルトランジスタＭ３，Ｍ４を用いた抵抗分圧で基準電位Ｖ５を生成しているが、Ｐチャネルトランジスタや通常の抵抗を用いて抵抗分圧回路を構成してもよい。また、それ以外の構成であっても、Ｖ５＝（Ｖ１＋Ｖ４）／２の条件を満足すれば良い。
【００４８】
図２は、実施の形態例におけるＶＢＢ電位レベル判定回路の第２の例を示す図である。図１と対応する部分には同じ引用番号を付した。図２の判定回路は、入力回路２２のＰチャネルトランジスタＭ１，Ｍ２のバックゲートに第１の電位Ｖ１を印加し、基準電位生成回路２３をＰチャネルトランジスタＭ３，Ｍ４で構成したことが、図１の回路と異なる。
【００４９】
図２の判定回路では、第１及び第２のトランジスタＭ１、Ｍ２のバックバイアスに同じ電位Ｖ１を印加するので、両トランジスタを同じＮウエル領域内に形成することができ、集積回路の面積効率を高めることができる。それによって、両トランジスタのバックゲート・ソース間電圧Ｖｂｓは僅かに異なるので、図１の場合よりも動作温度や製造プロセスのばらつきの影響を受ける。しかし、ＭＯＳトランジスタのバックゲート・ソース間電圧Ｖｂｓの違いによる特性の違いはそれほど大きくないので、実用上受ける影響は少ない。
【００５０】
図３は、実施の形態例におけるＶＢＢ電位レベル判定回路の第３の例を示す図である。図１と対応する部分には同じ引用番号を付した。図３の判定回路は、入力回路２２のＰチャネルトランジスタＭ１，Ｍ２のバックゲートに内部電源Ｖｉｉを印加し、基準電位生成回路２３を抵抗ｒ３，ｒ４（＝ｒ３）で構成したことが、図１の回路と異なる。
【００５１】
この場合は両トランジスタＭ１，Ｍ２のバックゲートに内部電源Ｖｉｉを印加するので、Ｖ１発生回路２１やコンパレータ１１のＰチャネルトランジスタＭ１１，Ｍ１２，Ｍ５，Ｍ６と同じバックゲート電位になり、それらのＰチャンネルトランジスタと同じＮウエル領域内に形成することができ、更にレイアウト効率を高くすることができる。そして、それに伴う両トランジスタのバックゲート・ソース間電圧Ｖｇｓの違いによるトランジスタの特性の違いはそれほど大きくない。また、抵抗ｒ３，ｒ４は同じようにばらつくので、基準電位Ｖ５は一定に保たれる。
【００５２】
尚、両トランジスタＭ１，Ｍ２のバックゲートには、内部電源Ｖｉｉの代わりに、外部から供給される電源Ｖｃｃを印加しても良い。また、内部電源Ｖｉｉが外部の供給電源と同一である場合もある。
【００５３】
図４は、実施の形態例におけるＶＢＢ電位レベル判定回路の第４の例を示す図である。図１と対応する部分には同じ引用番号を付した。図４の判定回路は、入力回路２２の第１の電位Ｖ１を内部電源Ｖｉｉに接続し、その代わりに第２の電位Ｖ２を第２の電位発生回路２１からの電位に接続することが、図１の回路と異なる。その場合、第２の電位Ｖ２は、例えば１Ｖ程度と非常に低いので、第２の電位Ｖ２発生回路２１は、図１の発生回路と負荷回路及び電流源トランジスタが上下逆の関係になっている。即ち、ＮチャネルトランジスタＭ１１，Ｍ１２がグランド電位Ｖｓｓに接続されてカレントミラー回路からなる負荷回路を構成し、ＰチャネルトランジスタＭ１３，Ｍ１４がソース共通接続され、それにＰチャネルトランジスタＭ１５からなる電流源が接続される。かかる構成にすることにより、第２の電位Ｖ２が低くても、内部電源Ｖｉｉから第２の電位Ｖ２または基準電位Ｖｒｅｆとの間の電位差が十分とれるので、トランジスタＭ１３，Ｍ１４の動作に支障はない。
【００５４】
図４の例では、入力回路２２のトランジスタのソース、ドレイン、ゲートの設定すべき第１の電位Ｖ１，第２の電位Ｖ２，第４の電位Ｖ４のうち、第１の電位Ｖ１を内部電源Ｖｉｉに、第４の電位Ｖ４をグランド電位に設定し、残りの第２の電位Ｖ２を定電位発生回路２１により生成する。そして、この第２の電位Ｖ２は、上記した式（１）を満たす電位になるように、定電位発生回路２１により生成される。
【００５５】
図４の例において、被検出電位レベルＶｘの設定値ＶＢＢＳが−１Ｖとし、内部電源Ｖｉｉ＝２．４Ｖとすると、上記の式（１）を満たすためには、Ｖ２＝０．２Ｖにすれば良い。その場合、被検出電位レベルＶｘ（バックゲートバイアス電源ＶＢＢ）がＶｘ＝−１Ｖの時に、トランジスタＭ１，Ｍ２のゲート・ソース間電圧Ｖｇｓ＝−２．２Ｖ、ソース・ドレイン間電圧Ｖｄｓ＝−１．２Ｖ、バックゲート・ソース間電圧Ｖｂｓ＝０Ｖで安定し、動作温度や製造プロセスのばらつきによる特性の変動が同じになるので、接続点電位Ｖ３＝１．２Ｖで判定結果が反転する。
【００５６】
基準電位Ｖ５は、内部電源Ｖｉｉの中間電位の１．２Ｖに設定しているので、バックゲートバイアス電源ＶＢＢが供給される被検出電位レベルＶｘが、Ｖｘ＝−１Ｖの時は、Ｖ３＝Ｖ５になり、Ｖｘ＞−１Ｖの時は、Ｖ３＞Ｖ５になり検出出力ＶｏはＨレベルになり、Ｖｘ＜−１Ｖの時は、Ｖ３＜Ｖ５になり検出出力ＶｏはＬレベルになる。従って、バックゲートバイアス電源ＶＢＢが設定値ＶＢＢＳより高いか低いかを、温度やプロセスばらつきの影響を受けることなく判定することができる。
【００５７】
尚、図４において、トランジスタＭ１，Ｍ２のバックゲートを共に内部電源Ｖｉｉに接続しても良い。その場合は、図３と同様にＰチャネルトランジスタＭ１，Ｍ２を他のＰチャネルトランジスタと同じＮウエル領域内に形成することができ、レイアウト効率を上げることができる。
【００５８】
図５は、実施の形態例における昇圧電源Ｖｐｐの電位レベル判定回路の第１の例を示す図である。図５の電位レベル判定回路では、内部電源Ｖｉｉよりも高い昇圧電源Ｖｐｐが設定電位Ｖｐｐｓよりも高いか低いかを検出するために、入力回路２２を、Ｎチャネルトランジスタを直列接続した構成にする。そして、第１のトランジスタＭ１をグランド電位Ｖｓｓ側に接続し、第２のトランジスタＭ２を所定の第４の電位Ｖ４に接続し、第２のトランジスタＭ２のゲートに被検出電位Ｖｘとして昇圧電源Ｖｐｐが接続される。また、同様に、基準電圧Ｖ５生成回路２３は、ＮチャネルトランジスタＭ３，Ｍ４により構成される。それ以外の構成は、図１の構成と同等であり、対応する箇所に同じ引用番号を与えた。Ｖ４発生回路２１とコンパレータ１１とは、図１の構成と同じである。
【００５９】
図５の電位レベル判定回路の入力回路２２において、第１及び第２のトランジスタＭ１，Ｍ２は、同じチャネル長及びチャネル幅に設計される。そして、被検出電位Ｖｘが設定電位Ｖｐｐｓの近傍で、第１及び第２のトランジスタＭ１，Ｍ２の電気的状態が略同一になるように、電位Ｖ１，Ｖ２，Ｖ４が設定される。即ち、上記式（１）と同様に次の式（２）を満たすように各電位が設定される。
【００６０】
Ｖ２−Ｖｐｐｓ＝（Ｖ１−Ｖ４）／２                （２）
図５の例では、第１の電位がグランド電位Ｖｓｓに接続される。そして、第４の電位Ｖ４と第２の電位Ｖ２とが同じ電位に接続されているので、上記式（２）より、Ｖ４＝２Ｖｐｐｓ／３に第４の電位Ｖ４が設定されれば良い。かかる条件を満たす時、昇圧電源Ｖｐｐが判定レベルである設定値Ｖｐｐｓ近傍にある時に、トランジスタＭ１，Ｍ２は、同じ電気的状態（同じゲート・ソース間電圧、同じソース・ドレイン間電圧）になり、動作温度や製造プロセスのばらつきの影響を受けない。
【００６１】
図５の例では、Ｖ１＝０Ｖに設定されている。そして、判定レベルである設定値Ｖｐｐｓ＝３Ｖとすると、上記の式（２）に従えば、Ｖ４＝Ｖ２＝２Ｖに設定すれば、昇圧電源Ｖｐｐが設定値Ｖｐｐｓ近傍において、両トランジスタＭ１，Ｍ２のゲート・ソース間電圧Ｖｇｓ＝２．０Ｖ、ドレイン・ソース間電圧Ｖｄｓ＝１．０Ｖ、バックゲート・ソース間電圧Ｖｂｓ＝０Ｖと同じになり、動作温度や製造プロセスのばらつきによる影響を受けない。即ち、ばらついても両トランジスタの特性が同じように変動するので、接続点の電位Ｖ３は一定に保たれる。
【００６２】
また、基準電位Ｖ５を生成する回路２３についても、ばらつきに対してトランジスタＭ３，Ｍ４の特性が同様にばらつくので、基準電位Ｖ５は常に第４の電位Ｖ４の中間電位に維持される。
【００６３】
従って、図５の例では、昇圧電源Ｖｐｐ（＝Ｖｘ）＝３Ｖの時に、Ｖ３＝Ｖ５となり、Ｖｐｐ＞３Ｖの時に、Ｖ３＞Ｖ５になり、検出出力ＶｏはＨレベルになり、Ｖｐｐ＜３Ｖの時に、Ｖ３＜Ｖ５になり、検出出力ＶｏはＬレベルになる。従って、固定した設定値より高いか低いかの検出結果を、検出出力Ｖｏに生成することができる。
【００６４】
尚、図５の回路において、トランジスタＭ１，Ｍ２のバックゲートを共にグランド電位Ｖｓｓに接続しても良い。この場合でも、上記の例と同様に、両トランジスタＭ１，Ｍ２の特性ばらつきによる検出レベルの変動を防止することができる。
【００６５】
図６は、実施の形態例における昇圧電源Ｖｐｐの電位レベル判定回路の第２の例を示す図である。この例は、図４のＶＢＢ電位レベル判定回路に対応する例である。即ち、入力回路２２の第１の電位Ｖ１をグランド電源Ｖｓｓに接続し、第４の電位Ｖ４を内部電源Ｖｉｉに接続し、残りの設定すべき第２の電位Ｖ２を定電圧発生回路２１によって生成した電位に接続する。そして、第２のトランジスＭ２のゲートには、被検出電位Ｖｘとして昇圧電源Ｖｐｐを供給する。
【００６６】
図６の例でも、第１及び第２のトランジスタＭ１，Ｍ２のチャネル長とチャネル幅は同じに設計され、電気的状態は、昇圧電源Ｖｐｐが判定レベルである設定電位Ｖｐｐｓ近傍の時に上記式（２）を満たすように設定される。図６の例では、設定値Ｖｐｐｓ＝３Ｖとして、第１の電位Ｖ１が０Ｖで、第４の電位Ｖ４が内部電源Ｖｉｉ＝２．４Ｖとすると、上記式（２）から、第２の電位Ｖ２は、１．８Ｖに設定される。そのような電位に設定すると、被検出電位Ｖｘ＝Ｖｐｐｓ＝３Ｖの時に、両トランジスタＭ１，Ｍ２は、バックゲート・ソース間電圧Ｖｇｓ＝１．８Ｖ、ドレイン・ソース間電圧Ｖｄｓ＝１．２Ｖ、バックゲート・ソース間電圧Ｖｂｓ＝０Ｖと同じになり、動作温度や製造プロセスのばらつきによる影響を受けない。
【００６７】
そして、図６の例では、昇圧電源Ｖｐｐ（＝Ｖｘ）＝３Ｖの時に、Ｖ３＝Ｖ５となり、Ｖｐｐ＞３Ｖの時に、Ｖ３＞Ｖ５になり、検出出力ＶｏはＨレベルになり、Ｖｐｐ＜３Ｖの時に、Ｖ３＜Ｖ５になり、検出出力ＶｏはＬレベルになる。従って、固定した設定値より高いか低いかの検出結果を、検出出力Ｖｏに生成することができる。
【００６８】
尚、図６の回路においても、トランジスタＭ１，Ｍ２のバックゲートを共にグランド電位Ｖｓｓに接続しても良い。この場合でも、上記の例と同様に、両トランジスタＭ１，Ｍ２の特性ばらつきによる検出レベルの変動を防止することができる。
【００６９】
尚、上記の実施の形態例の電位レベル判定回路は、バックゲートバイアス電源ＶＢＢ以外のグランド電位より低い所定の電源電位や、昇圧電源Ｖｐｐ以外の内部電源Ｖｉｉより高い電源電位も、同様に判定することができる。
【００７０】
［第２の発明］
上記の第１の発明にかかる実施の形態例では、グランド電位より低いバックゲートバイアス電源ＶＢＢや内部電源より高い昇圧電源Ｖｐｐが、固定された設定値より高いか低いかの電位レベル判定を行う場合、設定値での判定の切り替わりが、動作温度や製造プロセスのばらつきの影響を受けないようにした。それに対して、第２の発明にかかる実施の形態例では、昇圧電源Ｖｐｐの設定値Ｖｐｐｓ自体が、内部電源Ｖｉｉに依存して変動する場合に、その変動する設定値が動作温度や製造プロセスのばらつきの影響を受けないようにする。
【００７１】
ここで、昇圧電源Ｖｐｐは、通常外部供給電源をもとにポンピング動作によって昇圧された電位を有する。そして、この昇圧電源Ｖｐｐを用いる内部電源生成回路が、昇圧電源Ｖｐｐよりも低い電位をもつ内部電源Ｖｉｉを生成する。ＤＲＡＭにおいて、セルトランジスタに印加される内部電源Ｖｉｉは、昇圧電源Ｖｐｐに対して、
Ｖｐｐ≧Ｃ×Ｖｉｉ＋Ｖｍ
の関係を有することが要求される。即ち、昇圧電源Ｖｐｐは、使用される内部電源Ｖｉｉに応じて上記の式を満足する程度の電位を有すればよい。従って、消費電力や効率の観点から、昇圧電源Ｖｐｐの判定の為の設定値は、Ｃ×Ｖｉｉ＋Ｖｍになることが好ましい。但し、Ｃは１．０〜１．３程度の定数、Ｖｍはセルトランジスタの閾値電圧より少し高い値である。即ち、使用される内部電源Ｖｉｉの電位に応じて、設定値Ｖｐｐｓも変動することが好ましい。そして、その設定値での判定の切り替わりは、動作温度や製造プロセスのばらつきに起因するトランジスタの特性の変化の影響を受けないようにする必要がある。
【００７２】
図７は、実施の形態例における昇圧電源Ｖｐｐの電位レベル判定回路の第３の例を示す図である。図７の電位レベル判定回路も、図５の例と同様に、定電圧発生回路２１，入力回路２２，基準電位生成回路２３、及びコンパレータ１１を有する。定電圧発生回路２１，基準電位生成回路２３、及びコンパレータ１１は、図５の例と同じ構成であり、同じ引用番号を与えた。図７の電位レベル判定回路は、入力回路２２の構成が、図５，６の構成と異なる。
【００７３】
入力回路２２は、ＮチャネルトランジスタＭ１，Ｍ２が、定電圧発生回路２１が生成する第１の電位Ｖ１と、グランド電位である第５の電位Ｖ５との間に直列に接続され、それらの接続点の電位Ｖ３が、コンパレータ１１に供給される。第１のトランジスタＭ１のゲートには、昇圧電源Ｖｐｐを抵抗ｒ１，ｒ２によって分圧した電位Ｖ２（＝ｒ２×Ｖｐｐ／（ｒ１＋ｒ２））が印加される。また、第２のトランジスタＭ２のゲートには、内部電源Ｖｉｉを抵抗ｒ３，ｒ４によって分圧された電位Ｖ４（＝ｒ４×Ｖｉｉ／（ｒ３＋ｒ４））が印加される。そして、昇圧電源Ｖｐｐが設定電位Ｖｐｐｓの時に、第１及び第２のトランジスタＭ１，Ｍ２の電気的状態、例えばゲート・ソース間電圧とソース・ドレイン間電圧、がほぼ同じになるように第１の電位Ｖ１や、抵抗値ｒ１，ｒ２，ｒ３，ｒ４が設定される。しかも、設定電位Ｖｐｐｓは、
Ｖｐｐｓ＝Ｃ×Ｖｉｉ＋Ｖｍ            （３）
を満たすように設定される。
【００７４】
両トランジスタＭ１，Ｍ２の電気的状態を等しくすると、次の式が導き出される。
【００７５】
Ｖｇｓ＝Ｖ２−Ｖ３＝Ｖ４−Ｖ５
Ｖｄｓ＝Ｖ１−Ｖ３＝Ｖ３−Ｖ５
これらの式から第３の電位Ｖ３を消去すると、
Ｖ２＝Ｖ４＋（Ｖ１−Ｖ５）／２
そこで、この式に、Ｖ２＝Ａ×Ｖｐｐｓ、Ｖ４＝Ｂ×Ｖｉｉを代入すると、
Ｖｐｐｓ＝（Ｂ／Ａ）Ｖｉｉ＋（Ｖ１−Ｖ５）／２Ａ      （４）
（但し、Ａ＝ｒ２／（ｒ１＋ｒ２），Ｂ＝ｒ４／（ｒ３＋ｒ４））になる。
【００７６】
従って、上記式（４）が上記式（３）を満足すれば、上記説明した条件が満たされることになる。即ち、
Ｂ／Ａ＝Ｃ
（Ｖ１−Ｖ５）／２Ａ＝Ｖｍ
になるように、抵抗値ｒ１〜ｒ４と第１及び第５の電位を設定すれば良い。その場合、比例係数Ｃ及び閾値より少し高い値Ｖｍは、任意の値に設定可能である。
【００７７】
その結果、電位レベル判定回路の判定レベル（設定値）Ｖｐｐｓは、使用される内部電源Ｖｉｉに応じて図１５で示したＶｐｐの線上の値に設定されることになる。しかも、その設定値Ｖｐｐｓでの判定は、動作温度や製造プロセスのばらつきの影響を受けない。
【００７８】
上記の式（４）に抵抗値ｒ１〜ｒ４、Ｖ５＝０を代入すると、
【００７９】
【数１】
0003606757.tif 000002
【００８０】
になる。そこで、上記式（３）においてＣ＝１，Ｖｍ＝２Ｖとして、昇圧電源の設定値ＶｐｐｓをＶｐｐｓ＝Ｖｉｉ＋２Ｖにするためには、上記式（５）において、第１の電位Ｖ１＝２Ｖ、第５の電位Ｖ５＝０、抵抗値はｒ１＝ｒ２，ｒ３＝ｒ４にすれば良い。
【００８１】
その結果、昇圧電源Ｖｐｐの電位レベルが設定値Ｖｐｐｓ＝Ｖｉｉ＋２Ｖの時に、トランジスタＭ１，Ｍ２が共に、
Ｖｇｓ＝Ｖｉｉ／２、Ｖｄｓ＝１Ｖ、Ｖｂｓ＝０Ｖ
の電気的状態になる。従って、電位レベル判定回路は、上記設定値Ｖｐｐｓの上下で判定出力ＶｏをＨレベル、Ｌレベルに切り換える。しかも、その切り替わりの動作は、動作温度や製造ばらつきの影響を受けない。
【００８２】
上記の電気的状態では、両トランジスタＭ１，Ｍ２は同じインピーダンスを有するので、接続点の電位Ｖ３は電位Ｖ１＝２Ｖとグランド電位Ｖｓｓとの中間電位である１Ｖになる。そこで、コンパレータ１１の基準電位Ｖ６も電位Ｖ１＝２Ｖとグランド電位Ｖｓｓとの中間電位に設定することで、Ｖｐｐ＝Ｖｉｉ＋２Ｖの時にＶ３＝Ｖ６になる。そして、Ｖｐｐ＞Ｖｉｉ＋２Ｖの時に、Ｖ３＞Ｖ６になり、検出出力ＶｏはＨレベル、Ｖｐｐ＜Ｖｉｉ＋２Ｖの時に、Ｖ３＜Ｖ６になり、検出出力ＶｏはＬレベルになる。
【００８３】
基準電位発生回路２３は、Ｎチャネルトランジスタ以外に、図２，３と同様にＰチャネルトランジスタや抵抗素子の抵抗分圧による構成にすることもできる。また、第１及び第２のトランジスタＭ１，Ｍ２のバックゲートを共にグランドＶｓｓまたはそれより低いバックバイアス電源ＶＢＢに接続しても良い。
【００８４】
図８は、実施の形態例における昇圧電源Ｖｐｐの電位レベル判定回路の第４の例を示す図である。この例では、入力回路２２の第１の電位Ｖ１を内部電源Ｖｉｉに、第４の電位Ｖ４を定電位発生回路２１の出力電位に、第５の電位Ｖ５をグランド電位Ｖｓｓにそれぞれ接続し、更に、トランジスタＭ１のゲートの第２の電位を、昇圧電源Ｖｐｐを抵抗分割した電位に接続する。
【００８５】
両トランジスタＭ１，Ｍ２がゲートソース間電圧Ｖｇｓとソースドレイン間電圧Ｖｄｓとを同じにして、電気的に同じ状態にすると、図７の例で示した通り、次の式になる。
【００８６】
Ｖ２＝Ｖ４＋（Ｖ１−Ｖ５）／２
そこで、Ｖ２＝ｒ２×Ｖｐｐ／（ｒ１＋ｒ２）、Ｖ１＝Ｖｉｉを代入すると、次の式が導かれる。
Ｖｐｐｓ＝Ｖｉｉ／２Ａ＋（Ｖ４−Ｖ５／２）／Ａ          （６）
（但し、Ａ＝ｒ２／（ｒ１＋ｒ２））
そこで、上記式（６）が上記設定値の式（３）を満足すれば、上記説明した条件が満たされることになる。即ち、
１／２Ａ＝Ｃ
（Ｖ４−Ｖ５／２）／Ａ＝Ｖｍ
になるように、抵抗値ｒ１〜ｒ４と第４及び第５の電位Ｖ４，Ｖ５を設定すれば良い。比例係数Ｃ及び閾値より少し高い値Ｖｍは、任意の値に設定可能である。
【００８７】
その結果、電位レベル判定回路の判定レベル（設定値Ｖｐｐｓ）は、使用される内部電源Ｖｉｉに応じて図１５で示したＶｐｐの線上の値に設定されることになる。しかも、その設定値Ｖｐｐｓでの判定は、動作温度や製造プロセスのばらつきの影響を受けない。
【００８８】
上記の式（６）に抵抗値ｒ１、ｒ２、Ｖ５＝０を代入すると、
【００８９】
【数２】
0003606757.tif 000003
【００９０】
になる。そこで、上記式（３）においてＣ＝１，Ｖｍ＝２Ｖとして、昇圧電源の設定値ＶｐｐｓをＶｐｐｓ＝Ｖｉｉ＋２Ｖにする場合ためには、上記式（７）において、第４の電位Ｖ４＝１Ｖ、第５の電位Ｖ５＝０、抵抗値はｒ１＝ｒ２にすれば良い。
【００９１】
その結果、昇圧電源Ｖｐｐの電位レベルが設定値Ｖｐｐｓ＝Ｖｉｉ＋２Ｖの時に、トランジスタＭ１，Ｍ２が共に、
Ｖｇｓ＝１Ｖ、Ｖｄｓ＝Ｖｉｉ／２、Ｖｂｓ＝０Ｖ
の電気的状態になる。従って、電位レベル判定回路は、上記設定値Ｖｐｐｓの上下で判定出力ＶｏをＨレベル、Ｌレベルに切り換える。しかも、その切り替わりの動作は、動作温度や製造ばらつきの影響を受けない。
【００９２】
上記の電気的状態では、両トランジスタＭ１，Ｍ２は同じインピーダンスを有するので、接続点の電位Ｖ３は電位Ｖ１＝Ｖｉｉとグランド電位Ｖｓｓとの中間電位であるＶｉｉ／２になる。そこで、コンパレータ１１の基準電位Ｖ６も内部電源Ｖｉｉとグランド電位Ｖｓｓとの中間電位Ｖｉｉ／２に設定することで、Ｖｐｐ＝Ｖｉｉ＋２Ｖの時にＶ３＝Ｖ６になる。そして、Ｖｐｐ＞Ｖｉｉ＋２Ｖの時に、Ｖ３＞Ｖ６になり、検出出力ＶｏはＨレベル、Ｖｐｐ＜Ｖｉｉ＋２Ｖの時に、Ｖ３＜Ｖ６になり、検出出力ＶｏはＬレベルになる。
【００９３】
基準電位発生回路２３は、ＰチャネルトランジスタＭ３，Ｍ４以外に、図１，３と同様にＮチャネルトランジスタや抵抗素子の抵抗分圧による構成にすることもできる。また、第１及び第２のトランジスタＭ１，Ｍ２のバックゲートを共にグランドＶｓｓまたはそれより低いバックバイアス電源ＶＢＢに接続しても良い。
【００９４】
以上の実施の形態例では、電位Ｖ１，Ｖ４，Ｖ５などを既存のグランド電源Ｖｓｓや内部電源Ｖｉｉに接続し、残りの電位を定電位発生回路２１が生成する定電位を利用した。しかしながら、本発明はこれらの組み合わせに限定されず、任意の電位を利用して、上記の式を満足するように抵抗値や電位を設定すれば、設定値での判定出力の切り替わりが、動作温度や製造プロセスのばらつきの影響を殆ど受けなくなる。
【００９５】
また、第２の発明の実施の形態例では、第１及び第２のトランジスタにＮチャネルトランジスタを利用して、被判定電位として昇圧電源を例にして説明した。本発明はこれに限定されず、第１及び第２のトランジスタがＰチャネルトランジスタにして、被判定電位として内部電源Ｖｉｉに依存して変化するバックゲートバイアス電源ＶＢＢに適用しても良い。その場合も、設定電位近傍の時に両トランジスタの電気的状態が同一になるように、各抵抗値や電位を設定すれば良い。
【００９６】
さらに、上記実施の形態例で電源Ｖｉｉを内部電源として説明した。しかしながら、既に述べた様に、外部から供給される電源を電源Ｖｉｉに利用する場合も、本発明は適用可能である。
【００９７】
【発明の効果】
以上、第１の本発明によれば、動作温度や製造プロセスのばらつきの影響を受けにくく、消費電流の少ない電位レベル判定回路を提供することができる。この電位レベル判定回路を利用することにより、動作温度や製造プロセスのばらつきの影響を受けにくく、消費電力の少ないＶＢＢ発生回路あるいはＶｐｐ発生回路を実現することができる。
【００９８】
更に、第２の発明によれば、昇圧電源Ｖｐｐの検出レベルを内部電源Ｖｉｉのレベルに応じて変わるＣ×Ｖｉｉ＋Ｖｍに設定することができ、しかも、その検出レベルは動作温度や製造プロセスのばらつきの影響を受けにくくすることができる。
【図面の簡単な説明】
【図１】実施の形態例におけるＶＢＢ電位レベル判定回路の第１の例を示す図である。
【図２】実施の形態例におけるＶＢＢ電位レベル判定回路の第２の例を示す図である。
【図３】実施の形態例におけるＶＢＢ電位レベル判定回路の第３の例を示す図である。
【図４】実施の形態例におけるＶＢＢ電位レベル判定回路の第４の例を示す図である。
【図５】実施の形態例における昇圧電源Ｖｐｐの電位レベル判定回路の第１の例を示す図である。
【図６】実施の形態例における昇圧電源Ｖｐｐの電位レベル判定回路の第２の例を示す図である。
【図７】実施の形態例における昇圧電源Ｖｐｐの電位レベル判定回路の第３の例を示す図である。
【図８】実施の形態例における昇圧電源Ｖｐｐの電位レベル判定回路の第４の例を示す図である。
【図９】従来のＶＢＢ電位レベル判定回路を示す図である。
【図１０】従来の他のＶＢＢ電位レベル判定回路を示す図である。
【図１１】従来の他のＶＢＢ電位レベル判定回路を示す図である。
【図１２】従来の昇圧電源Ｖｐｐの電位レベル判定回路を示す図である。
【図１３】従来の別の昇圧電源Ｖｐｐの電位レベル判定回路を示す図である。
【図１４】従来の別の昇圧電源Ｖｐｐの電位レベル判定回路を示す図である。
【図１５】図１４のＶｐｐ電位レベル判定回路における内部電源ＶＩＩと昇圧電源Ｖｐｐとの関係を示す図である。
【符号の説明】
Ｍ１        第１のトランジスタ
Ｍ２        第２のトランジスタ
ＶＢＢ              バックゲートバイアス電源
Ｖｐｐ        昇圧電源
Ｖｉｉ        内部電源
Ｖｓｓ        グランド電源
１１        コンパレータ
【図１】
0003606757.tif 000004
【図２】
0003606757.tif 000005
【図３】
0003606757.tif 000006
【図４】
0003606757.tif 000007
【図５】
0003606757.tif 000008
【図６】
0003606757.tif 000009
【図７】
0003606757.tif 000010
【図８】
0003606757.tif 000011
【図９】
0003606757.tif 000012
【図１０】
0003606757.tif 000013
【図１１】
0003606757.tif 000014
【図１２】
0003606757.tif 000015
【図１３】
0003606757.tif 000016
【図１４】
0003606757.tif 000017
【図１５】
0003606757.tif 000018