(57)【特許請求の範囲】
【請求項１】
複数のアクティブ領域を有し、各アクティブ領域は、第１不純物領域を有する第１領域と、第３不純物領域を有する第２領域と、第１領域と第２領域との間に位置し、第２不純物領域を有するベント領域とを含む半導体基板、
それぞれの第１不純物領域と第２不純物領域とに跨って形成される複数の第１ワードライン、
それぞれの第２不純物領域と第３不純物領域とに跨って形成される複数の第２ワードライン、
前記半導体基板、前記第１、第２ワードライン、さらに前記第２不純物領域に第２コンタクト孔を介して接続されるビットラインの上に形成されるとともに、第１不純物領域上に第１コンタクト孔を、第３不純物領域上に第３コンタクト孔を有する絶縁層、
それぞれの第２コンタクト孔を介してそれぞれの第２不純物領域と電気的に連結され、第１及び第２ワードラインと交差されるように形成される複数のビットライン、
それぞれの第１コンタクト孔を介してそれぞれの第１不純物領域と電気的に連結され、それぞれの第１領域の上側に六角形の平面形に形成された複数の第１キャパシタ、
それぞれの第３コンタクト孔を介してそれぞれの第３不純物領域と電気的に連結され、それぞれの第２領域の上側に六角形の平面形に形成された複数の第２キャパシタを含んでおり、
１つのアクティブ領域の前記第１キャパシタの六角形の１辺が前記第２キャパシタの六角形の１辺と前記第２コンタクト孔を間に置いて互いに平行に配列されるとともに、
前記第２キャパシタの六角形の前記１辺とその六角形の異なる他の１辺であって、第１ワードラインに最も近い頂点を互いに共通にする他の１辺が、前記第１キャパシタ及び第２キャパシタに隣接する他のアクティブ領域の第２キャパシタの六角形の１辺と平行に配列され、
前記第１コンタクト孔、第２コンタクト孔および第３コンタクト孔の中心点を連結する仮想線が一直線になるように、これらのコンタクト孔の群が配置され、
前記ビットラインを前記ワードラインを基準にして反時計回りに９０度未満（０゜＜θ1＜９０゜）になるように配置すると共に、前記仮想線が前記ビットラインを基準にして、反時計回りに０゜＜θ21＜９０゜の角(θ21)を有するように前記ビットラインが配列されていることを特徴とするＤＲＡＭセルアレイ。
【請求項２】
第１不純物領域、第２不純物領域、第３不純物領域を有する基板、
第１ワードライン、第２ワードライン、
第２コンタクト孔を介して第２不純物領域と電気的に接続されたビットライン、
前記半導体基板、前記第１、第２ワードライン、さらに前記第２不純物領域に第２コンタクト孔を介して接続されるビットラインの上に形成されるとともに、第１不純物領域上に第１コンタクト孔を、第３不純物領域上に第３コンタクト孔を有する絶縁層、
第１コンタクト孔を介して第１不純物領域に電気的に接続された第１キャパシタ、
第３コンタクト孔を介して第３不純物領域に電気的に接続された第２キャパシタ、を有する請求項１記載のＤＲＡＭセルアレイの構成要素を配列する方法において、
第１コンタクト孔、第２コンタクト孔、及び第３コンタクト孔の中心点を連結する仮想線が一直線になるようにコンタクト孔を配列するステップ、
第１コンタクト孔と第２コンタクト孔との間に第１ワードラインを配列するステップ、
第２コンタクト孔と第３コンタクト孔との間に第２ワードラインを、第２コンタクト孔の中心点を基準として第１ワードラインと左右対称になるように配列するステップ、
第２コンタクト孔の中心点を前記ビットラインの中心ライン上に位置させるステップ、
前記一直線の仮想線が、前記ビットラインを基準として、反時計回りに０°＜θ21＜９０°の角（θ21）を有するように、ビットラインを配列するステップ、
第１コンタクト孔の中心点と第３コンタクト孔の中心点がそれぞれ第１キャパシタと第２キャパシタの中心点にほとんど近接し、さらに、１つのアクティブ領域の前記第１キャパシタの六角形の１辺が前記第２キャパシタの六角形の１辺と前記第２コンタクト孔を間に置いて互いに平行に配列されるとともに、前記第２キャパシタの六角形の前記１辺とその六角形の異なる他の１辺であって、第１ワードラインに最も近い頂点を互いに共通にする他の１辺が、前記第１キャパシタ及び第２キャパシタに隣接する他のアクティブ領域の第２キャパシタの六角形の１辺と平行に配列されるように、前記第１キャパシタと第２キャパシタを配列するステップ、
を備え、
前記ビットラインが、ワードラインを基準にして、反時計回りに９０°未満（０°＜θ1＜９０°）になるように配列されたことを特徴とするＤＲＡＭセルアレイの構成要素を配列する方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ＤＲＡＭに関するもので、特にＤＲＡＭのセルアレイに関するものである。
【０００２】
【従来の技術】
一般に、半導体ＤＲＡＭ素子の集積化に伴って高集積化に有利な多くの種類のセルアレイのレイアウト及びその構造が提案された。即ち、１６ＭのＤＲＡＭ級まではＣＵＢ（Ｃａｐａｃｉｔｏｒ  Ｕｎｄｅｒ  Ｂｉｔ  Ｌｉｎｅ）構造が適用されたが、６４ＭのＤＲＡＭ級以後からはＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔ  Ｌｉｎｅ）構造に転換されている。
図１は、従来ＣＵＢ構造のセルアレイを示すレイアウト図及び構造断面図である。
図１に示すように、基板１上に並んで形成される複数のゲートライン２と、ゲートライン２間に跨って形成されると共に基板１に一部が接触して形成されるノード電極３と、ノード電極３の上に形成されるプレート電極４と、ノード電極３とプレート電極４との間に形成されるキャパシタ誘電体（図示せず）と、一部が基板１に接触するようにして、キャパシタ領域上にゲートライン２に垂直になるように一方向に形成されるビットライン５とを有している。すなわち、ノード電極３とプレート電極４からなるキャパシタ領域の上にビットライン５が形成されている構造である。
このようなＣＵＢ構造の場合には、高集積ＤＲＡＭに必要な高容量のキャパシタを得るためには、キャパシタの高さを高く形成しなければならない。しかし、キャパシタの高さを高めるとビットライン５のコンタクト孔の開口率が大きくなるため、コンタクト孔へ伝導材を埋込むときとビットライン５をパターニングするとき、技術的に多くの困難さがある。したがって、６４ＭのＤＲＡＭ級の素子では、新しいセルアレイ及びレイアウトが要求された。
【０００３】
図２は、従来のＣＯＢ構造のセルアレイを示すレイアウト図及び構造断面図である。
図２に示すように、基板１０上に並んで形成される複数のゲートライン１１と、基板１０に一部を接触させてゲートライン１１に垂直になる方向に形成されるビットライン１２と、ゲートライン１１間に跨って形成され、かつ一部を基板１０に接触させて形成される長方形のノード電極１３と、ノード電極１３上に形成されるプレート電極１４とを有する。図示しないが、当然ノード電極とプレート電極との間には誘電体が配置されている。
このようなＣＯＢ構造は、キャパシタが形成される前にビットライン１２を形成することにより、ビットライン１２が形成される領域までキャパシタ領域に利用できる。又、ビットライン１２がキャパシタより速く形成されるので、高容量のためにキャパシタの高さを高くしても、ビットライン１２のコンタクト孔の開口率が増加しないという特徴がある。即ち、ＣＯＢ構造を有するセルアレイ方式は、ビットラインの上側の面積をキャパシタ領域に用いることができ、かつキャパシタの高さを高くすることができるので、キャパシタの有効面積を増加させることができる。したがって、６４ＭのＤＲＡＭ及び２５６ＭのＤＲＡＭ等に使用されてきた。
【０００４】
【発明が解決しようとする課題】
しかし、ＣＯＢ構造を有するセルアレイ方式においては、下記のような問題点があった。
第１に、次世代デバイスの１ＧのＤＲＡＭ級以上では、セルの有効面積が極度に減少するため、キャパシタの有効面積を広くする技術では量産性を有するＤＲＡＭ素子を製造できなくなった。
第２に、長方形状の電極で配列されるため、パターンを形成するとき、パターンの縮小（ｓｈｒｉｎｋａｇｅ）現象により、キャパシタの電極領域が実際の設計値より大きく減少する。
第３に、ビットラインとビットラインとの間の間隙が狭くなるため、ビットラインの寄生容量が大きくなる。
そのため、メモリセルの設計時に要求される一定水準のセルのキャパシタの容量（ＣＳ  ）およびビットラインの寄生容量（ＣＢ）の値を維持するために、高いセルキャパシタの容量が要求されるので、高集積素子には不適である。
本発明は、このような問題点を解決するためのもので、高い誘電率と高い信頼性を有するＤＲＡＭ素子を提供することにその目的がある。
本発明の他の目的は、スピードの向上されたＤＲＡＭ素子を提供することにある。
【０００５】
本発明のＤＲＡＭセルアレイは、複数のアクティブ領域を有し、各アクティブ領域は、第１不純物領域を有する第１領域と、第３不純物領域を有する第２領域と、第１領域と第２領域との間に位置し、第２不純物領域を有するベント領域とを含む半導体基板、それぞれの第１不純物領域と第２不純物領域とに跨って形成される複数の第１ワードライン、それぞれの第２不純物領域と第３不純物領域とに跨って形成される複数の第２ワードライン、前記半導体基板、前記第１、第２ワードライン、さらに前記第２不純物領域に第２コンタクト孔を介して接続されるビットラインの上に形成されるとともに、第１不純物領域上に第１コンタクト孔を、第３不純物領域上に第３コンタクト孔を有する絶縁層、それぞれの第２コンタクト孔を介してそれぞれの第２不純物領域と電気的に連結され、第１及び第２ワードラインと交差されるように形成される複数のビットライン、それぞれの第１コンタクト孔を介してそれぞれの第１不純物領域と電気的に連結され、それぞれの第１領域の上側に六角形の平面形に形成された複数の第１キャパシタ、それぞれの第３コンタクト孔を介してそれぞれの第３不純物領域と電気的に連結され、それぞれの第２領域の上側に六角形の平面形に形成された複数の第２キャパシタを含んでおり、１つのアクティブ領域の前記第１キャパシタの六角形の１辺が前記第２キャパシタの六角形の１辺と前記第２コンタクト孔を間に置いて互いに平行に配列されるとともに、前記第２キャパシタの六角形の前記１辺とその六角形の異なる他の１辺であって、第１ワードラインに最も近い頂点を互いに共通にする他の１辺が、前記第１キャパシタ及び第２キャパシタに隣接する他のアクティブ領域の第２キャパシタの六角形の１辺と平行に配列され、前記第１コンタクト孔、第２コンタクト孔および第３コンタクト孔の中心点を連結する仮想線が一直線になるように、これらのコンタクト孔の群が配置され、前記ビットラインを前記ワードラインを基準にして反時計回りに９０度未満（０゜＜θ1＜９０゜）になるように配置すると共に、前記仮想線が前記ビットラインを基準にして、反時計回りに０゜＜θ21＜９０゜の角(θ21)を有するように前記ビットラインが配列されていることを特徴とする。
【０００６】
さらに、本発明は上記したＤＲＡＭセルアレイの構成要素を配列する方法にかかわり、第１コンタクト孔、第２コンタクト孔、及び第３コンタクト孔の中心点を連結する仮想線が一直線になるようにコンタクト孔を配列するステップ、第１コンタクト孔と第２コンタクト孔との間に第１ワードラインを配列するステップ、第２コンタクト孔と第３コンタクト孔との間に第２ワードラインを、第２コンタクト孔の中心点を基準として第１ワードラインと左右対称になるように配列するステップ、第２コンタクト孔の中心点を前記ビットラインの中心ライン上に位置させるステップ、前記一直線の仮想線が、前記ビットラインを基準として、反時計回りに０°＜θ21＜９０°の角（θ21）を有するように、ビットラインを配列するステップ、第１コンタクト孔の中心点と第３コンタクト孔の中心点がそれぞれ第１キャパシタと第２キャパシタの中心点にほとんど近接し、さらに、１つのアクティブ領域の前記第１キャパシタの六角形の１辺が前記第２キャパシタの六角形の１辺と前記第２コンタクト孔を間に置いて互いに平行に配列されるとともに、前記第２キャパシタの六角形の前記１辺とその六角形の異なる他の１辺であって、第１ワードラインに最も近い頂点を互いに共通にする他の１辺が、前記第１キャパシタ及び第２キャパシタに隣接する他のアクティブ領域の第２キャパシタの六角形の１辺と平行に配列されるように、前記第１キャパシタと第２キャパシタを配列するステップ、を備え、前記ビットラインが、ワードラインを基準にして、反時計回りに９０°未満（０°＜θ1＜９０°）になるように配列されたことを特徴とする。
【０００７】
【発明の実施の形態】
本発明の１実施形態ＤＲＡＭを添付図面を参照して、より詳細に説明する。
図３（ａ）は、本ＤＲＡＭの構成要素のアレイを示す平面図であり、図３（ｂ）は、図３（ａ）のＡ−Ａ′線上の構造断面図である。
図３（ａ）、（ｂ）に示すように、半導体基板２０のアクティブ領域２４には第１不純物領域を有する第１領域２１と、第３不純物領域を有する第２領域２２と、第１領域と第２領域との間に位置して第２不純物領域を有するベント領域２３とを含んでいる。第１ワードライン２５が第１不純物領域と第２不純物領域との間に跨って形成され、第２ワードライン２６が第２不純物領域と第３不純物領域との間に跨って形成される。絶縁層３０が上記した基板上に所定の厚さで形成される。その絶縁層には第１不純物領域上で第１コンタクト孔２７を、第２不純物領域上で第２コンタクト孔２８を、第３不純物領域上で第３コンタクト孔２９を有する。ビットライン３１は、前記ワードライン２５、２６と交差し、かつベント領域２３と交差するように斜めに延び、第２コンタクト孔２８を介してベント領域である第２不純物領域２３と電気的に連結される。第１キャパシタ３２が第１領域２１の上側に六角形の平面形に形成され、第１コンタクト孔２７を介して第１不純物領域と電気的に連結されている。同様に第２キャパシタ３３が第２領域２２の上側に六角形の平面形に形成され、第３コンタクト孔２９を介して第３不純物領域と電気的に連結されている。第１キャパシタ３１と第２キャパシタ３２とは図３ａに示すように図面上で上下にわずかにずれそれぞの六角形の一辺が第２コンタクト孔２８を間にして互いに向き合うように配置されている。
【０００８】
このとき、ビットライン３１の中心ラインは、第２コンタクト孔２８の中心点に殆ど近接してワードライン２５、２６に直角ではなく斜めに形成され、前記ベント領域２３の上を通るように形成される。そして、アクティブ領域２４のベント領域２３は、第１ワードライン２５の中心ラインと第２ワードライン２６の中心ラインとの間にビットラインの傾きとは別の方向に傾いて位置される。第２コンタクト孔２８を間に置いて配列された第１キャパシタ３２の辺と第２キャパシタ３３の辺は、それぞれ第２コンタクト孔２８から同一距離だけ離れて位置される。又、第１コンタクト孔２７の中心点と第２コンタクト孔２８の中心点、及び第３コンタクト孔２９の中心点を連結する仮想線は一直線になる。この仮想線は、ベント領域２３の中心ラインと第２コンタクト孔２８の中心点で交差する。そして、アクティブ領域２４の第１領域２１と第２領域２２の平面は、それぞれ長方形に形成される。アクティブ領域２４のベント領域２３の中心ラインはコンタクト孔２７、２８、２９の中心点を連結する仮想線と互いに平行にならない。第１コンタクト孔２７と第３コンタクト孔２９は、第１キャパシタ３２と第２キャパシタ３３の平面の六角形の中心に近接して位置され、第２コンタクト孔２８の中心はベント領域２３の中心に殆ど近接して位置される。又、アクティブ領域２４の第１領域２１は第１ワードライン２５に直交し、ベント領域２３は第１領域２１の先端部から９０゜〜１８０゜の角度で傾斜して延び、第２領域２２はベント領域２３の先端部からベント領域２３に対しては９０゜〜１８０゜の勾配を有し、第２ワードラインに対しては直交するように形成される。第１ワードライン２５と第２ワードライン２６は第２コンタクト孔２８を中心として左右対称になるように位置される。そして、ビットライン３１の中心ラインは、第１ワードライン２５と第２ワードライン２６の各中心ラインに対して、反時計回りに０゜＜θ１＜９０゜の角度（θ１）を有し、時計回りに９０゜＜θ２＜１８０゜の角度（θ２  ）を有する。
【０００９】
第１不純物領域２１、第２不純物領域２３、及び第１ワードライン２５は第１トランジスタを構成し、第２不純物領域２３、第３不純物領域２２、及び第２ワードライン２６は第２トランジスタを構成する。第１〜第３コンタクト孔２７、２８、２９は実質的に円形に形成される。ビットライン３１とワードライン２５、２６は、互いに同一レベル上に形成される。第１コンタクト孔２７と第３コンタクト孔２９は、相応するビットライン３１から同一距離に位置される。そして、キャパシタ３２、３３のノード電極及びプレート電極は、酸化時に高い絶縁抵抗を有する金属成分を含んだ物質の中のいずれかの１つで形成される。この高い絶縁抵抗を有する金属成分を含んだ物質は、Ｐｔ、ＲｕＯ２、ＩｒＯ２等である。そして、キャパシタ３２、３３の高誘電膜は、単一グレイン（ｓｉｎｇｌｅ  ｇｒａｉｎ）を有するように形成する。又、キャパシタ３２、３３のノード電極と高誘電膜は相互作用をし、ノード電極と高誘電膜物質の選択は誘電体物質の結晶配向性を顧慮して選択する。この時、高誘電膜は、Ｔａ２Ｏ５、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＰｂＺｒＯ３、ＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ３）、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）、ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ＰＮＺＴ（（Ｐｂ、Ｎｂ）（Ｚｒ、Ｔｉ）Ｏ３）の中のいずれかの１つで形成される。
【００１０】
図４は、本ＤＲＡＭのセルアレイを示す平面図である。
図４に示すように、半導体基板４０には複数のアクティブ領域４４を有する。各アクティブ領域４４は第１不純物領域を有する第１領域４１と、第３不純物領域を有する第２領域４２と、第１領域４１と第２領域４２との間に位置し、第２不純物領域を有するベント領域４３とを含む。それぞれの第１不純物領域４１と第２不純物領域４３との間に跨って複数の第１ワードライン４５が形成され、それぞれの第２不純物領域４３と第３不純物領域４４との間に跨って複数の第２ワードライン４６が形成されている。基板４０のワードライン４５、４６上に絶縁層５０が形成され、その絶縁層５０には、それぞれの第１不純物領域に第１コンタクト孔４７、それぞれの第２不純物領域上に第２コンタクト孔４８、そしてそれぞれの第３不純物領域上に第３コンタクト孔４９を有する。それぞれの第２コンタクト孔４８を介して第２不純物領域と電気的に連結され、それぞれのアクティブ領域４４のベント領域４３上で第１、及び第２ワードライン４５、４６と交差されるようにビットライン５１が形成されている。
それぞれの第１コンタクト孔４７を介してそれぞれの第１不純物領域と電気的に連結され、第１領域４１の上側に六角形の平面を有するように第１キャパシタ５２が形成され、それぞれの第３コンタクト孔４９を介してそれぞれの第３不純物領域と電気的に連結され、第２領域４２の上側に六角形の平面を有するように第２キャパシタ５３が形成されている。それぞれの第１と第２のキャパシタはその六角形の１辺が他方のキャパシタの六角形の１辺と第２コンタクト孔４８を間に置いて互いに向き合うようにして、互いに平行に配列される。
【００１１】
各ビットライン５１はワードライン４５、４６と交差される方向に配置され、第２コンタクト孔４８の中心点を連結するように傾斜させて延長されている。各ビットライン５１に両側に配置される第１コンタクト孔４７と第３コンタクト孔４９はそのビットライン５１から同一距離に位置される。各ビットライン５１の中心ラインは当該する第２コンタクト孔４８の中心点に殆ど近接して前記ベント領域４３の上側に形成される。各アクティブ領域４４のベント領域４３は相応する第１ワードライン４５の中心ラインと相応する第２ワードライン４６の中心ラインとの間で傾いて位置されるが、第１領域４１と第２領域４２は並行である。そして、各第２コンタクト孔４８を間に向かい合っている第１キャパシタ５２の１辺と第２キャパシタ５３の１辺は、それぞれ第２コンタクト孔４８から同一距離だけ離れて位置される。
【００１２】
各アクティブ領域４４上の第１コンタクト孔４７の中心点と第２コンタクト孔４８の中心点、及び第３コンタクト孔４９の中心点を連結する仮想線は一直線になる。この仮想線はベント領域４３の中心ラインとは平行でなく、第２コンタクト孔４８の中心点で交差する。各第１領域４１と各第２領域４２の平面は長方形に形成される。各第１コンタクト孔４７と各第３コンタクト孔４９は、それぞれの第１キャパシタ５２と第２キャパシタ５３の平面である六角形の中心に近接して位置され、それぞれの第２コンタクト孔４８の中心はそれぞれのベント領域４３の中心に殆ど近接して位置される。アクティブ領域４４の第１領域４１は第１ワードライン４５に直交されるように形成され、ベント領域４３は第１領域４１の先端部から９０゜〜１８０゜の勾配で延び、第２領域４２はベント領域４３の先端部から、ベント領域４３に対して９０゜〜１８０゜の勾配を有し、第２ワードライン４６に対しては直交されるように形成される。
各第１ワードライン４５と第２ワードライン４６は、第２コンタクト孔４８を中心として左右対称になるように位置される。各ビットライン５１の中心ラインは、相応する第１ワードライン４５と第２ワードライン４６の各中心ラインに対して、反時計回りに０゜＜θ１１＜９０゜の角度（θ１１）を有し、時計回りに９０゜＜θ１２＜１８０゜の角度（θ１２）を有する。そして、各第１不純物領域と第２不純物領域、及び対応する第１ワードライン４５は第１トランジスタを構成し、各第２不純物領域と第３不純物領域、及び対応する第２ワードライン４６は第２トランジスタを構成する。前記コンタクト孔４７、４８、４９は、実質的に円形に形成される。そして、各ビットライン５１と相応するワードライン４５、４６は、互いに同一レベル上に形成される。各第１コンタクト孔４７と各相応する第３コンタクト孔４９は、相応するビットライン５１から同一距離に位置される。そして、キャパシタ５２、５３のノード電極及びプレート電極は、酸化時に高い絶縁抵抗を有する金属成分を含んだ物質の中のいずれかの１つで形成される。この高い絶縁抵抗を有する金属成分を含んだ物質は、Ｐｔ、ＲｕＯ２、ＩｒＯ２等である。そして、キャパシタ５２、５３の高誘電膜は、単一グレイン（ｓｉｎｇｌｅ  ｇｒａｉｎ）を有するように形成する。又、キャパシタ５２、５３のノード電極と高誘電膜は相互作用をし、ノード電極と高誘電膜物質の選択は誘電体物質の結晶配向性を顧慮して選択する。この高誘電膜は、Ｔａ２Ｏ５、ＳｒＴｉＯ３、ＢａＴｉＯ３、ＰｂＺｒＯ３  、ＢＳＴ、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴの中のいずれかの１つで形成される。
【００１３】
上記のようにキャパシタのノード電極を六角形に形成する理由を説明すれば、下記の通りである。
図５は、キャパシタノード電極の形態によるパターニング時のパターンの歪曲現象を示す平面図である。
図５に示すように、一般的な従来のセル構造は、長方形のノードを取っている。これは電極領域を極大化でき、セルの配列が長方形ノードに適するようになっているためである。しかし、長方形ノードは、パターニングのために、フォトエッチング工程を進行すれば、パターンが歪曲して、キャパシタ領域が大きく減少する。その理由は、フォトエッチング工程時の光の散乱のため、パターン周縁の角部でパターン歪曲現象が発生するためである。そのため、長方形ノードに配列されるセル構造では、４つの長方形パターンの角が１地点で出会うので、全体的にキャパシタの有効面積を大きく減らすことになる。即ち、キャパシタ領域に使用できないデッドスペースが大きく増加する。
一方、六角形の形状のノードでは、３個の三角形パターンの先鋭にされた選択部の一つが他の二つの間に入り込むように形成できるので、パターンの歪曲が生じてもそれによる減少分が少なくキャパシタの面積を極大化できる。
【００１４】
【発明の効果】
以上で説明したように、本発明のＤＲＡＭは、下記ような効果がある。
第１に、ビットラインの間隙が広く形成されるので、ビットラインの静電容量が大きく減少する。したがって、メモリセル設計時に要求される一定水準のセルキャパシタの容量（ＣＳ）／ビットラインの寄生容量（ＣＢ）の値からセルキャパシタの容量を著しく低くしてもセルの動作が可能である。
第２に、ビットラインの寄生容量が少ないため、セル動作の信頼性が向上し、スピードが改善される。
第３に、ビットライン形成時の工程マージンがよい。
第４に、セルの配列を六角形のノード電極に配列することによりパターニング時の歪曲現象を最小化してキャパシタの面積を極大化させることができる。
第５に、高誘電膜が六角形のノード電極を中心に３中点を有する結晶粒界が生じて、各キャパシタの単位高誘電膜が単一グレインを有するように容易に調節できる。
第６に、キャパシタが単一グレインを有する高誘電膜で構成されるので、誘電率が高くて漏洩電流が低い。
【図面の簡単な説明】
【図１】従来のＣＵＢ構造のセルアレイを示すレイアウト図と構造断面図。
【図２】従来ＣＯＢ構造のセルアレイを示すレイアウト図及び構造断面図。
【図３】実施形態のＤＲＡＭの構成要素のアレイを示す平面図（ａ）とＡ−Ａ′線上の構造断面図（ｂ）。
【図４】本発明のＤＲＡＭのセルアレイを示す平面図。
【図５】キャパシタノード電極の形態によるパターニング時のパターンの歪曲現象を示す平面図。
【符号の説明】
２０、４０    基板              ２１、４１    第１領域
２２、４２    第２領域          ２３、４３    ベント領域
２４、４４    アクティブ領域    ２５、４５    第１ワードライン
２６、４６    第２ワードライン  ２７、４７    第１コンタクト孔
２８、４８    第２コンタクト孔  ２９、４９    第３コンタクト孔
３０、５０    絶縁層            ３１、５１    ビットライン
３２、５２    第１キャパシタ    ３３、５３    第２キャパシタ
【図１】
0003629123.tif 000002
【図２】
0003629123.tif 000003
【図３】
0003629123.tif 000004
【図４】
0003629123.tif 000005
【図５】
0003629123.tif 000006