(57)【特許請求の範囲】
【請求項１】
一般セルアレイ及び冗長セルアレイで構成され、外部から入力されるバンク選択ビットに応答していずれか一つが選択される複数のバンクと、
所定の第１制御信号及び第２制御信号に応答して外部から入力されるアドレスを受けてテストモード信号を発生するテストモード判別手段と、
前記バンク選択ビット及び前記テストモード信号に応答して選択されたいずれか一つのバンクメモリセルアレイの一般セルアレイ及び冗長セルアレイのうちいずれか一つを選択する冗長テスト制御手段とを備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第１制御信号は外部から入力されるローアドレスストローブ信号に応じてイネーブルされるパルス信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２制御信号は外部から入力されるチップ選択信号、コラムアドレスストローブ信号及びライトイネーブル信号が論理的に組み合わせられた信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記テストモード判別手段は、
前記第１制御信号に応答して前記アドレスを伝達する第１伝達手段と、
前記第１伝達手段を通して伝達された信号を貯蔵する第１ラッチと、
前記第１ラッチの出力信号を反転させる第１反転手段と、
前記第２制御信号に応答して前記第１反転手段の出力信号を伝達する第２伝達手段と、
前記第２伝達手段を通して伝達された信号を貯蔵する第２ラッチと、
前記第２ラッチの出力信号を反転させて前記テストモード信号を出力する第２反転手段と、
前記第１ラッチの入力端をプレチャージさせる第１プレチャージ手段と、
前記第２ラッチの入力端をプレチャージさせる第２プレチャージ手段とを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
一般セルアレイ及び冗長セルアレイでそれぞれ構成され、外部から入力されるバンク選択ビットに応答していずれか一つが選択される複数のバンクを有する半導体メモリ装置において、
冗長制御信号に応答していずれか一つが活性化し、前記一般セルアレイをアドレシングするローデコーディング手段と前記冗長セルアレイをアドレシングする冗長ローデコーディング手段と、
前記冗長制御信号に応答していずれか一つが活性化し、前記一般セルアレイをアドレシングするコラムデコーディング手段と前記冗長セルアレイをアドレシングする冗長コラムデコーディング手段と、
所定の第１及び第２制御信号に応答して外部から入力されるアドレスを受けてテストモード信号を発生するテストモード判別手段と、
前記バンク選択ビット及び前記テストモード信号に応答して前記冗長制御信号を発生する冗長セルテスト制御手段とを備えることを特徴とする半導体メモリ装置。
【請求項６】
前記第１制御信号は外部から入力されるローアドレスストローブ信号に応じてイネーブルされるパルス信号であることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第２制御信号は外部から入力されるチップ選択信号、コラムアドレスストローブ信号及びライトイネーブル信号が論理的に組み合わせられる信号であることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記テストモード判別手段は、
前記第１制御信号に応答して前記アドレスを伝達する第１伝達手段と、
前記第１伝達手段を通して伝達された信号を貯蔵する第１ラッチと、
前記第１ラッチの出力信号を反転させる第１反転手段と、
前記第２制御信号に応答して前記第１反転手段の出力信号を伝達する第２伝達手段と、
前記第２伝達手段を通して伝達された信号を貯蔵する第２ラッチと、
前記第２ラッチの出力信号を反転させて前記テストモード信号を出力する第２反転手段と、
前記第１ラッチの入力端をプレチャージさせる第１プレチャージ手段と、
前記第２ラッチの入力端をプレチャージさせる第２プレチャージ手段とを含むことを特徴とする請求項５に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にテストに際して一般セルと冗長セルを区分するための信号を印加するための別途のパッドを要求しない半導体メモリ装置に関する。
通常、メモリ装置のメモリセルアレイは一般（Normal）セルアレイと冗長（Redundant ）セルアレイで構成されている。
【０００２】
前記メモリ装置のテストに際しては、従来は一般セルのみについてテストを行って修理可能な程度の不良であれば、修理を行う。その後、再びテストを行ってテストをパスするもののみを組み込んだ。
しかしながら、かかるテスト方法においては、冗長セルに不良のあるときは修理にも係わらず、再び不良が発生することがある。したがって、近来は修理する前に冗長セルのみについてテストを行い、良好な冗長セルのみを用いて修理することにより、修理後の不良可能性を減らす方法を用いている。これに関し、冗長セルテストを具現するための多くの研究が行われつつある。
【０００３】
図１は冗長セルテストを具現するための従来の半導体メモリ装置の概略ブロック図である。
図１を参照すれば、前記従来の半導体メモリ装置は、メモリセルアレイ２４、アドレス入力パッド１０（ＰＡ０〜ＰＡ１３）、ローアドレスバッファ１２、ローデコーディング手段１４、冗長ローデコーディング手段１６、コラムアドレスバッファ１８、コラムデコーディング手段２０、及び冗長コラムデコーディング手段２２を備えている。メモリセルアレイ２４は一般セルアレイ（ＲＡ１３Ｂ，ＣＡ１３Ｂ領域）及び冗長セルアレイ（ＲＡ１３及びＣＡ１３領域）で構成される。アドレス入力パッドのうち、ＰＡ０乃至ＰＡ１２はパッケージ工程時、アドレスが印加されるピンに連結されるパッドであり、ＰＡ１３はテスト時にのみ用いられるパッドである。ローアドレスバッファ１２はアドレス入力パッドを通して入力される前記アドレスのうち、ローアドレスをバッファリングする。ローデコーディング手段１４及び冗長ローデコーディング手段１６は外部から印加されるアドレスのうち、ローアドレスをデコーディングするものであり、ローデコーディング手段１４は一般セルアレイのためのものであり、冗長ローデコーディング手段１６は冗長セルアレイのためのものである。コラムアドレスバッファ１８はアドレス入力パッドを通して入力されるアドレスのうち、コラムアドレスをバッファリングするものであり、コラムデコーディング手段２０は一般セルアレイのためのものであり、冗長コラムデコーディング手段２２は冗長セルアレイのためのものである。
【０００４】
前記従来のメモリ装置において、正常的なアドレシングのために必要なアドレスはパッド（ＰＡ０〜ＰＡ１２）を通して印加される。しかしながら、一般セルアレイ及び冗長セルの両方についてテストを行うためには、一般セルと冗長セルを区分するための別途の信号が求められる。このような機能を果たす信号がＰＡ１３を通して印加される。すなわち、一般セルアレイ（ＲＡ１３Ｂ及びＣＡ１３Ｂ領域）及び冗長セルアレイ（ＲＡ１３及びＣＡ１３領域）についてテストを行うため、前記アドレス入力パッド１０（ＰＡ０〜ＰＡ１３）のうちアドレス入力パッドＰＡ１３が用いられる。前記アドレス入力パッドＰＡ１３を通して入力されるアドレスの最上位のビットがロジック“０”のときは前記一般セルが選択され、ロジック“１”のときは前記冗長セルが選択されるように構成されている。
【０００５】
図１を参照してメモリセルアレイについてのテストを行うため、一般セル及び冗長セルを選択するときの動作を簡単に説明すると次の通りである。
アドレスがアドレス入力パッド１０（ＰＡ０〜ＰＡ１３）を通して外部から入力されると、ローアドレスバッファ１２及びコラムアドレスバッファ１８が前記アドレスを受けてバッファリングする。
【０００６】
この際、前記アドレスが一般セルを選択するアドレスのとき、すなわち、前記アドレスの最上位のビットがロジック“０”のときはロープレデコーダ１４ａ及びコラムプレデコーダ２０ａが活性化する。
次に、ローデコーダ１４ｂ及びコラムデコーダ２０ｂが前記ロープレデコーダ１４ａ及びコラムプレデコーダ２０ａの出力を受けてデコーディングして一般セル（ＲＡ１３Ｂ及びＣＡ１３Ｂ領域）を選択する。
【０００７】
一方、前記アドレス入力パッドＰＡ１３に印加される信号がロジック“１”の場合は（すなわち、冗長セルに対するテストが行われるとき）、冗長ローフューズボックス１６ａ及び冗長コラムフューズボックス２２ａが活性化する。
次に、冗長ローデコーダ１６ｂ及び冗長コラムデコーダ２２ｂが前記冗長ローフューズボックス１６ａ及び冗長コラムフューズボックス２２ｂの出力を受けてデコーディングして冗長セル（ＲＡ１３及びＣＡ１３領域）を選択する。
【０００８】
すなわち、このような半導体メモリ装置は正常動作時に求められるアドレスの他、テストモード時に一般セルと冗長セルを区分するための信号を印加するための別途のアドレス入力パッドを必要とする短所がある。これにより、テストのための手段であるプローブカードの製作時、前記追加されるアドレス入力パッドに該当する他のアドレス入力ピンが追加されるべき短所がある。
【０００９】
さらに、従来の半導体メモリ装置は正常動作時に求められるアドレス中の一部にバンク選択アドレスが含まれている場合も、上述したように一般セルと冗長セルを区分するための信号を印加するための別途のアドレスを要求する短所がある。
【００１０】
【発明が解決しようとする課題】
したがって、本発明の目的はテストに際して一般セルと冗長セルを区分するための信号を印加するための別途のパッドを要求しない半導体メモリ装置を提供するにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体メモリ装置は、一般セルアレイ及び冗長セルアレイで構成され、外部から入力されるバンク選択ビットに応答していずれか一つが選択される複数のバンクと、所定の第１及び第２制御信号に応答して外部から入力されるアドレスを受けてテストモード信号を発生するテストモード判別手段と、前記バンク選択ビット及び前記テストモード信号に応答して選択されたいずれか一つのバンクメモリセルアレイの一般セルアレイ及び冗長セルアレイのうちいずれか一つを選択する冗長テスト制御手段とを備えることを特徴とする。
【００１２】
望ましい実施例によれば、前記第１制御信号は外部から入力されるローアドレスストローブ信号に応じてイネーブルされるパルス信号である。前記第２制御信号は外部から入力されるチップ選択信号、コラムアドレスストローブ信号及びライトイネーブル信号が論理的に組み合わせられた信号である。前記テストモード判別手段は、前記第１制御信号に応答して前記アドレスを伝達する第１伝達手段と、前記第１伝達手段を通して伝達された信号を貯蔵する第１ラッチと、前記第１ラッチの出力信号を反転させる第１反転手段と、前記第２制御信号に応答して前記第１反転手段の出力信号を伝達する第２伝達手段と、前記第２伝達手段を通して伝達された信号を貯蔵する第２ラッチと、前記第２ラッチの出力信号を反転させて前記テストモード信号を出力する第２反転手段と、前記第１ラッチの入力端をプレチャージさせる第１プレチャージ手段と、前記第２ラッチの入力端をプレチャージさせる第２プレチャージ手段とを含む。
【００１３】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
図２は冗長セルテストを具現するための本発明によるメモリ装置の概略ブロック図である。
図２を参照すれば、前記本発明による半導体メモリ装置は、一般セルアレイ（ＲＡ１３Ｂ及びＣＡ１３Ｂ領域）及び冗長セルアレイ（ＲＡ１３及びＣＡ１３領域）で構成されるメモリセルアレイ４４と、外部から印加されるアドレスを受ける入力パッド３０（Ａ０〜Ａ１３）と、前記アドレス入力パッド３０（Ａ０〜Ａ１３）を通して入力される前記アドレスのうち、ローアドレスをバッファリングするローアドレスバッファ３２と、冗長制御信号ＲＥＤに応答していずれか一つが活性化し、前記一般セルアレイ（ＲＡ１３Ｂ及びＣＡ１３Ｂ領域）のローラインをアドレシングするローデコーディング手段３４及び前記冗長セルアレイ（ＲＡ１３及びＣＡ１３領域）のローラインをアドレシングする冗長ローデコーディング手段３６と、前記アドレス入力パッド３０（Ａ０〜Ａ１３）を通して入力される前記アドレスのうち、コラムアドレスをバッファリングするコラムアドレスバッファ３８と、前記冗長制御信号ＲＥＤに応答していずれか一つが活性化し、前記一般セルアレイ（ＲＡ１３Ｂ及びＣＡ１３Ｂ領域）のコラムラインをアドレシングするコラムデコーディング手段４０及び前記冗長セルアレイ（ＲＡ１３及びＣＡ１３領域）のコラムラインをアドレシングする冗長コラムデコーディング手段４２とを備える。かつ、前記本発明による半導体メモリ装置は、第１、第２及び第３制御信号（ＰＲＰ１Ｄ，ＷＣＢＲＳＥＴ，ＰＶＣＣＨ）に応答して前記アドレスまたはアドレスの組合せ信号を受けてテストモードの進入を知らせるテストモード信号ＰＲＣＴを発生するテストモード判別手段４６と、前記アドレス中のバンク選択ビット及び前記テストモード信号ＰＲＣＴに応答して前記冗長制御信号ＲＥＤを発生する冗長セルテスト制御手段４８とをさらに備える。
【００１４】
ここで、前記メモリセルアレイ４４は前記アドレスバンクのうち、バンク選択ビットに応答していずれか一つが選択される多数のバンクで構成されている。かつ、前記ローデコーディング手段３４は、前記ローアドレスバッファ３２を通して入力されるローアドレスをプレデコーディングするロープレデコーダ３４ａと、前記冗長制御信号ＲＥＤに応答して活性化し、前記ロープレデコーダ３４ａの出力信号を再びデコーディングして前記一般セルアレイ（ＲＡ１３Ｂ及びＣＡ１３Ｂ領域）のローラインをアドレシングするローデコーダ３４ｂとで構成される。かつ、前記冗長ローデコーディング手段３６は、前記ローアドレスが冗長セルを選択するアドレスのときに活性化する冗長ローフューズボックス３６ａと、前記冗長制御信号ＲＥＤに応答して活性化し、前記冗長ローフューズボックス３６ａの出力信号を再びデコーディングして前記冗長セルアレイ（ＲＡ１３及びＣＡ１３領域）のローラインをアドレシングする冗長ローデコーダ３６ｂとで構成される。
【００１５】
前記コラムデコーディング手段４０は、前記コラムアドレスバッファ３８を通して入力されるコラムアドレスをプレデコーディングするコラムプレデコーダ４０ａと、前記冗長制御信号ＲＥＤに応答して活性化し、前記コラムプレデコーダ４０ａの出力信号を再びデコーディングして前記一般セルアレイ（ＲＡ１３Ｂ及びＣＡ１３Ｂ領域）のコラムラインをアドレシングするコラムデコーダ４０ｂとで構成される。かつ、前記冗長コラムデコーディング手段４２は、前記コラムアドレスが冗長セルを選択するアドレスのときに活性化する冗長コラムフューズボックス４２ａと、前記冗長制御信号ＲＥＤに応答して活性化し、前記冗長コラムフューズボックス４２ａの出力信号を再びデコーディングして前記冗長セルアレイ（ＲＡ１３及びＣＡ１３領域）のコラムラインをアドレシングする冗長コラムデコーダ４２ｂとで構成される。
【００１６】
前記第１制御信号ＰＲＰ１Ｄは外部から入力されるローアドレスストローブ信号ＲＡＳに応じてイネーブルされるパルス信号であり、前記第２制御信号ＷＣＢＲＳＥＴは外部から入力されるチップ選択信号ＣＳ、コラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥが論理的に組み合わせられた信号であり、前記第３制御信号ＰＶＣＣＨはプレチャージ信号である。
【００１７】
図３は図２に示した本発明による半導体メモリ装置のメモリセルアレイに対するアドレシングを説明するための図面である。ここでは、図２のメモリセルアレイ４４が二つのバンクで構成されており、入力パッドＡ１３を通して入力されるアドレスの最上位のビットがバンク選択ビットに用いられたことを示している。
図３を参照すれば、前記メモリセルアレイの第１バンクの一般セル５０はアドレスの最上位のビットが“ロー”レベル（Ａ１３Ｂ）のときに選択され、前記第１バンクのコラム及びロー冗長セル５２，５４は前記アドレスの最上位のビットが“ハイ”レベル（Ａ１３）のときに選択される。
【００１８】
同様に第２バンクの一般セル５６は前記アドレスの最上位のビットが“ハイ”レベル（Ａ１３）のときに選択され、前記第２バンクのコラム及びロー冗長セル５８，６０は前記アドレスの最上位のビットが“ロー”レベル（Ａ１３Ｂ）が選択される。
図４は図２に示した本発明による半導体メモリ装置のテストモード判別手段の具体回路図である。
【００１９】
図４を参照すれば、前記テストモード判別手段は、第１制御信号ＰＲＰ１Ｄに応答してアドレス又はアドレスの組合せ信号ＡＤＤＲｉ（Ａｉ）を伝達する伝達手段ＴＭ１と、前記伝達手段ＴＭ１を通して伝達された信号を貯蔵するラッチ６２と、前記ラッチ６２の出力信号を反転させる反転手段Ｉ４、第２制御信号ＷＣＢＲＳＥＴに応答して前記反転手段Ｉ４の出力信号を伝達する伝達手段ＴＭ２と、前記伝達手段ＴＭ２を通して伝達された信号を貯蔵するラッチ６４と、前記ラッチ６４の出力信号を反転させてテストモードの進入を知らせるテストモード信号ＰＲＣＴを出力する反転手段Ｉ７と、第３制御信号ＰＶＣＣＨに応答して前記ラット６２の入力端をプレチャージさせるプレチャージ手段ＭＰ１と、前記第３制御信号ＰＶＣＣＨに応答して前記ラッチ６４の入力端をプレチャージさせるプレチャージ手段ＭＰ２とを含む。ここで、前記伝達手段ＴＭ１は、トランスミッションゲートで構成され、前記第１制御信号ＰＲＰ１Ｄが論理“ハイ”のときにターンオンされる。かつ、前記伝達手段ＴＭ２もトランスミッションゲートで構成され、前記第２制御信号ＷＣＢＲＳＥＴが論理“ハイ”のときにターンオンされる。前記ラッチ６２は二つのインバータＩ２，Ｉ３で構成され、前記ラッチ６４も二つのインバータＩ５，Ｉ６で構成される。前記反転手段Ｉ４，Ｉ７はそれぞれインバータで構成される。かつ、前記プレチャージ手段ＭＰ１，ＭＰ２はそれぞれＰＭＯＳトランジスタで構成される。
【００２０】
図５は図２に示した半導体メモリ装置のセモリセルアレイのテストを行うためのタイミング図である。
図２のメモリセルアレイのテストを行うための一般セル及び冗長セルを選択するときの動作を図３乃至図５を参照して説明すると、次のとおりである。
図５のタイミング図に示したように、まず図２のメモリ装置の外部からチップ選択信号ＣＳ、ローアドレスストローブ信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、クロック信号ＣＬＫのいずれも“ロー”レベルの状態に入力されるとき、すなわちモードレジスタセット（ＭＲＳ）サイクルで図４の第１及び第２制御信号ＰＲＰ１Ｄ、ＷＣＢＲＳＥＴが“ハイ”レベルとなる。これにより、アドレス又はアドレスの組合せＡｉにより図４のテストモードの判別回路の出力信号であるテストモード信号ＰＲＣＴが活性化する。
【００２１】
この際、前記モードレジスタセットサイクルのとき、入力されるアドレスの最上位のビットＡ１３のバンク選択ビットが“ハイ”レベルであれば、図示しない経路を通して図３の第１バンクが選択され、前記バンク選択ビットが“ロー”レベルであれば、図３の第２バンクが選択される。
前記モードレジスタセット（ＭＲＳ）サイクルの経過後、再び前記チップ選択信号ＣＳが“ロー”レベル、ローアドレスストローブ信号ＲＡＳが“ロー”レベル、コラムアドレスストローブ信号ＣＡＳ及びライトイネーブル信号ＷＥのいずれも“ハイ”レベルの状態に入力されるとき、アクティブサイクルが設定される。
【００２２】
前記モードレジスタセットサイクルのときに第１バンクが選択された場合、前記アクティブサイクルのときに入力されるバンク選択ビットが“ロー”レベルであれば、図２の冗長セルテスト制御手段４８の出力信号である冗長制御信号ＲＥＤに応じてロー及びコラムデコーディング手段３４，４０が活性化して前記第１バンクの一般セル５０が選択される。かつ、前記アクティブサイクルのときに入力されるバンク選択ビットが“ハイ”レベルであれば、冗長制御信号ＲＥＤにより冗長ロー及び冗長コラムデコーディング手段３６，４２が活性化して第１バンクの冗長セル５２，５４が選択される。
【００２３】
前記モードレジスタセットサイクルのときに第２バンクが選択された場合、前記アクティブサイクルのときに入力されるバンク選択ビットが“ロー”レベルであれば、冗長ロー及び冗長コラムデコーディング手段３６，４２が活性化して前記第２バンクの冗長セル５８，６０が選択される。かつ、前記アクティブサイクルのときに入力されるバンク選択ビットが“ハイ”レベルであれば、冗長制御信号ＲＥＤによりロー及びコラムデコーディング手段３４，４０が活性化して前記第２バンクの一般セル５６が選択される。
【００２４】
【発明の効果】
したがって、上述した本発明による半導体メモリ装置では、追加されるパッドなしにバンク選択に用いられる同じ入力パッドＡ１３を用いて一般セルまたは冗長セルを順次に選択してテストが行える。
かつ、本発明は前記実施例に限るものでなく、本発明の技術的な思想内で当技術分野における通常の知識を持つ者により様々な変形が可能なのは明らかである。
【図面の簡単な説明】
【図１】従来の、冗長セルテストを具現するためのメモリ装置の概略ブロック図である。
【図２】本発明による、冗長セルテストを具現するためのメモリ装置の概略ブロック図である。
【図３】図２に示した半導体メモリ装置のメモリセルアレイに対するアドレシングを説明するための図である。
【図４】図２に示した半導体メモリ装置のテストモード判別手段の具体回路図である。
【図５】図２に示した半導体メモリ装置のメモリセルアレイのテストを行うためのタイミング図である。
【符号の説明】
３０    入力パッド
３２    ローアドレスバッファ
３４    ローデコーディング手段
３４ａ  ロープレデコーダ
３４ｂ  ローデコーダ
３６    冗長ローデコーディング手段
３６ａ  冗長ローフューズボックス
３６ｂ  冗長ローデコーダ
３８    コラムアドレスバッファ
４０    コラムデコーディング手段
４０ａ  コラムプレデコーダ
４０ｂ  コラムデコーダ
４２    冗長コラムデコーディング手段
４２ａ  冗長コラムフューズボックス
４２ｂ  冗長コラムデコーダ
４４    メモリセルアレイ
４６    テストモード判別手段
４８    冗長セルテスト制御手段
５０    第１バンクの一般セル
５２    コラム冗長セル
５４    ロー冗長セル
５６    第２バンクの一般セル
５８    コラム冗長セル
６０    ロー冗長セル
６２    ラッチ
６４    ラッチ
ＲＥＤ            冗長制御信号
ＰＲＰ１Ｄ        第１制御信号
ＷＣＢＲＳＥＴ    第２制御信号
ＰＶＣＣＨ        第３制御信号
Ｉ２，Ｉ３，Ｉ５，Ｉ６    インバータ
Ｉ４，Ｉ７    反転手段
ＣＬＫ    クロック信号
ＣＳ    チップ選択信号
ＲＡＳ    ローアドレスストローブ信号
ＣＡＳ    コラムアドレスストローブ信号
ＷＥ    ライトイネーブル信号
ＭＲＳ    モードレジスタセット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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