(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたストレージ電極と、
前記ストレージ電極の下部に形成されたバリア層と、
前記ストレージ電極およびバリア層の側壁に形成されたスペーサと、
前記バリア層の下部に形成され、前記バリア層を基板と接続するためのコンタクトホール及びスペーサとスペーサの間にトレンチの形成された絶縁層と、
前記ストレージ電極の上部及び前記トレンチの内部に形成され前記バリア層とは前記スペーサで離隔された誘電体膜と、
前記誘電体膜の上部に形成されたプレート電極と、
を具備しており、
前記ストレージ電極と前記スペーサとは共に白金で形成されることを特徴とするキャパシタ。
【請求項２】
前記誘電体膜は、PbZrTiO3、BaSrTiO3、SrTiO3、BaTiO3、PbTiO3及びBi4Ti3O12からなる群から選択されたいずれか一つより形成されたことを特徴とする請求項１記載のキャパシタ。
【請求項３】
半導体基板上に絶縁層を形成した後パタニングして前記絶縁層にコンタクトホールを形成する段階と、
前記コンタクトホールを導電性プラグで埋め立てる段階と、
コンタクトホールを埋め立てる前記段階で得られた結果物上にバリア層及び導電層を順に形成する段階と、
ストレージ電極のパターン形成のためのマスクを利用して前記導電層及びバリア層をパタニングする段階と、
パタニングされた前記導電層からなるストレージ電極及びパタニングされたバリア層の側壁にスペーサを形成する段階と、
前記スペーサをマスクとして前記絶縁層を蝕刻して前記絶縁層上にトレンチを形成する段階と、
トレンチを形成する前記段階で得られた結果物上にキャパシタの誘電体膜を形成する段階と、
前記誘電体膜の上部にキャパシタのプレート電極を形成する段階とを具備しており、
前記ストレージ電極と前記スペーサとを共に白金で形成することを特徴とするキャパシタの製造方法。
【請求項４】
PbZrTiO3、BaSrTiO3、SrTiO3、BaTiO3、PbTiO3及びBi4Ti3O12からなる群から選択されたいずれか一つより前記誘電体膜を形成することを特徴とする請求項３記載のキャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のキャパシタ及びその製造方法に係り、さらに詳細には隣接したストレージ電極の間に漂遊キャパシタンスが形成されることを防止し得るキャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ(Dynamic Random Access Memory)装置の集積度が増加するにつれ、制限されたセルの面積内でキャパシタンスを増やすための様々な方法が提案されている。この方法は、▲１▼誘電体膜を薄膜化する方法、▲２▼キャパシタの有効面積を増やす方法、および、▲３▼誘電定数の大きい物質を使用する方法の三つに分けられる。
【０００３】
このうち、上記▲１▼の方法は、誘電体膜の厚さを１００Å以下に薄膜化する場合ファウラノードハイム(Fowler-Nordheim) 電流によって信頼性が落ちるので大容量のメモリ素子に適用しにくいという短所がある。
また、上記▲２▼の方法は、製造工程が複雑になるにつれ製造収率が低下されて高コストになるという短所がある。
【０００４】
従って、最近では上記▲３▼の方法である、高誘電率の材料、例えばSrTiO3 (以下、「ＳＴＯ」という) 、BaSrTiO3( 以下、「ＢＳＴ」という) などを誘電体膜として用いる方法が提案されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のように高誘電率の材料を用いて積層形キャパシタを製造する場合、隣接したストレージ電極の間で漂遊キャパシタンスが発生する。この漂遊キャパシタンスは、隣接したストレージ電極の間に、プレート電極無しに誘電物質のみ存する場合に発生するキャパシタンスである。これは素子の誤動作を招き、高誘電物質で誘電体膜を形成する場合にはなお深刻である。これを図１Ａ〜図１Ｃを参照して説明する。
【０００６】
図１Ａ〜図１Ｃは従来の技術によるキャパシタの製造方法を段階的に示した断面図である。
図１Ａを参照すれば、半導体基板１０上に絶縁層１２を形成した後、前記基板１０を露出させるコンタクトホールを形成し、前記コンタクトホールの内部を導電物質で埋め立てて導電性プラグ１４を形成する。次いで、前記結果物上に導電物を蒸着して導電層１６を形成し、酸化物を蒸着した後パタニングしてマスク層１８を形成する。
【０００７】
図１Ｂを参照すれば、前記マスク層（図１Ａの１８）を蝕刻マスクとして前記導電層１６を蝕刻してストレージ電極１７を形成する。
図１Ｃを参照すれば、ストレージ電極１７の形成された前記結果物上にBSTO等の絶縁物及び導電物質を蒸着して誘電体膜２０及びキャパシタプレート電極２２を順に形成する。ここで、符号ｓは漂遊キャパシタンスの発生される部分を示す。
【０００８】
前記した従来の一般的なストレージ電極の形成方法によれば、隣接したストレージ電極の間で漂遊キャパシタンスが生ずる問題がある。
本発明の目的は、漂遊キャパシタンスの発生を根本的に抑制し得るキャパシタを提供することにある。
本発明の他の目的は、前記キャパシタを製造するに適した製造方法を提供するすることにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために本発明は、半導体基板上に前記基板と接続するように形成されたストレージ電極と、前記ストレージ電極の下部に形成され、前記ストレージ電極を基板と接続するためのコンタクトホール及び隣接した前記ストレージ電極の間にトレンチの形成された絶縁層と、前記ストレージ電極の上部及び前記トレンチの内部に形成された誘電体膜と、前記誘電体膜の上部に形成されたプレート電極とを具備することを特徴とするキャパシタを提供する。
【００１０】
この際、前記絶縁層の表面の前記トレンチの深さは前記誘電体膜の厚さより深く形成され、前記誘電体膜は２００Å〜５００Åの厚さに形成されることが望ましい。
前記の目的を達成するために本発明はさらに、半導体基板上に形成されたストレージ電極と、前記ストレージ電極の下部に形成されたバリア層と、前記ストレージ電極およびバリア層の側壁に形成されたスペーサと、前記バリア層の下部に形成され、前記バリア層の基板と接続するためのコンタクトホール及びスペーサとスペーサの間にトレンチの形成された絶縁層と、前記ストレージ電極の上部及び前記トレンチの内部に形成され前記バリア層とは前記スペーサで離隔された誘電体膜と、前記誘電体膜の上部に形成されたプレート電極を具備しており、前記ストレージ電極と前記スペーサとは共に白金で形成されることを特徴とするキャパシタを提供する。
【００１１】
この際、前記誘電体膜はPbZrTiO3（以下、「ＰＺＴ」という）、ＢＳＴ、ＳＴＯ、BaTiO3、PbTiO3及びBi4Ti3O12から選択されたいずれか一つより形成され、前記バリア層は耐火金属で形成されることが望ましい。
前記他の目的を達成するために本発明は、半導体基板上に絶縁層を形成した後パタニングしてコンタクトホールを形成する第１段階と、前記コンタクトホールを導電性プラグで埋め立てる第２段階と、前記第２段階で得られた結果物上に導電層を形成する第３段階と、前記導電層上にマスク層を形成する第４段階と、前記第４段階で得られた結果物に対するオーバーエッチングを施してキャパシタのストレージ電極を形成し、前記絶縁層の表面にトレンチを形成する第５段階と、前記第５段階で得られた結果物上にキャパシタの誘電体膜を形成する第６段階と、前記誘電体膜の上部にキャパシタのプレート電極を形成する第７段階とを具備することを特徴とするキャパシタの製造方法を提供する。
【００１２】
本発明の望ましい実施例によれば、前記絶縁層の表面の前記トレンチの深さは前記誘電体膜の厚さより深く形成する。
前記他の目的を達成するために本発明はさらに、半導体基板上に絶縁層を形成した後パタニングしてコンタクトホールを形成する段階と、前記コンタクトホールを導電性プラグで埋め立てる段階と、コンタクトホールを埋め立てる前記段階で得られた結果物上にバリア層及び導電層を順に形成する段階と、ストレージ電極のパターン形成のためのマスクを利用して前記導電層及びバリア層をパタニングする段階と、パタニングされた前記導電層からなるストレージ電極及びパタニングされたバリア層の側壁にスペーサを形成する段階と、前記スペーサをマスクとして前記絶縁層を蝕刻して前記絶縁層上にトレンチを形成する段階と、トレンチを形成する前記段階で得られた結果物上にキャパシタの誘電体膜を形成する段階と、前記誘電体膜の上部にキャパシタのプレート電極を形成する段階とを具備しており、前記ストレージ電極と前記スペーサとを共に白金で形成することを特徴とするキャパシタの製造方法を提供する。
【００１３】
ここで、前記スペーサを形成するための導電物は５００Åの厚さに形成することが望ましい。
【００１４】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
図２Ａ〜図２Ｃは、本発明の第１実施例によるキャパシタの製造方法を段階的に示したものである。続く図面において、前記図１Ａ〜図１Ｃと同一の参照符号は実質的に同一の部材を示す。
【００１５】
図２Ａは、半導体基板１０上にマスク層１８を形成する段階を示す。半導体基板１０上に絶縁物、例えばＢＰＳＧを塗布して前記基板１０上に形成された素子により発生された前記基板１０の表面の屈曲を平坦化させるための絶縁層１２を形成する。次に、写真蝕刻工程より前記基板１０上に積層された層、例えば前記絶縁層１２を蝕刻してキャパシタのストレージ電極を前記基板の例えば図示しないソース領域に接続させるためのコンタクトホールを形成する。次いで、コンタクトホールの形成された前記結果物上に導電物質、例えば不純物のドーピングされた多結晶シリコンを蒸着した後エッチバックして、前記コンタクトホールの内部を導電性プラグ１４で埋め立てる。
【００１６】
次いで、導電性プラク１４の形成された結果物上に導電物、例えば不純物のドーピングされた多結晶のシリコンを蒸着して導電層１６を形成し、前記導電層上に絶縁物、例えば酸化物を蒸着した後パタニングしてマスク層１８を形成する。図２Ｂは、ストレージ電極１７を形成する段階を示す。前記マスク層１８を蝕刻マスクとして前記導電層（図２Ａの１６）を蝕刻することによりストレージ電極１７を形成する。この際、前記導電層蝕刻時オーバーエッチングを施してストレージ電極１７の間の絶縁層１２の表面にトレンチｔを形成する。
【００１７】
ここで、前記オーバーエッチングは次に形成される誘電体膜の厚さに応じて異なる条件で施されることが望ましい。即ち、前記オーバーエッチングは前記トレンチの深さが誘電体膜の厚さより深く形成されるように施す。例えば誘電体膜を２００Å〜５００Åの厚さにする場合、オーバーエッチングは前記トレンチｔが前記絶縁層１２の表面から３００Å〜６００Å程度の深さに形成されるように施す。
【００１８】
図２Ｃは、キャパシタの誘電体膜２０及びプレート電極２２を形成する段階を示す。トレンチの形成された前記結果物上に絶縁物、例えばシリコン酸化物を蒸着してキャパシタの誘電体膜２０を形成する。次いで、前記誘電体膜２０の上部に導電物を蒸着してキャパシタのプレート電極２２を形成する。
前記本発明の第１実施例によれば、隣接したストレージ電極１７の間に存する絶縁層１２に対するオーバーエッチを行って絶縁層１２の表面に誘電体膜２０の厚さより深いトレンチを形成することにより、ストレージ電極とストレージ電極との間の漂遊キャパシタンスが発生しないようにする。従って、素子の誤動作が防げるのみならず、ストレージ電極の表面の全体に電荷蓄積が可能なのでキャパシタの有効面積を増加させ得る。
【００１９】
図３は本発明の第２実施例によるキャパシタの構造を示す。
この第２実施例は、高誘電物質、例えばＢＳＴなどを用いて誘電体膜２０を形成する例であり、この際ストレージ電極及びプレート電極は金属、例えば白金（Ｐｔ）を用いて形成することが望ましい。これは、多結晶シリコンをストレージ電極及びプレート電極として使用する場合、前記電極とＢＳＴ膜との界面にSiO2層が形成され、これにより全体の誘電率が大幅に減るためである。白金のような金属をストレージ電極の材料として用いる場合には、シリコンの拡散防止及び界面抵抗の減少のために、ストレージ電極とシリコン層との間にバリア層を形成することが望ましい。
【００２０】
図３を参照すれば、前記第１実施例と同様の方法で導電性プラグ１４の形成された結果物上に、例えばＴｉ及びＴｉＮを蒸着してバリア層１５を形成する。以後の段階は前記第１実施例と同一に行われる。
本発明の第２実施例は、ストレージ電極１７と導電性プラグ１４との間にバリア層１５を形成することを除いては前記第１実施例と同一である。
【００２１】
前記本発明の第２実施例によれば、ストレージ電極の間の漂遊キャパシタンスの発生を防止しキャパシタの有効面積を増加させる上、高誘電物質で誘電体膜を形成することによりキャパシタンスを増加させ得る。
図４Ａ〜図５Ｅは、本発明の第３実施例によるキャパシタの製造方法を段階的に示した断面図である。続く図面において、前記図２Ａ〜図３と同一の参照符号は実質的に同一の部材を示す。
【００２２】
図４Ａは、半導体基板１０上にマスク層１８を形成する段階を示す。導電性プラグ１４を形成する段階まで前記第１実施例と同一に行った後、導電性プラグ１４の形成された前記結果物上に、耐火金属例えばＴｉ及びＴｉＮを用いてバリア層１５を形成する。前記バリア層１５上に導電物、例えば白金を蒸着して導電層１６を形成し、前記導電層１６上に酸化物を蒸着した後パタニングしてマスク層１８を形成する。
【００２３】
ここで、前記バリア層１５は２００Å〜４００Å、望ましくは３００Å位の厚さに形成し、前記導電層１６は２０００Å〜４０００Å、望ましくは３０００Å程度の厚さに形成する。前記絶縁層１４は、ＢＰＳＧの他にＳＯＧ系列の絶縁物を用いることも可能である。
前記のように白金をストレージ電極として使用する場合、望ましい実施例によれば、前記マスク層１８はフォトレジスト層及び絶縁層、例えば酸化膜の二重層に形成することが望ましい。
【００２４】
前記バリア層１５は、前記導電層１６と導電性プラグ１４との間に白金シリサイドが形成されることを防ぎ、また導電層１６と絶縁層１２との間では接着力を増加させる役割をする。
図４Ｂは、ストレージ電極１７を形成する段階を示す。前記マスク層１８を蝕刻マスクとして前記導電層（図４Ａの１６）及びバリア層１５を蝕刻することによりストレージ電極１７を形成する。
【００２５】
ここで、前記白金で形成された導電層１６及びバリア層１５は、例えばSF6 及びCl2 の混合されたガスをもって２００℃の温度で蝕刻するか、またはCl2 、O2、Arの混合されたガスを用いて常温で蝕刻する。
図４Ｃは、スペーサ３０を形成する段階を示す。ストレージ電極１７の形成された前記結果物上に、導電物、例えば白金を蒸着した後、異方性蝕刻して前記ストレージ電極１７及びバリア層１５の側壁にスペーサ３０を形成する。
【００２６】
ここで、スペーサ３０を形成するために前記導電物は５００Å位の厚さに形成し、前記ストレージ電極１７と同一な物質で形成することが望ましい。この際、前記スペーサ３０は非導電物で形成することもできる。前記スペーサ３０は、前記バリア層１５が次に形成される誘電体膜と接触されないようにするために設けられる。即ち、前記スペーサ３０はバリア層１５と誘電体膜が接触してバリア層１５が酸化されることを防ぐ役割をする。
【００２７】
図５Ｄは、絶縁層１２にトレンチｔを形成する段階を示す。スペーサ３０の形成された前記結果物をオーバーエッチングして前記絶縁層１２にトレンチｔを形成する。ここで、前記オーバーエッチングは前記第１実施例と同じように次に形成される誘電体膜の厚さに応じて異なるエッチング条件で施すことが望ましい。第５Ｅは、キャパシタの誘電体膜２０及びプレート電極２２を形成する段階を示す。トレンチの形成された前記結果物上に高誘電率の物質、例えばＢＳＴを蒸着してキャパシタの誘電体膜２０を形成する。次いで、前記誘電体膜２０の上部に導電物、例えば白金を蒸着してキャパシタのプレート電極２２を形成する。
【００２８】
本発明の第３実施例は、ストレージ電極１７とバリア層１５の側壁にスペーサ３０を形成することを除いては前記第２実施例と同一である。
前記第３実施例によれば、ストレージ電極の間の漂遊キャパシタンスの発生を防止しキャパシタの有効面積を増加させ得る上、導電性スペーサ３０をバリア層１５とストレージ電極１７の側壁に形成することによりバリア層１５と誘電体膜２０の接触を防止してバリア層１５の酸化を抑制することができる。
【００２９】
本発明によれば、隣接したストレージ電極の間に存する絶縁層の表面に誘電体膜の厚さより深いトレンチを形成することによりストレージ電極とストレージ電極との間の漂遊キャパシタンスが発生されないようにする。従って、素子の誤動作が防げるのみならず、ストレージ電極の表面の全体に電荷蓄積が可能なのでキャパシタの有効面積を増やし得る。
【図面の簡単な説明】
【図１】Ａ〜Ｃは、従来の技術によるキャパシタの製造方法を段階的に示した断面図である。
【図２】Ａ〜Ｃは、本発明の第１実施例によるキャパシタの製造方法を段階的に示した断面図である。
【図３】本発明の第２実施例によるキャパシタの構造を示す断面図である。
【図４】Ａ〜Ｃは、本発明の第３実施例によるキャパシタの製造方法を段階的に示した断面図である。
【図５】ＤおよびＥは、本発明の第３実施例によるキャパシタの製造方法を段階的に示した断面図である。
【符号の説明】
１０      半導体基板
１２      絶縁層
１４      導電性プラグ
１５      バリア層
１６      導電層
１７      ストレージ電極
１８      マスク層
２０      誘電体膜
２２      プレート電極
３０      スペーサ
【図１】
0003720434.tif 000002
【図２】
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【図３】
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【図４】
0003720434.tif 000005
【図５】
0003720434.tif 000006