(57)【特許請求の範囲】
【請求項１】
Ｐ型シリコンのシリコン基板に形成される、交互金属仮想接地（ＡＭＧ）読み出し専用メモリ（ＲＯＭ）アレーであって、各セグメントがＲＯＭデータ蓄積セルの複数の行と複数の列により規定される複数のセグメントに分割されるＲＯＭセルマトリックスを含むアレーにおいて、各ＡＭＧ  ＲＯＭアレーセグメントが、
シリコン基板に形成される並列で間隔をあけられた複数の埋込Ｎ＋ビット線からなり、一つ置きの埋込ビット線がＲＯＭセルマトリックスの接触ドレインビット線を規定するために各セグメントにおける第１及び第２のそれぞれの位置で導電性接触線により接触され、第１および第２の隣接する接触ドレインビット線間に配置される各埋込Ｎ＋ビット線が非接触であって予め選択された複数のＲＯＭデータ蓄積セルに対して区画されたソースビット線を形成するのに充分な長さに区画されることによりアレーセグメントにおけるＲＯＭデータ蓄積セルの列を規定し、かくしてＲＯＭデータ蓄積セルの第１列が前記区画されたソースビット線と第１の隣接する接触ドレインビット線との間に接続され、ＲＯＭデータ蓄積セルの第２列が前記区画されたソースビット線と第２の隣接する接触ドレインビット線との間に接続され、
アレーセグメントにおける各接触ドレインビット線に対して、第１及び第２のセグメント選択切換トランジスタが、前記接触ドレインビット線と該接触ドレインビット線の第１及び第２の接触位置との間にそれぞれ接続され、接触ドレインビット線と第１及び第２の接触位置との間での電流の流れを可能にするためにセグメント選択信号に応答することと、
ＡＭＧ  ＲＯＭアレーセグメントにおける各区画されたソースビット線に対して、第１及び第２の内部選択切換トランジスタが前記区画されたソースビット線の第１及び第２の端部と前記区画されたソースビット線に関連した第１の隣接する接触ドレインビット線との間にそれぞれ接続され、前記区画されたソースビット線と前記第１の隣接する接触ドレインビット線との間での電流の流れを可能にするために内部選択信号に応答し、第１及び第２の外部選択切換トランジスタが前記区画されたソースビット線の第１及び第２の端部と前記区画されたソースビット線に関連した第２の隣接する接触ドレインビット線との間にそれぞれ接続され、前記区画されたソースビット線と前記第２の隣接する接触ドレインビット線との間での電流の流れを可能にするために外部選択信号に応答することからなることを特徴とするＡＭＧ  ＲＯＭアレー。
【請求項２】
導電性接触線が、該導電性接触線の長さ全体にわたって、埋込Ｎ＋ビット線に概ね並列に走るように形成される、請求項１のＡＭＧ  ＲＯＭアレー。
【請求項３】
ＲＯＭデータ蓄積セルＭＯＳトランジスタからなり、内部選択切換トランジスタ及び外部選択切換トランジスタがＭＯＳトランジスタからなる、請求項１のＡＭＧ  ＲＯＭアレー。
【請求項４】
請求項１の交互金属仮想接地（ＡＭＧ）読み出し専用メモリ（ＲＯＭ）アレーにおける、選択されたデータ蓄積セルを読み出す方法において、
選択されたデータ蓄積セルが配置されるセグメントの第１及び第２のセグメント選択線と外部選択線とに正の電源電圧をもたらし、
選択されたデータ蓄積セルのワード線に前記正の電源電圧をもたらし、
前記セグメントにおける内部選択線及び他の全てのワード線を接地に保ち、
前記ドレインビット線を予備充電するために、前記セグメントにおける全てのドレインビット線に読み出し電圧を印加し、及び
前記選択されたセルを読み出すために、前記選択されたセルのドレインビット線を接地することからなる方法。
【請求項５】
Ｐ型導電性のシリコン基板に交互金属仮想接地（ＡＭＧ）読み出し専用メモリ（ＲＯＭ）アレーを製造する方法であって、各セグメントがＲＯＭデータ蓄積セルの複数の行と複数の列により規定される複数のセグメントに分割されるＲＯＭセルマトリックスがアレーに含まれるものにおいて、
シリコン基板に並列で間隔をあけられた複数の埋込Ｎ＋ビット線を形成し、
アレーにおけるプログラムされるＲＯＭデータ蓄積セルのプログラムチャンネルとなるべきシリコン基板の部分にＰ型ドーパントを導入し、
シリコン基板上にゲート酸化膜層を形成し、
ゲート酸化膜層上に多結晶シリコン層を形成し、
全てがＮ＋ビット線に対して垂直に走る、間隔をあけた並列の以下の多結晶シリコンのストリップ、即ち（i）セグメント選択切換トランジスタのゲート電極をもたらすために、各セグメントの頂部に形成される１つのセグメント選択線及び各セグメントの底部に形成される１つのセグメント選択線と、（ii）外部選択トランジスタのゲート電極をもたらすために、各セグメントの頂部に形成される１つの外部選択線及び各セグメントの底部に形成される１つの外部選択線と、（iii）内部選択トランジスタのゲート電極をもたらすために、各セグメントの頂部に形成される１つの内部選択線及び各セグメントの底部に形成される１つの内部選択線と、及び（iv）ＲＯＭデータ蓄積セルに対してゲート電極をもたらすための、そのセグメントにおける前記ＲＯＭデータ蓄積セルの各行に対して１つのワード線とを規定するために多結晶シリコン層をエッチングし、そこにおいて外部選択線、内部選択線、及びワード線がＮ＋ビット線の上にありゲート酸化膜によりＮ＋ビット線から分離され、セグメント選択線がＰ型基板材料の上にありゲート酸化膜によりＰ型基板材料から分離されること、
セグメント選択トランジスタのＮ＋ソース及びドレイン領域を規定し、セグメント選択トランジスタを対応する一つ置きのＮ＋ドレインビット線に接続するために基板にＮ型ドーパントを導入し、
一つ置きの埋込Ｎ＋ビット線の各々が各セグメントにおける第１及び第２の接触位置で対応する導電性接触線により接触されることによりアレーの接触ドレインビット線が規定されるように複数の導電性接触線を形成し、各非接触埋込Ｎ＋ビット線が予め選択された複数のＲＯＭデータ蓄積セルに対して区画されたソースビット線を形成するのに充分な長さに区画されることによりアレーセグメントにおけるＲＯＭデータ蓄積セルの列を規定することからなる製造方法において、
各接触ドレインビット線に対して、一対のセグメント選択切換トランジスタの１つが、ドレインビット線とその接触ドレインビット線に対する２つの接触位置の１つとの間にそれぞれ接続され、
各区画されたソースビット線に対して、一対の内部選択切換トランジスタの１つが、区画されたソースビット線の端部の１つと前記区画されたソースビット線に関連した第１の隣接する接触ドレインビット線との間にそれぞれ接続され、
各区画されたソースビット線に対して、一対の外部選択切換トランジスタの１つが、区画されたソースビット線の端部の１つと前記区画されたソースビット線に関連した第２の隣接する接触ドレインビット線との間にそれぞれ接続されることからなる方法。
【発明の詳細な説明】
発明の背景
１．発明の分野
本発明は、読み出し専用メモリ（ＲＯＭ）素子に関し、特に、超高密度の読み出し専用データ蓄積をもたらす、交互金属仮想接地（ＡＭＧ）メモリアレーのアーキテクチャの概念を取り入れるＲＯＭアレーに関する。
２．従来技術の説明
EPROM VIRTUAL GROUND ARRAY（ＥＰＲＯＭ仮想接地アレー）に関し1992年９月29日にBoaz Eitanに発行された米国特許第5,151,375号は、交互金属仮想接地（ＡＭＧ）ＥＰＲＯＭアレーを開示している。Eitanの開示の基本的な着想は、「交点」ＥＰＲＯＭセル、すなわち金属接触が埋込Ｎ＋ビット線を交互にさせるアレーにおける、多結晶シリコン１のフローティングゲートアイランドと多結晶シリコン２のワード線との垂直交差により規定されるセルの使用である。接触されたビット線はアレーのドレイン線を規定し、これに対し中間にある非接触のビット線はアレーのソース線を規定する。ソースビット線はアクセストランジスタを介して接地に接続する。各ドレインビット線は64セル毎に一回だけ接続され、その64個のセルは１つの「セグメント」を構成する同じドレインビット線に接続される。ここで、ＡＭＧ  ＥＰＲＯＭアレーの概念から、本発明の主題であるＲＯＭアレーの概念に戻ると、OkadaらによるＶＬＳＩ回路に関する1988年のシンポジウムでの「バンク選択アーキテクチャを使用した16ＭビットＲＯＭ設計」；Digest of Technical Papers,1998年85−86頁は、バンク選択アーキテクチャ機構に基づいた高密度マスクＲＯＭアレーを開示している。図１を参照すると、Okadaらによる各ＲＯＭセルのバンク「ｎ」は16個のワード線（WLO−WL15)から成る。各バンクにおける埋込ビット線２は、バンク選択トランジスタ６を介してアルミニウム線４に接続される。交互の主ビット線Ｍ及び仮想接地ビット線Ｖは、ＲＯＭ蓄積セル８からのデータを読み出すために対で利用される。更に図１に示すように、OkadaらのＲＯＭは、２つの型式のバンク選択トランジスタを使用する。一方の型式は、アレーの「偶数」列におけるＲＯＭセルを読み出すために使用される。他方の型式は、「奇数」列を読み出すために使用される。
図２を参照すると、偶数列における選択されたＲＯＭセル（例えば、図２における丸で囲んだセル）がアクセスされた場合、選択されたワード線WLO、及び偶数列に対するバンク選択線SEnは両方とも高レベルになり、奇数列に対するバンク選択線SOnは低レベルになる。結果として、選択されたＲＯＭセルのドレイン及びソース領域は、それぞれ主ビット線Ｍ及び仮想接地線Ｖに接続される。同時に、奇数列におけるＲＯＭセルのソース及びドレインは、偶数列バンク選択線SEnにより活性化される、偶数列バンク選択トランジスタを介して短絡される。
奇数列におけるセルは、同様に、図３に示すバイアス条件に従ってアクセスされる。
図１に戻って参照すると、交互の主ビット線Ｍ及び仮想接地線Ｖが、アレーの列方向にジグザグに走り、隣接のＲＯＭセルバンクにおける、偶数列と奇数列の短絡ノードを交互に接続する。従って、アルミニウム線４のビッチは、埋込Ｎ＋ビット線のピッチの２倍であり得る。これにより、アルミニウム線４間の容量、及び短絡の可能性が減少される。それにより又、セル寸法が、アルミニウム線４のピッチではなく、ビット線２の最小ピッチにより決定されることを可能にする。
発明の概要
本発明は、Ｐ型シリコンのシリコン基板に形成される、交互金属仮想接地（ＡＭＧ）の読み出し専用メモリ（ＲＯＭ）アレーを提供する。アレーには、多数のセグメントに分割されるＲＯＭセルマトリックスが含まれ、セグメントの各々はＲＯＭデータ蓄積セルの複数の行、及び複数の列により画定される。各ＡＭＧ  ＲＯＭアレーセグメントには、シリコン基板に形成された、並列で間隔を空けた複数の埋込Ｎ＋ビット線が含まれる。交互の埋込Ｎ＋ビット線は、各セグメントにおける第１及び第２の接触位置で、電導線金属線により接触され、それによりＲＯＭセルマトリックスの接触ドレインビット線が規定される。２つの接触ドレインビット線間に配置された埋込Ｎ＋ビット線は、非接触である。各非接触ビット線は、予め選択された複数のＲＯＭデータ蓄積セルに対して、区画（セグメント化）されたソースビット線を形成するのに充分な長さに区画され、それによってアレーセグメントにおけるＲＯＭデータ蓄積セルの列を規定する。すなわち、ＲＯＭデータ蓄積セルの第１列が、区画されたソースビット線と、第１の隣接する接触ドレインビット線との間で接続される。ＲＯＭデータ蓄積セルの第２列は、区画されたソース線と、第２の隣接する接触ドレインビット線との間で接続される。各接触ドレインビット線に対して、一対のセグメント選択切換トランジスタの１つが、接触ドレインビット線と、その接触ドレインビット線に対する２つの接触位置の１つとの間でそれぞれ接触される。セグメント選択切換トランジスタは、接触ドレインビット線と接触位置との間で電流の流れを可能にするために、セグメント選択信号に応答する。各々の区画されたソースビット線に対して、一対の内部選択切換トランジスタの１つが、区画されたソースビット線の端部の１つと、その区画されたソースビット線に関連した隣接する接触ドレインビット線との間でそれぞれ接続される。内部の選択切換トランジスタは、区画されたソースビット線と、隣接する接触ドレインビット線との間で電流の流れを可能にするために、内部選択信号に応答する。同様に、一対の外部選択切換トランジスタの１つが、区画されたソースビット線の端部の１つと、第２の隣接する接触ドレインビット線との間でそれぞれ接続される。外部の選択トランジスタは、区画されたソースビット線と、第２の隣接する接触ドレインビット線との間で電流の流れを可能にするために、外部選択信号に応答する。
本発明の特徴、及び利点のより良い理解は、本発明の原理が利用される例示的な実施例が記載される、以下の本発明の詳細な説明、及び添付図面を参照することにより得られる。
【図面の簡単な説明】
図１は、バンク切換アーキテクチャに基づいた周知のマスクＲＯＭアレーを示すレイアウト図である。
図２は、図１の偶数列における選択されたセルを読み出すための、バイアス条件を示すレイアウト図である。
図３は、図１の奇数列における選択されたセルを読み出すための、バイアス条件を示すレイアウト図である。
図４は、本発明に従ったＡＭＧ  ＲＯＭアレーの２つのセグメント（ｎとｎ＋１）の部分を示す概略図である。
図５は、本発明に従ったＡＭＧ  ＲＯＭアレーを製造する工程における、Ｎ＋ビット線マスクの形成を示すレイアウト図である。
図６は、本発明に従ったＡＭＧ  ＲＯＭアレーを製造する工程における、ＲＯＭプログラムマスクの形成を示すレイアウト図である。
図７は、本発明に従って製造されたＡＭＧ  ＲＯＭアレーの一部の構造を示すレイアウト図である。
図８は、本発明に従ったＡＭＧ  ＲＯＭアレーにおける一セグメントのセグメント選択、及び外部／内部選択切換の特徴のより詳細を示す概略図である。
発明の詳細な説明
図４は、本発明に従った交互金属仮想接地（ＡＭＧ）読み出し専用メモリ（ＲＯＭ）アレーの、２つのセグメントとｎ＋１の部分を示す。
図４に示すように、ＡＭＧ  ＲＯＭアレーの各セグメント（例えば、セグメントｎ）には、ＲＯＭデータ蓄積セル10の行と列を交差させることにより規定される、ＲＯＭセルマトリックスが含まれる。ＲＯＭ蓄積セル10は、Ｎ＋拡散ビット線間で接続される。交互ビット線が、アレーの各セグメント間の接触位置12において、導電性金属（通常、アルミニウム）線（不図示）により電気的に接続される。これらの交互の接触ビット線、すなわち図４のビット線Ｎ−１、Ｎ、及びＮ＋１は、ＡＭＧ  ＲＯＭアレーのドレインビット線を規定する。残りのＮ＋ビット線、すなわち接触ドレインビット線Ｎ−１、Ｎ、及びＮ＋１間のビット線は、非接触であり、更にＲＯＭデータ蓄積セル10の予め選択された数、通常32または64個に対して、ソースビット線14を形成するのに充分な長さに区画される。これらの蓄積セルは、ＡＭＧ  ＲＯＭアレーの一セグメント内に一列を規定する。
より詳しくは、図４の区画されたソースビット線14’を参照すると、ＡＭＧ  ＲＯＭアレーにおける各々の区画されたソースビット線に対して、ＲＯＭデータ蓄積セル10の第１列Ａが、区画されたソースビット線14’と、ソースビット線14’に隣接する接触ドレインビット線の１つ、この場合にはドレインビット線Ｎ−１との間で接続される。ＲＯＭデータ蓄積セル10の第２列Ｂは、区画されたソースビット線14’と、この場合にはドレインビット線Ｎである、他方の隣接する接触ドレインビット線との間で接続される。
更に、区画されたソースビット線14’を引き続き参照すると、ＡＭＧ  ＲＯＭアレーにおける区画されたソースビット線の各々に対して、区画されたソースビット線14’のそれぞれの端部と、この場合にはビット線Ｎ−１である、隣接する接触ドレインビット線の１つとの間に接続された、２つの内部選択切換トランジスタ（16ａ、16ｂ）がある。以下でより詳細に説明するように、内部選択切換トランジスタ対（16ａ、16ｂ）の各々は、区画されたソースビット線14’と、隣接するドレインビット線Ｎ−１との間での電流の流れを可能にするために、内部選択信号に応答する。
加えて、区画されたソースビット線14’のそれぞれの端部と、他方の隣接する接触ドレインビット線Ｎとの間に接続された、２つの外部選択切換トランジスタ（18ａ、18ｂ）がある。以下でより詳細に説明するように、外部選択切換トランジスタ（18ａ、18ｂ）の各々は、区画されたソースビット線14’と、他方の隣接するドレインビット線Ｎとの間での電流の流れを可能にするために、外部選択信号に応答する。
本発明の好適な実施例において、及び図４に示すように、内部選択切換トランジスタ（16ａ、16ｂ）と外部選択切換トランジスタ（18ａ、18ｂ）の両方は、ＡＭＧ  ＲＯＭセルアレーマトリックスに利用されるセル10に類似した、未プログラムのＲＯＭデータ蓄積セルである。
更に図４に示すように、及び接触ドレインビット線Ｎを参照すると、各接触ドレインビット線に対して、一対のセグメント選択切換トランジスタ（20ａ、20ｂ）の各１つが、接触ドレインビット線Ｎと、ＡＭＧ  ＲＯＭアレーのセグメントｎにおけるドレインビット線Ｎに対する２つの接触位置の１つとの間にそれぞれ接続される。以下でより詳細に説明するように、セグメント選択切換トランジスタ（20ａ、20ｂ）の各々は、接触ドレインビット線Ｎと、ドレインビット線Ｎに関連した導電性接触線（不図示）との間での電流の流れを可能にするために、セグメント選択信号に応答する。
本発明によるＡＭＧ  ＲＯＭアレーを製造するプロセスを以下で説明する。
このＡＭＧ  ＲＯＭアレーは、Ｐ型導電性のシリコン基板に造り込まれる。図５を参照すると、所望に応じてＰ型基板にフィールド酸化膜（ＦＯＸ）領域を規定するために、従来的なＬＯＣＯＳ技術が使用される。次に、ＬＯＣＯＳ工程の一部として形成される、酸化膜／窒化膜／酸化膜（ＯＮＯ）が基板から除去され、犠牲酸化膜層が形成される。次に、Ｎ＋埋込ビット線を規定し、アレーのセグメント選択トランジスタ部分を保護するために、Ｎ＋ビット線のフォトレジストマスクが形成及びパターン化される。これに、Ｐ型シリコン基板に並列の間隔をあけられたＮ＋埋込ビット線を形成するための、ヒ素イオン注入ステップが続く。次いで、フォトレジストＮ＋ビット線マスクが剥がされる。
図６に示すように、次に、ＲＯＭデータ蓄積セル10のプログラムチャンネルとなるべき基板領域を露光するために、フォトレジストＲＯＭプログラムマスクが形成及びパターン化される。次に、プログラムセルの閾値電圧レベルを設定するために、ホウ素イオン注入が実施される。次いでフォトレジストのプログラムマスクが剥がされ、犠牲酸化膜が除去される。
図７を参照すると、次に、約100−300Åの厚さのゲート酸化膜の層が成長させられ、多結晶シリコンの層が、ゲート酸化膜上に形成される。次に、フォトレジスト多結晶シリコンマスクが形成及びパターン化され、多結晶シリコンはエッチングされて、以下の如き間隔をあけられた並列の多結晶シリコンストリップが規定され、その多結晶シリコンのストリップの全てはＮ＋埋込ビット線に対して垂直に走る。（i）セグメント選択切換トランジスタ（20ａ、20ｂ）のゲート電極をもたらすために、各ＡＭＧ  ＲＯＭセグメントの頂部に（図７に示すように）形成される１つのセグメント選択線及び底部に形成される１つのセグメント選択線、（ii）外部選択トランジスタ（18ａ、18ｂ）のゲート電極をもたらすために、各セグメントの頂部に（図７に示すように）形成される１つの外部選択線及び底部に形成される１つの外部選択線、（iii）内部選択トランジスタ（16ａ、16ｂ）のゲート電極をもたらすために、各セグメントの頂部に（図７に示すように）形成される１つの内部選択線及び底部に形成される１つの内部選択線、及び（iv）その行におけるＲＯＭデータ蓄積セル10に対して、ゲート電極をもたらすための、そのセグメントにおける各行に対して１つのワード線（図７に、行１と行２に対するワード線を示す。）
次に、フォトレジスト多結晶シリコンマスクが剥がされ、セグメント選択トランジスタのＮ＋ソース及びドレイン領域、及びＮ＋ドレインビット線とセグメント選択トランジスタとの間の接続を形成可能にするために、Ｎ＋フォトレジストマスクが形成される。すなわちこのＮ＋マスクは、セグメント選択トランジスタのＮ＋ソース／ドレイン領域を形成するために、多結晶シリコンセグメント線に自己整合された、Ｎ＋ドレインビット線Ｎ−１、Ｎ、及びＮ＋１と、Ｎ＋注入との間における重なりをもたらすために形成される。
次いで、従来的なプロセス技術に従って、ＡＭＧ  ＲＯＭアレーの内容の形成、及び完成のために、製造が続けられる。
図８は、図７のレイアウトに等しい回路を示す。
図８においてセルＡを読み出すために、そのセグメントに対するセグメント選択線は、外部選択線とワード線ＷＬ２がそうであるように、正の電源電圧Ｖccとされる。セグメントにおける内部選択線と他の全てのワード線は、接地に保たれる。読み出し電圧Ｖrが、全てのドレインビット線Ｎ−１、Ｎ、及びＮ＋１を予備充電するために印加される。次に、ドレインビット線Ｎが、セルＡを読み出すために接地される。
同様に、図８においてセルＢを読み出すためには、セグメント線が内部選択線とワード線ＷＬ２がそうであるように、電源電圧Ｖccとされる。セグメントにおける外部選択線と他の全てのワード線は、接地に保たれる。読み出し電圧Ｖrが、全てのドレインビット線Ｎ−１、Ｎ、及びＮ＋１を予備充電するために印加される。次に、ドレインビット線Ｎ−１が、セルＢを読み出すために接地される。
セルＡおよびＢに対する読み出しバイアス条件は、以下の表１に要約されている。
0003695539.tif 000002
請求の範囲は本発明の範囲を規定し、それによりこれら請求項の範囲内の構造と方法、及びその均等物が保護されるということが意図されている。
【図１】
0003695539.tif 000003
【図２】
0003695539.tif 000004
【図３】
0003695539.tif 000005
【図４】
0003695539.tif 000006
【図５】
0003695539.tif 000007
【図６】
0003695539.tif 000008
【図７】
0003695539.tif 000009
【図８】
0003695539.tif 000010