(57)【特許請求の範囲】
【請求項１】
電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタのドレイン側に接続されるビット線と、上記メモリセルトランジスタのソース側に接続されるソース線と、上記ソース線と上記ビット線との間に一定の周期で一定の波高値を有する書き込みクロックを印加する書き込み回路と、上記書き込みクロックの間隙期間内で、上記メモリセルトランジスタのオン抵抗値に応じた読み出し電位を読み出す読み出し回路と、上記読み出し回路の動作に同期して上記読み出し電位を記憶情報に対応する判定値あるいはこの判定値よりも低い予備判定値と比較する判定回路と、を備え、上記書き込み回路は、上記読み出し電位が上記予備判定値に達するまで第１の電流量を供給し、上記読み出し電位が上記予備判定値を超えてから上記判定値に達するまで第１の電流量よりも少ない第２の電流量を供給することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタのドレイン側に接続されるビット線と、上記メモリセルトランジスタのソース側に接続されるソース線と、上記ソース線と上記ビット線との間に一定の周期で一定の波高値を有する書き込みクロックを印加する書き込み回路と、上記書き込みクロックの間隙期間内で、上記メモリセルトランジスタのオン抵抗値に応じた読み出し電位を読み出す読み出し回路と、上記読み出し回路の動作に同期して上記読み出し電位を記憶情報に対応する判定値あるいはこの判定値よりも低い予備判定値と比較する判定回路と、を備え、上記書き込み回路は、上記読み出し電位が上記予備判定値に達するまで電流量及び書き込みクロックの波高値を第１の設定とし、上記読み出し電位が上記予備判定値を超えてから上記判定値に達するまで電流量及び書き込みクロックの波高値を第２の設定とすることを特徴とする不揮発性半導体メモリ装置。
【請求項３】
電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタのドレイン側に接続されるビット線と、上記メモリセルトランジスタのソース側に接続されるソース線と、上記ビット線を接地して上記ソース線から上記メモリセルトランジスタに対して一定の周期で一定の波高値を有する書き込みクロックを印加する書き込み回路と、上記書き込みクロックの間隙期間内で、上記ソース線を接地して上記ビット線に所定の抵抗値を有する抵抗を介して一定の波高値を有する読み出しクロックを印加する読み出し回路と、上記読み出し回路の動作に同期して上記ビット線の電位を記憶情報に対応する判定値あるいはこの判定値よりも低い予備判定値と比較する判定回路と、を備え、上記書き込み回路は、上記ビット線の読み出し電位が上記予備判定値に達するまで第１の電流量を供給し、上記ビット線の読み出し電位が上記予備判定値を超えてから上記判定値に達するまで第１の電流量よりも少ない第２の電流量を供給することを特徴とする不揮発性半導体メモリ装置。
【請求項４】
上記書き込み回路は、上記ビット線が接地されたときに上記ビット線から接地側に流れる電流を少なくとも２段階で制限する電流制限回路を含み、上記ビット線の読み出し電位が上記予備判定値に達するまで第１の段階で電流を制限し、上記ビット線の読み出し電位が上記予備判定値を超えてから上記判定値に達するまで第１の段階よりも大きい第２の段階で電流を制限することを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
上記判定値に対する上記予備判定値の差は、上記書き込みクロックが１回で上記メモリセルトランジスタに書き込む量に対応して変化する上記ビット線の電位よりも大きいことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートを有するメモリセルトランジスタによって多値データの記憶を可能にする不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能なプログラマブルＲＯＭ(EEPROM:Electrically Erasable Programmable ROM)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、フローティングゲートに電荷が注入されたか否かによるメモリセルトランジスタの動作特性の差を検出することで、データの読み出しが行われる。
【０００３】
図７は、フローティングゲートを有する不揮発性半導体メモリ装置のメモリセル部分の平面図で、図８は、そのＸ−Ｘ線の断面図である。この図においては、コントロールゲートの一部がフローティングゲートに並んで配置されるスプリットゲート構造を示している。
Ｐ型のシリコン基板１の表面領域に、選択的に厚く形成される酸化膜(LOCOS)よりなる複数の分離領域２が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３を介し、隣り合う分離領域２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル毎に独立して配置される。また、フローティングゲート４上の酸化膜５は、フローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３を介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。コントロールゲート６の間の基板領域及びフローティングゲート４の間の基板領域に、Ｎ型の第１拡散層７及び第２拡散層８が形成される。第１拡散層７は、コントロールゲート６の間で分離領域２に囲まれてそれぞれが独立し、第２拡散層８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、第１拡散層７及び第２拡散層８によりメモリセルトランジスタが構成される。そして、コントロールゲート６上に、酸化膜９を介して、アルミニウム配線１０がコントロールゲート６と交差する方向に配置される。このアルミニウム配線１０は、コンタクトホール１１を通して、第１拡散層７に接続される。
【０００４】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４に注入される電荷の量に応じてソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を段階的に変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応付けるようにしている。例えば、フローティングゲート４への電荷の注入量を４段階で設定し、そのメモリセルトランジスタのオン抵抗値を同じく４段階で読み出すようにすることで、１つのメモリセルトランジスタに４値（２ビット分）のデータを記憶させることができるようになる。
【０００５】
図９は、図７に示したメモリセル部分の回路図である。この図においては、メモリセルを４行×４列に配置した場合を示している。
２重ゲート構造のメモリセルトランジスタ２０は、コントロールゲート６がワード線２１に接続され、第１拡散層７及び第２拡散層８がそれぞれビット線２２及びソース線２３に接続される。各ビット線２２は、それぞれ選択トランジスタ２４を介してデータ線２５に接続され、このデータ線２５が抵抗２６を介して読み出し回路２７に接続される。また、各ビット線２２には、それぞれ電圧値を読み出すセンスアンプ（図示せず）が接続される。各ソース線２３は、それぞれ電力線２８に接続され、この電力線２８に書き込み回路２９が接続される。通常は、各メモリセルトランジスタ２０で共通に形成されるコントロールゲート６自体がワード線２１として用いられ、第１拡散層７に接続されるアルミニウム配線１０がビット線２２として用いられる。また、コントロールゲート６と平行して延在する第２拡散層８がソース線２３として用いられる。
【０００６】
行選択情報ＬＳ１〜ＬＳ４は、ロウアドレス情報に基づいて生成されるものであり、ワード線２１の１本を選択することにより、メモリセルトランジスタ２０の特定の行を活性化する。列選択信号ＣＳ１〜ＣＳ４は、カラムアドレス情報に基づいて生成されるものであり、選択トランジスタ２４の１つをオンさせることにより、メモリセルトランジスタ２０の特定の列を活性化する。これにより、行列配置される複数のメモリセルトランジスタ２０の内の１つが、ロウアドレス情報及びカラムアドレス情報に従って指定され、データ線２５に接続される。
【０００７】
メモリセルトランジスタ２０に対して多値情報（またはアナログ情報）を書き込む場合、記録精度を高めるために、電荷の注入（書き込み）と注入量の確認（読み出し）とが短い周期で繰り返される。即ち、メモリセルトランジスタ２０への書き込みを少しずつ行いながら、その都度読み出しを行い、記憶させようとしているデータの内容に読み出し結果が一致した時点で書き込みを停止するように構成される。
【０００８】
書き込みクロックφWは、例えば、図１０に示すように、一定の周期で一定の期間だけクロックが立ち上がるように生成される。この書き込みクロックφWは、書き込み回路２９から電力線２８及びソース線２３を介してメモリセルトランジスタ２０に印加される。このとき、データ線２５は、書き込みクロックφWに同期して、接地電位に引き下げられる。従って、書き込みクロックφWが立ち上がっている間は、選択されたメモリセルトランジスタ２０を通してソース線２３からビット線２２側へ電流が流れ、この電流によってフローティングゲート４への電荷の注入が行われる。
【０００９】
一方、読み出しクロックφRは、例えば、図１０に示すように、書き込みクロックφWの間隙期間にパルスが立ち上がるように生成され、読み出し回路２７から抵抗２６及びビット線２２を介してメモリセルトランジスタ２０に印加される。このとき、電力線２８は、読み出しクロックφRに同期して接地電位まで引き下げられる。従って、抵抗２６及び選択されたメモリセルトランジスタ２０を通してデータ線２５から電力線２８側へ電流が流れ、メモリセルトランジスタ２０のオン抵抗値と抵抗２６の抵抗値との比に応じてビット線２２の電位が変化する。このときの電位が、ビット線２２に接続されるセンスアンプにより読み出され、その結果が書き込むべき情報に対応する値となるまで上述の書き込み及び読み出しのサイクルが繰り返される。
【００１０】
【発明が解決しようとする課題】
多値情報あるいはアナログ情報を記憶する上述のメモリ装置においては、書き込みサイクルの１ステップを小さくするほど高精度の書き込みが可能になる。しかしながら、１ステップを小さくすると、メモリセルの書き込み量が所望のレベルに達するまでに要する書き込みサイクルが増大するため、書き込み速度が遅くなるという問題が生じる。
【００１１】
一般に、書き込みサイクルの１ステップは、動作速度よりも記憶精度が重要視される場合には小さく、記憶精度よりも動作速度が重要視される場合には逆に大きく設定される。このように書き込みサイクルの１ステップの設定は、メモリ装置の使用目的に応じて行われるが、並列に設けられる複数のメモリセル間で、書き込み特性が必ずしも均一には成らないため、全てのメモリセルに対して最適な状態に設定することは困難であり、設定の自由度は少ない。
【００１２】
そこで本発明は、多値情報あるいはアナログ情報を記録するメモリ装置の書き込み動作を高速且つ高精度に維持し、動作条件の設定を簡略化することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、第１の特徴は、電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタのドレイン側に接続されるビット線と、上記メモリセルトランジスタのソース側に接続されるソース線と、上記ビット線を接地して上記ソース線から上記メモリセルトランジスタに対して一定の周期で書き込みクロックを印加する書き込み回路と、上記書き込みクロックの間隙期間内で、上記ソース線を接地して上記ビット線に所定の抵抗値を有する抵抗を介して一定の波高値を有する読み出しクロックを印加する読み出し回路と、上記読み出し回路の動作に同期して上記ビット線の電位を記憶情報に対応する判定値あるいはこの判定値よりも低い予備判定値と比較する判定回路と、を備え、上記書き込み回路は、上記ビット線の読み出し電位が上記予備判定値に達するまで第１の波高値を有する書き込みクロックを発生し、上記ビット線の読み出し電位が上記予備判定値を超えてから上記判定値に達するまで第１の波高値よりも低い第２の波高値を有する書き込みクロックを発生することにある。
【００１４】
本発明によれば、メモリセルトランジスタが所望の書き込み状態になる直前まで高い電圧の書き込みクロックが印加され、その後、低い電圧の書き込みクロックが印加されて書き込みが完了する。書き込み動作の開始時点では、１回の書き込みクロックの印加で多量の書き込みが成され、書き込み動作の途中から終了までの間は、１回の書き込みクロックの印加で少量の書き込みが成される。
【００１５】
そして、第２の特徴とするところは、電気的に独立したフローティングゲートを有し、このフローティングゲートに蓄積される電荷の量に応じてオン抵抗値を変化させるメモリセルトランジスタと、上記メモリセルトランジスタのドレイン側に接続されるビット線と、上記メモリセルトランジスタのソース側に接続されるソース線と、上記ビット線を接地して上記ソース線から上記メモリセルトランジスタに対して一定の周期で一定の波高値を有する書き込みクロックを印加する書き込み回路と、上記書き込みクロックの間隙期間内で、上記ソース線を接地して上記ビット線に所定の抵抗値を有する抵抗を介して一定の波高値を有する読み出しクロックを印加する読み出し回路と、上記読み出し回路の動作に同期して上記ビット線の読み出し電位を記憶情報に対応する判定値あるいはこの判定値よりも低い予備判定値と比較する判定回路と、を備え、上記書き込み回路は、上記ビット線の読み出し電位が上記予備判定値に達するまで第１の電流量を供給し、上記ビット線の読み出し電位が上記予備判定値を超えてから上記判定値に達するまで第１の電流量よりも少ない第２の電流量を供給することにある。
【００１６】
本発明によれば、メモリセルトランジスタが所望の書き込み状態になる直前まで大きな電流を流すように書き込みクロックが印加され、その後、小さい電流を流すように書き込みクロックが印加されて書き込みが完了する。書き込み動作の開始時点では、１回の書き込みクロックの印加で多量の書き込みが成され、書き込み動作の途中から終了までの間は、１回の書き込みクロックの印加で少量の書き込みが成される。
【００１７】
【発明の実施の形態】
図１は、本発明の不揮発性半導体メモリ装置の第１の実施の形態を示す回路図である。この図においては、図面簡略化のため、メモリセルトランジスタ４０が４行×１列に配置してある。
メモリセルトランジスタ４０は、図７に示すメモリセルトランジスタ２０と同一構造であり、フローティングゲート及びコントロールゲートを有し、フローティングゲートに注入（蓄積）される電荷の量に応じてオン抵抗値を変動させる。ワード線４１は、メモリセルトランジスタ４０の各列毎に対応して配置され、各メモリセルトランジスタ４０のコントロールゲートがそれぞれ接続される。このワード線４１には、行選択情報を受けるロウデコーダ（図示せず）から供給される行選択信号ＬＳ１〜ＬＳ４が印加され、何れか１行が選択的に活性化される。ビット線４２は、メモリセルトランジスタ４０が配列された列方向に延在し、各メモリセルトランジスタ４０のドレイン側が接続される。ソース線４３は、ビット線４２と交差する方向に延在して配置され、各メモリセルトランジスタ４０のソース側が接続される。これにより、各メモリセルトランジスタ４０は、ビット線４２に対して並列に接続され、書き込み、読み出し及び消去の各動作毎にビット線４２及びソース線４３から所定の電位の供給を受ける。
【００１８】
データ線４５は、列選択情報ＬＳ１に応答して動作する列選択トランジスタ４４を介してビット線４２に接続されると共に、一定の抵抗値を有する読み出し負荷抵抗４６を介して読み出し回路５１に接続される。また、データ線４５は、書き込み回路５２から供給される電流制御信号Ｓ0に応答して動作するスイッチングトランジスタ４７を介して接地される。そして、電力線４８は、各ソース線４３に接続され、書き込み回路５２に接続される。
【００１９】
読み出し回路５１は、読み出しクロックφRを発生し、抵抗４６を介してデータ線４６及びビット線４２からメモリセルトランジスタ４０に対して一定の電圧を一定の周期で印加する。この読み出しクロックφRは、図１０に示す読み出しクロックφRと同一であり、一定の波高値を維持しながら、書き込みクロックφWに従う一定の周期を有する。書き込み回路５２は、書き込みクロックφWを発生し、電力線４８及びソース線４３からメモリセルトランジスタ４０に対して第１の電圧または第２の電圧を一定の周期で印加する。また、書き込み回路５２は、書き込みクロックφWに同期して電流制御信号Ｓ0を発生し、スイッチングトランジスタ４７に印加する。
【００２０】
判定回路５３は、読み出し回路５１の動作に合わせてビット線４２の電位を読み出し、ビット線４２の電位を書き込み情報に対応する電位（判定値）及びこの電位よりも若干低い電位（予備判定値）と比較し、その比較結果を判定信号Ｄとして出力する。例えば、メモリセルトランジスタ４０に４値（２ビット分）の情報を記憶する場合、図２に示すように、記憶情報の４つの状態に対応する判定値ＶR0〜ＶR3の内の中間値ＶR1、ＶR2に比べて少しだけ低い予備判定値ＶP1、ＶP2を設定する。そして、書き込みサイクルの開始時点では、ビット線４２の電位を予備判定値ＶP1、ＶP2と比較し、ビット線４２の電位が予備判定値ＶP1、ＶP2を超えてからは判定値ＶR1、ＶR2と比較するように構成する。尚、最大の判定値ＶR3については、最大値の書き込みでは書き込み状態を逐次確認する必要がなく、また、最小の判定値ＶR0については、最小値の書き込みでは書き込み動作自体を必要としないため、それぞれ予備判定値を設定する必要はない。
【００２１】
ところで、予備判定値ＶP1、ＶP2の設定については、メモリセルトランジスタ４０の書き込み特性に応じて行うようにする。即ち、１回の書き込みサイクルでビット線４２の読み出し電位が予備判定値ＶP1、ＶP2から判定値ＶR1、ＶR2を超えるまで変化することがないように、１回の書き込みサイクルで変化するビット線４２の読み出し電位の変化量に対して十分に大きい差を与えるように予備判定値ＶP1、ＶP2が設定される。
【００２２】
図２に示す４値の記憶で、中間値「０、１」または「１、０」の書き込みにおいて、書込回路５２は、図３に示すように、書き込みクロックφW及び電流制御信号Ｓ0を発生する。即ち、書き込み回路５２は、図３に示すように、書き込み開始時点からビット線４２の読み出し電位がそれぞれの予備判定値ＶP1、ＶP2に達するまでの間、高電圧ＶHを選択して書き込みクロックφWの波高値を高いまま維持する。続いて、読み出し電位が予備判定値ＶP1、ＶP2を超えると、低電圧ＶLを選択し、それぞれの判定値ＶR1、ＶR2に達するまでの間、書き込みクロックφWの波高値を低く維持する。そして、読み出し電位が判定値ＶR1、ＶR2に達すると、書き込みクロックφWの出力を停止し、書き込み動作を終了する。これらの書き込み回路５２の動作は、判定回路５３から出力されるされる判定信号Ｄに応答して制御される。尚、読み出し回路５１については、図１０に示す読み出しクロックφRと同一の読み出しクロックφRを発生し、ビット線４２に対して書き込みクロックφWの間隙期間に一定の電位を印加する。
【００２３】
図４は、本発明の不揮発性半導体メモリ装置の第２の実施の形態を示す回路図である。この図において、メモリトランジスタ４０、ワード線４１、ビット線４２、ソース線４３、選択トランジスタ４４、データ線４５、読み出し負荷抵抗４６及び電力線４８は図１と同一である。また、読み出し回路５１及び判定回路５３についても図１と同一であり、読み出し動作の度にビット線４２の電位が記憶情報に対応して設定される判定値及び予備判定値と比較される。
【００２４】
データ線４５は、一定の抵抗値を有する読み出し負荷抵抗４６を介して読み出し回路５１に接続されると共に、書き込み回路５４から供給される電流制御信号Ｓ1、Ｓ2に応答して動作する第１及び第２のスイッチングトランジスタ４９ａ、４９ｂを介して接地される。書き込み回路５４は、一定の波高値を有する書き込みクロックφWを発生し、電力線４８及びソース線４３からメモリセルトランジスタ４０に対して一定の電圧を一定の周期で印加する。同時に、書き込み回路５２は、書き込みクロックφWに同期する電流制御信号Ｓ1、Ｓ2を発生し、第１及び第２のスイッチングトランジスタ４９ａ、４９ｂに印加する。
【００２５】
図２に示す４値の記憶で、中間値「０、１」または「１、０」の書き込みにおいて、書込回路５２は、図５に示すように、書き込みクロックφW及び電流制御信号Ｓ1、Ｓ2を発生する。即ち、書き込み回路５２は、図５に示すように、書き込み開始からビット線４２の読み出し電位がそれぞれの予備判定値ＶP1、ＶP2に達するまでの間、書き込みクロックφWに同期して電流制御信号Ｓ１、Ｓ２を共に立ち上げ、第１及び第２のスイッチングトランジスタ４９ａ及び４９ｂを共にオンさせる。これにより、ビット線４２から接地側へ流れる電流容量を大きくしている。そして、ビット線４２の読み出し電位が予備判定値ＶP1、ＶP2を超えると、電流制御信号Ｓ２を固定して電流制御信号Ｓ１のみを立ち上げるようにし、第１のスイッチングトランジスタＳ１のみをオンさせる。これにより、ビット線４２から接地側へ流れる電流容量を約１／２に制限している。続いて、ビット線４２の読み出し電位が判定値ＶR1、ＶR2に達すると、書き込みクロックφWの出力を停止すると共に電流制御信号Ｓ１、Ｓ２を共に停止し、書き込み動作を終了する。これらの書き込み回路５４の動作は、判定回路５３から出力されるされる判定信号Ｄに応答して制御される。尚、読み出し回路５１については、図１０に示す読み出しクロックφRと同一の読み出しクロックφRを発生し、ビット線４２に対して書き込みクロックφWの間隙期間に一定の電位を印加する。
【００２６】
メモリセルトランジスタ４０においては、書き込みクロックφWの印加によってソース線４３からビット線４２側に電流が流れると、この書き込み電流に応じてメモリセルトランジスタ４０のフローティングゲートに電荷が注入される。この注入量は、書き込みクロックφWの電圧及び書き込み電流値に従うため、波高値が一定の書き込みクロックφWに対しては、書き込み電流に応じた書き込み（電荷注入）が成される。従って、スイッチングトランジスタ４９ａ、４９ｂが共にオンしている期間は、十分な書き込み電流が流れてメモリセルトランジスタ４０に対して１回で多くの書き込みが行われる。そして、第１のスイッチングトランジスタ４９ａのみがオンしている期間は、書き込み電流が約１／２となるため、メモリセルトランジスタ４０に対して１回で少量の書き込みが行われるようになる。これにより、書き込みの開始時点では、大電流による高速書き込みが成され、書き込みの終了時点では、小電流による精密な書き込みが成されるようになる。
【００２７】
以上のメモリ装置においては、メモリセルトランジスタ４０が所望の書き込みレベルに達する直前まで、高電圧あるいは大電流による書き込みが行われる。このため、図６に示すように、ビット線４２の読み出し電位は、短時間で予備判定値ＶPまで到達する。そして、予備判定電位ＶPを超えてから判定電位ＶRに達するまでは、ゆっくりと変化するようになる。尚、メモリセルトランジスタ４０に対する書き込み動作につては、書き込み電圧を切り換えて書き込み量を制御することと、書き込み電流を切り換えて書き込み量を制御することとが考えられるが、これらを組み合わせて書き込み電圧及び書き込み電流を共に切り換えるようにしてもよい。
【００２８】
以上の実施の形態においては、メモリセルトランジスタ４０に４値（２ビット分）の情報を記憶させる場合を例示したが、記憶情報は４値に限るものではなく、８値（３ビット分）、１６値（４ビット分）あるいはそれ以上でも可能である。この場合、判定回路５３においては、最大値と最小値とを除いた中間値に対してそれぞれ予備判定値を設定するように構成する。
【００２９】
【発明の効果】
本発明によれば、メモリセルトランジスタに多値情報またはアナログ情報を記憶させる際に、書き込み速度の高速化が図れる。あるいは、書き込み速度を低下させることなく高精度の書き込みを行うことができる。従って、メモリセルトランジスタに対する書き込み条件の設定が容易になり、条件設定の自由度が拡大される。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置の第１の実施形態を示す回路図である。
【図２】４値の書き込み情報の判定値と予備判定値との関係を示す図である。
【図３】第１の実施の形態の書き込みクロック及び電流制御信号の波形図である。
【図４】本発明の不揮発性半導体メモリ装置の第２の実施形態を示す回路図である。
【図５】第２の実施の形態の書き込みクロック及び電流制御信号の波形図である。
【図６】読み出し電位と書き込み経過時間との関係を示す図である。
【図７】従来の不揮発性半導体メモリ装置のメモリセルの構造を示す平面図である。
【図８】図７のＸ−Ｘ線の断面図である。
【図９】従来の不揮発性半導体メモリ装置の構成を示す回路図である。
【図１０】書き込みクロック及び読み出しクロックの波形図である。
【符号の説明】
１  半導体基板
２  分離領域
３、５、９  酸化膜
４  フローティングゲート
６  制御ゲート
７  ドレイン領域
８  ソース領域
１０  アルミニウム配線
１１  コンタクトホール
２０、４０  メモリセルトランジスタ
２１、４１  ワード線
２２、４２  ビット線
２３、４３  ソース線
２４、４４  選択トランジスタ
２５、４５  データ線
２６、４６  読み出し負荷抵抗
２７、５１  読み出し回路
２８、４８  電力線
２９、５２、５４  書き込み回路
４７、４９ａ、４９ｂ  スイッチングトランジスタ
５３  判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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