(57)【特許請求の範囲】
【請求項１】
少なくとも一方が透明な一対の基板と、この基板に挟持された液晶層を有する液晶表示装置であって、
前記一対の基板の一方の基板の主表面上に形成された複数の半導体薄膜パターンおよび酸化珪素膜と、前記複数の半導体膜の少なくとも一部にゲート絶縁膜を介して相対する第１の電極と、前記半導体膜の一部に形成された第１導電型または第２導電型を有する一対の半導体層と、
前記一対の半導体層に接触するように形成された第２、および第３の電極とを有し、前記複数の半導体膜の側面部は前記ゲート絶縁膜と異なる酸化珪素膜に覆われたことを特徴とする液晶表示装置。
【請求項２】
少なくとも一方が透明な一対の基板と、この基板に挟持された液晶層を有する液晶表示装置であって、
前記一対の基板の一方の基板の主表面上に形成された複数の半導体薄膜パターンおよび酸化珪素膜と、前記複数の半導体膜の少なくとも一部にゲート絶縁膜を介して相対する第１の電極と、前記半導体膜の一部に形成された第１導電型または第２導電型を有する一対の半導体層と、前記一対の半導体層に接触するように形成された第２、および第３の電極とを有し、
前記複数の半導体薄膜パターンの側面部は、前記酸化珪素膜と接触することを特徴とする液晶表示装置。
【請求項３】
少なくとも一方が透明な一対の基板と、この基板に挟持された液晶層を有する液晶表示装置であって、
前記一対の基板の一方の基板の主表面上に形成された複数の半導体膜および酸化珪素膜と、前記複数の半導体膜の少なくとも一部にゲート絶縁膜を介して相対する第１の電極と、前記半導体膜の一部に形成された第１導電型または第２導電型を有する一対の半導体層と、前記一対の半導体層に接触するように形成された第２、および第３の電極とを有し、少なくとも前記第１の電極と交差する部分の、前記複数の半導体膜の側面部は、前記酸化珪素膜と接触し、前記ゲート絶縁膜と接触しないことを特徴とする液晶表示装置。
【請求項４】
請求項１乃至請求項３のいずれか記載の液晶表示装置において、
前記一方の基板は歪み点７２０℃以下のガラス基板であることを特徴とする液晶表示装置。
【請求項５】
請求項１乃至請求項３のいずれか記載の液晶表示装置において、
前記酸化珪素膜の膜厚は、前記半導体膜の膜厚の１.２ 倍を超えないことを特徴とする液晶表示装置。
【請求項６】
請求項１乃至請求項５のいずれか記載の液晶表示装置において、前記酸化珪素膜は、リンまたはボロンあるいはその両方を含有したものであることを特徴とする液晶表示装置。
【請求項７】
請求項１乃至請求項６のいずれか記載の液晶表示装置において、前記複数の半導体パターンの主表面の凹凸は最大でも１０ｎｍ以下であることを特徴とする液晶表示装置。
【請求項８】
請求項１乃至請求項６のいずれか記載の液晶表示装置において、前記ゲート絶縁膜の膜厚は５０ｎｍ以下であることを特徴とする液晶表示装置。
【請求項９】
請求項１乃至請求項６のいずれか記載の液晶表示装置において、前記一方の基板の主表面はちっ化珪素膜により被覆されていることを特徴とする液晶表示装置。
【請求項１０】
少なくとも一方が透明な一対の基板を有し、この基板に挟持された液晶層を有する液晶表示装置の製造方法であって、
前記一対の基板の一方の基板の主表面の略全面に半導体膜を形成する工程と、
前記半導体膜の所定の領域に選択的にリンまたはボロンあるいはその両方を導入する工程と、
前記リンまたはボロンあるいはその両方を導入した半導体膜の所定の領域を酸化して絶縁膜とし、前記半導体膜を複数の半導体パターンに分離する工程と、
前記リンまたはボロンあるいはその両方を導入した絶縁膜および前記複数の半導体パターン上にゲート絶縁膜を形成する工程とを少なくとも含むことを特徴とする液晶表示装置の製造方法。
【請求項１１】
少なくとも一方が透明な一対の基板を有し、この基板に挟持された液晶層を有する液晶表示装置の製造方法であって、
前記一対の基板の一方の基板の主表面の略全面に半導体膜を形成する工程と、
前記半導体膜を所定の形状の複数の半導体パターンにエッチングにより分離する工程と、
前記半導体パターンのパターン端部に選択的にリンまたはボロンあるいはその両方を導入する工程と、
前記リンまたはボロンあるいはその両方を導入した半導体パターンの端部を酸化して絶縁膜とする工程と、
前記半導体パターン上にゲート絶縁膜を形成する工程とを少なくとも含むことを特徴とする液晶表示装置の製造方法。
【請求項１２】
請求項９乃至請求項１１のいずれか記載の液晶表示装置の製造方法において、
前記リンまたはボロンは、加速エネルギー１０ｋｅＶ未満のエネルギーで、注入量は面積密度で１Ｅ16（cm-2）以上であることを特徴とする液晶表示装置の製造方法。
【請求項１３】
請求項９乃至請求項１１のいずれか記載の液晶表示装置の製造方法において、
４５０℃以下の温度で酸素を含むプラズマに晒すことにより、前記リンまたはボロンあるいはその両方を導入した半導体を酸化して絶縁膜化することを特徴とする液晶表示装置の製造方法。
【請求項１４】
請求項９乃至請求項１１のいずれか記載の液晶表示装置の製造方法において、
溶液中で陽極酸化することにより、前記リンまたはボロンあるいはその両方を導入した半導体を酸化して絶縁膜化することを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置およびその製造方法に係り、特に、高い信頼性を有する薄膜半導体素子を用いた高画質のアクティブマトリックス方式の液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＯＡ機器等の画像情報，文字情報の表示装置として、薄膜トランジスタ（以下ＴＦＴと記す）を用いたアクティブマトリックス方式の液晶表示装置が知られている。従来この種の液晶表示装置においては低コスト化と並んで高精細化，高画質化が重要な課題である。これらの課題を解決するためにはキーデバイスであるＴＦＴの性能向上が欠かせない。
【０００３】
高性能なＴＦＴを安価なガラス基板上に形成するに際して、例えば、特開平8−167722号公報に記載されているように、ＴＦＴアクティブマトリックスを駆動する周辺駆動回路をもＴＦＴで構成し、同一基板上に集積してコストを低減することが試みられている。
【０００４】
より高機能の周辺駆動回路をガラス基板上に集積できれば外部に実装する回路構成や実装工程を簡単化できるので実装コストの大幅な削減が期待できる。高機能の回路を構成するためには、より高性能なＴＦＴが必要とされる。特に、現在周辺駆動回路集積型の液晶表示装置用のＴＦＴとして多結晶シリコン（以下poly−Ｓｉと記す）膜上に形成したpoly−ＳｉＴＦＴが、期待されている。安価なガラス基板上に周辺駆動回路集積型液晶表示装置を形成するためには、ＴＦＴを形成するプロセス温度を少なくとも４５０℃以下に低温化する必要がある。このような低温プロセスでは例えばＴＦＴのゲート絶縁膜の膜質が高温で形成される熱酸化膜ほどには良くできないので、ホットキャリア注入に起因する素子の劣化が問題となる。特に、最近レーザ再結晶化法を用いた高品質のpoly−Ｓｉ膜形成技術の導入とともにＴＦＴ内のキャリア移動度が向上していることから、ホットキャリアによる素子劣化の解決は重要な課題となっている。いうまでもなくＴＦＴの特性劣化は駆動回路特性の低下や画素のスイッチング素子の特性低下を通して画像のちらつきやコントラスト比低下等の表示画像劣化に直接結びつく課題である。
【０００５】
ホットキャリアによる素子劣化は、トランジスタのドレイン接合近傍の高電界によって引き起こされることが知られており、素子構造上の工夫によりドレイン接合電界を緩和して劣化を防止することが一般的に行われている。
【０００６】
しかしながら、このような素子構造上の対策を施してもＴＦＴのホットキャリア劣化は完全には押さえられない。これは、先にも述べたように、低温プロセスでは熱酸化膜に匹敵するような高品質の絶縁膜を得ることが難しいためである。
一方、低温で高品質な絶縁膜を形成する成膜方法がいくつか提案されている。たとえば、特開昭62−71276 号公報で述べられているように、高密度プラズマ
ＣＶＤの一種である電子サイクロトロン共鳴（ＥＣＲ）プラズマＣＶＤによりゲート絶縁膜を形成することが提案されている。
【０００７】
高密度プラズマＣＶＤ法としてはこのＥＣＲ−ＣＶＤ以外にも、誘導結合    （ＩＣＰ）プラズマＣＶＤやヘリコンプラズマＣＶＤ等の幾つかの方式がある。これらの高密度プラズマＣＶＤ法によれば、室温付近の低温でも熱酸化膜に近い緻密な膜が得られることが知られている。
【０００８】
【発明が解決しようとする課題】
これらの高密度プラズマを用いた絶縁膜形成方法では膜表面へのイオン衝撃により膜を緻密化するために、形成時のガス圧力が低い。従って、成膜の方向性が強く段差部分の被覆性に劣るという課題がある。この課題は、Ｓｉ膜をエッチング加工することにより素子分離する一般的な構造のＴＦＴ素子にとって、重大な課題になる。
【０００９】
すなわち、ゲート酸化膜の段差被覆性が劣ることにより、ゲート−ソース間の絶縁耐圧が著しく低下する。また、平面部よりも側面部の方が酸化膜厚が薄くなることで側面部のしきい電圧が低下する。このため、ＴＦＴ特性はあたかもしきい電圧が異なる複数のＴＦＴが並列に接続されたようなものになり、電流がチャネル幅に比例しなくなる。また、側面の薄い酸化膜には大きなゲート電界が加わるため、この部分でホットキャリア劣化が加速されるといった課題がある。このような課題から、高密度プラズマＣＶＤにより形成した絶縁膜は平坦部の膜質は優れるものの、実際のＴＦＴ素子には適用することが困難であった。
【００１０】
また、このような高密度プラズマではない通常のプラズマＣＶＤで形成した絶縁膜を用いた場合でも、やはり側面部と平坦部の膜厚を完全に同じにすることはできないため、上述の課題は多かれ少なかれ存在する。このような課題は、TFTの相互コンダクタンスを向上するためにゲート絶縁膜の膜厚を薄くするとより顕在化する。従って、従来のコープレーナ型のＴＦＴではどのような成膜方法を使おうとも、ゲート絶縁膜を薄くすることには限界がある。このことはＭＯＳトランジスタのスケーリング則によればゲート長の縮小によるｇｍ向上も望めないことを意味する。
【００１１】
本発明の目的は、活性層に側壁を有するＴＦＴの持つ信頼性や性能向上の限界という課題を解決できる素子構造を有する液晶表示装置及びその製造方法を提供するものである。
【００１２】
【課題を解決するための手段】
本発明の特徴は、基板の主表面上に形成された複数の半導体膜および第１の絶縁層と、前記複数の半導体膜の少なくとも一部にゲート絶縁膜を介して相対する第１の電極と、前記半導体膜の一部に形成された第１導電型または第２導電型を有する一対の半導体層と、前記一対の半導体層に接触するように形成された第２、および第３の電極とを有する薄膜半導体素子において、前記複数の半導体膜の側面部は前記ゲート絶縁膜とが接触部を持たない構造である。
【００１３】
また、本発明の他の特徴は、基板の主表面上に形成された複数の半導体膜および第１の絶縁層と、前記複数の半導体膜の少なくとも一部にゲート絶縁膜を介して相対する第１の電極と、前記半導体膜の一部に形成された第１導電型または第２導電型を有する一対の半導体層と、前記一対の半導体層に接触するように形成された第２、および第３の電極とを有し、前記複数の半導体膜の側面部は、前記第１の絶縁層とのみ接触し、前記ゲート絶縁膜との接触部を持たないことである。すなわち、上記半導体パターンの側面は半導体膜と同一面上に形成された上記第１の絶縁膜にだけ接触するようにした。第１の絶縁膜は半導体パターンと同一面内にあり、トランジスタのゲート絶縁膜としては作用しないので、半導体パターン側面には寄生チャネルが形成されることはない。よって、既に述べたようなパターン側面の存在に起因する課題は解決される。
【００１４】
また、本発明のその他の特徴は、寄生チャネルが形成されるのはゲート電極と半導体パターンが交差する部分であるので、基板の主表面上に形成された複数の半導体膜および第１の絶縁層と、前記複数の半導体膜の少なくとも一部にゲート絶縁膜を介して相対する第１の電極と、前記半導体膜の一部に形成された第１導電型または第２導電型を有する一対の半導体層と、前記一対の半導体層に接触するように形成された第２、および第３の電極とを有し、少なくとも前記第１の電極と交差する部分の、前記複数の半導体膜の側面部は、前記第１の絶縁層と接触し、前記ゲート絶縁膜と接触しない構造とすることである。これにより、同様な効果が得られる。第１の絶縁膜は、リンまたはボロンあるいはその両方を含有した酸化珪素膜とすることが望ましい。後述のように低温で形成することが容易になるからである。このことにより、基板として、歪み点７２０℃以下のガラス基板や、プラスチック基板を用いることが可能になり、表示装置全体の低コスト化が達成される。
【００１５】
また、このような構造を形成する製造方法として、基板の主表面の略全面に半導体膜を形成する工程と、前記半導体膜の所定の領域に選択的にリンまたはボロンあるいはその両方を導入する工程と、前記リンまたはボロンあるいはその両方を導入した半導体膜の所定の領域を酸化して絶縁膜とし、前記半導体膜を複数の半導体パターンに分離する工程と、前記リンまたはボロンあるいはその両方を導入した絶縁膜および前記複数の半導体パターン上にゲート絶縁膜を形成する工程とを少なくとも含むことを特徴とする製造方法を採用する。絶縁膜に変換する半導体領域にのみ選択的にリン，ボロンまたはこれら両方を導入しておくことが望ましい。これにより、ガラス基板が使用できるような低温で半導体膜を酸化して絶縁膜化することができる。酸化の方法としては、４５０℃以下の温度で酸素を含むプラズマに晒すことにより、前記リンまたはボロンあるいはその両方を導入した半導体を酸化する方法を適用できる。
【００１６】
このような低温で５０ｎｍ以上の厚さの半導体膜を完全に酸化するためには、前記リンまたはボロンを、加速エネルギー１０keＶ未満のエネルギーで、１Ｅ16（cm-2）以上を導入しておくことが望ましい。このような多量の不純物を、低加速エネルギーで導入することにより、半導体膜の酸化速度が著しく増速されるため、ガラス基板が使用できるような低温で十分な酸化速度を得ることが可能となる。酸化法としては、酸素を含むプラズマに晒す方法以外に、希フッ酸溶液中で陽極酸化する方法も低温で実施できるのでガラス基板が適用可能である。また、前記第１の絶縁膜の膜厚は前記半導体パターンの膜厚の１.２ 倍を超えないことが望ましい。前記第１の絶縁層は、リンまたはボロンあるいはその両方を含有した酸化珪素膜であることが望ましい。前記複数の半導体膜の主表面の凹凸は最大でも１０ｎｍ以下であることが望ましい。前記ゲート絶縁膜の膜厚は５０ｎｍ以下であることが望ましい。前記一方の基板の主表面はちっ化珪素膜により被覆されていることが望ましい。前記リンまたはボロンは、加速エネルギー１０ｋｅＶ未満のエネルギーで、注入量は面積密度で１Ｅ16（cm-2）以上であることが望ましい。また、４５０℃以下の温度で酸素を含むプラズマに晒すことにより、前記リンまたはボロンあるいはその両方を導入した半導体を酸化して絶縁膜化することが望ましい。また、溶液中で陽極酸化することにより、前記リンまたはボロンあるいはその両方を導入した半導体を酸化して絶縁膜化することが望ましい。
【００１７】
基板の主表面は絶縁性であることが望ましい。基板の主表面上に形成される半導体膜とは、半導体膜と基板の間には、基板からの不純物の進入を抑制するバッファ層となる絶縁膜層が設けてある場合も含む。基板からの不純物の影響が無視できる場合は、基板に直接半導体膜を形成することもできる。
【００１８】
本発明のその他の特徴は以下の実施の形態からも明らかとなるであろう。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
【００２０】
（実施の形態１）
図１は、本発明の第１の実施例の液晶表示装置に使用される薄膜トランジスタ（ＴＦＴ）の断面図である。図１左側はＣＭＯＳ周辺駆動回路に使用されるｐ型ＴＦＴを、図１中央はＣＭＯＳ周辺駆動回路に使用されるｎ型ＴＦＴを、図１右側は画像表示部のＴＦＴマトリクスに使用されるｎ型ＴＦＴの断面図である。
【００２１】
また、図２は、図１の各ＴＦＴにそれぞれ対応するＴＦＴ素子の平面図を示す。図２中Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′部の断面を図１に、Ｄ−Ｄ′部の断面を図３に示す。
【００２２】
ＴＦＴは、歪点６７０℃の無アルカリガラスからなるガラス基板１上に膜厚２５０ｎｍのＳｉＯ2 膜からなるバッファ層２１の上に形成されている。バッファ層２１はガラス基板１からのＮａ等の不純物の拡散を防止する役割を持つ。バッファ層２１上には膜厚５５ｎｍの真性多結晶Ｓｉ（以下poly−Ｓｉと記す）膜３０が形成され、真性poly−Ｓｉ膜３０はｐ型ＴＦＴにおいては一対の低抵抗ｐ型poly−Ｓｉ膜３２に接し、ｎ型ＴＦＴにおいては、一対の高抵抗ｎ型poly−Ｓｉ膜３３に接し、さらに一対の高抵抗ｎ型poly−Ｓｉ膜３３のおのおのはソース，ドレインとなる低抵抗ｎ型poly−Ｓｉ膜３１に接している。高抵抗ｎ型poly−Ｓｉ膜３３はＬＤＤ(Lightly Doped Drain）層として作用し、poly−Ｓｉ層中ドレイン近傍の横方向電界を緩和し、ホットキャリアの発生を抑制する働きを持つ。高抵抗ｎ型層のシート抵抗値としては２０ＫΩ〜１００ＫΩが、低抵抗poly−Ｓｉ膜のシート抵抗値としては５００〜１００００Ωが望ましい範囲である。以上の真性poly−Ｓｉ膜，ｐ型およびｎ型poly−Ｓｉ膜はpoly−Ｓｉ膜とほぼ同等の膜厚を有するＳｉＯ2 からなる素子分離絶縁膜２４によって囲われるように形成されている点に本実施例の特徴がある。膜厚７０ｎｍのＳｉＯ2 よりなるゲート絶縁膜２０はこれらpoly−Ｓｉ膜３０，３１，３２，３３および素子分離絶縁膜２４の表面を被覆するように形成されている。したがって、図３に示すようにpoly−Ｓｉ膜３０の側面は素子分離絶縁膜２４とのみ接し、ゲート絶縁膜とは接触しない構造となっている。真性poly−Ｓｉ３０上にはゲート絶縁膜２０を介してゲート電極１０が形成されている。上記部材全部を覆うようにＳｉＯ2 からなる層間絶縁膜２２が形成される。層間絶縁膜２２に設けたコンタクトスルーホールを介して、Ｔｉ／Ａｌ／Ｔｉの３層金属膜よりなるドレイン電極１２およびソース電極１３が前記ｐ型およびｎ型の低抵抗poly−Ｓｉ層に接続されている。Ａｌの下層のＴｉ膜は低抵抗poly−Ｓｉ膜とＡｌの間のコンタクト抵抗を、Ａｌの上層のＴｉ膜はソース電極と画素電極の間のコンタクト抵抗を低減するために設けている。ＴＦＴ素子全体は膜厚５００ｎｍのＳｉ3Ｎ4膜からなる保護絶縁膜２３により被覆され、さらに画像表示部のｎ型ＴＦＴのソース電極１３には保護絶縁膜に設けたコンタクトスルーホールを介してＩＴＯよりなる画素電極１４が接続されている。本実施例のようにpoly−Ｓｉ膜パターンをほぼ同じ膜厚の素子分離絶縁膜２４で囲み、poly−Ｓｉ膜パターン端部での段差をなくし、ゲート絶縁膜とpoly−Ｓｉ膜パターン側面の接触部分を排除することにより、poly−Ｓｉ膜パターン側面でゲート絶縁膜が薄くなることによる寄生チャネルの発生を防止し、素子の信頼性を向上させることができる。ここで、素子分離絶縁膜２４は以下の要件を満たす必要がある。まず、ガラス基板が使用可能な低温で形成できる必要がある。これは後述する製造工程を採用することによって可能となるが、このため、ＳｉＯ2 膜はリン，ボロンあるいはその両方の不純物を含有していることが望ましい。また、poly−Ｓｉ膜パターン端での段差を小さくするためには  poly−Ｓｉ膜と素子分離絶縁膜の膜厚がほぼ等しいことが望ましい。このことは、不必要なpoly−Ｓｉ膜を直接酸化することによ��ほぼ達成できる。
【００２３】
また、透過型の液晶表示装置においては、光透過部の透過率が十分大きい必要がある。したがって素子分離絶縁膜は可視光領域で９５％以上の透過率を有することが必要である。Ｓｉの自己酸化膜であればこの要件は満足される。また、素子間分離を完全にするためには素子分離絶縁膜は十分高い比抵抗を有することが必要である。実用上は１０12Ω以上の比抵抗があればよい。これも、Ｓｉの自己酸化膜であればほぼ満足できる。
【００２４】
（実施の形態２）
図４は、本発明の第２の実施例の液晶表示装置に使用される薄膜トランジスタ（ＴＦＴ）の平面図である。図４中左側はＣＭＯＳ周辺駆動回路に使用されるｐ型ＴＦＴの、図４中央はＣＭＯＳ周辺駆動回路に使用されるｎ型ＴＦＴの図４右側は画像表示部のＴＦＴマトリクスに使用されるｎ型ＴＦＴのそれぞれ平面図である。また、図５および図６は、図４中、符号Ｅ−Ｅ′，Ｆ−Ｆ′で示される線に沿った断面図を示す。
【００２５】
第２の実施例の構成は、ほぼ第１の実施例と同様であるが、素子分離絶縁膜２４がpoly−Ｓｉ膜パターンの周囲にだけ形成されている点に特徴がある。このような構成においても、図６からわかるようにpoly−Ｓｉ膜３０の側面は素子分離絶縁膜２４とのみ接し、ゲート絶縁膜とは直接接触しない構造となっている。poly−Ｓｉ膜パターンの周囲の素子分離絶縁膜２４の最小幅はリソグラフィの精度によって決定されるが、本実施例の場合２μｍとした。poly−Ｓｉ膜３０の側面にはゲート絶縁膜２０と素子分離絶縁膜２４を介してゲート電極１０からの電界が加わるが、素子分離絶縁膜２４の幅はゲート絶縁膜２０の膜厚より大きいので、側面に形成されるチャネルの抵抗はpoly−Ｓｉ膜の主面に形成されるチャネルの抵抗に比べて十分大きく実質的には問題にはならない。よって、本実施例によれば、第１の実施例と同様に寄生チャネルの発生を防止し、素子の信頼性を向上させる効果がある。
【００２６】
また、本実施例においては、素子分離絶縁膜２４は半導体パターンの周囲部にのみ形成され、表示領域の光透過領域には存在しないので、酸化が不充分で    ＳｉＯｘ（Ｘ＜２）であるような光透過率が十分高くない素子分離絶縁膜を使用することができる。低温での酸化では透過率の高い完全なＳｉＯ2 膜を形成するためには長時間の酸化を必要とする。本発明の構造は比較的短時間の酸化時間で形成可能であるが透過率が十分高くないサブオキサイド膜を素子分離絶縁膜として使用できるので、より高い製造効率を達成できる。
【００２７】
（実施の形態３）
図７は、本発明の第３の実施例の液晶表示装置に使用される薄膜トランジスタ（ＴＦＴ）の平面図である。図７左側はＣＭＯＳ周辺駆動回路に使用されるｐ型ＴＦＴの、図７中央はＣＭＯＳ周辺駆動回路に使用されるｎ型ＴＦＴを、図７右側は画像表示部のＴＦＴマトリクスに使用されるｎ型ＴＦＴの平面図である。
【００２８】
本実施例の構成は、前記第２の実施例と類似であるが、素子分離絶縁膜２４を真性poly−Ｓｉ膜３０とゲート絶縁膜２０が交差する部分近傍にのみ設けた点に特徴がある。素子分離絶縁膜２４の幅は３μｍである。図７の符号Ｇ−Ｇ′で示した線に沿う断面図は図６とほぼ同様である。寄生チャネルの発生が問題になるのは、真性poly−Ｓｉとゲート絶縁膜が交差する部分の側面であるから、このような構成としても、効果としては第１および第２の実施例と変わらない。また、本実施例においては、素子分離絶縁膜２４は半導体パターンの周囲部にのみ形成され、表示領域の光透過領域には存在しないので、酸化が不充分でＳｉＯｘ（Ｘ＜２）であるような光透過率が十分高くない素子分離絶縁膜を使用することができる。低温での酸化では透過率の高い完全なＳｉＯ2 膜を形成するためには長時間の酸化を必要とする。本発明の構造は比較的短時間の酸化時間で形成可能であるが透過率が十分高くないＳｉＯｘ（Ｘ＜２）であるようなサブオキサイド膜を素子分離絶縁膜として使用できるので、より高い製造効率を達成できる。
【００２９】
（実施の形態４）
図８は、周辺駆動回路をＴＦＴアクティブマトリックスとともに同一基板上に集積した表示装置全体の等価回路を示す。本発明のＴＦＴよりなるアクティブマトリックス部５０と、これを駆動する、本発明のＴＦＴよりなる垂直走査回路５１，１走査線分のビデオ信号を複数のブロックに分割して時分割的に供給するための毎水平走査回路５３，ビデオ信号Ｄata を供給するデータ信号線Ｖdr1，Ｖdg1，Ｖdb1，…、ビデオ信号を分割ブロック毎にアクティブマトリックス側へ供給するスイッチマトリックス回路５２よりなる。
【００３０】
図９および図１０に、本実施例のアクティブマトリックス部５０の単位画素の平面図および断面図を示す。図９の符号Ｘ−Ｘ′で示した一点鎖線部での断面構造が図１０に対応する。ＴＦＴの構成は図１に示した第１の実施例のものと同様である。アクティブマトリックス部５０の単位画素は、ガラス基板上に形成したゲート電極１０と、これに交差するように形成されたドレイン電極１２と、これらの電極の交差部付近に形成されたＴＦＴと、前記ＴＦＴのソース電極１３に保護絶縁膜２３に設けたコンタクトホールＴＨ２と介して接続された画素電極１４とから構成される。画素電極１４の他端は保護絶縁膜２３に設けたコンタクトホールＴＨ２と介して容量電極１５に接続され、容量電極１５は隣接するゲート電極１０との間で付加容量を形成している。
【００３１】
図８に示す垂直走査回路５１および水平走査回路５３は、シフトレジスタとバッファより構成され、クロック信号ＣＬ１，Ｃｌ２，ＣＫＶ、により駆動される。シフトレジスタは２相クロック（Ｖcp1，Ｖcp2）とそれぞれの反転クロック  （Ｖcp1，Ｖcp2）でタイミングを取り、入力電圧を反転，シフトしてバッファに転送する。同時に、これが次段走査線に対応するシフトレジスタの入力電圧となる。バッファは所定の値のパルス電圧を出力し、これがアクティブマトリックス部５０の走査電圧となる。
【００３２】
本発明の実施例のＴＦＴをアクティブマトリックス部５０および駆動回路部に用いることにより画質劣化のない高信頼の表示装置が構成できるが、駆動回路部だけまたはアクティブマトリックス部５０だけに用いることもできる。
【００３３】
図１１は、本発明の実施例に係る液晶表示装置の液晶セル断面模式図を示す。液晶層５０６を基準に下部のガラス基板１上には、ゲート電極１０とドレイン電極１２とがマトリックス状に形成され、その交点近傍に形成されたＴＦＴを介してＩＴＯよりなる画素電極１４を駆動する。液晶層５０６を挾んでガラス基板１に対向する対向ガラス基板５０８上には、ＩＴＯよりなる対向電極５１０、及びカラーフィルター５０７，カラーフィルター保護膜５１１，遮光用ブラックマトリックスパターンを形成する遮光膜５１２が形成されている。偏光板５０５はそれぞれ一対のガラス基板１，５０８の外側の表面に形成されている。液晶層506は液晶分子の向きを設定する下部配向膜ＯＲＩ１と、上部配向膜ＯＲＩ２の間に封入され、シール材ＳＬ（図示せず）によってシールされている。下部配向膜ＯＲＩ１は、ガラス基板１側の保護絶縁膜２３の上部に形成される。対向ガラス基板５０８の内側の表面には、遮光膜５１２，カラーフィルター５０７，カラーフィルター保護膜５１１，対向電極５１０および上部配向膜ＯＲＩ２が順次積層して設けられている。この液晶表示装置はガラス基板１側と対向ガラス基板508側の層を別々に形成し、その後上下ガラス基板１，５０８を重ねあわせ、両者間に液晶５０６を封入することによって組立られる。バックライトＢＬからの光の透過を画素電極１４部分で制御することによりＴＦＴ駆動型のカラー液晶表示装置が構成される。画素電極１４を駆動するＴＦＴおよびこれを駆動する駆動回路のＴＦＴとして、以上に述べた本発明の実施例の半導体素子を用いることにより、高信頼，高画質のＴＦＴ方式透過型液晶表示装置を実現できる。
【００３４】
本実施例は透過型液晶表示装置であるので、素子分離絶縁膜２４を光が透過する。このため、素子分離絶縁膜２４は十分高い光透過率を必要とする。実用的には可視領域で９５％以上の透過率を持てば十分である。また、本発明の素子構造は透過型液晶表示装置だけでなく、反射型液晶表示装置にも適用可能である。図１１において、画素電極１４にＩＴＯではなく、Ａｌのような反射率の高い金属電極を用い、ガラス基板１下部の偏光板５０５とバックライトＢＬを除くことにより反射型の液晶表示装置が実現できる。ただし、この場合には素子分離絶縁膜２４を光が透過しないので、素子分離絶縁膜の光透過率は問題にはならない。素子間のリーク電流が十分低いという要件をみたせば透過率の低い絶縁膜も使用可能である。
【００３５】
（実施の形態５）
図１に示した実施例のＴＦＴの製造工程を図１２〜図１７を用いて説明する。図１２〜図１７左側は駆動回路に用いるｐ型ＴＦＴを、図１２〜図１７右側は駆動回路内のｎ型ＴＦＴの製造工程をそれぞれ示す。アクティブマトリックス表示部５０に用いられるｎ型ＴＦＴも同様な構造であるのでここでは図示しない。
【００３６】
図１２に示すように、歪点６７０℃の無アルカリガラス基板１上にバッファ絶縁膜となるＳｉＯ2 膜よりなるバッファ層２１をプラズマＣＶＤ法により３００ｎｍ堆積し、続いてプラズマＣＶＤ法により非晶質Ｓｉ(ａ−Ｓｉ)膜を５５ｎｍ堆積する。バッファ絶縁膜としてはＳｉＯ2 以外にＳｉ3Ｎ4等も用いることができる。Ｓｉ3Ｎ4を用いることにより、ガラス基板１からのＮａ等の不純物の拡散をより効果的に抑制できる。また、ａ−Ｓｉ膜の形成には減圧ＣＶＤ法やスパッタ法を用いてもよい。次にａ−Ｓｉ膜にＸｅＣｌエキシマレーザ光（波長３０８ｎｍ）を照射して再結晶化して多結晶Ｓｉ（poly−Ｓｉ）膜３０を得る。
【００３７】
次に、図１３に示すように、poly−Ｓｉ膜上に、周知のフォトリソグラフィ法により所定の形状のホトレジストパターンＰＲを形成する。次に、ホトレジストパターンＰＲをマスクとして、poly−Ｓｉ膜にリンイオンを注入する。注入には非質量分離方式のイオン注入装置を用い、Ｈｅで希釈した１％ＰＨ3 ガスのプラズマから引き出したリンを含むイオンを加速電圧５ｋＶ、打ち込み量５×１０16（cm-2）で注入した。ここで、打ち込み量はイオン電流と打ち込み時間の積から算出される全イオン量であり、Ｐのイオン密度はこの約１／３程度である。
【００３８】
次に、図１４に示すように、ホトレジストパターンＰＲを残したまま、基板表面をＯ2 プラズマに曝して、リンを打ち込んだpoly−Ｓｉ膜を酸化してリンガラス（ＰＳＧ）膜に転換し素子分離絶縁膜２４とする。これにより後にＴＦＴとなるpoly−Ｓｉ膜パターンをエッチングすることなく分離できる。打ち込む不純物としてはリン以外にボロンを用いてもよいし、リン，ボロンの両方を用いてもよい。この場合には形成される素子分離絶縁膜２４はそれぞれボロンガラス(BSG),ボロンリンガラス（ＢＰＳＧ）膜になる。通常、Ｏ2 プラズマによるＳｉの酸化速度はホトレジストが使用できる１５０℃以下の低温では非常に遅く、かつ形成される酸化膜厚には限界があるため、poly−Ｓｉ膜３０すべてを酸化して絶縁体化することは不可能である。しかし、本実施例のように、あらかじめpoly−Ｓｉ膜に１×１０16（cm-2）以上の多量の不純物を打ち込んでおくことにより、酸化速度が増大し、室温においてもpoly−Ｓｉ膜全てが酸化されることを発明者らは見出した。このことにより、ガラス基板が使用できるような低温でも酸化による素子分離が可能となった。また、酸化法としてはプラズマを用いる方法以外に、溶液中で陽極酸化してもよい。
【００３９】
次に、図１５に示すように、プラズマＣＶＤ法によりゲート絶縁膜となるSiO2膜２０を７０ｎｍ堆積しさらにスパッタリング法によりＮｂを２５０ｎｍ堆積する。本発明の構造とすることにより、図１５からもわかるように、ゲート絶縁膜２０が形成される面は平面であり、パターンの端部と接触部を持たない。したがって、膜の段差被覆性に劣るような膜でもゲート絶縁膜として使用可能になる。プラズマＣＶＤにおいてはより高パワー低ガス圧力で膜表面へのイオン衝撃を多くして膜を緻密化するような条件を選択することが可能となる。さらには、ECRプラズマＣＶやヘリコンプラズマＣＶＤなどの高密度プラズマＣＶＤ法をもちいることができるので、より高品質のＳｉＯ2 膜を低温で形成できる。このことは素子の信頼度向上に寄与する。
【００４０】
次に、図１６に示すように、ゲート電極１０を所定の形状にパターニングした後、所定のホトレジストパターンを形成しイオン注入する方法を繰り返すことにより、高抵抗ｎ型poly−Ｓｉ層３３，低抵抗ｎ型poly−Ｓｉ層３１，低抵抗ｐ型poly−Ｓｉ層３２を形成する。高抵抗ｎ型poly−Ｓｉ層３３へのリンの注入量は１Ｅ14(cm-2)、低抵抗ｎ型poly−Ｓｉ層３１へのリンの注入量は１Ｅ15(cm-2)、低抵抗ｐ型poly−Ｓｉ層３１へのボロンの注入量は１Ｅ15（cm-2）とし、質量分離型のイオン注入装置を用いた。次に、基板を４５０℃で５分熱処理することにより不純物を活性化する。注入した不純物を活性化する。不純物活性化法としては通常の熱処理以外にランプを用いたラピッドサーマルアニール（ＲＴＡ）法を使用することも可能である。
【００４１】
次に、図１７に示すように、プラズマＣＶＤ法により層間絶縁膜２２となるＳｉＯ2 膜を４００ｎｍ堆積し、コンタクトホールを開口する。次に、スパッタリング法によりＴｉ／Ａｌ／Ｔｉよりなる３層膜を５００ｎｍ堆積し所定の形状にパターニングしてソース電極１３，ドレイン電極１２を得る。
【００４２】
次に、図１８に示すように、プラズマＣＶＤ法により保護絶縁膜２３となるＳｉ3Ｎ4を５００ｎｍ堆積し図示しないコンタクトホールを開口する。最後に、スパッタリング法によりＩＴＯ膜を７０ｎｍ堆積し所定の形状にパターニングして画素電極１４（図示せず）を得る。
【００４３】
本実施例によれば、低温で高信頼のＴＦＴを安価なガラス基板上に作製できるので、液晶表示装置の信頼度向上および製造コスト低減を達成できる。
【００４４】
（実施の形態６）
上記の実施例では、低温でpoly−Ｓｉ膜を酸化するため不純物をあらかじめＳｉ膜に導入したが、ホトレジストをマスクに用いなければ、必ずしも不純物を導入する必要はない。以下、そのような実施例を図１８〜図２０を用いて説明する。
【００４５】
図１８に示すように、歪点６７０℃の無アルカリガラスよりなるガラス基板上１にバッファ絶縁膜となるＳｉＯ2 膜からなるバッファ層２１をプラズマＣＶＤ法により３００ｎｍ堆積し、続いてプラズマＣＶＤ法により非晶質Ｓｉ（ａ−Ｓｉ）膜３０１を５５ｎｍ堆積する。更にプラズマＣＶＤ法によりａ−Ｓｉ上にＳｉ3Ｎ4膜２５を３５ｎｍ形成し所定の形状にパターニングする。
【００４６】
次に、図１９に示すように、基板を３５０℃に加熱しＯ2 プラズマに曝すことにより、パターニングされたＳｉ3Ｎ4膜２５に覆われていないａ−Ｓｉ膜を酸化して、素子分離絶縁膜２４を形成する。Ｓｉ膜はpoly−Ｓｉ膜に比べ酸化速度が速いため、不純物を導入しなくても基板を加熱することにより、膜全部を酸化することができる。
【００４７】
次に、図２０に示すように、パターニングされたＳｉ3Ｎ4膜２５を残したまま、ＸｅＣｌエキシマレーザ光（波長３０８ｎｍ）を図中の矢印方向に走査するように照射して、ａ−Ｓｉ膜３０１を再結晶化して多結晶Ｓｉよりなる真性poly−Ｓｉ膜３０を得る。パターニングされた真性Ｓｉ3Ｎ4膜２５をａ−Ｓｉ膜の上に残してレーザ照射することにより形成される真性poly−Ｓｉ膜３０の表面の凹凸が抑制されるので、より表面が平坦な真性poly−Ｓｉ膜３０を得ることができる。
【００４８】
以下、ゲート絶縁膜，ゲート電極を形成する工程以降は前記の実施例と同様であるので省略する。
【００４９】
本実施例によれば、選択酸化のためのマスクをそのままレーザアニール時の保護膜として使用することでより平坦なpoly−Ｓｉ膜を形成できる。特にpoly−Ｓｉ膜の凹凸を１０ｎｍ以下と小さくすることで、段差被覆性には劣るが緻密で良質な酸化膜をゲート絶縁膜として使用できるので、ゲート絶縁膜の絶縁耐圧を向上できる。よって、液晶表示装置の信頼度向上および製造コスト低減を達成できる。
【００５０】
実施例では、歪み点(歪点温度)６７０℃の無アルカリガラス基板を用いているが、歪点温度は６７０℃に限られない。ＴＦＴを形成するプロセス温度が４５０℃程度以下にあるので、それに耐えられるものであればよい。したがって、歪点温度約５００℃以上約７２０℃以下で、プロセス温度４５０℃に耐えられるガラス基板を使用することが望ましい。ガラス基板のコストを低減することができる。プロセス温度が下がれば下がるだけそれだけ歪点温度の低いガラス基板を使用することが可能となるので、よりガラス基板のコストを低減することができる。以上の実施例によれば、Ｓｉパターン側面の寄生チャネルのない高信頼のTFTを低温で形成可能なので、画質劣化のない液晶表示装置を低コストで製造することが可能になる。
【００５１】
【発明の効果】
本発明によれば、活性層に側壁を有するＴＦＴの持つ信頼性や性能向上の限界という課題を解決できる素子構造を有する液晶表示装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの断面図。
【図２】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの平面図。
【図３】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの断面図。
【図４】本発明の第２の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの平面図。
【図５】本発明の第２の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの断面図。
【図６】本発明の第２の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの断面図。
【図７】本発明の第３の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの平面図。
【図８】本発明の第３の実施例にかかる液晶表示装置の全体構成図。
【図９】本発明の第３の実施例にかかる液晶表示装置の画素の平面図。
【図１０】本発明の第６の実施例にかかる液晶表示装置の画素の断面図。
【図１１】本発明の実施例にかかる液晶表示装置のセル断面図。
【図１２】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図。
【図１３】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図。
【図１４】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図。
【図１５】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図。
【図１６】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図。
【図１７】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの製造工程を示す断面図。
【図１８】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの別の製造工程を示す断面図。
【図１９】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの別の製造工程を示す断面図。
【図２０】本発明の第１の実施例にかかる液晶表示装置に用いられる薄膜トランジスタの別の製造工程を示す断面図。
【符号の説明】
１…ガラス基板、１０…ゲート電極、１２…ドレイン電極、１３…ソース電極、１４…画素電極、１５…容量電極、ＴＨ，ＴＨ１，ＴＨ２…コンタクトホール、２０…ゲート絶縁膜、２１…バッファ層、２２…層間絶縁膜、２３…保護絶縁膜、２４…素子分離絶縁膜、２５…Ｓｉ3Ｎ4膜、３０１…ａ−Ｓｉ膜、３０…真性poly−Ｓｉ膜、３１…低抵抗ｎ型poly−Ｓｉ層、３２…低抵抗ｐ型poly−Ｓｉ層、３３…高抵抗ｎ型poly−Ｓｉ層、５１…垂直走査回路、５３…水平走査回路、５２…スイッチマトリクス回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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