(57)【特許請求の範囲】
【請求項１】
化合物半導体を用いた半導体装置において、横方向に隣接するゲートとドレイン間にｐ型半導体層を設け、該ｐ型半導体層はｎ型又はアンドープの層からなるチャネル層より上方に形成されているとともに、そのドレイン側はゲート側よりも低いアクセプタ濃度を持つことを特徴とする半導体装置。
【請求項２】
前記ｐ型半導体層は前記ゲート寄りの第１の層と前記ドレイン寄りの第２の層とを有し、該第２の層のアクセプタ濃度は前記第１の層のアクセプタ濃度よりも低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｐ型半導体層は複数の層を有し、該複数の層のアクセプタ濃度はドレイン側に向かって低くなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ｐ型半導体層は、前記ドレイン側に向かって連続的にアクセプタ濃度が低くなることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ｐ型半導体層は、ゲート側からドレイン側に斜め方向にｐ型不純物を注入した層であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ｐ型半導体層は前記ゲート寄りの第１の層と前記ドレイン寄りの第２の層とを有し、該第２の層は前記第１の層よりも低いアクセプタ濃度を持ち、かつ前記第１の層上に重なり合う部分を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ｐ型半導体層は、前記チャネルの上方に形成されたアンドープの層内に埋め込まれていることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
前記ｐ型半導体層は、前記チャネルの上方に形成されたアンドープの層上に形成されていることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項９】
前記ｐ型半導体層は、前記ゲートに接していることを特徴とする請求項１から８のいずれか一項記載の半導体装置。
【請求項１０】
前記ｐ型半導体層は、前記ゲートに非接触であることを特徴とする請求項１から８のいずれか一項記載の半導体装置。
【請求項１１】
前記ｐ型半導体層は、絶縁膜で覆われていることを特徴とする請求項１から１０のいずれか一項記載の半導体装置。
【請求項１２】
前記半導体装置はＭＥＳＦＥＴであることを特徴とする請求項１から１１のいずれか一項記載の半導体装置。
【請求項１３】
前記半導体装置はＨＥＭＴであることを特徴とする請求項１から１１のいずれか一項記載の半導体装置。
【請求項１４】
化合物半導体を用いた半導体装置の製造方法において、エピタキシャル基板を成長させる第１の工程と、該エピタキシャル基板上に形成されるゲートとドレイン間に、横方向に隣接するゲート側よりもドレイン側の方が低いアクセプタ濃度を持つｐ型半導体層を、前記エピタキシャル基板上に形成されるｎ型又はアンドープの層からなるチャネル層よりも上方に形成する第２の工程とを有することを特徴とする半導体装置の製造方法。
【請求項１５】
前記第２の工程は、前記ゲート寄りの第１の層と、前記ドレイン寄りであって前記第１の層よりも低いアクセプタ濃度の第２の層とを形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記第２の工程は、ｐ型不純物を前記エピタキシャル基板内にイオン注入することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
前記第２の工程は、ゲート側からドレイン側に斜め方向にｐ型不純物をイオン注入することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１８】
前記第２の工程は、ｐ型不純物を前記エピタキシャル基板上に選択成長させることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１９】
前記第２の工程は、ｐ型不純物を選択成長とイオン注入で形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項２０】
前記第２の工程は、ｐ形不純物を前記エピタキシャル基板をエッチングしたところに、選択成長させることを特徴とする請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は化合物半導体を用いた半導体装置及びその製造方法に関し、特に、半導体装置のＯＦＦ耐圧を向上させる技術に関する。
【０００２】
【従来の技術】
化合物半導体を用いた半導体装置としては例えば、ＭＥＳＦＥＴ（ＭｅｔａｌＳｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）などが知られている。これらの電界効果型トランジスタ（ＦＥＴ）のうち高出力用のものは、ＯＦＦ耐圧の確保が重要である。
【０００３】
図１はＭＥＳＦＥＴの断面図、図２は図１のＭＥＳＦＥＴのＩ−Ｖ特性（ドレイン電流とドレイン電圧との関係）を示す図である。図１において、ＭＥＳＦＥＴは半絶縁性ＧａＡｓ基板１０、アンドープＡｌＧａＡｓ層１１、ｎ−ＧａＡｓ層１２、アンドープＡｌＧａＡｓ層１３、アンドープＧａＡｓ層１４、オーミック・コンタクト層１５、ゲート電極１６、ソース電極１７及びドレイン電極１８を備える。各層を機能で定義すると、層１１はバッファ層、層１２はチャネル層、層１３は障壁層、層１４はスペーサ層である。
【０００４】
あるゲート電圧において、ソースに対するドレイン電圧（以下、ドレイン電圧という）Ｖｄｓがチャネルを完全に空乏層化すると、ドレインからソースに流れる電流（以下、ドレイン電流という）Ｉｄｓは定電流となる（曲線（１））。定電流となる位置はゲート電圧に依存する。ＯＦＦ耐圧は次の通り定義される。ピンチオフ時（チャネルの厚みが完全に空乏化した状態）で、ドレイン電流Ｉｄｓが１Ｅ−３Ａ／ｍｍのときのドレイン電圧ＶｄｓがＯＦＦ耐圧である（曲線（２））。
【０００５】
ＦＥＴがＯＦＦの時、ドレイン電極１８とゲート電極１６との間には大きな電圧が印加されている。つまり、ドレイン側のゲート直下の半導体層であるｎ形ＧａＡｓ層１２とアンドープＡｌＧａＡｓ層１３からゲート電極１６へ向けて多数の電気力線（大きな電界）が集中する。つまり、ＯＦＦ耐圧は、ゲートへの電界の集中に依存する。従って、ＯＦＦ耐圧を向上させるためには、ゲート電極１６への電界集中を緩和する必要がある。
【０００６】
ゲートへの電界集中を緩和する手段としては、例えばゲート電極とドレイン電極間に、仕事関数の異なるもう一つのゲート電極を設けた、いわゆるデュアルゲート構造が知られている。また、ドレイン電極側に負の空間電荷（アクセプタ）領域を形成することも知られている。
【０００７】
図３は、ゲートへの電界集中を緩和する手段として空間電荷領域を備えた従来のＭＥＳＦＥＴの断面図である。図３において、図１に示す構成要素と同一のものには同一の参照番号を付してある。ゲート電極１６とドレイン電極１８との間のスペーサ層１４にｐ型半導体層１９を埋め込んである。ｐ型半導体層１９はチャネル方向にアクセプタ濃度が均一なアクセプタ領域であって、ドレイン電極１８からゲート電極１６へ向かう電気力線を分散させるように働く。障壁層１３の空間電荷とｐ型半導体層１９のアクセプタとの間で電界が発生し、ゲート電極１６へ向かう電気力線が弱まる。このようにして、ゲート電極１６への電界集中は緩和される。
【０００８】
【発明が解決しようとする課題】
しかしながら、本発明者は図３の示すようにアクセプタ領域１９を形成しても、実際には必ずしも十分にＯＦＦ耐圧は向上せず、場合によっては耐圧が低下してしまう場合があることを見出した。アクセプタ濃度（Ｎａ：Ａｃｃｅｐｔｏｒ  ｉｍｐｕｒｉｔｙ  ｄｅｎｓｉｔｙ）が比較的低い場合にはゲート電極１６直下の電界が十分に緩和されない。逆にアクセプタ濃度が比較的高い場合にはゲート電極１６直下の電界は緩和されるが、アクセプタ領域１９のドレイン電極１８側のポテンシャル変化率が大きくなる。つまり、ＯＦＦ時にはドレイン電極１８にプラスの電圧が印加されているので、ｐ型半導体層１９のドレイン側部分との間に大きな電界が発生する。このためインパクトイオン化が生じ、発生した正孔・電子対によりリーク電流が発生することが分かった。
【０００９】
従って、本発明は上記従来技術の問題点を解決し、ＯＦＦ耐圧が改善された半導体装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、請求項１に記載のように、化合物半導体を用いた半導体装置において、横方向に隣接するゲートとドレイン間にｐ型半導体層を設け、該ｐ型半導体層はｎ型又はアンドープの層からなるチャネル層より上方に形成されているとともに、そのドレイン側はゲート側よりも低いアクセプタ濃度を持つことを特徴とする半導体装置である。ｐ型半導体層は、ゲート側に比べドレイン側の方が低いアクセプタ濃度を持つので、ゲートに電界が集中するのを緩和することができる。ドレイン側は比較的低いアクセプタ濃度を持つので、このｐ型半導体層とドレインとの間の電界を緩和することができ、インパクトイオン化の発生を抑制してリーク電流を減少させることができる。この結果ＯＦＦ耐圧が改善される。
【００１１】
請求項１記載の半導体装置において、例えば請求項２に記載のように、前記ｐ型半導体層は前記ゲート寄りの第１の層と前記ドレイン寄りの第２の層とを有し、該第２の層のアクセプタ濃度は前記第１の層のアクセプタ濃度よりも低い。第１の層は主としてゲート電極への電界集中を緩和する作用を持ち、第２の層は主としてインパクトイオン化の発生を抑制してリーク電流を減少させる作用を持つ。
【００１２】
請求項１記載の半導体装置において、例えば請求項３に記載のように、前記ｐ型半導体層は複数の層を有し、該複数の層のアクセプタ濃度はドレイン側に向かって低くなる。ドレイン側は比較的低いアクセプタ濃度を持つので、このｐ型半導体層とドレインとの間の電界を緩和することができ、インパクトイオン化の発生を抑制してリーク電流を減少させることができる。特に、層の数を増やすことでアクセプタ濃度の変化が穏やかになり、ゲートへの電界集中をより効果的に緩和することができる。
【００１３】
請求項１記載の半導体装置において、例えば請求項４に記載のように、前記ｐ型半導体層は、前記ドレイン側に向かって連続的にアクセプタ濃度が低くなることを特徴とする。ドレイン側は比較的低いアクセプタ濃度を持つので、このｐ型半導体層とドレインとの間の電界を緩和することができ、インパクトイオン化の発生を抑制してリーク電流を減少させることができる。特に、アクセプタ濃度の変化が段階的なので、ゲートへの電界集中をより効果的に緩和することができる。
【００１４】
請求項１記載の半導体装置において、例えば請求項５に記載のように、前記ｐ型半導体層は、ゲート側からドレイン側に斜め方向にｐ型不純物を注入した層である。この構成のアクセプタ濃度のプロファイルはガウス分布を傾けたようになり、ｐ型半導体層のドレイン側のアクセプタ濃度はゲート側よりも低い。
【００１５】
請求項１記載の半導体装置において、例えば請求項６に記載のように、前記ｐ型半導体層は前記ゲート寄りの第１の層と前記ドレイン寄りの第２の層とを有し、該第２の層は前記第１の層よりも低いアクセプタ濃度を持ち、かつ前記第１の層上に重なり合う部分を有する。例えば選択成長を用いた場合には、このような構成のｐ型半導体層となる。
【００１６】
請求項１から６のいずれか一項記載の半導体装置において、例えば請求項７に記載のように、前記ｐ型半導体層は、前記チャネルの上方に形成されたアンドープの（不純物を実質的に含有しない）層内に埋め込まれている。
【００１７】
請求項１から６のいずれか一項記載の半導体装置において、例えば請求項８に記載のように、前記ｐ型半導体層は、前記チャネルの上方に形成されたアンドープの層上に形成されている。
【００１８】
請求項１から８のいずれか一項記載の半導体装置において、例えば請求項９に記載のように、前記ｐ型半導体層は、前記ゲートに接している。または、請求項１０に記載のように、前記ｐ型半導体層は、前記ゲートに非接触である。接触している場合と非接触の場合とでは、ｐ型半導体層の作用・効果に実質的な相違はない。
【００１９】
請求項１から１０のいずれか一項記載の半導体装置において、例えば請求項１１に記載のように、前記ｐ型半導体層は、絶縁膜で覆われていることを特徴とする。
【００２０】
請求項１から１１のいずれか一項記載の半導体装置において、例えば請求項１２に記載のように、前記半導体装置はＭＥＳＦＥＴである。また、請求項１３に記載のように、前記半導体装置はＨＥＭＴである。
【００２１】
また、上記課題は請求項１４に記載のように、化合物半導体を用いた半導体装置の製造方法において、エピタキシャル基板を成長させる第１の工程と、該エピタキシャル基板上に形成されるゲートとドレイン間に、横方向に隣接するゲート側よりもドレイン側の方が低いアクセプタ濃度を持つｐ型半導体層を、前記エピタキシャル基板上に形成されるｎ型又はアンドープの層からなるチャネル層よりも上方に形成する第２の工程とを有することを特徴とする半導体装置の製造方法で解決される。
【００２２】
請求項１４記載の半導体装置の製造方法において、例えば請求項１５に記載のように、前記第２の工程は、前記ゲート寄りの第１の層と、前記ドレイン寄りであって前記第１の層よりも低いアクセプタ濃度の第２の層とを形成する。
【００２３】
請求項１４記載の半導体装置の製造方法において、例えば請求項１６に記載のように、前記第２の工程は、ｐ型不純物を前記エピタキシャル基板内にイオン注入する。
【００２４】
請求項１４記載の半導体装置の製造方法において、例えば請求項１７に記載のように、前記第２の工程は、ゲート側からドレイン側に斜め方向にｐ型不純物をイオン注入する。又は、請求項１８に記載のように、前記第２の工程はｐ型不純物を前記エピタキシャル基板上に選択成長させる。又は、請求項１９に記載のように、前記第２の工程は、ｐ型不純物を選択成長とイオン注入で形成する。例えば、ゲート寄りの第１の層を選択成長し、ドレイン側の第２の層をイオン注入する。又は、請求項２０に記載のように、ｐ形不純物を前記エピタキシャル基板をエッチングしたところに、選択成長させる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【００２６】
（第１実施形態）
図４は、本発明の第１実施形態によるＭＥＳＦＥＴの断面図である。図４中、前述した図に示す構成要素と同一のものには同一の参照番号を付してある。
【００２７】
ゲート電極１６とドレイン電極１８との間のスペーサ層１４に、第１のｐ型半導体層２０と第２のｐ型半導体層２１とが埋め込まれている。換言すれば、第１のｐ型半導体層２０と第２のｐ型半導体層２１は、不純物を実質的に含有していない（ノンドープ）ＡｌＧａＡｓ層１４内に埋め込まれている。第１のｐ型半導体層２０は主として、ゲート電極１６への電界集中、より特定すれば、障壁層１３に接するゲート電極部分への電界集中を緩和するように作用する。第２のｐ型半導体層２１は主として、第１のｐ型半導体層２０のドレイン電極１８側部分とドレイン電極１８との間に生じる電界強度を弱めるように作用する。
【００２８】
第１のｐ型半導体層２０は、イオン注入で形成されたアクセプタ領域（負の空間電荷領域）である。同様に、第２のｐ型半導体層２１は、イオン注入で形成されたアクセプタ領域（負の空間電荷領域）である。第１のｐ型半導体層２０のアクセプタ濃度は、第２のｐ型半導体層２１のアクセプタ濃度よりも高い。換言すれば、第２のｐ型半導体層２１のアクセプタ濃度は第１のｐ型半導体層２０のアクセプタ濃度よりも低い。つまり、第１のｐ型半導体層２０はｐ+層で、第２のｐ型半導体層２１はｐ-層である。第１のｐ型半導体層２０は第２のｐ型半導体層２１よりもゲート電極１６に近く、第２のｐ型半導体層２１は第１のｐ型半導体層２０よりもドレイン電極１８に近い。第１のｐ型半導体層２０はゲート電極１６に接している。ただし、第１のｐ型半導体層２０は、アンドープＡｌＧａＡｓのスペーサ層１４を介してゲート電極１６から離間していてもよい。第１のｐ型半導体層２０と第２のｐ型半導体層２１とは接して隣接している。第１のｐ型半導体層２０と第２のｐ型半導体層２１とは同じ深さであるが、異なる深さであってもよい。例えば、第１のｐ型半導体層２０は第２のｐ型半導体層２１よりも薄い（浅い）。図示する第２のｐ型半導体層２１はドレイン側のオーミック・コンタクト層１５から離間しているが、オーミック・コンタクト層１５に接していてもよい。
【００２９】
前述したように、第１のｐ型半導体層２０は主として、ゲート電極１６への電界集中を緩和するように作用し、第２のｐ型半導体層２１は主として、第１のｐ型半導体層２０のドレイン電極１８側部分とドレイン電極１８との間に生じる電界強度を弱めるように作用する。障壁層１３の空間電荷と第１のｐ型半導体層２０との間に電気力線が作用することで、ゲート電極１６への電界集中が緩和される。また、第１のｐ型半導体層２０とドレイン電極１８との間には、アクセプタ濃度が低い第２のｐ型半導体層２１が設けられているので、第１のｐ型半導体層２０のドレイン側端部に印加される電界が緩和される。つまり、ドレイン電極１８から第１のｐ型半導体層２０に向かう電気力線の一部が第２のｐ型半導体層２１で吸収される。これにより、インパクトイオン化の発生を抑制することができ、リーク電流を大幅に減少させることができる。このように、ＯＦＦ耐圧を改善しつつリーク電流の発生を大幅に減少させることができる。
【００３０】
このように、ゲート電極１６からドレイン電極１８へ向けて、換言すれば電子が移動するチャネル方向にアクセプタ濃度が低くなるｐ型領域を設けることで、上記課題を解決している。図４の実施形態ではアクセプタ濃度の変化は１段階であるが、２段階以上の変化であってもよい。つまり、ｐ型半導体層を３層以上設け、ドレイン電極１８に向かって順次アクセプタ濃度が低くなる構成である。また、アクセプタ濃度の変化は段階的であるが、連続的に変化するようにｐ型半導体層を設けることでもよい。
（第１実施例）
上記第１実施形態の実施例を第１実施例として、以下に説明する。
【００３１】
図５は第１実施例によるＭＥＳＦＥＴの製造方法を示す工程断面図である。まず、図５（Ａ）に示すように、半絶縁性ＧａＡｓ基板１０上に、アンドープＡｌＧａＡｓ層１１、ｎ−ＧａＡｓ層１２、アンドープＡｌＧａＡｓ層１３、及びアンドープＧａＡｓ層１４をこの順にエピタキシャル成長させる。このようにして得られたエピタキシャル基板にＳｉ２８＋をソース及びドレイン領域に注入する。その後、図５（Ｂ）に示すように、第１のｐ型半導体層２０及び第２のｐ型半導体層２１を形成する領域２３に、Ｍｇ＋を例えば２５ｋｅｖ、１Ｅ１３ｃｍ-2のドーズ量で注入する。引き続き、第1のｐ型半導体層２０となる部分に追加でＭｇ＋を例えば２５ｋｅｖ、７Ｅ１３ｃｍ-2のドーズ量で注入する。そして、領域２３をアニールして活性化することで、図５（Ｃ）に示す第１のｐ型半導体層２０及び第２のｐ型半導体層２１を形成する。その後、素子分離のためＨｅ＋を注入する（図５での図示は省略してある）。この注入のためのマスクは、フォトレジストを用いる。
【００３２】
次に、ＳｉＯ2の絶縁膜２４をエピタキシャル基板上に堆積した後、パターニングとドライエッチングにてスペーサ層１４を掘り込み、ゲート電極形成部を作成する。その後、ＷＳｉをスパッタリングで形成し、Ｔｉ／Ａｕを蒸着し、更にＡｕをメッキした後、ゲート電極となる部分を残してイオンミリングを行い、図５（Ｄ）に示すようにゲート電極１６を形成する。その後、ソース電極１７とドレイン電極１８を形成する部分にＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、合金化することで、オーミック・コンタクト層１５上に形成されたソース電極１７とドレイン電極１８を形成する。
【００３３】
図６に、上記第１実施例のＯＦＦ耐圧特性を示す。横軸はドレイン電圧Ｖｄｓ（Ｖ）、縦軸はドレイン電流Ｉｄｓ（Ａ／ｍｍ）を示す。曲線（ｃ）は上記製造方法で得られた第１実施例のＯＦＦ耐圧特性である。また、曲線（ａ）は図３の従来構造のＯＦＦ耐圧特性である。第１実施例のＯＦＦ耐圧は３４．５Ｖであるのに対し、従来構造のＯＦＦ耐圧は２４．５Ｖである。第１実施例により、１０．０ＶのＯＦＦ耐圧の向上が得られた。
【００３４】
上記製造方法では、イオン注入により第１のｐ型半導体層２０及び第２のｐ型半導体層２１を形成した。従って、深さ方向のアクセプタ濃度のプロファイルはガウス分布となる。イオン注入に代えて選択成長により第１のｐ型半導体層２０及び第２のｐ型半導体層２１を形成することもできる。図５（Ａ）で、スペーサ層１４をエッチングして第１のｐ型半導体層２０及び第２のｐ型半導体層２１を形成する領域を作る。その後、選択成長を２回行い、アクセプタ濃度が１Ｅ１８ｃｍ-3、厚さ２０ｎｍの第１のｐ型半導体層２０と、アクセプタ濃度が５Ｅ１８-3、厚さが２０ｎｍの第２のｐ型半導体層２０を形成する。このようにして形成したＭＥＳＦＥＴのＯＦＦ耐圧特性を図６の（ｂ）として示す。ＯＦＦ耐圧は３１．５Ｖであった。
【００３５】
また、第１のｐ型半導体層２０を選択成長で形成し、第２のｐ型半導体層２１をイオン注入で形成することもできる。更には、第１のｐ型半導体層２０と第２のｐ型半導体層２１を不純物拡散法により形成することもできる。
【００３６】
（第２実施形態）
図７は、本発明の第２実施形態によるＭＥＳＦＥＴの断面図である。図中、第１実施形態の構成要素と同一のものには、同一の参照番号を付してある。第２実施形態は、上記第１実施形態の変形例と言える。
【００３７】
図７に示すＭＥＳＦＥＴは、アンドープＧａＡｓのスペーサ層１４上に第１のｐ型半導体層２５及び第２のｐ型半導体層２６を選択成長で形成した構成である。第１のｐ型半導体層２５は第１実施形態の第１のｐ型半導体層２０に相当し、第２のｐ型半導体層２６は第１実施形態の第２のｐ型半導体層２１に相当する。つまり、第２のｐ型半導体層２６のアクセプタ濃度は、第１のｐ型半導体層２５のアクセプタ濃度よりも低い。第２のｐ型半導体層２６は第１のｐ型半導体層２５上にオーバラップしている部分を有するが、この構成は選択成長のプロセスに起因したもので、ゲート電極１６への電界集中の緩和という観点からは必須の構成ではない。ゲート電極１６を形成した後で第１のｐ型半導体層２５と第２のｐ型半導体層２６を成長させてもよいし、この逆でもよい。ゲート電極１６を先に形成する場合にはＷＳｉなどの高融点金属を用いる。また、第１及び第２のｐ型半導体層２５、２６を先に成長させる場合には、ゲート電極１６をＡｌやＴｉなどの高融点でない金属を用いることができる。
【００３８】
上記構成において、第１のｐ型半導体層２５のアクセプタ濃度を１Ｅ１８ｃｍ-3、厚さを２０ｎｍとし、第２のｐ型半導体層２６のアクセプタ濃度を５Ｅ１７ｃｍ−３、厚さを１０ｎｍとして、ＯＦＦ耐圧特性を測定した。測定結果から得られたＯＦＦ耐圧は約３０Ｖであった。この数値は第１実施形態のＯＦＦ耐圧３１．５Ｖよりも若干悪い。この理由は、第１実施形態の第１の及び第２のｐ型半導体層２０、２１の方がゲート電極１６直下までの距離が近い分、僅かにＯＦＦ耐圧が高いと考えられる。
【００３９】
（第３実施形態）
図８は、本発明の第３実施形態によるＭＥＳＦＥＴの断面図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。
【００４０】
図示するＭＥＳＦＥＴは、ゲート電極１６とドレイン電極１８との間のスペーサ層１４に、単一のｐ型半導体層２７を１回のイオン注入で形成した構成である。ｐ型半導体層２７のアクセプタ濃度は、ゲート電極１６からドレイン電極１８に向かって連続的に低くなっている。後述するように、ゲート電極１６からドレイン側に斜めにイオン注入すると、ｐ型半導体層２７のアクセプタ濃度は傾斜したガウス分布となる。この傾斜したガウス分布が、上記アクセプタ濃度のプロファイルとなる。ｐ型半導体層２７のゲート電極１６に近い部分はアクセプタ濃度が比較的高いので、障壁層１３の空間電荷との間で電気力線が作用し、ゲート電極１６直下の電界集中を緩和することができる。また、ｐ型半導体層２７のドレイン電極１８に近い部分は比較的アクセプタ濃度が低いので、インパクトイオン化の発生を抑制することができ、リーク電流を大幅に減少させることができる。このように、ＯＦＦ耐圧を改善しつつリーク電流の発生を大幅に減少させることができる。
【００４１】
図９は、図８に示すＭＥＳＦＥＴの製造方法を示す工程断面図である。まず、図９（Ａ）に示すように、半絶縁性ＧａＡｓ基板１０上に、アンドープＡｌＧａＡｓ層１１、ｎ−ＧａＡｓ層１２、アンドープＡｌＧａＡｓ層１３、及びアンドープＧａＡｓ層１４をこの順にエピタキシャル成長させる。このエピタキシャル基板にＳｉ２８＋をソース及びドレイン領域に注入する。次に、Ｍｇ＋を３０°で２５ｋｅｖ、８Ｅ１３ｃｍ−２で斜め方向に注入し、アニールによる活性化を行って、図９（Ｂ）に示すｐ型半導体層２７を形成する。
【００４２】
次に、図９（Ｃ）に示すように、ＳｉＯ2の絶縁膜２８をエピタキシャル基板上に堆積した後、パターニングとドライエッチングにてスペーサ層１４を掘り込み、ゲート電極形成部を作成する。その後、ＷＳｉをスパッタリングで形成し、Ｔｉ／Ａｕを蒸着し、更にＡｕをメッキした後、ゲート電極となる部分を残してイオンミリングを行い、ゲート電極１６を形成する。その後、ソース電極１７とドレイン電極１８を形成する部分にＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、合金化することで、オーミック・コンタクト層１５上に形成されたソース電極１７とドレイン電極１８を形成する。
【００４３】
（第４実施形態）
図１０は、本発明の第４実施形態によるＨＥＭＴの断面図である。図１０において、ＨＥＭＴは半絶縁性ＧａＡｓ基板３０、アンドープＡｌＧａＡｓ層３１、アンドープＧａＡｓ層３２、ｎ−ＡｌＧａＡｓ層３３、アンドープＡｌＧａＡｓ層３４、ｎ−ＧａＡｓ層３５、ゲート電極３６、ソース電極３９、ドレイン電極４０及び絶縁膜３７を備える。更にＨＥＭＴは、本発明で新たに設けられた第１のｐ型半導体層４１と第２のｐ型半導体層４２を備える。上記各層を機能で特定すると、アンドープＡｌＧａＡｓ層３１はバッファ層、アンドープＧａＡｓ層３２はチャネル層、ｎ−ＡｌＧａＡｓ層３３はキャリア供給層、アンドープＡｌＧａＡｓ層３４はスペーサ層、ｎ−ＧａＡｓ層３５はオーミック・コンタクト層である。
【００４４】
第１のｐ型半導体層４１と第２のｐ型半導体層４２はそれぞれ、前述した第１のｐ型半導体層２０や２５及び第２のｐ型半導体層２１や２６に相当し、同様の作用効果を奏する。
【００４５】
次に、上記ＨＥＭＴの製造方法を、図１１を参照して説明する。まず、図１１（Ａ）に示すように、ＨＥＭＴは半絶縁性ＧａＡｓ基板３０上に、アンドープＡｌＧａＡｓ層３１、アンドープＧａＡｓ層３２、ｎ−ＡｌＧａＡｓ層３３、アンドープＡｌＧａＡｓ層３４及びｎ−ＧａＡｓ層３５をこの順番でエピタキシャル成長させる。次に、図１１（Ｂ）に示すように、ｎ−ＧａＡｓ層３５をクエン酸関連溶液でエッチングして、ゲートリセス部を形成する。その後、ＷＳｉをスパッタリングで蒸着し、パターンニング及びドライエッチングで高融点ＷＳｉのゲート電極３６を形成する。なお、ここで形成されるのは、ゲート電極３６の一部である。
【００４６】
次に、図１１（Ｃ）に示すように、ＳｉＯ2の絶縁膜４５を堆積し、第１のｐ型半導体層４１を形成するための窓をエッチングにより形成する。第１のｐ型半導体層４１を形成するカーボンドープのｐ型ＧａＡｓを選択成長させる前に、上記窓を介して露出しているＡｌＧａＡｓ部分をＨＣｌで２ｎｍほどエッチングする。これは、ＡｌＧａＡｓスペーサ層３４の表面上の酸化膜などを除去するためである。その後、カーボンドープのｐ型ＧａＡｓをＭＯＣＶＤ（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で選択成長させる。このときの条件は、膜厚が２０ｎｍ、アクセプタ濃度は５Ｅ１８ｃｍ-3である。
【００４７】
次に、上記と同様にして、図１１（Ｄ）に示すように、第２のｐ型半導体層４２を形成するための窓を絶縁膜４５に形成する。そして、窓を介して露出しているＡｌＧａＡｓ部分をＨＣｌで２ｎｍほどエッチングする。このとき、第１のｐ型半導体層４１も同様にエッチングされる。そして、カーボンドープのｐ型ＧａＡｓをＭＯＣＶＤ（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で選択成長させる。このときの条件は、膜厚が１０ｎｍ、アクセプタ濃度は５Ｅ１７ｃｍ-3である。
【００４８】
次に、酸化膜４５を除去した後、素子分離を行い、再度ＳｉＯ2の絶縁膜３７を堆積する。そして、この絶縁膜３７にゲート部を開口し、Ｔｉ／Ａｕを蒸着、Ａｕをメッキし、その後イオンミリングにて図１１（Ｅ）に示すゲート電極３６を完成させる。更に、オーミック・コンタクト層３５上の絶縁膜３７をエッチングして、ソース電極３９とドレイン電極４０を形成するためのＡｕＧｅ／Ｎｉ／Ａｕを蒸着し、合金化処理をする。
【００４９】
上記のようにして、ＯＦＦ耐圧が高くかつリーク電流の発生を大幅に減少させたＨＥＭＴを実現することができる。
【００５０】
以上、本発明の実施の形態及び実施例を説明した。本発明は、上記実施の形態及び実施例に限定されるものではなく、他の様々な実施の形態や実施例の化合物半導体及びその製造方法を含むものである。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、ＯＦＦ耐圧を向上しつつリーク電流の発生を抑制した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】従来のＭＥＳＦＥＴの断面図である。
【図２】図１に示すＭＥＳＦＥＴのＯＦＦ耐圧特性を示す図である。
【図３】図１に示すＭＥＳＦＥＴを改善した従来のＭＥＳＦＥＴの断面図である。
【図４】本発明の第１実施形態によるＭＥＳＦＥＴの断面図である。
【図５】図１に示すＭＥＳＦＥＴの製造方法を示す工程断面図である。
【図６】図４に示すＭＥＳＦＥＴのＯＦＦ耐圧特性を示す図である。
【図７】本発明の第２実施形態によるＭＥＳＦＥＴの断面図である。
【図８】本発明の第３実施形態によるＭＥＳＦＥＴの断面図である。
【図９】図８に示すＭＥＳＦＥＴの製造方法を示す工程断面図である。
【図１０】本発明の第４実施形態によるＨＥＭＴの断面図である。
【図１１】図１０に示すＨＥＭＴの製造方法を示す工程断面図である。
【符号の説明】
１０    半絶縁性ＧａＡｓ基板
１１    アンドープＡｌＧａＡｓ層（バッファ層）
１２    ｎ−ＧａＡｓ層（チャネル層）
１３    アンドープＡｌＧａＡｓ層（障壁層）
１４    アンドープＧａＡｓ（スペーサ層
１５    オーミック・コンタクト層
１６    ゲート電極
１７    ソース電極
１８    ドレイン電極
１９    ｐ型半導体層（アクセプタ領域）
２０    第１のｐ型半導体層
２１    第２のｐ型半導体層
２４    絶縁膜
２５    第１のｐ型半導体層
２６    第２のｐ型半導体層
２７    ｐ型半導体層
２８    絶縁膜
３０    半絶縁性ＧａＡｓ基板
３１    アンドープＡｌＧａＡｓ層（バッファ層）
３２    アンドープＧａＡｓ層（チャネル層）
３３    ｎ−ＡｌＧａＡｓ層（キャリア供給層）
３４    アンドープＡｌＧａＡｓ層（スペーサ層）
３５    ｎ−ＧａＡｓ層（オーミック・コンタクト層）
３６    ゲート電極
３７    絶縁膜
３９    ソース電極
４０    ドレイン電極
４１    第１のｐ型半導体層
４２    第２のｐ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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